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CSTCC10.0MGA

器件型号:CSTCC10.0MGA
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:STMICROELECTRONICS
厂商官网:http://www.st.com/
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器件描述

8-BIT, FLASH, 8 MHz, MICROCONTROLLER, PQFP64

8位, FLASH, 8 MHz, 单片机, PQFP64

参数

CSTCC10.0MGA功能数量 1
CSTCC10.0MGA端子数量 64
CSTCC10.0MGA最大工作温度 85 Cel
CSTCC10.0MGA最小工作温度 -40 Cel
CSTCC10.0MGA最大供电/工作电压 5.5 V
CSTCC10.0MGA最小供电/工作电压 3.2 V
CSTCC10.0MGA额定供电电压 5 V
CSTCC10.0MGA外部数据总线宽度 0.0
CSTCC10.0MGA输入输出总线数量 44
CSTCC10.0MGA线速度 8 MHz
CSTCC10.0MGA加工封装描述 TQFP-64
CSTCC10.0MGA无铅 Yes
CSTCC10.0MGA欧盟RoHS规范 Yes
CSTCC10.0MGA状态 ACTIVE
CSTCC10.0MGA工艺 CMOS
CSTCC10.0MGA包装形状 SQUARE
CSTCC10.0MGA包装尺寸 FLATPACK, LOW PROFILE
CSTCC10.0MGA表面贴装 Yes
CSTCC10.0MGA端子形式 GULL WING
CSTCC10.0MGA端子间距 0.8000 mm
CSTCC10.0MGA端子涂层 MATTE TIN
CSTCC10.0MGA端子位置 QUAD
CSTCC10.0MGA包装材料 PLASTIC/EPOXY
CSTCC10.0MGA温度等级 INDUSTRIAL
CSTCC10.0MGAADC通道 Yes
CSTCC10.0MGA地址总线宽度 0.0
CSTCC10.0MGA位数 8
CSTCC10.0MGA最大FCLK时钟频率 16 MHz
CSTCC10.0MGA微处理器类型 MICROCONTROLLER
CSTCC10.0MGAPWM通道 Yes
CSTCC10.0MGAROM编程 FLASH

文档预览

CSTCC10.0MGA器件文档内容

                                                       ST72334J/N,
                                        ST72314J/N, ST72124J

            8-BIT MCU WITH SINGLE VOLTAGE FLASH MEMORY,
                         ADC, 16-BIT TIMERS, SPI, SCI INTERFACES

s Memories                                                  PSDIP56                                   PSDIP42

    8K or 16K Program memory (ROM or single                   TQFP64                                 TQFP44
     voltage FLASH) with read-out protection and               14 x 14                                10 x 10
     in-situ programming (remote ISP)
                                                            s 1 Analog Peripheral
    256 bytes EEPROM Data memory (with read-                   8-bit ADC with 8 input channels (6 only on
     out protection option in ROM devices)                        ST72334Jx, not available on ST72124J2)

    384 or 512 bytes RAM                                   s Instruction Set
s Clock, Reset and Supply Management                            8-bit data manipulation
                                                                63 basic instructions
    Enhanced reset system                                     17 main addressing modes
    Enhanced low voltage supply supervisor with                8 x 8 unsigned multiply instruction
                                                                True bit manipulation
     3 programmable levels
    Clock sources: crystal/ceramic resonator os-           s Development Tools
                                                                Full hardware/software development package
     cillators or RC oscillators, external clock,
     backup Clock Security System
    4 Power Saving Modes: Halt, Active-Halt,
     Wait and Slow
    Beep and clock-out capabilities
s Interrupt Management

    10 interrupt vectors plus TRAP and RESET
    15 external interrupt lines (4 vectors)
s 44 or 32 I/O Ports

    44 or 32 multifunctional bidirectional I/O lines:
    21 or 19 alternate function lines
    12 or 8 high sink outputs
s 4 Timers

    Configurable watchdog timer
    Realtime base
    Two 16-bit timers with: 2 input captures (only

     one on timer A), 2 output compares (only one
     on timer A), External clock input on timer A,
     PWM and Pulse generator modes
s 2 Communications Interfaces

    SPI synchronous serial interface
    SCI asynchronous serial interface (LIN com-

     patible)

Device Summary

Features                ST72124J2 ST72314J2 ST72314J4 ST72314N2 ST72314N4 ST72334J2 ST72334J4 ST72334N2 ST72334N4

Program memory - bytes  8K  8K               16K        8K  16K               8K                 16K      8K        16K
RAM (stack) - bytes                                                                                   384 (256)  512 (256)
EEPROM - bytes          384 (256) 384 (256) 512 (256) 384 (256) 512 (256) 384 (256) 512 (256)
                                                                                                          256        256
Peripherals             -   -                -          -   -                 256                256

Operating Supply                                  Watchdog, Two 16-bit Timers, SPI, SCI
CPU Frequency
Operating Temperature   -                                                ADC
Packages
                                                            3.2V to 5.5V

                                                  Up to 8 MHz (with up to 16 MHz oscillator)

                                                  -40C to +85C (-40C to +105/125C optional)

                            TQFP44 / SDIP42             TQFP64 / SDIP56       TQFP44 / SDIP42         TQFP64 / SDIP56

                                                                                                                 Rev. 2.5

April 2003                                                                                                       1/153

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                               Table of Contents

1 PREAMBLE: ST72C334 VERSUS ST72E331 SPECIFICATION . . . . . . . . . . . . . . . . . . . . . . . . . 5
2 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
3 PIN DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
4 REGISTER & MEMORY MAP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 3
5 FLASH PROGRAM MEMORY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

    5.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
    5.2 MAIN FEATURES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 7
    5.3 STRUCTURAL ORGANISATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
    5.4 IN-SITU PROGRAMMING (ISP) MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
    5.5 MEMORY READ-OUT PROTECTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
6 DATA EEPROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
    6.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
    6.2 MAIN FEATURES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
    6.3 MEMORY ACCESS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
    6.4 POWER SAVING MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
    6.5 ACCESS ERROR HANDLING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
    6.6 REGISTER DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
7 DATA EEPROM Register Map and Reset Values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
    7.1 READ-OUT PROTECTION OPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
8 CENTRAL PROCESSING UNIT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
    8.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
    8.2 MAIN FEATURES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
    8.3 CPU REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
9 SUPPLY, RESET AND CLOCK MANAGEMENT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
    9.1 LOW VOLTAGE DETECTOR (LVD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
    9.2 RESET SEQUENCE MANAGER (RSM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
    9.3 MULTI-OSCILLATOR (MO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
    9.4 CLOCK SECURITY SYSTEM (CSS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
    9.5 SUPPLY, RESET AND CLOCK REGISTER DESCRIPTION . . . . . . . . . . . . . . . . . . . . . 32
10 INTERRUPTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
    10.1 NON MASKABLE SOFTWARE INTERRUPT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
    10.2 EXTERNAL INTERRUPTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
    10.3 PERIPHERAL INTERRUPTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
11 POWER SAVING MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
    11.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
    11.2 SLOW MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
    11.3 WAIT MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
    11.4 ACTIVE-HALT AND HALT MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
12 I/O PORTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
    12.1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
    12.2 FUNCTIONAL DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1. 5. 3. . 39
    12.3 I/O PORT IMPLEMENTATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

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2
                               Table of Contents

    12.4 LOW POWER MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
    12.5 INTERRUPTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
13 MISCELLANEOUS REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
    13.1 I/O PORT INTERRUPT SENSITIVITY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
    13.2 I/O PORT ALTERNATE FUNCTIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
    13.3 REGISTERS DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
14 ON-CHIP PERIPHERALS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
    14.1 WATCHDOG TIMER (WDG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
    14.2 MAIN CLOCK CONTROLLER WITH REAL TIME CLOCK TIMER (MCC/RTC) . . . . . . . 52
    14.3 16-BIT TIMER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
    14.4 SERIAL PERIPHERAL INTERFACE (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
    14.5 SERIAL COMMUNICATIONS INTERFACE (SCI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85
    14.6 8-BIT A/D CONVERTER (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97
15 INSTRUCTION SET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
    15.1 ST7 ADDRESSING MODES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
    15.2 INSTRUCTION GROUPS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
16 ELECTRICAL CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
    16.1 PARAMETER CONDITIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
    16.2 ABSOLUTE MAXIMUM RATINGS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
    16.3 OPERATING CONDITIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110
    16.4 SUPPLY CURRENT CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113
    16.5 CLOCK AND TIMING CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116
    16.6 MEMORY CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122
    16.7 EMC CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123
    16.8 I/O PORT PIN CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128
    16.9 CONTROL PIN CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131
    16.10 TIMER PERIPHERAL CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
    16.11 COMMUNICATION INTERFACE CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . 135
    16.12 8-BIT ADC CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 138
17 PACKAGE CHARACTERISTICS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
    17.1 PACKAGE MECHANICAL DATA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140
    17.2 SOLDERING AND GLUEABILITY INFORMATION . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143
18 DEVICE CONFIGURATION AND ORDERING INFORMATION . . . . . . . . . . . . . . . . . . . . . . . 144
    18.1 OPTION BYTES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 144
    18.2 TRANSFER OF CUSTOMER CODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 145
    18.3 DEVELOPMENT TOOLS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147
    18.4 ST7 APPLICATION NOTES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149
19 IMPORTANT NOTES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
    19.1 SCI BAUD RATE REGISTERS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151
20 SUMMARY OF CHANGES . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

                                                                                                                                                         3/153

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ST72334J/N, ST72314J/N, ST72124J

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                                                    ST72334J/N, ST72314J/N, ST72124J

1 PREAMBLE: ST72C334 VERSUS ST72E331 SPECIFICATION

New Features available on the ST72C334              New Memory Locations in ST72C334

s 8 or 16K FLASH/ROM with In-Situ                   s 20h: MISCR register becomes MISCR1 register
   Programming and Read-out protection                 (naming change)

s New ADC with a better accuracy and conversion     s 29h: new control/status register for the MCC
   time                                                module

s New configurable Clock, Reset and Supply          s 2Bh: new control/status register for the Clock,
   system                                              Reset and Supply control. This register replaces
                                                       the WDGSR register keeping the WDOGF flag
s New power saving mode with real time base:           compatibility.
   Active Halt
                                                    s 40h: new MISCR2 register
s Beep capability on PF1

s New interrupt source: Clock security system
   (CSS) or Main clock controller (MCC)

ST72C334 I/O Configuration and Pinout

s Same pinout as ST72E331

s PA6 and PA7 are true open drain I/O ports
   without pull-up (same as ST72E331)

s PA3, PB3, PB4 and PF2 have no pull-up
   configuration (all I/Os present on TQFP44)

s PA5:4, PC3:2, PE7:4 and PF7:6 have high sink
   capabilities (20mA on N-buffer, 2mA on P-buffer
   and pull-up). On the ST72E331, all these pads
   (except PA5:4) were 2mA push-pull pads
   without high sink capabilities. PA4 and PA5
   were 20mA true open drains.

                                                    5/153
ST72334J/N, ST72314J/N, ST72124J

2 INTRODUCTION                                       FLASH memory with byte-by-byte In-Situ Pro-
                                                     gramming (ISP) capability.
The ST72334J/N, ST72314J/N and ST72124J de-
vices are members of the ST7 microcontroller fam-    Under software control, all devices can be placed
ily. They can be grouped as follows:                 in WAIT, SLOW, ACTIVE-HALT or HALT mode,
                                                     reducing power consumption when the application
ST72334J/N devices are designed for mid-range      is in idle or standby state.
  applications with Data EEPROM, ADC, SPI and
  SCI interface capabilities.                        The enhanced instruction set and addressing
                                                     modes of the ST7 offer both power and flexibility to
ST72314J/N devices target the same range of        software developers, enabling the design of highly
  applications but without Data EEPROM.              efficient and compact application code. In addition
                                                     to standard 8-bit data management, all ST7 micro-
ST72124J devices are for applications that do      controllers feature true bit manipulation, 8x8 un-
  not need Data EEPROM and the ADC peripher-         signed multiplication and indirect addressing
  al.                                                modes.

All devices are based on a common industry-          For easy reference, all parametric data are located
standard 8-bit core, featuring an enhanced instruc-  in Section 16 on page 107.
tion set.

The ST72C334J/N, ST72C314J/N and
ST72C124J versions feature single-voltage

Figure 1. General Block Diagram

                        RESET       8-BIT CORE       ADDRESS AND DATA BUS      PROGRAM         PA7:0
                       ISPSEL             ALU                                   MEMORY         (8-BIT for N versions)
                                                                           (8K or 16K Bytes)   (5-BIT for J versions)
                            VDD      CONTROL                                                   PB7:0
                            VSS                                                     RAM        (8-BIT for N versions)
                         OSC1            LVD                               (384 or 512 Bytes)  (5-BIT for J versions)
                         OSC2       MULTI OSC
                                                                                EEPROM         PC7:0
                   PF7,6,4,2:0              +                                  (256 Bytes)     (8-BIT)
                         (6-BIT)  CLOCK FILTER
                                                                                 PORT A        PD7:0
                          PE7:0      MCC/RTC                                                   (8-BIT for N versions)
       (6-BIT for N versions)                                                    PORT B        (6-BIT for J versions)
       (2-BIT for J versions)         PORT F                                     PORT C
                                      TIMER A                                                    VDDA
                                                                                 TIMER B         VSSA
                                        BEEP
                                      PORT E                                         SPI

                                         SCI                                     PORT D

                                   WATCHDOG                                     8-BIT ADC

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                                                                          ST72334J/N, ST72314J/N, ST72124J

3 PIN DESCRIPTION

Figure 2. 64-Pin TQFP Package Pinout (N versions)

                 NC
                     NC
                         PE1 / RDI
                              PE0 / TDO
                                  VDD_2
                                       OSC1
                                           OSC2
                                                VSS_2
                                                    NC
                                                         NC
                                                             RESET
                                                                  ISPSEL
                                                                      PA7 (HS)
                                                                           PA6 (HS)
                                                                               PA5 (HS)
                                                                                    PA4 (HS)

  (HS) PE4       64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 49                                         VSS_1
  (HS) PE5                                                                                               VDD_1
  (HS) PE6    1            48                                                                            PA3
  (HS) PE7                                                                                               PA2
              2            47                                                                            PA1
         PB0                                                                                             PA0
         PB1  3            46                                                                            PC7 / SS
         PB2                                                                                             PC6 / SCK / ISPCLK
         PB3  4                     45                                                                   PC5 / MOSI
         PB4               ei0                                                                           PC4 / MISO / ISPDATA
         PB5  5            44                                                                            PC3 (HS) / ICAP1_B
         PB6                                                                                             PC2 (HS) / ICAP2_B
         PB7  6            43                                                                            PC1 / OCMP1_B
AIN0 / PD0                                                                                               PC0 / OCMP2_B
AIN1 / PD1    7 ei2        42                                                                            VSS_0
AIN2 / PD2                                                                                               VDD_0
AIN3 / PD3    8            41

              9            40

              10           39

              11 ei3       38

              12           37

              13           36

              14           35

              15      ei1  34

              16           33

                 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32

                 AIN4 / PD4
                     AIN5 / PD5
                         AIN6 / PD6
                              AIN7 / PD7

                                  VDDA
                                       VSSA
                                           VDD_3
                                                VSS_3
                                                    MCO / PF0
                                                         BEEP / PF1
                                                             PF2

                                                                  NC
                                                                      OCMP1_A / PF4

                                                                           NC
                                                                               ICAP1_A / (HS) PF6
                                                                                    EXTCLK_A / (HS) PF7

                                                                                                         (HS) 20mA high sink capability
                                                                                                         eix associated external interrupt vector

                                                                                                                               7/153
ST72334J/N, ST72314J/N, ST72124J

PIN DESCRIPTION (Cont'd)

Figure 3. 56-Pin SDIP Package Pinout (N versions)

                                PB4  1               56  PB3
                                PB5  2               55  PB2
                                PB6  3 ei3   ei2 54      PB1
                                PB7  4               53  PB0
                      AIN0 / PD0     5               52  PE7 (HS)
                      AIN1 / PD1     6               51  PE6 (HS)
                      AIN2 / PD2     7               50  PE5 (HS)
                      AIN3 / PD3     8               49  PE4 (HS)
                      AIN4 / PD4     9               48  PE1 / RDI
                      AIN5 / PD5     10              47  PE0 / TDO
                      AIN6 / PD6     11              46  VDD_2
                      AIN7 / PD7     12              45  OSC1
                              VDDA   13              44  OSC2
                               VSSA  14              43  VSS_2
                      MCO / PF0      15              42  RESET
                     BEEP / PF1      16 ei1          41  ISPSEL
                                     17              40  PA7 (HS)
                                PF2  18              39  PA6 (HS)I
               OCMP1_A / PF4         19              38  PA5 (HS)
          ICAP1_A / (HS) PF6         20              37  PA4 (HS)
       EXTCLK_A / (HS) PF7           21              36  VSS_1
                                     22              35  VDD_1
                             VDD_0   23              34  PA3
                              VSS_0  24              33  PA2
               OCMP2_B / PC0         25      ei0         PA1
                                     26              32  PA0
               OCMP1_B / PC1         27              31  PC7 / SS
         ICAP2_B / (HS) PC2          28              30  PC6 / SCK / ISPCLK
         ICAP1_B / (HS) PC3                          29
       ISPDATA/ MISO / PC4                                              (HS) 20mA high sink capability
                                                                        eix associated external interrupt vector
                     MOSI / PC5

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                                                                          ST72334J/N, ST72314J/N, ST72124J

PIN DESCRIPTION (Cont'd)

Figure 4. 44-Pin TQFP and 42-Pin SDIP Package Pinouts (J versions)

                  PE0 / TDO
                      VDD_2
                          OSC1
                               OSC2
                                   VSS_2
                                        RESET
                                            ISPSEL
                                                 PA7 (HS)
                                                     PA6 (HS)
                                                          PA5 (HS)
                                                              PA4 (HS)

PE1 / RDI       44 43 42 41 40 39 38 37 36 35 34
         PB0
         PB1  1                                    33                     VSS_1
         PB2                                                              VDD_1
         PB3  2                                    32                     PA3
         PB4                                                              PC7 / SS
              3                                    ei0 31                 PC6 / SCK / ISPCLK
AIN0 / PD0    4 ei2                                         30            PC5 / MOSI
AIN1 / PD1                                                                PC4 / MISO / ISPDATA
AIN2 / PD2    5                                    29                     PC3 (HS) / ICAP1_B
AIN3 / PD3                                                                PC2 (HS) / ICAP2_B
AIN4 / PD4    6 ei3                                28                     PC1 / OCMP1_B
                                                                          PC0 / OCMP2_B
              7                                    27

              8                                    26

              9                                    25

              10               ei1                 24

              11                                   23

                 12 13 14 15 16 17 18 19 20 21 22

                  AIN5 / PD5
                      VDDA
                          VSSA

                               MCO / PF0
                                   BEEP / PF1

                                        PF2
                                            OCMP1_A / PF4
                                                 ICAP1_A / (HS) PF6
                                                     EXTCLK_A / (HS) PF7

                                                          VDD_0
                                                              VSS_0

                          PB4  1 EI3           42  PB3
                AIN0 / PD0     2               41  PB2
                AIN1 / PD1     3       ei2 40      PB1
                AIN2 / PD2     4               39  PB0
                AIN3 / PD3     5               38  PE1 / RDI
                AIN4 / PD4     6               37
                AIN5 / PD5     7               36  PE0 / TDO
                               8               35  VDD_2
                        VDDA   9               34  OSC1
                        VSSA   10              33  OSC2
                MCO / PF0      11 ei1          32  VSS_2
               BEEP / PF1      12              31  RESET
                          PF2  13              30  ISPSEL
         OCMP1_A / PF4         14              29  PA7 (HS)
    ICAP1_A / (HS) PF6         15              28  PA6 (HS)
EXTCLK_A / (HS) PF7           16              27  PA5 (HS)
        OCMP2_B / PC0          17              26  PA4 (HS)
        OCMP1_B / PC1          18              25  VSS_1
    ICAP2_B/ (HS) PC2          19      ei0 24      VDD_1
   ICAP1_B / (HS) PC3          20              23  PA3
ISPDATA / MISO / PC4           21              22  PC7 / SS
               MOSI / PC5                          PC6 / SCK / ISPCLK

                                                               (HS) 20mA high sink capability
                                                               eix associated external interrupt vector

                                                                                                9/153
ST72334J/N, ST72314J/N, ST72124J

PIN DESCRIPTION (Cont'd)

For external pin connection guidelines, refer to Section 16 "ELECTRICAL CHARACTERISTICS" on page
107.

Legend / Abbreviations for Table 1:

Type:              I = input, O = output, S = supply

Input level:       A = Dedicated analog input

In/Output level: C = CMOS 0.3VDD/0.7VDD,
                      CT= CMOS 0.3VDD/0.7VDD with input trigger

Output level: HS = 20mA high sink (on N-buffer only)

Port and control configuration:

Input:           float = floating, wpu = weak pull-up, int = interrupt 1), ana = analog

Output:          OD = open drain 2), PP = push-pull

Refer to Section 12 "I/O PORTS" on page 39 for more details on the software configuration of the I/O
ports.

The RESET configuration of each pin is shown in bold. This configuration is valid as long as the device is
in reset state.

Table 1. Device Pin Description

Pin n                               Level                   Port                                                  Main
                                                      Input                                          Output function
TQFP64
    SDIP56                                                                                                         (after
         QFP44                                                                                                     reset)
             SDIP42

                                                  Type
                                                        Input
                                                               Output
                                                                     float
                                                                           wpu
                                                                                int
                                                                                      ana
                                                                                            OD
                                                                                                   PP
                   Pin Name                                                                                                Alternate function

1 49          PE4 (HS)           I/O CT HS X X                                                       X X Port E4

2 50          PE5 (HS)           I/O CT HS X X                                                       X X Port E5

3 51          PE6 (HS)           I/O CT HS X X                                                       X X Port E6

4 52          PE7 (HS)           I/O CT HS X X                                                       X X Port E7

5 53 2 39 PB0                    I/O CT X ei2                                                        X X Port B0

6 54 3 40 PB1                    I/O CT X ei2                                                        X X Port B1

7 55 4 41 PB2                    I/O CT X ei2                                                        X X Port B2

8 56 5 42 PB3                    I/O CT X              ei2                                           X X Port B3

9 1 6 1 PB4                      I/O CT X              ei3                                           X X Port B4

10 2          PB5                I/O CT X ei3                                                        X X Port B5

11 3          PB6                I/O CT X ei3                                                        X X Port B6

12 4          PB7                I/O CT X ei3                                                        X X Port B7

13 5 7 2 PD0/AIN0                I/O CT X X                 X X X Port D0 ADC Analog Input 0

14 6 8 3 PD1/AIN1                I/O CT X X                 X X X Port D1 ADC Analog Input 1

15 7 9 4 PD2/AIN2                I/O CT X X                 X X X Port D2 ADC Analog Input 2

16 8 10 5 PD3/AIN3               I/O CT X X                 X X X Port D3 ADC Analog Input 3

17 9 11 6 PD4/AIN4               I/O CT X X                 X X X Port D4 ADC Analog Input 4

18 10 12 7 PD5/AIN5              I/O CT X X                 X X X Port D5 ADC Analog Input 5

19 11         PD6/AIN6           I/O CT X X                 X X X Port D6 ADC Analog Input 6

20 12         PD7/AIN7           I/O CT X X                 X X X Port D7 ADC Analog Input 7

21 13 13 8    VDDA               S                                                                     Analog Power Supply Voltage
22 14 14 9    VSSA
23            VDD_3              S                                                                     Analog Ground Voltage

                                 S                                                                     Digital Main Supply Voltage

10/153
                                                                                                     ST72334J/N, ST72314J/N, ST72124J

    Pin n                    Level            Port                                                                Main
                                        Input                                                        Output function
TQFP64
    SDIP56                                                                                                         (after
         QFP44                                                                                                     reset)
             SDIP42

                                                  Type
                                                        Input
                                                               Output
                                                                     float
                                                                           wpu
                                                                                int
                                                                                      ana
                                                                                            OD
                                                                                                   PP
                 Pin Name                                                                                                  Alternate function

24          VSS_3           S                                                                              Digital Ground Voltage
                           I/O CT
25 15 15 10 PF0/MCO        I/O CT    X ei1                                                           X X Port F0 Main clock output (fOSC/2)
                           I/O CT                                                                    X X Port F1 Beep signal output
26 16 16 11 PF1/BEEP                 X ei1

27 17 17 12 PF2                      X       ei1                                                     X X Port F2

28          NC                                                                                       Not Connected

29 18 18 13 PF4/OCMP1_A    I/O CT X X                                                                X X Port F4 Timer A Output Compare 1

30          NC                                                                                       Not Connected

31 19 19 14 PF6 (HS)/ICAP1_A I/O CT HS X X                                                           X X Port F6 Timer A Input Capture 1

32 20 20 15 PF7 (HS)/EXTCLK_A I/O CT HS X X                                                          X X Port F7 Timer A External Clock Source

33 21 21 VDD_0             S                                                                               Digital Main Supply Voltage

34 22 22 VSS_0             S                                                                               Digital Ground Voltage

35 23 23 16 PC0/OCMP2_B    I/O CT X X                                                                X X Port C0 Timer B Output Compare 2

36 24 24 17 PC1/OCMP1_B    I/O CT X X                                                                X X Port C1 Timer B Output Compare 1

37 25 25 18 PC2 (HS)/ICAP2_B I/O CT HS X X                                                           X X Port C2 Timer B Input Capture 2

38 26 26 19 PC3 (HS)/ICAP1_B I/O CT HS X X                                                           X X Port C3 Timer B Input Capture 1

39 27 27 20 PC4/MISO       I/O CT X X                                                                X X Port C4 SPI Master In / Slave Out Data

40 28 28 21 PC5/MOSI       I/O CT X X                                                                X X Port C5 SPI Master Out / Slave In Data

41 29 29 22 PC6/SCK        I/O CT X X                                                                X X Port C6 SPI Serial Clock

42 30 30 23 PC7/SS         I/O CT X X                                                                X X Port C7 SPI Slave Select (active low)

43 31       PA0            I/O CT X ei0                                                              X X Port A0

44 32       PA1            I/O CT X ei0                                                              X X Port A1

45 33       PA2            I/O CT X ei0                                                              X X Port A2

46 34 31 24 PA3            I/O CT X          ei0                                                     X X Port A3

47 35 32 25 VDD_1          S                                                                               Digital Main Supply Voltage

48 36 33 26 VSS_1          S                                                                               Digital Ground Voltage

49 37 34 27 PA4 (HS)       I/O CT HS X X                                                             X X Port A4

50 38 35 28 PA5 (HS)       I/O CT HS X X                                                             X X Port A5

51 39 36 29 PA6 (HS)       I/O CT HS X                                                               T     Port A6

52 40 37 30 PA7 (HS)       I/O CT HS X                                                               T     Port A7

53 41 38 31 ISPSEL         I                                                                               Must be tied low in user mode. In pro-
                                                                                                           gramming mode when available, this pin
                                                                                                           acts as In-Situ Programming mode se-
                                                                                                           lection.

54 42 39 32 RESET          I/O C        X                                                               X  Top priority non maskable interrupt (ac-
                                                                                                           tive low)

55          NC                                                                                       Not Connected

56          NC

57 43 40 33 VSS_3          S                                                                               Digital Ground Voltage
                           O
58 44 41 34 OSC2 3)                                                                                        Resonator oscillator inverter output or
                                                                                                           capacitor input for RC oscillator

                                                                                                                                        11/153
ST72334J/N, ST72314J/N, ST72124J

    Pin n                       Level         Port                                                                Main
                                        Input                                                        Output function
TQFP64                     I                                                                                               Alternate function
    SDIP56                 S                                                                                       (after
         QFP44            I/O CT                                                                                   reset)
             SDIP42       I/O CT

                                                  Type
                                                        Input
                                                               Output
                                                                     float
                                                                           wpu
                                                                                int
                                                                                      ana
                                                                                            OD
                                                                                                   PP
                Pin Name

59 45 42 35 OSC1 3)                                                                                              External clock input or Resonator oscilla-
                                                                                                                 tor inverter input or resistor input for RC
60 46 43 36 VDD_3                       XX                                                                       oscillator
61 47 44 37 PE0/TDO                     XX
                                                                                                                 Digital Main Supply Voltage
62 48 1 38 PE1/RDI
                                                                                                     X X Port E0 SCI Transmit Data Out

                                                                                                     X X Port E1 SCI Receive Data In

63          NC                                                                                       Not Connected

64          NC

Notes:

1. In the interrupt input column, "eix" defines the associated external interrupt vector. If the weak pull-up
column (wpu) is merged with the interrupt column (int), then the I/O configuration is pull-up interrupt input,
else the configuration is floating interrupt input.

2. In the open drain output column, "T" defines a true open drain I/O (P-Buffer and protection diode to VDD
are not implemented). See Section 12 "I/O PORTS" on page 39 and Section 16.8 "I/O PORT PIN CHAR-
ACTERISTICS" on page 128 for more details.

3. OSC1 and OSC2 pins connect a crystal or ceramic resonator, an external RC, or an external source to
the on-chip oscillator see Section 3 "PIN DESCRIPTION" on page 7 and Section 16.5 "CLOCK AND TIM-
ING CHARACTERISTICS" on page 116 for more details.

12/153
                                                  ST72334J/N, ST72314J/N, ST72124J

4 REGISTER & MEMORY MAP                           space includes up to 256 bytes for the stack from
                                                  0100h to 01FFh.
As shown in the Figure 5, the MCU is capable of
addressing 64K bytes of memories and I/O regis-   The highest address bytes contain the user reset
ters.                                             and interrupt vectors.
The available memory locations consist of 128
bytes of register locations, 384 or 512 bytes of  IMPORTANT: Memory locations marked as "Re-
RAM, up to 256 bytes of data EEPROM and 4 or      served" must never be accessed. Accessing a re-
8 Kbytes of user program memory. The RAM          served area can have unpredictable effects on the
                                                  device.
Figure 5. Memory Map

           0000h  HW Registers                    0080h   Short Addressing RAM
                   (see Table 2)                                  Zero page
          007Fh                                   00FFh          (128 Bytes)
           0080h         384 Bytes RAM            0100h
01FFh                                             01FFh            Stack or
                                                         16-bit Addressing RAM

                                                                (256 Bytes)

027Fh             512 Bytes RAM

0200h / 0280h               Reserved              0080h  Short Addressing RAM
                  256 Bytes Data EEPROM           00FFh           Zero page
          0BFFh                                   0100h          (128 Bytes)
           0C00h            Reserved
          0CFFh                                   01FFh            Stack or
           0D00h                                         16-bit Addressing RAM
          BFFFh
          C000h                                                 (256 Bytes)

         E000h                                    0200h  16-bit Addressing
                                                  027Fh           RAM
          FFDFh
                  8K Bytes  16K Bytes             C000h      16 KBytes
                  Program                         E000h  8 KBytes
                  Memory     Program              FFFFh
                             Memory

FFE0h

          Interrupt & Reset Vectors
           (see Table 5 on page 34)

FFFFh

                                                                                13/153
ST72334J/N, ST72314J/N, ST72124J

REGISTER & MEMORY MAP (Cont'd)
Table 2. Hardware Register Map

Address  Block   Register         Register Name                       Reset   Remarks
                   Label                                              Status

0000h    Port A  PADR           Port A Data Register                  00h1)   R/W
0001h    Port C  PADDR          Port A Data Direction Register         00h
0002h            PAOR           Port A Option Register                 00h    R/W
                                                                              R/W 2)
0003h            PCDR                       Reserved Area (1 Byte)
                 PCDDR                                                00h1) R/W
0004h            PCOR           Port C Data Register
0005h                           Port C Data Direction Register        00h     R/W
0006h                           Port C Option Register
                                                                      00h     R/W
0007h                                       Reserved Area (1 Byte)

0008h    Port B  PBDR           Port B Data Register                  00h1)   R/W
0009h            PBDDR          Port B Data Direction Register         00h    R/W
000Ah            PBOR           Port B Option Register                 00h    R/W 2)

000Bh    Port E  PEDR                       Reserved Area (1 Byte)    00h1)   R/W
         Port D  PEDDR                                                 00h
000Ch    Port F  PEOR           Port E Data Register                   00h    R/W
000Dh                           Port E Data Direction Register                R/W 2)
000Eh            PDDR           Port E Option Register
                 PDDDR                                                00h1)   R/W
000Fh            PDOR                       Reserved Area (1 Byte)     00h
                                                                       00h    R/W
0010h            PFDR           Port D Data Register                          R/W 2)
0011h            PFDDR          Port D Data Direction Register
0012h            PFOR           Port D Option Register                00h1) R/W

0013h                                       Reserved Area (1 Byte)    00h     R/W

0014h                           Port F Data Register                  00h     R/W
0015h                           Port F Data Direction Register
0016h                           Port F Option Register

0017h                             Reserved Area (9 Bytes)
   to
                 MISCR1         Miscellaneous Register 1              00h     R/W
001Fh
                 SPIDR          SPI Data I/O Register                 xxh     R/W
0020h
         SPI     SPICR          SPI Control Register                  0xh R/W
0021h
0022h            SPISR          SPI Status Register                   00h Read Only
0023h
                                  Reserved Area (5 Bytes)
0024h
   to    MCC     MCCSR          Main Clock Control / Status Register  01h R/W

0028h

0029h

14/153
                                                    ST72334J/N, ST72314J/N, ST72124J

Address  Block    Register  Register Name                            Reset   Remarks
                    Label                                            Status

002Ah WATCHDOG WDGCR        Watchdog Control Register                7Fh R/W

002Bh             CRSR      Clock, Reset, Supply Control / Status Register 000x 000x R/W

002Ch Data-EEPROM EECSR     Data-EEPROM Control/Status Register      00h R/W

002Dh                       Reserved Area (4 Bytes)
0030h

0031h             TACR2     Timer A Control Register 2               00h R/W
0032h             TACR1     Timer A Control Register 1
0033h             TASR      Timer A Status Register                  00h R/W
0034h             TAIC1HR   Timer A Input Capture 1 High Register
0035h             TAIC1LR   Timer A Input Capture 1 Low Register     xxh     Read Only
0036h             TAOC1HR   Timer A Output Compare 1 High Register
0037h             TAOC1LR   Timer A Output Compare 1 Low Register    xxh     Read Only
0038h             TACHR     Timer A Counter High Register
0039h             TACLR     Timer A Counter Low Register             xxh     Read Only
003Ah             TAACHR    Timer A Alternate Counter High Register
003Bh             TAACLR    Timer A Alternate Counter Low Register   80h R/W
003Ch             TAIC2HR   Timer A Input Capture 2 High Register
003Dh             TAIC2LR   Timer A Input Capture 2 Low Register     00h R/W
003Eh             TAOC2HR   Timer A Output Compare 2 High Register
003Fh    TIMER A  TAOC2LR   Timer A Output Compare 2 Low Register    FFh Read Only

                                                                     FCh Read Only

                                                                     FFh Read Only

                                                                     FCh Read Only

                                                                     xxh     Read Only 3)

                                                                     xxh     Read Only 3)

                                                                     80h     R/W 3)

                                                                     00h     R/W 3)

0040h             MISCR2    Miscellaneous Register 2                 00h     R/W

0041h             TBCR2     Timer B Control Register 2               00h R/W
0042h             TBCR1     Timer B Control Register 1
0043h             TBSR      Timer B Status Register                  00h R/W
0044h             TBIC1HR   Timer B Input Capture 1 High Register
0045h             TBIC1LR   Timer B Input Capture 1 Low Register     xxh     Read Only
0046h             TBOC1HR   Timer B Output Compare 1 High Register
0047h             TBOC1LR   Timer B Output Compare 1 Low Register    xxh     Read Only
0048h             TBCHR     Timer B Counter High Register
0049h             TBCLR     Timer B Counter Low Register             xxh     Read Only
004Ah             TBACHR    Timer B Alternate Counter High Register
004Bh             TBACLR    Timer B Alternate Counter Low Register   80h R/W
004Ch             TBIC2HR   Timer B Input Capture 2 High Register
004Dh             TBIC2LR   Timer B Input Capture 2 Low Register     00h R/W
004Eh             TBOC2HR   Timer B Output Compare 2 High Register
004Fh    TIMER B  TBOC2LR   Timer B Output Compare 2 Low Register    FFh Read Only

                                                                     FCh Read Only

                                                                     FFh Read Only

                                                                     FCh Read Only

                                                                     xxh     Read Only

                                                                     xxh     Read Only

                                                                     80h R/W

                                                                     00h R/W

0050h             SCISR     SCI Status Register                      C0h Read Only
0051h
0052h             SCIDR     SCI Data Register                        xxh     R/W
0053h
0054h             SCIBRR    SCI Baud Rate Register                   00xx xxxx R/W
0055h
0056h    SCI      SCICR1    SCI Control Register 1                   xxh     R/W
0057h             SCICR2    SCI Control Register 2
                                                                     00h R/W

                  SCIERPR SCI Extended Receive Prescaler Register    00h R/W

                            Reserved area                            ---

                  SCIETPR SCI Extended Transmit Prescaler Register   00h R/W

                                                                                          15/153
ST72334J/N, ST72314J/N, ST72124J

Address  Block  Register          Register Name             Reset   Remarks
                  Label                                     Status

0058h                             Reserved Area (24 Bytes)
006Fh
         ADC    ADCDR     Data Register                     xxh     Read Only
0070h           ADCCSR    Control/Status Register
0071h                                                       00h R/W

0072h                             Reserved Area (14 Bytes)
   to

007Fh

Legend: x=undefined, R/W=read/write

Notes:

1. The contents of the I/O port DR registers are readable only in output configuration. In input configura-
tion, the values of the I/O pins are returned instead of the DR register contents.

2. The bits corresponding to unavailable pins are forced to 1 by hardware, affecting accordingly the reset
status value. These bits must always keep their reset value.

3. External pin not available.

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                                                             ST72334J/N, ST72314J/N, ST72124J

5 FLASH PROGRAM MEMORY

5.1 INTRODUCTION                                        This mode needs five signals (plus the VDD signal
                                                        if necessary) to be connected to the programming
FLASH devices have a single voltage non-volatile        tool. This signals are:
FLASH memory that may be programmed in-situ
(or plugged in a programming tool) on a byte-by-         RESET: device reset
byte basis.
                                                         VSS: device ground power supply
5.2 MAIN FEATURES                                        ISPCLK: ISP output serial clock pin

s Remote In-Situ Programming (ISP) mode                  ISPDATA: ISP input serial data pin
s Up to 16 bytes programmed in the same cycle
s MTP memory (Multiple Time Programmable)                ISPSEL: Remote ISP mode selection. This pin
s Read-out memory protection against piracy             mbouasrtdbtehrcooungnheactpeudllt-odoVwSnS  on the application
                                                                                                    resistor.
5.3 STRUCTURAL ORGANISATION
                                                        If any of these pins are used for other purposes on
The FLASH program memory is organised in a              the application, a serial resistor has to be imple-
single 8-bit wide memory block which can be used        mented to avoid a conflict if the other device forces
for storing both code and data constants.               the signal level.
The FLASH program memory is mapped in the up-
per part of the ST7 addressing space and includes       Figure 6 shows a typical hardware interface to a
the reset and interrupt user vector area .              standard ST7 programming tool. For more details
                                                        on the pin locations, refer to the device pinout de-
                                                        scription.
                                                        Figure 6. Typical Remote ISP Interface

                                                             XTAL                   HE10 CONNECTOR TYPE
                                                                                    TO PROGRAMMING TOOL

5.4 IN-SITU PROGRAMMING (ISP) MODE                                                                       1

The FLASH program memory can be programmed              CL0        CL1
using Remote ISP mode. This ISP mode allows
the contents of the ST7 program memory to be up-        OSC2                          ISPSEL        10K
dated using a standard ST7 programming tools af-                  OSC1
ter the device is mounted on the application board.                                        VSS
This feature can be implemented with a minimum                                 VDD    RESET
number of added components and board area im-                                         ISPCLK
pact.                                                        ST7                    ISPDATA

An example Remote ISP hardware interface to the                                                          47K
standard ST7 programming tool is described be-
low. For more details on ISP programming, refer to                                                                APPLICATION
the ST7 Programming Specification.
                                                        5.5 MEMORY READ-OUT PROTECTION
Remote ISP Overview
                                                        The read-out protection is enabled through an op-
The Remote ISP mode is initiated by a specific se-      tion bit.
quence on the dedicated ISPSEL pin.
                                                        For FLASH devices, when this option is selected,
The Remote ISP is performed in three steps:             the program and data stored in the FLASH memo-
                                                        ry are protected against read-out piracy (including
    Selection of the RAM execution mode                a re-write protection). When this protection option
                                                        is removed the entire FLASH program memory is
    Download of Remote ISP code in RAM                 first automatically erased. However, the E2PROM
                                                        data memory (when available) can be protected
    Execution of Remote ISP code in RAM to pro-        only with ROM devices.
     gram the user program into the FLASH

Remote ISP hardware configuration

In Remote ISP mode, the ST7 has to be supplied
with power (VDD and VSS) and a clock signal (os-
cillator and application crystal circuit for example).

                                                                                                         17/153
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6 DATA EEPROM

6.1 INTRODUCTION                                        6.2 MAIN FEATURES
The Electrically Erasable Programmable Read
Only Memory can be used as a non volatile back-         s Up to 16 Bytes programmed in the same cycle
up for storing data. Using the EEPROM requires a        s EEPROM mono-voltage (charge pump)
basic access protocol described in this chapter.        s Chained erase and programming cycles
                                                        s Internal control of the global programming cycle
Figure 7. EEPROM Block Diagram
                                                           duration
                                                        s End of programming cycle interrupt flag
                                                        s WAIT mode management

        EEPROM INTERRUPT            FALLING
                                      EDGE

                                  DETECTOR

                                                        HIGH VOLTAGE
                                                               PUMP

        RESERVED                  EEPROM

EECSR   0 0 0 0 0 IE LAT PGM

               ADDRESS    4       ROW                            EEPROM
               DECODER                                    MEMORY MATRIX
                                  DECODER               (1 ROW = 16 x 8 BITS)

                                                     4  128             128
                                                     4
        ADDRESS BUS                                           DATA      16 x 8 BITS
                                                        MULTIPLEXER  DATA LATCHES

                                                        DATA BUS

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                                                      ST72334J/N, ST72314J/N, ST72124J

DATA EEPROM (Cont'd)

6.3 MEMORY ACCESS                                     When PGM bit is set by the software, all the previ-
                                                      ous bytes written in the data latches (up to 16) are
The Data EEPROM memory read/write access              programmed in the EEPROM cells. The effective
modes are controlled by the LAT bit of the EEP-       high address (row) is determined by the last EEP-
ROM Control/Status register (EECSR). The flow-        ROM write sequence. To avoid wrong program-
chart in Figure 8 describes these different memory    ming, the user must take care that all the bytes
access modes.                                         written between two programming sequences
                                                      have the same high address: only the four Least
Read Operation (LAT=0)                                Significant Bits of the address can change.

The EEPROM can be read as a normal ROM loca-          At the end of the programming cycle, the PGM and
tion when the LAT bit of the EECSR register is        LAT bits are cleared simultaneously, and an inter-
cleared. In a read cycle, the byte to be accessed is  rupt is generated if the IE bit is set. The Data EEP-
put on the data bus in less than 1 CPU clock cycle.   ROM interrupt request is cleared by hardware
This means that reading data from EEPROM              when the Data EEPROM interrupt vector is
takes the same time as reading data from              fetched.
EPROM, but this memory cannot be used to exe-
cute machine code.                                    Note: Care should be taken during the program-
                                                      ming cycle. Writing to the same memory location
Write Operation (LAT=1)                               will over-program the memory (logical AND be-
                                                      tween the two write access data result) because
To access the write mode, the LAT bit has to be       the data latches are only cleared at the end of the
set by software (the PGM bit remains cleared).        programming cycle and by the falling edge of LAT
When a write access to the EEPROM area occurs,        bit.
the value is latched inside the 16 data latches ac-   It is not possible to read the latched data.
cording to its address.                               This note is ilustrated by the Figure 9.

Figure 8. Data EEPROM Programming Flowchart

                      READ MODE                          WRITE MODE
                          LAT=0                               LAT=1
                          PGM=0                              PGM=0

                         READ BYTES                           WRITE UP TO 16 BYTES
                      IN EEPROM AREA                               IN EEPROM AREA

                                                      (with the same 11 MSB of the address)

                                                      START PROGRAMMING CYCLE
                                                                        LAT=1

                                                            PGM=1 (set by software)

                      INTERRUPT GENERATION            0  LAT         1
                                    IF IE=1

                      CLEARED BY HARDWARE

                                                                                             19/153
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DATA EEPROM (Cont'd)

6.4 POWER SAVING MODES                                      6.5 ACCESS ERROR HANDLING

Wait mode                                                   If a read access occurs while LAT=1, then the data
                                                            bus will not be driven.
The DATA EEPROM can enter WAIT mode on ex-
ecution of the WFI instruction of the microcontrol-         If a write access occurs while LAT=0, then the
ler. The DATA EEPROM will immediately enter                 data on the bus will not be latched.
this mode if there is no programming in progress,
otherwise the DATA EEPROM will finish the cycle             If a programming cycle is interrupted (by software/
and then enter WAIT mode.                                   RESET action), the memory data will not be guar-
                                                            anteed.
Halt mode

The DATA EEPROM immediatly enters HALT
mode if the microcontroller executes the HALT in-
struction. Therefore the EEPROM will stop the
function in progress, and data may be corrupted.

Figure 9. Data EEPROM Programming Cycle

                                               READ OPERATION NOT POSSIBLE      READ OPERATION POSSIBLE

INTERNAL                                       ERASE CYCLE         WRITE CYCLE
PROGRAMMING
VOLTAGE                                                     tPROG

                                     WRITE OF
                                 DATA LATCHES

                                                                                                             LAT
                                                                                                            PGM
                                                                                EEPROM INTERRUPT

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DATA EEPROM (Cont'd)

6.6 REGISTER DESCRIPTION                                 Bit 1 = LAT Latch Access Transfer
                                                         This bit is set by software. It is cleared by hard-
CONTROL/STATUS REGISTER (CSR)                            ware at the end of the programming cycle. It can
Read /Write                                              only be cleared by software if PGM bit is cleared.
Reset Value: 0000 0000 (00h)                             0: Read mode
                                                         1: Write mode
7                              0
                                                         Bit 0 = PGM Programming control and status
0  0  0  0            0  IE LAT PGM                      This bit is set by software to begin the programming
                                                         cycle. At the end of the programming cycle, this bit
Bit 7:3 = Reserved, forced by hardware to 0.             is cleared by hardware and an interrupt is generated
                                                         if the ITE bit is set.
Bit 2 = IE Interrupt enable                              0: Programming finished or not yet started
This bit is set and cleared by software. It enables the  1: Programming cycle is in progress
Data EEPROM interrupt capability when the PGM
bit is cleared by hardware. The interrupt request is     Note: if the PGM bit is cleared during the program-
automatically cleared when the software enters the       ming cycle, the memory data is not guaranteed
interrupt routine.
0: Interrupt disabled
1: Interrupt enabled

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7 DATA EEPROM Register Map and Reset Values

Address  Register          7  6   5           4  3  2   1    0
(Hex.)    Label

         EECSR                                      IE  RWM  PGM
002Ch
              Reset Value  0  0   0           0  0  0   0    0

7.1 READ-OUT PROTECTION OPTION                list on page 146). ST72C334 Flash devices do not
                                              have this protection option.
The Data EEPROM can be optionally read-out
protected in ST72334 ROM devices (see option

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8 CENTRAL PROCESSING UNIT

8.1 INTRODUCTION                                      Accumulator (A)

This CPU has a full 8-bit architecture and contains   The Accumulator is an 8-bit general purpose reg-
six internal registers allowing efficient 8-bit data  ister used to hold operands and the results of the
manipulation.                                         arithmetic and logic calculations and to manipulate
                                                      data.
8.2 MAIN FEATURES
                                                      Index Registers (X and Y)
s 63 basic instructions
s Fast 8-bit by 8-bit multiply                        In indexed addressing modes, these 8-bit registers
s 17 main addressing modes                            are used to create either effective addresses or
s Two 8-bit index registers                           temporary storage areas for data manipulation.
s 16-bit stack pointer                                (The Cross-Assembler generates a precede in-
s Low power modes                                     struction (PRE) to indicate that the following in-
s Maskable hardware interrupts                        struction refers to the Y register.)
s Non-maskable software interrupt
                                                      The Y register is not affected by the interrupt auto-
8.3 CPU REGISTERS                                     matic procedures (not pushed to and popped from
                                                      the stack).
The 6 CPU registers shown in Figure 10 are not
present in the memory mapping and are accessed        Program Counter (PC)
by specific instructions.
                                                      The program counter is a 16-bit register containing
                                                      the address of the next instruction to be executed
                                                      by the CPU. It is made of two 8-bit registers PCL
                                                      (Program Counter Low which is the LSB) and PCH
                                                      (Program Counter High which is the MSB).

Figure 10. CPU Registers

                          7                  0

                          RESET VALUE = XXh           ACCUMULATOR
                                                      X INDEX REGISTER
                          7                  0        Y INDEX REGISTER

                          RESET VALUE = XXh

                          7                  0

                          RESET VALUE = XXh

15  PCH            87              PCL       0

                                                      PROGRAM COUNTER

RESET VALUE = RESET VECTOR @ FFFEh-FFFFh

                          7                  0

                          1 1 1 HI NZ C               CONDITION CODE REGISTER

    RESET VALUE = 1 1 1 X 1 X X X

15                 87                        0

                                                      STACK POINTER

RESET VALUE = STACK HIGHER ADDRESS

                                                                               X = Undefined Value

                                                                               23/153
ST72334J/N, ST72314J/N, ST72124J

CPU REGISTERS (Cont'd)                                   Bit 2 = N Negative.
CONDITION CODE REGISTER (CC)
Read/Write                                               This bit is set and cleared by hardware. It is repre-
Reset Value: 111x1xxx                                    sentative of the result sign of the last arithmetic,
                                                         logical or data manipulation. It is a copy of the 7th
7                                 0                      bit of the result.
                                                         0: The result of the last operation is positive or null.
1       1  1  H  I  N         Z   C                      1: The result of the last operation is negative

The 8-bit Condition Code register contains the in-          (i.e. the most significant bit is a logic 1).
terrupt mask and four flags representative of the
result of the instruction just executed. This register   This bit is accessed by the JRMI and JRPL instruc-
can also be handled by the PUSH and POP in-              tions.
structions.
                                                         Bit 1 = Z Zero.
These bits can be individually tested and/or con-
trolled by specific instructions.                        This bit is set and cleared by hardware. This bit in-
                                                         dicates that the result of the last arithmetic, logical
Bit 4 = H Half carry.                                    or data manipulation is zero.
                                                         0: The result of the last operation is different from
This bit is set by hardware when a carry occurs be-
tween bits 3 and 4 of the ALU during an ADD or              zero.
ADC instruction. It is reset by hardware during the      1: The result of the last operation is zero.
same instructions.
0: No half carry has occurred.                           This bit is accessed by the JREQ and JRNE test
1: A half carry has occurred.                            instructions.

This bit is tested using the JRH or JRNH instruc-        Bit 0 = C Carry/borrow.
tion. The H bit is useful in BCD arithmetic subrou-      This bit is set and cleared by hardware and soft-
tines.                                                   ware. It indicates an overflow or an underflow has
                                                         occurred during the last arithmetic operation.
Bit 3 = I Interrupt mask.                                0: No overflow or underflow has occurred.
                                                         1: An overflow or underflow has occurred.
This bit is set by hardware when entering in inter-
rupt or by software to disable all interrupts except     This bit is driven by the SCF and RCF instructions
the TRAP software interrupt. This bit is cleared by      and tested by the JRC and JRNC instructions. It is
software.                                                also affected by the "bit test and branch", shift and
0: Interrupts are enabled.                               rotate instructions.
1: Interrupts are disabled.

This bit is controlled by the RIM, SIM and IRET in-
structions and is tested by the JRM and JRNM in-
structions.

Note: Interrupts requested while I is set are
latched and can be processed when I is cleared.
By default an interrupt routine is not interruptable
because the I bit is set by hardware at the start of
the routine and reset by the IRET instruction at the
end of the routine. If the I bit is cleared by software
in the interrupt routine, pending interrupts are
serviced regardless of the priority level of the cur-
rent interrupt routine.

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                                                                      ST72334J/N, ST72314J/N, ST72124J

CENTRAL PROCESSING UNIT (Cont'd)                              The least significant byte of the Stack Pointer
Stack Pointer (SP)                                            (called S) can be directly accessed by a LD in-
Read/Write                                                    struction.
Reset Value: 01 FFh
                                                              Note: When the lower limit is exceeded, the Stack
15                                                    8       Pointer wraps around to the stack upper limit, with-
                                                              out indicating the stack overflow. The previously
0   0  0               0        0  0               0  1       stored information is then overwritten and there-
                                                              fore lost. The stack also wraps in case of an under-
7                                                     0       flow.

SP7 SP6 SP5 SP4 SP3 SP2 SP1 SP0                               The stack is used to save the return address dur-
                                                              ing a subroutine call and the CPU context during
The Stack Pointer is a 16-bit register which is al-           an interrupt. The user may also directly manipulate
ways pointing to the next free location in the stack.         the stack by means of the PUSH and POP instruc-
It is then decremented after data has been pushed             tions. In the case of an interrupt, the PCL is stored
onto the stack and incremented before data is                 at the first location pointed to by the SP. Then the
popped from the stack (see Figure 11).                        other registers are stored in the next locations as
                                                              shown in Figure 11.
Since the stack is 256 bytes deep, the 8th most
significant bits are forced by hardware. Following             When an interrupt is received, the SP is decre-
an MCU Reset, or after a Reset Stack Pointer in-                mented and the context is pushed on the stack.
struction (RSP), the Stack Pointer contains its re-
set value (the SP7 to SP0 bits are set) which is the          On return from interrupt, the SP is incremented
stack higher address.                                           and the context is popped from the stack.

Figure 11. Stack Manipulation Example                         A subroutine call occupies two locations and an in-
                                                              terrupt five locations in the stack area.

              CALL              Interrupt             PUSH Y          POP Y   IRET              RET
           Subroutine            Event                                                       or RSP

@ 0100h

                            SP                 SP                 SP   CC     PCH
                                                        Y               A                SP
  SP                               CC                  CC               X
                PCH                  A                  A                     PCL
                                     X                  X             PCH
@ 01FFh PCL                        PCH                PCH             PCL SP
                                   PCL                PCL
                                   PCH                PCH             PCH
                                   PCL                PCL             PCL

       Stack Higher Address = 01FFh
       Stack Lower Address = 0100h

                                                                                             25/153
ST72334J/N, ST72314J/N, ST72124J

9 SUPPLY, RESET AND CLOCK MANAGEMENT

The ST72334J/N, ST72314J/N and ST72124J mi-             s Multi-Oscillator (MO)
crocontrollers include a range of utility features for
securing the application in critical situations (for       4 Crystal/Ceramic resonator oscillators
example in case of a power brown-out), and re-             1 External RC oscillator
ducing the number of external components. An                1 Internal RC oscillator
overview is shown in Figure 12.                         s Clock Security System (CSS)

See Section 16 "ELECTRICAL CHARACTERIS-                     Clock Filter
TICS" on page 107 for more details.                         Backup Safe Oscillator

Main Features

s Supply Manager with main supply low voltage
   detection (LVD)

s Reset Sequence Manager (RSM)

Figure 12. Clock, Reset and Supply Block Diagram

                       CLOCK SECURITY SYSTEM
                                      (CSS)

OSC2        MULTI-      CLOCK                          SAFE    fOSC          TO
OSC1    OSCILLATOR      FILTER                         OSC           MAIN CLOCK
                                                                      CONTROLLER
RESET          (MO)

   VDD   RESET SEQUENCE                                      FROM
    VSS        MANAGER                                  WATCHDOG
                  (RSM)                                 PERIPHERAL

         LOW VOLTAGE                                                  LVD         CSS WDG
           DETECTOR
                (LVD)                                   CRSR 0  0     0 RF 0      IE D RF

                                                                           CSS INTERRUPT

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                                                             ST72334J/N, ST72314J/N, ST72124J

9.1 LOW VOLTAGE DETECTOR (LVD)                        In these conditions, secure operation is always en-
                                                      sured for the application without the need for ex-
To allow the integration of power management          ternal reset hardware.
features in the application, the Low Voltage Detec-
tor function (LVD) generates a static reset when      During a Low Voltage Detector Reset, the RESET
the VDD supply voltage is below a VIT- reference      pin is held low, thus permitting the MCU to reset
value. This means that it secures the power-up as     other devices.
well as the power-down keeping the ST7 in reset.
                                                      Notes:
The VIT- reference value for a voltage drop is lower  1. The LVD allows the device to be used without
than the VIT+ reference value for power-on in order   any external RESET circuitry.
to avoid a parasitic reset when the MCU starts run-   2. Three different reference levels are selectable
ning and sinks current on the supply (hysteresis).    through the option byte according to the applica-
                                                      tion requirement.
The LVD Reset circuitry generates a reset when
VDD is below:                                         LVD application note

    VIT+ when VDD is rising                          Application software can detect a reset caused by
    VIT- when VDD is falling                         the LVD by reading the LVDRF bit in the CRSR
The LVD function is illustrated in the Figure 13.     register.
Provided the minimum VDD value (guaranteed for
the oscillator frequency) is above VIT-, the MCU      This bit is set by hardware when a LVD reset is
can only be in two modes:                             generated and cleared by software (writing zero).

    under full software control
    in static safe reset

Figure 13. Low Voltage Detector vs Reset

                  VDD

                                                      Vhyst

VIT+
VIT-

RESET

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ST72334J/N, ST72314J/N, ST72124J

9.2 RESET SEQUENCE MANAGER (RSM)                  The 4096 CPU clock cycle delay allows the oscil-
                                                  lator to stabilise and ensures that recovery has
9.2.1 Introduction                                taken place from the Reset state.
The reset sequence manager includes three RE-
SET sources as shown in Figure 15:                The RESET vector fetch phase duration is 2 clock
s External RESET source pulse                     cycles.
s Internal LVD RESET (Low Voltage Detection)
s Internal WATCHDOG RESET                         Figure 14. RESET Sequence Phases
These sources act on the RESET pin and it is al-
ways kept low during the delay phase.             DELAY    RESET             FETCH
The RESET service routine vector is fixed at ad-                            VECTOR
dresses FFFEh-FFFFh in the ST7 memory map.                 INTERNAL RESET
The basic RESET sequence consists of 3 phases            4096 CLOCK CYCLES
as shown in Figure 14:
s Delay depending on the RESET source
s 4096 CPU clock cycle delay
s RESET vector fetch

Figure 15. Reset Block Diagram

        VDD                       fCPU                                               INTERNAL
                                                                                     RESET
             RON                                         COUNTER
                                                                WATCHDOG RESET
RESET                                                           LVD RESET

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                                                       ST72334J/N, ST72314J/N, ST72124J

RESET SEQUENCE MANAGER (Cont'd)                        9.2.3 Internal Low Voltage Detection RESET

9.2.2 Asynchronous External RESET pin                  Two different RESET sequences caused by the in-
                                                       ternal LVD circuitry can be distinguished:
The RESET pin is both an input and an open-drain       s Power-On RESET
output with integrated RON weak pull-up resistor.      s Voltage Drop RESET
This pull-up has no fixed value but varies in ac-
cordance with the input voltage. It can be pulled      The device RESET pin acts as an output that is
low by external circuitry to reset the device. See     pulled low when VDD electrical characteristics section for more details.   VDD                                                        The LVD filters spikes on VDD larger than tg(VDD) to
A RESET signal originating from an external            avoid parasitic resets.
source must have a duration of at least th(RSTL)in in
order to be recognized. This detection is asynchro-    9.2.4 Internal Watchdog RESET
nous and therefore the MCU can enter reset state
even in HALT mode.                                     The RESET sequence generated by a internal
                                                       Watchdog counter overflow is shown in Figure 16.
The RESET pin is an asynchronous signal which
plays a major role in EMS performance. In a noisy      Starting from the Watchdog counter underflow, the
environment, it is recommended to follow the           device RESET pin acts as an output that is pulled
guidelines mentioned in the electrical characteris-    low during at least tw(RSTL)out.
tics section.

Two RESET sequences can be associated with
this RESET source: short or long external reset
pulse (see Figure 16).

Starting from the external RESET pulse recogni-
tion, the device RESET pin acts as an output that
is pulled low during at least tw(RSTL)out.

Figure 16. RESET Sequences

                    VDD

              VIT+
              VIT-

                  000000000000 00000000000000 00000000000000 00000000000000 LVD

                  RESET
                                      SHORT EXT.                   LONG EXT.       WATCHDOG
                                          RESET                       RESET            RESET

             RUN         RUN                           RUN                    RUN               RUN

                  DELAY               DELAY                        DELAY           DELAY

                         tw(RSTL)out                   th(RSTL)in                  tw(RSTL)out
                         th(RSTL)in

  EXTERNAL
  RESET
  SOURCE

  RESET PIN

WATCHDOG
RESET

                                                                   WATCHDOG UNDERFLOW

                                                                         00 00 00 00 00 00 00 INTERNAL RESET (4096 TCPU)
                                                                                                        FETCH VECTOR

                                                                                                29/153
ST72334J/N, ST72314J/N, ST72124J

9.3 MULTI-OSCILLATOR (MO)                               Table 3. ST7 Clock Sources

The main clock of the ST7 can be generated by                                    Hardware Configuration
four different source types coming from the multi-
oscillator block:                                       External Clock                                                ST7

s an external source                                                                                            OSC1        OSC2

s 4 crystal or ceramic resonator oscillators                                                               EXTERNAL
                                                                                                            SOURCE
s an external RC oscillator
                                                        External RC Oscillator Crystal/Ceramic Resonators             ST7
s an internal high frequency RC oscillator
                                                                                                                OSC1        OSC2
Each oscillator is optimized for a given frequency
range in terms of consumption and is selectable                                                            CL1        LOAD        CL2
through the option byte. The associated hardware
configuration are shown in Table 3. Refer to the                                                                CAPACITORS
electrical characteristics section for more details.
                                                                                                                      ST7
External Clock Source
                                                                                                                OSC1       OSC2
In this external clock mode, a clock signal (square,
sinus or triangle) with ~50% duty cycle has to drive                                                       REX                    CEX
the OSC1 pin while the OSC2 pin is tied to ground.
                                                        Internal RC Oscillator                                        ST7
Crystal/Ceramic Oscillators
                                                                                                                OSC1        OSC2
This family of oscillators has the advantage of pro-
ducing a very accurate rate on the main clock of
the ST7. The selection within a list of 4 oscillators
with different frequency ranges has to be done by
option byte in order to reduce consumption. In this
mode of the multi-oscillator, the resonator and the
load capacitors have to be placed as close as pos-
sible to the oscillator pins in order to minimize out-
put distortion and start-up stabilization time. The
loading capacitance values must be adjusted ac-
cording to the selected oscillator.

These oscillators are not stopped during the
RESET phase to avoid losing time in the oscillator
start-up phase.

External RC Oscillator

This oscillator allows a low cost solution for the
main clock of the ST7 using only an external resis-
tor and an external capacitor. The frequency of the
external RC oscillator (in the range of some MHz.)
is fixed by the resistor and the capacitor values.
Consequently in this MO mode, the accuracy of
the clock is directly linked to the accuracy of the
discrete components. The corresponding formula
is fOSC=4/(REXCEX)

Internal RC Oscillator

The internal RC oscillator mode is based on the
same principle as the external RC oscillator includ-
ing the resistance and the capacitance of the de-
vice. This mode is the most cost effective one with
the drawback of a lower frequency accuracy. Its
frequency is in the range of several MHz.

In this mode, the two oscillator pins have to be tied
to ground.

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                                                         ST72334J/N, ST72314J/N, ST72124J

9.4 CLOCK SECURITY SYSTEM (CSS)                          Limitation detection

The Clock Security System (CSS) protects the             The automatic safe oscillator selection is notified
ST7 against main clock problems. To allow the in-        by hardware setting the CSSD bit of the CRSR
tegration of the security features in the applica-       register. An interrupt can be generated if the CS-
tions, it is based on a clock filter control and an In-  SIE bit has been previously set.
ternal safe oscillator. The CSS can be enabled or        These two bits are described in the CRSR register
disabled by option byte.                                 description.

9.4.1 Clock Filter Control                               9.4.3 Low Power Modes

The clock filter is based on a clock frequency limi-       Mode                      Description
tation function.                                         WAIT
                                                                 No effect on CSS. CSS interrupt cause the
This filter function is able to detect and filter high   HALT    device to exit from Wait mode.
frequency spikes on the ST7 main clock.
                                                                 The CRSR register is frozen. The CSS (in-
If the oscillator is not working properly (e.g. work-            cluding the safe oscillator) is disabled until
ing at a harmonic frequency of the resonator), the               HALT mode is exited. The previous CSS
current active oscillator clock can be totally fil-              configuration resumes when the MCU is
tered, and then no clock signal is available for the             woken up by an interrupt with "exit from
ST7 from this oscillator anymore. If the original                HALT mode" capability or from the counter
clock source recovers, the filtering is stopped au-              reset value when the MCU is woken up by a
tomatically and the oscillator supplies the ST7                  RESET.
clock.
                                                         9.4.4 Interrupts
9.4.2 Safe Oscillator Control
                                                         The CSS interrupt event generates an interrupt if
The safe oscillator of the CSS block is a low fre-       the corresponding Enable Control Bit (CSSIE) is
quency back-up clock source (see Figure 17).             set and the interrupt mask in the CC register is re-
                                                         set (RIM instruction).
If the clock signal disappears (due to a broken or
disconnected resonator...) during a safe oscillator      Interrupt Event  Event  Enable   Exit   Exit
period, the safe oscillator delivers a low frequency                       Flag  Control  from  from
clock signal which allows the ST7 to perform some                                         Wait  Halt1)
rescue operations.                                                                  Bit
                                                                                                  No
Automatically, the ST7 clock source switches back        CSS event detection
from the safe oscillator if the original clock source    (safe oscillator acti- CSSD CSSIE Yes
recovers.                                                vated as main clock)

                                                                         Note 1: This interrupt allows to exit from active-halt
                                                                         mode if this mode is available in the MCU.

Figure 17. Clock Filter Function and Safe Oscillator Function

CLOCK FILTER     fOSC/2
   FUNCTION      fCPU

SAFE OSCILLATOR  fOSC/2
   FUNCTION      fSFOSC
                 fCPU

                                                                                                31/153
ST72334J/N, ST72314J/N, ST72124J

9.5 SUPPLY, RESET AND CLOCK REGISTER DESCRIPTION

Read /Write                                          Bit 1 = CSSD Clock security system detection
Reset Value: 000x 000x (xxh)                         This bit indicates that the safe oscillator of the
                                                     clock security system block has been selected by
7                                         0          hardware due to a disturbance on the main clock
                                                     signal (fOSC). It is set by hardware and cleared by
0       0  0  LVD       0     CSS CSS WDG            reading the CRSR register when the original oscil-
               RF              IE D RF               lator recovers.
                                                     0: Safe oscillator is not active
Bit 7:5 = Reserved, always read as 0.                1: Safe oscillator has been activated
                                                     When the CSS is disabled by option byte, the
Bit 4 = LVDRF LVD reset flag                         CSSD bit value is forced to 0.
This bit indicates that the last RESET was gener-
ated by the LVD block. It is set by hardware (LVD    Bit 0 = WDGRF Watchdog reset flag
reset) and cleared by software (writing zero). See   This bit indicates that the last RESET was gener-
WDGRF flag description for more details. When        ated by the watchdog peripheral. It is set by hard-
the LVD is disabled by option byte, the LVDRF bit    ware (Watchdog RESET) and cleared by software
value is undefined.                                  (writing zero) or an LVD RESET (to ensure a sta-
                                                     ble cleared state of the WDGRF flag when the
Bit 3 = Reserved, always read as 0.                  CPU starts).
                                                     Combined with the LVDRF flag information, the
                                                     flag description is given by the following table.

Bit 2 = CSSIE Clock security syst. interrupt enable           RESET Sources        LVDRF  WDGRF
This bit enables the interrupt when a disturbance
is detected by the clock security system (CSSD bit   External RESET pin                0       0
set). It is set and cleared by software.             Watchdog                          0       1
0: Clock security system interrupt disabled          LVD                               1       X
1: Clock security system interrupt enabled
Refer to Table 5, "Interrupt mapping," on page 34    Application notes
for more details on the CSS interrupt vector. When
the CSS is disabled by option byte, the CSSIE bit    The LVDRF flag is not cleared when another RE-
has no effect.                                       SET type occurs (external or watchdog), the
                                                     LVDRF flag remains set to keep trace of the origi-
                                                     nal failure.
                                                     In this case, a watchdog reset can be detected by
                                                     software while an external reset can not.

Table 4. Clock, Reset and Supply Register Map and Reset Values

Address    Register        7           6     5       4      3                2     1      0
(Hex.)      Label

002Bh      CRSR                                      LVDRF                   CFIE  CSSD WDGRF
           Reset Value                                                         0
                           0           0     0       x      0                      0      x

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                                                         ST72334J/N, ST72314J/N, ST72124J

10 INTERRUPTS                                            It will be serviced according to the flowchart on
                                                         Figure 18.
The ST7 core may be interrupted by one of two dif-
ferent methods: maskable hardware interrupts as          10.2 EXTERNAL INTERRUPTS
listed in the Interrupt Mapping Table and a non-
maskable software interrupt (TRAP). The Interrupt        External interrupt vectors can be loaded into the
processing flowchart is shown in Figure 18.              PC register if the corresponding external interrupt
The maskable interrupts must be enabled by               occurred and if the I bit is cleared. These interrupts
clearing the I bit in order to be serviced. However,     allow the processor to leave the Halt low power
disabled interrupts may be latched and processed         mode.
when they are enabled (see external interrupts
subsection).                                             The external interrupt polarity is selected through
                                                         the miscellaneous register or interrupt register (if
Note: After reset, all interrupts are disabled.          available).

When an interrupt has to be serviced:                    An external interrupt triggered on edge will be
                                                         latched and the interrupt request automatically
Normal processing is suspended at the end of           cleared upon entering the interrupt service routine.
  the current instruction execution.
                                                         If several input pins, connected to the same inter-
The PC, X, A and CC registers are saved onto           rupt vector, are configured as interrupts, their sig-
  the stack.                                             nals are logically NANDed before entering the
                                                         edge/level detection block.
The I bit of the CC register is set to prevent addi-
  tional interrupts.                                     Caution: The type of sensitivity defined in the Mis-
                                                         cellaneous or Interrupt register (if available) ap-
The PC is then loaded with the interrupt vector of     plies to the ei source. In case of a NANDed source
  the interrupt to service and the first instruction of  (as described on the I/O ports section), a low level
  the interrupt service routine is fetched (refer to     on an I/O pin configured as input with interrupt,
  the Interrupt Mapping Table for vector address-        masks the interrupt request even in case of rising-
  es).                                                   edge sensitivity.

The interrupt service routine should finish with the     10.3 PERIPHERAL INTERRUPTS
IRET instruction which causes the contents of the
saved registers to be recovered from the stack.          Different peripheral interrupt flags in the status
                                                         register are able to cause an interrupt when they
Note: As a consequence of the IRET instruction,          are active if both:
the I bit will be cleared and the main program will
resume.                                                   The I bit of the CC register is cleared.

Priority Management                                       The corresponding enable bit is set in the control
                                                           register.
By default, a servicing interrupt cannot be inter-
rupted because the I bit is set by hardware enter-       If any of these two conditions is false, the interrupt
ing in interrupt routine.                                is latched and thus remains pending.

In the case when several interrupts are simultane-       Clearing an interrupt request is done by:
ously pending, an hardware priority defines which
one will be serviced first (see the Interrupt Map-       Writing "0" to the corresponding bit in the status
ping Table).                                               register or

Interrupts and Low Power Mode                            Access to the status register while the flag is set
                                                           followed by a read or write of an associated reg-
All interrupts allow the processor to leave the            ister.
WAIT low power mode. Only external and specifi-
cally mentioned interrupts allow the processor to        Note: the clearing sequence resets the internal
leave the HALT low power mode (refer to the "Exit        latch. A pending interrupt (i.e. waiting for being en-
from HALT" column in the Interrupt Mapping Ta-           abled) will therefore be lost if the clear sequence is
ble).                                                    executed.

10.1 NON   MASKABLE  SOFTWARE
INTERRUPT

This interrupt is entered when the TRAP instruc-
tion is executed regardless of the state of the I bit.

                                                         33/153
ST72334J/N, ST72314J/N, ST72124J

INTERRUPTS (Cont'd)
Figure 18. Interrupt Processing Flowchart

    FROM RESET

                                                            I BIT SET?  N

                                                            Y                     N         INTERRUPT

                                                                                            PENDING?

                                           FETCH NEXT INSTRUCTION                           Y

                                                         N  IRET?                       STACK PC, X, A, CC
                EXECUTE INSTRUCTION                              Y                             SET I BIT

                                                                           LOAD PC FROM INTERRUPT VECTOR

                                        RESTORE PC, X, A, CC FROM STACK
                                           THIS CLEARS I BIT BY DEFAULT

Table 5. Interrupt mapping

N      Source                          Description                     Register  Priority    Exit         Address
         Block                                                            Label    Order                    Vector
                                                                                             from
                                                                           N/A              HALT1)     FFFEh-FFFFh
                                                                                                       FFFCh-FFFDh
        RESET Reset                                                     MCCSR     Highest yes          FFFAh-FFFBh
                                                                         CRSR     Priority no
        TRAP    Software Interrupt                                                                     FFF8h-FFF9h
                                                                           N/A
0               Not used                                                                               FFF6h-FFF7h
                                                                         SPISR                         FFF4h-FFF5h
1       MCC/RTC Main Clock Controller Time Base Interrupt                 TASR              yes        FFF2h-FFF3h
                                                                          TBSR                         FFF0h-FFF1h
        CSS     or Clock Security System Interrupt                       SCISR                         FFEEh-FFEFh
                                                                        EECSR                          FFECh-FFEDh
2       ei0     External Interrupt Port A3..0                                                          FFEAh-FFEBh
                                                                                                       FFE8h-FFE9h
3       ei1     External Interrupt Port F2..0                                                          FFE6h-FFE7h
                                                                                                       FFE4h-FFE5h
4       ei2     External Interrupt Port B3..0                                                          FFE2h-FFE3h
                                                                                                       FFE0h-FFE1h
5       ei3     External Interrupt Port B7..4

6               Not used

7       SPI     SPI Peripheral Interrupts                                                         no

8       TIMER A TIMER A Peripheral Interrupts                                     Lowest
                                                                                  Priority
9       TIMER B TIMER B Peripheral Interrupts

10      SCI     SCI Peripheral Interrupts

11 Data-EEPROM Data EEPROM Interrupt

12
                              Not used

13

Note 1. Valid for HALT and ACTIVE-HALT modes except for the MCC/RTC or CSS interrupt source which exits from
ACTIVE-HALT mode only.

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                                                                ST72334J/N, ST72314J/N, ST72124J

11 POWER SAVING MODES

11.1 INTRODUCTION                                       11.2 SLOW MODE
To give a large measure of flexibility to the applica-
tion in terms of power consumption, four main           This mode has two targets:
power saving modes are implemented in the ST7
(see Figure 19): SLOW, WAIT (SLOW WAIT), AC-             To reduce power consumption by decreasing the
TIVE HALT and HALT.                                       internal clock in the device,
After a RESET the normal operating mode is se-
lected by default (RUN mode). This mode drives          To adapt the internal clock frequency (fCPU) to
the device (CPU and embedded peripherals) by              the available supply voltage.
means of a master clock which is based on the
main oscillator frequency divided by 2 (fCPU).          SLOW mode is controlled by three bits in the
From RUN mode, the different power saving               MISCR1 register: the SMS bit which enables or
modes may be selected by setting the relevant           disables Slow mode and two CPx bits which select
register bits or by calling the specific ST7 software   the internal slow frequency (fCPU).
instruction whose action depends on the oscillator      In this mode, the oscillator frequency can be divid-
status.                                                 ed by 4, 8, 16 or 32 instead of 2 in normal operat-
                                                        ing mode. The CPU and peripherals are clocked at
Figure 19. Power Saving Mode Transitions                this lower frequency.

                                            High        Note: SLOW-WAIT mode is activated when enter-
                                                        ing the WAIT mode while the device is already in
                                 RUN                    SLOW mode.

                              SLOW                      Figure 20. SLOW Mode Clock Transitions

                                WAIT                                    fOSC/4      fOSC/8  fOSC/2

                      SLOW WAIT                                 fCPU

                    ACTIVE HALT                                 fOSC/2

                               HALT                     MISCR1  CP1:0   00      01

                                           Low                  SMS
                        POWER CONSUMPTION
                                                                         NEW SLOW   NORMAL RUN MODE
                                                                        FREQUENCY          REQUEST

                                                                          REQUEST

                                                                                            35/153
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POWER SAVING MODES (Cont'd)

11.3 WAIT MODE                                          Figure 21. WAIT Mode Flow-chart

WAIT mode places the MCU in a low power con-            WFI INSTRUCTION  OSCILLATOR       ON
sumption mode by stopping the CPU.                                       PERIPHERALS      ON
This power saving mode is selected by calling the                        CPU              OFF
`WFI' instruction.                                                       I BIT              0
All peripherals remain active. During WAIT mode,
the I bit of the CC register is cleared, to enable all                   N
interrupts. All other registers and memory remain                                  RESET
unchanged. The MCU remains in WAIT mode until
an interrupt or RESET occurs, whereupon the Pro-        N                       Y
gram Counter branches to the starting address of
the interrupt or Reset service routine.                    INTERRUPT
The MCU will remain in WAIT mode until a Reset
or an Interrupt occurs, causing it to wake up.             Y
                                                                              OSCILLATOR ON
Refer to Figure 21.
                                                                         PERIPHERALS OFF

                                                                         CPU              ON

                                                                         I BIT            0

                                                                         4096 CPU CLOCK CYCLE
                                                                                      DELAY

                                                                         OSCILLATOR ON

                                                                         PERIPHERALS ON

                                                                         CPU              ON

                                                                         I BIT            X 1)

                                                                                           FETCH RESET VECTOR
                                                                                          OR SERVICE INTERRUPT

                                                        Note:
                                                        1. Before servicing an interrupt, the CC register is
                                                        pushed on the stack. The I bit of the CC register is
                                                        set during the interrupt routine and cleared when
                                                        the CC register is popped.

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                                                         ST72334J/N, ST72314J/N, ST72124J

POWER SAVING MODES (Cont'd)

11.4 ACTIVE-HALT AND HALT MODES                       Figure 22. ACTIVE-HALT Timing Overview

ACTIVE-HALT and HALT modes are the two low-              ACTIVE 4096 CPU CYCLE
est power consumption modes of the MCU. They          RUN HALT                           RUN
are both entered by executing the `HALT' instruc-                       DELAY
tion. The decision to enter either in ACTIVE-HALT
or HALT mode is given by the MCC/RTC interrupt               HALT       RESET       FETCH
enable flag (OIE bit in MCCSR register).              INSTRUCTION          OR      VECTOR
                                                      [MCCSR.OIE=1]
                                                                     INTERRUPT

MCCSR Power Saving Mode entered when HALT

OIE bit  instruction is executed

0 HALT mode                                           Figure 23. ACTIVE-HALT Mode Flow-chart
1 ACTIVE-HALT mode
                                                                        OSCILLATOR ON

                                                      HALT INSTRUCTION  PERIPHERALS 1) OFF
                                                         (MCCSR.OIE=1)
11.4.1 ACTIVE-HALT MODE                                                 CPU              OFF

ACTIVE-HALT mode is the lowest power con-                               I BIT            0
sumption mode of the MCU with a real time clock
available. It is entered by executing the `HALT' in-                    N
struction when the OIE bit of the Main Clock Con-                                 RESET
troller Status register (MCCSR) is set (see Section
14.2 "MAIN CLOCK CONTROLLER WITH REAL                 N                         Y
TIME CLOCK TIMER (MCC/RTC)" on page 52 for
more details on the MCCSR register).                     INTERRUPT 2)

The MCU can exit ACTIVE-HALT mode on recep-              Y              OSCILLATOR ON
tion of either an MCC/RTC interrupt, a specific in-
terrupt (see Table 5, "Interrupt mapping," on                           PERIPHERALS 1) OFF
page 34) or a RESET. When exiting ACTIVE-
HALT mode by means of a RESET or an interrupt,                          CPU              ON
a 4096 CPU cycle delay occurs. After the start up
delay, the CPU resumes operation by servicing                           I BIT            X 3)
the interrupt or by fetching the reset vector which
woke it up (see Figure 23).                                             4096 CPU CLOCK CYCLE
                                                                                     DELAY
When entering ACTIVE-HALT mode, the I bit in
the CC register is cleared to enable interrupts.                        OSCILLATOR ON
Therefore, if an interrupt is pending, the MCU
wakes up immediately.                                                   PERIPHERALS ON

In ACTIVE-HALT mode, only the main oscillator                           CPU              ON
and its associated counter (MCC/RTC) are run-
ning to keep a wake-up time base. All other periph-                     I BITS           X 3)
erals are not clocked except those which get their
clock supply from another clock generator (such                                           FETCH RESET VECTOR
as external or auxiliary oscillator).                                                     OR SERVICE INTERRUPT

The safeguard against staying locked in ACTIVE-       Notes:
HALT mode is provided by the oscillator interrupt.
                                                      1. Peripheral clocked with an external clock source
Note: As soon as the interrupt capability of one of   can still be active.
the oscillators is selected (MCCSR.OIE bit set),
entering ACTIVE-HALT mode while the Watchdog          2. Only the MCC/RTC interrupt and some specific
is active does not generate a RESET.                  interrupts can exit the MCU from ACTIVE-HALT
This means that the device cannot spend more          mode (such as external interrupt). Refer to
than a defined delay in this power saving mode.       Table 5, "Interrupt mapping," on page 34 for more
                                                      details.

                                                      3. Before servicing an interrupt, the CC register is
                                                      pushed on the stack. The I bit of the CC register is
                                                      set during the interrupt routine and cleared when
                                                      the CC register is popped.

                                                                                              37/153
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POWER SAVING MODES (Cont'd)                            Figure 25. HALT Mode Flow-chart

11.4.2 HALT MODE                                       HALT INSTRUCTION                 WATCHDOG
                                                          (MCCSR.OIE=0)
The HALT mode is the lowest power consumption
mode of the MCU. It is entered by executing the                                 ENABLE
`HALT' instruction when the OIE bit of the Main
Clock Controller Status register (MCCSR) is               WDGHALT 1)    0                   DISABLE
cleared (see Section 14.2 "MAIN CLOCK CON-
TROLLER WITH REAL TIME CLOCK TIMER                        1
(MCC/RTC)" on page 52 for more details on the
MCCSR register).                                       WATCHDOG            OSCILLATOR OFF
                                                           RESET           PERIPHERALS 2) OFF
The MCU can exit HALT mode on reception of ei-
ther a specific interrupt (see Table 5, "Interrupt                         CPU              OFF
mapping," on page 34) or a RESET. When exiting
HALT mode by means of a RESET or an interrupt,                             I BIT            0
the oscillator is immediately turned on and the
4096 CPU cycle delay is used to stabilize the os-                          N
cillator. After the start up delay, the CPU resumes                                  RESET
operation by servicing the interrupt or by fetching
the reset vector which woke it up (see Figure 25).     N                                Y

When entering HALT mode, the I bit in the CC reg-         INTERRUPT 3)
ister is forced to 0 to enable interrupts. Therefore,
if an interrupt is pending, the MCU wakes immedi-            Y             OSCILLATOR ON
ately.
                                                                           PERIPHERALS OFF
In HALT mode, the main oscillator is turned off
causing all internal processing to be stopped, in-                         CPU              ON
cluding the operation of the on-chip peripherals.
All peripherals are not clocked except the ones                            I BIT            X 4)
which get their clock supply from another clock
generator (such as an external or auxiliary oscilla-                    4096 CPU CLOCK CYCLE
tor).                                                                                DELAY

The compatibility of Watchdog operation with                               OSCILLATOR ON
HALT mode is configured by the "WDGHALT" op-
tion bit of the option byte. The HALT instruction                          PERIPHERALS ON
when executed while the Watchdog system is en-
abled, can generate a Watchdog RESET (see                                  CPU              ON
Section 18.1 on page 144 for more details).
                                                                           I BITS           X 4)
Figure 24. HALT Timing Overview
                                                                                           FETCH RESET VECTOR
RUN HALT       4096 CPU CYCLE  RUN                                                         OR SERVICE INTERRUPT

               DELAY                                   Notes:

       HALT       RESET                                1. WDGHALT is an option bit. See option byte sec-
INSTRUCTION          OR                                tion for more details.
[MCCSR.OIE=0]
               INTERRUPT                               2. Peripheral clocked with an external clock source
                                                       can still be active.
                           FETCH
                          VECTOR                       3. Only some specific interrupts can exit the MCU
                                                       from HALT mode (such as external interrupt). Re-
                                                       fer to Table 5, "Interrupt mapping," on page 34 for
                                                       more details.

                                                       4. Before servicing an interrupt, the CC register is
                                                       pushed on the stack. The I bit of the CC register is
                                                       set during the interrupt routine and cleared when
                                                       the CC register is popped.

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                                                           ST72334J/N, ST72314J/N, ST72124J

12 I/O PORTS

12.1 INTRODUCTION                                      programmable using the sensitivity bits in the Mis-
                                                       cellaneous register.
The I/O ports offer different functional modes:
transfer of data through digital inputs and outputs  Each external interrupt vector is linked to a dedi-
                                                       cated group of I/O port pins (see pinout description
and for specific pins:                                 and interrupt section). If several input pins are se-
external interrupt generation                        lected simultaneously as interrupt source, these
alternate signal input/output for the on-chip pe-    are logically NANDed. For this reason if one of the
                                                       interrupt pins is tied low, it masks the other ones.
  ripherals.
                                                       In case of a floating input with interrupt configura-
An I/O port contains up to 8 pins. Each pin can be     tion, special care must be taken when changing
programmed independently as digital input (with or     the configuration (see Figure 27).
without interrupt generation) or digital output.
                                                       The external interrupts are hardware interrupts,
12.2 FUNCTIONAL DESCRIPTION                            which means that the request latch (not accessible
                                                       directly by the application) is automatically cleared
Each port has 2 main registers:                        when the corresponding interrupt vector is
                                                       fetched. To clear an unwanted pending interrupt
Data Register (DR)                                   by software, the sensitivity bits in the Miscellane-
                                                       ous register must be modified.
Data Direction Register (DDR)
                                                       12.2.2 Output Modes
and one optional register:
                                                       The output configuration is selected by setting the
Option Register (OR)                                 corresponding DDR register bit. In this case, writ-
                                                       ing the DR register applies this digital value to the
Each I/O pin may be programmed using the corre-        I/O pin through the latch. Then reading the DR reg-
sponding register bits in the DDR and OR regis-        ister returns the previously stored value.
ters: bit X corresponding to pin X of the port. The
same correspondence is used for the DR register.       Two different output modes can be selected by
                                                       software through the OR register: Output push-pull
The following description takes into account the       and open-drain.
OR register, (for specific ports which do not pro-
vide this register refer to the I/O Port Implementa-   DR register value and output pin status:
tion section). The generic I/O block diagram is
shown in Figure 26                                     DR  Push-pull  Open-drain
                                                                           Vss
12.2.1 Input Modes                                     0   VSS
                                                                        Floating
The input configuration is selected by clearing the    1   VDD
corresponding DDR register bit.
                                                       12.2.3 Alternate Functions
In this case, reading the DR register returns the
digital value applied to the external I/O pin.         When an on-chip peripheral is configured to use a
                                                       pin, the alternate function is automatically select-
Different input modes can be selected by software      ed. This alternate function takes priority over the
through the OR register.                               standard I/O programming.

Notes:                                                 When the signal is coming from an on-chip periph-
1. Writing the DR register modifies the latch value    eral, the I/O pin is automatically configured in out-
but does not affect the pin status.                    put mode (push-pull or open drain according to the
2. When switching from input to output mode, the       peripheral).
DR register has to be written first to drive the cor-
rect level on the pin as soon as the port is config-   When the signal is going to an on-chip peripheral,
ured as an output.                                     the I/O pin must be configured in input mode. In
3. Do not use read/modify/write instructions (BSET     this case, the pin state is also digitally readable by
or BRES) to modify the DR register                     addressing the DR register.

External interrupt function                            Note: Input pull-up configuration can cause unex-
                                                       pected value at the input of the alternate peripheral
When an I/O is configured as Input with Interrupt,     input. When an on-chip peripheral use a pin as in-
an event on this I/O can generate an external inter-   put and output, this pin has to be configured in in-
rupt request to the CPU.                               put floating mode.

Each pin can independently generate an interrupt
request. The interrupt sensitivity is independently

                                                                      39/153
ST72334J/N, ST72314J/N, ST72124J

I/O PORTS (Cont'd)
Figure 26. I/O Port General Block Diagram

REGISTER           ALTERNATE               1                     VDD         P-BUFFER
ACCESS             OUTPUT

                                           0                                 (see table below)

                   ALTERNATE                                                            PULL-UP
                   ENABLE                                                               (see table below)

          DR                                                                         VDD

          DDR

                                                       PULL-UP                               PAD
                                                       CONFIGURATION
               OR
DATA BUS  OR SEL   If implemented

          DDR SEL                                      N-BUFFER                      DIODES
                                                                                     (see table below)
          DR SEL   1                                                 CMOS
                                                                    SCHMITT                 ANALOG
                                                                    TRIGGER                    INPUT

                   0                                                                    ALTERNATE
                                                                                                INPUT

EXTERNAL           POLARITY     FROM
INTERRUPT          SELECTION    OTHER
SOURCE (eix)                    BITS

Table 6. I/O Port Mode Options

          Configuration Mode                  Pull-Up  P-Buffer                      Diodes
                                                 Off
                                                 On        Off               to VDD          to VSS
                                                 Off       On
Input     Floating with/without Interrupt        NI        Off         On
Output    Pull-up with/without Interrupt                   NI                                  On
          Push-pull
          Open Drain (logic level)                               NI (see note)
          True Open Drain

Legend: NI - not implemented                  Note: The diode to VDD is not implemented in the
             Off - implemented not activated  true open drain pads. A local protection between
             On - implemented and activated   the pad and VSS is implemented to protect the de-
                                              vice against positive stress.

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                                                                      ST72334J/N, ST72314J/N, ST72124J

I/O PORTS (Cont'd)
Table 7. I/O Port Configurations

                      NOT IMPLEMENTED IN        VDD    Hardware Configuration
                      TRUE OPEN DRAIN             RPU
                      I/O PORTS                                                                     DR REGISTER ACCESS

                                           PAD         PULL-UP                    DR  W
                                                       CONFIGURATION
                                                                      REGISTER
                                                                                                 DATA BUS

                                                                                      R

INPUT 1)                                                                                         ALTERNATE INPUT

                                                                          FROM         POLARITY  EXTERNAL INTERRUPT
                                                                         OTHER        SELECTION  SOURCE (eix)

                                                                            PINS                 ANALOG INPUT

                                                       INTERRUPT
                                                       CONFIGURATION

                      NOT IMPLEMENTED IN        VDD                                   DR REGISTER ACCESS
                      TRUE OPEN DRAIN             RPU
OPEN-DRAIN OUTPUT 2)  I/O PORTS
                                                                                      DR         R/W                    DATA BUS
                                           PAD
                                                                                      REGISTER

                                                                      ALTERNATE           ALTERNATE
                                                                        ENABLE              OUTPUT

                      NOT IMPLEMENTED IN        VDD                                   DR REGISTER ACCESS
                      TRUE OPEN DRAIN             RPU
PUSH-PULL OUTPUT 2)   I/O PORTS
                                                                                      DR         R/W                    DATA BUS
                                           PAD
                                                                                      REGISTER

                                                                      ALTERNATE           ALTERNATE
                                                                        ENABLE              OUTPUT

Notes:

1. When the I/O port is in input configuration and the associated alternate function is enabled as an output,
   reading the DR register will read the alternate function output status.

2. When the I/O port is in output configuration and the associated alternate function is enabled as an input,
   the alternate function reads the pin status given by the DR register content.

                                                                                                                        41/153
ST72334J/N, ST72314J/N, ST72124J

I/O PORTS (Cont'd)                                      Standard Ports
                                                        PA5:4, PC7:0, PD7:0, PE7:4, PE1:0, PF7:6, PF4
CAUTION: The alternate function must not be ac-
tivated as long as the pin is configured as input                          MODE         DDR OR
with interrupt, in order to avoid generating spurious
interrupts.                                             floating input                  0          0
                                                        pull-up input
Analog alternate function                               open drain output               0          1
                                                        push-pull output
When the pin is used as an ADC input, the I/O                                           1          0
must be configured as floating input. The analog
multiplexer (controlled by the ADC registers)                                           1          1
switches the analog voltage present on the select-
ed pin to the common analog rail which is connect-      Interrupt Ports
ed to the ADC input.                                    PA2:0, PB7:5, PB2:0, PF1:0 (with pull-up)

It is recommended not to change the voltage level                          MODE         DDR OR
or loading on any port pin while conversion is in
progress. Furthermore it is recommended not to          floating input                  0          0
have clocking pins located close to a selected an-      pull-up interrupt input
alog pin.                                               open drain output               0          1
                                                        push-pull output
WARNING: The analog input voltage level must                                            1          0
be within the limits stated in the absolute maxi-
mum ratings.                                                                            1          1

12.3 I/O PORT IMPLEMENTATION                            PA3, PB4, PB3, PF2 (without pull-up)

The hardware implementation on each I/O port de-                           MODE         DDR OR
pends on the settings in the DDR and OR registers
and specific feature of the I/O port such as ADC In-    floating input                  0          0
put or true open drain.                                 floating interrupt input
                                                        open drain output               0          1
Switching these I/O ports from one state to anoth-      push-pull output
er should be done in a sequence that prevents un-                                       1          0
wanted side effects. Recommended safe transi-
tions are illustrated in Figure 27 Other transitions                                    1          1
are potentially risky and should be avoided, since
they are likely to present unwanted side-effects        True Open Drain Ports
such as spurious interrupt generation.                  PA7:6

Figure 27. Interrupt I/O Port State Transitions                                   MODE             DDR
                                                        floating input                               0
                                                        open drain (high sink ports)                 1

01                00                 10         11

     INPUT           INPUT       OUTPUT      OUTPUT
floating/pull-up     floating    open-drain  push-pull
                  (reset state)
    interrupt

                                 XX = DDR, OR

The I/O port register configurations are summa-
rized as follows.

42/153
                                                                   ST72334J/N, ST72314J/N, ST72124J

I/O PORTS (Cont'd)

12.4 LOW POWER MODES                                 12.5 INTERRUPTS

  Mode                       Description             The external interrupt event generates an interrupt
WAIT                                                 if the corresponding configuration is selected with
HALT    No effect on I/O ports. External interrupts  DDR and OR registers and the I-bit in the CC reg-
        cause the device to exit from WAIT mode.     ister is reset (RIM instruction).
        No effect on I/O ports. External interrupts
        cause the device to exit from HALT mode.                               Event  Enable     Exit  Exit
                                                                                Flag  Control    from  from
                                                     Interrupt Event                             Wait  Halt
                                                                                         Bit
                                                                                                       Yes
                                                     External interrupt on            DDRx
                                                                                       ORx
                                                     selected external         -                 Yes

                                                     event

Table 8. Port Configuration

                                        Input                                         Output

Port    Pin name                                     OR = 1

                             OR = 0    floating                    OR = 0             OR = 1     High-Sink
                                                     pull-up                                         Yes
        PA7:6                floating                                   true open-drain
        PA5:4                floating          floating interrupt                                     No
Port A  PA3                  floating          pull-up interrupt   open drain         push-pull
        PA2:0                floating          floating interrupt                                    Yes
Port B  PB4:3                floating          pull-up interrupt   open drain         push-pull       No
Port C  PB7:5, PB2:0         floating                                                                Yes
Port D  PC7:4, PC1:0         floating                pull-up       open drain         push-pull       No
Port E  PC3:2                floating                pull-up                                         Yes
        PD7:0                floating                pull-up       open drain         push-pull       No
Port F  PE7:4                floating                pull-up
        PE1:0                floating                pull-up       open drain         push-pull
        PF7:6                floating                pull-up
        PF4                  floating                pull-up       open drain         push-pull
        PF2                  floating          floating interrupt
        PF1:0                                  pull-up interrupt   open drain         push-pull

                                                                   open drain         push-pull

                                                                   open drain         push-pull

                                                                   open drain         push-pull

                                                                   open drain         push-pull

                                                                   open drain         push-pull

                                                                   open drain         push-pull

                                                                   open drain         push-pull

                                                                                                       43/153
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I/O PORTS (Cont'd)                                      OPTION REGISTER (OR)

12.5.1 Register Description                             Port x Option Register
                                                        PxOR with x = A, B, C, D, E or F.
DATA REGISTER (DR)
Port x Data Register                                    Read /Write
PxDR with x = A, B, C, D, E or F.                       Reset Value: 0000 0000 (00h)
Read /Write
Reset Value: 0000 0000 (00h)

7                                  0                    7                                  0

D7 D6 D5 D4 D3 D2 D1 D0                                 O7 O6 O5 O4 O3 O2 O1 O0

Bit 7:0 = D[7:0] Data register 8 bits.                  Bit 7:0 = O[7:0] Option register 8 bits.

The DR register has a specific behaviour accord-        For specific I/O pins, this register is not implement-
ing to the selected input/output configuration. Writ-   ed. In this case the DDR register is enough to se-
ing the DR register is always taken into account        lect the I/O pin configuration.
even if the pin is configured as an input; this allows
to always have the expected level on the pin when       The OR register allows to distinguish: in input
toggling to output mode. Reading the DR register        mode if the pull-up with interrupt capability or the
returns either the DR register latch content (pin       basic pull-up configuration is selected, in output
configured as output) or the digital value applied to   mode if the push-pull or open drain configuration is
the I/O pin (pin configured as input).                  selected.

DATA DIRECTION REGISTER (DDR)                           Each bit is set and cleared by software.

Port x Data Direction Register                          Input mode:
PxDDR with x = A, B, C, D, E or F.                      0: floating input
                                                        1: pull-up input with or without interrupt
Read /Write
Reset Value: 0000 0000 (00h)                            Output mode:
                                                        0: output open drain (with P-Buffer deactivated)
                                                        1: output push-pull

7                                  0

DD7 DD6 DD5 DD4 DD3 DD2 DD1 DD0

Bit 7:0 = DD[7:0] Data direction register 8 bits.

The DDR register gives the input/output direction
configuration of the pins. Each bits is set and
cleared by software.

0: Input mode
1: Output mode

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                                                    ST72334J/N, ST72314J/N, ST72124J

I/O PORTS (Cont'd)

Table 9. I/O Port Register Map and Reset Values

Address  Register         7    6  5              4  3  2  1                                                      0
(Hex.)    Label

       Reset Value        0    0  0              0  0  0  0                                                      0
of all IO port registers

0000h PADR

0001h PADDR               MSB                                                                                    LSB

0002h PAOR 1)

0004h PCDR

0005h PCDDR               MSB                                                                                    LSB

0006h PCOR

0008h PBDR

0009h PBDDR               MSB                                                                                    LSB

000Ah PBOR 1)

000Ch PEDR

000Dh PEDDR               MSB                                                                                    LSB

000Eh PEOR 1)

0010h PDDR

0011h PDDDR               MSB                                                                                    LSB

0012h PDOR 1)

0014h PFDR

0015h PFDDR               MSB                                                                                    LSB

0016h PFOR

Notes:
1) The bits corresponding to unavailable pins are forced to 1 by hardware, this affects the reset status value.

                                                                                                                 45/153
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13 MISCELLANEOUS REGISTERS                             Figure 28. Ext. Interrupt Sensitivity

The miscellaneous registers allow control over                          MISCR1
several different features such as the external in-
terrupts or the I/O alternate functions.               PB0   INTERRUPT  IS10 IS11
                                                       PB1     SOURCE
13.1 I/O PORT INTERRUPT SENSITIVITY                    PB2         ei2  SENSITIVITY
                                                       PB3         ei3   CONTROL
The external interrupt sensitivity is controlled by
the ISxx bits of the MISCR1 miscellaneous regis-       PB4              MISCR1
ter. This control allows to have two fully independ-   PB5
ent external interrupt source sensitivities.           PB6   INTERRUPT  IS20 IS21
                                                       PB7     SOURCE
Each external interrupt source can be generated                    ei0  SENSITIVITY
on four different events on the pin:                   PA0               CONTROL
s Falling edge                                         PA1         ei1
s Rising edge                                          PA2
s Falling and rising edge                              PA3
s Falling edge and low level
                                                       PF0
To guarantee correct functionality, the sensitivity     PF1
bits in the MISCR1 register must be modified only       PF2
when the I bit of the CC register is set to 1 (inter-
rupt masked). See I/O port register and Miscella-
neous register descriptions for more details on the
programming.

13.2 I/O PORT ALTERNATE FUNCTIONS

The MISCR registers manage four I/O port miscel-
laneous alternate functions:
s Main clock signal (fCPU) output on PF0
s A beep signal output on PF1 (with 3 selectable

   audio frequencies)
s SPI pin configuration:

    SS pin internal control to use the PC7 I/O port
     function while the SPI is active.

These functions are described in detail in the Sec-
tion 13 "MISCELLANEOUS REGISTERS" on
page 46.

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                                                        ST72334J/N, ST72314J/N, ST72124J

MISCELLANEOUS REGISTERS (Cont'd)

13.3 REGISTERS DESCRIPTION                              Bit 4:3 = IS2[1:0] ei0 and ei1 sensitivity
                                                        The interrupt sensitivity, defined using the IS2[1:0]
MISCELLANEOUS REGISTER 1 (MISCR1)                       bits, is applied to the following external interrupts:-
Read /Write                                             ei0 (port A3..0) and ei1 (port F2..0). These 2 bits
Reset Value: 0000 0000 (00h)                            can be written only when the I bit of the CC register
                                                        is set to 1 (interrupt disabled).
7                                      0

IS11 IS10 MCO IS21 IS20 CP1 CP0 SMS                     Bit 2:1 = CP[1:0] CPU clock prescaler
                                                        These bits select the CPU clock prescaler which is
Bit 7:6 = IS1[1:0] ei2 and ei3 sensitivity              applied in the different slow modes. Their action is
The interrupt sensitivity, defined using the IS1[1:0]   conditioned by the setting of the SMS bit. These
bits, is applied to the following external interrupts:  two bits are set and cleared by software
ei2 (port B3..0) and ei3 (port B7..4). These 2 bits
can be written only when the I bit of the CC register                 fCPU in SLOW mode  CP1 CP0
is set to 1 (interrupt disabled).                       fOSC / 4                           00
                                                        fOSC / 8                           10
       External Interrupt Sensitivity  IS11 IS10        fOSC / 16                          01
Falling edge & low level                 00             fOSC / 32                          11
Rising edge only                         01
Falling edge only                        10             Bit 0 = SMS Slow mode select
Rising and falling edge                  11             This bit is set and cleared by software.
                                                        0: Normal mode. fCPU = fOSC / 2
Bit 5 = MCO Main clock out selection                    1: Slow mode. fCPU is given by CP1, CP0
This bit enables the MCO alternate function on the      See low power consumption mode and MCC
I/O port. It is set and cleared by software.            chapters for more details.
0: MCO alternate function disabled

   (I/O pin free for general-purpose I/O)
1: MCO alternate function enabled

   (fOSC/2 on I/O port)

Note: To reduce power consumption, the MCO
function is not active in ACTIVE-HALT mode.

                                                                                         47/153
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MISCELLANEOUS REGISTERS (Cont'd)

MISCELLANEOUS REGISTER 2 (MISCR2)
Read /Write
Reset Value: 0000 0000 (00h)

7                                          0

-       - BC1 BC0 -           - SSM SSI

Bit 7:6 = Reserved Must always be cleared

Bit 5:4 = BC[1:0] Beep control
These 2 bits select the PF1 pin beep capability.

   Beep mode with fOSC=16MHz  BC1 BC0
                      Off       00

    ~2-KHz        Output      01
   ~1-KHz      Beep signal    10
   ~500-Hz  ~50% duty cycle   11

The beep output signal is available in ACTIVE-
HALT mode but has to be disabled to reduce the
consumption.

Bit 3:2 = Reserved Must always be cleared

Bit 1 = SSM SS mode selection
It is set and cleared by software.
0: Normal mode - SS uses information coming
from the SS pin of the SPI.
1: I/O mode, the SPI uses the information stored
into bit SSI.

Bit 0 = SSI SS internal mode
This bit replaces pin SS of the SPI when bit SSM is
set to 1. (see SPI description). It is set and cleared
by software.

Table 10. Miscellaneous Register Map and Reset Values

Address     Register    7       6            5            4     3     2    1    0
(Hex.)       Label
                      IS11    IS10         MCO          IS21  IS20  CP1  CP0  SMS
0020h    MISCR1         0       0            0            0     0     0    0    0
0040h    Reset Value
                        0       0          BC1          BC0     0     0  SSM  SSI
         MISCR2                              0            0                0    0
         Reset Value

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14 ON-CHIP PERIPHERALS

14.1 WATCHDOG TIMER (WDG)                            s Hardware Watchdog selectable by option byte
                                                     s Watchdog Reset indicated by status flag (in
14.1.1 Introduction
                                                        versions with Safe Reset option only)
The Watchdog timer is used to detect the occur-
rence of a software fault, usually generated by ex-  14.1.3 Functional Description
ternal interference or by unforeseen logical condi-
tions, which causes the application program to       The counter value stored in the CR register (bits
abandon its normal sequence. The Watchdog cir-       T[6:0]), is decremented every 12,288 machine cy-
cuit generates an MCU reset on expiry of a pro-      cles, and the length of the timeout period can be
grammed time period, unless the program refresh-     programmed by the user in 64 increments.
es the counter's contents before the T6 bit be-
comes cleared.                                       If the watchdog is activated (the WDGA bit is set)
                                                     and when the 7-bit timer (bits T[6:0]) rolls over
14.1.2 Main Features                                 from 40h to 3Fh (T6 becomes cleared), it initiates
                                                     a reset cycle pulling low the reset pin for typically
s Programmable timer (64 increments of 12288         500ns.
   CPU cycles)

s Programmable reset

s Reset (if watchdog activated) after a HALT
   instruction or when the T6 bit reaches zero

Figure 29. Watchdog Block Diagram

      RESET

      WDGA T6           WATCHDOG CONTROL REGISTER (CR)
                        T5 T4 T3 T2 T1 T0

                            7-BIT DOWNCOUNTER

fCPU                    CLOCK DIVIDER
                            12288

                                                        49/153
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WATCHDOG TIMER (Cont'd)                                14.1.7 Register Description
                                                       CONTROL REGISTER (CR)
The application program must write in the CR reg-      Read /Write
ister at regular intervals during normal operation to  Reset Value: 0111 1111 (7Fh)
prevent an MCU reset. The value to be stored in
the CR register must be between FFh and C0h               7                             0
(see Table 11 .Watchdog Timing (fCPU = 8 MHz)):
                                                       WDGA T6 T5 T4 T3 T2 T1 T0
The WDGA bit is set (watchdog enabled)
                                                       Bit 7 = WDGA Activation bit.
The T6 bit is set to prevent generating an imme-     This bit is set by software and only cleared by
  diate reset                                          hardware after a reset. When WDGA = 1, the
                                                       watchdog can generate a reset.
The T[5:0] bits contain the number of increments     0: Watchdog disabled
  which represents the time delay before the           1: Watchdog enabled
  watchdog produces a reset.
                                                       Note: This bit is not used if the hardware watch-
Table 11.Watchdog Timing (fCPU = 8 MHz)                dog option is enabled by option byte.

        CR Register     WDG timeout period
        initial value              (ms)

Max     FFh             98.304
                        1.536
Min     C0h

Notes: Following a reset, the watchdog is disa-        Bit 6:0 = T[6:0] 7-bit timer (MSB to LSB).
bled. Once activated it cannot be disabled, except     These bits contain the decremented value. A reset
by a reset.                                            is produced when it rolls over from 40h to 3Fh (T6
                                                       becomes cleared).
The T6 bit can be used to generate a software re-
set (the WDGA bit is set and the T6 bit is cleared).   STATUS REGISTER (SR)
                                                       Read /Write
If the watchdog is activated, the HALT instruction     Reset Value*: 0000 0000 (00h)
will generate a Reset.

14.1.4 Hardware Watchdog Option                        7                                           0
                                                                                        - WDOGF
If Hardware Watchdog is selected by option byte,       -     -  -  -  -              -
the watchdog is always active and the WDGA bit in
the CR is not used.                                    Bit 0 = WDOGF Watchdog flag.
                                                       This bit is set by a watchdog reset and cleared by
Refer to the device-specific Option Byte descrip-      software or a power on/off reset. This bit is useful
tion.                                                  for distinguishing power/on off or external reset
                                                       and watchdog reset.
14.1.5 Low Power Modes                                 0: No Watchdog reset occurred
                                                       1: Watchdog reset occurred
Mode    Description
WAIT                                                   * Only by software and power on/off reset
        No effect on Watchdog.
HALT                                                   Note: This register is not used in versions without
        Immediate reset generation as soon as          LVD Reset.
        the HALT instruction is executed if the
        Watchdog is activated (WDGA bit is
        set).

14.1.6 Interrupts
None.

50/153
                                        ST72334J/N, ST72314J/N, ST72124J

WATCHDOG TIMER (Cont'd)
Table 12. Watchdog Timer Register Map and Reset Values

Address  Register     7     6   5   4                   3   2   1   0
(Hex.)    Label

002Ah    WDGCR        WDGA  T6  T5  T4                  T3  T2  T1  T0
                            1   1   1                   1   1    1  1
         Reset Value  0

                                                                    51/153
ST72334J/N, ST72314J/N, ST72124J

14.2 MAIN CLOCK CONTROLLER WITH REAL TIME CLOCK TIMER (MCC/RTC)

The Main Clock Controller consists of three differ-  14.2.2 Clock-out capability
ent functions:
                                                     The clock-out capability is an alternate function of
s a programmable CPU clock prescaler                 an I/O port pin that outputs a fOSC/2 clock to drive
                                                     external devices. It is controlled by the MCO bit in
s a clock-out signal to supply external devices      the MISCR1 register.
                                                     CAUTION: When selected, the clock out pin sus-
s a real time clock timer with interrupt capability  pends the clock during ACTIVE-HALT mode.

Each function can be used independently and si-      14.2.3 Real time clock timer (RTC)
multaneously.
                                                     The counter of the real time clock timer allows an
14.2.1 Programmable CPU clock prescaler              interrupt to be generated based on an accurate
                                                     real time clock. Four different time bases depend-
The programmable CPU clock prescaler supplies        ing directly on fOSC are available. The whole func-
the clock for the ST7 CPU and its internal periph-   tionality is controlled by four bits of the MCCSR
erals. It manages SLOW power saving mode (See        register: TB[1:0], OIE and OIF.
Section 11.2 "SLOW MODE" on page 35 for more
details).                                            When the RTC interrupt is enabled (OIE bit set),
                                                     the ST7 enters ACTIVE-HALT mode when the
The prescaler selects the fCPU main clock frequen-   HALT instruction is executed. See Section 11.4
cy and is controlled by three bits in the MISCR1     "ACTIVE-HALT AND HALT MODES" on page 37
register: CP[1:0] and SMS.                           for more details.

CAUTION: The prescaler does not act on the CAN
peripheral clock source. This peripheral is always
supplied by the fOSC/2 clock source.

Figure 30. Main Clock Controller (MCC/RTC) Block Diagram

                   fOSC/2              PORT                                 MCO
                                  ALTERNATE

                                   FUNCTION

                   MISCR1                            - CP1 CP0 SMS
                        - - MCO -

fOSC    DIV 2                                        DIV 2, 4, 8, 16

                       RTC                                            fCPU   CPU CLOCK
                   COUNTER                                                   TO CPU AND
                                                                            PERIPHERALS

MCCSR
    0 0 0 0 TB1 TB0 OIE OIF

MCC/RTC INTERRUPT

52/153
                                                        ST72334J/N, ST72314J/N, ST72124J

MAIN CLOCK CONTROLLER WITH REAL TIME CLOCK TIMER (Cont'd)

MISCELLANEOUS REGISTER 1 (MISCR1)                    Bit 0 = OIF Oscillator interrupt flag
See Section 13 on page 46.
                                                     This bit is set by hardware and cleared by software
MAIN CLOCK CONTROL/STATUS REGISTER                   reading the CSR register. It indicates when set
(MCCSR)                                              that the main oscillator has measured the selected
Read /Write                                          elapsed time (TB1:0).
Reset Value: 0000 0001 (01h)                         0: Timeout not reached
                                                     1: Timeout reached
7                                           0
                                                     CAUTION: The BRES and BSET instructions
                                                     must not be used on the MCCSR register to avoid
                                                     unintentionally clearing the OIF bit.

0       0  0     0 TB1 TB0 OIE OIF

                                                     14.2.4 Low Power Modes

Bit 7:4 = Reserved, always read as 0.                  Mode                        Description
                                                     WAIT
Bit 3:2 = TB[1:0] Time base control                           No effect on MCC/RTC peripheral.
                                                     ACTIVE-  MCC/RTC interrupt cause the device to exit
These bits select the programmable divider time      HALT     from WAIT mode.
base. They are set and cleared by software.
                                                     HALT     No effect on MCC/RTC counter (OIE bit is
Counter              Time Base        TB1  TB0               set), the registers are frozen.
Prescaler  fOSC =8MHz fOSC=16MHz                              MCC/RTC interrupt cause the device to exit
                                                              from ACTIVE-HALT mode.
32000      4ms          2ms            0    0
                                                              MCC/RTC counter and registers are frozen.
64000      8ms          4ms            0    1                 MCC/RTC operation resumes when the
                                                              MCU is woken up by an interrupt with "exit
                                                              from HALT" capability.

160000     20ms         10ms           1    0        14.2.5 Interrupts

400000     50ms         25ms           1    1        The MCC/RTC interrupt event generates an inter-
                                                     rupt if the OIE bit of the MCCSR register is set and
A modification of the time base is taken into ac-    the interrupt mask in the CC register is not active
count at the end of the current period (previously   (RIM instruction).
set) to avoid unwanted time shift. This allows to
use this time base as a real time clock.                                 Event  Enable      Exit  Exit
                                                                          Flag  Control     from  from
                                                       Interrupt Event                      Wait  Halt
Bit 1 = OIE Oscillator interrupt enable                                            Bit
                                                     Time base overflow                     Yes   No 1)
This bit set and cleared by software.                event               OIF OIE
0: Oscillator interrupt disabled
1: Oscillator interrupt enabled                      Note:
This interrupt allows to exit from ACTIVE-HALT
mode.                                                1. The MCC/RTC interrupt allows to exit from AC-
When this bit is set, calling the ST7 software HALT  TIVE-HALT mode, not from HALT mode.
instruction enters the ACTIVE-HALT power saving
mode.

Table 13. MCC Register Map and Reset Values

Address    Register     7              6         5   4        3          2               1        0
(Hex.)      Label

0029h      MCCSR                                              TB1        TB0      OIE             OIF
           Reset Value
                        0              0         0   0        0          0               0        1

                                                                                                  53/153
ST72334J/N, ST72314J/N, ST72124J

14.3 16-BIT TIMER                                     14.3.3 Functional Description

14.3.1 Introduction                                   14.3.3.1 Counter

The timer consists of a 16-bit free-running counter   The main block of the Programmable Timer is a
driven by a programmable prescaler.                   16-bit free running upcounter and its associated
                                                      16-bit registers. The 16-bit registers are made up
It may be used for a variety of purposes, including   of two 8-bit registers called high & low.
measuring the pulse lengths of up to two input sig-
nals (input capture) or generating up to two output   Counter Register (CR):
waveforms (output compare and PWM).
                                                          Counter High Register (CHR) is the most sig-
Pulse lengths and waveform periods can be mod-             nificant byte (MS Byte).
ulated from a few microseconds to several milli-
seconds using the timer prescaler and the CPU             Counter Low Register (CLR) is the least sig-
clock prescaler.                                           nificant byte (LS Byte).

Some ST7 devices have two on-chip 16-bit timers.      Alternate Counter Register (ACR)
They are completely independent, and do not
share any resources. They are synchronized after          Alternate Counter High Register (ACHR) is the
a MCU reset as long as the timer clock frequen-            most significant byte (MS Byte).
cies are not modified.
                                                          Alternate Counter Low Register (ACLR) is the
This description covers one or two 16-bit timers. In       least significant byte (LS Byte).
ST7 devices with two timers, register names are
prefixed with TA (Timer A) or TB (Timer B).           These two read-only 16-bit registers contain the
                                                      same value but with the difference that reading the
14.3.2 Main Features                                  ACLR register does not clear the TOF bit (Timer
                                                      overflow flag), located in the Status register (SR).
s Programmable prescaler: fCPU divided by 2, 4 or 8.  (See note at the end of paragraph titled 16-bit read
s Overflow status flag and maskable interrupt         sequence).
s External clock input (must be at least 4 times
                                                      Writing in the CLR register or ACLR register resets
   slower than the CPU clock speed) with the choice   the free running counter to the FFFCh value.
   of active edge                                     Both counters have a reset value of FFFCh (this is
s Output compare functions with:                      the only value which is reloaded in the 16-bit tim-
                                                      er). The reset value of both counters is also
    2 dedicated 16-bit registers                     FFFCh in One Pulse mode and PWM mode.

    2 dedicated programmable signals                 The timer clock depends on the clock control bits
                                                      of the CR2 register, as illustrated in Table 14 Clock
    2 dedicated status flags                         Control Bits. The value in the counter register re-
                                                      peats every 131072, 262144 or 524288 CPU clock
    1 dedicated maskable interrupt                   cycles depending on the CC[1:0] bits.
s Input capture functions with:                       The timer frequency can be fCPU/2, fCPU/4, fCPU/8
                                                      or an external frequency.
    2 dedicated 16-bit registers

    2 dedicated active edge selection signals

    2 dedicated status flags

    1 dedicated maskable interrupt
s Pulse Width Modulation mode (PWM)

s One Pulse mode
s 5 alternate functions on I/O ports (ICAP1, ICAP2,

   OCMP1, OCMP2, EXTCLK)*

The Block Diagram is shown in Figure 31.

*Note: Some timer pins may not be available (not
bonded) in some ST7 devices. Refer to the device
pin out description.
When reading an input signal on a non-bonded
pin, the value will always be `1'.

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                                                              ST72334J/N, ST72314J/N, ST72124J

16-BIT TIMER (Cont'd)
Figure 31. Timer Block Diagram

        fCPU                                     ST7 INTERNAL BUS
                                           MCU-PERIPHERAL INTERFACE

                8 high            8 low    88                 88        88           88
              EXEDG          8-bit
                             buffer        high
                                                   low
                                  16                          high
                                                                      low
                                                                                  high
                                                                                           low
                                                                                                      high
                                                                                                               low

             1/2          COUNTER           OUTPUT            OUTPUT      INPUT     INPUT
             1/4         REGISTER          COMPARE            COMPARE   CAPTURE   CAPTURE
             1/8                           REGISTER           REGISTER  REGISTER  REGISTER
                        ALTERNATE
        CC[1:0]          COUNTER                  1                  2        1         2
                         REGISTER
EXTCLK                                                                      16       16
   pin                                 16

                                           TIMER INTERNAL BUS
                                                 16 16

                  OVERFLOW      OUTPUT COMPARE                          EDGE DETECT                                 ICAP1
                    DETECT             CIRCUIT                             CIRCUIT1                                  pin
                    CIRCUIT
                                                   6                    EDGE DETECT                                 ICAP2
                                                                           CIRCUIT2                                  pin

        ICF1 OCF1 TOF ICF2 OCF2 0 0 0                                   LATCH1                                      OCMP1
                                       (Status Register) SR             LATCH2                                        pin

                                                                                                                    OCMP2
                                                                                                                      pin

        ICIE OCIE TOIE FOLV2 FOLV1OLVL2 IEDG1 OLVL1           OC1E OC2E OPM PWM CC1 CC0 IEDG2 EXEDG

                                    (Control Register 1) CR1                                     (Control Register 2) CR2

                (See note)                 Note: If IC, OC and TO interrupt requests have separate vectors
TIMER INTERRUPT                            then the last OR is not present (See device Interrupt Vector Table)

                                                                                                                          55/153
ST72334J/N, ST72314J/N, ST72124J

16-BIT TIMER (Cont'd)                                   Clearing the overflow interrupt request is done in
                                                        two steps:
16-bit Read Sequence: (from either the Counter
Register or the Alternate Counter Register).            1. Reading the SR register while the TOF bit is set.
                                                        2. An access (read or write) to the CLR register.
Beginning of the sequence
                                                        Note: The TOF bit is not cleared by accessing the
At t0   Read               LS Byte                      ACLR register. The advantage of accessing the
        MS Byte            is buffered                  ACLR register rather than the CLR register is that
                                                        it allows simultaneous use of the overflow function
           Other                                        and reading the free running counter at random
        instructions                                    times (for example, to measure elapsed time) with-
                                                        out the risk of clearing the TOF bit erroneously.
              Read         Returns the buffered
At t0 +t LS Byte           LS Byte value at t0          The timer is not affected by WAIT mode.

Sequence completed                                      In HALT mode, the counter stops counting until the
                                                        mode is exited. Counting then resumes from the
The user must read the MS Byte first, then the LS       previous count (MCU awakened by an interrupt) or
Byte value is buffered automatically.                   from the reset count (MCU awakened by a Reset).

This buffered value remains unchanged until the         14.3.3.2 External Clock
16-bit read sequence is completed, even if the
user reads the MS Byte several times.                   The external clock (where available) is selected if
                                                        CC0=1 and CC1=1 in the CR2 register.
After a complete reading sequence, if only the
CLR register or ACLR register are read, they re-        The status of the EXEDG bit in the CR2 register
turn the LS Byte of the count value at the time of      determines the type of level transition on the exter-
the read.                                               nal clock pin EXTCLK that will trigger the free run-
                                                        ning counter.
Whatever the timer mode used (input capture, out-
put compare, One Pulse mode or PWM mode) an             The counter is synchronised with the falling edge
overflow occurs when the counter rolls over from        of the internal CPU clock.
FFFFh to 0000h then:
                                                        A minimum of four falling edges of the CPU clock
The TOF bit of the SR register is set.                must occur between two consecutive active edges
                                                        of the external clock; thus the external clock fre-
A timer interrupt is generated if:                    quency must be less than a quarter of the CPU
                                                        clock frequency.
    TOIE bit of the CR1 register is set and

    I bit of the CC register is cleared.

If one of these conditions is false, the interrupt re-
mains pending to be issued as soon as they are
both true.

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                                                  ST72334J/N, ST72314J/N, ST72124J

16-BIT TIMER (Cont'd)
Figure 32. Counter Timing Diagram, internal clock divided by 2

                           CPU CLOCK        FFFD FFFE FFFF 0000 0001 0002 0003
                   INTERNAL RESET

                        TIMER CLOCK
              COUNTER REGISTER
TIMER OVERFLOW FLAG (TOF)

Figure 33. Counter Timing Diagram, internal clock divided by 4

CPU CLOCK

     INTERNAL RESET                         FFFD                0000  0001
          TIMER CLOCK

COUNTER REGISTER FFFC

TIMER OVERFLOW FLAG (TOF)

Figure 34. Counter Timing Diagram, internal clock divided by 8

CPU CLOCK

     INTERNAL RESET                   FFFC        FFFD                0000
          TIMER CLOCK

COUNTER REGISTER

   TIMER OVERFLOW FLAG (TOF)

Note: The MCU is in reset state when the internal reset signal is high. When it is low, the MCU is running.

                                                                                57/153
ST72334J/N, ST72314J/N, ST72124J

16-BIT TIMER (Cont'd)                                   When an input capture occurs:

14.3.3.3 Input Capture                                  The ICFi bit is set.

In this section, the index, i, may be 1 or 2 because    The ICiR register contains the value of the free
there are 2 input capture functions in the 16-bit         running counter on the active transition on the
timer.                                                    ICAPi pin (see Figure 36).

The two input capture 16-bit registers (IC1R and         A timer interrupt is generated if the ICIE bit is set
IC2R) are used to latch the value of the free run-        and the I bit is cleared in the CC register. Other-
ning counter after a transition is detected by the        wise, the interrupt remains pending until both
ICAPi pin (see figure 5).                                 conditions become true.

        MS Byte  LS Byte                                Clearing the Input Capture interrupt request (i.e.
                  ICiLR                                 clearing the ICFi bit) is done in two steps:
ICiR    ICiHR
                                                        1. Reading the SR register while the ICFi bit is set.
The ICiR register is a read-only register.
                                                        2. An access (read or write) to the ICiLR register.
The active transition is software programmable
through the IEDGi bit of Control Registers (CRi).       Notes:

Timing resolution is one count of the free running      1. After reading the ICiHR register, the transfer of
                                                           input capture data is inhibited and ICFi will
counter: (fCPU/CC[1:0]).                                   never be set until the ICiLR register is also
                                                           read.
Procedure:
                                                        2. The ICiR register contains the free running
To use the input capture function, select the fol-         counter value which corresponds to the most
lowing in the CR2 register:                                recent input capture.

Select the timer clock (CC[1:0]) (see Table 14        3. The 2 input capture functions can be used
  Clock Control Bits).                                     together even if the timer also uses the 2 output
                                                           compare functions.
Select the edge of the active transition on the
  ICAP2 pin with the IEDG2 bit (the ICAP2 pin           4. In One Pulse mode and PWM mode only the
  must be configured as a floating input or input          input capture 2 function can be used.
  with pull-up without interrupt if this configuration
  is available).                                        5. The alternate inputs (ICAP1 & ICAP2) are
                                                           always directly connected to the timer. So any
And select the following in the CR1 register:              transitions on these pins activate the input cap-
                                                           ture function.
Set the ICIE bit to generate an interrupt after an       Moreover if one of the ICAPi pin is configured
  input capture coming from either the ICAP1 pin           as an input and the second one as an output,
  or the ICAP2 pin                                         an interrupt can be generated if the user tog-
                                                           gles the output pin and if the ICIE bit is set.
Select the edge of the active transition on the          This can be avoided if the input capture func-
  ICAP1 pin with the IEDG1 bit (the ICAP1 pin              tion i is disabled by reading the ICiHR (see note
  must be configured as a floating input or input          1).
  with pull-up without interrupt if this configuration
  is available).                                        6. The TOF bit can be used with an interrupt in
                                                           order to measure events that exceed the timer
                                                           range (FFFFh).

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                                                  ST72334J/N, ST72314J/N, ST72124J

16-BIT TIMER (Cont'd)
Figure 35. Input Capture Block Diagram

ICAP1                                                   (Control Register 1) CR1

pin

       EDGE DETECT EDGE DETECT                    ICIE                          IEDG1

ICAP2  CIRCUIT2                   CIRCUIT1

pin                                                           (Status Register) SR

       IC2R Register              IC1R Register   ICF1  ICF2  0                 0      0

       16-BIT                                           (Control Register 2) CR2

          16-BIT FREE RUNNING                             CC1 CC0 IEDG2

                       COUNTER

Figure 36. Input Capture Timing Diagram

          TIMER CLOCK       FF01            FF02        FF03
COUNTER REGISTER                                                          FF03

                 ICAPi PIN
              ICAPi FLAG

       ICAPi REGISTER

         Note: Active edge is rising edge.

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ST72334J/N, ST72314J/N, ST72124J

16-BIT TIMER (Cont'd)                                  The OCMPi pin takes OLVLi bit value (OCMPi
                                                        pin latch is forced low during reset).
14.3.3.4 Output Compare
                                                       A timer interrupt is generated if the OCIE bit is
In this section, the index, i, may be 1 or 2 because    set in the CR1 register and the I bit is cleared in
there are 2 output compare functions in the 16-bit      the CC register (CC).
timer.
                                                      The OCiR register value required for a specific tim-
This function can be used to control an output        ing application can be calculated using the follow-
waveform or indicate when a period of time has        ing formula:
elapsed.
                                                               OCiR =  t * fCPU
When a match is found between the Output Com-
pare register and the free running counter, the out-                   PRESC
put compare function:
                                                      Where:
    Assigns pins with a programmable value if the
     OCiE bit is set                                  t       = Output compare period (in seconds)

    Sets a flag in the status register               fCPU = CPU clock frequency (in hertz)

    Generates an interrupt if enabled                PRESC = Timer prescaler factor (2, 4 or 8 de-
                                                                    pending on CC[1:0] bits, see Table 14
Two 16-bit registers Output Compare Register 1                      Clock Control Bits)
(OC1R) and Output Compare Register 2 (OC2R)
contain the value to be compared to the counter
register each timer clock cycle.

OCiR    MS Byte  LS Byte
        OCiHR    OCiLR

These registers are readable and writable and are     If the timer clock is an external clock, the formula
not affected by the timer hardware. A reset event     is:
changes the OCiR value to 8000h.
                                                               OCiR = t * fEXT
Timing resolution is one count of the free running
                                                      Where:
counter: (fCPU/CC[1:0]).
                                                      t       = Output compare period (in seconds)

Procedure:                                            fEXT = External timer clock frequency (in hertz)

To use the output compare function, select the fol-   Clearing the output compare interrupt request (i.e.
lowing in the CR2 register:                           clearing the OCFi bit) is done by:

Set the OCiE bit if an output is needed then the    1. Reading the SR register while the OCFi bit is
  OCMPi pin is dedicated to the output compare i         set.
  signal.
                                                      2. An access (read or write) to the OCiLR register.
Select the timer clock (CC[1:0]) (see Table 14
  Clock Control Bits).                                The following procedure is recommended to pre-
                                                      vent the OCFi bit from being set between the time
And select the following in the CR1 register:         it is read and the write to the OCiR register:

Select the OLVLi bit to applied to the OCMPi pins    Write to the OCiHR register (further compares
  after the match occurs.                               are inhibited).

Set the OCIE bit to generate an interrupt if it is   Read the SR register (first step of the clearance
  needed.                                               of the OCFi bit, which may be already set).

When a match is found between OCRi register            Write to the OCiLR register (enables the output
and CR register:                                        compare function and clears the OCFi bit).

OCFi bit is set.

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                                                     ST72334J/N, ST72314J/N, ST72124J

16-BIT TIMER (Cont'd)                                Forced Compare Output capability

Notes:                                               When the FOLVi bit is set by software, the OLVLi
                                                     bit is copied to the OCMPi pin. The OLVi bit has to
1. After a processor write cycle to the OCiHR reg-   be toggled in order to toggle the OCMPi pin when
   ister, the output compare function is inhibited   it is enabled (OCiE bit=1). The OCFi bit is then not
   until the OCiLR register is also written.         set by hardware, and thus no interrupt request is
                                                     generated.
2. If the OCiE bit is not set, the OCMPi pin is a
   general I/O port and the OLVLi bit will not       FOLVLi bits have no effect in either One-Pulse
   appear when a match is found but an interrupt     mode or PWM mode.
   could be generated if the OCIE bit is set.

3. When the timer clock is fCPU/2, OCFi and
   OCMPi are set while the counter value equals
   the OCiR register value (see Figure 38 on page
   62). This behaviour is the same in OPM or
   PWM mode.
   When the timer clock is fCPU/4, fCPU/8 or in
   external clock mode, OCFi and OCMPi are set
   while the counter value equals the OCiR regis-
   ter value plus 1 (see Figure 39 on page 62).

4. The output compare functions can be used both
   for generating external events on the OCMPi
   pins even if the input capture mode is also
   used.

5. The value in the 16-bit OCiR register and the
   OLVi bit should be changed after each suc-
   cessful comparison in order to control an output
   waveform or establish a new elapsed timeout.

Figure 37. Output Compare Block Diagram

16 BIT FREE RUNNING    OC1E OC2E                         CC1 CC0
            COUNTER            OCIE
                                                     (Control Register 2) CR2
   16-bit

                                                     (Control Register 1) CR1

OUTPUT COMPARE                       FOLV2 FOLV1 OLVL2          OLVL1          Latch  OCMP1
       CIRCUIT                                                                   1       Pin

16-bit  16-bit                                                                 Latch  OCMP2
                                                                                  2      Pin
OC1R Register

                       OCF1                          OCF2 0  0  0

        OC2R Register

                                                     (Status Register) SR

                                                                                      61/153
ST72334J/N, ST72314J/N, ST72124J

16-BIT TIMER (Cont'd)
Figure 38. Output Compare Timing Diagram, fTIMER =fCPU/2

        INTERNAL CPU CLOCK

        TIMER CLOCK

        COUNTER REGISTER 2ECF 2ED0 2ED1 2ED2 2ED3 2ED4

        OUTPUT COMPARE REGISTER i (OCRi)                  2ED3

        OUTPUT COMPARE FLAG i (OCFi)

        OCMPi PIN (OLVLi=1)

Figure 39. Output Compare Timing Diagram, fTIMER =fCPU/4

        INTERNAL CPU CLOCK
                    TIMER CLOCK

          COUNTER REGISTER 2ECF 2ED0 2ED1 2ED2 2ED3 2ED4

        OUTPUT COMPARE REGISTER i (OCRi)                  2ED3

        COMPARE REGISTER i LATCH

        OUTPUT COMPARE FLAG i (OCFi)

        OCMPi PIN (OLVLi=1)

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                                                         ST72334J/N, ST72314J/N, ST72124J

16-BIT TIMER (Cont'd)                                 Clearing the Input Capture interrupt request (i.e.
                                                      clearing the ICFi bit) is done in two steps:
14.3.3.5 One Pulse Mode
                                                      1. Reading the SR register while the ICFi bit is set.
One Pulse mode enables the generation of a
pulse when an external event occurs. This mode is     2. An access (read or write) to the ICiLR register.
selected via the OPM bit in the CR2 register.
                                                      The OC1R register value required for a specific
The One Pulse mode uses the Input Capture1            timing application can be calculated using the fol-
function and the Output Compare1 function.            lowing formula:

Procedure:                                                       OCiR Value = t * fCPU - 5

To use One Pulse mode:                                                                        PRESC

1. Load the OC1R register with the value corre-       Where:
   sponding to the length of the pulse (see the for-
   mula in the opposite column).                      t       = Pulse period (in seconds)

2. Select the following in the CR1 register:          fCPU = CPU clock frequency (in hertz)

    Using the OLVL1 bit, select the level to be ap-  PRESC = Timer prescaler factor (2, 4 or 8 depend-
     plied to the OCMP1 pin after the pulse.                        ing on the CC[1:0] bits, see Table 14
                                                                    Clock Control Bits)
    Using the OLVL2 bit, select the level to be ap-
     plied to the OCMP1 pin during the pulse.         If the timer clock is an external clock the formula is:

    Select the edge of the active transition on the          OCiR = t * fEXT -5
     ICAP1 pin with the IEDG1 bit (the ICAP1 pin
     must be configured as floating input).           Where:

3. Select the following in the CR2 register:          t       = Pulse period (in seconds)

    Set the OC1E bit, the OCMP1 pin is then ded-     fEXT = External timer clock frequency (in hertz)
     icated to the Output Compare 1 function.
                                                      When the value of the counter is equal to the value
    Set the OPM bit.                                 of the contents of the OC1R register, the OLVL1
                                                      bit is output on the OCMP1 pin (see Figure 40).
    Select the timer clock CC[1:0] (see Table 14
     Clock Control Bits).

              One Pulse mode cycle                    Notes:

    When      OCMP1 = OLVL2                           1. The OCF1 bit cannot be set by hardware in
event occurs   Counter is reset                          One Pulse mode but the OCF2 bit can generate
                                                         an Output Compare interrupt.
on ICAP1          to FFFCh
                ICF1 bit is set                       2. When the Pulse Width Modulation (PWM) and
    When                                                 One Pulse mode (OPM) bits are both set, the
   Counter    OCMP1 = OLVL1                              PWM mode is the only active one.
   = OC1R
                                                      3. If OLVL1=OLVL2 a continuous signal will be
Then, on a valid event on the ICAP1 pin, the coun-       seen on the OCMP1 pin.
ter is initialized to FFFCh and the OLVL2 bit is
loaded on the OCMP1 pin, the ICF1 bit is set and      4. The ICAP1 pin can not be used to perform input
the value FFFDh is loaded in the IC1R register.          capture. The ICAP2 pin can be used to perform
                                                         input capture (ICF2 can be set and IC2R can be
Because the ICF1 bit is set when an active edge          loaded) but the user must take care that the
occurs, an interrupt can be generated if the ICIE        counter is reset each time a valid edge occurs
bit is set.                                              on the ICAP1 pin and ICF1 can also generates
                                                         interrupt if ICIE is set.

                                                      5. When One Pulse mode is used OC1R is dedi-
                                                         cated to this mode. Nevertheless OC2R and
                                                         OCF2 can be used to indicate that a period of
                                                         time has elapsed but cannot generate an output
                                                         waveform because the OLVL2 level is dedi-
                                                         cated to One Pulse mode.

                                                                                           63/153
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16-BIT TIMER (Cont'd)
Figure 40. One Pulse Mode Timing Example

        COUNTER      FFFC FFFD FFFE          2ED0 2ED1 2ED2            FFFC FFFD
              ICAP1                                              2ED3

        OCMP1                OLVL2                          OLVL1      OLVL2

                                             compare1

Note: IEDG1=1, OC1R=2ED0h, OLVL1=0, OLVL2=1

Figure 41. Pulse Width Modulation Mode Timing Example

        COUNTER 34E2 FFFC FFFD FFFE          2ED0 2ED1 2ED2            34E2 FFFC

        OCMP1                OLVL2                         OLVL1                 OLVL2

                   compare2               compare1                     compare2

Note: OC1R=2ED0h, OC2R=34E2, OLVL1=0, OLVL2= 1

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16-BIT TIMER (Cont'd)                                   The OCiR register value required for a specific tim-
                                                        ing application can be calculated using the follow-
14.3.3.6 Pulse Width Modulation Mode                    ing formula:

Pulse Width Modulation (PWM) mode enables the                   OCiR Value = t * fCPU - 5
generation of a signal with a frequency and pulse
length determined by the value of the OC1R and                                            PRESC
OC2R registers.
                                                        Where:
The Pulse Width Modulation mode uses the com-
plete Output Compare 1 function plus the OC2R           t       = Signal or pulse period (in seconds)
register, and so these functions cannot be used
when the PWM mode is activated.                         fCPU = CPU clock frequency (in hertz)

Procedure                                               PRESC = Timer prescaler factor (2, 4 or 8 depend-
                                                                      ing on CC[1:0] bits, see Table 14 Clock
To use Pulse Width Modulation mode:                                   Control Bits)

1. Load the OC2R register with the value corre-         If the timer clock is an external clock the formula is:
   sponding to the period of the signal using the
   formula in the opposite column.                              OCiR = t * fEXT -5

2. Load the OC1R register with the value corre-         Where:
   sponding to the period of the pulse if OLVL1=0
   and OLVL2=1, using the formula in the oppo-          t       = Signal or pulse period (in seconds)
   site column.
                                                        fEXT = External timer clock frequency (in hertz)
3. Select the following in the CR1 register:
                                                        The Output Compare 2 event causes the counter
    Using the OLVL1 bit, select the level to be ap-    to be initialized to FFFCh (See Figure 41)
     plied to the OCMP1 pin after a successful
     comparison with OC1R register.                     Notes:

    Using the OLVL2 bit, select the level to be ap-    1. After a write instruction to the OCiHR register,
     plied to the OCMP1 pin after a successful             the output compare function is inhibited until the
     comparison with OC2R register.                        OCiLR register is also written.

4. Select the following in the CR2 register:            2. The OCF1 and OCF2 bits cannot be set by
                                                           hardware in PWM mode, therefore the Output
    Set OC1E bit: the OCMP1 pin is then dedicat-          Compare interrupt is inhibited.
     ed to the output compare 1 function.
                                                        3. The ICF1 bit is set by hardware when the coun-
    Set the PWM bit.                                      ter reaches the OC2R value and can produce a
                                                           timer interrupt if the ICIE bit is set and the I bit is
    Select the timer clock (CC[1:0]) (see Table 14        cleared.
     Clock Control Bits).
                                                        4. In PWM mode the ICAP1 pin can not be used
If OLVL1=1 and OLVL2=0, the length of the posi-            to perform input capture because it is discon-
tive pulse is the difference between the OC2R and          nected from the timer. The ICAP2 pin can be
OC1R registers.                                            used to perform input capture (ICF2 can be set
                                                           and IC2R can be loaded) but the user must
If OLVL1=OLVL2 a continuous signal will be seen            take care that the counter is reset after each
on the OCMP1 pin.                                          period and ICF1 can also generate an interrupt
                                                           if ICIE is set.
                          Pulse Width Modulation cycle
                                                        5. When the Pulse Width Modulation (PWM) and
When     OCMP1 = OLVL1                                     One Pulse mode (OPM) bits are both set, the
Counter                                                    PWM mode is the only active one.

= OC1R

When     OCMP1 = OLVL2
Counter
= OC2R    Counter is reset
              to FFFCh

           ICF1 bit is set

                                                                                                 65/153
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16-BIT TIMER (Cont'd)
14.3.4 Low Power Modes

  Mode                                                                 Description
WAIT
        No effect on 16-bit Timer.
HALT    Timer interrupts cause the device to exit from WAIT mode.

        16-bit Timer registers are frozen.

        In HALT mode, the counter stops counting until Halt mode is exited. Counting resumes from the previous
        count when the MCU is woken up by an interrupt with "exit from HALT mode" capability or from the counter
        reset value when the MCU is woken up by a RESET.

        If an input capture event occurs on the ICAPi pin, the input capture detection circuitry is armed. Consequent-
        ly, when the MCU is woken up by an interrupt with "exit from HALT mode" capability, the ICFi bit is set, and
        the counter value present when exiting from HALT mode is captured into the ICiR register.

14.3.5 Interrupts                                                Event           Enable   Exit       Exit
                                                                  Flag           Control  from       from
                                           Interrupt Event                                Wait       Halt
                                                                 ICF1               Bit   Yes         No
Input Capture 1 event/Counter reset in PWM mode                 ICF2              ICIE   Yes
Input Capture 2 event                                           OCF1                     Yes         No
Output Compare 1 event (not available in PWM mode)              OCF2             OCIE    Yes         No
Output Compare 2 event (not available in PWM mode)               TOF             TOIE    Yes         No
Timer Overflow event                                                                                 No

Note: The 16-bit Timer interrupt events are connected to the same interrupt vector (see Interrupts chap-
ter). These events generate an interrupt if the corresponding Enable Control Bit is set and the interrupt
mask in the CC register is reset (RIM instruction).

14.3.6 Summary of Timer modes

               MODES                                        AVAILABLE RESOURCES

Input Capture (1 and/or 2)   Input Capture 1                Input Capture 2 Output Compare 1 Output Compare 2
Output Compare (1 and/or 2)          Yes
One Pulse mode                       Yes                    Yes  Yes                            Yes
PWM Mode                              No
                                      No                    Yes  Yes                         Yes
                                                                                          Partially 2)
                                              Not Recommended1)  No
                                                                                              No
                                              Not Recommended3)  No

1) See note 4 in Section 14.3.3.5 "One Pulse Mode" on page 63
2) See note 5 in Section 14.3.3.5 "One Pulse Mode" on page 63
3) See note 4 in Section 14.3.3.6 "Pulse Width Modulation Mode" on page 65

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16-BIT TIMER (Cont'd)                                   Bit 4 = FOLV2 Forced Output Compare 2.
                                                        This bit is set and cleared by software.
14.3.7 Register Description                             0: No effect on the OCMP2 pin.
                                                        1: Forces the OLVL2 bit to be copied to the
Each Timer is associated with three control and
status registers, and with six pairs of data registers     OCMP2 pin, if the OC2E bit is set and even if
(16-bit values) relating to the two input captures,        there is no successful comparison.
the two output compares, the counter and the al-
ternate counter.

CONTROL REGISTER 1 (CR1)                                Bit 3 = FOLV1 Forced Output Compare 1.
                                                        This bit is set and cleared by software.
Read/Write                                              0: No effect on the OCMP1 pin.
                                                        1: Forces OLVL1 to be copied to the OCMP1 pin, if
Reset Value: 0000 0000 (00h)
                                                           the OC1E bit is set and even if there is no suc-
7                             0                            cessful comparison.

ICIE OCIE TOIE FOLV2 FOLV1 OLVL2 IEDG1 OLVL1            Bit 2 = OLVL2 Output Level 2.
                                                        This bit is copied to the OCMP2 pin whenever a
Bit 7 = ICIE Input Capture Interrupt Enable.            successful comparison occurs with the OC2R reg-
0: Interrupt is inhibited.                              ister and OCxE is set in the CR2 register. This val-
1: A timer interrupt is generated whenever the          ue is copied to the OCMP1 pin in One Pulse mode
                                                        and Pulse Width Modulation mode.
   ICF1 or ICF2 bit of the SR register is set.
                                                        Bit 1 = IEDG1 Input Edge 1.
Bit 6 = OCIE Output Compare Interrupt Enable.           This bit determines which type of level transition
0: Interrupt is inhibited.                              on the ICAP1 pin will trigger the capture.
1: A timer interrupt is generated whenever the          0: A falling edge triggers the capture.
                                                        1: A rising edge triggers the capture.
   OCF1 or OCF2 bit of the SR register is set.

Bit 5 = TOIE Timer Overflow Interrupt Enable.           Bit 0 = OLVL1 Output Level 1.
0: Interrupt is inhibited.                              The OLVL1 bit is copied to the OCMP1 pin when-
1: A timer interrupt is enabled whenever the TOF        ever a successful comparison occurs with the
                                                        OC1R register and the OC1E bit is set in the CR2
   bit of the SR register is set.                       register.

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16-BIT TIMER (Cont'd)                                Bit 4 = PWM Pulse Width Modulation.
CONTROL REGISTER 2 (CR2)                             0: PWM mode is not active.
Read/Write                                           1: PWM mode is active, the OCMP1 pin outputs a
Reset Value: 0000 0000 (00h)
                                                        programmable cyclic signal; the length of the
7                                 0                     pulse depends on the value of OC1R register;
                                                        the period depends on the value of OC2R regis-
OC1E OC2E OPM PWM CC1 CC0 IEDG2 EXEDG                   ter.

Bit 7 = OC1E Output Compare 1 Pin Enable.            Bits 3:2 = CC[1:0] Clock Control.
This bit is used only to output the signal from the  The timer clock mode depends on these bits:
timer on the OCMP1 pin (OLV1 in Output Com-
pare mode, both OLV1 and OLV2 in PWM and             Table 14. Clock Control Bits
one-pulse mode). Whatever the value of the OC1E
bit, the internal Output Compare 1 function of the         Timer Clock      CC1    CC0
timer remains active.                                                         0      0
0: OCMP1 pin alternate function disabled (I/O pin            fCPU / 4         0      1
                                                             fCPU / 2         1      0
   free for general-purpose I/O).                            fCPU / 8
1: OCMP1 pin alternate function enabled.                                      1      1
                                                     External Clock (where
Bit 6 = OC2E Output Compare 2 Pin Enable.                    available)
This bit is used only to output the signal from the
timer on the OCMP2 pin (OLV2 in Output Com-          Note: If the external clock pin is not available, pro-
pare mode). Whatever the value of the OC2E bit,      gramming the external clock configuration stops
the internal Output Compare 2 function of the timer  the counter.
remains active.
0: OCMP2 pin alternate function disabled (I/O pin    Bit 1 = IEDG2 Input Edge 2.
                                                     This bit determines which type of level transition
   free for general-purpose I/O).                    on the ICAP2 pin will trigger the capture.
1: OCMP2 pin alternate function enabled.             0: A falling edge triggers the capture.
                                                     1: A rising edge triggers the capture.
Bit 5 = OPM One Pulse mode.
0: One Pulse mode is not active.                     Bit 0 = EXEDG External Clock Edge.
1: One Pulse mode is active, the ICAP1 pin can be    This bit determines which type of level transition
                                                     on the external clock pin (EXTCLK) will trigger the
   used to trigger one pulse on the OCMP1 pin; the   counter register.
   active transition is given by the IEDG1 bit. The  0: A falling edge triggers the counter register.
   length of the generated pulse depends on the      1: A rising edge triggers the counter register.
   contents of the OC1R register.

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16-BIT TIMER (Cont'd)

STATUS REGISTER (SR)                                    INPUT CAPTURE 1 HIGH REGISTER (IC1HR)

Read Only                                               Read Only
                                                        Reset Value: Undefined
Reset Value: 0000 0000 (00h)
                                                        This is an 8-bit read only register that contains the
The three least significant bits are not used.          high part of the counter value (transferred by the
                                                        input capture 1 event).
7                                               0

ICF1 OCF1 TOF ICF2 OCF2 0 0 0                           7    0

Bit 7 = ICF1 Input Capture Flag 1.                      MSB  LSB
0: No input capture (reset value).
1: An input capture has occurred on the ICAP1 pin       INPUT CAPTURE 1 LOW REGISTER (IC1LR)

   or the counter has reached the OC2R value in         Read Only
   PWM mode. To clear this bit, first read the SR       Reset Value: Undefined
   register, then read or write the low byte of the
   IC1R (IC1LR) register.                               This is an 8-bit read only register that contains the
                                                        low part of the counter value (transferred by the in-
Bit 6 = OCF1 Output Compare Flag 1.                     put capture 1 event).
0: No match (reset value).
1: The content of the free running counter matches      7    0

   the content of the OC1R register. To clear this      MSB  LSB
   bit, first read the SR register, then read or write
   the low byte of the OC1R (OC1LR) register.

Bit 5 = TOF Timer Overflow Flag.                        OUTPUT COMPARE 1 HIGH REGISTER
0: No timer overflow (reset value).                     (OC1HR)
1: The free running counter has rolled over from
                                                        Read/Write
   FFFFh to 0000h. To clear this bit, first read the    Reset Value: 1000 0000 (80h)
   SR register, then read or write the low byte of
   the CR (CLR) register.                               This is an 8-bit register that contains the high part
                                                        of the value to be compared to the CHR register.
Note: Reading or writing the ACLR register does
not clear TOF.                                          7    0

Bit 4 = ICF2 Input Capture Flag 2.                      MSB  LSB
0: No input capture (reset value).
1: An input capture has occurred on the ICAP2           OUTPUT COMPARE 1 LOW REGISTER
                                                        (OC1LR)
   pin. To clear this bit, first read the SR register,
   then read or write the low byte of the IC2R          Read/Write
   (IC2LR) register.                                    Reset Value: 0000 0000 (00h)

Bit 3 = OCF2 Output Compare Flag 2.                     This is an 8-bit register that contains the low part of
0: No match (reset value).                              the value to be compared to the CLR register.
1: The content of the free running counter matches
                                                        7    0
   the content of the OC2R register. To clear this
   bit, first read the SR register, then read or write  MSB  LSB
   the low byte of the OC2R (OC2LR) register.

Bit 2-0 = Reserved, forced by hardware to 0.

                                                             69/153
ST72334J/N, ST72314J/N, ST72124J

16-BIT TIMER (Cont'd)                                    ALTERNATE COUNTER HIGH REGISTER
                                                         (ACHR)
OUTPUT COMPARE 2 HIGH REGISTER
(OC2HR)                                                  Read Only
                                                         Reset Value: 1111 1111 (FFh)
Read/Write
Reset Value: 1000 0000 (80h)                             This is an 8-bit register that contains the high part
                                                         of the counter value.
This is an 8-bit register that contains the high part
of the value to be compared to the CHR register.

7                                 0                      7    0

MSB                               LSB                    MSB  LSB

OUTPUT COMPARE 2 LOW REGISTER                            ALTERNATE COUNTER LOW REGISTER
(OC2LR)                                                  (ACLR)

Read/Write                                               Read Only
Reset Value: 0000 0000 (00h)                             Reset Value: 1111 1100 (FCh)

This is an 8-bit register that contains the low part of  This is an 8-bit register that contains the low part of
the value to be compared to the CLR register.            the counter value. A write to this register resets the
                                                         counter. An access to this register after an access
7                                 0                      to SR register does not clear the TOF bit in SR
                                                         register.

MSB                               LSB

                                                         7    0

COUNTER HIGH REGISTER (CHR)                              MSB  LSB

Read Only                                                INPUT CAPTURE 2 HIGH REGISTER (IC2HR)
Reset Value: 1111 1111 (FFh)
                                                         Read Only
This is an 8-bit register that contains the high part    Reset Value: Undefined
of the counter value.
                                                         This is an 8-bit read only register that contains the
7                                 0                      high part of the counter value (transferred by the
                                                         Input Capture 2 event).
MSB                               LSB

                                                         7    0

COUNTER LOW REGISTER (CLR)                               MSB  LSB

Read Only                                                INPUT CAPTURE 2 LOW REGISTER (IC2LR)
Reset Value: 1111 1100 (FCh)
                                                         Read Only
This is an 8-bit register that contains the low part of  Reset Value: Undefined
the counter value. A write to this register resets the
counter. An access to this register after accessing      This is an 8-bit read only register that contains the
the SR register clears the TOF bit.                      low part of the counter value (transferred by the In-
                                                         put Capture 2 event).
7                                 0

MSB                               LSB

                                                         7    0

                                                         MSB  LSB

70/153
                                                         ST72334J/N, ST72314J/N, ST72124J

16-BIT TIMER (Cont'd)
Table 15. 16-Bit Timer Register Map and Reset Values

Address  Register          7      6   5               4  3      2      1      0
(Hex.)    Label                OCIE
                          ICIE
Timer A: 32 CR1             0      0  TOIE  FOLV2        FOLV1  OLVL2  IEDG1  OLVL1
Timer B: 42 Reset Value         OC2E    0       0           0      0      0       0
                         OC1E
Timer A: 31 CR2             0      0  OPM    PWM          CC1    CC0   IEDG2  EXEDG
Timer B: 41 Reset Value         OCF1    0       0           0      0      0       0
                         ICF1                                              -
Timer A: 33 SR              0      0  TOF    ICF2        OCF2       -     0       -
Timer B: 43 Reset Value            -    0       0           0      0       -      0
                         MSB             -
Timer A: 34 ICHR1           -      -                  -  -      -          -    LSB
Timer B: 44 Reset Value                  -                                        -
                         MSB       -                  -  -      -          -
Timer A: 35 ICLR1           -            -                                      LSB
Timer B: 45 Reset Value            -                  -  -      -          -      -
                         MSB             -
Timer A: 36 OCHR1           -      -                  -  -      -          -    LSB
Timer B: 46 Reset Value                  -                                        -
                         MSB       -                  -  -      -          -
Timer A: 37 OCLR1           -            -                                      LSB
Timer B: 47 Reset Value            1                  -  -      -         1       -
                         MSB            1
Timer A: 3E OCHR2           -      1                  1  1      1         0     LSB
Timer B: 4E Reset Value                 1                                         -
                         MSB       1                  1  1      1         1
Timer A: 3F OCLR2           -           1                                       LSB
Timer B: 4F Reset Value            1                  1  1      1         0       -
                         MSB       -    1                                  -
Timer A: 38 CHR             1            -            1  1      1               LSB
Timer B: 48 Reset Value            -                                       -      1
                         MSB             -            -  -      -
Timer A: 39 CLR             1                                                   LSB
Timer B: 49 Reset Value                               -  -      -                 0
                         MSB
Timer A: 3A ACHR            1                                                   LSB
Timer B: 4A Reset Value                                                           1
                         MSB
Timer A: 3B ACLR            1                                                   LSB
Timer B: 4B Reset Value                                                           0
                         MSB
Timer A: 3C ICHR2           -                                                   LSB
Timer B: 4C Reset Value                                                           -
                         MSB
Timer A: 3D ICLR2           -                                                   LSB
Timer B: 4D Reset Value                                                           -

                                                                              71/153
ST72334J/N, ST72314J/N, ST72124J

14.4 SERIAL PERIPHERAL INTERFACE (SPI)                14.4.3 General description

14.4.1 Introduction                                   The SPI is connected to external devices through
The Serial Peripheral Interface (SPI) allows full-    4 alternate pins:
duplex, synchronous, serial communication with
external devices. An SPI system may consist of a          MISO: Master In Slave Out pin
master and one or more slaves or a system in
which devices may be either masters or slaves.            MOSI: Master Out Slave In pin
The SPI is normally used for communication be-
tween the microcontroller and external peripherals       SCK: Serial Clock pin
or another microcontroller.
Refer to the Pin Description chapter for the device-      SS: Slave select pin
specific pin-out.
                                                      A basic example of interconnections between a
14.4.2 Main Features                                  single master and a single slave is illustrated on
s Full duplex, three-wire synchronous transfers       Figure 42.
s Master or slave operation
s Four master mode frequencies                        The MOSI pins are connected together as are
s Maximum slave mode frequency = fCPU/4.              MISO pins. In this way data is transferred serially
s Four programmable master bit rates                  between master and slave (most significant bit
s Programmable clock polarity and phase               first).
s End of transfer interrupt flag
s Write collision flag protection                     When the master device transmits data to a slave
s Master mode fault protection capability.            device via MOSI pin, the slave device responds by
                                                      sending data to the master device via the MISO
                                                      pin. This implies full duplex transmission with both
                                                      data out and data in synchronized with the same
                                                      clock signal (which is provided by the master de-
                                                      vice via the SCK pin).

                                                      Thus, the byte transmitted is replaced by the byte
                                                      received and eliminates the need for separate
                                                      transmit-empty and receiver-full bits. A status flag
                                                      is used to indicate that the I/O operation is com-
                                                      plete.

                                                      Four possible data/clock timing relationships may
                                                      be chosen (see Figure 45) but master and slave
                                                      must be programmed with the same timing mode.

Figure 42. Serial Peripheral Interface Master/Slave

                 MASTER                                            SLAVE
        MSBit
                         LSBit                              MSBit         LSBit

        8-BIT SHIFT REGISTER      MISO                MISO  8-BIT SHIFT REGISTER
                                  MOSI                MOSI

               SPI                SCK                 SCK
            CLOCK
        GENERATOR                 SS +5V               SS

72/153
                                                      ST72334J/N, ST72314J/N, ST72124J

SERIAL PERIPHERAL INTERFACE (Cont'd)
Figure 43. Serial Peripheral Interface Block Diagram

                        Internal Bus                                           IT
        Read                                                                 request

MOSI                                 DR                                         SR
MISO       Read Buffer
                                                      SPIF WCOL - MODF -  -  -  -
SCK   8-Bit Shift Register
   SS      Write                                                         SPI
                                                                       STATE
                             MASTER                                  CONTROL
                             CONTROL
                                                                                                               CR

                                                      SPIE SPE SPR2 MSTR CPOL CPHA SPR1 SPR0

       SERIAL
       CLOCK
       GENERATOR

                                                                                73/153
ST72334J/N, ST72314J/N, ST72124J

SERIAL PERIPHERAL INTERFACE (Cont'd)                   In this configuration the MOSI pin is a data output
14.4.4 Functional Description                          and to the MISO pin is a data input.
Figure 42 shows the serial peripheral interface
(SPI) block diagram.                                   Transmit sequence
This interface contains 3 dedicated registers:         The transmit sequence begins when a byte is writ-
                                                       ten the DR register.
    A Control Register (CR)                           The data byte is parallel loaded into the 8-bit shift
    A Status Register (SR)                            register (from the internal bus) during a write cycle
    A Data Register (DR)                              and then shifted out serially to the MOSI pin most
Refer to the CR, SR and DR registers in Section        significant bit first.
14.4.7for the bit definitions.

14.4.4.1 Master Configuration                          When data transfer is complete:

In a master configuration, the serial clock is gener-      The SPIF bit is set by hardware
ated on the SCK pin.
                                                          An interrupt is generated if the SPIE bit is set
Procedure                                                   and the I bit in the CCR register is cleared.

    Select the SPR0 & SPR1 bits to define the se-     During the last clock cycle the SPIF bit is set, a
     rial clock baud rate (see CR register).           copy of the data byte received in the shift register
                                                       is moved to a buffer. When the DR register is read,
    Select the CPOL and CPHA bits to define one       the SPI peripheral returns this buffered value.
     of the four relationships between the data
     transfer and the serial clock (see Figure 45).    Clearing the SPIF bit is performed by the following
                                                       software sequence:
    The SS pin must be connected to a high level
     signal during the complete byte transmit se-      1. An access to the SR register while the SPIF bit
     quence.                                              is set

    The MSTR and SPE bits must be set (they re-       2. A read to the DR register.
     main set only if the SS pin is connected to a
     high level signal).                               Note: While the SPIF bit is set, all writes to the DR
                                                       register are inhibited until the SR register is read.

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                                                       ST72334J/N, ST72314J/N, ST72124J

SERIAL PERIPHERAL INTERFACE (Cont'd)                   When data transfer is complete:
14.4.4.2 Slave Configuration
                                                          The SPIF bit is set by hardware
In slave configuration, the serial clock is received
on the SCK pin from the master device.                     An interrupt is generated if SPIE bit is set and
                                                            I bit in CCR register is cleared.
The value of the SPR0 & SPR1 bits is not used for
the data transfer.                                     During the last clock cycle the SPIF bit is set, a
                                                       copy of the data byte received in the shift register
Procedure                                              is moved to a buffer. When the DR register is read,
                                                       the SPI peripheral returns this buffered value.
    For correct data transfer, the slave device
     must be in the same timing mode as the mas-       Clearing the SPIF bit is performed by the following
     ter device (CPOL and CPHA bits). See Figure       software sequence:
     45.
                                                       1. An access to the SR register while the SPIF bit
    The SS pin must be connected to a low level          is set.
     signal during the complete byte transmit se-
     quence.                                           2.A read to the DR register.

    Clear the MSTR bit and set the SPE bit to as-     Notes: While the SPIF bit is set, all writes to the
     sign the pins to alternate function.              DR register are inhibited until the SR register is
                                                       read.
In this configuration the MOSI pin is a data input
and the MISO pin is a data output.                     The SPIF bit can be cleared during a second
                                                       transmission; however, it must be cleared before
Transmit Sequence                                      the second SPIF bit in order to prevent an overrun
                                                       condition (see Section 14.4.4.6).
The data byte is parallel loaded into the 8-bit shift
register (from the internal bus) during a write cycle  Depending on the CPHA bit, the SS pin has to be
and then shifted out serially to the MISO pin most     set to write to the DR register between each data
significant bit first.                                 byte transfer to avoid a write collision (see Section
                                                       14.4.4.4).
The transmit sequence begins when the slave de-
vice receives the clock signal and the most signifi-
cant bit of the data on its MOSI pin.

                                                       75/153
ST72334J/N, ST72314J/N, ST72124J

SERIAL PERIPHERAL INTERFACE (Cont'd)                     The master device applies data to its MOSI pin-
                                                         clock edge before the capture clock edge.
14.4.4.3 Data Transfer Format
                                                         CPHA bit is set
During an SPI transfer, data is simultaneously
transmitted (shifted out serially) and received          The second edge on the SCK pin (falling edge if
(shifted in serially). The serial clock is used to syn-  the CPOL bit is reset, rising edge if the CPOL bit is
chronize the data transfer during a sequence of          set) is the MSBit capture strobe. Data is latched on
eight clock pulses.                                      the occurrence of the second clock transition.

The SS pin allows individual selection of a slave        No write collision should occur even if the SS pin
device; the other slave devices that are not select-     stays low during a transfer of several bytes (see
ed do not interfere with the SPI transfer.               Figure 44).

Clock Phase and Clock Polarity                           CPHA bit is reset

Four possible timing relationships may be chosen         The first edge on the SCK pin (falling edge if CPOL
by software, using the CPOL and CPHA bits.               bit is set, rising edge if CPOL bit is reset) is the
                                                         MSBit capture strobe. Data is latched on the oc-
The CPOL (clock polarity) bit controls the steady        currence of the first clock transition.
state value of the clock when no data is being
transferred. This bit affects both master and slave      The SS pin must be toggled high and low between
modes.                                                   each byte transmitted (see Figure 44).

The combination between the CPOL and CPHA                To protect the transmission from a write collision a
(clock phase) bits selects the data capture clock        low value on the SS pin of a slave device freezes
edge.                                                    the data in its DR register and does not allow it to
                                                         be altered. Therefore the SS pin must be high to
Figure 45, shows an SPI transfer with the four           write a new data byte in the DR without producing
combinations of the CPHA and CPOL bits. The di-          a write collision.
agram may be interpreted as a master or slave
timing diagram where the SCK pin, the MISO pin,
the MOSI pin are directly connected between the
master and the slave device.

The SS pin is the slave device select input and can
be driven by the master device.

Figure 44. CPHA / SS Timing Diagram

        MOSI/MISO   Byte 1                               Byte 2  Byte 3

         Master SS

          Slave SS

          (CPHA=0)

          Slave SS

          (CPHA=1)

                                                                         VR02131A

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                                               ST72334J/N, ST72314J/N, ST72124J

SERIAL PERIPHERAL INTERFACE (Cont'd)  CPHA =1
Figure 45. Data Clock Timing Diagram

   SCLK (with
   CPOL = 1)

SCLK (with
CPOL = 0)

MISO            MSBit Bit 6 Bit 5 Bit 4 Bit3 Bit 2 Bit 1 LSBit
(from master)

  MOSI           MSBit Bit 6 Bit 5 Bit 4 Bit3 Bit 2 Bit 1 LSBit
(from slave)

SS
(to slave)

CAPTURE STROBE

                                      CPHA =0

CPOL = 1

CPOL = 0

MISO            MSBit Bit 6 Bit 5 Bit 4 Bit3 Bit 2 Bit 1 LSBit
(from master)

  MOSI         MSBit Bit 6 Bit 5 Bit 4 Bit3 Bit 2 Bit 1 LSBit
(from slave)

SS
(to slave)

CAPTURE STROBE

Note: This figure should not be used as a replacement for parametric information.  VR02131B
Refer to the Electrical Characteristics chapter.

                                                                                   77/153
ST72334J/N, ST72314J/N, ST72124J

SERIAL PERIPHERAL INTERFACE (Cont'd)                       When the CPHA bit is reset:

14.4.4.4 Write Collision Error                             Data is latched on the occurrence of the first clock
                                                           transition. The slave device does not have any
A write collision occurs when the software tries to        way of knowing when that transition will occur;
write to the DR register while a data transfer is tak-     therefore, the slave device collision occurs when
ing place with an external device. When this hap-          software attempts to write the DR register after its
pens, the transfer continues uninterrupted; and            SS pin has been pulled low.
the software write will be unsuccessful.                   For this reason, the SS pin must be high, between
                                                           each data byte transfer, to allow the CPU to write
Write collisions can occur both in master and slave        in the DR register without generating a write colli-
mode.                                                      sion.

Note: a "read collision" will never occur since the        In Master mode
received data byte is placed in a buffer in which
access is always synchronous with the MCU oper-            Collision in the master device is defined as a write
ation.                                                     of the DR register while the internal serial clock
                                                           (SCK) is in the process of transfer.
In Slave mode                                              The SS pin signal must be always high on the
                                                           master device.
When the CPHA bit is set:
                                                           WCOL bit
The slave device will receive a clock (SCK) edge           The WCOL bit in the SR register is set if a write
prior to the latch of the first data transfer. This first  collision occurs.
clock edge will freeze the data in the slave device        No SPI interrupt is generated when the WCOL bit
DR register and output the MSBit on to the exter-          is set (the WCOL bit is a status flag only).
nal MISO pin of the slave device.
                                                           Clearing the WCOL bit is done through a software
The SS pin low state enables the slave device but          sequence (see Figure 46).
the output of the MSBit onto the MISO pin does
not take place until the first data transfer clock
edge.

Figure 46. Clearing the WCOL bit (Write Collision Flag) Software Sequence

Clearing sequence after SPIF = 1 (end of a data byte transfer)

1st Step Read SR                     OR                    Read SR   THEN
2nd Step Read DR                                           Write DR
                  THEN                                                SPIF =0
                                                                      WCOL=0 if no transfer has started
                   SPIF =0                                            WCOL=1 if a transfer has started
                   WCOL=0
                                                                      before the 2nd step

Clearing sequence before SPIF = 1 (during a data byte transfer)

        1st Step  Read SR

        2nd Step  Read DR                                  THEN      Note: Writing to the DR register
                                                                     instead of reading in it does not
                                                            WCOL=0   reset the WCOL bit

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                                                      ST72334J/N, ST72314J/N, ST72124J

SERIAL PERIPHERAL INTERFACE (Cont'd)                  may be restored to their original state during or af-
14.4.4.5 Master Mode Fault                            ter this clearing sequence.
Master mode fault occurs when the master device
has its SS pin pulled low, then the MODF bit is set.  Hardware does not allow the user to set the SPE
Master mode fault affects the SPI peripheral in the   and MSTR bits while the MODF bit is set except in
following ways:                                       the MODF bit clearing sequence.

    The MODF bit is set and an SPI interrupt is      In a slave device the MODF bit can not be set, but
     generated if the SPIE bit is set.                in a multi master configuration the device can be in
                                                      slave mode with this MODF bit set.
    The SPE bit is reset. This blocks all output
     from the device and disables the SPI periph-     The MODF bit indicates that there might have
     eral.                                            been a multi-master conflict for system control and
                                                      allows a proper exit from system operation to a re-
    The MSTR bit is reset, thus forcing the device   set or default system state using an interrupt rou-
     into slave mode.                                 tine.

Clearing the MODF bit is done through a software      14.4.4.6 Overrun Condition
sequence:
1. A read or write access to the SR register while    An overrun condition occurs when the master de-
                                                      vice has sent several data bytes and the slave de-
      the MODF bit is set.                            vice has not cleared the SPIF bit issuing from the
2. A write to the CR register.                        previous data byte transmitted.

Notes: To avoid any multiple slave conflicts in the   In this case, the receiver buffer contains the byte
case of a system comprising several MCUs, the         sent after the SPIF bit was last cleared. A read to
SS pin must be pulled high during the clearing se-    the DR register returns this byte. All other bytes
quence of the MODF bit. The SPE and MSTR bits         are lost.

                                                      This condition is not detected by the SPI peripher-
                                                      al.

                                                      79/153
ST72334J/N, ST72314J/N, ST72124J

SERIAL PERIPHERAL INTERFACE (Cont'd)

14.4.4.7 Single Master and Multimaster Configurations

There are two types of SPI systems:                     For more security, the slave device may respond
Single Master System                                  to the master with the received data byte. Then the
Multimaster System                                    master will receive the previous byte back from the
                                                        slave device if all MISO and MOSI pins are con-
Single Master System                                    nected and the slave has not written its DR regis-
A typical single master system may be configured,       ter.
using an MCU as the master and four MCUs as
slaves (see Figure 47).                                 Other transmission security methods can use
The master device selects the individual slave de-      ports for handshake lines or data bytes with com-
vices by using four pins of a parallel port to control  mand fields.
the four SS pins of the slave devices.
The SS pins are pulled high during reset since the      Multi-master System
master device ports will be forced to be inputs at
that time, thus disabling the slave devices.            A multi-master system may also be configured by
                                                        the user. Transfer of master control could be im-
Note: To prevent a bus conflict on the MISO line        plemented using a handshake method through the
the master allows only one active slave device          I/O ports or by an exchange of code messages
during a transmission.                                  through the serial peripheral interface system.

                                                        The multi-master system is principally handled by
                                                        the MSTR bit in the CR register and the MODF bit
                                                        in the SR register.

Figure 47. Single Master Configuration

                   SS                SS                             SS              SS
        SCK             SCK                             SCK             SCK

             Slave           Slave                          Slave           Slave
             MCU             MCU                            MCU             MCU

        MOSI MISO       MOSI MISO                       MOSI MISO       MOSI MISO

        MOSI MISOPorts

        SCK
           Master
           MCU

5V      SS

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                                                            ST72334J/N, ST72314J/N, ST72124J

SERIAL PERIPHERAL INTERFACE (Cont'd)
14.4.5 Low Power Modes

  Mode                                                                 Description
WAIT
        No effect on SPI.
HALT    SPI interrupt events cause the device to exit from WAIT mode.

        SPI registers are frozen.
        In HALT mode, the SPI is inactive. SPI operation resumes when the MCU is woken up by an interrupt with
        "exit from HALT mode" capability.

14.4.6 Interrupts                                           Event  Enable   Exit  Exit
                                                             Flag  Control  from  from
                                           Interrupt Event                  Wait  Halt
                                                             SPIF     Bit
SPI End of Transfer Event                                  MODF            Yes    No
Master Mode Fault Event                                            SPIE
                                                                            Yes    No
Note: The SPI interrupt events are connected to
the same interrupt vector (see Interrupts chapter).
They generate an interrupt if the corresponding
Enable Control Bit is set and the interrupt mask in
the CC register is reset (RIM instruction).

                                                                                  81/153
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SERIAL PERIPHERAL INTERFACE (Cont'd)

14.4.7 Register Description

CONTROL REGISTER (CR)

Read/Write                                              Bit 3 = CPOL Clock polarity.
                                                        This bit is set and cleared by software. This bit de-
Reset Value: 0000xxxx (0xh)                             termines the steady state of the serial Clock. The
                                                        CPOL bit affects both the master and slave
7                                     0                 modes.
                                                        0: The steady state is a low value at the SCK pin.
SPIE SPE SPR2 MSTR CPOL CPHA SPR1 SPR0                  1: The steady state is a high value at the SCK pin.

Bit 7 = SPIE Serial peripheral interrupt enable.        Bit 2 = CPHA Clock phase.
This bit is set and cleared by software.                This bit is set and cleared by software.
0: Interrupt is inhibited                               0: The first clock transition is the first data capture
1: An SPI interrupt is generated whenever SPIF=1
                                                           edge.
   or MODF=1 in the SR register                         1: The second clock transition is the first capture

Bit 6 = SPE Serial peripheral output enable.               edge.
This bit is set and cleared by software. It is also
cleared by hardware when, in master mode, SS=0          Bit 1:0 = SPR[1:0] Serial peripheral rate.
(see Section 14.4.4.5 "Master Mode Fault" on            These bits are set and cleared by software.Used
page 79).                                               with the SPR2 bit, they select one of six baud rates
0: I/O port connected to pins                           to be used as the serial clock when the device is a
1: SPI alternate functions connected to pins            master.

The SPE bit is cleared by reset, so the SPI periph-     These 2 bits have no effect in slave mode.
eral is not initially connected to the external pins.
                                                        Table 16. Serial Peripheral Baud Rate
Bit 5 = SPR2 Divider Enable.
                                                        Serial Clock  SPR2  SPR1               SPR0
this bit is set and cleared by software and it is                        1     0                  0
cleared by reset. It is used with the SPR[1:0] bits to      fCPU/4       0     0                  0
set the baud rate. Refer to Table 16.                       fCPU/8       0     0                  1
0: Divider by 2 enabled                                    fCPU/16       1     1                  0
1: Divider by 2 disabled                                   fCPU/32       0     1                  0
                                                           fCPU/64       0     1                  1
Bit 4 = MSTR Master.                                      fCPU/128
This bit is set and cleared by software. It is also
cleared by hardware when, in master mode, SS=0
(see Section 14.4.4.5 "Master Mode Fault" on
page 79).
0: Slave mode is selected
1: Master mode is selected, the function of the

   SCK pin changes from an input to an output and
   the functions of the MISO and MOSI pins are re-
   versed.

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                                                          ST72334J/N, ST72314J/N, ST72124J

SERIAL PERIPHERAL INTERFACE (Cont'd)                   DATA I/O REGISTER (DR)
STATUS REGISTER (SR)                                   Read/Write
Read Only                                              Reset Value: Undefined
Reset Value: 0000 0000 (00h)

7                                     0                7                       0

SPIF WCOL - MODF -  -  -              -                D7 D6 D5 D4 D3 D2 D1 D0

Bit 7 = SPIF Serial Peripheral data transfer flag.     The DR register is used to transmit and receive
This bit is set by hardware when a transfer has        data on the serial bus. In the master device only a
been completed. An interrupt is generated if           write to this register will initiate transmission/re-
SPIE=1 in the CR register. It is cleared by a soft-    ception of another byte.
ware sequence (an access to the SR register fol-
lowed by a read or write to the DR register).          Notes: During the last clock cycle the SPIF bit is
0: Data transfer is in progress or has been ap-        set, a copy of the received data byte in the shift
                                                       register is moved to a buffer. When the user reads
   proved by a clearing sequence.                      the serial peripheral data I/O register, the buffer is
1: Data transfer between the device and an exter-      actually being read.

   nal device has been completed.                      Warning:

Note: While the SPIF bit is set, all writes to the DR  A write to the DR register places data directly into
register are inhibited.                                the shift register for transmission.

Bit 6 = WCOL Write Collision status.                   A read to the the DR register returns the value lo-
                                                       cated in the buffer and not the contents of the shift
This bit is set by hardware when a write to the DR     register (See Figure 43 ).
register is done during a transmit sequence. It is
cleared by a software sequence (see Figure 46).
0: No write collision occurred
1: A write collision has been detected

Bit 5 = Unused.

Bit 4 = MODF Mode Fault flag.
This bit is set by hardware when the SS pin is
pulled low in master mode (see Section 14.4.4.5
"Master Mode Fault" on page 79). An SPI interrupt
can be generated if SPIE=1 in the CR register.
This bit is cleared by a software sequence (An ac-
cess to the SR register while MODF=1 followed by
a write to the CR register).
0: No master mode fault detected
1: A fault in master mode has been detected

Bits 3-0 = Unused.

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ST72334J/N, ST72314J/N, ST72124J

SERIAL PERIPHERAL INTERFACE (Cont'd)
Table 17. SPI Register Map and Reset Values

Address  Register       7   6                5     4     3     2     1     0
(Hex.)    Label
                      MSB                          x     x     x     x   LSB
0021h    SPIDR          x      x     x          MSTR  CPOL  CPHA  SPR1     x
0022h    Reset Value              SPR2
0023h                 SPIE   SPE                   0     x     x     x  SPR0
         SPICR          0      0     0          MODF                       x
         Reset Value                                     0     0     0
                      SPIF  WCOL     0             0                       0
         SPISR          0      0
         Reset Value

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                                                     ST72334J/N, ST72314J/N, ST72124J

14.5 SERIAL COMMUNICATIONS INTERFACE (SCI)

14.5.1 Introduction                                  14.5.3 General Description

The Serial Communications Interface (SCI) offers     The interface is externally connected to another
a flexible means of full-duplex data exchange with   device by two pins (see Figure 2.):
external equipment requiring an industry standard
NRZ asynchronous                                     TDO: Transmit Data Output. When the transmit-
                                                       ter is disabled, the output pin returns to its I/O
serial data format. The SCI offers a very wide         port configuration. When the transmitter is ena-
range of baud rates using two baud rate generator      bled and nothing is to be transmitted, the TDO
systems.                                               pin is at high level.

14.5.2 Main Features                                  RDI: Receive Data Input is the serial data input.
s Full duplex, asynchronous communications             Oversampling techniques are used for data re-
s NRZ standard format (Mark/Space)                     covery by discriminating between valid incoming
s Dual baud rate generator systems                     data and noise.
s Independently programmable transmit and
                                                     Through this pins, serial data is transmitted and re-
   receive baud rates up to 250K baud using          ceived as frames comprising:
   conventional baud rate generator and up to
   500K baud using the extended baud rate             An Idle Line prior to transmission or reception
   generator.
s Programmable data word length (8 or 9 bits)         A start bit
s Receive buffer full, Transmit buffer empty and
   End of Transmission flags                         A data word (8 or 9 bits) least significant bit first
s Two receiver wake-up modes:
                                                      A Stop bit indicating that the frame is complete.
    Address bit (MSB)
                                                     This interface uses two types of baud rate generator:
    Idle line
s Muting function for multiprocessor configurations   A conventional type for commonly-used baud
s LIN compatible (if MCU clock frequency               rates,

   tolerance 2%)                                     An extended type with a prescaler offering a very
s Separate enable bits for Transmitter and             wide range of baud rates even with non-standard
                                                       oscillator frequencies.
   Receiver
s Three error detection flags:                       14.5.4 LIN Protocol support

    Overrun error                                   For LIN applications where resynchronization is
                                                     not required (application clock tolerance less than
    Noise error                                     or equal to 2%) the LIN protocol can be efficiently
                                                     implemented with this standard SCI.
    Frame error
s Five interrupt sources with flags:

    Transmit data register empty

    Transmission complete

    Receive data register full

    Idle line received

    Overrun error detected

                                                     85/153
ST72334J/N, ST72314J/N, ST72124J

SERIAL COMMUNICATIONS INTERFACE (Cont'd)
Figure 48. SCI Block Diagram

                        Write                  Read  (DATA REGISTER) DR
              Transmit Data Register (TDR)
                                               Received Data Register (RDR)

TDO                Transmit Shift Register     Received Shift Register
RDI

                                                                CR1

                                            R8 T8 - M WAKE - -          -

              TRANSMIT          WAKE                 RECEIVER                                    RECEIVER
              CONTROL              UP                CONTROL                                      CLOCK

                                 UNIT

              CR2                                                                            SR

              TIE TCIE RIE ILIE TE RE RWU SBK  TDRE TC RDRF IDLE OR NF FE -

                       SCI
                 INTERRUPT
                  CONTROL

              TRANSMITTER
                   CLOCK

        fCPU  /16           /2  /PR                         TRANSMITTER RATE
                                                                 CONTROL

                                                                                           BRR

                                               SCP1SCP0 SCT2 SCT1 SCT0 SCR2 SCR1SCR0

                                                                                  RECEIVER RATE
                                                                                   CONTROL

                                               CONVENTIONAL BAUD RATE GENERATOR

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                                                            ST72334J/N, ST72314J/N, ST72124J

SERIAL COMMUNICATIONS INTERFACE (Cont'd)

14.5.5 Functional Description                        14.5.5.1 Serial Data Format

The block diagram of the Serial Control Interface,   Word length may be selected as being either 8 or 9
is shown in Figure 1.. It contains 6 dedicated reg-  bits by programming the M bit in the CR1 register
isters:                                              (see Figure 1.).

Two control registers (CR1 & CR2)                  The TDO pin is in low state during the start bit.

A status register (SR)                             The TDO pin is in high state during the stop bit.

A baud rate register (BRR)                         An Idle character is interpreted as an entire frame
An extended prescaler receiver register (ERPR)     of "1"s followed by the start bit of the next frame
An extended prescaler transmitter register (ETPR)  which contains data.
Refer to the register descriptions in Section 0.1.8
for the definitions of each bit.                     A Break character is interpreted on receiving "0"s
                                                     for some multiple of the frame period. At the end of
                                                     the last break frame the transmitter inserts an ex-
                                                     tra "1" bit to acknowledge the start bit.

                                                     Transmission and reception are driven by their
                                                     own baud rate generator.

Figure 49. Word length programming

9-bit Word length (M bit is set)

                          Data Frame                        Possible                 Next Data Frame
                                                              Parity
                                                                                  Next
                                                                Bit

Start                     Bit1 Bit2  Bit3  Bit4 Bit5  Bit6  Bit7 Bit8       Stop  Start
Bit Bit0                                                                   Bit   Bit

                          Idle Frame                                              Start
                                                                                   Bit

                          Break Frame                                             Extra Start
                                                                                   '1' Bit

8-bit Word length (M bit is reset)                          Possible              Next Data Frame

                          Data Frame                        Parity

                                                            Bit             Next

Start                     Bit1 Bit2 Bit3   Bit4 Bit5  Bit6  Bit7      Stop  Start
Bit Bit0                                                             Bit   Bit

                          Idle Frame                                        Start
                                                                             Bit

                          Break Frame                                       Extra  Start
                                                                             '1'    Bit

                                                                                               87/153
ST72334J/N, ST72314J/N, ST72124J

SERIAL COMMUNICATIONS INTERFACE (Cont'd)

14.5.5.2 Transmitter                                    When a frame transmission is complete (after the
                                                        stop bit or after the break frame) the TC bit is set
The transmitter can send data words of either 8 or      and an interrupt is generated if the TCIE is set and
9 bits depending on the M bit status. When the M        the I bit is cleared in the CCR register.
bit is set, word length is 9 bits and the 9th bit (the
MSB) has to be stored in the T8 bit in the CR1 reg-     Clearing the TC bit is performed by the following
ister.                                                  software sequence:
                                                        1. An access to the SR register
Character Transmission                                  2. A write to the DR register

During an SCI transmission, data shifts out least       Note: The TDRE and TC bits are cleared by the
significant bit first on the TDO pin. In this mode,     same software sequence.
the DR register consists of a buffer (TDR) between
the internal bus and the transmit shift register (see   Break Characters
Figure 1.).
                                                        Setting the SBK bit loads the shift register with a
Procedure                                               break character. The break frame length depends
                                                        on the M bit (see Figure 2.).
Select the M bit to define the word length.
                                                        As long as the SBK bit is set, the SCI send break
Select the desired baud rate using the BRR and        frames to the TDO pin. After clearing this bit by
  the ETPR registers.                                   software the SCI insert a logic 1 bit at the end of
                                                        the last break frame to guarantee the recognition
Set the TE bit to assign the TDO pin to the alter-    of the start bit of the next frame.
  nate function and to send a idle frame as first
  transmission.                                         Idle Characters

Access the SR register and write the data to          Setting the TE bit drives the SCI to send an idle
  send in the DR register (this sequence clears the     frame before the first data frame.
  TDRE bit). Repeat this sequence for each data to
  be transmitted.                                       Clearing and then setting the TE bit during a trans-
                                                        mission sends an idle frame after the current word.
Clearing the TDRE bit is always performed by the
following software sequence:                            Note: Resetting and setting the TE bit causes the
1. An access to the SR register                         data in the TDR register to be lost. Therefore the
2. A write to the DR register                           best time to toggle the TE bit is when the TDRE bit
                                                        is set i.e. before writing the next byte in the DR.
The TDRE bit is set by hardware and it indicates:

The TDR register is empty.

The data transfer is beginning.

The next data can be written in the DR register
  without overwriting the previous data.

This flag generates an interrupt if the TIE bit is set
and the I bit is cleared in the CCR register.

When a transmission is taking place, a write in-
struction to the DR register stores the data in the
TDR register and which is copied in the shift regis-
ter at the end of the current transmission.

When no transmission is taking place, a write in-
struction to the DR register places the data directly
in the shift register, the data transmission starts,
and the TDRE bit is immediately set.

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                                                            ST72334J/N, ST72314J/N, ST72124J

SERIAL COMMUNICATIONS INTERFACE (Cont'd)

14.5.5.3 Receiver                                           Overrun Error

The SCI can receive data words of either 8 or 9             An overrun error occurs when a character is re-
bits. When the M bit is set, word length is 9 bits          ceived when RDRF has not been reset. Data can
and the MSB is stored in the R8 bit in the CR1 reg-         not be transferred from the shift register to the
ister.                                                      TDR register as long as the RDRF bit is not
                                                            cleared.
Character reception
                                                            When a overrun error occurs:
During a SCI reception, data shifts in least signifi-
cant bit first through the RDI pin. In this mode, DR         The OR bit is set.
register consists in a buffer (RDR) between the in-
ternal bus and the received shift register (see Fig-         The RDR content will not be lost.
ure 1.).
                                                             The shift register will be overwritten.
Procedure
                                                             An interrupt is generated if the RIE bit is set and
Select the M bit to define the word length.                 the I bit is cleared in the CCR register.

Select the desired baud rate using the BRR and            The OR bit is reset by an access to the SR register
  the ERPR registers.                                       followed by a DR register read operation.

Set the RE bit, this enables the receiver which           Noise Error
  begins searching for a start bit.
                                                            Oversampling techniques are used for data recov-
When a character is received:                               ery by discriminating between valid incoming data
                                                            and noise.
The RDRF bit is set. It indicates that the content
  of the shift register is transferred to the RDR.          When noise is detected in a frame:

An interrupt is generated if the RIE bit is set and       The NF is set at the rising edge of the RDRF bit.
  the I bit is cleared in the CCR register.
                                                             Data is transferred from the Shift register to the
The error flags can be set if a frame error, noise          DR register.
  or an overrun error has been detected during re-
  ception.                                                   No interrupt is generated. However this bit rises
                                                              at the same time as the RDRF bit which itself
Clearing the RDRF bit is performed by the following           generates an interrupt.
software sequence done by:
                                                            The NF bit is reset by a SR register read operation
1. An access to the SR register                             followed by a DR register read operation.

2. A read to the DR register.                               Framing Error

The RDRF bit must be cleared before the end of the          A framing error is detected when:
reception of the next character to avoid an overrun
error.                                                       The stop bit is not recognized on reception at the
                                                              expected time, following either a de-synchroni-
Break Character                                               zation or excessive noise.

When a break character is received, the SCI han-             A break is received.
dles it as a framing error.
                                                            When the framing error is detected:
Idle Character
                                                             the FE bit is set by hardware
When a idle frame is detected, there is the same
procedure as a data received character plus an in-          Data is transferred from the Shift register to the
terrupt if the ILIE bit is set and the I bit is cleared in    DR register.
the CCR register.
                                                             No interrupt is generated. However this bit rises
                                                              at the same time as the RDRF bit which itself
                                                              generates an interrupt.

                                                            The FE bit is reset by a SR register read operation
                                                            followed by a DR register read operation.

                                                                           89/153
ST72334J/N, ST72314J/N, ST72124J

SERIAL COMMUNICATIONS INTERFACE (Cont'd)
Figure 50. SCI Baud Rate and Extended Prescaler Block Diagram

                    EXTENDED PRESCALER TRANSMITTER RATE CONTROL

                                                                   ETPR

                 EXTENDED TRANSMITTER PRESCALER REGISTER

                                                                   ERPR

                   EXTENDED RECEIVER PRESCALER REGISTER

                 EXTENDED PRESCALER RECEIVER RATE CONTROL
                                       EXTENDED PRESCALER

fCPU                  TRANSMITTER RATE                                   TRANSMITTER
        /16             CONTROL                                               CLOCK

             /2  /PR                                                     RECEIVER
                                                                           CLOCK
                                                           BRR

                      SCP1SCP0 SCT2 SCT1 SCT0 SCR2 SCR1SCR0

                                                        RECEIVER RATE
                                                            CONTROL

                      CONVENTIONAL BAUD RATE GENERATOR

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                                                      ST72334J/N, ST72314J/N, ST72124J

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14.5.5.4 Conventional Baud Rate Generation            than zero. The baud rates are calculated as fol-
                                                      lows:
The baud rate for the receiver and transmitter (Rx
and Tx) are set independently and calculated as                fCPU    Rx = fCPU
follows:                                              Tx =                    16*ERPR

         fCPU              fCPU                               16*ETPR
Tx =              Rx =
                                                      with:
      (32*PR)*TR        (32*PR)*RR
                                                      ETPR = 1,..,255 (see ETPR register)
with:
                                                      ERPR = 1,.. 255 (see ERPR register)
PR = 1, 3, 4 or 13 (see SCP0 & SCP1 bits)
                                                      14.5.5.6 Receiver Muting and Wake-up Feature
TR = 1, 2, 4, 8, 16, 32, 64,128
                                                      In multiprocessor configurations it is often desira-
(see SCT0, SCT1 & SCT2 bits)                          ble that only the intended message recipient
                                                      should actively receive the full message contents,
RR = 1, 2, 4, 8, 16, 32, 64,128                       thus reducing redundant SCI service overhead for
                                                      all non addressed receivers.
(see SCR0,SCR1 & SCR2 bits)
                                                      The non addressed devices may be placed in
All this bits are in the BRR register.                sleep mode by means of the muting function.

Example: If fCPU is 8 MHz (normal mode) and if        Setting the RWU bit by software puts the SCI in
PR=13 and TR=RR=1, the transmit and receive           sleep mode:
baud rates are 19200 baud.
                                                      All the reception status bits can not be set.
Caution: The baud rate register (SCIBRR) MUST
NOT be written to (changed or refreshed) while the    All the receive interrupt are inhibited.
transmitter or the receiver is enabled.
                                                      A muted receiver may be awakened by one of the
14.5.5.5 Extended Baud Rate Generation                following two ways:

The extended prescaler option gives a very fine       by Idle Line detection if the WAKE bit is reset,
tuning on the baud rate, using a 255 value prescal-
er, whereas the conventional Baud Rate Genera-         by Address Mark detection if the WAKE bit is set.
tor retains industry standard software compatibili-
ty.                                                   Receiver wakes-up by Idle Line detection when
                                                      the Receive line has recognised an Idle Frame.
The extended baud rate generator block diagram        Then the RWU bit is reset by hardware but the
is described in the Figure 3..                        IDLE bit is not set.

The output clock rate sent to the transmitter or to   Receiver wakes-up by Address Mark detection
the receiver will be the output from the 16 divider   when it received a "1" as the most significant bit of
divided by a factor ranging from 1 to 255 set in the  a word, thus indicating that the message is an ad-
ERPR or the ETPR register.                            dress. The reception of this particular word wakes
                                                      up the receiver, resets the RWU bit and sets the
Note: the extended prescaler is activated by set-     RDRF bit, which allows the receiver to receive this
ting the ETPR or ERPR register to a value other       word normally and to use it as an address word.

                                                                                       91/153
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14.5.6 Low Power Modes

Mode    Description
WAIT    No effect on SCI.
HALT    SCI interrupts cause the device to exit from Wait mode.
        SCI registers are frozen.

        In Halt mode, the SCI stops transmitting/receiving until Halt mode is exited.

14.5.7 Interrupts                                           Event  Enable              Exit  Exit
                                                             Flag  Control             from  from
                                           Interrupt Event                             Wait  Halt
                                                            TDRE      Bit               Yes
Transmit Data Register Empty                                 TC      TIE               Yes   No
Transmission Complete                                               TCIE               Yes   No
Received Data Ready to be Read                             RDRF                        Yes   No
Overrrun Error Detected                                      OR      RIE               Yes   No
Idle Line Detected                                          IDLE                             No
                                                                      ILIE

The SCI interrupt events are connected to the               These events generate an interrupt if the corre-
same interrupt vector (see Interrupts chapter).             sponding Enable Control Bit is set and the inter-
                                                            rupt mask in the CC register is reset (RIM instruc-
                                                            tion).

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14.5.8 Register Description                             Note: The IDLE bit will not be set again until the
STATUS REGISTER (SR)                                    RDRF bit has been set itself (i.e. a new idle line oc-
Read Only                                               curs). This bit is not set by an idle line when the re-
Reset Value: 1100 0000 (C0h)                            ceiver wakes up from wake-up mode.

7                             0                         Bit 3 = OR Overrun error.
                                                        This bit is set by hardware when the word currently
TDRE TC RDRF IDLE OR NF FE    -                         being received in the shift register is ready to be
                                                        transferred into the RDR register while RDRF=1.
Bit 7 = TDRE Transmit data register empty.              An interrupt is generated if RIE=1 in the CR2 reg-
This bit is set by hardware when the content of the     ister. It is cleared by a software sequence (an ac-
TDR register has been transferred into the shift        cess to the SR register followed by a read to the
register. An interrupt is generated if the TIE =1 in    DR register).
the CR2 register. It is cleared by a software se-       0: No Overrun error
quence (an access to the SR register followed by a      1: Overrun error is detected
write to the DR register).
0: Data is not transferred to the shift register        Note: When this bit is set RDR register content will
1: Data is transferred to the shift register            not be lost but the shift register will be overwritten.

Note: data will not be transferred to the shift regis-  Bit 2 = NF Noise flag.
ter as long as the TDRE bit is not reset.               This bit is set by hardware when noise is detected
                                                        on a received frame. It is cleared by a software se-
Bit 6 = TC Transmission complete.                       quence (an access to the SR register followed by a
This bit is set by hardware when transmission of a      read to the DR register).
frame containing Data, a Preamble or a Break is         0: No noise is detected
complete. An interrupt is generated if TCIE=1 in        1: Noise is detected
the CR2 register. It is cleared by a software se-
quence (an access to the SR register followed by a      Note: This bit does not generate interrupt as it ap-
write to the DR register).                              pears at the same time as the RDRF bit which it-
0: Transmission is not complete                         self generates an interrupt.
1: Transmission is complete
                                                        Bit 1 = FE Framing error.
Bit 5 = RDRF Received data ready flag.                  This bit is set by hardware when a de-synchroniza-
This bit is set by hardware when the content of the     tion, excessive noise or a break character is de-
RDR register has been transferred into the DR           tected. It is cleared by a software sequence (an
register. An interrupt is generated if RIE=1 in the     access to the SR register followed by a read to the
CR2 register. It is cleared by a software sequence      DR register).
(an access to the SR register followed by a read to     0: No Framing error is detected
the DR register).                                       1: Framing error or break character is detected
0: Data is not received
1: Received data is ready to be read                    Note: This bit does not generate interrupt as it ap-
                                                        pears at the same time as the RDRF bit which it-
Bit 4 = IDLE Idle line detect.                          self generates an interrupt. If the word currently
This bit is set by hardware when a Idle Line is de-     being transferred causes both frame error and
tected. An interrupt is generated if the ILIE=1 in      overrun error, it will be transferred and only the OR
the CR2 register. It is cleared by a software se-       bit will be set.
quence (an access to the SR register followed by a
read to the DR register).                               Bit 0 = Unused.
0: No Idle Line is detected
1: Idle Line is detected

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CONTROL REGISTER 1 (CR1)                                1: An SCI interrupt is generated whenever TC=1 in
Read/Write                                                 the SR register

Reset Value: Undefined                                  Bit 5 = RIE Receiver interrupt enable.
                                                        This bit is set and cleared by software.
7                                          0            0: interrupt is inhibited
                                                        1: An SCI interrupt is generated whenever OR=1
R8 T8   -  M WAKE -            -           -
                                                           or RDRF=1 in the SR register

Bit 7 = R8 Receive data bit 8.                          Bit 4 = ILIE Idle line interrupt enable.
This bit is used to store the 9th bit of the received   This bit is set and cleared by software.
word when M=1.                                          0: interrupt is inhibited
                                                        1: An SCI interrupt is generated whenever IDLE=1
Bit 6 = T8 Transmit data bit 8.
This bit is used to store the 9th bit of the transmit-     in the SR register.
ted word when M=1.
                                                        Bit 3 = TE Transmitter enable.
Bit 4 = M Word length.                                  This bit enables the transmitter and assigns the
This bit determines the word length. It is set or       TDO pin to the alternate function. It is set and
cleared by software.                                    cleared by software.
0: 1 Start bit, 8 Data bits, 1 Stop bit                 0: Transmitter is disabled, the TDO pin is back to
1: 1 Start bit, 9 Data bits, 1 Stop bit
                                                           the I/O port configuration.
Bit 3 = WAKE Wake-Up method.                            1: Transmitter is enabled
This bit determines the SCI Wake-Up method, it is
set or cleared by software.                             Note: during transmission, a "0" pulse on the TE
0: Idle Line                                            bit ("0" followed by "1") sends a preamble after the
1: Address Mark                                         current word.

CONTROL REGISTER 2 (CR2)                                Bit 2 = RE Receiver enable.
Read/Write                                              This bit enables the receiver. It is set and cleared
Reset Value: 0000 0000 (00 h)                           by software.
                                                        0: Receiver is disabled.
7                                          0            1: Receiver is enabled and begins searching for a

TIE TCIE RIE ILIE TE RE RWU SBK                            start bit.

Bit 7 = TIE Transmitter interrupt enable.               Bit 1 = RWU Receiver wake-up.
This bit is set and cleared by software.                This bit determines if the SCI is in mute mode or
0: interrupt is inhibited                               not. It is set and cleared by software and can be
1: An SCI interrupt is generated whenever               cleared by hardware when a wake-up sequence is
                                                        recognized.
   TDRE=1 in the SR register.                           0: Receiver in active mode
                                                        1: Receiver in mute mode
Bit 6 = TCIE Transmission complete interrupt ena-
ble                                                     Bit 0 = SBK Send break.
                                                        This bit set is used to send break characters. It is
This bit is set and cleared by software.                set and cleared by software.
0: interrupt is inhibited                               0: No break character is transmitted
                                                        1: Break characters are transmitted

                                                        Note: If the SBK bit is set to "1" and then to "0", the
                                                        transmitter will send a BREAK word at the end of
                                                        the current word.

94/153
                                                      ST72334J/N, ST72314J/N, ST72124J

SERIAL COMMUNICATIONS INTERFACE (Cont'd)

DATA REGISTER (DR)                                    Bit 5:3 = SCT[2:0] SCI Transmitter rate divisor

Read/Write                                            These 3 bits, in conjunction with the SCP1 & SCP0
                                                      bits define the total division applied to the bus
Reset Value: Undefined                                clock to yield the transmit rate clock in convention-
                                                      al Baud Rate Generator mode.
Contains the Received or Transmitted data char-
acter, depending on whether it is read from or writ-      TR dividing factor SCT2 SCT1 SCT0
ten to.

7                                 0                   1    0  0                              0

                                                      2    0  0                              1

DR7 DR6 DR5 DR4 DR3 DR2 DR1 DR0                       4    0  1                              0

                                                      8    0  1                              1

The Data register performs a double function (read    16   1  0                              0
and write) since it is composed of two registers,
one for transmission (TDR) and one for reception      32   1  0                              1
(RDR).
The TDR register provides the parallel interface      64   1  1                              0
between the internal bus and the output shift reg-
ister (see Figure 1.).                                128  1  1                              1
The RDR register provides the parallel interface
between the input shift register and the internal     Note: this TR factor is used only when the ETPR
bus (see Figure 1.).                                  fine tuning factor is equal to 00h; otherwise, TR is
                                                      replaced by the ETPR dividing factor.
BAUD RATE REGISTER (BRR)
                                                      Bit 2:0 = SCR[2:0] SCI Receiver rate divisor.
Read/Write
                                                      These 3 bits, in conjunction with the SCP1 & SCP0
Reset Value: 00xx xxxx (XXh)                          bits define the total division applied to the bus
                                                      clock to yield the receive rate clock in conventional
7                                 0                   Baud Rate Generator mode.

                                                          RR dividing factor SCR2 SCR1 SCR0

SCP1 SCP0 SCT2 SCT1 SCT0 SCR2 SCR1 SCR0               1    0  0                              0

                                                      2    0  0                              1

Bit 7:6= SCP[1:0] First SCI Prescaler                 4    0  1                              0
These 2 prescaling bits allow several standard
clock division ranges:                                8    0  1                              1

                                                      16   1  0                              0

   PR Prescaling factor  SCP1  SCP0                   32   1  0                              1
                 1          0     0
                 3          0     1                   64   1  1                              0
                 4          1     0
                                                      128  1  1                              1

   13                    1     1                      Note: this RR factor is used only when the ERPR

                                                      fine tuning factor is equal to 00h; otherwise, RR is

                                                      replaced by the ERPR dividing factor.

                                                                                             95/153
ST72334J/N, ST72314J/N, ST72124J

SERIAL COMMUNICATIONS INTERFACE (Cont'd)

EXTENDED RECEIVE PRESCALER DIVISION EXTENDED TRANSMIT PRESCALER DIVISION

REGISTER (ERPR)                                        REGISTER (ETPR)

Read/Write                                             Read/Write

Reset Value: 0000 0000 (00 h)                          Reset Value:0000 0000 (00h)

Allows setting of the Extended Prescaler rate divi- Allows setting of the External Prescaler rate divi-

sion factor for the receive circuit.                   sion factor for the transmit circuit.

7                                              0       7                                               0

ERPR ERPR ERPR ERPR ERPR ERPR ERPR ERPR                ETPR ETPR ETPR ETPR ETPR ETPR ETPR ETPR

7       6   5      4     3            2  1     0       7        6     5  4      3             2  1     0

Bit 7:1 = ERPR[7:0] 8-bit Extended Receive Pres-       Bit 7:1 = ETPR[7:0] 8-bit Extended Transmit Pres-
caler Register.                                        caler Register.

The extended Baud Rate Generator is activated          The extended Baud Rate Generator is activated
when a value different from 00h is stored in this      when a value different from 00h is stored in this
register. Therefore the clock frequency issued         register. Therefore the clock frequency issued
from the 16 divider (see Figure 3.) is divided by the  from the 16 divider (see Figure 3.) is divided by the
binary factor set in the ERPR register (in the range   binary factor set in the ETPR register (in the range
1 to 255).                                             1 to 255).

The extended baud rate generator is not used af-       The extended baud rate generator is not used af-
ter a reset.                                           ter a reset.

Table 18. SCI Register Map and Reset Values

Address Register           7               6      5    4           3        2                 1     0

(Hex.)      Label        TDRE             TC
                            1              1
0050h       SCISR                              RDRF      IDLE      OR       NF      FE
0051h       Reset Value  MSB               x      0         0
0052h                       x                                      0        0                 0      0
0053h       SCIDR                          0      x         x
0054h       Reset Value  SOG              T8   VPOL    2FHDET      x        x                 x    LSB
0055h                       0              x                                                         x
0057h       SCIBRR                       TCIE     x         x      HVSEL VCORDIS CLPINV
            Reset Value    R8              0               M                                     BLKINV
                            x                     0         x      x        x                 x      x
            SCICR1                         0    RIE       ILIE
            Reset Value   TIE                               0      WAKE                              0
                            0              0      0
            SCICR2                                          0      x        0                 0    SBK
            Reset Value  MSB                      0                                                  0
                            0                               0      TE       RE      RWU
            SCIPBRR                               0                                                LSB
            Reset Value  MSB                                       0        0                 0      0
                            0
            SCIPBRT                                                0        0                 0    LSB
            Reset Value                                                                              0
                                                                   0        0                 0

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                                                      ST72334J/N, ST72314J/N, ST72124J

14.6 8-BIT A/D CONVERTER (ADC)                        14.6.3 Functional Description

14.6.1 Introduction                                   14.6.3.1 Analog Power Supply

The on-chip Analog to Digital Converter (ADC) pe-     VDDA and VSSA are the high and low level refer-
ripheral is a 8-bit, successive approximation con-    ence voltage pins. In some devices (refer to device
verter with internal sample and hold circuitry. This  pin out description) they are internally connected
peripheral has up to 16 multiplexed analog input      to the VDD and VSS pins.
channels (refer to device pin out description) that   Conversion accuracy may therefore be impacted
allow the peripheral to convert the analog voltage    by voltage drops and noise in the event of heavily
levels from up to 16 different sources.               loaded or badly decoupled power supply lines.
The result of the conversion is stored in a 8-bit
Data Register. The A/D converter is controlled        See electrical characteristics section for more de-
through a Control/Status Register.                    tails.

14.6.2 Main Features
s 8-bit conversion
s Up to 16 channels with multiplexed input
s Linear successive approximation
s Data register (DR) which contains the results
s Conversion complete status flag
s On/off bit (to reduce consumption)

The block diagram is shown in Figure 51.

Figure 51. ADC Block Diagram

              fCPU                                    DIV 2         fADC

      COCO 0 ADON 0 CH3 CH2 CH1 CH0 ADCCSR

                           4

AIN0                                                  HOLD CONTROL

AIN1          RADC                                                  ANALOG TO DIGITAL
                                                                         CONVERTER
      ANALOG

      MUX

AINx                                                         CADC

              ADCDR D7 D6 D5 D4 D3 D2 D1 D0

                                                                                       97/153
ST72334J/N, ST72314J/N, ST72124J

8-BIT A/D CONVERTER (ADC) (Cont'd)                     The analog input ports must be configured as in-
                                                       put, no pull-up, no interrupt. Refer to the I/O
14.6.3.2 Digital A/D Conversion Result                 ports chapter. Using these pins as analog inputs
                                                       does not affect the ability of the port to be read as
The conversion is monotonic, meaning that the re-      a logic input.
sult never decreases if the analog input does not
and never increases if the analog input does not.      In the CSR register:

If the input voltage (VAIN) is greater than or equal       Select the CH[3:0] bits to assign the analog
to VDDA (high-level voltage reference) then the             channel to be converted.
conversion result in the DR register is FFh (full
scale) without overflow indication.                    ADC Conversion

If input voltage (VAIN) is lower than or equal to      In the CSR register:
VSSA (low-level voltage reference) then the con-
version result in the DR register is 00h.                  Set the ADON bit to enable the A/D converter
                                                            and to start the first conversion. From this time
The A/D converter is linear and the digital result of       on, the ADC performs a continuous conver-
the conversion is stored in the ADCDR register.             sion of the selected channel.
The accuracy of the conversion is described in the
parametric section.                                    When a conversion is complete

RAIN is the maximum recommended impedance                  The COCO bit is set by hardware.
for an analog input signal. If the impedance is too       No interrupt is generated.
high, this will result in a loss of accuracy due to       The result is in the DR register and remains
leakage and sampling not being completed in the
alloted time.                                               valid until the next conversion has ended.
                                                       A write to the CSR register (with ADON set) aborts
14.6.3.3 A/D Conversion Phases                         the current conversion, resets the COCO bit and
                                                       starts a new conversion.
The A/D conversion is based on two conversion
phases as shown in Figure 52:                          Figure 52. ADC Conversion Timings

s Sample capacitor loading [duration: tLOAD]           ADON     tCONV          ADCCSR WRITE
   During this phase, the VAIN input voltage to be                               OPERATION
   measured is loaded into the CADC sample             HOLD
   capacitor.                                          CONTROL

s A/D conversion [duration: tCONV]                     tLOAD           COCO BIT SET
   During this phase, the A/D conversion is
   computed (8 successive approximations cycles)       14.6.4 Low Power Modes
   and the CADC sample capacitor is disconnected
   from the analog input pin to get the optimum          Mode                       Description
   analog to digital conversion accuracy.              WAIT
                                                                No effect on A/D Converter
While the ADC is on, these two phases are contin-      HALT     A/D Converter disabled.
uously repeated.                                                After wakeup from Halt mode, the A/D Con-
                                                                verter requires a stabilisation time before ac-
At the end of each conversion, the sample capaci-               curate conversions can be performed.
tor is kept loaded with the previous measurement
load. The advantage of this behaviour is that it       Note: The A/D converter may be disabled by reset-
minimizes the current consumption on the analog        ting the ADON bit. This feature allows reduced
pin in case of single input channel measurement.       power consumption when no conversion is needed
                                                       and between single shot conversions.
14.6.3.4 Software Procedure
                                                       14.6.5 Interrupts
Refer to the control/status register (CSR) and data
register (DR) in Section 14.6.6 for the bit defini-    None
tions and to Figure 52 for the timings.

ADC Configuration

The total duration of the A/D conversion is 12 ADC
clock periods (1/fADC=2/fCPU).

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                                                          ST72334J/N, ST72314J/N, ST72124J

8-BIT A/D CONVERTER (ADC) (Cont'd)                     DATA REGISTER (DR)
14.6.6 Register Description                            Read Only
                                                       Reset Value: 0000 0000 (00h)
CONTROL/STATUS REGISTER (CSR)
Read /Write
Reset Value: 0000 0000 (00h)

7                                            0         7                             0

COCO 0 ADON 0 CH3 CH2 CH1 CH0                          D7 D6 D5 D4 D3 D2 D1 D0

Bit 7 = COCO Conversion Complete                       Bits 7:0 = D[7:0] Analog Converted Value
This bit is set by hardware. It is cleared by soft-    This register contains the converted analog value
ware reading the result in the DR register or writing  in the range 00h to FFh.
to the CSR register.
0: Conversion is not complete                          Note: Reading this register reset the COCO flag.
1: Conversion can be read from the DR register

Bit 6 = Reserved. must always be cleared.

Bit 5 = ADON A/D Converter On
This bit is set and cleared by software.
0: A/D converter is switched off
1: A/D converter is switched on

Bit 4 = Reserved. must always be cleared.

Bits 3:0 = CH[3:0] Channel Selection
These bits are set and cleared by software. They
select the analog input to convert.

   Channel Pin*  CH3 CH2 CH1 CH0

   AIN0          0  0                     0  0
   AIN1
   AIN2          0  0                     0  1
   AIN3
   AIN4          0  0                     1  0
   AIN5
   AIN6          0  0                     1  1
   AIN7
   AIN8          0  1                     0  0
   AIN9
   AIN10         0  1                     0  1
   AIN11
   AIN12         0  1                     1  0
   AIN13
   AIN14         0  1                     1  1
   AIN15
                 1  0                     0  0

                 1  0                     0  1

                 1  0                     1  0

                 1  0                     1  1

                 1  1                     0  0

                 1  1                     0  1

                 1  1                     1  0

                 1  1                     1  1

*Note: The number of pins AND the channel selec-
tion varies according to the device. Refer to the de-
vice pinout.

                                                                                     99/153
ST72334J/N, ST72314J/N, ST72124J

8-BIT A/D CONVERTER (ADC) (Cont'd)
Table 19. ADC Register Map and Reset Values

Address  Register     7     6     5          4     3    2    1    0
(Hex.)    Label
                                                  D3   D2   D1   D0
0070h    ADCDR        D7    D6    D5         D4    0    0    0    0
         Reset Value   0     0     0          0  CH3  CH2  CH1  CH0
                                                   0    0    0    0
0071h    ADCCSR       COCO        ADON
                                     0
         Reset Value  0     0                0

100/153
                                                             ST72334J/N, ST72314J/N, ST72124J

15 INSTRUCTION SET

15.1 ST7 ADDRESSING MODES                            so, most of the addressing modes may be subdi-
                                                     vided in two sub-modes called long and short:
The ST7 Core features 17 different addressing
modes which can be classified in 7 main groups:       Long addressing mode is more powerful be-
                                                       cause it can use the full 64 Kbyte address space,
Addressing Mode      Example                           however it uses more bytes and more CPU cy-
Inherent             nop                               cles.
Immediate            ld A,#$55
Direct               ld A,$55                         Short addressing mode is less powerful because
Indexed              ld A,($55,X)                      it can generally only access page zero (0000h -
Indirect             ld A,([$55],X)                    00FFh range), but the instruction size is more
Relative             jrne loop                         compact, and faster. All memory to memory in-
Bit operation        bset byte,#5                      structions use short addressing modes only
                                                       (CLR, CPL, NEG, BSET, BRES, BTJT, BTJF,
The ST7 Instruction set is designed to minimize        INC, DEC, RLC, RRC, SLL, SRL, SRA, SWAP)
the number of bytes required per instruction: To do
                                                     The ST7 Assembler optimizes the use of long and
Table 20. ST7 Addressing Mode Overview               short addressing modes.

           Mode                Syntax                Destination/   Pointer  Pointer         Length
                                                        Source     Address     Size          (Bytes)
           Direct                                                             (Hex.)
Inherent   Direct              nop               00..FF              (Hex.)           +0
Immediate  Direct              ld A,#$55         0000..FFFF                  byte     +1
Short      Direct              ld A,$10                            00..FF    word     +1
Long       Direct              ld A,$1000                          00..FF    byte     +2
           Indirect                                                00..FF    word     + 0 (with X register)
No Offset  Indirect  Indexed   ld A,(X)          00..FF            00..FF    byte     + 1 (with Y register)
           Indirect  Indexed                                       00..FF    byte     +1
Short      Indirect  Indexed   ld A,($10,X)      00..1FE           00..FF    byte     +2
Long       Direct                                                  00..FF             +2
Short      Indirect  Indexed   ld A,($1000,X) 0000..FFFF                              +2
Long       Direct    Indexed                                                          +2
Short      Indirect            ld A,[$10]        00..FF                               +2
Long       Direct    Relative                                                         +1
Relative   Indirect  Relative  ld A,[$10.w]      0000..FFFF                           +2
Relative                                                                              +1
Bit                            ld A,([$10],X) 00..1FE                                 +2
Bit                                                                                   +2
Bit                            ld A,([$10.w],X)  0000..FFFF                           +3
Bit                            jrne loop         PC-128/PC+1271)
                               jrne [$10]        PC-128/PC+1271)

                               bset $10,#7       00..FF

                               bset [$10],#7 00..FF

                               btjt $10,#7,skip 00..FF

                               btjt [$10],#7,skip 00..FF

Note 1. At the time the instruction is executed, the Program Counter (PC) points to the instruction follow-
ing JRxx.

                                                                                      101/153
ST72334J/N, ST72314J/N, ST72124J

ST7 ADDRESSING MODES (Cont'd)                         15.1.3 Direct

15.1.1 Inherent                                       In Direct instructions, the operands are referenced
                                                      by their memory address.
All Inherent instructions consist of a single byte.
The opcode fully specifies all the required informa-  The direct addressing mode consists of two sub-
tion for the CPU to process the operation.            modes:

Inherent Instruction               Function          Direct (short)
NOP                    No operation
TRAP                   S/W Interrupt                  The address is a byte, thus requires only one byte
                       Wait For Interrupt (Low Power  after the opcode, but only allows 00 - FF address-
WFI                    Mode)                          ing space.
                       Halt Oscillator (Lowest Power
HALT                   Mode)                          Direct (long)
                       Sub-routine Return
RET                    Interrupt Sub-routine Return   The address is a word, thus allowing 64 Kbyte ad-
IRET                   Set Interrupt Mask             dressing space, but requires 2 bytes after the op-
SIM                    Reset Interrupt Mask           code.
RIM                    Set Carry Flag
SCF                    Reset Carry Flag               15.1.4 Indexed (No Offset, Short, Long)
RCF                    Reset Stack Pointer
RSP                    Load                           In this mode, the operand is referenced by its
LD                     Clear                          memory address, which is defined by the unsigned
CLR                    Push/Pop to/from the stack     addition of an index register (X or Y) with an offset.
PUSH/POP               Increment/Decrement
INC/DEC                Test Negative or Zero          The indirect addressing mode consists of three
TNZ                    1 or 2 Complement              sub-modes:
CPL, NEG               Byte Multiplication
MUL                                                   Indexed (No Offset)
SLL, SRL, SRA, RLC,    Shift and Rotate Operations
RRC                                                   There is no offset, (no extra byte after the opcode),
SWAP                   Swap Nibbles                   and allows 00 - FF addressing space.

15.1.2 Immediate                                      Indexed (Short)

Immediate instructions have two bytes, the first      The offset is a byte, thus requires only one byte af-
byte contains the opcode, the second byte con-        ter the opcode and allows 00 - 1FE addressing
tains the operand value.                              space.

Immediate Instruction        Function                 Indexed (long)

LD                     Load                           The offset is a word, thus allowing 64 Kbyte ad-
                                                      dressing space and requires 2 bytes after the op-
CP                     Compare                        code.

BCP                    Bit Compare                    15.1.5 Indirect (Short, Long)

AND, OR, XOR           Logical Operations             The required data byte to do the operation is found
                                                      by its memory address, located in memory (point-
ADC, ADD, SUB, SBC Arithmetic Operations              er).

                                                      The pointer address follows the opcode. The indi-
                                                      rect addressing mode consists of two sub-modes:

                                                      Indirect (short)

                                                      The pointer address is a byte, the pointer size is a
                                                      byte, thus allowing 00 - FF addressing space, and
                                                      requires 1 byte after the opcode.

                                                      Indirect (long)

                                                      The pointer address is a byte, the pointer size is a
                                                      word, thus allowing 64 Kbyte addressing space,
                                                      and requires 1 byte after the opcode.

102/153
                                                             ST72334J/N, ST72314J/N, ST72124J

ST7 ADDRESSING MODES (Cont'd)                          SWAP      Swap Nibbles
                                                       CALL, JP  Call or Jump subroutine
15.1.6 Indirect Indexed (Short, Long)
                                                       15.1.7 Relative Mode (Direct, Indirect)
This is a combination of indirect and short indexed
addressing modes. The operand is referenced by         This addressing mode is used to modify the PC
its memory address, which is defined by the un-        register value by adding an 8-bit signed offset to it.
signed addition of an index register value (X or Y)
with a pointer value located in memory. The point-     Available Relative Direct/  Function
er address follows the opcode.                            Indirect Instructions

The indirect indexed addressing mode consists of       JRxx                        Conditional Jump
two sub-modes:
                                                       CALLR                       Call Relative
Indirect Indexed (Short)
                                                       The relative addressing mode consists of two sub-
The pointer address is a byte, the pointer size is a   modes:
byte, thus allowing 00 - 1FE addressing space,
and requires 1 byte after the opcode.                  Relative (Direct)

Indirect Indexed (Long)                                The offset follows the opcode.

The pointer address is a byte, the pointer size is a   Relative (Indirect)
word, thus allowing 64 Kbyte addressing space,
and requires 1 byte after the opcode.                  The offset is defined in memory, of which the ad-
                                                       dress follows the opcode.
Table 21. Instructions Supporting Direct,
Indexed, Indirect and Indirect Indexed
Addressing Modes

     Long and Short                  Function
       Instructions
                         Load
LD                       Compare
CP                       Logical Operations
AND, OR, XOR             Arithmetic Addition/subtrac-
                         tion operations
ADC, ADD, SUB, SBC       Bit Compare

BCP

Short Instructions Only         Function

CLR                      Clear

INC, DEC                 Increment/Decrement

TNZ                      Test Negative or Zero

CPL, NEG                 1 or 2 Complement

BSET, BRES               Bit Operations

BTJT, BTJF               Bit Test and Jump Opera-
                         tions

SLL, SRL, SRA, RLC,      Shift and Rotate Operations
RRC

                                                                                                     103/153
ST72334J/N, ST72314J/N, ST72124J

15.2 INSTRUCTION GROUPS

The ST7 family devices use an Instruction Set be subdivided into 13 main groups as illustrated in
consisting of 63 instructions. The instructions may the following table:

Load and Transfer                 LD    CLR          RSP     CPL NEG
Stack operation                   PUSH  POP
Increment/Decrement               INC   DEC          BCP     SBC   MUL   SWAP   SLA
Compare and Tests                 CP    TNZ          XOR     RLC   RRC   CALLR  NOP RET
Logical operations                AND   OR                   JP    CALL
Bit Operation                     BSET  BRES         SUB
Conditional Bit Test and Branch   BTJT  BTJF         SRA     IRET
Arithmetic operations             ADC   ADD          JRF     RCF
Shift and Rotates                 SLL   SRL
Unconditional Jump or Call        JRA   JRT          HALT
Conditional Branch                JRxx               SCF
Interruption management           TRAP  WFI
Condition Code Flag modification  SIM   RIM

Using a pre-byte                                     These prebytes enable instruction in Y as well as
                                                     indirect addressing modes to be implemented.
The instructions are described with one to four      They precede the opcode of the instruction in X or
bytes.                                               the instruction using direct addressing mode. The
                                                     prebytes are:
In order to extend the number of available op-
codes for an 8-bit CPU (256 opcodes), three differ-  PDY 90 Replace an X based instruction using
ent prebyte opcodes are defined. These prebytes                  immediate, direct, indexed, or inherent
modify the meaning of the instruction they pre-                  addressing mode by a Y one.
cede.
                                                     PIX 92  Replace an instruction using direct, di-
The whole instruction becomes:                               rect bit, or direct relative addressing
                                                             mode to an instruction using the corre-
  PC-2 End of previous instruction                           sponding indirect addressing mode.
                                                             It also changes an instruction using X
  PC-1 Prebyte                                               indexed addressing mode to an instruc-
                                                             tion using indirect X indexed addressing
  PC Opcode                                                  mode.

  PC+1 Additional word (0 to 2) according to the
           number of bytes required to compute the
           effective address

                                                     PIY 91 Replace an instruction using X indirect
                                                                 indexed addressing mode by a Y one.

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                                                                ST72334J/N, ST72314J/N, ST72124J

INSTRUCTION GROUPS (Cont'd)

Mnemo         Description           Function/Example       Dst     Src  H I NZC
                                   A=A+M+C              A       M
ADC    Add with Carry              A=A+M                A       M       H  NZC
                                   A=A.M                A       M
ADD    Addition                    tst (A . M)          A       M       H  NZC
                                   bres Byte, #3        M
AND    Logical And                 bset Byte, #3        M       M          NZ
                                   btjf Byte, #3, Jmp1  M
BCP    Bit compare A, Memory       btjt Byte, #3, Jmp1  M                  NZ

BRES Bit Reset                     tst(Reg - M)         reg, M
                                   A = FFH-A            reg
BSET Bit Set                       dec Y                reg, M
                                                        reg, M
BTJF Jump if bit is false (0)      Pop CC, A, X, PC                            C
                                   inc X                reg, M                 C
BTJT Jump if bit is true (1)       jp [TBL.w]

CALL Call subroutine               jrf *

CALLR Call subroutine relative     H=1?
                                   H=0?
CLR    Clear                       I=1?                                                  01
                                   I=0?                                                  NZC
CP     Arithmetic Compare          N=1?                                                  NZ1
                                   N=0?                                                  NZ
CPL    One Complement              Z=1?                                         0
                                   Z=0?                                 H I NZC
DEC    Decrement                   C=1?                                                  NZ
                                   C=0?
HALT Halt                          Unsigned <
                                   Jmp if unsigned >=
IRET Interrupt routine return      Unsigned >

INC    Increment

JP     Absolute Jump

JRA    Jump relative always

JRT    Jump relative

JRF    Never jump

JRIH   Jump if ext. interrupt = 1

JRIL   Jump if ext. interrupt = 0

JRH    Jump if H = 1

JRNH Jump if H = 0

JRM    Jump if I = 1

JRNM Jump if I = 0

JRMI Jump if N = 1 (minus)

JRPL Jump if N = 0 (plus)

JREQ Jump if Z = 1 (equal)

JRNE Jump if Z = 0 (not equal)

JRC    Jump if C = 1

JRNC Jump if C = 0

JRULT Jump if C = 1

JRUGE Jump if C = 0

JRUGT Jump if (C + Z = 0)

                                                                               105/153
ST72334J/N, ST72314J/N, ST72124J

INSTRUCTION GROUPS (Cont'd)

Mnemo    Description             Function/Example     Dst           Src   H I NZC
                                                                 M, reg
JRULE Jump if (C + Z = 1)        Unsigned <=                     X, Y, A
                                                                 M
LD       Load                    dst <= src        reg, M        M           NZ
MUL      Multiply                X,A = X * A       A, X, Y       M
NEG      Negate (2's compl)      neg $10           reg, M        reg, CC  0      0

                                                                 M           NZC

NOP      No Operation                                            M

OR       OR operation            A=A+M             A             M           NZ

POP      Pop from the Stack      pop reg           reg

                                 pop CC            CC                     H I NZC

PUSH Push onto the Stack         push Y            M

RCF      Reset carry flag        C=0                                             0
RET      Subroutine Return

RIM      Enable Interrupts       I=0               reg, M                    0
RLC      Rotate left true C      C <= Dst <= C                                       NZC
                                                                                     NZC
RRC      Rotate right true C     C => Dst => C     reg, M

RSP      Reset Stack Pointer     S = Max allowed
SBC      Subtract with Carry
SCF      Set carry flag          A=A-M-C           A                                 NZC
                                                                                                       1
                                 C=1
                                                                             1
SIM      Disable Interrupts      I=1                                                 NZC
                                 C <= Dst <= 0                                       NZC
SLA      Shift left Arithmetic                     reg, M                            0 ZC
                                                                                     NZC
SLL      Shift left Logic        C <= Dst <= 0     reg, M                            NZC
SRL      Shift right Logic       0 => Dst => C     reg, M                            NZ
                                                                                     NZ
SRA      Shift right Arithmetic  Dst7 => Dst => C  reg, M
SUB      Subtraction             A=A-M             A                         1
                                                                             0
SWAP SWAP nibbles                Dst[7..4] <=> Dst[3..0] reg, M
                                                                                     NZ
TNZ      Test for Neg & Zero     tnz lbl1
TRAP     S/W trap                S/W interrupt

WFI      Wait for Interrupt      A = A XOR M       A
XOR      Exclusive OR

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                                                     ST72334J/N, ST72314J/N, ST72124J

16 ELECTRICAL CHARACTERISTICS

16.1 PARAMETER CONDITIONS                            16.1.5 Pin input voltage
                                                     The input voltage measurement on a pin of the de-
Unless otherwise specified, all voltages are re-     vice is described in Figure 54.
ferred to VSS.                                       Figure 54. Pin input voltage
16.1.1 Minimum and Maximum values
                                                                                                          ST7 PIN
Unless otherwise specified the minimum and max-
imum values are guaranteed in the worst condi-                                    VIN
tions of ambient temperature, supply voltage and
frequencies by tests in production on 100% of the
devices with an ambient temperature at TA=25C
and TA=TAmax (given by the selected temperature
range).

Data based on characterization results, design
simulation and/or technology characteristics are
indicated in the table footnotes and are not tested
in production. Based on characterization, the min-
imum and maximum values refer to sample tests
and represent the mean value plus or minus three
times the standard deviation (mean3).

16.1.2 Typical values

Unless otherwise specified, typical data are based
on TA=25C, VDD=5V (for the 4.5VVDD5.5V
voltage range) and VDD=3.3V (for the 3VVDD4V
voltage range). They are given only as design
guidelines and are not tested.

16.1.3 Typical curves

Unless otherwise specified, all typical curves are
given only as design guidelines and are not tested.

16.1.4 Loading capacitor

The loading conditions used for pin parameter
measurement are shown in Figure 53.

Figure 53. Pin loading conditions

                                 ST7 PIN
CL

                                                     107/153
ST72334J/N, ST72314J/N, ST72124J

16.2 ABSOLUTE MAXIMUM RATINGS                       tions is not implied. Exposure to maximum rating
                                                    conditions for extended periods may affect device
Stresses above those listed as "absolute maxi-      reliability.
mum ratings" may cause permanent damage to
the device. This is a stress rating only and func-
tional operation of the device under these condi-

16.2.1 Voltage Characteristics

         Symbol                 Ratings                                           Maximum value      Unit
                                                                                           6.5         V
      VDD - VSS     Supply voltage                                                         6.5       mV
     VDDA - VSSA    Analog Reference Voltage
                    Input voltage on true open drain pin                            VSS-0.3 to 6.5
       VIN 1) & 2)  Input voltage on any other pin                               VSS-0.3 to VDD+0.3
                    Variations between different digital power pins
|VDDx| and |VSSx|                                                                           50
     VDDX- VDDA     Variations between digital and analog power pins
    |VSSA - VSSx|                                                                           50
      VESD(HBM)     Electro-static discharge voltage (Human Body Model)
       VESD(MM)     Electro-static discharge voltage (Machine Model)             see Section 16.7.2 "Absolute Electri-
                                                                                 cal Sensitivity" on page 124

16.2.2 Current Characteristics

   Symbol                                          Ratings                       Maximum value       Unit
      IVDD          Total current into VDD power lines (source) 3)                       150         mA
      IVSS          Total current out of VSS ground lines (sink) 3)                      150
       IIO          Output current sunk by any standard I/O and control pin               25
                    Output current sunk by any high sink I/O pin                          50
IINJ(PIN) 2) & 4)   Output current source by any I/Os and control pin                    - 25
                    Injected current on ISPSEL pin                                       5
IINJ(PIN) 2)       Injected current on RESET pin                                        5
                    Injected current on OSC1 and OSC2 pins                               5
                    Injected current on any other pin 5) & 6)                            5
                    Total injected current (sum of all I/O and control pins) 5)          20

Notes:

1. Directly connecting the RESET and I/O pins to VDD or VSS could damage the device if an unintentional internal reset
is generated or an unexpected change of the I/O configuration occurs (for example, due to a corrupted program counter).
To guarantee safe operation, this connection has to be done through a pull-up or pull-down resistor (typical: 4.7k for
RESET, 10k for I/Os). Unused I/O pins must be tied in the same way to VDD or VSS according to their reset configuration.
2. When the current limitation is not possible, the VIN absolute maximum rating must be respected, otherwise refer to
IINJ(PIN) specification. A positive injection is induced by VIN>VDD while a negative injection is induced by VIN 3. All power (VDD) and ground (VSS) lines must always be connected to the external supply.
4. Negative injection disturbs the analog performance of the device. In particular, it induces leakage currents throughout
the device including the analog inputs. To avoid undesirable effects on the analog functions, care must be taken:
- Analog input pins must have a negative injection less than 0.8 mA (assuming that the impedance of the analog voltage
is lower than the specified limits)
- Pure digital pins must have a negative injection less than 1.6mA. In addition, it is recommended to inject the current as
far as possible from the analog input pins.

5. When several inputs are submitted to a current injection, the maximum IINJ(PIN) is the absolute sum of the positive
and negative injected currents (instantaneous values). These results are based on characterisation with IINJ(PIN) maxi-
mum current injection on four I/O port pins of the device.

6. True open drain I/O port pins do not accept positive injection.

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                                   ST72334J/N, ST72314J/N, ST72124J

ABSOLUTE MAXIMUM RATINGS (Cont'd)
16.2.3 Thermal Characteristics

Symbol  Ratings                    Value        Unit
  TSTG
    TJ  Storage temperature range  -65 to +150  C

        Maximum junction temperature (see Section 18 "DEVICE CONFIGURATION AND ORDER-
        ING INFORMATION" on page 144 )

                                                109/153
ST72334J/N, ST72314J/N, ST72124J

16.3 OPERATING CONDITIONS
16.3.1 General Operating Conditions

Symbol                      Parameter                                  Conditions     Min   Max Unit
  VDD    Supply voltage
                                              see Figure 55 and Figure 56             3.2   5.5  V

fOSC     External clock frequency             VDD3.5V for ROM devices                 0 1)  16
                                              VDD4.5V for FLASH devices                                  MHz

                                              VDD3.2V                                 0 1)   8
                                                                                            70
                                              1 Suffix Version                        0     85

TA       Ambient temperature range            6 Suffix Version                        -40                 C
                                                                                            105
                                              7 Suffix Version                        -40   125

                                              3 Suffix Version                        -40

Figure 55. fOSC Maximum Operating Frequency Versus VDD Supply Voltage for ROM devices 2)

         fOSC [MHz]                           FUNCTIONALITY                                 FUNCTIONALITY
                                              NOT GUARANTEED                                GUARANTEED
                                              IN THIS AREA AT TA > 85C                     IN THIS AREA

                               16                                                                FUNCTIONALITY
    FUNCTIONALITY                                                                                NOT GUARANTEED
NOT GUARANTEED 12                                                                                IN THIS AREA
                                                                                                 WITH RESONATOR 1)
        IN THIS AREA
                                                                                             SUPPLY VOLTAGE [V]
                                 8                                                    5.5

         4

         1
         0

                                    2.5  3.2  3.5 3.85 4               4.5         5

Figure 56. fOSC Maximum Operating Frequency Versus VDD Supply Voltage for FLASH devices 2)

         fOSC [MHz]                                     FUNCTIONALITY                       FUNCTIONALITY
                                                   NOT GUARANTEED                           GUARANTEED
                                         IN THIS AREA AT TA > 85C                          IN THIS AREA 3)

                               16                                                           FUNCTIONALITY
    FUNCTIONALITY                                                                           NOT GUARANTEED
NOT GUARANTEED 12                                                                           IN THIS AREA
                                                                                            WITH RESONATOR 1)
        IN THIS AREA

                                 8

         4

         1                                                                                  SUPPLY VOLTAGE [V]

         0

                                    2.5  3.2  3.5 3.85 4               4.5         5  5.5

Notes:
1. Guaranteed by construction. A/D operation and resonator oscillator start-up are not guaranteed below 1MHz.
2. Operating conditions with TA=-40 to +125C.
3. FLASH programming tested in production at maximum TA with two different conditions: VDD=5.5V, fCPU=6MHz and
VDD=3.2V, fCPU=4MHz.

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                                                                                                                                                                                                                                   ST72334J/N, ST72314J/N, ST72124J

OPERATING CONDITIONS (Cont'd)
16.3.2 Operating Conditions with Low Voltage Detector (LVD)

Subject to general operating conditions for VDD, fOSC, and TA.

Symbol                      Parameter                                                                                                                                                     Conditions                                                Min     Typ 1)  Max   Unit

VIT+     Reset release threshold (VDD rise)                                                                                                                                             High Threshold                                              4.10 2)   4.30   4.50    V
                                                                                                                                                                                        Med. Threshold                                              3.75 2)   3.90   4.05
VIT-                                                                                                                                                                                    Low Threshold                                               3.25 2)   3.35   3.55   mV
Vhys                                                                                                                                                                                                                                                3.852)                 V/ms
VtPOR                                                                                                                                                                                   High Threshold                                              3.502)    4.05   4.30
tg(VDD)                                                                                                                                                                                                                                              3.00     3.65   3.95   ns
         Reset generation threshold (VDD fall)                                                                                                                                          Med. Threshold                                                        3.10   3.35
                                                                                                                                                                                        Low Threshold4)                                              200             300
                                                                                                                                                                                                                                                               250
         LVD voltage threshold hysteresis                                                                                                                                               VIT+-VIT-                                                     0.2             50
                                                                                                                                                                                        Not detected by the LVD
         VDD rise time rate 3)                                                                                                                                                                                                                                        40
         Filtered glitch delay on VDD 2)

Figure 57. High LVD Threshold Versus VDD and fOSC for FLASH devices 3)

                                                                                          FUNCTIONALITY AND RESET NOT GUARANTEED IN THIS AREA

                   fOSC [MHz]            00000  00000  00000  00000  00000  00000  00000  00000  00000  00000  00000  00000  00000  00000  00000  00000  FOR                            TEMPERATURES                               HIGHER  THAN  85C                FUNCTIONALITY
                                                                                                                                                                                                                                                                     NOT GUARANTEED
DEVICE UNDER        0 0 0 16                                                                                                                             00000 00000 00000 00000 00000  00000 00000 00000 00000 00000 00000 00000                                    IN THIS AREA
            RESET   0 0 0 12
                     000 000 0008                                                                                                                                                                                                                                    FUNCTIONAL AREA
   IN THIS AREA

                   0                                                                                                                                                       3.5 VIT-3.85 4                                                                           SUPPLY VOLTAGE [V]
                                                                                                                                                                                                                                                             5.5
                       2.5                                                                       3                                                                                                                                 4.5           5

Figure 58. Medium LVD Threshold Versus VDD and fOSC for FLASH devices 3)

                                                                                          FUNCTIONALITY AND RESET NOT GUARANTEED IN THIS AREA

                   fOSC [MHz]                                                                                                                            FOR TEMPERATURES HIGHER THAN 85C                                                                           FUNCTIONALITY
                                                                                                                                                                                                                                                                     NOT GUARANTEED
DEVICE UNDER       16  0000  0000  0000  0000   0000   0000   0000   0000   0000   0000   0000   0000   0000   0000   0000   0000   0000   0000   0000   0000  0000  0000  0000                                                                                      IN THIS AREA
            RESET  12
                                                                                                                                                                                                                                                                     FUNCTIONAL AREA
   IN THIS AREA     8

                   0                                                                             3                                                       VIT-3.5V                       4                                          4.5           5                  SUPPLY VOLTAGE [V]
                     2.5                                                                                                                                                                                                                                     5.5

Figure 59. Low LVD Threshold Versus VDD and fOSC for FLASH devices 2)4)

                   fOSC [MHz]                                                                                         FUNCTIONALITY NOT GUARANTEED IN THIS AREA                                                                                                          FUNCTIONALITY
                                                                                                                             FOR TEMPERATURES HIGHER THAN 85C                                                                                                           NOT GUARANTEED
                                                                                                                                                                                                                                                                         IN THIS AREA
                   16
                                                                                                                                                                                                                                                                        FUNCTIONAL AREA
DEVICE UNDER       12  000   000   000   000    000    000    000    000    000    000    000    000                                                                 SEE NOTE 4
            RESET   8                                                                                                                                                                                                                                               SUPPLY VOLTAGE [V]
                                                                                                                                                                                                                                                             5.5
   IN THIS AREA     0

                       2.5                                                  VIT-3V 3.2 3.5                                                                                              4                                          4.5           5

Notes:

1. LVD typical data are based on TA=25C. They are given only as design guidelines and are not tested.
2. Data based on characterization results, not tested in production.

3. The VDD rise time rate condition is needed to insure a correct device power-on and LVD reset. Not tested in production.
4.If the low LVD threshold is selected, when VDD falls below 3.2V, (VDD minimum operating voltage), the device is guar-
anteed to continue functioning until it goes into reset state. The specified VDD min. value is necessary in the device power
on phase, but during a power down phase or voltage drop the device will function below this min. level.

                                                                                                                                                                                                                                                                           111/153
ST72334J/N, ST72314J/N, ST72124J

FUNCTIONAL OPERATING CONDITIONS (Cont'd)
Figure 60. High LVD Threshold Versus VDD and fOSC for ROM devices 2)

DEVICE UNDER       fOSC1680[MH00000 00000z00000] 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000                         FUNCTIONALITY
            RESET                                                                                                                                                                                                                                      NOT GUARANTEED
                                                                                                                                                                                                                                                       IN THIS AREA
   IN THIS AREA
                                                                                                                                                                                                                                                      FUNCTIONAL AREA
                       2.5                                                    3    3.5 VIT-3.85 4                                                                                                                                  4.5  5
                                                                                                                                                                                                                                                  SUPPLY VOLTAGE [V]
                                                                                                                                                                                                                                           5.5

Figure 61. Medium LVD Threshold Versus VDD and fOSC for ROM devices 2)

DEVICE UNDER       fOSC168[MH00000 00000z00000] 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000 00000                                                                                FUNCTIONALITY
            RESET                                                                                                                                                                                                                                      NOT GUARANTEED
                                                                                                                                                                                                                                                       IN THIS AREA
   IN THIS AREA
                                                                                                                                                                                                                                                      FUNCTIONAL AREA
                   0
                                                                                                                                                                                                                                                  SUPPLY VOLTAGE [V]
                       2.5                                                    3    VIT-3.5V                                                                                                                                     4  4.5  5  5.5

Figure 62. Low LVD Threshold Versus VDD and fOSC for ROM devices 2)3)

                   fOSC [MHz]                                                                                                                                                                                                                   FUNCTIONALITY

                                                                                                                                                                                                                                                NOT GUARANTEED

DEVICE UNDER       16  000  000  000  000  000  000  000  000  000  000  000  000                                                                                                                                                                   IN THIS AREA
            RESET   8                                                                                                                                                                                                                               FUNCTIONAL AREA
                                                                                                                                                                                                                                                SUPPLY VOLTAGE [V]
   IN THIS AREA    0

                       2.5                                     VIT-3.00V 3.5                                                                                                                                                    4  4.5  5  5.5

Notes:

1. LVD typical data are based on TA=25C. They are given only as design guidelines and are not tested.
2. The minimum VDD rise time rate is needed to insure a correct device power-on and LVD reset. Not tested in production.
3. If the low LVD threshold is selected, when VDD falls below 3.2V, (VDD minimum operating voltage), the device is guar-
anteed to continue functioning until it goes into reset state. The specified VDD min. value is necessary in the device power
on phase, but during a power down phase or voltage drop the device will function below this min. level.

112/153
                                                           ST72334J/N, ST72314J/N, ST72124J

16.4 SUPPLY CURRENT CHARACTERISTICS

The following current consumption specified for            vice consumption, the two current values must be
the ST7 functional operating modes over tempera-           added (except for HALT mode for which the clock
ture range does not take into account the clock            is stopped).
source current consumption. To get the total de-

Symbol                            Parameter                                  Conditions                                                Max Unit
IDD(Ta)      Supply current variation vs. temperature      Constant VDD and fCPU
                                                                                                                                          10       %

16.4.1 RUN and SLOW Modes

Symbol             Parameter                                      Conditions                                                   Typ 1)  Max 2)      Unit
                                                                                                                                                   mA
        Supply current in RUN mode 3)         4.5VVDD5.5V  fOSC=2MHz, fCPU=1MHz                                                  1.2     1.8
        (see Figure 63)                                    fOSC=4MHz, fCPU=2MHz                                                  2.1     3.5
                                                           fOSC=8MHz, fCPU=4MHz                                                  3.9     7.0
         Supply current in SLOW mode 4)       3.2VVDD3.6V  fOSC=16MHz, fCPU=8MHz                                                 7.4    14.0
         (see Figure 64)                                   fOSC=2MHz, fCPU=62.5kHz
                                                           fOSC=4MHz, fCPU=125kHz                                                0.4     0.9
IDD                                                        fOSC=8MHz, fCPU=250kHz                                                0.5     1.1
         Supply current in RUN mode 3)                     fOSC=16MHz, fCPU=500kHz                                               0.7     1.4
         (see Figure 63)                                   fOSC=2MHz, fCPU=1MHz                                                  1.0     2.0
                                                           fOSC=4MHz, fCPU=2MHz
        Supply current in SLOW mode 4)                     fOSC=8MHz, fCPU=4MHz                                                  0.3      1
        (see Figure 64)                                    fOSC=16MHz, fCPU=8MHz                                                 0.8     1.5
                                                           fOSC=2MHz, fCPU=62.5kHz                                               1.6      3
                                                           fOSC=4MHz, fCPU=125kHz                                                3.5      7
                                                           fOSC=8MHz, fCPU=250kHz
                                                           fOSC=16MHz, fCPU=500kHz                                               0.1     0.3
                                                                                                                                 0.2     0.5
                                                                                                                                 0.3     0.6
                                                                                                                                 0.5     1.0

Figure 63. Typical IDD in RUN vs. fCPU                     Figure 64. Typical IDD in SLOW vs. fCPU

IDD [mA]                                                   IDD [mA]                                                    500kHz   125kHz
8                                                          1.2                                                         250kHz   62.5kHz
7
6            8MHz     2MHz                                    1
             4MHz     1MHz
                                                           0.8

5

4                                                          0.6

3                                                          0.4

2

                                                                                                         0.2
1

0                                                          0

        3.2  3.5   4        4.5  5       5.5                                                                  3.2 3.5  4       4.5     5      5.5

                   VDD [V]                                                                                             VDD [V]

Notes:

1. Typical data are based on TA=25C, VDD=5V (4.5VVDD5.5V range) and VDD=3.4V (3.2VVDD3.6V range).
2. Data based on characterization results, tested in production at VDD max. and fCPU max.
3. CPU running with memory access, all I/O pins in input mode with a static value at VDD or VSS (no load), all peripherals
in reset state; clock input (OSC1) driven by external square wave, CSS and LVD disabled.

4. SLOW mode selected with fCPU based on fOSC divided by 32. All I/O pins in input mode with a static value at VDD or
VSS (no load), all peripherals in reset state; clock input (OSC1) driven by external square wave, CSS and LVD disabled.

                                                                                                                                               113/153
ST72334J/N, ST72314J/N, ST72124J

SUPPLY CURRENT CHARACTERISTICS (Cont'd)
16.4.2 WAIT and SLOW WAIT Modes

Symbol            Parameter                                          Conditions           Typ 1)    Max 2)   Unit
                                                                                                             mA
         Supply current in WAIT mode 3)          4.5VVDD5.5V  fOSC=2MHz, fCPU=1MHz         0.35       0.6
         (see Figure 65)                                      fOSC=4MHz, fCPU=2MHz          0.7       1.2     A
                                                              fOSC=8MHz, fCPU=4MHz          1.3       2.1
         Supply current in SLOW WAIT mode 4)     3.2VVDD3.6V  fOSC=16MHz, fCPU=8MHz         2.5       4.0
         (see Figure 66)                                      fOSC=2MHz, fCPU=62.5kHz
                                                              fOSC=4MHz, fCPU=125kHz       0.05       0.1
IDD                                                           fOSC=8MHz, fCPU=250kHz        0.1       0.2
         Supply current in WAIT mode 3)                       fOSC=16MHz, fCPU=500kHz       0.2       0.4
         (see Figure 65)                                      fOSC=2MHz, fCPU=1MHz          0.5       1.0
                                                              fOSC=4MHz, fCPU=2MHz
         Supply current in SLOW WAIT mode 4)                  fOSC=8MHz, fCPU=4MHz          45       100
         (see Figure 66)                                      fOSC=16MHz, fCPU=8MHz        150       300
                                                              fOSC=2MHz, fCPU=62.5kHz      300       600
                                                              fOSC=4MHz, fCPU=125kHz       500       1000
                                                              fOSC=8MHz, fCPU=250kHz
                                                              fOSC=16MHz, fCPU=500kHz        6        20
                                                                                            40       100
                                                                                            80       160
                                                                                           120       250

Figure 65. Typical IDD in WAIT vs. fCPU                       Figure 66. Typical IDD in SLOW-WAIT vs. fCPU

IDD [mA]          8MHz       2MHz                             IDD [mA]                 500kHz       125kHz
  3               4MHz       1MHz                             0.35                     250kHz       62.5kHz

2.5                                                            0.3

                                                              0.25

2

                                                              0.2

1.5

                                                              0.15

1

                                                              0.1

0.5                                                           0.05

0                                                             0
                                                                    3.2 3.5
         3.2 3.5  4     4.5              5  5.5                                        4       4.5  5        5.5

                  VDD [V]                                                              VDD [V]

Notes:

1. Typical data are based on TA=25C, VDD=5V (4.5VVDD5.5V range) and VDD=3.4V (3.2VVDD3.6V range).
2. Data based on characterization results, tested in production at VDD max. and fCPU max.
3. All I/O pins in input mode with a static value at VDD or VSS (no load), all peripherals in reset state; clock input (OSC1)
driven by external square wave, CSS and LVD disabled.

4. SLOW-WAIT mode selected with fCPU based on fOSC divided by 32. All I/O pins in input mode with a static value at
VDD or VSS (no load), all peripherals in reset state; clock input (OSC1) driven by external square wave, CSS and LVD
disabled.

114/153
                                                                     ST72334J/N, ST72314J/N, ST72124J

SUPPLY CURRENT CHARACTERISTICS (Cont'd)
16.4.3 HALT and ACTIVE-HALT Modes

Symbol    Parameter                                                 Conditions                Typ 1) Max  Unit
                                                                                                           A
                                                          VDD=5.5V   -40CTA+85C                 10
                                                                     -40CTA+125C                150
           Supply current in HALT mode 2)                                                     <2
IDD                                                                  -40CTA+85C                  6
                                                          VDD=3.6V   -40CTA+125C                100

          Supply current in ACTIVE-HALT mode 3)                                               50  150

16.4.4 Supply and Clock Managers                          source current consumption. To get the total de-
                                                          vice consumption, the two current values must be
The previous current consumption specified for            added (except for HALT mode).
the ST7 functional operating modes over tempera-
ture range does not take into account the clock

Symbol    Parameter                                                 Conditions                Typ 1) Max 4) Unit

          Supply current of internal RC oscillator                                            500 750
          Supply current of external RC oscillator 5)
                                                                                              525 750

                                                          LP: Low power oscillator            200 400

IDD(CK)   Supply current of resonator oscillator 5) & 6)  MP: Medium power oscillator         300 550     A
IDD(LVD)                                                  MS: Medium speed oscillator         450 750

                                                          HS: High speed oscillator           700 1000

          Clock security system supply current                                                150 350
          LVD supply current
                                                          HALT mode                           100 150

16.4.5 On-Chip Peripherals

Symbol                      Parameter                                Conditions                   Typ Unit
                                                                                                   50
IDD(TIM) 16-bit Timer supply current 7)                   fCPU=8MHz                 VDD=3.4V      150
                                                          fCPU=8MHz                 VDD=5.0V      250
IDD(SPI) SPI supply current 8)                            fADC=4MHz                 VDD=3.4V
                                                                                    VDD=5.0V                   A
IDD(ADC) ADC supply current when converting 9)                                      VDD=3.4V      350
                                                                                    VDD=5.0V      800
                                                                                                  1100

Notes:

1. Typical data are based on TA=25C.
2. All I/O pins in input mode with a static value at VDD or VSS (no load), CSS and LVD disabled. Data based on charac-
terization results, tested in production at VDD max. and fCPU max.
3. Data based on design simulation and/or technology characteristics, not tested in production. All I/O pins in input mode
with a static value at VDD or VSS (no load); clock input (OSC1) driven by external square wave, LVD disabled.
4. Data based on characterization results, not tested in production.

5. Data based on characterization results done with the external components specified in Section 16.5.3 and Section
16.5.4, not tested in production.

6. As the oscillator is based on a current source, the consumption does not depend on the voltage.

7. Data based on a differential IDD measurement between reset configuration (timer counter running at fCPU/4) and timer
counter stopped (selecting external clock capability). Data valid for one timer.

8. Data based on a differential IDD measurement between reset configuration and a permanent SPI master communica-
tion (data sent equal to 55h).

9. Data based on a differential IDD measurement between reset configuration and continuous A/D conversions.

                                                                                                          115/153
ST72334J/N, ST72314J/N, ST72124J

16.5 CLOCK AND TIMING CHARACTERISTICS

Subject to general operating conditions for VDD, fOSC, and TA.
16.5.1 General Timings

Symbol             Parameter                          Conditions       Min        Typ 1)                    Max      Unit
                                                                         2           3                       12      tCPU
tc(INST)   Instruction cycle time                fCPU=8MHz                                                  1500      ns
tv(IT)                                          fCPU=8MHz             250         375                       22      tCPU
           Interrupt reaction time 2)                                   10                                  2.75      s
           tv(IT) = tc(INST) + 10                                      1.25

16.5.2 External Clock Source

Symbol                     Parameter                       Conditions  Min        Typ                         Max    Unit
           OSC1 input pin high level voltage     see Figure 67                                                        V
VOSC1H    OSC1 input pin low level voltage      VSSVINVDD             0.7xVDD                                VDD
VOSC1L    OSC1 high or low time 3)                                       VSS                               0.3xVDD
tw(OSC1H)
tw(OSC1L)  OSC1 rise or fall time 3)                                   15
tr(OSC1)  OSCx Input leakage current
tf(OSC1)                                                                                                                ns
                                                                                                            15
     IL
                                                                                                            1       A

Figure 67. Typical Application with an External Clock Source

           VOSC1H                             90%
           VOSC1L                                10%

                   tr(OSC1)            tf(OSC1)             tw(OSC1H)  tw(OSC1L)

           EXTERNAL                           OSC2          Not connected internally
           CLOCK SOURCE                       OSC1                                          fOSC

                                                                            IL
                                                                                                   ST72XXX

Notes:
1. Data based on typical application software.
2. Time measured between interrupt event and interrupt vector fetch. tc(INST) is the number of tCPU cycles needed to finish
the current instruction execution.
3. Data based on design simulation and/or technology characteristics, not tested in production.

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                                                                          ST72334J/N, ST72314J/N, ST72124J

CLOCK AND TIMING CHARACTERISTICS (Cont'd)

16.5.3 Crystal and Ceramic Resonator Oscillators

The ST7 internal clock can be supplied with four                      close as possible to the oscillator pins in order to
different Crystal/Ceramic resonator oscillators. All                  minimize output distortion and start-up stabiliza-
the information given in this paragraph are based                     tion time. Refer to the crystal/ceramic resonator
on characterization results with specified typical                    manufacturer for more details (frequency, pack-
external components. In the application, the reso-                    age, accuracy...).
nator and the load capacitors have to be placed as

Symbol                     Parameter                                  Conditions         Min        Max  Unit

                                                         LP: Low power oscillator        1          2
                                                         MP: Medium power oscillator
fOSC            Oscillator Frequency 3)                  MS: Medium speed oscillator     >2         4    MHz
                                                         HS: High speed oscillator       >4         8

                                                                                         >8         16

RF              Feedback resistor                                                        20         40   k

                Recommended load capacitance ver-        RS=200           LP oscillator 38          56
                sus equivalent serial resistance of the  RS=200
CL1             crystal or ceramic resonator (RS)        RS=200           MP oscillator 32          46   pF
CL2                                                      RS=100
                                                                          MS oscillator 18          26

                                                                          HS oscillator 15          21

                                                         VDD=5V           LP oscillator 40          100
                                                         VIN=VSS
i2              OSC2 driving current                                      MP oscillator 110         190  A

                                                                          MS oscillator 180         360

                                                                          HS oscillator 400         700

16.5.3.1 Typical Crystal Resonators

Option          Reference                Freq.                        Characteristic 1)             CL1 CL2 tSU(osc)
Byte                                                                                               [pF] [pF] [ms] 2)
         JAUCH  S-200-30-30/50            2MHz fOSC=[30ppm25C,30ppmTa], Typ. RS=200
Config.         SS3-400-30-30/30          4MHz fOSC=[30ppm25C,30ppmTa], Typ. RS=60               33 34 10~15
                SS3-800-30-30/30          8MHz fOSC=[30ppm25C,30ppmTa], Typ. RS=25               33 34 7~10
   LP           SS3-1600-30-30/30        16MHz fOSC=[30ppm25C,30ppmTa], Typ. RS=15               33 34 2.5~3
  MP                                                                                                33 34 1~1.5
  MS
   HS

Figure 68. Application with a Crystal Resonator

                                                                                  i2

                           CL1                                                                fOSC

                                                         OSC1

                                         RESONATOR                    RF

                CL2
                                                                OSC2

                                                                                              ST72XXX

Notes:
1. Resonator characteristics given by the crystal manufacturer.
2. tSU(OSC) is the typical oscillator start-up time measured between VDD=2.8V and the fetch of the first instruction (with a
quick VDD ramp-up from 0 to 5V (<50s).
3. The oscillator selection can be optimized in terms of supply current using an high quality resonator with small RS value.
Refer to crystal manufacturer for more details.

                                                                                                         117/153
ST72334J/N, ST72314J/N, ST72124J

CLOCK AND TIMING CHARACTERISTICS (Cont'd)

16.5.3.2 Typical Ceramic Resonators

         Symbol              Parameter                       Conditions  Typ      Unit
         tSU(osc)
                                                         LP      2MHz    4.2

                        Ceramic resonator start-up time  MP      4MHz    2.1      ms

                                                         MS      8MHz    1.1

                                                         HS      16MHz   0.7

Note:
tSU(OSC) is the typical oscillator start-up time measured between VDD=2.8V and the fetch of the first instruction (with a
quick VDD ramp-up from 0 to 5V (<50s).

Figure 69. Application with Ceramic Resonator

WHEN RESONATOR WITH                                          i2

INTEGRATED CAPACITORS

                        CL1                                              fOSC

                                        OSC1

                             RESONATOR

                             RF(EXT)                     RF

                   CL2                  OSC2

                                                                         ST72XXX

                             RD

Notes:

1. Resonator characteristics given by the ceramic resonator manufacturer.

2. tSU(OSC) is the typical oscillator start-up time measured between VDD=2.8V and the fetch of the first instruction (with a
quick VDD ramp-up from 0 to 5V (<50s).
3. The oscillator selection can be optimized in terms of supply current using an high quality resonator with small RS value.
Refer to Table 22 and Table 23 and to the ceramic resonator manufacturer's documentation for more details.

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                                                   ST72334J/N, ST72314J/N, ST72124J

CLOCK AND TIMING CHARACTERISTICS (Cont'd)

Table 22. Typical Ceramic Resonators

Option Byte   fOSC        Resonator Part Number1)                              CL1    CL2   RFEXT    RD
   Config.   (MHz)                                                            [pF]3  [pF]3    k     [k]

                                  CSB1000JA                                    100    100           3.3
                     1

                                  CSBF1000JA
LP

                                  CSTS0200MGA06
                     2

                                  CSTCC2.00MGA0H6

                                  CSTS0200MGA06                               (47)   (47)
                      2

                                  CSTCC2.00MGA0H6
MP

                                  CSTS0400MGA06
                      4

                                  CSTCC4.00MGA0H6

                                  CSTS0400MGA06                                             Open
                      4
                                                                                                    0
                                  CSTCC4.00MGA0H6
MS

                                  CSTS0800MGA06
                      8

                                  CSTCC8.00MGA0H6

                         CSTS0800MGA06
             8

                         CSTCC8.00MGA0H6

                          CST10.0MTWA                                         30     30
             10
                                                                              (15)   (15)
                          CSTCC10.0MGA

HS           12     CST12.0MTWA                                               30     30

                    CSTCS12.0MTA                                              (30)   (30)

                    CSA16.00MXZA040                                           15     15

             162)   CST16.00MXWA0C3                                           (15)   (15)

                    CSACV16.00MXA040Q                                         15     15     10

                    CSTCV16.00MXA0H3Q                                         (15)   (15)

Table 23. Resonator Frequency Correlation Factor

Option   Resonator1)      Corre-  Refer-           Option   Resonator1)                     Corre-  Refer-
Byte                      lation  ence IC          Byte                                     lation  ence IC
Config.  CSB1000JA        %       4069UBE          Config.                                  %
LP       CSTS0200MGA06    +0.03                    MS                                               74HCU04
         CSTCC2.00MGA0H6  -0.20   74HCU04                   CSTS0400MGA06                   -0.03
MP       CSTS0200MGA06    -0.16                    HS                                               4069UBE
         CSTCC2.00MGA0H6  -0.21                             CSTCC4.00MGA0H6 -0.05                   74HCU04
         CSTS0400MGA06    -0.19
         CSTCC4.00MGA0H6  0.02                              CSTS0800MGA06                   +0.03
                          -0.05
                                                            CSTCC4.00MGA0H6 +0.02

                                                            CSTS0800MGA06                   +0.02

                                                            CSTCC8.00MGA0H6 +0.01

                                                            CSTS10.0MTWA                    +0.38

                                                            CSTCC10.0MGA                    +0.61

                                                            CST12.0MTWA                     +0.38

                                                            CSTCS12.0MTA                    +0.42

                                                            CSA16.00MXZA040 +0.10

                                                            CSACV16.00MXA040Q +0.08

Notes:
1.