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CS5463

器件型号:CS5463
器件类别:模拟器件
文件大小:875.15KB,共0页
厂商名称:CIRRUS [Cirrus Logic]
厂商官网:http://www.cirrus.com
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器件描述

SPECIALTY ANALOG CIRCUIT,

专业模拟电路,

参数

CS5463功能数量 1
CS5463端子数量 24
CS5463最大工作温度 85 Cel
CS5463最小工作温度 -40 Cel
CS5463最大供电/工作电压 5.25 V
CS5463最小供电/工作电压 4.75 V
CS5463额定供电电压 5 V
CS5463加工封装描述 铅 FREE, MO-150, SSOP-24
CS5463无铅 Yes
CS5463欧盟RoHS规范 Yes
CS5463状态 CONSULT MFR
CS5463工艺 CMOS
CS5463包装形状 矩形的
CS5463包装尺寸 SMALL OUTLINE, SHRINK PITCH
CS5463表面贴装 Yes
CS5463端子形式 GULL WING
CS5463端子间距 0.6500 mm
CS5463端子涂层 MATTE 锡
CS5463端子位置
CS5463包装材料 塑料/环氧树脂
CS5463温度等级 INDUSTRIAL
CS5463模拟IC其它类型 ANALOG 电路

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CS5463器件文档内容

                                                                                                                   CS5463

Single Phase, Bi-directional Power/Energy IC

Features                                                            Description

z Energy Data Linearity: 0.1% of Reading                           The CS5463 is an integrated power measure-
   over 1000:1 Dynamic Range                                        ment device which combines two
                                                                    analog-to-digital converters, power calculation
z On-chip Functions:                                                engine, energy-to-frequency converter, and a
                                                                    serial interface on a single chip. It is designed to
  - Instantaneous Voltage, Current, and Power                       accurately measure instantaneous current and
  - IRMS and VRMS, Apparent, Reactive, and Active                   voltage, and calculate VRMS, IRMS, instanta-
                                                                    neous power, apparent power, active power, and
    (Real) Power                                                    reactive power for single-phase, 2- or 3-wire
  - Active Fundamental and Harmonic Power                           power metering applications.
  - Reactive Fundamental, Power Factor, and Line
                                                                    The CS5463 is optimized to interface to shunt re-
    Frequency                                                       sistors or current transformers for current
  - Energy-to-pulse Conversion                                      measurement, and to resistive dividers or poten-
  - System Calibrations and Phase Compensation                      tial transformers for voltage measurement.
  - Temperature Sensor
                                                                    The CS5463 features a bi-directional serial inter-
z Meets accuracy spec for IEC, ANSI, JIS.                           face for communication with a processor and a
                                                                    programmable energy-to-pulse output function.
z Low Power Consumption                                             Additional features include on-chip functionality
                                                                    to facilitate system-level calibration, temperature
z Current Input Optimized for Sense Resistor.                       sensor, voltage sag detection, and phase
                                                                    compensation.
z GND-referenced Signals with Single Supply
                                                                    ORDERING INFORMATION:
z On-chip 2.5 V Reference (25 ppm/C typ)                               See Page 44.

z Power Supply Monitor

z Simple Three-wire Digital Serial Interface
z "Auto-boot" Mode from Serial E2PROM

z Power Supply Configurations:

    VA+ = +5 V; AGND = 0 V; VD+ = +3.3 V to +5 V

                                VA+                    RESET                         VD+

                       IIN+                4th Order   Digital       HPF                                     MODE
                                   PGA      Modulator  Filter       Option                                   CS
                                                                                                             SDI
                       IIN-                                                                                  SDO
                                                                                                             SCLK
                       VREFIN   x1                     Temperature                     Power       Serial    INT
                                                          Sensor                     Calculation  Interface
                                                                                                             E1
                                                                                       Engine                E2
                                                                                                             E3
                       VIN+     x10        2nd Order   Digital       HPF                          E-to-F
                                            Modulator  Filter       Option
                       VIN-

                       VREFOUT   Voltage   Power       System   /K    Clock          Calibration
                                Reference  Monitor      Clock       Generator

                                AGND       PFMON                    XIN XOUT CPUCLK  DGND

http://www.cirrus.com                      Copyright Cirrus Logic, Inc. 2005                                        AUG `05
                                                    (All Rights Reserved)                                          DS678PP1
   CS5463

TABLE OF CONTENTS

1. Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
2. Pin Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
3. Characteristics & Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
4. Theory of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

         4.1 Digital Filters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
         4.2 Voltage and Current Measurements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
         4.3 Power Measurements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
         4.4 Linearity Performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15

5. Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

         5.1 Analog Inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

                  5.1.1 Voltage Channel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
                  5.1.2 Current Channel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16

         5.2 IIR Filters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
         5.3 High-pass Filters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
         5.4 Performing Measurements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
         5.5 Energy Pulse Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

                  5.5.1 Active Energy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
                  5.5.2 Apparent Energy Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
                  5.5.3 Reactive Energy Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
                  5.5.4 Voltage Channel Sign Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
                  5.5.5 PFMON Output Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
                  5.5.6 Design Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19

         5.6 Sag and Fault Detect Feature . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
         5.7 On-chip Temperature Sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
         5.8 Voltage Reference . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
         5.9 System Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
         5.10 Power-down States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
         5.11 Oscillator Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
         5.12 Event Handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

                  5.12.1 Typical Interrupt Handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

         5.13 Serial Port Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

                  5.13.1 Serial Port Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

         5.14 Register Paging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
         5.15 Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

                   5.15.1 Start Conversions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

                   5.15.2 SYNC0 and SYNC1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

                   5.15.3 Power-up/Halt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

                   5.15.4 Power-down and Software Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23

                   5.15.5 Register Read/Write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

                   5.15.6 Calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25

6. Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

         6.1 Page 0 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
                   6.1.1 Configuration Register ( Config ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26

                   6.1.2 Current and Voltage DC Offset Register ( IDCoff , VDCoff ) . . . . . . . . . . . . 27
                   6.1.3 Current and Voltage Gain Register ( Ign , Vgn ) . . . . . . . . . . . . . . . . . . . . 27
                   6.1.4 Cycle Count Register ( Cycle Count ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

                   6.1.5 PulseRateE Register ( PulseRateE ). . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27

                   6.1.6 Instantaneous Current, Voltage, and Power Registers ( I , V , P ) . . . . . . 28

                   6.1.7 Active (Real) Power Register ( PActive ) . . . . . . . . . . . . . . . . . . . . . . . . . . 28

2  DS678PP1
                                                                                                                                                         CS5463

          6.1.8  REpMsSiloCnuRrreegnits&terV(olta)g. e. .R. e. g. i.s.te.r.s.(.I.R.M.S.  ,  VRMS   )  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  28
          6.1.9                                                                          .  .....  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  .  28

          6.1.10 Power Offset Register ( Poff ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
          6.1.11 Status Register and Mask Register ( Status , Mask ) . . . . . . . . . . . . . . . 29

          6.1.12 Current and Voltage AC Offset Register ( VACoff , IACoff ) . . . . . . . . . . . 30
          6.1.13 Operational Mode Register ( Mode ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30

          6.1.14 Temperature Register ( T ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31

          6.1.15 Average and Instantaneous Reactive Power Register ( QAVG , Q ) . . . . 31
          6.1.16 Peak Current and Peak Voltage Register ( Ipeak , Vpeak ) . . . . . . . . . . . . 31
          6.1.17 Reactive Power Register ( QTrig ). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
          6.1.18 Power Factor Register ( PF ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

          6.1.19 Apparent Power Register ( S ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32

          6.1.20 Control Register ( Ctrl ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

          6.1.21 Harmonic Active Power Register ( PH ) . . . . . . . . . . . . . . . . . . . . . . . . . 33
          6.1.22 Fundamental Active Power Register ( PF ) . . . . . . . . . . . . . . . . . . . . . . 33
          6.1.23 Fundamental Reactive Power Register ( QH ) . . . . . . . . . . . . . . . . . . . . 34
          6.1.24 Page Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

6.2 Page 1 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

         6.2.1 Temperature Gain Register ( TGain ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
         6.2.2 Temperature Offset Register ( TOff ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
6.3 Page 3 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

          6.3.1 Voltage Sag and Current Fault Duration Registers

                  ( VSAGDuration , ISAGDuration ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
          6.3.2 Voltage Sag and Current Fault Level Registers

                           ( VSAGLevel , ISAGLevel ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

7. System Calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

7.1 Channel Offset and Gain Calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

          7.1.1 Calibration Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

          7.1.1.1 Duration of Calibration Sequence . . . . . . . . . . . . . . . . . . . . . 36

          7.1.2 Offset Calibration Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36

          7.1.2.1 DC Offset Calibration Sequence . . . . . . . . . . . . . . . . . . . . . . 36

          7.1.2.2 AC Offset Calibration Sequence . . . . . . . . . . . . . . . . . . . . . . 37

          7.1.3 Gain Calibration Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

          7.1.3.1 AC Gain Calibration Sequence . . . . . . . . . . . . . . . . . . . . . . . 37

          7.1.3.2 DC Gain Calibration Sequence . . . . . . . . . . . . . . . . . . . . . . . 38

          7.1.4 Order of Calibration Sequences . . . . . . . . . . . . . . . . . . . . . . . . . . 38

7.2 Phase Compensation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

         7.3 Active Power Offset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38

8. Auto-boot Mode Using E2PROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

8.1 Auto-boot Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
8.2 Auto-boot Data for E2PROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
8.3 Which E2PROMs Can Be Used? . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39

9. Basic Application Circuits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

10. Package Dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

11. Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

12. Environmental, Manufacturing, & Handling Information . . . . . . . . . . . . . . . . . 44

13. Revision History . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

DS678PP1                                                                                                                                                        3
                                                                                    CS5463

LIST OF FIGURES

Figure 1. CS5463 Read and Write Timing Diagrams.................................................................. 12
Figure 2. Timing Diagram for E1, E2 and E3 ............................................................................... 13
Figure 3. Data Measurement Flow Diagram. .............................................................................. 14
Figure 4. Power Calculation Flow. .............................................................................................. 15
Figure 5. Active and Reactive energy pulse outputs................................................................... 17
Figure 6. Apparent energy pulse outputs .................................................................................... 18
Figure 7. Voltage Channel Sign Pulse outputs ........................................................................... 18
Figure 8. PFMON output to pin E3 .............................................................................................. 19
Figure 9. Sag and Fault Detect ................................................................................................... 19
Figure 10. Oscillator Connection................................................................................................. 20
Figure 11. CS5463 Memory Map ................................................................................................ 22
Figure 12. Calibration Data Flow ................................................................................................ 36
Figure 13. System Calibration of Offset ...................................................................................... 36
Figure 14. System Calibration of Gain. ....................................................................................... 37
Figure 15. Example of AC Gain Calibration ................................................................................ 37
Figure 16. Example of AC Gain Calibration ................................................................................ 37
Figure 17. Typical Interface of E2PROM to CS5463................................................................... 39
Figure 18. Typical Connection Diagram (Single-phase, 2-wire Direct Connect to Power Line)40
Figure 20. Typical Connection Diagram (Single-phase, 3-wire).................................................. 41
Figure 19. Typical Connection Diagram (Single-phase, 2-wire Isolated from Power Line)...... 41
Figure 21. Typical Connection Diagram (Single-phase, 3-wire No Neutral Available)............. 42

LIST OF TABLES

Table 1. Current Channel PGA Setting . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
Table 2. E2 Pin Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Table 3. E3 Pin Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
Table 4. Interrupt Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

4  DS678PP1
                                                                                    CS5463

1. OVERVIEW

The CS5463 is a CMOS monolithic power measurement device with a computation engine and an ener-
gy-to-frequency pulse output. The CS5463 combines a programmable gain amplifier, two  Ana-
log-to-Digital Converters (ADCs), system calibration and a computation engine on a single chip.

The CS5463 is designed for power measurement applications and is optimized to interface to a current
sense resistor or transformer for current measurement, and to a resistive divider or potential transformer
for voltage measurement. The current channel provides programmable gains to accommodate various in-
put levels from a multitude of sensing elements. With single +5 V supply on VA+/AGND, both of the
CS5463's input channels can accommodate common mode plus signal levels between (AGND - 0.25 V)
and VA+.

The CS5463 also is equipped with a computation engine that calculates instantaneous power, IRMS,
VRMS, apparent power, active (real) power, reactive power, harmonic active power, active and reactive
fundamental power, and power factor. The CS5463 additional features include line frequency, current and
voltage sag detection, zero-cross detection, positive-only accumulation mode, and three programmable
pulse output pins. To facilitate communication to a microprocessor, the CS5463 includes a simple
three-wire serial interface which is SPITM and MicrowireTM compatible. The CS5463 provides three out-
puts for energy registration. E1, E2 and E3 are designed to interface to a microprocessor.

DS678PP1  5
                                                                                                                         CS5463

2. PIN DESCRIPTION

                         Crystal Out     XOUT 1             24 XIN                  Crystal In
                                                            23 SDI                  Serial Data Input
                   CPU Clock Output CPUCLK 2                22 E2                   Energy Output 2
                                                            21 E1                   Energy Output 1
             Positive Digital Supply     VD+ 3              20 INT                  Interrupt
                                                            19 RESET                Reset
                       Digital Ground    DGND 4             18 E3                   High Frequency Energy Output
                                                            17 PFMON                Power Fail Monitor
                         Serial Clock    SCLK 5             16 IIN+                 Differential Current Input
                                                            15 IIN-                 Differential Current Input
                   Serial Data Ouput     SDO 6              14 VA+                  Positive Analog Supply
                                                            13 AGND                 Analog Ground
                         Chip Select     CS 7

                         Mode Select     MODE 8

             Differential Voltage Input  VIN+ 9

             Differential Voltage Input  VIN- 10

           Voltage Reference Output VREFOUT 11

             Voltage Reference Input VREFIN 12

Clock Generator

Crystal Out                       1,24   XOUT, XIN - The output and input of an inverting amplifier. Oscillation occurs when connected to
Crystal In                               a crystal, providing an on-chip system clock. Alternatively, an external clock can be supplied to
                                         the XIN pin to provide the system clock for the device.

CPU Clock Output                  2 CPUCLK - Output of on-chip oscillator which can drive one standard CMOS load.

Control Pins and Serial Data I/O

Serial Clock Input                5 SCLK - A Schmitt-Trigger input pin. Clocks data from the SDI pin into the receive buffer and out

                                           of the transmit buffer onto the SDO pin when CS is low.

Serial Data Output                6 SDO -Serial port data output pin.SDO is forced into a high-impedance state when CS is high.

Chip Select                       7 CS - Low, activates the serial port interface.

Mode Select                       8 MODE - High, enables the "auto-boot" mode. The mode pin has an internal pull-down resistor.

Energy Output             18,21,22 E3, E1, E2 - Active-low pulses with an output frequency proportional to the selected power. Con-

                                        figurable outputs for active, apparent, and reactive power, negative energy indication, zero cross
                                        detection, and power failure monitoring. E1, E2, E3 outputs are configured in the Operational
                                        Modes Register.

Reset                             19 RESET - A Schmitt-Trigger input pin. Low activates Reset, all internal registers (some of which

                                            drive output pins) are set to their default states.

Interrupt                         20 INT - Low, indicates that an enabled event has occurred.

Serial Data Input                 23 SDI - Serial port data input pin. Data will be input at a rate determined by SCLK.

Analog Inputs/Outputs

Differential Voltage Inputs 9,10 VIN+, VIN- - Differential analog input pins for the voltage channel.

Differential Current Inputs 15,16 IIN+, IIN- - Differential analog input pins for the current channel.

Voltage Reference Output          11 VREFOUT - The on-chip voltage reference output. The voltage reference has a nominal magni-

                                            tude of 2.5 V and is referenced to the AGND pin on the converter.

Voltage Reference Input           12 VREFIN - The input to this pin establishes the voltage reference for the on-chip modulator.

Power Supply Connections

Positive Digital Supply           3 VD+ - The positive digital supply.

Digital Ground                    4 DGND - Digital Ground.

Positive Analog Supply            14 VA+ - The positive analog supply.

Analog Ground                     13 AGND - Analog ground.

Power Fail Monitor                17 PFMON - The power fail monitor pin monitors the analog supply. If the analog supply does not

                                            meet or falls below PFMON's voltage threshold, a Low-supply Detect (LSD) event is set in the

                                            status register.

6                                                                                                                        DS678PP1
                                                                                                         CS5463

3. CHARACTERISTICS & SPECIFICATIONS

RECOMMENDED OPERATING CONDITIONS

                                 Parameter                           Symbol     Min   Typ Max Unit
Positive Digital Power Supply                                          VD+     3.135
Positive Analog Power Supply                                           VA+     4.75   5.0 5.25              V
Voltage Reference
Specified Temperature Range                                          VREFIN       -   5.0 5.25 V
                                                                        TA      -40
                                                                                      2.5                -  V

                                                                                      -               +85 C

ANALOG CHARACTERISTICS

Min / Max characteristics and specifications are guaranteed over all Operating Conditions.
Typical characteristics and specifications are measured at nominal supply voltages and TA = 25 C.
VA+ = VD+ = 5 V 5%; AGND = DGND = 0 V; VREFIN = +2.5 V. All voltages with respect to 0 V.
MCLK = 4.096 MHz.

                          Parameter                                  Symbol    Min     Typ            Max Unit
                                                                      PActive
Accuracy                                                               QAvg      -    0.1

Active Power                                 All Gain Ranges            PF       -    0.2            -     %
(Note 1)                         Input Range 0.1% - 100%               IRMS
                                                                      VRMS       -    0.2
Average Reactive Power                       All Gain Ranges         CMRR        -    0.27           -     %
(Note 1 and 2)                   Input Range 0.1% - 100%
                                                                        IIN      -    0.1
Power Factor                                  All Gain Ranges                    -    0.17

(Note 1 and 2)                   Input Range 1.0% - 100%                         -    0.1            -     %
                                 Input Range 0.1% - 1.0%
                                                                                80       -            -     %
                                                                               -0.25     -
Current RMS                                  All Gain Ranges                                                %
(Note 1)                         Input Range 1.0% - 100%                         -     500
                                                                                 -     100            -     %
                                                                                80      94
                                            Input Range 0.1% - 1.0%              -    -115            -     %
                                                                                 -      32
Voltage RMS                                   All Gain Ranges                    -      52
                                                                                30
(Note 1)                                    Input Range 5% - 100%                -       -            -     %
                                                                                 -       -
Analog Inputs (Both Channels)                                                    -       -
                                                                                 -     4.0
Common Mode Rejection                         (DC, 50, 60 Hz)                         0.4            -     dB

Common Mode + Signal                          All Gain Ranges                                         VA+   V

Analog Inputs (Current Channel)

Differential Input Range                      (Gain = 10)                                               -   mVP-P
[(IIN+) - (IIN-)]                             (Gain = 50)                                               -   mVP-P

Total Harmonic Distortion                     (Gain = 50)            THD                                -     dB
Crosstalk with Voltage Channel at Full Scale  (50, 60 Hz)                                               -     dB
Input Capacitance                             (Gain = 10)             IC                                -     pF
                                              (Gain = 50)             EII                               -     pF
Effective Input Impedance                                             NI                                -     k
Noise (Referred to Input)                     (Gain = 10)                                             22.5  Vrms
                                              (Gain = 50)                                             4.5   Vrms
                                                                                                            V/C
Offset Drift (Without the High Pass Filter)                         OD                                  -     %
Gain Error                                         (Note 3) GE

Notes: 1. Applies when the HPF option is enabled.

2. Applies when the line frequency is equal to the product of the Output Word Rate (OWR) and the value

   of epsilon ().

DS678PP1                                                                                                        7
                                                                                            CS5463

ANALOG CHARACTERISTICS (Continued)

                              Parameter                      Symbol Min           Typ   Max Unit
Analog Inputs (Voltage Channel)
Differential Input Range                     [(VIN+) - (VIN-)] VIN           -    500   -    mVP-P
                                                                                   75
Total Harmonic Distortion                                    THD             65   -70   -    dB
                                                                                  0.2
Crosstalk with Current Channel at Full Scale (50, 60 Hz)                     -      -   -    dB
                                                                                    -
Input Capacitance                        All Gain Ranges IC                  -    16.0  -    pF
                                                                                  3.0
Effective Input Impedance                                      EII           2          -    M
                                                                                   5
Noise (Referred to Input)                                      NV            -          140 Vrms
                                                                                  1.3
Offset Drift (Without the High Pass Filter)                    OD            -    2.9   -    V/C
                                                                                  1.7
Gain Error                                   (Note 3) GE                     -               %
                                                                                   21
Temperature Channel                                                               11.6

Temperature Accuracy                                           T             -      8   -    C
                                                                                   10
Power Supplies                                                                      -
                                                                                   65
Power Supply Currents (Active State)                  IA+ PSCA               -     75   -    mA
                                                                                  2.45
                                         ID+ (VA+ = VD+ = 5 V) PSCD          -    2.55  -    mA

                           ID+ (VA+ = 5 V, VD+ = 3.3 V) PSCD                 -          -    mA

Power Consumption Active State (VA+ = VD+ = 5 V) PC                          -          29   mW

(Note 4)           Active State (VA+ = 5 V, VD+ = 3.3 V)                     -          17.5 mW

                                             Stand-by State                  -          -    mW

                                             Sleep State                     -          -    W

Power Supply Rejection Ratio                 (50, 60 Hz)                                -
(Note 5)
                                         Voltage Channel PSRR                45         -    dB

                                         Current Channel                     70         -    dB

PFMON Low-voltage Trigger Threshold          (Note 6) PMLO                   2.3        -    V

PFMON High-voltage Power-on Trip Point       (Note 7) PMHI                   -          2.7  V

Notes: 3. Applies before system calibration.

           4. All outputs unloaded. All inputs CMOS level.

           5. Definition for PSRR: VREFIN tied to VREFOUT, VA+ = VD+ = 5 V, a 150 mV (zero-to-peak) (60 Hz)
                sinewave is imposed onto the +5 V DC supply voltage at VA+ and VD+ pins. The "+" and "-" input pins
                of both input channels are shorted to AGND. Then the CS5463 is commanded to continuous conversion
                acquisition mode, and digital output data is collected for the channel under test. The (zero-to-peak)
                value of the digital sinusoidal output signal is determined, and this value is converted into the
                (zero-to-peak) value of the sinusoidal voltage (measured in mV) that would need to be applied at the
                channel's inputs, in order to cause the same digital sinusoidal output. This voltage is then defined as
                Veq. PSRR is then (in dB):

                                             PSRR  =  20  log  -1---5---0--
                                                               Veq

   6. When voltage level on PFMON is sagging, and LSD bit is at 0, the voltage at which LSD bit is set to 1.

   7. If the LSD bit has been set to 1 (because PFMON voltage fell below PMLO), this is the voltage level on
        PFMON at which the LSD bit can be permanently reset back to 0.

8                                                                                            DS678PP1
                                                                                                          CS5463

VOLTAGE REFERENCE

                                 Parameter                       Symbol Min                     Typ    Max Unit
Reference Output
Output Voltage                                          VREFOUT                    +2.4         +2.5   +2.6      V
Temperature Coefficient                     (Note 8) TCVREF                          -           25     60   ppm/C
Load Regulation                             (Note 9) VR                              -            6     10
Reference Input                                                                                                mV
Input Voltage Range                                                                             +2.5
Input Capacitance                                                VREFIN            +2.4           4    +2.6  V
Input CVF Current                                                                    -           25
                                                                                     -                 -     pF

                                                                                                       -     nA

Notes: 8. The voltage at VREFOUT is measured across the temperature range. From these measurements the
                following formula is used to calculate the VREFOUT Temperature Coefficient:.

                                    (VREFOUTMAX - VREFOUTMIN) (           1     (               (
                                                VREFOUTAVG       TAMAX - TAMIN
                          ( ( ( TCVREF =                                             1.0 x 106

9. Specified at maximum recommended output of 1 A, source or sink.

DIGITAL CHARACTERISTICS

Min / Max characteristics and specifications are guaranteed over all Operating Conditions.
Typical characteristics and specifications are measured at nominal supply voltages and TA = 25 C.
VA+ = VD+ = 5V 5%; AGND = DGND = 0 V. All voltages with respect to 0 V.
MCLK = 4.096 MHz.

                          Parameter                            Symbol Min                       Typ    Max Unit

Master Clock Characteristics

Master Clock Frequency Internal Gate Oscillator (Note 11) MCLK                  2.5             4.096  20 MHz

Master Clock Duty Cycle                                                         40                 -   60    %

CPUCLK Duty Cycle                           (Note 12 and 13)                    40                 -   60    %

Filter Characteristics

Phase Compensation Range            (Voltage Channel, 60 Hz)                    -2.8               -   +2.8  

Input Sampling Rate                         DCLK = MCLK/K                       -        DCLK/8           -  Hz

Digital Filter Output Word Rate             (Both Channels) OWR                 -        DCLK/1024 -         Hz

High-pass Filter Corner Frequency           -3 dB                               -               0.5       -  Hz

Full-scale DC Calibration Range (Referred to Input) (Note 14) FSCR              25                 -   100 %F.S.

Channel-to-channel Time-shift Error         (Note 15)                                           1.0          s

Input/Output Characteristics

High-level Input Voltage                                         VIH

          All Pins Except XIN and SCLK and RESET                         0.6 VD+                   -      -  V

                                            XIN                       (VD+) - 0.5                  -      -  V

                                            SCLK and RESET               0.8 VD+                   -      -  V

Low-level Input Voltage (VD = 5 V)                               VIL

          All Pins Except XIN and SCLK and RESET                                -                  -   0.8   V

                                            XIN                                 -                  -   1.5   V

                                            SCLK and RESET                      -                  -   0.2 VD+ V

DS678PP1                                                                                                          9
                                                                         CS5463

                         Parameter                    Symbol Min    Typ  Max Unit

Low-level Input Voltage (VD = 3.3 V)                  VIL

    All Pins Except XIN and SCLK and RESET                  -       -    0.48  V

                                      XIN                   -       -    0.3   V

                                      SCLK and RESET        -       -    0.2 VD+ V

High-level Output Voltage             Iout = +5 mA VOH (VD+) - 1.0  -    -     V

Low-level Output Voltage              Iout = -5 mA VOL      -       -    0.4   V

Input Leakage Current                                 Iin   -       1   10   A

3-state Leakage Current                               IOZ   -       -    10   A

Digital Output Pin Capacitance                        Cout  -       5    -     pF

Notes: 10. All measurements performed under static conditions.

         11. If a crystal is used, then XIN frequency must remain between 2.5 MHz - 5.0 MHz. If an external
                oscillator is used, XIN frequency range is 2.5 MHz - 20 MHz, but K must be set so that MCLK is between
                2.5 MHz - 5.0 MHz.

         12. If external MCLK is used, then the duty cycle must be between 45% and 55% to maintain this
                specification.

         13. The frequency of CPUCLK is equal to MCLK.

         14. The minimum FSCR is limited by the maximum allowed gain register value. The maximum FSCR is
                limited by the full-scale signal applied to the channel input.

         15. Configuration Register bits PC[6:0] are set to "0000000".

10                                                                            DS678PP1
                                                                                                         CS5463

SWITCHING CHARACTERISTICS

Min / Max characteristics and specifications are guaranteed over all Operating Conditions.
Typical characteristics and specifications are measured at nominal supply voltages and TA = 25 C.
VA+ = 5 V 5% VD+ = 3.3 V 5% or 5 V 5%; AGND = DGND = 0 V. All voltages with respect to 0 V.
Logic Levels: Logic 0 = 0 V, Logic 1 = VD+.

                           Parameter                          Symbol Min  Typ                         Max Unit

Rise Times                  Any Digital Input Except SCLK trise     -     -                           1.0  s
(Note 16)
                                          SCLK                      -     -                           100  s

                                          Any Digital Output        -     50                          -    ns

Fall Times                  Any Digital Input Except SCLK tfall     -     -                           1.0  s
(Note 16)                                                    SCLK
                                                                    -     -                           100  s
                                            Any Digital Output
                                                                    -     50                          -    ns

Start-up

Oscillator Start-up Time    XTAL = 4.096 MHz (Note 17) tost         -     60                          -    ms

Serial Port Timing

Serial Clock Frequency                                        SCLK  -     -                           2    MHz

Serial Clock                              Pulse Width High    t1    200   -                           -    ns

                                          Pulse Width Low     t2    200   -                           -    ns

SDI Timing

CS Falling to SCLK Rising                                     t3    50    -                           -    ns

Data Set-up Time Prior to SCLK Rising                         t4    50    -                           -    ns

Data Hold Time After SCLK Rising                              t5    100   -                           -    ns

SDO Timing

CS Falling to SDI Driving                                     t6    -     20                          50   ns

SCLK Falling to New Data Bit (hold time)                      t7    -     20                          50   ns

CS Rising to SDO Hi-Z                                         t8    -     20                          50   ns

Auto-Boot Timing

Serial Clock                              Pulse Width Low     t9          8                                MCLK

                                          Pulse Width High    t10         8                                MCLK

MODE setup time to RESET Rising                               t11   50                                     ns

RESET rising to CS falling                                    t12   48                                     MCLK

CS falling to SCLK rising                                     t13   100   8                                MCLK

SCLK falling to CS rising                                     t14         16                               MCLK

CS rising to driving MODE low (to end auto-boot sequence).    t15   50                                     ns

SDO guaranteed setup time to SCLK rising                      t16   100                                    ns

Notes: 16. Specified using 10% and 90% points on waveform of interest. Output loaded with 50 pF.

17. Oscillator start-up time varies with crystal parameters. This specification does not apply when using an
      external clock source.

DS678PP1                                                                                                       11
                                                                                                                                       CS5463

                      t3                        t1      t2

    CS                                                       t4   t5

SCLK                      MSB
                                MSB-1
   SDI
                                                                     LSB
                                                                            MSB
                                                                                  MSB-1
                                                                                                                       LSB
                                                                                                                              MSB
                                                                                                                                    MSB-1
                                                                                                                                                                         LSB
                                                                                                                                                                                MSB
                                                                                                                                                                                      MSB-1
                                                                                                                                                                                                                            LSB

                          C om m and Tim e 8 S C LK s             H igh B yte            M id B yte                      Low Byte

                                                                  SDI Write Timing (Not to Scale)

     CS                                                                H ig h B yte      M id B yte            Low B yte                                                                                                                              t8
                                                             t7
                     t6  MSBUNKNOW N
                                MSB-1
SDO                      t1                        t2
                                                                         LSB
SCLK                                                                            MSB
                                                                                       MSB-1
SDI                                                                                                                              LSB
                                                                                                                                        MSB
                                                                                                                                               MSB-1
                                                                                                                                                                                         LSB
                                                                                                                                                                                                MSB
                                                                                                                                                                                                       MSB-1
                                                                                                                                                                                                                                                 LSB

                         C o m m a n d T im e 8 S C L K s    SYNC0 or SYNC1              SYNC0 or SYNC1        SYNC0 or SYNC1
                                                                    Com m and                   Com m and             Com m and

                                                                  SDO Read Timing (Not to Scale)

MODE                     t11                                                                                                                                                                                             t15

        (IN P U T )                 t12                                                                                                                                                                      t14
                                           t13                    t7
RESET
                                                        t10  t16                     t9
        (IN P U T )
                                                                                         t4                t5
       CS

   (O U T P U T )

   SCLK

   (O U T P U T )

    SDO

   (O U T P U T )

      SDI                                                                                                      STOP bit  Last 8
                                                                                                                           B its
    (IN P U T )

                                                                                                               D ata from E E P R O M

                                                             Auto-boot Sequence Timing (Not to Scale)

                                                        Figure 1. CS5463 Read and Write Timing Diagrams

12                                                                                                                                     DS678PP1
                                                                                                            CS5463

SWITCHING CHARACTERISTICS (Continued)

                       Parameter                                    Symbol Min        Typ   Max Unit

E1, E2 and E3 Timing (Note 18 and 19)

Period                                                              tperiod  250         -               -  s

Pulse Width                                                         tpw      244         -               -  s

Rising Edge to Falling Edge                                         t3           6       -               -  s

E2 Setup to E1 and/or E3 Falling Edge                               t4           1.5     -               -  s

E1 Falling Edge to E3 Falling Edge                                  t5       248         -               -  s

Notes: 18. Pulse output timing is specified at MCLK = 4.096 MHz, E2MODE = 0 and E3MODE1:0 = 0. Refer to

          Section 5.5 Energy Pulse Output on page 17 for more information on pulse output pins.

        19. Timing is proportional to the frequency of MCLK.

                        tpw          tperiod
             E1 t4                    t3

             E2

                             t4               tpw  tperiod                   t5

             E3                  t5                t3

                                 Figure 2. Timing Diagram for E1, E2 and E3

ABSOLUTE MAXIMUM RATINGS

WARNING: Operation at or beyond these limits may result in permanent damage to the device.
                Normal operation is not guaranteed at these extremes.

                       Parameter                                    Symbol   Min      Typ   Max             Unit

DC Power Supplies                             (Notes 20 and 21)       VD+    -0.3
                                                  Positive Digital    VA+    -0.3
                                                 Positive Analog       IIN            -     +6.0            V
                                                                      IOUT     -
                                              (Notes 22, 23, 24)       PD      -      -     +6.0            V
                                                                      VINA     -
Input Current, Any Pin Except Supplies                                VIND   - 0.3    -     10             mA
                                                                       TA    -0.3
Output Current, Any Pin Except VREFOUT                                 Tstg  -40      -     100             mA
                                                                             -65
Power Dissipation                                    (Note 25)                        -     500             mW
Analog Input Voltage                          All Analog Pins
                                                                                      - (VA+) + 0.3 V

Digital Input Voltage                         All Digital Pins                        - (VD+) + 0.3 V

Ambient Operating Temperature                                                         -     85              C

Storage Temperature                                                                   -     150             C

Notes: 20. VA+ and AGND must satisfy [(VA+) - (AGND)]  + 6.0 V.
         21. VD+ and AGND must satisfy [(VD+) - (AGND)]  + 6.0 V.
         22. Applies to all pins including continuous over-voltage conditions at the analog input pins.
         23. Transient current of up to 100 mA will not cause SCR latch-up.
         24. Maximum DC input current for a power supply pin is 50 mA.
         25. Total power dissipation, including all input currents and output currents.

DS678PP1                                                                                                        13
                                                                                                                                                                                        CS5463

                                Digital Filter                                 VDCoff* Vgn*        PMF
                                                                                                   HHPPF
             2nd Order                                            IIR  MUX        +                                                                  V*
                                                                                                                                             MUX
VOLTAGE x10             DELAY   SINC 3       X          DELAY                  +      X                                                                                                    VQ*
             Modulator   REG                             REG

                                                                                                                                                             X +                        X  Q*

                        6                                                                                                                                                          +

                                                                                                                                                         *   X                        

             PC6 PC5 PC4 PC3 PC2 PC1 PC0     SYSGain *  2322 ...  XVDEL XIDEL  VHPF   IHPF    IIR  321 0
                   Configuration Register *                       8    7           6     5     4
                                                                                                                                                             2
                                                        Operational Modes Register *
                                                                                                                                                  X      P*

             4th Order  SINC 3  DELAY                   DELAY     IIR          +
                                 REG                     REG           MUX
                                                                                                                                             MUX
CURRENT PGA  Modulator                       X                                        X            HPF                                               I*

                                                                                  +                PMF                                                          *DENOTES REGISTER NAME.

                                Digital Filter                                 IDCoff* I gn*

                                Figure 3. Data Measurement Flow Diagram.

4. THEORY OF OPERATION                                                         from the calculated VRMS and IRMS as well as the appar-
                                                                               ent power.
The CS5463 is a dual-channel analog-to-digital convert-
er (ADC) followed by a computation engine that per-                            When the optional HPF in either channel is disabled an
forms power calculations and energy-to-pulse                                   all-pass filter (APF) is implemented. The APF has an
conversion. The data flow for the voltage and current                          amplitude response that is flat within the channel band-
channel measurement and the power calculation algo-                            width and is used for matching phase in systems where
rithms are depicted in Figure 3 and 4, respectively.                           one HPF is engaged.

The analog inputs are structured with two dedicated                            4.2 Voltage and Current Measurements
channels, voltage and current, then optimized to simpli-
fy interfacing to various sensing elements.                                    The digital filter output word is then subject to a DC off-
                                                                               set adjustment and a gain calibration (See Section 7.
The voltage-sensing element introduces a voltage                               System Calibration on page 36). The calibrated mea-
waveform on the voltage channel input VIN and is sub-                         surement is available by reading the instantaneous volt-
ject to a gain of 10x. A second-order delta-sigma modu-                        age and current registers
lator samples the amplified signal for digitization.
                                                                               The Root Mean Square (RMS in Figure 4) calculations
Simultaneously, the current sensing element introduces                         are performed on N instantaneous voltage and current
a voltage waveform on the current channel input IIN                           samples, Vn and In respectively (where N is the cycle
and is subject to the two selectable gains of the pro-                         count), using the formula:
grammable gain amplifier (PGA). The amplified signal is
sampled by a fourth-order delta-sigma modulator for                                                       IRMS =                                             N1
digitization. Both converters sample at a rate of
MCLK/8, the over-sampling provides a wide dynamic                                                                                                              In
range and simplified anti-alias filter design.
                                                                                                                                                             n=0
4.1 Digital Filters                                                                                                                                          --------------------

The decimating digital filters on both channels are Sinc3                                                                                                        N
filters followed by 4th-order IIR filters. The single-bit
data is passed to the low-pass decimation filter and out-                      and likewise for VRMS, using Vn. IRMS and VRMS are ac-
put at a fixed word rate. The output word is passed to an                      cessible by register reads, which are updated once ev-
optional IIR filter to compensate for the magnitude
roll-off of the low-pass filtering operation.                                  ery cycle count (referred to as a computational cycle).

An optional digital high-pass filter (HPF in Figure 3) re-                     4.3 Power Measurements
moves any DC component from the selected signal
path. By removing the DC component from the voltage                            The instantaneous voltage and current samples are
and/or the current channel, any DC content will also be                        multiplied to obtain the instantaneous power (see Fig-
removed from the calculated active power as well. With                         ure 3). The product is then averaged over N conver-
both HPFs enabled the DC component will be removed                             sions to compute active power and is used to drive
                                                                               energy pulse outputs E1. Energy output E2 is select-
                                                                               able, providing an energy sign or a pulse output that is
                                                                               proportional to the apparent power. Energy output E3

14                                                                                                                                                                                      DS678PP1
                                                                                                                                                CS5463

                                                                        VACoff*

          V*         X  N                          N                 +            V RMS*           S*

                                                        +

                                                                        IACoff* X          X            +                               QTRIG*

                                                                                                         
                                                                ++                                             -
          I*         X  N                          N                              I RMS*  Inverse  X   PF*
                                                      

                        Poff* PulseRate*        X      Energy-to-pulse  E1 E2
                                                                                       E3
                     +                             N                                                X
                                                           N             PACTIVE*                         *DENOTES REGISTER NAME.
          P* +                                                             QAVG*
                                                   N
          Q*                                               N

                                                   Figure 4. Power Calculation Flow.

provides a pulse output that is proportional to the reac-                        quadrature power (Q). The product is then averaged
tive power or apparent power. Output E3 can also be set                          over N conversions, utilizing the formula
to display the sign of the voltage applied to the voltage
channel or the PFMON comparator output.                                                                           N

The apparent power (S) is the combination of the active                                              QAvg
power and reactive power, without reference to an im-                                                   =         Qn
pedance phase angle, and is calculated by the CS5463                                                       ------n-----=----1---------
using the following formula:                                                                                      N

                            S = VRMS IRMS                                      Fundamental active (PF) and reactive (QF) power is cal-
                                                                                 culated by performing a discrete Fourier transform
Power Factor (PF) is the active power (PActive) divided
by the apparent power (S)                                                        (DFT) at the relevant frequency on the instantaneous

              PF  =  -P----A---c---t--i-v---e-                                   voltage (V) and current (I). Epsilon is used to set the fre-
                        S
                                                                                 quency of the internal sine (imaginary component) and
The sign of the power factor is determined by the active
power.                                                                           cosine (real component) waveform generator. The har-

The CS5463 calculates the reactive power, QTrig utiliz-                          monic active power (PH) is calculated by subtracting the
ing trigonometric identities, giving the formula                                 fundamental active power (PF) from the active power
                                                                                 (PActive).
                           QTrig = S2 PA2 ctive
                                                                                 The peak current (Ipeak) and peak voltage (Vpeak) are
Average reactive power, QAvg is generated by averag-                             the instantaneous current and voltage, respectively,
ing the voltage multiplied by the current with a 90o phase
shift difference between them. The 90o phase shift is re-                        with the greatest magnitude detected during the last
alized by applying an IIR digital filter in the voltage chan-
nel to obtain quadrature voltage (see Figure 3). This                            computation cycle. Active, apparent, reactive and fun-
filter will give exactly -90o phase shift across all frequen-
                                                                                 damental power are updated every computation cycle.
cies, and utilizes epsilon () to achieve unity gain at the
                                                                                 4.4 Linearity Performance
line frequency.
                                                                                 The linearity of the VRMS, IRMS, active, reactive and
The instantaneous quadrature voltage (VQ) and current                            power-factor power measurements (before calibration)
(I) samples are multiplied to obtain the instantaneous                           will be within 0.1% of reading over the ranges speci-
                                                                                 fied, with respect to the input voltage levels required to
                                                                                 cause full-scale readings in the IRMS and VRMS regis-
                                                                                 ters. Refer to Accuracy Specifications on page 7.

                                                                                 Until the CS5463 is calibrated, the accuracy of the
                                                                                 CS5463 (with respect to a reference line-voltage and
                                                                                 line-current level on the power mains) is not guaranteed
                                                                                 to within 0.1%. (See Section 7. System Calibration on
                                                                                 page 36.) The accuracy of the internal calculations can
                                                                                 often be improved by selecting a value for the Cycle
                                                                                 Count Register that will cause the time duration of one
                                                                                 computation cycle to be equal to (or very close to) a
                                                                                 whole number of power-line cycles (and N must be
                                                                                 greater than or equal to 4000).

DS678PP1                                                                                                                                        15
                                                                                                           CS5463

5. FUNCTIONAL DESCRIPTION

5.1 Analog Inputs                                            The Current Gain Register also allows for an additional
                                                             programmable gain of up to 4x. If an additional gain is
The CS5463 is equipped with two fully differential input     applied to the voltage and/or current channel, the maxi-
channels. The inputs VIN and IIN are designated as         mum input range should be adjusted accordingly.
the voltage and current channel inputs, respectively.
The full-scale differential input voltage for the current    5.2 IIR Filters
and voltage channel is 250 mVP.
                                                             The current and voltage channel are equipped with a
5.1.1 Voltage Channel                                        4th-order IIR filter, that is used to compensate for the
                                                             magnitude roll-off of the low-pass decimation filter. Op-
The output of the line voltage resistive divider or trans-   erational Mode Register bit IIR engages the IIR filters in
former is connected to the VIN+ and VIN- input pins of       both the voltage and current channel.
the CS5463. The voltage channel is equipped with a
10x fixed gain amplifier. The full-scale signal level that   5.3 High-pass Filters
can be applied to the voltage channel is 250 mV. If the
input signal is a sine wave the maximum RMS voltage          By removing the offset from either channel, no error
at a gain 10x is:                                            component will be generated at DC when computing the
                                                             active power. By removing the offset from both chan-
       2---5---0----m-----V---P--    176.78  m  VRMS         nels, no error component will be generated at DC when
                                                             computing VRMS, IRMS and apparent power. Operation-
             2                                               al Mode Register bits VHPF and IHPF activate the HPF
                                                             in the voltage and current channel respectively. When a
which is approximately 70.7% of maximum peak volt-           high-pass filter is engaged in only one channel, an
age. The voltage channel is also equipped with a Volt-       all-pass filter (APF) is applied to the other channel.
age Gain Register, allowing for an additional
programmable gain of up to 4x.

5.1.2 Current Channel                                        5.4 Performing Measurements

The output of the current sense resistor or transformer      The CS5463 performs measurements of instantaneous
is connected to the IIN+ and IIN- input pins of the          voltage (Vn) and current (In), and calculates instanta-
CS5463. To accommodate different current sensing el-         neous power (Pn) at an Output Word Rate (OWR) of
ements the current channel incorporates a Programma-
ble Gain Amplifier (PGA) with two programmable input         OWR  =  (---M-----C----L----K-----/---K----)
gains. Configuration Register bit Igain (see Table 1) de-                1024
fines the two gain selections and corresponding maxi-
mum input signal level.                                      where K is the clock divider selected in the Configura-
                                                             tion Register.

    Igain Maximum Input Range                                The RMS voltage (VRMS), RMS current (IRMS) and ac-
                                                             tive power (Pactive) are computed, using N instanta-
    0  250 mV                                        10x    neous samples of Vn, In and Pn respectively, where N is
                                                             the value in the Cycle Count Register and is referred to
    1              50 mV                             50x
                                                             as a "computation cycle". The apparent power (S) is the
    Table 1. Current Channel PGA Setting
                                                             product of VRMS and IRMS. A computation cycle is de-
For example, if Igain=0, the current channel's PGA gain      rived from the master clock (MCLK), with frequency:
is set to 10x. If the input signals are pure sinusoids with
zero phase shift, the maximum peak differential signal       Computation Cycle  =  O------W------R---
on the current or voltage channel is 250 mVP. The in-                               N
put signal levels are approximately 70.7% of maximum
peak voltage producing a full-scale energy pulse regis-      Under default conditions and with K = 1, N = 4000, and
tration equal to 50% of absolute maximum energy pulse        MCLK = 4.096 MHz the OWR = 4000 Hz and the
registration. This will be discussed further in See Sec-     Computation Cycle = 1 Hz.
tion 5.5 Energy Pulse Output on page 17.
                                                             All measurements are available as a percentage of full
                                                             scale. The format for signed registers is a two's comple-
                                                             ment, normalized value between -1 and +1. The format

16                                                                                                         DS678PP1
                                                                                                                              CS5463

for unsigned registers is a normalized value between 0        the pulse output mode, which is controlled by bit
and 1. A register value of                                    E2MODE in the Operational Mode Register.

          (223 1)                                           E2MODE                   E2 Output Mode
          -----------------------  =  0.99999988                   0                    Sign of Energy
             223                                                   1                   Apparent Energy

represents the maximum possible value.                        Table 2. E2 Pin Configuration

At each instantaneous measurement, the CRDY bit will          The E3 pin can be set to register, Reactive Energy (de-
be set in the Status Register, and the INT pin will be-       fault), PFMON, Voltage Channel Sign, or Apparent En-
come active if the CRDY bit is unmasked in the Mask           ergy. Table 3 defines the pulse output format, which is
Register. At the end of each computation cycle, the           controlled by bits E3MODE[1:0] in the Operational
DRDY bit will be set in the Status Register, and the INT      Mode Register.
pin will become active if the DRDY bit is unmasked in
the Mask Register. When these bits are asserted, they         E3MODE1  E3MODE0           E3 OutPut Mode
must be cleared before they can be asserted again.                  0        0            Reactive Energy
                                                                    0        1
If the Cycle Count Register (N) is set to 1, all output cal-        1        0                  PFMON
culations are instantaneous, and DRDY, like CRDY, will              1        1         Voltage Channel Sign
indicate when instantaneous measurements are fin-
ished. Some calculations are inhibited when the cycle                                     Apparent Energy
count is less than 2.
                                                              Table 3. E3 Pin Configuration
Epsilon () is the ratio of the input line frequency (fi) to
                                                              The pulse output frequency of E1, E2, and E3 is directly
the sample frequency (fs) of the ADC.                         proportional to the power calculated from the input sig-
                                                              nals. The value contained in the PulseRateE Register is
                        = fi / fs                             the ratio of the energy-output-pulse per samples at full
                                                              scale, which defines the average frequency for the out-
where fs = MCLK / (K*1024). With MCLK = 4.096 MHz             put pulses. The pulse width, tpw in Figure 2, is an integer
and clock divider K = 1, fs = 4000 Hz. For the two            multiple of MCLK cycles approximately equal to:
most-common line frequencies, 50 Hz and 60 Hz
                                                                       tp w ( sec )    ------------------1------------------
              = 50 Hz / 4000 Hz = 0.0125
                                                                                       ( MCLK/K ) / 1024

and                                                           If MCLK = 4.096 MHz and K = 1 then tpw  0.25 ms.

               = 60 Hz / 4000 Hz = 0.015                      5.5.1 Active Energy

respectively. Epsilon is used to set the frequency of the     The E1 pin produces active-low pulses with an output
internal sine/cosine reference for the fundamental ac-        frequency proportional to the active power. The E2 pin
tive and reactive measurements, and the gain of the 90o       is the energy direction indicator. Positive energy is rep-
phase shift (IIR) filter for the average reactive power.      resented by E1 pin falling while the E2 is high. Negative
                                                              energy is represented by the E1 pin falling while the E2
5.5 Energy Pulse Output                                       is low. The E1 and E2 switching characteristics are
                                                              specified in Figure 2. Timing Diagram for E1, E2 and E3
The CS5463 provides three output pins for energy reg-         on page13.
istration. By default, E1 registers active energy, E3 reg-    Figure 5 illustrates the pulse output format with positive
isters reactive energy, and E2 indicates the sign of both     active energy and negative reactive energy.
active and reactive energy. (See Figure 2. Timing Dia-
gram for E1, E2 and E3 on page13.) The E1 pulse out-            E1
put is designed to register the Active Energy. The E2 pin       E2
can be set to register Apparent Energy. Table 2 defines         E3

                                                              Figure 5. Active and Reactive energy pulse outputs

DS678PP1                                                                                                                      17
                                                                                                                                                                                          CS5463

The pulse output frequency of E1 is directly proportional                                                                                                                       With MCLK = 4.096 MHz and default settings, the puls-
to the active power calculated from the input signals. To                                                                                                                       es will have an average frequency equal to the frequen-
calculate the output frequency on E1, the following                                                                                                                             cy specified by PulseRate when the input signals
transfer function can be utilized:                                                                                                                                              applied to the voltage and current channels cause
                                                                                                                                                                                full-scale readings in the instantaneous voltage and cur-
    FREQP  =  V-----I--N-----------V----G-----A-----I--N-----------I--I--N----------I---G-----A----I--N-----------P----F----------P-----u----l-s----e----R----a----t--e--  rent registers. The maximum pulse frequency from the
                                       VREFIN2                                                                                                                                  E2 (and/or E3) pin is (MCLK/K)/2048. The E2 (and/or
                                                                                                                                                                                E3) pin outputs apparent energy, but has no energy di-
FREQP = Average frequency of active energy E1 pulses [Hz]                                                                                                                       rection indicator.
VIN = rms voltage across VIN+ and VIN- [V]
VGAIN = Voltage channel gain                                                                                                                                                    5.5.3 Reactive Energy Mode
IIN = rms voltage across IIN+ and IIN- [V]
IGAIN = Current channel gain                                                                                                                                                    Reactive energy pulses are output on pin E3 by setting
PF = Power Factor                                                                                                                                                               bit E3MODE1:0 = 0 (default) in the Operational Mode
PulseRate = PulseRateE x (MCLK/K)/2048 [Hz]                                                                                                                                     Register. Positive reactive energy is registered by E3
VREFIN = Voltage at VREFIN pin [V]                                                                                                                                              falling when E2 is high. Negative reactive energy is reg-
                                                                                                                                                                                istered by E3 falling when E2 is low. Figure 5 on
With MCLK = 4.096 MHz, PF = 1 and default settings,                                                                                                                             page 17 illustrates the pulse output format with negative
the pulses will have an average frequency equal to the                                                                                                                          reactive energy output on pin E3 and the sign of the en-
frequency specified by PulseRate when the input sig-                                                                                                                            ergy on E2. The E3 and E2 pulse output switching char-
nals applied to the voltage and current channels cause                                                                                                                          acteristics are specified in Figure 2 on page 13.
full-scale readings in the instantaneous voltage and cur-
rent registers. The maximum pulse frequency from the                                                                                                                            The pulse output frequency of E3 is directly proportional
E1 pin is (MCLK/K)/2048.                                                                                                                                                        to the reactive power calculated from the input signals.
                                                                                                                                                                                To calculate the output frequency on E3, the following
5.5.2 Apparent Energy Mode                                                                                                                                                      transfer function can be utilized:

Setting bit E2MODE = 1 in the Operational Mode Reg-                                                                                                                             FREQQ  =  V-----I--N-----------V----G-----A-----I--N-----------I--I--N----------I---G-----A----I--N-----------P----Q-----------P-----u----l-s----e----R----a----t---e-
ister outputs apparent energy pulses on pin E2. Setting                                                                                                                                                            VREFIN2
bit E3MODE1:0 = 3 in the Operational Mode Register
outputs apparent energy pulses on pin E3. Figure 6 il-                                                                                                                          FREQQ = Average frequency of reactive energy E3 pulses [Hz]
lustrates the pulse output format with apparent energy                                                                                                                          VIN = rms voltage across VIN+ and VIN- [V]
on E2 (E2MODE = 1 and E3MODE1:0 = 0)                                                                                                                                            VGAIN = Voltage channel gain
                                                                                                                                                                                IIN = rms voltage across IIN+ and IIN- [V]
       E1                                                                                                                                                                       IGAIN = Current channel gain
       E2                                                                                                                                                                       PQ = 1 PF2
       E3                                                                                                                                                                       PulseRate = PulseRateE x (MCLK/K)/2048 [Hz]
                                                                                                                                                                                VREFIN = Voltage at VREFIN pin [V]
       Figure 6. Apparent energy pulse outputs
                                                                                                                                                                                With MCLK = 4.096 MHz, PF = 0 and default settings,
The pulse output frequency of E2 (and/or E3) is directly                                                                                                                        the pulses will have an average frequency equal to the
proportional to the apparent power calculated from the                                                                                                                          frequency specified by PulseRate when the input sig-
input signals. Since apparent power is without reference                                                                                                                        nals applied to the voltage and current channels cause
to an impedance phase angle, the following transfer                                                                                                                             full-scale readings in the instantaneous voltage and cur-
function can be utilized to calculate the output frequency                                                                                                                      rent registers. The maximum pulse frequency from the
on E2 (and/or E3).                                                                                                                                                              E1 pin is (MCLK/K)/2048.

    FREQS     =  V-----I--N-----------V----G-----A-----I--N-----------I--I--N----------I---G-----A----I--N-----------P----u----l--s---e----R-----a----t--e--                5.5.4 Voltage Channel Sign Mode
                                       VREFIN2
                                                                                                                                                                                Setting bit E3MODE1:0 = 2 in the Operational Mode
FREQS = Average frequency of apparent energy E2 and/or E3 pulses [Hz]                                                                                                           Register outputs the sign of the voltage channel on pin
VIN = rms voltage across VIN+ and VIN- [V]                                                                                                                                      E3. Figure 7 illustrates the output format with voltage
VGAIN = Voltage channel gain                                                                                                                                                    channel sign on E3
IIN = rms voltage across IIN+ and IIN- [V]
IGAIN = Current channel gain                                                                                                                                                    E1
PulseRate = PulseRateE x (MCLK/K)/2048 [Hz]                                                                                                                                     E2
VREFIN = Voltage at VREFIN pin [V]                                                                                                                                              E3

                                                                                                                                                                                  Figure 7. Voltage Channel Sign Pulse outputs

18                                                                                                                                                                                        DS678PP1
                                                                                                                           CS5463

Output pin E3 is high when the line voltage is positive                                                                    5.6 Sag and Fault Detect Feature
and pin E3 is low when the line voltage is negative.
                                                                                                                           Status bit VSAG and IFAULT in the Status Register, in-
5.5.5 PFMON Output Mode                                                                                                    dicates a sag occurred in the power line voltage and
                                                                                                                           current, respectively. For a sag condition to be identi-
Setting bit E3MODE1:0 = 1 in the Operational Mode                                                                          fied, the absolute value of the instantaneous voltage or
Register outputs the PFMON comparator on pin E3.                                                                           current must be less than the sag level for more then
Figure 8 illustrates the output format with PFMON on E3                                                                    half of the sag duration (see Figure 9).
                                                                                                                           To activate Voltage Sag detect, a voltage sag level must
E1                                                                Below PFMON Threshold                                    be specified in the Voltage Sag Level Register (VSA-
E2                                                                                                                         GLevel), and a voltage sag duration must be specified in
E3                                                                                                                         the Voltage Sag Duration Register (VSAGDuration). To
                                                                                                                           activate Current Fault detect, a current sag level must
               Above PFMON Threshold                                                                                       be specified in the Current Fault Level Register (ISA-
                                                                                                                           GLevel), and a current sag duration must be specified in
Figure 8. PFMON output to pin E3                                                                                           the Current Fault Duration Register (ISAGDuration). The
                                                                                                                           voltage and current sag levels are specified as the aver-
When PFMON is greater then the threshold, pin E3 is                                                                        age of the absolute instantaneous voltage and current,
high and when PFMON is less then the threshold pin E3                                                                      respectively. Voltage and current sag duration is speci-
is low.                                                                                                                    fied in terms of ADC cycles.

5.5.6 Design Example                                                                                                                                                                                      Level

EXAMPLE #1:                                                                                                                                                          Duration

The maximum rated levels for a power line meter are                                                                                      Figure 9. Sag and Fault Detect
250 V rms and 20 A rms. The required number of puls-
es-per-second on E1 is 100 pulses per second                                                                               5.7 On-chip Temperature Sensor
(100 Hz), when the levels on the power line are
220 V rms and 15 A rms.                                                                                                    The on-chip temperature sensor is designed to assist in
                                                                                                                           characterizing the measurement element over a desired
With a 10x gain on the voltage and current channel the                                                                     temperature range. Once a temperature characteriza-
                                                                                                                           tion is performed, the temperature sensor can then be
maximum input signal is 250 mVP. (See Section 5.1 An-                                                                      utilized to assist in compensating for temperature drift.
alog Inputs on page 16.) To prevent over-driving the                                                                       Temperature measurements are performed during con-
                                                                                                                           tinuous conversions and stored in the Temperature
channel inputs, the maximum rated rms input levels will                                                                    Register. The Temperature Register (T) default is Cel-
                                                                                                                           sius scale (oC). The Temperature Gain Register (Tgain)
register 0.6 in VRMS and IRMS by design. Therefore the                                                                     and Temperature Offset Register (Toff) are constant val-
voltage level at the channel inputs will be 150 mV rms                                                                     ues allowing for temperature scale conversions.

when the maximum rated levels on the power lines are

250 V rms and 20 A rms.

Solving for PulseRate using the transfer function:

PulseRate    =  -------------------F----R-----E----Q-----P----------V-----R-----E----F----I--N-----2--------------------

                VIN VGAIN IIN IGAIN PF

Therefore with PF = 1 and:

                     VIN = 220V ((150mV) / (250V)) = 132mV
                      IIN = 15A ((150mV) / (20A)) = 112.5mV

the pulse rate is:

PulseRate = 0----.-1----3---2-------1---1-0--0-0---------0-2--.-.-1-5--1-2--2----5---------1----0-- = 420.8754Hz

and the PulseRateE Register is set to:

PulseRateE   =  --------P----u---l-s---e---R----a---t-e---------  =  0.2104377
                (MCLK / K) / 2048

with MCLK = 4.096 MHz and K = 1.

DS678PP1                                                                                                                   19
                                                                                                                                         CS5463

The temperature update rate is a function of the number                                      XOUT
of ADC samples. With MCLK = 4.096 MHz and K = 1                                                                C1
the update rate is:

                            ------2---2--4---0----s--a---m----p--l-e---s------  =  0.56 sec
                            (MCLK / K) / 1024
                                                                                                                   Oscillator
                                                                                                                     Circuit

The Cycle Count Register (N) must be set to a value                                             XIN                C2
greater then one. Status bit TUP in the Status Register,                                     DGND                       C1 = C2 = 22 pF
indicates when the Temperature Register is updated.
                                                                                                          Figure 10. Oscillator Connection
The Temperature Offset Register sets the zero-degree
measurement. To improve temperature measurement                                              5.9 System Initialization
accuracy, the zero-degree offset may need to be adjust-
ed after the CS5463 is initialized. Temperature offset                                       Upon powering up, the digital circuitry is held in reset
calibration is achieved by adjusting the Temperature                                         until the analog voltage reaches 4.0 V. At that time, an
Offset Register (Toff) by the differential temperature                                       eight XIN clock period delay is enabled to allow the os-
(T) measured from a calibrated digital thermometer                                           cillator to stabilize. The CS5463 will then initialize.
and the CS5463 temperature sensor. A one degree ad-
justment to the Temperature Register (T) is achieved by                                      A hardware reset is initiated when the RESET pin is as-
adding 2.737649x10-4 to the Temperature Offset Regis-                                        serted with a minimum pulse width of 50 ns. The RE-
ter (Toff). Therefore,                                                                       SET signal is asynchronous, with a Schmitt Trigger
                                                                                             input. Once the RESET pin is de-asserted, an eight XIN
                   Toff = Toff + (T 2.737649  104)                                        clock period delay is enabled.

if Toff = -0.09104831 and T = -7.0 (oC), then                                                A software reset is initiated by writing the command
                                                                                             0x80. After a hardware or software reset, the internal
    Toff = 0.09104831 + (7.0 2.737649  104) = 0.09296466                              registers (some of which drive output pins) will be reset
                                                                                             to their default values. Status bit DRDY in the Status
or 0xF419BC (2's compliment notation) is stored in the                                       Register, indicates the CS5463 is in its active state and
Temperature Offset Register (Toff).                                                          ready to receive commands.
To convert the Temperature Register (T) from a Celsius
scale (oC) to a Fahrenheit scale (oF) utilize the formula                                    5.10 Power-down States

                                     o F = 9-- ( oC + 17.7778 )                              The CS5463 has two power-down states, Stand-by and
                                             5                                               Sleep. In the stand-by state all circuitry except the volt-
                                                                                             age reference and crystal oscillator is turned off. To re-
Applying the above relationship to the CS5461A tem-                                          turn the device to the active state a power-up command
perature measurement algorithm                                                               is sent to the device.

    T  oF  =    9--    Tg  a  i      T  oC + Toff + (17.7778 2.737649  104)              In Sleep state all circuitry except the instruction decoder
                5                 n                                                          is turned off. When the power-up command is sent to
                                                                                             the device, a system initialization is performed (See
If Toff = -0.09296466 and Tgain = 23.799 for a Celsius                                       Section 5.9 System Initialization on page 20).
scale, then the modified values are Toff = -0.08809772
(0xF4B937) and Tgain = 42.8382 (0x55AD29) for a                                              5.11 Oscillator Characteristics
Fahrenheit scale.
                                                                                             XIN and XOUT are the input and output of an inverting
5.8 Voltage Reference                                                                        amplifier configured as an on-chip oscillator, as shown
                                                                                             in Figure 10. The oscillator circuit is designed to work
The CS5463 is specified for operation with a +2.5 V ref-                                     with a quartz crystal. To reduce circuit cost, two load ca-
erence between the VREFIN and AGND pins. To utilize                                          pacitors C1 and C2 are integrated in the device, from
the on-chip 2.5 V reference, connect the VREFOUT pin                                         XIN to DGND, and XOUT to DGND. PCB trace lengths
to the VREFIN pin of the device. The VREFIN can be
used to connect external filtering and/or references.

20                                                                                                                                       DS678PP1
                                                                 CS5463

should be minimized to reduce stray capacitance. To                   INTERRUPT HANDLER ROUTINE:
drive the device from an external clock source, XOUT
should be left unconnected while XIN is driven by the                4) Read the Status Register.
external circuitry. There is an amplifier between XIN and
the digital section which provides CMOS level signals.               5) Disable all interrupts.
This amplifier works with sinusoidal inputs so there are
no problems with slow edge times.                                    6) Branch to the proper interrupt service routine.

The CS5463 can be driven by an external oscillator                   7) Clear the Status Register by writing back the read
ranging from 2.5 to 20 MHz, but the K divider value must                value in step 4.
be set such that the internal MCLK will run somewhere
between 2.5 MHz and 5 MHz. The K divider value is set                8) Re-enable interrupt
with the K[3:0] bits in the Configuration Register. As an
example, if XIN = MCLK = 15 MHz, and K is set to 5,                  9) Return from interrupt service routine.
then DCLK is 3 MHz, which is a valid value for DCLK.
                                                                 This handshaking procedure ensures that any new in-
5.12 Event Handler                                               terrupts activated between steps 4 and 7 are not lost
                                                                 (cleared) by step 7.
The INT pin is used to indicate that an internal error or
event has taken place in the CS5463. Writing a logic 1           5.13 Serial Port Overview
to any bit in the Mask Register allows the corresponding
bit in the Status Register to activate the INT pin. The in-      The CS5463 incorporates a serial port transmit and re-
terrupt condition is cleared by writing a logic 1 to the bit     ceive buffer with a command decoder that interprets
that has been set in the Status Register.                        one-byte (8 bits) commands as they are received. There
                                                                 are four types of commands; instructions, synchroniz-
The behavior of the INT pin is controlled by the IMODE           ing, register writes and register reads (See Section 5.15
and IINV bits of the Configuration Register.                     Commands on page 23).

IMODE IINV   INT Pin                                             Instructions are one byte in length and will interrupt any
                                                                 instruction currently executing. Instructions do not affect
0         0  Active-low Level                                    register reads currently being transmitted.

0         1  Active-high Level                                   Synchronizing commands are one byte in length and
                                                                 only affect the serial interface. Synchronizing com-
1         0  Low Pulse                                           mands do not affect operations currently in progress.

1         1  High Pulse                                          Register writes must be followed by three bytes of data.
                                                                 Register reads can return up to four bytes of data.
              Table 4. Interrupt Configuration
                                                                 Commands and data are transferred most-significant bit
If the interrupt output signal format is set for either falling  (MSB) first. Figure 1 on page 12, defines the serial port
or rising edge, the duration of the INT pulse will be at         timing and required sequence necessary to write to and
least one DCLK cycle (DCLK = MCLK/K).                            read from the serial port receive and transmit buffer, re-
                                                                 spectively. While reading data from the serial port, com-
5.12.1 Typical Interrupt Handler                                 mands and data can be simultaneously written. Starting
                                                                 a new register read command while data is being read
The steps below show how interrupts can be handled.              will terminate the current read in progress. This is ac-
     INITIALIZATION:                                             ceptable if the remainder of the current read data is not
    1) All Status bits are cleared by writing 0xFFFFFF to        needed. During data reads, the serial port requires input
       the Status Register.                                      data. If a new command and data is not sent, SYNC0 or
    2) The condition bits which will be used to generate         SYNC1 must be sent.
       interrupts are then set to logic 1 in the Mask Reg-
       ister.                                                    5.13.1 Serial Port Interface
    3) Enable interrupts.
                                                                 The serial port interface is a "4-wire" synchronous serial
                                                                 communications interface. The interface is enabled to
                                                                 start excepting SCLKs when CS (Chip Select) is assert-
                                                                 ed. SCLK (Serial bit-clock) is a Schmitt-trigger input that
                                                                 is used to strobe the data on SDI (Serial Data In) into the
                                                                 receive buffer and out of the transmit buffer onto SDO
                                                                 (Serial Data Out).

DS678PP1                                                         21
                                                                                                             CS5463

If the serial port interface becomes unsynchronized with     registers in another page, the Page Register (address
respect to the SCLK input, any attempt to clock valid        0x1F) must be written with the desired page number.
commands into the serial interface may result in unex-
pected operation. The serial port interface must then be         0xFFF
re-initialized by one of the following actions:
                                                                        ROM              Pages
     - Drive the CS pin high, then low.                             2048 Words           0x40 - 0x7F

     - Hardware Reset (drive RESET pin low, for at           0x800
          least 10 s).                                      0x7FF

     - Issue the Serial Port Initialization Sequence,        0x400  Hardware Registers*  Pages
          which is 3 (or more) SYNC1 command bytes           0x3FF         32 Pages      0x20 - 0x3F
          (0xFF) followed by one SYNC0 command byte
          (0xFE).                                                   Software Register*   Pages
                                                                           32 Pages      0 - 0x1F
If a re-synchronization is necessary, it is best to re-ini-
tialize the part either by hardware or software reset        0x000
(0x80), as the state of the part may be unknown.
                                                             * Accessed using register read/write commands.
5.14 Register Paging

Read/write commands access one of the 32 registers
within a specified page. By default, Page = 0. To access

                                                                           Figure 11. CS5463 Memory Map

                                                             Example:
                                                             Reading register 6 in page 3.
                                                             1. Write 3 to page register with command and data:
                                                             0x7E 0x00 0x00 0x03
                                                             2. Read register 6 with command:
                                                             0x0C 0xFF 0xFF 0xFF

22                                                                                                           DS678PP1
                                                                                                    CS5463

5.15 Commands

All commands are 8-bits in length. Any byte that is not listed in this section is invalid. Commands that write to regis-
ters must be followed by 3 bytes of data. Commands that read data can be chained with other commands (e.g., while
reading data, a new command can be sent which can execute during the original read). All commands except reg-
ister reads, register writes, and SYNC0 & SYNC1 will abort any currently executing commands.

5.15.1 Start Conversions

B7 B6 B5 B4 B3 B2 B1 B0

1      1   1  0           C3  0  0    0

Initiates acquiring measurements and calculating results. The device has two modes of acquisition.

   C3         Modes of acquisition/measurement

              0 = Perform a single computation cycle

              1 = Perform continuous computation cycles

5.15.2 SYNC0 and SYNC1

B7 B6 B5 B4 B3 B2 B1 B0

1      1   1  1           1   1  1 SYNC

The serial port can be initialized by asserting CS or by sending three or more consecutive SYNC1 commands fol-
lowed by a SYNC0 command. The SYNC0 or SYNC1 can also be sent while sending data out.

SYNC          0 = Last byte of a serial port re-initialization sequence.
              1 = Used during reads and serial port initialization.

5.15.3 Power-up/Halt

B7 B6 B5 B4 B3 B2 B1 B0

1      0   1  0           0   0  0    0

If the device is powered-down, Power-Up/Halt will initiate a power on reset. If the part is already powered-on, all
computations will be halted.

5.15.4 Power-down and Software Reset

B7 B6 B5 B4 B3 B2 B1 B0

1      0   0  S1 S0           0  0    0

To conserve power the CS5463 has two power-down states. In stand-by state all circuitry, except the analog/digital
clock generators, is turned off. In the sleep state all circuitry, except the command decoder, is turned off. Bringing
the CS5463 out of sleep state requires more time than out of stand-by state, because of the extra time needed to
re-start and re-stabilize the analog oscillator.

   S[1:0]     Power-down state
              00 = Software Reset
              01 = Halt and enter stand-by power saving state. This state allows quick power-on
              10 = Halt and enter sleep power saving state.
              11 = Reserved

DS678PP1                                                                                                             23
                                                                                   CS5463

5.15.5 Register Read/Write

B7 B6 B5 B4 B3 B2 B1 B0
0 W/R RA4 RA3 RA2 RA1 RA0 0

The Read/Write informs the command decoder that a register access is required. During a read operation, the ad-

dressed register is loaded into an output buffer and clocked out by SCLK. During a write operation, the data is
clocked into an input buffer and transferred to the addressed register upon completion of the 24th SCLK.

    W/R      Write/Read control

             0 = Read

             1 = Write

    RA[4:0]  Register address bits (bits 5 through 1) of the read/write command.

    Register Page 0

    Address  RA[4:0]        Name         Description
        0    00000          Config       Configuration
        1    00001          IDCoff       Current DC Offset
        2    00010          Ign          Current Gain
        3    00011          VDCoff       Voltage DC Offset
        4    00100          Vgn          Voltage Gain
        5    00101          Cycle Count  Number of A/D conversions used in one computation cycle (N)).
        6    00110          PulseRateE   Sets the E1, E2 and E3 energy-to-frequency output pulse rate.
        7    00111          I            Instantaneous Current
        8    01000          V            Instantaneous Voltage
        9    01001          P            Instantaneous Power
        10   01010          Pactive      Active (Real) Power
        11   01011          IRMS         RMS Current
        12   01100                       RMS Voltage
        13   01101          VRMS         Ratio of line frequency to output word rate (OWR)
        14   01110                       Power Offset
        15   01111            (Epsilon)  Status
        16   10000          Poff         Current AC (RMS) Offset
        17   10001          Status       Voltage AC (RMS) Offset
        18   10010          IACoff       Operation Mode
        19   10011          VACoff       Temperature
        20   10100          Mode         Average Reactive Power
        21   10101          T            Instantaneous Reactive Power
        22   10101          QAVG         Peak Current
        23   10111          Q            Peak Voltage
        24   11000          IPeak        Reactive Power calculated from Power Triangle
        25   11001          VPeak        Power Factor
        26   11010          QTrig        Interrupt Mask
        27   11011          PF           Apparent Power
        28   11100          Mask         Control
        29   11101          S            Harmonic Active Power
        30   11110          Ctrl         Fundamental Active Power
        31   11111          PH           Fundamental Reactive Power / Page
                            PF
                            QF

    Note: For proper operation, do not attempt to write to unspecified registers.

24                                                                                 DS678PP1
                                                                                  CS5463

   Register Page 1

   Address  RA[4:0]  Name          Description
       2    00010                  Temperature Sensor Gain
       3    00011    TGain         Temperature Sensor Offset
                     Toff

   Register Page 3

   Address  RA[4:0]  Name          Description
       6    00110                  Voltage sag sample interval
       7    00111    VSAGDuration  Voltage sag level
       10   01010    VSAGLevel     Current fault sample interval
       11   01011    ISAGDuration  Current fault level
                     ISAGLevel

   Note: For proper operation, do not attempt to write to unspecified registers.

5.15.6 Calibration

B7 B6 B5 B4 B3 B2 B1 B0

1  1        0 CAL4 CAL3 CAL2 CAL1 CAL0

The CS5463 can perform system calibrations. Proper input signals must be applied to the current and voltage chan-
nel before performing a designated calibration.

CAL[4:0]*   Designates calibration to be performed
            01001 = Current channel DC offset
            01010 = Current channel DC gain
            01101 = Current channel AC offset
            01110 = Current channel AC gain
            10001 = Voltage channel DC offset
            10010 = Voltage channel DC gain
            10101 = Voltage channel AC offset
            10110 = Voltage channel AC gain
            11001 = Current and Voltage channel DC offset
            11010 = Current and Voltage channel DC gain
            11101 = Current and Voltage channel AC offset
            11110 = Current and Voltage channel AC gain

*For proper operation, values for CAL[4:0] not specified should not be used.

DS678PP1                                                                          25
                                                                                            CS5463

6. REGISTER DESCRIPTION

           1. "Default" = bit status after power-on or reset
           2. Any bit not labeled is Reserved. A zero should always be used when writing to one of these bits.

6.1 Page 0 Registers

6.1.1 Configuration Register ( Config )

     Address: 0

    23           22              21        20       19     18   17                           16
                                                          PC1  PC0                          Igain
    PC6          PC5    PC4                PC3      PC2
                                                           10    9                            8
    15           14              13        12       11      -    -                            -

    EWA          -               -         IMODE    IINV    2    1                            0
                                                           K2   K1                           K0
    7            6               5         4        3

    -            -               -         iCPU     K3

    Default = 0x000001

    PC[6:0]      Phase compensation. A 2's complement number which sets a delay in the voltage channel rel-
                 ative to the current channel. Default setting is 0000000 = 0.0215 degree phase delay at 60 Hz
                 (when MCLK = 4.096 MHz). See Section 7.2 Phase Compensation on page 38 for more infor-
                 mation.

    Igain        Sets the gain of the current PGA.

                 0 = Gain is 10 (default)

                 1 = Gain is 50

    EWA          Allows the E1 and E2 pins to be configured as open-collector output pins.
                 0 = Normal outputs (default)
                 1 = Only the pull-down device of the E1 and E2 pins are active

    IMODE, IINV  Interrupt configuration bits. Select the desired pin behavior for indication of an interrupt.
                 00 = Active-low level (default)
                 01 = Active-high level
                 10 = High-to-low pulse
                 11 = Low-to-high pulse

    iCPU         Inverts the CPUCLK clock. In order to reduce the level of noise present when analog signals
                 are sampled, the logic driven by CPUCLK should not be active during the sample edge.
                 0 = Normal operation (default)
                 1 = Minimize noise when CPUCLK is driving rising edge logic

    K[3:0]       Clock divider. A 4-bit binary number used to divide the value of MCLK to generate the internal
                 clock DCLK. The internal clock frequency is DCLK = MCLK/K. The value of K can range be-
                 tween 1 and 16. Note that a value of "0000" will set K to 16 (not zero). K = 1 at reset.

26                                                                                          DS678PP1
                                                                                  CS5463

6.1.2 Current and Voltage DC Offset Register ( IDCoff , VDCoff )

     Address: 1 (Current DC Offset); 3 (Voltage DC Offset)

MSB                                                                                   LSB

-(20) 2-1  2-2  2-3  2-4  2-5  2-6        2-7  ..... 2-17 2-18 2-19 2-20 2-21 2-22 2-23

     Default = 0x000000

     The DC Offset registers (IDCoff,VDCoff) are initialized to 0.0 on reset. When DC Offset calibration is performed, the
     register is updated with the DC offset measured over a computation cycle. DRDY will be set at the end of the
     calibration. This register may be read and stored for future system offset compensation. The value is represent-
     ed in two's complement notation and in the range of -1.0  IDCoff, VDCoff < 1.0, with the binary point to the right of
     the MSB. See Section 7.1.2.1 DC Offset Calibration Sequence on page 36 for more information.

6.1.3 Current and Voltage Gain Register ( Ign , Vgn )

     Address: 2 (Current Gain); 4 (Voltage Gain)

MSB                                                                                   LSB

21   20    2-1  2-2  2-3  2-4  2-5        2-6  ..... 2-16 2-17 2-18 2-19 2-20 2-21 2-22

     Default = 0x400000 = 1.000

     The gain registers (Ign,Vgn) are initialized to 1.0 on reset. When either a AC or DC Gain calibration is performed,
     the register is updated with the gain measured over a computation cycle. DRDY will be set at the end of the
     calibration. This register may be read and stored for future system gain compensation. The value is in the range
     0.0  Ign,Vgn < 3.9999, with the binary point to the right of the second MSB.

6.1.4 Cycle Count Register ( Cycle Count )

     Address: 5

MSB                                                                                   LSB

223 222 221 220 219 218 217 216 .....          26                 25  24  23  22  21  20

Default = 0x000FA0 = 4000

Cycle Count, denoted as N, determines the length of one computation cycle. During continuous conversions,
the computation cycle frequency is (MCLK/K)/(1024N). A one second computational cycle period occurs when
MCLK = 4.096 MHz, K = 1, and N = 4000.

6.1.5 PulseRateE Register ( PulseRateE )

     Address: 6

MSB                                                                                   LSB

-(20) 2-1  2-2  2-3  2-4  2-5  2-6        2-7  ..... 2-17 2-18 2-19 2-20 2-21 2-22 2-23

Default = 0x800000 = 1.00 (2 kHz @ 4.096 MHz MCLK)

PulseRateE sets the frequency of E1, E2, & E3 pulses. E1, E2, E3 frequency = (MCLK x PulseRateE) / 2048 at
full scale. For a 4 khz sample rate, the maximum pulse rate is 2 khz. The value is represented in two's comple-
ment notation and in the range is -1.0  PulseRateE < 1.0, with the binary point to the right of the MSB. Negative
values have the same effect as positive. See Section 5.5 Energy Pulse Output on page 17 for more information.

DS678PP1                                                                                  27
                                                                                             CS5463

6.1.6 Instantaneous Current, Voltage, and Power Registers ( I , V , P )

     Address: 7 (Instantaneous Current); 8 (Instantaneous Voltage); 9 (Instantaneous Power)

MSB                                                                                          LSB

-(20) 2-1  2-2  2-3  2-4  2-5  2-6  2-7         ..... 2-17 2-18 2-19 2-20 2-21 2-22 2-23

    I and V contain the instantaneous measured values for current and voltage, respectively. The instantaneous
    voltage and current samples are multiplied to obtain Instantaneous Power (P). The value is represented in two's
    complement notation and in the range of -1.0  I, V, P < 1.0, with the binary point to the right of the MSB.

6.1.7 Active (Real) Power Register ( PActive )

     Address: 10 (Active Power)

MSB                                                                                          LSB

-(20) 2-1  2-2  2-3  2-4  2-5  2-6  2-7         ..... 2-17 2-18 2-19 2-20 2-21 2-22 2-23

    The instantaneous power is averaged over each computation cycle (N conversions) to compute Active Power

    (PActive). The value will be within in the range of -1.0  PActive< 1.0. The value is represented in two's complement
    notation, with the binary point to the right of the MSB.

6.1.8 RMS Current & Voltage Registers ( IRMS , VRMS )

     Address: 11 (IRMS); 12 (VRMS)

MSB                                                                                          LSB

2-1  2-2   2-3  2-4  2-5  2-6  2-7  2-8         ..... 2-18 2-19 2-20 2-21 2-22 2-23 2-24

     IRMS and VRMS contain the Root Mean Square (RMS) values of I and V, calculated each computation cycle. The
     value is represented in unsigned binary notation and in the range of 0.0  IRMS, VRMS < 1.0, with the binary point
     to the left of the MSB.

6.1.9 Epsilon Register (  )

     Address: 13

MSB                                                                                          LSB

-(20) 2-1  2-2  2-3  2-4  2-5  2-6  2-7         ..... 2-17 2-18 2-19 2-20 2-21 2-22 2-23

    Default = 0x01999A = 0.0125 sec

    Epsilon () is the ratio of the input line frequency to the sample frequency of the ADC (See Section 5.4 Perform-

    ing Measurements on page 16). Epsilon is either written to the register, or measured during conversions. The

    value is represented in two's complement notation and in the range of -1.0   < 1.0, with the binary point to the

    right of the MSB. Negative values have no significance.

28                                                                                           DS678PP1
                                                                                              CS5463

6.1.10 Power Offset Register ( Poff )

     Address: 14

MSB                                                                                           LSB

-(20) 2-1  2-2  2-3  2-4  2-5          2-6  2-7  ..... 2-17 2-18 2-19 2-20 2-21 2-22 2-23

Default = 0x000000

Power Offset (Poff) is added to the instantaneous power being accumulated in the Pactive register, and can be
used to offset contributions to the energy result that are caused by undesirable sources of energy that are in-
herent in the system. The value is represented in two's complement notation and in the range of -1.0  Poff < 1.0,
with the binary point to the right of the MSB.

6.1.11 Status Register and Mask Register ( Status , Mask )

     Address: 15 (Status Register); 26 (Mask Register)

  23         22        21                20         19            18   17                      16
DRDY                                   CRDY                           IOR                     VOR
             14        13                           11            10
  15       IROR      VROR                12      IFAULT         VSAG    9                       8
                                       EOR
   7         6          5                            3             2    1                       0
TUP       TOD                            4        IOD           LSD  FUP                      IC
                                       VOD

Default = 0x000001 (Status Register), 0x000000 (Mask Register)

The Status Register indicates status within the chip. In normal operation, writing a '1' to a bit will cause the bit
to reset. Writing a '0' to a bit will not change it's current state.

The Mask Register is used to control the activation of the INT pin. Placing a logic '1' in a Mask bit will allow the
corresponding bit in the Status Register to activate the INT pin when the status bit is asserted.

DRDY            Data Ready. During conversions, this bit will indicate the end of computation cycles. For cali-
                brations, this bit indicates the end of a calibration sequence.

CRDY            Conversion Ready. Indicates a new conversion is ready. This will occur at the output word rate.

IOR             Current Out of Range. Set when the Instantaneous Current Register overflows.

VOR             Voltage Out of Range. Set when the Instantaneous Voltage Register overflows.

IROR            IRMS Out of Range. Set when the IRMS Register overflows.
VROR            VRMS Out of Range. Set when the VRMS Register overflows.
EOR             Energy Out of Range. Set when PACTIVE overflows.
FUP             Epsilon Updated. Indicates completion of a line frequency measurement and update of Epsilon.

IFAULT          Indicates a current fault has occurred. See Section 5.6 Sag and Fault Detect Feature on page
                19.

VSAG            Indicates a voltage sag has occurred. See Section 5.6 Sag and Fault Detect Feature on page
                19.

TUP             Temperature Updated. Indicates the Temperature Register has updated.

TOD             Modulator oscillation detected on the temperature channel. Set when the modulator oscillates
                due to an input above full scale.

DS678PP1                                                                                           29
                                                                                      CS5463

    VOD (IOD)       Modulator oscillation detected on the voltage (current) channel. Set when the modulator oscil-
                    lates due to an input above full scale. The level at which the modulator oscillates is significantly
    LSD             higher than the voltage channel's differential input voltage (current) range.
    IC
                    Note: The IOD and VOD bits may be `falsely' triggered by very brief voltage spikes from the
                            power line. This event should not be confused with a DC overload situation at the inputs,
                            when the IOD and VOD bits will re-assert themselves even after being cleared, multiple
                            times.

                    Low Supply Detect. Set when the voltage at the PFMON pin falls below the low-voltage thresh-
                    old (PMLO), with respect to AGND pin. The LSD bit cannot be reset until the voltage at PFMON
                    pin rises back above the high-voltage threshold (PMHI).

                    Invalid Command. Normally logic 1. Set to logic 0 if an invalid command is received or the Sta-
                    tus Register has not been successfully read.

6.1.12 Current and Voltage AC Offset Register ( VACoff , IACoff )

     Address: 16 (Current AC Offset); 17 (Voltage AC Offset)

MSB                                                                                       LSB

-(20) 2-1      2-2      2-3  2-4      2-5  2-6       2-7  ..... 2-17 2-18 2-19 2-20 2-21 2-22 2-23

    Default = 0x000000

    The AC Offset Registers (VACoff, IACoff) are initialized to zero on reset, allowing for uncalibrated normal operation.
    AC Offset Calibration updates these registers. This sequence lasts approximately (6N + 30) ADC cycles (where
    N is the value of the Cycle Count Register). DRDY will be asserted at the end of the calibration. These values
    may be read and stored for future system AC offset compensation. The value is represented in two's comple-
    ment notation in the range of -1.0  VACoff, IACoff < 1.0, with the binary point to the right of the MSB

6.1.13 Operational Mode Register ( Mode )

     Address: 18

     23             22            21            20        19              18  17      16

      15        14             13               12        11              10  9       8

       7         6              5                                             E2MODE  XVDEL
    XIDEL      IHPF          VHPF
                                                4         3               2   1         0
                                                                                      AFC
                                                IIR       E3MODE1 E3MODE0     POS

    Default = 0x000000

    E2MODE          E2 Output Mode
                    0 = Sign of Active Power (default)
                    1 = Apparent Power

    XVDEL           Enables an extra sample of voltage channel delay. XVDEL and XIDEL can not be enabled at
                    the same time.

    XIDEL           Enables an extra sample of current channel delay. XVDEL and XIDEL can not be enabled at
                    the same time.

    IHPF            Enables the High-pass Filter on the current channel.
                    0 = High-pass filter disabled (default)
                    1 = High-pass filter enabled

30                                                                                    DS678PP1
                                                                                 CS5463

VHPF            Enables the High-pass Filter on the voltage channel.
                0 = High-pass filter disabled (default)
IIR             1 = High-pass filter enabled
E3MODE1:0
                Note: When either IHPF or VHPF are enabled, but not both, an all pass filter is applied to the
POS                    opposite channel for phase-matching.
AFC
                Enables the IIR compensation filters.
                0 = IIR compensation filters enabled (default)
                1 = IIR compensation filters disabled

                E3 Output Mode
                00 = Reactive Power (default)
                01 = PFMON
                10 = Voltage sign
                11 = Apparent Power

                Positive Energy Only. Negative energy pulses on E1 are suppressed. However, it will NOT sup-
                press negative P register results.

                Enables automatic line frequency measurement and sets the frequency of the local sine/cosine
                generator used in fundamental/harmonic measurements. When AFC is enabled, the Epsilon
                register will be updated periodically.

6.1.14 Temperature Register ( T )

     Address: 19

MSB                                                                              LSB

-(27) 26   25   24   23   22       21   20   ..... 2-10 2-11 2-12 2-13 2-14 2-15 2-16

T contains measurements from the on-chip temperature sensor. Measurements are performed during continu-
ous conversions, with the default the Celsius scale (oC). The value is represented in two's complement notation

and in the range of -128.0  T < 128.0, with the binary point to the right of the eighth MSB.

6.1.15 Average and Instantaneous Reactive Power Register ( QAVG , Q )

     Address: 20 (Average Reactive Power) and 21 (Instantaneous Reactive Power)

MSB                                                                              LSB

-(20) 2-1  2-2  2-3  2-4  2-5      2-6  2-7  ..... 2-17 2-18 2-19 2-20 2-21 2-22 2-23

The Instantaneous Reactive Power (Q) is the product of the voltage, shifted 90 degrees, and the current. The

Average Reactive Power (QAVG) is Q averaged over N samples. The results are signed values with. The value
is represented in two's complement notation and in the range of -1.0 < Q, QAVG< 1.0, with the binary point to the
right of the MSB.

6.1.16 Peak Current and Peak Voltage Register ( Ipeak , Vpeak )

     Address: 22 (Peak Currect) and 23 (Peak Voltage)

MSB                                                                              LSB

-(20) 2-1  2-2  2-3  2-4  2-5      2-6  2-7  ..... 2-17 2-18 2-19 2-20 2-21 2-22 2-23

The Peak Current (Ipeak) and Peak Voltage (Vpeak) registers contain the instantaneous current and voltage with
the greatest magnitude detected during the last computation cycle. The value is represented in two's comple-

ment notation and in the range of -1.0  Ipeak, Vpeak < 1.0, with the binary point to the right of the MSB.

DS678PP1                                                                         31
                                                CS5463

6.1.17 Reactive Power Register ( QTrig )

     Address: 24

MSB                                             LSB

    0  2-1  2-2  2-3  2-4  2-5        2-6  2-7  ..... 2-17 2-18 2-19 2-20 2-21 2-22 2-23

       The Reactive Power (QTrig) is calculated using trigonometric identities. (See Section 4.3 Power Measurements
       on page 14). The value is represented in unsigned notation and in the range of 0  S < 1.0, with the binary point

       to the right of the MSB.

6.1.18 Power Factor Register ( PF )

     Address: 25

MSB                                             LSB

-(20) 2-1   2-2  2-3  2-4  2-5        2-6  2-7  ..... 2-17 2-18 2-19 2-20 2-21 2-22 2-23

    Power Factor is calculated by dividing the Active (Real) Power by Apparent Power. The value is represented in
    two's complement notation and in the range of -1.0  PF< 1.0, with the binary point to the right of the MSB.

6.1.19 Apparent Power Register ( S )

     Address: 27

MSB                                             LSB

    0  2-1  2-2  2-3  2-4  2-5        2-6  2-7  ..... 2-17 2-18 2-19 2-20 2-21 2-22 2-23

       Apparent power (S) is the product of the VRMS and IRMS, The value is represented in unsigned notation and in
       the range of 0  S < 1.0, with the binary point to the right of the MSB.

32                                              DS678PP1
                                                                                CS5463

6.1.20 Control Register ( Ctrl )

           Register Address: 28

     23         22            21            20       19           18     17     16

     15         14            13            12       11           10     9      8

                                                                                STOP

     7          6             5             4        3            2      1      0

                                       INTOD                      NOCPU  NOOSC

Default = 0x000000

STOP            Terminates the auto-boot sequence.
                0 = Normal (default)
                1 = Stop sequence

INTOD           Converts INT output pin to an open drain output.
                0 = Normal (default)
                1 = Open drain

NOCPU           Saves power by disabling the CPUCLK pin.
                0 = Normal (default)
                1 = Disables CPUCLK

NOOSC           Saves power by disabling the crystal oscillator.
                0 = Normal (default)
                1 = Disabling oscillator circuit

6.1.21 Harmonic Active Power Register ( PH )

     Address: 29

MSB                                                                                 LSB

-(20) 2-1  2-2      2-3  2-4      2-5  2-6      2-7  ..... 2-17 2-18 2-19 2-20 2-21 2-22 2-23

The Harmonic Active Power (PH) is calculated by subtracting the Fundamental Active Power from the Active
(Real) Power. The value is represented in two's complement notation and in the range of -1.0  PH < 1.0, with

the binary point to the right of the MSB.

6.1.22 Fundamental Active Power Register ( PF )

     Address: 30

MSB                                                                                 LSB

-(20) 2-1  2-2      2-3  2-4      2-5  2-6      2-7  ..... 2-17 2-18 2-19 2-20 2-21 2-22 2-23

The Fundamental Active Power (PF) is calculated by performing a discrete Fourier transform (DFT) at the rele-
vant frequency on the V and I channels. The results are multiplied to yield fundamental power. The value is rep-

resented in two's complement notation and in the range of -1.0  PH < 1.0, with the binary point to the right of
the MSB.

DS678PP1                                                                              33
                                                                  CS5463

6.1.23 Fundamental Reactive Power Register ( QH )
     Address: 31 (read only)

MSB                                                               LSB

-(20) 2-1   2-2  2-3           2-4  2-5  2-6  2-7  ..... 2-17 2-18 2-19 2-20 2-21 2-22 2-23

    Fundamental Reactive Power (QH) is calculated by performing a discrete Fourier transform (DFT) at the relevant
    frequency on the V and I channels. The value is represented in two's complement notation and in the range of

    -1.0  QH < 1.0, with the binary point to the right of the MSB.

6.1.24 Page Register

     Address: 31 (write only)

MSB                                      LSB

    26  25  24   23            22   21   20

     Default = 0x00
     Determines which register page the serial port will access.

6.2 Page 1 Registers

6.2.1 Temperature Gain Register ( TGain )

     Address: 2

MSB                                                               LSB

    26  25  24   23            22   21   20   2-1  .....          2-11 2-12 2-13 2-14 2-15 2-16 2-17

    Default = 0x34E2E7 = 26.443169

    Sets the temperature channel gain. Temperature gain (TGain) is utilized to convert from one temperature scale
    to another. The Celsius scale (oC) is the default. Values will be within in the range of 0  TGain < 128. The value
    is represented in unsigned notation, with the binary point to the right of bit 7th MSB. See Section 5.7 On-chip

    Temperature Sensor on page 19.

6.2.2 Temperature Offset Register ( TOff )

     Address: 3

MSB                                                               LSB

-(20) 2-1   2-2  2-3           2-4  2-5  2-6  2-7  ..... 2-17 2-18 2-19 2-20 2-21 2-22 2-23

    Default = 0xF3E7D0 = -0.094488

    Temperature offset (Toff) is used to remove the temperature channel's offset at the zero degree reading. Values
    are represented in two's complement notation and in the range of -1.0  Toff < 1.0, with the binary point to the

    right of the MSB.

34                                                                DS678PP1
                                                                                        CS5463

6.3 Page 3 Registers

6.3.1 Voltage Sag and Current Fault Duration Registers ( VSAGDuration , ISAGDuration )

     Address: 6 (Voltage Sag Duration); 10 (Current Fault Duration)

MSB                                                                                         LSB

0    222 221 220 219 218 217 216 .....    26  25  24  23                       22       21  20

Default = 0x000000

Voltage Sag Duration (VSAGDuration) and Current Fault Duration (ISAGDuration) defines the number of instanta-
neous measurements utilized to determine a sag event. Setting these register to zero will disable this feature.
The value is represented in unsigned notation. See Section 5.6 Sag and Fault Detect Feature on page 19.

6.3.2 Voltage Sag and Current Fault Level Registers ( VSAGLevel , ISAGLevel )
    Address: 7 (Voltage Sag Level ); 11 (Current Fault Level )

MSB                                                                                         LSB

0    2-1  2-2  2-3    2-4  2-5  2-6  2-7  ..... 2-17 2-18 2-19 2-20 2-21 2-22 2-23

Default = 0x000000

Voltage Sag Level (VSAGLevel) and Current Fault Level (ISAGLevel) defines the voltage level that the magnitude
of input samples, averaged over the sag duration, must fall below in order to register a sag/fault condition. These
value are represented in unsigned notation and in the range of 0  VSAGLevel < 1.0, with the binary point to the
right of the third MSB. See Section 5.6 Sag and Fault Detect Feature on page 19.

DS678PP1                                                                                        35
                                                                                                              CS5463

7. SYSTEM CALIBRATION                                         N + 30 conversion cycles to complete. For AC offset cal-
                                                              ibrations, the sequence takes at least 6N + 30 ADC cy-
7.1 Channel Offset and Gain Calibration                       cles to complete, (about 6 computation cycles). As N is
                                                              increased, the accuracy of calibration results will in-
The CS5463 provides digital DC offset and gain com-           crease.
pensation that can be applied to the instantaneous volt-
age and current measurements, and AC offset                   7.1.2 Offset Calibration Sequence
compensation to the voltage and current RMS calcula-
tions.                                                        For DC and AC offset calibrations, the VIN pins of the
                                                              voltage and IIN pins of the current channels should be
Since the voltage and current channels have indepen-          connected to their ground reference level. (see Figure
dent offset and gain registers, system offset and/or          13.)
gain can be performed on either channel without the
calibration results from one channel affecting the oth-              External
er.                                                                  Connections

The computational flow of the calibration sequences are                                        +                                     +
illustrated in Figure 12. The flow applies to both the volt-
age channel and current channel.                                                   AIN+

7.1.1 Calibration Sequence                                        0V +-                           XGAIN

The CS5463 must be operating in its active state and                               AIN-        -                                     -
ready to accept valid commands. Refer to Section Sec-
tion 5.15 Commands on page 23. The calibration algo-              CM +-
rithms are dependent on the value N in the Cycle Count
Register (see Figure 12). Upon completion, the results                Figure 13. System Calibration of Offset
of the calibration are available in their corresponding
register. The DRDY bit in the Status Register will be set.    The AC offset registers must be set to the default
If the DRDY bit is to be output on the INT pin, then          (0x000000).
DRDY bit in the Mask Register must be set. The initial
values in the calibration registers do affect the results of  7.1.2.1 DC Offset Calibration Sequence
the calibration results.
                                                              Channel gain should be set to 1.0 when performing DC
7.1.1.1 Duration of Calibration Sequence                      offset calibration. Initiate a DC offset calibration. The DC
                                                              offset registers are updated with the negative of the av-
The value of the Cycle Count Register (N) determines          erage of the instantaneous samples taken over a com-
the number of conversions performed by the CS5463             putational cycle. Upon completion of the DC offset
during a given calibration sequence. For DC offset and        calibration the DC offset is stored in the corresponding
gain calibrations, the calibration sequence takes at least    DC offset register. The DC offset value will be added to

                                                              to V*, I* Registers

    In  Modulator  Filter  ++                                                      N     N       +  +        VRMS*, IRMS*
                                                                                                               Registers
                                         X                        X
                                       Gain*
                           +                                                                            +

                           DC Offset*                         N                                   AC Offset*

                                       Inverse                N                               -1 X

                   -1 X

                                                                                          0.6
                                                                                         RMS

                                                                                               * Denotes readable/writable register

                               Figure 12. Calibration Data Flow

36                                                                                                            DS678PP1
                                                                                                                                 CS5463

each instantaneous measurement to nullify the DC                A typical rms calibration value which allows for reason-
component present in the system during conversion               able over-range margin would be 0.6 or 60% of the volt-
commands.                                                       age and current channel's maximum input voltage level.

7.1.2.2 AC Offset Calibration Sequence                          Two examples of AC gain calibration and the updated
                                                                digital output codes of the channel's instantaneous data
Corresponding offset registers IACoff and/or VACoff             registers are shown in Figures 15 and 16. Figure 16
should be cleared prior to initiating AC offset calibra-
tions. Initiate an AC offset calibration.The AC offset reg-                       Before AC Gain Calibration (Vgn Register = 1)
isters are updated with an offset value that reflects the
RMS output level. Upon completion of the AC offset cal-                      250 mV                                   0.9999...
ibration the AC offset is stored in the corresponding AC        Sinewave 230 mV                                       0.92
offset register. The AC offset register value is subtract-
ed from each successive VRMS and IRMS calculation.                 INPUT 0 V                                              Instantaneous Voltage
                                                                  SIGNAL                                                       Register Values
7.1.3 Gain Calibration Sequence
                                                                -230 mV                                                                          -0.92
When performing gain calibrations, a reference signal           -250 mV                                                                         -1.0000...
should be applied to the VIN pins of the voltage and
IIN pins of the current channels that represents the de-                            VRMS Register = 230/2 x 1/250  0.65054
sired maximum signal level. Figure 14 shows the basic
setup for gain calibration.                                     After AC Gain Calibration (Vgn Register changed to approx. 0.9223)

                                                                            250 mV                                    0.92231
                                                                Sinewave 230 mV                                       0.84853

                   External                                      INPUT                                                           Instantaneous Voltage
                   Connections                                  SIGNAL 0 V                                                           Register Values

                                +         +                     -230 mV                                               -0.84853
                                                                -250 mV                                               -0.92231

Reference      +-  IN+                                                               VRMS Register = 0.600000
   S ig n a l
                                   XGAIN

                                -         -                     Figure 15. Example of AC Gain Calibration

CM +-              IN-

                                                                Before AC Gain Calibration (Vgain Register = 1)

         Figure 14. System Calibration of Gain.                          250 mV                                       0.9999...
                                                                         230 mV                                       0.92
For gain calibrations, there is an absolute limit on the        DC Signal
RMS voltage levels that are selected for the gain cali-          INPUT 0 V                                                Instantaneous Voltage
bration input signals. The maximum value that the gain          SIGNAL                                                         Register Values
registers can attain is 4. Therefore, if the signal level of
the applied input is low enough that it causes the              -250 mV                                               -1.0000...
CS5463 to attempt to set either gain register higher than
4, the gain calibration result will be invalid and all                               VRMS  Register  =  230  =  0.92
CS5463 results obtained while performing measure-                                                       250
ments will be invalid.
                                                                After AC Gain Calibration (Vgain Register changed to approx. 0.65217)
If the channel gain registers are initially set to a gain oth-
er then 1.0, AC gain calibration should be used.                          250 mV                                      0.65217
                                                                          230 mV                                      0.6000
7.1.3.1 AC Gain Calibration Sequence                            DC Signal
                                                                  INPUT 0 V                                              Instantaneous Voltage
The corresponding gain register should be set to 1.0,            SIGNAL                                                       Register Values
unless a different initial gain value is desired. Initiate an
AC gain calibration. The AC gain calibration algorithm          -250 mV                                               -0.65217
computes the RMS value of the reference signal applied
to the channel inputs. The RMS register value is then di-                            VRMS Register = 0.600000
vided into 0.6 and the quotient is stored in the corre-
sponding gain register. Each instantaneous                      Figure 16. Example of AC Gain Calibration
measurement will be multiplied by its corresponding AC
gain value.                                                     shows that a positive (or negative) DC level signal can
                                                                be used even though an AC gain calibration is being ex-
                                                                ecuted.

DS678PP1                                                                                                                                                    37
                                                             CS5463

However, an AC signal cannot be used for DC gain cal-           can be accomplished by restoring zero to the AC off-
ibration.                                                       set register and then perform an AC offset calibration
                                                                sequence. The adjustment could also be done by
7.1.3.2 DC Gain Calibration Sequence                            multiplying the AC offset register value that was cal-
                                                                culated in step 2 by the gain calculated in step 3 and
Initiate a DC gain calibration. The corresponding gain          updating the AC offset register with the product.
register is restored to default (1.0). The DC gain calibra-
tion averages the channel's instantaneous measure-           7.2 Phase Compensation
ments over one computation cycle (N samples). The
average is then divided into 1.0 and the quotient is         The CS5463 is equipped with phase compensation to
stored in the corresponding gain register                    cancel out phase shifts introduced by the measurement
                                                             element. Phase Compensation is set by bits PC[6:0] in
After the DC gain calibration, the instantaneous register    the Configuration Register.
will read at full-scale whenever the DC level of the input
signal is equal to the level of the DC calibration signal    The default value of PC[6:0] is zero. With
applied to the inputs during the DC gain calibration.The     MCLK = 4.096 MHz and K = 1, the phase compensa-
HPF option should not be enabled if DC gain calibration      tion has a range of 2.8 degrees when the input signals
is utilized.                                                 are 60 Hz. Under these conditions, each step of the
                                                             phase compensation register (value of one LSB) is ap-
7.1.4 Order of Calibration Sequences                         proximately 0.04 degrees. For values of MCLK other
                                                             than 4.096 MHz, the range and step size should be
1. If the HPF option is enabled, then any DC component       scaled by 4.096 MHz/(MCLK/K). For power line fre-
   that may be present in the selected signal path will be   quencies other than 60Hz, the values of the range and
   removed and a DC offset calibration is not required.      step size of the PC[6:0] bits can be determined by con-
   However, if the HPF option is disabled the DC offset      verting the above values from angular measurement
   calibration sequence should be performed.                 into the time domain (seconds), and then computing the
                                                             new range and step size (in degrees) with respect to the
   When using high-pass filters, it is recommended that      new line frequency.
   the DC Offset register for the corresponding channel
   be set to zero. When performing DC offset calibra-        7.3 Active Power Offset
   tion, the corresponding gain channel should be set to
   one.                                                      The Power Offset Register can be used to offset system
                                                             power sources that may be resident in the system, but
2. If there is an AC offset in the VRMS or IRMS calcula-     do not originate from the power line signal. These sourc-
   tion, then the AC offset calibration sequence should      es of extra energy in the system contribute undesirable
   be performed.                                             and false offsets to the power and energy measurement
                                                             results. After determining the amount of stray power, the
3. Perform the gain calibration sequence.                    Power Offset Register can be set to cancel the effects
                                                             of this unwanted energy.
4. Finally, if an AC offset calibration was performed
   (step 2), then the AC offset may need to be adjusted
   to compensate for the change in gain (step 3). This

38                                                           DS678PP1
                                                             CS5463

8. AUTO-BOOT MODE USING E2PROM                               commands/data will determine the CS5463's exact op-
                                                             eration, when the auto-boot initialization sequence is
When the CS5463 MODE pin is asserted (logic 1), the          running. Any of the valid commands can be used.
CS5463 auto-boot mode is enabled. In auto-boot mode,
the CS5463 downloads the required commands and               8.2 Auto-boot Data for E2PROM
register data from an external serial E2PROM, allowing
the CS5463 to begin performing energy measurements.          Below is an example code set for an auto-boot se-
                                                             quence. This code is written into the E2PROM by the us-
8.1 Auto-boot Configuration                                  er. The serial data for such a sequence is shown below
                                                             in single-byte hexidecimal notation:
A typical auto-boot serial connection between the
CS5463 and a E2PROM is illustrated in Figure 17. In au-           -64 00 00 60
to-boot mode, the CS5463's CS and SCLK are config-                  Write Operation Mode Register, turn high-pass
ured as outputs. The CS5463 asserts CS (logic 0),                   filters on.
provides a clock on SCLK, and sends a read command
to the E2PROM on SDO. The CS5463 reads the us-                    -44 7F C4 A9
er-specified commands and register data presented on                Write value of 0x7FC4A9 to Current Gain
the SDI pin. The E2PROM's programmed data is utilized               Register.
by the CS5463 to change the designated registers' de-
fault values and begin registering energy.                        -48 FF B2 53
                                                                    Write value of 0xFFB253 to Voltage Gain
     VD+                EOUT1  Mech. Counter     EEPROM             Register.
5K                      EOUT2          or
                                              SCK                 -74 00 00 04
          CS5463               Stepper Motor  SO                    Unmask bit #2 (LSD) in the Mask Register.
                                              SI
                         SCLK    5K           CS                  -E8
                                                                    Start continuous conversions
                SDI
                                                                  -78 00 01 00
                SDO                                                 Write STOP bit to Control Register, to terminate
                                                                    auto-boot initialization sequence.
          MODE  CS
                                                             8.3 Which E2PROMs Can Be Used?
                                Connector to Calibrator
                                                             Several industry-standard serial E2PROMs that will suc-
Figure 17. Typical Interface of E2PROM to CS5463             cessfully run auto-boot with the CS5461A are listed be-
                                                             low:
Figure 17 also shows the external connections that
would be made to a calibrator device, such as a PC or         Atmel AT25010, AT25020 or AT25040
custom calibration board. When the metering system is         National Semiconductor NM25C040M8 or NM25020M8
installed, the calibrator would be used to control calibra-   Xicor X25040SI
tion and/or to program user-specified commands and           These types of serial E2PROMs expect a specific 8-bit
calibration values into the E2PROM. The user-specified       command (00000011) in order to perform a memory
                                                             read. The CS5461A has been hardware programmed to
                                                             transmit this 8-bit command to the E2PROM at the be-
                                                             ginning of the auto-boot sequence.

DS678PP1                                                     39
                                                                                                                                   CS5463

9. BASIC APPLICATION CIRCUITS                                        Figure 19 shows the same single-phase, two-wire sys-
                                                                     tem with complete isolation from the power lines. This
Figure 18 shows the CS5463 configured to measure                     isolation is achieved using three transformers: a general
power in a single-phase, 2-wire system while operating               purpose transformer to supply the on-board DC power;
in a single-supply configuration. In this diagram, a shunt           a high-precision, low-impedance voltage transformer,
resistor is used to sense the line current and a voltage             with very little roll-off/phase-delay, to measure voltage;
divider is used to sense the line voltage. In this type of           and a current transformer to sense the line current.
shunt-resistor configuration, the common-mode level of
the CS5466 must be referenced to the line side of the                Figure 20 shows a single-phase, 3-wire system. In
power line. This means that the common-mode poten-                   many 3-wire residential power systems within the Unit-
tial of the CS5463 will track the high-voltage levels, as            ed States, only the two line terminals are available (neu-
well as low-voltage levels, with respect to earth ground.            tral is not available). Figure 21 shows the CS5463
Isolation circuitry is required when an earth-ground-ref-            configured to meter a three-wire system with no neutral
erenced communication interface is connected.                        available.

                                                                                                      5 k                    10 k

    N      120 VAC      L

                           500                      500                                    10

                                                    470 F           0.1 F                                       0.1 F
                                                                                  14
                           470 nF                                                                  3
                                                                               VA+              VD+

                                                                                       CS5463

                                                    CV-                      9 VIN+              PFMON 17
                                                                     CVdiff                     CPUCLK 2
                                                                                                                  4.096 MHz
                                                                                                   XOUT 1                   Optional
                                                                                                                              Clock
       R2           R1                                                                                                       Source

                                   R V-             CV+                                            XIN 24                                Serial
                                                                          10 VIN-                                                        Data
                                                                                                                                       Interface
                                                                              15 IIN-

                                     R I-           C I-                                        RESET 19
                           RShunt
                                                                     C Idiff                       CS 7           ISOLATION
                                      R
                                                I+  C I+                                          SDI 23
                                                                                                 SDO 6
                                                                              16 IIN+           SCLK 5

                                                                              12 VREFIN            INT 20
                                                                              11 VREFOUT            E2 22

                                                                                                          21

                                                                                                              E1
                                                            0.1 F

                                                                              AGND DGND

                                                                                       13       4

                           Note:                                                                                  Mech. Counter
                                Indicates common (floating) return.                                                       or

                                                                                                                  Stepper Motor

    Figure 18. Typical Connection Diagram (Single-phase, 2-wire Direct Connect to Power Line)

40                                                                                                                                 DS678PP1
                                                                                                                                                                           CS5463

              120 VAC                                                                                                               5 k              10 k

          N                     L   Voltage

                                    Transformer                  200  200                                         10

                                                     12 VAC                                         0.1F                                    0.1 F
                                                                                                              14
                                                     12 VAC                  200F                                               3
                                                                                                           VA+                VD+

                                                                                                                  CS5463

                                        M:1                                                         9 VIN+                 PFMON 17
                                                          1k                                                              CPUCLK 2
                                                                             R V+
                                                                                           C Vdiff                           XOUT 1          4.096 MHz

                                                     1k                      R V-                   10 VIN-                   XIN 24                 Optional
                                                                                                                                                      Clock
                                      Low Phase-Shift                                                                                                Source
                                    Potential Transformer

                                         N:1                            RI-                         15 IIN-                              19
                                                                                                                            RESET
                                       Current             1k                              C Idiff
                                    Transformer      RBurden                                                                             7
                                                                                                     16 IIN+                      CS                   Serial
                                                           1k                                                                                          Data
                                                                                                    12 VREFIN                            23          Interface
                                                                       RI+                          11 VREFOUT                   SDI

                                                                                   0.1 F                     AGND                       6
                                                                                                                   13           SDO
                                                                                                                              SCLK 5

                                                                                                                                 INT 20
                                                                                                                                   E2 22
                                                                                                                                   E1 21
                                                                                                                          DGND
                                                                                                                               4

                                                                                                                                             Mech. Counter
                                                                                                                                                    or

                                                                                                                                             Stepper Motor

Figure 19. Typical Connection Diagram (Single-phase, 2-wire Isolated from Power Line)

                       240 VAC                                                                                                               5 k            10 k

              120 VAC               120 VAC

L1                     N                         L2        500                             500                            10

                                                 470 nF                            470 F                0.1 F                                   0.1 F
                                                                                                                      14               3
                                Earth                                                                                               VD+
                                Ground                                                                             VA+

                                                                                                                          CS5463

                                                                                                             9 VIN+             PFMON 17
                                                                                                                               CPUCLK 2
                                                                                                                                    XOUT 1
                                R3           R4                                    CIdiff                                                            4.095 MHz

          R2  R1                                                                                           10 VIN-                   XIN 24                     Optional
                                                                                                             16 IIN+                                              Clock
                                                                 RBurden     1k                  R I+                           RESET 19                         Source
                                                                             1k                          C Idiff                      CS 7
                                                                                                 R I-        15 IIN-                 SDI 23                       Serial
                                                                                                 0.1 F                                                           Data
                                                                                                           12 VREFIN                SDO 6                       Interface
                                                                                                           11 VREFOUT             SCLK 5
                                                                                                                                                     Mech. Counter
                                                                                                                      AGND           INT 20                  or
                                                                                                                          13           E2 22
                                                                                                                                       E1 21         Stepper Motor
                                                                                                                              DGND
                                                                                                                                   4

                                Figure 20. Typical Connection Diagram (Single-phase, 3-wire)

DS678PP1                                                                                                                                                                   41
                                                                                                                                                           CS5463

                                                                                                                              5 k                    10 k

                              240 VAC          L2                            500                                      10
    L1                                                     1 k

                                               235 nF                    470 F                      0.1 F                                 0.1 F
                                                                                                                  14             3
                                                                                                                              VD+
                                                                                                               VA+

                                                                                                                      CS5463

                                       R1  R2                                    CV+                     9 VIN+             PFMON 17      4.096 MHz
                                                                                 CI+                 CVdiff                CPUCLK 2                  Optional
                                                                             R I+                                                                      Clock
                                                                                                                              XOUT 1                  Source
                                                                             R I-
                                                                R V-            0.1 F               10 VIN-                  XIN 24                              Serial
                                                                                                     16 IIN+                                                      Data
                                                                                                                                                                Interface
                                                                RBurden  1k                          CIdiff                 RESET 19      ISOLATION
                                                                         1k                                                       CS 7    Mech. Counter
                                                                                                       15 IIN-                   SDI 23           or
                                                                                                       12 VREFIN
                                                                                                       11 VREFOUT               SDO 6     Stepper Motor
                                                                                                                              SCLK 5
                                                                                                                  AGND
                                                                                                                      13         INT 20

                                                                                                                                   E2 22
                                                                                                                                   E1 21

                                                                                                                          DGND

                                                                                                                               4

                                                       Note:

                                                                Indicates common (floating) return.

    Figure 21. Typical Connection Diagram (Single-phase, 3-wire No Neutral Available)

42                                                                                                                                                         DS678PP1
                                                                                                 CS5463

10.PACKAGE DIMENSIONS

                                  24L SSOP PACKAGE DRAWING

      N

                                     D                                                     E 11

                       E                        A2  A

                                  e     b2                                                 END VIEW

                                     SIDE VIEW  A1

                                                                                        L

                                                       SE ATI NG
                                                         PLANE

12 3

      TOP VIEW

DIM             MIN       INCHES        MAX         MIN   MILLIMETERS                      MAX       NOTE
                            NOM         0.084        --         NOM                        2.13
A               --            --        0.010                      --                      0.25        2,3
                           0.006        0.074       0.05         0.13                      1.88         1
A1              0.002      0.068        0.015       1.62         1.73                      0.38         1
                              --        0.335       0.22           --                      8.50
A2              0.064      0.323        0.323       7.90         8.20                      8.20
                           0.307        0.220       7.40         7.80                      5.60
b               0.009      0.209        0.030       5.00         5.30                      0.75
                           0.026        0.041       0.55         0.65                      1.03
D               0.311       0.03                    0.63         0.75                       8
                              4          8                      4
E               0.291                                0

E1              0.197

e               0.022

L               0.025

                0

                                                                JEDEC #: MO-150

                                                    Controlling Dimension is Millimeters.

Notes: 3. "D" and "E1" are reference datums and do not included mold flash or protrusions, but do include mold
                mismatch and are measured at the parting line, mold flash or protrusions shall not exceed 0.20 mm per
                side.

           4. Dimension "b" does not include dambar protrusion/intrusion. Allowable dambar protrusion shall be
                0.13 mm total in excess of "b" dimension at maximum material condition. Dambar intrusion shall not
                reduce dimension "b" by more than 0.07 mm at least material condition.

           5. These dimensions apply to the flat section of the lead between 0.10 and 0.25 mm from lead tips.

DS678PP1                                                                                             43
11. ORDERING INFORMATION                                                             CS5463

                 Model    Temperature                                       Package
CS5463-IS                 -40 to +85 C                                  24-pin SSOP
CS5463-ISZ (lead free)

12. ENVIRONMENTAL, MANUFACTURING, & HANDLING INFORMATION

          Model Number  Peak Reflow Temp  MSL Rating*                    Max Floor Life
CS5463-IS                       240 C            2                         365 Days
CS5463-ISZ (lead free)          260 C            3                           7 Days

* MSL (Moisture Sensitivity Level) as specified by IPC/JEDEC J-STD-020.

13. REVISION HISTORY

Revision     Date                                                      Changes
    A1    MAR 2005      Advance Release
   PP1    AUG 2005      First preliminary release, updated with most-current characterization data.

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44                                                                       DS678PP1
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