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CPC7594BCTR

器件型号:CPC7594BCTR
厂商名称:CLARE
厂商官网:http://www.clare.com
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Line Card Access Switch

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CPC7594BCTR器件文档内容

                                                                                                             CPC7594

                                                                                                Line Card Access Switch

Features                                                                      Description

TTL logic level inputs for 3.3V logic interfaces                            The CPC7594 is a member of Clare's next generation
Smart logic for power up / hot plug state control                           Line Card Access Switch family. This monolithic 6-pole
Small 16-pin SOIC or 16-pin DFN Package                                     solid-state switch is available in either a 16-pin SOIC
DFN package printed-circuit board footprint is 60                           or a 16-pin DFN package. It provides the necessary
                                                                              functions to replace two 2-Form-C electro-mechanical
  percent smaller than the SOIC version, 70 percent                           relays used on traditional analog and contemporary
  smaller than 4th generation EMR solutions.                                  integrated voice and data (IVD) line cards found in
Monolithic IC reliability                                                   Central Office, Access, and PBX equipment. Because
Low matched RON                                                             this device contains solid state switches for tip and ring
Eliminates the need for zero cross switching                                line break, ringing injection/return and channel test
Flexible switch timing to transition from ringing mode                      access, it requires only a +5V supply for operation and
  to talk mode.                                                               TTL logic-level inputs for control.
Clean, bounce-free switching
Tertiary protection consisting of integrated current                        The CPC7594 is particularly designed for IVD line
  limiting, voltage clamping, and thermal shutdown for                        cards where an EMR is required for line test due to the
  SLIC protection                                                             high frequencies typical of ADSL but solid-state
5 V operation with power consumption < 10 mW                                switches are desired for switching and test-in
Intelligent battery monitor                                                 functions.
Latched logic-level inputs, no external drive circuitry
  required                                                                    The CPC7594xC logic differs from the CPC7594xA/B
                                                                              logic by providing a monitor function during the test
Applications                                                                  state.

VoIP Gateways                                                               Ordering Information
Central office (CO)
Digital Loop Carrier (DLC)                                                  CPC7594 part numbers are specified as shown here:
PBX Systems
Digitally Added Main Line (DAML)                                            B - 16-pin SOIC delivered 50/Tube, 1000/Reel
Hybrid Fiber Coax (HFC)                                                     M - 16-pin DFN delivered 52/Tube, 1000/Reel
Fiber in the Loop (FITL)
Pair Gain System                                                            CPC7594 x x xx
Channel Banks
                                                                                                                TR - Add for Tape & Reel Version

                                                                              A - With Protection SCR
                                                                              B - Without Protection SCR
                                                                              C - With Protection SCR and "Monitor Test State"

Figure 1. CPC7594 Block Diagram

      T (T ) TEST                                                             +5VDC
      CHANTEST                                                                    6 VDD

                                5 TRINGING   1

                             XSW3            XSW5     CPC7594
                                    X        XSW6
Tip                T 4 LINE                                                                 3 TBAT
Ring                                SW1
      Secondary                                                                                      SLIC
      Protection                    SW2
                                                                                            14 RBAT
                  RLINE13           X

                             XSW4                                                        L  9        INTEST
                                                                                                     INRINGING
                                                                              Switch     A  10       LATCH

                                                                        VREF  Control    T

                                                                              Logic      C 11

                                                                                         H

      VBAT

                                12 RRINGING  6     2  SCR Trip Circuit  15    87
                                                                        VBAT  DGND
            RINGING 300                            FGND (CPC7594xA/C)                                TSD
                        (min.)

      R (R ) TEST
      CHANTEST

                                                                                                                Pb   RoHS       e3

                                                                                                                    2002/95/EC

DS-CPC7594 - R03                                      www.clare.com                                                                 1
CPC7594

1. Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
     1.1 Package Pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
     1.2 Pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
     1.3 Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
     1.4 ESD Rating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
     1.5 General Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
     1.6 Switch Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
          1.6.1 Break Switches, SW1 and SW2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
          1.6.2 Ringing Return Switch, SW3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
          1.6.3 Ringing Switch, SW4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
          1.6.4 Test Switches, SW5 and SW6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
     1.7 Digital I/O Electrical Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     1.8 Voltage and Power Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
     1.9 Protection Circuitry Electrical Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
     1.10 Truth Tables. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
          1.10.1 CPC7594xA and CPC7594xB Truth Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
          1.10.2 CPC7594xC Truth Table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

2. Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
     2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
          2.1.1 CPC7594xA and CPC7594xB Logic States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
          2.1.2 CPC7594xC Logic States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
     2.2 Under Voltage Switch Lock Out Circuitry. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
          2.2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12
          2.2.2 Hot Plug and Power Up Circuit Design Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
     2.3 Switch Logic. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
          2.3.1 Start-up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
          2.3.2 Switch Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
          2.3.3 Make-Before-Break Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
          2.3.4 Break-Before-Make Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
          2.3.5 Alternate Break-Before-Make Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
     2.4 Data Latch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
     2.5 TSD Pin Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
     2.6 Ringing Switch Zero-Cross Current Turn Off . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
     2.7 Power Supplies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
     2.8 Battery Voltage Monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
     2.9 Protection. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
          2.9.1 Diode Bridge/SCR. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
          2.9.2 Current Limiting function . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
     2.10 Thermal Shutdown. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
     2.11 External Protection Elements. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17

3. Manufacturing Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
     3.1 Mechanical Dimensions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
          3.1.1 DFN. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
          3.1.2 SOIC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
     3.2 Printed-Circuit Board Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
          3.2.1 DFN. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
          3.2.2 SOIC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
     3.3 Tape and Reel Packaging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
          3.3.1 DFN. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
          3.3.2 SOIC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
     3.4 Soldering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
          3.4.1 Moisture Reflow Sensitivity . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
          3.4.2 Reflow Profile . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
     3.5 Washing. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

2  www.clare.com  R03
                                                                                     CPC7594

1. Specifications

1.1 Package Pinout                  1.2 Pinout

             CPC7594                Pin Name                            Description

  T 1 TEST            16 RTEST      1              TTEST Tip lead of the test bus
   FGND 2
   TBAT 3             15 VBAT       2              FGND Fault ground
   T 4 LINE
T 5 RINGING                         3              TBAT Tip lead to the SLIC
    VDD 6
    TSD 7             14 RBAT       4              TLINE Tip lead of the line side
  DGND 8
                      13 RLINE      5 TRINGING Ringing generator return

                      12 RRINGING   6              VDD +5 V supply

                      11 LATCH      7              TSD Temperature shutdown pin

                                    8              DGND Digital ground

                      10 INRINGING  9              INTEST Logic control input

                      9 INTEST      10 INRINGING Logic control input

                                    11 LATCH Data latch enable control input

                                    12 RRINGING Ringing generator source

                                    13             RLINE Ring lead of the line side

                                    14             RBAT Ring lead to the SLIC

                                    15             VBAT Battery supply

                                    16             RTEST Ring lead of the test bus

R03                                 www.clare.com                                    3
CPC7594

1.3 Absolute Maximum Ratings                                  1.4 ESD Rating

   Parameter                  Minimum Maximum Unit                            ESD Rating (Human Body Model)

+5 V power supply (VDD)       -0.3  7     V                                                  1000 V

Battery Supply                -     -85   V                   1.5 General Conditions
                                                              Unless otherwise specified, minimum and maximum
DGND to FGND Separation       -5    +5    V                   values are guaranteed by production testing
                                                              requirements.
Logic input voltage           -0.3 VDD + 0.3 V
                                                              Typical values are characteristic of the device at 25 C
Logic input to switch output  -     320   V                   and are the result of engineering evaluations. They are
isolation                                                     provided for information purposes only and are not
                                                              part of the testing requirements.
Switch open-contact
                                                              Specifications cover the operating temperature range
isolation (SW1, SW2, SW3, -         320   V                   TA = -40 C to +85 C. Also, unless otherwise specified
                                                              all testing is performed with VDD = 5 Vdc, logic low
SW5, SW6)                                                     input voltage is 0 Vdc and logic high voltage is 5 Vdc.

Switch open-contact           -     465   V
Isolation (SW4)

Operating relative humidity   5     95    %

Operating temperature         -40   +110  C

Storage temperature           -40   +150  C

Absolute maximum electrical ratings are at 25C.

Absolute Maximum Ratings are stress ratings. Stresses in
excess of these ratings can cause permanent damage to
the device. Functional operation of the device at conditions
beyond those indicated in the operational sections of this
data sheet is not implied.

4                                               www.clare.com  R03
                                                                                                 CPC7594

1.6 Switch Specifications

     1.6.1 Break Switches, SW1 and SW2

       Parameter                  Test Conditions             Symbol  Minimum  Typical  Maximum  Unit

Off-State              VSW1 (differential) = TLINE to TBAT      ISW        -     0.1    1        A
Leakage Current        VSW2 (differential) = RLINE to RBAT
                       All-Off state.                           RON        -     0.3    -
On Resistance                                                  RON         -
On Resistance          +25 C,                                  ISW        -     0.1    28      
Matching               VSW (differential) = -320 V to gnd       ISW       80
DC current limit       VSW (differential) = +260 V to -60 V     ISW        -    14.7    -
Dynamic current limit                                                      -    21.1
(t  0.5 s)             +85 C,                                    -        -    10.7    0.8      
Logic input to switch  VSW (differential) = -330 V to gnd                  -    0.15
output isolation       VSW (differential) = +270 V to -60 V                -     300     -
dv/dt sensitivity                                                          -     160                    mA
                       -40 C,                                                   400
                       VSW (differential) = -310 V to gnd                        2.5    425
                       VSW (differential) = +250 V to -60 V                      0.1
                                                                                 0.3    -        A
                       ISW(on) = 10 mA, 40 mA,                                 0.1
                       RBAT and TBAT = -2 V                                      500    1        A

                       +25 C                                                           -        V/s

                       +85 C

                       -40 C

                       Per SW1 & SW2 On Resistance test
                       conditions.

                       VSW (on) = 10 V, +25 C

                       VSW (on) = 10 V, +85 C

                       VSW (on) = 10 V, -40 C

                       Break switches on, all other switches
                       off. Apply 1 kV 10x1000 s pulse with
                       appropriate protection in place.

                       +25 C, Logic inputs = gnd,
                       VSW (TLINE, RLINE) = 320 V
                       +85 C, Logic inputs = gnd,
                       VSW (TLINE, RLINE) = 330 V

                       -40 C, Logic inputs = gnd,
                       VSW (TLINE, RLINE) = 310 V

                                           -

R03                                     www.clare.com                                                       5
CPC7594

   1.6.2 Ringing Return Switch, SW3

   Parameter                    Test Conditions                 Symbol Minimum Typical Maximum  Unit

                       VSW3 (differential) = TLINE to TRINGING
                       All-Off state.

                       +25 C,

                       VSW (differential) = -320 V to gnd                     0.1

Off-State              VSW (differential) = +260 V to -60 V

Leakage Current        +85 C,

                       VSW (differential) = -330 V to gnd       ISW       -   0.3  1            A

                       VSW (differential) = +270 V to -60 V

                       -40 C,

                       VSW (differential) = -310 V to gnd                     0.1

                       VSW (differential) = +250 V to -60 V

                       ISW(on) = 0 mA, 10 mA, +25 C                        51   -

On Resistance          ISW(on) = 0 mA, 10 mA, +85 C          RON       -   75   100         

                       ISW(on) = 0 mA, 10 mA, -40 C                        39   -

                       VSW (on) = 10 V, +25 C                          -   135

DC current limit       VSW (on) = 10 V, +85 C                ISW       70  85   -            mA

                       VSW (on) = 10 V, -40 C                          -   210

Dynamic current limit  Ringing switches on, all other switches  ISW       -   2.5  -            A
(t  0.5 s)             off. Apply 1 kV 10x1000 s pulse with
                       appropriate protection in place.

                       +25 C, Logic inputs = gnd,                            0.1

                       VSW (TRINGING, TLINE) = 320 V

Logic input to switch  +85 C, Logic inputs = gnd,              ISW       -   0.3  1            A
output isolation       VSW (TRINGING, TLINE) = 330 V

                       -40 C, Logic inputs = gnd,                            0.1

                       VSW (TRINGING, TLINE) = 310 V

dv/dt sensitivity                    -                          -         -   500  -            V/s

6                                                          www.clare.com                              R03
                                                                                                              CPC7594

     1.6.3 Ringing Switch, SW4

     Parameter                  Test Conditions                 Symbol             Minimum  Typical  Maximum  Unit

Off-State              VSW4 (differential) = RLINE to RRINGING    ISW                   -    0.05    1        A
Leakage Current        All-Off state.
                                                                  RON                   -     0.1    15      
On Resistance          +25 C                                     VON                   -
On Voltage             VSW (differential) = -255 V to +210 V    IRINGING                -    0.05    3        V
On-State               VSW (differential) = +255 V to -210 V      ISW                   -      6
Leakage Current                                                   ISW                   -     1.5    0.25     mA
Steady-State Current*  +85 C                                                           -     0.1
Surge Current*         VSW (differential) = -270 V to +210 V                            -      -     150      mA
                       VSW (differential) = +270 V to -210 V                            -      -
                                                                                              420    2        A
                       -40 C
                       VSW (differential) = -245 V to +210 V                                 0.10
                       VSW (differential) = +245 V to -210 V                                 0.12
                                                                                             0.10
                       ISW (on) = 70 mA, 80 mA                                              500

                       ISW (on) = 1 mA

                       Inputs set for ringing -Measure ringing
                       generator current to ground.

                       Inputs set for ringing mode.

                       Ringing switches on, all other switches
                       off. Apply 1 kV 10x1000 s pulse with
                       appropriate protection in place.

Release Current        SW4 transition from on to off.           IRINGING                             -        A
                                                                  ISW
Logic input to switch  +25 C, Logic inputs = gnd,                  -                                1        A
output isolation       VSW (RRINGING, RLINE) = 320 V
                       +85 C, Logic inputs = gnd,                                                   -        V/s
dv/dt sensitivity      VSW (RRINGING, RLINE) = 330 V
                       -40 C, Logic inputs = gnd,
                       VSW (RRINGING, RLINE) = 310 V

                                           -

*Secondary protection and current limiting must prevent exceeding this parameter.

R03                                                    www.clare.com                                                7
CPC7594

   1.6.4 Test Switches, SW5 and SW6

   Parameter                    Test Conditions               Symbol Minimum Typical Maximum  Unit

                       VSW1 (differential) = TTEST to TBAT
                       VSW2 (differential) = RTEST to RBAT
                       All-Off state.

                       +25 C,

                       VSW (differential) = -320 V to gnd                      0.1

Off-State              VSW (differential) = +260 V to -60 V

Leakage Current        +85 C,

                       VSW (differential) = -330 V to gnd     ISW          -   0.2  1         A

                       VSW (differential) = +270 V to -60 V

                       -40 C,

                       VSW (differential) = -310 V to gnd                      0.1

                       VSW (differential) = +250 V to -60 V

                       ISW(on) = 10 mA, 40 mA,
                       RBAT and TBAT = -2 V

On Resistance          +25 C                                                  38   -

                       +85 C                                 RON          -   46   70        
                       -40 C
                                                                               28   -

                       VSW (on) = 10 V, +25 C                            -   125  -
                       VSW (on) = 10 V, +85 C
DC current limit                                              ISW          80  95             mA

                       VSW (on) = 10 V, -40 C                            -   165  250

Dynamic current limit  Break switches on, all other switches  ISW          -   2.5  -         A
(t  0.5 s)             off. Apply 1 kV 10x1000 s pulse with
                       appropriate protection in place.

                       +25 C, Logic inputs = gnd,                         -   0.1
                       VSW (TLINE, RLINE) = 320 V

Logic input to switch  +85 C, Logic inputs = gnd,            ISW          -   0.3  1         A
output isolation       VSW (TLINE, RLINE) = 330 V

                       -40 C, Logic inputs = gnd,                         -   0.1
                       VSW (TLINE, RLINE) = 310 V

dv/dt sensitivity                    -                        -            -   500  -         V/s

8                                                           www.clare.com                           R03
                                                                                                           CPC7594

1.7 Digital I/O Electrical Specifications

       Parameter           Test Conditions                         Symbol       Minimum  Typical  Maximum  Unit
                                                                                   0.8     1.0
Input Characteristics                                                                      1.7
                                                                                     -     0.1
Input voltage, Logic low   Input voltage falling                   VIL                             -
                                                                                     -     0.1                     V
Input voltage, Logic high  Input voltage rising                    VIH              7      19
                                                                                   True           2.0
                                                                                     -     46
Input leakage current,                                                              10     16
                                                                                    10     16
INRINGING and INTEST, VDD = 5.5 V, VBAT = -75 V, VHI = 2.4 V       IIH                            1        A
                                                                                   2.4    VDD
Logic high                                                                           -      0

Input leakage current,

INRINGING and INTEST, VDD = 5.5 V, VBAT = -75 V, VIL = 0.4 V       IIL                            1        A

Logic low

Input leakage current,     VDD = 4.5 V, VBAT = -75 V, VIH = 2.4 V  IIH                            -        A
LATCH Logic high

LATCH Pull-up              VDD = 4.5 V, VBAT = -75 V, IIN = -10 A Logic = High
Minimum Load               Latch input transitions to logic high.

Input leakage current,     VDD = 5.5 V, VBAT = -75 V, VIL = 0.4 V  IIL                            125      A
LATCH Logic low

Input leakage current,     VDD = 5.5 V, VBAT = -75 V, VIH = 2.4 V  IIH                            30       A
TSD Logic high

Input leakage current,     VDD = 5.5 V, VBAT = -75 V, VIL = 0.4 V  IIL                            30       A
TSD Logic low

Output Characteristics

Output voltage,            VDD = 5.5 V, VBAT = -75 V, ITSD = 10A VTSD_off                         -        V
TSD Logic high

Output voltage,            VDD = 5.5 V, VBAT = -75 V, ITSD = 1mA VTSD_on                          0.4      V
TSD Logic low

1.8 Voltage and Power Specifications

       Parameter           Test Conditions                         Symbol Minimum Typical Maximum          Unit

Voltage Requirements

VDD                                          -                     VDD          4.5      5.0      5.5      V

VBAT1                                        -                     VBAT         -19      -48      -72      V

1VBAT is used only for internal protection circuitry. If VBAT rises above-10 V, the device will enter the all-off state and will remain in the all-off state until the battery
drops below approximately -15 V

Power Specifications

Power consumption          VDD = 5 V, VBAT = -48 V,                P            -        5.5      10       mW
                           Measure IDD and IBAT,

                           Talk and All-Off States

                           All other states                        P            -        6.5      10       mW

                           VDD = 5 V, VBAT = -48 V

VDD current                Talk and All-Off states                 IDD                   1.1      2.0      mA

                           Ringing and Test states                 IDD          -        1.3      2.0      mA

VBAT current               VDD = 5 V, VBAT = -72 V, All states     IBAT         -        0.1      10       A

R03                                                             www.clare.com                                                                                                   9
CPC7594

1.9 Protection Circuitry Electrical Specifications

    Parameter                         Conditions                               Symbol Minimum Typical Maximum         Unit

Protection Diode Bridge

Forward Voltage drop,  Apply dc current limit of break                       VF             -        2.1   3.0
continuous current     switches
(50/60 Hz)                                                                                                            V

Forward Voltage drop, Apply dynamic current limit of break                   VF             -        5     -

surge current          switches

Protection SCR (CPC7594xA and CPC7594xC)

Surge current                            -                                     -              -        -     *        A

Trigger current:       SCR activates, +25 C                                   ITRIG          -        134   -        mA
                                                                                                       87
Current into VBAT pin. SCR activates, +85 C

Hold current: Current SCR remains active, +25 C                               IHOLD           -       250   -        mA
through protection SCR SCR remains active, +85 C                                             110      184

Gate trigger voltage IGATE = ITRIGGER                                         VTBAT or       VBAT -4  -     VBAT -2  V
                                                                                VRBAT

Reverse leakage current VBAT = -48 V                                           IVBAT          -        0.02  1.0      A

On-state voltage       0.5 A, t = 0.5 s                                        VTBAT or       -        -3    -        V
                       2.0 A, t = 0.5 s                                         VRBAT                  -5

Temperature Shutdown Specifications

Shutdown activation    Not production tested - limits are                      TTSD_on        110      125   150      C

temperature            guaranteed by design and Quality

Shutdown circuit       Control sampling audits.                                TTSD_off       10       -     25       C
hysteresis

*Passes GR1089 and ITU-T K.20 with appropriate secondary protection in place.
VBAT must be capable of sourcing ITRIGGER for the internal SCR to activate.

10                                                                             www.clare.com                                R03
1.10 Truth Tables                                                                                                                                            CPC7594

      1.10.1 CPC7594xA and CPC7594xB Truth Table                                                                                                               Test
                                                                                                                                                             Switches
      State   INRINGING             INTEST        LATCH  TSD      Break                                                                            Ringing
                                                                 Switches                                                                         Switches      Off
                                                                                                                                                                On
Talk               0                0                            On                                                                                   Off       Off
                                                                                                                                                      Off       Off
Test               0                1             0              Off                                                                                  On
Ringing                                                                                                                                               Off       Off
                   1                0                    Z1      Off                                                                              Unchanged
                                                                                                                                                      Off      Test
All-Off            1                1                            Off                                                                                         Switches
                                                                                                                                                   Ringing
Latched            X                X             1                                                                                               Switches      Off
                                                                                                                                                                On
All-Off            X                X             X      0       Off                                                                                  Off       Off
                                                                                                                                                      Off       Off
1 Z = High Impedance. Because TSD has an internal pull up at this pin, it should be controlled with an open-collector or open-drain type device.      On
                                                                                                                                                      Off       Off
      1.10.2 CPC7594xC Truth Table                                                                                                                Unchanged
                                                                                                                                                      Off
      State   INRINGING             INTEST        LATCH  TSD      Break
                                                                 Switches

Talk               0                0                            On

Test/Monitor       0                1             0              On

Ringing            1                0                    Z1      Off

All-Off            1                1                            Off

Latched            X                X             1

All-Off            X                X             X      0       Off

1 Z = High Impedance. Because TSD has an internal pull up at this pin, it should be controlled with an open-collector or open-drain type device.

R03                                               www.clare.com                                                                                              11
CPC7594                                                    To protect the CPC7594 from an over-voltage fault
                                                           condition, use of a secondary protector is required.
2. Functional Description                                  The secondary protector must limit the voltage seen at
                                                           the tip and ring terminals to a level below the
2.1 Introduction                                           maximum breakdown voltage of the switches. To
                                                           minimize the stress on the solid-state contacts, use of
     2.1.1 CPC7594xA and CPC7594xB Logic States            a foldback or crowbar type secondary protector is
                                                           highly recommended. With proper selection of the
Talk. Break switches SW1 and SW2 closed, ringing         secondary protector, a line card using the CPC7594
  switches SW3 and SW4 open, and test switches             will meet all relevant ITU, LSSGR, TIA/EIA and IEC
  SW5 and SW6 open.                                        protection requirements.

Ringing. Break switches SW1 and SW2 open,                The CPC7594 operates from a single +5 V supply.
  ringing switches SW3 and SW4 closed, and test            This gives the device extremely low power
  switches SW5 and SW6 open.                               consumption in any state with virtually any range of
                                                           battery voltage. The battery voltage used by the
Test. Break switches SW1 and SW2 open, ringing           CPC7594 has a two fold function. It is used as a
  switches SW3 and SW4 open, and channel test              reference and as a current source for the internal
  switches SW5 and SW6 closed.                             integrated protection circuitry under surge conditions.
                                                           Second, it is used as a reference. In the event of
All-off. Break switches SW1 and SW2 open, ringing        battery voltage loss, the CPC7594 enters the all-off
  switches SW3 and SW4 open, and test switches             state.
  SW5 and SW6 open.
                                                           2.2 Under Voltage Switch Lock Out Circuitry
     2.1.2 CPC7594xC Logic States
                                                                2.2.1 Introduction
The CPC7594xC replaces the Test state with the
Test/Monitor state as defined below.                       Smart logic in the CPC7594 now provides for switch
                                                           state control during both power up and power loss
Test/Monitor. Break switches SW1 and SW2                 transitions. An internal detector is used to evaluate the
  closed, ringing switches SW3 and SW4 open, and           VDD supply to determine when to de-assert the under
  test switches SW5 and SW6 closed.                        voltage switch lock out circuitry with a rising VDD and
                                                           when to assert the under voltage switch lock out
The CPC7594 offers break-before-make and                   circuitry with a falling VDD. Any time unsatisfactory low
make-before-break switching from the ringing state to      VDD conditions exist the lock out circuit overrides user
the talk state with simple TTL level logic input control.  switch control by blocking the information at the
Solid-state switch construction means no impulse           external input pins and conditioning internal switch
noise is generated when switching during ring              commands to the all off state. Upon restoration of VDD
cadence or ring trip, eliminating the need for external    the switches will remain in the all-off state until the
zero-cross switching circuitry. State control is via TTL   LATCH input is pulled low.
logic-level input so no additional driver circuitry is
required. The linear break switches SW1 and SW2            The rising VDD lock out release threshold is internally
have exceptionally low RON and excellent matching          set to ensure all internal logic is properly biased and
characteristics. The ringing switch, SW4, has a            functional before accepting external switch commands
minimum open contact breakdown voltage of 465 V at         from the inputs to control the switch states. For a
+25C sufficiently high with proper protection to          falling VDD event, the lock out threshold is set to
prevent breakdown in the presence of a transient fault     assure proper logic and switch behavior up to the
condition (i.e., passing the transient on to the ringing   moment the switches are forced off and external
generator).                                                inputs are suppressed.

Integrated into the CPC7594 is an over-voltage
clamping circuit, active current limiting, and a thermal
shutdown mechanism to provide protection for the
SLIC during a fault condition. Positive and negative
lightning surge currents are reduced by the current
limiting circuitry and hazardous potentials are diverted
away from the SLIC via the protection diode bridge or
the optional integrated protection SCR. Power-cross
potentials are also reduced by the current limiting and
thermal shutdown circuits.

12  www.clare.com                                          R03
                                                             CPC7594

To facilitate hot plug insertion and power up control the    2.3 Switch Logic
LATCH pin has an integrated weak pull up resistor to
the VDD power rail that will hold a non-driven LATCH              2.3.1 Start-up
pin at a logic high state. This enables board designers
to use the CPC7594 with FPGAs and other devices              The CPC7594 uses smart logic to monitor the VDD
that provide high impedance outputs during power up          supply. Any time the VDD is below an internally set
and configuration. The weak pull up allows a fan out of      threshold, the smart logic places the control logic to
up to 32 when the system's LATCH control driver has          the all-off state. An internal pullup at the LATCH pin
a logic low minimum sink capability of 4mA.                  locks the CPC7594 in the all-off state following
                                                             start-up until the LATCH pin is pulled down to a logic
     2.2.2 Hot Plug and Power Up Circuit Design              low. Prior to the assertion of a logic low at the LATCH
             Considerations                                  pin, the switch control inputs must be properly
                                                             conditioned.
There are six possible start up scenarios that can
occur during power up. They are:                                  2.3.2 Switch Timing

1. All inputs defined at power up & LATCH = 0                The CPC7594 provides, when switching from the
2. All inputs defined at power up & LATCH = 1                ringing state to the talk state, the ability to control the
3. All inputs defined at power up & LATCH = Z                release timing of the ringing switches SW3 and SW4
4. All inputs not defined at power up & LATCH = 0            relative to the state of the switches SW1 and SW2
5. All inputs not defined at power up & LATCH = 1            using simple TTL logic-level inputs. The two available
6. All inputs not defined at power up & LATCH = Z            techniques are referred to as make-before-break and
                                                             break-before-make operation. When the break switch
Under all of the start up situations listed above the        contacts of SW1 and SW2 are closed (made) before
CPC7594 will hold all of it's switches in the all-off state  the ringing switch contacts of SW3 and SW4 are
during power up. When VDD requirements have been             opened (broken), this is referred to as
satisfied the LCAS will complete it's start up procedure     make-before-break operation. Break-before-make
in one of three conditions.                                  operation occurs when the ringing contacts of SW3
                                                             and SW4 are opened (broken) before the switch
For start up scenario 1 the CPC7594 will transition          contacts of SW1 and SW2 are closed (made). With
from the all off state to the state defined by the inputs    the CPC7594, make-before-break and
when VDD is valid.                                           break-before-make operations can easily be
                                                             accomplished by applying the proper sequence of
For start up scenarios 2, 3, 5, and 6 the CPC7594 will       logic-level inputs to the device.
power up in the all-off state and remain there until the
LATCH pin is pulled low. This allows for an indefinite       The logic sequences for either mode of operation are
all off state for boards inserted into a powered system      provided in "Make-Before-Break Ringing to Talk
but are not configured for service or boards that need       Transition Logic Sequence" on page 14,
to wait for other devices to be configured first.            "Break-Before-Make Ringing to Talk Transition Logic
                                                             Sequence" on page 14, and "Alternate
Start up scenario 4 will start up with all switches in the   Break-Before-Make Ringing to Talk Transition Logic
all-off state but upon the acceptance of a valid VDD the     Sequence" on page 15. Logic states and input control
LCAS will revert to one of the legitimate states listed in   settings are provided in "CPC7594xA and
the truth tables and there after may randomly change         CPC7594xB Truth Table" on page 11 and
states based on input pin leakage currents and               "CPC7594xC Truth Table" on page 11.
loading. Because the LCAS state after power up can
not be predicted with this start up condition it should           2.3.3 Make-Before-Break Operation
never be utilized.
                                                             To use make-before-break operation, change the logic
On designs that do not wish to individually control the      inputs from the ringing state directly to the talk state.
LATCH pins of multi-port cards it is possible to bus         Application of the talk state opens the ringing return
many (or all) of the LATCH pins together to create a         switch, SW3, as the break switches SW1 and SW2
single board level input enable control.                     close. The ringing switch, SW4, remains closed until
                                                             the next zero-crossing of the ringing current. While in
                                                             the make-before-break state, ringing potentials in
                                                             excess of the CPC7594 protection circuitry thresholds
                                                             will be diverted away from the SLIC.

R03  www.clare.com                                           13
CPC7594

                                      Make-Before-Break Ringing to Talk Transition Logic Sequence

State   INRINGING  INTEST LATCH      TSD                Timing                              Break    Ringing  Ringing    Test
             1         0                                                                    Switches  Return   Switch   Switches
Ringing      0                                                                                        Switch    (SW4)
             0                                                                                         (SW3)
Make-
before-                                                  -                                  Off       On       On       Off
break
                                           SW4 waiting for next zero-current crossing to
Talk
                                           turn off. Maximum time is one-half of the

                    0  0              Z    ringing cycle. In this transition state current  On        Off      On       Off
                                           limited by the dc break switch current limit

                                           value will be sourced from the ring node of

                                                         the SLIC.

                    0                      Zero-cross current has occurred                  On        Off      Off      Off

     2.3.4 Break-Before-Make Operation                   2. Hold the all off state for at least one-half of a
Break-before-make operation of the CPC7594 can be             ringing cycle to assure that a zero crossing event
achieved using two different techniques.                      occurs and that SW4, the ringing switch, has
                                                              opened.
The first method uses manipulation of the INRINGING
and INTEST logic inputs as shown in                      3. Apply inputs for the next desired state. For the
"Break-Before-Make Ringing to Talk Transition Logic           talk state, the inputs would be (0,0).
Sequence" on page 14.
                                                         Break-before-make operation occurs when the ringing
1. At the end of the ringing state apply the all off     switches open before the break switches SW1 and
     state (1,1). This releases the ringing return       SW2 close.
     switch (SW3) while the ringing switch (SW4)
     remains on, waiting for the next zero current
     event.

                                      Break-Before-Make Ringing to Talk Transition Logic Sequence

State   INRINGING  INTEST LATCH      TSD                Timing                              Break    Ringing  Ringing    Test
             1                                                                              Switches  Return   Switch   Switches
Ringing      1         0                                                                              Switch    (SW4)
                       1                                                                               (SW3)
All-Off      1
             0                     0                     -                                  Off       On       On       Off
Break-                 1
Before-                                    Hold this state for at least one-half of the
Make
                                           ringing cycle. SW4 waiting for zero current to Off         Off      On       Off
Talk
                                                                 turn off.
                                      Z

                                           Zero current has occurred.                       Off       Off      Off      Off
                                               SW4 has opened

                    0                                    Break switches close.              On        Off      Off      Off

     2.3.5 Alternate Break-Before-Make Operation         As shown in the table "Alternate Break-Before-Make
                                                         Ringing to Talk Transition Logic Sequence" on
The alternate break-before-make technique is             page 15, this operation is similar to the one shown in
available for all versions of the CPC7594. As shown in   "Alternate Break-Before-Make Operation" on page 14,
"CPC7594xA and CPC7594xB Truth Table" on                 except in the method used to select the all off state,
page 11 and "CPC7594xC Truth Table" on page 11,          and in when the INRINGING and INTEST inputs are
the bi-directional TSD interface disables all of the     reconfigured for the talk state.
switches when pulled to a logic low. Although logically
disabled, an active ringing switch (SW4) will remain
closed until the next zero crossing current event.

14                                         www.clare.com                                                                R03
                                                                                                            CPC7594

1. Pull TSD to a logic low to end the ringing state.        When using TSD as an input, the two recommended
     This opens the ringing return switch (SW3) and         states are "0" which overrides the logic input pins and
     prevents any other switches from closing.              forces an all off state and "Z" which allows normal
                                                            switch control via the logic input pins. This requires the
2. Keep TSD low for at least one-half the duration of       use of an open-collector or open-drain type buffer.
     the ringing cycle period to allow sufficient time for
     a zero crossing current event to occur and for the     Forcing TSD to a logic high prevents the user from
     circuit to enter the break-before-make state.          detecting a thermal shutdown condition and is
                                                            therefore not recommended.
3. During the TSD low period, set the INRINGING and
     INTEST inputs to the talk state (0, 0).

4. Release TSD, allowing the internal pull-up to
     activate the break switches.

               Alternate Break-Before-Make Ringing to Talk Transition Logic Sequence

State INRINGING INTEST LATCH TSD                            Timing                            Ringing  Ringing    Test
                                                                                   Break Return        Switch   Switches
                                                                                  Switches Switch       (SW4)

                                                                                               (SW3)

Ringing  1  0  0  Z                                         -                     Off  On              On       Off

                                  Hold this state for at least one-half of the

All-Off  1  0                     ringing cycle. SW4 waiting for zero             Off  Off             On       Off

               X  0                                         current to turn off.

Break-

Before-  0  0                                               SW4 has opened        Off  Off             Off      Off

Make

Talk     0  0  0  Z                                         Close Break Switches  On   Off             Off      Off

2.4 Data Latch                                              The switches will remain in the state they were in
The CPC7594 has an integrated transparent data              when the LATCH changes from logic 0 to logic 1 and
latch. The latch enable operation is controlled by TTL      will not respond to changes in input as long as the
logic input levels at the LATCH pin. Data input to the      LATCH is at logic 1. However, neither the TSD input
latch is via the input pins INRINGING and INTEST while      nor the TSD output control functions are affected by
the output of the data latch are internal nodes used for    the latch function. Since internal thermal shutdown
state control. When the LATCH enable control pin is at      control and external "All-off" control is not affected by
a logic 0 the data latch is transparent and the input       the state of the LATCH enable input, TSD will override
control signals flow directly through the data latch to     state control.
the state control circuitry. A change in input will be
reflected by a change in the switch state.                  2.5 TSD Pin Description
                                                            The TSD pin is a bi-directional I/O structure with an
Whenever the LATCH enable control pin is at logic 1,        internal pull-up current source having a nominal value
the data latch is active and data is locked. Subsequent     of 16 A biased from VDD.
changes to the input controls INRINGING and INTEST
will not result in a change to the control logic or affect  As an output, this pin indicates the status of the
the existing switch state.                                  thermal shutdown circuitry. Typically, during normal
                                                            operation, this pin will be pulled up to VDD but under
                                                            fault conditions that create excess thermal loading the
                                                            CPC7594 will enter thermal shutdown and a logic low
                                                            will be output.

R03                               www.clare.com                                                                      15
CPC7594

As an input, the TSD pin is utilized to place the          Because the battery supply at this pin is required to
CPC7594 into the "All-Off" state by simply pulling the     source trigger current during negative overvoltage
input to a logic low. For applications using low-voltage   fault conditions at tip and ring, it is important that the
logic devices (lower than VDD), Clare recommends the       net supplying this current be a low impedance path for
use of an open-collector or an open-drain type output      high speed transients such as lightning. This will
to control TSD. This avoids sinking the TSD pull up bias   permit trigger currents to flow enabling the SCR to
current to ground during normal operation when the         activate and thereby prevent a fault induced negative
all-off state is not required. In general, Clare           overvoltage event at the TBAT or RBAT nodes.
recommends all applications use an open-collector or
open-drain type device to drive this pin.                  2.8 Battery Voltage Monitor
                                                           The CPC7594 also uses the VBAT voltage to monitor
Unlike the CPC7584, driving TSD to a logic 1 or tying      battery voltage. If system battery voltage is lost, the
this pin to VCC will not prevent normal operation of the   CPC7594 immediately enters the all-off state. It
thermal shutdown circuitry inside the CPC7594. As a        remains in this state until the battery voltage is
result the TSD pin may be held at a logic high.            restored. The device also enters the all-off state if the
However, the CPC7594 TSD pin has only two                  battery voltage rises more positive than about 10 V
recommended operating states when it is used as an         with respect to ground and remains in the all-off state
input control. A logic 0, which forces the device to the   until the battery voltage drops below approximately
all-off state and a high impedance (Z) state for normal    15 V with respect to ground. This battery monitor
operation. This requires the use of an open-collector      feature draws a small current from the battery (less
or open-drain type buffer.                                 than 1 A typical) and will add slightly to the device's
                                                           overall power dissipation.
2.6 Ringing Switch Zero-Cross Current Turn Off
After the application of a logic input to turn SW4 off,    This monitor function performs properly if the
the ringing switch is designed to delay the change in      CPC7594 and SLIC share a common battery supply
state until the next zero-crossing. Once on, the switch    origin. Otherwise, if battery is lost to the CPC7594 but
requires a zero-current cross to turn off, and therefore   not to the SLIC, then the VBAT pin will be internally
should not be used to switch a pure DC signal. The         biased by the potential applied at the TBAT or RBAT
switch will remain in the on state no matter the logic     pins via the internal protection circuitry SCR trigger
input until the next zero crossing. These switching        current path.
characteristics will reduce and possibly eliminate
overall system impulse noise normally associated with      2.9 Protection
ringing switches. See Clare's application note AN-144,
Impulse Noise Benefits of Line Card Access Switches for         2.9.1 Diode Bridge/SCR
more information. The attributes of ringing switch SW4
may make it possible to eliminate the need for a           The CPC7594 uses a combination of current limited
zero-cross switching scheme. A minimum impedance           break switches, a diode bridge/SCR clamping circuit,
of 300  in series with the ringing generator is            and a thermal shutdown mechanism to protect the
recommended.                                               SLIC device or other associated circuitry from damage
                                                           during line transient events such as lightning. During a
2.7 Power Supplies                                         positive transient condition, the fault current is
Both a +5 V supply and battery voltage are connected       conducted through the diode bridge to ground via
to the CPC7594. Switch state control is powered            FGND. Voltage is clamped to a diode drop above
exclusively by the +5 V supply. As a result, the           ground. During a negative transient of 2 to 4 V more
CPC7594 exhibits extremely low power consumption           negative than the voltage source at VBAT, the SCR
during active and idle states.                             conducts and faults are shunted to FGND via the SCR
                                                           or the diode bridge.
Although battery power is not used for switch control, it
is required to supply trigger current for the integrated
internal protection circuitry SCR during fault
conditions. This integrated SCR is designed to
activate whenever the voltage at TBAT or RBAT drops 2
to 4 V below the applied voltage on the VBAT pin.

16       www.clare.com                                     R03
In order for the SCR to crowbar (or foldback), the                                                  CPC7594
SCR's on-voltage (see "Protection Circuitry Electrical
Specifications" on page 10) must be less than the           2.10 Thermal Shutdown
applied voltage at the VBAT pin. If the VBAT voltage is     The thermal shutdown mechanism activates when the
less negative than the SCR on-voltage or if the VBAT        device die temperature reaches a minimum of 110 C,
supply is unable to source the trigger current, the SCR     placing the device in the all-off state regardless of
will not crowbar.                                           logic input. During thermal shutdown events the TSD
                                                            pin will output a logic low with a nominal 0 V level. A
For power induction or power-cross fault conditions,        logic high is output from the TSD pin during normal
the positive cycle of the transient is clamped to a diode   operation with a typical output level equal to VDD.
drop above ground and the fault current directed to
ground. The negative cycle of the transient will cause      If presented with a short duration transient such as a
the SCR to conduct when the voltage exceeds the             lightning event, the thermal shutdown feature will
VBAT reference voltage by two to four volts, steering       typically not activate. But in an extended power-cross
the fault current to ground.                                event, the device temperature will rise and the thermal
                                                            shutdown mechanism will activate forcing the switches
Note: The CPC7594xB does not contain the                    to the all-off state. At this point the current measured
protection SCR but instead uses diodes to clamp both        into TLINE or RLINE will drop to zero. Once the device
polarities of a transient fault. These diodes direct the    enters thermal shutdown it will remain in the all-off
negative potential's fault current to the VBAT pin.         state until the temperature of the device drops below
                                                            the de-activation level of the thermal shutdown circuit.
     2.9.2 Current Limiting function                        This permits the device to autonomously return to
                                                            normal operation. If the transient has not passed,
If a lightning strike transient occurs when the device is   current will again flow up to the value allowed by the
in the talk state, the current is passed along the line to  dynamic DC current limiting of the switches and
the integrated protection circuitry and restricted by the   heating will resume, reactivating the thermal shutdown
dynamic current limit response of the active switches.      mechanism. This cycle of entering and exiting the
During the talk state, when a 1000V 10x1000 s               thermal shutdown mode will continue as long as the
lightning pulse (GR-1089-CORE) is applied to the line       fault condition persists. If the magnitude of the fault
though a properly clamped external protector, the           condition is great enough, the external secondary
current seen at TLINE and RLINE will be a pulse with a      protector will activate shunting the fault current to
typical magnitude of 2.5 A and a duration less than         ground.
0.5 s.
                                                            2.11 External Protection Elements
If a power-cross fault occurs with the device in the talk   The CPC7594 requires only over voltage secondary
state, the current is passed though break switches          protection on the loop side of the device. The
SW1 and SW2 on to the integrated protection circuit         integrated protection feature described above negates
but is limited by the dynamic DC current limit response     the need for additional external protection on the SLIC
of the two break switches. The DC current limit             side. The secondary protector must limit voltage
specified over temperature is between 80 mA and             transients to levels that do not exceed the breakdown
425 mA and the circuitry has a negative temperature         voltage or input-output isolation barrier of the
coefficient. As a result, if the device is subjected to     CPC7594. A foldback or crowbar type protector is
extended heating due to a power cross fault condition,      recommended to minimize stresses on the CPC7594.
the measured current at TLINE and RLINE will decrease
as the device temperature increases. If the device          Consult Clare's application note, AN-100, "Designing
temperature rises sufficiently, the temperature             Surge and Power Fault Protection Circuits for Solid
shutdown mechanism will activate and the device will        State Subscriber Line Interfaces" for equations related
enter the all-off state.                                    to the specifications of external secondary protectors,
                                                            fused resistors and PTCs.

R03  www.clare.com                                          17
CPC7594

3. Manufacturing Information

3.1 Mechanical Dimensions
     3.1.1 DFN

                                                                      7.00 0.25
                                                                     (0.276 0.01)

                                                                                                    6.00 0.25
                                                                                                   (0.236 0.01)

                                                       INDEX AREA          TOP VIEW

                                               0.90 0.10
                                             (0.035 0.004)

                                                 0.02, + 0.03, - 0.02      SIDE VIEW                SEATING
                                             (0.0008, + 0.0012, - 0.0008)                            PLANE
                                                                             0.30 0.05     0.20
                                                               1           (0.012 0.002)  (0.008)

                                                                                                          EXPOSED
                                                                                                      METALLIC PAD

                                                                                              4.25 0.05
                                                                                            (0.167 0.002)

                                     0.80    Terminal Tip
                                    (0.032)                      16

                                                                       6.00 0.05            0.55 0.10
                                                                     (0.236 0.002)        (0.022 0.004)

                                                                     BOTTOM VIEW              Dimensions
                                                                                                  mm
                                                                                                 (inch)

    3.1.2 SOIC     10.211 0.254            NOTES:
                   (0.402 0.010)           1. Coplanarity = 0.1016 (0.004) max.
           PIN 16                            2. Leadframe thickness does not include solder plating (1000 microinch maximum).

    PIN 1                                                          10.312 0.381                                         DIMENSIONS
                                                                   (0.406 0.015)                                               mm
                    1.270 TYP                     7.493 0.127
                   (0.050 TYP)                   (0.295 0.005)                                                              (inches)

                    2.337 0.051             0.406 0.076                                 0.254 MIN / 0.737 MAX X 45
                   (0.092 0.002)           (0.016 0.003)                                (0.010 MIN / 0.029 MAX X 45)

                                                     2.540 0.152
                                                    (0.100 0.006)

                    0.649 0.102 0.203 0.102 0.889 0.178                                                       0.2311 MIN / 0.3175 MAX
                   (0.026 0.004) (0.008 0.004) (0.035 0.007)                                                 (0.0091 MIN / 0.0125 MAX)

18                                           www.clare.com                                                                                    R03
3.2 Printed-Circuit Board Layout                                                          3.2.2 SOIC                               CPC7594
     3.2.1 DFN
                                                                                       2.00                                              1.27
                                                              0.35                    (0.079)                                          (0.050)
                                                            (0.014)
                                                                                                            0.60                    9.40
      1.05                                                                                                 (0.024)                (0.370)
     (0.041)
                                                                                        Pin 1                                                         DIMENSIONS
                                             5.80                                                                                                             mm
                                            (0.228)
                                                                                                                                                           (inches)
                 0.80    DIMENSIONS
                (0.031)         mm                                                                                  B0=7.24 + 0.10
                                                                                                                    (0.285 + 0.004)
                             (inches)
                                                                                                                                   W=16.00 + 0.30
NOTE: As the metallic pad on the bottom of the DFN                                                                                  (0.630 + 0.012)
package is connected to the substrate of the die, Clare
recommends that no printed circuit board traces or
vias be placed under this area to maintain minimum
creepage and clearance values.

3.3 Tape and Reel Packaging

     3.3.1 DFN

                           330.2 Dia
                          (13.00 Dia)

                               Top Cover
                            Tape Thickness

                               0.102 Max
                              (0.004 Max)

                                                                     K0=1.61 + 0.10   P=12.00 + 0.10                A0=6.24 + 0.10
                                                                     (0.063 + 0.004)  (0.472 + 0.004)               (0.246 + 0.004)

     Embossed                                                                         User Direction of Feed                         Dimensions
       Carrier                                                                                                                            mm

                                                                                                                                       (inches)

                         Embossment                                                   NOTE: Tape dimensions not shown comply with JEDEC Standard EIA-481-2

R03                                                                  www.clare.com                                                   19
CPC7594                                                    Pin 1                                 B0=10.70 + 0.15
                                                                                                  (0.421 + 0.01)
     3.3.2 SOIC
                                                                                                     W=16.00 + 0.30
                           330.2 Dia                                                                 (0.630 + 0.010)
                          (13.00 Dia)

                               Top Cover
                           Tape Thickness

                              0.102 Max
                              (0.004 Max)

                                           Top Cover
                                              Tape

    Embossed                               K0=3.20 + 0.15         P=12.00                        A0=10.90 + 0.15
      Carrier                              (0.193 + 0.01)          (0.47)                        (0.429 + 0.010)

                                           K1=2.70 + 0.15                User Direction of Feed                   Dimensions
                                           (0.106 + 0.01)                                                              mm

                                                                                                                    (inches)

               Embossment                                  NOTE: Tape dimensions not shown comply with JEDEC Standard EIA-481-2

3.4 Soldering                                                   3.4.2 Reflow Profile

     3.4.1 Moisture Reflow Sensitivity                     For proper assembly, this component must be
                                                           processed in accordance with the current revision of
Clare has characterized the moisture reflow sensitivity    IPC/JEDEC standard J-STD-020. Failure to follow the
for this product using IPC/JEDEC standard                  recommended guidelines may cause permanent
J-STD-020. Moisture uptake from atmospheric                damage to the device resulting in impaired
humidity occurs by diffusion. During the solder reflow     performance and/or a reduced lifetime expectancy.
process, in which the component is attached to the
PCB, the whole body of the component is exposed to         3.5 Washing
high process temperatures. The combination of
moisture uptake and high reflow soldering                  Clare does not recommend ultrasonic cleaning of this
temperatures may lead to moisture induced                  part.
delamination and cracking of the component. To
prevent this, this component must be handled in                   Pb     RoHS                    e3
accordance with IPC/JEDEC standard J-STD-033 per
the labeled moisture sensitivity level (MSL), level 1 for               2002/95/EC
the SOIC package, and level 3 for the DFN package.

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                                                                                                                                                            Specifications: DS-CPC7594 - R03
                                                                                                                                                             Copyright 2009, Clare, Inc.
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                                                                                                                                                            10/14/09

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