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CP82C37A-5

器件型号:CP82C37A-5
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Harris
厂商官网:http://www.harris.com/
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器件描述

4 CHANNEL(S), 5 MHz, DMA CONTROLLER, PDIP40

4 通道, 5 MHz, 直接存储器存取控制器, PDIP40

参数

CP82C37A-5功能数量 1
CP82C37A-5端子数量 40
CP82C37A-5最大工作温度 70 Cel
CP82C37A-5最小工作温度 0.0 Cel
CP82C37A-5最大供电/工作电压 5.5 V
CP82C37A-5最小供电/工作电压 4.5 V
CP82C37A-5额定供电电压 5 V
CP82C37A-5外部数据总线宽度 8
CP82C37A-5加工封装描述 塑料, DIP-40
CP82C37A-5状态 ACTIVE
CP82C37A-5工艺 CMOS
CP82C37A-5包装形状 矩形的
CP82C37A-5包装尺寸 IN-线
CP82C37A-5端子形式 THROUGH-孔
CP82C37A-5端子间距 2.54 mm
CP82C37A-5端子涂层 锡 铅
CP82C37A-5端子位置
CP82C37A-5包装材料 塑料/环氧树脂
CP82C37A-5温度等级 COMMERCIAL
CP82C37A-5地址总线宽度 8
CP82C37A-5总线兼容 80C286; 80286; 80186; 80C86; 8086; 80C88; 8088; 8085; Z80; NSC800
CP82C37A-5最大FCLK时钟频率 5 MHz
CP82C37A-5微处理器类型 直接存储器存取控制器
CP82C37A-5DMA通道数 4

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CP82C37A-5器件文档内容

SEMICONDUCTOR                                                            82C37A

March 1997                                                      CMOS High Performance
                                                        Programmable DMA Controller

Features                                                Description

Compatible with the NMOS 8237A                        The 82C37A is an enhanced version of the industry standard
                                                        8237A Direct Memory Access (DMA) controller, fabricated
Four Independent Maskable Channels with Autoinitial-  using Harris' advanced 2 micron CMOS process. Pin
   ization Capability                                   compatible with NMOS designs, the 82C37A offers
                                                        increased functionality, improved performance, and
Cascadable to any Number of Channels                  dramatically reduced power consumption. The fully static
                                                        design permits gated clock operation for even further
High Speed Data Transfers:                            reduction of power.
   - Up to 4MBytes/sec with 8MHz Clock
   - Up to 6.25MBytes/sec with 12.5MHz Clock            The 82C37A controller can improve system performance by
                                                        allowing external devices to transfer data directly to or from
Memory-to-Memory Transfers                            system memory. Memory-to-memory transfer capability is
                                                        also provided, along with a memory block initialization fea-
Static CMOS Design Permits Low Power Operation        ture. DMA requests may be generated by either hardware or
   - ICCSB = 10A Maximum                               software, and each channel is independently programmable
   - ICCOP = 2mA/MHz Maximum                            with a variety of features for flexible operation.

Fully TTL/CMOS Compatible                             The 82C37A is designed to be used with an external
                                                        address latch, such as the 82C82, to demultiplex the most
Internal Registers may be Read from Software          significant 8-bits of address. The 82C37A can be used with
                                                        industry standard microprocessors such as 80C286, 80286,
                                                        80C86, 80C88, 8086, 8088, 8085, Z80, NSC800, 80186 and
                                                        others. Multimode programmability allows the user to select
                                                        from three basic types of DMA services, and reconfiguration
                                                        under program control is possible even with the clock to the
                                                        controller stopped. Each channel has a full 64K address and
                                                        word count range, and may be programmed to autoinitialize
                                                        these registers following DMA termination (end of process).

Ordering Information

           5MHz      PART NUMBER              12.5MHz           PACKAGE                                              TEMPERATURE       PKG. NO.
CP82C37A-5                  8MHz     CP82C37A-12        40 Ld PDIP                                                         RANGE      E40.6
IP82C37A-5                           IP82C37A-12                                                                                      E40.6
CS82C37A-5       CP82C37A            CS82C37A-12        44 Ld PLCC                                                     0oC to +70oC   N44.65
IS82C37A-5       IP82C37A            IS82C37A-12                                                                     -40oC to +85oC   N44.65
CD82C37A-5       CS82C37A            CD82C37A-12        40 Ld CERDIP                                                   0oC to +70oC   F40.6
ID82C37A-5       IS82C37A            ID82C37A-12                                                                     -40oC to +85oC   F40.6
MD82C37A-5/B     CD82C37A            MD82C37A-12/B         SMD#                                                        0oC to +70oC   F40.6
5962-9054301MQA  ID82C37A            5962-9054303MQA    44 Pad CLCC                                                  -40oC to +85oC   F40.6
MR82C37A-5/B     MD82C37A/B          MR82C37A-12/B                                                                   -55oC to +125oC  J44.A
5962-9054301MXA  5962-9054302MQA     5962-9054303MXA       SMD#                                                                       J44.A
                 MR82C37A/B                                                                                          -55oC to +125oC
                 5962-9054302MXA

CAUTION: These devices are sensitive to electrostatic discharge. Users should follow proper IC Handling Procedures.  File Number 2967.1

Copyright Harris Corporation 1997  4-192
                                              82C37A

Pinouts

           82C37A (PDIP/CERDIP)                                        82C37A (CLCC/PLCC)
                    TOP VIEW                                                   TOP VIEW

          IOR 1             40 A7                                      READY
         IOW 2              39 A6                                           NC
      MEMR 3                38 A5                                                MEMW
     MEMW 4                 37 A4                                                      MEMR
                            36 EOP                                                          IOW
           NC 5             35 A3                                                                IOR
     READY 6                34 A2                                                                      A7
                            33 A1                                                                            A6
       HLDA 7               32 A0                                                                                  A5
    ADSTB 8                 31 VCC                                                                                      A4
                            30 DB0                                                                                            EOP
         AEN 9              29 DB1
        HRQ 10              28 DB2                                     6 5 4 3 2 1 44 43 42 41 40
                            27 DB3
           CS 11            26 DB4                             NC 7                                                                  39 A3
         CLK 12             25 DACK0
     RESET 13               24 DACK1                           NC 8                                                                  38 A2
     DACK2 14               23 DB5
     DACK3 15               22 DB6                             HLDA 9                                                                37 A1
    DREQ3 16                21 DB7
    DREQ2 17                                              ADSTB 10                                                                   36 A0
    DREQ1 18
    DREQ0 19                                                   AEN 11                                                                35 VCC
(GND) VSS 20
                                                               HRQ 12                                                                34 DB0

                                                               CS 13                                                                 33 DB1

                                                               CLK 14                                                                32 DB2

                                                          RESET 15                                                                   31 DB3

                                                          DACK2 16                                                                   30 DB4
                                                                NC 17                                                                29 NC

                                                                       18 19 20 21 22 23 24 25 26 27 28

                                                                       DACK3
                                                                            DREQ3
                                                                                  DREQ2
                                                                                        DREQ1
                                                                                             DREQ0

                                                                                                  GND
                                                                                                       DB7
                                                                                                             DB6
                                                                                                                   DB5
                                                                                                                        DACK1
                                                                                                                              DACK0

Block Diagram

    EOP                     DECREMENTOR        INC/DECREMENTOR                                IO  A0 - A3
RESET                                                                                     BUFFER
                              TEMP WORD          TEMP ADDRESS
      CS                    COUNT REG (16)             REG (16)
READY
                                       16-BIT BUS
    CLK
    AEN             TIMING                    16-BIT BUS
ADSTB                 AND
MEMR                            READ BUFFER       READ WRITE BUFFER                      OUTPUT  A4 - A7
MEMW              CONTROL                                                                 BUFFER
     IOR
    IOW                        BASE     BASE       CURRENT     CURRENT
                            ADDRESS    WORD        ADDRESS       WORD
                                       COUNT                     COUNT
                                (16)                   (16)        (16)
                                         (16)
                                                                               A8 - A15
                                                    WRITE       READ                                                      DB0 - DB7COMMAND
                                                   BUFFER      BUFFER                     CONTROL

                                                                                                     D0 - D1

DREQ0 - 4         PRIORITY  COMMAND                                    INTERNAL DATA BUS                                                 IO
DREQ3            ENCODER         (8)                                                                                                BUFFER

   HLDA               AND      MASK
                  ROTATING        (4)
     HRQ          PRIORITY
DACK0 - 4                   REQUEST
                    LOGIC         (4)
  DACK3
                                                                       STATUS  TEMPORARY
                                                      MODE                (8)         (8)
                                                      (4 x 6)

                                               4-193
                                                82C37A

Pin Description

                      PIN                               DESCRIPTION
SYMBOL NUMBER TYPE

VCC      31                VCC: is the +5V power supply pin. A 0.1F capacitor between pins 31 and 20 is recommended for
                           decoupling.

GND      20                Ground

CLK      12      I         CLOCK INPUT: The Clock Input is used to generate the timing signals which control 82C37A

                           operations. This input may be driven from DC to 12.5MHz for the 82C37A-12, from DC to 8MHz for

                           the 82C37A, or from DC to 5MHz for the 82C37A-5. The Clock may be stopped in either state for

                           standby operation.

CS       11      I         CHIP SELECT: Chip Select is an active low input used to enable the controller onto the data bus for

                           CPU communications.

RESET    13      I         RESET: This is an active high input which clears the Command, Status, Request, and Temporary

                           registers, the First/Last Flip-Flop, and the mode register counter. The Mask register is set to ignore

                           requests. Following a Reset, the controller is in an idle cycle.

READY    6       I         READY: This signal can be used to extend the memory read and write pulses from the 82C37A to

                           accommodate slow memories or I/O devices. READY must not make transitions during its specified

                           set-up and hold times. See Figure 12 for timing. READY is ignored in verify transfer mode.

HLDA     7       I         HOLD ACKNOWLEDGE: The active high Hold Acknowledge from the CPU indicates that it has

                           relinquished control of the system busses. HLDA is a synchronous input and must not transition

                           during its specified set-up time. There is an implied hold time (HLDA inactive) of TCH from the rising

                           edge of CLK, during which time HLDA must not transition.

DREQ0-   16-19   I         DMA REQUEST: The DMA Request (DREQ) lines are individual asynchronous channel request
DREQ3
                           inputs used by peripheral circuits to obtain DMA service. In Fixed Priority, DREQ0 has the highest

                           priority and DREQ3 has the lowest priority. A request is generated by activating the DREQ line of a

                           channel. DACK will acknowledge the recognition of a DREQ signal. Polarity of DREQ is

                           programmable. RESET initializes these lines to active high. DREQ must be maintained until the

                           corresponding DACK goes active. DREQ will not be recognized while the clock is stopped. Unused

                           DREQ inputs should be pulled High or Low (inactive) and the corresponding mask bit set.

DB0-DB7  21-23   I/O DATA BUS: The Data Bus lines are bidirectional three-state signals connected to the system data
         26-30              bus. The outputs are enabled in the Program condition during the I/O Read to output the contents
                            of a register to the CPU. The outputs are disabled and the inputs are read during an I/O Write cycle
                            when the CPU is programming the 82C37A control registers. During DMA cycles, the most signifi-
                            cant 8-bits of the address are output onto the data bus to be strobed into an external latch by ADSTB.
                            In memory-to-memory operations, data from the memory enters the 82C37A on the data bus during
                            the read-from-memory transfer, then during the write-to-memory transfer, the data bus outputs write
                            the data into the new memory location.

IOR      1       I/O I/O READ: I/O Read is a bidirectional active low three-state line. In the Idle cycle, it is an input con-
                            trol signal used by the CPU to read the control registers. In the Active cycle, it is an output control
                            signal used by the 82C37A to access data from the peripheral during a DMA Write transfer.

IOW      2       I/O I/O WRITE: I/O Write is a bidirectional active low three-state line. In the Idle cycle, it is an input con-
                            trol signal used by the CPU to load information into the 82C37A. In the Active cycle, it is an output
                            control signal used by the 82C37A to load data to the peripheral during a DMA Read transfer.

                                                4-194
                                           82C37A

Pin Description (Continued)

                      PIN                                    DESCRIPTION
SYMBOL NUMBER TYPE

EOP     36      I/O END OF PROCESS: End of Process (EOP) is an active low bidirectional signal. Information

                           concerning the completion of DMA services is available at the bidirectional EOP pin.

                           The 82C37A allows an external signal to terminate an active DMA service by pulling the EOP pin
                           low. A pulse is generated by the 82C37A when terminal count (TC) for any channel is reached,
                           except for channel 0 in memory-to-memory mode. During memory-to-memory transfers, EOP will
                           be output when the TC for channel 1 occurs.

                           The EOP pin is driven by an open drain transistor on-chip, and requires an external pull-up resistor
                           to VCC.

                           When an EOP pulse occurs, whether internally or externally generated, the 82C37A will terminate
                           the service, and if autoinitialize is enabled, the base registers will be written to the current registers
                           of that channel. The mask bit and TC bit in the status word will be set for the currently active channel
                           by EOP unless the channel is programmed for autoinitialize. In that case, the mask bit remains clear.

A0-A3   32-35   I/O ADDRESS: The four least significant address lines are bidirectional three-state signals. In the Idle
                           cycle, they are inputs and are used by the 82C37A to address the control register to be loaded or
                           read. In the Active cycle, they are outputs and provide the lower 4-bits of the output address.

A4-A7   37-40   O          ADDRESS: The four most significant address lines are three-state outputs and provide 4-bits of

                           address. These lines are enabled only during the DMA service.

HRQ     10      O          HOLD REQUEST: The Hold Request (HRQ) output is used to request control of the system bus.

                           When a DREQ occurs and the corresponding mask bit is clear, or a software DMA request is made,

                           the 82C37A issues HRQ. The HLDA signal then informs the controller when access to the system

                           busses is permitted. For stand-alone operation where the 82C37A always controls the busses, HRQ

                           may be tied to HLDA. This will result in one S0 state before the transfer.

DACK0-  14, 15  O          DMA ACKNOWLEDGE: DMA acknowledge is used to notify the individual peripherals when one
DACK3   24, 25
                           has been granted a DMA cycle. The sense of these lines is programmable. RESET initializes them

                           to active low.

AEN     9       O          ADDRESS ENABLE: Address Enable enables the 8-bit latch containing the upper 8 address bits

                           onto the system address bus. AEN can also be used to disable other system bus drivers during DMA

                           transfers. AEN is active high.

ADSTB   8       O          ADDRESS STROBE: This is an active high signal used to control latching of the upper address

                           byte. It will drive directly the strobe input of external transparent octal latches, such as the 82C82.

                           During block operations, ADSTB will only be issued when the upper address byte must be updated,

                           thus speeding operation through elimination of S1 states. ADSTB timing is referenced to the falling

                           edge of the 82C37A clock.

MEMR    3       O          MEMORY READ: The Memory Read signal is an active low three-state output used to access data

                           from the selected memory location during a DMA Read or a memory-to-memory transfer.

MEMW    4       O          MEMORY WRITE: The Memory Write signal is an active low three-state output used to write data

                           to the selected memory location during a DMA Write or a memory-to-memory transfer.

NC      5                  NO CONNECT: Pin 5 is open and should not be tested for continuity.

                                                      4-195
                                     82C37A

Functional Description

The 82C37A direct memory access controller is designed to         For example, if a block of data is to be transferred from RAM
improve the data transfer rate in systems which must              to an I/O device, the starting address of the data is loaded
transfer data from an I/O device to memory, or move a block       into the 82C37A Current and Base Address registers for a
of memory to an I/O device. It will also perform memory-to-       particular channel, and the length of the block is loaded into
memory block moves, or fill a block of memory with data           the channel's Word Count register. The corresponding Mode
from a single location. Operating modes are provided to           register is programmed for a memory-to-I/O operation (read
handle single byte transfers as well as discontinuous data        transfer), and various options are selected by the Command
streams, which allows the 82C37A to control data movement         register and the other Mode register bits. The channel's
with software transparency.                                       mask bit is cleared to enable recognition of a DMA request
                                                                  (DREQ). The DREQ can either be a hardware signal or a
The DMA controller is a state-driven address and control          software command.
signal generator, which permits data to be transferred
directly from an I/O device to memory or vice versa without       Once initiated, the block DMA transfer will proceed as the
ever being stored in a temporary register. This can greatly       controller outputs the data address, simultaneous MEMR
increase the data transfer rate for sequential operations,        and IOW pulses, and selects an I/O device via the DMA
compared with processor move or repeated string                   acknowledge (DACK) outputs. The data byte flows directly
instructions. Memory-to-memory operations require                 from the RAM to the I/O device. After each byte is
temporary internal storage of the data byte between               transferred, the address is automatically incremented (or
generation of the source and destination addresses, so            decremented) and the word count is decremented. The
memory-to-memory transfers take place at less than half the       operation is then repeated for the next byte. The controller
rate of I/O operations, but still much faster than with central   stops transferring data when the Word Count register
processor techniques. The maximum data transfer rates             underflows, or an external EOP is applied.
obtainable with the 82C37A are shown in Figure 1.
                                                                                       NAME      SIZE NUMBER
The block diagram of the 82C37A is shown on page 2. The           Base Address Registers
timing and control block, priority block, and internal registers  Base Word Count Registers      16-Bits  4
are the main components. Figure 2 lists the name and size         Current Address Registers
of the internal registers. The timing and control block derives   Current Word Count Registers   16-Bits  4
internal timing from clock input, and generates external
control signals. The Priority Encoder block resolves priority                                    16-Bits  4
contention between DMA channels requesting service
simultaneously.                                                                                  16-Bits  4

  82C37A                                                          Temporary Address Register     16-Bits  1
TRANSFER
            5MHz 8MHz 12.5MHz  UNIT                               Temporary Word Count Register  16-Bits  1
    TYPE

Compressed  2.50 4.00   6.25   MByte/sec                          Status Register                8-Bits   1

Normal I/O  1.67 2.67   4.17   MByte/sec                          Command Register               8-Bits   1

Memory-to-  0.63 1.00   1.56   MByte/sec                          Temporary Register             8-Bits   1
Memory
                                                                  Mode Registers                 6-Bits   4

                   FIGURE 1. DMA TRANSFER RATES                   Mask Register                  4-Bits   1

DMA Operation                                                     Request Register               4-Bits   1

In a system, the 82C37A address and control outputs and                         FIGURE 2. 82C37A INTERNAL REGISTERS
data bus pins are basically connected in parallel with the
system busses. An external latch is required for the upper        To further understand 82C37A operation, the states
address byte. While inactive, the controller's outputs are in a   generated by each clock cycle must be considered. The
high impedance state. When activated by a DMA request             DMA controller operates in two major cycles, active and idle.
and bus control is relinquished by the host, the 82C37A           After being programmed, the controller is normally idle until
drives the busses and generates the control signals to            a DMA request occurs on an unmasked channel, or a
perform the data transfer. The operation performed by             software request is given. The 82C37A will then request
activating one of the four DMA request inputs has previously      control of the system busses and enter the active cycle. The
been programmed into the controller via the Command,              active cycle is composed of several internal states,
Mode, Address, and Word Count registers.                          depending on what options have been selected and what
                                                                  type of operation has been requested.

                                          4-196
82C37A

The 82C37A can assume seven separate states, each                     Special software commands can be executed by the
composed of one full clock period. State I (SI) is the idle           82C37A in the Program Condition. These commands are
state. It is entered when the 82C37A has no valid DMA                 decoded as sets of addresses with CS, IOR, and IOW. The
requests pending, at the end of a transfer sequence, or               commands do not make use of the data bus. Instructions
when a Reset or Master Clear has occurred. While in SI, the           include Set and Clear First/Last Flip-Flop, Master Clear,
DMA controller is inactive but may be in the Program                  Clear Mode Register Counter, and Clear Mask Register.
Condition (being programmed by the processor).
                                                                      Active Cycle
State 0 (S0) is the first state of a DMA service. The 82C37A
has requested a hold but the processor has not yet returned           When the 82C37A is in the Idle cycle, and a software
an acknowledge. The 82C37A may still be programmed until              request or an unmasked channel requests a DMA service,
it has received HLDA from the CPU. An acknowledge from                the device will issue HRQ to the microprocessor and enter
the CPU will signal the DMA transfer may begin. S1, S2, S3,           the Active cycle. It is in this cycle that the DMA service will
and S4 are the working state of the DMA service. If more              take place, in one of four modes:
time is needed to complete a transfer than is available with
normal timing, wait states (SW) can be inserted between S3            Single Transfer Mode - In Single Transfer mode, the device
and S4 in normal transfers by the use of the Ready line on            is programmed to make one transfer only. The word count
the 82C37A. For compressed transfers, wait states can be              will be decremented and the address decremented or
inserted between S2 and S4. See timing Figures 14 and 15.             incremented following each transfer. When the word count
                                                                      "rolls over" from zero to FFFFH, a terminal count bit in the
Note that the data is transferred directly from the I/O device        status register is set, an EOP pulse is generated, and the
to memory (or vice versa) with IOR and MEMW (or MEMR                  channel will autoinitialize if this option has been selected. If
and IOW) being active at the same time. The data is not read          not programmed to autoinitialize, the mask bit will be set,
into or driven out of the 82C37A in I/O-to-memory or                  along with the TC bit and EOP pulse.
memory-to-I/O DMA transfers.
                                                                      DREQ must be held active until DACK becomes active. If
Memory-to-memory transfers require a read-from and a write-           DREQ is held active throughout the single transfer, HRQ will
to memory to complete each transfer. The states, which                go inactive and release the bus to the system. It will again go
resemble the normal working states, use two-digit numbers             active and, upon receipt of a new HLDA, another single
for identification. Eight states are required for a single transfer.  transfer will be performed, unless a higher priority channel
The first four states (S11, S12, S13, S14) are used for the           takes over. In 8080A, 8085A, 80C88, or 80C86 systems, this
read-from-memory half and the last four state (S21, S22, S23,         will ensure one full machine cycle execution between DMA
S24) for the write-to-memory half of the transfer.                    transfers. Details of timing between the 82C37A and other
                                                                      bus control protocols will depend upon the characteristics of
Idle Cycle                                                            the microprocessor involved.

When no channel is requesting service, the 82C37A will                Block Transfer Mode - In Block Transfer mode, the device
enter the idle cycle and perform "SI" states. In this cycle, the      is activated by DREQ or software request and continues
82C37A will sample the DREQ lines on the falling edge of              making transfers during the service until a TC, caused by
every clock cycle to determine if any channel is requesting a         word count going to FFFFH, or an external End of Process
DMA service.                                                          (EOP) is encountered. DREQ need only be held active until
                                                                      DACK becomes active. Again, an Autoinitialization will occur
Note that for standby operation where the clock has been              at the end of the service if the channel has been
stopped, DMA requests will be ignored. The device will                programmed for that option.
respond to CS (chip select), in case of an attempt by the
microprocessor to write or read the internal registers of the         Demand Transfer Mode - In Demand Transfer mode the
82C37A. When CS is low and HLDA is low, the 82C37A                    device continues making transfers until a TC or external EOP is
enters the Program Condition. The CPU can now establish,              encountered, or until DREQ goes inactive. Thus, transfer may
change or inspect the internal definition of the part by read-        continue until the I/O device has exhausted its data capacity.
ing from or writing to the internal registers.                        After the I/O device has had a chance to catch up, the DMA
                                                                      service is reestablished by means of a DREQ. During the time
The 82C37A may be programmed with the clock stopped, pro-             between services when the microprocessor is allowed to oper-
vided that HLDA is low and at least one rising clock edge has         ate, the intermediate values of address and word count are
occurred after HLDA was driven low, so the controller is in an SI     stored in the 82C37A Current Address and Current Word
state. Address lines A0-A3 are inputs to the device and select        Count registers. Higher priority channels may intervene in the
which registers will be read or written. The IOR and IOW lines        demand process, once DREQ has gone inactive. Only an EOP
are used to select and time the read or write operations. Due to      can cause an Autoinitialization at the end of service. EOP is
the number and size of the internal registers, an internal flip-flop  generated either by TC or by an external signal.
called the First/Last Flip-Flop is used to generate an additional
bit of address. The bit is used to determine the upper or lower       Cascade Mode - This mode is used to cascade more than
byte of the 16-bit Address and Work Count registers. The flip-        one 82C37A for simple system expansion. The HRQ and
flop is reset by Master Clear or RESET. Separate software             HLDA signals from the additional 82C37A are connected to
commands can also set or reset this flip-flop.                        the DREQ and DACK signals respectively of a channel for

4-197
                                 82C37A

the initial 82C37A.This allows the DMA requests of the                                       Autoinitialize - By setting bit 4 in the Mode register, a
additional device to propagate through the priority network                                  channel may be set up as an Autoinitialize channel. During
circuitry of the preceding device. The priority chain is                                     Autoinitialization, the original values of the Current Address
preserved and the new device must wait for its turn to                                       and Current Word Count registers are automatically restored
acknowledge requests. Since the cascade channel of the                                       from the Base Address and Base Word Count registers of
initial 82C37A is used only for prioritizing the additional                                  the channel following EOP. The base registers are loaded
device, it does not output an address or control signals of its                              simultaneously with the current registers by the micropro-
own. These could conflict with the outputs of the active chan-                               cessor and remain unchanged throughout the DMA service.
nel in the added device. The initial 82C37A will respond to                                  The mask bit is not set when the channel is in Autoinitialize
DREQ and generate DACK but all other outputs except HRQ                                      mode. Following Autoinitialization, the channel is ready to
will be disabled. An external EOP will be ignored by the initial                             perform another DMA service, without CPU intervention, as
device, but will have the usual effect on the added device.                                  soon as a valid DREQ is detected, or software request
                                                                                             made.
Figure 3 shows two additional devices cascaded with an
initial device using two of the initial device's channels. This                              Memory-to-Memory - To perform block moves of data from
forms a two-level DMA system. More 82C37As could be                                          one memory address space to another with minimum of
added at the second level by using the remaining channels                                    program effort and time, the 82C37A includes a memory-to-
of the first level. Additional devices can also be added by                                  memory transfer feature. Setting bit 0 in the Command
cascading into the channels of the second level devices,                                     register selects channels 0 and 1 to operate as memory-to-
forming a third level.                                                                       memory transfer channels.

   80C86/88     1ST LEVEL          2ND LEVEL                                                 The transfer is initiated by setting the software or hardware
    MICRO-                                                                                   DREQ for channel 0. The 82C37A requests a DMA service
PROCESSOR    HRQ DREQ                 82C37A                                                 in the normal manner. After HLDA is true, the device, using
             HLDA DACK           HRQ                                                         four-state transfers in Block Transfer mode, reads data from
                                 HLDA                                                        the memory. The channel 0 Current Address register is the
                  82C37A                                                                     source for the address used and is decremented or
                                 HRQ                                                         incremented in the normal manner. The data byte read from
                          DREQ   HLDA                                                        the memory is stored in the 82C37A internal Temporary reg-
                           DACK                                                              ister. Another four-state transfer moves the data to memory
                                      82C37A                                                 using the address in channel one's Current Address register
             INITIAL DEVICE                                                                  and incrementing or decrementing it in the normal manner.
                                                                                             The channel 1 Current Word Count is decremented.

                                                                                 ADDITIONAL  When the word count of channel 1 decrements to FFFFH, a
                                                                                   DEVICES   TC is generated causing an EOP output, terminating the
                                                                                             service, and setting the channel 1 TC bit in the Status
                     FIGURE 3. CASCADED 82C37As                                              register. The channel 1 mask bit will also be set, unless the
                                                                                             channel 1 mode register is programmed for autoinitialization.
When programming cascaded controllers, start with the first                                  Channel 0 word count decrementing to FFFFH will not set
level device (closest to the microprocessor). After RESET,                                   the channel 0 TC bit in the status register nor generate an
the DACK outputs are programmed to be active low and are                                     EOP, nor set the channel 0 mask bit in this mode. It will
held in the high state. If they are used to drive HLDA directly,                             cause an autoinitialization of channel 0, if that option has
the second level device(s) cannot be programmed until                                        been selected.
DACK polarity is selected as active high on the initial device.
Also, the initial device's mask bits function normally on                                    If full Autoinitialization for a memory-to-memory operation is
cascaded channels, so they may be used to inhibit second-                                    desired, the channel 0 and channel 1 word counts must be
level services.                                                                              set to equal values before the transfer begins. Otherwise, if
                                                                                             channel 0 underflows before channel 1, it will autoinitialize
Transfer Types                                                                               and set the data source address back to the beginning of the
                                                                                             block. If the channel 1 word count underflows before channel
Each of the three active transfer modes can perform three dif-                               0, the memory-to-memory DMA service will terminate, and
ferent types of transfers. These are Read, Write and Verify.                                 channel 1 will autoinitialize but channel 0 will not.
Write transfers move data from an I/O device to the memory
by activating MEMW and IOR. Read transfers move data from                                    In memory-to-memory mode, Channel 0 may be
memory to an I/O device by activating MEMR and IOW.                                          programmed to retain the same address for all transfers.
                                                                                             This allows a single byte to be written to a block of memory.
Verify transfers are pseudo-transfers. The 82C37A operates                                   This channel 0 address hold feature is selected by setting bit
as in Read or Write transfers generating addresses and                                       1 in the Command register.
responding to EOP, etc., however the memory and I/O
control lines all remain inactive. Verify mode is not permitted                              The 82C37A will respond to external EOP signals during
for memory-to-memory operation. READY is ignored during                                      memory-to-memory transfers, but will only relinquish the
Verify transfers.                                                                            system busses after the transfer is complete (i.e. after an

                                              4-198
                                             82C37A

S24 state). It should be noted that an external EOP cannot      address bits to an external latch from which they may be
cause the channel 0 Address and Word Count registers to         placed on the address bus. The falling edge of Address
autoinitialize, even if the Mode register is programmed for     Strobe (ADSTB) is used to load these bits from the data
autoinitialization. An external EOP will autoinitialize the     lines to the latch. Address Enable (AEN) is used to enable
channel 1 registers, if so programmed. Data comparators in      the bits onto the address bus through a three-state enable.
block search schemes may use the EOP input to terminate         The lower order address bits are output by the 82C37A
the service when a match is found. The timing of memory-to-     directly. Lines A0-A7 should be connected to the address
memory transfers is found in Figure 13. Memory-to-memory        bus. Figure 12 shows the time relationships between CLK,
operations can be detected as an active AEN with no DACK        AEN, ADSTB, DB0-DB7 and A0-A7.
outputs.
                                                                During Block and Demand Transfer mode service, which
Priority - The 82C37A has two types of priority encoding        include multiple transfers, the addresses generated will be
available as software selectable options. The first is Fixed    sequential. For many transfers the data held in the external
Priority which fixes the channels in priority order based upon  address latch will remain the same. This data need only
the descending value of their numbers. The channel with the     change when a carry or borrow from A7 to A8 takes place in
lowest priority is 3 followed by 2, 1 and the highest priority  the normal sequence of addresses. To save time and speed
channel, 0. After the recognition of any one channel for ser-   transfers, the 82C37A executes S1 states only when
vice, the other channels are prevented from interfering with    updating of A8-A15 in the latch is necessary. This means for
the service until it is completed.                              long services, S1 states and Address Strobes may occur
                                                                only once every 256 transfers, a savings of 255 clock cycles
The second scheme is Rotating Priority. The last channel to     for each 256 transfers.
get service becomes the lowest priority channel with the
others rotating accordingly. The next lower channel from the    Programming
channel serviced has highest priority on the following
request. Priority rotates every time control of the system      The 82C37A will accept programming from the host
busses is returned to the processor.                            processor anytime that HLDA is inactive, and at least one
                                                                rising clock edge has occurred after HLDA went low. It is the
Rotating Priority            2nd              3rd               responsibility of the host to assure that programming and
             1st          SERVICE         SERVICE               HLDA are mutually exclusive.

         SERVICE               2 Service       3 Service        Note that a problem can occur if a DMA request occurs on
Highest 0                                                       an unmasked channel while the 82C37A is being pro-
                          3 Request       0                     grammed. For instance, the CPU may be starting to repro-
               1 Service                                        gram the two byte Address register of channel 1 when
Lowest 2                  0               1                     channel 1 receives a DMA request. If the 82C37A is enabled
                                                                (bit 2 in the Command register is 0), and channel 1 is
               3          1               2                     unmasked, a DMA service will occur after only one byte of
                                                                the Address register has been reprogrammed. This condi-
With Rotating Priority in a single chip DMA system, any         tion can be avoided by disabling the controller (setting bit 2
device requesting service is guaranteed to be recognized        in the Command register) or masking the channel before
after no more than three higher priority services have          programming any of its registers. Once the programming is
occurred. This prevents any one channel from monopolizing       complete, the controller can be enabled/unmasked.
the system.
                                                                After power-up it is suggested that all internal locations be
Regardless of which priority scheme is chosen, priority is      loaded with some known value, even if some channels are
evaluated every time a HLDA is returned to the 82C37A.          unused. This will aid in debugging.

Compressed Timing - In order to achieve even greater            Register Description
throughput where system characteristics permit, the 82C37A
can compress the transfer time to two clock cycles. From        Current Address Register - Each channel has a 16-bit
Figure 12 it can be seen that state S3 is used to extend the    Current Address register. This register holds the value of the
access time of the read pulse. By removing state S3, the        address used during DMA transfers. The address is auto-
read pulse width is made equal to the write pulse width and     matically incremented or decremented by one after each
a transfer consists only of state S2 to change the address      transfer and the values of the address are stored in the Cur-
and state S4 to perform the read/write. S1 states will still    rent Address register during the transfer. This register is writ-
occur when A8-A15 need updating (see Address                    ten or read by the microprocessor in successive 8-bit bytes.
Generation). Timing for compressed transfers is found in        See Figure 6 for programming information. It may also be
Figure 15. EOP will output in S2 if compressed timing is        reinitialized by an Autoinitialize back to its original value.
selected. Compressed timing is not allowed for memory-to-       Autoinitialize takes place only after an EOP. In memory-to-
memory transfers.                                               memory mode, the channel 0 Current Address register can
                                                                be prevented from incrementing or decrementing by setting
Address Generation - In order to reduce pin count, the          the address hold bit in the Command register.
82C37A multiplexes the eight higher order address bits on
the data lines. State S1 is used to output the higher order

                                             4-199
                                      82C37A

Current Word Count Register - Each channel has a 16-bit          Mode Register - Each channel has a 6-bit Mode register
Current Word Count register. This register determines the        associated with it. When the register is being written to by
number of transfers to be performed. The actual number of        the microprocessor in the Program condition, bits 0 and 1
transfers will be one more than the number programmed in         determine which channel Mode register is to be written.
the Current Word Count register (i.e., programming a count       When the processor reads a Mode register, bits 0 and 1 will
of 100 will result in 101 transfers). The word count is          both be ones. See the following diagram and Figure 4 for
decremented after each transfer. When the value in the           Mode register functions and addresses.
register goes from zero to FFFFH, a TC will be generated.
This register is loaded or read in successive 8-bit bytes by     Mode Register
the microprocessor in the Program Condition. See Figure 6
for programming information. Following the end of a DMA          76543210     BIT NUMBER
service it may also be reinitialized by an Autoinitialization
back to its original value. Autoinitialization can occur only                 00 Channel 0 select
when an EOP occurs. If it is not Autoinitialized, this register               01 Channel 1 select
will have a count of FFFFH after TC.                                          10 Channel 2 select
                                                                              11 Channel 3 select
Base Address and Base Word Count Registers - Each                             XX Readback
channel has a pair of Base Address and Base Word Count
registers. These 16-bit registers store the original value of                 00 Verify transfer
their associated current registers. During Autoinitialize these               01 Write transfer
values are used to restore the current registers to their                     10 Read transfer
original values. The base registers are written simulta-                      11 Illegal
neously with their corresponding current register in 8-bit                    XX If bits 6 and 7 = 11
bytes in the Program Condition by the microprocessor. See
Figure 6 for programming information. These registers can-                    0 Autoinitialization disable
not be read by the microprocessor.                                            1 Autoinitialization enable

Command Register - This 8-bit register controls the opera-                    0 Address increment select
tion of the 82C37A. It is programmed by the microprocessor                    1 Address decrement select
and is cleared by RESET or a Master Clear instruction. The
following diagram lists the function of the Command register                  00 Demand mode select
bits. See Figure 4 for Read and Write addresses.                              01 Single mode select
                                                                              10 Block mode select
Command Register                                                              11 Cascade mode select

76543210  BIT NUMBER                                             Request Register - The 82C37A can respond to requests
                                                                 for DMA service which are initiated by software as well as by
          0 Memory-to-memory disable                             a DREQ. Each channel has a request bit associated with it in
          1 Memory-to-memory enable                              the 4-bit Request register. These are non-maskable and
                                                                 subject to prioritization by the Priority Encoder network.
          0 Channel 0 address hold disable                       Each register bit is set or reset separately under software
          1 Channel 0 address hold enable                        control. The entire register is cleared by a Reset or Master
          X If bit 0 = 0                                         Clear instruction. To set or reset a bit, the software loads the
                                                                 proper form of the data word. See Figure 4 for register
          0 Controller enable                                    address coding, and the following diagram for Request
          1 Controller disable                                   register format. A software request for DMA operation can
                                                                 be made in block or single modes. For memory-to-memory
          0 Normal timing                                        transfers, the software request for channel 0 should be set.
          1 Compressed timing                                    When reading the Request register, bits 4-7 will always read
          X If bit 0 = 1                                         as ones, and bits 0-3 will display the request bits of channels
                                                                 0-3 respectively.
          0 Fixed priority
          1 Rotating priority                                    Request Register

          0 Late write selection                                 76543210     BIT NUMBER
          1 Extended write selection
          X If bit 3 = 1                                         Don't Care,  00 Select Channel 0
                                                                     Write    01 Select Channel 1
          0 DREQ sense active high                                            10 Select Channel 2
          1 DREQ sense active low                                  Bits 4-7   11 Select Channel 3
                                                                  All Ones,
                                                                              0 Reset request bit
                                                                     Read     1 Set request bit

          0 DACK sense active low
          1 DACK sense active high

                                      4-200
                                                       82C37A

Mask Register - Each channel has associated with it a mask        Status Register - The Status register is available to be read
bit which can be set to disable an incoming DREQ. Each            out of the 82C37A by the microprocessor. It contains
mask bit is set when its associated channel produces an EOP       information about the status of the devices at this point. This
if the channel is not programmed to Autoinitialize. Each bit of   information includes which channels have reached a terminal
the 4-bit Mask register may also be set or cleared separately     count and which channels have pending DMA requests. Bits
or simultaneously under software control. The entire register     0-3 are set every time a TC is reached by that channel or an
is also set by a Reset or Master clear. This disables all hard-   external EOP is applied. These bits are cleared upon RESET,
ware DMA requests until a Clear Mask Register instruction         Master Clear, and on each Status Read. Bits 4-7 are set
allows them to occur. The instruction to separately set or clear  whenever their corresponding channel is requesting service,
the mask bits is similar in form to that used with the Request    regardless of the mask bit state. If the mask bits are set, soft-
register. Refer to the following diagram and Figure 4 for         ware can poll the Status register to determine which channels
details. When reading the Mask register, bits 4-7 will always     have DREQs, and selectively clear a mask bit, thus allowing
read as logical ones, and bits 0-3 will display the mask bits of  user defined service priority. Status bits 4-7 are updated while
channels 0-3, respectively. The 4 bits of the Mask register       the clock is high, and latched on the falling edge. Status Bits
may be cleared simultaneously by using the Clear Mask Reg-        4-7 are cleared upon RESET or Master Clear.
ister command (see software commands section).
                                                                  Status Register
Mask Register
                                                                  76543210    BIT NUMBER

76543210                 BIT NUMBER

                                                                            1 Channel 0 has reached TC

Don't Care               00 Select Channel 0 mask bit                       1 Channel 1 has reached TC
                         01 Select Channel 1 mask bit
                         10 Select Channel 2 mask bit                       1 Channel 2 has reached TC
                         11 Select Channel 3 mask bit

                                           0 Clear mask bit                 1 Channel 3 has reached TC
                                           1 Set mask bit                   1 Channel 0 request
                                                                            1 Channel 1 request
All four bits of the Mask register may also be written with a
single command.

76543210                 BIT NUMBER                                         1 Channel 2 request

Don't Care,              0 Clear Channel 0 mask bit                                                         1 Channel 3 request
    Write                1 Set Channel 0 mask bit
                                                                  Temporary Register - The Temporary register is used to
All Ones,               0 Clear Channel 1 mask bit               hold data during memory-to-memory transfers. Following the
    Read                 1 Set Channel 1 mask bit                 completion of the transfers, the last byte moved can be read
                                                                  by the microprocessor. The Temporary register always
                         0 Clear Channel 2 mask bit               contains the last byte transferred in the previous memory-to-
                         1 Set Channel 2 mask bit                 memory operation, unless cleared by a Reset or Master
                                                                  Clear.
                         0 Clear Channel 3 mask bit
                         1 Set Channel 3 mask bit

OPERATION                A3                          A2           A1  A0      IOR                IOW

Read Status Register     1                           0            0   0       0                  1
Write Command Register
Read Request Register    1                           0            0   0       1                  0
Write Request Register
Read Command Register    1                           0            0   1       0                  1
Write Single Mask Bit
Read Mode Register       1                           0            0   1       1                  0
Write Mode Register
Set First/Last F/F       1                           0            1   0       0                  1
Clear First/Last F/F
Read Temporary Register  1                           0            1   0       1                  0
Master Clear
Clear Mode Reg. Counter  1                           0            1   1       0                  1
Clear Mask Register
Read All Mask Bits       1                           0            1   1       1                  0
Write All Mask Bits
                         1                           1            0   0       0                  1

                         1                           1            0   0       1                  0

                         1                           1            0   1       0                  1

                         1                           1            0   1       1                  0

                         1                           1            1   0       0                  1

                         1                           1            1   0       1                  0

                         1                           1            1   1       0                  1

                         1                           1            1   1       1                  0

                         FIGURE 4. SOFTWARE COMMAND CODES AND REGISTER CODES

                                                         4-201
                                                82C37A

Software Commands

There are special software commands which can be                Clear Mode Register Counter - Since only one address
executed by reading or writing to the 82C37A. These com-        location is available for reading the Mode registers, an inter-
mands do not depend on the specific data pattern on the         nal two-bit counter has been included to select Mode regis-
data bus, but are activated by the I/O operation itself. On     ters during read operation. To read the Mode registers, first
read type commands, the data value is not guaranteed.           execute the Clear Mode Register Counter command, then
These commands are:                                             do consecutive reads until the desired channel is read. Read
                                                                order is channel 0 first, channel 3 last. The lower two bits on
Clear First/Last Flip-Flop - This command is executed           all Mode registers will read as ones.
prior to writing or reading new address or word count infor-
mation to the 82C37A. This command initializes the flip-flop    External EOP Operation
to a known state (low byte first) so that subsequent accesses
to register contents by the microprocessor will address         The EOP pin is a bidirectional, open drain pin which may be
upper and lower bytes in the correct sequence.                  driven by external signals to terminate DMA operation.
                                                                Because EOP is an open drain pin an external pull-up resis-
Set First/Last Flip-Flop - This command will set the flip-flop  tor to VCC is required. The value of the external pull-up
to select the high byte first on read and write operations to   resistor used should guarantee a rise time of less than
address and word count registers.                               125ns. It is important to note that the 82C37A will not accept
                                                                external EOP signals when it is in a SI (Idle) state. The
Master Clear - This software instruction has the same effect    controller must be active to latch EXT EOP. Once latched,
as the hardware Reset. The Command, Status, Request,            the EXT EOP will be acted upon during the next S2 state,
and Temporary registers, and Internal First/Last Flip-Flop      unless the 82C37A enters an idle state first. In the latter
and mode register counter are cleared and the Mask register     case, the latched EOP is cleared. External EOP pulses
is set. The 82C37A will enter the idle cycle.                   occurring between active DMA transfers in demand mode
                                                                will not be recognized, since the 82C37A is in an SI state.
Clear Mask Register - This command clears the mask bits
of all four channels, enabling them to accept DMA requests.

                                                                SIGNALS  FIRST/LAST     DATA
                                                                                         BUS
                                                                         FLIP-FLOP    DB0-DB7

CHANNEL  REGISTER                  OPERATION CS IOR IOW A3 A2 A1 A0      STATE       A0-A7
                                                                                     A8-A15
0        Base and Current Address  Write        0100000                  0           A0-A7
                                                                                     A8-A15
                                                0100000                  1           W0-W7
                                                                                     W8-W15
         Current Address           Read         0010000                  0           W0-W7
                                                                                     W8-W15
                                                0010000                  1
                                                                                     A0-A7
         Base and Current Word     Write        0100001                  0           A8-A15
         Count                                                                       A0-A7
         Current Word Count                     0100001                  1           A8-A15
                                                                                     W0-W7
                                   Read         0010001                  0           W8-W15
                                                                                     W0-W7
                                                0010001                  1           W8-W15

1        Base and Current Address  Write        0100010                  0           A0-A7
                                                                                     A8-A15
                                                0100010                  1           A0-A7
                                                                                     A8-A15
         Current Address           Read         0010010                  0           W0-W7
                                                                                     W8-W15
                                                0010010                  1           W0-W7
                                                                                     W8-W15
         Base and Current Word     Write        0100011                  0
         Count                                                                       A0-A7
         Current Word Count                     0100011                  1           A8-A15
                                                                                     A0-A7
                                   Read         0010011                  0           A8-A15
                                                                                     W0-W7
                                                0010011                  1           W8-W15
                                                                                     W0-W7
2        Base and Current Address  Write        0100100                  0           W8-W15

                                                0100100                  1

         Current Address           Read         0010100                  0

                                                0010100                  1

         Base and Current Word     Write        0100101                  0
         Count
         Current Word Count                     0100101                  1

                                   Read         0010101                  0

                                                0010101                  1

3        Base and Current Address        Write  0100110                  0
                                   Read
                                   Write        0100110                  1
                                   Read
         Current Address                        00101100

                                                00101101

         Base and Current Word                  01001110
         Count
         Current Word Count                     01001111

                                                00101110

                                                00101111

         FIGURE 5. WORD COUNT AND ADDRESS REGISTER COMMAND CODES

                                                4-202
                                                         82C37A

Application Information                                        address. Hold Acknowledge (HLDA) and Address Enable
                                                               (AEN) are "ORed" together to insure that the DMA controller
Figure 6 shows an application for a DMA system utilizing the   does not have bus contention with the microprocessor.
82C37A DMA controller and the 80C88 Microprocessor. In
this application, the 82C37A DMA controller is used to         Operation
improve system performance by allowing an I/O device to
transfer data directly to or from system memory.               A DMA request (DREQ) is generated by the I/O device. After
                                                               receiving the DMA request, the DMA controller will issue a
Components                                                     Hold request (HRQ) to the processor. The system busses
                                                               are not released to the DMA controller until a Hold Acknowl-
The system clock is generated by the 82C84A clock driver       edge signal is returned to the DMA controller from the
and is inverted to meet the clock high and low times required  80C88 processor. After the Hold Acknowledge has been
by the 82C37A DMA controller. The four OR gates are used       received, addresses and control signals are generated by
to support the 80C88 Microprocessor in minimum mode by         the DMA controller to accomplish the DMA transfers. Data is
producing the control signals used by the processor to         transferred directly from the I/O device to memory (or vice
access memory or I/O. A decoder is used to generate chip       versa) with IOR and MEMW (or MEMR and IOW) being
select for the DMA controller and memory. The most signifi-    active. Note that data is not read into or driven out of the
cant bits of the address are output on the address/data bus.   DMA controller in I/O-to-memory or memory-to-I/O data
Therefore, the 82C82 octal latch is used to demultiplex the    transfers.

                                                                                                          VCC

                                                 MEMCS

        HLDA                                                   DECODER
                                                                         ADDRESS BUS
82C84A                                                                                         82C37A
   OR
        HLDA   AX                                                                         CLK    EOP
82C85  HRQ
              ALE                                STB                                  OE  CS     HLDA
  CLK         AD0
                                                                                          ADSTB IOR

                          VCC                        OE                     STB           AEN        IOW
                                                 82C82                      82C82                 MEMR
                  AD7                                                                     A0-7   MEMW
        M/IO  MN/MX                                       VCC  DATA BUS                   DB0-7
        RD                                          47k                                             HRQ
        WR                                                                                       DREQ0

                                                                                                 DACK

              80C88

        MEMR                                                   ADDRESS BUS

        MEMW                                     MEMORY                                                   CS
                                                                                                      DREQ
        IOR                                                    DATA BUS
                  MEMCS                                                                           I/O
                                                                                               DEVICE
        IOW MEMR
                    MEMW                                                                                                IOR
                                                                                                                        IOW

NOTE: The address lines need pull-up resistors.

                          FIGURE 6. APPLICATION FOR DMA SYSTEM

                                                         4-203
                                    82C37A

Figure 7 shows an application for a DMA system using the      for A8-A15 from the DMA controller's data bus is on the local
82C37A DMA controller and the 80C286 Microprocessor.          80C286 address bus so that memory chip selects may still
                                                              be generated during DMA transfers. The transceiver on A0-
In this application, the system clock comes from the 82C284   A7 is controlled by AEN and is not necessary, but may be
clock generator PCLK signal which is inverted to provide      used to drive a heavily loaded system address bus during
proper READY setup and hold times to the DMA controller in    transfers. The data bus transceivers simply isolate the DMA
an 80C286 system. The Read and Write signals from the         controller from the local microprocessor bus and allow pro-
DMA controller may be wired directly to the Read/Write con-   gramming on the upper or lower half of the data bus.
trol signals from the 82C288 Bus Controller. The octal latch

                   DECODE   CHIP SELECT                               LATCH
                            TO MEMORY/                                             A0 - A23
80C286                      PERIPHERALS
     A0-A23
                                                                                                                       MEMR
                                                                                           SYSTEM  MEMORY              MEMW
                                                                                              BUS                      MEMCS
                                                              TRANSCEIVER

          D0-D15                                                              D0 - D15

READY              A8 - A15                                                                           I/O              IOR
              HLD                     D0 - D7                                                      DEVICE              IOW
                                                    D8 - D15
            HLDA                                                                  A0 - A7              DREQ            DACK
CLK                                                                                                        CS

                    LATCH   TRANS-                            TRANS-  TRANSCEIVER
                   STB      CEIVER                            CEIVER
82C288                                                               T/R                    OE
                   OE        D0-D7
     IORC                     VCC
     IOWC  IOR                                                        AEN
    MRDC   IOW
   MWTC    MEMR
           MEMW
CLK

82C284                AEN   EOP D0-D7                              A0-A7                     IOR   TO CORRESPONDING
      CLK          ADSTB           82C37A                                IOR                 IOW   82C288 SIGNALS AND
                   HRQ                                                  IOW                  MEMR  MEMORY/PERIPHERALS
    PCLK           HLDA          DREQ 0-3                                                    MEMW
READY             CLK                                               MEMR
                                                                    MEMW
                     READY                                    DACK 0-3

                   FIGURE 7. 80C286 DMA APPLICATION

                                    4-204
                                                  82C37A

Absolute Maximum Ratings                                                                             Thermal Information

Supply Voltage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +8.0V       Thermal Resistance (Typical)                        JA (oC/W) JC (oC/W)
Input, Output or I/O Voltage . . . . . . . . . . . GND -0.5V to VCC +0.5V
ESD Classification . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Class 1           CERDIP Package . . . . . . . . . . . . . . . .      50  10

Operating Conditions                                                                                 CLCC Package . . . . . . . . . . . . . . . . . .    65  14

Operating Voltage Range . . . . . . . . . . . . . . . . . . . . . +4.5V to +5.5V                     PDIP Package . . . . . . . . . . . . . . . . . . .  50  N/A
Operating Temperature Range
                                                                                                     PLCC Package . . . . . . . . . . . . . . . . . .    46  N/A
   C82C37A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0oC to +70oC              Storage Temperature Range . . . . . . . . . . . . . . . . . .-65oC to +150oC
   I82C37A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -40oC to +85oC            Maximum Junction Temperature Ceramic Package . . . . . . . +175oC
   M82C37A . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . -55oC to +125oC               Maximum Junction Temperature Plastic Package. . . . . . . . . +150oC

                                                                                                     Maximum Lead Temperature Package
                                                                                                        (Soldering 10s) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . +300oC

                                                                                                     (PLCC - Lead Tips Only)

                                                                            Die Characteristics

                                                                                               Gate Count . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2325 Gates

CAUTION: Stresses above those listed in "Absolute Maximum Ratings" may cause permanent damage to the device. This is a stress only rating and operation
of the device at these or any other conditions above those indicated in the operational sections of this specification is not implied.

DC Electrical Specifications    VCC = +5.0 10%, TA = 0oC to +70oC (C82C37A)
                                                         TA = -40oC to +85oC (I82C37A)
                                                         TA = -55oC to +125oC (M82C37A)

SYMBOL  PARAMETER                       MIN       MAX                                                UNITS                         TEST CONDITIONS

VIH     Logical One Input Voltage       2                                                       -        v   C82C37A, I82C37A

                                        2.2                                                     -        V   M82C37A

VIL     Logical Zero Input Voltage      -                                                       0.8      V

VIHC    CLK Input Logical One Voltage VCC -0.8                                                  -        V

VILC    CLK Input Logical Zero Voltage  -                                                       0.8      V

VOH     Output HIGH Voltage             3.0                                                     -        V   IOH = -2.5mA

                                        VCC -0.4                                                -        V   IOH = -100A

VOL     Output LOW Voltage              -                                                       0.4      V   IOL = +2.5mA all output except EOP,

                                                                                                             IOL = +3.2mA for EOP pin 36 only.

II      Input Leakage Current           -1                                                      +1       A  VIN = GND or VCC, Pins 6, 7, 11-13, 16-19

IO      Output Leakage Current          -10       +10                                                    A  VOUT = GND or VCC, Pins 1-4, 21-23, 26-30,

                                                                                                             32-40

ICCSB   Standby Power Supply            -                                                       10       A  VCC = 5.5V, VIN = VCC or GND, Outputs
        Current
                                                                                                             Open

ICCOP   Operating Power Supply          -                                                       2    mA/MHz VCC = 5.5V, CLK FREQ = Maximum,
        Current
                                                                                                             VIN = VCC or GND, Outputs Open

Capacitance TA = +25oC

SYMBOL  PARAMETER                           TYP                                                      UNITS                         TEST CONDITIONS

CIN     Input Capacitance                    25                                                      pF      FREQ = 1MHz, All measurements are

                                                                                                             referenced to device GND

COUT Output Capacitance                      40                                                      pF

CI/O    I/O Capacitance                      25                                                      pF

                                                  4-205
                                               82C37A

AC Electrical Specifications  VCC = +5.0V 10%, GND = 0V, TA = 0oC to +70oC (C82C37A),
                              TA = -40oC to +85oC (I82C37A),
                              TA = -55oC to +125oC (M82C37A)

                                               82C37A-5             82C37A              82C37A-12

SYMBOL                 PARAMETER               MIN         MAX  MIN     MAX             MIN     MAX  UNITS

DMA (MASTER) MODE                                                                                      ns
                                                                                                       ns
(1)TAEL    AEN HIGH from CLK LOW (S1) Delay    -           175  -       105             -       50     ns
                                                                                                       ns
           Time                                                                                        ns
                                                                                                        ns
(2)TAET    AEN LOW from CLK HIGH (SI) Delay    -           130  -           80          -       50     ns
                                                                                                       ns
           Time                                                                                        ns
                                                                                                       ns
(3)TAFAB   ADR Active to Float Delay from CLK  -           90   -           55          -       55     ns
                                                                                                       ns
           HIGH                                                                                        ns
                                                                                                       ns
(4)TAFC    READ or WRITE Float Delay from      -           120  -           75          -       50     ns
           CLK HIGH                                                                                    ns
                                                                                                       ns
(5)TAFDB   DB Active to Float Delay from CLK   -           170  -       135             -       90     ns
           HIGH                                                                                        ns
                                                                                                       ns
(6)TAHR    ADR from READ HIGH Hold Time        TCY-100     -    TCY-75      -           TCY-65  -      ns
                                                                                                       ns
(7)TAHS    DB from ADSTB LOW Hold Time         TCL-18      -    TCL-18      -           TCL-18  -

(8)TAHW    ADR from WRITE HIGH Hold Time       TCY-65      -    TCY-65      -           TCY-50  -

(9)TAK     DACK Valid from CLK LOW             -           170  -       105             -       69
           Delay Time

           EOP HIGH from CLK HIGH              -           170  -       105             -       90
           Delay Time

           EOP LOW from CLK HIGH               -           100  -           60          -       35
           Delay Time

(10)TASM   ADR Stable from CLK HIGH            -           110  -           60          -       50

(11)TASS   DB to ADSTB LOW Setup Time          TCH-20      -    TCH-20      -           TCH-20  -

(12)TCH    CLK HIGH Time (Transitions 10ns)    70          -    55          -           30      -

(13)TCL    CLK LOW Time (Transitions 10ns)     50          -    43          -           30      -

(14)TCY    CLK Cycle Time                      200         -    125         -           80      -

(15)TDCL   CLK HIGH to READ or WRITE LOW       -           190  -       130             -       120

           Delay

(16)TDCTR  READ HIGH from CLK HIGH (S4)        -           190  -       115             -       80
           Delay Time

(17)TDCTW WRITE HIGH from CLK HIGH (S4)        -           130  -           80          -       70

           Delay Time

(18)TDQ    HRQ Valid from CLK HIGH             -           120  -           75          -       30
           Delay Time

(19)TEPH   EOP Hold Time from CLK LOW (S2)     90          -    90          -           50      -

(20)TEPS   EOP LOW to CLK LOW Setup Time       40          -    25          -           0       -

                                                    4-206
                                              82C37A

AC Electrical Specifications  VCC = +5.0V 10%, GND = 0V, TA = 0oC to +70oC (C82C37A),
                              TA = -40oC to +85oC (I82C37A),
                              TA = -55oC to +125oC (M82C37A) (Continued)

                                              82C37A-5             82C37A               82C37A-12

SYMBOL     PARAMETER                          MIN         MAX  MIN      MAX             MIN      MAX  UNITS
                                                                                                        ns
(21)TEPW   EOP Pulse Width                    220         -    135         -            50       -      ns
                                                                                                        ns
(22)TFAAB  ADR Valid Delay from CLK HIGH      -           110  -           60           -        50
                                                                                                        ns
(23)TFAC   READ or WRITE Active from          -           150  -           90           -        50     ns
           CLK HIGH                                                                                     ns

(24)TFADB DB Valid Delay from CLK HIGH        -           110  -           60           -        45     ns

(25)THS    HLDA Valid to CLK HIGH Setup Time  75          -    45          -            10       -      ns

(26)TIDH   Input Data from MEMR HIGH          0           -    0           -            0        -      ns
           Hold Time                                                                                    ns

(27)TIDS   Input Data to MEMR HIGH            155         -    90          -            45       -      ns
           Setup Time                                                                                   ns
                                                                                                        ns
(28)TODH   Output Data from MEMW HIGH         15          -    15          -            TCY-50   -
           Hold Time                                                                                    ns

(29)TODV   Output Data Valid to MEMW HIGH     TCY-35      -    TCY-35      -            TCY-10   -      ns
                                                                                                        ns
(30)TQS    DREQ to CLK LOW (SI, S4)           0           -    0           -            0        -      ns
           Setup Time                                                                                   ns
                                                                                                        ns
(31)TRH    CLK to READY LOW Hold Time         20          -    20          -            10       -      ns
                                                                                                        ns
(32)TRS    READY to CLK LOW Setup Time        60          -    35          -            15       -      ns
                                                                                                        ns
(33)TCLSH  ADSTB HIGH from CLK LOW            -           80   -           70           -        70     ns
           Delay Time                                                                                   ns
                                                                                                        ns
(34)TCLSL  ADSTB LOW from CLK LOW             -           120  -        120             -        60
           Delay Time

(35)TWRRD READ HIGH Delay from WRITE HIGH     0           -    0           -            5        -

(36)TRLRH READ Pulse Width, Normal Timing     2TCY-60     -    2TCY-60     -            2TCY-55  -

(37)TSHSL ADSTB Pulse Width                   TCY-80      -    TCY-50      -            TCY-35   -

(38)TWLWHA Extended WRITE Pulse Width         2TCY-100    -    2TCY-85     -            2TCY-80  -

(39)TWLWH WRITE Pulse Width                   TCY-100     -    TCY-85      -            TCY-80   -

(40)TRLRHC READ Pulse Width, Compressed       TCY-60      -    TCY-60      -            TCY-55   -

(56)TAVRL ADR Valid to READ LOW               17          -    17          -            17       -

(57)TAVWL ADR Valid to WRITE LOW              7           -    7           -            7        -

(58)TRHAL READ HIGH to AEN LOW                15          -    15          -            15       -

(59)TRHSH READ HIGH to ADSTB HIGH             13          -    13          -            13       -

(60)TWHSH WRITE HIGH to ADSTB HIGH            15          -    15          -            15       -

(61)TDVRL DACK Valid to READ LOW              25          -    25          -            25       -

                                                   4-207
                                              82C37A

AC Electrical Specifications  VCC = +5.0V 10%, GND = 0V, TA = 0oC to +70oC (C82C37A),
                              TA = -40oC to +85oC (I82C37A),
                              TA = -55oC to +125oC (M82C37A) (Continued)

                                              82C37A-5              82C37A              82C37A-12

SYMBOL                 PARAMETER              MIN          MAX  MIN   MAX               MIN   MAX  UNITS
                                                                                                     ns
(62)TDVWL DACK Valid to WRITE LOW             25           -    25          -           25    -      ns
                                                                                                     ns
(63)TRHDI  READ HIGH to DACK Inactive         12           -    12          -           12    -
                                                                                                     ns
(64)TAZRL  ADR Float to READ LOW              -2.5         -    -2.5        -           -2.5  -      ns
                                                                                                     ns
PERIPHERAL (SLAVE) MODE                                                                              ns
                                                                                                     ns
(41)TAR    ADR Valid or CS LOW to READ LOW    10           -    10          -           0     -      ns
                                                                                                     ns
(42)TAWL   ADR Valid to WRITE LOW Setup Time  0            -    0           -           0     -      ns

(43)TCWL   CS LOW to WRITE LOW Setup Time     0            -    0           -           0     -      ns
                                                                                                     ns
(44)TDW    Data Valid to WRITE HIGH Setup Time 150         -    100         -           60    -      ns
                                                                                                     ns
(45)TRA    ADR or CS Hold from READ HIGH      0            -    0           -           0     -      ns

(46)TRDE   Data Access from READ              -            140  -     120               -     80     ns
                                                                                                     ns
(47)TRDF   DB Float Delay from READ HIGH      5            85   5           85          5     55

(48)TRSTD Power Supply HIGH to RESET LOW      500          -    500         -           500   -

           Setup Time

(49)TRSTS RESET to First IOR or IOW           2TCY         -    2TCY        -           2TCY  -

(50)TRSTW RESET Pulse Width                   300          -    300         -           300   -

(51)TRW    READ Pulse Width                   200          -    155         -           85    -

(52)TWA    ADR from WRITE HIGH Hold Time      0            -    0           -           0     -

(53)TWC    CS HIGH from WRITE HIGH            0            -    0           -           0     -
           Hold Time

(54)TWD    Data from WRITE HIGH Hold Time     10           -    10          -           10    -

(55)TWWS   WRITE Pulse Width                  150          -    100         -           45    -

                                                    4-208
                                82C37A

Timing Waveforms

          CS            TCWL           TWWS                TWC (53)
        IOW               (43)           (55)              TWA (52)
                                                           TWD (54)
    A0 - A3             TAWL    INPUT VALID
DB0 - DB7                (42)            TDW
                                         (44)

                                INPUT VALID

                                                                     FIGURE 8. SLAVE MODE WRITE
NOTE: Successive WRITE accesses to the 82C37A must allow at least TCY as recovery time between accesses. A TCY recovery time must

          be allowed before executing a WRITE access after a READ access.

CS

   A0 - A3        TAR           ADDRESS MUST BE VALID                         TRA (45)
        IOR       (41)
                                                    TRW                        TRDF
DB0 -DB7                                             (51)                       (47)
                                                           DATA OUT VALID
                                          TRDE
                                           (46)

                                                                      FIGURE 9. SLAVE MODE READ
NOTE: Successive READ accesses to the 82C37A must allow at least TCY as recovery time between accesses. A TCY recovery time must

          be allowed before executing a READ access after a WRITE access.

                                4-209
                                               82C37A

Timing Waveforms (Continued)

           SI      SI  S0     S0  S1 S2 S3                  S4 S2 S3 S4 SI                  SI        SI

  CLK       TQS                                                       TQS                      TCY             TCH
DREQ         (30)                                                     (30)                     (14)            (12)

           TDQ                                                                              TCL (13)
           (18)
                                                                                            TDQ
                                                                                            (18)

      HRQ              THS
    HLDA               (25)

      AEN                    TAEL                                                                     TAET
  ADSTB                        (1)                                                                     (2)
DB0-DB7
                           TCLSH                      TCLSL       TEPS                            TRHAL
    A0-A7                    (33)                       (34)       (20)                             (58)
    DACK
    READ                              TFADB           TSHSL       TEPH
   WRITE                                 (24)           (37)       (19)
INT EOP
EXT EOP                           A8-A15              TASS                                        TAK (9)
                                      TFAAB             (11)
                                         (22)         TAHS                  TASM                   TAFAB (3)
                                                        (7)                   (10)            TAHW (8)
                                        TAK                               TAHW
                                          (9)         TAFDB                  (8)                   TAHR (6)
                                                         (5)                                TRHDI (63)
                                   TFAC                                ADDRESS VALID
                                    (23)       ADDRESS VALID
                                                                  TAHR
                                 TDVAL (61)              (64)         (6)
                                   TDCL (15)           TAZRL

                                               TDCL   TDCTR              TAVRL                 TAFC (4)
                                                (15)  (16)                 (56)             TDCTR (16)
                                                                          TDCL
                                                      TWRRD                (15)              TDCTW (17)
                                                        (35)                                       TWLWH (39)
                                                                         TRLRH
                                                      TDCTW                (36)
                                                        (17)
                                                                         TAVWL
                                                                           (57)

                   (FOR EXTENDED WRITE)        TDVWL TWLWHA                      TAK (9)

                                               (62)   (38)     TDCL
                                                                (15)

                                  (FOR EXTENDED WRITE)

                                                                                   TAK (9)
                                                                  TEPW (21)

                                         FIGURE 10. DMA TRANSFER

                                                     4-210
                                                                 82C37A

Timing Waveforms (Continued)

         S0                S11         S12          S13        S14         S21                S22              S23  S24          S11/SI

    CLK                              (34)                                         (33)          (34)                TWHSH                TCLSH
                                   TCLSL                                        TCLSH         TCLSL                   (60)                 (33)
                             (33)
                          TCLSH                           (7)                                           TAHS                                    TAFAB
ADSTB                                                   TAHS                                              (7)                                      (3)
            TFAAB (22)
                   TASS (11)                                  (59) TRHSH                                  ADDRESS VALID                TODH (28)
A0-A7                                              ADDRESS VALID                                                                              TAFC
                                                                                                   TAFDB                                         (4)
         TFADB (24)                                       (5) TAFDB TASS                            (5)
                                                                             (11)                                                              TAFC
                                                                                                                                                 (4)
DB0-DB7                                     A8-A15                     IN                      A8-A15                       OUT
                                                    (16) TDCTR                                               (24)                TAK
                TFAC (23)          TDCL                                                                                           (9)
   MEMR                             (15)                                                               TFADB TOVD
                                                                                                     TIDH (26) (29)
                TFAC (23)                                TAZRL TIDS
                                                         (64)
                                                                    (27)                                       TDCTW (17)

                                                                                                   TDCL             TDCL
                                                                                                    (15)             (15)

MEMW

EOP                                                            EXTENDED WRITE                          TAK
                                                               (19) TEPH                                (9)

                                                                                                   TEPS (20)

EXT EOP                                                                                 TEPW
                                                                                         (21)

                                           FIGURE 11. MEMORY-TO-MEMORY TRANSFER

                                   S2               S3                     SW                         SW                    S4
                                                                                                   (32)TRS
    CLK                                     (15)                                                                                       (16)
READ                                      TDCL                                                                                     TDCTR
WRITE
READY                                       (15)               (15)TDCL                                                                                  (17)
                                           TDCL                                                                                                        TDCTW

             EXTENDED WRITE

                                                        (31)TRH                         (31)
                                                    (32)TRS                             TRH

                                                                FIGURE 12. READY
                           NOTE: READY must not transition during the specified setup and hold times.

                                                                    4-211
                                                                        82C37A

Timing Waveforms (Continued)

                                                      S2                S4                     S2                       S4

   CLK                                                           (10)                   VALID            (10)                    VALID
A0-A7                                                          TASM                                    TASM                      TDCTR
READ                                                                              TDCTR
WRITE                                                             (15)                (16)              TDCL                        (16)
                                                                 TDCL                                     (15)
                                                                            TRLRHC                                             TDCTW
                                                                               (40)                                               (17)

                                                                                TDCTW                                   TRH (31)
                                                                                   (17)

                                                      TRS (32)              TRH (31)
                                                                                              TRS (32)

READY

                                                      FIGURE 13. COMPRESSED TRANSFER

                                                 VCC                    (48) TRSTD
                                             RESET                            (50) TRSTW
                                      IOR OR IOW
                                                                                                       (49) TRSTS

                                                                 FIGURE 14. RESET

AC Test Circuits                                                            AC Testing Input, Output Waveforms

                  OUTPUT FROM         V1                                              VIH + 0.4V                                          VOH
                 DEVICE UNDER                                                                                                             VOL
                                          R1                                   INPUT                    1.5V                 1.5V              OUTPUT
                                TEST                 TEST POINT
                                                                                      VIL - 0.4V
                                          C1 (NOTE)
                                                                                Z  L OR H                          VOH  VOH               L OR H  Z
                                                                                                                   VOL
                                                                            OUTPUT                      2.0V            VO -0.45                     OUTPUT
                                                                                                        0.8V                  0.45

NOTE: Includes STRAY and FIXTURE Capacitance                                                                            VOL

TEST CONDITION DEFINITION TABLE

            PINS                       V1               R1         C1       NOTE: AC Testing: All AC Parameters tested as per test circuits.
All Outputs Except EOP                1.7V            520        100pF                Input RISE and FALL times are driven at Ins/V. CLK input
EOP                                   VCC             1.6k       50pF                 must switch between VIHC +0.4V and VILC -0.4V

                                                                        4-212
                                                        82C37A

Burn-In Circuits

                                                        MD82C37A CERDIP

                                    VCC        R1                            R1                             VCC/2
                                    DO5             1                    40                                 VCC/2
                                  VCC/2                                                                     VCC/2
                                  VCC/2        R2                            R1                             VCC/2
                                  VCC/2             2                    39                                 A
                                                                                                            VCC
                                        A      R1                            R1
                                                    3                    38                                 DO1
                                    DO5                                                                     VCC
                                  VCC/2        R1                            R1                             DO0
                                  VCC/2             4                    37                                 B
                                  VCC/2                                                                     DO2
                                               R1                            R1                             DO3
                                    DO5             5                    36                                 DO4
                                       F1                                                                   F10
                                               R1                            R1
                                    DO6             6                    35                                 F9
                                  VCC/2                                                                     VCC/2
                                  VCC/2        R3                            R2                             VCC/2
                                                    7                    34                                 F8
                                     F12                                                                    DO4
                                     F13       R1                            R1                             F7
                                     F14            8                    33
                                     F15
                                    GND        R1                            R2
                                                    9                    32

                                               R1                        31
                                                    10                       R2

                                               R2                        30
                                                    11                       R2

                                               R2                        29
                                                    12                       R2

                                               R2                        28
                                                    13                       R2

                                               R2                        27
                                                    14                       R2

                                               R1                        26
                                                    15                   25 R1

                                               R1                            R1
                                                    16                   24
                                                                         23 R2
                                               R1
                                                    17                   22 R2

                                               R1                        21 R2
                                                    18

                                               R1
                                                    19

                                                    20

                                                        MR82C37A CLCC

                                               A                                                                      VCC                        VCC
                                                   VCC/2                                                                                                C1
                                                        VCC/2
                                                             VCC/2
                                                                   DO5
                                                                        VCC
                                                                             VCC/2
                                                                                  VCC/2
                                                                                       VCC/2
                                                                                            VCC/2
                                                                                                 A

                                                                                                                           D1

                                                                                                                   A                          B

                                               6 5 4 3 2 1 44 43 42 41 40                                                                 C1

                         OPEN              7                                                            39         VCC
                         OPEN                                                                                      DO1
                                           8                                                            38         VCC
                           DO5                                                                                     B
                         VCC/2             9                                                            37         DO2
                         VCC/2                                                                                     DO3
                         VCC/2             10                                                           36         DO4
                                                                                                                   F10
                           DO5             11                                                           35         F9
                              F1                                                                                   OPEN
                                           12                                                           34
                            D06
                         VCC/2             13                                                           33
                         OPEN
                                           14                                                           32

                                           15                                                           31

                                           16                                                           30

                                           17                                                           29

                                               18 19 20 21 22 23 24 25 26 27 28

                                               VCC/2
                                                   F12
                                                         F13
                                                              F14
                                                                   F15

                                                                        GND
                                                                             DO4
                                                                                  DO4

                                                                                       F8
                                                                                            VCC/2
                                                                                                 VCC/2

NOTES:                                                     7. C1 = 0.01F minimum
                                                           8. C2 = 0.1F minimum
1. VCC = 5.5V 0.5V                                      9. D1 = 1N4002
2. VIH = 4.5V 10%                                      10. F0 = 100kHz 10%
3. VIL = -0.2V to 0.4V                                   11. F1 = F0/2, F2 = F1/2,..., F15 = F14/2
4. GND = 0V                                              12. DO0 - DO6 are outputs from the 82C82 Octal Latching Bus Driver
5. R1 = 1.2k 5%
6. R2 = 47k 5%                                        4-213
Die Characteristics                  82C37A

DIE DIMENSIONS:                               GLASSIVATION:
   148 x 159 x 19 1mils                         Type: Nitrox
   (3760- x 4040 x 525m)
                                               Thickness: 10k 3k
METALLIZATION:
   Type: SiAlCu                               WORST CASE CURRENT DENSITY:
                                                 0.6 x 105 A/cm2
  Thickness: Metal 1: 8k 0.75k
   Thickness: Metal 2: 12k 1.0k    82C37A

Metallization Mask Layout

                                     4-214
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