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CLC016MTC

器件型号:CLC016MTC
器件类别:热门应用    无线/射频/通信   
厂商名称:National Semiconductor(TI )
厂商官网:http://www.ti.com
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器件描述

SPECIALTY TELECOM CIRCUIT

专业电信电路

参数
CLC016MTC状态 DISCONTINUED
CLC016MTC通信类型 电信电路

CLC016MTC器件文档内容

                                                                                 July 2002                                    CLC016 Data Retiming PLL with Automatic Rate Selection

CLC016

Data Retiming PLL with Automatic Rate Selection

General Description                                                 Features

National's Comlinear CLC016 is a low-cost, monolithic, data         n Retimed data output
retiming phase-locked loop (PLL) designed for high-speed            n Recovered clock output
serial clock and data recovery. The CLC016 simplifies high-         n Auto and manual rate select modes
speed data recovery in multi-rate systems by incorporating          n Four user-configurable data rates
auto-rate select (ARS) circuitry on chip. This function allows      n No potentiometers required
the user to configure the CLC016 to recognize up to four            n External loop bandwidth control
different data rates and automatically adjust to provide ac-        n Frequency detector for lock acquisition
curate, low-jitter clock and data recovery. A single resistor is    n Carrier detect output
used to set each data rate anywhere between 40 Mbps and             n Output MUTE function
400 Mbps. No potentiometers, crystals, or other external ICs        n Single supply operation: +5V or -5.2V
are required to set the rate.                                       n Low cost

The CLC016 has output jitter of only 130 pspp at a 270 Mbps         Key Specifications
data rate and 0.25% fractional loop bandwidth. Low phase
detector output offset and low VCO injection combine to             n Low jitter: 130 pspp @ 270 Mbps, 0.25% fractional loop
ensure that the CLC016 does not generate bit errors or large           bandwidth (0.675 MHz)
phase transients in response to extreme fluctuations in data
transition density. The result is improved performance when         n High data rates: 40 Mbps - 400 Mbps
handling the pathological patterns inherent in the SMPTE            n Low supply current: 100 mA, including output biasing
259M video industry standard.                                       n Flexible fractional loop bandwidth: from 0.05% to 0.5%

The carrier detect and output mute functions may be used
together to automatically latch the outputs when no data is
present, preventing random transitions. The external loop
filter allows the user to tailor the loop response to the specific
application needs. The CLC016 will operate with either +5V
or -5.2V power supplies. The serial data inputs and outputs,
as well as the recovered clock outputs, allow single- or
differential-ECL interfacing. The logic control inputs are TTL-
compatible.

Applications                                                                     10008701

n SMPTE 259M serial digital interfaces: NTSC/PAL, 4:2:2
   component, 360 Mbps wide screen

n Serial digital video routing and distribution
n Clock and data recovery for high-speed data

   transmission
n Re-synchronization of serial data for SONET/SDH, ATM,

   CAD networks, medical and industrial imaging

Ordering Information                                 Temperature        Package
                                                     0C to +70C     PLCC V28A
             Order Number                           40C to +85C    PLCC V28A
             CLC016ACQ                              40C to +85C  TSSOP MTC28
             CLC016AJQ
             CLC016MTC

2002 National Semiconductor Corporation DS100087                               www.national.com
CLC016  Typical Application

                           Four-Rate Clock and Data Recovery with Automatic Rate Selection - PLCC Package shown

        Connection Diagrams                                                                   10008702

                                   Pinout -Top View               Pinout -Top View

                                                     10008703

                          28-pin PLCC

                                                                                                         10008757

                                                                  28-pin TSSOP

        www.national.com                                       2
Absolute Maximum Ratings (Note 1)                                    Recommended Operating                                              CLC016
                                                                     Conditions
If Military/Aerospace specified devices are required,
please contact the National Semiconductor Sales Office/
Distributors for availability and specifications.

Supply Voltage (VCCV EE)                          -0.3, +6.0V       Supply Voltage (VCCV EE)                     4.5V to 5.5V
Maximum Junction Temperature                            +150C       Operating Temperature
Storage Temperature Range                                            CLC016AC                                     0C to +70C
Lead Temperature (Soldering 4 sec)          -65C to +150C          CLC016AJ,CLC016                           40C to +85C
ESD Rating (Note 12)                                    +260C       Jitter Transfer Function Fractional        0.05% to 0.5%
Package Thermal Resistance                                   2kV
                                                                        Loop Bandwidth                              VCC 1.6V
    JA 28-Pin PLCC                                      85C/W       SCO/SCO, SDO/ SDO Minimum
    JA 28-Pin TSSOP                                     90C/W
   JC 28-Pin PLCC                                       35C/W          Voltage (Note 13)
   JC 28-Pin TSSOP                                      14C/W
Reliability Information
   MTTF (based on limited life               2.6 x 107 hours
   test data)

Electrical Characteristics

(VCC = 0V, VEE = -5V, RBW = 500; CZ = 0.1 F; CP = 82 pF; R n = 3504, CARS = 0.1 F; unless specified).

                  Parameter                           Conditions      Typ      Min/Max                     Min/Max     Units
                                                                     +25C      +25C                     Full Temp.
                                                                                                                        pspp
                                                                                                             Range
                                                                                                                      bit cells
DYNAMIC PERFORMANCE                                                                                                    Mbps

Residual Jitter                             270 Mbps PRN sequence    150       250                        300          Mbps

                                            (Notes 3, 4)                                                               Mbps

Acquisition Time                            270 Mbps PRN sequence    6 x 105                                           %fCLK

Minimum Average Data Rate, f CLK            4.5V  (VCC - VEE)  5.5V                                       100           %V
                                                                                                                      ppm/C
Full Temperature Range                      (Note 3)                                                                   %fCLK
                                                                                                                       %fCLK
Minimum Average Data Rate, f CLK            4.5V  (VCC - VEE)  5.5V  40                                                %fCLK
   0 to 70
                                                                                                                         dB
Maximum Average Data Rate, f CLK            4.5V  (VCC - VEE)  5.5V            400                        400
                                            (Note 3)                                                                    mA
                                                                                                                          V
Tracking and Capture Range                  4.5V  (VCC - VEE)  5.5V  8.3      5.0/                      2.5/           V
                                            (Notes 3, 5)                       13.0                      18.0           V
                                                                                                                        mV
VCO Power Supply Sensitivity                (Note 3)                 0.8      1.2                       1.3            V

VCO Temperature Sensitivity                                          250                                                 V
                                                                                                                        mV
Jitter Transfer Function -3 dB bandwidth    RBW = 100 (Notes 6, 7)   0.05                                                A
   (Fractional Loop Bandwidth),  BW         RBW = 500 (Notes 6, 7)   0.25
                                            RBW = 1000 (Notes 6, 7)   0.5
Jitter Transfer Function Peaking            RBW = 500, 270 Mbps
                                            (Note 6)                 <0.1

STATIC PERFORMANCE

Power Supply Current, I EE                  (Note 3)                 105       125                        133
Voltage on Selected Rn Resistor             (Note 8)
Voltage on Unselected R n Resistor          (Note 8)                 VCC -2.2
VC/VC Common-Mode Voltage, VCM              (Note 8)                    VCC
VC/VC Diff-Mode Voltage Range, VDM          (Note 8)
DDI/DDI                                                              VCC -1.5
                                            (Note 3)                   300
   Input Range Upper Limit, VH
   Input Range Lower Limit, VL                                                 VCC
   Minimum Differential Input Amplitude, V
   Input Current                                                               VEE +2.5

                                                                               200                        200

                                                                     3         6                          6

                                                                  3                                                   www.national.com
CLC016  Electrical Characteristics (Continued)

        (VCC = 0V, VEE = -5V, RBW = 500; CZ = 0.1 F; CP = 82 pF; R n = 3504, CARS = 0.1 F; unless specified).

                          Parameter                 Conditions       Typ   Min/Max     Min/Max                   Units
                                                                    +25C   +25C     Full Temp.
                                                                                                                  mA
                                                                                         Range                    mV

        SCO/SCO, SDO/ SDO                                                                                          V
                                                                                                                   V
           Output Current, IOUT           (Note 3)                  11     9.3/12     8.6/12.7                    nA
           Output Voltage Swing, V OUT    Rcollector = 75 (Note 3)
        ACQ/WR, MUTE, RDO/RD1             (Note 9)                  725    625/900                                A
                                                                                                                  A
           Voltage Input -- LOW, VIL      (Note 3)                         VEE + 0.8  VEE + 0.8
           Voltage Input -- HIGH, VIH     (Note 3)                         VEE + 2.0  VEE + 2.0                    ps
           Input Current (IIN )           (Note 9)                                                                 %
        CD, UNL, RDO/RD1                                                     100       500                       ps

           Current Output -- LOW, IOL     VOL  VEE +0.5V            800                                            ps
           Current Output -- HIGH, IOH    VOH  VCC -0.5V            -700                                           ns
        TIMING PERFORMANCE
                                                                                                                   ns
        Delay: SCO to SDO, td                                       200
        SCO Duty Cycle                                                                                             ns
                                          (Note 3)                  50     44/56      44/56
                                                                                                                  ms
        Rise/Fall Time: SCO, SDO, t r/tf  20%80%, Rcollector = 75  230                                            s
                                                                                                                   ns
                                          (Note 10)

        SDO Duty Cycle Distortion                                   35

        Minimum Setup Time:                                         4      20         20

           RDO/RD1 to ACQ/WR, tSU                                   3      20         20
        Minimum Hold Time:

           ACQ/WR to SS1/SS0, th                                    5      20         20
        Minimum Pulse Width:

           ACQ/WR, tw                     (Note 3)                  10.5   8.5/15.5
        ARS Oscillator Period, t OSC      (Note 11)
        CD Pulse Width, tPW                                         1
        MUTE Response Time, tM
                                                                    5

        Note 1: "Absolute Maximum Ratings" are those values beyond which the safety of the device cannot be guaranteed. They are not meant to imply that the devices
        should be operated at these limits. The table of "Electrical Characteristics" specifies conditions of device operation.
        Note 2: Min/Max ratings are based on product characterization and simulation. Individual parameters are tested as noted. Outgoing quality levels are determined
        from tested parameters.
        Note 3: J-level spec. is 100% tested at +25C.
        Note 4: Peak-to-peak jitter is defined as 6 times the rms jitter.
        Note 5: Tracking and capture range are specified as a percentage of the input data rate fCLK. The minimum and maximum are guaranteed so long as Rn has been
        chosen according to the equation in Resistor Selection for Data Rates.
        Note 6: Average data transition density of 1 transition per 2 bit cells.
        Note 7: When the value of RBW changes it is necessary to also change the values of CP and CZ. See Loop Filter Design.
        Note 8: This information is provided for system troubleshooting purposes only.
        Note 9: RD0/RD1 are inputs when AUTO = 0 and outputs when AUTO = 1.
        Note 10: Includes typical pc board capacitance.
        Note 11: The CD circuit is a retriggerable one-shot which retriggers on every data transition.
        Note 12: Human body model, 1.5 k in series with 100 pF.
        Note 13: To maintain specified performance, SCO/ SCO and SDO/SDO should not drop below this level.

        www.national.com                                  4
Typical Performance Characteristics                                                                                                                 CLC016

                                                                                                                        10008704  10008705
                                                                                                                        10008706  10008707

10008708                                                                                                                                 10008709

               5                                                                                                                  www.national.com
CLC016  Typical Performance Characteristics (Continued)

                          10008710                       10008711

                          10008712

        www.national.com            6
Product Description                                             Printed circuit layout and evaluation boards                                                   CLC016

The CLC016 Data Retiming PLL is a monolithic circuit that      Data Retimer Typical Connections
recovers clock and data from a serial NRZ or NRZI data
stream. The Data Retiming PLL incorporates an Auto-Rate        The CLC016 schematics provided in Figure 1 and Figure 2
Selection function which automatically selects one of four     show typical +5V or -5.2V connections with Auto-Rate Se-
user-configurable data rates. The following outline lists the  lection configured for SMPTE 259M standard video data
material covered in this data sheet:                           rates: 143, 177, 270 and 360 Mbps. The section Resistor
Typical schematics for +5V or -5.2V operation                Selection for Data Rates gives tables and equations for
Block diagram description                                    determining Rn resistor values for any data rate from 50
Pin definitions                                              Mbps to 400 Mbps. A resistor value table is also given for
Design guidelines                                            SONET/SDH data rates. The schematics in Figure 1 and
Interface connections                                        Figure 2 do not include input termination. The high imped-
Measurement                                                  ance inputs on the CLC016 allow the user to define the
Typical applications                                         termination. The Interfaces section suggests recommended
                                                               terminations for the inputs and outputs of the CLC016.

                                                                                                                                  10008713

FIGURE 1. Typical +5V Connection - PLCC Package shown

                                                                                                                                    10008714  www.national.com

FIGURE 2. Typical -5.2V Connection - PLCC Package shown

                                                   7
CLC016  Product Description (Continued)

        Pin Descriptions

                  Name         Pin #           Pin #                                                      Description
                               PLCC           TSSOP
        DDI, DDI                5, 6           12, 13                   Differential (ECL, PECL) data inputs.
        SCO, SCO               23, 22                                   Differential collector (ECL, PECL compatible) clock outputs
        SDO, SDO               25, 24           2, 1                    Differential collector (ECL, PECL compatible) retimed data
                                                4, 3                    outputs
        RDO, RD1               20, 21                                   Bi-directional (TTL, CMOS) VCO data rate bus. See Table 3
                                               27, 28                   for state table.
        Rn                13, 14, 15, 17                                VCO rate configuration resistors (n = 0, 1, 2, 3).
        RTN                      18       20, 21, 22, 24                Return for Rn
        SER                       4              25                     Loop unlock output (TTL, CMOS) indicator. High when loop is
                                                 11                     unlocked or harmonic-locked.
        CD                       19                                     Carrier detector (TTL, CMOS) output. Low when no signal is
                                                 26                     present.
        MUTE                     28                                     Output mute (TTL, CMOS) control. Connect to CD to latch
                                                  7                     outputs when no signal is present.
        AUTO                     16                                     Auto- or manual-rate mode control (TTL, CMOS) input. Assert
                                                 23                     high for auto-rate mode.
        ACQ/WR                    8                                     ARS oscillator enable and rate latch enable (TTL, CMOS)
                                                 15                     input. Connect to SER (see diagrams) for auto-rate mode.
        CARS                      2                                     External capacitor connections for controlling the rate of the
                                                  9                     ARS search.
        VC, VC                  12, 9                                   VCO control lines. Loop filter connects across these and FD.
        FD                       10            19, 16                   Frequency detector output. C Z must connect from FD to VC.
        VCC                                      17                     Positive supply pins (ground or +5V).
        VEE                     7, 26                                   Negative supply pins (-5.2V or ground).
                           1, 3, 11, 27         5, 14
                                           6, 8, 10, 18

        Operation Description                                                                                                                                                                             10008715

        The CLC016 Data Retiming PLL, Figure 3, has three main                          FIGURE 3. Functional Block Diagram
        functions: Frequency Detector (FD), Phase-Locked Loop
        (PLL) and Auto-Rate Select (ARS).                                  Functional Block Descriptions
                                                                           Frequency Detector (FD)
        The Frequency Detector detects the frequency difference            The Frequency Detector detects the difference between
        between the input data rate and the VCO frequency, and             VCO rate and the input data rate, then forces the frequency
        forces a rapid change in VCO frequency to minimize that            (rate) difference to zero. In Auto-Rate Mode, when a differ-
        difference. As the frequency difference approaches zero, the
        PLL acquires phase lock and the Frequency Detector be-
        comes inactive. In Auto-Rate Select mode, the Frequency
        Detector requests the ARS function to search for a new data
        rate.

        The PLL consists of a Voltage Controlled Oscillator (VCO), a
        Phase Detector (PD), and an external Loop Filter (LF). The
        PLL recovers a low-jitter clock for data retiming. The data is
        re-synchronized (retimed) at the Data Latch. The data and
        clock are buffered outputs.

        The ARS block has two modes of operation: Auto-Rate Mode
        (ARM) and Manual-Rate Mode (MRM). Once the ARS func-
        tion is activated (ARM), it sequences through the user-
        selected data rates until phase lock is achieved. The user
        has control over the rate at which ARS steps through the
        data rates (see Auto-Rate Selection section).

        The Carrier Detect (CD) block detects the presence of input
        data and is an input to the ARS block. When CD is con-
        nected to MUTE and no data is present, the clock and data
        outputs are latched.

        www.national.com                                                8
Product Description (Continued)                                       AUTO is active (high). Therefore, RD0, RD1 can be moni-          CLC016
                                                                      tored when AUTO is active. When no data is present at the
ence is detected, FD requests the ARS block to start a                inputs, CD will inhibit the ARM.
search to match the rate. Once the PLL acquires phase lock,
the PLL takes control and the FD goes inactive.                       In manual mode the RD0, RD1 lines are set to input mode.
                                                                      Therefore, RD0, RD1 cannot be monitored when AUTO is
Phase Detector (PD)                                                   inactive. The selection of external components for both
                                                                      modes of operation is discussed in sections, Resistor Se-
The PD compares the phase of the VCO to the phase of the              lection for Data Rates, and Auto-Rate Selection.
input data. The PD output is a differential current which is
proportional to the phase error. The PD gain has units of             DESIGN GUIDELINES
amperes per radian and is dependent upon the data transi-
tion density (). The data transition density is defined as the        Resistor Selection for Data Rates
average number of data transitions per clock cycle, and is
bounded by 0    1. The PD output is connected to the                  The CLC016 Data Retiming PPL supports 4 different data
VCO through the external loop filter network. This network            rates using user-selected resistors that set the VCO center
translates the PD output current to a voltage that controls the       frequency. The resistors found in Figures 1, 2 are identified
VCO.                                                                  by the reference designators R n, where n is 0, 1, 2 and 3.
                                                                      It is recommended that the user select resistor values with
Loop Filter (LF)                                                      tolerances of 1% and temperature coefficients of 100 ppm/
                                                                      C. Refer to Table 1 and Table 2 for calculated resistor
The external Loop Filter shown in Figure 3 is made up of              values for SMPTE and SONET standards. Resistors for
passive components RBW, CZ, and CP. This external loop                other data rates are determined from the following equation:
filter controls the PLL dynamics and acquisition time.
                                                                      where n = 0, 1, 2, 3 and fCLK is the desired data rate.
The Frequency Detector supplies its signal to the CZ capaci-
tor, and takes control of the VCO under the condition of              TABLE 1. Resistor Values for SMPTE 259M Data Rates
frequency unlock. The selection of the filter components is
covered in the Loop Filter Design section.                            Data Rate   Ref. Des.   Calculated       1%
                                                                        (Mbps)   (in Figures   Resistor   Resistors
Voltage Controlled Oscillator (VCO)                                                               (k)     (in Figures
                                                                          143        1, 2)
The VCO is a temperature-compensated, factory-trimmed                     177          Rn         6.79        1, 2)
multivibrator that requires no external capacitors for tuning. It         270                     5.45        (k)
is stable over temperature and power supply variations. This              360          R0         3.50        6.81
eliminates the need for potentiometers to adjust each of the                           R1         2.58        5.49
VCO center frequencies to correspond with the input data                               R2                     3.48
rates. Instead, an external resistor (Rn) is used to set each of                       R3                     2.55
four data rates in the range of 40 Mbps to 400 Mbps.
                                                                      TABLE 2. DS-3 and SONET/SDH Resistor Values
Carrier Detector (CD)
                                                                      Data Rate  Calculated   1% Resistors
The CD circuit is a retriggerable one-shot which retriggers on          (Mbps)    Resistor          (k)
every data transition. When data transitions occur at a rate                         (k)
1 transition per s, CD indicates the presence of data at the             44.7       22.1           22.1
input pins DDI and DDI. CD also inputs a signal to ARS that              51.84       19.1           19.1
inhibits any rate search from occurring in the absence of               155.52       6.23           6.19
input data. When CD in connected to the MUTE pin, and no                311.04       3.02           3.01
data is present, the output clock (SCO, SCO) and data
(SDO, SDO) lines are latched.                                         Loop Filter Design

Auto-Rate Select (ARS) and Multiplexer (MUX)                          The function of the PLL is to low-pass filter the jitter of the
                                                                      incoming data stream. The jitter transfer function for the PLL
The ARS, in conjunction with the MUX, sequences through               (or the phase transfer function) is set by the phase detector
the user-configured resistor values (Rn) in an unlocked con-          gain, the loop filter transfer function, and the VCO gain.
dition. The ARS has two modes: Auto-Rate Mode (ARM) and               These elements are shown in the small-signal block dia-
Manual-Rate Mode (MRM). It incorporates additional fea-               gram, Figure 4.
tures and functions that are discussed in the section named
Auto-Rate Selection.

When ARS is in Auto-Rate Mode, its inputs are the FD (the
LHP control line), the Carrier Detect (CD), the VCO (CLK),
and Latched Data output. These input signals produce an
external Search (SER) signal that, when connected to the
ACQ/WR input, enables the ARM operation. A single capaci-
tor, C ARS, sets the ARM sequence time for stepping through
the different user-configured data rates.

The timing section of the ARS block controls the digital input
analog multiplexer (MUX). Under the control of ARS, the
MUX steps through each data rate starting with the
previously-selected resistor Rn and incrementing to Rn+1,
etc. in order of R0, R 1, R2, R3, R0, .... This sequence is
repeated until lock is achieved. The 2-bit bidirectional bus,
comprised of RD0 and RD1, indicates the selected data rate.
The RD0, RD1 bidirectional bus is set to output mode when

                                                                   9                                      www.national.com
CLC016  Product Description (Continued)

                                                                                                                                                    The fractional loop bandwidth is set by the loop component
                                                                                                                                                    RBW:

                                                                                                                                      10008716      where  is the data transition density in average number of
                                                                                                                                                    data transitions per bit cell, and ranges in value from 0 to 1.
                                 FIGURE 4. PLL Loop                                                                                                 For example, if a pseudo-random data stream is used, the
        The jitter transfer function is the small signal transfer func-                                                                             value of  is 1/2, and a data transition will occur once every
        tion,  o/i, and is given by:                                                                                                                two bit cells on the average. The phase detector and VCO
                                                                                                                                                    gain set the constants in the equation.

                                                                                                                                                    If the value of RBW is 500 and  = 1/2, the fractional loop
                                                                                                                                                    bandwidth is:

        where fBW is the PLL bandwidth and fZ is a zero in the closed                                                                               For a data rate of 270 Mbps this corresponds to a loop
        loop transfer function.                                                                                                                     bandwidth fBW = 644 kHz. The jitter at frequencies above
                                                                                                                                                    644 kHz will be attenuated by the PLL.
        The phase detector gain and VCO gain are fixed internally.                                                                                  The equation may be rearranged to obtain RBW as a function
        Selection of the external loop filter components defines the                                                                                of the desired fractional loop bandwidth:
        overall jitter transfer function. Additionally, the filter compo-
        nents control the acquisition performance of the PLL.                                                                                       Setting the Jitter Peaking Factor (Selecting C Z)
                                                                                                                                                    The jitter peaking factor, , is set by the ratio of the critical
        A Bode plot for the closed loop PLL jitter transfer function is                                                                             frequencies fZ and fBW. The ratio is defined as:
        shown in Figure 5.

                                                                                                                                                    Figure 6 shows how the jitter peaking factor, , varies with .
                                                                                                                                                    For example, if the value of  is 0.1, then the jitter peaking is
                                                                                                                                                    about 0.6 dB.

                                                                                                                                                    The approximation for the required value of  to obtain a
                                                                                                                                                    given amount of jitter peaking is:

                                                                                                                                                                              . (0.134 + 0.058)

                                                                                                                                                    The critical frequency fZ is:

                                                                                                                                    10008717        Select CZ by the following equation:

                 FIGURE 5. Closed-Loop Transfer Function

        At frequencies above fBW (the PLL bandwidth) the jitter is
        attenuated. At frequencies below fBW the jitter is transmitted
        through the PLL. A small amount of jitter peaking () occurs
        at frequencies below fBW. The amount of peaking increases
        when fZ moves closer to fBW.
        Setting the Loop Bandwidth (Selecting RBW)
        The fractional loop bandwidth, BW, is the ratio of fBW to the
        data rate. The CLC016 is specified for operation with frac-
        tional loop bandwidths ranging from 0.05% to 0.5%. For
        example, if the loop bandwidth is 1 MHz and the data rate is
        270 Mbps, then the fractional loop bandwidth is:

        www.national.com                                                                                                                        10
Product Description (Continued)                                                                                                         Choosing a value for CP larger than the value recommended         CLC016
                                                                                                                                        by the selection equation will introduce jitter peaking. Reduc-
                                                                                                                          10008718      ing the value of CP below that recommended by the selec-
                                                                                                                                        tion equation is acceptable, but will result in some increase
                 FIGURE 6. Jitter Peaking Curve                                                                                         in jitter. This is most noticeable with large fractional loop
As an example, assume that the amount of jitter peaking that                                                                            bandwidths.
can be tolerated is 0.05 dB. From the jitter peaking design
equation (or from Figure 6) the required value of  is:                                                                                  In addition, CP can affect the ability of the PLL to acquire
                                                                                                                                        lock, especially at high data rates. Because of this, it is
              . 0.05[0.134 + (0.058)(0.05)] = 0.007                                                                                     recommended to eliminate CP entirely for the condition of
Now assuming that the loop bandwidth is 644 kHz and that
the value of RBW is 500, the value of CZ is:                                                                                            high data rate (>300 Mbps) combined with narrow loop
                                                                                                                                        bandwidth (<0.1%).
The value of CZ also affects the acquisition performance of
the PLL. Estimate the acquisition time with the following                                                                               Multiple Rate Considerations
equation:
                                                                                                                                        RBW establishes the fractional loop bandwidth. For a fixed
where tACQ x fCLK is the acquisition time in number of bit                                                                              value of RBW, fBW will vary with the selected data rate. The
cells.                                                                                                                                  location of the critical frequencies fZ and f P, however, are
Selecting CP                                                                                                                            independent of data rate.
Capacitor CP establishes a high frequency pole in the loop
filter to remove high frequency spectral components from the                                                                            To control jitter peaking for all multi-rate application choose:
phase detector. The pole frequency fP is:
                                                                                                                                        the value of CZ for the smallest value of fBW (which is
In general, the pole should be set at least a factor of 4 above                                                                             obtained at the lowest data rate).
the PLL bandwidth, fBW. Therefore, select CP using:
                                                                                                                                        the value of CP for the largest value of fBW (which is
For example, if RBW is 500 and fBW is 644 kHz, then an                                                                                      obtained at the highest data rate).
appropriate value for CP is:
                                                                                                                                        Loop Filter Element Summary Table

                                                                                                                                        The table below summarizes the recommended loop filter
                                                                                                                                        element values for each of the four SMPTE 259M data rates
                                                                                                                                        and a fractional loop bandwidth of 0.25%. The final row of
                                                                                                                                        the table gives the recommended values for the multi-rate
                                                                                                                                        case, where all four of the SMPTE rates are configured.

                                                                                                                                        Data Rate   fBW   RBW    CZ   CP
                                                                                                                                          (Mbps)   (kHz)  ()    (F)  (pF)

                                                                                                                                        143        358    500   0.10  200

                                                                                                                                        177        443    500   0.10  160

                                                                                                                                        270        675    500 0.047 100

                                                                                                                                        360        900    500   0.04  82

                                                                                                                                        143360 0.25% fCLK 500  0.10  82

                                                                                                                                        Component Types and Tolerances

                                                                                                                                        It is recommended that RBW resistors have tolerances of 1%
                                                                                                                                        and temperature coefficients of 100 ppm/C. The recom-
                                                                                                                                        mended capacitors are ceramic surface mount with 5% tol-
                                                                                                                                        erance or better.

                                                                                                                                        AUTO-RATE SELECTION

                                                                                                                                        Auto Rate Mode (ARM)

                                                                                                                                        This section provides more detail on the ARS sub-system
                                                                                                                                        and how to use it. Figure 7 shows a detailed view of the ARS
                                                                                                                                        portion of the Figure 3 block diagram

                                                                                                                                        The auto-rate mode is enabled by connecting AUTO to V CC
                                                                                                                                        and SER to ACQ/WR through the 1 k/1 nF network. When
                                                                                                                                        the VCO is not at the input data rate, SER goes high en-
                                                                                                                                        abling the ARS oscillator and the Latch. The oscillator incre-
                                                                                                                                        ments the 2-bit counter and causes the VCO to sequence
                                                                                                                                        through the rates determined by resistor Rn (beginning at the
                                                                                                                                        currently selected rate and advancing the index, n, upward).
                                                                                                                                        The oscillator period (TARS) is determined by CARS. When
                                                                                                                                        the VCO rate is at the input data rate, SER goes low and
                                                                                                                                        ceases to increment the counter.

                                                                                                                                    11                                www.national.com
CLC016  Product Description (Continued)

                                                                                                                                       10008719                                                                                                                         10008720

                            FIGURE 7. Auto-Rate Select                                                                                                    FIGURE 8. Data Rate Applied or Moves
                                                                                                                                                                         within PLL Capture
        SER goes high when CD is high and either of the following
        conditions is true:                                                                                                                                                                                                                                           10008721

         The FD is active, causing LHP to go high.                                                                                                       FIGURE 9. Data Rate Moves beyond the
                                                                                                                                                                        PLL Tracking Range
         The harmonic lock detector determines that the VCO is
            running at a harmonic of the input data rate, causing                                                                                                                                                                                                 10008722
            HLOCK to go high.
                                                                                                                                                               FIGURE 10. Input Data Removed
        Timing diagrams related to locking and unlocking of the PLL
        and removal of the input data are given in Figures 8, 9 and                                                                                                                                                                                                      10008723
        Figure 10. The term tACQ in Figure 8 is defined in the Loop
        Filter Design section. Also, tS is the settling time for the                                                                                 FIGURE 11. Harmonic Lock Detector Operation
        phase error to decay to less than 90. It is given by the
        following equation:

                           tS = RBW x C Z x In(2) + 20 s
        The ARS oscillator period must be greater than the sum of t
        ACQ and tS:

                   tARS = (140 ms/F) x CARS > tACQ + tS

        The harmonic lock detector senses if the VCO is locked to a
        data rate harmonic (integer multiple) by looking for the pres-
        ence of bit changes across 3 consecutive periods of CLK as
        shown in Case 1 of Figure 11. This event occurs on average
        25% of the time in random data. HLOCK goes low if the
        occurrence rate is less than 12.5%. When a harmonic lock
        condition occurs there is at least a 2 s delay for HLOCK to
        go high. Case 2 illustrates the situation where CLK is at the
        2nd harmonic of the input data rate and each input bit cell is
        double-clocked. Bit changes across three consecutive peri-
        ods are never detected and HLOCK goes high.

        During intervals of sparse data transitions, the harmonic lock
        detector may cause SER to go high. An example of this is
        the pathological pattern associated with the SMPTE 259M
        video industry standard. For an interval of 50 s, the input
        data transitions can be separated by 20-bit cells; and it
        appears to the harmonic lock detector as though the VCO is
        at a harmonic rate. So long as these intervals do not exceed
        the period of the ARS oscillator, the ARS sub-system will not
        increment the 2-bit counter. TARS must be the greater of
        the value calculated by the above equation of the sparse
        data pattern interval. Figure 12 shows a timing diagram
        relating to sparse data transition intervals.

        In auto-rate mode the user can monitor the RD0/1 bus to
        determine the automatically selected data rate. Refer to
        Table 3 for the correspondence between the data bus state
        and the selected rate resistor.

        www.national.com                                                                                                                         12
Product Description (Continued)                                                                                                                                                                                                                                                     CLC016

                                                                                                                              10008724                                                                                                                                    10008725

          FIGURE 12. Response to Sparse Patterns                                                                                                            FIGURE 13. Manual Select Mode

Minimum Data Rate Spacing in ARM                                                                                                            The ACQ/WR line and bus lines RD0/1 must observe setup
                                                                                                                                            and hold conditions. The minimum requirements are speci-
RD0 and RD1 indicate which VCO rate configuration resistor                                                                                  fied in the sub-section Timing Performance of the Electri-
(i.e., Rn) is selected. For each resistor there is a range of                                                                               cal Characteristics page. The timing diagram in Figure 14
rates that the PLL will lock to. If two data rates fall within this                                                                         indicates where the measurements are made.
range, a given RD0/RD1 indication may correspond to either
rate. If it is desired that each incoming data rate be uniquely                                                                                                                                                                                              10008726
reported by RD0 and RD1, then the minimum spacing be-
tween data rates must be great enough to prevent the track-                                                                                      FIGURE 14. ACQ/WR and RD0/1 Timing Diagram
ing and capture range of the PLL for one rate configuration
resistor from encompassing the adjacent rate. The tracking                                                                                  Fixed Rate Mode
and capture range is given in the Electrical Characteristic                                                                                 For single data rate applications, set AUTO low, ACQ/WR
table. In addition, the tolerance of VCO rate configuration                                                                                 high, and tie RD0 and RD1 to the levels shown in Table 3.
resistor should be added to the guaranteed tracking and                                                                                     Also, short CARS to VEE.
capture range in computing minimum data rate spacing.                                                                                       Minimum Data Rate Spacing in MRM
                                                                                                                                            If it is desired that SER goes high (due to the inability of the
Manual Rate Mode (MRM)                                                                                                                      PLL rate) as an indication that the incoming data rate does
                                                                                                                                            not correspond to the intended rate selected by RD0 and
The Manual Rate Mode provides the user with manual con-                                                                                     RD1, then the minimum spacing between data rates must be
trol over the data rate selection. This is done by setting the                                                                              great enough to prevent the tracking and capture range of
AUTO line low and shorting the CARS capacitor to VEE. The                                                                                   the PLL at one rate from encompassing the adjacent rate. If
manual data rate is set by the 2-bit bus RD0/1 using the                                                                                    the data rates are too close, it is possible for the PLL to lock
ACQ/WR line to initiate a MUX update. Table 3 gives the                                                                                     to either rate regardless of which was selected by RD0 and
state table for resistor selection.                                                                                                         RD1. The tracking and capture range is given in the Electri-
                                                                                                                                            cal Characteristics table. In addition, the tolerance of VCO
        TABLE 3. Rate State Table                                                                                                           rate configuration resistors should be added to the guaran-
                                                                                                                                            teed tracking and capture range in computing minimum data
ACQ/WR  RD1  RD0                    Resistor                                                                                                rate spacing.
     1    0    0                        R0                                                                                                  Output Timing
     1    0    1                        R1                                                                                                  The clock-to-output data timing has a small delay of clock-
     1    1    0                        R2                                                                                                  to-data. This delay is specified in the Electrical Character-
     1    1    1                        R3                                                                                                  istics page under the sub-section Timing Performance.
     0    X    X                                                                                                                            The delay is measured from the 50% level of the CLK to the
                                   No Change                                                                                                eye pattern 50% crossing, as shown in Figure 15

When in the MRM, the AUTO line is set low as in Figure 13.
The buffer output is TRI-STATE which allows the bus lines
RD0/1 to be used as inputs to the latch. The inputs RD0/1
are latched by using the ACQ/WR line.

                                                                                                                                        13  www.national.com
CLC016  Product Description (Continued)

                                                                                                                      10008727                                         10008729

               FIGURE 15. Output Timing of Clock and Data                                                                           FIGURE 17. AC Coupled Termination

        INPUT INTERFACES                                                                                                            OUTPUT INTERFACES
        The CLC016 provides high impedance inputs which accept
        differential or single-ended input drive. The detailed electri-                                                             SDO, SDO, SCO, and SCO swing at ECL logic levels when
        cal specifications are found in the Electrical Characteris-                                                                 the correct external components are used. However, the
        tics page. Recommended interfaces for the CLC016 follow.                                                                    outputs are not standard emitter-coupled logic outputs. In-
        Four conditions should be observed when interfacing to the                                                                  stead, the signals flow from the collectors of the output
        CLC016 inputs:                                                                                                              transistors. The primary advantage of this architecture is
         Keep input levels within specified common-mode input                                                                      lower power dissipation. Some example interfaces follow.

            range.                                                                                                                  Differential Load-Terminated Output Interface
         Provide a bias current path to the inputs.
         Terminate cable in the proper impedance.                                                                                  Figure 18 shows an interface to drive signals differentially
         Observe the output current requirements of the driving                                                                    over a coaxial cable. The diode establishes VOH.. The diode-
                                                                                                                                    resistor network sets VOL. The resistors terminate the cable
            device.                                                                                                                 in its characteristic impedance.
        Figure 16 and Figure 17 show DC and AC coupled interface
        examples which meet these four conditions.

                                                                                              10008728

        FIGURE 16. Differential 75 Source

                                                                                                                                                                                                                                                                  10008730

                                                                                                                                              FIGURE 18. Differential Load-Terminated
                                                                                                                                                                Output Interface

                                                                                                                                    Differential Source-Terminated Output Interface
                                                                                                                                    Figure 19 is similar to Figure 18 except that the termination
                                                                                                                                    is placed near the output pins.

        www.national.com                                                                                                        14
Product Description (Continued)                                                                                                             in Figure 20. Choose the resistors for an equivalent 75          CLC016
                                                                                                                                            termination of the cable impedance (or other cable charac-
                                 10008731                                                                                                   teristic impedance, as appropriate).

FIGURE 19. Differential Source-                                                                                                             CONTROL LINE INTERFACES
  Terminated Output Interface                                                                                                               The use of the CLC016 with +5V supplies allows the control
                                                                                                                                            lines to interface to standard TTL logic signals. Operating the
                                                                                                                              10008732      CLC016 at -5.2V requires level-shifting circuits for the con-
                                                                                                                                            trol line inputs. Refer to the Static Performance section of
      FIGURE 20. Load Terminated Output Interface                                                                                           the Electrical Characteristics page for required input volt-
                                                                                                                                            age levels.
Terminating Physically Separated Outputs
When the circuit design requires the outputs to be routed to                                                                                POWER CONSUMPTION
separate locations, the recommended interface is depicted                                                                                   The power supply current given in the Electrical Character-
                                                                                                                                            istics table includes the current required for both the clock
                                                                                                                                            and data output buffers to drive a 75 load to ECL swings.

                                                                                                                                            TYPICAL APPLICATIONS
                                                                                                                                            The CLC016 was designed as one of a series of data
                                                                                                                                            transmission support chips. The CLC016 is recommended
                                                                                                                                            for a wide variety of clock and data recovery applications that
                                                                                                                                            fit within its range of data rates.
                                                                                                                                            Serial Data Transmission over Cable
                                                                                                                                            Serial data transmission is common for all types of commu-
                                                                                                                                            nication channels where the data is sent over coaxial or
                                                                                                                                            twisted pair cable. Figure 21 shows a typical connection
                                                                                                                                            using a CLC006 driver chip, CLC014 Adaptive Cable Equal-
                                                                                                                                            izer, and the CLC016 Data Retiming PLL. The CLC016
                                                                                                                                            extracts the clock and retimes the data from the serial bit
                                                                                                                                            stream.
                                                                                                                                            The components recommended in Figure 21 support the
                                                                                                                                            four common data rates specified in SMPTE 259M.

                                                                                                                                            ESD
                                                                                                                                            The CLC016 is a CMOS chip. Operators are cautioned to
                                                                                                                                            use grounding straps when handling.

                                                                                                                                            MEASUREMENTS & EVALUATION
                                                                                                                                            When evaluating the CLC016 Data Retimer, it is recom-
                                                                                                                                            mended that you solder the part to the board or use a
                                                                                                                                            leadless chip carrier socket. Probing with capacitive probes
                                                                                                                                            will disturb the CLC016 performance. When probing the
                                                                                                                                            signal levels use a 1 pF capacitance probe with a 500 tip.
                                                                                                                                            The block diagram below shows a simple method of mea-
                                                                                                                                            suring the clock to eye pattern jitter. Use of the CLC016
                                                                                                                                            evaluation board is recommended for jitter evaluation. It also
                                                                                                                                            provides a good reference for a user's circuit board design.
                                                                                                                                            The plot in Figure 23 shows a histogram of the jitter and
                                                                                                                                            where the measurements were taken.

                                                                                                                                        15  www.national.com
CLC016  Product Description (Continued)

                                                                                  10008733

                          FIGURE 21. Typical Cable Connection - PLCC Package shown

                                                   10008734

                          FIGURE 22. Jitter Measurement Setup

        www.national.com                 16
Product Description (Continued)                                                                                                    CLC016

                                                                                        10008735

FIGURE 23. Typical Jitter Histogram

PCB LAYOUT RECOMMENDATIONS                                          The SD901EVK SMPTE 259M Receiver evaluation kit pro-
                                                                    vides an operating environment in which the data retimer
Printed circuit board layout affects the performance of the         can be evaluated by system / hardware designers. The
CLC016. The following are PCB layout rules for the CLC016:          evaluation board has all the needed circuitry and connectors
                                                                    for easy connection and checkout of the device circuit op-
1. Use a ground plane.                                              tions as discussed in the CLC016 datasheet. A schematic,
                                                                    parts list and pictorial drawing are provided with the board.
2. De-couple VCC/V EE power pins with 0.01 F ceramic
     capacitors placed 0.1" (3mm) from the power pins and           From the WWW, the following information may be viewed /
     6.8 F tantalum capacitors.                                    downloaded for most evaluation boards:
                                                                    www.national.com/appinfo/interface
3. For long signal runs, match transmission lines to the
     desired characteristic impedance for the input and out-         Device Datasheet and / or EVK User Manual
     put lines.
                                                                     View a picture of the EVK
4. Remove ground plane 0.025" (0.06mm) from all pads.
                                                                     View the EVK Schematic
5. Remove ground plane from the area around the loop
     filter and frequency selection resistors.                      View the top assembly drawing and BOM

6. Keep digital and analog lines sufficiently away from loop         View the bottom assembly drawing and BOM
     filter or frequency selection resistors.

7. Avoid the use of sockets in production boards.

8. In proto-boards use a low-profile, low impedance, type
     socket.

EVALUATION BOARD

Evaluation boards are available for a nominal charge that
demonstrate the basic operation of the SDI/SDV/SDH de-
vices. The evaluation boards can be ordered through Nation-
al's Distributors. Supplies are limited, please check for cur-
rent availability.

                                                                17                                www.national.com
CLC016  Physical Dimensions inches (millimeters)

        unless otherwise noted

                          Order Number CLC016ACQ or CLC016AJQ
                                     NS Package Number V28A

        www.national.com                          18
Physical Dimensions inches (millimeters) unless otherwise noted (Continued)                                                                                                                                                     CLC016 Data Retiming PLL with Automatic Rate Selection

                                  Order Number CLC016MTC
                                  NS Package Number MTC28

LIFE SUPPORT POLICY

NATIONAL'S PRODUCTS ARE NOT AUTHORIZED FOR USE AS CRITICAL COMPONENTS IN LIFE SUPPORT
DEVICES OR SYSTEMS WITHOUT THE EXPRESS WRITTEN APPROVAL OF THE PRESIDENT AND GENERAL
COUNSEL OF NATIONAL SEMICONDUCTOR CORPORATION. As used herein:

1. Life support devices or systems are devices or                         2. A critical component is any component of a life
    systems which, (a) are intended for surgical implant                      support device or system whose failure to perform
    into the body, or (b) support or sustain life, and                        can be reasonably expected to cause the failure of
    whose failure to perform when properly used in                            the life support device or system, or to affect its
    accordance with instructions for use provided in the                      safety or effectiveness.
    labeling, can be reasonably expected to result in a
    significant injury to the user.

          National Semiconductor  National Semiconductor                  National Semiconductor     National Semiconductor
          Corporation             Europe                                  Asia Pacific Customer      Japan Ltd.
          Americas                                                        Response Group             Tel: 81-3-5639-7560
          Email: support@nsc.com             Fax: +49 (0) 180-530 85 86   Tel: 65-2544466            Fax: 81-3-5639-7507
                                           Email: europe.support@nsc.com  Fax: 65-2504466
www.national.com                  Deutsch Tel: +49 (0) 69 9508 6208       Email: ap.support@nsc.com
                                  English Tel: +44 (0) 870 24 0 2171
                                  Franais Tel: +33 (0) 1 41 91 8790

National does not assume any responsibility for use of any circuitry described, no circuit patent licenses are implied and National reserves the right at any time without notice to change said circuitry and specifications.
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                                                                Copyright Each Manufacturing Company
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