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CC115LRTKT

器件型号:CC115LRTKT
器件类别:热门应用    无线/射频/通信   
厂商名称:Texas Instruments
厂商官网:http://www.ti.com/
标准:
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器件描述

RF Transmitter Value Line Transmitter

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Texas Instruments
产品种类:
Product Category:
RF Transmitter
RoHS:YES
类型:
Type:
RF Transmitter
Operating Frequency:300 MHz to 928 MHz
工作电源电压:
Operating Supply Voltage:
1.8 V to 3.6 V
最大工作温度:
Maximum Operating Temperature:
+ 85 C
封装 / 箱体:
Package / Case:
QLP-20
安装风格:
Mounting Style:
SMD/SMT
封装:
Packaging:
Cut Tape
封装:
Packaging:
MouseReel
封装:
Packaging:
Reel
系列:
Series:
CC115L
商标:
Brand:
Texas Instruments
Development Kit:CC11XLDK-868-915
Moisture Sensitive:Yes
工作电源电流:
Operating Supply Current:
34.2 mA
产品类型:
Product Type:
RF Transmitter
工厂包装数量:
Factory Pack Quantity:
250
子类别:
Subcategory:
Wireless & RF Integrated Circuits

CC115LRTKT器件文档内容

                                                                                                                                                                                CC115L

Value Line Transmitter                            Remote Controls
                                                  Toys
Applications                                      Home and building automation
                                                  Active RFID
    Ultra low-power wireless applications
    operating in the 315/433/868/915 MHz          Low-Power Features
    ISM/SRD bands
    Wireless alarm and security systems                200 nA sleep mode current consumption
    Industrial monitoring and control                  Fast start-up time; 240 s from sleep to TX
                                                       mode
Key Features                                           64-byte TX FIFO

RF Performance                                    General

     Programmable output power up to                   Few external components; Fully integrated
     +12 dBm                                           frequency synthesizer
     Programmable data rate from 0.6 to                Green package: RoHS compliant and no
     600 kbps                                          antimony or bromine
     Frequency bands: 300 - 348 MHz,                   Small size (QLP 4x4 mm package, 20
     387 - 464 MHz, and 779 - 928 MHz                  pins)
     2-FSK, 4-FSK, GFSK, and OOK supported             Suited for systems targeting compliance
                                                       with EN 300 220 V2.3.1 (Europe) and FCC
Digital Features                                       CFR Part 15 (US)
                                                       Support for asynchronous and
     Flexible support for packet oriented              synchronous serial transmit mode for
     systems                                           backwards compatibility with existing radio
     On-chip support for sync word insertion,          communication protocols.
     flexible packet length, and automatic CRC
     calculation                                  The main operating parameters and the 64-
                                                  byte transmit FIFO of CC115L can be controlled
Product Description                               via an SPI interface. In a typical system, the
                                                  CC115L will be used together with a
The CC115L is a cost optimized sub-1 GHz RF       microcontroller and a few additional passive
transmitter. The circuit is based on the popular  components.
CC1101 RF transceiver, and RF performance
characteristics are identical. The CC115L value                                                                                                    20 SI
line transmitter together with the CC113L value                                                                                                         19 GND
line receiver enables a low cost RF link.                                                                                                                    18 DGUARD
The RF transmitter is integrated with a highly                                                                                                                     17 RBIAS
configurable baseband modulator. The modem                                                                                                                              16 GND
supports various modulation formats and has
a configurable data rates from 0.6 to 600 kbps.        SCLK1 1                                                                                     CC115L                       15 AVDD
CC115L provides extensive hardware support for    SO (GDO1) 2                                                                                                                   14 AVDD
packet handling, data buffering and burst                                                                                                                                       13 RF_N
transmissions.                                          GDO2 3                                                                                                                  12 RF_P
                                                        DVDD 4                                                                                                                  11 AVDD
                                                    DCOUPL 5

                                                                                      10 XOSC_Q2
                                                                                9 AVDD
                                                                           8 XOSC_Q1
                                                                     7 CSn
                                                                6 GDO0

This product shall not be used in any of the following products or systems without prior express written permission from Texas Instruments:                                     Page 1 of 54
implantable cardiac rhythm management systems, including without limitation pacemakers, defibrillators and cardiac resynchronization devices,
external cardiac rhythm management systems that communicate directly with one or more implantable medical devices; or
other devices used to monitor or treat cardiac function, including without limitation pressure sensors, biochemical sensors and neurostimulators.
Please contact lpw-medical-approval@list.ti.com if your application might fall within the category described above.

                                                                 SWRS105A
                                                            CC115L

Abbreviations

Abbreviations used in this data sheet are described below.

2-FSK  Binary Frequency Shift Keying           MCU          Microcontroller Unit
4-FSK  Quaternary Frequency Shift Keying       MSB          Most Significant Bit
ADC    Analog to Digital Converter             N/A          Not Applicable
AMR    Automatic Meter Reading                 NRZ          Non Return to Zero (Coding)
BOM    Bill of Material                        OOK          On-Off Keying
BT     Bandwidth-Time product                  PA           Power Amplifier
CFR    Code of Federal Regulations             PCB          Printed Circuit Board
CRC    Cyclic Redundancy Check                 PD           Power Down
CW     Continuous Wave (Unmodulated Carrier)   PER          Packet Error Rate
DC     Direct Current                          PLL          Phase Locked Loop
ESR    Equivalent Series Resistance            POR          Power-On Reset
FCC    Federal Communications Commission       QLP          Quad Leadless Package
FIFO   First-In-First-Out                      QPSK         Quadrature Phase Shift Keying
FS     Frequency Synthesizer                   RC           Resistor-Capacitor
GFSK   Gaussian shaped Frequency Shift Keying  RF           Radio Frequency
IF     Intermediate Frequency                  SPI          Serial Peripheral Interface
I/Q    In-Phase/Quadrature                     SRD          Short Range Devices
ISM    Industrial, Scientific, Medical         TX           Transmit, Transmit Mode
LC     Inductor-Capacitor                      VCO          Voltage Controlled Oscillator
LO     Local Oscillator                        XOSC         Crystal Oscillator
LSB    Least Significant Bit                   XTAL         Crystal

       SWRS105A                                             Page 2 of 54
                                                        CC115L

Table Of Contents

APPLICATIONS .................................................................................................................................................. 1

KEY FEATURES ................................................................................................................................................. 1

RF PERFORMANCE .......................................................................................................................................... 1

DIGITAL FEATURES......................................................................................................................................... 1

LOW-POWER FEATURES................................................................................................................................ 1

GENERAL ............................................................................................................................................................ 1

PRODUCT DESCRIPTION................................................................................................................................ 1

ABBREVIATIONS............................................................................................................................................... 2

TABLE OF CONTENTS ..................................................................................................................................... 3

1 ABSOLUTE MAXIMUM RATINGS ..................................................................................................... 5

2 OPERATING CONDITIONS ................................................................................................................. 5

3 GENERAL CHARACTERISTICS ......................................................................................................... 5

4 ELECTRICAL SPECIFICATIONS ....................................................................................................... 6
4.1 CURRENT CONSUMPTION ............................................................................................................................ 6
4.2 RF TRANSMIT SECTION ............................................................................................................................... 7
4.3 CRYSTAL OSCILLATOR ................................................................................................................................ 9
4.4 FREQUENCY SYNTHESIZER CHARACTERISTICS............................................................................................ 9
4.5 DC CHARACTERISTICS .............................................................................................................................. 10
4.6 POWER-ON RESET ..................................................................................................................................... 10

5 PIN CONFIGURATION........................................................................................................................ 10

6 CIRCUIT DESCRIPTION .................................................................................................................... 12

7 APPLICATION CIRCUIT .................................................................................................................... 12
7.1 BIAS RESISTOR .......................................................................................................................................... 12
7.2 BALUN AND RF MATCHING....................................................................................................................... 13
7.3 CRYSTAL ................................................................................................................................................... 14
7.4 REFERENCE SIGNAL .................................................................................................................................. 15
7.5 ADDITIONAL FILTERING ............................................................................................................................ 15
7.6 POWER SUPPLY DECOUPLING.................................................................................................................... 15
7.7 PCB LAYOUT RECOMMENDATIONS........................................................................................................... 15

8 CONFIGURATION OVERVIEW ........................................................................................................ 17

9 CONFIGURATION SOFTWARE........................................................................................................ 18

10 4-WIRE SERIAL CONFIGURATION AND DATA INTERFACE .................................................. 18
10.1 CHIP STATUS BYTE ................................................................................................................................... 19
10.2 REGISTER ACCESS ..................................................................................................................................... 20
10.3 SPI READ .................................................................................................................................................. 20
10.4 COMMAND STROBES ................................................................................................................................. 21
10.5 TX FIFO ACCESS ...................................................................................................................................... 21
10.6 PATABLE ACCESS................................................................................................................................... 21

11 MICROCONTROLLER INTERFACE AND PIN CONFIGURATION .......................................... 22
11.1 CONFIGURATION INTERFACE ..................................................................................................................... 22
11.2 GENERAL CONTROL AND STATUS PINS ..................................................................................................... 22

12 DATA RATE PROGRAMMING.......................................................................................................... 23

13 PACKET HANDLING HARDWARE SUPPORT .............................................................................. 24
13.1 PACKET FORMAT....................................................................................................................................... 24
13.2 PACKET HANDLING ................................................................................................................................... 25
13.3 PACKET HANDLING IN FIRMWARE............................................................................................................. 26

14 MODULATION FORMATS ................................................................................................................. 26
14.1 FREQUENCY SHIFT KEYING ....................................................................................................................... 26
14.2 AMPLITUDE MODULATION ........................................................................................................................ 27

15 RADIO CONTROL................................................................................................................................ 27
15.1 POWER-ON START-UP SEQUENCE ............................................................................................................. 28
15.2 CRYSTAL CONTROL................................................................................................................................... 29

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                                                        CC115L

15.3 VOLTAGE REGULATOR CONTROL.............................................................................................................. 29
15.4 TRANSMIT MODE (TX).............................................................................................................................. 29
15.5 TIMING ...................................................................................................................................................... 30

16 TX FIFO .................................................................................................................................................. 31

17 FREQUENCY PROGRAMMING........................................................................................................ 31

18 VCO ......................................................................................................................................................... 32
18.1 VCO AND PLL SELF-CALIBRATION .......................................................................................................... 32

19 VOLTAGE REGULATORS ................................................................................................................. 32

20 OUTPUT POWER PROGRAMMING ................................................................................................ 33

21 GENERAL PURPOSE / TEST OUTPUT CONTROL PINS ............................................................. 34

22 ASYNCHRONOUS AND SYNCHRONOUS SERIAL OPERATION .............................................. 36
22.1 ASYNCHRONOUS SERIAL OPERATION........................................................................................................ 36
22.2 SYNCHRONOUS SERIAL OPERATION .......................................................................................................... 36

23 SYSTEM CONSIDERATIONS AND GUIDELINES ......................................................................... 36
23.1 SRD REGULATIONS................................................................................................................................... 36
23.2 CALIBRATION IN MULTI-CHANNEL SYSTEMS............................................................................................ 37
23.3 WIDEBAND MODULATION WHEN NOT USING SPREAD SPECTRUM............................................................. 37
23.4 DATA BURST TRANSMISSIONS................................................................................................................... 37
23.5 CONTINUOUS TRANSMISSIONS .................................................................................................................. 38
23.6 INCREASING OUTPUT POWER .................................................................................................................... 38

24 CONFIGURATION REGISTERS........................................................................................................ 38
24.1 CONFIGURATION REGISTER DETAILS - REGISTERS WITH PRESERVED VALUES IN SLEEP STATE ............... 42
24.2 CONFIGURATION REGISTER DETAILS - REGISTERS THAT LOOSE PROGRAMMING IN SLEEP STATE .......... 50
24.3 STATUS REGISTER DETAILS....................................................................................................................... 50

25 DEVELOPMENT KIT ORDERING INFORMATION ..................................................................... 52

26 REFERENCES ....................................................................................................................................... 53

27 GENERAL INFORMATION ................................................................................................................ 54
27.1 DOCUMENT HISTORY ................................................................................................................................ 54

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                                                                                           CC115L

1 Absolute Maximum Ratings

Under no circumstances must the absolute maximum ratings given in Table 1 be violated. Stress
exceeding one or more of the limiting values may cause permanent damage to the device.

Parameter                        Min      Max    Units Condition
Supply voltage
Voltage on any digital pin       0.3     3.9    V All supply pins must have the same voltage

                                 0.3 VDD + 0.3, V
                                              max 3.9

Voltage on the pins RF_P, RF_N,  0.3     2.0    V
DCOUPL, RBIAS
Voltage ramp-up rate                      120    kV/s
Input RF level
Storage temperature range                 +10    dBm
Solder reflow temperature
ESD                              50      150    C

ESD                                       260    C According to IPC/JEDEC J-STD-020

                                          750    V According to JEDEC STD 22, method A114, Human

                                                        Body Model (HBM)

                                          400    V According to JEDEC STD 22, C101C, Charged

                                                        Device Model (CDM)

                                 Table 1: Absolute Maximum Ratings

Caution! ESD sensitive device. Precaution should be
used when handling the device in order to prevent
permanent damage.

2 Operating Conditions

The operating conditions for CC115L are listed Table 2 in below.

Parameter                   Min Max    Unit Condition
Operating temperature
Operating supply voltage    -40  85    C

                            1.8  3.6   V       All supply pins must have the same voltage

                                 Table 2: Operating Conditions

3 General Characteristics

Parameter                   Min Max    Unit    Condition/Note
Frequency range
                            300  348   MHz
Data rate
                            387  464   MHz     If using a 27 MHz crystal, the lower frequency limit for this band
                                               is 392 MHz

                            779  928   MHz

                            0.6  500   kBaud 2-FSK

                            0.6  250   kBaud GFSK and OOK

                            0.6  300   kBaud 4-FSK (the data rate in kbps will be twice the baud rate)

                                               Optional Manchester encoding (the data rate in kbps will be half
                                               the baud rate)

                                 Table 3: General Characteristics

                                       SWRS105A                                            Page 5 of 54
                                                                                                        CC115L

4 Electrical Specifications

4.1 Current Consumption

TA = 25 C, VDD = 3.0 V if nothing else stated. All measurement results are obtained using [1] and [2].

Parameter               Min Typ Max Unit Condition

Current consumption in  0.2 1        A Voltage regulator to digital part off, register values retained (SLEEP
power down modes                            state). All GDO pins programmed to 0x2F (HW to 0)

                        100          A Voltage regulator to digital part off, register values retained, XOSC

                                     running (SLEEP state with MCSM0.OSC_FORCE_ON set)

                        165          A Voltage regulator to digital part on, all other modules in power down

                                     (XOFF state)

Current consumption     1.7          mA Only voltage regulator to digital part and crystal oscillator running

                                     (IDLE state)

Current consumption,    8.4          mA Only the frequency synthesizer is running (FSTXON state). This
315 MHz                                       current consumption is also representative for the other intermediate
                        27.4                  states when going from IDLE to TX, including the calibration state
                        15.0
                        12.3         mA Transmit mode, +10 dBm output power

                                     mA Transmit mode, 0 dBm output power

                                     mA Transmit mode, 6 dBm output power

Current consumption,    29.2         mA Transmit mode, +10 dBm output power
433 MHz                 16.0         mA Transmit mode, 0 dBm output power
                        13.1         mA Transmit mode, 6 dBm output power
Current consumption,    34.2         mA Transmit mode, +12 dBm output power, 868 MHz
868/915 MHz             30.0         mA Transmit mode, +10 dBm output power, 868 MHz

                        16.8         mA Transmit mode, 0 dBm output power, 868 MHz

                        16.4         mA Transmit mode, 6 dBm output power, 868 MHz.

                        33.4         mA Transmit mode, +11 dBm output power, 915 MHz

                        30.7         mA Transmit mode, +10 dBm output power, 915 MHz

                        17.2         mA Transmit mode, 0 dBm output power, 915 MHz

                        17.0         mA Transmit mode, 6 dBm output power, 915 MHz

                                     Table 4: Current Consumption

                                     Supply Voltage      Supply Voltage                                 Supply Voltage
                                     VDD = 1.8 V         VDD = 3.0 V                                    VDD = 3.6 V

Temperature [C]                     -40 25          85  -40 25          85                             -40 25          85
Current [mA], PATABLE=0xC0, +12 dBm
Current [mA], PATABLE=0xC5, +10 dBm  32.7 31.5 30.5      35.3 34.2 33.3                                 35.5 34.4 33.5
Current [mA], PATABLE=0x50, 0 dBm
                                     30.1 29.2 28.3      30.9 30.0 29.4                                 31.1 30.3 29.6

                                     16.4 16.0 15.6      17.3 16.8 16.4                                 17.6 17.1 16.7

Table 5: Typical TX Current Consumption over Temperature and Supply Voltage, 868 MHz

                                     SWRS105A                                                           Page 6 of 54
                                                                                    CC115L

                                           Supply Voltage      Supply Voltage      Supply Voltage
                                           VDD = 1.8 V         VDD = 3.0 V         VDD = 3.6 V

Temperature [C]                           -40 25          85  -40 25          85  -40 25                        85
Current [mA], PATABLE=0xC0, +11 dBm
Current [mA], PATABLE=0xC3, +10 dBm        31.9 30.7 29.8      34.6 33.4 32.5      34.8 33.6 32.7
Current [mA], PATABLE=0x8E, 0 dBm
                                           30.9 29.8 28.9      31.7 30.7 30.0      31.9 31.0 30.2

                                           17.2 16.8 16.4      17.6 17.2 16.9      17.8 17.4 17.1

Table 6: Typical TX Current Consumption over Temperature and Supply Voltage, 915 MHz

4.2 RF Transmit Section

TA = 25 C, VDD = 3.0 V, +10 dBm if nothing else stated. All measurement results are obtained using [1] and [2].

Parameter            Min  Typ         Max  Unit Condition/Note

Differential load                                     Differential impedance as seen from the RF-port (RF_P and
impedance                                             RF_N) towards the antenna.
315 MHz
433 MHz                   122 + j31
868/915 MHz               116 + j41
                          86.5 + j43

Output power,                                        Output power is programmable, and full range is available in
highest setting                                      all frequency bands. Output power may be restricted by
                                                     regulatory limits. See also Design Note DN013 [7], which
315 MHz                   +10              dBm       gives the output power and harmonics when using multi-layer
                                           dBm       inductors. The output power is then typically +10 dBm when
433 MHz                   +10              dBm       operating at 868/915 MHz.
                                           dBm
868 MHz                   +12              dBm       Delivered to a 50 single-ended load via the RF matching
                                                     network in [1] and [2]
915 MHz                   +11              dBm
                                           dBm       Output power is programmable, and full range is available in
Output power,             -30              dBm       all frequency bands
                                           dBm
lowest setting                             dBm       Delivered to a 50 single-ended load via the RF matching
                                           dBm       network in [1] and [2]
Harmonics, radiated
                                                     Measured on [1] and [2] with CW, maximum output power
2nd Harm, 433 MHz         -49
3rd Harm, 433 MHz                                    The antennas used during the radiated measurements
                          -40                        (SMAFF-433 from R.W. Badland and Nearson
                                                     S331 868/915) play a part in attenuating the harmonics
2nd Harm, 868 MHz         -47
3rd Harm, 868 MHz                                    Note: All harmonics are below 41.2 dBm when operating in
                          -55                        the 902 - 928 MHz band

2nd Harm, 915 MHz         -50                        Measured with +10 dBm CW at 315 MHz and 433 MHz
3rd Harm, 915 MHz
                          -54

Harmonics,
conducted

315 MHz                   < -35            dBm Frequencies below 960 MHz
                          < -53            dBm Frequencies above 960 MHz

433 MHz                    -43             dBm Frequencies below 1 GHz
                          < -45            dBm Frequencies above 1 GHz
868 MHz
2nd Harm                   -36             dBm Measured with +12 dBm CW at 868 MHz
other harmonics           < -46            dBm
915 MHz
2nd Harm                   -34             dBm       Measured with +11 dBm CW at 915 MHz (requirement is
other harmonics           < -50            dBm       -20 dBc under FCC 15.247)

                                           SWRS105A                                                              Page 7 of 54
                                                                                    CC115L

Parameter           Min  Typ    Max Unit Condition/Note

Spurious emissions
conducted,
harmonics not
included

315 MHz                  < -58             dBm       Measured with +10 dBm CW at 315 MHz and 433 MHz
                         < -53             dBm       Frequencies below 960 MHz
                         < -50                       Frequencies above 960 MHz
                         < -54
433 MHz                  < -56             dBm       Frequencies below 1 GHz
                         < -50             dBm       Frequencies above 1 GHz
                         < -52             dBm       Frequencies within 47-74, 87.5-118, 174-230, 470-862 MHz
                         < -53
868 MHz                                    dBm       Measured with +12 dBm CW at 868 MHz
                         < -51             dBm       Frequencies below 1 GHz
                         < -54             dBm       Frequencies above 1 GHz
                                                     Frequencies within 47-74, 87.5-118, 174-230, 470-862 MHz
                            8
                                                     All radiated spurious emissions are within the limits of ETSI.
                                                     The peak conducted spurious emission is -53 dBm at
                                                     699 MHz (868 MHz - 169 MHz), which is in a frequency band
                                                     limited to -54 dBm by EN 300 220 V2.3.1. An alternative filter
                                                     can be used to reduce the emission at 699 MHz below -54
                                                     dBm, for conducted measurements, and is shown in Figure 4.
                                                     See more information in DN017 [5].

                                                     For compliance with modulation bandwidth requirements
                                                     under EN 300 220 V2.3.1 in the 863 to 870 MHz frequency
                                                     range it is recommended to use a 26 MHz crystal for
                                                     frequencies below 869 MHz and a 27 MHz crystal for
                                                     frequencies above 869 MHz.

915 MHz                                    dBm       Measured with +11 dBm CW at 915 MHz
TX latency                                 dBm       Frequencies below 960 MHz
                                                     Frequencies above 960 MHz
                                            bit
                                                     Serial operation. Time from sampling the data on the
                                                     transmitter data input pin until it is observed on the RF output
                                                     ports

                                Table 7: RF Transmit Section

                                                 Supply Voltage  Supply Voltage  Supply Voltage
                                                 VDD = 1.8 V     VDD = 3.0 V     VDD = 3.6 V

Temperature [C]                                 -40 25 85       -40 25 85       -40 25 85
Output Power [dBm], PATABLE=0xC0, +12 dBm
Output Power [dBm], PATABLE=0xC5, +10 dBm        12 11 10        12 12 11        12 12 11
Output Power [dBm], PATABLE=0x50, 0 dBm
                                                 11 10 9         11 10 10        11 10 10

                                                 1      0 -1     2  10           2  10

Table 8: Typical Variation in Output Power over Temperature and Supply Voltage, 868 MHz

                                                 Supply Voltage  Supply Voltage  Supply Voltage
                                                 VDD = 1.8 V     VDD = 3.0 V     VDD = 3.6 V

Temperature [C]                                 -40 25 85       -40 25 85       -40 25 85
Output Power [dBm], PATABLE=0xC0, +11 dBm
Output Power [dBm], PATABLE=0x8E, +0 dBm         11 10 10        12 11 11        12 11 11

                                                     2  10       2  10           2  10

Table 9: Typical Variation in Output Power over Temperature and Supply Voltage, 915 MHz

                                           SWRS105A                                 Page 8 of 54
                                                                                                        CC115L

4.3 Crystal Oscillator

TA = 25 C, VDD = 3.0 V if nothing else is stated. All measurement results obtained using [1] and [2].

Parameter               Min Typ Max Unit Condition/Note

Crystal frequency       26  26   27 MHz For compliance with modulation bandwidth requirements under

                                                        EN 300 220 V2.3.1 in the 863 to 870 MHz frequency range it is

                                                        recommended to use a 26 MHz crystal for frequencies below 869

                                                        MHz and a 27 MHz crystal for frequencies above 869 MHz.

Tolerance                   40        ppm This is the total tolerance including a) initial tolerance, b) crystal

                                                        loading, c) aging, and d) temperature dependence. The

                                                        acceptable crystal tolerance depends on RF frequency and

                                                        channel spacing / bandwidth.

Load capacitance        10  13   20 pF Simulated over operating conditions

ESR                              100

Start-up time               150        s This parameter is to a large degree crystal dependent. Measured

                                                        on [1] and [2] using crystal AT-41CD2 from NDK

                                Table 10: Crystal Oscillator Parameters

4.4 Frequency Synthesizer Characteristics

TA = 25 C, VDD = 3.0 V if nothing else is stated. All measurement results are obtained using [1] and [2]. Min figures are given
using a 27 MHz crystal. Typ. and max figures are given using a 26 MHz crystal.

Parameter                   Min  Typ   Max              Unit Condition/Note

Programmed frequency        397 FXOSC/2 412                Hz   26 - 27 MHz crystal. The resolution (in Hz) is equal
resolution                                          16          for all frequency bands
Synthesizer frequency                    40             ppm
tolerance                                                       Given by crystal used. Required accuracy
                                 92                    dBc/Hz  (including temperature and aging) depends on
RF carrier phase noise                                  dBc/Hz  frequency band and channel bandwidth / spacing
RF carrier phase noise           92                    dBc/Hz
RF carrier phase noise                                  dBc/Hz  @ 50 kHz offset from carrier
RF carrier phase noise           92                    dBc/Hz
RF carrier phase noise                                  dBc/Hz  @ 100 kHz offset from carrier
RF carrier phase noise           98                    dBc/Hz
RF carrier phase noise                                  dBc/Hz  @ 200 kHz offset from carrier
RF carrier phase noise           107
PLL turn-on time                                            s   @ 500 kHz offset from carrier
( See Table 20)                  113
                                                            s   @ 1 MHz offset from carrier
PLL calibration time             119
(See Table 21)                                                  @ 2 MHz offset from carrier
                                 129
                                                                @ 5 MHz offset from carrier
                            72   75    75
                                                                @ 10 MHz offset from carrier
                            685  712   724
                                                                Time from leaving the IDLE state until arriving in
                                                                the FSTXON or TX state, when not performing
                                                                calibration. Crystal oscillator running.

                                                                Calibration can be initiated manually or
                                                                automatically before entering or after leaving TX

                            Table 11: Frequency Synthesizer Parameters

                                       SWRS105A                                                         Page 9 of 54
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4.5 DC Characteristics                 Min        Max                         Unit Condition
                                         0         0.7                         V
TA = 25 C if nothing else stated.                 VDD                          V
                                   VDD 0.7       0.5                         V For up to 4 mA output current
Digital Inputs/Outputs                   0        VDD                          V For up to 4 mA output current
Logic "0" input voltage                           50                          nA Input equals 0 V
Logic "1" input voltage            VDD 0.3       50                          nA Input equals VDD
Logic "0" output voltage               N/A
Logic "1" output voltage               N/A
Logic "0" input current
Logic "1" input current

                                   Table 12: DC Characteristics

4.6 Power-On Reset

For proper Power-On-Reset functionality the power supply should comply with the requirements in
Table 13 below. Otherwise, the chip should be assumed to have unknown state until transmitting an
SRES strobe over the SPI interface. See Section 15.1 on page 28 for further details.

Parameter              Min Typ Max Unit Condition/Note

Power-up ramp-up time              5              ms From 0 V until reaching 1.8 V

Power off time         1                          ms Minimum time between power-on and power-off

                                   Table 13: Power-On Reset Requirements

5 Pin Configuration

The CC115L pin-out is shown in Figure 1 and Table 14. See Section 21 for details on the I/O
configuration.

                                                  SI
                                                      GND
                                                           DGUARD
                                                                RBIAS
                                                                     GND

                                                  20 19 18 17 16

                                          SCLK 1                              15 AVDD
                                   SO (GDO1) 2                                14 AVDD
                                                                              13 RF_N
                                          GDO2 3                              12 RF_P
                                          DVDD 4                              11 AVDD
                                      DCOUPL 5
                                                                                 GND
                                                  6 7 8 9 10                     Exposed die
                                                                     XOSC_Q2     attach pad
                                                                AVDD
                                                           XOSC_Q1
                                                      CSn
                                                  GDO0

                                                Figure 1: Pinout Top View

Note: The exposed die attach pad must be connected to a solid ground plane as this is the main
ground connection for the chip

                                                  SWRS105A                                                      Page 10 of 54
                                            CC115L

Pin # Pin Name  Pin type              Description
                Digital Input         Serial configuration interface, clock input
1  SCLK         Digital Output        Serial configuration interface, data output
                                      Optional general output pin when CSn is high
2  SO (GDO1)                          Digital output pin for general use:

3  GDO2         Digital Output                      Test signals
                                                    TX FIFO status signals
4  DVDD         Power (Digital)                     Clock output, down-divided from XOSC
                                      1.8 - 3.6 V digital power supply for digital I/Os and for the digital core voltage
5  DCOUPL       Power (Digital)       regulator
                                      1.6 - 2.0 V digital power supply output for decoupling
6  GDO0         Digital I/O           NOTE: This pin is intended for use with the CC115L only. It cannot be used to
                                      provide supply voltage to other devices
7  CSn          Digital Input         Digital output pin for general use:
                                                    Test signals
8  XOSC_Q1 Analog I/O                               TX FIFO status signals
                                                    Clock output, down-divided from XOSC
9  AVDD         Power (Analog)                      Serial input TX data
                                      Serial configuration interface, chip select
10 XOSC_Q2 Analog I/O                 Crystal oscillator pin 1, or external clock input
                                      1.8 - 3.6 V analog power supply connection
11 AVDD         Power (Analog)        Crystal oscillator pin 2
                                      1.8 - 3.6 V analog power supply connection
12 RF_P         RF I/O                Positive RF output signal from PA in transmit mode
                                      Negative RF output signal from PA in transmit mode
13 RF_N         RF I/O                1.8 - 3.6 V analog power supply connection
                                      1.8 - 3.6 V analog power supply connection
14 AVDD         Power (Analog)        Analog ground connection
                                      External bias resistor for reference current
15 AVDD         Power (Analog)        Power supply connection for digital noise isolation
                                      Ground connection for digital noise isolation
16 GND          Ground (Analog)       Serial configuration interface, data input

17 RBIAS        Analog I/O        Table 14: Pinout Overview

18 DGUARD       Power (Digital)

19 GND          Ground (Digital)

20 SI           Digital Input

                                  SWRS105A  Page 11 of 54
                                                                                                             CC115L

6 Circuit Description

                           RADIO CONTROL

RF_P                       FREQ                  MODULATOR                                                   SCLK
                           SYNTH                            PACKET HANDLER                                   SO (GDO1)
                 PA                                                                                          SI
                                                                       TX FIFO                               CSn
RF_N                                                                               DIGITAL INTERFACE TO MCU  GDO0
                                                                                                             GDO2

                     BIAS  XOSC

                     RBIAS XOSC_Q1 XOSC_Q2

                           Figure 2: CC115L Simplified Block Diagram

A simplified block diagram of CC115L is shown    reference frequency for the synthesizer, as
in Figure 2.                                     well as clocks for the digital part.

The CC115L transmitter is based on direct        A 4-wire SPI serial interface is used for
synthesis of the RF frequency. The frequency     configuration and data buffer access.
synthesizer includes a completely on-chip LC
VCO.                                             The digital baseband includes support for
                                                 channel configuration, packet handling, and
A crystal is to be connected to XOSC_Q1 and      data buffering.
XOSC_Q2. The crystal oscillator generates the

7 Application Circuit                            attenuation of harmonics compared to using
                                                 multi-layer inductors.
The low cost application circuits ([10] and
[11]), which use multi layer inductors, are      Refer to design note DN032 [9] for information
shown in Figure 3 and Figure 4 (see Table 15     about performance when using wire-wound
for component values).                           inductors from different vendors. See also
                                                 Design Note DN013 [7], which gives the output
The designs in [1] and [2] were used for CC115L  power and harmonics when using multi-layer
characterization. The 315 MHz and 433 MHz        inductors. The output power is then typically
design [1] use inexpensive multi-layer           +10 dBm when operating at
inductors similar to the low cost application    868/915 MHz.
circuit while the 868 MHz and 915 MHz design
[2] use wire-wound inductors. Wire-wound
inductors give better output power and

7.1 Bias Resistor                                accurate bias current.
The 56 k bias resistor R171 is used to set an

                                 SWRS105A                                                                    Page 12 of 54
7.2 Balun and RF Matching                                                                                         CC115L

The balun and LC filter component values and                                                 L123, L124, and C123 ( plus C125 in Figure 3)
their placement are important to keep the                                                    form a low-pass filter for harmonics
performance optimized. Gerber files and                                                      attenuation.
schematics for the reference designs are
available for download from the TI website                                                   The balun and LC filter components also
                                                                                             matches the CC115L input impedance to a 50
The components between the RF_N/RF_P                                                         load. C126 provides DC blocking and is only
pins and the point where the two signals are                                                 needed if there is a DC path in the antenna.
joined together (C131, C122, L122, and L132                                                  For the application circuit in Figure 4, this
in Figure 3 and L121, L131, C121, L122,                                                      component may also be used for additional
C131, C122, and L132 in Figure 4) form a                                                     filtering, see section 7.5.
balun that converts the differential RF signal
on CC115L to a single-ended RF signal. C124 is
needed for DC blocking.

                      1.8 V - 3.6 V       R171
                      power supply

                  SI

                  SCLK               SI 20                                                                                        Antenna
                  SO                         GND 19                                                                              (50 Ohm)
                  (GDO1)                              DGUARD 18
                  GDO2                                        RBIAS 17                                                   C126
                  (optional)                                           GND 16
                              1 SCLK                                               AVDD 15
Digital Inteface  C51                                                              AVDD 14   C131
                              CC115L 2 SO                                          RF_N 13      L132
                  GDO0         (GDO1)                                              RF_P 12
                  (optional)  3 GDO2                                               AVDD 11          C122  L123     L124
                  CSn                                                                        L122               C123
                                               DIE ATTACH PAD:                               C124                        C125
                              4 DVDD

                              5 DCOUPL
                                     6 GDO0
                                             7 CSn
                                                      8 XOSC_Q1
                                                              9 AVDD
                                                                       10 XOSC_Q2

                                          XTAL

                                     C81                        C101

                              Figure 3: Typical Application and Evaluation Circuit 315/433 MHz
                                              (excluding supply decoupling capacitors)

                                                                                   SWRS105A                                    Page 13 of 54
                                                                                                                            CC115L

                      1.8 V - 3.6 V           R171
                      power supply

                   SI

                   SCLK        1 SCLK  SI 20                             AVDD 15                        C131                        Antenna
                   SO                         GND 19                                                    L132                       (50 Ohm)
                   (GDO1)                            DGUARD 18
                   GDO2                                     RBIAS 17                                                        C126
                   (optional)                                      GND 16

Digital Interface  C51         2 SO                                      AVDD 14       L131
                               (GDO1)
                   GDO0        CC115L 3 GDO2
                   (optional)                                                RF_N 13                          L123  L124
                   CSn
                               4 DVDD DIE ATTACH PAD: RF_P 12                                   C121 C122

                               5 DCOUPL6 GDO0                                AVDD 11   L121
                                              7 CSn
                                                     8 XOSC_Q1                                                      C123
                                                            9 AVDD
                                                                   10 XOSC_Q2                   L122                         C127 L125
                                                                                                                            C127 and L125
                                                                                                        C124                may be added to
                                                                                                                            build an optional
                                              XTAL                                                                           filter to reduce
                                                                                                                            emission at 699

                                                                                                                                    MHz

                                         C81        C101

                               Figure 4: Typical Application and Evaluation Circuit 868/915 MHz
                                               (excluding supply decoupling capacitors)

                   Component Value at 315 MHz Value at 433 MHz Value at 868/915 MHz

                                                                                                Without C127 and L125 With C127 and L125

                   C121                                                                         1 pF                1 pF

                   C122              6.8 pF                                    3.9 pF           1.5 pF              1.5 pF

                   C123              12 pF                                     8.2 pF           3.3 pF              3.3 pF

                   C124              220 pF                                    220 pF           100 pF              100 pF

                   C125              6.8 pF                                    5.6 pF

                   C126              220 pF                                    220 pF           100 pF              12 pF

                   C127                                                                                             47 pF

                   C131              6.8 pF                                    3.9 pF           1.5 pF              1.5 pF

                   L121                                                                         12 nH               12 nH

                   L122              33 nH                                     27 nH            18 nH               18 nH

                   L123              18 nH                                     22 nH            12 nH               12 nH

                   L124              33 nH                                     27 nH            12 nH               12 nH

                   L125                                                                                             3.3 nH

                   L131                                                                         12 nH               12 nH

                   L132              33 nH                                     27 nH            18 nH               18 nH

                                                                               Table 15: External Components

7.3 Crystal                                                                                     for the crystal are required. The loading
                                                                                                capacitor values depend on the total load
A crystal in the frequency range 26 - 27 MHz                                                    capacitance, CL, specified for the crystal. The
must be connected between the XOSC_Q1                                                           total load capacitance seen between the
and XOSC_Q2 pins. The oscillator is designed
for parallel mode operation of the crystal. In
addition, loading capacitors (C81 and C101)

                                                                                      SWRS105A                              Page 14 of 54
crystal terminals should equal CL for the                               CC115L
crystal to oscillate at the specified frequency.
                                                   order to ensure a reliable start-up (see Section
CL 1  1     C parasitic                            4.3 on page 9).
                                                   The initial tolerance, temperature drift, aging
         1                                         and load pulling should be carefully specified
                                                   in order to meet the required frequency
C81 C101                                           accuracy in a certain application.
                                                   Avoid routing digital signals with sharp edges
The parasitic capacitance is constituted by pin    close to XOSC_Q1 PCB track or underneath
input capacitance and PCB stray capacitance.       the crystal Q1 pad as this may shift the crystal
Total parasitic capacitance is typically 2.5 pF.   dc operating point and result in duty cycle
                                                   variation.
The crystal oscillator is amplitude regulated.     For compliance with modulation bandwidth
This means that a high current is used to start    requirements under EN 300 220 V2.3.1 in the
up the oscillations. When the amplitude builds     863 to 870 MHz frequency range it is
up, the current is reduced to what is necessary    recommended to use a 26 MHz crystal for
to maintain approximately 0.4 Vpp signal           frequencies below 869 MHz and a 27 MHz
swing. This ensures a fast start-up, and keeps     crystal for frequencies above 869 MHz.
the drive level to a minimum. The ESR of the
crystal should be within the specification in      connected to XOSC_Q1 using a serial
                                                   capacitor. When using a full-swing digital
7.4 Reference Signal                               signal, this capacitor can be omitted. The
                                                   XOSC_Q2 line must be left un-connected. C81
The chip can alternatively be operated with a      and C101 can be omitted when using a
reference signal from 26 to 27 MHz instead of      reference signal.
a crystal. This input clock can either be a full-
swing digital signal (0 V to VDD) or a sine        If this filtering is not necessary, C126 will work
wave of maximum 1 V peak-peak amplitude.           as a DC block (only necessary if there is a DC
The reference signal must be connected to the      path in the antenna). C127 and L125 should in
XOSC_Q1 input. The sine wave must be               that case be left unmounted.
                                                   Additional external components (e.g. an RF
7.5 Additional Filtering                           SAW filter) may be used in order to improve
                                                   the performance in specific applications.
In the 868/915 MHz reference design [10],
C127 and L125 together with C126 build an          decoupling capacitors are very important to
optional filter to reduce emission at carrier      achieve the optimum performance ([10] and
frequency - 169 MHz. This filter is necessary      [11] should be followed closely).
for applications with an external antenna
connector that seek compliance with ETSI EN        In [10] and [11] and [2], 5 vias are placed
300 220 V2.3.1. For more information, see          inside the exposed die attached pad. These
DN017 [5].                                         vias should be "tented" (covered with solder
                                                   mask) on the component side of the PCB to
7.6 Power Supply Decoupling                        avoid migration of solder through the vias
                                                   during the solder reflow process.
The power supply must be properly decoupled        The solder paste coverage should not be
close to the supply pins. Note that decoupling     100%. If it is, out gassing may occur during the
capacitors are not shown in the application        reflow process, which may cause defects
circuit. The placement and the size of the         (splattering, solder balling). Using "tented" vias
                                                   reduces the solder paste coverage below
7.7 PCB Layout Recommendations

The top layer should be used for signal
routing, and the open areas should be filled
with metallization connected to ground using
several vias.

The area under the chip is used for grounding
and shall be connected to the bottom ground
plane with several vias for good thermal
performance and sufficiently low inductance to
ground.

                         SWRS105A                  Page 15 of 54
100%. See Figure 5 for top solder resist and                           CC115L
top paste masks.
                                                  Avoid routing digital signals with sharp edges
Each decoupling capacitor should be placed        close to XOSC_Q1 PCB track or underneath
as close as possible to the supply pin it is      the crystal Q1 pad as this may shift the crystal
supposed to decouple. Each decoupling             dc operating point and result in duty cycle
capacitor should be connected to the power        variation.
line (or power plane) by separate vias. The
best routing is from the power line (or power     The external components should ideally be as
plane) to the decoupling capacitor and then to    small as possible (0402 is recommended) and
the CC115L supply pin. Supply power filtering is  surface mount devices are highly
very important.                                   recommended. Please note that components
                                                  with different sizes than those specified may
Each decoupling capacitor ground pad should       have differing characteristics.
be connected to the ground plane by separate
vias. Direct connections between neighboring      Precaution should be used when placing the
power pins will increase noise coupling and       microcontroller in order to avoid noise
should be avoided unless absolutely               interfering with the RF circuitry.
necessary. Routing in the ground plane
underneath the chip or the balun/RF matching      A CC11xL Development Kit with a fully
circuit, or between the chips ground vias and     assembled CC115L Evaluation Module is
the decoupling capacitors ground vias should      available. It is strongly advised that this
be avoided. This improves the grounding and       reference layout is followed very closely in
ensures the shortest possible current return      order to get the best performance. The
path.                                             schematic, BOM and layout Gerber files are all
                                                  available from the TI website ([10] and [11]).

Figure 5: Left: Top Solder Resist Mask (Negative). Right: Top Paste Mask. Circles are Vias

SWRS105A                                          Page 16 of 54
8 Configuration Overview                                                                                   CC115L

CC115L can be configured to achieve optimum                                                RF output power
performance for many different applications.                                               Data buffering with the 64-byte TX FIFO
Configuration is done using the SPI interface.                                             Packet radio hardware support
See Section 10 for more description of the SPI
interface. The following key parameters can be                                        Details of each configuration register can be
programmed:                                                                           found in Section 24, starting on page 38.

     Power-down / power up mode                                                       Figure 6 shows a simplified state diagram that
     Crystal oscillator power-up / power-down                                         explains the main CC115L states together with
     Carrier frequency / RF channel                                                   typical usage and current consumption. For
     Transmit mode                                                                    detailed information on controlling the CC115L
     Data rate                                                                        state machine, and a complete state diagram,
     Modulation format                                                                see Section 15, starting on page 28.

                                                                                                     Sleep           Lowest power mode. Most
                                                                                                                     register values are retained.
                                                              SIDLE              SPWD                                Typ. current consumption:
                                                                                                                     200 nA

                      Default state when the radio is not                                   CSn=0
                      transmitting. Typ. current
                      consumption: 1.7 mA.                           IDLE

                                                SCAL                                        SXOFF

Used for calibrating frequency

synthesizer upfront (entering                                                         CSn=0                          All register values are
                                                                                                                     retained. Typ. current
transmit mode can then be        Manual freq.                                                           Crystal      consumption: 165 uA.
                                                                                                     oscillator off
done quicker). Transitional synth. calibration                        STX or SFSTXON

state. Typ. current                                                Frequency
                                                              synthesizer startup,
consumption: 8.4 mA.                                          optional calibration,

Frequency synthesizer is on,                         SFSTXON          settling              Frequency synthesizer is turned on, can optionally be
ready to start transmitting.                                                                calibrated, and then settles to the correct frequency.
Transmission starts very           Frequency                               STX              Transitional state. Typ. current consumption: 8.4 mA.
quickly after receiving the STX  synthesizer on
command strobe.Typ. current
consumption: 8.4 mA.

                                    STX         TXOFF_MODE=01

                               Typ. current consumption:      Transmit mode
                               16.8 mA at 0 dBm output
                               power, 868 MHz

                                                                                      TXOFF_MODE=00

In Normal mode, this state is       TX FIFO                   Optional transitional state.           Optional freq.
enetered if the TX FIFO is emptied  underflow
before the complete packet has                                Typ. current consumption: 8.4 mA. synth. calibration
been written to the FIFO.
Typ. current consumption: 1.7 mA.

                                                SFTX

                                                                           IDLE

Figure 6: Simplified Radio Control State Diagram with Typical Current Consumption

                                                              SWRS105A                                               Page 17 of 54
9 Configuration Software                                                        CC115L

CC115L can be configured using the                         After chip reset, all the registers have default
SmartRF Studio software [4]. The SmartRF                   values as shown in the tables in Section 24.1.
Studio software is highly recommended for                  The optimum register setting might differ from
obtaining optimum register settings, and for               the default value. After a reset all registers that
evaluating performance and functionality.                  shall be different from the default value
                                                           therefore needs to be programmed through
                                                           the SPI interface.

10 4-wire Serial Configuration and Data Interface

CC115L is configured via a simple 4-wire SPI-              from/to a register, the transfer will be
compatible interface (SI, SO, SCLK and CSn)                cancelled. The timing for the address and data
where CC115L is the slave. This interface is also          transfer on the SPI interface is shown in
used to write buffered data. All transfers on the          Figure 7 with reference to Table 16.
SPI interface are done most significant bit first.
                                                           When CSn is pulled low, the MCU must wait
All transactions on the SPI interface start with           until CC115L SO pin goes low before starting to
a header byte containing a R/W bit, a burst               transfer the header byte. This indicates that
access bit (B), and a 6-bit address (A5 - A0).             the crystal is running. Unless the chip was in
                                                           the SLEEP or XOFF states, the SO pin will
The CSn pin must be kept low during transfers              always go low immediately after pulling CSn
on the SPI bus. If CSn goes high during the                low.
transfer of a header byte or during read/write

       tsp                 tch         tcl            tsd      thd                       tns

SCLK:

CSn:

       Write to register:

SI X 0      B  A5               A4 A3  A2   A1  A0 X DW7 DW6 DW5 DW4 DW3 DW2 DW1 DW0          X
                                                                                                 Hi-Z
SO Hi-Z S7  B  S5 S4 S3                S2 S1 S0       S7   S6  S5 S4 S3 S2 S1 S0

       Read from register:

SI X 1      B A5 A4 A3 A2 A1 A0                                     X

SO Hi-Z S7  B  S5 S4            S3 S2 S1 S0           DR7  DR6 DR5 DR4 DR3 DR2 DR1  DR0       Hi-Z

               Figure 7: Configuration Registers Write and Read Operations

                                            SWRS105A                                Page 18 of 54
                                                                                                                          CC115L

Parameter Description                                                                                                  Min Max Units
                                                                                                                         - 10 MHz
fSCLK   SCLK frequency

        100 ns delay inserted between address byte and data byte (single access), or between

        address and data, and between each data byte (burst access).

        SCLK frequency, single access. No delay between address and data byte                                          -  9

        SCLK frequency, burst access                                                                                   - 6.5
        No delay between address and data byte, or between data bytes

tsp,pd  CSn low to positive edge on SCLK, in power-down mode                                                           150 -  s

tsp     CSn low to positive edge on SCLK, in active mode                                                               20 -   ns

tch     Clock high                                                                                                     50 -   ns

tcl     Clock low                                                                                                      50 -   ns

trise   Clock rise time                                                                                                - 40 ns

tfall   Clock fall time                                                                                                - 40 ns

tsd     Setup data (negative SCLK edge) to positive edge on SCLK       Single access                                   55 -   ns

        (tsd applies between address and data bytes, and between data bytes)                                           76 -
                                                                                                         Burst access

thd     Hold data after positive edge on SCLK                                                                          20 -   ns

tns     Negative edge on SCLK to CSn high.                                                                             20 -   ns

                         Table 16: SPI Interface Timing Requirements

       Note: The minimum tsp,pd figure in Table 16 can be used in cases where the user does not read
       the CHIP_RDYn signal. CSn low to positive edge on SCLK when the chip is woken from power-
       down depends on the start-up time of the crystal being used. The 150 s in Table 16 is the
       crystal oscillator start-up time measured on [1] and [2] using crystal AT-41CD2 from NDK.

10.1 Chip Status Byte                                     configuration should only be updated when the
                                                          chip is in this state.
When the header byte, data byte, or command
strobe is sent on the SPI interface, the chip             The last four bits (3:0) in the status byte
status byte is sent by the CC115L on the SO pin.          contains FIFO_BYTES_AVAILABLE. For
The status byte contains key status signals,              these bits to give any valid information, the
useful for the MCU. The first bit, s7, is the             R/W bit in the header byte must be set to 0.
CHIP_RDYn signal and this signal must go low              The FIFO_BYTES_AVAILABLE field will then
before the first positive edge of SCLK. The               contain the number of bytes that can be
CHIP_RDYn signal indicates that the crystal is            written to the TX FIFO. When
running.                                                  FIFO_BYTES_AVAILABLE=15, 15 or more
                                                          bytes can be written.
Bits 6, 5, and 4 comprise the STATE value.
This value reflects the state of the chip. The            Table 17 gives a status byte summary
XOSC and power to the digital core are on in
the IDLE state, but all other modules are in
power down. The frequency and channel

                                               SWRS105A                                                                   Page 19 of 54
                                                                                      CC115L

Bits Name             Description

7  CHIP_RDYn          Stays high until power and crystal have stabilized. Should always be low when using
                      the SPI interface.

6:4 STATE[2:0]        Indicates the current main state machine mode

                      Value State                 Description

                      000 IDLE                    IDLE state
                                                  (Also reported for some transitional states
                                                  instead of SETTLING or CALIBRATE)

                      001 Reserved

                      010 TX                      Transmit mode

                      011 FSTXON                  Fast TX ready

                      100 CALIBRATE               Frequency synthesizer calibration is running

                      101 SETTLING                PLL is settling

                      110 Reserved

                      111 TXFIFO_UNDERFLOW TX FIFO has underflowed. Acknowledge with
                                                                     SFTX

3:0 FIFO_BYTES_AVAILABLE[3:0] The number of bytes that can be written to the TX FIFO

                      Table 17: Status Byte Summary

10.2 Register Access

The configuration registers on the CC115L are     Registers with consecutive addresses can be
located on SPI addresses from 0x00 to 0x2E.       accessed in an efficient way by setting the
Table 29 on page 40 lists all configuration       burst bit (B) in the header byte. The address
registers. It is highly recommended to use        bits (A5 - A0) set the start address in an
SmartRF Studio [4] to generate optimum            internal address counter. This counter is
register settings. The detailed description of    incremented by one each new byte (every 8
each register is found in Section 24.1 and        clock pulses). The burst access is either a
24.2, starting on page 42. All configuration      read or a write access and must be terminated
registers can be both written to and read. The    by setting CSn high.
R/W bit controls if the register should be
written to or read. When writing to registers,    For register addresses in the range
the status byte is sent on the SO pin each time   0x30 - 0x3D, the burst bit is used to select
a header byte or data byte is transmitted on      between status registers when burst bit is one,
the SI pin. When reading from registers, the      and command strobes when burst bit is zero.
status byte is sent on the SO pin each time a     See more in Section 10.3 below. Because of
header byte is transmitted on the SI pin.         this, burst access is not available for status
                                                  registers and they must be accessed one at a
                                                  time. The status registers can only be read.

10.3 SPI Read                                     is being corrupt. As an example, the
                                                  probability of any single read from TXBYTES
When reading register fields over the SPI         being corrupt, assuming the maximum data
interface while the register fields are updated   rate is used, is approximately 80 ppm. Refer to
by the radio hardware (e.g. MARCSTATE or          the CC115L Errata Notes [3] for more details.
TXBYTES), there is a small, but finite,
probability that a single read from the register

                      SWRS105A                                                        Page 20 of 54
10.4 Command Strobes                                                   CC115L

Command Strobes may be viewed as single           being transferred). That is, only the R/W bit,
byte instructions to CC115L. By addressing a      the burst access bit (set to 0), and the six
command strobe register, internal sequences       address bits (in the range 0x30 through 0x3D)
will be started. These commands are used to       are written. The R/W bit should be set to zero
disable the crystal oscillator, enable TX mode,   if the FIFO_BYTES_AVAILABLE field in the
enable calibration etc. The 9 command             status byte should be interpreted.
strobes are listed in Table 28 on page 39.
                                                  When writing command strobes, the status
     Note: An SIDLE strobe will clear all         byte is sent on the SO pin.
     pending command strobes until IDLE
     state is reached. This means that if for     A command strobe may be followed by any
     example an SIDLE strobe is issued            other SPI access without pulling CSn high.
     while the radio is in TX state, any other    However, if an SRES strobe is being issued,
     command strobes issued before the            one will have to wait for SO to go low again
     radio reaches IDLE state will be             before the next header byte can be issued as
     ignored.                                     shown in Figure 8. The command strobes are
                                                  executed immediately, with the exception of
The command strobe registers are accessed         the SPWD and the SXOFF strobes, which are
by transferring a single header byte (no data is  executed when CSn goes high.

CSn

SO

SI   HeaderSRES                                   HeaderAddr  Data

     Figure 8: SRES Command Strobe

10.5 TX FIFO Access                               When writing to the TX FIFO, the status byte
                                                  (see Section 10.1) is output on SO for each
The 64-byte TX FIFO is accessed through the       new data byte as shown in Figure 7. This
0x3F address. The TX FIFO is write-only and       status byte can be used to detect TX FIFO
the R/W bit should therefore be zero.            underflow while writing data to the TX FIFO.
                                                  Note that the status byte contains the number
The burst bit is used to determine if the         of bytes free before writing the byte in
TX FIFO access is a single byte access or a       progress to the TX FIFO. When the last byte
burst access. The single byte access method       that fits in the TX FIFO is transmitted on SI,
expects a header byte with the burst bit set to   the status byte received concurrently on SO
zero and one data byte. After the data byte, a    will indicate that one byte is free in
new header byte is expected; hence CSn can        the TX FIFO.
remain low. The burst access method expects
one header byte and then consecutive data         The TX FIFO may be flushed by issuing a
bytes until terminating the access by setting     SFTX command strobe. A SFTX command
CSn high.                                         strobe can only be issued in the IDLE, or
                                                  TXFIFO_UNDERFLOW states. The TX FIFO
The following header bytes access the             is flushed when going to the SLEEP state.
TX FIFO:
                                                  Figure 9 gives a brief overview of different
          0x3F: Single byte access to TX FIFO     register access types possible.

          0x7F: Burst access to TX FIFO           to PATABLE; the first byte after the address will
                                                  set the logic 0 power level and the second
10.6 PATABLE Access                               byte written will set the logic 1 power level. For
                                                  all other modulations formats, only one byte
The 0x3E address is used to access the            should be written to PATABLE. Use SmartRF
PATABLE, which is used for selecting PA
power control settings. The SPI expects one or
two data bytes after receiving the address (the
burst bit must be set if two bytes are to be
written). For OOK, two bytes should be written

     SWRS105A                                                       Page 21 of 54
Studio [4] or DN013 [7] for recommended                                                                CC115L
register values for a given output power.
                                                                                  if one byte is written to the PATABLE and this
The PATABLE can also be read by setting the                                       value is to be read out, CSn must be set high
R/W bit to 1. The read operation can be done                                     before the read access in order to set the
as a single byte or burst access, depending on                                    index counter back to zero.
how many bytes should be read (one or two).
Note that pulling CSn high will reset the index                                   Note that the content of the PATABLE is lost
counter to zero, meaning that burst access                                        when entering the SLEEP state, except for the
needs to be used for reading/writing the                                          first byte, meaning that if OOK is used, the
second PATABLE entry. For the same reason,                                        PATABLE needs to be reprogrammed when
                                                                                  waking up from SLEEP.

Csn                        HeaderStrobe   HeaderStrobe  HeaderStrobe     Data     HeaderReg     Data            .........
                            HeaderReg         Data       HeaderReg     Datan + 2     .........
Command strobe(s)          HeaderReg n       Datan       Data n + 1   DataByte 2
                           HeaderTX FIFO                 DataByte 1   HeaderReg   .........     DataByte n - 1  DataByte n     .........
Read or write register(s)   HeaderReg      DataByte 0   HeaderStrobe
                                              Data                                Data          HeaderStrobe    HeaderTX FIFO  DataByte 0  DataByte 1  ....
Read or write
consecutive register(s)
Write n + 1 bytes to the
TX FIFO
Combinations

                                                        Figure 9: Register Access Types

11 Microcontroller Interface and Pin Configuration

In a typical system, CC115L will interface to a                                         Write buffered data
microcontroller. This microcontroller must be
able to:                                                                                Read back status information via the 4-wire
                                                                                        SPI-bus configuration interface (SI, SO,
    Program CC115L into different modes                                                 SCLK and CSn)

11.1 Configuration Interface                                                      CSn). The SPI is described in Section 10 on
                                                                                  page 18.
The microcontroller uses four I/O pins for the
SPI configuration interface (SI, SO, SCLK and

11.2 General Control and Status Pins                                              GDO1 is shared with the SO pin in the SPI
                                                                                  interface. The default setting for GDO1/SO is
The CC115L has two dedicated configurable                                         3-state output. By selecting any other of the
pins (GDO0 and GDO2) and one shared pin                                           programming options, the GDO1/SO pin will
(GDO1) that can output internal status                                            become a generic pin. When CSn is low, the
information useful for control software. These                                    pin will always function as a normal SO pin.
pins can be used to generate interrupts on the
MCU. See Section 21 on page 34 for more                                           In the synchronous and asynchronous serial
details on the signals that can be                                                modes, the GDO0 pin is used as a serial TX
programmed.                                                                       data input pin while in transmit mode.

                                                                      SWRS105A                                                             Page 22 of 54
                                                                                 CC115L

12 Data Rate Programming

The data rate used when transmitting is           according to Table 18 below. See Table 3 for
programmed by the MDMCFG3.DRATE_M and             the minimum and maximum data rates for the
the MDMCFG4.DRATE_E configuration                 different modulation formats.
registers. The data rate is given by the formula
below. As the formula shows, the programmed       Min Data  Typical    Max Data  Data rate
data rate depends on the crystal frequency.       Rate      Data Rate  Rate      Step Size
                                                  [kBaud]   [kBaud]    [kBaud]   [kBaud]
RDATA  (256 DRATE _ M ) 2DRATE _ E  f XOSC        0.6       1.0        0.79      0.0015
                                                  0.79      1.2        1.58      0.0031
                 228                              1.59      2.4        3.17      0.0062
                                                  3.17      4.8        6.33      0.0124
The following approach can be used to find        6.35      9.6        12.7      0.0248
suitable values for a given data rate:            12.7      19.6       25.3      0.0496
                                                  25.4      38.4       50.7      0.0992
DRATE _ E  log2  RDATA 220                        50.8      76.8       101.4     0.1984
                    f XOSC                        101.6     153.6      202.8     0.3967
                                                  203.1     250        405.5     0.7935
DRATE _ M  RDATA 228             256              406.3     500        500       1.5869

           f 2 XOSC   DRATE _ E

If DRATE_M is rounded to the nearest integer      Table 18: Data Rate Step Size
and becomes 256, increment DRATE_E and            (assuming a 26 MHz crystal)
use DRATE_M = 0.

The data rate can be set from 0.6 kBaud to
500 kBaud with the minimum step size

                                      SWRS105A                                   Page 23 of 54
13 Packet Handling Hardware Support                                                       CC115L

The CC115L has built-in hardware support for                            In a system where the CC115L is
packet oriented radio protocols.                                        transmitting packets to the CC110L, CC113L
                                                                        or CC1101, the recommended setting is 4-
The packet handler can be configured to add                             byte preamble and 4-byte sync word,
the following elements to the packet stored in                          except for 500 kBaud data rate where the
the TX FIFO:                                                            recommended preamble length is 8 bytes.

     A programmable number of preamble                                Note: Register fields that control the
     bytes                                                            packet handling features should only be
     A two byte synchronization (sync) word.                          altered when CC115L is in the IDLE state.
     Can be duplicated to give a 4-byte sync
     word. It is not possible to only insert
     preamble or only insert a sync word
     A CRC checksum computed over the data
     field.

13.1 Packet Format                                                    Optional length byte
                                                                      Optional address byte
The format of the data packet can be                                  Payload
configured and consists of the following items                        Optional 2 byte CRC
(see Figure 10):

     Preamble
     Synchronization word

                                       Optional CRC-16 calculation                                          Legend:
                                                          Data field                                              Inserted automatically
Preamble bits  Sync word
(1010...1010)              Length field                                                                           OptIonal user-provided fields (the length field is
                                    Address field                                                                 processed by the radio)

                                                                                                    CRC-16        Unprocessed user data

8 x n bits     16/32 bits   8     8    8 x n bits                     16 bits
                           bits  bits

                                       Figure 10: Packet Format

The preamble pattern is an alternating                                inserted by the CC115L. A one-byte sync word
sequence of ones and zeros (10101010...).                             can be emulated by setting the SYNC1 value to
The minimum length of the preamble is                                 the preamble pattern. It is also possible to
programmable through the value of                                     emulate a 32 bit sync word by setting
MDMCFG1.NUM_PREAMBLE. When enabling                                   MDMCFG2.SYNC_MODE
TX, the modulator will start transmitting the                         to 3. The sync word will then be repeated
preamble. When the programmed number of                               twice.
preamble bytes has been transmitted, the
modulator will send the sync word and then                            CC115L supports both constant packet length
data from the TX FIFO if data is available. If                        protocols and variable length protocols.
the TX FIFO is empty, the modulator will                              Variable or fixed packet length mode can be
continue to send preamble bytes until the first                       used for packets up to 255 bytes. For longer
byte is written to the TX FIFO. The modulator                         packets, infinite packet length mode must be
will then send the sync word and then the data                        used.
bytes.
                                                                      Fixed packet length mode is selected by
The synchronization word is a two-byte value                          setting PKTCTRL0.LENGTH_CONFIG=0. The
set in the SYNC1 and SYNC0 registers. If the                          desired packet length is set by the PKTLEN
CC110L, CC113L, or CC1101 are used at the                             register. This value must be different from 0.
receiving end, they will need the sync word for
byte synchronization of the incoming packet.                          In variable packet length mode,
The synchronization word is automatically                             PKTCTRL0.LENGTH_CONFIG=1, the packet
                                                                      length is configured by the first byte

                                       SWRS105A                                                             Page 24 of 54
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transmitted after the sync word. The packet           (PKTCTRL0.LENGTH_CONFIG=2) must be
length is defined as the payload data,
excluding the length byte and the optional            active and the PKTLEN register is set to
CRC. The PKTLEN value must be different
from 0                                                mod(length, 256). When less than 256 bytes

With PKTCTRL0.LENGTH_CONFIG=2, the                    remains of the packet, the MCU disables
packet length is set to infinite and transmission
will continue until turned off manually. As           infinite packet length mode and activates fixed
described in the next section, this can be used
to support packet formats with different length       packet                       length                 mode
configuration than natively supported by
CC115L. One should make sure that TX mode is          (PKTCTRL0.LENGTH_CONFIG=0). When the
not turned off during the transmission of the
first half of any byte. Refer to the CC115L Errata    internal byte counter reaches the PKTLEN
Notes [3] for more details.
                                                      value, the transmission ends (the radio enters
   Note: The minimum packet length
   supported (excluding the optional length           the state determined by TXOFF_MODE).
   byte and CRC) is one byte of payload
   data.                                              Automatic CRC appending/checking can also

13.1.1 Packet Length > 255                            be used (by setting PKTCTRL0.CRC_EN=1).

The packet automation control register,               When for example a 600-byte packet is to be
PKTCTRL0, can be reprogrammed during TX.              transmitted, the MCU should do the following
This opens the possibility to transmit packets        (see also Figure 11)
that are longer than 256 bytes and still be able
to use the packet handling hardware support.          Set PKTCTRL0.LENGTH_CONFIG=2.
At the start of the packet, the infinite packet
length mode                                           Pre-program the PKTLEN register to
                                                      mod(600, 256) = 88.

                                                      Transmit at least 345 bytes (600 - 255), for
                                                      example by filling the 64-byte TX FIFO six
                                                      times (384 bytes transmitted).

                                                      Set PKTCTRL0.LENGTH_CONFIG=0.

                                                      The transmission ends when the packet
                                                      counter reaches 88. A total of 600 bytes
                                                      are transmitted.

                                 Internal byte counter in packet handler counts from 0 to 255 and then starts at 0 again
0, 1............, 88, .............................................255, 0, ........, 88, .............................................255, 0, ........, 88, .............................................255, 0, ..

Infinite packet length mode enabled         Fixed packet length mode anbled when   600 bytes transmitted
                                            less than 256 bytes remains of packet
   Length field transmitted. PKTLEN set to
   mod(600, 256) = 88

                      Figure 11: Packet Length > 255

13.2 Packet Handling

The payload that is to be transmitted must be         The modulator will first send the programmed
written into the TX FIFO. The first byte written      number of preamble bytes. If data is available
must be the length byte when variable packet          in the TX FIFO, the modulator will send the
length is enabled. The length byte has a value        two-byte (optionally 4-byte) sync word followed
equal to the payload of the packet (including         by the payload in the TX FIFO. If CRC is
the optional address byte). If the receiver is        enabled, the checksum is calculated over all
the CC110L, CC113L, or CC1101, and address            the data pulled from the TX FIFO, and the
recognition is enabled, the second byte written       result is sent as two extra bytes following the
to the TX FIFO must be the address byte.              payload data. If the TX FIFO runs empty
                                                      before the complete packet has been
If fixed packet length is enabled, the first byte     transmitted, the radio will enter
written to the TX FIFO should be the address          TXFIFO_UNDERFLOW state. The only way to
(assuming the receiver uses address                   exit this state is by issuing an SFTX strobe.
recognition).                                         Writing to the TX FIFO after it has underflowed
                                                      will not restart TX mode.

                                            SWRS105A                                                      Page 25 of 54
                                                                                          CC115L

13.3 Packet Handling in Firmware                       IOCFGx.GDOx_CFG=0x03). See Table 27
                                                       for more information.
When implementing a packet oriented radio
protocol in firmware, the MCU needs to know            b) SPI Polling
when a packet has been transmitted.
Additionally, for packets longer than 64 bytes,        The PKTSTATUS register can be polled at a
the TX FIFO needs to be refilled while in TX.          given rate to get information about the current
This means that the MCU needs to know the              GDO2 and GDO0 values. The TXBYTES
number of bytes that can be written to the             register can be polled at a given rate to get
TX FIFO. There are two possible solutions to           information about the number of bytes in the
get the necessary status information:                  TX FIFO. Alternatively, the number of bytes in
                                                       the TX FIFO can be read from the chip status
a) Interrupt Driven Solution                           byte returned on the MISO line each time a
                                                       header byte, data byte, or command strobe is
The GDO pins can be used to give an interrupt          sent on the SPI bus.
when a sync word has been transmitted or
when a complete packet has been transmitted            It is recommended to employ an interrupt
by setting IOCFGx.GDOx_CFG=0x06. In                    driven solution due to a small, but finite,
addition, there are two configurations for the         probability that a single read from registers
IOCFGx.GDOx_CFG register that can be used              PKTSTATUS and TXBYTES is being corrupt.
as an interrupt source to provide information          The same is the case when reading the chip
on how many bytes that are in the TX FIFO              status byte (see Section 10.3 and the CC115L
(IOCFGx.GDOx_CFG=0x02 and                              Errata Notes [3]).

14 Modulation Formats                                  the   modulator                by  setting

CC115L supports amplitude, frequency, and              MDMCFG2.MANCHESTER_EN=1.
phase shift modulation formats. The desired
modulation format is set in the                              Note: Manchester encoding is not
MDMCFG2.MOD_FORMAT register. Optionally,                     supported at the same time as using 4-FSK
the data stream can be Manchester coded by                   modulation.

14.1 Frequency Shift Keying

CC115L supports 2-(G)FSK and 4-FSK                     The symbol encoding is shown in Table 19.
modulation. When selecting 4-FSK, the
preamble and sync word is sent using 2-FSK                   Format       Symbol     Coding
(see Figure 12).                                             2-FSK/GFSK   ,,0         Deviation
                                                                          ,,1        + Deviation
The frequency deviation is programmed with                   4-FSK        ,,01       Deviation
the DEVIATION_M and DEVIATION_E values                                    ,,00       1/3Deviation
in the DEVIATN register. The value has an                                 ,,10       +1/3Deviation
exponent/mantissa form, and the resultant                                 ,,11       + Deviation
deviation is given by:

f dev  f xosc  (8  DEVIATION _ M ) 2DEVIATION _ E      Table 19: Symbol Encoding for 2-FSK/GFSK
       217                                                            and 4-FSK Modulation

                   1/Baud Rate            1/Baud Rate        1/Baud Rate

                   +1                     11010011           00 01 01 11 10 00 11 01
                   +1/3
                   -1/3
                   -1

                             10101010

                                Preamble               Sync                  Data
                                  0xAA                 0xD3               0x17 0x8D

                   Figure 12: Data Sent Over the Air (MDMCFG2.MOD_FORMAT=100)

                                          SWRS105A                                        Page 26 of 54
14.2 Amplitude Modulation                                                         CC115L
The amplitude modulation supported by CC115L
is On-Off Keying (OOK). OOK modulation                       The DEVIATN register setting has no effect
simply turns the PA on or off to modulate ones               when using OOK.
and zeros respectively.

15 Radio Control

MANCAL   CAL_COMPLETE                                 SIDLE      SPWD                SLEEP
  3,4,5       SCAL                                                  CSn = 0              0
                                                      IDLE            SXOFF
                                                         1                           XOFF
                                                               CSn = 0                   2
                                                STX | SFSTXON
                                                               FS_AUTOCAL = 01
                                                FS_WAKEUP               &
                                                       6,7
                                                                STX | SFSTXON
                              FS_AUTOCAL = 00 | 10 | 11
                                             &                                 CALIBRATE
                                                                                      8
                                    STX | SFSTXON

                                                SETTLING       CAL_COMPLETE
                                                    9,10
                         SFSTXON
                                                        STX
         FSTXON
             18

                                    STX
         TXOFF_MODE = 01

TXOFF_MODE = 10                TX
                              19,20

            TXFIFO_UNDERFLOW                                     TXOFF_MODE = 00
                                                                           &
TX_UNDERFLOW
          22                                                   FS_AUTOCAL = 10 | 11

                                TXOFF_MODE = 00                                      CALIBRATE
                                          &                                                12

                              FS_AUTOCAL = 00 | 01

                                SFTX                                                            Page 27 of 54
                                                                                         IDLE
                                                                                           1

         Figure 13: Complete Radio Control State Diagram

                                     SWRS105A
CC115L has a built-in state machine that is used                             CC115L
to switch between different operational states
(modes). The change of state is done either by          shown in Figure 6 on page 17. The complete
using command strobes or by internal events             radio control state diagram is shown in
such as TX FIFO underflow.                              Figure 13. The numbers refer to the state
                                                        number readable in the MARCSTATE status
A simplified state diagram, together with               register. This register is primarily for test
typical usage and current consumption, is               purposes.

15.1 Power-On Start-Up Sequence                         15.1.2 Manual Reset

When the power supply is turned on, the                 The other global reset possibility on CC115L
system must be reset. This is achieved by one           uses the SRES command strobe. By issuing
of the two sequences described below, i.e.              this strobe, all internal registers and states are
automatic power-on reset (POR) or manual                set to the default, IDLE state. The manual
reset. After the automatic power-on reset or            power-up sequence is as follows (see Figure
manual reset, it is also recommended to                 15):
change the signal that is output on the GDO0
pin. The default setting is to output a clock                Set SCLK = 1 and SI = 0.
signal with a frequency of CLK_XOSC/192.
However, to optimize performance in TX, an                   Strobe CSn low / high.
alternative GDO setting from the settings
found in Table 27 on page 35 should be                       Hold CSn low and then high for at least
selected.                                                    40 s relative to pulling CSn low

15.1.1 Automatic POR                                         Pull CSn low and wait for SO to go low
                                                             (CHIP_RDYn).
A power-on reset circuit is included in the
CC115L. The minimum requirements stated in                   Issue the SRES strobe on the SI line.
Table 13 must be followed for the power-on
reset to function properly. The internal power-              When SO goes low again, reset is
up sequence is completed when CHIP_RDYn                      complete and the chip is in the IDLE state.
goes low. CHIP_RDYn is observed on the SO
pin after CSn is pulled low. See Section 10.1           XOSC and voltage regulator switched on
for more details on CHIP_RDYn.                                          40 us

When the CC115L reset is completed, the chip            CSn
will be in the IDLE state and the crystal
oscillator will be running. If the chip has had         SO
sufficient time for the crystal oscillator to
stabilize after the power-on-reset, the SO pin                    XOSC Stable
will go low immediately after taking CSn low. If
CSn is taken low before reset is completed,             SI  SRES
the SO pin will first go high, indicating that the
crystal oscillator is not stabilized, before going        Figure 15: Power-On Reset with SRES
low as shown in Figure 14.
                                                        Note that the above reset procedure is
        CSn                                             only required just after the power supply is
                                                        first turned on. If the user wants to reset
        SO                                              the CC115L after this, it is only necessary to
                                                        issue an SRES command strobe.
                                           XOSC Stable

            Figure 14: Power-On Reset

SWRS105A                                                                                        Page 28 of 54
15.2 Crystal Control                                                   CC115L

The crystal oscillator (XOSC) is either           state machine will then go to the IDLE state.
automatically controlled or always on, if         The SO pin on the SPI interface must be
MCSM0.XOSC_FORCE_ON is set.                       pulled low before the SPI interface is ready to
                                                  be used as described in Section 10.1 on
In the automatic mode, the XOSC will be           page 19.
turned off if the SXOFF or SPWD command           If the XOSC is forced on, the crystal will
strobes are issued; the state machine then        always stay on even in the SLEEP state.
goes to XOFF or SLEEP respectively. This          Crystal oscillator start-up time depends on
can only be done from the IDLE state. The         crystal ESR and load capacitances. The
XOSC will be turned off when CSn is released      electrical specification for the crystal oscillator
(goes high). The XOSC will be automatically       can be found in Section 4.3 on page 9.
turned on again when CSn goes low. The
                                                  strobe has been sent on the SPI interface. The
15.3 Voltage Regulator Control                    chip is then in the SLEEP state. Setting CSn
                                                  low again will turn on the regulator and crystal
The voltage regulator to the digital core is      oscillator and make the chip enter the IDLE
controlled by the radio controller. When the      state.
chip enters the SLEEP state which is the state
with the lowest current consumption, the          performed. The calibration takes a constant
voltage regulator is disabled. This occurs after  number of XOSC cycles; see Table 20 for
CSn is released when a SPWD command               timing details regarding calibration.
                                                  When TX is active the chip will remain in the
15.4 Transmit Mode (TX)                           TX state until the current packet has been
                                                  successfully transmitted. Then the state will
Transmit mode is activated directly by the        change as indicated by the
MCU by using the STX command strobe.              MCSM1.TXOFF_MODE setting. The possible
                                                  destinations are:
The frequency synthesizer must be calibrated
regularly. CC115L has one manual calibration           IDLE
option (using the SCAL strobe), and three
automatic calibration options that are                 FSTXON: Frequency synthesizer on and
controlled by the MCSM0.FS_AUTOCAL setting:            ready at the TX frequency. Activate TX
                                                       with STX
          Calibrate when going from IDLE to TX
          or FSTXON                                    TX: Start sending preamble
                                                  The SIDLE command strobe can always be
          Calibrate when going from TX to IDLE    used to force the radio controller to go to the
          automatically1                          IDLE state.

          Calibrate every fourth time when going
          from TX to IDLE automatically3

If the radio goes from TX to IDLE by issuing an
SIDLE strobe, calibration will not be

1 Not forced in IDLE by issuing an SIDLE
strobe

SWRS105A                                          Page 29 of 54
15.5 Timing                                                             CC115L

15.5.1 Overall State Transition Times                        The value of the TEST0, TEST1, and
                                                             FSCAL3 registers
The main radio controller needs to wait in         Table 20 shows timing in crystal clock cycles
certain states in order to make sure that the      for key state transitions.
internal analog/digital parts have settled down
and are ready to operate in the new states. A      Note that the TX to IDLE transition time is a
number of factors are important for the state      function of data rate (fbaudrate). When OOK is
transition times:                                  used (i.e. FREND0.PA_POWER=001b), TX to
                                                   IDLE will require 1/8fbaudrate longer times than
          The crystal oscillator frequency, fxosc  the time stated in Table 20.
          OOK used or not
          The data rate in cases where OOK is
          used

Description                          Transition Time (FREND0.PA_POWER=0)    Transition Time [s]
IDLE to TX/FSTXON, no calibration    1954/fxosc                             75.2
IDLE to TX/FSTXON, with calibration  1953/fxosc + FS calibration Time       799
TX to IDLE, no calibration           ~0.25/fbaudrate                        ~1
TX to IDLE, with calibration         ~0.25/fbaudrate + FS calibration Time  725
Manual calibration                   283/fxosc + FS calibration Time        735

Table 20: Overall State Transition Times (Example for 26 MHz crystal oscillator, 250 kBaud data
                             rate, and TEST0 = 0x0B (maximum calibration time)).

15.5.2 Frequency Synthesizer Calibration           Studio software [4]. The possible values for
          Time                                     TEST0 when operating with different frequency
                                                   bands are 0x09 and 0x0B. The SmartRF
Table 21 summarizes the frequency                  Studio software [4] always sets
                                                   FSCAL3.CHP_CURR_CAL_EN to 10b.
synthesizer (FS) calibration times for possible
                                                   The calibration time can be reduced from
settings  of  TEST0                  and           712/724 s to 145/157 s. See Section 23.2
                                                   on page 37 for more details.
FSCAL3.CHP_CURR_CAL_EN.              Setting

FSCAL3.CHP_CURR_CAL_EN to 00b disables

the charge pump calibration stage. TEST0 is

set to the values recommended by SmartRF

TEST0     FSCAL3.CHP_CURR_CAL_EN                   FS Calibration Time      FS Calibration Time
                                                   fxosc = 26 MHz           fxosc = 27 MHz
0x09      00b                                      3764/fxosc = 145 s      3764/fxosc = 139 s
0x09      10b                                      18506/fxosc = 712 s     18506/fxosc = 685 s
0x0B      00b                                      4073/fxosc = 157 s      4073/fxosc = 151 s
0x0B      10b                                      18815/fxosc = 724 s     18815/fxosc = 697 s

          Table 21. Frequency Synthesizer Calibration Times (26/27 MHz crystal)

                                     SWRS105A                                    Page 30 of 54
16 TX FIFO                                                            CC115L

The CC115L contains a 64-byte TX FIFO for        A signal will assert when the number of bytes
data to be transmitted and the SPI interface is  in the TX FIFO is equal to or higher than the
used to write to the TX FIFO (see Section 10.5   programmed threshold. This signal can be
for more details). The FIFO controller will      viewed on the GDO pins (see Table 27 on
detect underflow in the TX FIFO.                 page 35).

When writing to the TX FIFO it is the            Figure 16 shows the number of bytes in the
responsibility of the MCU to avoid TX FIFO       TX FIFO when the threshold signal toggles in
overflow. A TX FIFO overflow will result in an   the case of FIFO_THR=13. Figure 17 shows
error in the TX FIFO content.                    the signal on the GDO pin as the TX FIFO is
                                                 filled above the threshold, and then drained
The chip status byte that is available on the    below in the case of FIFO_THR=13.
SO pin while transferring the SPI header
contains the fill grade of the TX FIFO
(R/W = 0). Section 10.1 on page 19 contains
more details on this.

The number of bytes in the TX FIFO can also
be read from the status register
TXBYTES.NUM_TXBYTES.

The 4-bit FIFOTHR.FIFO_THR setting is used
to program threshold points in the TX FIFO.

Table 22 lists the 16 FIFO_THR settings and      FIFO_THR=13
the corresponding thresholds for the TX FIFO.

     FIFO_THR   Bytes in                         Underflow    8 bytes
                TX FIFO                          margin       TX FIFO
     0 (0000)   61
     1 (0001)   57                               Figure 16 Example of TX FIFO at Threshold
     2 (0010)   53
     3 (0011)   49                                       NUM_TXBYTES 6 7 8 9 10 9 8 7 6
     4 (0100)   45
     5 (0101)   41                                                      GDO
     6 (0110)   37
     7 (0111)   33                               Figure 17: Number of Bytes in TX FIFO vs.
     8 (1000)   29                                                 the GDO Signal
     9 (1001)   25
     10 (1010)  21                                  (GDOx_CFG=0x02 and FIFO_THR=13)
     11 (1011)  17
     12 (1100)  13
     13 (1101)  9
     14 (1110)  5
     15 (1111)  1

     Table 22: FIFO_THR Settings and the
     Corresponding TX FIFO Thresholds

17 Frequency Programming

The frequency programming in CC115L is           spacing registers are mantissa and exponent
designed to minimize the programming             respectively. The base or start frequency is set
needed when changing frequency.                  by the 24 bit frequency word located in the
                                                 FREQ2, FREQ1, and FREQ0 registers. This
To set up a system with channel numbers, the     word will typically be set to the centre of the
                                                 lowest channel frequency that is to be used.
desired channel spacing is programmed with
                                                 The desired channel number is programmed
the  MDMCFG0.CHANSPC_M                    and    with the 8-bit channel number register,

MDMCFG1.CHANSPC_E registers. The channel

                          SWRS105A                                     Page 31 of 54
                                                                                    CC115L

CHANNR.CHAN, which is multiplied by the              is given by:
                                                   CHANSPC _ M ) 2CHANSPC _ E 2 ))
channel offset. The resultant carrier frequency

f carrier  f XOSC  (FREQ  CHAN ((256
           216

With a 26 MHz crystal the maximum channel          f IF  f XOSC  FREQ _ IF
spacing is 405 kHz. To get e.g. 1 MHz channel            210
spacing, one solution is to use 333 kHz
channel spacing and select each third channel      If any frequency programming register is
in CHANNR.CHAN.                                    altered when the frequency synthesizer is
                                                   running, the synthesizer may give an
The preferred IF frequency is programmed           undesired response. Hence, the frequency
with the FSCTRL1.FREQ_IF register. The IF          should only be updated when the radio is in
frequency is given by:                             the IDLE state

18 VCO

The VCO is completely integrated on-chip.

18.1 VCO and PLL Self-Calibration                    Note: The calibration values are
                                                     maintained in SLEEP mode, so the
The VCO characteristics vary with temperature        calibration is still valid after waking up from
and supply voltage changes as well as with           SLEEP mode unless supply voltage or
the desired operating frequency. In order to         temperature has changed significantly.
ensure reliable operation, CC115L includes
frequency synthesizer self-calibration circuitry.  To check that the PLL is in lock, the user can
This calibration should be done regularly, and     program register IOCFGx.GDOx_CFG to
must be performed after turning on power and       0x0A, and use the lock detector output
before using a new frequency (or channel).         available on the GDOx pin as an interrupt for
The number of XOSC cycles for completing           the MCU (x = 0,1, or 2). A positive transition
the PLL calibration is given in Table 20 on        on the GDOx pin means that the PLL is in
page 30.                                           lock. As an alternative the user can read
                                                   register FSCAL1. The PLL is in lock if the
The calibration can be initiated automatically     register content is different from 0x3F. Refer
or manually. The synthesizer can be                also to the CC115L Errata Notes [3].
automatically calibrated each time the
synthesizer is turned on, or each time the         For more robust operation, the source code
synthesizer is turned off automatically. This is   could include a check so that the PLL is re-
configured with the MCSM0.FS_AUTOCAL               calibrated until PLL lock is achieved if the PLL
register setting. In manual mode, the              does not lock the first time.
calibration is initiated when the SCAL
command strobe is activated in the IDLE            edge of SCLK (setup time is given in
mode.                                              Table 16).

19 Voltage Regulators                              If the chip is programmed to enter power-down
                                                   mode (SPWD strobe issued), the power will be
CC115L contains several on-chip linear voltage     turned off after CSn goes high. The power and
regulators that generate the supply voltages       crystal oscillator will be turned on again when
needed by low-voltage modules. These               CSn goes low.
voltage regulators are invisible to the user, and
can be viewed as integral parts of the various     The voltage regulator for the digital core
modules. The user must however make sure           requires one external decoupling capacitor.
that the absolute maximum ratings and
required pin voltages in Table 1 and Table 14      The voltage regulator output should only be
are not exceeded.                                  used for driving the CC115L.

By setting the CSn pin low, the voltage
regulator to the digital core turns on and the
crystal oscillator starts. The SO pin on the SPI
interface must go low before the first positive

                          SWRS105A                                                  Page 32 of 54
20 Output Power Programming                                           CC115L

The RF output power level from the device has    Table 25 contains recommended PATABLE
two levels of programmability. The PATABLE       settings for various output levels and
register can hold two user selected output       frequency bands. DN013 [7] gives the
power settings and the FREND0.PA_POWER           complete tables for the different frequency
value selects the PATABLE entry to use (0 or     bands using multi-layer inductors. Using PA
1). PATABLE must be programmed in burst          settings from 0x61 to 0x6F is not allowed.
mode if writing to other entries than            Table 26 contains output power and current
PATABLE[0].See Section 10.6 on page 21           consumption for default PATABLE setting
for more programming details.                    (0xC6). The measurements are done on ([2]).

For OOK modulation, FREND0.PA_POWER                Note: All content of the PATABLE except
should be 1 and the logic 0 and logic 1 power      for the first byte (index 0) is lost when
levels shall be programmed to index 0 and 1        entering the SLEEP state.
respectively. For all other modulation formats,
the desired output power should be
programmed to index 0.

              868 MHz                                 915 MHz

Output Power [dBm] Setting Current Consumption, Setting Current Consumption,

                       Typ. [mA]                               Typ. [mA]

12/11         0xC0 34.2                               0xC0 33.4

10            0xC5 30.0                               0xC3 30.7

7             0xCD 25.8                               0xCC 25.7

5             0x86     19.9                           0x84 20.2

0             0x50     16.8                           0x8E 17.2

-6            0x37     16.4                           0x38 17.0

-10           0x26     14.5                           0x27 14.8

-15           0x1D 13.3                               0x1E 13.3

-20           0x17     12.6                           0x0E 12.5

-30           0x03     12.0                           0x03 11.9

Table 23: Optimum PATABLE Settings for Various Output Power Levels Using Wire-Wound
                                 Inductors in 868/915 MHz Frequency Bands

              868 MHz                            915 MHz

     Default Power Output Power Current          Output Power Current

     Setting  [dBm]          Consumption, [dBm]                Consumption,

                             Typ. [mA]                         Typ. [mA]

     0xC6     9.6            29.4                8.9           28.7

Table 24: Output Power and Current Consumption for Default PATABLE Setting Using Wire-
                            Wound Inductors in 868/915 MHz Frequency Bands

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                                                                             CC115L

                868 MHz                             915 MHz

Output Power [dBm] Setting Current                  Setting Current

                         Consumption,                        Consumption,

                         Typ. [mA]                           Typ. [mA]

10              0xC2 32.4                           0xC0 31.8

7               0xCB 26.8                           0xC7 26.9

5               0x81     21.0                       0xCD 24.3

0               0x50     16.9                       0x8E 16.7

-10             0x27     15.0                       0x27 14.9

-15             0x1E 13.4                           0x1E 13.4

-20             0x0F 12.7                           0x0E 12.6

-30             0x03     12.1                       0x03 12.0

Table 25: Optimum PATABLE Settings for Various Output Power Levels Using Multi-layer
                               Inductors in 868/915 MHz Frequency Bands

         868 MHz                                    915 MHz

Default Power Output Power Current                  Output Power Current

Setting  [dBm]           Consumption, [dBm]                    Consumption,

                         Typ. [mA]                             Typ. [mA]

0xC6     8.5             29.5                       7.2        27.4

Table 26: Output Power and Current Consumption for Default PATABLE Setting Using Multi-layer
                                     Inductors in 868/915 MHz Frequency Bands

21 General Purpose / Test Output Control Pins

The three digital output pins GDO0, GDO1, and       power-on-reset, this can be used to clock the
GDO2 are general control pins configured with       MCU in systems with only one crystal. When the
IOCFG0.GDO0_CFG, IOCFG1.GDO1_CFG, and               MCU is up and running, it can change the clock
IOCFG2.GDO2_CFG respectively. Table 27 shows        frequency by writing to IOCFG0.GDO0_CFG.
the different signals that can be monitored on the
GDO pins. These signals can be used as inputs to    If the IOCFGx.GDOx_CFG setting is less than
the MCU.                                            0x20 and IOCFGx_GDOx_INV is 0 (1), the
                                                    GDO0 and GDO2 pins will be hardwired to 0 (1),
GDO1 is the same pin as the SO pin on the SPI       and the GDO1 pin will be hardwired to 1 (0) in
interface, thus the output programmed on this pin   the SLEEP state. These signals will be
will only be valid when CSn is high. The default    hardwired until the CHIP_RDYn signal goes low.
value for GDO1 is 3-stated which is useful when
the SPI interface is shared with other devices.     If the IOCFGx.GDOx_CFG setting is 0x20 or
                                                    higher, the GDO pins will work as programmed
The default value for GDO0 is a                     also in SLEEP state. As an example, GDO1 is
135 - 141 kHz clock output (XOSC frequency          high impedance in all states if
divided by 192). Since the XOSC is turned on at     IOCFG1.GDO1_CFG=0x2E.

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GDOx_CFG[5:0]          Description
0 (0x00) - 1 (0x01)
2 (0x02)               Reserved - used for test.

3 (0x03)               Associated to the TX FIFO: Asserts when the TX FIFO is filled at or above the TX FIFO threshold.
                       De-asserts when the TX FIFO is below the same threshold.
4 (0x04)
5 (0x05)               Associated to the TX FIFO: Asserts when TX FIFO is full. De-asserts when the TX FIFO is drained
6 (0x06)               below the TX FIFO threshold.

7 (0x07) - 9 (0x09)    Reserved - used for test.
10 (0x0A)
                       Asserts when the TX FIFO has underflowed. De-asserts when the FIFO is flushed.
11 (0x0B)
                       Asserts when sync word has been sent, and de-asserts at the end of the packet. The pin will de-
12 (0x0C)              assert if the TX FIFO underflows.
13 (0x0D)
14 (0x0E) - 26 (0x1A)  Reserved - used for test.
27 (0x1B)
                       Lock detector output. The PLL is in lock if the lock detector output has a positive transition or is
28 (0x1C) - 40 (0x28)  constantly logic high. To check for PLL lock the lock detector output should be used as an interrupt for
41 (0x29)              the MCU.
42 (0x2A)
43 (0x2B)              Serial Clock. Synchronous to the data in synchronous serial mode.
44 (0x2C) - 45 (0x2D)  Data is sampled by CC115L on the rising edge of the serial clock when GDOx_INV=0.
46 (0x2E)
47 (0x2F)              Serial Synchronous Data Output. Used for synchronous serial mode.
48 (0x30)
49 (0x31)              Serial Data Output. Used for asynchronous serial mode.
50 (0x32)
51 (0x33)              Reserved - used for test.
52 (0x34)
53 (0x35)              PA_PD. Note: PA_PD will have the same signal level in SLEEP and TX states. To control an external
54 (0x36)              PA in applications where the SLEEP state is used it is recommended to use GDOx_CFGx=0x2F
55 (0x37)              instead.
56 (0x38)
57 (0x39)              Reserved - used for test.
58 (0x3A)
59 (0x3B)              CHIP_RDYn.
60 (0x3C)
61 (0x3D)              Reserved - used for test.
62 (0x3E)
63 (0x3F)              XOSC_STABLE.

                       Reserved - used for test.

                       High impedance (3-state).

                       HW to 0 (HW1 achieved by setting GDOx_INV=1). Can be used to control an external PA

                       CLK_XOSC/1    Note: There are 3 GDO pins, but only one CLK_XOSC/n can be selected as an
                       CLK_XOSC/1.5  output at any time. If CLK_XOSC/n is to be monitored on one of the GDO pins,
                       CLK_XOSC/2    the other two GDO pins must be configured to values less than 0x30. The GDO0
                                     default value is CLK_XOSC/192.

                       CLK_XOSC/3    To optimize RF performance, these signals should not be used while the radio is
                       CLK_XOSC/4    in TX mode.

                       CLK_XOSC/6

                       CLK_XOSC/8

                       CLK_XOSC/12

                       CLK_XOSC/16

                       CLK_XOSC/24

                       CLK_XOSC/32

                       CLK_XOSC/48

                       CLK_XOSC/64

                       CLK_XOSC/96

                       CLK_XOSC/128

                       CLK_XOSC/192

                       Table 27: GDOx Signal Selection (x = 0, 1, or 2)

                                                  SWRS105A                                                Page 35 of 54
                                                  CC115L

22 Asynchronous and Synchronous Serial Operation

Several features and modes of operation have    to use the built-in packet handling features, as
been included in the CC115L to provide          they can give more robust communication,
backward compatibility with previous Chipcon    significantly offload the microcontroller, and
products and other existing RF communication    simplify software development.
systems. For new systems, it is recommended

22.1 Asynchronous Serial Operation              Strobing STX will configure the GDO0 pin as
                                                data input (TX data) regardless of the content
Asynchronous transfer is included in the        of the IOCFG0 register.
CC115L for backward compatibility with systems
that are already using the asynchronous data    The CC115L modulator samples the level of the
transfer.                                       asynchronous input 8 times faster than the
                                                programmed data rate. The timing requirement
When asynchronous transfer is enabled, all      for the asynchronous stream is that the error in
packet handling support is disabled and it is   the bit period must be less than one eighth of
not possible to use Manchester encoding.        the programmed data rate.

Asynchronous serial mode is enabled by
setting PKTCTRL0.PKT_FORMAT to 3.

22.2 Synchronous Serial Operation

Setting PKTCTRL0.PKT_FORMAT to 1                In synchronous serial mode, data is
                                                transferred on a two-wire serial interface. The
enables synchronous serial mode. When using     CC115L provides a clock that is used to set up
                                                new data on the data input line. Data input (TX
this mode, sync detection should be disabled    data) is on the GDO0 pin. This pin will
                                                automatically be configured as an input when
together  with        CRC  calculation          TX is active. The TX latency is 8 bits.

(MDMCFG2.SYNC_MODE=000             and          The MCU must handle preamble and sync
                                                word insertion in software, together with CRC
PKTCTRL0.CRC_EN=0). Infinite packet             calculation and insertion.

length mode should be used

(PKTCTRL0.LENGTH_CONFIG=10b).

23 System Considerations and Guidelines

23.1 SRD Regulations

International regulations and national laws     For compliance with modulation bandwidth
regulate the use of radio receivers and         requirements under EN 300 220 V2.3.1 in the
transmitters. Short Range Devices (SRDs) for    863 to 870 MHz frequency range it is
license free operation below 1 GHz are usually  recommended to use a 26 MHz crystal for
operated in the 315 MHz, 433 MHz, 868 MHz,      frequencies below 869 MHz and a 27 MHz
or 915 MHz frequency bands. The CC115L is       crystal for frequencies above 869 MHz.
specifically designed for such use with its
300 - 348 MHz, 387 - 464 MHz, and               Please note that compliance with regulations
779 - 928 MHz operating ranges. The most        is dependent on the complete system
important regulations when using the CC115L in  performance. It is the customers responsibility
the 315 MHz, 433 MHz, 868 MHz, or 915 MHz       to ensure that the system complies with
frequency bands are EN 300 220 V2.3.1           regulations.
(Europe) and FCC CFR47 part 15 (USA).

                                   SWRS105A       Page 36 of 54
                                                                         CC115L

23.2 Calibration in Multi-Channel Systems         3) Run calibration on a single frequency at
                                                  startup. Next write 0 to FSCAL3[5:4] to
CC115L is highly suited for multi-channel         disable the charge pump calibration. After
systems due to its agile frequency synthesizer    writing to FSCAL3[5:4], strobe STX with
and effective communication interface.            MCSM0.FS_AUTOCAL=1 for each new
                                                  frequency. That is, VCO current and VCO
Charge pump current, VCO current, and VCO         capacitance calibration is done, but not charge
capacitance array calibration data is required    pump current calibration. When charge pump
for each frequency when implementing a multi-     current calibration is disabled the calibration
channel system. There are 3 ways of obtaining     time is reduced from 712/724 s to 145/157 s
the calibration data from the chip:               (26 MHz crystal and TEST0 = 0x09/0B, see
                                                  Table 21). The blanking interval between each
1) Calibration for every frequency change. The    frequency hop is then 220/232 s.
PLL calibration time is 712/724 s (26 MHz
crystal and TEST0 = 0x09/0B, see Table 21).       There is a trade-off between blanking time and
The blanking interval between each frequency      memory space needed for storing calibration
is then 787/799 s.                               data in non-volatile memory. Solution 2) above
                                                  gives the shortest blanking interval, but
2) Perform all necessary calibration at startup   requires more memory space to store
and store the resulting FSCAL3, FSCAL2, and       calibration values. This solution also requires
FSCAL1 register values in MCU memory. The         that the supply voltage and temperature do not
VCO capacitance calibration FSCAL1 register       vary much in order to have a robust solution.
value must be found for each RF frequency to      Solution 3) gives 567 s smaller blanking
be used. The VCO current calibration value        interval than solution 1).
and the charge pump current calibration value
available in FSCAL2 and FSCAL3 respectively       The  recommended       settings  for
are not dependent on the RF frequency, so the
same value can therefore be used for all RF       TEST0.VCO_SEL_CAL_EN change with
frequencies for these two registers. Between
each frequency change, the calibration            frequency. This means that one should always
process can then be replaced by writing the
FSCAL3, FSCAL2 and FSCAL1 register values         use SmartRF Studio [4] to get the correct
that corresponds to the next RF frequency.
The PLL turn on time is approximately 75 s       settings for a specific frequency before doing a
(Table 20). The blanking interval between
each frequency hop is then approximately          calibration, regardless of which calibration
75 s.
                                                  method is being used.

                                                  Note: The content in the TEST0 register is
                                                  not retained in SLEEP state, thus it is
                                                  necessary to re-write this register when
                                                  returning from the SLEEP state.

23.3 Wideband Modulation when not Using Spread Spectrum

Digital modulation systems under FCC part         Operating at high data rates and frequency
15.247 include 2-FSK, GFSK, and 4-FSK             separation, the CC115L is suited for systems
modulation. A maximum peak output power of        targeting compliance with digital modulation
1 W (+30 dBm) is allowed if the 6 dB              system as defined by FCC part 15.247. An
bandwidth of the modulated signal exceeds         external power amplifier such as CC1190 [8] is
500 kHz. In addition, the peak power spectral     needed to increase the output above +11
density conducted to the antenna shall not be     dBm. Please refer to DN006 [6] for further
greater than +8 dBm in any 3 kHz band.            details concerning wideband modulation and
                                                  CC115L.

23.4 Data Burst Transmissions                     TX mode, and hence also reduce the average
                                                  current consumption significantly. Reducing
The high maximum data rate of CC115L opens        the time in TX mode will reduce the likelihood
up for burst transmissions. A low average data    of collisions with other systems in the same
rate link (e.g. 10 kBaud) can be realized by      frequency range.
using a higher over-the-air data rate. Buffering
the data and transmitting in bursts at high data
rate (e.g. 500 kBaud) will reduce the time in

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23.5 Continuous Transmissions                                            CC115L
In data streaming applications, the CC115L
opens up for continuous transmissions at            transmission (open loop modulation used in
500 kBaud effective data rate. As the               some radios often prevents this kind of
modulation is done with a closed loop PLL,          continuous data streaming and reduces the
there is no limitation in the length of a           effective data rate).

23.6 Increasing Output Power                        where increased output power is needed.
The PA portion of the CC1190 [8] can be used
together with CC115L in applications

24 Configuration Registers                          There are also 5 status registers that are listed
                                                    in Table 30. These registers, which are read-
The configuration of CC115L is done by              only, contain information about the status of
programming 8-bit registers. The optimum            CC115L.
configuration data based on selected system
parameters are most easily found by using the       The TX FIFO is accessed through one 8-bit
SmartRF Studio software [4]. Complete               register. During the header byte transfer and
descriptions of the registers are given in the      while writing data to a register or the TX FIFO,
following tables. After chip reset, all the         a status byte is returned on the SO line. This
registers have default values as shown in the       status byte is described in Table 17 on page
tables. The optimum register setting might          20.
differ from the default value. After a reset, all
registers that shall be different from the default  Table 31 summarizes the SPI address space.
value therefore needs to be programmed              The address to use is given by adding the
through the SPI interface.                          base address to the left and the burst and
                                                    read/write bits on the top. Note that the burst
There are 9 command strobe registers listed in      bit has different meaning for base addresses
Table 28. Accessing these registers will initiate   above and below 0x2F.
the change of an internal state or mode. There
are 34 normal 8-bit configuration registers         value to them. Addresses marked as
listed in Table 29, and SmartRF Studio [4] will     "Reserved" must be configured according to
provide recommended settings for these              SmartRF Studio[4].
registers2.

2Addresses marked as "Not Used" can be part
of a burst access and one can write a dummy

SWRS105A                                            Page 38 of 54
                                                                              CC115L

Address      Strobe Name  Description
0x30         SRES         Reset chip.
0x31         SFSTXON      Enable and calibrate frequency synthesizer (if MCSM0.FS_AUTOCAL=1).
0x32         SXOFF        Turn off crystal oscillator.
0x33         SCAL         Calibrate frequency synthesizer and turn it off. SCAL can be strobed from IDLE mode
                          without setting manual calibration mode (MCSM0.FS_AUTOCAL=0)
0x34         Reserved
0x35         STX          In IDLE state: Enable TX. Perform calibration first if MCSM0.FS_AUTOCAL=1.
0x36         SIDLE        Enter IDLE state
0x37 - 0x38  Reserved
0x39         SPWD         Enter power down mode when CSn goes high.
0x3A         Reserved
0x3B         SFTX         Flush the TX FIFO buffer. Only issue SFTX in IDLE or TXFIFO_UNDERFLOW states.
0x3C         Reserved
0x3D         SNOP         No operation. May be used to get access to the chip status byte.

Address                   Table 28: Command Strobes

0x00         Register     Description                          Preserved in   Details on
0x01                                                           SLEEP State    Page Number
0x02         IOCFG2       GDO2 output pin configuration        Yes            42
0x03                      GDO1 output pin configuration                       42
0x04         IOCFG1       GDO0 output pin configuration        Yes            42
0x05                                                                          43
0x06         IOCFG0       TX FIFO threshold                    Yes            43
0x07                      Sync word, high byte                                43
0x08         FIFOTHR      Sync word, low byte                  Yes            43
0x09         SYNC1        Packet length                        Yes
0x0A         SYNC0                                             Yes            44
0x0B         PKTLEN                                            Yes
0x0C         Not Used                                                         44
0x0D         PKTCTRL0     Packet automation control            Yes
0x0E         Not Used                                                         44
0x0F         CHANNR       Channel number                       Yes            44
0x10         Not Used                                                         45
0x11         FSCTRL0      Frequency synthesizer control        Yes            45
0x12         FREQ2                                                            45
0x13         FREQ1        Frequency control word, high byte    Yes            45
0x14         FREQ0                                                            46
0x15         MDMCFG4      Frequency control word, middle byte  Yes            46
0x16         MDMCFG3                                                          47
0x17         MDMCFG2      Frequency control word, low byte     Yes            47
0x18         MDMCFG1
0x19 - 0x1F  MDMCFG0      Modem configuration                  Yes            47
0x20         DEVIATN                                                          48
0x21         Not Used     Modem configuration                  Yes
0x22         MCSM1                                                            48
0x23         MCSM0        Modem configuration                  Yes
0x24         Not Used                                                         49
             Reserved     Modem configuration                  Yes            49
             Not Used                                                         49
             FREND0       Modem configuration                  Yes
             FSCAL3
             FSCAL2       Modem deviation setting              Yes

                          Main Radio Control State Machine Configuration Yes
                          Main Radio Control State Machine configuration Yes

                          Front end TX configuration           Yes

                          Frequency synthesizer calibration    Yes

                          Frequency synthesizer calibration    Yes

                          SWRS105A                                            Page 39 of 54
                                                                                    CC115L

Address      Register      Description                          Preserved in        Details on
                           Frequency synthesizer calibration    SLEEP State         Page Number
0x25         FSCAL1        Frequency synthesizer calibration    Yes                 49
0x26         FSCAL0                                             Yes                 49
0x27 - 0x28  Not Used      Various test settings
0x29 - 0x2B  RESERVED      Various test settings                No                  50
0x2C         TEST2         Various test settings                No                  50
0x2D         TEST1                                              No                  50
0x2E         TEST0                                              No                  50

                           Table 29: Configuration Registers Overview               Details on Page
                                                                                    Number
Address                    Register   Description                                   50
                                                                                    50
0x30 (0xF0)                PARTNUM    Part number for CC115L
0x31 (0xF1)                VERSION    Current version number                        51
0x32 - 0x34 (0xF2 - 0xF4)  Reserved   Control state machine state
0x35 (0xF5)                MARCSTATE  Current GDOx status and packet status         52
0x36 - 0x37 (0xF6 - 0xF7)  Reserved   Underflow and number of bytes in the TX FIFO
0x38 (0xF8)                PKTSTATUS                                                52
0x39 (0xF9)                Reserved
0x3A (0xFA)                TXBYTES
0x3B - 0x3D (0xFB - 0xFD)  Reserved

                           Table 30: Status Registers Overview

                                      SWRS105A                                      Page 40 of 54
      Write    Read                                                                            CC115L

      Single Byte Burst Single Byte Burst                                                      Page 41 of 54

      +0x00    +0x40 +0x80 +0xC0

0x00           IOCFG2

0x01           IOCFG1

0x02           IOCFG0

0x03           FIFOTHR

0x04           SYNC1

0x05           SYNC0

0x06           PKTLEN

0x07           Not Used

0x08           PKTCTRL0

0x09           Not Used

0x0A           CHANNR

0x0B           Not Used

0x0C           FSCTRL0

0x0D           FREQ2

0x0E           FREQ1                       R/W configuration registers, burst access possible

0x0F           FREQ0

0x10           MDMCFG4

0x11           MDMCFG3

0x12           MDMCFG2

0x13           MDMCFG1

0x14           MDMCFG0

0x15           DEVIATN

0x16           Not Used

0x17           MCSM1

0x18           MCSM0

0x19           Not Used

0x1A           Not Used

0x1B           Not Used

0x1C           Not Used

0x1D           Not Used

0x1E           Not Used

0x1F           Not Used

0x20           Not Used

0x21           Not Used

0x22           FREND0

0x23           FSCAL3

0x24           FSCAL2

0x25           FSCAL1

0x26           FSCAL0

0x27           Not Used

0x28           Not Used

0x29           RESERVED

0x2A           RESERVED

0x2B           RESERVED

0x2C           TEST2

0x2D           TEST1

0x2E           TEST0

0x2F           Not Used

0x30 SRES      SRES PARTNUM

0x31 SFSTXON   SFSTXON VERSION

0x32 SXOFF     SXOFF Reserved              Command Strobes, Status registers
                                             (read only) and multi byte registers
0x33 SCAL      SCAL      Reserved

0x34 Reserved  Reserved Reserved

0x35 STX       STX       MARCSTATE

0x36 SIDLE     SIDLE Reserved

0x37 Reserved  Reserved Reserved

0x38 Reserved  Reserved PKTSTATUS

0x39 SPWD      SPWD Reserved

0x3A Reserved  Reserved TXBYTES

0x3B SFTX      SFTX      Reserved

0x3C Reserved  Reserved Reserved

0x3D SNOP      SNOP Reserved

0x3E PATABLE PATABLE PATABLE PATABLE

0x3F TX FIFO TX FIFO Reserved Reserved

             Table 31: SPI Address Space

               SWRS105A
                                                                                          CC115L

24.1 Configuration Register Details - Registers with preserved values in SLEEP state

                   0x00: IOCFG2 - GDO2 Output Pin Configuration

Bit Field Name     Reset        R/W Description

7                               R0  Not used

6  GDO2_INV        0            R/W Invert output, i.e. select active low (1) / high (0)

5:0 GDO2_CFG[5:0]  41 (101001)  R/W Default is CHP_RDYn (See Table 27 on page 35).

                   0x01: IOCFG1 - GDO1 Output Pin Configuration

Bit Field Name     Reset        R/W Description

7  GDO_DS          0            R/W Set high (1) or low (0) output drive strength on the GDO pins.
                   0            R/W Invert output, i.e. select active low (1) / high (0)
6  GDO1_INV        46 (101110)  R/W Default is 3-state (See Table 27 on page 35).

5:0 GDO1_CFG[5:0]

                   0x02: IOCFG0 - GDO0 Output Pin Configuration

Bit Field Name     Reset        R/W Description

7                  0            R/W Use setting from SmartRF Studio [4]
                   0
6  GDO0_INV        63 (111111)  R/W Invert output, i.e. select active low (1) / high (0)

5:0 GDO0_CFG[5:0]               R/W Default is CLK_XOSC/192 (See Table 27 on page 35).
                                            It is recommended to disable the clock output in initialization,
                                            in order to optimize RF performance.

                                SWRS105A                                                  Page 42 of 54
                                                                            CC115L

                           0x03: FIFOTHR - TX FIFO Thresholds

Bit Field Name     Reset   R/W  Description
7:4                        R/W
3:0 FIFO_THR[3:0]  0 (00)  R/W  Use setting from SmartRF Studio [4]

                   7            Set the threshold for the TX FIFO. The threshold is exceeded when the
                   (0111)       number of bytes in the TX FIFO is equal to or higher than the threshold value.

                                Setting                   Bytes in TX FIFO

                                0 (0000)                  61

                                1 (0001)                  57

                                2 (0010)                  53

                                3 (0011)                  49

                                4 (0100)                  45

                                5 (0101)                  41

                                6 (0110)                  37

                                7 (0111)                  33

                                8 (1000)                  29

                                9 (1001)                  25

                                10 (1010)                 21

                                11 (1011)                 17

                                12 (1100)                 13

                                13 (1101)                 9

                                14 (1110)                 5

                                15 (1111)                 1

                           0x04: SYNC1 - Sync Word, High Byte

Bit Field Name     Reset   R/W Description
7:0 SYNC[15:8]             R/W 8 MSB of 16-bit sync word
                   211
                   (0xD3)

                           0x05: SYNC0 - Sync Word, Low Byte

Bit Field Name     Reset   R/W Description
7:0 SYNC[7:0]              R/W 8 LSB of 16-bit sync word
                   145
                   (0x91)

Bit Field Name     Reset     0x06: PKTLEN - Packet Length
7:0 PACKET_LENGTH
                   255     R/W Description
                   (0xFF)  R/W Indicates the packet length when fixed packet length mode is enabled. This

                                     value must be different from 0

                                SWRS105A                                    Page 43 of 54
                                                                            CC115L

                     0x08: PKTCTRL0 - Packet Automation Control

Bit Field Name       Reset        R/W Description
7
6                    1            R0 Not used
5:4 PKT_FORMAT[1:0]  0 (00)
                                  R/W Use setting from SmartRF Studio [4]

                                  R/W Format of TX data

                                     Setting Packet format

                                     0 (00)    Normal mode, use TX FIFO

                                     1 (01)    Synchronous serial mode, Data in on GDO0

                                     2 (10)    Random TX mode; sends random data using PN9
                                               generator. Used for test.

                                     3 (11)    Asynchronous serial mode, Data in on GDO0

3                    0            R0 Not used

2 CRC_EN             1            R/W 1: CRC calculation enabled

                                     0: CRC calculation disabled

1:0 LENGTH_CONFIG[1:0] 1 (01)     R/W Configure the packet length

                                     Setting Packet length configuration

                                     0 (00)    Fixed packet length mode. Length configured in
                                               PKTLEN register

                                     1 (01)    Variable packet length mode. Packet length configured
                                               by the first byte written to the TX FIFO

                                     2 (10)    Infinite packet length mode

                                     3 (11)    Reserved

                               0x0A: CHANNR - Channel Number

Bit Field Name       Reset        R/W Description
7:0 CHAN[7:0]        0 (0x00)
                                  R/W The 8-bit unsigned channel number, which is multiplied by the
                                            channel spacing setting and added to the base frequency.

                     0x0C: FSCTRL0 - Frequency Synthesizer Control

Bit Field Name       Reset        R/W Description
7:0 FREQOFF[7:0]     0 (0x00)
                                  R/W Frequency offset added to the base frequency before being used by
                                            the frequency synthesizer. (2s-complement).

                                            Resolution is FXTAL/214 (1.59kHz-1.65kHz); range is 202 kHz to
                                            210 kHz, dependent of XTAL frequency.

                     0x0D: FREQ2 - Frequency Control Word, High Byte

Bit Field Name       Reset        R/W Description
7:6 FREQ[23:22]      0 (00)
                                  R  FREQ[23:22] is always 0 (the FREQ2 register is less than 36 with
5:0 FREQ[21:16]      30 (011110)
                                     26 - 27 MHz crystal)

                                  R/W FREQ[23:0] is the base frequency for the frequency synthesiser in
                                            increments of fXOSC/216.

                                     fcarrier      f XOSC  FREQ[23: 0]
                                                   216

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                0x0E: FREQ1 - Frequency Control Word, Middle Byte

Bit Field Name  Reset       R/W Description
7:0 FREQ[15:8]
                196 (0xC4)  R/W Ref. FREQ2 register

                0x0F: FREQ0 - Frequency Control Word, Low Byte

Bit Field Name  Reset       R/W Description
7:0 FREQ[7:0]
                236 (0xEC)  R/W Ref. FREQ2 register

                            0x10: MDMCFG4 - Modem Configuration

Bit Field Name  Reset       R/W Description

7:4             8 (1000)    R/W Use setting from SmartRF Studio [4]
                            R/W The exponent of the user specified symbol rate
3:0 DRATE_E[3:0] 12 (1100)

                            0x11: MDMCFG3 - Modem Configuration

Bit Field Name  Reset       R/W Description

7:0 DRATE_M[7:0] 34 (0x22)  R/W The mantissa of the user specified symbol rate. The symbol rate is
                                         configured using an unsigned, floating-point number with 9-bit mantissa
                                         and 4-bit exponent. The 9th bit is a hidden ,,1. The resulting data rate is:

                            RDATA  ( 256     DRATE _ M ) 2DRATE _ E  f XOSC
                                                     228

                            The default values give a data rate of 115.051 kBaud (closest setting to
                            115.2 kBaud), assuming a 26.0 MHz crystal.

                            SWRS105A                                            Page 45 of 54
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                        0x12: MDMCFG2 - Modem Configuration

Bit Field Name       Reset   R/W   Description
7
6:4 MOD_FORMAT[2:0]  0       R/W   Use setting from SmartRF Studio [4]

                     0 (000) R/W   The modulation format of the radio signal

                                   Setting                Modulation format

                                   0 (000)                2-FSK

                                   1 (001)                GFSK

                                   2 (010)                Reserved

                                   3 (011)                OOK

                                   4 (100)                4-FSK

                                   5 (101)                Reserved

                                   6 (110)                Reserved

                                   7 (111)                Reserved

                                   4-FSK modulation cannot be used together with Manchester
                                   encoding.

3  MANCHESTER_EN     0       R/W   Enables Manchester encoding.

                                   0 = Disable

                                   1 = Enable

                                   Manchester encoding cannot be used when using asynchronous
                                   serial mode or 4-FSK modulation

2:0 SYNC_MODE[2:0]   2 (010) R/W   Number of sync bits transmitted

                                   Setting                Sync-word qualifier mode

                                   0 (000)                No preamble/sync

                                   1 (001)                16 bits sync word

                                   2 (010)                Reserved

                                   3 (011)                32 bits sync word

                                   4 (100) - 7 (111)      Reserved

                        0x13: MDMCFG1 - Modem Configuration

Bit Field Name       Reset   R/W   Description

7                    0       R/W   Use setting from SmartRF Studio [4]

6:4 NUM_PREAMBLE[2:0] 2 (010) R/W  Sets the minimum number of preamble bytes to be transmitted

                                   Setting            Number of preamble bytes

                                   0 (000)            2

                                   1 (001)            3

                                   2 (010)            4

                                   3 (011)            6

                                   4 (100)            8

                                   5 (101)            12

                                   6 (110)            16

                                   7 (111)            24

3:2                          R0    Not used
1:0 CHANSPC_E[1:0]
                     2 (10)  R/W   2 bit exponent of channel spacing

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                      0x14: MDMCFG0 - Modem Configuration

Bit Field Name        Reset       R/W Description
7:0 CHANSPC_M[7:0]    248 (0xF8)
                                  R/W 8-bit mantissa of channel spacing. The channel spacing is multiplied by
                                            the channel number CHAN and added to the base frequency. It is
                                            unsigned and has the format:

                                  f CHANNEL        f XOSC  (256    CHANSPC _ M ) 2CHANSPC _ E
                                                   218

                                  The default values give 199.951 kHz channel spacing (the closest
                                  setting to 200 kHz), assuming 26.0 MHz crystal frequency.

                      0x15: DEVIATN - Modem Deviation Setting

Bit Field Name        Reset       R/W Description
7
6:4 DEVIATION_E[2:0]              R0 Not used.
3
2:0 DEVIATION_M[2:0]  4 (100)     R/W Deviation exponent.
                      7 (111)
                                  R0 Not used.

                                  R/W 2-FSK/       Specifies the nominal frequency deviation from the carrier
                                            GFSK/  for
                                            4-FSK  a ,,0 (-DEVIATN) and ,,1 (+DEVIATN) in a mantissa-
                                                   exponent format, interpreted as a 4-bit value with MSB
                                                   implicit 1. The resulting frequency deviation is given by:

                                                   f dev   f xosc  (8  DEVIATION _ M ) 2DEVIATION _ E
                                                           217

                                                   The default values give 47.607 kHz deviation assuming
                                                   26.0 MHz crystal frequency.

                                  OOK              This setting has no effect

                0x17: MCSM1 - Main Radio Control State Machine Configuration

Bit Field Name        Reset       R/W Description

7:6                               R0 Not used
5:2
1:0 TXOFF_MODE[1:0]   3 (1100)    R/W Use setting from SmartRF Studio [4]
                      0 (00)
                                  R/W Select what should happen when a packet has been sent

                                  Setting          Next state after finishing packet transmission

                                  0 (00)           IDLE

                                  1 (01)           FSTXON

                                  2 (10)           Stay in TX (start sending preamble)

                                  3 (11)           Reserved

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                0x18: MCSM0 - Main Radio Control State Machine Configuration

Bit Field Name       Reset       R/W Description
7:6                  0 (00)
5:4 FS_AUTOCAL[1:0]  1 (01)      R0 Not used

3:2 PO_TIMEOUT       0           R/W Automatically calibrate when going to to/from TX mode
                     0
1                                      Setting When to perform automatic calibration
0 XOSC_FORCE_ON
                                       0 (00)  Never (manually calibrate using SCAL strobe)

                                       1 (01)  When going from IDLE to TX or FSTXON

                                       2 (10)  When going from TX back to IDLE
                                       3 (11)  automatically

                                               Every 4th time when going from TX to IDLE
                                               automatically

                                 R/W Programs the number of times the six-bit ripple counter

                                           must expire after the XOSC has settled before CHP_RDYn
                                           goes low. 3

                                       If XOSC is on (stable) during power-down, PO_TIMEOUT
                                       shall be set so that the regulated digital supply voltage has
                                       time to stabilize before CHP_RDYn goes low
                                       (PO_TIMEOUT=2 recommended). Typical start-up time for
                                       the voltage regulator is 50 s.

                                       For robust operation it is recommended to use
                                       PO_TIMEOUT = 2 or 3 when XOSC is off during power-
                                       down.

                                       Setting Expire count  Timeout after XOSC start

                                       0 (00)  1             Approx. 2.3 - 2.4 s

                                       1 (01)  16            Approx. 37 - 39 s

                                       2 (10)  64            Approx. 149 - 155 s

                                       3 (11)  256           Approx. 597 - 620 s

                                       Exact timeout depends on crystal frequency.

                                 R/W

                                 R/W Force the XOSC to stay on in the SLEEP state.

                             0x20: RESERVED

Bit Field Name       Reset       R/W Description
7:3
2                    31 (11111)  R/W Use setting from SmartRF Studio [4]
1:0                  0 (00)      R0 Not used
                                 R/W See SmartRF Studio [4] for setting

3 Note that the XOSC_STABLE signal will be asserted at the same time as the CHIP_RDYn signal;
i.e. the PO_TIMEOUT delays both signals and does not insert a delay between the signals.

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                          0x22: FREND0 - Front End TX Configuration

Bit Field Name            Reset       R/W Description

7:6                                   R0 Not used

5:4 LODIV_BUF_CURRENT_TX[1:0] 1 (01)  R/W Adjusts current TX LO buffer (input to PA). The value to use
                                                in this field is given by the SmartRF Studio software [4].

3                                     R0 Not used

2:0 PA_POWER[2:0]         0 (000)     R/W Selects PA power setting. This value is an index to the
                                                PATABLE, which can be programmed with up to 2 different
                                                PA settings. When using OOK, PA_POWER should be 001,
                                                and for all other modulation formats it should be 000. Please
                                                see Sections 10.6 and Section 20 for more details.

                   0x23: FSCAL3 - Frequency Synthesizer Calibration

Bit Field Name            Reset       R/W Description

7:6 FSCAL3[7:6]           2 (10)      R/W Frequency synthesizer calibration configuration. The value to
                                                write in this field before calibration is given by the
5:4 CHP_CURR_CAL_EN[1:0]  2 (10)                SmartRF Studio software [4].
3:0 FSCAL3[3:0]           9 (1001)
                                      R/W Disable charge pump calibration stage when 0.

                                      R/W       Frequency synthesizer calibration result register. Digital bit
                                                vector defining the charge pump output current, on an
                                                exponential scale: I_OUT = I02FSCAL3[3:0]/4
                                                Please see Section 23.2 for more details.

                   0x24: FSCAL2 - Frequency Synthesizer Calibration

Bit Field Name            Reset       R/W Description
7:6
5 VCO_CORE_H_EN                       R0        Not used
4:0 FSCAL2[4:0]
                          0           R/W       Choose high (1) / low (0) VCO

                          10 (01010) R/W        Frequency synthesizer calibration result register. VCO current
                                                calibration result and override value.
                                                Please see Section 23.2 for more details.

                   0x25: FSCAL1 - Frequency Synthesizer Calibration

Bit Field Name            Reset       R/W Description
7:6
5:0 FSCAL1[5:0]           32 (0x20)   R0 Not used

                                      R/W Frequency synthesizer calibration result register. Capacitor
                                                array setting for VCO coarse tuning.
                                                Please see Section 23.2 for more details.

                   0x26: FSCAL0 - Frequency Synthesizer Calibration

Bit Field Name            Reset       R/W Description
7
6:0 FSCAL0[6:0]           13 (0x0D)   R0 Not used

                                      R/W Frequency synthesizer calibration control. The value to use in
                                                this register is given by the SmartRF Studio software [4].

                                      SWRS105A                       Page 49 of 54
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24.2 Configuration Register Details - Registers that Loose Programming in SLEEP State
                                                        0x29: RESERVED

Bit Field Name       Reset       R/W Description

7:0                  89 (0x59)   R/W Use setting from SmartRF Studio [4]

Bit Field Name       Reset       0x2A: RESERVED
7:0                  127 (0x7F)
                                   R/W Description
                                   R/W Use setting from SmartRF Studio [4]

Bit Field Name       Reset       0x2B: RESERVED
7:0                  63 (0x3F)
                                   R/W Description
                                   R/W Use setting from SmartRF Studio [4]

                     0x2C: TEST2 - Various Test Settings

Bit Field Name       Reset       R/W Description
7:0 TEST2[7:0]
                     136 (0x88)  R/W Use setting from SmartRF Studio [4]

                     0x2D: TEST1 - Various Test Settings

Bit Field Name       Reset       R/W Description
7:0 TEST1[7:0]
                     49 (0x31)   R/W Use setting from SmartRF Studio [4]

                     0x2E: TEST0 - Various Test Settings

Bit Field Name       Reset       R/W Description

7:2 TEST0[7:2]       2 (000010)  R/W Use setting from SmartRF Studio [4]
                     1           R/W Enable VCO selection calibration stage when 1
1    VCO_SEL_CAL_EN  1           R/W Use setting from SmartRF Studio [4]

0    TEST0[0]

24.3 Status Register Details
                                             0x30 (0xF0): PARTNUM - Chip ID

Bit Field Name       Reset       R/W Description

7:0 PARTNUM[7:0]     0 (0x00)    R  Chip part number

                            0x31 (0xF1): VERSION - Chip ID

Bit Field Name       Reset       R/W Description
7:0 VERSION[7:0]
                     9 (0x09)    R  Chip version number.

                                 SWRS105A                                           Page 50 of 54
                                                                                 CC115L

                0x35 (0xF5): MARCSTATE - Main Radio Control State Machine State

Bit Field Name       Reset R/W  Description

7:5                  R0         Not used

4:0 MARC_STATE[4:0]  R          Main Radio Control FSM State

                                Value        State name       State (Figure 13, page 27)

                                0 (0x00)     SLEEP            SLEEP

                                1 (0x01)     IDLE             IDLE

                                2 (0x02)     XOFF             XOFF

                                3 (0x03)     VCOON_MC         MANCAL

                                4 (0x04)     REGON_MC         MANCAL

                                5 (0x05)     MANCAL           MANCAL

                                6 (0x06)     VCOON            FS_WAKEUP

                                7 (0x07)     REGON            FS_WAKEUP

                                8 (0x08)     STARTCAL         CALIBRATE

                                9 (0x09)     BWBOOST          SETTLING

                                10 (0x0A)    FS_LOCK          SETTLING

                                11 (0x0B)    Reserved

                                12 (0x0C)    ENDCAL           CALIBRATE

                                13 (0x0D)    Reserved
                                -
                                17 (0x11)

                                18 (0x12)    FSTXON           FSTXON

                                19 (0x13)    TX               TX

                                20 (0x14)    TX_END           TX

                                21 (0x15)    Reserved

                                22 (0x16)    TXFIFO_UNDERFLOW TXFIFO_UNDERFLOW

                                Note: it is not possible to read back the SLEEP or XOFF state numbers
                                because setting CSn low will make the chip enter the IDLE mode from the
                                SLEEP or XOFF states.

                                SWRS105A                                         Page 51 of 54
                                                                           CC115L

           0x38 (0xF8): PKTSTATUS - Current GDOx Status and Packet Status

Bit  Field Name              Reset R/W Description

7:3                          R            Reserved

2    GDO2                    R            Current GDO2 value. Note: the reading gives the non-inverted value

                                          irrespective of what IOCFG2.GDO2_INV is programmed to.

                                          It is not recommended to check for PLL lock by reading
                                          PKTSTATUS[2] with GDO2_CFG=0x0A.

1                            R0 Not used

0    GDO0                    R            Current GDO0 value. Note: the reading gives the non-inverted value

                                          irrespective of what IOCFG0.GDO0_INV is programmed to.

                                          It is not recommended to check for PLL lock by reading
                                          PKTSTATUS[0] with GDO0_CFG=0x0A.

                  0x3A (0xFA): TXBYTES - Underflow and Number of Bytes

Bit  Field Name              Reset R/W Description

7    TXFIFO_UNDERFLOW        R

6:0  NUM_TXBYTES             R            Number of bytes in TX FIFO

25 Development Kit Ordering Information

Orderable Evaluation Module  Description                              Minimum Order Quantity

CC11xLDK-868-915             CC11xL Development Kit, 868/915 MHz      1
CC11xLEMK-433
                             CC11xL Evaluation Module Kit, 433 MHz    1

                  Figure 18: Development Kit Ordering Information

                                          SWRS105A                                                Page 52 of 54
                                                        CC115L

26 References

[1] Characterization Design 315 - 433 MHz
          (Identical to the CC1101EM 315 - 433 MHz Reference Design (swrr046.zip))

[2] Characterization Design 868 - 915 MHz
          (Identical to the CC1101EM 868 - 915 MHz Reference Design (swrr045.zip))

[3] CC115L Errata Notes (swrz036.pdf)
[4] SmartRF Studio (swrc176.zip)
[5] DN017 CC11xx 868/915 MHz RF Matching (swra168.pdf)
[6] DN006 CC11xx Settings for FCC 15.247 Solutions (swra123.pdf)
[7] DN013 Programming Output Power on CC1101 (swra168.pdf)
[8] CC1190 Data Sheet (swrs08.pdf)
[9] DN032 Options for Cost Optimizes CC11xx Matching (swra346.pdf)
[10] CC110LEM / CC115LEM 433 MHz Reference Design (swrr081.zip)
[11] CC110LEM / CC115LEM 868 - 915 MHz Reference Design (swrr082.zip)

SWRS105A  Page 53 of 54
                                  CC115L

27 General Information

27.1 Document History

Revision  Date          Description/Changes
SWRA105   05.24.2011
SWRS105A  08.09.2011    Initial Release

                        Added two registers (CHANNR and MDMCFG0) in addition to the MDMCFG1.CHANSPC_E
                        register field. Changes made to Section 17. Hyperlinks added to the CC110LEM /
                        CC115LEM 433 MHz Reference Design and the CC110LEM / CC115LEM 868 - 915
                        MHz Reference Design

                         Table 32: Document History

                        SWRS105A  Page 54 of 54
                                                                   PACKAGE OPTION ADDENDUM

www.ti.com                                                                                                                                                                               11-Apr-2013

PACKAGING INFORMATION

Orderable Device  Status Package Type Package Pins Package Eco Plan Lead/Ball Finish MSL Peak Temp Op Temp (C)                                                Top-Side Markings                       Samples
  CC115LRGPR
  CC115LRGPT      (1)          Drawing  Qty  (2)              (3)                                                                                                                (4)

                  ACTIVE  QFN  RGP 20 3000 Green (RoHS CU NIPDAU Level-3-260C-168 HR -40 to 85                                                            CC115L
                                                                   & no Sb/Br)
                                                                                                                                                          CC115L
                  ACTIVE  QFN  RGP 20   250 Green (RoHS CU NIPDAU Level-3-260C-168 HR -40 to 85
                                                    & no Sb/Br)

(1) The marketing status values are defined as follows:
ACTIVE: Product device recommended for new designs.
LIFEBUY: TI has announced that the device will be discontinued, and a lifetime-buy period is in effect.
NRND: Not recommended for new designs. Device is in production to support existing customers, but TI does not recommend using this part in a new design.
PREVIEW: Device has been announced but is not in production. Samples may or may not be available.
OBSOLETE: TI has discontinued the production of the device.

(2) Eco Plan - The planned eco-friendly classification: Pb-Free (RoHS), Pb-Free (RoHS Exempt), or Green (RoHS & no Sb/Br) - please check http://www.ti.com/productcontent for the latest availability
information and additional product content details.
TBD: The Pb-Free/Green conversion plan has not been defined.
Pb-Free (RoHS): TI's terms "Lead-Free" or "Pb-Free" mean semiconductor products that are compatible with the current RoHS requirements for all 6 substances, including the requirement that
lead not exceed 0.1% by weight in homogeneous materials. Where designed to be soldered at high temperatures, TI Pb-Free products are suitable for use in specified lead-free processes.
Pb-Free (RoHS Exempt): This component has a RoHS exemption for either 1) lead-based flip-chip solder bumps used between the die and package, or 2) lead-based die adhesive used between
the die and leadframe. The component is otherwise considered Pb-Free (RoHS compatible) as defined above.
Green (RoHS & no Sb/Br): TI defines "Green" to mean Pb-Free (RoHS compatible), and free of Bromine (Br) and Antimony (Sb) based flame retardants (Br or Sb do not exceed 0.1% by weight
in homogeneous material)

(3) MSL, Peak Temp. -- The Moisture Sensitivity Level rating according to the JEDEC industry standard classifications, and peak solder temperature.

(4) Multiple Top-Side Markings will be inside parentheses. Only one Top-Side Marking contained in parentheses and separated by a "~" will appear on a device. If a line is indented then it is a
continuation of the previous line and the two combined represent the entire Top-Side Marking for that device.

Important Information and Disclaimer:The information provided on this page represents TI's knowledge and belief as of the date that it is provided. TI bases its knowledge and belief on information
provided by third parties, and makes no representation or warranty as to the accuracy of such information. Efforts are underway to better integrate information from third parties. TI has taken and
continues to take reasonable steps to provide representative and accurate information but may not have conducted destructive testing or chemical analysis on incoming materials and chemicals.
TI and TI suppliers consider certain information to be proprietary, and thus CAS numbers and other limited information may not be available for release.

In no event shall TI's liability arising out of such information exceed the total purchase price of the TI part(s) at issue in this document sold by TI to Customer on an annual basis.

                                             Addendum-Page 1
www.ti.com                                               PACKAGE MATERIALS INFORMATION

TAPE AND REEL INFORMATION                                                                                                                              27-Aug-2013

*All dimensions are nominal

Device                       Package Package Pins  SPQ      Reel Reel A0       B0    K0    P1   W     Pin1
                               Type Drawing              Diameter Width (mm)  (mm)  (mm)  (mm)
                                                   3000                                         (mm) Quadrant
                                                   250     (mm) W1 (mm)        4.3   1.5   8.0
CC115LRGPR                   QFN  RGP 20                                       4.3   1.5   8.0  12.0  Q2
CC115LRGPT                   QFN  RGP 20                   330.0 12.4 4.3
                                                                                                12.0  Q2
                                                           180.0 12.4 4.3

                                                   Pack Materials-Page 1
www.ti.com                                      PACKAGE MATERIALS INFORMATION

                                                                                                                                              27-Aug-2013

*All dimensions are nominal  Package Type  Package Drawing Pins  SPQ   Length (mm)  Width (mm)  Height (mm)
              Device               QFN                           3000       338.1       338.1        20.6
                                   QFN     RGP  20               250        210.0       185.0        35.0
         CC115LRGPR
         CC115LRGPT                        RGP  20

                                                Pack Materials-Page 2
                                               IMPORTANT NOTICE

Texas Instruments Incorporated and its subsidiaries (TI) reserve the right to make corrections, enhancements, improvements and other
changes to its semiconductor products and services per JESD46, latest issue, and to discontinue any product or service per JESD48, latest
issue. Buyers should obtain the latest relevant information before placing orders and should verify that such information is current and
complete. All semiconductor products (also referred to herein as "components") are sold subject to TI's terms and conditions of sale
supplied at the time of order acknowledgment.

TI warrants performance of its components to the specifications applicable at the time of sale, in accordance with the warranty in TI's terms
and conditions of sale of semiconductor products. Testing and other quality control techniques are used to the extent TI deems necessary
to support this warranty. Except where mandated by applicable law, testing of all parameters of each component is not necessarily
performed.

TI assumes no liability for applications assistance or the design of Buyers' products. Buyers are responsible for their products and
applications using TI components. To minimize the risks associated with Buyers' products and applications, Buyers should provide
adequate design and operating safeguards.

TI does not warrant or represent that any license, either express or implied, is granted under any patent right, copyright, mask work right, or
other intellectual property right relating to any combination, machine, or process in which TI components or services are used. Information
published by TI regarding third-party products or services does not constitute a license to use such products or services or a warranty or
endorsement thereof. Use of such information may require a license from a third party under the patents or other intellectual property of the
third party, or a license from TI under the patents or other intellectual property of TI.

Reproduction of significant portions of TI information in TI data books or data sheets is permissible only if reproduction is without alteration
and is accompanied by all associated warranties, conditions, limitations, and notices. TI is not responsible or liable for such altered
documentation. Information of third parties may be subject to additional restrictions.

Resale of TI components or services with statements different from or beyond the parameters stated by TI for that component or service
voids all express and any implied warranties for the associated TI component or service and is an unfair and deceptive business practice.
TI is not responsible or liable for any such statements.

Buyer acknowledges and agrees that it is solely responsible for compliance with all legal, regulatory and safety-related requirements
concerning its products, and any use of TI components in its applications, notwithstanding any applications-related information or support
that may be provided by TI. Buyer represents and agrees that it has all the necessary expertise to create and implement safeguards which
anticipate dangerous consequences of failures, monitor failures and their consequences, lessen the likelihood of failures that might cause
harm and take appropriate remedial actions. Buyer will fully indemnify TI and its representatives against any damages arising out of the use
of any TI components in safety-critical applications.

In some cases, TI components may be promoted specifically to facilitate safety-related applications. With such components, TI's goal is to
help enable customers to design and create their own end-product solutions that meet applicable functional safety standards and
requirements. Nonetheless, such components are subject to these terms.

No TI components are authorized for use in FDA Class III (or similar life-critical medical equipment) unless authorized officers of the parties
have executed a special agreement specifically governing such use.

Only those TI components which TI has specifically designated as military grade or "enhanced plastic" are designed and intended for use in
military/aerospace applications or environments. Buyer acknowledges and agrees that any military or aerospace use of TI components
which have not been so designated is solely at the Buyer's risk, and that Buyer is solely responsible for compliance with all legal and
regulatory requirements in connection with such use.

TI has specifically designated certain components as meeting ISO/TS16949 requirements, mainly for automotive use. In any case of use of
non-designated products, TI will not be responsible for any failure to meet ISO/TS16949.

Products                                       Applications

Audio                  www.ti.com/audio        Automotive and Transportation www.ti.com/automotive

Amplifiers             amplifier.ti.com        Communications and Telecom www.ti.com/communications

Data Converters        dataconverter.ti.com    Computers and Peripherals  www.ti.com/computers

DLP Products          www.dlp.com             Consumer Electronics       www.ti.com/consumer-apps

DSP                    dsp.ti.com              Energy and Lighting        www.ti.com/energy

Clocks and Timers      www.ti.com/clocks       Industrial                 www.ti.com/industrial

Interface              interface.ti.com        Medical                    www.ti.com/medical

Logic                  logic.ti.com            Security                   www.ti.com/security

Power Mgmt             power.ti.com            Space, Avionics and Defense www.ti.com/space-avionics-defense

Microcontrollers       microcontroller.ti.com  Video and Imaging          www.ti.com/video

RFID                   www.ti-rfid.com

OMAP Applications Processors www.ti.com/omap   TI E2E Community           e2e.ti.com

Wireless Connectivity  www.ti.com/wirelessconnectivity

                       Mailing Address: Texas Instruments, Post Office Box 655303, Dallas, Texas 75265
                                            Copyright 2013, Texas Instruments Incorporated
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             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
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