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BS62LV2006DCG70

器件型号:BS62LV2006DCG70
厂商名称:BSI
厂商官网:http://www.brilliancesemi.com/
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器件描述

Very Low Power CMOS SRAM 256K X 8 bit

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BS62LV2006DCG70器件文档内容

                                 Very Low Power CMOS SRAM                                                           BS62LV2006
                                 256K X 8 bit

                                 Pb-Free and Green package materials are compliant to RoHS

n FEATURES                                                                   n DESCRIPTION

Y Wide VCC operation voltage : 2.4V ~ 5.5V                                   The BS62LV2006 is a high performance, very low power CMOS
Y Very low power consumption :                                               Static Random Access Memory organized as 262,144 by 8 bits and
                                                                             operates form a wide range of 2.4V to 5.5V supply voltage.
       VCC = 3.0V Operation current : 23mA (Max.) at 55ns                    Advanced CMOS technology and circuit techniques provide both
                                                                             high speed and low power features with typical CMOS standby
                                       2mA (Max.) at 1MHz                    current of 0.1uA at 3.0V/25OC and maximum access time of 55ns at
            Standby current : 0.1uA (Typ.) at 25 OC                          3.0V/85OC.
                                                                             Easy memory expansion is provided by an active LOW chip enable
       VCC = 5.0V Operation current : 55mA (Max.) at 55ns                    (CE1), an active HIGH chip enable (CE2), and active LOW output
                                                                             enable (OE) and three-state output drivers.
                                      10mA (Max.) at 1MHz                    The BS62LV2006 has an automatic power down feature, reducing
            Standby current : 0.6uA (Typ.) at 25OC                           the power consumption significantly when chip is deselected.
                                                                             The BS62LV2006 is available in DICE form, JEDEC standard 32 pin
Y High speed access time :                                                   450mil Plastic SOP, 8mmx13.4mm STSOP, 8mmx20mm TSOP and
                                                                             36-ball BGA package.
       -55  55ns (Max.) at VCC : 3.0~5.5V

       -70  70ns (Max.) at VCC : 2.7~5.5V

Y Automatic power down when chip is deselected

Y Easy expansion with CE2, CE1 and OE options

Y Three state outputs and TTL compatible
Y Fully static operation

Y Data retention supply voltage as low as 1.5V

n POWER CONSUMPTION

                                                                       POWER DISSIPATION

       PRODUCT          OPERATING               STANDBY                              Operating                                            PKG TYPE
         FAMILY       TEMPERATURE
                                                (ICCSB1, Max)                          (ICC, Max)

                                            VCC=5.0V VCC=3.0V          1MHz  VCC=5V  fMax.           1MHz          VCC=3V          fMax.
                                                                             10MHz                                 10MHz
                                                                                                                                 22mA
       BS62LV2006DC         Commercial         6.0uA     0.7uA         9mA 29mA 53mA 1.5mA                          9mA                   DICE
       BS62LV2006HC       +0OC to +70OC        20uA      2.0uA                                                                   23mA     BGA-36-0608
       BS62LV2006SC                                                    10mA 30mA 55mA 2mA                          10mA                   SOP-32
       BS62LV2006STC          Industrial                                                                                                  STSOP-32
       BS62LV2006TC       -40OC to +85OC                                                                                                  TSOP-32
       BS62LV2006HI                                                                                                                       BGA-36-0608
       BS62LV2006SI                                                                                                                       SOP-32
       BS62LV2006STI                                                                                                                      STSOP-32
       BS62LV2006TI                                                                                                                       TSOP-32

n PIN CONFIGURATIONS                                                         n BLOCK DIAGRAM

                 
             A11 1                             32 OE
              A9 2                             31 A10                          A7    Address         10                    1024           Memory Array
              A8 3                             30 CE1                        A12                                                           1024 x 2048
             A13 4        BS62LV2006TC         29 DQ7                        A14     Input                   Row
             WE 5         BS62LV2006TI         28 DQ6                        A16                           Decoder
            CE2 6         BS62LV2006STC        27 DQ5                        A17
             A15 7        BS62LV2006STI        26 DQ4                        A15     Buffer
            VCC 8                              25 DQ3                         A11
             A17 9                             24 GND                                            8         Data        8                           2048
             A16 10                            23 DQ2                          A8                8         Input                      Column I/O
             A14 11                            22 DQ1                          A9                                                     Write Driver
             A12 12                            21 DQ0                        A13            Control                                   Sense Amp
              A7 13                            20 A0
              A6 14                            19 A1                         DQ0                                                                  256
              A5 15                            18 A2                         DQ1                                                   Column Decoder
              A4 16                            17 A3                         DQ2
                                                                             DQ3                                                                   8
                                                                             DQ4                           Buffer                Address Input Buffer
                                                                             DQ5
       1                           1       2   3     4  5        6          DQ6                                    8
                                                                             DQ7
A17                  32    VCC                                                                            Data
A16                        A15                                              CE2
A14                        CE2  A  A0      A1 CE2 A3    A6       A8         CE1                           Output
A12                        WE                                                WE
       2              31    A13                                                OE                          Buffer
   A7                       A8                                                 VCC
   A6  3              30    A9   B  DQ4 A2 WE A4         A7 DQ0              GND
   A5                       A11
   A4  4              29    OE
   A3                       A10
   A2  5              28    CE1  C  DQ5         NC A5             DQ1
   A1                       DQ7
   A0  6              27    DQ6
DQ0                         DQ5
DQ1    7              26    DQ4  D  VSS                           VCC
DQ2                         DQ3
GND    8 BS62LV2006SC 25         E  VCC                           VSS
       9 BS62LV2006SI 24

       10             23

       11             22         F  DQ6         NC A17            DQ2                                                            A6 A5 A10 A4 A3 A2 A1 A0

       12             21

       13             20         G  DQ7 OE CE1 A16 A15 DQ3

       14             19

       15             18         H  A9 A10 A11 A12 A13 A14

       16             17

                                            36-ball BGA top view

       Brilliance Semiconductor, Inc. reserves the right to change products and specifications without notice.

R0201-BS62LV2006                                                       1                                                                  Revision 1.3

                                                                                                                                          May.           2006
n PIN DESCRIPTIONS                                                              BS62LV2006

                       Name                                                    Function

       A0-A17 Address Input                    These 18 address inputs select one of the 262,144 x 8-bit in the RAM
       CE1 Chip Enable 1 Input
       CE2 Chip Enable 2 Input                 CE1 is active LOW and CE2 is active HIGH. Both chip enables must be active when
                                               data read form or write to the device. If either chip enable is not active, the device is
       WE Write Enable Input                   deselected and is in standby power mode. The DQ pins will be in the high impedance
                                               state when the device is deselected.
       OE Output Enable Input                  The write enable input is active LOW and controls read and write operations. With the
                                               chip selected, when WE is HIGH and OE is LOW, output data will be present on the
       DQ0-DQ7 Data Input/Output               DQ pins; when WE is LOW, the data present on the DQ pins will be written into the
       Ports                                   selected memory location.
       VCC                                     The output enable input is active LOW. If the output enable is active while the chip is
       GND                                     selected and the write enable is inactive, data will be present on the DQ pins and they
                                               will be enabled. The DQ pins will be in the high impendence state when OE is inactive.
                                               There 8 bi-directional ports are used to read data from or write data into the RAM.

                                               Power Supply

                                               Ground

n TRUTH TABLE

       MODE               CE1          CE2                             WE  OE           I/O OPERATION VCC CURRENT

Not selected              H            X                               X        X

(Power Down)                                                                            High Z                    ICCSB, ICCSB1

                          X            L                               X        X

Output Disabled           L            H                               H        H       High Z                    ICC

       Read               L            H                               H        L                DOUT             ICC

       Write              L            H                               L        X                DIN              ICC

n ABSOLUTE MAXIMUM RATINGS (1)                                             n OPERATING RANGE

SYMBOL PARAMETER                  RATING UNITS                               RANG           AMBIENT                   VCC
                                                                           Commercial   TEMPERATURE               2.4V ~ 5.5V
VTERM  Terminal Voltage with   -0.5(2) to 7.0  V                                                                  2.4V ~ 5.5V
TBIAS  Respect to GND                                                       Industrial     0OC to + 70OC
                               -40 to +125     OC
       Temperature Under                                                                 -40OC to + 85OC
       Bias

TSTG   Storage Temperature     -60 to +150     OC

PT     Power Dissipation          1.0          W                           n CAPACITANCE (1) (TA = 25OC, f = 1.0MHz)

IOUT   DC Output Current          20           mA                          SYMBOL PAMAMETER CONDITIONS MAX. UNITS

1. Stresses greater than those listed under ABSOLUTE                       CIN     Input               VIN = 0V   6              pF
   MAXIMUM RATINGS may cause permanent damage to the                               Capacitance         VI/O = 0V
   device. This is a stress rating only and functional operation of
   the device at these or any other conditions above those                 CIO     Input/Output                   8              pF
   indicated in the operational sections of this specification is not              Capacitance
   implied. Exposure to absolute maximum rating conditions for
   extended periods may affect reliability.                                1. This parameter is guaranteed and not 100% tested.

2. 2.0V in case of AC pulse width less than 30 ns.

R0201-BS62LV2006                                                       2                                          Revision 1.3

                                                                                                                  May.           2006
                                                                                                BS62LV2006

n DC ELECTRICAL CHARACTERISTICS (TA = -40OC to +85OC)

PARAMETER         PARAMETER                         TEST CONDITIONS                  MIN. TYP.(1) MAX. UNITS
     NAME

VCC               Power Supply                                                       2.4        --        5.5         V

VIL               Input Low Voltage                                                  -0.5(2)    --        0.8         V

VIH               Input High Voltage                                                 2.2        --        VCC+0.3(3)  V

IIL               Input Leakage Current    VCC = Max, VIN = 0V to VCC                --         --        1           UA

ILO               Output Leakage Current   VCC = Max, CE1= VIH, CE2= VIL, or         --         --        1           UA
                                           OE = VIH, VI/O = 0V to VCC

VOL               Output Low Voltage       VCC = Max, IOL = 2.0mA                    --         --        0.4         V

VOH               Output High Voltage      VCC = Min, IOH = -1.0mA                   2.4        --        --          V

ICC(5)            Operating Power Supply CE1 = VIL, CE2 = VIH,         VCC=3.0V      --         --        23          mA

                  Current                  IDQ = 0mA, f = FMAX(4)      VCC=5.0V      --         --        55

ICC1              Operating Power Supply CE1 = VIL, CE2 = VIH,         VCC=3.0V      --         --        2           mA

                  Current                  IDQ = 0mA, f = 1MHz         VCC=5.0V      --         --        10

ICCSB             Standby Current TTL    CE1 = VIH, or CE2 = VIL,    VCC=3.0V      --         --        0.5         mA
                                           IDQ = 0mA
                                                                       VCC=5.0V      --         --        1.0

ICCSB1(6)         Standby Current CMOS   CE1VCC-0.2V or CE20.2V,     VCC=3.0V      --         0.1       2.0         uA
                                           VINVCC-0.2V or VIN0.2V      VCC=5.0V      --
                                                                                                0.6       20

1. Typical characteristics are at TA=25OC and not 100% tested.         4. FMAX=1/tRC.
2. Undershoot: -1.0V in case of pulse width less than 20 ns.           5. ICC (MAX.) is 22mA/53mA at VCC=3.0V/5.0V and TA=70OC.
3. Overshoot: VCC+1.0V in case of pulse width less than 20 ns.         6. ICCSB1(MAX.) is 0.7uA/6.0uA at VCC=3.0V/5.0V and TA=70OC.

n DATA RETENTION CHARACTERISTICS (TA = -40OC to +85OC)

SYMBOL            PARAMETER                         TEST CONDITIONS                  MIN.       TYP. (1)  MAX.        UNITS
    VDR                                                                               1.5           --       --           V
                  VCC for Data Retention   CE1VCC-0.2V or CE20.2V,
  ICCDR(3)                                 VINVCC-0.2V or VIN0.2V
   tCDR
     tR           Data Retention Current   CE1VCC-0.2V or CE20.2V,                   --         0.05      1.0         uA
                                           VINVCC-0.2V or VIN0.2V

                  Chip Deselect to Data                                              0          --        --          ns

                  Retention Time           See Retention Waveform

                  Operation Recovery Time                                            tRC (2)    --        --          ns

1. VCC=1.5V, TA=25OC and not 100% tested.
2. tRC = Read Cycle Time.
3. ICCRD(Max.) is 0.5uA at TA=70OC.

n LOW VCC DATA RETENTION WAVEFORM (1) (CE1 Controlled)

VCC                                            VCC              Data Retention Mode  VCC
CE1                                                                    VDR1.5V
                                              tCDR                                      tR
                                                                  CE1VCC - 0.2V
                                           VIH                                             VIH

R0201-BS62LV2006                                                3                                             Revision 1.3

                                                                                                              May.    2006
n LOW VCC DATA RETENTION WAVEFORM (2) (CE2 Controlled)                                                     BS62LV2006

        VCC                                         VCC          Data Retention Mode              VCC
        CE2                                                             VDR1.5V
                                                tCDR                                                  tR
                                                                       CE20.2V
                                              VIL                                                        VIL

n AC TEST CONDITIONS                                                                n KEY TO SWITCHING WAVEFORMS

     (Test Load and Input/Output Reference)

Input Pulse Levels                            Vcc / 0V                              WAVEFORM INPUTS                    OUTPUTS
                                              1V/ns
Input Rise and Fall Times                                                                         MUST BE              MUST BE
                                              0.5Vcc                                              STEADY               STEADY
Input and Output Timing                       CL = 5pF+1TTL
Reference Level                               CL = 30pF+1TTL                                      MAY CHANGE           WILL BE CHANGE
                                                                                                  FROM "H" TO "L"      FROM "H" TO "L"
Output Load     tCLZ, tOLZ, tCHZ, tOHZ, tWHZ
                Others                                                                            MAY CHANGE           WILL BE CHANGE
                                                                                                  FROM "L" TO "H"      FROM "L" TO "H"
                                              ALL INPUT PULSES
                                                                                                  DON'T CARE           CHANGE :
Output            1 TTL         VCC                         90%  90%                              ANY CHANGE           STATE UNKNOW
                CL(1)           GND                                                               PERMITTED
                                              10%                              10%                                     CENTER LINE IS
                                                                                                  DOES NOT             HIGH INPEDANCE
                                                                                                  APPLY                "OFF" STATE
                                               Rise Time :          Fall Time :
                                               1V/ns                1V/ns

1. Including jig and scope capacitance.

n AC ELECTRICAL CHARACTERISTICS (TA = -40OC to +85OC)
    READ CYCLE

    JEDEC       PARANETER                                                           CYCLE TIME : 55ns CYCLE TIME : 70ns
PARAMETER           NAME
                                              DESCRIPTION                             (VCC = 3.0~5.5V)  (VCC = 2.7~5.5V)        UNITS
    NAME
                                                                                    MIN. TYP. MAX. MIN. TYP. MAX.

        tAVAX            tRC    Read Cycle Time                                     55        --  --    70         --  --       ns

        tAVQX            tAA    Address Access Time                                   --      --  55    --         --  70       ns

        tE1LQV           tACS1  Chip Select Access Time                             (CE1) --  --  55    --         --  70       ns

        tE2HQV           tACS2  Chip Select Access Time                             (CE2) --  --  55    --         --  70       ns

        tGLQV            tOE    Output Enable to Output Valid                         --      --  30    --         --  35       ns

        tE1LQX           tCLZ1  Chip Select to Output Low Z                         (CE1) 10  --  --    10         --  --       ns

        tE2HQX           tCLZ2  Chip Select to Output Low Z                         (CE2) 10  --  --    10         --  --       ns

        tGLQX            tOLZ   Output Enable to Output Low Z                         5       --  --    5          --  --       ns

        tE1HQZ           tCHZ1  Chip Select to Output High Z                        (CE1) --  --  30    --         --  35       ns

        tE2LQZ           tCHZ2  Chip Select to Output High Z                        (CE2) --  --  30    --         --  35       ns

        tGHQZ            tOHZ   Output Enable to Output High Z                        --      --  25    --         --  30       ns

        tAVQX            tOH    Data Hold from Address Change                       10        --  --    10         --  --       ns

R0201-BS62LV2006                                                 4                                                     Revision 1.3

                                                                                                                       May.     2006
n SWITCHING WAVEFORMS (READ CYCLE)                                                           BS62LV2006

READ CYCLE 1 (1,2,4)                                                                          tOH

                                       tRC

ADDRESS                         tAA
DOUT                  tOH

READ CYCLE 2 (1,3,4)         tACS1                                                           tCHZ1, tCHZ2(5)
            CE1
            CE2              tACS2
            DOUT      tCLZ(5)

READ CYCLE 3 (1, 4)                                    tRC                                         tOH
             ADDRESS                                                                            tOHZ(5)
             OE                              tAA                                             tCHZ1(1,5)
             CE1                                                                             tCHZ2(2,5)
             CE2                                      tOE
             DOUT                             tOLZ
                                    tCLZ1(5)tACS1

                                          tACS2

                                    tCLZ2(5)

NOTES:
1. WE is high in read Cycle.
2. Device is continuously selected when CE1 = VIL and CE2= VIH.
3. Address valid prior to or coincident with CE1 transition low and/or CE2 transition high.
4. OE = VIL.
5. Transition is measured 500mV from steady state with CL = 5pF.

   The parameter is guaranteed but not 100% tested.

R0201-BS62LV2006                    5                                                                         Revision 1.3

                                                                                                              May.  2006
                                                                                                                     BS62LV2006

n AC ELECTRICAL CHARACTERISTICS (TA = -40OC to +85OC)
    WRITE CYCLE

    JEDEC  PARANETER    DESCRIPTION                                  CYCLE TIME : 55ns                   CYCLE TIME : 70ns      UNITS
PARAMETER      NAME                                                    (VCC = 3.0~5.5V)                    (VCC = 2.7~5.5V)
                                                                                                                                  ns
    NAME                                                             MIN. TYP. MAX.                      MIN. TYP. MAX.           ns
                                                                                                                                  ns
tAVAX             tWC   Write Cycle Time                             55                          --  --  70           --  --      ns
                                                                                                                                  ns
tE1LWH            tCW   Chip Select to End of Write                  55                          --  --  70           --  --      ns
                                                                                                                                  ns
tAVWL             tAS   Address Set up Time                                                   0  --  --           0   --  --      ns
                                                                                                                                  ns
tAVWH             tAW   Address Valid to End of Write                55                          --  --  70           --  --      ns
                                                                                                                                  ns
tWLWH             tWP   Write Pulse Width                            30                          --  --  35           --  --      ns

tWHAX             tWR1  Write Recovery Time                          (CE1, WE) 0                 --  --           0   --  --
tE2LAX            tWR2
                        Write Recovery Time                          (CE2) 0                     --  --           0   --  --

tWLQZ             tWHZ  Write to Output High Z                       --                          --  25           --  --  30

tDVWH             tDW   Data to Write Time Overlap                   25                          --  --  30           --  --

tWHDX             tDH   Data Hold from Write Time                                             0  --  --           0   --  --

tGHQZ             tOHZ  Output Disable to Output in High Z           --                          --  25           --  --  30
tWHQX             tOW
                        End of Write to Output Active                                         5  --  --           5   --  --

n SWITCHING WAVEFORMS (WRITE CYCLE)
    WRITE CYCLE 1 (1)
                                                                                         tWC
                 ADDRESS

                                                                                                         tWR1(3)

        OE                                                         tCW(11)
        CE1
                                                       (5)

        CE2                                                     (5)       tCW(11)                        tWR2(3)
        WE                                                           tAW
        DOUT                               tAS
        DIN                                tOHZ(4,10)                      tWP(2)

                                                                                                             tDH
                                                                                                 tDW

R0201-BS62LV2006                                       6                                                                  Revision 1.3

                                                                                                                          May.  2006
                                                                                                         BS62LV2006

WRITE CYCLE 2 (1,6)                tWC
       ADDRESS                   tCW(11)
       CE1
       CE2           (5)
       WE
       DOUT                                (5)                                                  tWR2(3)
       DIN
                                          tAW tCW(11)                                           tOW             (7)  (8)
                                                tWP(2)

                     tAS
                                   tWHZ(4,10)

                                                        tDW

                                                                                                tDH      (8,9)

NOTES:
1. WE must be high during address transitions.
2. The internal write time of the memory is defined by the overlap of CE1 and CE2 active and

    WE low. All signals must be active to initiate a write and any one signal can terminate a
    write by going inactive. The data input setup and hold timing should be referenced to the
    second transition edge of the signal that terminates the write.
3. tWR is measured from the earlier of CE1 or WE going high or CE2 going low at the end of
    write cycle.
4. During this period, DQ pins are in the output state so that the input signals of opposite
    phase to the outputs must not be applied.
5. If the CE1 low transition or the CE2 high transition occurs simultaneously with the WE low
    transitions or after the WE transition, output remain in a high impedance state.
6. OE is continuously low (OE = VIL).
7. DOUT is the same phase of write data of this write cycle.
8. DOUT is the read data of next address.
9. If CE1 is low and CE2 is high during this period, DQ pins are in the output state. Then the
    data input signals of opposite phase to the outputs must not be applied to them.
10.Transition is measured 500mV from steady state with CL = 5pF.
    The parameter is guaranteed but not 100% tested.
11.tCW is measured from the later of CE1 going low or CE2 going high to the end of write.

R0201-BS62LV2006     7                                                                                               Revision 1.3

                                                                                                                     May.  2006
n ORDERING INFORMATION                                               BS62LV2006

             BS62LV2006 X X Z Y Y                            SPEED
                                                             55: 55ns
                                                             70: 70ns
                                                             PKG MATERIAL
                                                             -: Normal
                                                             G: Green, RoHS Compliant
                                                             P: Pb free, RoHS Compliant

                                                             GRADE
                                                             C: +0oC ~ +70oC

                                                              I: -40oC ~ +85oC

                                                             PACKAGE
                                                             D: DICE
                                                             H: BGA-36-0608
                                                             S: SOP
                                                             T: TSOP (8mm x 20mm)
                                                             ST: Small TSOP (8mm x 13.4mm)

     Note:
     BSI (Brilliance Semiconductor Inc.) assumes no responsibility for the application or use of any product or circuit described herein. BSI does
     not authorize its products for use as critical components in any application in which the failure of the BSI product may be expected to result
     in significant injury or death, including life-support systems and critical medical instruments.

n PACKAGE DIMENSIONS

                                                          b

                        WITH PLATING

                                   c c1

                        BASE METAL       b1

                                         SECTION A-A

               SOP -32              8                        Revision 1.3

R0201-BS62LV2006

                                                             May.  2006
                                     BS62LV2006

n PACKAGE DIMENSIONS (continued)
n

STSOP - 32

                  TSOP - 32

R0201-BS62LV2006                  9  Revision 1.3

                                     May.  2006
                                                                                                                                                                                            BS62LV2006

PACKAGE DIMENSIONS (continued)                                                                                                                                             NOTES

                                                                 D1                                                                                                        :       1: CONTROLLING DIMENSIONS ARE IN MILLIMETERS.
                 VIEW A
                                                                                                                                                                                   2: PIN#1 DOT MARKING BY LASER OR PAD PRINT.
     36 mini-BGA (6 x 8mm)
                                                                                                                                                                                   3: SYMBOL "N" IS THE NUMBER OF SOLDER BALLS.

                                                                   1.2 Max.                                                                                                        BALL PITCH e = 0.75
                                                                     e
                                                                                                                                                                   E1         D    E    N               D1    E1

                                                                                                                                                                              8.0  6.0  48              5.25  3.75

R0201-BS62LV2006                                                                                                                                                       10                                           Revision 1.3

                                                                                                                                                                                                                    May.          2006
                                                              BS62LV2006

n Revision History

Revision No. History                                          Draft Date     Remark
                                                              Jan. 13, 2006
1.2               Add Icc1 characteristic parameter

                  Improve Iccsb1 spec.

                  I-grade from 30uA to 20uA at 5.0V

                      5.0uA to 2.0uA at 3.0V

                  C-grade from 10uA to 6.0uA at 5.0V

                      3.0uA to 0.7uA at 3.0V

1.3               Change I-grade operation temperature range  May. 25, 2006

                  - from 25OC to 40OC

R0201-BS62LV2006                                     11                      Revision 1.3

                                                                             May.  2006
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