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BS62LV1023TC

器件型号:BS62LV1023TC
厂商名称:BSI
厂商官网:http://www.brilliancesemi.com/
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器件描述

Very Low Power/Voltage CMOS SRAM 128K X 8 bit

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BS62LV1023TC器件文档内容

     BSI Very Low Power/Voltage CMOS SRAM
                              128K X 8 bit                                                                           BS62LV1023

FEATURES                                                          DESCRIPTION

Vcc operation voltage : 2.4V ~ 3.6V                             The BS62LV1023 is a high performance, very low power CMOS
                                                                  Static Random Access Memory organized as 131,072 words by 8 bits
Very low power consumption :                                    and operates from a wide range of 2.4V to 3.6V supply voltage.
                                                                  Advanced CMOS technology and circuit techniques provide both high
Vcc = 3.0V C-grade : 20mA (Max.) operating current                speed and low power features with a typical CMOS standby current of
                                                                  0.02uA and maximum access time of 70ns in 3V operation.
              I- grade : 25mA (Max.) operating current            Easy memory expansion is provided by an active LOW chip
                                                                  enable (CE1), an active HIGH chip enable (CE2), and active LOW
              0.02uA (Typ.) CMOS standby current                  output enable (OE) and three-state output drivers.
                                                                  The BS62LV1023 has an automatic power down feature, reducing the
High speed access time :                                        power consumption significantly when chip is deselected.
                                                                  The BS62LV1023 is available in DICE form, JEDEC standard 32 pin
-70  70ns (Max.) at Vcc = 3.0V                                    450mil Plastic SOP, 300mil Plastic SOJ, 600mil Plastic DIP,
                                                                  8mmx13.4mm STSOP and 8mmx20mm TSOP.
Automatic power down when chip is deselected

Three state outputs and TTL compatible

Fully static operation

Data retention supply voltage as low as 1.5V

Easy expansion with CE2, CE1, and OE options

PRODUCT FAMILY

                                                                   SPEED     POWER DISSIPATION
                                                                      (ns)
PRODUCT                         OPERATING              Vcc                   STANDBY                          Operating      PKG TYPE
  FAMILY                      TEMPERATURE            RANGE        Vcc= 3.0V
                                                                       70    (ICCSB1, Max)                      (ICC, Max)  SOP-32
                                                                                                                            TSOP -32
                                                                       70    Vcc=3.0V                         Vcc=3.0V      STSOP -32
                                                                                                                            PDIP-32
BS62LV1023SC                  +0 O C to +70 O C      2.4V ~ 3.6V             1.0uA                             20mA         SOJ-32
BS62LV1023TC                  -40 O C to +85 O C     2.4V ~ 3.6V                                                            DICE
BS62LV1023STC                                                                1.5uA                             25mA         SOP-32
BS62LV1023PC                                                                                                                TSOP -32
BS62LV1023JC                                                                                                                STSOP -32
BS62LV1023DC                                                                                                                PDIP-32
BS62LV1023SI                                                                                                                SOJ-32
BS62LV1023TI                                                                                                                DICE
BS62LV1023STI
BS62LV1023PI
BS62LV1023JI
BS62LV1023DI

PIN CONFIGURATIONS                                                BLOCK DIAGRAM

       NC                1                 32  VCC
      A16                                      A15
      A14                 2                 31  CE2                    A6
      A12                                       WE                     A7
                          3                 30  A13                  A12
        A7                                      A8                   A14
        A6                4                 29  A9                   A16
        A5                                      A11                  A15
        A4                5                 28  OE                   A13     Address                                        Memory Array
        A3                                      A10                    A8                         20                          1024 x 1024
        A2                6                 27  CE1                    A9                              Row     1024
        A1                                      DQ7                  A11       Input                  Decoder
        A0                7 BS62LV1023SC 26     DQ6
     DQ0                                        DQ5                  DQ0      Buffer
     DQ1                  8 BS62LV1023SI 25     DQ4                  DQ1
     DQ2                                        DQ3                  DQ2
     GND                  9 BS62LV1023PC 24                          DQ3
                              BS62LV1023PI                           DQ4
                          10  BS62LV1023JC  23                       DQ5
                          11  BS62LV1023JI  22                       DQ6
                                                                     DQ7
                          12                21
                                                                     CE2
                          13                20                       CE1                                                    1024
                                                                      WE
                          14                19                         OE     8                       Data                  Column I/O
                                                                     Vdd     8                        Input
                          15                18                       Gnd     Control                  Buffer   8

                          16                17                                                        Data                            Write Driver
                                                                                                      Output                          Sense Amp
      A11 1                                     32 OE                                                 Buffer      8
       A9 2                                     31 A10
       A8 3                                     30 CE1                                                                                              128
                                                29 DQ7
      A13 4                                     28 DQ6                                                                      Column Decoder
      WE 5                                      27 DQ5
     CE2 6                    BS62LV1023TC      26 DQ4                                                                      14
      A15 7                   BS62LV1023STC     25 DQ3
     VCC 8                    BS62LV1023TI      24 GND                                                                      Address Input Buffer
       NC 9                   BS62LV1023STI     23 DQ2
      A16 10                                    22 DQ1
      A14 11                                    21 DQ0                                                                      A5 A4 A3 A2 A1 A0 A10
      A12 12                                    20 A0
       A7 13                                    19 A1
       A6 14                                    18 A2
       A5 15                                    17 A3
       A4 16

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R0201-BS62LV1023                                                  1                                                         Revision 2.2
                                                                                                                            April 2001
   BSI                                                                           BS62LV1023

PIN DESCRIPTIONS                                                                 Function
                 Name
                                               These 17 address inputs select one of the 131,072 x 8-bit words in the RAM
A0-A16 Address Input
CE1 Chip Enable 1 Input                        CE1 is active LOW and CE2 is active HIGH. Both chip enables must be active when
CE2 Chip Enable 2 Input                        data read from or write to the device. If either chip enable is not active, the device is
                                               deselected and is in a standby power mode. The DQ pins will be in the high
WE Write Enable Input                          impedance state when the device is deselected.
                                               The write enable input is active LOW and controls read and write operations. With the
OE Output Enable Input                         chip selected, when WE is HIGH and OE is LOW, output data will be present on the
                                               DQ pins; when WE is LOW, the data present on the DQ pins will be written into the
DQ0-DQ7 Data Input/Output                      selected memory location.
Ports                                          The output enable input is active LOW. If the output enable is active while the chip is
Vcc                                            selected and the write enable is inactive, data will be present on the DQ pins and they
Gnd                                            will be enabled. The DQ pins will be in the high impedance state when OE is inactive.
                                               These 8 bi-directional ports are used to read data from or write data into the RAM.

                                               Power Supply

                                               Ground

TRUTH TABLE

    MODE          WE                      CE1       CE2     OE          I/O OPERATION         Vcc CURRENT

Not selected      X                       H         X       X                  High Z             ICCSB, I CCSB1

(Power Down)      X                       X         L       X                  High Z                   ICC
                                                                                D OUT                   ICC
Output Disabled   H                       L         H       H                     D IN                  ICC

    Read          H                       L         H       L

    Write         L                       L         H       X

ABSOLUTE MAXIMUM RATINGS(1)                                             OPERATING RANGE

SYMBOL                PARAMETER                RATING       UNITS        RANGE          AMBIENT                              Vcc
V TERM                                                                              TEMPERATURE
T BIAS            Terminal Voltage with           -0.5 to       V       Commercial                                       2.4V ~ 3.6V
                  Respect to GND                 Vcc+0.5       OC                     0 O C to +70 O C                   2.4V ~ 3.6V
                                                               OC
                  Temperature Under Bias       -40 to +125      W       Industrial  -40 O C to +85 O C
                                                               mA
T STG             Storage Temperature          -60 to +150

PT                Power Dissipation            1.0

I OUT             DC Output Current            20                        CAPACITANCE (1) (TA = 25oC, f = 1.0 MHz)

1. Stresses greater than those listed under ABSOLUTE MAXIMUM            SYMBOL  PARAMETER     CONDITIONS                 MAX.  UNIT
   RATINGS may cause permanent damage to the device. This is a             CIN                   VIN=0V                    6    pF
   stress rating only and functional operation of the device at these     CDQ   Input           VI/O=0V                    8    pF
   or any other conditions above those indicated in the operational             Capacitance
   sections of this specification is not implied. Exposure to absolute          Input/Output
   maximum rating conditions for extended periods may affect                    Capacitance
   reliability.
                                                                        1. This parameter is guaranteed and not tested.

R0201-BS62LV1023                                            2                                                            Revision 2.2
                                                                                                                         April 2001
          BSI                                                                                              BS62LV1023

DC ELECTRICAL CHARACTERISTICS ( TA = 0oC to + 70oC )

PARAMETER              PARAMETER                       TEST CONDITIONS                              MIN. TYP. (1) MAX.         UNITS
     NAME
          VIL     Guaranteed Input Low                                             Vcc=3.0V      -0.5            --       0.8  V
                  Voltage(2)
          VIH     Guaranteed Input High                                            Vcc=3.0V      2.0             --  Vcc+0.2   V
          IIL     Voltage(2)
                                                Vcc = Max, VIN = 0V to Vcc                          --           --       1    uA
                  Input Leakage Current

     IOL          Output Leakage Current        Vcc = Max, CE1= VIH, CE2= VIL, or                   --           --       1    uA
                                                OE = VIH, VI/O = 0V to Vcc

     VOL          Output Low Voltage            Vcc = Max, IOL = 2mA               Vcc=3.0V         --           --       0.4  V

     VOH          Output High Voltage           Vcc = Min, IOH = -1mA              Vcc=3.0V      2.4             --       --   V

     ICC          Operating Power Supply CE1 = VIL, or CE2 = VIH,                  Vcc=3.0V         --           --       20   mA

                  Current                       IDQ = 0mA, F = Fmax(3)

     ICCSB        Standby Current-TTL           CE1 = VIH, or CE2 = VIL,           Vcc=3.0V         --           --       1    mA
                                                IDQ = 0mA, F = Fmax(3)

     ICCSB1       Standby Current-CMOS          CE1Vcc-0.2V, CE20.2V,              Vcc=3.0V         --         0.02       1.0  uA
                                                VINVcc-0.2V or VIN0.2V

1. Typical characteristics are at TA = 25oC.
2. These are absolute values with respect to device ground and all overshoots due to system or tester notice are included.
3. Fmax = 1/tRC .

DATA RETENTION CHARACTERISTICS ( TA = 0oC to + 70oC )

SYMBOL            PARAMETER                                    TEST CONDITIONS               MIN. TYP. (1) MAX.                UNITS
                                                       CE1  Vcc - 0.2V, CE2  0.2V,                                                 V
VDR               Vcc for Data Retention               VIN  Vcc - 0.2V or VIN  0.2V          1.5           --        --
                                                       CE1  Vcc - 0.2V, CE2  0.2V,                                                uA
ICCDR             Data Retention Current               VIN  Vcc - 0.2V or VIN  0.2V          --            0.02      0.3          ns
                                                                                                                                  ns
tCDR              Chip Deselect to Data                See Retention Waveform                0             --        --
                  Retention Time

     tR           Operation Recovery Time                                                    TRC (2)       --        --

1. Vcc = 1.5V, TA = + 25OC
2. tRC = Read Cycle Time

LOW VCC DATA RETENTION WAVEFORM (1) ( CE1 Controlled )

Vcc                                              Vcc   Data Retention Mode                   Vcc
CE1                                                          VDR  1.5V
                                              t CDR                                             tR
                                                        CE1  Vcc - 0.2V
                                           VIH                                                       VIH

LOW VCC DATA RETENTION WAVEFORM (2) ( CE2 Controlled )

                                                       Data Retention Mode

Vcc                                              Vcc      VDR  1.5V                          Vcc

                                                t CDR                                           tR

CE2                                        VIL         CE2  0.2V                                      VIL

R0201-BS62LV1023                                       3                                                                       Revision 2.2
                                                                                                                               April 2001
                 BSI                                                                                               BS62LV1023

AC TEST CONDITIONS                                                                             KEY TO SWITCHING WAVEFORMS

Input Pulse Levels                      Vcc/0V                                                 WAVEFORM        INPUTS           OUTPUTS
Input Rise and Fall Times               5ns
Input and Output                                                                                               MUST BE          MUST BE
Timing Reference Level                  0.5Vcc                                                                 STEADY           STEADY

AC TEST LOADS AND WAVEFORMS                                                                                   MAY CHANGE       WILL BE
                                                                                                               FROM H TO L      CHANGE
                 1269                                             1269                                                          FROM H TO L
                                                                                                               MAY CHANGE
      3.3V                                   3.3V                                                              FROM L TO H      WILL BE
OUTPUT                                  OUTPUT                                                                                  CHANGE
                                                                                                                     ,          FROM L TO H
INCLUDING        100PF                          INCLUDING         5PF                                          DON T CARE:
JIG AND                   1404                  JIG AND                    1404                                ANY CHANGE       CHANGE :
SCOPE                                           SCOPE                                                          PERMITTED        STATE
                                                                                                               DOES NOT         UNKNOWN
                                                                                                               APPLY
                                                                                                                                CENTER
                 FIGURE 1A                                        FIGURE 1B                                                     LINE IS HIGH
                                                                                                                                IMPEDANCE
                                                                                                                                "OFF "STATE

                                      THEVENIN EQUIVALENT
                                               667

            OUTPUT                                         1.73V

                                      ALL INPUT PULSES

            Vcc   10%                 90% 90%            10%
            GND
                                                         5ns
                                       

                                      FIGURE 2

AC ELECTRICAL CHARACTERISTICS ( TA = 0oC to + 70oC, Vcc=3.0V )

            READ CYCLE                PARAMETER                          DESCRIPTION                        BS62LV1023-70       UNIT
                                           NAME                                                            MIN. TYP. MAX.
                      JEDEC                                                                                                      ns
                  PARAMETER                t               Read Cycle Time                                 70  --           --   ns
                                                  RC       Address Access Time                                                   ns
                       NAME                                Chip Select Access Time                         --  --  70            ns
                                           tAA             Chip Select Access Time                                               ns
                    t                      tACS1           Output Enable to Output Valid            (CE1)  --  --  70            ns
                               AVAX        tACS2           Chip Select to Output Low Z              (CE2)                        ns
                                           tOE             Chip Select to Output Low Z                     --  --  70            ns
                    tAVQV                  tCLZ1           Output Enable to Output in Low Z         (CE1)                        ns
                    t E1LQV                tCLZ2           Chip Deselect to Output in High Z        (CE2)  --  --  50
                    t E2HOV                t               Chip Deselect to Output in High Z                                     ns
                    tGLQV                                  Output Disable to Output in High Z       (CE1)  10  --           --   ns
                    t E1LQX                       OLZ                                               (CE2)
                    t E2HOX                                                                                10  --           --
                    t                      tCHZ1
                                           t                                                               10  --           --
                               GLQX
                                                   CHZ2                                                    0   --  40
                    t E1HQZ
                    t                      t                                                               0       40
                                                  OHZ
                               E2HQZ                                                                       0   --  35
                                           t
                    t                             OH       Output Disable to Output Address Change         10  --           --
                               GHQZ

                    t
                               AXOX

R0201-BS62LV1023                                                                  4                                             Revision 2.2
                                                                                                                                April 2001
BSI                                                                                          BS62LV1023

SWITCHING WAVEFORMS (READ CYCLE)                                                                t OH

READ CYCLE1 (1,2,4)

                                                                            t RC

ADDRESS                      t AA
D OUT
                       t OH

READ CYCLE2 (1,3,4)         t ACS1                                                                      (5)

              CE1           t ACS2                                                           t t CHZ1, CHZ2

              CE2           (5)                                                                     t OH
              D OUT                                                                            t (5)
                       t CLZ
READ CYCLE3 (1,4)                                                                                   OHZ
                                                  t RC
              ADDRESS                                                                          t (1,5)
                                       t AA                                                           CHZ1
              OE                                                                                     (2,5)
                                                t OE
              CE1                       t OLZ                                                  t CHZ2
                                     t ACS1
              CE2
              D OUT                           (5)

                              t CLZ1
                                   t ACS2

                                              (5)

                              t CLZ2

NOTES:
1. WE is high in read Cycle.

2. Device is continuously selected when CE1 = VIL and CE2= VIH.
3. Address valid prior to or coincident with CE1 transition low and/or CE2 transition high.

4. OE = VIL .
5. Transition is measured 500mV from steady state with CL = 5pF as shown in Figure 1B.

   The parameter is guaranteed but not 100% tested.

R0201-BS62LV1023                   5                                                                         Revision 2.2
                                                                                                             April 2001
BSI                                                                                                                   BS62LV1023

AC ELECTRICAL CHARACTERISTICS ( TA = 0oC to + 70oC, Vcc=3.0V )

WRITE CYCLE

    JEDEC                   PARAMETER                     DESCRIPTION                                BS62LV1023-70        UNIT
PARAMETER                        NAME  Write Cycle Time                                             MIN. TYP. MAX.
                                                                                                                           ns
     NAME                        tWC                                                                70            --  --   ns
                                                                                                                           ns
   tAVAX                                                                                                                   ns
                                                                                                                           ns
t                           t          Chip Select to End of Write                                  70            --  --   ns
   E1LWH                     CW                                                                                            ns
                                                                                                                           ns
tAVWL                       tAS        Address Set up Time                                          0             --  --   ns
                                                                                                                           ns
t                           t          Address Valid to End of Write                                70            --  --   ns
AVWH                        AW                                                                                            ns

tWLWH                       tWP        Write Pulse Width                                            50            --  --

tWHAX                       tWR1       Write Recovery Time                 (CE1 , WE)               0             --  --

t                           t          Write Recovery Time                                    (CE2) 0             --  --
E2LAX                       WR2

tWLOZ                       tWHZ       Write to Output in High Z                                    0             --  30

t                           t          Data to Write Time Overlap                                   30            --  --
DVWH                        DW

t                           t          Data Hold from Write Time                                    0             --  --
WHDX                        DH

t                           t          Output Disable to Output in High Z                           0             --  30
GHOZ                        OHZ

t                           t          End of Write to Output Active                                5             --  --
WHQX                        OW

       WRITE CYCLE1 (1)                                                 t WC                                 (3)

                   ADDRESS                                                              (11)            t WR1
                   OE
                   CE1                                                  t CW
                   CE2
                   WE                                     (5)
                   D OUT
                                                          (5)                   (11)                    t WR2
                   D IN
R0201-BS62LV1023                                             t AW      t CW                                     (3)

                                       t AS                            t WP                             t DH

                                       (4,10)                                  (2)

                                        t OHZ

                                                                                              t DW

                                                                  6                                                       Revision 2.2
                                                                                                                          April 2001
   BSI                                                                                        BS62LV1023

WRITE CYCLE2 (1,6)                         t WC

              ADDRESS                                              (11)
              CE1
              CE2                           t CW
              WE
              D OUT          (5)
              D IN
                             (5)                (11)                           t WR2
                                                                                         (3)
                                 t AW    t CW
                                                                                                     t DH
                                 (4,10)  t WP

                              t WHZ              (2)

                       t AS

                                                                                                     (7)   (8)

                                                                         t DW

                                                                               t DH           (8,9)

NOTES:
1. WE must be high during address transitions.
2. The internal write time of the memory is defined by the overlap of CE1 and CE2 active and WE low.

   All signals must be active to initiate a write and any one signal can terminate a write by going
   inactive. The data input setup and hold timing should be referenced to the second transition edge
   of the signal that terminates the write.
3. TWR is measured from the earlier of CE1 or WE going high or CE2 going low at the end of write
   cycle.
4. During this period, DQ pins are in the output state so that the input signals of opposite phase to the
   outputs must not be applied.
5. If the CE1 low transition or the CE2 high transition occurs simultaneously with the WE low
   transitions or after the WE transition, output remain in a high impedance state.

6. OE is continuously low (OE = VIL ).

7. DOUT is the same phase of write data of this write cycle.

8. DOUT is the read data of next address.
9. If CE1 is low and CE2 is high during this period, DQ pins are in the output state. Then the data input

   signals of opposite phase to the outputs must not be applied to them.

10. Transition is measured 500mV from steady state with CL = 5pF as shown in Figure 1B. The

     parameter is guaranteed but not 100% tested.

11. TCW is measured from the later of CE1 going low or CE2 going high to the end of write.

R0201-BS62LV1023             7                                                                             Revision 2.2
                                                                                                           April 2001
   BSI                                                           BS62LV1023

ORDERING INFORMATION                                     SPEED
                                                          70: 70ns
            BS62LV1023 X X  Y Y                           GRADE
                                                          C: +0oC ~ +70oC
PACKAGE DIMENSIONS                                       I: -40oC ~ +85oC
                                                          PACKAGE
                                                          J: SOJ
                                                          S: SOP
                                                          P: PDIP
                                                          T: TSOP (8mm x 20mm)
                                                          ST: Small TSOP (8mm x 13.4mm)
                                                          D: DICE

                               WITH PLATING  b

                                 c c1

                               BASE METAL    b1

                                             SECTION A-A

                      SOP -32    8                        Revision 2.2
                                                          April 2001
R0201-BS62LV1023
   BSI                              BS62LV1023

PACKAGE DIMENSIONS (continued)

                  STSOP - 32

                  TSOP - 32

R0201-BS62LV1023                 9  Revision 2.2
                                    April 2001
   BSI                               BS62LV1023

PACKAGE DIMENSIONS (continued)

                  PDIP - 32

                  SOJ - 32

R0201-BS62LV1023                 10  Revision 2.2
                                     April 2001
     BSI                                                  BS62LV1023

REVISION HISTORY

Revision Description                       Date           Note

2.2               2001 Data Sheet release  Apr. 15, 2001

R0201-BS62LV1023      11                                        Revision 2.2
                                                                April 2001
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