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BR24A02FVM-WMTR

器件型号:BR24A02FVM-WMTR
器件类别:存储   
厂商名称:ROHM Semiconductor
厂商官网:https://www.rohm.com/
标准:
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器件描述

EEPROM I2C BUS 400KHz 2Kbit 2.5-5.5V

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
ROHM Semiconductor
产品种类:
Product Category:
EEPROM
RoHS:YES
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
MSOP-8
Memory Size:2 kB
Organization:256 x 8
接口类型:
Interface Type:
Serial, I2C
Data Retention:40 Year
Maximum Clock Frequency:400 kHz
Supply Current - Max:2 mA
电源电压-最小:
Supply Voltage - Min:
2.5 V
电源电压-最大:
Supply Voltage - Max:
5.5 V
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 105 C
资格:
Qualification:
AEC-Q100
封装:
Packaging:
Cut Tape
封装:
Packaging:
MouseReel
封装:
Packaging:
Reel
商标:
Brand:
ROHM Semiconductor
工作电源电压:
Operating Supply Voltage:
2.5 V to 5.5 V
产品类型:
Product Type:
EEPROM
工厂包装数量:
Factory Pack Quantity:
3000
子类别:
Subcategory:
Memory & Data Storage
零件号别名:
Part # Aliases:
BR24A02FVM-WM

BR24A02FVM-WMTR器件文档内容

                                                                                                                  Datasheet

Serial EEPROM Series Automotive EEPROM

105℃         Operation I2C BUS EEPROM (2-Wire)

BR24Axxx-WM

(1K 2K 4K 8K 16K 32K 64K)

●General Description

BR24Axxx-WM is a serial EEPROM of I2C BUS interface               method.

●Features                                                               ●Packages       W(Typ.) x D(Typ.) x H(Max.)

  Completely conforming to the world standard I2C BUS.

   All controls available by 2 ports of serial clock

   (SCL) and serial data (SDA)

  Wide temperature range -40℃             to +105℃

  Other devices than EEPROM can be connected to

   the same port, saving microcontroller port                                                         SOP8

  2.5V to 5.5V single power source operation most

   suitable for battery use                                                             5.00mm x 6.20mm x 1.71mm

  Page write mode useful for initial value write at

   factory shipment

  Auto erase and auto end function at data rewrite

  Low current consumption

      At write operation (5V)             : 1.2mA (Typ.) *1

      At read operation (5V)              : 0.2mA (Typ.)                                             SOP- J8

      At standby condition (5V)           : 0.1μA (Typ.)                               4.90mm x 6.00mm x 1.65mm

  Write mistake prevention function

      Write (write protect) function added

      Write mistake prevention function at low voltage

  Data rewrite up to 1,000,000 times(Ta≦25℃)

  Data kept for 40 years(Ta≦25℃)

  Noise filter built in SCL / SDA terminal                                                           MSOP8

  Shipment data all address FFh                                                        2.90mm x 4.00mm x 0.90mm

   *1  BR24A32-WM, BR24A64-WM : 1.5mA

  AEC-Q100 Qualified

●Page write

       Number of Pages                                     8Byte                        16Byte                                32Byte

              Product                        BR24A01A-WM                        BR24A04-WM                        BR24A32-WM

              number                         BR24A02-WM                         BR24A08-WM                        BR24A64-WM

                                                                                BR24A16-WM

●BR24Axxx-WM

   Capacity      Bit format                Type                   Power source voltage          SOP8        SOP-J8                    MSOP8

      1Kbit      128×8          BR24A01A-WM                       2.5V to 5.5V                  ●              ●

      2Kbit      256×8          BR24A02-WM                        2.5V to 5.5V                  ●              ●                      ●

      4Kbit      512×8          BR24A04-WM                        2.5V to 5.5V                  ●              ●

      8Kbit          1K×8       BR24A08-WM                        2.5V to 5.5V                  ●              ●

   16Kbit            2K×8       BR24A16-WM                        2.5V to 5.5V                  ●              ●

   32Kbit            4K×8       BR24A32-WM                        2.5V to 5.5V                  ●

   64Kbit            8K×8       BR24A64-WM                        2.5V to 5.5V                  ●

○Product structure: Silicon monolithic integrated circuit  ○This product is not designed protection against radioactive rays

www.rohm.com                                                                                          TSZ02201-0R1R0G100140-1-2

©2012 ROHM Co., Ltd. All rights reserved.                         1/28
TSZ22111・14・001                                                                                                29.Jan.2018 Rev.003
BR24Axxx-WM (1K 2K 4K 8K 16K 32K 64K)

●Absolute Maximum Ratings (Ta=25℃)

Parameter                    Symbol               Ratings                 Unit                           Remarks

Supply Voltage                  VCC           -0.3 to +6.5                   V

                                              0.45 (SOP8)                       When using at Ta=25℃ or higher 4.5mW to be reduced per 1℃.

Power Dissipation               Pd            0.45 (SOP-J8)                  W  When using at Ta=25℃ or higher 4.5mW to be reduced per 1℃.

                                              0.31 (MSOP8)                      When using at Ta=25℃  or higher 3.1mW  to be reduced per 1℃.

Storage Temperature             Tstg          -65 to +125                    ℃

Operating Temperature           Topr          -40 to +105                    ℃

Terminal Voltage                ‐             -0.3 to VCC+1.0                V

●Memory cell characteristics (VCC=2.5V        to 5.5V)

               Parameter                                   Limits                   Unit  Conditions

                                                  Min.      Typ.     Max

Number of data rewrite times *1               1,000,000        -          -     Times     Ta≦25℃

                                              100,000          -          -               Ta≦105℃

Data hold years *1                                40           -          -     Years     Ta≦25℃

                                                  10           -          -               Ta≦105℃

○Shipment data all address FFh

*1Not 100% TESTED

●Recommended Operating Ratings

Parameter                             Symbol               Ratings                  Unit

Power source voltage                  VCC                2.5 to 5.5                 V

Input voltage                         VIN                  0 to VCC

●Electrical characteristics     (Unless otherwise specified,         Ta=-40℃    to  +105℃, VCC=2.5V to 5.5V)

Parameter                             Symbol               Limits                   Unit                   Conditions

                                                  Min.      Typ.     Max.

“HIGH” input voltage                  VIH     0.7 VCC          -          -         V

“LOW” input voltage                   VIL         -            -     0.3 VCC        V

“LOW” output voltage 1                VOL         -            -     0.4            V     IOL=3.0mA (SDA)

Input leak current                    ILI         -1           -          1         μA    VIN=0V to VCC

Output leak current                   ILO         -1           -          1         μA    VOUT=0V to VCC, (SDA)

                                      ICC1        -            -     2.0 *1         mA    VCC =5.5V,fSCL=400kHz, tWR=5ms,

Current consumption                                                  3.0 *2               Byte write, Page write

                                      ICC2        -            -     0.5            mA    VCC =5.5V,fSCL=400kHz

                                                                                          Random read, current read, sequential             read

Standby current                       ISB         -            -     2.0            μA    VCC =5.5V, SDA・SCL= VCC

                                                                                          A0, A1, A2=GND, WP=GND

*1 BR24A01A/02/04/08/16-WM,     *2 BR24A32/64-WM

www.rohm.com                                                                                          TSZ02201-0R1R0G100140-1-2

© 2012 ROHM Co., Ltd. All rights reserved.                          2/28

TSZ22111・15・001                                                                                               29.Jan.2018 Rev.003
BR24Axxx-WM (1K 2K 4K 8K 16K 32K 64K)

●Operating timing characteristics                         (Unless otherwise specified, Ta=-40℃ to +105℃,                   VCC=2.5V to 5.5V)

                                                                                                FAST-MODE                    STANDARD-MODE

                                 Parameter                                  Symbol             2.5V≦VCC≦5.5V                       2.5V≦VCC≦5.5V                          Unit

                                                                                       Min.          Typ.           Max.     Min.      Typ.         Max.

SCL frequency                                                               fSCL            -          -            400      -              -       100                   kHz

Data clock “HIGH“ time                                                      tHIGH          0.6         -            -        4.0            -       -                     μs

Data clock “LOW“ time                                                       tLOW           1.2         -            -        4.7            -       -                     μs

SDA, SCL rise time *1                                                       tR              -          -            0.3      -              -       1.0                   μs

SDA, SCL fall time *1                                                       tF              -          -            0.3      -              -       0.3                   μs

Start condition hold time                                                   tHD:STA        0.6         -            -        4.0            -       -                     μs

Start condition setup time                                                  tSU:STA        0.6         -            -        4.7            -       -                     μs

Input data hold time                                                        tHD:DAT         0          -            -        0              -       -                     ns

Input data setup time                                                       tSU:DAT    100             -            -        250            -       -                     ns

Output data delay time                                                      tPD            0.1         -            0.9      0.2            -       3.5                   μs

Output data hold time                                                       tDH            0.1         -            -        0.2            -       -                     μs

Stop condition setup time                                                   tSU:STO        0.6         -            -        4.7            -       -                     μs

Bus release time before transfer start                                      tBUF           1.2         -            -        4.7            -       -                     μs

Internal write cycle time                                                   tWR             -          -            5        -              -       5                     ms

Noise removal valid period (SDA, SCL terminal)                              tI              -          -            0.1      -              -       0.1                   μs

WP hold time                                                                tHD:W P         0          -            -        0              -       -                     ns

WP setup time                                                               tSU:W P        0.1         -            -        0.1            -       -                     μs

WP valid time                                                               tHIGH:W P      1.0         -            -        1.0            -       -                     μs

*1 Not 100% tested

●FAST-MODE and STANDARD-MODE

FAST-MODE and STANDARD-MODE are of same operations, and mode is changed. They are distinguished by operating

speeds.     100kHz               operation  is     called  STANDARD-MODE,              and     400kHz  operation       is  called    FAST-MODE.     This                  operating

frequency is the maximum operating frequency, so 100kHz clock may be used in FAST-MODE. At VCC =2.5V to 5.5V,

400kHz, namely, operation is made in FASTMODE. (Operation is made also in STANDARD-MODE.)

●Sync  Data Input / Output Timing

                                      tR           tF     tHIGH

       SCL

                                                                                                SCL

                     tHD:STA              tSU:DAT  tLOW          tHD:DAT

       SDA                                                                                             tSU:STA      tHD:STA           tSU:STO

       ((in入pu力t) )

                     tBUF                          tPD           tDH                            SDA

       SDA                                                                                                                START BIT

       (o(u出tp力ut))                                                                                                                                 STOP BIT

○Input read at the rise edge of SCL

○Data output in sync with the fall of SCL

       Figure 1-(a) Sync data input / output timing                                                        Figure 1-(b)    Start-stop  bit  timing

                                                                                                SCL

       SCL                                                                                             DATA(1)               DATA(n)

                                                                                                SDA    D1       D0  ACK                     ACK

       SDA                                                                                                                                          tWR

                         D0      ACK

                                                   tWR                                          WP                                             スSトtッopプcコoンndデitィioシn ョン

                     Write data

              (n-th address)              Stop condition   Start condition

                                                                                                           tSU:WP                                                         tHD:WP

                     Figure      1-(c)    Write cycle     timing                                    Figure 1-(d) WP timing at write execution

SCL

              DATA(1)                     DATA(n)

SDA      D1          D0          ACK                      ACK

                                      tHIGH:WP                        tWR

WP

○At write execution, in the area from the D0 taken clock rise of the first

       DATA(1), to tWR, set WP=“LOW”.

○By setting WP “HIGH” in the area, write can be cancelled.

       When it is set WP=“HIGH” during tWR, write is forcibly ended, and data of

       address under access is not guaranteed, therefore write it once again.

                     Figure 1-(e) WP timing at write cancel

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●Block Diagram

      *2   A0   1                                                        1Kbit to 64Kbit EEPROM array                                               Vcc

                                                                                                                                                 8

                                           *1

                         7bit                  11bit                                                                      8bit

                         8bit                  12bit

                         9bit                  13bit

                         10bit

      *2   A1            Address                           7bit   11bit   Slave - word                                    Data

                2        decoder                      *1 8bit     12bit   address register                                register               7  WP

                                                           9bit   13bit

                                                           10bit

      *2                                                          START      STOP

           A2   3                                                                                                                                6  SCL

                                                      Control circuit

                                                                                                           ACK

           GND           High voltage                                     Power source                                                              SDA

                4        generating circuit                               voltage detection                                                      5

                   *1  7bit : BR24A01A-WM             10bit : BR24A08-WM                *2  A0=N.C.                       : BR24A04-WM

                       8bit : BR24A02-WM              11bit : BR24A16-WM                     A0, A1=N.C.                  : BR24A08-WM

                       9bit : BR24A04-WM              12bit : BR24A32-WM                     A0, A1= N.C.  A2=Don’t  Use  : BR24A16-WM

                                                      13bit : BR24A64-WM

●Pin  Configuration

                                                                         (TOP VIEW)

                                                      A0   1                                 8  Vcc

                                                                   BR24A01A-W M

                                                      A1   2       BR24A02-W M               7  WP

                                                                   BR24A04-W M

                                                                   BR24A08-W M

                                                      A2           BR24A16-W M                  SCL

                                                           3       BR24A32-W M               6

                                                                   BR24A64-W M

                                                      GND  4                                 5  SDA

●Pin Descriptions

Terminal        Input /                                                                 Function

name            output   BR24A01A-W M                 BR24A02-W M        BR24A04-W M    BR24A08-W M        BR24A16-W M              BR24A32-W M  BR24A64-W M

      A0        Input    Slave address setting                                        Not connected                                 Slave address setting

      A1        Input                      Slave address setting                                Not connected                       Slave address setting

      A2        Input                                 Slave address setting                                Not used                 Slave address setting

GND                -                                               Reference voltage of all input / output, 0V

SDA             Input /                               Slave and word address, Serial data input serial data output

                output

SCL             Input                                                           Serial clock input

      WP        Input                                                        Write protect terminal

      Vcc          -                                                      Connect the power source.

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●Typical Performance Curves

(The following values are Typ. ones.)

         6                                                                    6

         5                                                                    5

         4                                                                    4                                           Ta=105℃

VIH[V]                                                                                                                    Ta=-40℃

         3                         SPEC                              VIL[V]   3                                           Ta=25℃

         2                                         Ta=105℃                    2

                                                   Ta=-40℃

         1                                         Ta=25℃                     1

                                                                                                                          SPEC

         0                                                                    0

              0  1              2  3            4        5  6                      0     1       2     3             4    5         6

                                   Vcc[V]                                                              Vcc[V]

                 Figure 2. H input voltage VIH1,2                                                Figure 3. L input voltageVIL1,2

                                (SCL,SDA,WP)                                                         (SCL,SDA,WP)

         1                                                                    1.2

                                                                                                 SPEC

         0.8                                                                  1.0                EC

                                                                              0.8

         0.6                                                         ILI[μA]

VOL1[V]                            SPEC         Ta=105℃                       0.6

         0.4                                       Ta=25℃

                                                                              0.4

                                                                                                                        Ta=105℃

         0.2                                                                  0.2                                         Ta=25℃

                                                   Ta=-40℃                                                                Ta=-40℃

         0                                                                    0

              0  1              2  3            4        5  6                         0     1    2     3             4    5         6

                                   IOL1[mA]                                                          Vcc[V]

                 Figure  4.  L  output voltage  VOL1-IOL1                             Figure 5.  Input leak current  ILI  (SCL,WP)

                                   (VCC =2.5V)

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●Typical Performance Curves‐Continued

          1.2                                                                    2.5

                            SPEC                                                              [BR24A01A/02/04/08/16-WM]

          1                                                                      2.0

                                                                                              fSCL=400kHz  SPEC

          0.8                                                                                 DATA=AAh

ILO[μA]                                                                ICC1[mA]  1.5

          0.6

                                                                                 1.0

          0.4                                       Ta=105℃

                                                    Ta=25℃                                                            Ta=25℃

                                                    Ta=-40℃                      0.5                                  Ta=105℃

          0.2                                                                                                         Ta=-40℃

          0                                                                           0

               0  1         2               3    4  5         6                          0    1  2         3       4     5     6

                               Vcc[V]                                                                      Vcc[V]

                  Figure 6. Output leak current     ILO(SDA)                          Figure  7. Current consumption at WRITE operation

                                                                                                 ICC1 (fSCL=400kHz)

          3.5                                                                    0.6

                               [BR24A32/64-WM]                                                             SPEC

          3.0                                                                    0.5

                  fSCL=400kHz  SPEC                                                           fSCL=400kHz

          2.5     DATA=AAh                                                                    DATA=AAh

ICC1[mA]                                                                         0.4

          2.0                                                          ICC2[mA]                                       Ta=105℃

                                                                                 0.3

          1.5                                                                                                         Ta=25℃

          1.0                                                                    0.2

                                                    Ta=25℃

          0.5                                       Ta=105℃                      0.1                                  Ta=-40℃

                                                    Ta=-40℃

          0                                                                      0

               0  1         2               3    4  5         6                          0    1  2         3       4     5     6

                               Vcc[V]                                                                      Vcc[V]

               Figure 8. Current consumption at WRITE operation                          Figure 9. Current consumption at READ operation

                            ICC1 (fSCL=400kHz)                                                   ICC2 (fSCL=400kHz)

www.rohm.com                                                                                     TSZ02201-0R1R0G100140-1-2

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TSZ22111・15・001                                                                                               29.Jan.2018 Rev.003
BR24Axxx-WM (1K 2K 4K 8K 16K 32K 64K)

●Typical Performance Curves‐Continued

          2.5                                                                       3.5

                          [BR24A01A/02/04/08/16-WM]                                                            [BR24A32/64-WM]

                                                                                    3.0

          2.0                                                                                  fSCL=100kHz     SPEC

                  fSCL=100kHz     SPEC                                              2.5        DATA=AAh

                  DATA=AAh

ICC1[mA]  1.5                                                             ICC1[mA]  2.0

          1.0                                                                       1.5

                                                        Ta=25℃                      1.0                                         Ta=25℃

          0.5                                           Ta=105℃                                                                 Ta=105℃

                                                        Ta=-40℃                     0.5                                         Ta=-40℃

          0                                                                         0

               0       1  2       3            4        5        6                          0  1  2            3        4       5        6

                                  Vcc[V]                                                                       Vcc[V]

          Figure  10. Current consumption at WRITE operation                                Figure 11. Current consumption at WRITE operation

                          ICC1 (fSCL=100kHz)                                                      ICC1 (fSCL=100kHz)

          0.6                                                                       2.5

                          SPEC                                                                    SPEC

          0.5                                                                       2.0

                  fSCL=100kHz

          0.4     DATA=AAh

ICC2[mA]                                                                  ISB[μA]   1.5

          0.3

                                               Ta=105℃                              1.0

          0.2

                          Ta=25℃

          0.1                                                                       0.5                        Ta=105℃

                                            Ta=-40℃                                                               Ta=-40℃       Ta=25℃

          0                                                                              0

               0       1  2                 3  4        5        6                          0  1          2    3        4       5        6

                                  Vcc[V]                                                                       Vcc[V]

          Figure  12.  Current consumption at READ      operation                                 Figure  13.  Standby current  ISB

                          ICC2 (fSCL=100kHz)

www.rohm.com                                                                                      TSZ02201-0R1R0G100140-1-2

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TSZ22111・15・001                                                                                                   29.Jan.2018 Rev.003
BR24Axxx-WM (1K 2K 4K 8K 16K 32K                                 64K)

●Typical Performance Curves‐Continued

10000                                                                                     5

                                                                                                   SPEC2

1000                        Ta=105℃                                                       4

fSCL[kHz]                   Ta=25℃                                           tHIGH [μs]

                            Ta=-40℃    SPEC1                                              3

           100

                               SPEC2                                                      2

                                                                                                                   Ta=-40℃

                     10                                                                                            Ta=25℃             SPEC1

                                                                                          1                        Ta=105℃

                     1                                                                    0

                         0  1  2       3       4      5          6                           0  1  2       3       4                  5        6

                                       Vcc[V]                                                              Vcc[V]

                            Figure 14. SCL frequency  fSCL                                      Figure 15. Data clock "H" time tHIGH

                     5                                                                    5

                               SPEC2                                                               SPEC2

                     4                                                                    4

           tLOW[μs]  3                                                       tHD:STA[μs]  3

                     2                                                                    2

                            Ta=105℃    SPEC1

                     1         Ta=25℃                                                           Ta=105℃    SPEC1

                            Ta=-40℃                                                       1        Ta=25℃

                                                                                                Ta=-40℃

                     0                                                                    0

                         0  1  2       3       4      5          6                           0  1  2       3       4                  5        6

                                       Vcc[V]                                                              Vcc[V]

                            Figure 16. Data clock "L" time tLOW                                 Figure 17. Start condition hold time  tHD:STA

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BR24Axxx-WM (1K 2K 4K 8K 16K 32K 64K)

●Typical Performance Curves‐Continued

                  6                                                                                   50

                                     SPEC2                                                                               SPEC1, 2

                  5                                                                tHD:DAT(HIGH)[ns]  0

tSU:STA[μs]       4                                                                                                                                Ta=-40℃

                                                                                                      -50                                          Ta=25℃

                                                                                                                                                   Ta=105℃

                  3

                                                                                                      -100

                  2

                           Ta=-40℃                                                                    -150
                           Ta=25℃
                  1
                           Ta=105℃          SPEC1

                  0                                                                                   -200

                     0     1         2      3       4         5        6                                    0       1    2      3               4  5         6

                                           Vcc[V]                                                                           Vcc[V]

                        Figure 18. Start condition setup time tSU:STA                                       Figure  19.  Input data hold time tHD:DAT(HIGH)

                  50                                                                                  300

                                     SPEC1, 2                                                                            SPEC2

                     0                                                             tSU:DAT(HIGH)[ns]  200

tHD:DAT(LOW)[ns]                                                                                                            SPEC1

                  -50                                                                                 100

                                           Ta=105℃

                  -100                              Ta=25℃                                            0

                                                                                                                                                   Ta=105℃

                  -150                                                                                -100                                         Ta=25℃

                                                           Ta=-40℃                                                                                 Ta=-40℃

                  -200                                                                                -200

                        0       1       2      3           4     5        6                                 0       1    2      3               4  5         6

                                            Vcc[V]                                                                          Vcc[V]

                        Figure  20.  Input data hold time     tHD:DAT(LOW)                                  Figure  21.  Input data setup time     tSU:DAT(HIGH)

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●Typical Performance Curves‐Continued

                  300                                                                                   4

                  200                      SPEC2

tSU:DAT(LOW)[ns]                                                                                        3              SPEC2

                                                  SPEC1                                       tPD0[μs]

                  100

                                                                                                        2

                            0                        Ta=105℃                                                       Ta=105℃

                                                                                                                   Ta=25℃

                                                              Ta=-40℃                                   1          Ta=-40℃       SPEC1

                  -100                     Ta=25℃                                                               SPEC2

                                                                                                                SPEC1

                  -200                                                                                  0

                               0     1     2       3       4            5        6                         0    1      2      3     4      5                   6

                                                  Vcc[V]                                                                    Vcc[V]

                                  Figure 22. Input data setup time tSU:DAT(LOW)                                 Figure 23. Output data delay time tPD0

                               4                                                                        5

                                                                                                                       SPEC2

                               3              SPEC2                                                     4

                  tPD1[μs]                                                                    tBUF[μs]  3

                               2

                                     Ta=-40℃                                                            2

                                     Ta=25℃                                                                     Ta=-40℃

                               1     Ta=105℃       SPEC1                                                        Ta=25℃      SPEC1

                                        SPEC2                                                           1       Ta=105℃

                                        SPEC1

                               0                                                                        0

                                  0     1      2      3       4            5        6                      0    1      2      3     4   5                   6

                                                   Vcc[V]                                                                   Vcc[V]

                                     Figure 24. Output data delay time     tPD1                         Figure  25. Bus release time before transfer start  tBUF

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●Typical Performance Curves‐Continued

               6                                                                               0.6

                                   SPEC1, 2                                                    0.5

               5

                                                              Ta=25℃

               4                      Ta=-40℃                                   tI(SCL H)[μs]  0.4                     Ta=-40℃

tWR[ms]        3                                                                               0.3     Ta=25℃

                                             Ta=105℃                                                           Ta=105℃

               2                                                                               0.2

                                                                                                          SPEC1, 2

               1                                                                               0.1

               0                                                                               0

                    0  1           2  3       4               5       6                             0  1  2    3       4        5                     6

                                      Vcc[V]                                                                   Vcc[V]

                       Figure 26.  Internal write cycle time  tWR                                   Figure 27. Noise removal valid time tI(SCL  H)

               0.6                                                                             0.6

               0.5                                                                             0.5

tI(SCL L)[μs]  0.4                                                              tI(SDA H)[μs]  0.4

               0.3                                                                             0.3     Ta=25℃                Ta=-40℃

                                             Ta=-40℃

               0.2     Ta=25℃                                                                  0.2                  Ta=105℃

               0.1                           Ta=105℃                                                      SPEC1, 2

                                      SPEC1                                                    0.1

               0                                                                               0

                    0  1           2  3       4               5       6                             0  1  2    3       4        5                     6

                                      Vcc[V]                                                                   Vcc[V]

                       Figure 28. Noise removal valid time tI(SCL L)                                   Figure 29. Noise removal valid time tI(SDA H)

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●Typical Performance Curves‐Continued

               0.6                                                                       0.2

               0.5                                                                                   SPEC1, 2

                                                                             tSU:WP[μs]  0

tI(SDA L)[μs]  0.4

                                                 Ta=-40℃

               0.3                                                                       -0.2

                       Ta=25℃               Ta=105℃                                                               Ta=105℃

               0.2                                                                                   Ta=25℃

                          SPEC1                                                          -0.4

               0.1                                                                                                Ta=-40℃

               0                                                                         -0.6

                    0  1       2  3              4     5           6                           0  1  2         3  4         5       6

                                  Vcc[V]                                                                Vcc[V]

                    Figure 30. Noise removal valid time tI(SDA L)                                 Figure 31. WP setup time  tSU:WP

               1.2

               1

tHIGH:WP[μs]              SPEC1, 2

               0.8

               0.6

               0.4

                                                       Ta=-40℃
                                                       Ta=25℃
               0.2                                     Ta=105℃

               0

                    0  1       2     3              4     5           6

                                  Vcc[V]

                       Figure 32. WP valid time     tHIGH:WP

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●I2C BUS Communication

○I2C BUS data communication

I2C BUS data communication starts by start condition input, and ends by stop condition input. Data is always 8bit long, and

acknowledge is always required after each byte. I2C BUS carries out data transmission with plural devices connected by

2 communication lines of serial data (SDA) and serial clock (SCL).

Among devices, there are “master” that generates clock and control communication start and end, and “slave” that is

controlled by address peculiar to devices. EEPROM becomes “slave”. And the device that outputs data to bus during

data communication is called “transmitter”, and the device that receives data is called “receiver”.

                        SDA

                        SCL                    1-7      8    9             1-7      8  9       1-7        8       9

                                    S                                                                                  P

                                    START      ADDRESS  R/W  ACK           DATA        ACK     DATA               ACK  STOP

                                    condition                                                                          condition

                                                            Figure 33. Data transfer timing

○Start condition (Start bit recognition)

・Before executing each command, start condition (start bit) where SDA goes from 'HIGH' down to 'LOW' when SCL

is            'HIGH' is necessary.

・This IC always detects whether SDA and SCL are in start condition (start bit) or not, therefore, unless this confdition

is satisfied, any command is executed.

○Stop condition (stop bit recongnition)

・Each command can be ended by SDA rising from 'LOW' to 'HIGH' when stop condition (stop bit), namely, SCL is 'HIGH'

○Acknowledge (ACK) signal

・This acknowledge (ACK) signal is a software rule to show whether data transfer has been made normally or not. In

master and slave, the device (μ-COM at slave address input of write command, read command, and this IC at data

output of readcommand) at the transmitter (sending) side releases the bus after output of 8bit data.

・The device (this IC at slave address input of write command, read command, and μ-COM at data output of read

command) at the receiver (receiving) side sets SDA 'LOW' during 9 clock cycles, and outputs acknowledge signal (ACK

signal) showing that it has received the 8bit data.

・This IC, after recognizing start condition and slave address (8bit), outputs acknowledge signal (ACK signal) 'LOW'.

・Each write operation outputs acknowledge signal (ACK signal) 'LOW', at receiving 8bit data (word address and write

data).

・Each read operation outputs 8bit data (read data), and detects acknowledge signal (ACK signal) 'LOW'.

・When acknowledge signal (ACK signal) is detected, and stop condition is not sent from the master (μ-COM) side, this

IC continues data output. When acknowledge signal (ACK signal) is not detected, this IC stops data transfer, and

recognizes stop condition (stop bit), and ends read operation. And this IC gets in status.

○Device addressing

・Output slave address after start condition from master.

・The significant 4 bits of slave address are used for recognizing a device type. The device code of this IC is fixed to '1010'.

・Next slave addresses (A2 A1 A0 --- device address) are for selecting devices, and plural ones can be used on a same

bus according to the number of device addresses.

・The most insignificant bit (R/W --- READ / WRITE) of slave address is used for designating write or read operation, and is

as shown below.

              Setting R / W to 0 ------- write (setting 0 to word address setting of random read)

              Setting R / W to 1 ------- read

        Type                                Slave address                           Maximum number of                  A0          11                81  Vcc

                                                                                       connected buses                                 BR24A01A-W M

BR24A01A-W M        1   0    1      0          A2       A1   A0            ―                8

                                                                           R/W                                         A1          21  BR24A02-W M

BR24A02-W M         1   0    1      0          A2       A1   A0            ―                8                                                        71  WP

                                                                           R/W                                                         BR24A04-W M

BR24A04-W M         1   0    1      0          A2       A1   PS            ―                4                                          BR24A08-W M

                                                                           R/W                                         A2          31                61  SCL

BR24A08-W M         1   0    1      0          A2       P1   P0            ―                2                                          BR24A16-W M

                                                                           R/W                                                         BR24A32-W M

BR24A16-W M         1   0    1      0          P2       P1   P0            ―                1

                                                                           R/W                                         GND         41  BR24A64-W M   51  SDA

BR24A32-W M         1   0    1      0          A2       A1   A0            ―                8

                                                                           R/W                                                                           A

BR24A64-W M         1   0    1      0          A2       A1   A0            ―                8

                                                                           R/W

PS, P0 to P2 are page select bits.

Note)         Up to 4 units BR24A04-WM, up to 2 units of BR24A08-W         M, and one unit of BR24A16-WM     can  be   connected.

              Device address is set by 'H' and 'L' of each pin of A0, A1,  and A2.

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TSZ22111・15・001                                                                                                                        29.Jan.2018 Rev.003
BR24Axxx-WM (1K 2K 4K 8K 16K 32K 64K)

●Write Command

○Write cycle

・Arbitrary data is written to EEPROM. When to write only 1 byte, byte write is normally used, and when to write continuous

data of 2 bytes or more, simultaneous write is possible by page write cycle. The maximum number of write bytes is

specified per device of each capacity. Up to 32 arbitrary bytes can be written. (In the case of BR24A32 / A64-WM)

      S                                 W

      T                                 R                                                                         S

      A                                    I                                                                      T

      R                    SLAVE        T                            WORD                     DATA                O

      T                 ADDRESS         E                            ADDRESS                                      P

SDA

LINE        1     0     1  0 A2 A1 A0                     WA                  WA     D7                 D0

                                                          7                   0                                                               *1 As for WA7, BR24A01A-WM becomes Don’t care.

                                        R           A     *1                      A                           A

                           Note)        /           C                             C                           C

                                        W           K                             K                           K

      Figure 34. Byte write cycle                                            (BR24A01A/02/04/08/16-WM)

         S                                 W

         T                                 R                                                                                               S

         A                                    I                                                                                            T

         R                 SLAVE           T                      1st WORD                    2nd WORD                   DATA              O

         T              ADDRESS            E                      ADDRESS                     ADDRESS                                      P

SDA

LINE          1   0     1  0 A2 A1 A0                             *  WAWA                                  WA     D7                D0

                                                          *   *      12  11                                0

                                        R           A                             A                            A                        A     *1  As  for  WA12, BR24A32-WM becomes Don’t  care.

                           Note)           /        C                *1           C                            C                        C

                                        W           K                             K                            K                        K

      Figure 35. Byte write cycle                                            (BR24A32/64-WM)

         S                                    W

         T                                    R                                                                                         S

         A                                       I                                                                                      T

         R                 SLAVE                 T                   WORD                 DATA(n)                    DATA(n+15) *2      O

         T           ADDRESS                     E                ADDRESS(n)                                                            P

SDA                                                       WA                 WA

LINE           1     0  1  0 A2A1A0                       7                   0      D7                D0                      D0             *1  As  for  WA7, BR24A01A-WM becomes Don’t  care.

               0        0                  RA                                     A                        A                        A         *2  As  for  BR24A01A/02-WM become (n+7).

                        Note)              /        C *1                          C                        C                        C

                                        WK                                        K                        K                        K

      Figure 36. Page write cycle                                            (BR24A01A/02/04/08/16-WM)

      S                           W

      T                           R                                                                                                        S

      A                           I                                                                                                        T

      R           SLAVE           T                 1st WORD                  2nd WORD               DATA(n)             DATA(n+31)        O

      T        ADDRESS            E              ADDRESS(n)                   ADDRESS(n)                                                   P

SDA

LINE     1    0   1  0 A2A1A0                             WA WA                           WA     D7              D0                 D0

                                        *        *     *  12  11                          0                                                   *1  As  for  WA12, BR24A32-WM becomes Don’t  care.

         0        0               RA                                     A                    A                      A                  A

                        Note)     /  C                    *1             C                    C                      C                  C

                                  WK                                     K                    K                      K                  K

      Figure 37. Page write cycle                                            (BR24A32/64-WM)

・Data is written to the address designated by word address (n-th address)

・By issuing stop bit after 8bit data input, write to memory cell inside starts.

・When internal write is started, command is not accepted for tWR (5ms at maximum).

・By page write cycle, the following can be written in bulk : Up to 8 bytes ( BR24A01A-WM, BR24A02-WM)

                                                                                                           : Up to 16bytes (BR24A04-WM, BR24A08-WM,BR24A16-WM)

                                                                                                           : Up to 32bytes (BR24A32-WM, BR24A64-WM

And when data of the maximum bytes or higher is sent, data from the first byte is overwritten.

(Refer to "Internal address increment" in Page 15.)

・As for page write cycle of BR24A01A-WM and BR24A02-WM, after the significant 5 bits (4 significant bits in

BR24A01A-WM) of word address are designated arbitrarily, and as for page write command of BR24A04-WM,

BR24A08-WM, and BR24A16-WM, after page select bit (PS) of slave address is designated arbitrarily, by continuing data

input of 2 bytes or more, the address of insignificant 4 bits (insignificant 3 bit in BR24A01A-WM, and BR24A02-WM) is

incremented internally, and data up to 16 bytes (up to 8 bytes in BR24A01A-WM and BR24A02-WM) can be written.

・As for page write cycle of BR24A32-WM and BR24A64-WM, after the significant 7 bits (in the case of BR24A32-WM) of

word address, or the significant 8 bits (in the case of BR24A64-WM) of word address are designated arbitrarily, by continuing data

input of 2 byte or more, the address of insignificant 5 bits is incremented internally, and data up to 32 bytes can be written.

Note)                                                        *1 *2 *3                                             *1    In BR24A16-WM, A2 becomes P2.

                           1      0     1           0 A2A1A0                                                      *2    In BR24A08-WM, BR24A16-WM, A1 become P1.

                                                                                                                  *3    In BR24A04-WM, A0 becomes PS, and in

                           0            0                                                                               BR24A08-WM and

                                                                                                                        BR24A16-WM, A0 becomes P0.

                               Figure 38. Difference of slave address of each

                                        type

www.rohm.com                                                                                                                                               TSZ02201-0R1R0G100140-1-2

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TSZ22111・15・001                                                                                                                                               29.Jan.2018 Rev.003
BR24Axxx-WM (1K 2K 4K 8K 16K 32K 64K)

○Notes  on write cycle continuous input

                                                                                                                                At STOP (stop bit),

                                                                                                                                write starts.

              S                        W                                                                                     S    S

              T                        R                                                                                     T    T

              A        SLAVE           I         WORD                                                  DATA(n+7)**23         O    A

              R     ADDRESS            T         ADDRESS(n)                 DATA(n)                                          P    R

              T                        E                                                                                          T

SDA                                          *1              WA

LINE             1  0  1  0 A2A1A0           WA              0          D7                   D0                       D0             1         0  10

                                             7

                 0     0            R  A                         A                               A                        A          00 00

                       Note)        /  C                         C                               C                        C       Next command

                                    W     K                      K                               K                        K

                                                    Figure 39.              Page write cycle                                      tWR(maximum : 5ms)

                                                                                                                                  Command is not accepted for this period.

                                                                                                       *1         BR24A01A-WM becomes Don’t care.

                                                                                                       *2         BR24A04-WM, BR24A08-W, and BR24A16-WM become              (n+15).

Note)                                                                                                  *3         BR24A32-WM and BR24A64-WM become (n+31).

                                       *1 *2 *3                                                        *1         In BR24A16-WM, A2 becomes P2.

                    1     0   1  0 A2A1A0                                                              *2         In BR24A08-WM, BR24A16-WM, A1 become P1.

                    0         0                                                                        *3         In BR24A04-WM, A0 becomes PS, and in

                                                                                                                  BR24A08-WM and in BR24A16-WM, A0 becomes P0.

Figure 40. Difference of each type of slave address

○Notes on page write cycle

List of numbers of page write

              Number of Pages                                               8Byte                                         16Byte                      32Byte

                       Product                               BR24A01A-WM                                             BR24A04-WM                       BR24A32-WM

                       number                                   BR24A02-WM                                           BR24A08-WM                       BR24A64-WM

                                                                                                                     BR24A16-WM

The above numbers are maximum bytes for respective types.

Any bytes below these can be written.

In the case BR24A02-WM, 1 page=8bytes, but the page write cycle write time is 5ms at maximum for 8byte bulk write.

It does not stand 5ms at maximum × 8byte=40ms(Max.).

○Internal address increment

Page write mode (in the case of BR24A02-WM)

                                                 WA7   -----            WA4    WA3               WA2       WA1        WA0

                                                 0     -----                0             0         0             0   0         Increment

                                                 0     -----                0             0         0             0   1

                                                 0     -----                0             0         0             1   0

                                                             ---------         ---------               ---------

                                       06h       0     -----                0             0         1             1   0

                                                 0     -----                0             0         1             1   1

                                                 0     -----                0             0         0             0   0

                                                                            Significant bit is fixed.

                                                                            No digit up

For example, when it is started from address 06h, therefore, increment is made as below,

06h → 07h → 00h → 01h ---, which please note.

*06h・・・06 in hexadecimal, therefore, 00000110 becomes a binary number.

○Write protect (WP) terminal

・Write protect (WP) function

When WP terminal is set VCC (H level), data rewrite of all addresses is prohibited. When it is set GND (L level), data rewrite of

all address is enabled. Be sure to connect this terminal to VCC or GND, or control it to H level or L level. Do not use it open.

At extremely low voltage at power ON / OFF, by setting the WP terminal 'H', mistake write can be prevented.

During tWR, set the WP terminal always to 'L'. If it is set 'H', write is forcibly terminated.

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BR24Axxx-WM (1K 2K 4K 8K 16K 32K 64K)

●Read Command

○Read cycle

Data of EEPROM is read. In read cycle, there are random read cycle and current read cycle.

Random read cycle is a command to read data by designating address, and is used generally.

Current read cycle is a command to read data of internal address register without designating address, and is used when

to verify just after write cycle. In both the read cycles, sequential read cycle is available, and the next address data can be

read in succession.

      S                               W                                  S                                                                         It is necessary to input 'H' to

      T                                 R                                T                       R                                      S          the last ACK.

      A                                 I                                A                       E                                      T

      R                 SLAVE           T                WORD            R         SLAVE         A                                      O

      T           ADDRESS               E         ADDRESS(n)             T      ADDRESS          D                DATA(n)               P

SDA                                           WA                  WA

LINE        1     0     1  0 A2A1A0           7                   0         1   0  1   0 A2A1A0            D7                D0

            0                           R A *1                        A     0      0             RA                                  A

                     Note)              /  C                          C                             /  C                             C

                                      WK                              K                          WK                                  K            *1 As for WA7, BR24A01A-WM become Don’t care.

      Figure 41. Random read cycle (BR24A01A/02/04/08/16-WM)

      S                           W                                                       S                    R                               S

      T                           R                                                       T                    E                               T

      A           SLAVE           I           1st WORD               2nd WORD             A      SLAVE         A                               O

      R        ADDRESS            T        ADDRESS(n)             ADDRESS(n)              R     ADDRESS        D         DATA(n)               P

      T                           E                                                       T

SDA                                                                                WA

LINE     1     0     1  0 A2A1A0        *  *  *   WA WA                            0         10  1 0 A2A1A0          D7                 D0

                                                  12 11

         0        0               R  A  0  00                  A                       A     0   0             R  A                         A

                     Note)        /  C            *1           C                       C                       /  C                         C

                                  WK                           K                       K                       W  K                         K

      Figure 42. Random read                             cycle        (BR24A32/64 -WM)                                                            *1 As for WA12, BR24A32-WM become Don’t care.

         S                                 R

         T                                                                      S                                                                  It is necessary to input 'H' to

         A                                 E                                    T

         R              SLAVE              A                                    O                                                                  the last ACK.

         T           ADDRESS               D             DATA(n)                P

SDA

LINE           1     0     1  0 A2A1A0            D7                     D0

               0                           RA                                A

                              Note)        /  C                              C

                                           WK                                K

      Figure 43. Current read cycle

      S                               R                                                                                              S

      T                                 E                                                                                            T

      A                 SLAVE         A                                                                                              O

      R              ADDRESS          D               DATA(n)                                              DATA(n+x)                 P

      T

SDA

LINE        1     0     1  0 A2 A1A0          D7                  D0                                   D7                    D0

            0           0

                                      R    A                          A                          A                               A

                     Note)              /  C                          C                          C                               C

                                      W    K                          K                          K                               K

      Figure 44. Sequential read cycle (in                                      the       case   of current read                 cycle)

・In random read cycle, data of designated word address can be read.

・When the command just before current read cycle is random read cycle, current read cycle (each including sequential

     read cycle), data of incremented last read address (n)-th address, i.e., data of the (n+1)-th address is output.

・When ACK signal 'LOW' after D0 is detected, and stop condition is not sent from master (μ-COM) side, the next address

     data can be read in succession.

・Read cycle is ended by stop condition where 'H' is input to ACK signal after D0 and SDA signal is started at SCL signal 'H' .

・When 'H' is not input to ACK signal after D0, sequential read gets in, and the next data is output.

     Therefore, read command cycle cannot be ended. When to end read command cycle, be sure input stop condition to

     input 'H' to ACK signal after D0, and to start SDA at SCL signal 'H'.

・Sequential read is ended by stop condition where 'H' is input to ACK signal after arbitrary D0 and SDA is started at SCL

     signal 'H'.

      Note)

                                                         *1 *2    *3                                                     *1      In BR24A16-WM, A2 becomes P2.

                                  1     0     1       0 A2A1A0                                                           *2      In BR24A08-WM, BR24A16-WM, A1 become P1.

                                  0           0                                                                          *3      In  BR24A04-W M,  A0  becomes    PS,  and  in  BR24A08-W M

      Figure 45. Difference of slave address of each type                                                                        and BR24A16-WM, A0 becomes P0.

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BR24Axxx-WM (1K 2K 4K 8K 16K 32K 64K)

●Software reset

Software reset is executed when to avoid malfunction after power on, and to reset during command input. Software reset

has several kinds, and 3 kinds of them are shown in the figure below. (Refer to Figure 46(a), Figure 46(b), and Figure 46(c).)

In dummy clock input area, release the SDA bus ('H' by pull up). In dummy clock area, ACK output and read data '0' (both 'L'

level) may be output from EEPROM, therefore, if 'H' is input forcibly, output may conflict and over current may flow, leading

to instantaneous power failure of system power source or influence upon devices.

                                                   Dummy clock×14                 Start×2

                 SCL                        1      2           13     14                                        Normal command

                 SDA                                                                                            Normal command

                            Figure 46-(a) The case of dummy clock +START+START+ command input

                                            Start        Dummy clock×9               Start

                 SCL                               1     2              8         9                             Normal command

                 SDA                                                                                            Normal command

                            Figure 46-(b) The case of START +9 dummy clocks +START+ command input

                                                            Start×9

                 SCL                        1      2     3              7         8        9                    Normal command

                 SDA                                                                                              Normal command

                               Figure 46-(c) START×9+ command input

                                                                                        ※     Start command from START input.

                                                            スタート

●Acknowledge polling                                        ×9

During internal write execution, all input commands are ignored, therefore ACK is not sent back. During internal automatic

write execution after write cycle input, next command (slave address) is sent, and if the first ACK signal sends back 'L', then

it means end of write operation, while if it sends back 'H', it means now in writing. By use of acknowledge polling, next

command can be executed without waiting for tWR = 5ms.

When to write continuously, R/W = 0, when to carry out current read cycle after write, slave address R/W = 1 is sent, and if

ACK signal sends back 'L', then execute word address input and data output and so forth.

                            First write command                                      During internal write,

                                                                                     ACK = HIGH is sent back.

                         S                            S     S              A         S                  A

                         T     Write command          T     T  Slave       C         T     Slave        C

                         A                            O     A              K         A                  K

                         R                            P     R  address     H         R     address      H

                         T                                  T                        T

                                                                              tWR

                                                                      Second write command

                            S                  A         S              A                  A                 A    S

                      …     T  Slave           C         T  Slave       C  Word            C                 C    T

                            A  address         K         A  address     K  address         K      Data       K    O

                            R                  H         R              L                  L                 L    P

                            T                            T

                               tWR

                                                                           After     completion   of    internal     write,

                                                                           ACK=LOW is sent back, so input next

                                                                           word address and data in succession.

                               Figure 47. Case to continuously write by acknowledge polling

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●WP valid timing (write cancel)

WP is usually fixed to 'H' or 'L', but when WP is used to cancel write cycle and so forth, pay attention to the following WP

valid timing. During write cycle execution, in cancel valid area, by setting WP='H', write cycle can be cancelled. In both byte

write cycle and page write cycle, the area from the first start condition of command to the rise of clock to taken in D0 of

data(in page write cycle, the first byte data) is cancel invalid area.

WP input in this area becomes Don't care. Set the setup time to rise of D0 taken SCL 100ns or more. The area from the rise

of SCL to take in D0 to the end of internal automatic write (tWR) is cancel valid area. And, when it is set WP='H' during tWR,

write is ended forcibly, data of address under access is not guaranteed, therefore, write it once again. (Refer to Figure 48.)

After execution of forced end by WP, standby status gets in, so there is no need to wait for tWR (5ms at maximum).

                            ・Rise of D0 taken clock

                                                                                        SCL

                       SCL                                                                                    ・Rise of SDA

                       SDA         D1       D0       ACK                                SDA        D0         ACK

                                 Enlarged view                                                     Enlarged view

                   S            A           A                                     A                        A  S    tW R

              SDA  T   Slave    C  Word     C   D7 D6 D5      D4  D3  D2  D1  D0  C          Data          C  T

                   A   address  K  address  K                                     K                        K  O

                   R            L           L                                     L                        L  P

                   T

                                   WP cancels   invalid area                      WP cancels valid area            Write forced end

              WP

                                                                                     Data is not written.          Data not guaranteed

                                                          Figure 48. WP valid timing

●Command cancel by start condition and stop condition

During command input, by continuously inputting start condition and stop condition, command can be cancelled.

(Refer to Figure 49.)

However, in ACK output area and during data read, SDA bus may output 'L', and in this case, start condition and stop

condition cannot be input, so reset is not available. Therefore, execute software reset. And when command is cancelled by

start, stop condition, during random read cycle, sequential read cycle, or current read cycle, internal setting address is not

determined, therefore, it is not possible to carry out current read cycle in succession. When to carry out read cycle in

succession, carry out random read cycle.

                 SCL

                 SDA                            1             0       1              0

                                                                                             Start condition       Stop condition

                   Figure 49. Case of cancel by start, stop condition during slave address input

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●I/O peripheral circuit

○Pull up resistance of SDA terminal

SDA is NMOS open drain, so requires pull up resistance. As for this resistance value (RPU), select an appropriate value to

this resistance value from microcontroller VIL, IL, and VOL-IOL characteristics of this IC. If RPU is large, operating frequency is

limited. The smaller the RPU, the larger the consumption current at operation.

○Maximum value of RPU

The maximum value of RPU is determined by the following factors.

(1)SDA rise time to be determined by the capacitance (CBUS) of bus line of RPU and SDA should be tR or below.

And AC timing should be satisfied even when SDA rise time is late.

(2)The bus electric potential○A to be determined by input leak total (IL) of device connected to bus at output of 'H' to SDA

bus and RPU should sufficiently secure the input 'H' level (VIH) of microcontroller and EEPROM including recommended

noise margin 0.2 VCC.

              Vcc - ILRPU - 0.2Vcc    ≧     VIH

                                      0.8Vcc - VIH                         Microcontroller                          BR24AXX

                         ∴  RPU    =        IL

                                                                                                RPU

              Ex. ) When VCC =3V, IL=10μA, VIH=0.7 VCC,                                              A              SDA terminal

              from (2)

                            RPU    ≦        0.8×3- 0.7×3                                    IL            IL

                                            10×10-6                                             Bus line

                                 ≦ 300 [kΩ]                                                     バスcaラpイacンity容量

                                                                                                CBCBUUSS

○Minimum value of RPU

The minimum value of RPU is determined by the following factors.                                Figure 50. I/O circuit diagram

(1)When IC outputs LOW, it should be satisfied that VOLMAX=0.4V and IOLMAX=3mA.

                 VCC-VOL           ≦  IOL            ∴         ≦   VC-VOL

                         RPU                              RPU      IOL

(2)VOLMAX=0.4V should secure the input 'L' level (VIL) of microcontroller and EEPROM            including recommended noise

margin 0.1 VCC.

VOLMAX        ≦  VIL-0.1 VCC

Ex. ) When VCC =3V, VOL=0.4V, IOL=3mA, microcontroller, EEPROM VIL=0.3 VCC

                 from (1)

                              RPU  ≧        3-0.4

                                            3×10 -3

                                   ≧        867 [Ω]

                 And

                              VOL = 0.4 [V]

                              VIL = 0.3×3

                                      = 0.9 [V]

Therefore, the condition (2) is satisfied.

○Pull up resistance of SCL terminal

When SCL control is made at CMOS output port, there is no need, but in the case there is timing where SCL becomes

'Hi-Z', add a pull up resistance. As for the pull up resistance, one of several kΩ to several ten kΩ is recommended in

consideration of drive performance of output port of microcontroller.

●A0, A1, A2, WP process

○Process of device address terminals (A0,A1,A2)

Check whether the set device address coincides with device address input sent from the master side or not, and select

one among plural devices connected to a same bus. Connect this terminal to pull up or pull down, or VCC or GND. And,

pins (N, C, PIN) not used as device address may be set to any of ‘H’, 'L', and 'Hi-Z'.

Types with N.C.PIN                               BR24A16/F/FJ -WM          A0, A1, A2

                                                 BR24A08/F/FJ-WM           A0, A1

                                                 BR24A04/F/FJ -WM          A0

○Process of WP terminal

WP terminal is the terminal that prohibits and permits write in hardware manner. In 'H' status, only READ is available and

WRITE of all address is prohibited. In the case of 'L', both are available. In the case of use it as an ROM, it is

recommended to connect it to pull up or VCC. In the case to use both READ and WRITE, control WP terminal or connect it

to pull down or GND.

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●Cautions on microcontroller connection

○Rs

In I2C BUS, it is recommended that SDA port is of open drain input/output. However, when to use CMOS input / output of

tri state to SDA port, insert a series resistance Rs between the pull up resistance Rpu and the SDA terminal of EEPROM.

This is controls over current that occurs when PMOS of the microcontroller and NMOS of EEPROM are turned ON

simultaneously. Rs also plays the role of protection of SDA terminal against surge. Therefore, even when SDA port is open

drain input/output, Rs can be used.

                                                                                                          ACK

                               RPU                             SCL

                                    RS

                                                               SDA

                                                               'H' output of microcontroller

                                                                                                          'L' output of EEPROM

              Microcontroller            EEPROM                                               Over current flows to SDA line by 'H'

                                                                                              output  of  microcontroller  and  'L'

                                                                                              output of EEPROM.

              Figure 51. I/O circuit diagram                                      Figure 52. Input / output collision timing

○Maximum value of Rs

The maximum value of Rs is determined by the following relations.

(1)SDA rise time to be determined by the capacity (CBUS) of bus line of Rpu and SDA should be tR or below.

And AC timing should be satisfied even when SDA rise time is late.
(2)The bus electric potential ○A to be determined by Rpu and Rs the moment when EEPROM outputs 'L' to SDA bus

should sufficiently secure the input 'L' level (VIL) of microcontroller including recommended noise margin 0.1 VCC.

                               VCC                                    (VCC-VOL)×RS

                                    RPU       A                          RPU+RS               +       VOL+0.1VCC≦VIL

                                        RS         VOL

                                                                      ∴  RS  ≦    VIL-VOL-0.1VCC                    ×      RPU

                                         IOL                                                  1.1VCC-VIL

                               Bus line

                               capacity CBUS                   Example)When VCC=3V, VIL=0.3VCC, VOL=0.4V, RPU=20kΩ ,

              VIL  Microcontroller                EEPROM       from(2),  RS  ≦    0.3×3-0.4-0.1×3                   ×      20×103

                                                                                              1.1×3-0.3×3

                   Figure 53. I/O circuit diagram                            ≦    1.67[kΩ ]

○Minimum value of Rs

The minimum value of Rs is determined by over current at bus collision. When over current flows, noises in power source

line, and instantaneous power failure of power source may occur. When allowable over current is defined as I, the following

relation must be satisfied. Determine the allowable current in consideration of impedance of power source line in set and so

forth. Set the over current to EEPROM 10mA or below.

                                                                             VCC  ≦           I

                                         RPU                                 RS

                                                   'L' output

                                              RS                                              VCC

                                                                         ∴   RS   ≧           I

                                    Over currentⅠ                           Example)When VCC=3V, I=10mA

                   'H' output

                                                                                              RS      ≧          3

                   Microcontroller                 EEPROM                                                 10×10-3

                   Figure 54. I/O circuit diagram                                                     ≧   300[Ω ]

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●I2C BUS input / output circuit

○Input (A0,A2,SCL)

                                                Figure 55. Input pin  circuit  diagram

○Input / output (SDA)

                                            Figure 56. Input / output pin circuit diagram

○Input (A1, WP)

                                                Figure 57. Input pin circuit diagram

●Notes on power ON

At power on, in IC internal circuit and set, VCC rises through unstable low voltage area, and IC inside is not completely reset,

and malfunction may occur. To prevent this, functions of POR circuit and LVCC circuit are equipped. To assure the operation,

observe the following conditions at power on.

1.  Set SDA = 'H' and SCL ='L'   or 'H'

2.  Start power source so as to  satisfy    the  recommended  conditions of tR, tOFF, and Vbot for operating POR      circuit.

                                                 tR

    VCC                                                                      Recommended conditions of tR, tOFF,Vbot

                                                                                      tR       tOFF                   Vbot

                                                                               10ms or below   10ms or longer         0.3V or below

                                 tOFF                Vbot                      100ms or below  10ms or longer         0.2V or below

    0

                 Figure 58. Rise waveform diagram

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3. Set SDA and SCL so as not to become 'Hi-Z'.

When the above conditions 1 and 2 cannot be observed, take the following countermeasures.

a) In the case when the above condition 1 cannot be observed. When SDA becomes 'L' at power on.

→Control SCL and SDA as shown below, to make SCL and SDA, 'H' and 'H'.

              VCC                                tLOW

              SCL

              SDA

After Vcc becomes stable                                  After Vcc becomes stable

                                            tDH  tSU:DAT                            tSU:DAT

Figure 59. When SCL= 'H' and SDA= 'L'                     Figure 60. When SCL='L' and SDA='L'

b) In the case when the above condition 2 cannot be observed.

→After power source becomes stable, execute software reset(Page 17).

c) In the case when the above conditions 1 and 2 cannot be observed.

→Carry out a), and then carry out b).

●Low voltage malfunction prevention function

LVCC circuit prevents data rewrite operation at low power, and prevents wrong write. At LVCC voltage (Typ. =1.2V) or below,

it prevent data rewrite.

●VCC noise countermeasures

○Bypass capacitor

When noise or surge gets in the power source line, malfunction may occur, therefore, for removing these, it is

recommended to attach a by pass capacitor (0.1μF) between IC VCC and GND. At that moment, attach it as close to IC as possible.

And, it is also recommended to attach a bypass capacitor between board VCC and GND.

●Note of use

(1) Described numeric values and data are design representative values, and the values are not guaranteed.

(2) We believe that application circuit examples are recommendable, however, in actual use, confirm characteristics further

sufficiently. In the case of use by changing the fixed number of external parts, make your decision with sufficient margin

in consideration of static characteristics and transition characteristics and fluctuations of external parts and our LSI.

(3) Absolute maximum ratings

If the absolute maximum ratings such as impressed voltage and operation temperature range and so forth are exceeded,

LSI may be destructed. Do not impress voltage and temperature exceeding the absolute maximum ratings. In the case of

fear exceeding the absolute maximum ratings, take physical safety countermeasures such as fuses, and see to it that

conditions exceeding the absolute maximum ratings should not be impressed to LSI.

(4)GND electric potential

Set the voltage of GND terminal lowest at any operating condition. Make sure that each terminal voltage is lower than

that of GND terminal.

(5)Terminal design

In consideration of permissible loss in actual use condition, carry out heat design with sufficient margin.

(6)Terminal to terminal shortcircuit and wrong packaging

When to package LSI onto a board, pay sufficient attention to LSI direction and displacement. Wrong packaging may

destruct LSI. And in the case of shortcircuit between LSI terminals and terminals and power source, terminal and GND

owing to foreign matter, LSI may be destructed.

(7) Use in a strong electromagnetic field may cause malfunction, therefore, evaluate design sufficiently.

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●Ordering Information

Product Code Description

                      B      R              2  4    A        x         x  x  x  x  -  WM  x  x

BUS type

24: I2C

Operating temperature

-40℃ to +105℃

Capacity

01A=1K           08=8K       64=64K

02=2K            16=16K

04=4K            32=32K

Package

F             : SOP8

FJ            : SOP-J8

FVM           : MSOP8

W             : Double Cell

M             : For Automotive Application

Packaging and forming specification

E2            : Embossed tape and reel

                 (SOP8,SOP-J8)

TR            : Embossed tape and reel

                 (MSOP8)

●Lineup

         Capacity                                   Package

                                            Type             Quantity

              1K                            SOP8       Reel of 2500

                                            SOP-J8     Reel of 2500

                                            SOP8       Reel of 2500

              2K                            SOP-J8     Reel of 2500

                                            MSOP8      Reel of 3000

              4K                            SOP8       Reel of 2500

                                            SOP-J8     Reel of 2500

              8K                            SOP8       Reel of 2500

                                            SOP-J8     Reel of 2500

              16K                           SOP8       Reel of 2500

                                            SOP-J8     Reel of 2500

              32K                           SOP8       Reel of 2500

              64K                           SOP8       Reel of 2500

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●Physical Dimension Tape and Reel Information

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●Physical Dimension Tape and Reel Information‐Continued

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●Physical Dimension Tape and Reel Information‐Continued

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●Marking Diagrams

SOP8(TOP VIEW)                                                    SOP-J8(TOP VIEW)

                                            Part Number  Marking                    Part Number Marking

                                            LOT Number                              LOT Number

                                            1PIN MARK                               1PIN MARK

    MSOP8(TOP VIEW)

                       Part Number Marking

                       LOT Number

                       1PIN MARK

●Marking Information

              Product

Capacity         Name  Package Type

              Marking

1K               A01A                       SOP8

                       SOP-J8

                                            SOP8

2K               A02   SOP-J8

                       MSOP8

4K               A04                        SOP8

                       SOP-J8

8K               A08                        SOP8

                       SOP-J8

16K              A16                        SOP8

                       SOP-J8

32K              A32                        SOP8

64K              A64                        SOP8

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●Revision History

Date               Revision                                               Changes

31.Aug.2012        001       New Release

                             P.1 Added AEC-Q100 Qualified

6.Nov.2013         002       P.2 Changed Unit of Pd

                             P.23 Updated Product Code Description

                             P.10 Modify Figure23 to be able to read comment

29.Jan.2018        003       P.12 Modify Figure31 to add value in Y-axis

                             P.14 Replace Figure 36 with Figure 37 to correct mistake

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                                                  Notice

Precaution on using ROHM Products

1.  If you intend to use our Products in devices requiring extremely high reliability (such as medical equipment (Note 1),

    aircraft/spacecraft, nuclear power controllers, etc.) and whose malfunction or failure may cause loss of human life,

    bodily    injury  or  serious  damage    to   property  (“Specific   Applications”),  please   consult  with  the  ROHM    sales

    representative in advance. Unless otherwise agreed in writing by ROHM in advance, ROHM shall not be in any way

    responsible or liable for any damages, expenses or losses incurred by you or third parties arising from the use of any

    ROHM’s Products for Specific Applications.

                          (Note1) Medical Equipment Classification of the Specific Applications

                               JAPAN              USA                    EU               CHINA

                               CLASSⅢ             CLASSⅢ             CLASSⅡb              CLASSⅢ

                               CLASSⅣ                                CLASSⅢ

2.  ROHM      designs     and  manufactures  its  Products  subject  to  strict  quality  control  system.  However,   semiconductor

    products can fail or malfunction at a certain rate. Please be sure to implement, at your own responsibilities, adequate

    safety measures including but not limited to fail-safe design against the physical injury, damage to any property, which

    a failure or malfunction of our Products may cause. The following are examples of safety measures:

    [a] Installation of protection circuits or other protective devices to improve system safety

    [b] Installation of redundant circuits to reduce the impact of single or multiple circuit failure

3.  Our Products are not designed under any special or extraordinary environments or conditions, as exemplified below.

    Accordingly, ROHM shall not be in any way responsible or liable for any damages, expenses or losses arising from the

    use of any ROHM’s Products under any special or extraordinary environments or conditions.                 If you intend to use our

    Products under any special or extraordinary environments or conditions (as exemplified below), your independent

    verification and confirmation of product performance, reliability, etc, prior to use, must be necessary:

    [a] Use of our Products in any types of liquid, including water, oils, chemicals, and organic solvents

    [b] Use of our Products outdoors or in places where the Products are exposed to direct sunlight or dust

    [c] Use of our Products in places where the Products are exposed to sea wind or corrosive gases, including Cl2,

              H2S, NH3, SO2, and NO2

    [d] Use of our Products in places where the Products are exposed to static electricity or electromagnetic waves

    [e] Use of our Products in proximity to heat-producing components, plastic cords, or other flammable items

    [f] Sealing or coating our Products with resin or other coating materials

    [g] Use of our Products without cleaning residue of flux (even if you use no-clean type fluxes, cleaning residue of

              flux is recommended); or Washing our Products by using water or water-soluble cleaning agents for cleaning

              residue after soldering

    [h] Use of the Products in places subject to dew condensation

4.  The Products are not subject to radiation-proof design.

5.  Please verify and confirm characteristics of the final or mounted products in using the Products.

6.  In particular, if a transient load (a large amount of load applied in a short period of time, such as pulse. is applied,

    confirmation of performance characteristics after on-board mounting is strongly recommended. Avoid applying power

    exceeding normal rated power; exceeding the power rating under steady-state loading condition may negatively affect

    product performance and reliability.

7.  De-rate Power Dissipation depending on ambient temperature. When used in sealed area, confirm that it is the use in

    the range that does not exceed the maximum junction temperature.

8.  Confirm that operation temperature is within the specified range described in the product specification.

9.  ROHM shall not be in any way responsible or liable for failure induced under deviant condition from what is defined in

    this document.

Precaution for Mounting / Circuit board design

1.  When a highly active halogenous (chlorine, bromine, etc.) flux is used, the residue of flux may negatively affect product

    performance and reliability.

2.  In principle, the reflow soldering method must be used on a surface-mount products, the flow soldering method must

    be used on a through hole mount products. If the flow soldering method is preferred on a surface-mount products,

    please consult with the ROHM representative in advance.

For details, please refer to ROHM Mounting specification

Notice-PAA-E                                                                                                           Rev.003

© 2015 ROHM Co., Ltd. All rights reserved.
Precautions Regarding Application Examples and External Circuits

1.  If change is made to the constant of an external circuit, please allow a sufficient margin considering variations of the

    characteristics   of  the   Products    and  external  components,   including  transient    characteristics,  as  well  as   static

    characteristics.

2.  You agree that application notes, reference designs, and associated data and information contained in this document

    are  presented    only  as  guidance    for  Products  use.  Therefore,  in  case  you  use  such  information,    you   are  solely

    responsible for it and you must exercise your own independent verification and judgment in the use of such information

    contained in this document.             ROHM shall not be in any way responsible or liable for any damages, expenses or losses

    incurred by you or third parties arising from the use of such information.

Precaution for Electrostatic

This Product is electrostatic sensitive product, which may be damaged due to electrostatic discharge. Please take proper

caution in your manufacturing process and storage so that voltage exceeding the Products maximum rating will not be

applied to Products. Please take special care under dry condition (e.g. Grounding of human body / equipment / solder iron,

isolation from charged objects, setting of Ionizer, friction prevention and temperature / humidity control).

Precaution for Storage / Transportation

1.  Product performance and soldered connections may deteriorate if the Products are stored in the places where:

         [a]  the Products are exposed to sea winds or corrosive gases, including Cl2, H2S, NH3, SO2, and NO2

         [b]  the temperature or humidity exceeds those recommended by ROHM

         [c]  the Products are exposed to direct sunshine or condensation

         [d]  the Products are exposed to high Electrostatic

2.  Even under ROHM recommended storage condition, solderability of products out of recommended storage time period

    may be degraded. It is strongly recommended to confirm solderability before using Products of which storage time is

    exceeding the recommended storage time period.

3.  Store / transport cartons in the correct direction, which is indicated on a carton with a symbol. Otherwise bent leads

    may occur due to excessive stress applied when dropping of a carton.

4.  Use Products within the specified time after opening a humidity barrier bag. Baking is required before using Products of

    which storage time is exceeding the recommended storage time period.

Precaution for Product Label

A two-dimensional barcode printed on ROHM Products label is for ROHM’s internal use only.

Precaution for Disposition

When disposing Products please dispose them properly using an authorized industry waste company.

Precaution for Foreign Exchange and Foreign Trade act

Since concerned goods might be fallen under listed items of export control prescribed by Foreign exchange and Foreign

trade act, please consult with ROHM in case of export.

Precaution Regarding Intellectual Property Rights

1.  All information and data including but not limited to application example contained in this document is for reference

    only. ROHM does not warrant that foregoing information or data will not infringe any intellectual property rights or any

    other rights of any third party regarding such information or data.

2.  ROHM shall not have any obligations where the claims, actions or demands arising from the combination of the

    Products with other articles such as components, circuits, systems or external equipment (including software).

3.  No license, expressly or implied, is granted hereby under any intellectual property rights or other rights of ROHM or any

    third parties with respect to the Products or the information contained in this document. Provided, however, that ROHM

    will not assert its intellectual property rights or other rights against you or your customers to the extent necessary to

    manufacture or sell products containing the Products, subject to the terms and conditions herein.

Other Precaution

1.  This document may not be reprinted or reproduced, in whole or in part, without prior written consent of ROHM.

2.  The Products may not be disassembled, converted, modified, reproduced or otherwise changed without prior written

    consent of ROHM.

3.  In no event shall you use in any way whatsoever the Products and the related technical information contained in the

    Products or this document for any military purposes, including but not limited to, the development of mass-destruction

    weapons.

4.  The proper names of companies or products described in this document are trademarks or registered trademarks of

    ROHM, its affiliated companies or third parties.

Notice-PAA-E                                                                                                                 Rev.003

© 2015 ROHM Co., Ltd. All rights reserved.
                                                                                                                             Datasheet

General Precaution

1.  Before you use our Products, you are requested to carefully read this document and fully understand its contents.

    ROHM shall not be in any way responsible or liable for failure, malfunction or accident arising from the use of any

    ROHM’s Products against warning, caution or note contained in this document.

2.  All information contained in this document is current as of the issuing date and subject to change without any prior

    notice.  Before  purchasing             or  using  ROHM’s  Products,     please  confirm  the latest  information  with  a ROHM sales

    representative.

3.  The information contained in this document is provided on an “as is” basis and ROHM does not warrant that all

    information  contained  in this             document is accurate and/or  error-free. ROHM shall not   be in any    way   responsible  or

    liable for an y damages, expenses or losses incurred b y you or third parties resulting from inaccuracy or errors of or

    concerning such information.

Notice – WE                                                                                                                  Rev.001

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