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AX5042-DVK-915

器件型号:AX5042-DVK-915
器件类别:开发板/开发套件/开发工具   
文件大小:11152.54KB,共2页
厂商名称:AXSEM
标准:
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器件描述

射频模块和开发工具 dev kit for ax5042 usb/parallell port

参数
制造商: AXSEM
产品种类: 射频模块和开发工具
RoHS:

AX5042-DVK-915器件文档内容

DATASHEET

AX5042

Version 2.2
2

   Document     Type     Datasheet
   Document     Status
   Document     Version  Version 2.2
   Product               AX5042

   Version 2.2                        Datasheet AX5042
                   Table of Contents 3

Table of Contents

1. Overview .................................................................................................................................... 6
1.1. Features ........................................................................................................................................... 6
1.2. Applications .................................................................................................................................... 6
2. Block Diagrams ......................................................................................................................... 7
3. Pin Function Descriptions .......................................................................................................... 8
3.1. Pinout Drawing ............................................................................................................................... 9
4. Specifications .......................................................................................................................... 10
4.1. Absolute Maximum Ratings ........................................................................................................ 10
4.2. DC Characteristics ....................................................................................................................... 11

      Supplies .......................................................................................................................................... 11
      Logic ............................................................................................................................................... 12
4.3. AC Characteristics ....................................................................................................................... 13
      Crystal Oscillator ........................................................................................................................... 13
      RF Frequency Generation Subsystem (Synthesizer) ................................................................ 14
      Transmitter...................................................................................................................................... 15
      Receiver ......................................................................................................................................... 16
      SPI Timing........................................................................................................................................ 18
      Wire Mode Interface Timing........................................................................................................ 18
5. Circuit Description ................................................................................................................... 19
5.1. Crystal Oscillator........................................................................................................................... 20
5.2. SYSCLK Output.............................................................................................................................. 20
5.3. PWRUP Input.................................................................................................................................. 20
5.4. RESET_N Input ................................................................................................................................ 21
5.5. DATA Input/Output and DCLK Output ..................................................................................... 21
5.6. RF Frequency Generation Subsystem....................................................................................... 22
      VCO ................................................................................................................................................ 22

Version 2.2        Datasheet AX5042
4 Table of Contents

      VCO Auto-Ranging ...................................................................................................................... 22
      Loop Filter and Charge Pump .................................................................................................... 23
      Registers ......................................................................................................................................... 23
5.7. RF Input and Output Stage (ANTP/ANTN) ................................................................................ 23
      LNA.................................................................................................................................................. 23
      I/Q mixer......................................................................................................................................... 23
      PA .................................................................................................................................................... 23
5.8. Analog IF Filter .............................................................................................................................. 24
5.9. Digital IF Channel Filter and Demodulator............................................................................... 24
      Registers ......................................................................................................................................... 24
5.10. Encoder.................................................................................................................................... 25
5.11. Framing and FIFO ................................................................................................................... 25
      HDLC Mode ................................................................................................................................... 26
      RAW Mode..................................................................................................................................... 26
      802.15.4 (ZigBee)........................................................................................................................... 27
5.12. RX AGC and RSSI .................................................................................................................... 27
5.13. Modulator ................................................................................................................................ 28
5.14. Automatic Frequency Control (AFC) .................................................................................. 28
5.15. PWRMODE Register ................................................................................................................ 29
5.16. Serial Peripheral Interface (SPI) ............................................................................................ 31
      SPI Timing........................................................................................................................................ 31
5.17. Wire Mode Interface.............................................................................................................. 32
      Wire Mode Timing ......................................................................................................................... 32
6. Register Bank Description ....................................................................................................... 33
6.1. Control Register Map................................................................................................................... 34
7. Application Information.......................................................................................................... 37
7.1. Typical Application Diagram ..................................................................................................... 37
7.2. Antenna Interface Circuitry........................................................................................................ 38

Version 2.2          Datasheet AX5042
                                                                               Table of Contents 5

      Single-Ended Antenna Interface ............................................................................................... 38
      Dipole Antenna Interface ........................................................................................................... 39
8. QFN28 Package Information .................................................................................................. 40
8.1. Package Outline QFN28 ............................................................................................................. 40
8.2. QFN28 Soldering Profile ............................................................................................................... 41
8.3. QFN28 Recommended Pad Layout ......................................................................................... 42
8.4. Assembly Process ......................................................................................................................... 42
      Stencil Design & Solder Paste Application ............................................................................... 42
9. Life Support Applications ........................................................................................................ 44
10. Contact Information ................................................................................................................ 45

Version 2.2  Datasheet AX5042
6 Overview

1. Overview                                           Automatic frequency control (AFC)
                                                      SPI micro-controller interface
1.1. Features                                        Fully integrated current/voltage

      Advanced multi-channel single                      references
          chip UHF transceiver                        Wire and frame mode
                                                      QFN28 package
      Configurable for usage in 400-470             Low power 17 - 23 mA at 2.5 V
          MHz and 800-930 MHz ISM bands
                                                          supply during receive and
      Wide variety of shaped                             13 - 37 mA during transmit
          modulations supported in RX and             24 bit RX/TX FIFO
          TX (ASK, PSK, OQPSK, MSK, FSK,             Programmable Cyclic Redundancy
          GFSK)                                           Check (CRC-CCITT, CRC-16, CRC-
                                                          32)
      Data rates from 0.1 to 600 kbps                Optional spectral shaping using a
          (FSK, MSK, GFSK, GMSK, OQPSK)                   self synchronized shift register
          and to 600kbps (ASK, PSK) with fully
          scaling narrow-band channel           1.2. Applications
          filtering
                                                400-470 MHz and 800-930 MHz data
      4.8 kHz to 600 kHz programmable          transmission and reception in the Short
          channel filter                        Range Device (SRD) band

      Ultra fast settling RF frequency               Multi-channel home automation
          synthesizer for low-power                       standards
          consumption
                                                      Konnex applications
      802.15.4 compatible                            Wireless audio
                                                      Wireless networks
      RS-232 (UART) compatible                      Telemetric applications, sensor

      RF carrier frequency and FSK                       readout
          deviation programmable in 1 Hz             Toys
          steps                                       Wireless RS-232, USB
                                                      Access control
      Fully integrated frequency                     Remote keyless entry
          synthesizer with VCO auto-ranging          ARIB compatible
          and band-width boost modes for             Pointing devices and keyboards
          fast locking                               Active RFID
                                                      RFID base station transmitter
      Few external components                        433/868/915 MHz SRD band systems

      On-chip communication controller
          and flexible digital modem

      Channel hopping up to 2000 hops/s

      Sensitivity down to 122 dBm

      Up to +10 dBm programmable
          transmitter power amplifier for long
          range operation

      Crystal oscillator with
          programmable transconductance
          for low cost crystals

Version 2.2                                     Datasheet AX5042
                                                                                                                Block Diagrams 7

2. Block Diagrams

                                                                   AX5042

                              Mixer

                         LNA                          IF Filter &  ADC  Digital IF               De-   Forward error
                                                     AGC PGAs           channel             modulator      correctio n
                                                                                                                          Encoder
ANTP 4                                                                     filter                                                         Framing
ANTN 5                                                                                                                                                  FIFO
                                                     RSSI          AGC

                         PA                                                                 Modulator
                                            FOUT

              Crystal         FXTAL                  RF Frequency
             Oscillator
                                                     Generation
                 typ.
              16 MHz                                 Subsystem          Chip configuration             Communication Controller &
                                                                                                                 Serial Interface

                              Divider

             27 28                               13                                         14 15 16 17  21 18                     19 23 12

             CLK16P                                                                         SEL
                          CLK16N                                                                  CLK
                                         SYSCLK                                                         MISO
                                                                                                               MOSI
                                                                                                                               DCLK
                                                                                                                                        DATA
                                                                                                                                                       IRQ_TXEN
                                                                                                                                                               PWRUP
                                                                                                                                                                       RESET_N

                                                 Figure 1 Functional block diagram of the AX5042

Version 2.2                                                                                                     Datasheet AX5042
8 Pin Function Descriptions

3. Pin Function Descriptions

Symbol       Pin(s) Type Description

NC           1               N  Not to be connected
VDD
GND          2               P  Power supply
ANTP
ANTN         3               G  Ground
GND
VDD          4               A  Antenna input/output
NC
LPFILT       5               A  Antenna input/output
NC
GND          6               P  Ground
RESET_N
SYSCLK       7               P  Power supply
SEL
CLK          8               N  Not to be connected
MISO
MOSI         9               A  Pin for optional external synthesizer loop filter; leave unconnected if not used
DATA                            It is recommended to use the internal loop filter

IRQ_TXEN     10              N  Not to be connected

VDD          11              P  Ground
DCLK
GND          12              I  Optional reset input. If not used this pin must be connected to VDD.

PWRUP        13            I/O  Default functionality: Crystal oscillator (or divided) clock output
                                Can be programmed to be used as a general purpose I/O pin
NC
NC           14              I  Serial peripheral interface select
VDD
CLK16P       15              I  Serial peripheral interface clock
CLK16N
             16              O  Serial peripheral interface data output

             17              I  Serial peripheral interface data input

             18            I/O  In wire mode: Data input/output
                                Can be programmed to be used as a general purpose I/O pin

                                In frame mode: Interrupt request output

             19            I/O In wire mode: Transmit enable input

                                Can be programmed to be used as a general purpose I/O pin

             20              P  Power supply

             21            I/O  In wire mode: Clock output
                                Can be programmed to be used as a general purpose I/O pin

             22              P  Ground

                                Power-up/-down input; activates/deactivates analog blocks

             23            I/O  Can be programmed to be used as a general purpose I/O pin
                                If the power-up/-down functionality is handled in software and no usage as

                                general purpose I/O pin is planned then this pin should be tied to VDD

             24              N  Not to be connected

             25              N  Not to be connected

             26              P  Power supply

             27              A  Crystal oscillator input/output

             28              A  Crystal oscillator input/output

A = analog signal                             I/O = digital input/output signal
I = digital input signal                      N = not to be connected
O = digital output signal                     P = power or ground

All digital inputs are Schmitt trigger inputs, digital input and output levels are LVCMOS/LVTTL compatible and 3.3V/5V

tolerant.

The centre pad of the QFN28 package should be connected to GND.

Version 2.2                                                                      Datasheet AX5042
                                                                                      Pin Function Descriptions 9

3.1. Pinout Drawing

                              CLK16N
                                    CLK16P
                                          VDD
                                                NC
                                                      NC
                                                             PWRU P
                                                                   GND

                              28 27 26 25 24 23 22

                        NC 1  AX5042                                     21 DCLK
                      VDD 2                                              20 VDD
                     GND 3                                               19 IRQ TXEN
                     ANTP 4                                              18 DATA
                     ANTN 5                                              17 MOSI
                     GND 6                                               16 MISO
                      VDD 7                                              15 CLK

                              8 9 10 11 12 13 14

                              NC
                                     LPFILT

                                          NC
                                                 GND
                                                       RESET_N
                                                             SYSCLK

                                                                    SEL

                              Figure 2: Pinout drawing (Top view)

Version 2.2                                                                           Datasheet AX5042
10 Specifications

4. Specifications

4.1. Absolute Maximum Ratings

Stresses above those listed under Absolute Maximum Ratings may cause permanent
damage to the device.
This is a stress rating only; functional operation of the device at these or any other conditions
above those listed in the operational sections of this specification is not implied.
Exposure to absolute maximum rating conditions for extended periods may affect device
reliability.

SYMBOL             DESCRIPTION                 CONDITION  MIN       MAX    UNIT
VDD                                                       -0.5
IDD               Supply voltage              HBM                   +5.5    V
Ptot              Supply current                          -10        50    mA
Pi                total power consumption                -100       800   mW
II1               Absolute maximum input                             15   dBm
II2               power at receiver input                 -0.5
IO                DC current into any pin                 -0.5       10    mA
                   except ANTP, ANTN                      -2000
Via               DC current into pins ANTP,              -40       100    mA
                   ANTN                                    -65        40    mA
Ves               Output Current                                VDD+2.0V    V
Tamb              Input voltage ANTP, ANTN                       VDD+3V     V
Tstg              pins                                              2000    V
Tj                Input voltage digital pins
                   Electrostatic handling                             85    C

                   Operating ambient                                 150    C
                   temperature                                       150    C

                   Storage temperature
                   Junction Temperature

Version 2.2                                                      Datasheet AX5042
                                                                                      Specifications 11

4.2. DC Characteristics
Supplies

SYMBOL       DESCRIPTION                      CONDITION                     MIN. TYP. MAX.  UNIT

TAMB         Operational ambient temperature                                -40  27   85    C
VDD
IPDOWN       Power supply voltage                                           2.3  2.5  2.8   V

IRX          Power-down current                                                  0.5        A

ITX                                           868 MHz; bit rate 10 kBit/s        21

                                              868 MHz; bit rate 10 kBit/s        17
                                              low power mode, note 1

                                              868 MHz; bit rate 600 kBit/s       23

                                              868 MHz; bit rate 600 kBit/s       19
                                              low power mode, note 1
             Current consumption RX                                                         mA
                                              433 MHz; bit rate 10 kBit/s        21

                                              433 MHz; bit rate 10 kBit/s        17
                                              low power mode, note 1

                                              433 MHz; bit rate 600 kBit/s       23

                                              433 MHz; bit rate 600 kBit/s       19
                                              low power mode, note 1

                                              868 MHz, 10 dBm                    36

                                              868 MHz, 4 dBm                     23

                                              868 MHz, 0 dBm                     19

             Current consumption TX           868 MHz, -12 dBm                   13
                                              433 MHz, 12 dBm                                               mA

                                                                                 37

                                              433 MHz, 6 dBm                     24

                                              433 MHz, 2 dBm                     20

                                              433 MHz, -8 dBm                    13

Notes

        1. Low power mode requires reprogramming of the device reference current (REF_I) as well as the synthesizer VCO current (VCO_I) and
                 there are trade-offs with the lowest achievable power supply value as well as with sensitivity. Sensitivities and operating conditions in this
                 data-sheet do not refer to low power mode.

Version 2.2                                                                           Datasheet AX5042
12 Specifications

Logic

SYMBOL       DESCRIPTION                       CONDITION  MIN.  TYP.          MAX.  UNIT

DIGITAL INPUTS

VT+          Schmitt trigger low to high                                 1.9        V
             threshold point                                             1.2

VT-          Schmitt trigger high to low                  2.0                       V
             threshold point                              -10

VIL          Input voltage, low                                               0.8   V

VIH          Input voltage, high                                                    V

IL           Input leakage current                                            10    A

DIGITAL OUTPUTS

IOH          Output Current, high              VOH= 2.1V  4                         mA

IOL          Output Current, low               VOL= 0.4V  4                         mA

IOZ          Tri-state output leakage current             -10                 10    A

Version 2.2                                                                   Datasheet AX5042
                                                                      Specifications 13

4.3. AC Characteristics
Crystal Oscillator

SYMBOL       DESCRIPTION           CONDITION              MIN.  TYP.  MAX.  UNIT

fosc         Crystal frequency     Note 1                       16          MHz

gmosc                              XTALOSCGM =0000              1

fext                               XTALOSCGM =0001              2
RINosc
CINosc                             XTALOSCGM =0010              3
                                   default

                                   XTALOSCGM =0011              4

                                   XTALOSCGM =0100              5

                                   XTALOSCGM =0101              6

                                   XTALOSCGM =0110              6.5

             Transconductance oscillator XTALOSCGM =0111        7           mS

                                   XTALOSCGM =1000              7.5

                                   XTALOSCGM =1001              8

                                   XTALOSCGM =1010              8.5

                                   XTALOSCGM =1011              9

                                   XTALOSCGM =1100              9.5

                                   XTALOSCGM =1101              10

                                   XTALOSCGM =1110              10.5

                                   XTALOSCGM =1111              11

             External clock input  Note 2                       16          MHz

             Input impedance                              10                k

             Input capacitance                                        4     pF

Notes

        1. Tolerances and start-up times will depend on the crystal used. Depending on the RF frequency and channel spacing the IC must be
                 calibrated to the exact crystal frequency using the readings of the register TRKFREQ

        2. External clock should be input via an AC coupling at pin CLK16P with the oscillator powered up

Version 2.2                                                           Datasheet AX5042
14 Specifications

RF Frequency Generation Subsystem (Synthesizer)

SYMBOL DESCRIPTION                       CONDITION                          MIN. TYP. MAX.  UNIT

fREF         Reference frequency                                                 16         MHz

frange_hi    Frequency range             BANDSEL=0                          800        930  MHz
frange_low                               BANDSEL=1
                                                                            400        470  MHz

fRESO        Frequency resolution                                           1               Hz

                                         Loop filter configuration: FLT=01

BW1                                      Charge pump current: PLLCPI=111         100

             Synthesizer loop            default

BW2          bandwidth                   Loop filter configuration: FLT=01       50
                                         Charge pump current: PLLCPI=001
                                                                                            kHz

BW3          Internal loop filter, pin   Loop filter configuration: FLT=11       200
             LPFILT is unconnected       Charge pump current: PLLCPI=111

BW4                                      Loop filter configuration: FLT=10       500
                                         Charge pump current: PLLCPI=111

Tset1        Synthesizer settling time   Loop filter configuration: FLT=01       15
                                         Charge pump current: PLLCPI=111

Tset2        for 1MHz step as            Loop filter configuration: FLT=01       30
             typically required for      Charge pump current: PLLCPI=001
             RX/TX switching                                                                s

Tset3                                    Loop filter configuration: FLT=11       7
                                         Charge pump current: PLLCPI=111
             Internal loop filter, pin

Tset4        LPFILT is unconnected       Loop filter configuration: FLT=10       3
                                         Charge pump current: PLLCPI=111

                                         Loop filter configuration: FLT=01

Tstart1                                  Charge pump current: PLLCPI=111         25

             Synthesizer start-up time default

Tstart2      if crystal oscillator and   Loop filter configuration: FLT=01       50         s
             reference are running       Charge pump current: PLLCPI=001

Tstart3      Internal loop filter, pin   Loop filter configuration: FLT=11       12
             LPFILT is unconnected       Charge pump current: PLLCPI=111

Tstart4                                  Loop filter configuration: FLT=10       5
                                         Charge pump current: PLLCPI=111

PN1868       Synthesizer phase noise     868 MHz; 50 kHz from carrier            -77        dBc/Hz
PN1433       Loop filter configuration:  868 MHz; 100 kHz from carrier           -75
             FLT=01                      868 MHz; 300 kHz from carrier           -85
             Charge pump current:        868 MHz; 2 MHz from carrier             -100
             PLLCPI=111                  433 MHz; 50 kHz from carrier            -85
                                         433 MHz; 100 kHz from carrier           -80
             Internal loop filter, pin   433 MHz; 300 kHz from carrier           -90
             LPFILT is unconnected

                                         433 MHz; 2 MHz from carrier             -105

PN2868      Synthesizer phase noise     868 MHz; 50 kHz from carrier            -65        dBc/Hz
PN2868       Loop filter configuration:  868 MHz; 100 kHz from carrier           -90
             FLT=01                      868 MHz; 300 kHz from carrier           -105
             Charge pump current:        868 MHz; 2 MHz from carrier             -110
             PLLCPI=001                  433 MHz; 50 kHz from carrier            -75
                                         433 MHz; 100 kHz from carrier           -80
             Internal loop filter, pin   433 MHz; 300 kHz from carrier           -93
             LPFILT is unconnected

                                         433 MHz; 2 MHz from carrier             -115

Version 2.2                                                                            Datasheet AX5042
                                                                                                                              Specifications 15

Transmitter

SYMBOL        DESCRIPTION                  CONDITION         MIN. TYP. MAX.                                                        UNIT
                                                                                                                                   kbps
                                           ASK, PSK          0.1                                                              600
                                           FSK, MSK, OQPSK,                                                                        dBm
SBR           Signal bit rate              GFSK, GMSK        0.1                                                              200
                                           TXRNG=0000                                                                              dBm
PTX868        Transmitter power @ 868 MHz  TXRNG=0001                           -50                                                dBc
                                           TXRNG=0010             -14
PTX433        Transmitter power @ 433 MHz  TXRNG=0011             -8
PTX868-harm2  Emission @ 2nd harmonic      TXRNG=0100             -4
PTX868-harm3  Emission @ 3rd harmonic      TXRNG=0101             -1
                                           TXRNG=0110             0.5
                                           TXRNG=0111              2
                                           TXRNG=1000              3
                                           TXRNG=1001              4
                                           TXRNG=1010              5
                                           TXRNG=1011              6
                                           TXRNG=1100              7
                                           TXRNG=1101              8
                                           TXRNG=1110             8.5
                                           TXRNG=1111              9
                                           TXRNG=1111             10
                                                                  12
                                           Note 1                 -50
                                                                  -55

Notes

              1. Additional low-pass filtering was applied to the antenna interface, see section 7: Application Information.

Version 2.2                                                                                                                   Datasheet AX5042
16 Specifications

Receiver

SYMBOL DESCRIPTION                             CONDITION                       MIN. TYP. MAX. UNIT

SBR          Signal bit rate                   ASK, PSK                        0.1         600  kbps

IS868                                          FSK, MSK, OQPSK, GFSK, GMSK 0.1             200  kbps

IS433                                          ASK 1.2 kbps                         -118

IL                                             ASK 9.6 kbps                         -111
CP1dB
IIP3                                           ASK 50 kbps                          -103
RSSIR
RSSIS1                                         ASK 100kbps                          -101
RSSIS2
SEL868                                         ASK 200 kbps                         -98

             Input sensitivity at BER = 10-3   FSK 1.2 kbps                         -119        dBm
                                               FSK 9.6 kbps                         -111

             for 868 MHz operation             FSK 50 kbps                          -104
                                               FSK 100kbps                          -101

                                               FSK 200kbps                          -99

                                               PSK 200 kbps                         -101

                                               PSK 400 kbps                         -98

                                               PSK 600 kbps                         -96

                                               802.15.4 (ZigBee)                    -103

                                               ASK 1.2 kbps                         -118

                                               ASK 9.6 kbps                         -111

                                               ASK 50 kbps                          -104

                                               ASK 100kbps                          -101

                                               ASK 200 kbps                         -99

             Input sensitivity at BER = 10-3   FSK 1.2 kbps                         -122        dBm
             for 433 MHz operation             FSK 9.6 kbps                         -115
                                               FSK 50 kbps                          -107
                                               FSK 100kbps                          -104

                                               FSK 200kbps                          -100

                                               PSK 200 kbps                         -102

                                               PSK 400 kbps                         -99

                                               PSK 600 kbps                         -97

                                               802.15.4 (ZigBee)                    -99

             Maximum input level                                                           -20  dBm

             Input referred compression point  2 tones separated by 100 kHz         -35         dBm

             Input referred IP3                                                     -25

             RSSI control range                                                     85          dB

                                               Before digital channel filter;

             RSSI step size                    calculated from register             0.625       dB

                                               AGCCOUNTER

                                               Behind digital channel filter;

             RSSI step size                    calculated from registers            0.1         dB

                                               AGCCOUNTER, TRKAMPL

             Adjacent channel suppression      FSK 4.8 kbps; notes 1 & 2            22
             Alternate channel suppression                                                                    dB

                                                                                    22

             Adjacent channel suppression      FSK 12.5 kbps ; notes 1 & 3          20          dB

Version 2.2                                                                                Datasheet AX5042
                                                                            Specifications 17

SYMBOL DESCRIPTION                          CONDITION                   MIN. TYP. MAX. UNIT
                                            FSK 50 kbps; notes 1 & 4
             Alternate channel suppression  FSK 100 kbps ; notes 1 & 5  22
             Adjacent channel suppression   PSK 200 kbps; notes 1 & 6
             Alternate channel suppression                              18
             Adjacent channel suppression   FSK 4.8 kbps, notes 2 & 7                             dB
             Alternate channel suppression
             Adjacent channel suppression                               19
             Alternate channel suppression
             Blocking at +/- 1MHz offset                                16
             Blocking at - 2MHz offset                                                            dB
             Blocking at +/- 10MHz offset
             Blocking at +/- 100MHz offset                              30
             Image rejection
                                                                        17
                                                                                                  dB

                                                                        28

                                                                        43

BLK868                                                                  51
IMRR868                                                                                           dB

                                                                        74

                                                                        82

                                                                        25  dB

Notes

         1. Interferer/Channel @ BER = 10-3, channel level is +10 dB above the typical sensitivity, the interfering signal is a random data signal (except
                  PSK200); both channel and interferer are modulated without shaping

         2. FSK 4.8 kbps: 868 MHz, 20kHz channel spacing, 2.4 kHz deviation, programming as recommended in Programmers Manual
         3. FSK 12.5 kbps: 868 MHz, 50kHz channel spacing, 6.25 kHz deviation, programming as recommended in Programmers Manual
         4. FSK 50 kbps: 868 MHz, 200 kHz channel spacing, 25 kHz deviation, programming as recommended in Programmers Manual
         5. FSK 100 kbps: 868 MHz, 400kHz channel spacing, 50 kHz deviation , programming as recommended in Programmers Manual
         6. PSK 200 kbps: 868 MHz, 400kHz channel spacing, programming as recommended in Programmers Manual, interfering signal is a constant

                  wave
         7. Channel/Blocker @ BER = 10-3, channel level is +10dB above the typical sensitivity, the blocker signal is a constant wave; channel signal is

                  modulated without shaping, the image frequency lies 2 MHz above the wanted signal

Version 2.2                                                                 Datasheet AX5042
18 Specifications

SPI Timing

SYMBOL       DESCRIPTION                          CONDITION         MIN.  TYP.  MAX.   UNIT

Tss          SEL falling edge to CLK rising edge                    10                 ns

Tsh          CLK falling edge to SEL rising edge                    10                 ns

Tssd         SEL falling edge to MISO driving                       0           10     ns

Tssz         SEL rising edge to MISO high-Z                         0           10     ns

Ts           MOSI setup time                                        10                 ns

Th           MOSI hold time                                         10                 ns

Tco          CLK falling edge to MISO output                                    10     ns

Tck          CLK period                                             50                 ns

Tcl          CLK low duration                                       40                 ns

Tch          CLK high duration                                      40                 ns

For a figure showing the SPI timing parameters see section 5.16: Serial Peripheral Interface
(SPI).

Wire Mode Interface Timing

SYMBOL       DESCRIPTION                          CONDITION         MIN.  TYP.  MAX.   UNIT

Tdck         DCLK period                          Depends on bit    1.6         10000  s
Tdcl                                              rate programming
Tdch
Tds          DCLK low duration                                      25          75     %

Tdh          DCLK high duration                                     25          75     %

Tdco         DATA setup time relative to active                     10                 ns
             DCLK edge

             DATA hold time relative to active                      10                 ns
             DCLK edge

             DATA output change relative to                                     10     ns
             active DCLK edge

For a figure showing the wire mode interface timing parameters see section 5.17: Wire Mode
Interface.

Version 2.2                                                                     Datasheet AX5042
                                                                              Circuit Description 19

5. Circuit Description

The AX5042 is a true single chip low-power CMOS transceiver primarily for use in SRD bands.
The on-chip transceiver consists of a fully integrated RF front-end with modulator and
demodulator. Base band data processing is implemented in an advanced and flexible
communication controller that enables user friendly communication via the SPI interface or in
direct wire mode.

AX5042 can be operated from 2.3 V to 2.8 V power supply over a temperature range from
-40C to 85C, it consumes 13 - 37 mA for transmitting depending on data mode and output
power and 17 - 23 mA for receiving.

The AX5042 features make it an ideal interface for integration into various battery powered
SRD solutions such as ticketing or as transceiver for telemetric applications e.g. in sensors. As
primary application, the transceiver is intended for UHF radio equipment in accordance with
the European Telecommunication Standard Institute (ETSI) specification EN 300 220-1 and the
US Federal Communications Commission (FCC) standard CFR47, part 15. The use of AX5042 in
accordance to FCC Par 15.247, allows for improved range in the 915 MHz band. Additionally
AX5042 is compatible with the low frequency standards of 802.15.4 (ZigBee).

The AX5042 can be operated in two fundamentally different modes.

In wire mode the IC behaves as an extension of any wire. The internal communication
controller is disabled and the modem data is directly available on a dedicated pin (DATA).
The bit clock is also output on a dedicated pin (DCLK). In this mode the user can connect the
data pin to any port of a micro-controller or to a UART, but has to control coding, checksums,
pre and post ambles. The user can choose between synchronous and asynchronous wire
mode, asynchronous wire mode performs RS232 start bit recognition and re-synchronization
for transmit.

In frame mode data is sent and received via the SPI port in frames. Pre- and postambles as
well as checksums can be generated automatically. Interrupts control the data flow
between a micro-controller and the AX5042.

Both modes can be used both for transmit and receive. In both cases the AX5042 behaves
as a SPI slave interface. Configuration of the AX5042 is always done via the SPI interface.

AX5042 supports any data rate from 0.1 kbps to 200 kbps for FSK, GFSK, GMSK , MSK and from
0.1 kbps to 600 kbps for ASK and PSK. To achieve optimum performance for specific data
rates and modulation schemes several register settings to configure the AX5042 are
necessary, they are outlined in the following, for details see the AX5042 Programming
Manual.

Spreading and despreading is possible on all data rates and modulation schemes. The net
transfer rate is reduced by a factor of 15 in this case. For 802.15.4 either 600 or 300 kbps
modes have to be chosen.

The receiver supports multi-channel operation for all data rates and modulation schemes.

Version 2.2  Datasheet AX5042
20 Circuit Description

        5.1. Crystal Oscillator

         The on-chip crystal oscillator allows the use of an inexpensive quartz crystal as the RF
         generation subsystem's timing reference. Although a wider range of crystal frequencies can
         be handled by the crystal oscillator circuit, it is recommended to use 16 MHz as reference
         frequency since this choice allows all the typical SRD band RF frequencies to be generated.

         The oscillator circuit is enabled by programming the PWRMODE register. After reset the
         oscillator is enabled.

         To adjust the circuit's characteristics to the quartz crystal being used without using additional
         external components the transconductance of the crystal oscillator can be programmed.

         The transconductance is programmed via register bits XTALOSCGM[3:0] in register XTALOSC.

         The recommended method to synchronize the receiver frequency to a carrier signal is to
         make use of the high resolution RF frequency generation subsystem together with the
         Automatic Frequency Control, both are described further down.

         Alternatively a single ended reference (TXCO, CXO) may be used. The CMOS levels should
         be applied to pin CLK16P via an AC coupling with the crystal oscillator enabled.

        5.2. SYSCLK Output

         The SYSCLK pin outputs the reference clock signal divided by a programmable integer.
         Divisions from 1 to 2048 are possible. For divider ratios > 1 the duty cycle is 50%. Bits
         SYSCLK[3:0] in the PINCFG1 register set the divider ratio. The output on pin SYSCLK can be
         disabled.

         Outputting a frequency that is identical to the IF frequency (default 1 MHz) on the SYSCLK pin
         is not recommended during receive operation, since it requires extensive decoupling on the
         PCB to avoid interference.

        5.3. PWRUP Input

         The PWRUP pin disables all analog blocks when it is pulled low. If the pin is pulled high, then
         the power-up state of the analog blocks can be handled fully in software by programming
         register PWRMODE. It is recommended to connect PWRUP to VDD.

Version 2.2  Datasheet AX5042
                                                                              Circuit Description 21

5.4. RESET_N Input

The AX5042 can be reset in two ways:
     1. By SPI accesses: the bit RST in the PWRMODE register is toggled.
     2. Via the RESET_N pin: A low pulse is applied at the RESET_N pin. With the rising edge of
          RESET_N the device goes into its operational state.

A reset must be applied after power-up. It is safe to perform this power-on reset using a SPI
access, so using the RESET_N pin is strictly optional. If the RESET_N pin is not used it must be
tied to VDD.

5.5. DATA Input/Output and DCLK Output

The DATA input/output pin is used for data transfer from and to AX5042 in wire mode.
The transfer direction of data is set by programming the PWRMODE register or by the level
applied to the pin IRQ_TXEN (1=TX, then DATA is an input pin; 0=RX, then DATA is an output
pin).
The DCLK output pin supplies the corresponding data clock which depends on the data-rate
settings programmed to AX5042. In synchronous wire mode a connected micro-controller
must receive or supply data on the DATA pin synchronous to the clock available the DCLK
pin. In asynchronous wire mode, the receive/transmit clock is still available on the DCLK pin,
but its usage is optional.
If frame mode is used for data communication, the pins DCLK and DATA can optionally be
used as general purpose I/O pins.

Version 2.2  Datasheet AX5042
22 Circuit Description

        5.6. RF Frequency Generation Subsystem

         The RF frequency generation subsystem consists of a fully integrated synthesizer, which
         multiplies the reference frequency from the crystal oscillator to get the desired RF frequency.
         The advanced architecture of the synthesizer enables frequency resolutions of 1 Hz, as well as
         fast settling times of 5 50 s depending on the settings (see section 4.3: AC Characteristics).
         Fast settling times mean fast start-up and fast RX/TX switching, which enables low-power
         system design.

         For receive operation the RF frequency is fed to the mixer, for transmit operation to the
         power-amplifier.

         The frequency must be programmed to the desired carrier frequency. The RF frequency shift
         by the IF frequency that is required for RX operation, is automatically set when the receiver is
         activated and does not need to be programmed by the user. The default IF frequency is 1
         MHz. It can be programmed to other values. Changing the IF frequency and thus the centre
         frequency of the digital channel filter can be used to adapt the blocking performance of the
         device to specific system requirements.

         The synthesizer loop bandwidth can be programmed, this serves three purposes:

              1. Start-up time optimisation, start-up is faster for higher synthesizer loop bandwidths

              2. TX spectrum optimisation, phase-noise at 300 kHz to 1 MHz distance from the carrier
                    improves with lower synthesizer loop bandwidths

              3. Adaptation of the bandwidth to the data-rate. For transmission of FSK, GFSK and MSK
                    it is required that the synthesizer bandwidth must be in the order of the data-rate.

        VCO

         An on-chip VCO converts the control voltage generated by the charge pump and loop filter
         into an output frequency. This frequency is used for transmit as well as for receive operation.
         The frequency can be programmed in 1 Hz steps in the FREQ registers. For operation in the
         433 MHz band, the BANDSEL bit in the PLLLOOP register must be programmed.

        VCO Auto-Ranging

         The AX5042 has an integrated auto-ranging function, which allows to set the correct VCO
         range for specific frequency generation subsystem settings automatically. Typically it has to
         be executed after power-up. The function is initiated by setting the RNG_START bit in the
         PLLRANGING register. The bit is readable and a 0 indicates the end of the ranging process.
         The RNGERR bit indicates the correct execution of the auto-ranging.

Version 2.2  Datasheet AX5042
                                            Circuit Description 23

Loop Filter and Charge Pump

The AX5042 internal loop filter configuration together with the charge pump current sets the
synthesizer loop band width. The loop filter has three configurations that can be
programmed via the register bits FLT[1:0] in register PLLLOOP, the charge pump current can
be programmed using register bits PLLCPI[2:0] also in register PLLLOOP. Synthesizer
bandwidths are typically 50 - 500 kHz depending on the PLLLOOP settings, for details see
section 4.3: AC Characteristics.

Registers

Register     Bits            Purpose

             FLT[1:0]        Synthesizer loop filter bandwidth, recommended usage is to increase the bandwidth
                             for faster settling time, bandwidth increases of factor 2 and 5 are possible.
PLLLOOP      PLLCPI[2:0]     Synthesizer charge pump current, recommended usage is to decrease the bandwidth
                             (and improve the phase-noise) for low data-rate transmissions.
                    BANDSEL  Switches between 868 MHz/915 MHz and 433 MHz bands
FREQ                         Programming of the carrier frequency
IFFREQHI, IFFREQLO           Programming of the IF frequency
PLLRANGING                   Initiate VCO auto-ranging and check results

5.7. RF Input and Output Stage (ANTP/ANTN)

The AX5042 uses fully differential antenna pins. RX/TX switching is handled internally, an
external RX/TX switch is not required.

LNA

The LNA amplifies the differential RF signal from the antenna and buffers it to drive the I/Q
mixer. An external matching network is used to adapt the antenna impedance to the IC
impedance. A DC feed to the supply voltage VDD must be provided at the antenna pins. For
recommendations see section 7: Application Information.

I/Q mixer

The RF signal from the LNA is mixed down to an IF of typically 1 MHz. I- and Q-IF signals are
buffered for the analog IF filter.

PA

In TX mode the PA drives the signal generated by the frequency generation subsystem out to
the differential antenna terminals. The output power of the PA is programmed via bits
TXRNG[3:0] in the register TXPWR. Output power as well as harmonic content will depend on
the external impedance seen by the PA, recommendations are given in the section 7:
Application Information.

Version 2.2                                 Datasheet AX5042
24 Circuit Description

5.8. Analog IF Filter

The mixer is followed by a complex band-pass IF filter, which suppresses the down-mixed
image while the wanted signal is amplified. The centre frequency of the filter is 1 MHz, with a
passband width of 1 MHz. The RF frequency generation subsystem must be programmed in
such a way that for all possible modulation schemes the IF frequency spectrum fits into the
passband of the analog filter.

5.9. Digital IF Channel Filter and Demodulator

The digital IF channel filter and the demodulator extract the data bit-stream from the
incoming IF signal. They must be programmed to match the modulation scheme as well as
the bit rate. Inaccurate programming will lead to loss of sensitivity.

The channel filter offers bandwidths of 4.8 kHz up to 600 kHz. Data-rates down to 0.1 kbit/s
can be demodulated, but sensitivities will not increase significantly vs. 4.8 kbit/s.

For detailed instructions how to program the digital channel filter and the demodulator see
the AX5042 Programming Manual, an overview of the registers involved is given in the
following table. The register setups typically must be done once at power-up of the device.

Registers

Register                Remarks
CICDECHI, CICDECLO
DATARATEHI, DATARATELO  This register programs the bandwidth of the digital channel filter.

TMGGAINHI, TMGGAINLO    These registers specify the receiver bit rate, relative to the channel filter
                        bandwidth.
MODULATION
PHASEGAIN, FREQGAIN,    These registers specify the aggressiveness of the receiver bit timing recovery.
FREQGAIN2, AMPLGAIN     More aggressive settings allow the receiver to synchronize with shorter
AGCATTACK, AGCDECAY     preambles, at the expense of more timing jitter and thus a higher bit error rate
TXRATE                  at a given signal-to-noise ratio.
FSKDEV
                        This register selects the modulation to be used by the transmitter and the
                        receiver, i.e. whether ASK, PSK , FSK, MSK, GFSK, GMSK or OQPSK should be
                        used.

                        These registers control the bandwidth of the phase, frequency offset and
                        amplitude tracking loops. Recommended settings are provided in the
                        Programming Manual.

                        These registers control the AGC (automatic gain control) loop slopes, and thus
                        the speed of gain adjustments. The faster the bit rate, the faster the AGC loop
                        should be. Recommended settings are provided in the Programming Manual.

                        These registers control the bit rate of the transmitter.

                        These registers control the frequency deviation of the transmitter in FSK mode.
                        The receiver does not explicitly need to know the frequency deviation, only the
                        channel filter bandwidth has to be set wide enough for the complete
                        modulation to pass.

Version 2.2             Datasheet AX5042
                                                                              Circuit Description 25

5.10. Encoder

The encoder is located between the Framing Unit, the Demodulator and the Modulator. It
can optionally transform the bit-stream in the following ways:

      It can invert the bit stream.

      It can perform differential encoding. This means that a zero is transmitted as no
          change in the level, and a one is transmitted as a change in the level. Differential
          encoding is useful for PSK, because PSK transmissions can be received either as
          transmitted or inverted, due to the uncertainty of the initial phase. Differential
          encoding / decoding removes this uncertainty.

      It can perform Manchester encoding. Manchester encoding ensures that the
          modulation has no DC content and enough transitions (changes from 0 to 1 and from
          1 to 0) for the demodulator bit timing recovery to function correctly, but does so at a
          doubling of the data rate.

      It can perform Spectral Shaping. Spectral Shaping removes DC content of the bit
          stream, ensures transitions for the demodulator bit timing recovery, and makes sure
          that the transmitted spectrum does not have discrete lines even if the transmitted
          data is cyclic. It does so without adding additional bits, i.e. without changing the
          data rate. Spectral Shaping uses a self synchronizing feedback shift register.

The encoder is programmed using the register ENCODING, details and recommendations on
usage are given in the AX5042 Programming Manual.

5.11. Framing and FIFO

Most radio systems today group data into packets. The framing unit is responsible for
converting these packets into a bit-stream suitable for the modulator, and to extract packets
from the continuous bit-stream arriving from the demodulator.

The Framing unit supports three different modes:

      HDLC

      Raw

      802.15.4 compliant

The micro-controller communicates with the framing unit through a 3 level 10 bit FIFO. The
FIFO decouples micro-controller timing from the radio (modulator and demodulator) timing.
The bottom 8 bit of the FIFO contain transmit or receive data. The top 2 bit are used to
convey meta information in HDLC and 802.15.4 modes. They are unused in Raw mode. The
meta information consists of packet begin / end information and the result of CRC checks.

The AX5042 contains one FIFO. Its direction is switched depending on whether transmit or
receive mode is selected.

Version 2.2  Datasheet AX5042
26 Circuit Description

         The FIFO can be operated in polled or interrupt driven modes. In polled mode, the micro-
         controller must periodically read the FIFO status register or the FIFO count register to
         determine whether the FIFO needs servicing.

         In interrupt mode EMPTY, NOT EMPTY, FULL, NOT FULL and programmable level interrupts are
         provided. The AX5042 signals interrupts by asserting (driving high) its IRQ_TXEN line. The
         interrupt line is level triggered, active high. Interrupts are acknowledged by removing the
         cause for the interrupt, i.e. by emptying or filling the FIFO.

         Basic FIFO status (EMPTY, FULL, Overrun, Underrun, and the top two bits of the top FIFO word)
         are also provided during each SPI access on MISO while the micro-controller shifts out the
         register address on MOSI. See the SPI interface section for details. This feature significantly
         reduces the number of SPI accesses necessary during transmit and receive.

        HDLC Mode

Note: HDLC mode follows High-Level Data Link Control (HDLC, ISO 13239) protocol.

         HDLC Mode is the main framing mode of the AX5042. In this mode, the AX5042 performs
         automatic packet delimiting, and optional packet correctness check by inserting and
         checking a cyclic redundancy check (CRC) field.

         The packet structure is given in the following table.

Flag Address Control    Information                                        FCS  (Optional flag)

8 bit 8 bit  8 or 16 bit Variable length, 0 or more bit in multiples of 8  16 / 32 bit 8 bit

HDLC packets are delimited with flag sequences of content 0x7E.

In AX5042 the meaning of address and control is user defined. The Frame Check Sequence
(FCS) can be programmed to be CRC-CCITT, CRC-16 or CRC-32.

The receiver checks the CRC, the result can be retrieved from the FIFO, the CRC is
appended to the received data.

For details on implementing a HDLC communication see the AX5042 Programming Manual.

RAW Mode

In Raw mode, the AX5042 does not perform any packet delimiting or byte synchronization. It
simply serialises transmit bytes and de-serializes the received bit-stream and groups it into
bytes.

This mode is ideal for implementing legacy protocols in software.

Version 2.2                                                                     Datasheet AX5042
                                                                              Circuit Description 27

802.15.4 (ZigBee)

802.15.4 uses binary phase shift keying (PSK) with 300 kbit/s (868 MHz band) or 600 kbit/s (915
MHz band) on the radio. The usable bit rate is only a 15th of the radio bit rate, however. A
spreading function in the transmitter expands the user bit rate by a factor of 15, to make the
transmission more robust. The despreader function of the receiver undoes that.

In 802.15.4 mode, the AX5042 framing unit performs the spreading and despreading function
according to the 802.15.4 specification. In receive mode, the framing unit will also
automatically search for the 802.15.4 preamble, meaning that no interrupts will have to be
serviced by the micro-controller until a packet start is detected.

5.12. RX AGC and RSSI

AX5042 features two receiver signal strength indicators (RSSI):

     1. RSSI before the digital IF channel filter.
          The gain of the receiver is adjusted in order to keep the analog IF filter output level
          inside the working range of the ADC and demodulator. The register AGCCOUNTER
          contains the current value of the AGC and can be used as an RSSI. The step size of
          this RSSI is 0.625 dB. The value can be used as soon as the RF frequency generation
          sub-system has been programmed.

     2. RSSI behind the digital IF channel filter.
          The demodulator also provides amplitude information in the TRKAMPL register. By
          combining both the AGCCOUNTER and the TRKAMPL registers, a high resolution
          (better than 0.1 dB) RSSI value can be computed at the expense of a few arithmetic
          operations on the micro-controller. Formulas for this computation can be found in the
          AX5042 Programming Manual.

Version 2.2  Datasheet AX5042
28 Circuit Description

5.13. Modulator
Depending on the transmitter settings the modulator generates various inputs for the PA:

       Modulation Bit = 0          Bit = 1        Main lobe bandwidth Max. bit rate

       ASK              PA off     PA on          BW=BITRATE        600kBit/s
                                   f=+fdeviation  BW=(1+h) BITRATE  200kBit/s
       FSK/MSK/GFSK f=-fdeviation  =1800          BW=BITRATE        600kBit/s

       PSK              =00

h            =          modulation index. It is the ratio of the deviation compared to the bit

rate; fdeviation = 0.5hBITRATE, AX5042 can demodulate signals with h < 4.

ASK          =          amplitude shift keying

FSK          =          frequency shift keying

MSK          =          minimum shift keying; MSK is a special case of FSK, where h = 0.5, and

therefore fdeviation = 0.25BITRATE; the advantage of MSK over FSK is that it can be

demodulated more robustly.

GFSK         =          gaussian frequency shift keying, same as FSK but shaped, BT=0.3

GMSK         =          GFSK with h=0.5

PSK          =          phase shift keying

OQPSK        =          offset quadrature shift keying. The AX5042 supports OQPSK. However,

unless compatibility to an existing system is required, MSK should be preferred.

All modulation schemes are binary.

5.14. Automatic Frequency Control (AFC)

The AX5042 has a frequency tracking register TRKFREQ to synchronize the receiver frequency
to a carrier signal. For AFC adjustment, the frequency offset can be computed with the
following formula:

                                   f  =  TRKFREQ    BITRATE  .
                                             216

Version 2.2                                                                    Datasheet AX5042
                                               Circuit Description 29

5.15. PWRMODE Register

The operation sequences of the chip can be controlled using the PWRMODE and APEOVER
registers.

PWRMODE APEOVER Name              Description                                                       Typical Idd

register     register

0x00         0x80      POWERDOWN  All digital and analog functions, except the register file, are      0.5 A
0x60         0x00                 disabled. SPI registers are still accessible.                       650 A
0x00
0x61         0x00      STANDBY    The crystal oscillator is powered on; receiver and transmitter       0.5 A
                                  are off.                                                          17 - 21 mA
0x01         0x00                                                                                   13 - 37 mA
             0x00      PWRUPPIN   The mode is determined by the state of the PWRUP and
0x68         0x00                 IRQ_TXEN pins.                                                       12 mA
0x69         0x00      SYNTHRX     PWRUP = 0: Same function as POWERDOWN                            17 - 21 mA
0x6C                   FULLRX      PWRUP = 1, IRQ_TXEN = 0: Same function as FULLRX
                       SYNTHTX     PWRUP = 1, IRQ_TXEN = 1: Same function as FULLTX                    11 mA
0x6D                   FULLTX
                                  The synthesizer is running on the receive frequency.              13 - 37 mA
                                  Transmitter and receiver are still off. This mode is used to let
                                  the synthesizer settle on the correct frequency for receive.

                                  Synthesizer and receiver are running

                                  The synthesizer is running on the transmit frequency.
                                  Transmitter and receiver are still off. This mode is used to let
                                  the synthesizer settle on the correct frequency for transmit.

                                  Synthesizer and transmitter are running. Do not switch into
                                  this mode before the synthesizer has completely settled on
                                  the transmit frequency (in SYNTHTX mode), otherwise
                                  spurious spectral transmissions will occur.

Version 2.2                                    Datasheet AX5042
30 Circuit Description

A typical PWRMODE and APEOVER sequence for a transmit session :

Step  PWRMODE           Remarks
      APEOVER

1 POWERDOWN

2 STANDBY               The settling time is dominated by the crystal used, typical value 3ms.

3 SYNTHTX               The synthesizer settling time is 5 50 s depending on settings, see section AC
                        Characteristics

4 FULLTX                Data transmission

5 POWERDOWN

A typical PWRMODE and APEOVER sequence for a receive session :

Step  PWRMODE           Remarks
      APEOVER

1 POWERDOWN

2 STANDBY               The settling time is dominated by the crystal used, typical value 3ms

3 SYNTHRX               The synthesizer settling time is 5 50 s depending on settings, see section AC
                        Characteristics

4 FULLRX                Data reception

5 POWERDOWN

Version 2.2                                                                                     Datasheet AX5042
                                                                          Circuit Description 31

5.16. Serial Peripheral Interface (SPI)

The AX5042 can be programmed via a four wire serial interface according SPI using the pins
CLK, MOSI, MISO and SEL. Registers for setting up the AX5042 are programmed via the serial
peripheral interface in all device modes.

When the interface signal SEL is pulled low, a 16 bit configuration data stream is expected on
the input signal pin MOSI, which is interpreted as D0...D7, A0...A6, R_N/W.

Data read from the interface appears on MISO.

Figure 3 shows a write/read access to the interface. The data stream is built of an address
byte including read/write information and a data byte. Depending on the R_N/W bit and
address bits A[6..0] the data D[7..0] can be written via MOSI or read at the pin MISO.

R_N/W = 0 means read mode, R_N/W = 1 means write mode.

The read sequence starts with 7 bits of status information S[6..0] followed by 8 data bits.

The status bits contain the following information:

S6                S5         S4          S3         S2                    S1           S0
PLL LOCK          FIFO OVER  FIFO UNDER  FIFO FULL  FIFO EMPTY            FIFOSTAT(1)  FIFOSTAT(0)

SPI Timing

             Tss  Tck TchTcl Ts Th                                                     Tsh

SS

SCK

MOSI         R/W A6 A5 A4 A3 A2 A1 A0 D7 D6 D5 D4 D3 D2 D1 D0

MISO              S6 S5 S4 S3 S2 S1 S0 D7 D6 D5 D4 D3 D2 D1 D0

          Tssd               Tco                                                       Tssz

                             Figure 3 Serial peripheral interface timing

Version 2.2                                                                            Datasheet AX5042
32 Circuit Description

        5.17. Wire Mode Interface

         In wire mode the transmitted or received data are transferred from and to the AX5042 using
         the pins DATA and DCLK. DATA is an input when transmitting and an output when receiving.
         The direction can be chosen by programming the PWRMODE register (recommended), or by
         using the IRQ_TXEN pin.
         Wire mode offers two variants: synchronous or asynchronous.
         In synchronous wire mode the, the AX5042 always drives DCLK. Transmit data must be
         applied to DATA synchronously to DCLK, and receive data must be sampled synchronously
         to DCLK. Timing is given in Figure 4. Setting the bit DCLKI in register PINCFG2 inverts the DCLK
         signal.
         In asynchronous wire mode, a low voltage RS232 type UART can be connected to DATA.
         DCLK is optional in this mode. The UART must be programmed to send two stop bits, but must
         be able to accept only one stop bit. Both the UART data rate and the AX5042 transmit and
         receive bit rate must match. The AX5042 synchronizes the RS232 signal to its internal
         transmission clock, by inserting or deleting a stop bit.
         Registers for setting up the AX5042 are programmed via the serial peripheral interface (SPI).

        Wire Mode Timing

                                Tdck Tdch Tdcl  Tds Tdh
                                                            Tdco
             DCLK (DCLKI=0)
             DCLK (DCLKI=1)

                     DATA (TX)
                     DATA (RX)

                                Figure 4 Wire mode interface timing

Version 2.2                                                          Datasheet AX5042
                                                                              Register Bank Description 33

        6. Register Bank Description

         This section describes the bits of the register bank in detail. The registers are grouped by
         functional block to facilitate programming.
         No checks are made whether the programmed combination of bits makes sense! Bit 0 is
         always the LSB.
Note Whole registers or register bits marked as reserved should be kept at their default values.
Note All addresses not documented here must not be accessed, neither in reading nor in writing.

Version 2.2  Datasheet AX5042
34 Register Bank Description

       6.1. Control Register Map

Addr Name                     Dir  Reset                                      Bit                                                      Description

                                             7      6       5     4                3                    2                1     0

Revision & Interface Probing

0 REVISION                    R    00000010                       SILICONREV(7:0)                                                      Silicon Revision
                                   11000101                        SCRATCH(7:0)                                                        Scratch Register
1 SCRATCH                     RW
                                   011-0000
Operating Mode                     ----0010

2 PWRMODE                     RW   ------11  RST    REFEN   XOEN  -                                      PWRMODE(3:0)                  Power Mode
                                   --------                                                             XTALOSCGM(3:0)                 GM of Crystal Oscillator
3 XTALOSC                     RW             -      -       -     -
                                   ----0000
FIFO                               --------

4 FIFOCTRL                    RW   ----0011  FIFOSTAT(1:0)  FIFO OVER FIFO UNDER FIFO FULL              FIFO EMPTY       FIFOCMD(1:0)  FIFO Control
                                   11111000                                              FIFODATA(7:0)                                 FIFO Data
5 FIFODATA                    RW   00000000
                                   --------
Interrupt Control                  ----0000

6 IRQMASK                     RW   ----0010  -      -       -     -                                       IRQMASK(3:0)                 IRQ Mask
                                   ----0010                                                             IRQREQUEST(3:0)                IRQ Request
7 IRQREQUEST                  R    -0000000  -      -       -     -
                                   11111111
Interface & Pin Control            11111111
                                   11111111
8 IFMODE                      RW   11111111      -      -   -     -                                     IFMODE(3:0)                           Interface Mode
                                             DATAZ  DCLKZ                                                                                     Pin Configuration 1
0C PINCFG1                    RW             DATAE  DCLKE   IRQ_TXENZ PWRUPZ                            SYSCLK(3:0)            PWRUPI Pin Configuration 2
                                                                                                                               PWRUPR Pin Configuration 3
0D PINCFG2                    RW                 -      -   PWRUP_IRQ_TXENE        DATAI                DCLKI         IRQPTTI                 IRQ Inversion
                                                 -      -                          DATAR
0E PINCFG3                    R                             -     SYSCLKR                               DCLKR         IRQPTTR

0F IRQINVERSION               RW                            -     -                                     IRQINVERSION(3:0)

Modulation & Framing

10 MODULATION                 RW             -      -       -     -                                     MODULATION(3:0)                Modulation

11 ENCODING                   RW             -      -       -     -           ENC MANCH ENC SCRAM ENC DIFF ENC INV Encoder/Decoder Settings

12 FRAMING                    RW             -      HSUPP   CRCMODE(1:0)                                FRMMODE(2:0)           FABORT Framing settings

14 CRCINIT3                   RW                                     CRCINIT(31:24)                                                    CRC Initialisation Data

15 CRCINIT2                   RW                                     CRCINIT(23:16)                                                    CRC Initialisation Data

16 CRCINIT1                   RW                                          CRCINIT(15:8)                                                CRC Initialisation Data

17 CRCINIT0                   RW                                          CRCINIT(7:0)                                                 CRC Initialisation Data

Version 2.2                                                                                                                            Datasheet AX5042
                                                                                                                        Register Bank Description         35

Synthesizer      RW 00111001      -     Reserved BANDSEL               FREQ(31:24)                         FLT(1:0)     Synthesizer Frequency
  20 FREQ3       RW 00110100            PLL LOCK RNGERR                FREQ(23:16)                                      Synthesizer Frequency
  21 FREQ2       RW 11001100  STICKY                                    FREQ(15:8)             VCOR(3:0)                Synthesizer Frequency
  22 FREQ1       RW 11001101  LOCK                                                                                      Synthesizer Frequency
  23 FREQ0       RW 00000010                                             FREQ(7:0)                                      FSK Frequency Deviation
  25 FSKDEV2     RW 01100110                                         FSKDEV(23:16)                                      FSK Frequency Deviation
  26 FSKDEV1     RW 01100110                                          FSKDEV(15:8)                                      FSK Frequency Deviation
  27 FSKDEV0     RW 00100000                                                                                            2nd LO / IF Frequency
  28 IFFREQHI    RW 00000000                                           FSKDEV(7:0)                                      2nd LO / IF Frequency
  29 IFFREQLO    RW -0011101                                           IFFREQ(15:8)                                     Synthesizer Loop Filter Settings
  2C PLLLOOP                                                            IFFREQ(7:0)
                 RW ---01000                                                                                            Synthesizer VCO Auto-Ranging
  2D PLLRANGING                                                                   PLLCPI(2:0)

Transmitter                                                 RNG START
  30 TXPWR
  31 TXRATEHI    RW ----1000                                                               TXRNG(3:0)               Transmit Power
  32 TXRATEMID                                                TXRATE(23:16)                                             Transmitter Bit Rate
  33 TXRATELO    RW 00001001                                   TXRATE(15:8)                                             Transmitter Bit Rate
                                                                TXRATE(7:0)                                             Transmitter Bit Rate
  34 MODMISC     RW 10011001
                                                                                                                        Misc RF Flags
Receiver         RW 10011010

  39 AGCTARGET   RW 11                                                                reserved  PTTCLK
                                                                                                             GATE
  3A AGCATTACK
  3B AGCDECAY    RW 01010                                               AGCTARGET(4:0)                            AGC Target
  3C AGCCOUNTER                                                                                                         Must be set to 0x0E
  3D CICSHIFT    RW 00010110            reserved                              AGCATTACK(4:0)                            AGC Attack
  3E CICDECHI    RW 0010011                                                                                           AGC Decay
  3F CICDECLO     R   reserved            reserved                    AGCDECAY(4:0)                             AGC Current Value
  40 DATARATEHI   R --000100                                                                                           CIC Shifter
  41 DATARATELO  RW 00                    reserved  AGCCOUNTER(7:0)                                             CIC Decimation Factor
                 RW 00000100                                                                                          CIC Decimation Factor
                 RW 00011010                                                  CICSHIFT(4:0)                             Data rate
                 RW 10101011                                                                                            Data rate
                                                                                                        CICDEC(9:8)

                                                               CICDEC(7:0)

                                                            DATARATE(15:8)

                                                               DATARATE(7:0)

Version 2.2                                                                                                             Datasheet AX5042
36 Register Bank Description

  42 TMGGAINHI   RW 00000000                             TIMINGGAIN(15:8)                                  Timing Gain
  43 TMGGAINLO   RW 11010101                                                                               Timing Gain
  44 PHASEGAIN   RW 000011                             TIMINGGAIN(7:0)                                   Phase Gain
  45 FREQGAIN    RW 1010                                                                               Frequency Gain
  46 FREQGAIN2   RW 1010     reserved                                 PHASEGAIN(3:0)                 Frequency Gain 2
  47 AMPLGAIN    RW 00110                                                FREQGAIN(3:0)                  Amplitude Gain
  48 TRKAMPLHI    R                                             FREQGAIN2(3:0)                 Amplitude Tracking
  49 TRKAMPLLO    R                                                 AMPLGAIN(3:0)                  Amplitude Tracking
  4A TRKPHASEHI   R                                                                            Phase Tracking
  4B TRKPHASELO   R                                                 TRKPHASE(11:8)                 Phase Tracking
  4C TRKFREQHI    R                           reserved                                          Frequency Tracking
  4D TRKFREQLO    R                                                                                Frequency Tracking
Misc                                                        TRKAMPL(15:8)
  70 APEOVER
                                                            TRKAMPL(7:0)
  72 PLLVCOI
                                                     

                                                            TRKPHASE(7:0)

                                                            TRKFREQ(15:8)

                                                            TRKFREQ(7:0)

                 R 00000000 APEOVER  OSCAPE      REFAPE                     reserved                       APE Overrride
                                          -
                 RW --000100  -                          reserved                     VCO_I(2:0)           Synthesizer VCO current
                                                                                                           Leave at default

74 PLLRNG        RW 00---000     reserved           -       -            -  reserved              PLLARNG  Auto-ranging internal settings
                                                                                                           PLLARNG must be set to 1

7C REF           RW --100011  -               -          reserved                     REF_I(2:0)           Reference adjust
                                                                                                           Leave at default

7D RXMISC        RW --110110  -               -                reserved                     RXIMIX(1:0)    Misc RF settings
                                                                                                           RXIMIX(1:0) must be set to 01

Version 2.2                                                                                                Datasheet AX5042
                                                                   Application Information 37

7. Application Information
7.1. Typical Application Diagram

             GND      VDD                                                      GND

             ANTENNA

                                  CLK16N
                                      CLK16P

                                           VDD
                                               N5
                                                    N4

                                                         PWRUP
                                                              GND

VDD                        N1     AX5042                               DCLK         TO/FROM MICRO-CONTROLLER
   GND                     VDD                                           VDD
                           GND                                    IRQ_TXEN
                                                                       DATA
                           ANTP                                         MOSI
                           ANTN                                         MISO
                           GND                                            CLK
                           VDD

                                  N2
                                      LPFILT
                                           N3
                                               GND
                                                    RESET_N
                                                         SYSCLK
                                                             SEL

                                                 GND

                                                          Figure 5 Typical application diagram

Decoupling capacitors are not drawn. It is recommended to add 100nF decoupling
capacitor for every VDD pin. In order to reduce noise on the antenna inputs it is
recommended to add 27pF on the VDD pins close to the antenna interface.

Version 2.2                                                                         Datasheet AX5042
38 Application Information

        7.2. Antenna Interface Circuitry

Single-Ended Antenna Interface

The ANTP and ANTN pins provide RF input to the LNA when AX5042 is in receive mode, and RF
output from the PA when AX5042 is in transmit mode. A small antenna can be connected
with an optional matching network. The network must provide DC power to the PA and LNA.
A biasing to VDD is necessary.

Beside biasing and impedance matching, the proposed networks also provide low pass
filtering to limit spurious emission.

           VDD        L3    C3                  L6                     LB        C6
          L1
IC Antenna C1                      C2                       CA         CB                           50 single-
Pins                                                                                                ended
          L2                                                                                        equipment
           VDD                                                                                      or antenna

                      L4                      C5

                                       L5

                                          C4

               Figure 6 Structure of the antenna interface to 50 single-ended equipment or antenna

Frequency      L1=L2  C1    L3=L4         C2        C3=C5       L5=L6      LB        CA=CB C4=C6
Band                                                  [pF]       [nH]
               [nH]   [pF]  [nH]          [pF]                             [nH]      [pF]           [pF]
                                                       1.8        18
868 / 915 MHz   18    2.2   12             2.2         3.3        39       6.2       8.2            220

433 MHz         33    3     33             3.3                             12        18             220

Version 2.2                                                                      Datasheet AX5042
                                                              Application Information 39

Dipole Antenna Interface

             VDD

                   L1                    L3        C2       dipole
                                    C1
             IC Antenna                                     antenna
             Pins                        L4

                   L2

             VDD

             Figure 7 Structure of the antenna interface to a dipole antenna

             Frequency       L1=L2           C1        L3=L4                  C2
             Band             [nH]
                                             [pF]      [nH]                   [pF]
              868 / 915 MHz    18
              433 MHz          33            3.9       6.8                    3.3

                                             8         15                     6.8

Version 2.2                                                                         Datasheet AX5042
40 QFN28 Package Information

        8. QFN28 Package Information
        8.1. Package Outline QFN28

                                                                                   AXSEM
                                                                                  AX5042-1
                                                                                  YYWWXX

Notes                                                                            Datasheet AX5042

  1. JEDEC ref MO-220
  2. All dimensions are in millimeters
  3. Pin 1 is identified by chamfer on corner of exposed die pad.
  4. Datum C and the seating plane are defined by the flat surface of the

        metallised terminal
  5. Dimension `e' represent the terminal pitch
  6. Dimension b applies to metallised terminal and is measured 0.25 to

        0.30mm from terminal tip.
  7. Dimension L1 represents terminal pull back from package edge. There

        terminal pull back esists, only upper half of lead is visible on package
        edge du to half etching of leadframe.
  8. Package surface shall be matte finish, Ra 1.6-2.2
  9. Package warp shall be 0.050 maximum
  10. Leadframe material is copper A194
  11. Coplanarity applies to the exposed pad as well as the terminal
  12. YYWWXX is the packaging lot code

Version 2.2
                                                                           QFN28 Package Information 41

8.2. QFN28 Soldering Profile                                              Reflow                                   Cooling
                                Preheat                                             tp

        TpTemperature                                               tL

        TL
        TsMAX

        TsMIN
                                         ts

25C

                     t25 to Peak

                                                  Time

             Profile Feature                                 Pb-Free Process
                                                              3 C/sec max.
              Average Ramp-Up Rate
              Preheat Preheat                 TsMIN          150C
              Temperature Min                 TsMAX          200C
              Temperature Max                 ts             60 180 sec
              Time (TsMIN to TsMAX)           T25 to Peak  8min max.
              Time 25C to Peak Temperature
              Reflow Phase                    TL             217C
              Liquidus Temperature
              Time over Liquidus Temperature  tL             60 150 sec
              Peak Temperature
              Time within 5C of actual Peak  tp             260C
              Temperature
              Cooling Phase                   Tp             20 40 sec
              Ramp-down rate
                                                             6C/sec max.

             Notes:

                     All temperatures refer to the top side of the package, measured on the package body surface.

Version 2.2                                                                                                        Datasheet AX5042
42 QFN28 Package Information

        8.3. QFN28 Recommended Pad Layout

         1. PCB land and solder masking recommendations are shown in Figure 8.

                                                                                  A = Clearance from PCB thermal pad to solder mask opening,
                                                                                          0.0635 mm minimum

                                                                                  B = Clearance from edge of PCB thermal pad to PCB land, 0.2
                                                                                          mm minimum

                                                                                  C = Clearance from PCB land edge to solder mask opening to be
                                                                                          as tight as possible to ensure that some solder mask remains
                                                                                          between PCB pads

                                                                                  D = PCB land length = QFN solder pad length + 0.1mm
                                                                                  E = PCB land width = QFN solder pad width + 0.1 mm
           Figure 8: PCB land and solder mask recommendations

         2. Thermal vias should be used on the PCB thermal pad (middle ground pad) to improve
               thermal conductivity from the device to a copper ground plane area on the reverse side
               of the printed circuit board. The number of vias depends on the package thermal
               requirements, as determined by thermal simulation or actual testing.

         3. Increasing the number of vias through the printed circuit board will improve the thermal
               conductivity to the reverse side ground plane and external heat sink. In general, adding
               more metal through the PC board under the IC will improve operational heat transfer,
               but will require careful attention to uniform heating of the board during assembly.

        8.4. Assembly Process

        Stencil Design & Solder Paste Application

         1. Stainless steel stencils are recommended for solder paste application.
         2. A stencil thickness of 0.125 0.150 mm (5 6 mils) is recommended for screening.
         3. For the PCB thermal pad, solder paste should be printed on the PCB by designing a

               stencil with an array of smaller openings that sum to 50% of the QFN exposed pad area.
               Solder paste should be applied through an array of squares (or circles) as shown in Figure
               9.
         4. The aperture opening for the signal pads should be between 50-80% of the QFN pad
               area as shown in Figure 10.
         5. Optionally, for better solder paste release, the aperture walls should be trapezoidal and
               the corners rounded.

Version 2.2  Datasheet AX5042
                                                                  QFN28 Package Information 43

6. The fine pitch of the IC leads requires accurate alignment of the stencil and the printed
      circuit board. The stencil and printed circuit assembly should be aligned to within + 1 mil
      prior to application of the solder paste.

7. No-clean flux is recommended since flux from underneath the thermal pad will be
      difficult to clean if water-soluble flux is used.

             Figure 9: Solder paste application on exposed pad

                Minimum    62% coverage                                    Maximum
             50% coverage                                               80% coverage

                           Figure 10: Solder paste application on pins

Version 2.2                                                             Datasheet AX5042
44 Life Support Applications

        9. Life Support Applications

          This product is not designed for use in life support appliances, devices, or in systems where
          malfunction of this product can reasonably be expected to result in personal injury. AXSEM
          customers using or selling this product for use in such applications do so at their own risk and agree
          to fully indemnify AXSEM for any damages resulting from such improper use or sale.

Version 2.2  Datasheet AX5042
                        Contact Information 45

10.Contact Information

AXSEM AG                Phone +41 44 882 17 07
Oskar-Bider-Strasse 1   Fax +41 44 882 17 09
CH-8600 Dbendorf       Email sales@axsem.com
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