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AX500-2PQG896M

器件型号:AX500-2PQG896M
器件类别:半导体    可编程逻辑器件   
厂商名称:Actel
厂商官网:http://www.actel.com/
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器件描述

FPGA, 12096 CLBS, 1000000 GATES, 649 MHz, PBGA896

参数
AX500-2PQG896M端子数量 896
AX500-2PQG896M最小工作温度 0.0 Cel
AX500-2PQG896M最大工作温度 70 Cel
AX500-2PQG896M加工封装描述 1 MM PITCH, FBGA-896
AX500-2PQG896Mreach_compliant Yes
AX500-2PQG896M状态 Active
AX500-2PQG896M可编程逻辑类型 FIELD PROGRAMMABLE GATE ARRAY
AX500-2PQG896Mclock_frequency_max 649 MHz
AX500-2PQG896M一个CLB模块最大延时 0.9900 ns
AX500-2PQG896Mjesd_30_code S-PBGA-B896
AX500-2PQG896Mjesd_609_code e0
AX500-2PQG896Mmoisture_sensitivity_level 3
AX500-2PQG896M可配置逻辑模块数量 12096
AX500-2PQG896M等效门电路数量 1.00E6
AX500-2PQG896M组织 12096 CLBS, 1000000 GATES
AX500-2PQG896M包装材料 PLASTIC/EPOXY
AX500-2PQG896Mpackage_code BGA
AX500-2PQG896M包装形状 SQUARE
AX500-2PQG896M包装尺寸 GRID ARRAY
AX500-2PQG896Mpeak_reflow_temperature__cel_ 225
AX500-2PQG896Mqualification_status COMMERCIAL
AX500-2PQG896Mseated_height_max 2.44 mm
AX500-2PQG896M额定供电电压 1.5 V
AX500-2PQG896M最小供电电压 1.42 V
AX500-2PQG896M最大供电电压 1.58 V
AX500-2PQG896M表面贴装 YES
AX500-2PQG896M工艺 CMOS
AX500-2PQG896M温度等级 COMMERCIAL
AX500-2PQG896M端子涂层 TIN LEAD
AX500-2PQG896M端子形式 BALL
AX500-2PQG896M端子间距 1 mm
AX500-2PQG896M端子位置 BOTTOM
AX500-2PQG896Mtime_peak_reflow_temperature_max__s_ 30
AX500-2PQG896Mlength 31 mm
AX500-2PQG896Mwidth 31 mm
AX500-2PQG896Madditional_feature 1000000 SYSTEM GATES AVAILABLE

AX500-2PQG896M器件文档内容

Axcelerator Family FPGAs                                                                       v2.7
                                                                                                  TM

                                                                                             ue

Leading-Edge Performance                                       Voltage-Referenced I/O Standards: GTL+, HSTL
                                                                   Class 1, SSTL2 Class 1 and 2, SSTL3 Class 1 and 2
350+ MHz System Performance
500+ MHz Internal Performance                               Registered I/Os
High-Performance Embedded FIFOs                              Hot-Swap Compliant I/Os (except PCI)
700 Mb/s LVDS Capable I/Os                                  Programmable Slew Rate and Drive Strength on

Specifications                                                     Outputs
                                                               Programmable Delay and Weak Pull-Up/Pull-Down
Up to 2 Million Equivalent System Gates
Up to 684 I/Os                                                   Circuits on Inputs
Up to 10,752 Dedicated Flip-Flops                        Embedded Memory:
Up to 295 kbits Embedded SRAM/FIFO
Manufactured on Advanced 0.15 m CMOS Antifuse                Variable-Aspect 4,608-bit RAM Blocks (x1, x2, x4,
                                                                   x9, x18, x36 Organizations Available)
    Process Technology, 7 Layers of Metal
                                                               Independent, Width-Configurable Read and Write Ports
Features                                                       Programmable Embedded FIFO Control Logic
                                                          Segmentable Clock Resources
Single-Chip, Nonvolatile Solution                        Embedded Phase-Locked Loop:
Up to 100% Resource Utilization with 100% Pin Locking       14-200 MHz Input Range
1.5V Core Voltage for Low Power                              Frequency Synthesis Capabilities up to 1 GHz
Footprint Compatible Packaging                           Deterministic, User-Controllable Timing
Flexible, Multi-Standard I/Os:                           Unique In-System Diagnostic and Debug Capability
                                                              with Actel Silicon Explorer II
    1.5V, 1.8V, 2.5V, 3.3V Mixed Voltage Operation       Boundary-Scan Testing Compliant with IEEE Standard
    Bank-Selectable I/Os 8 Banks per Chip                 1149.1 (JTAG)
    Single-Ended I/O Standards: LVTTL, LVCMOS, 3.3V      FuseLockTM Secure Programming Technology
                                                              Prevents Reverse Engineering and Design Theft
         PCI, and 3.3V PCI-X
    Differential I/O Standards: LVPECL and LVDS

Table 1-1 Axcelerator Family Product Profile  AX125     AX250     AX500     AX1000         AX2000
                                                125,000   250,000   500,000   1,000,000      2,000,000
Device                                          82,000   154,000   286,000    612,000       1,060,000
Capacity (in Equivalent System Gates)
                                                   672      1,408    2,688      6,048          10,752
    Typical Gates                                 1,344     2,816    5,376      12,096         21,504
Modules                                          1,344     2,816    5,376      12,096         21,504

    Register (R-cells)                               4        12       16          36             64
    Combinatorial (C-cells)                      18,432    55,296   73,728     165,888        294,912
    Maximum Flip-Flops
Embedded RAM/FIFO                                   4         4        4          4              4
    Number of Core RAM Blocks                        4         4        4          4              4
    Total Bits of Core RAM                           8         8        8          8              8
Clocks (Segmentable)
    Hardwired                                        8         8        8          8              8
    Routed                                         168       248      336         516            684
PLLs                                               84       124      168         258            342
I/Os                                              504       744     1,008      1,548          2,052
    I/O Banks
    Maximum User I/Os                              180       208       208          729      896, 1152
    Maximum LVDS Channels                                                     484, 676, 896      352
    Total I/O Registers                         256, 324  256, 484  484, 676                     624
Package                                                  208, 352  208, 352        352
    CSP                                                                             624
    PQFP
    BGA
    FBGA
    CQFP
    CCGA

November 2008                                                                                                                                    i
2008 Actel Corporation                                            *See Actel's website for the latest version of the datasheet.
   Axcelerator Family FPGAs

Ordering Information

         AX1000 _ 1          FG  G       896   I

                                                                                        Application
                                                                                         Blank = Commercial (0 to +70 C)
                                                                                              PP = Pre-Production
                                                                                                I = Industrial (-40 to +85 C)
                                                                                              M = Military (-55 to +125 C)
                                                                                               B = MIL-STD-883 Class B

                                                                        Package Lead Count

                                                       Lead-Free Packaging

                                                           Blank = Standard Packaging
                                                                 G= RoHS-Compliant Packaging

                                        Package Type
                                           BG = Ball Grid Array (1.27mm pitch)
                                           FG = Fine Ball Grid Array (1.0mm pitch)
                                           CS = Chip Scale Package (0.8mm pitch)
                                           PQ = Plastic Quad Flat Pack (0.5mm pitch)
                                           CQ = Ceramic Quad Flat Pack (0.5mm pitch)
                                           CG = Ceramic Column Grid Array

                       Speed Grade
                        Blank = Standard Speed
                              1 = Approximately 15% Faster than Standard
                              2 = Approximately 25% Faster than Standard

         Part Number
          AX125 = 125,000 Equivalent System Gates
          AX250 = 250,000 Equivalent System Gates
          AX500 = 500,000 Equivalent System Gates
          AX1000 = 1,000,000 Equivalent System Gates
          AX2000 = 2,000,000 Equivalent System Gates

Device Resources

                                 User I/Os (Including Clock Buffers)

Package              AX125       AX250         AX500                  AX1000                                                    AX2000

CS180                98                                                                                                      

PQ208                              115        115                                                                             

CQ208                              115        115                                                                             

FG256                138            138                                                                                       

FG324                168                                                                                                     

CQ352                              198        198                    198                                                       198

FG484                              248        317                    317                                                      

CG624                                                              418                                                       418

FG676                                        336                    418                                                      

BG729                                                              516                                                      

FG896                                                              516                                                       586

FG1152                                                                                                                      684

Note: The FG256, FG324, and FG484 are footprint compatible with one another. The FG676, FG896, and FG1152 are also footprint
          compatible with one another.

ii                                       v2.7
                                                                 Axcelerator Family FPGAs

Temperature Grade Offerings

Package                     AX125        AX250          AX500    AX1000                              AX2000
CS180                         C, I                                                                     
PQ208                                                                                                   
CQ208                                   C, I, M        C, I, M                                          
FG256                         C, I         M, B           M, B                                           
FG324                         C, I       C, I, M                                                         
CQ352                                                      
FG484                                                           M, B                                M, B
CG624                                     M, B           M, B    C, I, M                                 
FG676                                   C, I, M        C, I, M    M, B
BG729                                                           C, I, M                              M, B
FG896                                                 C, I, M   C, I, M                                 
FG1152                                                         C, I, M                                 
Notes:                                                     
1. C = Commercial                                                                                  C, I, M
2. I = Industrial                                                                                    C, I, M
3. M = Military
4. B = MIL-STD-883 Class B

Speed Grade and Temperature Grade Matrix

                                    Std                 1                 2
                                                                           
C                                                                          
                                                                           
I                                                                          

M                                                      

B                                                      

Notes:

5. C = Commercial
6. I = Industrial
7. M = Military
8. B = MIL-STD-883 Class B

Packaging Data

Refer to the following documents located on the Actel website for additional packaging information.
Package Mechanical Drawings
Package Thermal Characteristics and Weights
Hermatic Package Mechanical Information

Contact your local Actel representative for device availability.

                                                  v2.7                                                         iii
   Axcelerator Family FPGAs

Table of Contents

    General Description

    Device Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
    Programmable Interconnect Element . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-1
    Logic Modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-2
    Embedded Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
    I/O Logic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4
    Routing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5
    Global Resources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-5
    Low Power (LP) Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6
    Design Environment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-6
    Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7
    In-System Diagnostic and Debug Capabilities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7
    Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-7
    Related Documents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-8

    Detailed Specifications

    Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1
    Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-6
    I/O Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-9
    Voltage-Referenced I/O Standards . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-32
    Differential Standards . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-39
    Module Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-43
    Routing Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-50
    Global Resources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-55
    Axcelerator Clock Management System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-63
    Embedded Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-72
    Other Architectural Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-89
    Programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-91

    Package Pin Assignments

    180-Pin CSP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
    729-Pin PBGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-4
    256-Pin FBGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-12
    324-Pin FBGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-18
    484-Pin FBGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-22
    676-Pin FBGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-36
    896-Pin FBGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-49

iv                           v2.7
                         Axcelerator Family FPGAs

Table of Contents

1152-Pin FBGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-67
208-Pin PQFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-78
208-Pin CQFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-83
352-Pin CQFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-88
624-Pin CCGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-102

Datasheet Information

List of Changes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1
Datasheet Categories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5
Export Administration Regulations (EAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-5

                   v2.7                                                                                                          v
                                                                               Axcelerator Family FPGAs

General Description

Axcelerator offers high performance at densities of up to         page 1-2). This completely eliminates the channels of
two million equivalent system gates. Based upon the               routing and interconnect resources between logic
Actel AX architecture, Axcelerator has several system-            modules (as implemented on traditional FPGAs) and
level features such as embedded SRAM (with complete               enables the efficient sea-of-modules architecture. The
FIFO control logic), PLLs, segmentable clocks, chip-wide          antifuses are normally open circuit and, when
highway routing, and carry logic.                                 programmed, form a permanent, passive, low-
                                                                  impedance connection, leading to the fastest signal
Device Architecture                                               propagation in the industry. In addition, the extremely
                                                                  small size of these interconnect elements gives the
Actel's AX architecture, derived from the highly-                 Axcelerator family abundant routing resources.
successful SX-A sea-of-modules architecture, has been
designed for high performance and total logic module              The very nature of Actel's nonvolatile antifuse
utilization (Figure 1-1). Unlike in traditional FPGAs, the        technology provides excellent protection against design
entire floor of the Axcelerator device is covered with a          pirating and cloning (FuseLock technology). Cloning is
grid of logic modules, with virtually no chip area lost to        impossible (even if the security fuse is left
interconnect elements or routing.                                 unprogrammed) as no bitstream or programming file is
                                                                  ever downloaded or stored in the device. Reverse
Programmable Interconnect                                         engineering is virtually impossible due to the difficulty of
Element                                                           trying to distinguish between programmed and
                                                                  unprogrammed antifuses and also due to the
The Axcelerator family uses a patented metal-to-metal             programming methodology of antifuse devices (see
antifuse programmable interconnect element that resides           "Security" on page 2-90).
between the upper two layers of metal (Figure 1-2 on

                                        Routing

Switch                                                            Logic Block
Matrix
                                                                               Sea-of-Modules
       Traditional FPGA                                                          Architecture
          Architecture

                                                                                Logic
                                                                               Modules

Figure 1-1 Sea-of-Modules Comparison

                                                            v2.7                               1-1
Axcelerator Family FPGAs

Figure 1-2 Axcelerator Family Interconnect Elements

Logic Modules                                                The logic modules within the SuperCluster are arranged
                                                             so that two combinatorial modules are side-by-side,
Actel's Axcelerator family provides two types of logic       giving a CCR CCR pattern to the SuperCluster. This
modules: the register cell (R-cell) and the combinatorial    CCR pattern enables efficient implementation
cell (C-cell). The                                           (minimum delay) of two-bit carry logic for improved
                                                             arithmetic performance (Figure 1-5 on page 1-3).
can implement more than 4,000 combinatorial functions
of up to five inputs (Figure 1-3 on page 1-3).               The AX architecture is fully fracturable, meaning that if
                                                             one or more of the logic modules in a SuperCluster are
The R-cell contains a flip-flop featuring asynchronous       used by a particular signal path, the other logic modules
clear, asynchronous preset, and active-low enable control    are still available for use by other paths.
signals (Figure 1-3 on page 1-3). The R-cell registers
feature programmable clock polarity selectable on a          At the chip level, SuperClusters are organized into core
register-by-register basis. This provides additional         tiles, which are arrayed to build up the full chip. For
flexibility (e.g., easy mapping of dual-data-rate functions  example, the AX1000 is composed of a 3x3 array of nine
into the FPGA) while conserving valuable clock resources.    core tiles. Surrounding the array of core tiles are blocks
The clock source for the R-cell can be chosen from the       of I/O Clusters and the I/O bank ring (Table 1-1 on
hardwired clocks, routed clocks, or internal logic.          page 1-3). Each core tile consists of an array of 336
                                                             SuperClusters and four SRAM blocks (176 SuperClusters
Two C-cells, a single R-cell, and two Transmit (TX) and two  and three SRAM blocks for the AX250). The SRAM blocks
Receive (RX) routing buffers form a Cluster, while two       are arranged in a column on the west side of the tile
Clusters comprise a SuperCluster (Figure 1-4 on page 1-3).   (Figure 1-6 on page 1-4).
Each SuperCluster also contains an independent Buffer (B)
module, which supports buffer insertion on high-fanout
nets by the place-and-route tool, minimizing system
delays while improving logic utilization.

1-2                                                    v2.7
                                                                                                                   Axcelerator Family FPGAs

                                             FCI

A[1:0]                                                                       D    PSET    Q

B[1:0]                                                                       E

D[3:0]                             C-cell                         Y          CLK  CLR

DB

CFN

                                                                           (Positive Edge Triggered)

                                          FCO                                     R-Cell
                                   C-Cell

Figure 1-3 AX C-Cell and R-Cell

                                  TX TX                                    TX TX

CC R                                                                                 CCR

                                             RX RX B RX RX

Figure 1-4 AX SuperCluster
                                                             FCI

                                   C-Cell                            C-Cell       DCOUT
                                                  Y                          Y

Figure 1-5 AX 2-bit Carry Logic                                 Carry Logic
Table 1-1 Number of Core Tiles per Device                                            FCO
Device
AX125                                                                                    Number of Core Tiles
AX250                                                                                            1 regular tile
AX500                                                                                            4 smaller tiles
AX1000                                                                                           4 regular tiles
AX2000                                                                                           9 regular tiles
                                                                                                 16 regular tiles

                                                                     v2.7                                          1-3
Axcelerator Family FPGAs                            SuperCluster                                             TX TX  TX TX

                         Chip Layout                                         CC R                                            CCR
I/O Structure
See Figure 7                                                                                              RX RX B RX RX

                                                    RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC

                                      4k            RAMC SC  SC  SC  SC  SC  SC RD SC  SC SC   SC         SC  SC

                                                    RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC

                                      RAM/ RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC

                                      FIFO RAMC SC           SC  SC  SC  SC  SC RD SC  SC  SC  SC         SC  SC

                                                    RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC

                                                    RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC

                                                    RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC

                                      4k            RAMC SC  SC  SC  SC  SC  SC RD SC  SC SC   SC         SC  SC

                                                         RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC

                                      RAM/ RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC

                                      FIFO RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC
                                                       RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC

                                                    RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC

                                                    HD HD HD HD HD HD HD     HD HD HD HD HD HD

                                                    RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC

                                      4k            RAMC SC  SC  SC  SC  SC  SC RD SC  SC SC   SC         SC  SC
                                                    RAMC SC  SC  SC  SC  SC  SC RD SC  SC SC   SC         SC  SC

                                      RAM/ RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC

                                      FIFO RAMC SC           SC  SC  SC  SC  SC RD SC  SC  SC  SC         SC  SC

                                                    RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC

                                                    RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC

                                                    RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC

                                      4k            RAMC SC  SC  SC  SC  SC  Core Tile SC RD SC SC SC SC  SC  SC
                                                    RAMC SC  SC  SC  SC  SC                               SC  SC
                                                                             SC RD SC SC SC SC

                                      RAM/ RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC

                                      FIFO RAMC SC           SC  SC  SC  SC  SC RD SC  SC  SC  SC         SC  SC

                                                    RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC

                                                    RAMC SC SC SC SC SC SC RD SC SC SC SC SC SC

Figure 1-6 AX Device Architecture (AX1000 shown)

Embedded Memory                                                    as control circuitry to prevent metastability and
                                                                   erroneous operation. The embedded SRAM/FIFO blocks
As mentioned earlier, each core tile has either three (in a        can be cascaded to create larger configurations.
smaller tile) or four (in the regular tile) embedded SRAM
blocks along the west side, and each variable-aspect-              I/O Logic
ratio SRAM block is 4,608 bits in size. Available memory
configurations are: 128x36, 256x18, 512x9, 1kx4, 2kx2 or           The Axcelerator family of FPGAs features a flexible I/O
4kx1 bits. The individual blocks have separate read and            structure, supporting a range of mixed voltages with its
write ports that can be configured with different bit              bank-selectable I/Os: 1.5V, 1.8V, 2.5V, and 3.3V. In all,
widths on each port. For example, data can be written in           Axcelerator FPGAs support at least 14 different I/O
by eight and read out by one.                                      standards (single-ended, differential, voltage-referenced).
                                                                   The I/Os are organized into banks, with eight banks per
In addition, every SRAM block has an embedded FIFO                 device (two per side). The configuration of these banks
control unit. The control unit allows the SRAM block to            determines the I/O standards supported (see "User I/Os"
be configured as a synchronous FIFO without using core             on page 2-10 for more information). All I/O standards are
logic modules. The FIFO width and depth are                        available in each bank.
programmable. The FIFO also features programmable
ALMOST-EMPTY (AEMPTY) and ALMOST-FULL (AFULL)                      Each I/O module has an input register (InReg), an output
flags in addition to the normal EMPTY and FULL flags. In           register (OutReg), and an enable register (EnReg)
addition to the flag logic, the embedded FIFO control              (Figure 1-7 on page 1-5). An I/O Cluster includes two I/O
unit also contains the counters necessary for the                  modules, four RX modules, two TX modules, and a buffer
generation of the read and write address pointers as well          (B) module.

1-4                                                          v2.7
                                                                                        Axcelerator Family FPGAs

                                                                    I/O Module

                                                                    InReg OutReg EnReg

I

O    4k
   RAM/

B  FIFO                                                       TX    TX

A                                           I/O                                    I/O  I/O Cluster
                                      Module                                    Module
N                                                RX RX B RX RX

K  4k

   RAM/

   FIFO

     4k                               CoreTile
   RAM/
   FIFO

     4k
   RAM/
   FIFO

Figure 1-7 I/O Cluster Arrangement

Routing                                                             The next level contains the core tile routing. Over the
                                                                    SuperClusters within a core tile, both vertical and
The AX hierarchical routing structure ties the logic                horizontal tracks run across rows or columns,
modules, the embedded memory blocks, and the I/O                    respectively. At the chip level, vertical and horizontal
modules together (Figure 1-8 on page 1-6). At the lowest            tracks extend across the full length of the device, both
level, in and between SuperClusters, there are three local          north-to-south and east-to-west. These tracks are
routing structures: FastConnect, DirectConnect, and                 composed of highway routing that extend the entire
CarryConnect routing. DirectConnects provide the highest            length of the device (segmented at core tile boundaries)
performance routing inside the SuperClusters by                     as well as segmented routing of varying lengths.
connecting a C-cell to the adjacent R-cell. DirectConnects
do not require an antifuse to make the connection and               Global Resources
achieve a signal propagation time of less than 0.1 ns.
                                                                    Each family member has three types of global signals
FastConnects provide high-performance, horizontal                   available to the designer: HCLK, CLK, and GCLR/GPSET.
routing inside the SuperCluster and vertical routing to             There are four hardwired clocks (HCLK) per device that
the SuperCluster immediately below it. Only one                     can directly drive the clock input of each R-cell. Each of
programmable connection is used in a FastConnect path,              the four routed clocks (CLK) can drive the clock, clear,
delivering a maximum routing delay of 0.4 ns.                       preset, or enable pin of an R-cell or any input of a C-cell
                                                                    (Figure 1-3 on page 1-3).
CarryConnects are used for routing carry logic between
adjacent SuperClusters. They connect the FCO output of              Global clear (GCLR) and global preset (GPSET) drive the
one two-bit, C-cell carry logic to the FCI input of the two-        clear and preset inputs of each R-cell as well as each I/O
bit, C-cell carry logic of the SuperCluster below it.               Register on a chip-wide basis at power-up.
CarryConnects do not require an antifuse to make the
connection and achieve a signal propagation time of less            Each HCLK and CLK has an associated analog PLL (a total
than 0.1 ns.                                                        of eight per chip). Each embedded PLL can be used for
                                                                    clock delay minimization, clock delay adjustment, or
                                                                    clock frequency synthesis. The PLL is capable of

                                                              v2.7                                   1-5
Axcelerator Family FPGAs

Figure 1-8 AX Routing Structures                              Design Environment

operating with input frequencies ranging from 14 MHz            The Axcelerator family of FPGAs is fully supported by both
to 200 MHz and can generate output frequencies                  Actel's LiberoTM Integrated Design Environment and
between 20 MHz and 1 GHz. The clock can be either               Designer FPGA Development software. Actel Libero IDE is
divided or multiplied by factors ranging from 1 to 64.          an integrated design manager that seamlessly integrates
Additionally, multiply and divide settings can be used in       design tools while guiding the user through the design
any combination as long as the resulting clock frequency        flow, managing all design and log files, and passing
is between 20 MHz and 1 GHz. Adjacent PLLs can be               necessary design data among tools. Additionally, Libero
cascaded to create complex frequency combinations.              IDE allows users to integrate both schematic and HDL
                                                                synthesis into a single flow and verify the entire design in
The PLL can be used to introduce either a positive or a         a single environment (see the Libero IDE Flow diagram
negative clock delay of up to 3.75 ns in 250 ps                 located on Actel's website). Libero IDE includes Synplify
increments. The reference clock required to drive the PLL       Actel Edition (AE) from Synplicity, ViewDraw AE from
can be derived from three sources: external input pad           Mentor Graphics, ModelSim HDL Simulator from
(either single-ended or differential), internal logic, or the   Mentor Graphics, WaveFormer LiteTM AE from
output of an adjacent PLL.                                      SynaptiCAD, and Designer software from Actel.

Low Power (LP) Mode                                             Actel's Designer software is a place-and-route tool and
                                                                provides a comprehensive suite of backend support tools
The AX architecture was created for high-performance            for FPGA development. The Designer software includes
designs but also includes a low power mode (activated via       the following:
the LP pin). When the low power mode is activated, I/O
banks can be disabled (inputs disabled, outputs tristated),      Timer a world-class integrated static timing analyzer
and PLLs can be placed in a power-down mode. All                    and constraints editor which support timing-driven
internal register states are maintained in this mode.               place-and-route
Furthermore, individual I/O banks can be configured to
opt out of the LP mode, thereby giving the designer access       NetlistViewer a design netlist schematic viewer
to critical signals while the rest of the chip is in low power
mode.                                                            ChipPlanner a graphical floorplanner viewer and editor

The power can be further reduced by providing an                SmartPower allows the designer to quickly estimate
external voltage source (VPUMP) to the device to bypass             the power consumption of a design
the internal charge pump (See "Low Power Mode" on
page 2-89 for more information).                                 PinEditor a graphical application for editing pin
                                                                    assignments and I/O attributes

                                                                I/O Attribute Editor displays all assigned and
                                                                    unassigned I/O macros and their attributes in a
                                                                    spreadsheet format

1-6                       v2.7
                                                                                                             Axcelerator Family FPGAs

With the Designer software, a user can lock the design                           In-System Diagnostic and Debug
pins before layout while minimally impacting the results                         Capabilities
of place-and-route. Additionally, Actel's back-annotation
flow is compatible with all the major simulators and the                         The Axcelerator family of FPGAs includes internal probe
simulation results can be cross-probed with Silicon                              circuitry, allowing the designer to dynamically observe
Explorer II, Actel's integrated verification and logic                           and analyze any signal inside the FPGA without disturbing
analysis tool. Another tool included in the Designer                             normal device operation. Up to four individual signals can
software is the SmartGen core generator, which easily                            be brought out to dedicated probe pins (PRA/B/C/D) on
creates popular and commonly used logic functions for                            the device. The probe circuitry is accessed and controlled
implementation into your schematic or HDL design.                                via Silicon Explorer II (Figure 1-9), Actel's integrated
                                                                                 verification and logic analysis tool that attaches to the
Actel's Designer software is compatible with the most                            serial port of a PC and communicates with the FPGA via
popular FPGA design entry and verification tools from                            the JTAG port (See "Silicon Explorer II Probe Interface"
EDA vendors, such as Mentor Graphics, Synplicity,                                on page 2-91).
Synopsys, and Cadence Design Systems. The Designer
software is available for both the Windows and UNIX                              Summary
operating systems.
                                                                                 Actel's Axcelerator family of FPGAs extends the
Programming                                                                      successful SX-A architecture, adding embedded RAM/
                                                                                 FIFOs, PLLs, and high-speed I/Os. With the support of a
Programming support is provided through Actel's Silicon                          suite of robust software tools, design engineers can
Sculptor II, a single-site programmer driven via a PC-                           incorporate high gate counts and fixed pins into an
based GUI. In addition, BP Microsystems offers multi-site                        Axcelerator design yet still achieve high performance
programmers that provide qualified support for Actel                             and efficient device utilization.
devices. Factory programming is available for high-
volume production needs.

                                                              16 Pin                      Axcelerator FPGAs
                                                           Connection

                                                                                  TDI

                                                                                 TCK

                              Serial  Silicon Explorer II                        TMS
                          Connection                                             TDO

                                                                                 PRA
                                                                                 PRB

                                                                         22 Pin  CH3/PRC
                                                                     Connection  CH4/PRD
                                      Additional 14 Channels
                                           (Logic Analyzer)

Figure 1-9 Probe Setup

                                                           v2.7                                              1-7
   Axcelerator Family FPGAs

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Application Notes

Simultaneous Switching Noise and Signal Integrity
http://www.actel.com/documents/SSN_AN.pdf
Axcelerator Family PLL and Clock Management
http://www.actel.com/documents/AX_PLL_AN.pdf
Implementing DDR Transmit in Axcelerator
http://www.actel.com/documents/AX_DDR_AN.pdf
Implementation of Security in Actel Antifuse FPGAs
http://www.actel.com/documents/Antifuse_Security_AN.pdf

User's Guides and Manuals

Antifuse Macro Library Guide
http://www.actel.com/documents/libguide_UG.pdf
SmartGen, FlashROM, Analog System Builder, and Flash Memory System Builder
http://www.actel.com/documents/genguide_ug.pdf
Silicon Sculptor II User's Guide
http://www.actel.com/techdocs/manuals/default.asp

White Paper

Design Security in Nonvolatile Flash and Antifuse FPGAs
http://www.actel.com/documents/DesignSecurity_WP.pdf
Understanding Actel Antifuse Device Security
http://www.actel.com/documents/AntifuseSecurity_WP.pdf

Miscellaneous

Libero IDE flow diagram
http://www.actel.com/products/tools/libero/flow.html

1-8  v2.7
                                                                              Axcelerator Family FPGAs

Detailed Specifications

Operating Conditions

Table 2-1 lists the absolute maximum ratings of Axcelerator devices. Stresses beyond the ratings may cause permanent
damage to the device. Exposure to Absolute Maximum rated conditions for extended periods may affect device
reliability. Devices should not be operated outside the recommendations in Table 2-2.

Table 2-1 Absolute Maximum Ratings

Symbol  Parameter                                   Limits                                Units

VCCA    DC Core Supply Voltage                      0.3 to 1.6                               V

VCCI    DC I/O Supply Voltage                       0.3 to 3.75                              V

VREF    DC I/O Reference Voltage                    0.3 to 3.75                              V

VI      Input Voltage                               0.5 to 3.75                              V

VO      Output Voltage                              0.5 to 3.75                              V

TSTG    Storage Temperature                         60 to +150                               C

VCCDA*  Supply Voltage for Differential I/Os        0.3 to 3.75                              V

Note: * Should be the maximum of all VCCI.

Table 2-2 Recommended Operating Conditions  Commercial        Industrial       Military         Units
Parameter Range                                  0 to +70      40 to +85     55 to +125          C
Ambient Temperature (TA)1                                    1.425 to 1.575  1.425 to 1.575         V
1.5V Core Supply Voltage                     1.425 to 1.575  1.425 to 1.575  1.425 to 1.575         V
1.5V I/O Supply Voltage                      1.425 to 1.575

1.8V I/O Supply Voltage                       1.71 to 1.89    1.71 to 1.89    1.71 to 1.89                                    V

2.5V I/O Supply Voltage                       2.375 to 2.625 2.375 to 2.625 2.375 to 2.625                                    V

3.3V I/O Supply Voltage                       3.0 to 3.6         3.0 to 3.6   3.0 to 3.6                                      V

VCCDA Supply Voltage                          3.0 to 3.6         3.0 to 3.6   3.0 to 3.6                                      V

VPUMP Supply Voltage                          3.0 to 3.6         3.0 to 3.6   3.0 to 3.6                                      V

Notes:

1. Ambient temperature (TA) is used for commercial and industrial grades; case temperature (TC) is used for military grades.
2. TJ max = 125C

Power-Up/Down Sequence

All Axcelerator I/Os are tristated during power-up until normal device operating conditions are reached, when I/Os
enter user mode. VCCDA should be powered up before (or coincidentally with) VCCA and VCCI to ensure the behavior of
user I/Os at system start-up. Conversely, VCCDA should be powered down after (or coincidentally with) VCCA and VCCI.
Note that VCCI and VCCA can be powered up in any sequence with respect to each other, provided the requirement
with respect to VCCDA is satisfied.

                                              v2.7                                                                               2-1
Axcelerator Family FPGAs

Calculating Power Dissipation

Table 2-3 Standby Current

                            ICCA             ICCDA              ICCBANK      ICCPLL           ICCCP
                                                      Standby Current per            Standby Current,
                         Standby          Standby                          Standby
                         Current          Current,             I/O Bank    Current     Charge Pump
                          (Core)        Differential                       per PLL
                                                                                             Bypassed
                             1.5              I/O                              0.2
Device  Temperature                                   2.5V VCCI 3.3V VCCI            Active  Mode Units
AX125   Typical at 25C                       1.5
                                                           0.2   0.3                 0.3     0.01      mA

        70C                       15   6                  0.5   0.75      1         0.4     0.01      mA

        85C                       25   6                  0.6   0.8       1         0.4     0.2       mA

        125C                      50   8                  1     1.5       2         0.4     0.5       mA

AX250 Typical at 25C              1.5  1.4           0.25       0.4       0.2       0.3     0.01      mA

        70C                       30   7                  0.8   0.9       1         0.4     0.01      mA

        85C                       40   7                  0.8   1         1         0.4     0.2       mA

        125C                      70   9                  1.3   1.8       2         0.4     0.5       mA

AX500 Typical at 25C              5    1.4                0.4   0.75      0.2       0.3     0.01      mA

        70C                       60   7                  1     1.5       1         0.4     0.01      mA

        85C                       80   7                  1     1.9       1         0.4     0.2       mA

        125C             180           9             1.75       2.5       1.5       0.4     0.5       mA

AX1000 Typical at 25C             7.5  1.5                0.5   1.25      0.2       0.3     0.01      mA

        70C                       80   8                  1.5   3         1         0.4     0.01      mA

        85C              120           8                  1.5   3.4       1         0.4     0.2       mA

        125C             200           10                 3     4         1.5       0.4     0.5       mA

AX2000 Typical at 25C             20   1.6                0.7   1.5       0.2       0.3     0.01      mA

        70C              160           10                 2     7         1         0.4     0.01      mA

        85C              200           10                 3     8         1         0.4     0.2       mA

        125C             500           15                 4     10        1.5       0.4     0.5       mA

Note: ICCCP Active is the ICCDA or the Internal Charge Pump current. ICCCP Bypassed mode is the External Charge Pump current IIH (VPUMP
          pin).

Table 2-4 Default CLOAD/VCCI          CLOAD (pF)  VCCI (V)     PLOAD (w/MHz) P10 (w/MHz) PI/O (W/MHz)*

Single-Ended without VREF                    35      3.3        381.2               262.6   643.7
LVTTL 24mA High Slew                         35                                     220.1   601.3
LVTTL 16mA High Slew                         35      3.3        381.2               160.9   542.1
LVTTL 12mA High Slew                         35                                     125.4   506.5
LVTTL 8mA High Slew                          35      3.3        381.2               164.2   545.4
LVTTL 24mA Low Slew                          35                                     145.9   527.0
LVTTL 16mA Low Slew                          35      3.3        381.2               133.6   514.8
LVTTL 12mA Low Slew                          35                                     113.8   494.9
LVTTL 8mA Low Slew                           35      3.3        381.2               143.2   361.9
LVCMOS 25                                  35                                     68.7    182.1
LVCMOS 18                                          3.3        381.2
Note: *PI/O = P10 + CLOAD *VCCI2
                                                      3.3        381.2

                                                      3.3        381.2

                                                      2.5        218.8

                                                      1.8        113.4

2-2                                                        v2.7
                                                                                                 Axcelerator Family FPGAs

Table 2-4 Default CLOAD/VCCI (Continued)

                                  CLOAD (pF)      VCCI (V)        PLOAD (w/MHz)      P10 (w/MHz)     PI/O (W/MHz)*
                                                     1.5                   78.8             44.9            123.6
LVCMOS - 15 (JESD8-11)                35             3.3                  108.9            213.5            322.4
                                                     3.3                  108.9            158.0            266.9
PCI                                   10

PCI-X                                 10

Single-Ended with VREF

HSTL-I                                20          1.5                        -            36.8             36.8
                                                                                          166.9            166.9
SSTL2-I                               30          2.5                        -            143.5            143.5
                                                                                          322.8            322.8
SSTL2-II                              30          2.5                        -            284.0            284.0
                                                                                           TBD              TBD
SSTL3-I                               30          3.3                        -             TBD              TBD

SSTL3-II                              30          3.3                        -

GTLP - 25                             10          2.5                        -

GTLP - 33                             10          3.3                        -

Differential

LVPECL - 33                           N/A         3.3                        -            255.1            255.1
                                                                                          140.4            140.4
LVDS - 25                             N/A         2.5                        -

Note: *PI/O = P10 + CLOAD *VCCI2

Table 2-5 Different Components Contributing to the Total Power Consumption in Axcelerator Devices

                                                                                Device Specific Value (in W/MHz)

Component                             Definition                                AX125 AX250 AX500 AX1000 AX2000

P1            Core tile HCLK power component                                    33   49   71         130             216

P2            R-cell power component                                            0.2 0.2 0.2          0.2             0.2

P3            HCLK signal power dissipation                                     4.5 4.5          9   13.5            18

P4            Core tile RCLK power component                                    33   49   71         130             216

P5            R-cell power component                                            0.3 0.3 0.3          0.3             0.3

P6            RCLK signal power dissipation                                     6.5  6.5  13         19.5            26

P7            Power dissipation due to the switching activity on the R-cell     1.6 1.6 1.6          1.6             1.6

P8            Power dissipation due to the switching activity on the C-cell     1.4 1.4 1.4          1.4             1.4

P9            Power component associated with the input voltage                 10   10   10         10              10

P10           Power component associated with the output voltage                     See table Per pin contribution

P11           Power component associated with the read operation in the RAM 25       25   25         25              25

              block

P12           Power component associated with the write operation in the RAM 30      30   30         30              30

              block

P13           Core PLL power component                                          1.5 1.5 1.5          1.5             1.5

                                                       v2.7                                                               2-3
   Axcelerator Family FPGAs

Ptotal = Pdc + Pac
     Pdc = ICCA * VCCA
     Pac = PHCLK + PCLK + PR-cells + PC-cells + Pinputs + Poutputs + Pmemory + PPLL

PHCLK = (P1 + P2 * s + P3 * sqrt[s]) * Fs
      s = the number of R-cells clocked by this clock
      Fs = the clock frequency

PCLK = (P4 + P5 * s + P6 * sqrt[s]) * Fs
      s = the number of R-cells clocked by this clock
      Fs = the clock frequency

PR-cells = P7 * ms * Fs
      ms = the number of R-cells switching at each Fs cycle
      Fs = the clock frequency

PC-cells = P8 * mc * Fs
      mc = the number of C-cells switching at each Fs cycle
      Fs = the clock frequency

Pinputs = P9 * pi * Fpi
      pi = the number of inputs
      Fpi = the average input frequency

Poutputs = PI/O * po * Fpo
     Cload = the output load (technology dependent)
     VCCI = the output voltage (technology dependent)
     po = the number of outputs
     Fpo = the average output frequency

Pmemory = P11 * Nblock * FRCLK + P12 * Nblock * FWCLK
     Nblock = the number of RAM/FIFO blocks (1 block = 4k)
     FRCLK = the read-clock frequency of the memory
     FWCLK = the write-clock frequency of the memory

PPLL = P13 * FCLK
     FRefCLK = the clock frequency of the clock input of the PLL
     FCLK = the clock frequency of the first clock output of the PLL

2-4  v2.7
                                                                                                                                                  Axcelerator Family FPGAs

Power Estimation Example

This example employs an AX1000 shift-register design with 1,080 R-cells, one C-cell, one reset input, and one LVTTL
12mA Output, with High Slew.
This design uses one HCLK at 100 MHz.

     ms = 1,080 (in a shift register - 100% of R-cells are toggling at each clock cycle)
     Fs = 100 MHz
     s = 1080

            => PHCLK = (P1 + P2 * s + P3 * sqrt[s]) * Fs = 79 mW
                  and Fs = 100 MHz

            => PR-cells = P7 * ms * Fs = 173 mW
     mc = 1 (1 C-cell in this shift-register)

                  and Fs = 100 MHz
            => PC-cells = P8 * mc * Fs = 0.14 mW
     Fpi ~ 0 MHz

                 and pi= 1 (1 reset input => this is why Fpi=0)
           => Pinputs = P9 * pi * Fpi = 0 mW
     Fpo = 50 MHz

                 and po = 1
           => Poutputs = PI/O * po * Fpo= 27.10 mW
     No RAM/FIFO in this shift-register
           => Pmemory = 0 mW
     No PLL in this shift-register
           => PPLL = 0 mW
     Pac = PHCLK + PCLK + PR-cells + PC-cells + Pinputs + Poutputs + Pmemory + PPLL = 276 mW

                 Pdc = 7.5mA * 1.5V = 11.25 mW
                 Ptotal = Pdc + Pac = 11.25 mW + 276mW = 290.30 mW

v2.7  2-5
   Axcelerator Family FPGAs

Thermal Characteristics

Introduction

The temperature variable in Actel's Designer software refers to the junction temperature, not the ambient
temperature. This is an important distinction because dynamic and static power consumption cause the chip junction
temperature to be higher than the ambient temperature. EQ 2-1 can be used to calculate junction temperature.

     TJ = Junction Temperature = T + Ta                            T = ja * P

                                                   EQ 2-1                                                                                                                                                                                                                    EQ 2-2

Where:                                                     Where:

     Ta = Ambient Temperature                                      P = Power

     T = Temperature gradient between junction                     ja = Junction to ambient of package. ja numbers
               (silicon) and ambient                                         are located under Table 2-6 on page 2-6.

Package Thermal Characteristics

The device junction-to-case thermal characteristic is jc, and the junction-to-ambient air characteristic is ja. The
thermal characteristics for ja are shown with two different air flow rates. jc values are provided for reference. The
absolute maximum junction temperature is 125C.

The maximum power dissipation allowed for commercial- and industrial-grade devices is a function of ja. A sample
calculation of the absolute maximum power dissipation allowed for an 896-pin FBGA package at commercial

temperature and still air is as follows:

        Maximum Power Allowed = -M-----a---x--.----j-u----n---c---t--i-o---n-----t--e---m-----p----.-----(----C----)--------M-----a---x---.---a---m-----b----i-e---n---t----t--e---m-----p---.----(-----C----) = 1----2---5-------C----------7---0------C--- = 4.04 W
                                                     j a ( C/W)              13.6C/W

The maximum power dissipation allowed for Military temperature and Mil-Std 883B devices is specified as a function
of jc.

Table 2-6 Package Thermal Characteristics

Package Type                             Pin Count  jc             ja Still Air ja 1.0m/s  ja 2.5m/s                                                                                                                                                                         Units
Chip Scale Package (CSP)                                                                                                                                                                                                                                                     C/W
                                             180    N/A            57.8        51.0        50

Plastic Quad Flat Pack (PQFP)                208    8.0            26          23.5        20.9                                                                                                                                                                              C/W

Plastic Ball Grid Array (PBGA)               729    2.2            13.7        10.6        9.6                                                                                                                                                                               C/W

Fine Pitch Ball Grid Array (FBGA)            256    3.0            26.6        22.8        21.5                                                                                                                                                                              C/W

Fine Pitch Ball Grid Array (FBGA)            324    3.0            25.8        22.1        20.9                                                                                                                                                                              C/W

Fine Pitch Ball Grid Array (FBGA)            484    3.2            20.5        17.0        15.9                                                                                                                                                                              C/W

Fine Pitch Ball Grid Array (FBGA)            676    3.2            16.4        13.0        12.0                                                                                                                                                                              C/W

Fine Pitch Ball Grid Array (FBGA)            896    2.4            13.6        10.4        9.4                                                                                                                                                                               C/W

Fine Pitch Ball Grid Array (FBGA)            1152   1.8            12.0        8.9         7.9                                                                                                                                                                               C/W
Ceramic Quad Flat Pack (CQFP)1
Ceramic Quad Flat Pack (CQFP)1               208    2.0            22          19.8        18.0                                                                                                                                                                              C/W
Ceramic Column Grid Array (CCGA)2
                                             352    2.0            17.9        16.1        14.7                                                                                                                                                                              C/W

                                             624    6.5            8.9         8.5         8                                                                                                                                                                                 C/W

Notes:

1. jc for the 208-pin and 352-pin CQFP refers to the thermal resistance between the junction and the bottom of the package.
2. jc for the 624-pin CCGA refers to the thermal resistance between the junction and the top surface of the package. Thermal

    resistance from junction to board (jb) for CCGA 624 package is 3.4C/W.

2-6                                                 v2.7
                                                                                                             Axcelerator Family FPGAs

Timing Characteristics

Axcelerator devices are manufactured in a CMOS process, therefore, device performance varies according to
temperature, voltage, and process variations. Minimum timing parameters reflect maximum operating voltage,
minimum operating temperature, and best-case processing. Maximum timing parameters reflect minimum operating
voltage, maximum operating temperature, and worst-case processing. The derating factors shown in Table 2-7 should
be applied to all timing data contained within this datasheet.

Table 2-7 Temperature and Voltage Timing Derating Factors
                  (Normalized to Worst-Case Commercial, TJ = 70C, VCCA = 1.425V)

                                                                                 Junction Temperature

VCCA    55C           40C  0C         25C                                                        70C  85C          125C
1.4V                                       0.96                                                        1.02  1.05           1.15
        0.83            0.86   0.91

1.425V  0.82            0.84   0.90        0.94                                                        1.00  1.04          1.13

1.5V    0.78            0.80   0.85        0.89                                                        0.95  0.98          1.07

1.575V  0.74            0.76   0.81        0.85                                                        0.90  0.94          1.02

1.6V    0.73            0.75   0.80        0.84                                                        0.89  0.92          1.01

Notes:
1. The user can set the junction temperature in Designer software to be any integer value in the range of 55C to 175C.
2. The user can set the core voltage in Designer software to be any value between 1.4V and 1.6V.

All timing numbers listed in this datasheet represent sample timing characteristics of Axcelerator devices. Actual
timing delay values are design-specific and can be derived from the Timer tool in Actel's Designer software after place-
and-route.

                                     v2.7                                                                                         2-7
   Axcelerator Family FPGAs

Timing Model

                                                             Carry Chain                    I/O Module
                                                                                          (Nonregistered)
                                                         Combinatorial   Combinatorial
                                                                Cell            Cell      tPY = 2.28 ns

                                                                  FCO                                  I/O

                            I/O Module   tRD2 = 0.53 ns  tPDC = 0.57 ns   tCCY = 0.61 ns                      I/O   LVPECL
                           (Registered)        Buffer
                                              Module     Combinatorial    Buffer                     I/O Module     LVTTL
                        tDP = 1.70 ns                           Cell     Module                    (Nonregistered)  Output Drive
                      +                                               Y                                             Strength = 4 (24mA)
                                                                                                    tPY = 3.03 ns   High Slew Rate

          LVPECL                         tBFPD = 0.12 ns tPD = 0.74 ns   tBFPD = 0.12 ns
     Hardwired Clock
                      tICKLQ = 0.67 ns                                             tRD1 = 0.45 ns
                      tSUD = 0.23 ns                                               tRD2 = 0.53 ns
                                                                                   tRD3 = 0.56 ns

            tHCKH = 3.03 ns              Register Cell       Combinatorial    Register Cell                          I/O Module
            FMAX (external) = 350 MHz                               Cell
            FMAX (internal) = 870 MHz                                       tRCO = 0.67 ns          Buffer tOCLKY = 0.67 ns
                                                         tRD1 = 0.45 ns     tSUD = 0.23 ns         Module tSUD = 0.23 ns         tPY = 1.01 ns
                     I/O Module                                                                                                          GTL + 3.3V
                 (Non- registered)       DQ                              Y          DQ                                  DQ
                                                                                                   tBPFD = 0.12 ns
                        +
LVDS                                                         tPD = 0.74 ns

                   tDP = 1.84 ns         tRCO = 0.67 ns                                   tRCKL = 3.08 ns
                                         tSUD = 0.23 ns                                   FMAX (external) = 350 MHz
                                                                                          FMAX (internal) = 870 MHz
                                                                                          Routed Clock

     Hardwired or     tHCKL = 3.02 ns
     Routed Clock     tRCKL = 3.08 ns

Note: Worst case timing data for the AX1000, 2 speed grade              Routed Clock Using LVTTL 24mA High Slew
Figure 2-1 Worst Case Timing Data                                      Clock I/O

Hardwired Clock Using LVTTL 24mA High                                   External Setup
Slew Clock I/O                                                                       = (tDP + tRD2 + tSUD) tRCKH
                                                                                     = (1.72 + 0.53 + 0.23) 3.13 = 0.65 ns
External Setup
            = (tDP + tRD2 + tSUD) tHCKL                                 Clock-to-Out (Pad-to-Pad)
            = (1.72 + 0.53 + 0.23) 3.02 = 0.54 ns                                 = tRCKH + tRCO + tRD1 + tPY
                                                                                     = 3.13 + 0.67 + 0.45 + 3.03 = 7.28 ns
Clock-to-Out (Pad-to-Pad)
            = tHCKL + tRCO + tRD1 + tPYs
            = 3.02 + 0.67 + 0.45 + 3.03 = 7.17 ns

2-8                                                          v2.7
                                                                                                Axcelerator Family FPGAs

I/O Specifications

Pin Descriptions

Supply Pins                                                                      250                   Axcelerator Chip
                                                                                  10f                         VCCPLX
GND          Ground                                                 1.5V Supply                                VCOMPLX

Low supply voltage.                                                                             0.1f

VCCA         Supply Voltage

Supply voltage for array (1.5V). See "Operating
Conditions" on page 2-1 for more information.

VCCIBx       Supply Voltage                                         Figure 2-2 VCCPLX and VCOMPLX Power Supply Connect

Supply voltage for I/Os. Bx is the I/O Bank ID 0 to 7. See        User-Defined Supply Pins
"Operating Conditions" on page 2-1 for more
information.                                                        VREF         Supply Voltage

VCCDA        Supply Voltage                                         Reference voltage for I/O banks. VREF pins are configured
                                                                    by the user from regular I/O pins; VREF pins are not in
Supply voltage for the I/O differential amplifier and JTAG          fixed locations. There can be one or more VREF pins in an
                                                                    I/O bank.
and probe interfaces. See "Operating Conditions" on
                                                                    Global Pins
page 2-1 for more information. VCCDA should be tied to
3.3V.

VCCPLA/B/C/D/E/F/G/H Supply Voltage                                 HCLKA/B/C/D  Dedicated (Hardwired) Clocks A, B, C
                                                                                 and D
PLL analog power supply (1.5V) for internal PLL. There
are eight in each device. VCCPLA supports the PLL                   These pins are the clock inputs for sequential modules or
associated with global resource HCLKA, VCCPLB supports              north PLLs. Input levels are compatible with all
the PLL associated with global resource HCLKB, etc. The             supported I/O standards. There is a P/N pin pair for
PLL analog power supply pins should be connected to                 support of differential I/O standards. Single-ended clock
1.5V whether PLL is used or not.                                    I/Os can only be assigned to the P side of a paired I/O.
                                                                    This input is directly wired to each R-cell and offers clock
VCOMPLA/B/C/D/E/F/G/HSupply Voltage                                 speeds independent of the number of R-cells being
                                                                    driven. When the HCLK pins are unused, it is
Compensation reference signals for internal PLL. There              recommended that they are tied to ground.
are eight in each device. VCOMPLA supports the PLL
associated with global resource HCLKA, VCOMPLE                      CLKE/F/G/H   Routed Clocks E, F, G, and H
supports the PLL associated with global resource CLKE,
etc. (see Figure 2-2 on page 2-9 for correct external               These pins are clock inputs for clock distribution
connection to the supply). The VCOMPLX pins should be               networks or south PLLs. Input levels are compatible with
left floating if PLL is not used.                                   all supported I/O standards. There is a P/N pin pair for
                                                                    support of differential I/O standards. Single-ended clock
VPUMP        Supply Voltage (External Pump)                         I/Os can only be assigned to the P side of a paired I/O.
                                                                    The clock input is buffered prior to clocking the R-cells.
In the low power mode, VPUMP will be used to access an              When the CLK pins are unused, Actel recommends that
external charge pump (if the user desires to bypass the             they are tied to ground.

internal charge pump to further reduce power). The

device starts using the external charge pump when the
voltage level on VPUMP reaches VIH1. In normal device
operation, when using the internal charge pump, VPUMP
should be tied to GND.

1. When VPUMP = VIH, it shuts off the internal charge pump. See "Low Power Mode" on page 2-89.

                                                              v2.7                                                        2-9
Axcelerator Family FPGAs

JTAG/Probe Pins                                                User I/Os2

PRA/B/C/D  Probe A/B/C/D                                       Introduction

The Probe pins are used to output data from any user-          The Axcelerator family features a flexible I/O structure,
defined design node within the device (controlled with         supporting a range of mixed voltages (1.5V, 1.8V, 2.5V,
Silicon Explorer II). These independent diagnostic pins        and 3.3V) with its bank-selectable I/Os. Table 2-8 on
can be used to allow real-time diagnostic output of any        page 2-11 contains the I/O standards supported by the
signal path within the device. The pins' probe                 Axcelerator family, and Table 2-10 on page 2-11
capabilities can be permanently disabled to protect            compares the features of the different I/O standards.
programmed design confidentiality. The probe pins are
of LVTTL output levels.                                        Each I/O provides programmable slew rates, drive
                                                               strengths, and weak pull-up and weak pull-down circuits.
TCK        Test Clock                                          I/O standards, except 3.3V PCI and 3.3V PCI-X, are
                                                               capable of hot insertion. 3.3V PCI and 3.3V PCI-X are 5V
Test clock input for JTAG boundary-scan testing and            tolerant with the aid of an external resistor.
diagnostic probe (Silicon Explorer II).
                                                               The input buffer has an optional user-configurable delay
TDI        Test Data Input                                     element. The element can reduce or eliminate the hold
                                                               time requirement for input signals registered within the
Serial input for JTAG boundary-scan testing and                I/O cell. The value for the delay is set on a bank-wide
diagnostic probe. TDI is equipped with an internal 10 k        basis. Note that the delay WILL be a function of process
pull-up resistor.                                              variations as well as temperature and voltage changes.

TDO        Test Data Output                                    Each I/O includes three registers: an input (InReg), an
                                                               output (OutReg), and an enable register (EnReg). I/Os are
Serial output for JTAG boundary-scan testing.                  organized into banks, and there are eight banks per
                                                               device -- two per side (Figure 2-6 on page 2-15). Each I/O
TMS        Test Mode Select                                    bank has a common VCCI, the supply voltage for its I/Os.

The TMS pin controls the use of the IEEE 1149.1                For voltage-referenced I/Os, each bank also has a
boundary-scan pins (TCK, TDI, TDO, TRST). TMS is               common reference-voltage bus, VREF. While VREF must
                                                               have a common voltage for an entire I/O bank, its
equipped with an internal 10 k pull-up resistor.               location is user-selectable. In other words, any user I/O in
                                                               the bank can be selected to be a VREF.
TRST       Boundary Scan Reset Pin
                                                               The location of the VREF pin should be selected according
The TRST pin functions as an active-low input to               to the following rules:
asynchronously initialize or reset the boundary scan circuit.
                                                                   Any pin that is assigned as a VREF can control a
The TRST pin is equipped with a 10 k pull-up resistor.                  maximum of eight user I/O pad locations in each
                                                                        direction (16 total maximum) within the same I/O
Special Functions                                                       bank.

LP         Low Power Pin                                           I/O pad locations listed as no connects are counted
                                                                        as part of the 16 maximum. In many cases, this
The LP pin controls the low power mode of Axcelerator                   leads to fewer than eight user I/O package pins in
devices. The device is placed in the low power mode by                  each direction being controlled by a VREF pin.
connecting the LP pin to logic high. To exit the low
power mode, the LP pin must be set Low. Additionally,               Dedicated I/O pins (GND, VCCI...) are counted as
the LP pin must be set Low during chip powering-up or                   part of the 16.
chip powering-down operations. See "Low Power
Mode" on page 2-89 for more details.                               The two user I/O pads immediately adjacent on each
                                                                        side of the VREF pin (four in total) may only be used
NC         No Connection                                                as an input. The exception is when there is a VCCI/
                                                                        GND pair separating the VREF pin and the user I/O
This pin is not connected to circuitry within the device.               pad location.
These pins can be driven to any voltage or can be left
floating with no effect on the operation of the device.

      2. Do not use an external resister to pull the I/O above VCCI for a higher logic "1" voltage level. The desired higher logic "1"
         voltage level will be degraded due to a small I/O current, which exists when the I/O is pulled up above VCCI.

2-10                                           v2.7
                                                                                             Axcelerator Family FPGAs

The differential amplifier supply voltage VCCDA should be             Use generic I/O macros and then use Actel
connected to 3.3V.                                                        Designer's PinEditor to specify the desired I/O
                                                                          standards (please note that this is not applicable
A user can gain access to the various I/O standards in                    to differential standards)
three ways:
                                                                      A combination of the first two methods.
    Instantiate specific library macros that represent
         the desired specific standard                           Please refer to the I/O Features in Axcelerator Family
                                                                 Devices application note and the Antifuse Macro Library
                                                                 Guide for more details.

Table 2-8 I/O Standards Supported by the Axcelerator Family

I/O Standard                      Input/Output Supply      Input Reference Voltage           Board Termination Voltage
LVTTL                                  Voltage (VCCI)                    (VREF)                               (VTT)
                                               3.3                         N/A                                 N/A

LVCMOS 2.5V                             2.5                                    N/A                     N/A

LVCMOS 1.8V                             1.8                                    N/A                     N/A

LVCMOS 1.5V (JDEC8-11)                  1.5                                    N/A                     N/A

3.3V PCI/PCI-X                          3.3                                    N/A                     N/A

GTL+ 3.3V                               3.3                                    1.0                     1.2

GTL+ 2.5V*                              2.5                                    1.0                     1.2

HSTL Class 1                            1.5                                    0.75                    0.75

SSTL3 Class 1 and II                    3.3                                    1.5                     1.5

SSTL2 Class1 and II                     2.5                                    1.25                    1.25

LVDS                                    2.5                                    N/A                     N/A

LVPECL                                  3.3                                    N/A                     N/A

Note: *2.5V GTL+ is not supported across the full military temperature range.

Table 2-9 Supply Voltages       VCCI                 Input Tolerance                       Output Drive Level
           VCCA                   1.5V                          3.3V                                    1.5V
            1.5V                  1.8V                          3.3V                                    1.8V
            1.5V                  2.5V                          3.3V                                    2.5V
            1.5V                  3.3V                          3.3V                                    3.3V
            1.5V

Table 2-10 I/O Features Comparison

I/O Assignment                          Clamp Diode    Hot Insertion           5V Tolerance  Input Buffer Output Buffer
LVTTL                                           No             Yes                    Yes1
3.3V PCI, 3.3V PCI-X                           Yes             No                   Yes1, 2  Enabled/Disabled

                                                                                             Enabled/Disabled

LVCMOS2.5V                              No                 Yes                       No      Enabled/Disabled

LVCMOS1.8V                              No                 Yes                       No      Enabled/Disabled

LVCMOS1.5V (JESD8-11)                   No                 Yes                       No      Enabled/Disabled

Voltage-Referenced Input Buffer         No                 Yes                       No      Enabled/Disabled

Differential, LVDS/LVPECL, Input        No                 Yes                       No      Enabled         Disabled3

Differential, LVDS/LVPECL, Output       No                 Yes                       No      Disabled        Enabled4

Notes:

1. Can be implemented with an IDT bus switch.
2. Can be implemented with an external resistor.
3. The OE input of the output buffer must be deasserted permanently (handled by software).
4. The OE input of the output buffer must be asserted permanently (handled by software).

                                                           v2.7                                                         2-11
Axcelerator Family FPGAs

5V Tolerance                                                                       recommends that users not exceed eight simultaneous
                                                                                   switching outputs (SSO) per each VCCI/GND pair. To ease
There are two schemes to achieve 5V tolerance:                                     this potential burden on designers, Actel has designed all
                                                                                   of the Axcelerator BGAs3 to not exceed this limit with
1. 3.3V PCI and 3.3V PCI-X are the only I/O standards                              the exception of the CS180, which has an I/O to VCCI/GND
    that directly allow 5V tolerance. To implement this,                           pair ratio of nine to one.
    an internal clamp diode between the input pad and
    the VCCI pad is enabled so that the voltage at the                             Please refer to the Simultaneous Switching Noise and
    input pin is clamped as shown in EQ 2-3:                                       Signal Integrity application note for more information.

    Vinput = VCCI + Vdiode = 3.3V + 0.8V = 4.1V                                    I/O Banks and Compatibility

                                                                           EQ 2-3  Since each I/O bank has its own user-assigned input
                                                                                   reference voltage (VREF) and an input/output supply
An external series resister (~100) is required between                             voltage (VCCI), only I/Os with compatible standards can
the input pin and the 5V signal source to limit the                                be assigned to the same bank.
current (Figure 2-3).
                                                                                   Table 2-11 shows the compatible I/O standards for a
      Non-Actel Part        Actel FPGA                                             common VREF (for voltage-referenced standards).
                5V                                                                 Similarly, Table 2-12 shows compatible standards for a
                            3.3V   3.3V                                            common VCCI.

                             PCI
                            clamp
                            diode

                                                                                   Table 2-11 Compatible I/O Standards for Different VREF
                                                                                                     Values

                      Rext                                                         VREF                   Compatible Standards
                                                                                   1.5V              SSTL 3 (Class I and II)

                                                                                   1.25V             SSTL 2 (Class I and II)

Figure 2-3 Use of an External Resistor for 5V Tolerance                          1.0V              GTL+ (2.5V and 3.3V Outputs)

2. 5V tolerance can also be achieved with 3.3V I/O                                 0.75V             HSTL (Class I)
    standards (3.3V PCI, 3.3V PCI-X, and LVTTL) using a
    bus-switch product (e.g. IDTQS32X2384). This will                              Table 2-12 Compatible I/O Standards for Different VCCI
    convert the 5V signal to a 3.3V signal with minimum                                              Values
    delay (Figure 2-4).
                                                                                   VCCI1   Compatible Standards                         VREF

                                                                                   3.3V LVTTL, PCI, PCI-X, LVPECL, GTL+ 3.3V            1.0

      5V                    3.3V                                                   3.3V    SSTL 3 (Class I and II), LVTTL, PCI, LVPECL  1.5
                                                                                   2.5V
                            20X                                                    2.5V    LVCMOS 2.5V, GTL+ 2.5V, LVDS2                1.0

      5V                    3.3V                                                           LVCMOS 2.5V, SSTL 2 (Classes I and II), LVDS2 1.25

                                                                                   1.8V LVCMOS 1.8V                                     N/A

Figure 2-4 Bus Switch IDTQS32X2384                                               1.5V LVCMOS 1.5V, HSTL Class I                       0.75

Simultaneous Switching Outputs (SSO)                                               Notes:

When multiple output drivers switch simultaneously,                                1. VCCI is used for both inputs and outputs
they induce a voltage drop in the chip/package power                               2. VCCI tolerance is 5%
distribution. This simultaneous switching momentarily
raises the ground voltage within the device relative to                            Table 2-13 on page 2-13 summarizes the different
the system ground. This apparent shift in the ground                               combinations of voltages and I/O standards that can be
potential to a non-zero value is known as simultaneous                             used together in the same I/O bank. Note that two I/O
switching noise (SSN) or more commonly, ground                                     standards are compatible if:
bounce.
                                                                                        Their VCCI values are identical.
SSN becomes more of an issue in high pin count                                          Their VREF standards are identical (if applicable).
packages and when using high performance devices such
as the Axcelerator family. Based upon testing, Actel

      3. The user should note that in Bank 8 of both AX1000-FG484 and AX500-FG484, there are local violations of this 8:1 ratio.

2-12                                     v2.7
                                                                                                        Axcelerator Family FPGAs

For example, if LVTTL 3.3V (VREF= 1.0V) is used, then the        Also note that when multiple I/O standards are used
other available (i.e. compatible) I/O standards in the           within a bank, the voltage tolerance will be limited to
same bank are LVTTL 3.3V PCI/PCI-X, GTL+, and LVPECL.            the minimum tolerance of all I/O standards used in the
                                                                 bank.
Table 2-13 Legal I/O Usage Matrix

I/O Standard                        LVTTL 3.3V
                                             LVCMOS 2.5V
                                                      LVCMOS1.8 V
                                                                LVCMOS1.5V (JESD8-11)
                                                                         3.3V PCI/PCI-X
                                                                                   GTL + (3.3V)
                                                                                            GTL + (2.5V)
                                                                                                      HSTL Class I (1.5V)
                                                                                                               SSTL2 Class I & II (2.5V)
                                                                                                                        SSTL3 Class I & II (3.3V)
                                                                                                                                 LVDS (2.5V)
                                                                                                                                          LVPECL (3.3V)

LVTTL 3.3V (VREF=1.0V)                                                                             
LVTTL 3.3V(VREF=1.5V)
LVCMOS 2.5V (VREF=1.0V)                                                                           
LVCMOS 2.5V (VREF=1.25V)
LVCMOS1.8V                                                                                        

                                                                       

                                                                                                   

LVCMOS1.5V (VREF=1.75V) (JESD8-11)                                                                  
3.3V PCI/PCI-X (VREF=1.0V)
3.3V PCI/PCI-X (VREF=1.5V)                                                                         
GTL + (3.3V)
                                                                                                  

                                                                                                   

GTL + (2.5V)                                                                                        

HSTL Class I                                                                                        

SSTL2 Class I & II                                                     

SSTL3 Class I & II                                                                                

LVDS (VREF=1.0V)                                                                                  

LVDS (VREF=1.25V)                                                      

LVPECL (VREF=1.0V)                                                                                 

LVPECL (VREF=1.5V)                                                                                

Notes:

1. Note that GTL+ 2.5V is not supported across the full military temperature range.

2. A "" indicates whether standards can be used within a bank at the same time.
    Examples:
    a) LVTTL can be used with 3.3V PCI and GTL+ (3.3V), when VREF = 1.0V (GTL+ requirement).
    b) LVTTL can be used with 3.3V PCI and SSTL3 Class I and II, when VREF = 1.5V (SSTL3 requirement).

                                                           v2.7                                              2-13
Axcelerator Family FPGAs

      routed input track       EnReg    I/O CLUSTER                                   P PAD
      routed input track    DIN YOUT   routed input track       OEP

              output track    OutREg   routed input track       UOP                   BSR             I/O
                            DIN YOUT
                                         output track                          slew rate
                                InReg                                      drive strength
                            Y DCIN
                                                                                  programmable delay
                                                                UIP

                                                                                             VREF

      FPGA LOGIC CORE

      routed input track       EnReg   routed input track                              N PADBSR
      routed input track    DIN YOUT   routed input track       OEN

              output track    OutREg     output track           UON
                            DIN YOUT                                                                                         I/O

                                InReg                                           slew rate
                            Y DCIN                                          drive strength

                                                                                   programmable delay
                                                                 UIN

                                                                                                                VREF

Figure 2-5 I/O Cluster Interface                              fuse option in the Designer software, when checked, causes
                                                                all I/O registers to output logic High at device power-up.
I/O Clusters
                                                                Using the Weak Pull-Up and Pull-Down
Each I/O cluster incorporates two I/O modules, four RX          Circuits
modules and two TX modules, and a buffer module. In
turn, each I/O module contains one Input Register               Each Axcelerator I/O comes with a weak pull-up/down
(InReg), one Output Register (OutReg), and one Enable           circuit (on the order of 10 k). I/O macros are provided
Register (EnReg) (Figure 2-5).                                  for combinations of pull up/down for LVTTL, LVCMOS
                                                                (2.5V, 1.8V, and 1.5V) standards. These macros can be
Using an I/O Register                                           instantiated if a keeper circuit for any input buffer is
                                                                required.
To access the I/O registers, registers must be instantiated
in the netlist and then connected to the I/Os. Usage of         Customizing the I/O
each I/O register (register combining) is individually
controlled and can be selected/deselected using the                  A five-bit programmable input delay element is
PinEditor tool in Actel's Designer software. I/O register                associated with each I/O. The value of this delay is
combining can also be controlled at the device level,                    set on a bank-wide basis (Table 2-14 on page 2-15).
affecting all I/Os. Please note, the I/O register option is              It is optional for each input buffer within the bank
deselected by default in any given design.4                              (i.e. the user can enable or disable the delay
                                                                         element for the I/O). When the input buffer drives a
In addition, Designer software provides a global option to               register within the I/O, the delay element is
enable/disable the usage of registers in the I/Os. This option
is design-specific. The setting for each individual I/O
overrides this global option. Furthermore, the global set

      4. Please note that register combining for multi fanout nets is not supported.

2-14                                   v2.7
                                                                      Axcelerator Family FPGAs

        activated by default to ensure a zero hold-time.              Using the Voltage-Referenced I/O Standards
        The default setting for this property can be set in
        Designer. When the input buffer does not drive a              Using these I/O standards is similar to that of single-
        register, the delay element is deactivated to                 ended I/O standards. Their settings can be changed in
        provide higher performance. Again, this can be                Designer.
        overridden by changing the default setting for this
        property in Designer.                                         Using DDR (Double Data Rate)

    The slew-rate value for the LVTTL output buffer                 In Double Data Rate mode, new data is present on every
        can be programmed and can be set to either slow               transition of the clock signal. Clock and data lines have
        or fast.                                                      identical bandwidth and signal integrity requirements,
                                                                      making it very efficient for implementing very high-
    The drive strength value for LVTTL output buffers               speed systems.
        can be programmed as well. There are four                     To implement a DDR, users need to:
        different drive strength values 8mA, 12mA,                  1. Instantiate an input buffer (with the required I/O
        16mA, or 24mA that can be specified in
        Designer.5                                                        standard)
                                                                      2. Instantiate the DDR_REG macro (Figure 2-6)
Table 2-14 Bank-Wide Delay Values                                   3. Connect the output from the Input buffer to the

Bits Setting Delay (ns) Bits Setting Delay (ns)                           input of the DDR macro

0   0.54  16                                      2.01                                                      PSET
                                                                                                         D QR
1   0.65  17                                      2.13
                                                                                                                 QF
2   0.71  18                                      2.19                                                   D
                                                                                                         CLK
3   0.83  19                                      2.3
                                                                                                            CLR
4   0.9   20                                      2.38
                                                                      Figure 2-6 DDR Register
5   1.01  21                                      2.49
                                                                      Macros for Specific I/O Standards
6   1.08  22                                      2.55
                                                                      There are different macro types for any I/O standard or
7   1.19  23                                      2.67                feature that determine the required VCCI and VREF
                                                                      voltages for an I/O. The generic buffer macros require
8   1.27  24                                      2.75                the LVTTL standard with slow slew rate and 24mA-drive
                                                                      strength. LVTTL can support high slew rate but this
9   1.39  25                                      2.87                should only be used for critical signals.
                                                                      Most of the macro symbols represent variations of the six
10  1.45  26                                      2.93                generic symbol types:

11  1.56  27                                      3.04                     CLKBUF: Clock Buffer
                                                                           HCLKBUF: Hardwired Clock Buffer
12  1.64  28                                      3.12                     INBUF: Input Buffer
                                                                           OUTBUF: Output Buffer
13  1.75  29                                      3.23                     TRIBUF: Tristate Buffer
                                                                           BIBUF: Bidirectional Buffer
14  1.81  30                                      3.29                Other macros include the following:
                                                                           Differential I/O standard macros: The LVDS and
15  1.93  31                                      3.41
                                                                               LVPECL macros either have a pair of differential
Note: Delay values are approximate and will vary with process,
          temperature, and voltage.

Using the Differential I/O Standards

Differential I/O macros should be instantiated in the
netlist. The settings for these I/O standards cannot be
changed inside Designer. Please note that there are no
tristated or bidirectional I/O buffers for differential
standards.

    5. These values are minimum drive strengths.

                                                                v2.7  2-15
Axcelerator Family FPGAs

    inputs (e.g. INBUF_LVDS) or a pair of differential             unconnected without having the negative effect
    outputs (e.g. OUTBUF_LVPECL).                                  on simulation of propagating unknowns.

Pull-up and pull-down variations of the INBUF,               DDR_REG macro. It can be connected to any I/O
    BIBUF, and TRIBUF macros. These are available                  standard input buffers (i.e. INBUF) to implement a
    only with TTL and LVCMOS thresholds. They can                  double data rate register. Designer software will
    be used to model the behavior of the pull-up and               map it to the I/O module in the same way it maps
    pull-down resistors available in the architecture.             the other registers to the I/O module.
    Whenever an input pin is left unconnected, the
    output pin will either go high or low rather than     Table 2-15, Table 2-16 on page 2-17, and Table 2-17 on
    unknown. This allows users to leave inputs            page 2-17 list all the available macro names
                                                          differentiated by I/O standard, type, slew rate, and drive
                                                          strength.

Table 2-15 Macros for Single-Ended I/O Standards

Standard                  VCCI                                                          Macro Names
LVTTL                     3.3V
                                                    CLKBUF, HCLKBUF
                                                    INBUF,
                                                    OUTBUF,
                                                    OUTBUF_S_8, OUTBUF_S_12, OUTBUF_S_16, OUTBUF_S_24,
                                                    OUTBUF_H_8, OUTBUF_H_12, OUTBUF_H_16, OUTBUF_H_24,
                                                    TRIBUF,
                                                    TRIBUF_S_8, TRIBUF_S_12, TRIBUF_S_16, TRIBUF_S_24,
                                                    TRIBUF_H_8, TRIBUF_H_12, TRIBUF_H_16, TRIBUF_H_24,
                                                    BIBUF,
                                                    BIBUF_S_8, BIBUF_S_12, BIBUF_S_16, BIBUF_S_24,
                                                    BIBUF_H_8, BIBUF_H_12, BIBUF_H_16, BIBUF_H_24,

3.3V PCI                  3.3V                      CLKBUF_PCI, HCLKBUF_PCI,
                                                    INBUF_PCI,
                                                    OUTBUF_PCI,
                                                    TRIBUF_PCI,
                                                    BIBUF_PCI

3.3V PCI-X                3.3V                      CLKBUF_PCI-X,
                                                    HCLKBUF_PCI-X,
                                                    INBUF_PCI-X,
                                                    OUTBUF_PCI-X,
                                                    TRIBUF_PCI-X,
                                                    BIBUF_PCI-X

LVCMOS25                  2.5V                      CLKBUF_LVCMOS25,
                                                    HCLKBUF_LVCMOS25,
                                                    INBUF_LVCMOS25,
                                                    OUTBUF_LVCMOS25,
                                                    TRIBUF_LVCMOS25,
                                                    BIBUF_LVCMOS25

LVCMOS18                  1.8V                      CLKBUF_LVCMOS18,
                                                    HCLKBUF_LVCMOS18,
                                                    INBUF_LVCMOS18,
                                                    OUTBUF_LVCMOS18,
                                                    TRIBUF_LVCMOS18,
                                                    BIBUF_LVCMOS18

LVCMOS15 (JESD8-11)       1.5V                      CLKBUF_LVCMOS15,
                                                    HCLKBUF_LVCMOS15,
                                                    INBUF_LVCMOS15,
                                                    OUTBUF_LVCMOS15,
                                                    TRIBUF_LVCMOS15,
                                                    BIBUF_LVCMOS15

2-16                                                v2.7
                                                                                    Axcelerator Family FPGAs

Table 2-16 I/O Macros for Differential I/O Standards

Standard                    VCCI                                                            Macro Names
LVPECL                      3.3V
                                                        CLKBUF_LVPECL, HCLKBUF_LVPECL,
                                                        INBUF_LVPECL, OUTBUF_LVPECL,

LVDS                        2.5V                        CLKBUF_LVDS, HCLKBUF_LVDS,
                                                        INBUF_LVDS, OUTBUF_LVDS,

Table 2-17 I/O Macros for Voltage-Referenced I/O Standards

Standard        VCCI  VREF                                                    Macro Names
GTL+            3.3V  1.0V
                                  CLKBUF_GTP33, HCLKBUF_GTP33, INBUF_GTP33, OUTBUF_GTP33, TRIBUF_GTP33,
                                  BIBUF_GTP33

GTL+            2.5V  1.0V        CLKBUF_GTP25, HCLKBUF_GTP25, INBUF_GTP25, OUTBUF_GTP25, TRIBUF_GTP25,

                                  BIBUF_GTP25

SSTL2 Class I   2.5V  1.25V       CLKBUF_SSTL2_I, HCLKBUF_SSTL2_I,                  INBUF_SSTL2_I,       OUTBUF_SSTL2_I,
                                  TRIBUF_SSTL2_I, BIBUF_SSTL2_I

SSTL2 Class II  2.5V  1.25V       CLKBUF_SSTL2_II, HCLKBUF_SSTL2_II,                INBUF_SSTL2_II,      OUTBUF_SSTL2_II,
                                  TRIBUF_SSTL2_II, BIBUF_SSTL2_II

SSTL3 Class I   3.3V  1.5V        CLKBUF_SSTL3_I, HCLKBUF_SSTL3_I,                  INBUF_SSTL3_I,       OUTBUF_SSTL3_I,
                                  TRIBUF_SSTL3_I, BIBUF_SSTL3_I

SSTL3 Class II  3.3V  1.5V        CLKBUF_SSTL3_II, HCLKBUF_SSTL3_II,                INBUF_SSTL3_II,      OUTBUF_SSTL3_II,
                                  TRIBUF_SSTL3_II, BIBUF_SSTL3_II

HSTL Class I    1.5V  0.75V CLKBUF_HSTL_I, HCLKBUF_HSTL_I, INBUF_HSTL_I, OUTBUF_HSTL_I, TRIBUF_HSTL_I,

                                  BIBUF_HSTL_I

                                                        v2.7                                             2-17
   Axcelerator Family FPGAs

User I/O Naming Conventions

Due to the complex and flexible nature of the Axcelerator family's user I/Os, a naming scheme is used to show the
details of the I/O. The naming scheme explains to which bank an I/O belongs, as well as the pairing and pin polarity for
differential I/Os (Figure 2-7).

                                                                                                                              GND
                                                                                                                         V CCDA
                                                                                                                     V PUMP

                                                                                                           V CCI1

                                                                                                                    GND

                                                                                                   VCCA
                                                                                                GND
                                                                                            V COMPLD
                                                                                        V CCPLD
                                                                                     V COMPLC
                                                                                 V CCPLC
                                                                             VCCDA
                                                                          GND
                                                                      V COMPLB
                                                                   V CCPLB
                                                                V COMPLA
                                                            V CCPLA

                                                       PRB
                                                   PRA
                                               V CCI0
                                            GND

                                      VCCA
                                   GND

                        TDO
                    TDI
                 TCK
             TMS
         TRST

      LP

      GND     Corner1     I/O BANK 0                                                I/O BANK 1  Corner2                            GND
      VCCDA                                                                                                                        VCCDA

      VCCI 7  I/O BANK 7                                                                        I/O BANK 2                         VCCI 2
      GND                                                                                                                          GND
                                                AX125
      VCCA                                                                                                                         VCCA
              I/O BANK 6                                                                        I/O BANK 3                         GND
      GND
                                                                                                                                   GND
      VCCDA                                                                                                                        VCCDA
      GND
                                                                                                                                   VCCI 3
      VCCI 6                                                                                                                       GND
      GND
      VCCA                                                                                                                         VCCA
      GND                                                                                                                          GND

      GND     Corner4     I/O BANK 5                                                I/O BANK 4  Corner3                            GND
      V CCDA                                                                                                                       VCCDA

                                                                                                                      GND
                                                                                                                 V CCDA

                                                                                                       V CCI4
                                                                                                    GND

                                                                                              V CCA
                                                                                           GND
                                                                                       V COMPLE
                                                                                   V CCPLE
                                                                                V COMPLF
                                                                            V CCPLF
                                                                         PRC
                                                                     PRD
                                                                 V COMPLG
                                                              V CCPLG
                                                           V COMPLH
                                                       V CCPLH
                                                    GND
                                               V CCDA

                                        V CCI5
                                     GND

                               V CCA
                            GND

                 VCCDA
              GND

Figure 2-7 I/O Bank and Dedicated Pin Layout

                                                                   IOxxXBxFx  Examples:

                                      Pair number in the                      IO12PB1F1 is the positive pin of the thirteenth pair of the
                                    bank, starting at 00,                                      first I/O bank (IOB NE). IO12PB1 combined
                               clockwise from IOB NW                                           with IO12NB1 form a differential pair.
                                                                                                   For those I/Os that can be employed
                       P - Positive Pin/ N- Negative Pin                                           either as a user I/O or as a special
                                                                                                   function, the following nomenclature
                                  Bank I/D 0 through 7,                                            is used:
                               clockwise from IOB NW
                                                                              IOxxXBxFx/special_function_name
                                             Fx refers to an                  IOxxPB1Fx/xCLKx this pin can be configured as a clock
                                unimplemented feature
                                                                                                         input or as a user I/O.
                                      and can be ignored.

Figure 2-8 General Naming Schemes

2-18                                                                          v2.7
                                                                                                         Axcelerator Family FPGAs

I/O Standard Electrical Specifications

Table 2-18 Input Capacitance

Symbol                      Parameter                                    Conditions                          Min.   Max.   Units
                                                                      VIN=0, f=1.0 MHz                                10     pF
CIN     Input Capacitance                                             VIN=0, f=1.0 MHz                                10     pF
CINCLK  Input Capacitance on Clock Pin

                                                PAD         IN       INBUF       Y

                                           ln        Input High       Vtrip      0V
                                                Vtrip                            50%
                                           Y
                                           GND                  VCCA

                                                            50%

                                                   t DP                 t DP
                                                (Rising)              (Falling)

Figure 2-9 Input Buffer Delays

                                    ln          TRIBUF OUT Pad               To AC test loads (shown below)

              VCCA                         En               VCCA                                       VCCA
        50% 50%                                      50% 50%                                      50% 50%
                                           En
ln                     VOH          GND    Out                               GND         En                                GND
                   Vtrip            Vtrip
Out                                             VCCI/ VTT                           VTT                      VOH
VOL                                                          Vtrip           10%                             Vtrip

                                                                VOL                                                        90%

         tPY                 tPY                                                         Out      tENHZ             tENHZ       VTT
        (tDLH)              (tDHL)
                                                     tENLZ            tENLZ
                                                                                         GND/VTT

Figure 2-10 Output Buffer Delays

                                                                v2.7                                                            2-19
   Axcelerator Family FPGAs                                Out

I/O Module Timing Characteristics                    D          Q

                        CLK                          OutReg
                   (Routed or
                  Hardwired)                               OE
Figure 2-11 Timing Model
                                                     D          Q

                                                     EnReg                  IN

                                                                   DD                QQ

                                                                            InReg

                                                                   CLK

         D            tSUD tHD                                              tCPWHL tCPWLH
                         tICLKQ
      CLK
         Q                                                 tHASYN  tREASYN
                                                           tWASYN  tCLR
      CLR

                                                                            tPRESET          tHASYN tREASYN

PRESET                                                                               tWASYN
        E
            tSUE tHE

Figure 2-12 Input Register Timing Characteristics

2-20                                                 v2.7
                                                                                                   Axcelerator Family FPGAs

   D                 tSUD tHD                                                       tCPWHL tCPWLH
                        tOCLKQ
CLK
  Q                                                                tHASYN  tREASYN
                                                                   tWASYN  tCLR
CLR

                                                                                    tPRESET          tHASYN tREASYN

PRESET                                                                                       tWASYN
        E
           tSUE tHE

Figure 2-13 Output Register Timing Characteristics

D

    CLK                              tSUD tHD                                       tCPWHL tCPWLH
       Q                                 tOCLKQ
                                                                   tHASYN  tREASYN
    CLR    tSUE tHE                                                tWASYN  tCLR
PRESET
                                                                                    tPRESET          tHASYN tREASYN
        E
                                                                                             tWASYN

Figure 2-14 Output Enable Register Timing Characteristics

                                                             v2.7                                                    2-21
Axcelerator Family FPGAs

3.3V LVTTL

Low-Voltage Transistor-Transistor Logic is a general purpose standard (EIA/JESD) for 3.3V applications. It uses an LVTTL
input buffer and push-pull output buffer.

Table 2-19 DC Input and Output Levels

               VIL                        VIH                     VOL                       VOH                             IOL          IOH
                                                                Max,V                      Min,V
Min,V               Max,V         Min,V            Max,V                                                                    mA           mA

      -0.3          0.8              2.0           3.6            0.4                         2.4                           24           24

AC Loadings

                         Test Point       35 pF                        R=1k         R to VCCI for tplz/tpzl
                         for tpd                                                    R to GND for tphz/tpzh
                                                          Test Point
                                                          for tristate              35 pF for tpzh/tpzl
                                                                                    5 pF for tphz/tplz

Figure 2-15 AC Test Loads

Table 2-20 AC Waveforms, Measuring Points, and Capacitive Load

Input Low (V) Input High (V) Measuring Point* (V)                             VREF (typ) (V)                                Cload (pF)
                                                                                     N/A                                         35
            0                3.0                   1.40

* Measuring Point = Vtrip

Timing Characteristics                                                                                                      'Std' Speed

Table 2-21 3.3V LVTTL I/O Module
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C

                                                                                                     '2' Speed '1' Speed

Parameter                            Description                              Min. Max. Min. Max. Min. Max. Units

LVTTL Output Drive Strength = 1 (8mA) / Low Slew Rate

tDP                 Input Buffer                                                    1.72            1.96                          2.31 ns
tPY                 Output Buffer                                                   14.32           16.31                         19.19 ns
tICLKQ              Clock-to-Q for the I/O input register                           0.67            0.77                          0.90 ns
tOCLKQ              Clock-to-Q for the IO output register and the I/O enable        0.67            0.77                          0.90 ns
                    register

tSUD                Data Input Set-Up                                               0.23            0.27                          0.31 ns
tSUE                Enable Input Set-Up
tHD                 Data Input Hold                                                 0.26            0.30                          0.35 ns
tHE                 Enable Input Hold
tCPWHL              Clock Pulse Width High to Low                                   0.00            0.00                          0.00 ns
tCPWLH              Clock Pulse Width Low to High
tWASYN              Asynchronous Pulse Width                                        0.00            0.00                          0.00 ns
tREASYN             Asynchronous Recovery Time
tHASYN              Asynchronous Removal Time                                 0.43            0.48                          0.57         ns
tCLR                Asynchronous Clear-to-Q
tPRESET             Asynchronous Preset-to-Q                                  0.45            0.51                          0.60         ns

                                                                              0.43            0.48                          0.57         ns

                                                                                    0.10            0.10                          0.10 ns

                                                                                    0.00            0.00                          0.00 ns

                                                                                    0.23            0.27                          0.31 ns

                                                                                    0.23            0.27                          0.31 ns

2-22                                                      v2.7
                                                                                        Axcelerator Family FPGAs

Table 2-21 3.3V LVTTL I/O Module                                                                                          'Std' Speed
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C (Continued)

                                                                                                     '2' Speed '1' Speed

Parameter                       Description                          Min. Max. Min. Max. Min. Max. Units

LVTTL Output Drive Strength = 2 (12mA) / Low Slew Rate

tDP        Input Buffer                                                    1.72         1.96                                      2.31 ns
tPY        Output Buffer                                                   12.18        13.87                                     16.31 ns
tICLKQ     Clock-to-Q for the I/O input register                           0.67         0.77                                      0.90 ns
tOCLKQ     Clock-to-Q for the IO output register and the I/O enable        0.67         0.77                                      0.90 ns
           register

tSUD       Data Input Set-Up                                               0.23         0.27                                      0.31 ns

tSUE       Enable Input Set-Up                                             0.26         0.30                                      0.35 ns

tHD        Data Input Hold                                                 0.00         0.00                                      0.00 ns

tHE        Enable Input Hold                                               0.00         0.00                                      0.00 ns

tCPWHL     Clock Pulse Width High to Low                             0.43         0.48                                      0.57         ns

tCPWLH     Clock Pulse Width Low to High                             0.45         0.51                                      0.60         ns

tWASYN     Asynchronous Pulse Width                                  0.43         0.48                                      0.57         ns

tREASYN    Asynchronous Recovery Time                                      0.10         0.10                                      0.10 ns

tHASYN     Asynchronous Removal Time                                       0.00         0.00                                      0.00 ns

tCLR       Asynchronous Clear-to-Q                                         0.23         0.27                                      0.31 ns

tPRESET    Asynchronous Preset-to-Q                                        0.23         0.27                                      0.31 ns

LVTTL Output Drive Strength =3 (16mA) / Low Slew Rate

tDP        Input Buffer                                                    1.72         1.96                                      2.31 ns
tPY        Output Buffer                                                   11.07        12.61                                     14.83 ns
tICLKQ     Clock-to-Q for the I/O input register                           0.67         0.77                                      0.90 ns
tOCLKQ     Clock-to-Q for the IO output register and the I/O enable        0.67         0.77                                      0.90 ns
           register

tSUD       Data Input Set-Up                                               0.23         0.27                                      0.31 ns
tSUE       Enable Input Set-Up
tHD        Data Input Hold                                                 0.26         0.30                                      0.35 ns
tHE        Enable Input Hold
tCPWHL     Clock Pulse Width High to Low                                   0.00         0.00                                      0.00 ns
tCPWLH     Clock Pulse Width Low to High
tWASYN     Asynchronous Pulse Width                                        0.00         0.00                                      0.00 ns
tREASYN    Asynchronous Recovery Time
tHASYN     Asynchronous Removal Time                                 0.43         0.48                                      0.57         ns
tCLR       Asynchronous Clear-to-Q
tPRESET    Asynchronous Preset-to-Q                                  0.45         0.51                                      0.60         ns

                                                                     0.43         0.48                                      0.57         ns

                                                                           0.10         0.10                                      0.10 ns

                                                                           0.00         0.00                                      0.00 ns

                                                                           0.23         0.27                                      0.31 ns

                                                                           0.23         0.27                                      0.31 ns

                                                        v2.7                                                                             2-23
Axcelerator Family FPGAs

Table 2-21 3.3V LVTTL I/O Module                                                                                          'Std' Speed
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C (Continued)

                                                                                                     '2' Speed '1' Speed

Parameter                       Description                          Min. Max. Min. Max. Min. Max. Units

LVTTL Output Drive Strength = 4 (24mA) / Low Slew Rate

tDP        Input Buffer                                                    1.72         1.96                                      2.31 ns
tPY        Output Buffer                                                   10.49        11.95                                     14.05 ns
tICLKQ     Clock-to-Q for the I/O input register                           0.67         0.77                                      0.90 ns
tOCLKQ     Clock-to-Q for the IO output register and the I/O enable        0.67         0.77                                      0.90 ns
           register

tSUD       Data Input Set-Up                                               0.23         0.27                                      0.31 ns

tSUE       Enable Input Set-Up                                             0.26         0.30                                      0.35 ns

tHD        Data Input Hold                                                 0.00         0.00                                      0.00 ns

tHE        Enable Input Hold                                               0.00         0.00                                      0.00 ns

tCPWHL     Clock Pulse Width High to Low                             0.43         0.48                                      0.57         ns

tCPWLH     Clock Pulse Width Low to High                             0.45         0.51                                      0.60         ns

tWASYN     Asynchronous Pulse Width                                  0.43         0.48                                      0.57         ns

tREASYN    Asynchronous Recovery Time                                      0.10         0.10                                      0.10 ns

tHASYN     Asynchronous Removal Time                                       0.00         0.00                                      0.00 ns

tCLR       Asynchronous Clear-to-Q                                         0.23         0.27                                      0.31 ns

tPRESET    Asynchronous Preset-to-Q                                        0.23         0.27                                      0.31 ns

LVTTL Output Drive Strength = 1 (8mA) / High Slew Rate

tDP        Input Buffer                                                    1.72         1.96                                      2.31 ns

tPY        Output Buffer                                                   4.26         4.86                                      5.72 ns

tICLKQ     Clock-to-Q for the I/O input register                           0.67         0.77                                      0.90 ns

tOCLKQ     Clock-to-Q for the IO output register and the I/O enable        0.67         0.77                                      0.90 ns

           register

tSUD       Data Input Set-Up                                               0.23         0.27                                      0.31 ns
tSUE       Enable Input Set-Up
tHD        Data Input Hold                                                 0.26         0.30                                      0.35 ns
tHE        Enable Input Hold
tCPWHL     Clock Pulse Width High to Low                                   0.00         0.00                                      0.00 ns
tCPWLH     Clock Pulse Width Low to High
tWASYN     Asynchronous Pulse Width                                        0.00         0.00                                      0.00 ns
tREASYN    Asynchronous Recovery Time
tHASYN     Asynchronous Removal Time                                 0.43         0.48                                      0.57         ns
tCLR       Asynchronous Clear-to-Q
tPRESET    Asynchronous Preset-to-Q                                  0.45         0.51                                      0.60         ns

                                                                     0.43         0.48                                      0.57         ns

                                                                           0.10         0.10                                      0.10 ns

                                                                           0.00         0.00                                      0.00 ns

                                                                           0.23         0.27                                      0.31 ns

                                                                           0.23         0.27                                      0.31 ns

2-24                                                    v2.7
                                                                                       Axcelerator Family FPGAs

Table 2-21 3.3V LVTTL I/O Module                                                                                          'Std' Speed
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C (Continued)

                                                                                                     '2' Speed '1' Speed

Parameter                       Description                          Min. Max. Min. Max. Min. Max. Units

LVTTL Output Drive Strength = 2 (12mA) / High Slew Rate

tDP        Input Buffer                                                    1.72        1.96                                       2.31 ns

tPY        Output Buffer                                                   3.34        3.80                                       4.47 ns

tICLKQ     Clock-to-Q for the I/O input register                           0.67        0.77                                       0.90 ns

tOCLKQ     Clock-to-Q for the IO output register and the I/O enable        0.67        0.77                                       0.90 ns

           register

tSUD       Data Input Set-Up                                               0.23        0.27                                       0.31 ns

tSUE       Enable Input Set-Up                                             0.26        0.30                                       0.35 ns

tHD        Data Input Hold                                                 0.00        0.00                                       0.00 ns

tHE        Enable Input Hold                                               0.00        0.00                                       0.00 ns

tCPWHL     Clock Pulse Width High to Low                             0.43        0.48                                       0.57         ns

tCPWLH     Clock Pulse Width Low to High                             0.45        0.51                                       0.60         ns

tWASYN     Asynchronous Pulse Width                                  0.43        0.48                                       0.57         ns

tREASYN    Asynchronous Recovery Time                                      0.10        0.10                                       0.10 ns

tHASYN     Asynchronous Removal Time                                       0.00        0.00                                       0.00 ns

tCLR       Asynchronous Clear-to-Q                                         0.23        0.27                                       0.31 ns

tPRESET    Asynchronous Preset-to-Q                                        0.23        0.27                                       0.31 ns

LVTTL Output Drive Strength =3 (16mA) / High Slew Rate

tDP        Input Buffer                                                    1.72        1.96                                       2.31 ns

tPY        Output Buffer                                                   3.16        3.60                                       4.24 ns

tICLKQ     Clock-to-Q for the I/O input register                           0.67        0.77                                       0.90 ns

tOCLKQ     Clock-to-Q for the IO output register and the I/O enable        0.67        0.77                                       0.90 ns

           register

tSUD       Data Input Set-Up                                               0.23        0.27                                       0.31 ns
tSUE       Enable Input Set-Up
tHD        Data Input Hold                                                 0.26        0.30                                       0.35 ns
tHE        Enable Input Hold
tCPWHL     Clock Pulse Width High to Low                                   0.00        0.00                                       0.00 ns
tCPWLH     Clock Pulse Width Low to High
tWASYN     Asynchronous Pulse Width                                        0.00        0.00                                       0.00 ns
tREASYN    Asynchronous Recovery Time
tHASYN     Asynchronous Removal Time                                 0.43        0.48                                       0.57         ns
tCLR       Asynchronous Clear-to-Q
tPRESET    Asynchronous Preset-to-Q                                  0.45        0.51                                       0.60         ns

                                                                     0.43        0.48                                       0.57         ns

                                                                           0.10        0.10                                       0.10 ns

                                                                           0.00        0.00                                       0.00 ns

                                                                           0.23        0.27                                       0.31 ns

                                                                           0.23        0.27                                       0.31 ns

                                                         v2.7                                                                            2-25
Axcelerator Family FPGAs

Table 2-21 3.3V LVTTL I/O Module                                                                                          'Std' Speed
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C (Continued)

                                                                                                     '2' Speed '1' Speed

Parameter                 Description                                Min. Max. Min. Max. Min. Max. Units

LVTTL Output Drive Strength = 4 (24mA) / High Slew Rate

tDP        Input Buffer                                                    1.72        1.96                                       2.31 ns

tPY        Output Buffer                                                   3.03        3.45                                       4.06 ns

tICLKQ     Clock-to-Q for the I/O input register                           0.67        0.77                                       0.90 ns

tOCLKQ     Clock-to-Q for the IO output register and the I/O enable        0.67        0.77                                       0.90 ns

           register

tSUD       Data Input Set-Up                                               0.23        0.27                                       0.31 ns
tSUE       Enable Input Set-Up
tHD        Data Input Hold                                                 0.26        0.30                                       0.35 ns
tHE        Enable Input Hold
tCPWHL     Clock Pulse Width High to Low                                   0.00        0.00                                       0.00 ns
tCPWLH     Clock Pulse Width Low to High
tWASYN     Asynchronous Pulse Width                                        0.00        0.00                                       0.00 ns
tREASYN    Asynchronous Recovery Time
tHASYN     Asynchronous Removal Time                                 0.43        0.48                                       0.57         ns
tCLR       Asynchronous Clear-to-Q
tPRESET    Asynchronous Preset-to-Q                                  0.45        0.51                                       0.60         ns

                                                                     0.43        0.48                                       0.57         ns

                                                                           0.10        0.10                                       0.10 ns

                                                                           0.00        0.00                                       0.00 ns

                                                                           0.23        0.27                                       0.31 ns

                                                                           0.23        0.27                                       0.31 ns

2-26                                                     v2.7
                                                                                                       Axcelerator Family FPGAs

2.5V LVCMOS

Low-Voltage Complementary Metal-Oxide Semiconductor for 2.5V is an extension of the LVCMOS standard (JESD8-5)
used for general-purpose 2.5V applications. It uses a 3.3V tolerant CMOS input buffer and a push-pull output buffer.

Table 2-22 DC Input and Output Levels

           VIL                           VIH                          VOL                  VOH            IOL               IOH
                                                                    Max,V                 Min,V
Min,V           Max,V            Min,V                 Max,V                                              mA                mA

     -0.3       0.7              1.7                   3.6          0.4                   2.0             12                -12

AC Loadings

                     Test Point          35 pF                             R=1k  R to VCCI for tplz/tpzl
                     for tpd                                                     R to GND for tphz/tpzh
                                                              Test Point
                                                              for tristate       35 pF for tpzh/tpzl
                                                                                 5 pF for tphz/tplz

Figure 2-16 AC Test Loads

Table 2-23 AC Waveforms, Measuring Points, and Capacitive Loads

     Input Low (V)               Input High (V) Measuring Point* (V)                   VREF (typ) (V)          Cload (pF)
                                                                                              N/A                   35
           0                     2.5                          1.25

* Measuring Point = Vtrip

Timing Characteristics

Table 2-24 2.5V LVCMOS I/O Module
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 2.3V, TJ = 70C

                                                                    '2' Speed         '1' Speed         'Std' Speed
                                                                                                          Min. Max.
Parameter                        Description                        Min. Max. Min. Max.                                     Units
                                                                                                                      2.66
LVCMOS25 I/O Module Timing                                                                                            4.34    ns
                                                                                                                      0.90    ns
tDP             Input Buffer                                                     1.99            2.26                 0.90    ns
                                                                                                                              ns
tPY             Output Buffer                                                    3.24            3.69                 0.31
                                                                                                                      0.35    ns
tICLKQ          Clock-to-Q for the I/O input register                            0.67            0.77                 0.00    ns
                                                                                                                      0.00    ns
tOCLKQ          Clock-to-Q for the IO output register and the I/O                0.67            0.77     0.57                ns
                                                                                                          0.60                ns
                enable register                                                                           0.57                ns
                                                                                                                      0.10    ns
tSUD            Data Input Set-Up                                                0.23            0.27                 0.00    ns
tSUE            Enable Input Set-Up                                                                                   0.31    ns
tHD             Data Input Hold                                                  0.26            0.30                 0.31    ns
tHE             Enable Input Hold                                                                                             ns
tCPWHL          Clock Pulse Width High to Low                                    0.00            0.00
tCPWLH          Clock Pulse Width Low to High
tWASYN          Asynchronous Pulse Width                                         0.00            0.00
tREASYN         Asynchronous Recovery Time
tHASYN          Asynchronous Removal Time                           0.43               0.48
tCLR            Asynchronous Clear-to-Q
tPRESET         Asynchronous Preset-to-Q                            0.45               0.51

                                                                    0.43               0.48

                                                                                 0.10            0.10

                                                                                 0.00            0.00

                                                                                 0.23            0.27

                                                                                 0.23            0.27

                                                              v2.7                                                               2-27
Axcelerator Family FPGAs

1.8V LVCMOS

Low-Voltage Complementary Metal-Oxide Semiconductor for 1.8V is an extension of the LVCMOS standard (JESD8-5)
used for general-purpose 1.8V applications. It uses a 3.3V tolerant CMOS input buffer and a push-pull output buffer.

Table 2-25 DC Input and Output Levels

               VIL                             VIH                       VOL          VOH                              IOL               IOH
                                  Min,V                                Max,V        Min,V                             mA                mA
Min,V               Max,V                           Max,V                           VCCI-0.2                          8mA               -8mA
                                                      3.6                0.2
      -0.3          0.2VCCI       0.7VCCI

AC Loadings

                    Test Point             35 pF                        R=1k  R to VCCI for tplz/tpzl
                    for tpd                                                   R to GND for tphz/tpzh
                                                           Test Point
                                                           for tristate       35 pF for tpzh/tpzl
                                                                              5 pF for tphz/tplz

Figure 2-17 AC Test Loads

Table 2-26 AC Waveforms, Measuring Points, and Capacitive Loads

Input Low (V) Input High (V)               Measuring Point* (V)              VREF (typ) (V)                              Cload (pF)
                                                      0.5VCCI                       N/A                                       35
            0                1.8
                                                                                                                      'Std' Speed
* Measuring Point = Vtrip                                                                                             Min. Max.

Timing Characteristics                                                                                                            4.42
                                                                                                                                  6.08
Table 2-27 1.8V LVCMOS I/O Module                                                                                               0.90
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 1.7V, TJ = 70C                                          0.90

                                                                                               '2' Speed '1' Speed              0.31
                                                                                                                                  0.35
Parameter                         Description                          Min. Max. Min. Max.                                        0.00  Units
                                                                                                                                  0.00
LVCMOS18 Output Module Timing                                                                                         0.57                ns
                                                                                                                      0.60                ns
tDP                 Input Buffer                                              3.30           3.76                     0.57                ns
tPY                 Output Buffer                                             4.54           5.17                                 0.10    ns
tICLKQ              Clock-to-Q for the I/O input register                     0.67           0.77                                 0.00
tOCLKQ              Clock-to-Q for the IO output register and the I/O         0.67           0.77                                 0.31    ns
                    enable register                                                                                               0.31    ns
                                                                                                                                          ns
tSUD                Data Input Set-Up                                         0.23           0.27                                         ns
tSUE                Enable Input Set-Up                                                                                                   ns
tHD                 Data Input Hold                                           0.26           0.30                                         ns
tHE                 Enable Input Hold                                                                                                     ns
tCPWHL              Clock Pulse Width High to Low                             0.00           0.00                                         ns
tCPWLH              Clock Pulse Width Low to High                                                                                         ns
tWASYN              Asynchronous Pulse Width                                  0.00           0.00                                         ns
tREASYN             Asynchronous Recovery Time                                                                                            ns
tHASYN              Asynchronous Removal Time                          0.43         0.48
tCLR                Asynchronous Clear-to-Q
tPRESET             Asynchronous Preset-to-Q                           0.45         0.51

                                                                       0.43         0.48

                                                                              0.10           0.10

                                                                              0.00           0.00

                                                                              0.23           0.27

                                                                              0.23           0.27

2-28                                                       v2.7
                                                                                                                        Axcelerator Family FPGAs

1.5V LVCMOS (JESD8-11)

Low-Voltage Complementary Metal-Oxide Semiconductor for 1.5V is an extension of the LVCMOS standard (JESD8-5)
used for general-purpose 1.5V applications. It uses a 3.3V tolerant CMOS input buffer and a push-pull output buffer.

Table 2-28 DC Input and Output Levels

              VIL                                VIH                    VOL             VOH                              IOL               IOH
                                    Min,V                             Max,V           Min,V                             mA                mA
Min,V              Max,V                              Max,V                           VCCI-0.4                          8mA               -8mA
                                                        3.6             0.4
     -0.5          0.35VCCI         0.65VCCI

AC Loadings

                   Test Point                 35 pF                       R=1k  R to VCCI for tplz/tpzl
                   for tpd                                                      R to GND for tphz/tpzh
                                                             Test Point
                                                             for tristate       35 pF for tpzh/tpzl
                                                                                5 pF for tphz/tplz

Table 2-29 AC Test Loads

Table 2-30 AC Waveforms, Measuring Points, and Capacitive Loads

Input Low (V) Input High (V)                  Measuring Point* (V)    VREF (typ) (V)                                        Cload (pF)
                                                         0.5VCCI             N/A                                                 35
           0                 1.5
                                                                                                                        'Std' Speed
* Measuring Point = Vtrip                                                                                               Min. Max.

Timing Characteristics                                                                                                              4.87
                                                                                                                                    8.07
Table 2-31 1.5V LVCMOS I/O Module                                                                                                 0.90
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 1.4V, TJ = 70C                                            0.90

                                                                                                 '2' Speed '1' Speed              0.31
                                                                                                                                    0.35
Parameter                           Description                       Min. Max. Min. Max.                                           0.00  Units
                                                                                                                                    0.00
LVCMOS15 (JESD8-11) I/O Module Timing                                                                                   0.57                ns
                                                                                                                        0.60                ns
tDP                Input Buffer                                                 3.63        4.14                        0.57                ns
                                                                                            6.86                                    0.10    ns
tPY                Output Buffer                                                6.02        0.77                                    0.00
                                                                                            0.77                                    0.31    ns
tICLKQ             Clock-to-Q for the I/O input register                        0.67                                                0.31    ns
                                                                                                                                            ns
tOCLKQ             Clock-to-Q for the IO output register and the I/O            0.67                                                        ns
                                                                                                                                            ns
                   enable register                                                                                                          ns
                                                                                                                                            ns
tSUD               Data Input Set-Up                                            0.23        0.27                                            ns
tSUE               Enable Input Set-Up                                                                                                      ns
tHD                Data Input Hold                                              0.26        0.30                                            ns
tHE                Enable Input Hold                                                                                                        ns
tCPWHL             Clock Pulse Width High to Low                                0.00        0.00
tCPWLH             Clock Pulse Width Low to High
tWASYN             Asynchronous Pulse Width                                     0.00        0.00
tREASYN            Asynchronous Recovery Time
tHASYN             Asynchronous Removal Time                          0.43            0.48
tCLR               Asynchronous Clear-to-Q
tPRESET            Asynchronous Preset-to-Q                           0.45            0.51

                                                                      0.43            0.48

                                                                                0.10        0.10

                                                                                0.00        0.00

                                                                                0.23        0.27

                                                                                0.23        0.27

                                                             v2.7                                                                               2-29
Axcelerator Family FPGAs

3.3V PCI, 3.3V PCI-X

Peripheral Component Interface for 3.3V standard specifies support for both 33 MHz and 66 MHz PCI bus applications.
It uses an LVTTL input buffer and a push-pull output buffer. The input and output buffers are 5V tolerant with the aid
of external components. Axcelerator 3.3V PCI and 3.3V PCI-X buffers are compliant with the PCI Local Bus Specification
Rev. 2.1.

The PCI Compliance Specification requires the clamp diodes to be able to withstand for 11 ns, -3.5V in undershoot, and
7.1V in overshoot.

Table 2-32 DC Input and Output Levels

                                VIL                            VIH              VOL               VOH                IOL         IOH
                     Min,V Max,V                                              Max,V              Min,V
                                          Min,V                     Max,V                                            mA   mA

PCI                  -0.5       0.3VCCI   0.5VCCI                   VCCI+0.5                     (per PCI specification)
PCI-X                                                                                            (per PCI specification)
                     -0.5       0.35VCCI  0.5VCCI                   VCCI+0.5

AC Loadings

                          R=1k  R to VCCI for tplz/tpzl                                  R=25    R to V CCI for tpl
                                R to GND for tphz/tpzh              Test point for data          R to GND for tph
             Test Point
             for tristate       35 pF for tpzl/tpzh                                         GND   10pF
                                5 pF for tphz/tplz

Figure 2-18 AC Test Loads

Table 2-33 AC Waveforms, Measuring Points, and Capacitive Loads

      Input Low (V)          Input High (V) Measuring Point* (V)              VREF (typ) (V)                         Cload (pF)
                                                                                     N/A                                  10
                                (Per PCI Spec and PCI-X Spec)
* Measuring Point = Vtrip

2-30                                                                v2.7
                                                                                                                         Axcelerator Family FPGAs

Timing Characteristics

Table 2-34 3.3V PCI I/O Module                                                                                          'Std' Speed
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C                                  Min. Max.

                                                                                                   '2' Speed '1' Speed             2.16
                                                                                                                                     2.62
Parameter                      Description                           Min. Max. Min. Max.                                             2.87  Units
                                                                                                                                     0.90
3.3V PCI Output Module Timing                                                                                                                ns
                                                                                                                                     0.90    ns
tDP        Input Buffer                                                    1.61        1.83                                          0.31    ns
tPY        Output Buffer                                                   1.95        2.22                                          0.35    ns
tICLKQ     Clock-to-Q for the I/O input register                           0.67        0.77                                          0.00
tOCLKQ     Clock-to-Q for the IO output register and the I/O enable        0.67        0.77                               0.57 0.00          ns
           register                                                                                                       0.60               ns
                                                                                                                          0.57               ns
tSUD       Data Input Set-Up                                               0.23        0.27                                                  ns
tSUE       Enable Input Set-Up                                                                                                       0.00    ns
tHD        Data Input Hold                                                 0.26        0.30                                          0.31    ns
tHE        Enable Input Hold                                                                                                         0.31    ns
tCPWHL     Clock Pulse Width High to Low                                   0.00        0.00                                                  ns
tCPWLH     Clock Pulse Width Low to High                                                                                                     ns
tWASYN     Asynchronous Pulse Width                                        0.00        0.00
tREASYN    Asynchronous Recovery Time                                                                                                        ns
tHASYN     Asynchronous Removal Time                                 0.43        0.48
tCLR       Asynchronous Clear-to-Q
tPRESET    Asynchronous Preset-to-Q                                  0.45        0.51

                                                                     0.43        0.48

                                                                           0.10        0.10

                                                                           0.00        0.00

                                                                           0.23        0.27

                                                                           0.23        0.27

Table 2-35 3.3V PCI-X I/O Module                                                                                        'Std' Speed
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C                                  Min. Max.

                                                                                                  '2' Speed '1' Speed              2.16
                                                                                                                                     2.87
Parameter                      Description                           Min. Max. Min. Max.                                             0.90  Units
                                                                                                                                     0.90
3.3V PCI-X Output Module Timing                                                                                                              ns
                                                                                                                                     0.31    ns
tDP        Input Buffer                                                    1.61        1.83                                          0.35    ns
tPY        Output Buffer                                                   2.14        2.44                                          0.00    ns
tICLKQ     Clock-to-Q for the I/O input register                           0.67        0.77                                          0.00
tOCLKQ     Clock-to-Q for the IO output register and the I/O enable        0.67        0.77                               0.57               ns
           register                                                                                                       0.60               ns
                                                                                                                          0.57               ns
tSUD       Data Input Set-Up                                               0.23        0.27                                          0.10    ns
tSUE       Enable Input Set-Up                                                                                                       0.00    ns
tHD        Data Input Hold                                                 0.26        0.30                                          0.31    ns
tHE        Enable Input Hold                                                                                                         0.31    ns
tCPWHL     Clock Pulse Width High to Low                                   0.00        0.00                                                  ns
tCPWLH     Clock Pulse Width Low to High                                                                                                     ns
tWASYN     Asynchronous Pulse Width                                        0.00        0.00
tREASYN    Asynchronous Recovery Time                                                                                                        ns
tHASYN     Asynchronous Removal Time                                 0.43        0.48
tCLR       Asynchronous Clear-to-Q
tPRESET    Asynchronous Preset-to-Q                                  0.45        0.51

                                                                     0.43        0.48

                                                                           0.10        0.10

                                                                           0.00        0.00

                                                                           0.23        0.27

                                                                           0.23        0.27

                                            v2.7                                                                                           2-31
   Axcelerator Family FPGAs

Voltage-Referenced I/O Standards

GTL+

Gunning Transceiver Logic Plus is a high-speed bus standard (JESD8-3). It requires a differential amplifier input buffer

and an Open Drain output buffer. The VCCI pin should be connected to 2.5V or 3.3V. Note that 2.5V GTL+ is not
supported across the full military temperature range.

Table 2-36 DC Input and Output Levels

           VIL                           VIH                       VOL                     VOH         IOL               IOH
                                                                 Max,V                    Min,V
Min,V                Max,V   Min,V             Max,V                                                   mA                mA

      N/A       VREF-0.1     VREF+0.1          N/A                        0.6             NA           NA                NA

AC Loadings

                                               Test Point                 VTT
                                                                             25

                                                                             10 pF

Figure 2-19 AC Test Loads

Table 2-37 AC Waveforms, Measuring Points, and Capacitive Loads

      Input Low (V)          Input High (V) Measuring Point* (V)                    VREF (typ) (V)          Cload (pF)
                                                                                            1.0                  10
           VREF-0.2          VREF+0.2                      VREF

* Measuring Point = Vtrip

Timing Characteristics

Table 2-38 2.5V GTL+ I/O Module
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 2.3V, TJ = 70C

                                                                          '2' Speed '1' Speed        'Std' Speed
                                                                                                       Min. Max.
Parameter                    Description                                  Min. Max. Min. Max.                            Units
                                                                                                                   2.35
2.5V GTL+ I/O Module Timing                                                                                        1.36    ns
                                                                                                                   0.90    ns
tDP             Input Buffer                                                        1.75         1.99              0.90    ns
tPY             Output Buffer                                                       1.01         1.15                      ns
tICLKQ          Clock-to-Q for the I/O input register                               0.67         0.77              0.31
tOCLKQ          Clock-to-Q for the IO output register and the I/O enable            0.67         0.77              0.35    ns
                register                                                                                           0.00    ns
                                                                                                                   0.00    ns
tSUD            Data Input Set-Up                                                   0.23         0.27  0.57                ns
tSUE            Enable Input Set-Up                                                                    0.60                ns
tHD             Data Input Hold                                                     0.26         0.30  0.57                ns
tHE             Enable Input Hold                                                                                  0.10    ns
tCPWHL          Clock Pulse Width High to Low                                       0.00         0.00              0.00    ns
tCPWLH          Clock Pulse Width Low to High                                                                      0.31    ns
tWASYN          Asynchronous Pulse Width                                            0.00         0.00              0.31    ns
tREASYN         Asynchronous Recovery Time                                                                                 ns
tHASYN          Asynchronous Removal Time                                 0.43            0.48
tCLR            Asynchronous Clear-to-Q
tPRESET         Asynchronous Preset-to-Q                                  0.45            0.51

                                                                          0.43            0.48

                                                                                    0.10         0.10

                                                                                    0.00         0.00

                                                                                    0.23         0.27

                                                                                    0.23         0.27

2-32                                                       v2.7
                                                                                                                         Axcelerator Family FPGAs

Table 2-39 3.3V GTL+ I/O Module                                                                                        'Std' Speed
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C                                 Min. Max.

                                                                                                  '2' Speed '1' Speed              2.35
                                                                                                                                     1.36
Parameter                   Description                       Min. Max. Min. Max.                                                    0.90  Units
                                                                                                                                     0.90
3.3V GTL+I/O Module Timing                                                                                                                   ns
                                                                                                                                     0.31    ns
tDP        Input Buffer                                             1.75        1.99                                                 0.35    ns
                                                                                                                                     0.00    ns
tPY        Output Buffer                                            1.01        1.15                                                 0.00
                                                                                                                         0.57                ns
tICLKQ     Clock-to-Q for the I/O input register                    0.67        0.77                                     0.60                ns
                                                                                                                         0.57                ns
tOCLKQ     Clock-to-Q for the IO output register and the I/O        0.67        0.77                                                 0.10    ns
                                                                                                                                     0.00    ns
           enable register                                                                                                           0.31    ns
                                                                                                                                     0.31    ns
tSUD       Data Input Set-Up                                        0.23        0.27                                                         ns
tSUE       Enable Input Set-Up                                                                                                               ns
tHD        Data Input Hold                                          0.26        0.30                                                         ns
tHE        Enable Input Hold                                                                                                                 ns
tCPWHL     Clock Pulse Width High to Low                            0.00        0.00
tCPWLH     Clock Pulse Width Low to High
tWASYN     Asynchronous Pulse Width                                 0.00        0.00
tREASYN    Asynchronous Recovery Time
tHASYN     Asynchronous Removal Time                          0.43        0.48
tCLR       Asynchronous Clear-to-Q
tPRESET    Asynchronous Preset-to-Q                           0.45        0.51

                                                              0.43        0.48

                                                                    0.10        0.10

                                                                    0.00        0.00

                                                                    0.23        0.27

                                                                    0.23        0.27

                                                  v2.7                                                                                     2-33
Axcelerator Family FPGAs

HSTL Class I

High-Speed Transceiver Logic is a general-purpose high-speed 1.5V bus standard (EIA/JESD8-6). The Axcelerator devices
support Class I. This requires a differential amplifier input buffer and a push-pull output buffer.

Table 2-40 DC Input and Output Levels

            VIL                                VIH                          VOL          VOH           IOL   IOH
                                  Min,V                                   Max,V        Min,V
Min,V                 Max,V                         Max,V                              VCC-0.4         mA    mA
                                                      3.6                   0.4
      -0.3       VREF-0.1         VREF+0.1                                                             8     -8

AC Loadings

                                                        Test Point        VTT
                                                                             50

                                                                             20 pF

Figure 2-20 AC Test Loads

Table 2-41 AC Waveforms, Measuring Points, and Capacitive Loads

      Input Low (V)             Input High (V) Measuring Point* (V)                    VREF (typ) (V)        Cload (pF)
                                                                                              0.75                20
            VREF-0.5              VREF+0.5                          VREF

* Measuring Point = Vtrip

Timing Characteristics

Table 2-42 1.5V HSTL Class I I/O Module
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 1.425V, TJ = 70C

                                                                          '2' Speed   '1' Speed      'Std' Speed
                                                                                                       Min. Max. Units
Parameter                         Description                             Min. Max. Min. Max.

1.5V HSTL Class I I/O Module Timing

tDP              Input Buffer                                                    1.84        2.10            2.47 ns
                                                                                                             6.61 ns
tPY              Output Buffer                                                   4.93        5.62            0.90 ns
                                                                                                             0.90 ns
tICLKQ           Clock-to-Q for the I/O input register                           0.67        0.77

tOCLKQ           Clock-to-Q for the IO output register and the I/O               0.67        0.77

                 enable register

tSUD             Data Input Set-Up                                               0.23        0.27            0.31 ns
tSUE             Enable Input Set-Up
tHD              Data Input Hold                                                 0.26        0.30            0.35 ns
tHE              Enable Input Hold
tCPWHL           Clock Pulse Width High to Low                                   0.00        0.00            0.00 ns
tCPWLH           Clock Pulse Width Low to High
tWASYN           Asynchronous Pulse Width                                        0.00        0.00            0.00 ns
tREASYN          Asynchronous Recovery Time
tHASYN           Asynchronous Removal Time                                0.43         0.48            0.57              ns
tCLR             Asynchronous Clear-to-Q
tPRESET          Asynchronous Preset-to-Q                                 0.45         0.51            0.60              ns

                                                                          0.43         0.48            0.57              ns

                                                                                 0.10        0.10            0.10 ns

                                                                                 0.00        0.00            0.00 ns

                                                                                 0.23        0.27            0.31 ns

                                                                                 0.23        0.27            0.31 ns

2-34                                                                v2.7
                                                                                                    Axcelerator Family FPGAs

SSTL2

Stub Series Terminated Logic for 2.5V is a general-purpose 2.5V memory bus standard (JESD8-9). The Axcelerator
devices support both classes of this standard. This requires a differential amplifier input buffer and a push-pull output
buffer.

Class I

Table 2-43 DC Input and Output Levels

           VIL                            VIH                         VOL              VOH          IOL         IOH
                             Min,V                                  Max,V             Min,V
Min,V           Max,V                          Max,V               VREF-0.57        VREF+0.57       mA          mA
                                                 3.6
-0.3            VREF-0.2     VREF+0.2                                                               7.6         -7.6

AC Loadings

                                               Test Point       VTT
                                                                    50

                                                           25
                                                                     30 pF

Figure 2-21 AC Test Loads

Table 2-44 AC Waveforms, Measuring Points, and Capacitive Loads

Input Low (V)                Input High (V)    Measuring Point* (V)                 VREF (typ) (V)        Cload (pF)
                                                                                           1.25                30
         VREF-0.75           VREF+0.75                     VREF

* Measuring Point = Vtrip

Timing Characteristics

Table 2-45 2.5V SSTL2 Class I I/O Module

           Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 2.3V, TJ = 70C

                                                                   '2' Speed       '1' Speed      'Std' Speed
                                                                                                    Min. Max. Units
Parameter                    Description                           Min. Max. Min. Max.

2.5V SSTL2 Class I I/O Module Timing

tDP             Input Buffer                                                  1.86        2.12            2.50 ns
tPY             Output Buffer                                                 2.43        2.76
tICLKQ          Clock-to-Q for the I/O input register                         0.67        0.77            3.25 ns
tOCLKQ          Clock-to-Q for the IO output register and the I/O             0.67        0.77
                enable register                                                                           0.90        ns

                                                                                                          0.90 ns

tSUD            Data Input Set-Up                                             0.23        0.27            0.31        ns
tSUE            Enable Input Set-Up
tHD             Data Input Hold                                               0.26        0.30            0.35        ns
tHE             Enable Input Hold
tCPWHL          Clock Pulse Width High to Low                                 0.00        0.00            0.00        ns
tCPWLH          Clock Pulse Width Low to High
tWASYN          Asynchronous Pulse Width                                      0.00        0.00            0.00        ns
tREASYN         Asynchronous Recovery Time
tHASYN          Asynchronous Removal Time                          0.43             0.48            0.57              ns
tCLR            Asynchronous Clear-to-Q
tPRESET         Asynchronous Preset-to-Q                           0.45             0.51            0.60              ns

                                                                   0.43             0.48            0.57              ns

                                                                              0.10        0.10            0.10 ns

                                                                              0.00        0.00            0.00 ns

                                                                              0.23        0.27            0.31 ns

                                                                              0.23        0.27            0.31        ns

                                                           v2.7                                                       2-35
Axcelerator Family FPGAs

Class II

Table 2-46 DC Input and Output Levels

            VIL                           VIH                          VOL             VOH           IOL    IOH
                             Min,V                                   Max,V            Min,V          mA    mA
Min,V            Max,V                          Max,V                VREF-0.8        VREF+0.8        15.2  -15.2
                                                  3.6
      -0.3       VREF-0.2    VREF+0.2

AC Loadings

                                                                     VTT

                                                Test Point           25
                                                                 25  30 pF

Figure 2-22 AC Test Loads

Table 2-47 AC Waveforms, Measuring Points, and Capacitive Loads

      Input Low (V)          Input High (V) Measuring Point* (V)                     VREF (typ) (V)        Cload (pF)
                                                                                            1.25                30
            VREF-0.75        VREF+0.75                 VREF

* Measuring Point = Vtrip

Timing Characteristics

Table 2-48 2.5V SSTL2 Class II I/O Module
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 2.3V, TJ = 70C

                                                                     '2' Speed      '1' Speed      'Std' Speed
                                                                                                     Min. Max. Units
Parameter                    Description                             Min. Max. Min. Max.

2.5V SSTL2 Class II I/O Module Timing

tDP              Input Buffer                                                  1.93        2.20            2.59 ns
tPY              Output Buffer                                                 2.43        2.76            3.25 ns
tICLKQ           Clock-to-Q for the I/O input register                         0.67        0.77            0.90 ns
tOCLKQ           Clock-to-Q for the IO output register and the I/O             0.67        0.77            0.90 ns
                 enable register

tSUD             Data Input Set-Up                                             0.23        0.27            0.31 ns
tSUE             Enable Input Set-Up
tHD              Data Input Hold                                               0.26        0.30            0.35 ns
tHE              Enable Input Hold
tCPWHL           Clock Pulse Width High to Low                                 0.00        0.00            0.00 ns
tCPWLH           Clock Pulse Width Low to High
tWASYN           Asynchronous Pulse Width                                      0.00        0.00            0.00 ns
tREASYN          Asynchronous Recovery Time
tHASYN           Asynchronous Removal Time                           0.43            0.48            0.57              ns
tCLR             Asynchronous Clear-to-Q
tPRESET          Asynchronous Preset-to-Q                            0.45            0.51            0.60              ns

                                                                     0.43            0.48            0.57              ns

                                                                               0.10        0.10            0.10 ns

                                                                               0.00        0.00            0.00 ns

                                                                               0.23        0.27            0.31 ns

                                                                               0.23        0.27            0.31 ns

2-36                                                   v2.7
                                                                                                          Axcelerator Family FPGAs

SSTL3

Stub Series Terminated Logic for 3.3V is a general-purpose 3.3V memory bus standard (JESD8-8). The Axcelerator
devices support both classes of this standard. This requires a differential amplifier input buffer and a push-pull output
buffer.

Class I

Table 2-49 DC Input and Output Levels

           VIL                                     VIH                      VOL             VOH           IOL               IOH
                                      Min,V                               Max,V            Min,V
Min,V                Max,V                              Max,V             VREF-0.6        VREF+0.6        mA                mA
                                                          3.6
     -0.3       VREF-0.2              VREF+0.2                                                            8                 -8

AC Loadings

                                                        Test Point       VTT
                                                                             50

                                                                    25
                                                                              30 pF

Figure 2-23 AC Test Loads

Table 2-50 AC Waveforms, Measuring Points, and Capacitive Loads

     Input Low (V)                  Input High (V)          Measuring Point* (V)          VREF (typ) (V)       Cload (pF)
                                                                                                 1.50               30
           VREF-1.0                   VREF+1.0                      VREF

*Measuring Point = Vtrip

Timing Characteristics

Table 2-51 3.3V SSTL3 Class I I/O Module
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C

                                                                          '2' Speed      '1' Speed      'Std' Speed
                                                                                                          Min. Max.
Parameter                             Description                         Min. Max. Min. Max.                               Units
                                                                                                                      2.44
3.3V SSTL3 Class I I/O Module Timing                                                                                  2.96    ns
                                                                                                                      0.90    ns
tDP                  Input Buffer                                                   1.82        2.07                  0.90    ns
                                                                                                2.52                          ns
tPY                  Output Buffer                                                  2.21        0.77                  0.31
                                                                                                0.77                  0.35    ns
tICLKQ               Clock-to-Q for the I/O input register                          0.67                              0.00    ns
                                                                                                                      0.00    ns
tOCLKQ               Clock-to-Q for the IO output register and the I/O              0.67                  0.57                ns
                                                                                                          0.60                ns
                     enable register                                                                      0.57                ns
                                                                                                                      0.10    ns
tSUD                 Data Input Set-Up                                              0.23        0.27                  0.00    ns
tSUE                 Enable Input Set-Up                                                                              0.31    ns
tHD                  Data Input Hold                                                0.26        0.30                  0.31    ns
tHE                  Enable Input Hold                                                                                        ns
tCPWHL               Clock Pulse Width High to Low                                  0.00        0.00
tCPWLH               Clock Pulse Width Low to High
tWASYN               Asynchronous Pulse Width                                       0.00        0.00
tREASYN              Asynchronous Recovery Time
tHASYN               Asynchronous Removal Time                            0.43            0.48
tCLR                 Asynchronous Clear-to-Q
tPRESET              Asynchronous Preset-to-Q                             0.45            0.51

                                                                          0.43            0.48

                                                                                    0.10        0.10

                                                                                    0.00        0.00

                                                                                    0.23        0.27

                                                                                    0.23        0.27

                                                                    v2.7                                                         2-37
Axcelerator Family FPGAs

Class II

Table 2-52 DC Input and Output Levels

            VIL                                     VIH                             VOL             VOH           IOL   IOH
                                       Min,V                                      Max,V            Min,V
Min,V                 Max,V                              Max,V                    VREF-0.8        VREF+0.8        mA    mA
                                                           3.6
      -0.3       VREF-0.2              VREF+0.2                                                                   16    -16

AC Loadings

                                                                                  VTT

                                                             Test Point           25
                                                                              25  30 pF

Figure 2-24 AC Test Loads

Table 2-53 AC Waveforms, Measuring Points, and Capacitive Loads

      Input Low (V)                  Input High (V)          Measuring Point* (V)                 VREF (typ) (V)        Cload (pF)
                                                                                                         1.50                30
            VREF-1.0                   VREF+1.0                 VREF

* Measuring Point = Vtrip

Timing Characteristics

Table 2-54 3.3V SSTL3 Class II I/O Module

            Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C

                                                                                  '2' Speed      '1' Speed      'Std' Speed
                                                                                                                  Min. Max. Units
Parameter                              Description                                Min. Max. Min. Max.

3.3V SSTL3 Class II I/O Module Timing

tDP                   Input Buffer                                                          1.88        2.14            2.53 ns
                                                                                                                        2.96 ns
tPY                   Output Buffer                                                         2.21        2.52            0.90 ns
                                                                                                                        0.90 ns
tICLKQ                Clock-to-Q for the I/O input register                                 0.67        0.77

tOCLKQ                Clock-to-Q for the IO output register and the I/O                     0.67        0.77

                      enable register

tSUD                  Data Input Set-Up                                                     0.23        0.27            0.31 ns
tSUE                  Enable Input Set-Up
tHD                   Data Input Hold                                                       0.26        0.30            0.35 ns
tHE                   Enable Input Hold
tCPWHL                Clock Pulse Width High to Low                                         0.00        0.00            0.00 ns
tCPWLH                Clock Pulse Width Low to High
tWASYN                Asynchronous Pulse Width                                              0.00        0.00            0.00 ns
tREASYN               Asynchronous Recovery Time
tHASYN                Asynchronous Removal Time                                   0.43            0.48            0.57              ns
tCLR                  Asynchronous Clear-to-Q
tPRESET               Asynchronous Preset-to-Q                                    0.45            0.51            0.60              ns

                                                                                  0.43            0.48            0.57              ns

                                                                                            0.10        0.10            0.10 ns

                                                                                            0.00        0.00            0.00 ns

                                                                                            0.23        0.27            0.31 ns

                                                                                            0.23        0.27            0.31 ns

2-38                                                            v2.7
                                                                                            Axcelerator Family FPGAs

Differential Standards

Physical Implementation                                             (OutReg), Enable Register (EnReg), and Double Data
                                                                    Rate (DDR). However, there is no support for
Implementing differential I/O standards requires the                bidirectional I/Os or tristates with these standards.
configuration of a pair of external I/O pads, resulting in a
single internal signal. To facilitate construction of the           LVDS
differential pair, a single I/O Cluster contains the
resources for a pair of I/Os. Configuration of the I/O              Low-Voltage Differential Signal (ANSI/TIA/EIA-644) is a
Cluster as a differential pair is handled by Actel's                high-speed, differential I/O standard. It requires that one
Designer software when the user instantiates a                      data bit is carried through two signal lines, so two pins
differential I/O macro in the design.                               are needed. It also requires an external resistor
                                                                    termination. The voltage swing between these two
Differential I/Os can also be used in conjunction with the          signal lines is approximately 350 mV.
embedded Input Register (InReg), Output Register

        OUTBUF_LVDS  FPGA                                                         P  FPGA
                                  P                                    100
                                          165                   ZO=50
                                                         140                      N
                                                                                     +      INBUF_LVDS
                                                                ZO=50
                                                                                    

                                                    165
                                          N

Figure 2-25 LVDS Board-Level Implementation

The LVDS circuit consists of a differential driver                  current of 3.5 mA. When this current flows through a
connected to a terminated receiver through a constant-              100  termination resistor on the receiver side, a voltage
impedance transmission line. The receiver is a wide-                swing of 350 mV is developed across the resistor. The
common-mode-range differential amplifier. The                       direction of the current flow is controlled by the data fed
common-mode range is from 0.2V to 2.2V for a                        to the driver.
differential input with 400 mV swing.
                                                                    An external-resistor network (three resistors) is needed
To implement the driver for the LVDS circuit, drivers from          to reduce the voltage swing to about 350 mV. Therefore,
two adjacent I/O cells are used to generate the                     four external resistors are required, three for the driver
differential signals (note that the driver is not a current-        and one for the receiver.
mode driver). This driver provides a nominal constant

Table 2-55 DC Input and Output Levels

DC Parameter                              Description                  Min.          Typ.   Max.        Units
                                                                       2.375          2.5   2.625          V
VCCI1                Supply Voltage                                    1.25          1.425                 V
                                                                                     1.075   1.6           V
VOH                  Output High Voltage                                0.9           350   1.25         mV
                                                                        250          1.25    450           V
VOL                  Output Low Voltage                                1.125         1.25   1.375          V
                                                                        0.2                  2.2
VODIFF               Differential Output Voltage

VOCM                 Output Common Mode Voltage
VICM2                Input Common Mode Voltage
1. +/- 5%

2. Differential input voltage =+/-350mV.

                                                              v2.7                                      2-39
Axcelerator Family FPGAs

Table 2-56 AC Waveforms, Measuring Points, and Capacitive Loads

         Input Low (V)                     Input High (V)                      Measuring Point* (V)
                                                                                             1.2
                   1.2-0.125               1.2+0.125
* Measuring Point = Vtrip

Timing Characteristics

Table 2-57 LVDS I/O Module                                                                                             'Std' Speed
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 2.3V, TJ = 70C                                 Min. Max.

                                                                                                  '2' Speed '1' Speed              2.47
                                                                                                                                     3.16
Parameter                     Description                     Min. Max. Min. Max.                                                    0.90  Units
                                                                                                                                     0.90
LVDS Output Module Timing                                                                                                                    ns
                                                                                                                                     0.31    ns
tDP        Input Buffer                                                  1.84        2.10                                            0.35    ns
tPY        Output Buffer                                                 2.36        2.69                                            0.00    ns
tICLKQ     Clock-to-Q for the I/O input register                         0.67        0.77                                            0.00
tOCLKQ     Clock-to-Q for the IO output register and the I/O             0.67        0.77                                0.57                ns
           enable register                                                                                               0.60                ns
                                                                                                                         0.57                ns
tSUD       Data Input Set-Up                                             0.23        0.27                                            0.10    ns
tSUE       Enable Input Set-Up                                                                                                       0.00    ns
tHD        Data Input Hold                                               0.26        0.30                                            0.31    ns
tHE        Enable Input Hold                                                                                                         0.31    ns
tCPWHL     Clock Pulse Width High to Low                                 0.00        0.00                                                    ns
tCPWLH     Clock Pulse Width Low to High                                                                                                     ns
tWASYN     Asynchronous Pulse Width                                      0.00        0.00                                                    ns
tREASYN    Asynchronous Recovery Time                                                                                                        ns
tHASYN     Asynchronous Removal Time                               0.43        0.48
tCLR       Asynchronous Clear-to-Q
tPRESET    Asynchronous Preset-to-Q                                0.45        0.51

                                                                   0.43        0.48

                                                                         0.10        0.10

                                                                         0.00        0.00

                                                                         0.23        0.27

                                                                         0.23        0.27

2-40                                       v2.7
                                                                                                                                                  Axcelerator Family FPGAs

LVPECL

Low-Voltage Positive Emitter-Coupled Logic (LVPECL) is another differential I/O standard. It requires that one data bit
is carried through two signal lines. Like LVDS, two pins are needed. It also requires external resistor termination. The
voltage swing between these two signal lines is approximately 850 mV.

                          FPGA                                                        P              FPGA
                                           P                               100
                                                 100              ZO=50
OUTBUF_LVPECL                                              187

                                                                                                     +       INBUF_LVPECL

                                                                                                     

                                          100                    ZO=50
                                N                                                           N

Figure 2-26 LVPECL Board-Level Implementation

The LVPECL circuit is similar to the LVDS scheme. It requires four external resistors, three for the driver and one for the
receiver. The values for the three driver resistors are different from that of LVDS since the output voltage levels are
different. Please note that the VOH levels are 200 mV below the standard LVPECL levels.

Table 2-58 DC Input and Output Levels

                                              Min.                  Typ.                             Max.

DC Parameter                    Min.                Max.   Min.            Max.                Min.          Max.   Units

VCCI                                          3                     3.3                                 3.6                V
VOH
VOL                             1.8                 2.11   1.92            2.28                2.13          2.41          V
VIH
VIL                             0.96                1.27   1.06            1.43                1.3           1.57          V
Differential Input Voltage
                                1.49                2.72   1.49            2.72                1.49          2.72          V

                                0.86                2.125  0.86            2.125               0.86          2.125         V

                                0.3                        0.3                                 0.3                         V

Table 2-59 AC Waveforms, Measuring Points, and Capacitive Loads

Input Low (V)                                              Input High (V)                      Measuring Point* (V)
                                                                                                             1.6
                       1.6-0.3                             1.6+0.3
* Measuring Point = Vtrip

                                                           v2.7                                                               2-41
Axcelerator Family FPGAs

Timing Characteristics

Table 2-60 LVPECL I/O Module
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C

                                                              '2' Speed  '1' Speed            'Std' Speed
                                                                                                Min. Max. Units
Parameter                 Description                         Min. Max. Min. Max.

LVPECL Output Module Timing

tDP        Input Buffer                                             1.70                  1.93        2.28 ns
tPY        Output Buffer                                            2.28                  2.60        3.06 ns
tICLKQ     Clock-to-Q for the I/O input register                    0.67                  0.77        0.90 ns
tOCLKQ     Clock-to-Q for the IO output register and the I/O        0.67                  0.77        0.90 ns
           enable register

tSUD       Data Input Set-Up                                        0.23                  0.27        0.31 ns
tSUE       Enable Input Set-Up
tHD        Data Input Hold                                          0.26                  0.30        0.35 ns
tHE        Enable Input Hold
tCPWHL     Clock Pulse Width High to Low                            0.00                  0.00        0.00 ns
tCPWLH     Clock Pulse Width Low to High
tWASYN     Asynchronous Pulse Width                                 0.00                  0.00        0.00 ns
tREASYN    Asynchronous Recovery Time
tHASYN     Asynchronous Removal Time                          0.43        0.48                  0.57  ns
tCLR       Asynchronous Clear-to-Q
tPRESET    Asynchronous Preset-to-Q                           0.45        0.51                  0.60  ns

                                                              0.43        0.48                  0.57  ns

                                                                    0.10                  0.10        0.10 ns

                                                                    0.00                  0.00        0.00 ns

                                                                    0.23                  0.27        0.31 ns

                                                                    0.23                  0.27        0.31 ns

2-42                                      v2.7
                                                                                        Axcelerator Family FPGAs

Module Specifications

C-Cell                                                                   A carry input and a carry output. The carry input
                                                                              signal of the C-cell is the carry output from the C-
Introduction                                                                  cell directly to the north.

The C-cell is one of the two logic module types in the AX                Carry connect for carry-chain logic with a signal
architecture. It is the combinatorial logic resource in the                   propagation time of less than 0.1 ns.
Axcelerator device. The AX architecture implements a
new combinatorial cell that is an extension of the C-cell                A hardwired connection (direct connect) to the
implemented in the SX-A family. The main enhancement                          adjacent R-cell (Register Cell) for all C-cells on the
of the new C-cell is the addition of carry-chain logic.                       east side of a SuperCluster with a signal
                                                                              propagation time of less than 0.1 ns.
The C-cell can be used in a carry-chain mode to construct
arithmetic functions. If carry-chain logic is not required,          This layout of the C-cell (and the C-cell Cluster) enables
it can be disabled.                                                  the implementation of over 4,000 functions of up to five
                                                                     bits. For example, two C-cells can be used together to
The C-cell features the following (Figure 2-27):                     implement a four-input XOR function in a single cell
                                                                     delay.
    Eight-input MUX (data: D0-D3, select: A0, A1, B0,
         B1). User signals can be routed to any one of these         The carry-chain configuration is handled automatically
         inputs. Any of the C-cell inputs (D0-D3, A0, A1, B0,        for the user with Actel's extensive macro library (please
         B1) can be tied to one of the four routed clocks            see Actel's Antifuse Macro Library Guide for a complete
         (CLKE/F/G/H).                                               listing of available Axcelerator macros).

    Inverter (DB input) can be used to drive a                     .
         complement signal of any of the inputs to the C-
         cell.

                      D1 D3 B0 B1                                    CFN FCI

                                   0
                                   1

                                              0

                                      1

                                   0

                                   1  01

                                                                              0
                                                                              1

                      D0 D2        DB A0 A1                                      FCO Y

Figure 2-27 C-Cell

                                                               v2.7                     2-43
   Axcelerator Family FPGAs

Timing Model and Waveforms

                           A, B, D, FCI                 VCCA              GND
                                                  50% 50%                  50%
                                 Y, FCO
                                 GND                           VCCA
                                 Y, FCO                      50%

                                                  tPD, tPDC          tPD, tPDC

                                                        50%          GND               VCCA
                                                                                50%

                                                  tPD, tPDC          tPD, tPDC

Figure 2-28 C-Cell Timing Model and Waveforms

Timing Characteristics

Table 2-61 C-Cell                                                                                               '1' Speed  'Std' Speed
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C

                                                                                                      '2' Speed

Parameter                         Description                        Min. Max. Min. Max. Min. Max. Units

C-Cell Propagation Delays

tPD        Any input to output Y                                                0.74                              0.84        0.99 ns
                                                                                0.57                              0.64        0.76 ns
tPDC       Any input to carry chain output (FCO)                                0.95                              1.09        1.28 ns
                                                                                0.61                              0.69        0.82 ns
tPDB       Any input through DB when one input is used                          0.08                              0.09        0.11 ns

tCCY       Input to carry chain (FCI) to Y

tCC        Input to carry chain (FCI) to carry chain output (FCO)

2-44                                                         v2.7
                                                                                                                                Axcelerator Family FPGAs

Carry-Chain Logic                                                  C-cell pair, drives the FCI input of the C-cell pair
                                                                   immediately below it (Figure 1-4 on page 1-3 and
The Axcelerator dedicated carry-chain logic offers a very          Figure 2-30 on page 2-46).
compact solution for implementing arithmetic functions
without sacrificing performance.                                   The carry-chain logic is selected via the CFN input. When
                                                                   carry logic is not required, this signal is deasserted to
To implement the carry-chain logic, two C-cells in a               save power. Again, this configuration is handled
Cluster are connected together so the FCO (i.e. carry out)         automatically for the user through Actel's macro library.
for the two bits is generated in a carry look-ahead
scheme to achieve minimum propagation delay from the               The signal propagation delay between two C-cells in the
FCI (i.e. carry in) into the two-bit Cluster. The two-bit          carry-chain sequence is 0.1 ns.
carry logic is shown in Figure 2-29.

The FCI of one C-cell pair is driven by the FCO of the
C-cell pair immediately above it. Similarly, the FCO of one

D1
   D3
       B0
           B1
                            0
                               1
                                              CFN
                                                    FCI
                                                                             D1
                                                                                 D3
                                                                                     B0
                                                                                         B1
                                                                                                        0
                                                                                                           1
                                                                                                                           CFN
0                                                                  0                                                                    DCOUT
1                                                                  1

        0                                                                  0
        1                                                                  1
0
1                                                                  0
                                                                   1
                                         0
                                         1

                                                                                                                                0
                                                                                                                                10

                                                                                                                                     1
D0
  D2
                  DB
                         A0
                                A1
                                                                       Y
                                                                             D0
                                                                                D2
                                                                                               DB
                                                                                                      A0
                                                                                                             A1
                                                                                                                                                     FCO
                                                                                                                                                        Y

Figure 2-29 Axcelerator's Two-Bit Carry Logic

                                                             v2.7                                                                                          2-45
Axcelerator Family FPGAs                               FCI1

                                                 n-2   C-cell1       C-cell2   R-cell1
                                             Clusters                DCOUT      DCIN

                                                       FCI3          FCO2

                                                                     DCOUT     DCIN

                                                                       FCO4
                                                       FCI5

                                                       FCI(2n-1)

                                                       C-cell        C-cell2n  R-celln
                                                       (2n-1)        DCOUT      CDIN

                                                                                                  FCO2n

Note: The carry-chain sequence can end on either C-cell.
Figure 2-30 Carry-Chain Sequencing of C-cells

Timing Characteristics

Refer to the Table 2-61 on page 2-44 for more information on carry-chain timing.

2-46                                                           v2.7
                                                                    Axcelerator Family FPGAs

R-Cell                                                                   Clock can be driven by any of the following (CKP
                                                                             selects clock polarity):
Introduction
                                                                              One of the four high performance hardwired
The R-cell, the sequential logic resource of the                                 fast clocks (HCLKs)
Axcelerator devices, is the second logic module type in
the AX family architecture. It includes clock inputs for all                  One of the four routed clocks (CLKs)
eight global resources of the Axcelerator architecture as
well as global presets and clears (Figure 2-31).                              User signals

The main features of the R-cell include the following:                   Global power-on clear (GCLR) and preset (GPSET),
                                                                             which drive each flip-flop on a chip-wide basis.
    Direct connection to the adjacent logic module
         through the hardwired connection DCIN. DCIN is                      When the Global Set Fuse option in the
         driven by the DCOUT of an adjacent C-cell via the                       Designer software is unchecked (by default),
         Direct-Connect routing resource, providing a                            GCLR = 0 and GPSET =1 at device power-up.
         connection with less than 0.1 ns of routing delay.                      When the option is checked, GCLR = 1 and
                                                                                 GPSET= 0. Both pins are pulled High when the
    The R-cell can be used as a standalone flip-flop. It                       device is in user mode.
         can be driven by any C-cell or I/O modules through
         the regular routing structure (using DIN as a                   S0, S1, PSET, and CLR can be driven by routed
         routable data input). This gives the option of                      clocks CLKE/F/G/H or user signals.
         using the R-Cell as a 2:1 MUXed flip-flop as well.
                                                                         DIN and S1 can be driven by user signals.
    Provision of data enable-input (S0).
                                                                    As with the C-cell, the configuration of the R-cell to
    Independent active-low asynchronous clear (CLR).              perform various functions is handled automatically for
                                                                    the user through Actel's extensive macro library (please
    Independent active-low asynchronous preset                    see Actel's Antifuse Macro Library Guide for a complete
         (PSET). If both CLR and PSET are low, CLR has              listing of available AX macros).
         higher priority.

                      DIN(user signals)     CKS
                                                           S1
                                      DCIN                            S0
                                                                            CKP
                             HCLKA/B/C/D                                               CLR
                                CLKE/F/G/H                                                GCLR
                                                                                               PSET
                            Internal Logic                                                        GPSET
                                                                                                              Y

Figure 2-31 R-Cell

                                                              v2.7                                               2-47
   Axcelerator Family FPGAs

Timing Models and Waveforms

      D

    CLK                                                tSUD tHD                         tCPWHL tCPWLH
       Q                                                   tRCO
                                                                       tHASYN  tREASYN
    CLR                      tSUE tHE                                  tWASYN  tCLR
PRESET
                                                                                        tPRESET          tHASYN tREASYN
        E
                                                                                                 tWASYN

Figure 2-32 R-Cell Delays

Timing Characteristics

Table 2-62 R-Cell
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C

                                                                 '2' Speed             '1' Speed        'Std' Speed
                                                                                                         Min. Max.
Parameter                    Description                         Min. Max. Min. Max.                                     Units

R-Cell Propagation Delays

tRCO       Sequential Clock-to-Q                                               0.67              0.77          0.90      ns
tCLR       Asynchronous Clear-to-Q
tPRESET    Asynchronous Preset-to-Q                                            0.23              0.27          0.31      ns
tSUD       Flip-Flop Data Input Set-Up
tSUE       Flip-Flop Enable Input Set-Up                                       0.23              0.27          0.31      ns
tHD        Flip-Flop Data Input Hold
tHE        Flip-Flop Enable Input Hold                                         0.23              0.27          0.31      ns
tWASYN     Asynchronous Pulse Width
tREASYN    Asynchronous Recovery Time                                          0.26              0.30          0.35      ns
tHASYN     Asynchronous Removal Time
tCPWHL     Clock Pulse Width High to Low                                       0.00              0.00          0.00      ns
tCPWLH     Clock Pulse Width Low to High
                                                                               0.00              0.00          0.00      ns

                                                                 0.43                   0.48             0.57            ns

                                                                               0.10              0.10          0.10      ns

                                                                               0.00              0.00          0.00      ns

                                                                 0.42                   0.47             0.55            ns

                                                                 0.40                   0.46             0.54            ns

2-48                                                             v2.7
                                                                                                                                                  Axcelerator Family FPGAs

Buffer Module

Introduction

An additional resource inside each SuperCluster is the Buffer (B) module (Figure 1-4 on page 1-3). When a fanout
constraint is applied to a design, the synthesis tool inserts buffers as needed. The buffer module has been added to
the AX architecture to avoid logic duplication resulting from the hard fanout constraints. The router utilizes this logic
resource to save area and reduce loading and delays on medium-to-high-fanout nets.

Timing Models and Waveforms

                                          IN                          OUT

Figure 2-33 Buffer Module Timing Model

                                               VCCA

                                          50%        50%

                        IN                             VCCA                 GND
                                                  50%
                        OUT               tBFPD                      50%
                        GND                                  tBFPD

Figure 2-34 Buffer Module Waveform

Timing Characteristics

Table 2-63 Buffer Module
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C

                                                          '2' Speed             '1' Speed      'Std' Speed
                                                                                                Min. Max.
Parameter               Description                  Min. Max. Min. Max.                                            Units
                                                                                                              0.16    ns
Buffer Module Propagation Delays

tBFPD      Any input to output Y                             0.12                         0.14

                                                     v2.7                                                           2-49
   Axcelerator Family FPGAs

Routing Specifications

Routing Resources                                             DirectConnect

The routing structure found in Axcelerator devices            DirectConnects provide a high-speed connection
enables any logic module to be connected to any other         between an R-cell and its adjacent C-cell (Figure 2-35).
logic module while retaining high performance. There          This connection can be made from DCOUT of the C-cell
are multiple paths and routing resources that can be          to DCIN of the R-cell by configuring of the S1 line of the
used to route one logic module to another, both within a      R-cell. This provides a connection that does not require
SuperCluster and elsewhere on the chip.                       an antifuse and has a delay of less than 0.1 ns.

There are four primary types of routing within the AX
architecture: DirectConnect, CarryConnect, FastConnect,
and Vertical and Horizontal Routing.

Figure 2-35 DirectConnect and CarryConnect                  then be routed through a single antifuse connection to
                                                              drive the inputs of logic modules either within one
CarryConnect                                                  SuperCluster or in the SuperCluster immediately below
                                                              it.
CarryConnects are used to build carry chains for
arithmetic functions (Figure 2-35). The FCO output of the     Vertical and Horizontal Routing
right C-cell of a two-C-cell Cluster drives the FCI input of
the left C-cell in the two-C-cell Cluster immediately         Vertical and Horizontal Tracks provide both local and
below it. This pattern continues down both sides of each      long distance routing (Figure 2-37 on page 2-51). These
SuperCluster column.                                          tracks are composed of both short-distance, segmented
                                                              routing and across-chip routing tracks (segmented at
Similar to the DirectConnects, CarryConnects can be built     core tile boundaries). The short-distance, segmented
without an antifuse connection. This connection has a         routing resources can be concatenated through antifuse
delay of less than 0.1 ns from the FCO of one two-C-cell      connections to build longer routing tracks.
cluster to the FCI of the two-C-cell cluster immediately
below it (see the "Carry-Chain Logic" on page 2-45 for        These short-distance routing tracks can be used within
more information).                                            and between SuperClusters or between modules of non-
                                                              adjacent SuperClusters. They can be connected to the
FastConnect                                                   Output Tracks and to any logic module input (R-cell,
                                                              C-cell, Buffer, and TX module).
For high-speed routing of logic signals, FastConnects can
be used to build a short distance connection using a          The across-chip horizontal and vertical routing provides
single antifuse (Figure 2-36 on page 2-51). FastConnects      long-distance routing resources. These resources
provide a maximum delay of 0.3 ns. The outputs of each        interface with the rest of the routing structures through
logic module connect directly to the Output Tracks
within a SuperCluster. Signals on the Output Tracks can

2-50                         v2.7
                                                                 Axcelerator Family FPGAs

the RX and TX modules (Figure 2-37). The RX module is            horizontal across-chip routing from either short-distance
used to drive signals from the across-chip horizontal and        horizontal tracks or from Output Tracks. The TX module
vertical routing to the Output Tracks within the                 can also be used to drive signals from vertical across-chip
SuperCluster. The TX module is used to drive vertical and        tracks to horizontal across-chip tracks and vice versa.

Figure 2-36 FastConnect Routing

Figure 2-37 Horizontal and Vertical Tracks

                                                           v2.7  2-51
Axcelerator Family FPGAs

Timing Characteristics

Table 2-64 AX125 Predicted Routing Delays                                                             '1' Speed  'Std' Speed
                  Worst-Case Commercial Conditions VCCA = 1.425V, TJ = 70C                               Typical      Typical

                                                                                            '2' Speed       0.12        0.15
                                                                                                            0.39         0.46
Parameter                 Description              Typical                                                  0.40         0.47    Units
                                                                                                            0.43         0.51
Predicted Routing Delays                                                                                    0.48         0.57      ns
                                                                                                            0.55         0.64      ns
tDC        DirectConnect Routing Delay, FO1        0.11                                                     0.62         0.73      ns
tFC        FastConnect Routing Delay, FO1          0.35                                                     0.72         0.85      ns
tRD1       Routing delay for FO1                   0.35                                                     0.89         1.05      ns
tRD2       Routing delay for FO2                   0.38                                                     0.99         1.17      ns
tRD3       Routing delay for FO3                   0.43                                                     1.69         1.99      ns
tRD4       Routing delay for FO4                   0.48                                                     2.63         3.10      ns
tRD5       Routing delay for FO5                   0.55                                                                            ns
tRD6       Routing delay for FO6                   0.64                                                 '1' Speed  'Std' Speed    ns
tRD7       Routing delay for FO7                   0.79                                                   Typical       Typical    ns
tRD8       Routing delay for FO8                   0.88                                                                            ns
tRD16      Routing delay for FO16                  1.49                                                      0.12         0.15
tRD32      Routing delay for FO32                  2.32                                                      0.39         0.46    Units
                                                                                                             0.45         0.53
Table 2-65 AX250 Predicted Routing Delays                                                                  0.46         0.54      ns
                  Worst-Case Commercial Conditions VCCA = 1.425V, TJ = 70C                                  0.55         0.64      ns
                                                                                                             0.63         0.75      ns
                                                                                            '2' Speed       0.68         0.80      ns
                                                                                                             0.96         1.13      ns
Parameter                 Description              Typical                                                   1.02         1.20      ns
                                                                                                             1.13         1.33      ns
Predicted Routing Delays                                                                                     2.46         2.89      ns
                                                                                                             4.03         4.74      ns
tDC        DirectConnect Routing Delay, FO1        0.11                                                                             ns
                                                                                                                                    ns
tFC        FastConnect Routing Delay, FO1          0.35                                                                             ns

tRD1       Routing delay for FO1                   0.39

tRD2       Routing delay for FO2                   0.41

tRD3       Routing delay for FO3                   0.48

tRD4       Routing delay for FO4                   0.56

tRD5       Routing delay for FO5                   0.60

tRD6       Routing delay for FO6                   0.84

tRD7       Routing delay for FO7                   0.90

tRD8       Routing delay for FO8                   1.00

tRD16      Routing delay for FO16                  2.17

tRD32      Routing delay for FO32                  3.55

2-52                                         v2.7
                                                                                                               Axcelerator Family FPGAs

Table 2-66 AX500 Predicted Routing Delays                                                        '1' Speed  'Std' Speed
                  Worst-Case Commercial Conditions VCCA = 1.425V, TJ = 70C                          Typical      Typical

                                                                                       '2' Speed      0.12         0.15
                                                                                                        0.39        0.46
Parameter                 Description        Typical                                                   0.45         0.53    Units
                                                                                                       0.46         0.54
Predicted Routing Delays                                                                               0.55         0.64      ns
                                                                                                       0.63         0.75      ns
tDC        DirectConnect Routing Delay, FO1        0.11                                                0.68         0.80      ns
tFC        FastConnect Routing Delay, FO1          0.35                                                0.96         1.13      ns
tRD1       Routing delay for FO1                   0.39                                                1.02         1.20      ns
tRD2       Routing delay for FO2                   0.41                                                1.13         1.33      ns
tRD3       Routing delay for FO3                   0.48                                                2.46         2.89      ns
tRD4       Routing delay for FO4                   0.56                                                4.03         4.74      ns
tRD5       Routing delay for FO5                   0.60                                                                       ns
tRD6       Routing delay for FO6                   0.84                                            '1' Speed  'Std' Speed    ns
tRD7       Routing delay for FO7                   0.90                                              Typical      Typical     ns
tRD8       Routing delay for FO8                   1.00                                                                       ns
tRD16      Routing delay for FO16                  2.17                                                 0.13         0.15
tRD32      Routing delay for FO32                  3.55                                                 0.39         0.46   Units
                                                                                                        0.51         0.60
Table 2-67 AX1000 Predicted Routing Delays                                                            0.60         0.71      ns
                  Worst-Case Commercial Conditions VCCA = 1.425V, TJ = 70C                             0.63         0.74      ns
                                                                                                        0.71         0.84      ns
                                                                                       '2' Speed       0.82         0.97      ns
                                                                                                        1.13         1.32      ns
Parameter                 Description        Typical                                                    1.15         1.36      ns
                                                                                                        1.68         1.97      ns
Predicted Routing Delays                                                                                2.91         3.42      ns
                                                                                                        4.81         5.65      ns
tDC        DirectConnect Routing Delay, FO1        0.12                                                                        ns
tFC        FastConnect Routing Delay, FO1          0.35                                                                        ns
tRD1       Routing delay for FO1                   0.45                                                                        ns
tRD2       Routing delay for FO2                   0.53
tRD3       Routing delay for FO3                   0.56
tRD4       Routing delay for FO4                   0.63
tRD5       Routing delay for FO5                   0.73
tRD6       Routing delay for FO6                   0.99
tRD7       Routing delay for FO7                   1.02
tRD8       Routing delay for FO8                   1.48
tRD16      Routing delay for FO16                  2.57
tRD32      Routing delay for FO32                  4.24

                                             v2.7                                                                                  2-53
Axcelerator Family FPGAs

Table 2-68 AX2000 Predicted Routing Delays                                                         '1' Speed  'Std' Speed
                  Worst-Case Commercial Conditions VCCA = 1.425V, TJ = 70C                            Typical      Typical

                                                                                         '2' Speed      0.13         0.15
                                                                                                         0.39         0.46
Parameter                 Description              Typical                                               0.56         0.66    Units
                                                                                                         0.67         0.79
Predicted Routing Delays                                                                                 0.80         0.94      ns
                                                                                                         0.87         1.02      ns
tDC        DirectConnect Routing Delay, FO1        0.12                                                  1.11         1.31      ns
tFC        FastConnect Routing Delay, FO1          0.35                                                  1.68         1.97      ns
tRD1       Routing delay for FO1                   0.50                                                  1.87         2.20      ns
tRD2       Routing delay for FO2                   0.59                                                  1.96         2.31      ns
tRD3       Routing delay for FO3                   0.70                                                   2.92        3.44      ns
tRD4       Routing delay for FO4                   0.76                                                   4.81        5.65      ns
tRD5       Routing delay for FO5                   0.98                                                                         ns
tRD6       Routing delay for FO6                   1.48                                                                         ns
tRD7       Routing delay for FO7                   1.65                                                                         ns
tRD8       Routing delay for FO8                   1.73                                                                         ns
tRD16      Routing delay for FO16                  2.58
tRD32      Routing delay for FO32                  4.24

2-54                                         v2.7
                                                                                                Axcelerator Family FPGAs

Global Resources

One of the most important aspects of any FPGA                 Hardwired Clocks
architecture is its global resources or clocks. The
Axcelerator family provides the user with flexible and        The hardwired (HCLK) is a low-skew network that can
easy-to-use global resources, without the limitations         directly drive the clock inputs of all sequential modules
normally found in other FPGA architectures.                   (R-cells, I/O registers, and embedded RAM/FIFOs) in the
                                                              device with no antifuse in the path. All four HCLKs are
The AX architecture contains two types of global              available everywhere on the chip.
resources, the HCLK (hardwired clock) and CLK (routed
clock). Every Axcelerator device is provided with four
HCLKs and four CLKs for a total of eight clocks,
regardless of device density.

Timing Characteristics

Table 2-69 AX125 Dedicated (Hardwired) Array Clock Networks
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C

                                                        '2' Speed  '1' Speed                   'Std' Speed
                                                                                                Min. Max.
Parameter               Description                     Min. Max. Min. Max.                                        Units
                                                                                                             4.05
Dedicated (Hardwired) Array Clock Networks                                                                   4.06    ns
                                                                                                0.77                 ns
tHCKL      Input Low to High                                  3.02                        3.44  0.69                 ns
tHCKH      Input High to Low                                                                                 0.08    ns
tHPWH      Minimum Pulse Width High                           3.03                        3.46  1.54                 ns
tHPWL      Minimum Pulse Width Low                                                                           649     ns
tHCKSW     Maximum Skew                                 0.58        0.65                                            MHz
tHP        Minimum Period
tHMAX      Maximum Frequency                            0.52        0.59

                                                              0.06                        0.07

                                                        1.15        1.31

                                                              870                         763

Table 2-70 AX250 Dedicated (Hardwired) Array Clock Networks
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C

                                                        '2' Speed  '1' Speed                   'Std' Speed
                                                                                                Min. Max.
Parameter               Description                     Min. Max. Min. Max.                                        Units
                                                                                                             3.45
Dedicated (Hardwired) Array Clock Networks                                                                   3.50    ns
                                                                                                0.77                 ns
tHCKL      Input Low to High                                  2.57                        2.93  0.69                 ns
tHCKH      Input High to Low                                                                                 0.08    ns
tHPWH      Minimum Pulse Width High                           2.61                        2.97  1.54                 ns
tHPWL      Minimum Pulse Width Low                                                                           649     ns
tHCKSW     Maximum Skew                                 0.58        0.65                                            MHz
tHP        Minimum Period
tHMAX      Maximum Frequency                            0.52        0.59

                                                              0.06                        0.07

                                                        1.15        1.31

                                                              870                         763

                                                        v2.7                                                       2-55
Axcelerator Family FPGAs

Table 2-71 AX500 Dedicated (Hardwired) Array Clock Networks
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C

                                                  '2' Speed  '1' Speed                         'Std' Speed
                                                                                                Min. Max.
Parameter                 Description       Min. Max. Min. Max.                                                    Units
                                                                                                             3.15
Dedicated (Hardwired) Array Clock Networks                                                                   3.27    ns
                                                                                                0.77                 ns
tHCKL      Input Low to High                      2.35                                    2.68  0.69                 ns
tHCKH      Input High to Low                                                                                 0.08    ns
tHPWH      Minimum Pulse Width High               2.44                                    2.79  1.54                 ns
tHPWL      Minimum Pulse Width Low                                                                           649     ns
tHCKSW     Maximum Skew                     0.58              0.65                                                  MHz
tHP        Minimum Period                                                                        'Std' Speed
tHMAX      Maximum Frequency                0.52              0.59                              Min. Max.          Units

                                                  0.06                                    0.07               4.05    ns
                                                                                                             4.06    ns
                                            1.15              1.31                              0.77                 ns
                                                                                                0.69                 ns
                                                  870                                     763                0.08    ns
                                                                                                1.54                 ns
Table 2-72 AX1000 Dedicated (Hardwired) Array Clock Networks                                               649   MHz
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C
                                                                                                 'Std' Speed       Units
                                                  '2' Speed  '1' Speed                        Min. Max.
                                                                                                                     ns
Parameter                 Description       Min. Max. Min. Max.                                              4.05    ns
                                                                                                             4.06    ns
Dedicated (Hardwired) Array Clock Networks                                                      0.77                 ns
                                                                                                0.69                 ns
tHCKL      Input Low to High                      3.02                                    3.44               0.08    ns
tHCKH      Input High to Low                                                                    1.54                MHz
tHPWH      Minimum Pulse Width High               3.03                                    3.46                649
tHPWL      Minimum Pulse Width Low
tHCKSW     Maximum Skew                     0.58              0.65
tHP        Minimum Period
tHMAX      Maximum Frequency                0.52              0.59

                                                  0.06                                    0.07

                                            1.15              1.31

                                                  870                                     763

Table 2-73 AX2000 Dedicated (Hardwired) Array Clock Networks
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C

                                                  '2' Speed  '1' Speed

Parameter                 Description       Min. Max. Min. Max.

Dedicated (Hardwired) Array Clock Networks

tHCKL      Input Low to High                      3.02                                    3.44
tHCKH      Input High to Low
tHPWH      Minimum Pulse Width High               3.03                                    3.46
tHPWL      Minimum Pulse Width Low
tHCKSW     Maximum Skew                     0.58              0.65
tHP        Minimum Period
tHMAX      Maximum Frequency                0.52              0.59

                                                  0.06                                    0.07

                                            1.15              1.31

                                                  870                                     763

2-56                                        v2.7
                                                                                                Axcelerator Family FPGAs

Routed Clocks                                                      registers) as well as any of the inputs of any C-cell in the
                                                                   device. This allows CLKs to be used not only as clocks, but
The routed clock (CLK) is a low-skew network that can              also for other global signals or high fanout nets. All four
drive the clock inputs of all sequential modules in the            CLKs are available everywhere on the chip.
device (logically equivalent to the HCLK), but has the
added flexibility in that it can drive the S0 (Enable), S1,
PSET, and CLR input of a register (R-cells and I/O

Timing Characteristics

Table 2-74 AX125 Routed Array Clock Networks
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C

                                     '2' Speed                          '1' Speed              'Std' Speed
                                                                                                Min. Max.
Parameter  Description               Min. Max. Min. Max.                                                             Units
                                                                                                              4.12
Routed Array Clock Networks                                                                                   4.19     ns
                                                                                                0.75                   ns
tRCKL      Input Low to High                                       3.08                   3.50  0.69                   ns
tRCKH      Input High to Low                                                                                  0.46     ns
tRPWH      Minimum Pulse Width High                                3.13                   3.56  1.54                   ns
tRPWL      Minimum Pulse Width Low                                                                             649     ns
tRCKSW     Maximum Skew              0.57                                0.64                                        MHz
tRP        Minimum Period
tRMAX      Maximum Frequency         0.52                                0.59

                                                                   0.35                   0.39

                                     1.15                                1.31

                                                                   870                    763

Table 2-75 AX250 Routed Array Clock Networks
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C

                                     '2' Speed                          '1' Speed              'Std' Speed
                                                                                                Min. Max.
Parameter  Description               Min. Max. Min. Max.                                                             Units
                                                                                                              3.37
Routed Array Clock Networks                                                                                    3.47    ns
                                                                                                0.75                   ns
tRCKL      Input Low to High                                       2.52                   2.87  0.69                   ns
tRCKH      Input High to Low                                                                                   0.46    ns
tRPWH      Minimum Pulse Width High                                2.59                   2.95  1.54                   ns
tRPWL      Minimum Pulse Width Low                                                                             649     ns
tRCKSW     Maximum Skew              0.57                                0.64                                         MHz
tRP        Minimum Period
tRMAX      Maximum Frequency         0.52                                0.59

                                                                   0.35                   0.39

                                     1.15                                1.31

                                                                   870                    763

                                                             v2.7                                                    2-57
Axcelerator Family FPGAs

Table 2-76 AX500 Routed Array Clock Networks
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C

                                       '2' Speed  '1' Speed                                    'Std' Speed
                                                                                                Min. Max.
Parameter                 Description  Min. Max. Min. Max.                                                    Units

Routed Array Clock Networks

tRCKL      Input Low to High                 2.31                                         2.63        3.09    ns
tRCKH      Input High to Low
tRPWH      Minimum Pulse Width High          2.44                                         2.78        3.27    ns
tRPWL      Minimum Pulse Width Low
tRCKSW     Maximum Skew                0.57        0.64                                         0.75          ns
tRP        Minimum Period
tRMAX      Maximum Frequency           0.52        0.59                                         0.69          ns

                                             0.35                                         0.39        0.46    ns

                                       1.15        1.31                                         1.54          ns

                                             870                                          763         649     MHz

Table 2-77 AX1000 Routed Array Clock Networks
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C

                                       '2' Speed  '1' Speed                                    'Std' Speed
                                                                                                Min. Max.
Parameter                 Description  Min. Max. Min. Max.                                                    Units

Routed Array Clock Networks

tRCKL      Input Low to High                 3.08                                         3.50        4.12    ns
tRCKH      Input High to Low
tRPWH      Minimum Pulse Width High          3.13                                         3.56        4.19    ns
tRPWL      Minimum Pulse Width Low
tRCKSW     Maximum Skew                0.57        0.64                                         0.75          ns
tRP        Minimum Period
tRMAX      Maximum Frequency           0.52        0.59                                         0.69          ns

                                             0.35                                         0.39        0.46    ns

                                       1.15        1.31                                         1.54          ns

                                             870                                          763         649     MHz

Table 2-78 AX2000 Routed Array Clock Networks
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C

                                       '2' Speed  '1' Speed                                    'Std' Speed
                                                                                                Min. Max.
Parameter                 Description  Min. Max. Min. Max.                                                    Units

Routed Array Clock Networks

tRCKL      Input Low to High                 3.08                                         3.50        4.12    ns
tRCKH      Input High to Low
tRPWH      Minimum Pulse Width High          3.13                                         3.56        4.19    ns
tRPWL      Minimum Pulse Width Low
tRCKSW     Maximum Skew                0.57        0.64                                         0.75          ns
tRP        Minimum Period
tRMAX      Maximum Frequency           0.52        0.59                                         0.69          ns

                                             0.35                                         0.39        0.46    ns

                                       1.15        1.31                                         1.54          ns

                                             870                                          763         649     MHz

2-58                                   v2.7
                                                                                                                          Axcelerator Family FPGAs

Global Resource Distribution                                                       Regardless of the type of global resource, HCLK or CLK,
                                                                                   each of the eight resources reach the ClockTileDist (CTD)
At the root of each global resource is a PLL. There are                            Cluster located at the center of every core tile with zero
two groups of four PLLs for every device. One group,                               skew. From the ClockTileDist Cluster, all four HCLKs and
located at the center of the north edge (in the I/O ring)                          four CLKs are distributed through the core tile (Figure 2-
of the chip, sources the four HCLKs. The second group,                             39).
located at the center of the south edge (again in the I/O
ring), sources the four CLKs (Figure 2-38).

                          PLL                                                 PLL   PLL                              PLL
                         PN                                                   PN   PN                               PN

                                                                              PLL Cluster

                         HCLKA HCLKB HCLKC HCLKD
                          CLKE CLKF CLKG CLKH

                                                                              PLL Cluster

                         PN PN PN PN

                         PLL                                                  PLL PLL                               PLL

Figure 2-38 PLL Group

                           HCLK                                                                                           CLK

                         PLL Group

ClockTileDist Cluster

                                                                           4

                                                                                                                          4

Figure 2-39 Example of HCLK and CLK Distributions on the AX2000                                                         PLL Group

                                                                                                              v2.7                                                           2-59
Axcelerator Family FPGAs

The ClockTileDist Cluster contains an HCLKMux (HM)                vertically through the center of the core tile to
module for each of the four HCLK trees and a CLKMux               CLKRowDist (RD) modules in every SuperCluster row.
(CM) module for each of the CLK trees. The HCLK                   Together, the HCLK and CLK branches provide for a low-
branches then propagate horizontally through the                  skew global fanout within the core tile (Figure 2-40 and
middle of the core tile to HCLKColDist (HD) modules in            Figure 2-41).
every SuperCluster column. The CLK branches propagate

Figure 2-40 CTD, CD, and HD Module Layout

Figure 2-41 HCLK and CLK Distribution within a Core Tile

2-60                                                        v2.7
                                                                                  Axcelerator Family FPGAs

The HM and CM modules can select between:                        CLKINT and HCLKINT

    The HCLK or CLK source respectively                            CLKINT (HCLKINT) is used to access the CLK (HCLK)
                                                                     resource internally from the user signals (Figure 2-43).
    A local signal routed on generic routing resources
This allows each core tile to have eight clocks                      Logic                          Clock
independent of the other core tiles in the device.                                                  Network

Both HCLK and CLK are segmentable, meaning that                                                             CLKINT
individual branches of the global resource can be used                                                     HCLKINT
independently.
                                                                 Figure 2-43 CLKINT and HCLKINT
Like the HM and CM modules, the HD and RD modules
can select between:                                              PLLRCLK and PLLHCLK

    The HCLK or CLK source from the HM or CM                       PLLRCLK (PLLHCLK) is used to drive global resource
         module respectively                                         CLK (HCLK) from a PLL (Figure 2-44).

    A local signal routed on generic routing resources         RefCLK CLK1                        Clock
                                                                                                    Network
The AX architecture is capable of supporting a large
number of local clocks 24 segments per HCLK driving                PLL
north-south and 28 segments per CLK driving east-west
per core tile.                                                   FB         CLK2  PLLRCLK
                                                                                  PLLHCLK
Actel's Designer software's place-and-route takes
advantage of the segmented clock structure found in              Figure 2-44 PLLRCLK and PLLHCLK
Axcelerator devices by turning off any unused clock
segments. This results in not only better performance but        Using Global Resources with PLLs
also lower power consumption.
                                                                 Each global resource has an associated PLL at its root. For
Global Resource Access Macros                                    example, PLLA can drive HCLKA, PLLE can drive CLKE, etc.
                                                                 (Figure 2-45 on page 2-62).
Global resources can be driven by one of three sources:
external pad(s), an internal net, or the output of a PLL.        In addition, each clock pin of the package can be used to
These connections can be made by using one of three              drive either its associated global resource or PLL. For
types of macros: CLKBUF, CLKINT, and PLLCLK.                     example, package pins CLKEP and CLKEN can drive either
                                                                 the RefCLK input of PLLE or CLKE.
CLKBUF and HCLKBUF
                                                                 There are two macros required when interfacing the
    CLKBUF (HCLKBUF) is used to drive a CLK (HCLK) from          embedded PLLs with the global resources: PLLINT and PLLOUT.
    external pads. These macros can be used either
    generically or with the specific I/O standard desired        PLLINT
    (e.g. CLKBUF_LVCMOS25, HCLKBUF_LVDS, etc.)
    (Figure 2-42).                                               This macro is used to drive the RefCLK input of the PLL
                                                                 internally from user signals.
P                                 Clock
                                                                 PLLOUT
                                  Network
                                                                 This macro is used to connect either the CLK1 or CLK2
N  CLKBUF                                                        output of a PLL to the regular routing network (Figure 2-
   HCLKBUF                                                       46 on page 2-62).

Figure 2-42 CLKBUF and HCLKBUF

Package pins CLKEP and CLKEN are associated with
CLKE; package pins HCLKAP and HCLKAN are
associated with HCLKA, etc.

Note that when CLKBUF (HCLKBUF) is used with a
single-ended I/O standard, it must be tied to the P-
pad of the CLK (HCLK) package pin. In this case, the
CLK (HCLK) N-pad can be used for user signals.

                                                           v2.7                                              2-61
   Axcelerator Family FPGAs

Implementation Example:

Figure 2-47 shows a complex clock distribution example. The reference clock (RefCLK) of PLLE is being sourced from
non-clock signal pins (INBUF to PLLINT). The CLK1 output of PLLE is being fed to the RefCLK input of PLLF. The CLK2
output of PLLE is driving logic (via PLLOUT). In turn, this logic is driving the global resource CLKE. PLLF is driving both
CLKF and CLKG global resources.

      HCLKAP                                          RefCLK             CLK1                      HCLKA
      HCLKAN                                                                                      Network

                                                                   PLLA

                                                      FB                 CLK2

                                                                                PLLHCLK

Figure 2-45 Example of HCLKA driven from a PLL with External Clock Source

                              PLLINT                                            PLLHCLK
                 Logic
                                                  RefCLK CLK1                            HCLKA
                                                                                         Network

                                                          PLLA

                                                  FB               CLK2

                                                                                         Logic

                                                                                PLLOUT

Figure 2-46 Example of PLLINT and PLLOUT Usage

                 Non-Clock

                 Pins       INBUF           PLLINT
                                                          PLLRCLK
              P

              N

                            RefCLK CLK1

                                      PLLE

                            FB              CLK2      PLLOUT                    CLKINT

                                                                         Logic           CLKE

                            RefCLK CLK1                   PLLRCLK
                                                                          CLKF
                                      PLLF
                                                                          CLKG
                            FB              CLK2          PLLRCLK

Figure 2-47 Complex Clock Distribution Example

2-62                                                      v2.7
                                                                                                    Axcelerator Family FPGAs

Axcelerator Clock Management System

Introduction                                                    southern edge. The northern group is associated with
                                                                the four HCLK networks (e.g. PLLA can drive HCLKA),
Each member of the Axcelerator family contains eight            while the southern group is associated with the four CLK
phase-locked loop (PLL) blocks which perform the                networks (e.g. PLLE can drive CLKE).
following functions:
                                                                Each PLL cell is connected to two I/O pads and a PLL
    Programmable Delay (32 steps of 250 ps)                   Cluster that interfaces with the FPGA core. Figure 2-48
    Clock Skew Minimization                                   illustrates a PLL block. The VCCPLL pin should be
    Clock Frequency Synthesis                                 connected to a 1.5V power supply through a 250
Each PLL has the following key features:                        resistor. Furthermore, 0.1 F and 10 F decoupling
    Input Frequency Range 14 to 200 MHz                     capacitors should be connected across the VCCPLL and
    Output Frequency Range 20 MHz to 1 GHz                  VCOMPPLL pins. Note: The VCOMPPLL pin should never be
    Output Duty Cycle Range 45% to 55%                      grounded (Figure 2-2 on page 2-9)!
    Maximum Long-Term Jitter 1% or 100ps
                                                                The I/O pads associated with the PLL can also be
         (whichever is greater)                                 configured for regular I/O functions except when it is
    Maximum Short-Term Jitter 50ps + 1% of Output           used as a clock buffer. The I/O pads can be configured in
                                                                all the modes available to the regular I/O pads in the
         Frequency                                              same I/O bank. In particular, the [H]CLKxP pad can be
    Maximum Acquisition Time (lock) 20s                    configured as a differential pair, single-ended, or
                                                                voltage-referenced standard. The [H]CLKxN pad can only
Physical Implementation                                         be used as a differential pair with [H]CLKxP.

The eight PLL blocks are arranged in two groups of four.        The block marked "/i Delay Match" is a fixed delay equal
One group is located in the center of the northern edge         to that of the i divider. The "/j Delay Match" block has
of the chip, while the second group is centered on the          the same function as its j divider counterpart.

PowerDown                                                                                 DIVJ      Lock
                                                                                          6         CLK1
RefCLK     Delay Line                                                                               CLK2
                                                                                              /j
                                 /i Delay
                                 Match                                                    /j Delay
                                                                                          Match
                                                                                PLL
FB

           Delay Line            /i

              5                  6                                                   3
           DelayLine
FBMuxSel                         DIVJ      LowFreq                                   Osc

Figure 2-48 PLL Block Diagram

                                                          v2.7                                            2-63
Axcelerator Family FPGAs

Functional Description                                              CLK2 provides the PLL output directly--without
                                                                        division
Figure 2-48 on page 2-63 illustrates a block diagram of
the PLL. The PLL contains two dividers, i and j, that allow    The input and output frequency ranges are selected by
frequency scaling of the clock signal:                         LowFreq and Osc(2:0), respectively. These functions and
                                                               their possible values are detailed in Table 2-79.
    The i divider in the feedback path allows
         multiplication of the input clock by integer factors  The delay lines shown in Figure 2-48 on page 2-63 are
         ranging from 1 to 64, and the resultant frequency     programmable. The feedback clock path can be delayed
         is available at the output of the PLL block.          (using the five DelayLine bits) relative to the reference
                                                               clock (or vice versa) by up to 3.75 ns in increments of
    The j divider divides the PLL output by integer          250 ps. Table 2-79 describes the usage of these bits. The
         factors ranging from 1 to 64, and the divided clock   delay increments are independent of frequency, so this
         is available at CLK1.                                 results in phase changes that vary with frequency. The
                                                               delay value is highly dependent on VCC and the speed
    The two dividers together can implement any              grade.
         combination of multiplication and division up to a
         maximum frequency of 1 GHz on CLK1. Both the          Figure 2-49 on page 2-65 is a logical diagram of the
         CLK1 and CLK2 outputs have a fixed 50/50 duty         various control signals to the PLL and shows how the PLL
         cycle.                                                interfaces with the global and routing networks of the
                                                               FPGA. Note that not all signals are user-accessible. These
    The output frequencies of the two clocks are given       non-user-accessible signals are used by Actel's place-and-
         by the following formulas (fREF is the reference      route tool to control the configuration of the PLL. The
         clock frequency):                                     user gains access to these control signals either based
                                                               upon the connections built in the user's design or
    fCLK1 = fREF * (DividerI) / (DividerJ)                     through the special macros (Table 2-83 on page 2-67)
                                                               inserted into the design. For example, connecting the
                                            EQ 2-4             macro PLLOUT to CLK2 will control the OUTSEL signal.

    fCLK2 = fREF * (DividerI)

                                            EQ 2-5

Table 2-79 PLL Interface Signals

Signal Name Type User Accessible            Allowable Values                                      Function
                                                                  Reference Clock for the PLL
RefCLK          Input               Yes                  0        Feedback port for the PLL
                                                         1        PLL power down control
FB              Input               Yes                           PLL powered down
                                                                  PLL active
PowerDown       Input               Yes

DIVI[5:0]       Input               Yes     1 to 64, in unsigned Sets value for feedback divider (multiplier)
DIVJ[5:0]       Input
LowFreq         Input               Yes     binary notation offset Sets value for CLK1 divider
                                            by -1
Osc[2:0]        Input
                                    Yes                           Input frequency range selector

                                            0                     50200 MHz

                                            1                     1450 MHz

                                    Yes                           Output frequency range selector

                                            XX0                   4001000 MHZ

                                            001                   200400 MHZ

                                            011                   100200 MHZ

                                            101                   50100 MHZ

                                            111                   2050 MHZ

DelayLine[4:0]  Input               Yes     15 to +15            Clock Delay (positive/negative) in increments of 250 ps, with

                                            (increments), in signed- maximum value of 3.75 ns

                                            and-magnitude binary

                                            representation

FBMuxSel        Input               No                            Selects the source for the feedback input
REFSEL          Input
OUTSEL          Input               No                            Selects the source for the reference clock

                                    No                            Selects the source for the routed net output

2-64                                               v2.7
                                                                                                          Axcelerator Family FPGAs

Table 2-79 PLL Interface Signals (Continued)

Signal Name Type User Accessible Allowable Values                                                     Function

PLLSEL                Input            No                                    ROOTSEL & PLLSEL are used to select the source of the global
                                                                             clock network

ROOTSEL               Input            No

Lock     Output                        Yes                                   High value indicates PLL has locked

CLK1     Output                        Yes                                   PLL clock output

CLK2     Output                        Yes                                   PLL clock output

Note: If the input RefClk is taken outside its operating range, the outputs Lock, CLK1 and CLK2 are indeterminate.

                                                REFSEL                                                    ROOTSEL
                                                                                                                       [H]CLK
                      CLK1 (PLLn-1)                                                CLKINT 0
                      [H]CLKINT
                                                                             CLK1 (PLLn-1) 1

                                                        RefCLK         CLK1                    2

                                                                                               3

                             [H]CLKxP                             PLL  CLK2                       PLLSEL
                                         FBINT          FB
                 I/O                                                                           0
         Core net                                                                                        CLK Out
         CLK net
                                                                                               1       (Routed net out pin)

                             [H]CLKxN                                                          OUTSEL

                                                FBMuxSEL                           To PLLn+1

Note: Not all signals are available to the user.
Figure 2-49 PLL Logical Interface

PLL Configurations                                                                 Regular, LVPECL, or LVDS IOPAD

The following rules apply to the different PLL inputs and                    Non-clock
outputs:
                                                                             Pins              INBUF
Reference Clock
                                                                             P                        RefCLK PLL
The RefCLK can be driven by (Figure 2-50):
1. Global routed clocks (CLKE/F/G/H) or user-created                         N

    clock network                                                            Any macro from the core, except HCLK nets
2. CLK1 output of an adjacent PLL
3. [H]CLKxP (single-ended or voltage-referenced)                                        Logic         RefCLK PLL
4. [H]CLKxP/[H]CLKxN pair (differential modes like                                                              For cascading

    LVPECL or LVDS)                                                                PLL CLK1 RefCLK PLL

Feedback Clock                                                               Figure 2-50 Reference Clock Connections

The feedback clock can be driven by (Figure 2-51 on page
2-66):
1. Global routed clocks (CLKE/F/G/H) or user-created

    clock network
2. External [H]CLKxP/N I/O pad(s) from the adjacent PLL

    cell
3. An internal signal from the PLL block

                                                                       v2.7                                                    2-65
Axcelerator Family FPGAs

                                                                Table 2-81 North PLL Connections

                    PLLOUT/PLLRCLK                              CLK1                                    CLK2

      FB                                                        HCLK1                       Routed net
                  PLL
                                                                HCLK1                       Unused

                                                                HCLK2                       HCLK1

                                                                HCLK2                       Routed net

      Any macro except HCLK macros                              HCLK2                       Both HCLK1 and routed net

                        FB                                      HCLK2                       Unused
                                      PLL
                                                                Unused                      HCLK1

                                                                Unused                      Routed net

                                                                Unused                      Both HCLK1 and routed net

Figure 2-51 Feedback Clock Connections                        Unused                      Unused

CLK1 and CLK2                                                   Routed net                  HCLK1

Both PLL outputs, CLK1 and CLK2, can be used to drive a         Routed net                  Unused
global resource, an adjacent PLL RefCLK input, or a net in
the FPGA core. Not all drive combinations are possible          Both HCLK1 and HCLK2        Routed net
(Table 2-80).
                                                                Both HCLK1 and HCLK2        Unused

                                                                Both HCLK1 and routed net Unusable

Table 2-80 PLL General Connections Rules                      Both HCLK2 and routed net HCLK1

CLK1                                      CLK2                  Both HCLK2 and routed net Unused

HCLK                      HCLK                                  HCLK1, HCLK2, and routed net Unusable

CLK                       CLK                                   Note: Designer software currently does not support all of these
                                                                          connections. Only exclusive connections where one
HCLK                      Routed net output                               output connects to a single net are supported at this time
                                                                          (e.g.CLK1 driving HCLK1, and HCLK2 is not supported).
Routed net output         HCLK

HCLK                      NONE                                  Table 2-82 South PLL Connections

NONE                      HCLK                                  CLK1                                    CLK2

                                                                CLK1                        Routed net

CLK                       NONE                                  CLK1                        Unused

NONE                      CLK                                   CLK2                        CLK1

Note: The PLL outputs remain Low when REFCLK is constant        CLK2                        Routed net
          (either Low or High).
                                                                CLK2                        Both CLK1 and routed net

Restrictions on CLK1 and CLK2                                   CLK2                        Unused

    When both are driving global resources, they must         Unused                      CLK1
         be driving the same type of global resource (i.e.
         either HCLK or CLK).                                   Unused                      Routed net

    Only one can drive a routed net at any given time.        Unused                      Both CLK1 and routed net

Table 2-81 and Table 2-82 specify all the possible CLK1         Unused                      Unused
and CLK2 connections for the north and south PLLs.
HCLK1 and HCLK2 are used to denote the different HCLK           Routed net                  CLK1
networks when two are being driven at the same time by
a single PLL (Note that HCLK1 is the primary clock              Routed net                  Unused
resource associated with the PLL, and HCLK2 is the clock
resource associated with the adjacent PLL). Likewise,           Both CLK1 and CLK2          Routed net
CLK1 and CLK2 are used to denote the different CLK
networks when two are being driven at the same time by          Both CLK1 and CLK2          Unused
a single PLL (Figure 2-48 on page 2-63).
                                                                Both CLK1 and routed net    Unusable

                                                                Both CLK2 and routed net    CLK1

                                                                Both CLK2 and routed net    Unused

                                                                CLK1, CLK2, and routed net  Unusable

                                                                Note: Designer software currently does not support all of these
                                                                          connections. Only exclusive connections where one
                                                                          output connects to a single net are supported at this time
                                                                          (e.g., CLK1 driving both CLK1 and CLK2 is not supported).

2-66                                                      v2.7
                                                                                         Axcelerator Family FPGAs

Special PLL Macros

Table 2-83 shows the macros used to connect the RefCLK input and CLK1 and CLK2 outputs using the different routing
resources.

Table 2-83 PLL Special Macros

Macro Name                                                                      Usage

PLLINT                               Connects RefCLK to a regular routed net or a pad.

PLLRCLK                              Connects CLK1 or CLK2 to the CLK network.

PLLHCLK                              Connects CLK1 or CLK2 to the HCLK network.

PLLOUT                               Connects CLK1 or CLK2 to a regular routed net.

Table 2-84 Electrical Specifications

Parameter                                Value                                          Notes

Frequency Ranges

Reference Frequency (min.)               14 MHz        Lowest input frequency

Reference Frequency (max.)               200 MHz       Highest input frequency

OSC Frequency (min.)                     20 MHz        Lowest output frequency

OSC Frequency (max.)                     1 GHz         Highest output frequency

Jitter

Long-Term Jitter (max.)                  1%            Percentage of period, low reference clock frequencies

Long-Term Jitter (max.)                  100ps         High reference clock frequencies

Short-Term Jitter (max.)                 50ps+1%       Percentage of output frequency

Acquisition Time (lock) from Cold Start

Acquisition Time (max.)*                 400 cycles    Period of low reference clock frequencies

Acquisition Time (max.)*                 1.5 s         High reference clock frequencies

Power Consumption

Analog Supply Current (low freq.)            200A      Current at minimum oscillator frequency
Analog Supply Current (high freq.)                     Frequency-dependent current
Digital Supply Current (low freq.)          200A       Current at maximum oscillator frequency, unloaded
Digital Supply Current (high freq.)      0.5A/MHz      Frequency-dependent current
                                          1A/MHz

Duty Cycle

Minimum Output Duty Cycle                45%

Maximum Output Duty Cycle                55%

Note: *The lock bit remains Low until RefCLK reaches the minimum input frequency.

                                                 v2.7                                                         2-67
   Axcelerator Family FPGAs                                  The alternative method is to instantiate one of the
                                                                 generic library primitives (PLL or PLLFB) into either
User Flow                                                        a schematic or HDL netlist, using inverters for
                                                                 polarity control and tying all unused address and
There are two methods of including a PLL in a design:            data bits to ground.
    The recommended method of using a PLL is to
         create custom PLL blocks using Actel's macro
         generator, SmartGen, that can be instantiated in a
         design.

Timing Model

                                              tPCLK*                          Lock
                                                                              CLK1
      CLK
             FB                                                               CLK2

                                                      66 5 3

                                                      Configuration Pins
                                                          DividerI/DividerJ
                                                                Delay Line
                                                                    FBMux
                                                                         OSC

Note: tPCLK is the delay in the clock signal
Figure 2-52 PLL Model

2-68                                                  v2.7
                                                                                                            Axcelerator Family FPGAs

Sample Implementations                                          Figure 2-54 illustrates the PLL using both dividers to
                                                                synthesize a 133 MHz output clock from a 155 MHz input
Frequency Synthesis                                             reference clock. The input frequency of 155 MHz is
                                                                multiplied by 6 and divided by 7, giving a CLK1 output
Figure 2-53 illustrates an example where the PLL is used        frequency of 132.86 MHz. When dividers are used, a
to multiply a 155.5 MHz external clock up to 622 MHz.           given ratio can be generated in multiple ways, allowing
Note that the same PLL schematic could use an external          the user to stay within the operating frequency ranges of
350 MHz clock, which is divided down to 155 MHz by the          the PLL.
FPGA internal logic.

PowerDown                                                                                                   DividerJ
                                                                                                              6
RefCLK     Delay Line             /i Delay                                                                               Lock
155.5 MHz                         Match
                                                                                                                           CLK1
                                                                                      PLL                        /j
FB
                                                                                                            /j Delay CLK2
           Delay Line                /i                                                                      Match

                                                                                                                         622 MHz

             5                     6                                                       3
           DelayLine              DividerI
FBMuxSel                                                  LowFreq                             Osc
                                    4

Figure 2-53 Using the PLL 155.5 MHz In, 622 MHz Out

                                                                                                            /7

PowerDown                                                                                                   DividerJ

                                                                                                            6         Lock

RefCLK     Delay Line             /i Delay             155 MHz                                                       132.8 MHz
155 MHz                           Match                             PLL                                                    CLK1

                                                                                                   930 MHz     /j

FB                                   /i                155 MHz                                              /j Delay  CLK2
                      Delay Line                                                                            Match

                                                                   Yes

           5                      6                                                        3

FBMuxSel DelayLine                DividerI                LowFreq                          Osc

                                  6

Figure 2-54 Using the PLL 155 MHz In, 133 MHz Out

                                                          v2.7                                                                    2-69
   Axcelerator Family FPGAs

Adjustable Clock Delay

Figure 2-55 illustrates using the PLL to delay the reference clock by employing one of the adjustable delay lines. In this
case, the output clock is delayed relative to the reference clock. Delaying the reference clock relative to the output
clock is accomplished by using the delay line in the feedback path.

      PowerDown                                                           DividerJ
                                                                            6
      RefCLK        Delay Line  /i Delay                                              Lock
      133 MHz                   Match
                                                                                        CLK1
                                                                PLL           /j

      FB                                                                  /j Delay CLK2
                                                                           Match
                    Delay Line  /j
                                                                                    133 MHz

                      5          6                                   3
                    DelayLine   DividerI
          FBMuxSel                                        LowFreq    Osc

                                1

Figure 2-55 Using the PLL Delaying the Reference Clock

2-70                                                      v2.7
                                                                                                                                                  Axcelerator Family FPGAs

Clock Skew Minimization

Figure 2-56 indicates how feedback from the clock network can be used to create minimal skew between the distributed
clock network and the input clock. The input clock is fed to the reference clock input of the PLL. The output clock (CLK2)
feeds a routed clock network. The feedback input to the PLL uses a clock input delayed by a routing network. The PLL then
adjusts the phase of the input clock to match the delayed clock, thus providing nearly zero effective skew between the two
clocks. Refer to Actel's Axcelerator Family PLL and Clock Management application note for more information.

             PowerDown                                                                                                                DividerJ

                                                                                                                                      6         Lock

Input Clock   RefCLK    Delay Line                                                           /i Delay
             133 MHz                                                                         Match
                                                                                                                             133 MHz            CLK1
                                                                                                 /i
             FB                                                                                        PLL                               /j
                            Delay Line                                                         6
                                                                                            DividerI                                                CLK2
                                                                                                                                      /i Delay
                                                                                               1                                     Match

                                                                                                                                          133 MHz

                                   5                                                                                      3
             FBMuxSel DelayLine                                                                        LowFreq Osc

                                                                                       SET             Clock Network
                                                                          QD
                                                                          QCLR

Figure 2-56 Using the PLL for Clock Deskewing

                                                                                            v2.7                                                          2-71
Axcelerator Family FPGAs

Embedded Memory

The AX architecture provides extensive, high-speed         RA [K:0]      RD [(N-1):0]
memory resources to the user. Each 4,608 bit block of      REN
RAM contains its own embedded FIFO controller,             RCLK
allowing the user to configure each block as either RAM
or FIFO.                                                   WD [(M-1):0]
                                                           WA [J:0]
To meet the needs of high performance designs, the         WEN
memory blocks operate in synchronous mode for both         WCLK
read and write operations. However, the read and write
clocks are completely independent, and each may            PIPE
operate up to and above 500 MHz.                           RW [2:0]
                                                           WW [2:0]
No additional core logic resources are required to
cascade the address and data buses when cascading          Figure 2-57 Axcelerator Memory Module
different RAM blocks. Dedicated routing runs along each
column of RAM to facilitate cascading.                     RAM

The AX memory block includes dedicated FIFO control        Each memory block consists of 4,608 bits that can be
logic to generate internal addresses and external flag     organized as 128x36, 256x18, 512x9, 1kx4, 2kx2, or 4kx1
logic (FULL, EMPTY, AFULL, AEMPTY). Since read and         and are cascadable to create larger memory sizes. This
write operations can occur asynchronously to one           allows built-in bus width conversion (Table 2-85). Each
another, special control circuitry is included to prevent  block has independent read and write ports which
metastability, overflow, and underflow. A block diagram    enable simultaneous read and write operations.
of the memory module is illustrated in Figure 2-57.

During RAM operation, read (RA) and write (WA)
addresses are sourced by user logic and the FIFO
controller is ignored. In FIFO mode, the internal
addresses are generated by the FIFO controller and
routed to the RAM array by internal MUXes. Enables
with programmable polarity are provided to create
upper address bits for cascading up to 16 memory blocks.
When cascading memory blocks, the bussed signals WA,
WD, WEN, RA, RD, and REN are internally linked to
eliminate external routing congestion.

Table 2-85 Memory Block WxD Options

Data-word (in bits)       Depth                            Address Bus    Data Bus
                                                            RA/WA[11:0]    RD/WD[0]
      1                   4,096                             RA/WA[10:0]  RD/WD[1:0]
                                                            RA/WA[9:0]   RD/WD[3:0]
      2                   2,048                             RA/WA[8:0]   RD/WD[8:0]
                                                            RA/WA[7:0]   RD/WD[17:0]
      4                   1,024                             RA/WA[6:0]   RD/WD[35:0]

      9                                512

      18                               256

      36                               128

2-72                                        v2.7
                                                                                Axcelerator Family FPGAs

Clocks                                                           The D x W different configurations are: 128 x 36,
                                                                 256 x 18, 512 x 9, 1k x 4, 2k x 2, and 4k x 1. The allowable
The RCLK and the WCLK have independent source                    RW and WW values are shown in Table 2-87.
polarity selection and can be sourced by any global or
local signal.                                                    When widths of one, two, and four are selected, the
                                                                 ninth bit is unused. For example, when writing nine-bit
RAM Configurations                                               values and reading four-bit values, only the first four bits
                                                                 and the second four bits of each nine-bit value are
The AX architecture allows the read side and write side          addressable for read operations. The ninth bit is not
of RAMs to be organized independently, allowing for              accessible. Conversely, when writing four-bit values and
bus conversion. For example, the write side can be set to        reading nine-bit values, the ninth bit of a read operation
256x18 and the read side to 512x9.                               will be undefined.
Both the write width and read width for the RAM blocks
can be specified independently and changed dynamically           Note that the RAM blocks employ little-endian byte
with the WW (write width) and RW (read width) pins.              order for read and write operations.

Table 2-86 RAM Signal Description

Signal     Direction                                               Description

WCLK       Input      Write clock (can be active on either edge).

WA[J:0]    Input      Write address bus.The value J is dependent on the RAM configuration and the number of cascaded
                      memory blocks. The valid range for J is from 6 to15.

WD[M-1:0]  Input      Write data bus. The value M is dependent on the RAM configuration and can be 1, 2, 4, 9, 18, or
                      36.

RCLK       Input      Read clock (can be active on either edge).

RA[K:0]    Input      Read address bus. The value K is dependent on the RAM configuration and the number of cascaded
                      memory blocks. The valid range for K is from 6 to 15.

RD[N-1:0]  Output     Read data bus. The value N is dependent on the RAM configuration and can be 1, 2, 4, 9, 18, or 36.

REN        Input      Read enable. When this signal is valid on the active edge of the clock, data at location RA will be

                      driven onto RD.

WEN        Input      Write enable. When this signal is valid on the active edge of the clock, WD data will be written at
                      location WA.

RW[2:0]    Input      Width of the read operation dataword.

WW[2:0]    Input      Width of the write operation dataword.

Pipe       Input      Sets the pipe option to be on or off.

Table 2-87 Allowable RW and WW Values  WW(2:0)                                 DxW
RW(2:0)                                     000                                 4k x 1
000                                         001                                 2k x 2
001                                         010                                 1k x 4
010                                         011                                512 x 9
011                                         100                                256 x 18
100                                         101                                128 x 36
101                                         11x                                reserved
11x

                                                           v2.7                           2-73
Axcelerator Family FPGAs

Modes of Operation                                      higher frequency. The read-address is registered on the
                                                        read-port active-clock edge, and the read data is
There are two read modes and one write mode:            registered and appears at RD after the second read clock
    Read Nonpipelined (synchronous one clock edge)  edge. Setting the PIPE to ON enables this mode.
    Read Pipelined (synchronous two clock edges)
    Write (synchronous one clock edge)              On the write active-clock edge, the write data are
                                                        written into the SRAM at the write address when WEN is
In the standard read mode, new data is driven onto the  high. The setup time of the write address, write enables,
RD bus in the clock cycle immediately following RA and  and write data are minimal with respect to the write
REN valid. The read address is registered on the read-  clock.
port active-clock edge and data appears at read-data
after the RAM access time. Setting the PIPE to OFF      Write and read transfers are described with timing
enables this mode.                                      requirements beginning in "Timing Characteristics".
The pipelined mode incurs an additional clock delay
from address to data, but enables operation at a much

Timing Characteristics

                          WD                                   RD

                             WA                                RA
                          WCLK                                 RCLK
                                                               REN
                           WEN
Figure 2-58 SRAM Model
                             tWCKP
                                                        tWCKH  tWCKL

      WCLK

                                                               tWxxSU  tWxxHD

                              WA<11:0>, WD<35:0>, WEN<4:0>

Figure 2-59 RAM Write Timing Waveforms

2-74                                      v2.7
                                                                                                Axcelerator Family FPGAs

            tRCKP                                   tRCKH     tRCKL

            RCLK                           tRxxSU tRxxHD
                  RA<11:0>, REN<4:0>

                                                    tRCK2RD1          tRCK2RD2

                                         RD <35:0>

Figure 2-60 RAM Read Timing Waveforms

Table 2-88 One RAM Block
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C

                                                          '2' Speed  '1' Speed                 'Std' Speed
                                                                                                Min. Max. Units
Parameter   Description                             Min. Max. Min. Max.

Write Mode

tWDASU      Write Data Setup vs. WCLK                         1.08                        1.23        1.45  ns
tWDAHD      Write Data Hold vs. WCLK
tWADSU      Write Address Setup vs. WCLK                      0.22                        0.25        0.30  ns
tWADHD      Write Address Hold vs. WCLK
tWENSU      Write Enable Setup vs. WCLK                       1.08                        1.23        1.45  ns
tWENHD      Write Enable Hold vs. WCLK
tWCKH       WCLK Minimum High Pulse Width                     0.22                        0.25        0.30  ns
tWCLK       WCLK Minimum Low Pulse Width
tWCKP       WCLK Minimum Period                               1.08                        1.23        1.45  ns
Read Mode
                                                              0.22                        0.25        0.30  ns

                                                    0.98              1.11                      1.31        ns

                                                    1.15              1.30                      1.53        ns

                                                    2.29              2.61                      3.07        ns

tRADSU      Read Address Setup vs. RCLK                       0.81                        0.92        1.08  ns
tRADHD      Read Address Hold vs. RCLK
tRENSU      Read Enable Setup vs. RCLK                        0.00                        0.00        0.00  ns
tRENHD      Read Enable Hold vs. RCLK
tRCK2RD1    RCLK-To-OUT (Pipelined)                           0.81                        0.92        1.08  ns
tRCK2RD2    RCLK-To-OUT (Non-Pipelined)
tRCLKH      RCLK Minimum High Pulse Width                     0.00                        0.00        0.00  ns
tRCLKL      RCLK Minimum Low Pulse Width
tRCKP       RCLK Minimum Period                               1.39                        1.59        1.86  ns

                                                              2.62                        2.98        3.5   ns

                                                    1.00              1.14                      1.34        ns

                                                    1.21              1.38                      1.62        ns

                                                    2.42              2.76                      3.24        ns

                                                    v2.7                                                    2-75
Axcelerator Family FPGAs

Table 2-89 Two RAM Blocks Cascaded
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C

                                                 '2' Speed  '1' Speed                         'Std' Speed
                                                                                                Min. Max. Units
Parameter                 Description      Min. Max. Min. Max.

Write Mode

tWDASU      Write Data Setup vs. WCLK                  1.39                               1.59        1.86  ns
tWDAHD      Write Data Hold vs. WCLK
tWADSU      Write Address Setup vs. WCLK               0.22                               0.25        0.3   ns
tWADHD      Write Address Hold vs. WCLK
tWENSU      Write Enable Setup vs. WCLK                1.39                               1.59        1.86  ns
tWENHD      Write Enable Hold vs. WCLK
tWCKH       WCLK Minimum High Pulse Width              0.22                               0.25        0.3   ns
tWCLK       WCLK Minimum Low Pulse Width
tWCKP       WCLK Minimum Period                        1.39                               1.59        1.86  ns
Read Mode
                                                       0.22                               0.25        0.3   ns

                                                 0.98        1.11                               1.31        ns

                                                 2.29        2.61                               3.07        ns

                                                 4.58        5.22                               6.13        ns

tRADSU      Read Address Setup vs. RCLK                1.7                                1.94        2.28  ns
tRADHD      Read Address Hold vs. RCLK
tRENSU      Read Enable Setup vs. RCLK                 0.00                               0.00        0.00  ns
tRENHD      Read Enable Hold vs. RCLK
tRCK2RD1    RCLK-To-OUT (Pipelined)                    1.7                                1.94        2.28  ns
tRCK2RD2    RCLK-To-OUT (Non-Pipelined)
tRCLKH      RCLK Minimum High Pulse Width              0.00                               0.00        0.00  ns
tRCLKL      RCLK Minimum Low Pulse Width
tRCKP       RCLK Minimum Period                        1.51                               1.72        2.02  ns

                                                       2.76                               3.14        3.69  ns

                                                 0.95        1.08                               1.27        ns

                                                 2.46        2.8                                3.29        ns

                                                 4.92        5.6                                6.59        ns

2-76                                       v2.7
                                                                                                                        Axcelerator Family FPGAs

Table 2-90 Four RAM Blocks Cascaded                                                                                   'Std' Speed
                  Worst-Case Commercial Conditions VCCA = 1.425V, VCCI = 3.0V, TJ = 70C                                Min. Max.

                                                                                                 '2' Speed '1' Speed              3.17
                                                                                                                                     0.3
Parameter   Description                          Min. Max. Min. Max.                                                                3.17  Units
                                                                                                                                     0.3
Write Mode                                                                                                                          3.17    ns
                                                                                                                                     0.3    ns
tWDASU      Write Data Setup vs. WCLK                  2.37        2.7                                                  1.31                ns
tWDAHD      Write Data Hold vs. WCLK                                                                                    4.37                ns
tWADSU      Write Address Setup vs. WCLK               0.22        0.25                                                 8.75                ns
tWADHD      Write Address Hold vs. WCLK                                                                                                     ns
tWENSU      Write Enable Setup vs. WCLK                2.37        2.7                                                              4.13    ns
tWENHD      Write Enable Hold vs. WCLK                                                                                              0.00    ns
tWCKH       WCLK Minimum High Pulse Width              0.22        0.25                                                             4.13    ns
tWCLK       WCLK Minimum Low Pulse Width                                                                                            0.00
tWCKP       WCLK Minimum Period                        2.37        2.7                                                              3.33    ns
Read Mode                                                                                                                            4.5    ns
                                                       0.22        0.25                                                 1.27                ns
                                                                                                                        5.16                ns
                                                 0.98        1.11                                                       10.32               ns
                                                                                                                                            ns
                                                 3.27        3.72                                                                           ns
                                                                                                                                            ns
                                                 6.53        7.44                                                                           ns

tRADSU      Read Address Setup vs. RCLK                3.08        3.51
tRADHD      Read Address Hold vs. RCLK
tRENSU      Read Enable Setup vs. RCLK                 0.00        0.00
tRENHD      Read Enable Hold vs. RCLK
tRCK2RD1    RCLK-To-OUT (Pipelined)                    3.08        3.51
tRCK2RD2    RCLK-To-OUT (Non-Pipelined)
tRCLKH      RCLK Minimum High Pulse Width              0.00        0.00
tRCLKL      RCLK Minimum Low Pulse Width
tRCKP       RCLK Minimum Period                        2.49        2.83

                                                       3.36        3.82

                                                 0.95        1.08

                                                 3.85        4.39

                                       &nb