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ATTINY84A-MUR

器件型号:ATTINY84A-MUR
器件类别:半导体    嵌入式处理器和控制器    微控制器-MCU    8位微控制器-MCU   
厂商名称:Atmel (Microchip)
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器件描述

8-bit Microcontrollers - MCU 20MHz Ind Grade

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Microchip
产品种类:
Product Category:
8-bit Microcontrollers - MCU
RoHS:YES
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
QFN-20
系列:
Series:
ATTINY 84A
Core:AVR
Data Bus Width:8 bit
Maximum Clock Frequency:20 MHz
Program Memory Size:8 kB
Data RAM Size:512 B
ADC Resolution:10 bit
工作电源电压:
Operating Supply Voltage:
1.8 V to 5.5 V
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
接口类型:
Interface Type:
SPI, USI
封装:
Packaging:
Cut Tape
封装:
Packaging:
MouseReel
封装:
Packaging:
Reel
高度:
Height:
0.8 mm
长度:
Length:
4 mm
产品:
Product:
MCU
Program Memory Type:Flash
宽度:
Width:
4 mm
商标:
Brand:
Microchip Technology / Atmel
Data RAM Type:SRAM
Data ROM Type:EEPROM
NumOfPackaging:3
Processor Series:tinyAVR
工厂包装数量:
Factory Pack Quantity:
6000
电源电压-最大:
Supply Voltage - Max:
5.5 V
电源电压-最小:
Supply Voltage - Min:
1.8 V
商标名:
Tradename:
ATTINY
单位重量:
Unit Weight:
0.004339 oz

ATTINY84A-MUR器件文档内容

Features

•  High Performance, Low Power AVR® 8-bit Microcontroller

•  Advanced RISC Architecture

   – 120 Powerful Instructions – Most Single Clock Cycle Execution

   – 32 x 8 General Purpose Working Registers

   – Fully Static Operation

•  High Endurance, Non-volatile Memory Segments

   – 2K/4K/8K Bytes of In-System, Self-programmable Flash Program Memory

   • Endurance: 10,000 Write/Erase Cycles                                          8-bit

   – 128/256/512 Bytes of In-System Programmable EEPROM

   • Endurance: 100,000 Write/Erase Cycles                                         Microcontroller

   – 128/256/512 Bytes of Internal SRAM

   – Data Retention: 20 years at 85°C / 100 years at 25°C                          with 2K/4K/8K

   – Programming Lock for Self-programming Flash & EEPROM Data Security

•  Peripheral Features                                                             Bytes In-System

   – One 8-bit and One 16-bit Timer/Counter with Two PWM Channels, Each

   – 10-bit ADC                                                                    Programmable

   • 8 Single-ended Channels

   • 12 Differential ADC Channel Pairs with Programmable Gain (1x / 20x)           Flash

   – Programmable Watchdog Timer with Separate On-chip Oscillator

   – On-chip Analog Comparator

   – Universal Serial Interface                                                    ATtiny24A

•  Special Microcontroller Features

   – debugWIRE On-chip Debug System                                                ATtiny44A

   – In-System Programmable via SPI Port

   – Internal and External Interrupt Sources                                       ATtiny84A

   • Pin Change Interrupt on 12 Pins

   – Low Power Idle, ADC Noise Reduction, Standby and Power-down Modes

   – Enhanced Power-on Reset Circuit

   – Programmable Brown-out Detection Circuit with Software Disable Function

   – Internal Calibrated Oscillator

   – On-chip Temperature Sensor

•  I/O and Packages

   – Available in 20-pin QFN/MLF/VQFN, 14-pin SOIC, 14-pin PDIP and 15-ball UFBGA

   – Twelve Programmable I/O Lines

•  Operating Voltage:

   – 1.8 – 5.5V

•  Speed Grade:

   – 0 – 4 MHz @ 1.8 – 5.5V

   – 0 – 10 MHz @ 2.7 – 5.5V

   – 0 – 20 MHz @ 4.5 – 5.5V

•  Industrial Temperature Range: -40°C to +85°C

•  Low Power Consumption

   – Active Mode:

   • 210 µA at 1.8V and 1 MHz

   – Idle Mode:

   • 33 µA at 1.8V and 1 MHz

   – Power-down Mode:

   • 0.1 µA at 1.8V and 25°C                                                              Rev. 8183F–AVR–06/12
1.  Pin  Configurations

         Figure 1-1.           Pinout of ATtiny24A/44A/84A

                                                           PDIP/SOIC

                                               VCC         1              14           GND

                         (PCINT8/XTAL1/CLKI) PB0           2              13           PA0 (ADC0/AREF/PCINT0)

                                  (PCINT9/XTAL2) PB1       3              12           PA1 (ADC1/AIN0/PCINT1)

                         (PCINT11/RESET/dW) PB3            4              11           PA2 (ADC2/AIN1/PCINT2)

                         (PCINT10/INT0/OC0A/CKOUT) PB2     5              10           PA3 (ADC3/T0/PCINT3)

                         (PCINT7/ICP/OC0B/ADC7) PA7        6                   9       PA4 (ADC4/USCK/SCL/T1/PCINT4)

         (PCINT6/OC1A/SDA/MOSI/DI/ADC6) PA6                7                   8       PA5 (ADC5/DO/MISO/OC1B/PCINT5)

                                                        QFN/MLF/VQFN

                                                           PA5  DNC  DNC  DNC     PA6  Pin 16:  PA6  (PCINT6/OC1A/SDA/MOSI/DI/ADC6)

                                                                                       Pin 20:  PA5  (ADC5/DO/MISO/OC1B/PCINT5)

                                                        1  20   19   18   17      16
            (ADC4/USCK/SCL/T1/PCINT4)          PA4                                15   PA7 (PCINT7/ICP/OC0B/ADC7)

                         (ADC3/T0/PCINT3)      PA3      2                         14   PB2 (PCINT10/INT0/OC0A/CKOUT)

                         (ADC2/AIN1/PCINT2)    PA2      3                         13   PB3 (PCINT11/RESET/dW)

                         (ADC1/AIN0/PCINT1)    PA1      4                         12   PB1 (PCINT9/XTAL2)

                         (ADC0/AREF/PCINT0)    PA0      5                         11   PB0 (PCINT8/XTAL1/CLKI)
                                                                                  10
                                                           6    7    8    9

                         NOTE                              DNC  DNC  GND  VCC  DNC

                         Bottom pad should be

                         soldered to ground.

                         DNC: Do Not Connect

         Table 1-1.      UFBGA - Pinout ATtiny24A/44A/84A (top view)

                               1               2                               3                     4

         A                                     PA5                        PA6                        PB2

         B               PA4                   PA7                        PB1                        PB3

         C               PA3                   PA2                        PA1                        PB0

         D               PA0                   GND                        GND                        VCC

2   ATtiny24A/44A/84A

                                                                                                                       8183F–AVR–06/12
                                                                         ATtiny24A/44A/84A

1.1    Pin Descriptions

1.1.1  VCC

                 Supply voltage.

1.1.2  GND

                 Ground.

1.1.3  Port B (PB3:PB0)

                 Port B is a 4-bit bi-directional I/O port with internal pull-up resistors (selected for each bit). The

                 Port B output buffers have symmetrical drive characteristics with both high sink and source

                 capability except PB3 which has the RESET capability. To use pin PB3 as an I/O pin, instead of

                 RESET pin, program (‘0’) RSTDISBL fuse. As inputs, Port B pins that are externally pulled low

                 will source current if the pull-up resistors are activated. The Port B pins are tri-stated when a

                 reset condition becomes active, even if the clock is not running.

                 Port B also serves the functions of various special features of the ATtiny24A/44A/84A as listed

                 in Section 10.2 “Alternate Port Functions” on page 58.

1.1.4  RESET

                 Reset input. A low level on this pin for longer than the minimum pulse length will generate a

                 reset, even if the clock is not running and provided the reset pin has not been disabled. The min-

                 imum pulse length is given in Table 20-4 on page 176. Shorter pulses are not guaranteed to

                 generate a reset.

                 The reset pin can also be used as a (weak) I/O pin.

1.1.5  Port A (PA7:PA0)

                 Port A is a 8-bit bi-directional I/O port with internal pull-up resistors (selected for each bit). The

                 Port A output buffers have symmetrical drive characteristics with both high sink and source

                 capability. As inputs, Port A pins that are externally pulled low will source current if the pull-up

                 resistors are activated. The Port A pins are tri-stated when a reset condition becomes active,

                 even if the clock is not running.

                 Port A has alternate functions as analog inputs for the ADC, analog comparator, timer/counter,

                 SPI and pin change interrupt as described in “Alternate Port Functions” on page 58.

                                                                                                                         3

8183F–AVR–06/12
2.  Overview

              ATtiny24A/44A/84A are low-power CMOS 8-bit microcontrollers based on the AVR enhanced

              RISC architecture. By executing powerful instructions in a single clock cycle, the

              ATtiny24A/44A/84A achieves throughputs approaching 1 MIPS per MHz allowing the system

              designer to optimize power consumption versus processing speed.

              Figure 2-1.     Block Diagram

              VCC

                                                                               8-BIT DATABUS                          INTERNAL

                                                                                              INTERNAL       CALIBRATED

                                                                                              OSCILLATOR     OSCILLATOR

              GND

                                 PROGRAM                            STACK                     WATCHDOG                TIMING AND

                                 COUNTER                            POINTER                   TIMER                   CONTROL

                                 PROGRAM                                                      MCU CONTROL

                                 FLASH                              SRAM                      REGISTER

                                                                                              MCU STATUS

                              INSTRUCTION                           GENERAL                   REGISTER

                                 REGISTER                           PURPOSE

                                                                    REGISTERS

                                                                                              TIMER/

                                                                    X                         COUNTER0

                                 INSTRUCTION                        Y

                                 DECODER                            Z

                                                                                              TIMER/

                                                                                              COUNTER1

                                 CONTROL                            ALU

                                 LINES

                                                                    STATUS

                                                                    REGISTER

                                                                                              INTERRUPT

                                                                                              UNIT

                           PROGRAMMING                       ISP INTERFACE                    EEPROM         OSCILLATORS

                                 LOGIC

                                 ANALOG  COMPARATOR  DATA REGISTER           DATA DIR.   ADC  DATA REGISTER           DATA DIR.

                           +  _                      PORT A                  REG.PORT A       PORT B                  REG.PORT B

                                                     PORT A DRIVERS                                        PORT B DRIVERS

                                                                    PA[7:0]                                  PB[3:0]

              The AVR core combines a rich instruction set with 32 general purpose working registers. All 32

              registers are directly connected to the Arithmetic Logic Unit (ALU), allowing two independent

              registers to be accessed in one single instruction executed in one clock cycle. The resulting

              architecture is more code efficient while achieving throughputs up to ten times faster than con-

              ventional CISC microcontrollers.

4   ATtiny24A/44A/84A

                                                                                                                           8183F–AVR–06/12
                                              ATtiny24A/44A/84A

                 The ATtiny24A/44A/84A provides the following features: 2K/4K/8K byte of In-System Program-

                 mable Flash, 128/256/512 bytes EEPROM, 128/256/512 bytes SRAM, 12 general purpose I/O

                 lines, 32 general purpose working registers, an 8-bit Timer/Counter with two PWM channels, a

                 16-bit timer/counter with two PWM channels, Internal and External Interrupts, a 8-channel 10-bit

                 ADC, programmable gain stage (1x, 20x) for 12 differential ADC channel pairs, a programmable

                 Watchdog Timer with internal oscillator, internal calibrated oscillator, and four software select-

                 able power saving modes. Idle mode stops the CPU while allowing the SRAM, Timer/Counter,

                 ADC, Analog Comparator, and Interrupt system to continue functioning. ADC Noise Reduction

                 mode minimizes switching noise during ADC conversions by stopping the CPU and all I/O mod-

                 ules except the ADC. In Power-down mode registers keep their contents and all chip functions

                 are disbaled until the next interrupt or hardware reset. In Standby mode, the crystal/resonator

                 oscillator is running while the rest of the device is sleeping, allowing very fast start-up combined

                 with low power consumption.

                 The device is manufactured using Atmel’s high density non-volatile memory technology. The on-

                 chip ISP Flash allows the Program memory to be re-programmed in-system through an SPI

                 serial interface, by a conventional non-volatile memory programmer or by an on-chip boot code

                 running on the AVR core.

                 The ATtiny24A/44A/84A AVR is supported with a full suite of program and system development

                 tools including: C Compilers, Macro Assemblers, Program Debugger/Simulators and Evaluation

                 kits.

                                                                                                                       5

8183F–AVR–06/12
3.   General Information

3.1  Resources

                     A comprehensive set of drivers, application notes, data sheets and descriptions on development

                     tools are available for download at http://www.atmel.com/avr.

3.2  Code  Examples

                     This documentation contains simple code examples that briefly show how to use various parts of

                     the device. These code examples assume that the part specific header file is included before

                     compilation. Be aware that not all C compiler vendors include bit definitions in the header files

                     and interrupt handling in C is compiler dependent. Please confirm with the C compiler documen-

                     tation for more details.

                     For I/O Registers located in the extended I/O map, “IN”, “OUT”, “SBIS”, “SBIC”, “CBI”, and “SBI”

                     instructions must be replaced with instructions that allow access to extended I/O. Typically, this

                     means “LDS” and “STS” combined with “SBRS”, “SBRC”, “SBR”, and “CBR”. Note that not all

                     AVR devices include an extended I/O map.

3.3  Capacitive  Touch Sensing

                     Atmel QTouch Library provides a simple to use solution for touch sensitive interfaces on Atmel

                     AVR microcontrollers. The QTouch Library includes support for QTouch® and QMatrix® acquisi-

                     tion methods.

                     Touch sensing is easily added to any application by linking the QTouch Library and using the

                     Application Programming Interface (API) of the library to define the touch channels and sensors.

                     The application then calls the API to retrieve channel information and determine the state of the

                     touch sensor.

                     The QTouch Library is free and can be downloaded from the Atmel website. For more informa-

                     tion and details of implementation, refer to the QTouch Library User Guide – also available from

                     the Atmel website.

3.4  Data Retention

                     Reliability Qualification results show that the projected data retention failure rate is much less

                     than 1 PPM over 20 years at 85°C or 100 years at 25°C.

3.5  Disclaimer

                     Typical values contained in this datasheet are based on simulations and characterization of

                     other AVR microcontrollers manufactured on the same process technology. Min and Max values

                     will be available after the device has been characterized.

6    ATtiny24A/44A/84A

                                                                                    8183F–AVR–06/12
                                                                                   ATtiny24A/44A/84A

4.   CPU Core

                    This section discusses the AVR core architecture in general. The main function of the CPU core

                    is to ensure correct program execution. The CPU must therefore be able to access memories,

                    perform calculations, control peripherals, and handle interrupts.

4.1  Architectural  Overview

                    Figure 4-1.  Block Diagram of the AVR Architecture

                                                                                   Data Bus 8-bit

                                 Flash     Program                                 Status

                              Program      Counter                                 and Control

                                 Memory

                                                                                                   Interrupt

                                                                                   32 x 8          Unit

                    Instruction                                                    General

                                 Register                                          Purpose         Watchdog

                                                                                   Registrers      Timer

                    Instruction

                                 Decoder                                                           ADC

                                           Direct Addressing  Indirect Addressing  ALU             Analog

                    Control Lines                                                                  Comparator

                                                                                                   Timer/Counter 0

                                                                                   Data            Timer/Counter 1

                                                                                   SRAM

                                                                                                   Universal

                                                                                                   Serial Interface

                                                                                   EEPROM

                                                                                   I/O Lines

                    In order to maximize performance and parallelism, the AVR uses a Harvard architecture – with

                    separate memories and buses for program and data. Instructions in the Program memory are

                    executed with a single level pipelining. While one instruction is being executed, the next instruc-

                    tion is pre-fetched from the Program memory. This concept enables instructions to be executed

                    in every clock cycle. The Program memory is In-System Reprogrammable Flash memory.

                                                                                                                         7

8183F–AVR–06/12
     The fast-access Register File contains 32 x 8-bit general purpose working registers with a single

     clock cycle access time. This allows single-cycle Arithmetic Logic Unit (ALU) operation. In a typ-

     ical ALU operation, two operands are output from the Register File, the operation is executed,

     and the result is stored back in the Register File – in one clock cycle.

     Six of the 32 registers can be used as three 16-bit indirect address register pointers for Data

     Space addressing – enabling efficient address calculations. One of the these address pointers

     can also be used as an address pointer for look up tables in Flash Program memory. These

     added function registers are the 16-bit X-, Y-, and Z-register, described later in this section.

     The ALU supports arithmetic and logic operations between registers or between a constant and

     a register. Single register operations can also be executed in the ALU. After an arithmetic opera-

     tion, the Status Register is updated to reflect information about the result of the operation.

     Program flow is provided by conditional and unconditional jump and call instructions, capable of

     directly addressing the whole address space. Most AVR instructions have a single 16-bit word

     format but 32-bit wide instructions also exist. The actual instruction set varies, as some devices

     only implement a part of the instruction set.

     During interrupts and subroutine calls, the return address Program Counter (PC) is stored on the

     Stack. The Stack is effectively allocated in the general data SRAM, and consequently the Stack

     size is only limited by the total SRAM size and the usage of the SRAM. All user programs must

     initialize the SP in the Reset routine (before subroutines or interrupts are executed). The Stack

     Pointer (SP) is read/write accessible in the I/O space. The data SRAM can easily be accessed

     through the five different addressing modes supported in the AVR architecture.

     The memory spaces in the AVR architecture are all linear and regular memory maps.

     A flexible interrupt module has its control registers in the I/O space with an additional Global

     Interrupt Enable bit in the Status Register. All interrupts have a separate Interrupt Vector in the

     Interrupt Vector table. The interrupts have priority in accordance with their Interrupt Vector posi-

     tion. The lower the Interrupt Vector address, the higher the priority.

     The I/O memory space contains 64 addresses for CPU peripheral functions as Control Regis-

     ters, SPI, and other I/O functions. The I/O memory can be accessed directly, or as the Data

     Space locations following those of the Register File, 0x20 - 0x5F.

4.2  ALU – Arithmetic Logic Unit

     The high-performance AVR ALU operates in direct connection with all the 32 general purpose

     working registers. Within a single clock cycle, arithmetic operations between general purpose

     registers or between a register and an immediate are executed. The ALU operations are divided

     into three main categories – arithmetic, logical, and bit-functions. Some implementations of the

     architecture also provide a powerful multiplier supporting both signed/unsigned multiplication

     and fractional format. See the “Instruction Set” section for a detailed description.

4.3  Status Register

     The Status Register contains information about the result of the most recently executed arithme-

     tic instruction. This information can be used for altering program flow in order to perform

     conditional operations. Note that the Status Register is updated after all ALU operations, as

     specified in the Instruction Set Reference. This will in many cases remove the need for using the

     dedicated compare instructions, resulting in faster and more compact code.

8    ATtiny24A/44A/84A

                                                                                           8183F–AVR–06/12
                                                                                            ATtiny24A/44A/84A

                              The Status Register is neither automatically stored when entering an interrupt routine, nor

                              restored when returning from an interrupt. This must be handled by software.

4.4    General   Purpose Register File

                              The Register File is optimized for the AVR Enhanced RISC instruction set. In order to achieve

                              the required performance and flexibility, the following input/output schemes are supported by the

                              Register File:

                              • One 8-bit output operand and one 8-bit result input

                              • Two 8-bit output operands and one 8-bit result input

                              • Two 8-bit output operands and one 16-bit result input

                              • One 16-bit output operand and one 16-bit result input

                              Figure 4-2 below shows the structure of the 32 general purpose working registers in the CPU.

                              Figure 4-2.           AVR CPU General Purpose Working Registers

                                                          7                        0        Addr.

                                                                            R0              0x00

                                                                            R1              0x01

                                                                            R2              0x02

                                                                            …

                                                                            R13             0x0D

                                           General                          R14             0x0E

                                    Purpose                                 R15             0x0F

                                    Working                                 R16             0x10

                                    Registers                               R17             0x11

                                                                            …

                                                                            R26             0x1A            X-register Low Byte

                                                                            R27             0x1B            X-register High Byte

                                                                            R28             0x1C            Y-register Low Byte

                                                                            R29             0x1D            Y-register High Byte

                                                                            R30             0x1E            Z-register Low Byte

                                                                            R31             0x1F            Z-register High Byte

                              Most  of the instructions operating on the Register     File  have direct  access to all registers,  and

                              most  of them are single cycle instructions.

                              As shown in Figure 4-2, each register is also assigned a Data memory address, mapping them

                              directly into the first 32 locations of the user Data Space. Although not being physically imple-

                              mented as SRAM locations, this memory organization provides great flexibility in access of the

                              registers, as the X-, Y- and Z-pointer registers can be set to index any register in the file.

4.4.1  The       X-register,  Y-register, and Z-register

                              The registers R26..R31 have some added functions to their general purpose usage. These reg-

                              isters are 16-bit address pointers for indirect addressing of the data space. The three indirect

                              address registers X, Y, and Z are defined as described in Figure 4-3 below.

                              Figure 4-3.           The X-, Y-, and Z-registers

                                                    15       XH                                             XL                     0

                                                                                                                                   9

8183F–AVR–06/12
                     X-register            7                              0  7                                          0

                                           R27 (0x1B)                        R26  (0x1A)

                                           15                   YH                        YL                            0

                     Y-register            7                              0  7                                          0

                                           R29 (0x1D)                        R28  (0x1C)

                                           15                   ZH                        ZL                            0

                     Z-register            7                    0            7                0

                                           R31 (0x1F)                        R30  (0x1E)

                     In the different addressing modes these address registers have functions as fixed displacement,

                     automatic increment, and automatic decrement (see the instruction set reference for details).

4.5  Stack  Pointer

                     The Stack is mainly used for storing temporary data, for storing local variables and for storing

                     return addresses after interrupts and subroutine calls. The Stack Pointer Register always points

                     to the top of the Stack. Note that the Stack is implemented as growing from higher memory loca-

                     tions to lower memory locations. This implies that a Stack PUSH command decreases the Stack

                     Pointer.

                     The Stack Pointer points to the data SRAM Stack area where the Subroutine and Interrupt

                     Stacks are located. This Stack space in the data SRAM must be defined by the program before

                     any subroutine calls are executed or interrupts are enabled. The Stack Pointer must be set to

                     point above 0x60. The Stack Pointer is decremented by one when data is pushed onto the Stack

                     with the PUSH instruction, and it is decremented by two when the return address is pushed onto

                     the Stack with subroutine call or interrupt. The Stack Pointer is incremented by one when data is

                     popped from the Stack with the POP instruction, and it is incremented by two when data is

                     popped from the Stack with return from subroutine RET or return from interrupt RETI.

                     The AVR Stack Pointer is implemented as two 8-bit registers in the I/O space. The number of

                     bits actually used is implementation dependent. Note that the data space in some implementa-

                     tions of the AVR architecture is so small that only SPL is needed. In this case, the SPH Register

                     will not be present.

4.6  Instruction  Execution Timing

                     This section describes the general access timing concepts for instruction execution. The AVR

                     CPU is driven by the CPU clock clkCPU, directly generated from the selected clock source for the

                     chip. No internal clock division is used.

                     Figure 4-4 shows the parallel instruction fetches and instruction executions enabled by the Har-

                     vard architecture and the fast access Register File concept. This is the basic pipelining concept

                     to obtain up to 1 MIPS per MHz with the corresponding unique results for functions per cost,

                     functions per clocks, and functions per power-unit.

10   ATtiny24A/44A/84A

                                                                                                           8183F–AVR–06/12
                                                                                   ATtiny24A/44A/84A

                      Figure 4-4.     The Parallel Instruction Fetches and Instruction Executions

                                                  T1                           T2          T3      T4

                                      clkCPU

                      1st Instruction Fetch

                      1st Instruction Execute

                      2nd Instruction Fetch

                      2nd Instruction Execute

                      3rd Instruction Fetch

                      3rd Instruction Execute

                      4th Instruction Fetch

                      Figure 4-5 shows the internal timing concept for the Register File. In a single clock cycle an ALU

                      operation using two register operands is executed, and the result is stored back to the destina-

                      tion register.

                      Figure 4-5.     Single Cycle ALU Operation

                                                  T1                           T2          T3      T4

                                          clkCPU

                      Total Execution Time

                      Register Operands Fetch

                      ALU Operation Execute

                      Result Write Back

4.7  Reset       and  Interrupt Handling

                      The AVR provides several different interrupt sources. These interrupts and the separate Reset

                      Vector each have a separate Program Vector in the Program memory space. All interrupts are

                      assigned individual enable bits which must be written logic one together with the Global Interrupt

                      Enable bit in the Status Register in order to enable the interrupt.

                      The lowest addresses in the Program memory space are by default defined as the Reset and

                      Interrupt Vectors. The complete list of vectors is shown in “Interrupts” on page 47. The list also

                      determines the priority levels of the different interrupts. The lower the address the higher is the

                      priority level. RESET has the highest priority, and next is INT0 – the External Interrupt

                      Request 0.

                      When an interrupt occurs, the Global Interrupt Enable I-bit is cleared and all interrupts are dis-

                      abled. The user software can write logic one to the I-bit to enable nested interrupts. All enabled

                      interrupts can then interrupt the current interrupt routine. The I-bit is automatically set when a

                      Return from Interrupt instruction – RETI – is executed.

                      There are basically two types of interrupts. The first type is triggered by an event that sets the

                      Interrupt Flag. For these interrupts, the Program Counter is vectored to the actual Interrupt Vec-

                      tor in order to execute the interrupt handling routine, and hardware clears the corresponding

                      Interrupt Flag. Interrupt Flags can also be cleared by writing a logic one to the flag bit position(s)

                                                                                                                              11

8183F–AVR–06/12
    to be cleared. If an interrupt condition occurs while the corresponding interrupt enable bit is

    cleared, the Interrupt Flag will be set and remembered until the interrupt is enabled, or the flag is

    cleared by software. Similarly, if one or more interrupt conditions occur while the Global Interrupt

    Enable bit is cleared, the corresponding Interrupt Flag(s) will be set and remembered until the

    Global Interrupt Enable bit is set, and will then be executed by order of priority.

    The second type of interrupts will trigger as long as the interrupt condition is present. These

    interrupts do not necessarily have Interrupt Flags. If the interrupt condition disappears before the

    interrupt is enabled, the interrupt will not be triggered.

    When the AVR exits from an interrupt, it will always return to the main program and execute one

    more instruction before any pending interrupt is served.

    Note that the Status Register is not automatically stored when entering an interrupt routine, nor

    restored when returning from an interrupt routine. This must be handled by software.

    When using the CLI instruction to disable interrupts, the interrupts will be immediately disabled.

    No interrupt will be executed after the CLI instruction, even if it occurs simultaneously with the

    CLI instruction. The following example shows how this can be used to avoid interrupts during the

    timed EEPROM write sequence.

    Assembly Code Example

           in   r16,    SREG        ;  store  SREG  value

           cli       ;  disable     interrupts   during    timed  sequence

           sbi EECR,    EEMPE       ;  start  EEPROM   write

           sbi EECR,    EEPE

           out SREG,    r16         ;  restore   SREG  value    (I-bit)

    C Code Example

           char   cSREG;

           cSREG     =  SREG; /*    store  SREG  value  */

           /*   disable   interrupts       during   timed   sequence   */

           _CLI();

           EECR   |=    (1<
           EECR   |=    (1<
           SREG   =     cSREG;  /*  restore   SREG  value   (I-bit)    */

    Note:      See “Code Examples” on page 6.

12  ATtiny24A/44A/84A

                                                                                          8183F–AVR–06/12
                                                                                                           ATtiny24A/44A/84A

                           When using the SEI instruction to enable interrupts, the instruction following                       SEI  will  be  exe-

                           cuted before any pending interrupts, as shown in the following example.

                              Assembly Code Example

                                   sei       ;  set        Global  Interrupt        Enable

                                   sleep;       enter       sleep,      waiting     for   interrupt

                                   ;   note:        will    enter      sleep   before     any   pending

                                   ;   interrupt(s)

                              C Code Example

                                   _SEI();          /*     set  Global  Interrupt         Enable   */

                                   _SLEEP();            /*  enter      sleep,     waiting     for  interrupt  */

                                   /*        note:  will        enter   sleep     before   any     pending  interrupt(s)    */

                           Note:       See “Code Examples” on page 6.

4.7.1  Interrupt      Response Time

                           The interrupt execution response for all the enabled AVR interrupts is four clock cycles mini-

                           mum. After four clock cycles the Program Vector address for the actual interrupt handling routine

                           is executed. During this four clock cycle period, the Program Counter is pushed onto the Stack.

                           The vector is normally a jump to the interrupt routine, and this jump takes three clock cycles. If

                           an interrupt occurs during execution of a multi-cycle instruction, this instruction is completed

                           before the interrupt is served. If an interrupt occurs when the MCU is in sleep mode, the interrupt

                           execution response time is increased by four clock cycles. This increase comes in addition to the

                           start-up time from the selected sleep mode.

                           A return from an interrupt handling routine takes four clock cycles. During these four clock

                           cycles, the Program Counter (two bytes) is popped back from the Stack, the Stack Pointer is

                           incremented by two, and the I-bit in SREG is set.

4.8    Register Description

4.8.1  SPH       and  SPL  –  Stack Pointer Register

                              Bit                   15             14          13         12       11         10    9           8

                              0x3E (0x5E)           SP15        SP14          SP13       SP12      SP11     SP10    SP9         SP8        SPH

                              0x3D (0x5D)           SP7            SP6        SP5         SP4      SP3        SP2   SP1         SP0        SPL

                                                        7          6           5          4        3          2     1           0

                              Read/Write            R/W            R/W        R/W         R/W      R/W        R/W   R/W         R/W

                              Read/Write            R/W            R/W        R/W         R/W      R/W        R/W   R/W         R/W

                              Initial Value         RAMEND      RAMEND  RAMEND      RAMEND         RAMEND   RAMEND  RAMEND      RAMEND

                              Initial Value         RAMEND      RAMEND  RAMEND      RAMEND         RAMEND   RAMEND  RAMEND      RAMEND

                                                                                                                                                13

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4.8.2  SREG  –  AVR  Status Register

                        Bit            7          6          5    4           3    2    1                0

                        0x3F (0x5F)    I          T          H    S           V    N    Z                C    SREG

                        Read/Write     R/W     R/W           R/W  R/W         R/W  R/W  R/W              R/W

                        Initial Value  0          0          0    0           0    0    0                0

                     •  Bit 7 – I: Global Interrupt Enable

                     The Global Interrupt Enable bit must be set for the interrupts to be enabled. The individual inter-

                     rupt enable control is then performed in separate control registers. If the Global Interrupt Enable

                     Register is cleared, none of the interrupts are enabled independent of the individual interrupt

                     enable settings. The I-bit is cleared by hardware after an interrupt has occurred, and is set by

                     the RETI instruction to enable subsequent interrupts. The I-bit can also be set and cleared by

                     the application with the SEI and CLI instructions, as described in the instruction set reference.

                     •  Bit 6 – T: Bit Copy Storage

                     The Bit Copy instructions BLD (Bit LoaD) and BST (Bit STore) use the T-bit as source or desti-

                     nation for the operated bit. A bit from a register in the Register File can be copied into T by the

                     BST instruction, and a bit in T can be copied into a bit in a register in the Register File by the

                     BLD instruction.

                     •  Bit 5 – H: Half Carry Flag

                     The Half Carry Flag H indicates a Half Carry in some arithmetic operations. Half Carry is useful

                     in BCD arithmetic. See the “Instruction Set Description” for detailed information.

                     •  Bit 4 – S: Sign Bit, S = N ⊕ V

                     The S-bit is always an exclusive or between the Negative Flag N and the Two’s Complement

                     Overflow Flag V. See the “Instruction Set Description” for detailed information.

                     •  Bit 3 – V: Two’s Complement Overflow Flag

                     The Two’s Complement Overflow Flag V supports two’s complement arithmetics. See the

                     “Instruction Set Description” for detailed information.

                     •  Bit 2 – N: Negative Flag

                     The Negative Flag N indicates a negative result in an arithmetic or logic operation. See the

                     “Instruction Set Description” for detailed information.

                     •  Bit 1 – Z: Zero Flag

                     The Zero Flag Z indicates a zero result in an arithmetic or logic operation. See the “Instruction

                     Set Description” for detailed information.

                     •  Bit 0 – C: Carry Flag

                     The Carry Flag C indicates a carry in an arithmetic or logic operation. See the “Instruction Set

                     Description” for detailed information.

14     ATtiny24A/44A/84A

                                                                                                         8183F–AVR–06/12
                                                                             ATtiny24A/44A/84A

5.   Memories

                       This section describes the different memories in the ATtiny24A/44A/84A. The AVR architecture

                       has two main memory spaces, the Data memory and the Program memory space. In addition,

                       the ATtiny24A/44A/84A features an EEPROM Memory for data storage. All three memory

                       spaces are linear and regular.

5.1  In-System   Re-programmable Flash Program Memory

                       The ATtiny24A/44A/84A contains 2K/4K/8K byte On-chip In-System Reprogrammable Flash

                       memory for program storage. Since all AVR instructions are 16 or 32 bits wide, the Flash is orga-

                       nized as 1024/2048/4096 x 16.

                       The Flash memory has an endurance of at least 10,000 write/erase cycles. The

                       ATtiny24A/44A/84A Program Counter (PC) is 10/11/12 bits wide, thus addressing the

                       1024/2048/4096 Program memory locations. “Memory Programming” on page 158 contains a

                       detailed description on Flash data serial downloading using the SPI pins.

                       Constant tables can be allocated within the entire Program memory address space (see instruc-

                       tions LPM – Load Program Memory and SPM – Store Program Memory).

                       Timing diagrams for instruction fetch and execution are presented in “Instruction Execution Tim-

                       ing” on page 10.

                       Figure 5-1.       Program Memory Map

                                                 Program Memory

                                                                 0x0000

                                                                 0x03FF/0x07FF/0x0FFF

5.2  SRAM        Data  Memory

                       Figure 5-2 on page 16 shows how the ATtiny24A/44A/84A SRAM Memory is organized.

                       The lower data memory locations address both the Register File, the I/O memory and the inter-

                       nal data SRAM. The first 32 locations address the Register File, the next 64 locations the

                       standard I/O memory, and the last 128/256/512 locations address the internal data SRAM.

                       The five different addressing modes for the Data memory cover: Direct, Indirect with Displace-

                       ment, Indirect, Indirect with Pre-decrement, and Indirect with Post-increment. In the Register

                       File, registers R26 to R31 feature the indirect addressing pointer registers.

                       The direct addressing reaches the entire data space.

                       The Indirect with Displacement mode reaches 63 address locations from the base address given

                       by the Y- or Z-register.

                                                                                                                          15

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                     When using register indirect addressing modes with automatic pre-decrement and post-incre-

                     ment, the address registers X, Y, and Z are decremented or incremented.

                     The 32 general purpose working registers, 64 I/O Registers, and the 128/256/512 bytes of inter-

                     nal data SRAM in the ATtiny24A/44A/84A are all accessible through all these addressing

                     modes. The Register File is described in “General Purpose Register File” on page 9.

                     Figure 5-2.   Data Memory Map

                                             Data Memory

                                             32 Registers       0x0000 - 0x001F

                                             64 I/O Registers   0x0020 - 0x005F

                                                                0x0060

                                             Internal SRAM

                                             (128/256/512 x 8)

                                                                0x0DF/0x015F/0x025F

5.2.1  Data  Memory  Access Times

                     This section describes the general access timing concepts for internal memory access. The

                     internal data SRAM access is performed in two clkCPU cycles as illustrated in Figure 5-3.

                     Figure 5-3.   On-chip Data SRAM Access Cycles

                                             T1                     T2                        T3

                                   clk  CPU

                                  Address    Compute Address    Address valid

                                   Data                                                                   Write

                                   WR

                                   Data                                                                   Read

                                        RD

                                             Memory Access Instruction           Next Instruction

5.3    EEPROM  Data Memory

                     The ATtiny24A/44A/84A contains 128/256/512 bytes of data EEPROM memory. It is organized

                     as a separate data space, in which single bytes can be read and written. The EEPROM has an

                     endurance of at least 100,000 write/erase cycles. The access between the EEPROM and the

                     CPU is described in the following, specifying the EEPROM Address Registers, the EEPROM

                     Data Register, and the EEPROM Control Register. For a detailed description of Serial data

                     downloading to the EEPROM, see “Serial Programming” on page 162.

16     ATtiny24A/44A/84A

                                                                                                          8183F–AVR–06/12
                                                                   ATtiny24A/44A/84A

5.3.1  EEPROM    Read/Write Access

                 The EEPROM Access Registers are accessible in the I/O space.

                 The write access times for the EEPROM are given in Table 5-1 on page 22. A self-timing func-

                 tion, however, lets the user software detect when the next byte can be written. If the user code

                 contains instructions that write the EEPROM, some precautions must be taken. In heavily fil-

                 tered power supplies, VCC is likely to rise or fall slowly on Power-up/down. This causes the

                 device for some period of time to run at a voltage lower than specified as minimum for the clock

                 frequency used. See “Preventing EEPROM Corruption” on page 19 for details on how to avoid

                 problems in these situations.

                 In order to prevent unintentional EEPROM writes, a specific write procedure must be followed.

                 See “Atomic Byte Programming” on page 17 and “Split Byte Programming” on page 17 for

                 details on this.

                 When the EEPROM is read, the CPU is halted for four clock cycles before the next instruction is

                 executed. When the EEPROM is written, the CPU is halted for two clock cycles before the next

                 instruction is executed.

5.3.2  Atomic Byte Programming

                 Using Atomic Byte Programming is the simplest mode. When writing a byte to the EEPROM, the

                 user must write the address into register EEAR and data into register EEDR. If the EEPMn bits

                 are zero, writing EEPE (within four cycles after EEMPE is written) will trigger the erase/write

                 operation. Both the erase and write cycle are done in one operation and the total programming

                 time is given in Table 5-1 on page 22. The EEPE bit remains set until the erase and write opera-

                 tions are completed.      While the device is busy with programming, it is not possible to do any

                 other EEPROM operations.

5.3.3  Split Byte Programming

                 It is possible to split the erase and write cycle in two different operations. This may be useful if

                 the system requires short access time for some limited period of time (typically if the power sup-

                 ply voltage falls). In order to take advantage of this method, it is required that the locations to be

                 written have been erased before the write operation. But since the erase and write operations

                 are split, it is possible to do the erase operations when the system allows doing time-critical

                 operations (typically after Power-up).

5.3.4  Erase

                 To erase a byte, the address must be written to EEAR. If the EEPMn bits are 0b01, writing the

                 EEPE (within four cycles after EEMPE is written)  will trigger the erase operation only (program-

                 ming time is given in Table 5-1 on page 22). The EEPE bit remains set until the erase operation

                 completes. While the device is busy programming, it is not possible to do any other EEPROM

                 operations.

5.3.5  Write

                 To write a location, the user must write the address into EEAR and the data into EEDR. If the

                 EEPMn bits are 0b10, writing the EEPE (within four cycles after EEMPE is written) will trigger

                 the write operation only  (programming time is given in Table 5-1 on page 22). The EEPE bit

                 remains set until the write operation completes. If the location to be written has not been erased

                 before write, the data that is stored must be considered as lost. While the device is busy with

                 programming, it is not possible to do any other EEPROM operations.

                                                                                                                         17

8183F–AVR–06/12
                The calibrated Oscillator is used to time the EEPROM accesses. Make sure the Oscillator fre-

                quency is within the requirements described in “OSCCAL – Oscillator Calibration Register” on

                page 31.

5.3.6  Program  Examples

                The following code examples show one assembly and one C function for erase, write, or atomic

                write of the EEPROM. The examples assume that interrupts are controlled (e.g., by disabling

                interrupts globally) so that no interrupts will occur during execution of these functions.

                Assembly Code Example

                          EEPROM_write:

                             ;   Wait     for     completion       of    previous    write

                             sbic     EECR,       EEPE

                             rjmp     EEPROM_write

                             ;   Set     Programming        mode

                             ldi      r16,     (0<
                             out      EECR,       r16

                             ;   Set     up   address   (r18:r17)          in  address   registers

                             out   EEARH,         r18

                             out   EEARL,         r17

                             ;   Write       data    (r19)   to    data    register

                             out   EEDR,       r19

                             ;   Write       logical    one    to    EEMPE

                             sbi   EECR,       EEMPE

                             ;   Start       eeprom     write    by    setting     EEPE

                             sbi   EECR,       EEPE

                             ret

                C  Code Example

                          void     EEPROM_write(unsigned                 int   ucAddress,    unsigned  char  ucData)

                          {

                             /*    Wait      for     completion      of    previous  write   */

                             while(EECR           &  (1<
                                ;

                             /*    Set    Programming        mode      */

                             EECR     =   (0<
                             /*    Set    up   address      and    data    registers     */

                             EEAR     =   ucAddress;

                             EEDR     =   ucData;

                             /*    Write      logical   one      to    EEMPE   */

                             EECR     |=     (1<
                             /*    Start      eeprom    write      by    setting   EEPE  */

                             EECR     |=     (1<
                          }

                Note:        See “Code Examples” on page 6.

18     ATtiny24A/44A/84A

                                                                                                                      8183F–AVR–06/12
                                                                                               ATtiny24A/44A/84A

                   The next code examples show assembly and C functions for reading the EEPROM. The exam-

                   ples assume that interrupts are controlled so that no interrupts will occur during execution of

                   these functions.

                   Assembly Code Example

                          EEPROM_read:

                             ;   Wait     for     completion         of  previous  write

                             sbic     EECR,       EEPE

                             rjmp     EEPROM_read

                             ;   Set     up   address      (r18:r17)     in    address  registers

                             out   EEARH,         r18

                             out   EEARL,         r17

                             ;   Start       eeprom     read     by  writing      EERE

                             sbi   EECR,       EERE

                             ;   Read     data       from  data      register

                             in    r16,       EEDR

                             ret

                   C  Code Example

                          unsigned        char       EEPROM_read(unsigned          int  ucAddress)

                          {

                             /*    Wait      for     completion      of  previous       write  */

                             while(EECR           &  (1<
                                ;

                             /*    Set    up   address     register      */

                             EEAR     =   ucAddress;

                             /*    Start      eeprom       read  by      writing  EERE  */

                             EECR     |=     (1<
                             /*    Return      data     from     data    register  */

                             return       EEDR;

                          }

                   Note:     See “Code Examples” on page 6.

5.3.7  Preventing  EEPROM Corruption

                   During periods of low VCC, the EEPROM data can be corrupted because the supply voltage is

                   too low for the CPU and the EEPROM to operate properly. These issues are the same as for

                   board level systems using EEPROM, and the same design solutions should be applied.

                   An EEPROM data corruption can be caused by two situations when the voltage is too low. First,

                   a regular write sequence to the EEPROM requires a minimum voltage to operate correctly. Sec-

                   ondly, the CPU itself can execute instructions incorrectly, if the supply voltage is too low.

                   EEPROM data corruption can easily be avoided by following this design recommendation:

                   Keep the AVR RESET active (low) during periods of insufficient power supply voltage. This can

                   be done by enabling the internal Brown-out Detector (BOD). If the detection level of the internal

                   BOD does not match the needed detection level, an external low VCC reset protection circuit can

                                                                                                                      19

8183F–AVR–06/12
                   be used. If a reset occurs while a write operation is in progress, the write operation will be com-

                   pleted provided that the power supply voltage is sufficient.

5.4    I/O Memory

                   The I/O space definition of the ATtiny24A/44A/84A is shown in “Register Summary” on page

                   266.

                   All ATtiny24A/44A/84A I/Os and peripherals are placed in the I/O space. All I/O locations may be

                   accessed by the LD/LDS/LDD and ST/STS/STD instructions, transferring data between the 32

                   general purpose working registers and the I/O space. I/O Registers within the address range

                   0x00 - 0x1F are directly bit-accessible using the SBI and CBI instructions. In these registers, the

                   value of single bits can be checked by using the SBIS and SBIC instructions. See the instruction

                   set section for more details. When using the I/O specific commands IN and OUT, the I/O

                   addresses 0x00 - 0x3F must be used. When addressing I/O Registers as data space using LD

                   and ST instructions, 0x20 must be added to these addresses.

                   For compatibility with future devices, reserved bits should be written to zero if accessed.

                   Reserved I/O memory addresses should never be written.

                   Some of the Status Flags are cleared by writing a logical one to them. Note that CBI and SBI

                   instructions will only operate on the specified bit, and can therefore be used on registers contain-

                   ing such Status Flags. The CBI and SBI instructions work with registers 0x00 to 0x1F only.

                   The I/O and Peripherals Control Registers are explained in later sections.

5.4.1  General Purpose I/O Registers

                   The ATtiny24A/44A/84A contains three General Purpose I/O Registers. These registers can be

                   used for storing any information, and they are particularly useful for storing global variables and

                   status flags. General Purpose I/O Registers within the address range 0x00 - 0x1F are directly

                   bit-accessible using the SBI, CBI, SBIS, and SBIC instructions.

5.5    Register Description

5.5.1  EEARH – EEPROM Address Register

                      Bit             7  6           5  4                 3         2          1  0

                      0x1F (0x3F)     –  –           –  –                 –         –          –  EEAR8        EEARH

                      Read/Write      R  R           R  R                 R         R          R  R/W

                      Initial Value   0  0           0  0                 0         0          0  X/0

                   •  Bits 7:1 – Res: Reserved Bits

                   These bits are reserved and will always read as zero.

                   •  Bit 0 – EEAR8: EEPROM Address

                   This is the most significant EEPROM address bit of ATtiny84A. In devices with less EEPROM,

                   i.e. ATtiny24A/ATtiny44A, this bit is reserved and will always read zero. The initial value of the

                   EEPROM Address Register (EEAR) is undefined and a proper value must therefore be written

                   before the EEPROM is accessed.

20     ATtiny24A/44A/84A

                                                                                                       8183F–AVR–06/12
                                                                            ATtiny24A/44A/84A

5.5.2  EEARL     –  EEPROM Address    Register

                       Bit            7         6      5      4      3      2                    1  0

                       0x1E (0x3E)    EEAR7     EEAR6  EEAR5  EEAR4  EEAR3  EEAR2  EEAR1            EEAR0             EEARL

                       Read/Write     R/W       R/W    R/W    R/W    R/W    R/W    R/W              R/W

                       Initial Value  X         X      X      X      X      X                    X  X

                    •  Bit 7 – EEAR7: EEPROM Address

                    This is the most significant EEPROM address bit of ATtiny44A. In devices with less EEPROM,

                    i.e. ATtiny24A, this bit is reserved and will always read zero. The initial value of the EEPROM

                    Address Register (EEAR) is undefined and a proper value must therefore be written before the

                    EEPROM is accessed.

                    •  Bits 6:0 – EEAR[6:0]: EEPROM Address

                    These are the (low) bits of the EEPROM Address Register. The EEPROM data bytes are

                    addressed linearly in the range 0...(128/256/512-1). The initial value of EEAR is undefined and a

                    proper value must be therefore be written before the EEPROM may be accessed.

5.5.3  EEDR – EEPROM Data Register

                       Bit            7         6      5      4      3      2                    1  0

                       0x1D (0x3D)    EEDR7     EEDR6  EEDR5  EEDR4  EEDR3  EEDR2  EEDR1            EEDR0             EEDR

                       Read/Write     R/W       R/W    R/W    R/W    R/W    R/W    R/W              R/W

                       Initial Value  0         0      0      0      0      0                    0  0

                    •  Bits 7:0 – EEDR[7:0]: EEPROM Data

                    For the EEPROM write operation the EEDR Register contains the data to be written to the

                    EEPROM in the address given by the EEAR Register. For the EEPROM read operation, the

                    EEDR contains the data read out from the EEPROM at the address given by EEAR.

5.5.4  EECR – EEPROM Control Register

                       Bit            7         6      5      4      3      2                    1  0

                       0x1C (0x3C)    –         –      EEPM1  EEPM0  EERIE  EEMPE  EEPE             EERE              EECR

                       Read/Write     R         R      R/W    R/W    R/W    R/W    R/W              R/W

                       Initial Value  0         0      X      X      0      0                    X  0

                    •  Bit 7 – Res: Reserved Bit

                    This bit is reserved for future use and will always read as 0 in ATtiny24A/44A/84A. For compati-

                    bility with future AVR devices, always write this bit to zero. After reading, mask out this bit.

                    •  Bit 6 – Res: Reserved Bit

                    This bit is reserved in the ATtiny24A/44A/84A and will always read as zero.

                    •  Bits 5:4 – EEPM[1:0]: EEPROM Programming Mode Bits

                    The EEPROM Programming mode bits setting defines which programming action that will be

                    triggered when writing EEPE. It is possible to program data in one atomic operation (erase the

                                                                                                                             21

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                  old value and program the new value) or to split the Erase and Write operations in two different

                  operations. The Programming times for the different modes are shown in Table 5-1.

                  Table 5-1.        EEPROM Programming Mode Bits and Programming Times

                     EEPM1          EEPM0   Programming Time  Operation

                          0         0             3.4 ms      Erase and Write in one operation (Atomic Operation)

                          0         1             1.8 ms      Erase Only

                          1         0             1.8 ms      Write Only

                          1         1             –           Reserved for future use

                  When EEPE is set any write to EEPMn will be ignored. During reset, the EEPMn bits will be

                  reset to 0b00 unless the EEPROM is busy programming.

                  •  Bit 3 – EERIE: EEPROM Ready Interrupt Enable

                  Writing EERIE to one enables the EEPROM Ready Interrupt if the I-bit in SREG is set. Writing

                  EERIE to zero disables the interrupt. The EEPROM Ready Interrupt generates a constant inter-

                  rupt when Non-volatile memory is ready for programming.

                  •  Bit 2 – EEMPE: EEPROM Master Program Enable

                  The EEMPE bit determines whether writing EEPE to one will have effect or not.

                  When EEMPE is set, setting EEPE within four clock cycles will program the EEPROM at the

                  selected address. If EEMPE is zero, setting EEPE will have no effect. When EEMPE has been

                  written to one by software, hardware clears the bit to zero after four clock cycles.

                  •  Bit 1 – EEPE: EEPROM Program Enable

                  The EEPROM Program Enable Signal EEPE is the programming enable signal to the EEPROM.

                  When EEPE is written, the EEPROM will be programmed according to the EEPMn bits setting.

                  The EEMPE bit must be written to one before a logical one is written to EEPE, otherwise no

                  EEPROM write takes place.       When the write access time has elapsed, the EEPE bit is cleared

                  by hardware. When EEPE has been set, the CPU is halted for two cycles before the next

                  instruction is executed.

                  •  Bit 0 – EERE: EEPROM Read Enable

                  The EEPROM Read Enable Signal – EERE – is the read strobe to the EEPROM. When the cor-

                  rect address is set up in the EEAR Register, the EERE bit must be written to one to trigger the

                  EEPROM read. The EEPROM read access takes one instruction, and the requested data is

                  available immediately. When the EEPROM is read, the CPU is halted for four cycles before the

                  next instruction is executed. The user should poll the EEPE bit before starting the read opera-

                  tion. If a write operation is in progress, it is neither possible to read the EEPROM, nor to change

                  the EEAR Register.

5.5.5  GPIOR2  –  General Purpose I/O Register 2

                     Bit               7    6             5   4    3       2           1                0

                     0x15 (0x35)    MSB                                                                 LSB  GPIOR2

                     Read/Write     R/W     R/W      R/W      R/W  R/W     R/W         R/W              R/W

                     Initial Value     0    0             0   0    0       0           0                0

22     ATtiny24A/44A/84A

                                                                                                           8183F–AVR–06/12
                                                                    ATtiny24A/44A/84A

5.5.6  GPIOR1    –  General Purpose  I/O Register 1

                    Bit              7    6          5    4    3    2    1    0

                    0x14 (0x34)      MSB                                      LSB  GPIOR1

                    Read/Write       R/W  R/W        R/W  R/W  R/W  R/W  R/W  R/W

                    Initial Value    0    0          0    0    0    0    0    0

5.5.7  GPIOR0    –  General Purpose  I/O Register 0

                    Bit              7    6          5    4    3    2    1    0

                    0x13 (0x33)      MSB                                      LSB  GPIOR0

                    Read/Write       R/W  R/W        R/W  R/W  R/W  R/W  R/W  R/W

                    Initial Value    0    0          0    0    0    0    0    0

                                                                                   23

8183F–AVR–06/12
6.     Clock  System

                      Figure 6-1 presents the principal clock systems in the AVR and their distribution. All of the clocks

                      need not be active at a given time. In order to reduce power consumption, the clocks to modules

                      not being used can be halted by using different sleep modes, as described in “Power Manage-

                      ment and Sleep Modes” on page 33.

                      Figure 6-1.          Clock Distribution

                           ADC             General I/O                   CPU Core                   RAM         Flash and

                                                   Modules                                                      EEPROM

                                   clkI/O          AVR Clock             clkCPU

                                                   Control Unit

                                   clkADC                                clkFLASH

                                                                 Reset   Logic     Watchdog Timer

                                           Source  clock

                                                                                   Watchdog clock

                                                   System Clock

                                                   Prescaler

                                                   Clock                                            Watchdog

                                                   Multiplexer                                      Oscillator

                           External Clock          CalCibrryastetadl RC         Low-Frequency                   Calibrated RC

                                                          Oscillator            Crystal Oscillator              Oscillator

6.1    Clock Subsystems

                      The clock subsystems are detailed in the sections below.

6.1.1  CPU Clock – clkCPU

                      The CPU clock is routed to parts of the system concerned with operation of the AVR core.

                      Examples of such modules are the General Purpose Register File, the Status Register and the

                      Data memory holding the Stack Pointer. Halting the CPU clock inhibits the core from performing

                      general operations and calculations.

24     ATtiny24A/44A/84A

                                                                                                                8183F–AVR–06/12
                                                                                 ATtiny24A/44A/84A

6.1.2  I/O Clock – clkI/O

                          The I/O clock is used by the majority of the I/O modules, like Timer/Counter. The I/O clock is

                          also used by the External Interrupt module, but note that some external interrupts are detected

                          by asynchronous logic, allowing such interrupts to be detected even if the I/O clock is halted.

6.1.3  Flash Clock – clkFLASH

                          The Flash clock controls operation of the Flash interface. The Flash clock is usually active simul-

                          taneously with the CPU clock.

6.1.4  ADC Clock – clkADC

                          The ADC is provided with a dedicated clock domain. This allows halting the CPU and I/O clocks

                          in order to reduce noise generated by digital circuitry. This gives more accurate ADC conversion

                          results.

6.2    Clock     Sources

                          The device has the following clock source options, selectable by Flash Fuse bits as shown

                          below. The clock from the selected source is input to the AVR clock generator, and routed to the

                          appropriate modules.

                          Table 6-1.    Device Clocking Options

                           Device Clocking Option                                                       CKSEL[3:0](1)

                           External Clock (see page 26)                                                      0000

                           Reserved                                                                          0001

                           Calibrated Internal 8 MHz Oscillator (see page 26)                                0010

                           Reserved                                                                          0011

                           Internal 128 kHz Oscillator (see page 27)                                         0100

                           Reserved                                                                          0101

                           Low-Frequency Crystal Oscillator (see page 28)                                    0110

                           Reserved                                                                          0111

                           Crystal Oscillator / Ceramic Resonator (see page 28)                         1000-1111

                          Note:     1.  For all fuses “1” means unprogrammed and “0” means programmed.

                          The various choices for each clocking option is given in the following sections. When the CPU

                          wakes up from Power-down the selected clock source is used to time the start-up, ensuring sta-

                          ble Oscillator operation before instruction execution starts. When the CPU starts from reset,

                          there is an additional delay allowing the power to reach a stable level before commencing nor-

                          mal operation. The Watchdog Oscillator is used for timing this real-time part of the start-up time.

                          The number of WDT Oscillator cycles used for each time-out is shown in Table 6-2.

                          Table 6-2.    Number of Watchdog Oscillator Cycles

                                        Typ Time-out                             Number of Cycles

                                        4 ms                                     512

                                        64 ms                                    8K (8,192)

                                                                                                                               25

8183F–AVR–06/12
6.2.1  External  Clock

                        To drive the  device from an external clock source, CLKI should be driven as shown in Figure 6-2

                        on page 26.   To run the device on an external clock, the CKSEL Fuses must be programmed to

                        “0000”.

                        Figure 6-2.   External Clock Drive Configuration

                                      EXTERNAL

                                              CLOCK                       CLKI

                                      SIGNAL

                                                                          GND

                        When this     clock source is selected, start-up times are determined  by  the SUT Fuses as shown  in

                        Table 6-3.

                        Table 6-3.    Start-up Times for the External Clock Selection

                                      Start-up Time    Additional Delay                            Recommended

                        SUT[1:0]      from Power-down                     from Reset               Usage

                        00                       6 CK                     14CK                     BOD enabled

                        01                       6 CK                     14CK + 4 ms              Fast rising power

                        10                       6 CK                     14CK + 64 ms             Slowly rising power

                        11                                                Reserved

                        When applying an external clock, it is required to avoid sudden changes in the applied clock fre-

                        quency to ensure stable operation of the MCU. A variation in frequency of more than 2% from

                        one clock cycle to the next can lead to unpredictable behavior. It is required to ensure that the

                        MCU is kept in Reset during such changes in the clock frequency.

                        Note that the System Clock Prescaler can be used to implement run-time changes of the internal

                        clock frequency while still ensuring stable operation. See “System Clock Prescaler” on page 30

                        for details.

6.2.2  Calibrated  Internal 8 MHz Oscillator

                        By default, the Internal Oscillator provides an approximate 8 MHz clock. Though voltage and

                        temperature dependent, this clock can be very accurately calibrated by the user. See Table 20-2

                        on page 175 and “Internal Oscillator Speed” on page 236 for more details. The device is shipped

                        with the CKDIV8 Fuse programmed. See “System Clock Prescaler” on page 30 for more details.

                        This clock may be selected as the system clock by programming the CKSEL Fuses as shown in

                        Table 6-4. If selected, it will operate with no external components. During reset, hardware loads

                        the pre-programmed calibration value into the OSCCAL Register and thereby automatically            cal-

                        ibrates the RC Oscillator. The accuracy of this calibration is shown as Factory calibration in

                        Table 20-2 on page 175.

26     ATtiny24A/44A/84A

                                                                                                   8183F–AVR–06/12
                                                                                      ATtiny24A/44A/84A

                      By changing the OSCCAL register from SW, see “OSCCAL – Oscillator Calibration Register” on

                      page 31, it is possible to get a higher calibration accuracy than by using the factory calibration.

                      The accuracy of this calibration is shown as User calibration in Table 20-2 on page 175.

                      When this Oscillator is used as the chip clock, the Watchdog Oscillator will still be used for the

                      Watchdog Timer and for the Reset Time-out. For more information on the pre-programmed cali-

                      bration value, see the section “Calibration Byte” on page 161.

                      Table 6-4.      Internal Calibrated RC Oscillator Operating Modes

                                      CKSEL[3:0]                                               Nominal Frequency

                                      0010 (1)                                                     8.0 MHz

                      Note:  1.   The device is shipped with this option selected.

                      When this oscillator is selected, start-up times are determined by the SUT Fuses as shown in

                      Table 6-5.

                      Table 6-5.      Start-up Times for the  Internal  Calibrated RC Oscillator   Clock Selection

                                      Start-up Time                     Additional Delay from

                      SUT[1:0]        from Power-down                   Reset (VCC = 5.0V)         Recommended Usage

                      00              6 CK                                          14CK(2)        BOD enabled

                      01              6 CK                                 14CK + 4 ms             Fast rising power

                      10(1)           6 CK                                 14CK + 64 ms            Slowly rising power

                      11                                                   Reserved

                      Note:  1.   The device is shipped with this option selected.

                             2.   If the RSTDISBL fuse is programmed, this start-up time will be increased to 14CK + 4 ms to

                                  ensure programming mode can be entered.

6.2.3  Internal  128  kHz Oscillator

                      The 128 kHz internal oscillator is a low power oscillator providing a clock of 128 kHz. The fre-

                      quency depends on supply voltage, temperature and batch variations. This clock may be

                      selected as the system clock by programming the CKSEL Fuses to “0100”.

                      When this clock source is selected, start-up times are determined by the SUT Fuses as shown in

                      Table 6-6.

                      Table 6-6.      Start-up Times for the  128  kHz  Internal Oscillator

                                      Start-up Time                     Additional Delay                    Recommended

                      SUT[1:0]        from Power-down                      from Reset                       Usage

                      00              6 CK                                          14CK(1)        BOD enabled

                      01              6 CK                                 14CK + 4 ms             Fast rising power

                      10              6 CK                                 14CK + 64 ms            Slowly rising power

                      11                                                   Reserved

                      Note:  1.   If the RSTDISBL fuse is programmed, this start-up time will  be  increased to 14CK + 4 ms   to

                                  ensure programming mode can be entered.

                                                                                                                              27

8183F–AVR–06/12
6.2.4  Low-Frequency Crystal Oscillator

                To use a 32.768 kHz watch crystal as the clock source for the device, the Low-frequency Crystal

                Oscillator must be selected by setting CKSEL fuses to ‘0110’. The crystal should be connected

                as shown in Figure 6-3. To find suitable capacitors please consult the manufacturer’s datasheet.

                For this oscillator start-up times can be set with the SUT fuses, as shown in Table 6-7.

                Table 6-7.   Start-up Times for    the  Low Frequency Crystal    Oscillator Clock Selection

                                Start-up Time           Additional Delay

                SUT[1:0]        from Power Down                 from Reset         Recommended usage

                00                       1K CK(1)                    4 ms          Fast rising power or BOD enabled

                01                       1K CK(1)                    64 ms         Slowly rising power

                10                       32K CK                      64 ms         Stable frequency at start-up

                11                                                   Reserved

                Notes:  1.   These options should be used only if frequency stability at start-up is not important.

                The Low-frequency Crystal Oscillator provides an internal load capacitance, see Table 6-8 at

                each TOSC pin.

                Table 6-8.   Capacitance of Low-Frequency Crystal Oscillator

                        Device                     32 kHz Osc. Type         Cap (Xtal1/Tosc1)  Cap (Xtal2/Tosc2)

                ATtiny24A/44A/84A                  System Osc.                 16 pF                                 6 pF

6.2.5  Crystal  Oscillator / Ceramic Resonator

                XTAL1 and XTAL2 are input and output, respectively,         of an inverting amplifier which          can be   con-

                figured for use as an On-chip Oscillator, as shown          in Figure 6-3 Either a quartz            crystal  or a

                ceramic resonator may be used.

                Figure 6-3.     Crystal Oscillator Connections

                                                        C2                  XTAL2

                                                        C1                  XTAL1

                                                                            GND

                C1 and C2 should always be equal for both crystals and resonators. The optimal value of the

                capacitors depends on the crystal or resonator in use, the amount of stray capacitance, and the

                electromagnetic noise of the environment. Some initial guidelines for choosing capacitors for

28     ATtiny24A/44A/84A

                                                                                                             8183F–AVR–06/12
                                                                       ATtiny24A/44A/84A

                 use with crystals are given in Table 6-9 below. For ceramic resonators, the capacitor values

                 given by the manufacturer should be used.

                 Table 6-9.    Crystal Oscillator Operating Modes

                 CKSEL[3:1]        Frequency Range (MHz)               Recommended C1 and C2 Value (pF)

                 100(1)                         0.4 - 0.9                                          –

                        101                     0.9 - 3.0                                          12 - 22

                        110                     3.0 - 8.0                                          12 - 22

                         111                    8.0 -                                              12 - 22

                 Notes:    1.  This option should not be used with crystals, only with ceramic resonators.

                 The Oscillator can operate in three different modes, each optimized for a specific frequency

                 range. The operating mode is selected by fuses CKSEL[3:1] as shown in Table 6-9.

                 The CKSEL0 Fuse together with the SUT[1:0] Fuses select the start-up times as shown in Table

                 6-10.

                 Table 6-10.   Start-up  Times for the Crystal         Oscillator Clock Selection

                                                Start-up Time from     Additional Delay

                 CKSEL0        SUT[1:0]         Power-down(1)          from Reset                  Recommended Usage

                        0      00               258 CK(2)              14CK + 4 ms                 Ceramic resonator,

                                                                                                   fast rising power

                        0      01               258 CK(2)              14CK + 64 ms                Ceramic resonator,

                                                                                                   slowly rising power

                        0      10               1K CK(3)               14CK                        Ceramic resonator,

                                                                                                   BOD enabled

                        0      11               1K CK(3)               14CK + 4 ms                 Ceramic resonator,

                                                                                                   fast rising power

                        1      00               1K CK(3)               14CK + 64 ms                Ceramic resonator,

                                                                                                   slowly rising power

                        1      01               16K CK                 14CK                        Crystal Oscillator,

                                                                                                   BOD enabled

                        1      10               16K CK                 14CK + 4 ms                 Crystal Oscillator,

                                                                                                   fast rising power

                        1      11               16K CK                 14CK + 64 ms                Crystal Oscillator,

                                                                                                   slowly rising power

                 Notes:    1.  When the BOD has been disabled by software, the wake-up time from sleep mode will be

                               approximately 60µs to ensure that the BOD is working correctly before the MCU continues

                               executing code.

                           2.  These options should only be used when not operating close to the maximum frequency of the

                               device, and only if frequency stability at start-up is not important for the application. These

                               options are not suitable for crystals.

                           3.  These options are intended for use with ceramic resonators and will ensure frequency stability

                               at start-up. They can also be used with crystals when not operating close to the maximum fre-

                               quency of the device, and if frequency stability at start-up is not important for the application.

                                                                                                                                   29

8183F–AVR–06/12
6.2.6  Default  Clock  Source

                       The device is shipped with CKSEL = “0010”, SUT = “10”, and CKDIV8 programmed. The default

                       clock source setting is therefore the Internal Oscillator running at 8.0 MHz with longest start-up

                       time and an initial system clock prescaling of 8, resulting in 1.0 MHz system clock. This default

                       setting ensures that all users can make their desired clock source setting using an in-system or

                       high-voltage programmer.

                       At low voltages (below 2.7V), it should be noted that unprogramming the CKDIV8 fuse may

                       result in overclocking. At low voltages the devices are rated for maximum 4 MHz operation (see

                       Section 20.3 on page 174), but routing the clock signal from the internal oscillator directly to the

                       system clock line will run the device at 8 MHz.

6.3    System Clock Prescaler

                       The ATtiny24A/44A/84A system clock can be divided by setting the “CLKPR – Clock Prescale

                       Register” on page 31. This feature can be used to decrease power consumption when the

                       requirement for processing power is low. This can be used with all clock source options, and it

                       will affect the clock frequency of the CPU and all synchronous peripherals. clkI/O, clkADC, clkCPU,

                       and clkFLASH are divided by a factor as shown in Table 6-11 on page 32.

6.3.1  Switching Time

                       When switching between prescaler settings, the System Clock Prescaler ensures that no

                       glitches occur in the clock system and that no intermediate frequency is higher than neither the

                       clock frequency corresponding to the previous setting, nor the clock frequency corresponding to

                       the new setting.

                       The ripple counter that implements the prescaler runs at the frequency of the undivided clock,

                       which may be faster than the CPU’s clock frequency. Hence, it is not possible to determine the

                       state of the prescaler – even if it were readable, and the exact time it takes to switch from one

                       clock division to another cannot be exactly predicted.

                       From the time the CLKPS values are written, it takes between T1 + T2 and T1 + 2*T2 before the

                       new clock frequency is active. In this interval, 2 active clock edges are produced. Here, T1 is the

                       previous clock period, and T2 is the period corresponding to the new prescaler setting.

6.4    Clock Output Buffer

                       The device can output the system clock on the CKOUT pin. To enable the output, the CKOUT

                       fuse has to be programmed. This mode is suitable when the chip clock is used to drive other cir-

                       cuits on the system. Note that the clock will not be output during reset and that the normal

                       operation of the I/O pin will be overridden when the fuse is programmed. Any clock source,

                       including the internal RC Oscillator, can be selected when the clock is output on CKOUT. If the

                       System Clock Prescaler is used, it is the divided system clock that is output.

30     ATtiny24A/44A/84A

                                                                                                       8183F–AVR–06/12
                                                                                       ATtiny24A/44A/84A

6.5    Register Description

6.5.1  OSCCAL – Oscillator Calibration Register

                    Bit             7            6  5     4            3               2       1            0

                    0x31 (0x51)     CAL7   CAL6     CAL5  CAL4         CAL3            CAL2    CAL1         CAL0    OSCCAL

                    Read/Write      R/W    R/W      R/W   R/W          R/W             R/W     R/W          R/W

                    Initial Value                   Device Specific Calibration Value

                 •  Bits 7:0 – CAL[7:0]: Oscillator Calibration Value

                 The Oscillator Calibration Register is used to trim the Calibrated Internal RC Oscillator to

                 remove process variations from the oscillator frequency. A pre-programmed calibration value is

                 automatically written to this register during chip reset, giving the Factory calibrated frequency as

                 specified in Table 20-2 on page 175. The application software can write this register to change

                 the oscillator frequency. The oscillator can be calibrated to frequencies as specified in Table 20-

                 2 on page 175. Calibration outside that range is not guaranteed.

                 Note that this oscillator is used to time EEPROM and Flash write accesses, and these write

                 times will be affected accordingly. If the EEPROM or Flash are written, do not calibrate to more

                 than 8.8 MHz. Otherwise, the EEPROM or Flash write may fail.

                 The CAL7 bit determines the range of operation for the oscillator. Setting this bit to 0 gives the

                 lowest frequency range, setting this bit to 1 gives the highest frequency range. The two fre-

                 quency ranges are overlapping, in other words a setting of OSCCAL = 0x7F gives a higher

                 frequency than OSCCAL = 0x80.

                 The CAL[6:0] bits are used to tune the frequency within the selected range. A setting of 0x00

                 gives the lowest frequency in that range, and a setting of 0x7F gives the highest frequency in the

                 range. See “Calibrated 8 MHz RC Oscillator Frequency vs. OSCCAL Value” on page 238 for typ-

                 ical frequencies.

                 To ensure stable operation of the MCU the calibration value should be changed in small. A vari-

                 ation in frequency of more than 2% from one cycle to the next can lead to unpredicatble

                 behavior. Changes in OSCCAL should not exceed 0x20 for each calibration. It is required to

                 ensure that the MCU is kept in Reset during such changes in the clock frequency.

6.5.2  CLKPR – Clock Prescale Register

                    Bit             7            6  5     4            3               2       1            0

                    0x26 (0x46)    CLKPCE        –  –     –            CLKPS3          CLKPS2  CLKPS1       CLKPS0  CLKPR

                    Read/Write      R/W          R  R     R            R/W             R/W     R/W          R/W

                    Initial Value   0            0  0     0                            See Bit Description

                 •  Bit 7 – CLKPCE: Clock Prescaler Change Enable

                 The CLKPCE bit must be written to logic one to enable change of the CLKPS bits. The CLKPCE

                 bit is only updated when the other bits in CLKPR are simultaniosly written to zero. CLKPCE is

                 cleared by hardware four cycles after it is written or when the CLKPS bits are written. Rewriting

                 the CLKPCE bit within this time-out period does neither extend the time-out period, nor clear the

                 CLKPCE bit.

                 •  Bits 6:4 – Res: Reserved Bits

                 These bits are reserved in the ATtiny24A/44A/84A and will always read as zero.

                                                                                                                           31

8183F–AVR–06/12
    •  Bits 3:0 – CLKPS[3:0]: Clock Prescaler Select Bits 3 - 0

    These bits define the division factor between the selected clock source and the internal system

    clock. These bits can be written run-time to vary the clock frequency to suit the application

    requirements. As the divider divides the master clock input to the MCU, the speed of all synchro-

    nous peripherals is reduced when a division factor is used. The division factors are given in

    Table 6-11 on page 32.

    To avoid unintentional changes of clock frequency, a special write procedure must be followed

    to change the CLKPS bits:

       1.  Write the Clock Prescaler Change Enable (CLKPCE) bit to one and all other bits in

           CLKPR to zero.

       2.  Within four cycles, write the desired value to CLKPS while writing a zero to CLKPCE.

    Interrupts must be disabled when changing prescaler setting to make sure the write procedure is

    not interrupted.

    The CKDIV8 Fuse determines the initial value of the CLKPS bits. If CKDIV8 is unprogrammed,

    the CLKPS bits will be reset to “0000”. If CKDIV8 is programmed, CLKPS bits are reset to

    “0011”, giving a division factor of eight at start up. This feature should be used if the selected

    clock source has a higher frequency than the maximum frequency of the device at the present

    operating conditions. Note that any value can be written to the CLKPS bits regardless of the

    CKDIV8 Fuse setting. The Application software must ensure that a sufficient division factor is

    chosen if the selcted clock source has a higher frequency than the maximum frequency of the

    device at the present operating conditions. The device is shipped with the CKDIV8 Fuse

    programmed.

    Table 6-11.       Clock Prescaler  Select

           CLKPS3      CLKPS2          CLKPS1     CLKPS0         Clock Division Factor

           0                0                  0  0              1

           0                0                  0  1              2

           0                0                  1  0              4

           0                0                  1  1              8

           0                1                  0  0              16

           0                1                  0  1              32

           0                1                  1  0              64

           0                1                  1  1              128

           1                0                  0  0              256

           1                0                  0  1              Reserved

           1                0                  1  0              Reserved

           1                0                  1  1              Reserved

           1                1                  0  0              Reserved

           1                1                  0  1              Reserved

           1                1                  1  0              Reserved

           1                1                  1  1              Reserved

32  ATtiny24A/44A/84A

                                                                      8183F–AVR–06/12
                                                                                                                ATtiny24A/44A/84A

7.     Power     Management and Sleep Modes

                        The high performance and industry leading code efficiency makes the AVR microcontrollers an

                        ideal choise for low power applications. In addition, sleep modes enable the application to shut

                        down unused modules in the MCU, thereby saving power. The AVR provides various sleep

                        modes allowing the user to tailor the power consumption to the application’s requirements.

7.1    Sleep     Modes

                        Figure 6-1 on page 24 presents the different clock systems and their distribution in

                        ATtiny24A/44A/84A. The figure is helpful in selecting an appropriate sleep mode. Table 7-1

                        shows the different sleep modes and their wake up sources.

                        Table 7-1.  Active Clock Domains and Wake-up Sources in Different Sleep Modes

                                             Active Clock Domains                   Oscillators                                       Wake-up Sources

                        Sleep Mode           clkCPU        clkFLASH  clkIO  clkADC  Main Clock  Source Enabled  INT0 and  Pin Change  SPM/EEPROM  Ready Interrupt  ADC  Interrupt  Other I/O  Watchdog  Interrupt

                        Idle                                         X      X       X                           X                     X                            X               X          X

                        ADC Noise Reduction                                 X       X                           X(1)                  X                            X                          X

                        Power-down                                                                              X(1)                                                                          X

                        Stand-by                                                                                X(1)                                                                          X

                        Note:  1.   For INT0, only level interrupt.

                        To enter any of the three sleep modes, the SE bit in MCUCR must be written to logic one and a

                        SLEEP instruction must be executed. The SM[1:0] bits in the MCUCR Register select which

                        sleep mode (Idle, ADC Noise Reduction, Standby or Power-down) will be activated by the

                        SLEEP instruction. See Table 7-2 on page 37 for a summary.

                        If an enabled interrupt occurs while the MCU is in a sleep mode, the MCU wakes up. The MCU

                        is then halted for four cycles in addition to the start-up time, executes the interrupt routine, and

                        resumes execution from the instruction following SLEEP. The contents of the Register File and

                        SRAM are unaltered when the device wakes up from sleep. If a reset occurs during sleep mode,

                        the MCU wakes up and executes from the Reset Vector.

                        Note that if a level triggered interrupt is used for wake-up the changed level must be held for

                        some time to wake up the MCU (and for the MCU to enter the interrupt service routine). See

                        “External Interrupts” on page 48 for details.

7.1.1  Idle      Mode

                        When the SM[1:0] bits are written to 00, the SLEEP instruction makes the MCU enter Idle mode,

                        stopping the CPU but allowing Analog Comparator, ADC, Timer/Counter, Watchdog, and the

                        interrupt system to continue operating. This sleep mode basically halts clkCPU and clkFLASH, while

                        allowing the other clocks to run.

                        Idle mode enables the MCU to wake up from external triggered interrupts as well as internal

                        ones like the Timer Overflow. If wake-up from the Analog Comparator interrupt is not required,

                                                                                                                                                                                                        33

8183F–AVR–06/12
                     the Analog Comparator can be powered down by setting the ACD bit in “ACSR – Analog Com-

                     parator Control and Status Register” on page 129. This will reduce power consumption in Idle

                     mode. If the ADC is enabled, a conversion starts automatically when this mode is entered.

7.1.2  ADC  Noise  Reduction Mode

                     When the SM[1:0] bits are written to 01, the SLEEP instruction makes the MCU enter ADC

                     Noise Reduction mode, stopping the CPU but allowing the ADC, the external interrupts, and the

                     Watchdog to continue operating (if enabled). This sleep mode halts clkI/O, clkCPU, and clkFLASH,

                     while allowing the other clocks to run.

                     This improves the noise environment for the ADC, enabling higher resolution measurements. If

                     the ADC is enabled, a conversion starts automatically when this mode is entered. Apart form the

                     ADC Conversion Complete interrupt, only an External Reset, a Watchdog Reset, a Brown-out

                     Reset, an SPM/EEPROM ready interrupt, an external level interrupt on INT0 or a pin change

                     interrupt can wake up the MCU from ADC Noise Reduction mode.

7.1.3  Power-Down Mode

                     When the SM[1:0] bits are written to 10, the SLEEP instruction makes the MCU enter Power-

                     down mode. In this mode, the Oscillator is stopped, while the external interrupts, and the Watch-

                     dog continue operating (if enabled). Only an External Reset, a Watchdog Reset, a Brown-out

                     Reset, an external level interrupt on INT0, or a pin change interrupt can wake up the MCU. This

                     sleep mode halts all generated clocks, allowing operation of asynchronous modules only.

7.1.4  Standby Mode

                     When the SM[1:0] bits are 11 and an external crystal/resonator clock option is selected, the

                     SLEEP instruction makes the MCU enter Standby mode. This mode is identical to Power-down

                     with the exception that the Oscillator is kept running. From Standby mode, the device wakes up

                     in six clock cycles.

7.2    Software  BOD Disable

                     When the Brown-out Detector (BOD) is enabled by BODLEVEL fuses (see Table 19-4 on page

                     159), the BOD is actively monitoring the supply voltage during a sleep period. In some devices it

                     is possible to save power by disabling the BOD by software in Power-Down and Stand-By sleep

                     modes. The sleep mode power consumption will then be at the same level as when BOD is glob-

                     ally disabled by fuses.

                     If BOD is disabled by software, the BOD function is turned off immediately after entering the

                     sleep mode. Upon wake-up from sleep, BOD is automatically enabled again. This ensures safe

                     operation in case the VCC level has dropped during the sleep period.

                     When the BOD has been disabled, the wake-up time from sleep mode will be approximately

                     60µs to ensure that the BOD is working correctly before the MCU continues executing code.

                     BOD disable is controlled by the BODS (BOD Sleep) bit of MCU Control Register, see “MCUCR

                     – MCU Control Register” on page 36. Writing this bit to one turns off BOD in Power-Down and

                     Stand-By, while writing a zero keeps the BOD active. The default setting is zero, i.e. BOD active.

                     Writing to the BODS bit is controlled by a timed sequence and an enable bit, see “MCUCR –

                     MCU Control Register” on page 36.

34     ATtiny24A/44A/84A

                                                                                           8183F–AVR–06/12
                                                                           ATtiny24A/44A/84A

7.3    Power Reduction Register

                 The Power Reduction Register (PRR), see “PRR – Power Reduction Register” on page 37, pro-

                 vides a method to reduce power consumption by stopping the clock to individual peripherals.

                 When the clock for a peripheral is stopped then:

                 • The current state of the peripheral is frozen.

                 • The associated registers can not be read or written.

                 • Resources used by the peripheral will remain occupied.

                 The peripheral should in most cases be disabled before stopping the clock. Clearing the PRR bit

                 wakes up the peripheral and puts it in the same state as before shutdown.

                 Peripheral shutdown can be used in Idle mode and Active mode to significantly reduce the over-

                 all power consumption. See “Supply Current of I/O Modules” on page 182 for examples. In all

                 other sleep modes, the clock is already stopped.

7.4    Minimizing Power Consumption

                 There are several issues to consider when trying to minimize the power consumption in an AVR

                 controlled system. In general, sleep modes should be used as much as possible, and the sleep

                 mode should be selected so that as few as possible of the device’s functions are operating. All

                 functions not needed should be disabled. In particular, the following modules may need special

                 consideration when trying to achieve the lowest possible power consumption.

7.4.1  Analog to Digital Converter

                 If enabled, the ADC will be enabled in all sleep modes. To save power, the ADC should be dis-

                 abled before entering any sleep mode. When the ADC is turned off and on again, the next

                 conversion will be an extended conversion. See “Analog to Digital Converter” on page 132 for

                 details on ADC operation.

7.4.2  Analog Comparator

                 When entering Idle mode, the Analog Comparator should be disabled if not used. When entering

                 ADC Noise Reduction mode, the Analog Comparator should be disabled. In the other sleep

                 modes, the Analog Comparator is automatically disabled. However, if the Analog Comparator is

                 set up to use the Internal Voltage Reference as input, the Analog Comparator should be dis-

                 abled in all sleep modes. Otherwise, the Internal Voltage Reference will be enabled,

                 independent of sleep mode. See “Analog Comparator” on page 128 for details on how to config-

                 ure the Analog Comparator.

7.4.3  Brown-out Detector

                 If the Brown-out Detector is not needed in the application, this module should be turned off. If the

                 Brown-out Detector is enabled by the BODLEVEL Fuses, it will be enabled in all sleep modes,

                 and hence, always consume power. In the deeper sleep modes, this will contribute significantly

                 to the total current consumption. See “Brown-out Detection” on page 40 and “Software BOD Dis-

                 able” on page 34 for details on how to configure the Brown-out Detector.

7.4.4  Internal Voltage Reference

                 The Internal Voltage Reference will be enabled when needed by the Brown-out Detection, the

                 Analog Comparator or the ADC. If these modules are disabled as described in the sections

                 above, the internal voltage reference will be disabled and it will not be consuming power. When

                                                                                                                       35

8183F–AVR–06/12
                  turned on again, the user must allow the reference to start up before the output is used. If the

                  reference is kept on in sleep mode, the output can be used immediately. See “Internal Voltage

                  Reference” on page 41 for details on the start-up time.

7.4.5  Watchdog Timer

                  If the Watchdog Timer is not needed in the application, this module should be turned off. If the

                  Watchdog Timer is enabled, it will be enabled in all sleep modes, and hence, always consume

                  power. In the deeper sleep modes, this will contribute significantly to the total current consump-

                  tion. See “Watchdog Timer” on page 41 for details on how to configure the Watchdog Timer.

7.4.6  Port Pins

                  When entering a sleep mode, all port pins should be configured to use minimum power. The

                  most important thing is then to ensure that no pins drive resistive loads. In sleep modes where

                  both the I/O clock (clkI/O) and the ADC clock (clkADC) are stopped, the input buffers of the device

                  will be disabled. This ensures that no power is consumed by the input logic when not needed. In

                  some cases, the input logic is needed for detecting wake-up conditions, and it will then be

                  enabled. See the section “Digital Input Enable and Sleep Modes” on page 56 for details on

                  which pins are enabled. If the input buffer is enabled and the input signal is left floating or has an

                  analog signal level close to VCC/2, the input buffer will use excessive power.

                  For analog input pins, the digital input buffer should be disabled at all times. An analog signal

                  level close to VCC/2 on an input pin can cause significant current even in active mode. Digital

                  input buffers can be disabled by writing to the Digital Input Disable Register (DIDR0). See

                  “DIDR0 – Digital Input Disable Register 0” on page 149 for details.

7.5    Register  Description

7.5.1  MCUCR     – MCU Control Register

                  The MCU Control Register contains control  bits  for  power   management.

                       Bit               7  6    5           4             3          2      1    0

                       0x35 (0x55)    BODS  PUD  SE          SM1           SM0  BODSE    ISC01    ISC00      MCUCR

                       Read/Write     R/W   R/W  R/W         R/W           R/W  R/W      R/W      R/W

                       Initial Value     0  0    0           0             0          0      0    0

                  •    Bit 7 – BODS: BOD Sleep

                  In order to disable BOD during sleep (see Table 7-1 on page 33) the BODS bit must be written to

                  logic one. This is controlled by a timed sequence and the enable bit, BODSE in MCUCR. First,

                  both BODS and BODSE must be set to one. Second, within four clock cycles, BODS must be

                  set to one and BODSE must be set to zero. The BODS bit is active three clock cycles after it is

                  set. A sleep instruction must be executed while BODS is active in order to turn off the BOD for

                  the actual sleep mode. The BODS bit is automatically cleared after three clock cycles.

                  In devices where Sleeping BOD has not been implemented this bit is unused and will always

                  read zero.

                  •    Bit 5 – SE: Sleep Enable

                  The SE bit must be written to logic one to make the MCU enter the sleep mode when the SLEEP

                  instruction is executed. To avoid the MCU entering the sleep mode unless it is the programmer’s

                  purpose, it is recommended to write the Sleep Enable (SE) bit to one just before the execution of

                  the SLEEP instruction and to clear it immediately after waking up.

36     ATtiny24A/44A/84A

                                                                                                          8183F–AVR–06/12
                                                                                                  ATtiny24A/44A/84A

                           •  Bits 4:3 – SM[1:0]: Sleep Mode Select Bits 1 and 0

                           These bits select between available sleep modes, as shown in Table 7-2.

                           Table   7-2.      Sleep Mode Select

                                   SM1          SM0                  Sleep Mode

                                   0            0                    Idle

                                   0            1                    ADC Noise Reduction

                                   1            0                    Power-down

                                   1            1                    Standby(1)

                           Note:   1.        Only recommended with external crystal or resonator  selected  as  clock  source

                           •  Bit 2 – BODSE: BOD Sleep Enable

                           The BODSE bit enables setting of BODS control bit, as explained on BODS bit description. BOD

                           disable is controlled by a timed sequence.

                           This bit is unused in devices where software BOD disable has not been implemented and will

                           read as zero in those devices.

7.5.2  PRR       –  Power  Reduction Register

                           The Power Reduction Register provides           a  method to reduce power            consumption by  allowing

                           peripheral clock signals to be disabled.

                              Bit            7  6               5             4   3               2             1      0

                              0x00 (0x20)    –  –               –             –  PRTIM1           PRTIM0        PRUSI  PRADC    PRR

                              Read/Write     R  R               R             R  R/W              R/W           R/W    R/W

                              Initial Value  0  0               0             0   0               0             0      0

                           •  Bits 7:4 – Res: Reserved Bits

                           These bits are reserved in the ATtiny24A/44A and will always read as zero.

                           •  Bit 3 – PRTIM1: Power Reduction Timer/Counter1

                           Writing a logic one to this bit shuts down the Timer/Counter1 module. When the Timer/Counter1

                           is enabled, operation will continue like before the shutdown.

                           •  Bit 2 – PRTIM0: Power Reduction Timer/Counter0

                           Writing a logic one to this bit shuts down the Timer/Counter0 module. When the Timer/Counter0

                           is enabled, operation will continue like before the shutdown.

                           •  Bit 1 – PRUSI: Power Reduction USI

                           Writing a logic one to this bit shuts down the USI by stopping the clock to the module. When

                           waking up the USI again, the USI should be re initialized to ensure proper operation.

                           •  Bit 0 – PRADC: Power Reduction ADC

                           Writing a logic one to this bit shuts down the ADC. The ADC must be disabled before shut down.

                           The analog comparator cannot be used when the ADC is shut down.

                                                                                                                                     37

8183F–AVR–06/12
8.   System Control and Reset

8.1  Resetting  the  AVR

                     During reset, all I/O Registers are set to their initial values, and the program starts execution

                     from the Reset Vector. The instruction placed at the Reset Vector must be a RJMP – Relative

                     Jump – instruction to the reset handling routine. If the program never enables an interrupt

                     source, the Interrupt Vectors are not used, and regular program code can be placed at these

                     locations. The circuit diagram in Figure 8-1 shows the reset logic. Electrical parameters of the

                     reset circuitry are given in Table 20-4 on page 176.

                     Figure 8-1.    Reset Logic

                                                                           DATA BUS

                                                                           MCU Status

                                                                           Register (MCUSR)

                                                      Power-on Reset       PORF  BORF  EXTRF  WDRF

                                                      Circuit

                                                      Brown-out

                     BODLEVEL[2:0]                    Reset Circuit

                                    Pull-up Resistor

                                    SPIKE

                                    FILTER

                     RSTDISBL

                                                      Watchdog

                                                      Oscillator

                                                      Clock           CK               Delay Counters

                                                      Generator                                        TIMEOUT

                                                      CKSEL[3:0]

                                                      SUT[1:0]

                     The I/O ports of the AVR are immediately reset to their initial state when a reset source goes

                     active. This does not require any clock source to be running.

                     After all reset sources have gone inactive, a delay counter is invoked, stretching the internal

                     reset. This allows the power to reach a stable level before normal operation starts. The time-out

                     period of the delay counter is defined by the user through the SUT and CKSEL Fuses. The dif-

                     ferent selections for the delay period are presented in “Clock Sources” on page 25.

38   ATtiny24A/44A/84A

                                                                                                          8183F–AVR–06/12
                                                                                         ATtiny24A/44A/84A

8.2    Reset     Sources

                          The ATtiny24A/44A/84A has four sources of reset:

                          •  Power-on Reset. The MCU is reset when the supply voltage is below the Power-on Reset

                             threshold (VPOT)

                          •  External Reset. The MCU is reset when a low level is present on the RESET pin for longer

                             than the minimum pulse length when RESET function is enabled

                          •  Watchdog Reset. The MCU is reset when the Watchdog Timer period expires and the

                             Watchdog is enabled

                          •  Brown-out Reset. The MCU is reset when the supply voltage VCC is below the Brown-out

                             Reset threshold (VBOT) and the Brown-out Detector is enabled

8.2.1  Power-on Reset

                          A Power-on Reset (POR) pulse is generated by an on-chip detection circuit. The detection level

                          is defined in “System and Reset Characteristics” on page 176. The POR is activated whenever

                          VCC is below the detection level. The POR circuit can be used to trigger the Start-up Reset, as

                          well as to detect a failure in supply voltage.

                          A Power-on Reset (POR) circuit ensures that the device is reset from Power-on. Reaching the

                          Power-on Reset threshold voltage invokes the delay counter, which determines how long the

                          device is kept in reset after VCC rise. The reset signal is activated again, without any delay, when

                          VCC decreases below the detection level.

                          Figure 8-2.  MCU Start-up, RESET Tied to VCC

                             VCC                  VPOT

                             RESET                VRST

                             TIME-OUT                   tTOUT

                             INTERNAL

                             RESET

                          Figure 8-3.  MCU     Start-up, RESET      Extended Externally

                             VCC                  VPOT

                             RESET                                        VRST

                             TIME-OUT                                           tTOUT

                             INTERNAL

                             RESET

                                                                                                                                39

8183F–AVR–06/12
8.2.2  External Reset

                       An External Reset is generated by a low level on the RESET pin if enabled. Reset pulses longer

                       than the minimum pulse width (see “System and Reset Characteristics” on page 176) will gener-

                       ate a reset, even if the clock is not running. Shorter pulses are not guaranteed to generate a

                       reset. When the applied signal reaches the Reset Threshold Voltage – VRST – on its positive

                       edge, the delay counter starts the MCU after the Time-out period – tTOUT – has expired.

                       Figure 8-4.      External Reset During Operation

                                    CC

8.2.3  Brown-out  Detection

                       ATtiny24A/44A/84A has an On-chip Brown-out Detection (BOD) circuit for monitoring the VCC

                       level during operation by comparing it to a fixed trigger level. The trigger level for the BOD can

                       be selected by the BODLEVEL Fuses. The trigger level has a hysteresis to ensure spike free

                       Brown-out Detection. The hysteresis on the detection level should be interpreted as VBOT+ =

                       VBOT + VHYST/2 and VBOT- = VBOT - VHYST/2.

                       When the BOD is enabled, and VCC decreases to a value below the trigger level (VBOT- in Figure

                       8-5 on page 40), the Brown-out Reset is immediately activated. When VCC increases above the

                       trigger level (VBOT+ in Figure 8-5 on page 40), the delay counter starts the MCU after the Time-

                       out period tTOUT has expired.

                       The BOD circuit will only detect a drop in VCC if the voltage stays below the trigger level for lon-

                       ger than tBOD given in “System and Reset Characteristics” on page 176.

                       Figure 8-5.      Brown-out Reset During Operation

                                    VCC               VBOT-               VBOT+

                             RESET

                             TIME-OUT                                     tTOUT

                             INTERNAL

                             RESET

40     ATtiny24A/44A/84A

                                                                                               8183F–AVR–06/12
                                                                          ATtiny24A/44A/84A

8.2.4  Watchdog  Reset

                 When the Watchdog times out, it will generate a short reset pulse of one CK cycle duration. On

                 the falling edge of this pulse, the delay timer starts counting the Time-out period tTOUT. See

                 “Watchdog Timer” on page 41 for details on operation of the Watchdog Timer.

                 Figure 8-6.       Watchdog Reset During Operation

                              CC

                                                           CK

8.3    Internal Voltage Reference

                 ATtiny24A/44A/84A features an internal bandgap reference. This reference is used for Brown-

                 out Detection, and it can be used as an input to the Analog Comparator or the ADC. The band-

                 gap voltage varies with supply voltage and temperature.

8.3.1  Voltage Reference Enable Signals and Start-up Time

                 The voltage reference has a start-up time that may influence the way it should be used. The

                 start-up time is given in “System and Reset Characteristics” on page 176. To save power, the

                 reference is not always turned on. The reference is on during the following situations:

                        1.  When the BOD is enabled (by programming the BODLEVEL[2:0] Fuse).

                        2.  When the internal reference is connected to the Analog Comparator (by setting the

                            ACBG bit in ACSR).

                        3.  When the ADC is enabled.

                 Thus, when the BOD is not enabled, after setting the ACBG bit or enabling the ADC, the user

                 must always allow the reference to start up before the output from the Analog Comparator or

                 ADC is used. To reduce power consumption in Power-down mode, the user can avoid the three

                 conditions above to ensure that the reference is turned off before entering Power-down mode.

8.4    Watchdog  Timer

                 The Watchdog Timer is clocked from an On-chip Oscillator which runs at 128 kHz. By controlling

                 the Watchdog Timer prescaler, the Watchdog Reset interval can be adjusted as shown in Table

                 8-3 on page 46. The WDR – Watchdog Reset – instruction resets the Watchdog Timer. The

                 Watchdog Timer is also reset when it is disabled and when a Chip Reset occurs. Ten different

                 clock cycle periods can be selected to determine the reset period. If the reset period expires

                 without another Watchdog Reset, the ATtiny24A/44A/84A resets and executes from the Reset

                 Vector. For timing details on the Watchdog Reset, refer to Table 8-3 on page 46.

                                                                                                                 41

8183F–AVR–06/12
              The Wathdog Timer can also be configured to generate an interrupt instead of a reset. This can

              be very helpful when using the Watchdog to wake-up from Power-down.

              To prevent unintentional disabling of the Watchdog or unintentional change of time-out period,

              two different safety levels are selected by the fuse WDTON as shown in Table 8-1 See “Timed

              Sequences for Changing the Configuration of the Watchdog Timer” on page 42 for details.

              Table 8-1.   WDT Configuration as a Function of the Fuse Settings of WDTON

                                 Safety       WDT Initial  How to Disable the                                                                      How to Change Time-

              WDTON              Level        State        WDT                                                                                     out

              Unprogrammed       1            Disabled     Timed sequence                                                                          No limitations

              Programmed         2            Enabled      Always enabled                                                                          Timed sequence

              Figure 8-7.   Watchdog Timer

                                    128 kHz                                               WATCHDOG

                                 OSCILLATOR                                               PRESCALER

                                 WATCHDOG                  OSC/2K         OSC/4K  OSC/8K  OSC/16K  OSC/32K  OSC/64K  OSC/128K  OSC/256K  OSC/512K  OSC/1024K

                                    RESET

                                        WDP0

                                        WDP1                                                       MUX

                                        WDP2

                                        WDP3

                                         WDE

                                                                                          MCU RESET

8.4.1  Timed  Sequences for Changing the Configuration of the Watchdog Timer

              The sequence for changing configuration differs slightly between the two safety levels. Separate

              procedures are described for each level.

              • Safety Level 1

              In this mode, the Watchdog Timer is initially disabled, but can be enabled by writing the

              WDE bit to one without any restriction. A timed sequence is needed when disabling an

              enabled Watchdog Timer. To disable an enabled Watchdog Timer, the following procedure

              must be followed:

              a.          In the same operation, write a logic one to WDCE and WDE. A logic one must be

                          written to WDE regardless of the previous value of the WDE bit

              b.          Within the next four clock cycles, in the same operation, write the WDE and WDP

                          bits as desired, but with the WDCE bit cleared

42     ATtiny24A/44A/84A

                                                                                                                                                              8183F–AVR–06/12
                                                                                                  ATtiny24A/44A/84A

                          •  Safety Level 2

                             In this mode, the Watchdog Timer is always enabled, and the WDE bit will always read as

                             one. A timed sequence is needed when changing the Watchdog Time-out period. To change

                             the Watchdog Time-out, the following procedure must be followed:

                                 a.     In the same operation, write a logical one to WDCE and WDE. Even though the

                                        WDE always is set, the WDE must be written to one to start the timed sequence

                                 b.     Within the next four clock cycles, in the same operation, write the WDP bits as

                                        desired, but with the WDCE bit cleared. The value written to the WDE bit is

                                        irrelevant

8.4.2  Code      Example

                          The following code example shows one assembly and one C function for turning off the WDT.

                          The example assumes that interrupts are controlled (e.g., by disabling interrupts globally) so that

                          no interrupts will occur during execution of these functions.

                          Assembly Code Example

                                 WDT_off:

                                    wdr

                                    ;   Clear       WDRF   in     MCUSR

                                    ldi    r16,       (0<
                                    out    MCUSR,         r16

                                    ;   Write       logical       one  to     WDCE  and  WDE

                                    ;   Keep     old     prescaler        setting   to   prevent  unintentional  Watchdog  Reset

                                    in   r16,        WDTCSR

                                    ori  r16,        (1<
                                    out  WDTCSR,          r16

                                    ;   Turn     off     WDT

                                    ldi  r16,        (0<
                                    out  WDTCSR,          r16

                                    ret

                          C  Code Example

                                 void    WDT_off(void)

                                 {

                                    _WDR();

                                    /*   Clear       WDRF     in  MCUSR       */

                                    MCUSR     =     0x00

                                    /*   Write       logical      one     to  WDCE  and  WDE  */

                                    WDTCSR       |=   (1<
                                    /*   Turn       off   WDT     */

                                    WDTCSR       =   0x00;

                                 }

                          Note:      See “Code Examples” on page 6.

                                                                                                                                  43

8183F–AVR–06/12
8.5    Register Description

8.5.1  MCUSR – MCU Status Register

       The MCU Status Register provides information on which reset source caused an MCU Reset.

          Bit                       7     6     5           4        3     2       1            0

          0x34 (0x54)               –     –     –           –     WDRF  BORF  EXTRF          PORF  MCUSR

          Read/Write                R     R     R           R     R/W   R/W        R/W       R/W

          Initial Value             0     0     0           0           See Bit Description

       •  Bits 7:4 – Res: Reserved Bits

       These bits are reserved bits in the ATtiny24A/44A/84A and will always read as zero.

       •  Bit 3 – WDRF: Watchdog Reset Flag

       This bit is set if a Watchdog Reset occurs. The bit is reset by a Power-on Reset, or by writing a

       logic zero to the flag.

       •  Bit 2 – BORF: Brown-out Reset Flag

       This bit is set if a Brown-out Reset occurs. The bit is reset by a Power-on Reset, or by writing a

       logic zero to the flag.

       •  Bit 1 – EXTRF: External Reset Flag

       This bit is set if an External Reset occurs. The bit is reset by a Power-on Reset, or by writing a

       logic zero to the flag.

       •  Bit 0 – PORF: Power-on Reset Flag

       This bit is set if a Power-on Reset occurs. The bit is reset only by writing a logic zero to the flag.

       To make use of the Reset Flags to identify a reset condition, the user should read and then reset

       the MCUSR as early as possible in the program. If the register is cleared before another reset

       occurs, the source of the reset can be found by examining the Reset Flags.

8.5.2  WDTCSR – Watchdog Timer Control and Status Register

          Bit                       7     6     5           4     3     2     1              0

          0x21 (0x41)               WDIF  WDIE  WDP3        WDCE  WDE   WDP2  WDP1           WDP0  WDTCSR

          Read/Write                R/W   R/W   R/W         R/W   R/W   R/W   R/W            R/W

          Initial Value             0     0     0           0     X     0     0              0

       •  Bit 7 – WDIF: Watchdog Timeout Interrupt Flag

       This bit is set when a time-out occurs in the Watchdog Timer and the Watchdog Timer is config-

       ured for interrupt. WDIF is cleared by hardware when executing the corresponding interrupt

       handling vector. Alternatively, WDIF is cleared by writing a logic one to the flag. When the I-bit in

       SREG and WDIE are set, the Watchdog Time-out Interrupt is executed.

       •  Bit 6 – WDIE: Watchdog Timeout Interrupt Enable

       When this bit is written to one, WDE is cleared, and the I-bit in the Status Register is set, the

       Watchdog Time-out Interrupt is enabled. In this mode the corresponding interrupt is executed

       instead of a reset if a timeout in the Watchdog Timer occurs.

       If WDE is set, WDIE is automatically cleared by hardware when a time-out occurs. This is useful

       for keeping the Watchdog Reset security while using the interrupt. After the WDIE bit is cleared,

44     ATtiny24A/44A/84A

                                                                                                8183F–AVR–06/12
                                                                         ATtiny24A/44A/84A

                 the next time-out will generate a reset. To avoid  the  Watchdog  Reset, WDIE must           be              set  after

                 each interrupt.

                 Table 8-2.       Watchdog Timer Configuration

                        WDE       WDIE  Watchdog Timer State                       Action on Time-out

                        0            0  Stopped                                    None

                        0            1  Running                                    Interrupt

                        1            0  Running                                    Reset

                        1            1  Running                                    Interrupt

                 •  Bit 4 – WDCE: Watchdog Change Enable

                 This bit must be set when the WDE bit is written to logic zero. Otherwise, the Watchdog will not

                 be disabled. Once written to one, hardware will clear this bit after four clock cycles. See the

                 description of the WDE bit for a Watchdog disable procedure. This bit must also be set when

                 changing the prescaler bits. See “Timed Sequences for Changing the Configuration of the

                 Watchdog Timer” on page 42.

                 •  Bit 3 – WDE: Watchdog Enable

                 When the WDE is written to logic one, the Watchdog Timer is enabled, and if the WDE is written

                 to logic zero, the Watchdog Timer function is disabled. WDE can only be cleared if the WDCE bit

                 has logic level one. To disable an enabled Watchdog Timer, the following procedure must be

                 followed:

                    1.  In the same operation, write a logic one to WDCE and WDE. A logic one must be writ-

                        ten to WDE even though it is set to one before the disable operation starts.

                    2.  Within the next four clock cycles, write a logic 0 to WDE. This disables the Watchdog.

                 In safety level 2, it is not possible to disable the Watchdog Timer, even with the algorithm

                 described above. See “Timed Sequences for Changing the Configuration of the Watchdog

                 Timer” on page 42.

                 In safety level 1, WDE is overridden by WDRF in MCUSR. See “MCUSR – MCU Status Regis-

                 ter” on page 44 for description of WDRF. This means that WDE is always set when WDRF is set.

                 To clear WDE, WDRF must be cleared before disabling the Watchdog with the procedure

                 described above. This feature ensures multiple resets during conditions causing failure, and a

                 safe start-up after the failure.

                 Note:     If the watchdog timer is not going to be used in the application, it is important to go through a

                           watchdog disable procedure in the initialization of the device. If the Watchdog is accidentally

                           enabled, for example by a runaway pointer or brown-out condition, the device will be reset, which

                           in turn will lead to a new watchdog reset. To avoid this situation, the application software should

                           always clear the WDRF flag and the WDE control bit in the initialization routine.

                                                                                                                                   45

8183F–AVR–06/12
    •  Bits 5, 2:0 – WDP[3:0]: Watchdog Timer Prescaler 3, 2, 1, and 0

    The WDP[3:0] bits determine the Watchdog Timer prescaling when the Watchdog Timer                     is

    enabled. The different prescaling values and their corresponding Timeout Periods are shown            in

    Table 8-3.

    Table 8-3.      Watchdog Timer Prescale Select

                                   Number of WDT Oscillator                         Typical Time-out  at

       WDP3      WDP2  WDP1  WDP0                   Cycles                          VCC = 5.0V

       0         0     0     0                      2K cycles                       16 ms

       0         0     0     1                      4K cycles                       32 ms

       0         0     1     0                      8K cycles                       64 ms

       0         0     1     1                      16K cycles                      0.125 s

       0         1     0     0                      32K cycles                      0.25 s

       0         1     0     1                      64K cycles                      0.5 s

       0         1     1     0                      128K cycles                     1.0 s

       0         1     1     1                      256K cycles                     2.0 s

       1         0     0     0                      512K cycles                     4.0 s

       1         0     0     1                      1024K cycles                    8.0 s

       1         0     1     0

       1         0     1     1

       1         1     0     0                                    Reserved(1)

       1         1     0     1

       1         1     1     0

       1         1     1     1

    Note:    1.  If selected, one of the valid settings below 0b1010 will be used.

46  ATtiny24A/44A/84A

                                                                                    8183F–AVR–06/12
                                                                            ATtiny24A/44A/84A

9.   Interrupts

                 This     section  describes  the       specifics  of  the  interrupt  handling  as  performed  in

                 ATtiny24A/44A/84A. For a general explanation of the AVR interrupt handling, see “Reset and

                 Interrupt Handling” on page 11.

9.1  Interrupt   Vectors

                 The interrupt  vectors of ATtiny24A/44A/84A are described in Table 9-1 below.

                 Table 9-1.        Reset and Interrupt  Vectors

                 Vector No.        Program Address      Label               Interrupt Source

                          1        0x0000               RESET               External Pin, Power-on Reset,

                                                                            Brown-out Reset, Watchdog Reset

                          2        0x0001               INT0                External Interrupt Request 0

                          3        0x0002               PCINT0              Pin Change Interrupt Request 0

                          4        0x0003               PCINT1              Pin Change Interrupt Request 1

                          5        0x0004               WDT                 Watchdog Time-out

                          6        0x0005               TIM1_CAPT           Timer/Counter1 Capture Event

                          7        0x0006               TIM1_COMPA          Timer/Counter1 Compare Match A

                          8        0x0007               TIM1_COMPB          Timer/Counter1 Compare Match B

                          9        0x0008               TIM1_OVF            Timer/Counter1 Overflow

                          10       0x0009               TIM0_COMPA          Timer/Counter0 Compare Match A

                          11       0x000A               TIM0_COMPB          Timer/Counter0 Compare Match B

                          12       0x000B               TIM0_OVF            Timer/Counter0 Overflow

                          13       0x000C               ANA_COMP            Analog Comparator

                          14       0x000D               ADC                 ADC Conversion Complete

                          15       0x000E               EE_RDY              EEPROM Ready

                          16       0x000F               USI_STR             USI START

                          17       0x0010               USI_OVF             USI Overflow

                 In case the program never enables an interrupt source, the Interrupt Vectors will not be used

                 and, consequently, regular program code can be placed at these locations.

                 The most typical and general setup for interrupt vector addresses in ATtiny24A/44A/84A is

                 shown in the program example below.

                                                                                                                47

8183F–AVR–06/12
                            Address  Labels Code                  Comments

                            0x0000           rjmp     RESET       ;       Reset   Handler

                            0x0001           rjmp     INT0        ;       IRQ0   Handler

                            0x0002           rjmp     PCINT0      ;       PCINT0  Handler

                            0x0003           rjmp     PCINT1      ;       PCINT1  Handler

                            0x0004           rjmp     WDT         ;       Watchdog     Interrupt  Handler

                            0x0005           rjmp     TIM1_CAPT   ;       Timer1  Capture   Handler

                            0x0006           rjmp     TIM1_COMPA  ;       Timer1  Compare   A   Handler

                            0x0007           rjmp     TIM1_COMPB  ;       Timer1  Compare   B   Handler

                            0x0008           rjmp     TIM1_OVF    ;       Timer1  Overflow     Handler

                            0x0009           rjmp     TIM0_COMPA  ;       Timer0  Compare   A   Handler

                            0x000A           rjmp     TIM0_COMPB  ;       Timer0  Compare   B   Handler

                            0x000B           rjmp     TIM0_OVF    ;       Timer0  Overflow     Handler

                            0x000C           rjmp     ANA_COMP    ;       Analog  Comparator      Handler

                            0x000D           rjmp     ADC         ;       ADC   Conversion  Handler

                            0x000E           rjmp     EE_RDY      ;       EEPROM  Ready    Handler

                            0x000F           rjmp     USI_STR     ;       USI   STart  Handler

                            0x0010           rjmp     USI_OVF     ;       USI   Overflow   Handler

                            ;

                            0x0011   RESET:  ldi      r16,   high(RAMEND);  Main  program   start

                            0x0012           out      SPH,r16     ;       Set   Stack  Pointer    to  top  of  RAM

                            0x0013           ldi      r16,   low(RAMEND)

                            0x0014           out      SPL,r16

                            0x0015           sei                  ;       Enable  interrupts

                            0x0016           

                            ...              ...

9.2    External  Interrupts

                 External Interrupts are triggered by the INT0 pin or any of the PCINT[11:0] pins. Observe that, if

                 enabled, the interrupts will trigger even if the INT0 or PCINT[11:0] pins are configured as out-

                 puts. This feature provides a way of generating a software interrupt. Pin change 0 interrupts

                 PCI0 will trigger if any enabled PCINT[7:0] pin toggles. Pin change 1 interrupts PCI1 will trigger

                 if any enabled PCINT[11:8] pin toggles. The PCMSK0 and PCMSK1 Registers control which

                 pins contribute to the pin change interrupts. Pin change interrupts on PCINT[11:0] are detected

                 asynchronously, which means that these interrupts can be used for waking the part also from

                 sleep modes other than Idle mode.

                 The INT0 interrupt can be triggered by a falling or rising edge or a low level. This is set up as

                 shown in “MCUCR – MCU Control Register” on page 50. When the INT0 interrupt is enabled

                 and configured as level triggered, the interrupt will trigger as long as the pin is held low. Note

                 that recognition of falling or rising edge interrupts on INT0 requires the presence of an I/O clock,

                 as described in “Clock Sources” on page 25.

9.2.1  Low Level Interrupt

                 A low level interrupt on INT0 is detected asynchronously. This means that the interrupt source

                 can be used for waking the part also from sleep modes other than Idle (the I/O clock is halted in

                 all sleep modes except Idle).

48     ATtiny24A/44A/84A

                                                                                                           8183F–AVR–06/12
                                                                                              ATtiny24A/44A/84A

                         Note that if a level triggered interrupt is used for wake-up from Power-down, the required level

                         must be held long enough for the MCU to complete the wake-up to trigger the level interrupt. If

                         the level disappears before the end of the Start-up Time, the MCU will still wake up, but no inter-

                         rupt will be generated. The start-up time is defined by the SUT and CKSEL fuses, as described

                         in “Clock System” on page 24.

                         If the low level on the interrupt pin is removed before the device has woken up then program

                         execution will not be diverted to the interrupt service routine but continue from the instruction fol-

                         lowing the SLEEP command.

9.2.2  Pin       Change  Interrupt Timing

                         A timing example of a pin change interrupt is shown in Figure 9-1.

                         Figure 9-1.       Timing of pin change interrupts

                         PCINT(0)              pin_lat                  pcint_in_(0)  0       pcint_syn  pcint_setflag

                                                        D  Q

                                           LE                 pin_sync                                                  PCIF

                                                                                      x

                         clk                                  PCINT(0) in PCMSK(x)

                                                                                         clk

                         clk

                         PCINT(0)

                         pin_lat

                         pin_sync

                         pcint_in_(0)

                         pcint_syn

                         pcint_setflag

                         PCIF

                                                                                                                                 49

8183F–AVR–06/12
9.3    Register Description

9.3.1  MCUCR  –  MCU Control Register

                 The External Interrupt   Control  Register   A  contains  control  bits for interrupt  sense control.

                    Bit                7        6     5          4         3        2            1      0

                    0x35 (0x55)    BODS   PUD         SE         SM1       SM0      BODSE  ISC01        ISC00  MCUCR

                    Read/Write     R/W    R/W      R/W           R/W       R/W      R/W    R/W          R/W

                    Initial Value      0        0     0          0         0        0            0      0

                 •  Bits 1:0 – ISC0[1:0]: Interrupt Sense Control 0 Bit 1 and Bit 0

                 The External Interrupt 0 is activated by the external pin INT0 if the SREG I-flag and the corre-

                 sponding interrupt mask are set. The level and edges on the external INT0 pin that activate the

                 interrupt are defined in Table 9-2. The value on the INT0 pin is sampled before detecting edges.

                 If edge or toggle interrupt is selected, pulses that last longer than one clock period will generate

                 an interrupt. Shorter pulses are not guaranteed to generate an interrupt. If low level interrupt is

                 selected, the low level must be held until the completion of the currently executing instruction to

                 generate an interrupt.

                 Table 9-2.        Interrupt 0 Sense Control

                         ISC01     ISC00  Description

                         0             0  The low level of INT0 generates an interrupt request.

                         0             1  Any logical change on INT0 generates an interrupt request.

                         1             0  The falling edge of INT0 generates an interrupt request.

                         1             1  The rising edge of INT0 generates an interrupt request.

9.3.2  GIMSK – General Interrupt Mask Register

                    Bit                7        6     5          4         3        2            1      0

                    0x3B (0x5B)        –  INT0     PCIE1         PCIE0     –        –            –      –               GIMSK

                    Read/Write         R  R/W         R/W        R/W1      R        R            R      R

                    Initial Value      0        0     0          0         0        0            0      0

                 •  Bits 7, 3:0 – Res: Reserved Bits

                 These bits are reserved in the ATtiny24A/44A and will always read as zero.

                 •  Bit 6 – INT0: External Interrupt Request 0 Enable

                 When the INT0 bit is set (one) and the I-bit in the Status Register (SREG) is set (one), the exter-

                 nal pin interrupt is enabled. The Interrupt Sense Control bits (ISC01 and ISC00) in the External

                 Interrupt Control Register A (EICRA) define whether the external interrupt is activated on rising

                 and/or falling edge of the INT0 pin or level sensed. Activity on the pin will cause an interrupt

                 request even if INT0 is configured as an output. The corresponding interrupt of External Interrupt

                 Request 0 is executed from the INT0 Interrupt Vector.

                 •  Bit 5 – PCIE1: Pin Change Interrupt Enable 1

                 When the PCIE1 bit is set (one) and the I-bit in the Status Register (SREG) is set (one), pin

                 change interrupt 1 is enabled. Any change on any enabled PCINT[11:8] pin will cause an inter-

                 rupt. The corresponding interrupt of Pin Change Interrupt Request is executed from the PCI1

                 Interrupt Vector. PCINT[11:8] pins are enabled individually by the PCMSK1 Register.

50     ATtiny24A/44A/84A

                                                                                                           8183F–AVR–06/12
                                                                                    ATtiny24A/44A/84A

                 •  Bit 4 – PCIE0: Pin Change Interrupt Enable 0

                 When the PCIE0 bit is set (one) and the I-bit in the Status Register (SREG) is set (one), pin

                 change interrupt 0 is enabled. Any change on any enabled PCINT[7:0] pin will cause an inter-

                 rupt. The corresponding interrupt of Pin Change Interrupt Request is executed from the PCI0

                 Interrupt Vector. PCINT[7:0] pins are enabled individually by the PCMSK0 Register.

9.3.3  GIFR – General Interrupt Flag Register

                    Bit            7              6      5         4         3         2     1       0

                    0x3A (0x5A)    –           INTF0  PCIF1     PCIF0        –         –     –       –       GIFR

                    Read/Write     R           R/W    R/W          R/W       R         R     R       R

                    Initial Value  0              0      0         0         0         0     0       0

                 •  Bits 7, 3:0 – Res: Reserved Bits

                 These bits are reserved in the ATtiny24A/44A and will always read as zero.

                 •  Bit 6 – INTF0: External Interrupt Flag 0

                 When an edge or logic change on the INT0 pin triggers an interrupt request, INTF0 becomes set

                 (one). If the I-bit in SREG and the INT0 bit in GIMSK are set (one), the MCU will jump to the cor-

                 responding Interrupt Vector. The flag is cleared when the interrupt routine is executed.

                 Alternatively, the flag can be cleared by writing a logical one to it. This flag is always cleared

                 when INT0 is configured as a level interrupt.

                 •  Bit 5 – PCIF1: Pin Change Interrupt Flag 1

                 When a logic change on any PCINT[11:8] pin triggers an interrupt request, PCIF1 becomes set

                 (one). If the I-bit in SREG and the PCIE1 bit in GIMSK are set (one), the MCU will jump to the

                 corresponding Interrupt Vector. The flag is cleared when the interrupt routine is executed. Alter-

                 natively, the flag can be cleared by writing a logical one to it.

                 •  Bit 4 – PCIF0: Pin Change Interrupt Flag 0

                 When a logic change on any PCINT[7:0] pin triggers an interrupt request, PCIF becomes set

                 (one). If the I-bit in SREG and the PCIE0 bit in GIMSK are set (one), the MCU will jump to the

                 corresponding Interrupt Vector. The flag is cleared when the interrupt routine is executed. Alter-

                 natively, the flag can be cleared by writing a logical one to it.

9.3.4  PCMSK1 – Pin Change Mask Register 1

                    Bit            7           6      5         4       3           2        1       0

                    0x20 (0x40)    –           –      –         –       PCINT11     PCINT10  PCINT9  PCINT8  PCMSK1

                    Read/Write     R           R      R         R       R/W         R/W      R/W     R/W

                    Initial Value  0           0      0         0       0           0        0       0

                 •  Bits 7:4 – Res: Reserved Bits

                 These bits are reserved in the ATtiny24A/44A and will always read as zero.

                 •  Bits 3:0 – PCINT[11:8]: Pin Change Enable Mask 11:8

                 Each PCINT[11:8] bit selects whether pin change interrupt is enabled on the corresponding I/O

                 pin. If PCINT[11:8] is set and the PCIE1 bit in GIMSK is set, pin change interrupt is enabled on

                 the corresponding I/O pin. If PCINT[11:8] is cleared, pin change interrupt on the corresponding

                 I/O pin is disabled.

                                                                                                                     51

8183F–AVR–06/12
9.3.5  PCMSK0  –  Pin  Change Mask Register 0

                          Bit            7       6       5       4       3       2       1       0

                          0x12 (0x32)    PCINT7  PCINT6  PCINT5  PCINT4  PCINT3  PCINT2  PCINT1  PCINT0  PCMSK0

                          Read/Write     R/W     R/W     R/W     R/W     R/W     R/W     R/W     R/W

                          Initial Value  0       0       0       0       0       0       0       0

                       •  Bits 7:0 – PCINT[7:0]: Pin Change Enable Mask 7:0

                       Each PCINT[7:0] bit selects whether pin change interrupt is enabled on the corresponding I/O

                       pin. If PCINT[7:0] is set and the PCIE0 bit in GIMSK is set, pin change interrupt is enabled on

                       the corresponding I/O pin. If PCINT[7:0] is cleared, pin change interrupt on the corresponding

                       I/O pin is disabled.

52     ATtiny24A/44A/84A

                                                                                                    8183F–AVR–06/12
                                                                       ATtiny24A/44A/84A

10. I/O Ports

                 All AVR ports have true Read-Modify-Write functionality when used as general digital I/O ports.

                 This means that the direction of one port pin can be changed without unintentionally changing

                 the direction of any other pin with the SBI and CBI instructions. The same applies when chang-

                 ing drive value (if configured as output) or enabling/disabling of pull-up resistors (if configured as

                 input). Each output buffer has symmetrical drive characteristics with both high sink and source

                 capability. The pin driver is strong enough to drive LED displays directly. All port pins have indi-

                 vidually selectable pull-up resistors with a supply-voltage invariant resistance. All I/O pins have

                 protection diodes to both VCC and Ground as indicated in Figure 10-1 on page 53. See “Electri-

                 cal Characteristics” on page 173 for a complete list of parameters.

                 Figure 10-1.     I/O Pin Equivalent Schematic

                                                                                          Rpu

                                  Pxn                                                          Logic

                                       Cpin                                               See Figure

                                                                       "General Digital I/O" for

                                                                                          Details

                 All registers and bit references in this section are written in general form. A lower case “x” repre-

                 sents the numbering letter for the port, and a lower case “n” represents the bit number. However,

                 when using the register or bit defines in a program, the precise form must be used. For example,

                 PORTB3 for bit no. 3 in Port B, here documented generally as PORTxn. The physical I/O Regis-

                 ters and bit locations are listed in “Register Description” on page 66.

                 Three I/O memory address locations are allocated for each port, one each for the Data Register

                 – PORTx, Data Direction Register – DDRx, and the Port Input Pins – PINx. The Port Input Pins

                 I/O location is read only, while the Data Register and the Data Direction Register are read/write.

                 However, writing a logic one to a bit in the PINx Register, will result in a toggle in the correspond-

                 ing bit in the Data Register. In addition, the Pull-up Disable – PUD bit in MCUCR disables the

                 pull-up function for all pins in all ports when set.

                 Using the I/O port as General Digital I/O is described in “Ports as General Digital I/O” on page

                 54. Most port pins are multiplexed with alternate functions for the peripheral features on the

                 device. How each alternate function interferes with the port pin is described in “Alternate Port

                 Functions” on page 58. Refer to the individual module sections for a full description of the alter-

                 nate functions.

                 Note that enabling the alternate function of some of the port pins does not affect the use of the

                 other pins in the port as general digital I/O.

                                                                                                                         53

8183F–AVR–06/12
10.1    Ports as General Digital I/O

                     The ports are bi-directional I/O ports with optional internal pull-ups. Figure 10-2 shows a func-

                     tional description of one I/O-port pin, here generically called Pxn.

                     Figure 10-2.      General Digital I/O(1)

                                                                                                 PUD

                                                                                  Q      D

                                                                                  DDxn

                                                                                  Q CLR

                                                                                                 WDx

                                                                                  RESET

                                                                                                 RDx

                                                                                                 1                    DATA BUS

                                  Pxn                                             Q      D

                                                                                  PORTxn         0

                                                                                  Q CLR

                                                                                  RESET

                                                                                                      WRx        WPx

                                                     SLEEP                                  RRx

                                                                SYNCHRONIZER

                                                                                                 RPx

                                                                D    Q     D  Q

                                                                           PINxn

                                                                L    Q        Q

                                                                                                 clk I/O

                                                                                  WDx:      WRITE DDRx

                                       PUD:          PULLUP DISABLE               RDx:      READ DDRx

                                       SLEEP:        SLEEP CONTROL                WRx:      WRITE PORTx

                                       clkI/O:       I/O CLOCK                    RRx:      READ PORTx REGISTER

                                                                                  RPx:      READ PORTx PIN

                                                                                  WPx:      WRITE PINx REGISTER

                     Note:    1.  WRx, WPx, WDx, RRx, RPx, and RDx are common to all pins within the same port. clkI/O,

                                  SLEEP, and PUD are common to all ports.

10.1.1  Configuring  the Pin

                     Each port pin consists of three register bits: DDxn, PORTxn, and PINxn. As shown in “Register

                     Description” on page 66, the DDxn bits are accessed at the DDRx I/O address, the PORTxn bits

                     at the PORTx I/O address, and the PINxn bits at the PINx I/O address.

                     The DDxn bit in the DDRx Register selects the direction of this pin. If DDxn is written logic one,

                     Pxn is configured as an output pin. If DDxn is written logic zero, Pxn is configured as an input

                     pin.

                     If PORTxn is written logic one when the pin is configured as an input pin, the pull-up resistor is

                     activated. To switch the pull-up resistor off, PORTxn has to be written logic zero or the pin has to

                     be configured as an output pin. The port pins are tri-stated when reset condition becomes active,

                     even if no clocks are running.

                     If PORTxn is written logic one when the pin is configured as an output pin, the port pin is driven

                     high (one). If PORTxn is written logic zero when the pin is configured as an output pin, the port

                     pin is driven low (zero).

54      ATtiny24A/44A/84A

                                                                                                                      8183F–AVR–06/12
                                                                                                 ATtiny24A/44A/84A

10.1.2  Toggling the Pin

                   Writing a logic one to PINxn toggles the value of PORTxn, independent on the value of DDRxn.

                   Note that the SBI instruction can be used to toggle one single bit in a port.

10.1.3  Switching  Between Input and Output

                   When switching between tri-state ({DDxn, PORTxn} = 0b00) and output high                            ({DDxn, PORTxn}

                   = 0b11), an intermediate state with either pull-up enabled {DDxn, PORTxn} = 0b01) or output

                   low ({DDxn, PORTxn} = 0b10) must occur. Normally, the pull-up enabled state is fully accept-

                   able, as a high-impedant environment will not notice the difference between a strong high driver

                   and a pull-up. If this is not the case, the PUD bit in the MCUCR Register can be set to disable all

                   pull-ups in all ports.

                   Switching between input with pull-up and output low generates the same problem. The user

                   must use either the tri-state ({DDxn, PORTxn} = 0b00) or the output high state ({DDxn, PORTxn}

                   = 0b10) as an intermediate step.

                   Table 10-1 summarizes the control signals for the pin value.

                   Table 10-1.   Port Pin Configurations

                                             PUD

                          DDxn  PORTxn       (in MCUCR)        I/O  Pull-up                      Comment

                          0      0                X       Input            No                    Tri-state (Hi-Z)

                          0      1                0       Input            Yes                   Pxn will source current if ext. pulled low

                          0      1                1       Input            No                    Tri-state (Hi-Z)

                          1      0                X       Output           No                    Output Low (Sink)

                          1      1                X       Output           No                    Output High (Source)

10.1.4  Reading the Pin Value

                   Independent of the setting of Data Direction bit DDxn, the port pin can be read through the

                   PINxn Register bit. As shown in Figure 10-2 on page 54, the PINxn Register bit and the preced-

                   ing latch constitute a synchronizer. This is needed to avoid metastability if the physical pin

                   changes value near the edge of the internal clock, but it also introduces a delay. Figure 10-3

                   shows a timing diagram of the synchronization when reading an externally applied pin value.

                   The maximum and minimum propagation delays are denoted tpd,max and tpd,min respectively.

                   Figure 10-3.     Synchronization when Reading an Externally Applied Pin value

                                 SYSTEM CLK

                                 INSTRUCTIONS             XXX                   XXX              in r17, PINx

                                 SYNC LATCH

                                           PINxn

                                             r17                           0x00                                        0xFF

                                                                    t pd,  max

                                                                                     t pd,  min

                                                                                                                                             55

8183F–AVR–06/12
                        Consider the clock period starting shortly after the first falling edge of the system clock. The latch

                        is closed when the clock is low, and goes transparent when the clock is high, as indicated by the

                        shaded region of the “SYNC LATCH” signal. The signal value is latched when the system clock

                        goes low. It is clocked into the PINxn Register at the succeeding positive clock edge. As indi-

                        cated by the two arrows tpd,max and tpd,min, a single signal transition on the pin will be delayed

                        between ½ and 1½ system clock period depending upon the time of assertion.

                        When reading back a software assigned pin value, a nop instruction must be inserted as indi-

                        cated in Figure 10-4 on page 56. The out instruction sets the “SYNC LATCH” signal at the

                        positive edge of the clock. In this case, the delay tpd through the synchronizer is one system

                        clock period.

                        Figure 10-4.   Synchronization when Reading a Software Assigned Pin Value

                                       SYSTEM CLK

                                                r16                             0xFF

                                       INSTRUCTIONS  out PORTx, r16  nop              in r17, PINx

                                       SYNC LATCH

                                       PINxn

                                                r17                  0x00                                 0xFF

                                                                     t pd

10.1.5  Digital  Input  Enable and Sleep Modes

                        As shown in Figure 10-2 on page 54, the digital input signal can be clamped to ground at the

                        input of the schmitt-trigger. The signal denoted SLEEP in the figure, is set by the MCU Sleep

                        Controller in Power-down and Standby modes to avoid high power consumption if some input

                        signals are left floating, or have an analog signal level close to VCC/2.

                        SLEEP is overridden for port pins enabled as external interrupt pins. If the external interrupt

                        request is not enabled, SLEEP is active also for these pins. SLEEP is also overridden by various

                        other alternate functions as described in “Alternate Port Functions” on page 58.

                        If a logic high level (“one”) is present on an asynchronous external interrupt pin configured as

                        “Interrupt on Rising Edge, Falling Edge, or Any Logic Change on Pin” while the external interrupt

                        is not enabled, the corresponding External Interrupt Flag will be set when resuming from the

                        above mentioned Sleep mode, as the clamping in these sleep mode produces the requested

                        logic change.

10.1.6  Unconnected Pins

                        If some pins are unused, it is recommended to ensure that these pins have a defined level. Even

                        though most of the digital inputs are disabled in the deep sleep modes as described above, float-

                        ing inputs should be avoided to reduce current consumption in all other modes where the digital

                        inputs are enabled (Reset, Active mode and Idle mode).

                        The simplest method to ensure a defined level of an unused pin, is to enable the internal pull-up.

                        In this case, the pull-up will be disabled during reset. If low power consumption during reset is

56      ATtiny24A/44A/84A

                                                                                                                8183F–AVR–06/12
                                                                                      ATtiny24A/44A/84A

                 important, it is recommended to use an external pull-up or pulldown. Connecting unused pins

                 directly to VCC or GND is not recommended, since this may cause excessive currents if the pin is

                 accidentally configured as an output.

10.1.7  Program  Examples

                 The following code example shows how to set port A pins 0 and 1 high, 2 and 3 low, and define

                 the port pins from 4 to 5 as input with a pull-up assigned to port pin 4. The resulting pin values

                 are read back again, but as previously discussed, a nop instruction is included to be able to read

                 back the value recently assigned to some of the pins.

                 Assembly Code Example

                           ...

                           ;   Define     pull-ups   and   set     outputs  high

                           ;   Define     directions     for   port   pins

                           ldi    r16,(1<
                           ldi    r17,(1<
                           out    PORTA,r16

                           out    DDRA,r17

                           ;   Insert     nop  for   synchronization

                           nop

                           ;   Read     port   pins

                           in     r16,PINA

                           ...

                 Note:     Two temporary registers are used to minimize the time from pull-ups are set on pins 0, 1 and 4,

                           until the direction bits are correctly set, defining bit 2 and 3 as low and redefining bits 0 and 1 as

                           strong high drivers.

                 C Code Example

                           unsigned     char   i;

                           ...

                           /*     Define  pull-ups    and     set  outputs  high  */

                           /*     Define  directions      for   port  pins  */

                           PORTA     =  (1<
                           DDRA   =     (1<
                           /*     Insert  nop  for   synchronization*/

                           _NOP();

                           /*     Read  port   pins  */

                           i   =  PINA;

                           ...

                 Note:     See “Code Examples” on page 6.

                                                                                                                                   57

8183F–AVR–06/12
10.2  Alternate  Port  Functions

                       Most port pins have alternate functions in addition to being general digital I/Os. In Figure 10-5

                       below is shown how the port pin control signals from the simplified Figure 10-2 on page 54 can

                       be overridden by alternate functions.

                       Figure 10-5.  Alternate Port Functions(1)

                                                                    PUOExn

                                                                    PUOVxn

                                                1

                                                0                                                                              PUD

                                                                    DDOExn

                                                                    DDOVxn

                                                1

                                                0                                                           Q      D

                                                                                                            DDxn

                                                                                                            Q CLR

                                                                                                                               WDx

                                                                    PVOExn                                  RESET

                                                                                                                               RDx

                                                                    PVOVxn

                                                1                                                                     1                                DATA BUS

                       Pxn

                                                0                                                 Q      D            0

                                                                                                 PORTxn                                 PTOExn

                                                                    DIEOExn                       Q CLR

                                                                                                                                                 WPx

                                                                    DIEOVxn                    RESET                           WRx

                                                1

                                                                    SLEEP                                                RRx

                                                0

                                                                           SYNCHRONIZER

                                                                                                                               RPx

                                                                             D  SET  Q  D  Q

                                                                                        PINxn

                                                                             L  CLR  Q     CLR Q

                                                                                                                               clk I/O

                                                                                                                               DIxn

                                                                                                                               AIOxn

                       PUOExn:   Pxn PULL-UP OVERRIDE ENABLE                            PUD:                       PULLUP DISABLE

                       PUOVxn:   Pxn PULL-UP OVERRIDE VALUE                             WDx:                   WRITE DDRx

                       DDOExn:   Pxn DATA DIRECTION OVERRIDE ENABLE                     RDx:                       READ DDRx

                       DDOVxn:   Pxn DATA DIRECTION OVERRIDE VALUE                      RRx:                       READ PORTx REGISTER

                       PVOExn:   Pxn PORT VALUE OVERRIDE ENABLE                         WRx:                   WRITE PORTx

                       PVOVxn:   Pxn PORT VALUE OVERRIDE VALUE                          RPx:                       READ PORTx PIN

                       DIEOExn:  Pxn DIGITAL INPUT-ENABLE OVERRIDE ENABLE               WPx:                       WRITE PINx

                       DIEOVxn:  Pxn DIGITAL INPUT-ENABLE OVERRIDE VALUE                clkI/O:                    I/O CLOCK

                       SLEEP:    SLEEP CONTROL                                          DIxn:                      DIGITAL INPUT PIN n ON PORTx

                       PTOExn:   Pxn, PORT TOGGLE OVERRIDE ENABLE                       AIOxn:                     ANALOG INPUT/OUTPUT PIN n ON PORTx

                       Note:     1.  WRx, WPx, WDx, RRx, RPx, and RDx are               common to all pins within the same port. clkI/O,

                                     SLEEP, and PUD are common to all ports.            All other signals are unique for each pin.

                       The illustration in the figure above serves as a generic description applicable to all port pins in

                       the AVR microcontroller family. Some overriding signals may not be present in all port pins.

58    ATtiny24A/44A/84A

                                                                                                                                                 8183F–AVR–06/12
                                                                               ATtiny24A/44A/84A

                 Table 10-2 summarizes the function of the overriding signals. The pin and port indexes from Fig-

                 ure 10-5 are not shown in the succeeding tables. The overriding signals are generated internally

                 in the modules having the alternate function.

                 Table 10-2.  Generic Description  of  Overriding Signals for Alternate Functions

                 Signal Name  Full Name                Description

                              Pull-up Override         If this signal is set, the pull-up enable is controlled by the PUOV

                 PUOE         Enable                   signal. If this signal is cleared, the pull-up is enabled when

                                                       {DDxn, PORTxn, PUD} = 0b010.

                              Pull-up Override         If PUOE is set, the pull-up is enabled/disabled when PUOV is

                 PUOV         Value                    set/cleared, regardless of the setting of the DDxn, PORTxn,

                                                       and PUD Register bits.

                              Data Direction           If this signal is set, the Output Driver Enable is controlled by the

                 DDOE         Override Enable          DDOV signal. If this signal is cleared, the Output driver is

                                                       enabled by the DDxn Register bit.

                              Data Direction           If DDOE is set, the Output Driver is enabled/disabled when

                 DDOV         Override Value           DDOV is set/cleared, regardless of the setting of the DDxn

                                                       Register bit.

                                                       If this signal is set and the Output Driver is enabled, the port

                 PVOE         Port Value               value is controlled by the PVOV signal. If PVOE is cleared, and

                              Override Enable          the Output Driver is enabled, the port Value is controlled by the

                                                       PORTxn Register bit.

                 PVOV         Port Value               If PVOE is set, the port value is set to PVOV, regardless of the

                              Override Value           setting of the PORTxn Register bit.

                 PTOE         Port Toggle              If PTOE is set, the PORTxn Register bit is inverted.

                              Override Enable

                              Digital Input            If this bit is set, the Digital Input Enable is controlled by the

                 DIEOE        Enable Override          DIEOV signal. If this signal is cleared, the Digital Input Enable

                              Enable                   is determined by MCU state (Normal mode, sleep mode).

                              Digital Input            If DIEOE is set, the Digital Input is enabled/disabled when

                 DIEOV        Enable Override          DIEOV is set/cleared, regardless of the MCU state (Normal

                              Value                    mode, sleep mode).

                                                       This is the Digital Input to alternate functions. In the figure, the

                                                       signal is connected to the output of the schmitt-trigger but

                 DI           Digital Input            before the synchronizer. Unless the Digital Input is used as a

                                                       clock source, the module with the alternate function will use its

                                                       own synchronizer.

                              Analog                   This is the Analog Input/Output to/from alternate functions. The

                 AIO          Input/Output             signal is connected directly to the pad, and can be used bi-

                                                       directionally.

                 The following subsections shortly describe the alternate functions for each port, and relate the

                 overriding signals to the alternate function. Refer to the alternate function description for further

                 details.

                                                                                                                             59

8183F–AVR–06/12
10.2.1  Alternate  Functions of Port A

                   The Port A pins with alternate function are shown in Table 10-3.

                   Table  10-3.         Port  A  Pins  Alternate Functions

                          Port Pin                     Alternate Function

                                                       ADC0:   ADC Input Channel 0

                                 PA0                   AREF:   External Analog Reference

                                                       PCINT0: Pin Change Interrupt 0, Source 0

                                                       ADC1:   ADC Input Channel 1

                                 PA1                   AIN0:   Analog Comparator, Positive Input

                                                       PCINT1:Pin Change Interrupt 0, Source 1

                                                       ADC2:   ADC Input Channel 2

                                 PA2                   AIN1:   Analog Comparator, Negative Input

                                                       PCINT2: Pin Change Interrupt 0, Source 2

                                                       ADC3:   ADC Input Channel 3

                                 PA3                   T0:     Timer/Counter0 Clock Source.

                                                       PCINT3: Pin Change Interrupt 0, Source 3

                                                       ADC4:   ADC Input Channel 4

                                                       USCK:   USI Clock (Three Wire Mode)

                                 PA4                   SCL :   USI Clock (Two Wire Mode)

                                                       T1:     Timer/Counter1 Clock Source

                                                       PCINT4: Pin Change Interrupt 0, Source 4

                                                       ADC5:   ADC Input Channel 5

                                                       DO:     USI Data Output (Three Wire Mode)

                                 PA5                   MISO:   SPI Master Data Input / Slave Data Output

                                                       OC1B:   Timer/Counter1 Compare Match B Output

                                                       PCINT5: Pin Change Interrupt 0, Source 5

                                                       ADC6:   ADC Input Channel 6

                                                       DI:     USI Data Input (Three Wire Mode)

                                 PA6                   SDA:    USI Data Input (Two Wire Mode)

                                                       MOSI:   SPI Master Data Output / Slave Data Input

                                                       OC1A:   Timer/Counter1 Compare Match A Output

                                                       PCINT6: Pin Change Interrupt 0, Source 6

                                                       ADC7:   ADC Input Channel 7

                                 PA7                   OC0B::  Timer/Counter0 Compare Match B Output

                                                       ICP1:   Timer/Counter1 Input Capture Pin

                                                       PCINT7: Pin Change Interrupt 0, Source 7

                   •  Port A, Bit 0 – ADC0/AREF/PCINT0

                      • ADC0: Analog to Digital Converter, Channel 0.

                      • AREF: External Analog Reference for ADC. Pullup and output driver are disabled on PA0

                      when the pin is used as an external reference or Internal Voltage Reference with external

                      capacitor at the AREF pin by setting (one) the bit REFS0 in the ADC Multiplexer Selection

                      Register (ADMUX).

                      • PCINT0: Pin Change Interrupt source 0. The PA0 pin can serve as an external interrupt

                      source for pin change interrupt 0.

60      ATtiny24A/44A/84A

                                                                                                          8183F–AVR–06/12
                                                                               ATtiny24A/44A/84A

                 •  Port A, Bit 1 – ADC1/AIN0/PCINT1

                    • ADC1: Analog to Digital Converter, Channel 1.

                    • AIN0: Analog Comparator Positive Input. Configure the port pin as input with the internal pull-

                    up switched off to avoid the digital port function from interfering with the function of the

                    Analog Comparator.

                    • PCINT1: Pin Change Interrupt source 1. The PA1 pin can serve as an external interrupt

                    source for pin change interrupt 0.

                 •  Port A, Bit 2 – ADC2/AIN1/PCINT2

                    • ADC2: Analog to Digital Converter, Channel 2.

                    • AIN1: Analog Comparator Negative Input. Configure the port pin as input with the internal

                    pull-up switched off to avoid the digital port function from interfering with the function of the

                    Analog Comparator.

                    • PCINT2: Pin Change Interrupt source 2. The PA2 pin can serve as an external interrupt

                    source for pin change interrupt 0.

                 •  Port A, Bit 3 – ADC3/T0/PCINT3

                    • ADC3: Analog to Digital Converter, Channel 3.

                    • T0: Timer/Counter0 counter source.

                    • PCINT3: Pin Change Interrupt source 3. The PA3 pin can serve as an external interrupt

                    source for pin change interrupt 0.

                 •  Port A, Bit 4 – ADC4/USCK/SCL/T1/PCINT4

                    • ADC4: Analog to Digital Converter, Channel 4.

                    • USCK: Three-wire mode Universal Serial Interface Clock.

                    • SCL: Two-wire mode Serial Clock for USI Two-wire mode.

                    • T1: Timer/Counter1 counter source.

                    • PCINT4: Pin Change Interrupt source 4. The PA4 pin can serve as an external interrupt

                    source for pin change interrupt 0.

                 •  Port A, Bit 5 – ADC5/DO/MISO/OC1B/PCINT5

                    • ADC5: Analog to Digital Converter, Channel 5.

                    • DO: Data Output in USI Three-wire mode. Data output (DO) overrides PORTA5 value and it

                    is driven to the port when the data direction bit DDA5 is set (one). However the PORTA5 bit

                    still controls the pullup, enabling pullup if direction is input and PORTA5 is set(one).

                    • MISO: Master Data input, Slave Data output pin for SPI channel. When the SPI is enabled as

                    a Master, this pin is configured as an input regardless of the setting of DDA5. When the SPI

                    is enabled as a Slave, the data direction of this pin is controlled by DDA5. When the pin is

                    forced by the SPI to be an input, the pull-up can still be controlled by the PORTA5 bit.

                    • OC1B: Output Compare Match output: The PA5 pin can serve as an external output for the

                    Timer/Counter1 Compare Match B. The PA5 pin has to be configured as an output (DDA5 set

                    (one)) to serve this function. The OC1B pin is also the output pin for the PWM mode timer

                    function.

                    • PCINT5: Pin Change Interrupt source 5. The PA5 pin can serve as an external interrupt

                    source for pin change interrupt 0.

                                                                                                                       61

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    •  Port A, Bit 6 – ADC6/DI/SDA/MOSI/OC1A/PCINT6

       • ADC6: Analog to Digital Converter, Channel 6.

       • SDA: Two-wire mode Serial Interface Data.

       • DI: Data Input in USI Three-wire mode. USI Three-wire mode does not override normal port

       functions, so pin must be configure as an input for DI function.

       • MOSI: Master Data output, Slave Data input for SPI channel. When the SPI is enabled as a

       Slave, this pin is configured as an input regardless of the setting of DDA6. When the SPI is

       enabled as a Master, the data direction of this pin is controlled by DDA6. When the pin is

       forced by the SPI to be an input, the pull-up can still be controlled by the PORTA6 bit.

       • OC1A, Output Compare Match output: The PA6 pin can serve as an external output for the

       Timer/Counter1 Compare Match A. The pin has to be configured as an output (DDA6 set

       (one)) to serve this function. This is also the output pin for the PWM mode timer function.

       • PCINT6: Pin Change Interrupt source 6. The PA6 pin can serve as an external interrupt

       source for pin change interrupt 0.

    •  Port A, Bit 7 – ADC7/OC0B/ICP1/PCINT7

       • ADC7: Analog to Digital Converter, Channel 7.

       • OC1B, Output Compare Match output: The PA7 pin can serve as an external output for the

       Timer/Counter1 Compare Match B. The pin has to be configured as an output (DDA7 set

       (one)) to serve this function. This is also the output pin for the PWM mode timer function.

       • ICP1, Input Capture Pin: The PA7 pin can act as an Input Capture Pin for Timer/Counter1.

       • PCINT7: Pin Change Interrupt source 7. The PA7 pin can serve as an external interrupt

       source for pin change interrupt 0.

    Table 10-4, Table 10-5 and Table 10-6 relate the alternate functions of Port A to the overriding

    signals shown in Figure 10-5 on page 58.

    Table 10-4.     Overriding Signals  for  Alternate Functions in PA[7:5]

       Signal    PA7/ADC7/OC0B/ICP1/         PA6/ADC6/DI/SDA/MOSI/       PA5/ADC5/MISO/DO/

       Name      PCINT7                      OC1A/ PCINT6                OC1B/ PCINT5

       PUOE      0                           0                           0

       PUOV      0                           0                           0

       DDOE      0                           USIWM1                      0

       DDOV      0                           (SDA + PORTA6) • DDA6       0

       PVOE      OC0B enable                 (USIWM1 • DDA6) +           (USIWM1 • USIWM0) + OC1B

                                             OC1A enable                 enable

       PVOV      OC0B                        ( USIWM1• DDA6) • OC1A      USIWM1 • USIWM0 • DO +

                                                                         (USIWM1 + USIWM0) • OC1B

       PTOE      0                           0                           0

       DIEOE     PCINT7 • PCIE0 + ADC7D      USISIE + (PCINT6 •          PCINT5 • PCIE + ADC5D

                                             PCIE0) + ADC6D

       DIEOV     PCINT7 • PCIE0              USISIE + PCINT6 • PCIE0     PCINT5 • PCIE

       DI        PCINT7/ICP1 Input           DI/SDA/PCINT6 Input         PCINT5 Input

       AIO       ADC7 Input                  ADC6 Input                  ADC5 Input

62  ATtiny24A/44A/84A

                                                                                        8183F–AVR–06/12
                                                                           ATtiny24A/44A/84A

                 Table 10-5.     Overriding Signals for Alternate Functions in PA[4:2]

                 Signal       PA4/ADC4/USCK/SCL/T1/

                 Name         PCINT4                    PA3/ADC3/T0/PCINT3              PA2/ADC2/AIN1/PCINT2

                 PUOE         0                         0                               0

                 PUOV         0                         0                               0

                 DDOE         USIWM1                    0                               0

                 DDOV         USI_SCL_HOLD +            0                               0

                              PORTA4) • DDA4

                 PVOE         USIWM1 • DDA4             0                               0

                 PVOV         0                         0                               0

                 PTOE         USI_PTOE                  0                               0

                 DIEOE        USISIE +                  (PCINT3 • PCIE0) + ADC3D        PCINT2 • PCIE + ADC2D

                              (PCINT4 • PCIE0) + ADC4D

                 DIEOV        USISIE +                  PCINT3 • PCIE0                  PCINT2 • PCIE0

                              (PCINT4 • PCIE0)

                 DI           USCK/SCL/T1/PCINT4 input  PCINT3 Input                    PCINT2 Input

                 AIO          ADC4 Input                ADC3 Input                      ADC2/Analog Comparator

                                                                                        Negative Input

                 Table 10-6.     Overriding Signals for Alternate Functions in PA[1:0]

                 Signal

                 Name         PA1/ADC1/AIN0/PCINT1                      PA0/ADC0/AREF/PCINT0

                 PUOE         0                                         RESET •

                                                                        (REFS1 • REFS0 + REFS1 • REFS0)

                 PUOV         0                                         0

                 DDOE         0                                         RESET •

                                                                        (REFS1 • REFS0 + REFS1 • REFS0)

                 DDOV         0                                         0

                 PVOE         0                                         RESET •

                                                                        (REFS1 • REFS0 + REFS1 • REFS0)

                 PVOV         0                                         0

                 PTOE         0                                         0

                 DIEOE        PCINT1 • PCIE0 + ADC1D                    PCINT0 • PCIE0 + ADC0D

                 DIEOV        PCINT1 • PCIE0                            PCINT0 • PCIE0

                 DI           PCINT1 Input                              PCINT0 Input

                 AIO          ADC1/Analog Comparator Positive Input     ADC1 InputAnalog reference

                                                                                                                63

8183F–AVR–06/12
10.2.2  Alternate  Functions of Port B

                   The Port B pins with alternate function are shown in Table 10-7.

                   Table  10-7.         Port  B  Pins  Alternate Functions

                          Port Pin                     Alternate Function

                                                       XTAL1:  Crystal Oscillator Input

                                 PB0                   PCINT8: Pin Change Interrupt 1, Source 8

                                                       CLKI:   External Clock Input

                                 PB1                   XTAL2:  Crystal Oscillator Output

                                                       PCINT9: Pin Change Interrupt 1, Source 9

                                                       INT0:   External Interrupt 0 Input

                                 PB2                   OC0A:   Timer/Counter0 Compare Match A output

                                                       CKOUT: System Clock Output

                                                       PCINT10:Pin Change Interrupt 1, Source 10

                                                       RESET: Reset pin

                                 PB3                   dW:     debugWire I/O

                                                       PCINT11:Pin Change Interrupt 1, Source 11.

                   •  Port B, Bit 0 – XTAL1/PCINT8

                      • XTAL1: Chip Clock Oscillator pin 1. Used for all chip clock sources except internal

                      calibrateble RC oscillator. When used as a clock pin, the pin can not be used as an I/O pin.

                      When using internal calibratable RC Oscillator as a chip clock source, PB0 serves as an

                      ordinary I/O pin.

                      • PCINT8: Pin Change Interrupt source 8. The PB0 pin can serve as an external interrupt

                      source for pin change interrupt 1.

                      • CLKI: Clock Input from an external clock source, see “External Clock” on page 26.

                   •  Port B, Bit 1 – XTAL2/PCINT9

                      • XTAL2: Chip Clock Oscillator pin 2. Used as clock pin for all chip clock sources except

                      internal calibrateble RC Oscillator and external clock. When used as a clock pin, the pin can

                      not be used as an I/O pin. When using internal calibratable RC Oscillator or External clock as

                      a Chip clock sources, PB1 serves as an ordinary I/O pin.

                      • PCINT9: Pin Change Interrupt source 9. The PB1 pin can serve as an external interrupt

                      source for pin change interrupt 1.

                   •  Port B, Bit 2 – INT0/OC0A/CKOUT/PCINT10

                      • INT0: External Interrupt Request 0.

                      • OC0A: Output Compare Match output: The PB2 pin can serve as an external output for the

                      Timer/Counter0 Compare Match A. The PB2 pin has to be configured as an output (DDB2

                      set (one)) to serve this function. The OC0A pin is also the output pin for the PWM mode timer

                      function.

                      • CKOUT - System Clock Output: The system clock can be output on the PB2 pin. The system

                      clock will be output if the CKOUT Fuse is programmed, regardless of the PORTB2 and DDB2

                      settings. It will also be output during reset.

                      • PCINT10: Pin Change Interrupt source 10. The PB2 pin can serve as an external interrupt

                      source for pin change interrupt 1.

64      ATtiny24A/44A/84A

                                                                                                             8183F–AVR–06/12
                                                                                 ATtiny24A/44A/84A

                 •   Port B, Bit 3 – RESET/dW/PCINT11

                     • RESET: External Reset input is active low and enabled by unprogramming (“1”) the

                     RSTDISBL Fuse. Pullup is activated and output driver and digital input are deactivated when

                     the pin is used as the RESET pin.

                     • dW: When the debugWIRE Enable (DWEN) Fuse is programmed and Lock bits are

                     unprogrammed, the debugWIRE system within the target device is activated. The RESET

                     port pin is configured as a wire-AND (open-drain) bi-directional I/O pin with pull-up enabled

                     and becomes the communication gateway between target and emulator.

                     • PCINT11: Pin Change Interrupt source 11. The PB3 pin can serve as an external interrupt

                     source for pin change interrupt 1.

                 Table 10-8 on page 65 and Table 10-9 on page 66 relate the alternate functions of Port B to        the

                 overriding signals shown in Figure 10-5 on page 58.

                 Table 10-8.     Overriding Signals for Alternate Functions in PB[3:2]

                    Signal

                    Name      PB3/RESET/dW/PCINT11                            PB2/INT0/OC0A/CKOUT/PCINT10

                    PUOE      RSTDISBL (1)+ DEBUGWIRE_ENABLE (2)              CKOUT

                    PUOV      1                                               0

                    DDOE      RSTDISBL(1) + DEBUGWIRE_ENABLE(2)               CKOUT

                    DDOV      DEBUGWIRE_ENABLE(2) • debugWire                 1

                              Transmit

                    PVOE      RSTDISBL(1) + DEBUGWIRE_ENABLE(2)               CKOUT + OC0A enable

                    PVOV      0                                               CKOUT • System Clock + CKOUT • OC0A

                    PTOE      0                                               0

                    DIEOE     RSTDISBL(1) + DEBUGWIRE_ENABLE(2) +             PCINT10 • PCIE1 + INT0

                              PCINT11 • PCIE1

                    DIEOV     DEBUGWIRE_ENABLE(2) + (RSTDISBL(1) •            PCINT10 • PCIE1 + INT0

                              PCINT11 • PCIE1)

                    DI        dW/PCINT11 Input                                INT0/PCINT10 Input

                    AIO

                 1.         RSTDISBL is 1 when the Fuse is “0” (Programmed).

                 2.         DebugWIRE is enabled when DWEN Fuse is programmed and Lock bits are unprogrammed.

                                                                                                                    65

8183F–AVR–06/12
                          Table 10-9.          Overriding Signals for Alternate Functions in PB[1:0]

                             Signal

                             Name           PB1/XTAL2/PCINT9                   PB0/XTAL1/PCINT8

                             PUOE           EXT_OSC (1)                        EXT_CLOCK (2) + EXT_OSC(1)

                             PUOV           0                                  0

                             DDOE           EXT_OSC(1)                         EXT_CLOCK(2) + EXT_OSC(1)

                             DDOV           0                                  0

                             PVOE           EXT_OSC(1)                         EXT_CLOCK(2) + EXT_OSC(1)

                             PVOV           0                                  0

                             PTOE           0                                  0

                             DIEOE          EXT_OSC (1)+                       EXT_CLOCK(2) + EXT_OSC(1) +

                                            PCINT9 • PCIE1                     (PCINT8 • PCIE1)

                             DIEOV          EXT_OSC(1) • PCINT9 • PCIE1        ( EXT_CLOCK(2) • PWR_DOWN ) +

                                                                               (EXT_CLOCK(2) • EXT_OSC(1) • PCINT8 •            PCIE1)

                             DI             PCINT9 Input                       CLOCK/PCINT8 Input

                             AIO            XTAL2                              XTAL1

                          1.         EXT_OSC = crystal oscillator or low frequency crystal oscillator is selected as system     clock.

                          2.         EXT_CLOCK = external clock is selected as system clock.

10.3    Register  Description

10.3.1  MCUCR     –  MCU     Control Register

                             Bit               7          6      5          4            3          2  1                     0

                             0x35 (0x55)       BODS       PUD    SE      SM1          SM0     BODSE    ISC01   ISC00            MCUCR

                             Read/Write        R/W        R/W    R/W     R/W          R/W        R/W   R/W     R/W

                             Initial Value     0          0      0          0            0          0  0                     0

                          •   Bit 6 – PUD: Pull-up Disable

                          When this bit is written to one, the pull-ups in the I/O ports are disabled even if the               DDxn and

                          PORTxn Registers are configured to enable the pull-ups ({DDxn, PORTxn} = 0b01).                       See “Con-

                          figuring the Pin” on page 54 for more details about this feature.

10.3.2  PORTA – Port A Data Register

                             Bit               7          6      5       4            3          2     1                     0

                             0x1B (0x3B)       PORTA7    PORTA6  PORTA5  PORTA4   PORTA3      PORTA2   PORTA1  PORTA0           PORTA

                             Read/Write        R/W        R/W    R/W     R/W      R/W         R/W      R/W     R/W

                             Initial Value     0          0      0       0            0          0     0                     0

10.3.3  DDRA – Port A Data Direction Register

                             Bit               7          6      5       4            3          2     1                     0

                             0x1A (0x3A)       DDA7       DDA6   DDA5    DDA4     DDA3        DDA2     DDA1    DDA0             DDRA

                             Read/Write        R/W        R/W    R/W     R/W      R/W         R/W      R/W     R/W

                             Initial Value     0          0      0       0            0          0     0                     0

66      ATtiny24A/44A/84A

                                                                                                                                8183F–AVR–06/12
                                                                            ATtiny24A/44A/84A

10.3.4  PINA – Port A Input Pins

                 Bit                  7        6      5      4      3       2       1       0

                 0x19 (0x39)      PINA7        PINA6  PINA5  PINA4  PINA3   PINA2   PINA1   PINA0   PINA

                 Read/Write           R/W      R/W    R/W    R/W    R/W     R/W     R/W     R/W

                 Initial Value        N/A      N/A    N/A    N/A    N/A     N/A     N/A     N/A

10.3.5  PORTB – Port B Data Register

                 Bit                  7        6      5      4      3       2       1       0

                 0x18 (0x38)          –        –      –      –      PORTB3  PORTB2  PORTB1  PORTB0  PORTB

                 Read/Write           R        R      R      R      R/W     R/W     R/W     R/W

                 Initial Value        0        0      0      0      0       0       0       0

10.3.6  DDRB – Port B Data Direction Register

                 Bit                  7        6      5      4      3       2       1       0

                 0x17 (0x37)          –        –      –      –      DDB3    DDB2    DDB1    DDB0    DDRB

                 Read/Write           R        R      R      R      R/W     R/W     R/W     R/W

                 Initial Value        0        0      0      0      0       0       0       0

10.3.7  PINB – Port B Input Pins

                 Bit                  7        6      5      4      3       2       1       0

                 0x16 (0x36)          –        –      –      –      PINB3   PINB2   PINB1   PINB0   PINB

                 Read/Write           R        R      R      R      R/W     R/W     R/W     R/W

                 Initial Value        0        0      0      0      N/A     N/A     N/A     N/A

                                                                                                          67

8183F–AVR–06/12
11.   8-bit Timer/Counter0 with PWM

11.1  Features

                •  Two Independent Output Compare Units

                •  Double Buffered Output Compare Registers

                •  Clear Timer on Compare Match (Auto Reload)

                •  Glitch Free, Phase Correct Pulse Width Modulator (PWM)

                •  Variable PWM Period

                •  Frequency Generator

                •  Three Independent Interrupt Sources (TOV0, OCF0A, and OCF0B)

11.2  Overview

                Timer/Counter0 is a general purpose 8-bit Timer/Counter module, with two independent Output

                Compare Units, and with PWM support. It allows accurate program execution timing (event man-

                agement) and wave generation.

                A simplified block diagram of the 8-bit Timer/Counter is shown in Figure 11-1 on page 68. For

                the actual placement of I/O pins, refer to Figure 1-1 on page 2. CPU accessible I/O Registers,

                including I/O bits and I/O pins, are shown in bold. The device-specific I/O Register and bit loca-

                tions are listed in the “Register Description” on page 79.

                Figure 11-1.  8-bit Timer/Counter Block Diagram

                                               Count                             TOVn

                                               Clear                             (Int.Req.)

                                               Direction  Control Logic  clkTn   Clock Select

                                                                                 Edge                 Tn

                                                                                 Detector

                                                          TOP   BOTTOM

                                                                                 ( From Prescaler  )

                              Timer/Counter

                              TCNTn                          =              =0

                                                                                 OCnA

                                                                                 (Int.Req.)

                              =                                                  Waveform             OCnA

                                                                                 Generation

                              OCRnA

                                                                Fixed            OCnB

                                                                TOP              (Int.Req.)

                   DATA BUS                                     Value

                              =                                                  Waveform             OCnB

                                                                                 Generation

                              OCRnB

                              TCCRnA                         TCCRnB

68    ATtiny24A/44A/84A

                                                                                                      8183F–AVR–06/12
                                                                          ATtiny24A/44A/84A

11.2.1  Registers

                       The Timer/Counter (TCNT0) and Output Compare Registers (OCR0A and OCR0B) are 8-bit

                       registers. Interrupt request (abbreviated to Int.Req. in Figure 11-1) signals are all visible in the

                       Timer Interrupt Flag Register (TIFR0). All interrupts are individually masked with the Timer Inter-

                       rupt Mask Register (TIMSK0). TIFR0 and TIMSK0 are not shown in the figure.

                       The Timer/Counter can be clocked internally, via the prescaler, or by an external clock source on

                       the T0 pin. The Clock Select logic block controls which clock source and edge the Timer/Counter

                       uses to increment (or decrement) its value. The Timer/Counter is inactive when no clock source

                       is selected. The output from the Clock Select logic is referred to as the timer clock (clkT0).

                       The double buffered Output Compare Registers (OCR0A and OCR0B) is compared with the

                       Timer/Counter value at all times. The result of the compare can be used by the Waveform Gen-

                       erator to generate a PWM or variable frequency output on the Output Compare pins (OC0A and

                       OC0B). See “Output Compare Unit” on page 70 for details. The Compare Match event will also

                       set the Compare Flag (OCF0A or OCF0B) which can be used to generate an Output Compare

                       interrupt request.

11.2.2  Definitions

                       Many register and bit references in this section are written in general form. A lower case “n”

                       replaces the Timer/Counter number, in this case 0. A lower case “x” replaces the Output Com-

                       pare Unit, in this case Compare Unit A or Compare Unit B. However, when using the register or

                       bit defines in a program, the precise form must be used, i.e., TCNT0 for accessing

                       Timer/Counter0 counter value and so on.

                       The definitions in Table 11-1 are also used extensively throughout the document.

                       Table 11-1.  Definitions

                       Constant     Description

                       BOTTOM       The counter reaches BOTTOM when it becomes 0x00

                       MAX          The counter reaches its MAXimum when it becomes 0xFF (decimal 255)

                                    The counter reaches the TOP when it becomes equal to the highest value in the count

                       TOP          sequence. The TOP value can be assigned to be the fixed value 0xFF (MAX) or the

                                    value stored in the OCR0A Register. The assignment depends on the mode of operation

11.3    Clock Sources

                       The Timer/Counter can be clocked by an internal or an external clock source. The clock source

                       is selected by the Clock Select logic which is controlled by the Clock Select (CS0[2:0]) bits

                       located in the Timer/Counter Control Register (TCCR0B). For details on clock sources and pres-

                       caler, see “Timer/Counter Prescaler” on page 113.

11.4    Counter Unit

                       The main part of the 8-bit Timer/Counter is the programmable bi-directional counter unit. Figure

                       11-2 on page 70 shows a block diagram of the counter and its surroundings.

                                                                                                                             69

8183F–AVR–06/12
              Figure 11-2.       Counter Unit Block Diagram

                                                                             TOVn

                            DATA BUS                                         (Int.Req.)

                                                                                         Clock Select

                                                       count                             Edge                Tn

                                                       clear                 clkTn       Detector

                            TCNTn                             Control Logic

                                            direction

                                                                                         ( From Prescaler )

                                                       bottom  top

              Signal description (internal  signals):

              count                         Increment or decrement TCNT0 by 1.

              direction                     Select between increment and decrement.

              clear                         Clear TCNT0 (set all bits to zero).

              clkTn                         Timer/Counter clock, referred to as clkT0 in the following.

              top                           Signalize that TCNT0 has reached maximum value.

              bottom                        Signalize that TCNT0 has reached minimum value (zero).

              Depending of the mode of operation used, the counter is cleared, incremented, or decremented

              at each timer clock (clkT0). clkT0 can be generated from an external or internal clock source,

              selected by the Clock Select bits (CS0[2:0]). When no clock source is selected (CS0[2:0] = 0)

              the timer is stopped. However, the TCNT0 value can be accessed by the CPU, regardless of

              whether clkT0 is present or not. A CPU write overrides (has priority over) all counter clear or

              count operations.

              The counting sequence is determined by the setting of the WGM01 and WGM00 bits located in

              the Timer/Counter Control Register (TCCR0A) and the WGM02 bit located in the Timer/Counter

              Control Register B (TCCR0B). There are close connections between how the counter behaves

              (counts) and how waveforms are generated on the Output Compare output OC0A. For more

              details about advanced counting sequences and waveform generation, see “Modes of Opera-

              tion” on page 73.

              The Timer/Counter Overflow Flag (TOV0) is set according to the mode of operation selected by

              the WGM0[1:0] bits. TOV0 can be used for generating a CPU interrupt.

11.5  Output  Compare Unit

              The 8-bit comparator continuously compares TCNT0 with the Output Compare Registers

              (OCR0A and OCR0B). Whenever TCNT0 equals OCR0A or OCR0B, the comparator signals a

              match. A match will set the Output Compare Flag (OCF0A or OCF0B) at the next timer clock

              cycle. If the corresponding interrupt is enabled, the Output Compare Flag generates an Output

              Compare interrupt. The Output Compare Flag is automatically cleared when the interrupt is exe-

              cuted. Alternatively, the flag can be cleared by software by writing a logical one to its I/O bit

              location. The Waveform Generator uses the match signal to generate an output according to

              operating mode set by the WGM0[2:0] bits and Compare Output mode (COM0x[1:0]) bits. The

              max and bottom signals are used by the Waveform Generator for handling the special cases of

              the extreme values in some modes of operation. See “Modes of Operation” on page 73.

              Figure 11-3 on page 71 shows a block diagram of the Output Compare unit.

70    ATtiny24A/44A/84A

                                                                                                             8183F–AVR–06/12
                                                                           ATtiny24A/44A/84A

                 Figure 11-3.          Output Compare Unit, Block Diagram

                                               DATA BUS

                               OCRnx                                       TCNTn

                                               = (8-bit Comparator )

                                                                           OCFnx (Int.Req.)

                 m                             Waveform Generator

                                                                                  OCnx

                 n

                 The OCR0x Registers are double buffered when using any of the Pulse Width Modulation

                 (PWM) modes. For the normal and Clear Timer on Compare (CTC) modes of operation, the dou-

                 ble buffering is disabled. The double buffering synchronizes the update of the OCR0x Compare

                 Registers to either top or bottom of the counting sequence. The synchronization prevents the

                 occurrence of odd-length, non-symmetrical PWM pulses, thereby making the output glitch-free.

                 The OCR0x Register access may seem complex, but this is not case. When the double buffering

                 is enabled, the CPU has access to the OCR0x Buffer Register, and if double buffering is dis-

                 abled the CPU will access the OCR0x directly.

11.5.1  Force Output Compare

                 In non-PWM waveform generation modes, the match output of the comparator can be forced by

                 writing a one to the Force Output Compare (0x) bit. Forcing Compare Match will not set the

                 OCF0x Flag or reload/clear the timer, but the OC0x pin will be updated as if a real Compare

                 Match had occurred (the COM0x[1:0] bits settings define whether the OC0x pin is set, cleared or

                 toggled).

11.5.2  Compare Match Blocking by TCNT0 Write

                 All CPU write operations to the TCNT0 Register will block any Compare Match that occur in the

                 next timer clock cycle, even when the timer is stopped. This feature allows OCR0x to be initial-

                 ized to the same value as TCNT0 without triggering an interrupt when the Timer/Counter clock is

                 enabled.

11.5.3  Using the Output Compare Unit

                 Since writing TCNT0 in any mode of operation will block all Compare Matches for one timer

                 clock cycle, there are risks involved when changing TCNT0 when using the Output Compare

                 Unit, independently of whether the Timer/Counter is running or not. If the value written to TCNT0

                 equals the OCR0x value, the Compare Match will be missed, resulting in incorrect waveform

                 generation. Similarly, do not write the TCNT0 value equal to BOTTOM when the counter is

                 down-counting.

                                                                                                                    71

8183F–AVR–06/12
               The setup of the OC0x should be performed before setting the Data Direction Register for the

               port pin to output. The easiest way of setting the OC0x value is to use the Force Output Com-

               pare (0x) strobe bits in Normal mode. The OC0x Registers keep their values even when

               changing between Waveform Generation modes.

               Be aware that the COM0x[1:0] bits are not double buffered together with the compare value.

               Changing the COM0x[1:0] bits will take effect immediately.

11.6  Compare  Match Output Unit

               The Compare Output mode (COM0x[1:0]) bits have two functions. The Waveform Generator

               uses the COM0x[1:0] bits for defining the Output Compare (OC0x) state at the next Compare

               Match. Also, the COM0x[1:0] bits control the OC0x pin output source. Figure 11-4 on page 72

               shows a simplified schematic of the logic affected by the COM0x[1:0] bit setting. The I/O Regis-

               ters, I/O bits, and I/O pins in the figure are shown in bold. Only the parts of the general I/O Port

               Control Registers (DDR and PORT) that are affected by the COM0x[1:0] bits are shown. When

               referring to the OC0x state, the reference is for the internal OC0x Register, not the OC0x pin. If

               a system reset occur, the OC0x Register is reset to “0”.

               Figure 11-4.  Compare Match Output Unit, Schematic

               COMnx1

               COMnx0             Waveform   D                   Q

               FOCn               Generator

                                                                           1  OCn

                                             OCnx                          0  Pin

                                             D                   Q

                                  DATA BUS   PORT

                                             D                   Q

                                             DDR

               clkI/O

               The general I/O port function is overridden by the Output Compare (OC0x) from the Waveform

               Generator if either of the COM0x[1:0] bits are set. However, the OC0x pin direction (input or out-

               put) is still controlled by the Data Direction Register (DDR) for the port pin. The Data Direction

               Register bit for the OC0x pin (DDR_OC0x) must be set as output before the OC0x value is visi-

               ble on the pin. The port override function is independent of the Waveform Generation mode.

               The design of the Output Compare pin logic allows initialization of the OC0x state before the out-

               put is enabled. Note that some COM0x[1:0] bit settings are reserved for certain modes of

               operation, see “Register Description” on page 79

72    ATtiny24A/44A/84A

                                                                              8183F–AVR–06/12
                                                                                 ATtiny24A/44A/84A

11.6.1  Compare Output Mode and Waveform Generation

                     The Waveform Generator uses the COM0x[1:0] bits differently in Normal, CTC, and PWM

                     modes. For all modes, setting the COM0x[1:0] = 0 tells the Waveform Generator that no action

                     on the OC0x Register is to be performed on the next Compare Match. For compare output

                     actions in the non-PWM modes refer to Table 11-2 on page 79. For fast PWM mode, refer to

                     Table 11-3 on page 79, and for phase correct PWM refer to Table 11-4 on page 80.

                     A change of the COM0x[1:0] bits state will have effect at the first Compare Match after the bits

                     are written. For non-PWM modes, the action can be forced to have immediate effect by using

                     the 0x strobe bits.

11.7    Modes    of  Operation

                     The mode of operation, i.e., the behavior of the Timer/Counter and the Output Compare pins, is

                     defined by the combination of the Waveform Generation mode (WGM0[2:0]) and Compare Out-

                     put mode (COM0x[1:0] ) bits. The Compare Output mode bits do not affect the counting

                     sequence, while the Waveform Generation mode bits do. The COM0x[1:0] bits control whether

                     the PWM output generated should be inverted or not (inverted or non-inverted PWM). For non-

                     PWM modes the COM0x[1:0] bits control whether the output should be set, cleared, or toggled

                     at a Compare Match (See “Modes of Operation” on page 73).

                     For detailed timing information refer to Figure 11-8 on page 77, Figure 11-9 on page 78, Figure

                     11-10 on page 78 and Figure 11-11 on page 78 in “Timer/Counter Timing Diagrams” on page

                     77.

11.7.1  Normal Mode

                     The simplest mode of operation is the Normal mode (WGM0[2:0] = 0). In this mode the counting

                     direction is always up (incrementing), and no counter clear is performed. The counter simply

                     overruns when it passes its maximum 8-bit value (TOP = 0xFF) and then restarts from the bot-

                     tom (0x00). In normal operation the Timer/Counter Overflow Flag (TOV0) will be set in the same

                     timer clock cycle as the TCNT0 becomes zero. The TOV0 Flag in this case behaves like a ninth

                     bit, except that it is only set, not cleared. However, combined with the timer overflow interrupt

                     that automatically clears the TOV0 Flag, the timer resolution can be increased by software.

                     There are no special cases to consider in the Normal mode, a new counter value can be written

                     anytime.

                     The Output Compare Unit can be used to generate interrupts at some given time. Using the Out-

                     put Compare to generate waveforms in Normal mode is not recommended, since this will

                     occupy too much of the CPU time.

11.7.2  Clear Timer on Compare Match (CTC) Mode

                     In Clear Timer on Compare or CTC mode (WGM0[2:0] = 2), the OCR0A Register is used to

                     manipulate the counter resolution. In CTC mode the counter is cleared to zero when the counter

                     value (TCNT0) matches the OCR0A. The OCR0A defines the top value for the counter, hence

                     also its resolution. This mode allows greater control of the Compare Match output frequency. It

                     also simplifies the operation of counting external events.

                     The timing diagram for the CTC mode is shown in Figure 11-5 on page 74. The counter value

                     (TCNT0) increases until a Compare Match occurs between TCNT0 and OCR0A, and then coun-

                     ter (TCNT0) is cleared.

                                                                                                                        73

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                   Figure 11-5.  CTC Mode, Timing Diagram

                                                                                                                                       OCnx Interrupt Flag Set

                   TCNTn

                   OCn                                                                                                                 (COMnx1:0 = 1)

                   (Toggle)

                   Period        1                   2         3  4

                   An interrupt can be generated each time the counter value reaches the TOP value by using the

                   OCF0A Flag. If the interrupt is enabled, the interrupt handler routine can be used for updating

                   the TOP value. However, changing TOP to a value close to BOTTOM when the counter is run-

                   ning with none or a low prescaler value must be done with care since the CTC mode does not

                   have the double buffering feature. If the new value written to OCR0A is lower than the current

                   value of TCNT0, the counter will miss the Compare Match. The counter will then have to count to

                   its maximum value (0xFF) and wrap around starting at 0x00 before the Compare Match can

                   occur.

                   For generating a waveform output in CTC mode, the OC0A output can be set to toggle its logical

                   level on each Compare Match by setting the Compare Output mode bits to toggle mode

                   (COM0A[1:0] = 1). The OC0A value will not be visible on the port pin unless the data direction

                   for the pin is set to output. The waveform generated will have a maximum frequency of fclk_I/O/2

                   when OCR0A is set to zero (0x00). The waveform frequency is defined by the following

                   equation:

                                                     fOCnx  =  -2----⋅---N------⋅---(f--c1--l-k--+-_---I-/O-O----C----R----n---x----)

                   The N variable represents the prescale factor (1, 8, 64, 256, or 1024).

                   As for the Normal mode of operation, the TOV0 Flag is set in the same timer clock cycle that the

                   counter counts from MAX to 0x00.

11.7.3  Fast  PWM  Mode

                   The fast Pulse Width Modulation or fast PWM mode (WGM0[2:0] = 3 or 7) provides a high fre-

                   quency PWM waveform generation option. The fast PWM differs from the other PWM option by

                   its single-slope operation. The counter counts from BOTTOM to TOP then restarts from BOT-

                   TOM. TOP is defined as 0xFF when WGM0[2:0] = 3, and OCR0A when WGM0[2:0] = 7. In non-

                   inverting Compare Output mode, the Output Compare (OC0x) is cleared on the Compare Match

                   between TCNT0 and OCR0x, and set at BOTTOM. In inverting Compare Output mode, the out-

                   put is set on Compare Match and cleared at BOTTOM. Due to the single-slope operation, the

                   operating frequency of the fast PWM mode can be twice as high as the phase correct PWM

                   mode that use dual-slope operation. This high frequency makes the fast PWM mode well suited

                   for power regulation, rectification, and DAC applications. High frequency allows physically small

                   sized external components (coils, capacitors), and therefore reduces total system cost.

                   In fast PWM mode, the counter is incremented until the counter value matches the TOP value.

                   The counter is then cleared at the following timer clock cycle. The timing diagram for the fast

74      ATtiny24A/44A/84A

                                                                                                                                       8183F–AVR–06/12
                                                                                                 ATtiny24A/44A/84A

                 PWM mode is shown in Figure 11-6 on page 75. The TCNT0 value is in the timing diagram

                 shown as a histogram for illustrating the single-slope operation. The diagram includes non-

                 inverted and inverted PWM outputs. The small horizontal line marks on the TCNT0 slopes repre-

                 sent Compare Matches between OCR0x and TCNT0.

                 Figure 11-6.     Fast PWM Mode, Timing Diagram

                                                                                                    OCRnx Interrupt Flag Set

                                                                                                    OCRnx Update and

                                                                                                    TOVn Interrupt Flag Set

                 TCNTn

                 OCn                                                                                (COMnx[1:0] = 2)

                 OCn                                                                                (COMnx[1:0] = 3)

                 Period        1  2  3                  4  5     6                               7

                 The Timer/Counter Overflow Flag (TOV0) is set each time the counter reaches TOP. If the inter-

                 rupt is enabled, the interrupt handler routine can be used for updating the compare value.

                 In fast PWM mode, the compare unit allows generation of PWM waveforms on the OC0x pins.

                 Setting the COM0x[1:0] bits to two will produce a non-inverted PWM and an inverted PWM out-

                 put can be generated by setting the COM0x[1:0] to three: Setting the COM0A[1:0] bits to one

                 allowes the AC0A pin to toggle on Compare Matches if the WGM02 bit is set. This option is not

                 available for the OC0B pin (See Table 11-3 on page 79). The actual OC0x value will only be vis-

                 ible on the port pin if the data direction for the port pin is set as output. The PWM waveform is

                 generated by setting (or clearing) the OC0x Register at the Compare Match between OCR0x

                 and TCNT0, and clearing (or setting) the OC0x Register at the timer clock cycle the counter is

                 cleared (changes from TOP to BOTTOM).

                 The PWM frequency for the output can be calculated by the following equation:

                                        fOCnxPWM           =     N-f--c---l⋅-k--2_---I5-/--O-6-

                 The N variable represents the prescale factor (1, 8, 64, 256, or 1024).

                 The extreme values for the OCR0A Register represents special cases when generating a PWM

                 waveform output in the fast PWM mode. If the OCR0A is set equal to BOTTOM, the output will

                 be a narrow spike for each MAX+1 timer clock cycle. Setting the OCR0A equal to MAX will result

                 in a constantly high or low output (depending on the polarity of the output set by the COM0A[1:0]

                 bits.)

                 A frequency (with 50% duty cycle) waveform output in fast PWM mode can be achieved by set-

                 ting OC0x to toggle its logical level on each Compare Match (COM0x[1:0] = 1). The waveform

                 generated will have a maximum frequency of fclk_I/O/2 when OCR0A is set to zero. This feature is

                                                                                                                              75

8183F–AVR–06/12
                        similar to the OC0A toggle in CTC mode, except the double buffer feature of the Output Com-

                        pare unit is enabled in the fast PWM mode.

11.7.4  Phase  Correct  PWM Mode

                        The phase correct PWM mode (WGM0[2:0] = 1 or 5) provides a high resolution phase correct

                        PWM waveform generation option. The phase correct PWM mode is based on a dual-slope

                        operation. The counter counts repeatedly from BOTTOM to TOP and then from TOP to BOT-

                        TOM. TOP is defined as 0xFF when WGM0[2:0] = 1, and OCR0A when WGM0[2:0] = 5. In non-

                        inverting Compare Output mode, the Output Compare (OC0x) is cleared on the Compare Match

                        between TCNT0 and OCR0x while upcounting, and set on the Compare Match while down-

                        counting. In inverting Output Compare mode, the operation is inverted. The dual-slope operation

                        has lower maximum operation frequency than single slope operation. However, due to the sym-

                        metric feature of the dual-slope PWM modes, these modes are preferred for motor control

                        applications.

                        In phase correct PWM mode the counter is incremented until the counter value matches TOP.

                        When the counter reaches TOP, it changes the count direction. The TCNT0 value will be equal

                        to TOP for one timer clock cycle. The timing diagram for the phase correct PWM mode is shown

                        on Figure 11-7 on page 76. The TCNT0 value is in the timing diagram shown as a histogram for

                        illustrating the dual-slope operation. The diagram includes non-inverted and inverted PWM out-

                        puts. The small horizontal line marks on the TCNT0 slopes represent Compare Matches

                        between OCR0x and TCNT0.

                        Figure 11-7.   Phase Correct PWM Mode, Timing Diagram

                                                                                  OCnx Interrupt Flag Set

                                                                                  OCRnx Update

                                                                                  TOVn Interrupt Flag Set

                        TCNTn

                        OCn                                                       (COMnx[1:0] = 2)

                        OCn                                                       (COMnx[1:0] = 3)

                        Period         1                            2          3

                        The Timer/Counter Overflow Flag (TOV0) is set each time the counter reaches BOTTOM. The

                        Interrupt Flag can be used to generate an interrupt each time the counter reaches the BOTTOM

                        value.

                        In phase correct PWM mode, the compare unit allows generation of PWM waveforms on the

                        OC0x pins. Setting the COM0x[1:0] bits to two will produce a non-inverted PWM. An inverted

76      ATtiny24A/44A/84A

                                                                                  8183F–AVR–06/12
                                                                  ATtiny24A/44A/84A

                 PWM output can be generated by setting the COM0x[1:0] to three: Setting the COM0A0 bits to

                 one allows the OC0A pin to toggle on Compare Matches if the WGM02 bit is set. This option is

                 not available for the OC0B pin (See Table 11-4 on page 80). The actual OC0x value will only be

                 visible on the port pin if the data direction for the port pin is set as output. The PWM waveform is

                 generated by clearing (or setting) the OC0x Register at the Compare Match between OCR0x

                 and TCNT0 when the counter increments, and setting (or clearing) the OC0x Register at Com-

                 pare Match between OCR0x and TCNT0 when the counter decrements. The PWM frequency for

                 the output when using phase correct PWM can be calculated by the following equation:

                                                   fOCnxPCPWM  =  N-f--c---l⋅-k--5_---I1-/-O--0-

                 The N variable represents the prescale factor (1, 8, 64, 256, or 1024).

                 The extreme values for the OCR0A Register represent special cases when generating a PWM

                 waveform output in the phase correct PWM mode. If the OCR0A is set equal to BOTTOM, the

                 output will be continuously low and if set equal to MAX the output will be continuously high for

                 non-inverted PWM mode. For inverted PWM the output will have the opposite logic values.

                 At the very start of period 2 in Figure 11-7 on page 76 OCn has a transition from high to low

                 even though there is no Compare Match. The point of this transition is to guaratee symmetry

                 around BOTTOM. There are two cases that give a transition without Compare Match.

                 •  OCR0A changes its value from MAX, like in Figure 11-7 on page 76. When the OCR0A value

                    is MAX the OCn pin value is the same as the result of a down-counting Compare Match. To

                    ensure symmetry around BOTTOM the OCn value at MAX must correspond to the result of

                    an up-counting Compare Match.

                 •  The timer starts counting from a value higher than the one in OCR0A, and for that reason

                    misses the Compare Match and hence the OCn change that would have happened on the

                    way up.

11.8  Timer/Counter Timing Diagrams

                 The Timer/Counter is a synchronous design and the timer clock (clkT0) is therefore shown as a

                 clock enable signal in the following figures. The figures include information on when Interrupt

                 Flags are set. Figure 11-8 on page 77 contains timing data for basic Timer/Counter operation.

                 The figure shows the count sequence close to the MAX value in all modes other than phase cor-

                 rect PWM mode.

                 Figure 11-8.    Timer/Counter Timing Diagram, no Prescaling

                 clkI/O

                 clkTn

                 (clkI/O/1)

                 TCNTn               MAX - 1       MAX                                            BOTTOM  BOTTOM + 1

                 TOVn

                 Figure 11-9 on page 78 shows the same timing data, but with the prescaler enabled.

                                                                                                                       77

8183F–AVR–06/12
    Figure      11-9.  Timer/Counter Timing Diagram, with Prescaler (fclk_I/O/8)

    clkI/O

    clkTn

    (clkI/O/8)

    TCNTn              MAX - 1                 MAX               BOTTOM           BOTTOM + 1

    TOVn

    Figure 11-10 on page 78 shows the setting of OCF0B in all modes and OCF0A in all modes

    except CTC mode and PWM mode, where OCR0A is TOP.

    Figure 11-10.      Timer/Counter Timing Diagram, Setting of OCF0x, with Prescaler (fclk_I/O/8)

    clkI/O

    clkTn

    (clkI/O/8)

    TCNTn              OCRnx - 1               OCRnx             OCRnx + 1        OCRnx + 2

    OCRnx                                           OCRnx Value

    OCFnx

    Figure 11-11 on page 78 shows the setting of OCF0A and the clearing of        TCNT0 in CTC mode

    and fast PWM mode where OCR0A is TOP.

    Figure 11-11.      Timer/Counter Timing Diagram, Clear Timer on Compare       Match mode, with

                       Prescaler (fclk_I/O/8)

    clkI/O

    clkTn

    (clkI/O/8)

    TCNTn              TOP - 1                 TOP               BOTTOM           BOTTOM + 1

    (CTC)

    OCRnx                                             TOP

    OCFnx

78  ATtiny24A/44A/84A

                                                                                  8183F–AVR–06/12
                                                                                 ATtiny24A/44A/84A

11.9    Register Description

11.9.1  TCCR0A – Timer/Counter Control Register A

                    Bit            7          6               5       4       3  2            1         0

                    0x30 (0x50)    COM0A1     COM0A0          COM0B1  COM0B0  –  –            WGM01  WGM00   TCCR0A

                    Read/Write     R/W        R/W             R/W     R/W     R  R            R/W       R/W

                    Initial Value  0          0               0       0       0  0            0         0

                 •  Bits 7:6 – COM0A[1:0]: Compare Match Output A Mode

                 These bits control the Output Compare pin (OC0A) behavior. If one or both of the COM0A[1:0]

                 bits are set, the OC0A output overrides the normal port functionality of the I/O pin it is connected

                 to. However, note that the Data Direction Register (DDR) bit corresponding to the OC0A pin

                 must be set in order to enable the output driver.

                 When OC0A is connected to the pin, the function of the COM0A[1:0] bits depends on the

                 WGM0[2:0] bit setting. Table 11-2 shows the COM0A[1:0] bit functionality when the WGM0[2:0]

                 bits are set to a normal or CTC mode (non-PWM).

                 Table 11-2.       Compare Output Mode, non-PWM Mode

                    COM0A1         COM0A0          Description

                         0                 0       Normal port operation, OC0A disconnected.

                         0                 1       Toggle OC0A on Compare Match

                         1                 0       Clear OC0A on Compare Match

                         1                 1       Set OC0A on Compare Match

                 Table 11-3 shows COM0A[1:0] bit functionality when WGM0[1:0] bits are set to fast PWM mode.

                 Table 11-3.       Compare Output Mode, Fast PWM Mode(1)

                    COM0A1         COM0A0          Description

                         0                 0       Normal port operation, OC0A disconnected

                         0                 1       WGM02 = 0: Normal Port Operation, OC0A Disconnected

                                                   WGM02 = 1: Toggle OC0A on Compare Match

                         1                 0       Clear OC0A on Compare Match

                                                   Set OC0A at BOTTOM (non-inverting mode)

                         1                 1       Set OC0A on Compare Match

                                                   Clear OC0A at BOTTOM (inverting mode)

                 Note:        1.   A special case occurs when OCR0A equals TOP and COM0A1 is set. In this case, the Com-

                                   pare Match is ignored, but the set or clear is done at BOTTOM. See “Fast PWM Mode” on

                                   page 74 for more details.

                                                                                                                          79

8183F–AVR–06/12
    Table 11-4 shows the COM0A[1:0] bit functionality when the WGM0[2:0] bits are set to phase

    correct PWM mode.

    Table 11-4.   Compare Output Mode, Phase Correct PWM Mode(1)

       COM0A1     COM0A0  Description

           0           0  Normal port operation, OC0A disconnected.

           0           1  WGM02 = 0: Normal Port Operation, OC0A Disconnected.

                          WGM02 = 1: Toggle OC0A on Compare Match.

           1           0  Clear OC0A on Compare Match when up-counting. Set OC0A  on

                          Compare Match when down-counting.

           1           1  Set OC0A on Compare Match when up-counting. Clear OC0A  on

                          Compare Match when down-counting.

    Note:     1.  A special case occurs when OCR0A equals TOP and COM0A1 is set. In this case, the Com-

                  pare Match is ignored, but the set or clear is done at TOP. See “Phase Correct PWM Mode” on

                  page 76 for more details.

    •  Bits 5:4 – COM0B[1:0]: Compare Match Output B Mode

    These bits control the Output Compare pin (OC0B) behavior. If one or both of the COM0B[1:0]

    bits are set, the OC0B output overrides the normal port functionality of the I/O pin it is connected

    to. However, note that the Data Direction Register (DDR) bit corresponding to the OC0B pin

    must be set in order to enable the output driver.

    When OC0B is connected to the pin, the function of the COM0B[1:0] bits depends on the

    WGM0[2:0] bit setting. Table 11-5 shows the COM0B[1:0] bit functionality when the WGM[2:0]

    bits are set to a normal or CTC mode (non-PWM).

    Table 11-5.   Compare Output Mode, non-PWM Mode

       COM0B1     COM0B0  Description

           0           0  Normal port operation, OC0B disconnected.

           0           1  Toggle OC0B on Compare Match

           1           0  Clear OC0B on Compare Match

           1           1  Set OC0B on Compare Match

    Table 11-6 shows COM0B[1:0] bit functionality when WGM0[2:0] bits are set to fast PWM mode.

    Table 11-6.   Compare Output Mode, Fast PWM Mode(1)

       COM0B1     COM0B0  Description

           0           0  Normal port operation, OC0B disconnected.

           0           1  Reserved

           1           0  Clear OC0B on Compare Match, set OC0B at BOTTOM

                          (non-inverting mode)

           1           1  Set OC0B on Compare Match, clear OC0B at BOTTOM

                          (inverting mode)

    Note:     1.  A special case occurs when OCR0B equals TOP and COM0B1 is set. In this case, the Com-

                  pare Match is ignored, but the set or clear is done at BOTTOM. See “Fast PWM Mode” on

                  page 74 for more details.

80  ATtiny24A/44A/84A

                                                                                8183F–AVR–06/12
                                                                               ATtiny24A/44A/84A

                 Table 11-7 shows the COM0B[1:0] bit functionality when the WGM0[2:0] bits are set to phase

                 correct PWM mode.

                 Table 11-7.      Compare Output Mode, Phase Correct PWM Mode(1)

                    COM0B1             COM0B0      Description

                           0             0         Normal port operation, OC0B disconnected.

                           0             1         Reserved

                           1             0         Clear OC0B on Compare Match when up-counting. Set OC0B on

                                                   Compare Match when down-counting.

                           1             1         Set OC0B on Compare Match when up-counting. Clear OC0B on

                                                   Compare Match when down-counting.

                 Note:        1.  A special case occurs when OCR0B equals TOP and COM0B1 is set. In this case, the Com-

                                  pare Match is ignored, but the set or clear is done at TOP. See “Phase Correct PWM Mode” on

                                  page 76 for more details.

                 •  Bits 3:2 – Res: Reserved Bits

                 These bits are reserved in the ATtiny24A/44A and will always read as zero.

                 •  Bits 1:0 – WGM0[1:0]: Waveform Generation Mode

                 Combined with the WGM02 bit found in the TCCR0B Register, these bits control the counting

                 sequence of the counter, the source for maximum (TOP) counter value, and what type of wave-

                 form generation to be used, see Table 11-8. Modes of operation supported by the Timer/Counter

                 unit are: Normal mode (counter), Clear Timer on Compare Match (CTC) mode, and two types of

                 Pulse Width Modulation (PWM) modes (see “Modes of Operation” on page 73).

                 Table 11-8.      Waveform Generation Mode Bit Description

                                                                Timer/Counter                 Update of       TOV Flag

                    Mode          WGM02     WGM01  WGM00        Mode of Operation     TOP     OCRx at         Set on(1)

                        0         0            0             0  Normal                0xFF    Immediate       MAX

                        1         0            0             1  PWM, Phase            0xFF    TOP             BOTTOM

                                                                Correct

                        2         0            1             0  CTC                   OCRA    Immediate       MAX

                        3         0            1             1  Fast PWM              0xFF    BOTTOM          MAX

                        4         1            0             0  Reserved              –       –               –

                        5         1            0             1  PWM, Phase            OCRA    TOP             BOTTOM

                                                                Correct

                        6         1            1             0  Reserved              –       –               –

                        7         1            1             1  Fast PWM              OCRA    BOTTOM          TOP

                 Note:        1.  MAX    = 0xFF

                                  BOTTOM = 0x00

                                                                                                                               81

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11.9.2  TCCR0B  –  Timer/Counter Control Register B

                      Bit                  7        6      5          4            3            2  1     0

                      0x33 (0x53)       FOC0A       FOC0B  –          –            WGM02  CS02     CS01  CS00      TCCR0B

                      Read/Write           W        W      R          R            R/W    R/W      R/W   R/W

                      Initial Value        0        0      0          0            0            0  0     0

                   •  Bit 7 – FOC0A: Force Output Compare A

                   The FOC0A bit is only active when the WGM bits specify a non-PWM mode.

                   However, for ensuring compatibility with future devices, this bit must be set to zero when

                   TCCR0B is written when operating in PWM mode. When writing a logical one to the FOC0A bit,

                   an immediate Compare Match is forced on the Waveform Generation unit. The OC0A output is

                   changed according to its COM0A[1:0] bits setting. Note that the FOC0A bit is implemented as a

                   strobe. Therefore it is the value present in the COM0A[1:0] bits that determines the effect of the

                   forced compare.

                   A FOC0A strobe will not generate any interrupt, nor will it clear the timer in CTC mode using

                   OCR0A as TOP.

                   The FOC0A bit is always read as zero.

                   •  Bit 6 – FOC0B: Force Output Compare B

                   The FOC0B bit is only active when the WGM bits specify a non-PWM mode.

                   However, for ensuring compatibility with future devices, this bit must be set to zero when

                   TCCR0B is written when operating in PWM mode. When writing a logical one to the FOC0B bit,

                   an immediate Compare Match is forced on the Waveform Generation unit. The OC0B output is

                   changed according to its COM0B[1:0] bits setting. Note that the FOC0B bit is implemented as a

                   strobe. Therefore it is the value present in the COM0B[1:0] bits that determines the effect of the

                   forced compare.

                   A FOC0B strobe will not generate any interrupt, nor will it clear the timer in CTC mode using

                   OCR0B as TOP.

                   The FOC0B bit is always read as zero.

                   •  Bits 5:4 – Res: Reserved Bits

                   These bits are reserved bits in the ATtiny24A/44A/84A and will always read as zero.

                   •  Bit 3 – WGM02: Waveform Generation Mode

                   See the description in the “TCCR0A – Timer/Counter Control Register A” on page 79.

                   •  Bits 2:0 – CS0[2:0]: Clock Select

                   The three Clock Select bits select the clock source to be used by the           Timer/Counter.

                   Table 11-9.          Clock Select Bit Description

                      CS02           CS01     CS00     Description

                           0         0         0       No clock source (Timer/Counter stopped)

                           0         0         1       clkI/O/(No prescaling)

                           0         1         0       clkI/O/8 (From prescaler)

                           0         1         1       clkI/O/64 (From prescaler)

82      ATtiny24A/44A/84A

                                                                                                            8183F–AVR–06/12
                                                                                             ATtiny24A/44A/84A

                    Table 11-9.          Clock Select Bit Description  (Continued)

                       CS02           CS01       CS00     Description

                            1         0          0        clkI/O/256 (From prescaler)

                            1         0          1        clkI/O/1024 (From prescaler)

                            1         1          0        External clock source on T0 pin. Clock on falling edge.

                            1         1          1        External clock source on T0 pin. Clock on rising edge.

                    If external pin modes are used for the Timer/Counter0, transitions on the T0 pin will clock the

                    counter even if the pin is configured as an output. This feature allows software control of the

                    counting.

11.9.3  TCNT0    –  Timer/Counter Register

                       Bit                  7          6    5          4                3    2       1             0

                       0x32 (0x52)                                        TCNT0[7:0]                                      TCNT0

                       Read/Write           R/W        R/W  R/W        R/W              R/W  R/W     R/W           R/W

                       Initial Value        0          0    0          0                0    0       0             0

                    The Timer/Counter Register gives direct access, both for read and write operations, to the

                    Timer/Counter unit 8-bit counter. Writing to the TCNT0 Register blocks (removes) the Compare

                    Match on the following timer clock. Modifying the counter (TCNT0) while the counter is running,

                    introduces a risk of missing a Compare Match between TCNT0 and the OCR0x Registers.

11.9.4  OCR0A    –  Output Compare Register A

                       Bit                  7          6    5          4                3    2       1             0

                       0x36 (0x56)                                     OCR0A[7:0]                                         OCR0A

                       Read/Write           R/W        R/W  R/W        R/W              R/W  R/W     R/W           R/W

                       Initial Value        0          0    0          0                0    0       0             0

                    The Output Compare Register A contains an 8-bit value that is continuously compared with the

                    counter value (TCNT0). A match can be used to generate an Output Compare interrupt, or to

                    generate a waveform output on the OC0A pin.

11.9.5  OCR0B    –  Output Compare Register B

                       Bit                  7          6    5          4                3    2       1             0

                       0x3C (0x5C)                                     OCR0B[7:0]                                         OCR0B

                       Read/Write           R/W        R/W  R/W        R/W              R/W  R/W     R/W           R/W

                       Initial Value        0          0    0          0                0    0       0             0

                    The Output Compare Register B contains an 8-bit value that is continuously compared with the

                    counter value (TCNT0). A match can be used to generate an Output Compare interrupt, or to

                    generate a waveform output on the OC0B pin.

11.9.6  TIMSK0 – Timer/Counter 0 Interrupt Mask Register

                       Bit                  7          6    5          4                3    2       1             0

                       0x39 (0x59)          –          –    –          –                –    OCIE0B  OCIE0A        TOIE0  TIMSK0

                       Read/Write           R          R    R          R                R    R/W     R/W           R/W

                       Initial Value        0          0    0          0                0    0       0             0

                    •  Bits 7:3 – Res: Reserved Bits

                    These bits are reserved bits in the ATtiny24A/44A/84A and will always read as zero.

                                                                                                                                 83

8183F–AVR–06/12
                  •  Bit 2 – OCIE0B: Timer/Counter Output Compare Match B Interrupt Enable

                  When the OCIE0B bit is written to one, and the I-bit in the Status Register is set, the

                  Timer/Counter Compare Match B interrupt is enabled. The corresponding interrupt is executed if

                  a Compare Match in Timer/Counter occurs, i.e., when the OCF0B bit is set in the Timer/Counter

                  Interrupt Flag Register – TIFR0.

                  •  Bit 1 – OCIE0A: Timer/Counter0 Output Compare Match A Interrupt Enable

                  When the OCIE0A bit is written to one, and the I-bit in the Status Register is set, the

                  Timer/Counter0 Compare Match A interrupt is enabled. The corresponding interrupt is executed

                  if a Compare Match in Timer/Counter0 occurs, i.e., when the OCF0A bit is set in the

                  Timer/Counter 0 Interrupt Flag Register – TIFR0.

                  •  Bit 0 – TOIE0: Timer/Counter0 Overflow Interrupt Enable

                  When the TOIE0 bit is written to one, and the I-bit in the Status Register is set, the

                  Timer/Counter0 Overflow interrupt is enabled. The corresponding interrupt is executed if an

                  overflow in Timer/Counter0 occurs, i.e., when the TOV0 bit is set in the Timer/Counter 0 Inter-

                  rupt Flag Register – TIFR0.

11.9.7  TIFR0  –  Timer/Counter 0 Interrupt Flag Register

                     Bit            7          6           5  4     3         2      1                 0

                     0x38 (0x58)    –          –           –  –     –         OCF0B  OCF0A       TOV0     TIFR0

                     Read/Write     R          R           R  R     R         R/W    R/W         R/W

                     Initial Value  0          0           0  0     0         0      0                 0

                  •  Bits 7:3 – Res: Reserved Bits

                  These bits are reserved bits in the ATtiny24A/44A/84A and will always read as zero.

                  •  Bit 2 – OCF0B: Output Compare Flag 0 B

                  The OCF0B bit is set when a Compare Match occurs between the Timer/Counter and the data in

                  OCR0B – Output Compare Register0 B. OCF0B is cleared by hardware when executing the cor-

                  responding interrupt handling vector. Alternatively, OCF0B is cleared by writing a logic one to

                  the flag. When the I-bit in SREG, OCIE0B (Timer/Counter Compare B Match Interrupt Enable),

                  and OCF0B are set, the Timer/Counter Compare Match Interrupt is executed.

                  •  Bit 1 – OCF0A: Output Compare Flag 0 A

                  The OCF0A bit is set when a Compare Match occurs between the Timer/Counter0 and the data

                  in OCR0A – Output Compare Register0. OCF0A is cleared by hardware when executing the cor-

                  responding interrupt handling vector. Alternatively, OCF0A is cleared by writing a logic one to

                  the flag. When the I-bit in SREG, OCIE0A (Timer/Counter0 Compare Match Interrupt Enable),

                  and OCF0A are set, the Timer/Counter0 Compare Match Interrupt is executed.

                  •  Bit 0 – TOV0: Timer/Counter0 Overflow Flag

                  The bit TOV0 is set when an overflow occurs in Timer/Counter0. TOV0 is cleared by hardware

                  when executing the corresponding interrupt handling vector. Alternatively, TOV0 is cleared by

                  writing a logic one to the flag. When the SREG I-bit, TOIE0 (Timer/Counter0 Overflow Interrupt

                  Enable), and TOV0 are set, the Timer/Counter0 Overflow interrupt is executed.

                  The setting of this flag is dependent of the WGM0[2:0] bit setting. See Table 11-8 on page 81

                  and “Waveform Generation Mode Bit Description” on page 81.

84      ATtiny24A/44A/84A

                                                                                                          8183F–AVR–06/12
                                                                                                   ATtiny24A/44A/84A

12. 16-bit Timer/Counter1

12.1  Features

                 •  True 16-bit Design (i.e., Allows 16-bit PWM)

                 •  Two independent Output Compare Units

                 •  Double Buffered Output Compare Registers

                 •  One Input Capture Unit

                 •  Input Capture Noise Canceler

                 •  Clear Timer on Compare Match (Auto Reload)

                 •  Glitch-free, Phase Correct Pulse Width Modulator (PWM)

                 •  Variable PWM Period

                 •  Frequency Generator

                 •  External Event Counter

                 •  Four independent interrupt Sources (TOV1, OCF1A, OCF1B,                        and  ICF1)

12.2  Overview

                 The 16-bit Timer/Counter unit allows accurate program execution timing (event management),

                 wave generation, and signal timing measurement.

                 A simplified block diagram of the 16-bit Timer/Counter is shown in Figure 12-1 on page 85. For

                 actual placement of I/O pins, refer to “Pinout of ATtiny24A/44A/84A” on page 2. CPU accessible

                 I/O Registers, including I/O bits and I/O pins, are shown in bold. The device-specific I/O Register

                 and bit locations are listed in the “Register Description” on page 106.

                 Figure 12-1.        16-bit Timer/Counter Block Diagram

                                                        Count                                      TOVn

                                                        Clear                                      (Int.Req.)

                                                        Direction  Control Logic  clkTn                 Clock Select

                                                                                                        Edge                             Tn

                                                                                                        Detector

                                                                   TOP  BOTTOM

                                                                                                        ( From Prescaler  )

                                         Timer/Counter

                                            TCNTn                  =              =0

                                                                                                   OCnA

                                                                                                   (Int.Req.)

                                            =                                                           Waveform             OCnA

                                                                                                        Generation

                                            OCRnA

                                                                        Fixed                      OCnB

                           DATA BUS                                     TOP                        (Int.Req.)

                                                                        Values                          Waveform

                                            =                                                           Generation           OCnB

                                            OCRnB                                                                         ( From Analog

                                                                                                                      Comparator Ouput )

                                                                                  ICFn (Int.Req.)

                                            ICRn                                  Edge                  Noise

                                                                                  Detector              Canceler

                                                                                                                             ICPn

                                            TCCRnA                 TCCRnB

                                                                                                                                             85

8183F–AVR–06/12
                     Most register and bit references in this section are written in general form. A lower case “n”

                     replaces the Timer/Counter number, and a lower case “x” replaces the Output Compare unit

                     channel. However, when using the register or bit defines in a program, the precise form must be

                     used, i.e., TCNT1 for accessing Timer/Counter1 counter value and so on.

12.2.1  Registers

                     The Timer/Counter (TCNT1), Output Compare Registers (OCR1A/B), and Input Capture Regis-

                     ter (ICR1) are all 16-bit registers. Special procedures must be followed when accessing the 16-

                     bit registers. These procedures are described in the section “Accessing 16-bit Registers” on

                     page 103. The Timer/Counter Control Registers (TCCR1A/B) are 8-bit registers and have no

                     CPU access restrictions. Interrupt requests (abbreviated to Int.Req. in the figure) signals are all

                     visible in the Timer Interrupt Flag Register (TIFR). All interrupts are individually masked with the

                     Timer Interrupt Mask Register (TIMSK). TIFR and TIMSK are not shown in the figure.

                     The Timer/Counter can be clocked internally, via the prescaler, or by an external clock source on

                     the T1 pin. The Clock Select logic block controls which clock source and edge the Timer/Counter

                     uses to increment (or decrement) its value. The Timer/Counter is inactive when no clock source

                     is selected. The output from the Clock Select logic is referred to as the timer clock (clkT1).

                     The double buffered Output Compare Registers (OCR1A/B) are compared with the Timer/Coun-

                     ter value at all time. The result of the compare can be used by the Waveform Generator to

                     generate a PWM or variable frequency output on the Output Compare pin (OC1A/B). See “Out-

                     put Compare Units” on page 90. The compare match event will also set the Compare Match

                     Flag (OCF1A/B) which can be used to generate an Output Compare interrupt request.

                     The Input Capture Register can capture the Timer/Counter value at a given external (edge trig-

                     gered) event on either the Input Capture pin (ICP1) or on the Analog Comparator pins (See

                     “Analog Comparator” on page 128). The Input Capture unit includes a digital filtering unit (Noise

                     Canceler) for reducing the chance of capturing noise spikes.

                     The TOP value, or maximum Timer/Counter value, can in some modes of operation be defined

                     by either the OCR1A Register, the ICR1 Register, or by a set of fixed values. When using

                     OCR1A as TOP value in a PWM mode, the OCR1A Register can not be used for generating a

                     PWM output. However, the TOP value will in this case be double buffered allowing the TOP

                     value to be changed in run time. If a fixed TOP value is required, the ICR1 Register can be used

                     as an alternative, freeing the OCR1A to be used as PWM output.

12.2.2  Definitions

                     The following  definitions are used extensively throughout the section:

                     Table 12-1.    Definitions

                     Constant       Description

                     BOTTOM         The counter reaches BOTTOM when it becomes 0x00

                     MAX            The counter reaches its MAXimum when it becomes 0xFF (decimal 255)

                                    The counter reaches the TOP when it becomes equal to the highest value in the count

                     TOP            sequence. The TOP value can be assigned to be the fixed value 0xFF (MAX) or the

                                    value stored in the OCR0A Register. The assignment depends on the mode of operation

86      ATtiny24A/44A/84A

                                                                                                         8183F–AVR–06/12
                                                                                       ATtiny24A/44A/84A

12.2.3  Compatibility

                       The 16-bit Timer/Counter has been updated and improved from previous versions of 16-bit AVR

                       Timer/Counter. This 16-bit Timer/Counter is fully compatible with the earlier version regarding:

                       • All 16-bit Timer/Counter related I/O Register address locations, including Timer Interrupt

                       Registers.

                       • Bit locations inside all 16-bit Timer/Counter Registers, including Timer Interrupt Registers.

                       • Interrupt Vectors.

                       The following control bits have been renamed, but retained the same functionality and register

                       locations:

                       • PWM10 is changed to WGM10.

                       • PWM11 is changed to WGM11.

                       • CTC1 is changed to WGM12.

                       The following bits have been added to the 16-bit Timer/Counter Control Registers:

                       • 1A and 1B are added to TCCR1A.

                       • WGM13 is added to TCCR1B.

                       The 16-bit Timer/Counter has improvements that will affect backward compatibility in some spe-

                       cial cases.

12.3    Timer/Counter Clock Sources

                       The Timer/Counter can be clocked by an internal or an external clock source. The clock source

                       is selected by the Clock Select logic which is controlled by the Clock Select (CS1[2:0]) bits

                       located in the Timer/Counter control Register B (TCCR1B). For details on clock sources and

                       prescaler, see “Timer/Counter Prescaler” on page 113.

12.4    Counter Unit

                       The main part of the 16-bit Timer/Counter is the programmable 16-bit bi-directional             counter unit.

                       Figure 12-2 shows a block diagram of the counter and its surroundings.

                       Figure 12-2.  Counter Unit Block      Diagram

                                     DATA BUS (8-bit)

                                                                                       TOVn

                                                                                       (Int.Req.)

                       TEMP (8-bit)

                                                                                                   Clock Select

                                                             Count                                 Edge

                                                                                                   Detector              Tn

                       TCNTnH (8-bit)        TCNTnL (8-bit)  Clear                     clkTn

                                                                        Control Logic

                                    TCNTn (16-bit Counter)   Direction

                                                                                                   ( From Prescaler )

                                                                        TOP   BOTTOM

                                                                                                                             87

8183F–AVR–06/12
                      Description of internal signals used in Figure 12-2:

                            Count        Increment or decrement TCNT1 by 1.

                            Direction    Select between increment and decrement.

                            Clear        Clear TCNT1 (set all bits to zero).

                            clkT1        Timer/Counter clock.

                            TOP          Signalize that TCNT1 has reached maximum value.

                            BOTTOM       Signalize that TCNT1 has reached minimum value (zero).

                      The 16-bit counter is mapped into two 8-bit I/O memory locations: Counter High (TCNT1H) con-

                      taining the upper eight bits of the counter, and Counter Low (TCNT1L) containing the lower eight

                      bits. The TCNT1H Register can only be indirectly accessed by the CPU. When the CPU does an

                      access to the TCNT1H I/O location, the CPU accesses the high byte temporary register (TEMP).

                      The temporary register is updated with the TCNT1H value when the TCNT1L is read, and

                      TCNT1H is updated with the temporary register value when TCNT1L is written. This allows the

                      CPU to read or write the entire 16-bit counter value within one clock cycle via the 8-bit data bus.

                      It is important to notice that there are special cases of writing to the TCNT1 Register when the

                      counter is counting that will give unpredictable results. The special cases are described in the

                      sections where they are of importance.

                      Depending on the mode of operation used, the counter is cleared, incremented, or decremented

                      at each timer clock (clkT1). The clkT1 can be generated from an external or internal clock source,

                      selected by the Clock Select bits (CS1[2:0]). When no clock source is selected (CS1[2:0] = 0)

                      the timer is stopped. However, the TCNT1 value can be accessed by the CPU, independent of

                      whether clkT1 is present or not. A CPU write overrides (has priority over) all counter clear or

                      count operations.

                      The counting sequence is determined by the setting of the Waveform Generation mode bits

                      (WGM1[3:0]) located in the Timer/Counter Control Registers A and B (TCCR1A and TCCR1B).

                      There are close connections between how the counter behaves (counts) and how waveforms

                      are generated on the Output Compare outputs OC1x. For more details about advanced counting

                      sequences and waveform generation, see “Modes of Operation” on page 94.

                      The Timer/Counter Overflow Flag (TOV1) is set according to the mode of operation selected by

                      the WGM1[3:0] bits. TOV1 can be used for generating a CPU interrupt.

12.5  Input  Capture  Unit

                      The Timer/Counter incorporates an Input Capture unit that can capture external events and give

                      them a time-stamp indicating time of occurrence. The external signal indicating an event, or mul-

                      tiple events, can be applied via the ICP1 pin or alternatively, via the analog-comparator unit. The

                      time-stamps can then be used to calculate frequency, duty-cycle, and other features of the sig-

                      nal applied. Alternatively the time-stamps can be used for creating a log of the events.

                      The Input Capture unit is illustrated by the block diagram shown in Figure 12-3 on page 89. The

                      elements of the block diagram that are not directly a part of the Input Capture unit are gray

                      shaded. The small “n” in register and bit names indicates the Timer/Counter number.

88    ATtiny24A/44A/84A

                                                                                                                8183F–AVR–06/12
                                                                                             ATtiny24A/44A/84A

                          Figure 12-3.    Input Capture Unit Block Diagram

                                                                          DATA BUS  (8-bit)

                                TEMP (8-bit)

                                ICRnH (8-bit)        ICRnL (8-bit)                  TCNTnH (8-bit)     TCNTnL (8-bit)

                                WRITE     ICRn (16-bit Register)                             TCNTn (16-bit Counter)

                                          ACO*                    ACIC*   ICNC               ICES

                                          Analog

                                        Comparator                        Noise              Edge

                                                                          Canceler           Detector                ICFn (Int.Req.)

                          ICPn

                          When a change of the logic level (an event) occurs on the Input Capture pin (ICP1), alternatively

                          on the Analog Comparator output (ACO), and this change confirms to the setting of the edge

                          detector, a capture will be triggered. When a capture is triggered, the 16-bit value of the counter

                          (TCNT1) is written to the Input Capture Register (ICR1). The Input Capture Flag (ICF1) is set at

                          the same system clock as the TCNT1 value is copied into ICR1 Register. If enabled (ICIE1 = 1),

                          the Input Capture Flag generates an Input Capture interrupt. The ICF1 flag is automatically

                          cleared when the interrupt is executed. Alternatively the ICF1 flag can be cleared by software by

                          writing a logical one to its I/O bit location.

                          Reading the 16-bit value in the Input Capture Register (ICR1) is done by first reading the low

                          byte (ICR1L) and then the high byte (ICR1H). When the low byte is read the high byte is copied

                          into the high byte temporary register (TEMP). When the CPU reads the ICR1H I/O location it will

                          access the TEMP Register.

                          The ICR1 Register can only be written when using a Waveform Generation mode that utilizes

                          the ICR1 Register for defining the counter’s TOP value. In these cases the Waveform Genera-

                          tion mode (WGM1[3:0]) bits must be set before the TOP value can be written to the ICR1

                          Register. When writing the ICR1 Register the high byte must be written to the ICR1H I/O location

                          before the low byte is written to ICR1L.

                          For more information on how to access the 16-bit registers refer to “Accessing 16-bit Registers”

                          on page 103.

12.5.1  Input    Capture  Trigger Source

                          The main trigger source for the Input Capture unit is the Input Capture pin (ICP1).

                          Timer/Counter1 can alternatively use the Analog Comparator output as trigger source for the

                          Input Capture unit. The Analog Comparator is selected as trigger source by setting the Analog

                          Comparator Input Capture (ACIC) bit in the Analog Comparator Control and Status Register

                                                                                                                               89

8183F–AVR–06/12
                          (ACSR). Be aware that changing trigger source can trigger a capture. The Input Capture Flag

                          must therefore be cleared after the change.

                          Both the Input Capture pin (ICP1) and the Analog Comparator output (ACO) inputs are sampled

                          using the same technique as for the T1 pin (Figure 13-1 on page 113). The edge detector is also

                          identical. However, when the noise canceler is enabled, additional logic is inserted before the

                          edge detector, which increases the delay by four system clock cycles. Note that the input of the

                          noise canceler and edge detector is always enabled unless the Timer/Counter is set in a Wave-

                          form Generation mode that uses ICR1 to define TOP.

                          An Input Capture can be triggered by software by controlling the port of the ICP1 pin.

12.5.2  Noise   Canceler

                          The noise canceler uses a simple digital filtering technique to improve noise immunity. Consecu-

                          tive samples are monitored in a pipeline four units deep. The signal going to the edge detecter is

                          allowed to change only when all four samples are equal.

                          The noise canceler is enabled by setting the Input Capture Noise Canceler (ICNC1) bit in

                          Timer/Counter Control Register B (TCCR1B). When enabled, the noise canceler introduces an

                          additional delay of four system clock cycles to a change applied to the input and before ICR1 is

                          updated.

                          The noise canceler uses the system clock directly and is therefore not affected by the prescaler.

12.5.3  Using   the  Input Capture Unit

                          The main challenge when using the Input Capture unit is to assign enough processor capacity

                          for handling the incoming events. The time between two events is critical. If the processor has

                          not read the captured value in the ICR1 Register before the next event occurs, the ICR1 will be

                          overwritten with a new value. In this case the result of the capture will be incorrect.

                          When using the Input Capture interrupt, the ICR1 Register should be read as early in the inter-

                          rupt handler routine as possible. Even though the Input Capture interrupt has relatively high

                          priority, the maximum interrupt response time is dependent on the maximum number of clock

                          cycles it takes to handle any of the other interrupt requests.

                          Using the Input Capture unit in any mode of operation when the TOP value (resolution) is

                          actively changed during operation, is not recommended.

                          Measurement of an external signal’s duty cycle requires that the trigger edge is changed after

                          each capture. Changing the edge sensing must be done as early as possible after the ICR1

                          Register has been read. After a change of the edge, the Input Capture Flag (ICF1) must be

                          cleared by software (writing a logical one to the I/O bit location). For measuring frequency only,

                          the clearing of the ICF1 flag is not required (if an interrupt handler is used).

12.6    Output  Compare Units

                          The 16-bit comparator continuously compares TCNT1 with the Output Compare Register

                          (OCR1x). If TCNT equals OCR1x the comparator signals a match. A match will set the Output

                          Compare Flag (OCF1x) at the next timer clock cycle. If enabled (OCIE1x = 1), the Output Com-

                          pare Flag generates an Output Compare interrupt. The OCF1x flag is automatically cleared

                          when the interrupt is executed. Alternatively the OCF1x flag can be cleared by software by writ-

                          ing a logical one to its I/O bit location. The Waveform Generator uses the match signal to

                          generate an output according to operating mode set by the Waveform Generation mode

                          (WGM1[3:0]) bits and Compare Output mode (COM1x[1:0]) bits. The TOP and BOTTOM signals

90      ATtiny24A/44A/84A

                                                                                                                   8183F–AVR–06/12
                                                                                          ATtiny24A/44A/84A

                 are used by the Waveform Generator for handling the special cases of the extreme values in

                 some modes of operation (“Modes of Operation” on page 94).

                 A special feature of Output Compare unit A allows it to define the Timer/Counter TOP value (i.e.,

                 counter resolution). In addition to the counter resolution, the TOP value defines the period time

                 for waveforms generated by the Waveform Generator.

                 Figure 12-4 on page 91 shows a block diagram of the Output Compare unit. The small “n” in the

                 register and bit names indicates the device number (n = 1 for Timer/Counter 1), and the “x” indi-

                 cates Output Compare unit (A/B). The elements of the block diagram that are not directly a part

                 of the Output Compare unit are gray shaded.

                 Figure 12-4.      Output Compare Unit, Block Diagram

                                                              DATA BUS                    (8-bit)

                                           TEMP  (8-bit)

                                   OCRnxH  Buf. (8-bit)   OCRnxL            Buf. (8-bit)           TCNTnH  (8-bit)     TCNTnL         (8-bit)

                                   OCRnx         Buffer (16-bit Register)                                  TCNTn    (16-bit Counter)

                                   OCRnxH       (8-bit)   OCRnxL            (8-bit)

                                           OCRnx         (16-bit Register)

                                                                            = (16-bit Comparator )

                                                                                                    OCFnx  (Int.Req.)

                                           TOP                              Waveform Generator

                                                                                                                                               OCnx

                                   BOTTOM

                                                                            WGMn[3:0]     COMnx[1:0]

                 The OCR1x Register is double buffered when using any of the twelve Pulse Width Modulation

                 (PWM) modes. For the Normal and Clear Timer on Compare (CTC) modes of operation, the

                 double buffering is disabled. The double buffering synchronizes the update of the OCR1x Com-

                 pare Register to either TOP or BOTTOM of the counting sequence. The synchronization

                 prevents the occurrence of odd-length, non-symmetrical PWM pulses, thereby making the out-

                 put glitch-free.

                 The OCR1x Register access may seem complex, but this is not case. When the double buffering

                 is enabled, the CPU has access to the OCR1x Buffer Register, and if double buffering is dis-

                 abled the CPU will access the OCR1x directly. The content of the OCR1x (Buffer or Compare)

                 Register is only changed by a write operation (the Timer/Counter does not update this register

                 automatically as the TCNT1 and ICR1 Register). Therefore OCR1x is not read via the high byte

                 temporary register (TEMP). However, it is a good practice to read the low byte first as when

                 accessing other 16-bit registers. Writing the OCR1x Registers must be done via the TEMP Reg-

                 ister since the compare of all 16 bits is done continuously. The high byte (OCR1xH) has to be

                 written first. When the high byte I/O location is written by the CPU, the TEMP Register will be

                                                                                                                                                     91

8183F–AVR–06/12
                    updated by the value written. Then when the low byte (OCR1xL) is written to the lower eight bits,

                    the high byte will be copied into the upper 8-bits of either the OCR1x buffer or OCR1x Compare

                    Register in the same system clock cycle.

                    For more information of how to access the 16-bit registers refer to “Accessing 16-bit Registers”

                    on page 103.

12.6.1  Force Output Compare

                    In non-PWM Waveform Generation modes, the match output of the comparator can be forced by

                    writing a one to the Force Output Compare (1x) bit. Forcing compare match will not set the

                    OCF1x flag or reload/clear the timer, but the OC1x pin will be updated as if a real compare

                    match had occurred (the COM1[1:0] bits settings define whether the OC1x pin is set, cleared or

                    toggled).

12.6.2  Compare Match Blocking by TCNT1 Write

                    All CPU writes to the TCNT1 Register will block any compare match that occurs in the next timer

                    clock cycle, even when the timer is stopped. This feature allows OCR1x to be initialized to the

                    same value as TCNT1 without triggering an interrupt when the Timer/Counter clock is enabled.

12.6.3  Using  the  Output Compare Unit

                    Since writing TCNT1 in any mode of operation will block all compare matches for one timer clock

                    cycle, there are risks involved when changing TCNT1 when using any of the Output Compare

                    channels, independent of whether the Timer/Counter is running or not. If the value written to

                    TCNT1 equals the OCR1x value, the compare match will be missed, resulting in incorrect wave-

                    form generation. Do not write the TCNT1 equal to TOP in PWM modes with variable TOP

                    values. The compare match for the TOP will be ignored and the counter will continue to 0xFFFF.

                    Similarly, do not write the TCNT1 value equal to BOTTOM when the counter is downcounting.

                    The setup of the OC1x should be performed before setting the Data Direction Register for the

                    port pin to output. The easiest way of setting the OC1x value is to use the Force Output Com-

                    pare (1x) strobe bits in Normal mode. The OC1x Register keeps its value even when changing

                    between Waveform Generation modes.

                    Be aware that the COM1x[1:0] bits are not double buffered together with the compare value.

                    Changing the COM1x[1:0] bits will take effect immediately.

12.7    Compare Match Output Unit

                    The Compare Output Mode (COM1x[1:0]) bits have two functions. The Waveform Generator

                    uses the COM1x[1:0] bits for defining the Output Compare (OC1x) state at the next compare

                    match. Secondly the COM1x[1:0] bits control the OC1x pin output source. Figure 12-5 on page

                    93 shows a simplified schematic of the logic affected by the COM1x[1:0] bit setting. The I/O Reg-

                    isters, I/O bits, and I/O pins in the figure are shown in bold. Only the parts of the general I/O port

                    control registers (DDR and PORT) that are affected by the COM1x[1:0] bits are shown. When

                    referring to the OC1x state, the reference is for the internal OC1x Register, not the OC1x pin. If

                    a system reset occur, the OC1x Register is reset to “0”.

92      ATtiny24A/44A/84A

                                                                                8183F–AVR–06/12
                                                                                ATtiny24A/44A/84A

                 Figure 12-5.  Compare Match Output Unit, Schematic (non-PWM Mode)

                 COMnx1

                 COMnx0               Waveform            D  Q

                 FOCnx                Generator

                                                                                1   OCnx

                                                          OCnx                  0   Pin

                                                          D  Q

                                          DATA BUS        PORT

                                                          D  Q

                                                          DDR

                 clkI/O

                 The general I/O port function is overridden by the Output Compare (OC1x) from the Waveform

                 Generator if either of the COM1x[1:0] bits are set. However, the OC1x pin direction (input or out-

                 put) is still controlled by the Data Direction Register (DDR) for the port pin. The Data Direction

                 Register bit for the OC1x pin (DDR_OC1x) must be set as output before the OC1x value is visi-

                 ble on the pin. The port override function is generally independent of the Waveform Generation

                 mode, but there are some exceptions. See Table 12-2 on page 107, Table 12-3 on page 107

                 and Table 12-4 on page 107 for details.

                 The design of the Output Compare pin logic allows initialization of the OC1x state before the out-

                 put is enabled. Note that some COM1x[1:0] bit settings are reserved for certain modes of

                 operation. See “Register Description” on page 106

                 The COM1x[1:0] bits have no effect on the Input Capture unit.

12.7.1  Compare  Output Mode and Waveform Generation

                 The Waveform Generator uses the COM1x[1:0] bits differently in normal, CTC, and PWM

                 modes. For all modes, setting the COM1x[1:0] = 0 tells the Waveform Generator that no action

                 on the OC1x Register is to be performed on the next compare match. For compare output

                 actions in the non-PWM modes refer to Table 12-2 on page 107. For fast PWM mode refer to

                 Table 12-3 on page 107, and for phase correct and phase and frequency correct PWM refer to

                 Table 12-4 on page 107.

                 A change of the COM1x[1:0] bits state will have effect at the first compare match after the bits

                 are written. For non-PWM modes, the action can be forced to have immediate effect by using

                 the 1x strobe bits.

                                                                                                                     93

8183F–AVR–06/12
12.8    Modes  of  Operation

                      The mode of operation, i.e., the behavior of the Timer/Counter and the Output Compare pins, is

                      defined by the combination of the Waveform Generation mode (WGM1[3:0]) and Compare Out-

                      put mode (COM1x[1:0]) bits. The Compare Output mode bits do not affect the counting

                      sequence, while the Waveform Generation mode bits do. The COM1x[1:0] bits control whether

                      the PWM output generated should be inverted or not (inverted or non-inverted PWM). For non-

                      PWM modes the COM1x[1:0] bits control whether the output should be set, cleared or toggle at

                      a compare match (“Compare Match Output Unit” on page 92)

                      For detailed timing information refer to “Timer/Counter Timing Diagrams” on page 101.

12.8.1  Normal Mode

                      The simplest mode of operation is the Normal mode (WGM1[3:0] = 0). In this mode the counting

                      direction is always up (incrementing), and no counter clear is performed. The counter simply

                      overruns when it passes its maximum 16-bit value (MAX = 0xFFFF) and then restarts from the

                      BOTTOM (0x0000). In normal operation the Timer/Counter Overflow Flag (TOV1) will be set in

                      the same timer clock cycle as the TCNT1 becomes zero. The TOV1 flag in this case behaves

                      like a 17th bit, except that it is only set, not cleared. However, combined with the timer overflow

                      interrupt that automatically clears the TOV1 flag, the timer resolution can be increased by soft-

                      ware. There are no special cases to consider in the Normal mode, a new counter value can be

                      written anytime.

                      The Input Capture unit is easy to use in Normal mode. However, observe that the maximum

                      interval between the external events must not exceed the resolution of the counter. If the interval

                      between events are too long, the timer overflow interrupt or the prescaler must be used to

                      extend the resolution for the capture unit.

                      The Output Compare units can be used to generate interrupts at some given time. Using the

                      Output Compare to generate waveforms in Normal mode is not recommended, since this will

                      occupy too much of the CPU time.

12.8.2  Clear  Timer  on Compare Match (CTC) Mode

                      In Clear Timer on Compare or CTC mode (WGM1[3:0] = 4 or 12), the OCR1A or ICR1 Register

                      are used to manipulate the counter resolution. In CTC mode the counter is cleared to zero when

                      the counter value (TCNT1) matches either the OCR1A (WGM1[3:0] = 4) or the ICR1

                      (WGM1[3:0] = 12). The OCR1A or ICR1 define the top value for the counter, hence also its res-

                      olution. This mode allows greater control of the compare match output frequency. It also

                      simplifies the operation of counting external events.

                      The timing diagram for the CTC mode is shown in Figure 12-6 on page 95. The counter value

                      (TCNT1) increases until a compare match occurs with either OCR1A or ICR1, and then counter

                      (TCNT1) is cleared.

94      ATtiny24A/44A/84A

                                                                                8183F–AVR–06/12
                                                                    ATtiny24A/44A/84A

                      Figure 12-6.  CTC Mode, Timing Diagram

                                                                                                                                       OCnA Interrupt Flag Set

                                                                                                                                       or ICFn Interrupt Flag Set

                                                                                                                                       (Interrupt on TOP)

                      TCNTn

                      OCnA                                                                                                             (COMnA[1:0] = 1)

                      (Toggle)

                      Period        1          2              3  4

                      An interrupt can be generated at each time the counter value reaches the TOP value by either

                      using the OCF1A or ICF1 flag according to the register used to define the TOP value. If the inter-

                      rupt is enabled, the interrupt handler routine can be used for updating the TOP value. However,

                      changing the TOP to a value close to BOTTOM when the counter is running with none or a low

                      prescaler value must be done with care since the CTC mode does not have the double buffering

                      feature. If the new value written to OCR1A or ICR1 is lower than the current value of TCNT1, the

                      counter will miss the compare match. The counter will then have to count to its maximum value

                      (0xFFFF) and wrap around starting at 0x0000 before the compare match can occur. In many

                      cases this feature is not desirable. An alternative will then be to use the fast PWM mode using

                      OCR1A for defining TOP (WGM1[3:0] = 15) since the OCR1A then will be double buffered.

                      For generating a waveform output in CTC mode, the OC1A output can be set to toggle its logical

                      level on each compare match by setting the Compare Output mode bits to toggle mode

                      (COM1A[1:0] = 1). The OC1A value will not be visible on the port pin unless the data direction

                      for the pin is set to output (DDR_OC1A = 1). The waveform generated will have a maximum fre-

                      quency of fclk_I/O/2 when OCR1A is set to zero (0x0000). The waveform frequency is defined by

                      the following equation:

                                               fOCnA      =  -2----⋅---N------⋅---(-f--1c--l-k-+--_--I-O-/-O---C----R-----n---A----)-

                      The N variable represents the prescaler factor (1, 8, 64, 256, or 1024).

                      As for the Normal mode of operation, the TOV1 flag is set in the same timer clock cycle that the

                      counter counts from MAX to 0x0000.

12.8.3  Fast     PWM  Mode

                      The fast Pulse Width Modulation or fast PWM mode (WGM1[3:0] = 5, 6, 7, 14, or 15) provides a

                      high frequency PWM waveform generation option. The fast PWM differs from the other PWM

                      options by its single-slope operation. The counter counts from BOTTOM to TOP then restarts

                      from BOTTOM. In non-inverting Compare Output mode, the Output Compare (OC1x) is cleared

                      on the compare match between TCNT1 and OCR1x, and set at BOTTOM. In inverting Compare

                      Output mode output is set on compare match and cleared at BOTTOM. Due to the single-slope

                      operation, the operating frequency of the fast PWM mode can be twice as high as the phase cor-

                      rect and phase and frequency correct PWM modes that use dual-slope operation. This high

                      frequency makes the fast PWM mode well suited for power regulation, rectification, and DAC

                                                                                                                                                                   95

8183F–AVR–06/12
    applications. High frequency allows physically small sized external components (coils, capaci-

    tors), hence reduces total system cost.

    The PWM resolution for fast PWM can be fixed to 8-, 9-, or 10-bit, or defined by either ICR1 or

    OCR1A. The minimum resolution allowed is 2-bit (ICR1 or OCR1A set to 0x0003), and the max-

    imum resolution is 16-bit (ICR1 or OCR1A set to MAX). The PWM resolution in bits can be

    calculated by using the following equation:

                                     RFPWM       =  -l-o---g----(-l-o-T--g-O---(--P-2----)+-----1----)

    In fast PWM mode the counter is incremented until the counter value matches either one of the

    fixed values 0x00FF, 0x01FF, or 0x03FF (WGM1[3:0] = 5, 6, or 7), the value in ICR1

    (WGM1[3:0] = 14), or the value in OCR1A (WGM1[3:0] = 15). The counter is then cleared at the

    following timer clock cycle. The timing diagram for the fast PWM mode is shown in Figure 12-7

    on page 96. The figure shows fast PWM mode when OCR1A or ICR1 is used to define TOP.

    The TCNT1 value is in the timing diagram shown as a histogram for illustrating the single-slope

    operation. The diagram includes non-inverted and inverted PWM outputs. The small horizontal

    line marks on the TCNT1 slopes represent compare matches between OCR1x and TCNT1. The

    OC1x interrupt flag will be set when a compare match occurs.

    Figure 12-7.  Fast PWM Mode, Timing Diagram

                                                                                                           OCRnx/TOPUpdate and

                                                                                                           TOVn Interrupt Flag Set and

                                                                                                           OCnA Interrupt Flag Set

                                                                                                           or ICFn Interrupt Flag Set

                                                                                                           (Interrupt on TOP)

    TCNTn

    OCnx                                                                                                   (COMnx[1:0] = 2)

    OCnx                                                                                                   (COMnx[1:0] = 3)

    Period        1    2          3          4      5  6  7                                             8

    The Timer/Counter Overflow Flag (TOV1) is set each time the counter reaches TOP. In addition

    the OC1A or ICF1 flag is set at the same timer clock cycle as TOV1 is set when either OCR1A or

    ICR1 is used for defining the TOP value. If one of the interrupts are enabled, the interrupt han-

    dler routine can be used for updating the TOP and compare values.

    When changing the TOP value the program must ensure that the new TOP value is higher or

    equal to the value of all of the Compare Registers. If the TOP value is lower than any of the

    Compare Registers, a compare match will never occur between the TCNT1 and the OCR1x.

    Note that when using fixed TOP values the unused bits are masked to zero when any of the

    OCR1x Registers are written.

    The procedure for updating ICR1 differs from updating OCR1A when used for defining the TOP

    value. The ICR1 Register is not double buffered. This means that if ICR1 is changed to a low

    value when the counter is running with none or a low prescaler value, there is a risk that the new

96  ATtiny24A/44A/84A

                                                                                                           8183F–AVR–06/12
                                                                             ATtiny24A/44A/84A

                          ICR1 value written is lower than the current value of TCNT1. The result will then be that the

                          counter will miss the compare match at the TOP value. The counter will then have to count to the

                          MAX value (0xFFFF) and wrap around starting at 0x0000 before the compare match can occur.

                          The OCR1A Register however, is double buffered. This feature allows the OCR1A I/O location

                          to be written anytime. When the OCR1A I/O location is written the value written will be put into

                          the OCR1A Buffer Register. The OCR1A Compare Register will then be updated with the value

                          in the Buffer Register at the next timer clock cycle the TCNT1 matches TOP. The update is done

                          at the same timer clock cycle as the TCNT1 is cleared and the TOV1 flag is set.

                          Using the ICR1 Register for defining TOP works well when using fixed TOP values. By using

                          ICR1, the OCR1A Register is free to be used for generating a PWM output on OC1A. However,

                          if the base PWM frequency is actively changed (by changing the TOP value), using the OCR1A

                          as TOP is clearly a better choice due to its double buffer feature.

                          In fast PWM mode, the compare units allow generation of PWM waveforms on the OC1x pins.

                          Setting the COM1x[1:0] bits to two will produce a non-inverted PWM and an inverted PWM out-

                          put can be generated by setting the COM1x[1:0] to three (see Table 12-3 on page 107). The

                          actual OC1x value will only be visible on the port pin if the data direction for the port pin is set as

                          output (DDR_OC1x). The PWM waveform is generated by setting (or clearing) the OC1x Regis-

                          ter at the compare match between OCR1x and TCNT1, and clearing (or setting) the OC1x

                          Register at the timer clock cycle the counter is cleared (changes from TOP to BOTTOM).

                          The PWM frequency for the output can be calculated by the following equation:

                                             fOCnxPWM                    =  N------⋅---(-f-1-c--l-k-+-_---I-T/--O--O-----P----)

                          The N variable represents the prescaler divider (1, 8, 64, 256, or 1024).

                          The extreme values for the OCR1x Register represents special cases when generating a PWM

                          waveform output in the fast PWM mode. If the OCR1x is set equal to BOTTOM (0x0000) the out-

                          put will be a narrow spike for each TOP+1 timer clock cycle. Setting the OCR1x equal to TOP

                          will result in a constant high or low output (depending on the polarity of the output set by the

                          COM1x[1:0] bits.)

                          A frequency (with 50% duty cycle) waveform output in fast PWM mode can be achieved by set-

                          ting OC1A to toggle its logical level on each compare match (COM1A[1:0] = 1). The waveform

                          generated will have a maximum frequency of fclk_I/O/2 when OCR1A is set to zero (0x0000). This

                          feature is similar to the OC1A toggle in CTC mode, except the double buffer feature of the Out-

                          put Compare unit is enabled in the fast PWM mode.

12.8.4  Phase    Correct  PWM Mode

                          The phase correct Pulse Width Modulation or phase correct PWM mode (WGM1[3:0] = 1, 2, 3,

                          10, or 11) provides a high resolution phase correct PWM waveform generation option. The

                          phase correct PWM mode is, like the phase and frequency correct PWM mode, based on a dual-

                          slope operation. The counter counts repeatedly from BOTTOM (0x0000) to TOP and then from

                          TOP to BOTTOM. In non-inverting Compare Output mode, the Output Compare (OC1x) is

                          cleared on the compare match between TCNT1 and OCR1x while upcounting, and set on the

                          compare match while downcounting. In inverting Output Compare mode, the operation is

                          inverted. The dual-slope operation has lower maximum operation frequency than single slope

                          operation. However, due to the symmetric feature of the dual-slope PWM modes, these modes

                          are preferred for motor control applications.

                                                                                                                                   97

8183F–AVR–06/12
    The PWM resolution for the phase correct PWM mode can be fixed to 8-, 9-, or 10-bit, or defined

    by either ICR1 or OCR1A. The minimum resolution allowed is 2-bit (ICR1 or OCR1A set to

    0x0003), and the maximum resolution is 16-bit (ICR1 or OCR1A set to MAX). The PWM resolu-

    tion in bits can be calculated by using the following equation:

                                      RPCPWM  =  l--o---g----(-l-o-T--g-O---(--P-2---)-+-----1----)

    In phase correct PWM mode the counter is incremented until the counter value matches either

    one of the fixed values 0x00FF, 0x01FF, or 0x03FF (WGM1[3:0] = 1, 2, or 3), the value in ICR1

    (WGM1[3:0] = 10), or the value in OCR1A (WGM1[3:0] = 11). The counter has then reached the

    TOP and changes the count direction. The TCNT1 value will be equal to TOP for one timer clock

    cycle. The timing diagram for the phase correct PWM mode is shown on Figure 12-8 on page

    98. The figure shows phase correct PWM mode when OCR1A or ICR1 is used to define TOP.

    The TCNT1 value is in the timing diagram shown as a histogram for illustrating the dual-slope

    operation. The diagram includes non-inverted and inverted PWM outputs. The small horizontal

    line marks on the TCNT1 slopes represent compare matches between OCR1x and TCNT1. The

    OC1x interrupt flag will be set when a compare match occurs.

    Figure 12-8.  Phase Correct PWM Mode, Timing Diagram

                                                                                                        OCRnx/TOPUpdate and

                                                                                                        OCnA Interrupt Flag Set

                                                                                                        or ICFn Interrupt Flag Set

                                                                                                        (Interrupt on TOP)

                                                                                                        TOVn Interrupt Flag Set

                                                                                                        (Interrupt on Bottom)

    TCNTn

    OCnx                                                                                                (COMnx[1:0] = 2)

    OCnx                                                                                                (COMnx[1:0] = 3)

    Period             1              2          3                                                   4

    The Timer/Counter Overflow Flag (TOV1) is set each time the counter reaches BOTTOM. When

    either OCR1A or ICR1 is used for defining the TOP value, the OC1A or ICF1 flag is set accord-

    ingly at the same timer clock cycle as the OCR1x Registers are updated with the double buffer

    value (at TOP). The interrupt flags can be used to generate an interrupt each time the counter

    reaches the TOP or BOTTOM value.

    When changing the TOP value the program must ensure that the new TOP value is higher or

    equal to the value of all of the Compare Registers. If the TOP value is lower than any of the

    Compare Registers, a compare match will never occur between the TCNT1 and the OCR1x.

    Note that when using fixed TOP values, the unused bits are masked to zero when any of the

    OCR1x Registers are written. As the third period shown in Figure 12-8 on page 98 illustrates,

    changing the TOP actively while the Timer/Counter is running in the phase correct mode can

98  ATtiny24A/44A/84A

                                                                                                        8183F–AVR–06/12
                                                                                ATtiny24A/44A/84A

                      result in an unsymmetrical output. The reason for this can be found in the time of update of the

                      OCR1x Register. Since the OCR1x update occurs at TOP, the PWM period starts and ends at

                      TOP. This implies that the length of the falling slope is determined by the previous TOP value,

                      while the length of the rising slope is determined by the new TOP value. When these two values

                      differ the two slopes of the period will differ in length. The difference in length gives the unsym-

                      metrical result on the output.

                      It is recommended to use the phase and frequency correct mode instead of the phase correct

                      mode when changing the TOP value while the Timer/Counter is running. When using a static

                      TOP value there are practically no differences between the two modes of operation.

                      In phase correct PWM mode, the compare units allow generation of PWM waveforms on the

                      OC1x pins. Setting the COM1x[1:0] bits to two will produce a non-inverted PWM and an inverted

                      PWM output can be generated by setting the COM1x[1:0] to three (See Table 12-4 on page

                      107). The actual OC1x value will only be visible on the port pin if the data direction for the port

                      pin is set as output (DDR_OC1x). The PWM waveform is generated by setting (or clearing) the

                      OC1x Register at the compare match between OCR1x and TCNT1 when the counter incre-

                      ments, and clearing (or setting) the OC1x Register at compare match between OCR1x and

                      TCNT1 when the counter decrements. The PWM frequency for the output when using phase

                      correct PWM can be calculated by the following equation:

                                                      fOCnxPCPWM  =  2-----⋅-f--cN---l-k--⋅_---IT-/-O--O----P--

                      The N variable represents the prescaler divider (1, 8, 64, 256, or 1024).

                      The extreme values for the OCR1x Register represent special cases when generating a PWM

                      waveform output in the phase correct PWM mode. If the OCR1x is set equal to BOTTOM the

                      output will be continuously low and if set equal to TOP the output will be continuously high for

                      non-inverted PWM mode. For inverted PWM the output will have the opposite logic values.

12.8.5  Phase    and  Frequency Correct PWM Mode

                      The phase and frequency correct Pulse Width Modulation, or phase and frequency correct PWM

                      mode (WGM1[3:0] = 8 or 9) provides a high resolution phase and frequency correct PWM wave-

                      form generation option. The phase and frequency correct PWM mode is, like the phase correct

                      PWM mode, based on a dual-slope operation. The counter counts repeatedly from BOTTOM

                      (0x0000) to TOP and then from TOP to BOTTOM. In non-inverting Compare Output mode, the

                      Output Compare (OC1x) is cleared on the compare match between TCNT1 and OCR1x while

                      upcounting, and set on the compare match while downcounting. In inverting Compare Output

                      mode, the operation is inverted. The dual-slope operation gives a lower maximum operation fre-

                      quency compared to the single-slope operation. However, due to the symmetric feature of the

                      dual-slope PWM modes, these modes are preferred for motor control applications.

                      The main difference between the phase correct, and the phase and frequency correct PWM

                      mode is the time the OCR1x Register is updated by the OCR1x Buffer Register, (see Figure 12-

                      8 on page 98 and Figure 12-9 on page 100).

                      The PWM resolution for the phase and frequency correct PWM mode can be defined by either

                      ICR1 or OCR1A. The minimum resolution allowed is 2-bit (ICR1 or OCR1A set to 0x0003), and

                                                                                                                            99

8183F–AVR–06/12
     the maximum resolution is 16-bit (ICR1 or OCR1A set to MAX). The PWM resolution in bits can

     be calculated using the following equation:

                                       RPFCPWM    =  -l-o---g----(-l-o-T--g-O---(--P-2---)-+-----1----)

     In phase and frequency correct PWM mode the counter is incremented until the counter value

     matches either the value in ICR1 (WGM1[3:0] = 8), or the value in OCR1A (WGM1[3:0] = 9). The

     counter has then reached the TOP and changes the count direction. The TCNT1 value will be

     equal to TOP for one timer clock cycle. The timing diagram for the phase correct and frequency

     correct PWM mode is shown on Figure 12-9 on page 100. The figure shows phase and fre-

     quency correct PWM mode when OCR1A or ICR1 is used to define TOP. The TCNT1 value is in

     the timing diagram shown as a histogram for illustrating the dual-slope operation. The diagram

     includes non-inverted and inverted PWM outputs. The small horizontal line marks on the TCNT1

     slopes represent compare matches between OCR1x and TCNT1. The OC1x interrupt flag will be

     set when a compare match occurs.

     Figure 12-9.  Phase and Frequency Correct PWM Mode, Timing Diagram

                                                                                                            OCnA Interrupt Flag Set

                                                                                                            or ICFn Interrupt Flag Set

                                                                                                            (Interrupt on TOP)

                                                                                                            OCRnx/ TOP Updat eand

                                                                                                            TOVn Interrupt Flag Set

                                                                                                            (Interrupt on Bottom)

     TCNTn

     OCnx                                                                                                   (COMnx[1:0] = 2)

     OCnx                                                                                                   (COMnx[1:0] = 3)

     Period             1              2             3                                                   4

     The Timer/Counter Overflow Flag (TOV1) is set at the same timer clock cycle as the OCR1x

     Registers are updated with the double buffer value (at BOTTOM). When either OCR1A or ICR1

     is used for defining the TOP value, the OC1A or ICF1 flag set when TCNT1 has reached TOP.

     The interrupt flags can then be used to generate an interrupt each time the counter reaches the

     TOP or BOTTOM value.

     When changing the TOP value the program must ensure that the new TOP value is higher or

     equal to the value of all of the Compare Registers. If the TOP value is lower than any of the

     Compare Registers, a compare match will never occur between the TCNT1 and the OCR1x.

     As Figure 12-9 on page 100 shows the output generated is, in contrast to the phase correct

     mode, symmetrical in all periods. Since the OCR1x Registers are updated at BOTTOM, the

     length of the rising and the falling slopes will always be equal. This gives symmetrical output

     pulses and is therefore frequency correct.

100  ATtiny24A/44A/84A

                                                                                                            8183F–AVR–06/12
                                                                                   ATtiny24A/44A/84A

                 Using the ICR1 Register for defining TOP works well when using fixed TOP values. By using

                 ICR1, the OCR1A Register is free to be used for generating a PWM output on OC1A. However,

                 if the base PWM frequency is actively changed by changing the TOP value, using the OCR1A as

                 TOP is clearly a better choice due to its double buffer feature.

                 In phase and frequency correct PWM mode, the compare units allow generation of PWM wave-

                 forms on the OC1x pins. Setting the COM1x[1:0] bits to two will produce a non-inverted PWM

                 and an inverted PWM output can be generated by setting the COM1x[1:0] to three (See Table

                 12-4 on page 107). The actual OC1x value will only be visible on the port pin if the data direction

                 for the port pin is set as output (DDR_OC1x). The PWM waveform is generated by setting (or

                 clearing) the OC1x Register at the compare match between OCR1x and TCNT1 when the coun-

                 ter increments, and clearing (or setting) the OC1x Register at compare match between OCR1x

                 and TCNT1 when the counter decrements. The PWM frequency for the output when using

                 phase and frequency correct PWM can be calculated by the following equation:

                                           fOCnxPFCPWM  =  2-----⋅-f--cN---l-k--⋅_---IT-/-O--O----P--

                 The N variable represents the prescaler divider (1, 8, 64, 256, or 1024).

                 The extreme values for the OCR1x Register represents special cases when generating a PWM

                 waveform output in the phase correct PWM mode. If the OCR1x is set equal to BOTTOM the

                 output will be continuously low and if set equal to TOP the output will be set to high for non-

                 inverted PWM mode. For inverted PWM the output will have the opposite logic values.

12.9  Timer/Counter Timing Diagrams

                 The Timer/Counter is a synchronous design and the timer clock (clkT1) is therefore shown as a

                 clock enable signal in the following figures. The figures include information on when interrupt

                 flags are set, and when the OCR1x Register is updated with the OCR1x buffer value (only for

                 modes utilizing double buffering). Figure 12-10 shows a timing diagram for the setting of OCF1x.

                 Figure 12-10.  Timer/Counter Timing Diagram, Setting of OCF1x, no Prescaling

                 clkI/O

                 clkTn

                 (clkI/O/1)

                 TCNTn          OCRnx - 1  OCRnx                                                       OCRnx + 1  OCRnx + 2

                 OCRnx                     OCRnx Value

                 OCFnx

                 Figure 12-11 on page 102 shows the same timing data, but with the prescaler enabled.

                                                                                                                             101

8183F–AVR–06/12
     Figure 12-11.      Timer/Counter  Timing  Diagram,  Setting  of  OCF1x, with Prescaler (fclk_I/O/8)

     clkI/O

     clkTn

     (clkI/O/8)

     TCNTn              OCRnx - 1              OCRnx                  OCRnx + 1  OCRnx + 2

     OCRnx                                     OCRnx Value

     OCFnx

     Figure 12-12 shows the count sequence close to TOP in various modes. When using phase and

     frequency correct PWM mode the OCR1x Register is updated at BOTTOM. The timing diagrams

     will be the same, but TOP should be replaced by BOTTOM, TOP-1 by BOTTOM+1 and so on.

     The same renaming applies for modes that set the TOV1 flag at BOTTOM.

     Figure 12-12.      Timer/Counter Timing Diagram, no Prescaling

     clkI/O

     clkTn

     (clkI/O/1)

     TCNTn              TOP - 1                         TOP           BOTTOM     BOTTOM + 1

     (CTC and FPWM)

     TCNTn              TOP - 1                         TOP           TOP - 1              TOP - 2

     (PC and PFC PWM)

     TOVn (FPWM)

     and ICFn (if used

     as TOP)

     OCRnx                             Old OCRnx Value                New OCRnx Value

     (Update at TOP)

     Figure 12-13 on page 103 shows the same timing data, but with the prescaler enabled.

102  ATtiny24A/44A/84A

                                                                                 8183F–AVR–06/12
                                                                                 ATtiny24A/44A/84A

                 Figure 12-13.      Timer/Counter Timing Diagram, with  Prescaler (fclk_I/O/8)

                          clkI/O

                          clkTn

                 (clkI/O/8)

                 TCNTn              TOP - 1               TOP                    BOTTOM         BOTTOM + 1

                 (CTC and FPWM)

                 TCNTn              TOP - 1               TOP                    TOP - 1        TOP - 2

                 (PC and PFC PWM)

                 TOVn (FPWM)

                 and ICF n(if used

                 as TOP)

                 OCRnx              Old OCRnx Value                              New OCRnx Value

                 (Update at TOP)

12.10 Accessing  16-bit Registers

                 The TCNT1, OCR1A/B, and ICR1 are 16-bit registers that can be accessed by the AVR CPU via

                 the 8-bit data bus. The 16-bit register must be byte accessed using two read or write operations.

                 Each 16-bit timer has a single 8-bit register for temporary storing of the high byte of the 16-bit

                 access. The same temporary register is shared between all 16-bit registers within each 16-bit

                 timer. Accessing the low byte triggers the 16-bit read or write operation. When the low byte of a

                 16-bit register is written by the CPU, the high byte stored in the temporary register, and the low

                 byte written are both copied into the 16-bit register in the same clock cycle. When the low byte of

                 a 16-bit register is read by the CPU, the high byte of the 16-bit register is copied into the tempo-

                 rary register in the same clock cycle as the low byte is read.

                 Not all 16-bit accesses uses the temporary register for the high byte. Reading the OCR1A/B 16-

                 bit registers does not involve using the temporary register.

                 To do a 16-bit write, the high byte must be written before the low byte. For a 16-bit read, the low

                 byte must be read before the high byte.

                 The following code examples show how to access the 16-bit timer registers assuming that no

                 interrupts updates the temporary register. The same principle can be used directly for accessing

                 the OCR1A/B and ICR1 Registers. Note that when using “C”, the compiler handles the 16-bit

                 access.

                                                                                                                       103

8183F–AVR–06/12
     Assembly Code Examples

            ...

            ;   Set     TCNT1     to   0x01FF

            ldi r17,0x01

            ldi r16,0xFF

            out TCNT1H,r17

            out TCNT1L,r16

            ;   Read       TCNT1   into     r17:r16

            in     r16,TCNT1L

            in     r17,TCNT1H

            ...

     C  Code Examples

            unsigned       int     i;

            ...

            /*     Set     TCNT1   to  0x01FF      */

            TCNT1       =  0x1FF;

            /*     Read    TCNT1      into  i  */

            i   =  TCNT1;

            ...

     Note:  See “Code Examples” on page 6.

     The assembly code example returns the TCNT1 value in the r17:r16 register pair.

     It is important to notice that accessing 16-bit registers are atomic operations. If an interrupt

     occurs between the two instructions accessing the 16-bit register, and the interrupt code

     updates the temporary register by accessing the same or any other of the 16-bit timer registers,

     then the result of the access outside the interrupt will be corrupted. Therefore, when both the

     main code and the interrupt code update the temporary register, the main code must disable the

     interrupts during the 16-bit access.

     The following code examples show how to do an atomic read of the TCNT1 Register contents.

     Reading any of the OCR1A/B or ICR1 Registers can be done by using the same principle.

     Assembly Code Example

            TIM16_ReadTCNT1:

            ;   Save       global     interrupt    flag

            in     r18,SREG

            ;   Disable    interrupts

            cli

            ;   Read       TCNT1   into     r17:r16

            in     r16,TCNT1L

            in     r17,TCNT1H

            ;   Restore    global        interrupt     flag

            out SREG,r18

            ret

104  ATtiny24A/44A/84A

                                                                                      8183F–AVR–06/12
                                                                                   ATtiny24A/44A/84A

                 C Code Example

                        unsigned        int   TIM16_ReadTCNT1(           void  )

                        {

                           unsigned         char     sreg;

                           unsigned         int   i;

                           /*     Save  global        interrupt    flag  */

                           sreg     =   SREG;

                           /*     Disable     interrupts       */

                           _CLI();

                           /*     Read  TCNT1        into   i  */

                           i   =  TCNT1;

                           /*     Restore     global       interrupt     flag  */

                           SREG     =   sreg;

                           return       i;

                        }

                 Note:     See “Code Examples” on page 6.

                 The assembly code example returns the TCNT1 value in the r17:r16 register pair.

                 The following code examples show how to do an atomic write of the TCNT1 Register contents.

                 Writing any of the OCR1A/B or ICR1 Registers can be done by using the same principle.

                 Assembly Code Example

                        TIM16_WriteTCNT1:

                           ;   Save     global       interrupt     flag

                           in     r18,SREG

                           ;   Disable      interrupts

                           cli

                           ;   Set     TCNT1     to   r17:r16

                           out TCNT1H,r17

                           out TCNT1L,r16

                           ;   Restore      global    interrupt       flag

                           out SREG,r18

                           ret

                                                                                                             105

8183F–AVR–06/12
                       C Code Example

                            void      TIM16_WriteTCNT1(           unsigned   int     i  )

                            {

                               unsigned          char  sreg;

                               unsigned          int   i;

                               /*     Save    global       interrupt   flag  */

                               sreg   =       SREG;

                               /*     Disable      interrupts     */

                               _CLI();

                               /*     Set     TCNT1    to  i  */

                               TCNT1       =  i;

                               /*     Restore      global     interrupt   flag    */

                               SREG   =       sreg;

                            }

                    Note:      See “Code Examples” on page 6.

                    The assembly code example requires that the r17:r16 register pair contains the value to be writ-

                    ten to TCNT1.

12.10.1  Reusing the Temporary High Byte Register

                    If writing to more than one 16-bit register where the high byte is the same for all registers written,

                    then the high byte only needs to be written once. However, note that the same rule of atomic

                    operation described previously also applies in this case.

12.11    Register Description

12.11.1  TCCR1A  –  Timer/Counter1 Control Register A

                       Bit                    7            6      5          4             3  2  1      0

                       0x2F (0x4F)    COM1A1           COM1A0     COM1B1     COM1B0        –  –  WGM11  WGM10  TCCR1A

                       Read/Write             R/W      R/W        R/W        R/W           R  R  R/W    R/W

                       Initial Value          0            0      0          0             0  0  0      0

                    •  Bits 7:6 – COM1A[1:0]: Compare Output Mode for Channel A

                    •  Bits 5:4 – COM1B[1:0]: Compare Output Mode for Channel B

                    The COM1A[1:0] and COM1B[1:0] control the Output Compare pins (OC1A and OC1B respec-

                    tively) behavior. If one or both of the COM1A[1:0] bits are written to one, the OC1A output

                    overrides the normal port functionality of the I/O pin it is connected to. If one or both of the

                    COM1B[1:0] bit are written to one, the OC1B output overrides the normal port functionality of the

                    I/O pin it is connected to. However, note that the Data Direction Register (DDR) bit correspond-

                    ing to the OC1A or OC1B pin must be set in order to enable the output driver.

                    When the OC1A or OC1B is connected to the pin, the function of the COM1x[1:0] bits is depen-

                    dent of the WGM1[3:0] bits setting.

106      ATtiny24A/44A/84A

                                                                                                        8183F–AVR–06/12
                                                                           ATtiny24A/44A/84A

                 Table 12-2 shows COM1x[1:0]  bit functionality when WGM1[3:0] bits are set to a  Normal                 or  a

                 CTC mode (non-PWM).

                 Table 12-2.  Compare Output  Mode, non-PWM

                 COM1A1       COM1A0

                 COM1B1       COM1B0          Description

                        0             0       Normal port operation, OC1A/OC1B disconnected

                        0             1       Toggle OC1A/OC1B on Compare Match

                        1             0       Clear OC1A/OC1B on Compare Match

                                              (Set output to low level)

                        1             1       Set OC1A/OC1B on Compare Match

                                              (Set output to high level).

                 Table 12-3 shows COM1x[1:0] bit functionality when WGM1[3:0] bits are set to fast PWM mode.

                 Table 12-3.  Compare Output  Mode, Fast PWM(1)

                 COM1A1       COM1A0

                 COM1B1       COM1B0          Description

                        0             0       Normal port operation, OC1A/OC1B disconnected

                        0             1       WGM13=0: Normal port operation, OC1A/OC1B disconnected

                                              WGM13=1: Toggle OC1A on Compare Match, OC1B reserved

                        1             0       Clear OC1A/OC1B on Compare Match, set OC1A/OC1B at

                                              BOTTOM (non-inverting mode)

                        1             1       Set OC1A/OC1B on Compare Match, clear OC1A/OC1B at

                                              BOTTOM (inverting mode)

                 Note:  1.    A special case occurs when OCR1A/OCR1B equals TOP and COM1A1/COM1B1 is set. In

                              this case the compare match is ignored, but the set or clear is done at BOTTOM. See “Fast

                              PWM Mode” on page 95 for more details.

                 Table 12-4 shows COM1x[1:0] bit functionality when WGM1[3:0] bits are set to phase correct or

                 phase and frequency correct PWM mode.

                 Table 12-4.  Compare Output  Mode, Phase Correct and Phase & Frequency Correct PWM(1)

                 COM1A1       COM1A0

                 COM1B1       COM1B0          Description

                        0             0       Normal port operation, OC1A/OC1B disconnected

                        0             1       WGM13=0: Normal port operation, OC1A/OC1B disconnected

                                              WGM13=1: Toggle OC1A on Compare Match, OC1B reserved

                        1             0       Clear OC1A/OC1B on Compare Match when up-counting

                                              Set OC1A/OC1B on Compare Match when downcounting

                        1             1       Set OC1A/OC1B on Compare Match when up-counting

                                              Clear OC1A/OC1B on Compare Match when downcounting

                 Note:  1.    A special case occurs when OCR1A/OCR1B equals TOP and COM1A1/COM1B1 is set.

                              “Phase Correct PWM Mode” on page 97 for more details.

                                                                                                                         107

8183F–AVR–06/12
                    •  Bits 1:0 – WGM1[1:0]: Waveform Generation Mode

                    Combined with the WGM1[3:2] bits found in the TCCR1B Register, these bits control the count-

                    ing sequence of the counter, the source for maximum (TOP) counter value, and what type of

                    waveform generation to be used, see Table 12-5 on page 108. Modes of operation supported by

                    the Timer/Counter unit are: Normal mode (counter), Clear Timer on Compare match (CTC)

                    mode, and three types of Pulse Width Modulation (PWM) modes. (“Modes of Operation” on

                    page 94).

                    Table 12-5.       Waveform Generation Modes

                                      WGM1        Mode of                                         Update of      TOV1 Flag

                       Mode           [3:0]       Operation                          TOP          OCR1x at       Set on

                            0         0000        Normal                             0xFFFF       Immediate      MAX

                            1         0001        PWM, Phase Correct, 8-bit          0x00FF       TOP            BOTTOM

                            2         0010        PWM, Phase Correct, 9-bit          0x01FF       TOP            BOTTOM

                            3         0011        PWM, Phase Correct, 10-bit         0x03FF       TOP            BOTTOM

                            4         0100        CTC (Clear Timer on Compare)       OCR1A        Immediate      MAX

                            5         0101        Fast PWM, 8-bit                    0x00FF       TOP            TOP

                            6         0110        Fast PWM, 9-bit                    0x01FF       TOP            TOP

                            7         0111        Fast PWM, 10-bit                   0x03FF       TOP            TOP

                            8         1000        PWM, Phase & Freq. Correct         ICR1         BOTTOM         BOTTOM

                            9         1001        PWM, Phase & Freq. Correct         OCR1A        BOTTOM         BOTTOM

                            10        1010        PWM, Phase Correct                 ICR1         TOP            BOTTOM

                            11        1011        PWM, Phase Correct                 OCR1A        TOP            BOTTOM

                            12        1100        CTC (Clear Timer on Compare)       ICR1         Immediate      MAX

                            13        1101        (Reserved)                         –            –              –

                            14        1110        Fast PWM                           ICR1         TOP            TOP

                            15        1111        Fast PWM                           OCR1A        TOP            TOP

12.11.2  TCCR1B  –  Timer/Counter1 Control Register B

                       Bit                   7    6                 5         4   3          2         1      0

                       0x2E (0x4E)    ICNC1       ICES1             –  WGM13      WGM12    CS12      CS11    CS10     TCCR1B

                       Read/Write            R/W  R/W              R         R/W  R/W        R/W     R/W      R/W

                       Initial Value         0    0                 0         0   0          0         0      0

                    •  Bit 7 – ICNC1: Input Capture Noise Canceler

                    Setting this bit (to one) activates the Input Capture Noise Canceler. When the noise canceler is

                    activated, the input from the Input Capture pin (ICP1) is filtered. The filter function requires four

                    successive equal valued samples of the ICP1 pin for changing its output. The Input Capture is

                    therefore delayed by four Oscillator cycles when the noise canceler is enabled.

                    •  Bit 6 – ICES1: Input Capture Edge Select

                    This bit selects which edge on the Input Capture pin (ICP1) that is used to trigger a capture

                    event. When the ICES1 bit is written to zero, a falling (negative) edge is used as trigger, and

                    when the ICES1 bit is written to one, a rising (positive) edge will trigger the capture.

108      ATtiny24A/44A/84A

                                                                                                                 8183F–AVR–06/12
                                                                                          ATtiny24A/44A/84A

                    When a capture is triggered according to the ICES1 setting, the counter value is copied into the

                    Input Capture Register (ICR1). The event will also set the Input Capture Flag (ICF1), and this

                    can be used to cause an Input Capture Interrupt, if this interrupt is enabled.

                    When the ICR1 is used as TOP value (see description of the WGM1[3:0] bits located in the

                    TCCR1A and the TCCR1B Register), the ICP1 is disconnected and consequently the Input Cap-

                    ture function is disabled.

                    •  Bit 5 – Res: Reserved Bit

                    This bit is reserved in the ATtiny24A/44A and will always read as zero.

                    •  Bits 4:3 – WGM1[3:2]: Waveform Generation Mode

                    See TCCR1A Register description.

                    •  Bits 2:0 – CS1[2:0]: Clock Select

                    The three Clock Select bits select the clock source to be used by the Timer/Counter,                see  Figure

                    12-10 and Figure 12-11.

                    Table 12-6.       Clock    Select Bit  Description

                       CS12           CS11     CS10        Description

                            0         0         0          No clock source (Timer/Counter stopped).

                            0         0         1          clkI/O/1 (No prescaling)

                            0         1         0          clkI/O/8 (From prescaler)

                            0         1         1          clkI/O/64 (From prescaler)

                            1         0         0          clkI/O/256 (From prescaler)

                            1         0         1          clkI/O/1024 (From prescaler)

                            1         1         0          External clock source on T1 pin. Clock on  falling edge.

                            1         1         1          External clock source on T1 pin. Clock on  rising edge.

                    If external pin modes are used for the Timer/Counter1, transitions on the T1 pin will clock the

                    counter even if the pin is configured as an output. This feature allows software control of the

                    counting.

12.11.3  TCCR1C  –  Timer/Counter1 Control Register C

                       Bit                  7      6       5            4              3  2           1              0

                       0x22 (0x42)    FOC1A     FOC1B      –            –              –  –           –              –  TCCR1C

                       Read/Write        W         W       R            R              R  R           R              R

                       Initial Value        0      0       0            0              0  0           0              0

                    •  Bit 7 – FOC1A: Force Output Compare for Channel A

                    •  Bit 6 – FOC1B: Force Output Compare for Channel B

                    The FOC1A/FOC1B bits are only active when the WGM1[3:0] bits specifies a non-PWM mode.

                    However, for ensuring compatibility with future devices, these bits must be set to zero when

                    TCCR1A is written when operating in a PWM mode. When writing a logical one to the

                    FOC1A/FOC1B bit, an immediate compare match is forced on the Waveform Generation unit.

                    The OC1A/OC1B output is changed according to its COM1x[1:0] bits setting. Note that the

                                                                                                                             109

8183F–AVR–06/12
                      FOC1A/FOC1B bits are implemented as strobes. Therefore it is the value present in the

                      COM1x[1:0] bits that determine the effect of the forced compare.

                      A FOC1A/FOC1B strobe will not generate any interrupt nor will it clear the timer in Clear Timer

                      on Compare match (CTC) mode using OCR1A as TOP.

                      The FOC1A/FOC1B bits are always read as zero.

                      •  Bits 5:0 – Res: Reserved Bits

                      These bits are reserved in the ATtiny24A/44A and will always read as zero.

12.11.4  TCNT1H  and  TCNT1L – Timer/Counter1

                         Bit            7      6        5          4           3        2         1  0

                         0x2D (0x4D)                               TCNT1[15:8]                            TCNT1H

                         0x2C (0x4C)                               TCNT1[7:0]                             TCNT1L

                         Read/Write     R/W    R/W      R/W  R/W      R/W               R/W  R/W     R/W

                         Initial Value  0      0        0          0           0        0         0  0

                      The two Timer/Counter I/O locations (TCNT1H and TCNT1L, combined TCNT1) give direct

                      access, both for read and for write operations, to the Timer/Counter unit 16-bit counter. To

                      ensure that both the high and low bytes are read and written simultaneously when the CPU

                      accesses these registers, the access is performed using an 8-bit temporary high byte register

                      (TEMP). This temporary register is shared by all the other 16-bit registers. See “Accessing 16-bit

                      Registers” on page 103.

                      Modifying the counter (TCNT1) while the counter is running introduces a risk of missing a com-

                      pare match between TCNT1 and one of the OCR1x Registers.

                      Writing to the TCNT1 Register blocks (removes) the compare match on the following timer clock

                      for all compare units.

12.11.5  OCR1AH and OCR1AL – Output Compare Register 1 A

                         Bit            7      6        5          4           3        2         1  0

                         0x2B (0x4B)                               OCR1A[15:8]                            OCR1AH

                         0x2A (0x4A)                               OCR1A[7:0]                             OCR1AL

                         Read/Write     R/W    R/W      R/W  R/W      R/W               R/W  R/W     R/W

                         Initial Value  0      0        0          0           0        0         0  0

12.11.6  OCR1BH  and  OCR1BL – Output Compare Register 1 B

                         Bit            7      6        5          4           3        2         1  0

                         0x29 (0x49)                               OCR1B[15:8]                            OCR1BH

                         0x28 (0x48)                               OCR1B[7:0]                             OCR1BL

                         Read/Write     R/W    R/W      R/W  R/W      R/W               R/W  R/W     R/W

                         Initial Value  0      0        0          0           0        0         0  0

                      The Output Compare Registers contain a 16-bit value that is continuously compared with the

                      counter value (TCNT1). A match can be used to generate an Output Compare interrupt, or to

                      generate a waveform output on the OC1x pin.

                      The Output Compare Registers are 16-bit in size. To ensure that both the high and low bytes are

                      written simultaneously when the CPU writes to these registers, the access is performed using an

                      8-bit temporary high byte register (TEMP). This temporary register is shared by all the other 16-

                      bit registers. See “Accessing 16-bit Registers” on page 103.

110      ATtiny24A/44A/84A

                                                                                                        8183F–AVR–06/12
                                                                                     ATtiny24A/44A/84A

12.11.7  ICR1H   and  ICR1L – Input Capture Register 1

                         Bit            7    6              5      4              3  2       1             0

                         0x25 (0x45)                                  ICR1[15:8]                                          ICR1H

                         0x24 (0x44)                                   ICR1[7:0]                                          ICR1L

                         Read/Write     R/W  R/W            R/W    R/W      R/W      R/W     R/W          R/W

                         Initial Value  0    0              0      0              0  0       0             0

                      The Input Capture is updated with the counter (TCNT1) value each time an event occurs on the

                      ICP1 pin (or optionally on the Analog Comparator output for Timer/Counter1). The Input Capture

                      can be used for defining the counter TOP value.

                      The Input Capture Register is 16-bit in size. To ensure that both the high and low bytes are read

                      simultaneously when the CPU accesses these registers, the access is performed using an 8-bit

                      temporary high byte register (TEMP). This temporary register is shared by all the other 16-bit

                      registers. “Accessing 16-bit Registers” on page 103.

12.11.8  TIMSK1 – Timer/Counter Interrupt Mask Register 1

                         Bit            7    6              5      4              3  2       1                0

                         0x0C (0x2C)    –    –              ICIE1  –              –  OCIE1B  OCIE1A       TOIE1           TIMSK1

                         Read/Write     R    R              R/W    R              R  R/W     R/W           R/W

                         Initial Value  0    0              0      0              0  0       0                0

                      •  Bits 7:6 – Res: Reserved Bits

                      These bits are reserved bits in the ATtiny24A/44A/84A and will always read as zero.

                      •  Bit 5 – ICIE1: Timer/Counter1, Input Capture Interrupt Enable

                      When this bit is written to one, and the I-flag in the Status Register is set (interrupts globally

                      enabled), the Timer/Countern Input Capture interrupt is enabled. The

                      corresponding Interrupt Vector (See “Interrupts” on page 66.) is executed when the

                      ICF1 Flag, located in TIFR1, is set.

                      •  Bits 4:3 – Res: Reserved Bits

                      These bits are reserved bits in the ATtiny24A/44A/84A and will always read as zero.

                      •  Bit 2 – OCIE1B: Timer/Counter1, Output Compare B Match Interrupt Enable

                      When this bit is written to one, and the I-flag in the Status Register is set (interrupts globally

                      enabled), the Timer/Counter1 Output Compare B Match interrupt is enabled. The corresponding

                      Interrupt Vector (see “Interrupts” on page 47) is executed when the OCF1B flag, located in

                      TIFR1, is set.

                      •  Bit 1 – OCIE1A: Timer/Counter1, Output Compare A Match Interrupt Enable

                      When this bit is written to one, and the I-flag in the Status Register is set (interrupts globally

                      enabled), the Timer/Counter1 Output Compare A Match interrupt is enabled. The corresponding

                      Interrupt Vector (see “Interrupts” on page 47) is executed when the OCF1A flag, located in

                      TIFR1, is set.

                      •  Bit 0 – TOIE1: Timer/Counter1, Overflow Interrupt Enable

                      When this bit is written to one, and the I-flag in the Status Register is set (interrupts globally

                      enabled), the Timer/Counter1 Overflow interrupt is enabled. The corresponding Interrupt Vector

                      (see “Interrupts” on page 47) is executed when the TOV1 flag, located in TIFR1, is set.

                                                                                                                          111

8183F–AVR–06/12
12.11.9  TIFR1  –  Timer/Counter Interrupt Flag Register 1

                      Bit            7         6            5     4     3           2              1       0

                      0x0B (0x2B)    –         –            ICF1  –     –           OCF1B  OCF1A           TOV1  TIFR1

                      Read/Write     R         R            R/W   R     R           R/W    R/W             R/W

                      Initial Value  0         0            0     0     0           0              0       0

                   •  Bits 7:6 – Res: Reserved Bits

                   These bits are reserved bits in the ATtiny24A/44A/84A and will always read as zero.

                   •  Bit 5 – ICF1: Timer/Counter1, Input Capture Flag

                   This flag is set when a capture event occurs on the ICP1 pin. When the Input Capture Register

                   (ICR1) is set by the WGM1[3:0] to be used as the TOP value, the ICF1 flag is set when the coun-

                   ter reaches the TOP value.

                   ICF1 is automatically cleared when the Input Capture Interrupt Vector is executed. Alternatively,

                   ICF1 can be cleared by writing a logic one to its bit location.

                   •  Bits 4:3 – Res: Reserved Bits

                   These bits are reserved bits in the ATtiny24A/44A/84A and will always read as zero.

                   •  Bit 2 – OCF1B: Timer/Counter1, Output Compare B Match Flag

                   This flag is set in the timer clock cycle after the counter (TCNT1) value matches the Output

                   Compare Register B (OCR1B).

                   Note that a Forced Output Compare (1B) strobe will not set the OCF1B flag.

                   OCF1B is automatically cleared when the Output Compare Match B Interrupt Vector is exe-

                   cuted. Alternatively, OCF1B can be cleared by writing a logic one to its bit location.

                   •  Bit 1 – OCF1A: Timer/Counter1, Output Compare A Match Flag

                   This flag is set in the timer clock cycle after the counter (TCNT1) value matches the Output

                   Compare Register A (OCR1A).

                   Note that a Forced Output Compare (1A) strobe will not set the OCF1A flag.

                   OCF1A is automatically cleared when the Output Compare Match A Interrupt Vector is exe-

                   cuted. Alternatively, OCF1A can be cleared by writing a logic one to its bit location.

                   •  Bit 0 – TOV1: Timer/Counter1, Overflow Flag

                   The setting of this flag is dependent of the WGM1[3:0] bits setting. In Normal and CTC modes,

                   the TOV1 flag is set when the timer overflows. See Table 12-5 on page 108 for the TOV1 flag

                   behavior when using another WGM1[3:0] bit setting.

                   TOV1 is automatically cleared when the Timer/Counter1 Overflow Interrupt Vector is executed.

                   Alternatively, TOV1 can be cleared by writing a logic one to its bit location.

112      ATtiny24A/44A/84A

                                                                                                              8183F–AVR–06/12
                                                                               ATtiny24A/44A/84A

13.   Timer/Counter Prescaler

                 Timer/Counter0 and Timer/Counter1 share the same prescaler module, but the Timer/Counters

                 can have different prescaler settings. The description below applies to both Timer/Counters. Tn

                 is used as a general name, n = 0, 1.

                 The Timer/Counter can be clocked directly by the system clock (by setting the CSn[2:0] = 1).

                 This provides the fastest operation, with a maximum Timer/Counter clock frequency equal to

                 system clock frequency (fCLK_I/O). Alternatively, one of four taps from the prescaler can be used

                 as a clock source. The prescaled clock has a frequency of either fCLK_I/O/8, fCLK_I/O/64,

                 fCLK_I/O/256, or fCLK_I/O/1024.

13.1  Prescaler  Reset

                 The prescaler is free running, i.e., operates independently of the Clock Select logic of the

                 Timer/CounterCounter, and it is shared by the Timer/Counter Tn. Since the prescaler is not

                 affected by the Timer/Counter’s clock select, the state of the prescaler will have implications for

                 situations where a prescaled clock is used. One example of prescaling artifacts occurs when the

                 timer is enabled and clocked by the prescaler (CSn[2:0] = 2, 3, 4, or 5). The number of system

                 clock cycles from when the timer is enabled to the first count occurs can be from 1 to N+1 sys-

                 tem clock cycles, where N equals the prescaler divisor (8, 64, 256, or 1024).

                 It is possible to use the Prescaler Reset for synchronizing the Timer/Counter to program

                 execution.

13.2  External   Clock Source

                 An external clock source applied to the Tn pin can be used as Timer/Counter clock (clkTn). The

                 Tn pin is sampled once every system clock cycle by the pin synchronization logic. The synchro-

                 nized (sampled) signal is then passed through the edge detector. Figure 13-1 on page 113

                 shows a functional equivalent block diagram of the Tn synchronization and edge detector logic.

                 The registers are clocked at the positive edge of the internal system clock (clkI/O). The latch is

                 transparent in the high period of the internal system clock.

                 The edge detector generates one clkT0 pulse for each positive (CSn[2:0] = 7) or negative

                 (CSn[2:0] = 6) edge it detects.

                 Figure 13-1.   T0 Pin Sampling

                        Tn      D   Q             D  Q                         D  Q                            Tn_sync

                                                                                                               (To Clock

                                                                                                               Select Logic)

                                LE

                        clkI/O

                                       Synchronization                                          Edge Detector

                 The synchronization and edge detector logic  introduces a delay of 2.5 to  3.5 system         clock cycles

                 from an edge has been applied to the Tn pin  to the counter is updated.

                                                                                                                      113

8183F–AVR–06/12
        Enabling and disabling of the clock input must be done when Tn has been stable for at least one

        system clock cycle, otherwise it is a risk that a false Timer/Counter clock pulse is generated.

        Each half period of the external clock applied must be longer than one system clock cycle to

        ensure correct sampling. The external clock must be guaranteed to have less than half the sys-

        tem clock frequency (fExtClk < fclk_I/O/2) given a 50/50% duty cycle. Since the edge detector uses

        sampling, the maximum frequency of an external clock it can detect is half the sampling fre-

        quency (Nyquist sampling theorem). However, due to variation of the system clock frequency

        and duty cycle caused by Oscillator source (crystal, resonator, and capacitors) tolerances, it is

        recommended that maximum frequency of an external clock source is less than fclk_I/O/2.5.

        An external clock source can not be prescaled.

        Figure 13-2.              Prescaler for Timer/Counter0

           clkI/O                                 Clear

           PSR10

           T0

                              Synchronization

                                                                         clkT0

        Note:                 1.  The synchronization logic on the input pins (T0) is shown in Figure 13-1 on page 113.

13.3    Register Description

13.3.1  GTCCR – General Timer/Counter Control Register

           Bit                    7            6         5      4  3  2  1      0

           0x23 (0x43)            TSM          –         –      –  –  –  –      PSR10                                    GTCCR

           Read/Write             R/W          R         R      R  R  R  R      R/W

           Initial Value          0            0         0      0  0  0  0      0

        •  Bit 7 – TSM: Timer/Counter Synchronization Mode

        Writing the TSM bit to one activates the Timer/Counter Synchronization mode. In this mode, the

        value that is written to the PSR10 bit is kept, hence keeping the Prescaler Reset signal asserted.

        This ensures that the Timer/Counter is halted and can be configured without the risk of advanc-

114     ATtiny24A/44A/84A

                                                                                8183F–AVR–06/12
                                                                         ATtiny24A/44A/84A

                 ing during configuration. When the TSM bit is written to zero, the PSR10 bit is cleared by

                 hardware, and the Timer/Counter start counting.

                 •  Bit 0 – PSR10: Prescaler 0 Reset Timer/Counter n

                 When this bit is one, the Timer/Countern prescaler will be Reset. This bit is normally cleared

                 immediately by hardware, except if the TSM bit is set.

                                                                                                                 115

8183F–AVR–06/12
14. USI – Universal Serial Interface

14.1  Features

                •         Two-wire Synchronous Data Transfer (Master or Slave)

                •         Three-wire Synchronous Data Transfer (Master or Slave)

                •         Data Received Interrupt

                •         Wakeup from Idle Mode

                •         In Two-wire Mode: Wake-up from All Sleep Modes, Including Power-down Mode

                •         Two-wire Start Condition Detector with Interrupt Capability

14.2  Overview

                The Universal Serial Interface (USI), provides the basic hardware resources needed for serial

                communication. Combined with a minimum of control software, the USI allows significantly

                higher transfer rates and uses less code space than solutions based on software only. Interrupts

                are included to minimize the processor load.

                A simplified block diagram of the USI is shown in Figure 14-1 For actual placement of I/O pins

                refer to “Pinout of ATtiny24A/44A/84A” on page 2. Device-specific I/O Register and bit locations

                are listed in the “Register Descriptions” on page 123.

                Figure 14-1.                              Universal                  Serial  Interface, Block  Diagram

                                                                                                                                                 DO        (Output only)

                                                                                                D   Q

                                                                                                LE

                          Bit7                                                       Bit0                                                        DI/SDA    (Input/Open Drain)

                                                                                             3

                                                          USIDR                              2

                                                                                             1                 TIM0 COMP

                                                                                             0

                                                          USIBR

                                                                                             3                 0                                           (Input/Open Drain)

                                                                                             2                                                   USCK/SCL

                DATA BUS  USISIF  USIOIF  USIPF   USIDC              4-bit   Counter                           1

                                                                                             1

                                                                                             0                                            CLOCK

                                                                                                                                          HOLD

                                                                                                       [1]

                                                          USISR                                                           Two-wire Clock

                                                                                                                          Control Unit

                                                                  2

                          USISIE  USIOIE  USIWM1  USIWM0  USICS1     USICS0  USICLK  USITC

                                                          USICR

                The 8-bit USI Data Register (USIDR) contains the incoming and outgoing data. It is directly

                accessible via the data bus but a copy of the contents is also placed in the USI Buffer Register

                (USIBR) where it can be retrieved later. If reading the USI Data Register directly, the register

                must be read as quickly as possible to ensure that no data is lost.

                The most significant bit of the USI Data Register is connected to one of two output pins (depend-

                ing on the mode config