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ATSAMS70N21A-AN

器件型号:ATSAMS70N21A-AN
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Microchip
厂商官网:https://www.microchip.com
标准:
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器件描述

ARM Microcontrollers - MCU QFN,GREEN,EXT IND TEMP,MRL A - CM7,2048kB Flash,384kB SRAM,LQFP100

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Microchip
产品种类:
Product Category:
ARM Microcontrollers - MCU
RoHS:YES
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
LQFP-100
Core:ARM Cortex M7
Data Bus Width:32 bit
Maximum Clock Frequency:300 MHz
Program Memory Size:2048 kB
Data RAM Size:384 kB
ADC Resolution:12 bit
Number of I/Os:75 I/O
工作电源电压:
Operating Supply Voltage:
1.7 V to 3.6 V
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 105 C
接口类型:
Interface Type:
I2C, SPI, UART, USART
封装:
Packaging:
Tray
产品:
Product:
MCU
Program Memory Type:Flash
商标:
Brand:
Microchip Technology / Atmel
Data RAM Type:SRAM
Analog Supply Voltage:3.3 V
I/O Voltage:3.3 V
Moisture Sensitive:Yes
Number of ADC Channels:10 Channel
Number of Timers/Counters:12 Timer
Processor Series:SAMS70
工厂包装数量:
Factory Pack Quantity:
90
电源电压-最大:
Supply Voltage - Max:
3.6 V
电源电压-最小:
Supply Voltage - Min:
1.7 V
看门狗计时器:
Watchdog Timers:
Watchdog Timer
单位重量:
Unit Weight:
0.118838 oz

ATSAMS70N21A-AN器件文档内容

                                  SAM E70/S70/V70/V71 Family

        32-bit ARM Cortex-M7 MCUs with FPU, Audio and
      Graphics Interfaces, High-Speed USB, Ethernet, and
                                    Advanced Analog

Features

Core

•     ARM® Cortex®-M7 running at up to 300 MHz

•     16 Kbytes of ICache and 16 Kbytes of DCache with Error Code Correction (ECC)

•     Single- and double-precision HW Floating Point Unit (FPU)

•     Memory Protection Unit (MPU) with 16 zones

•     DSP Instructions, Thumb®-2 Instruction Set

•     Embedded Trace Module (ETM) with instruction trace stream, including Trace Port  Interface    Unit

      (TPIU)

Memories

•     Up to 2048 Kbytes embedded Flash with unique identifier and user signature for user-defined data

•     Up to 384 Kbytes embedded Multi-port SRAM

•     Tightly Coupled Memory (TCM)

•     16 Kbytes ROM with embedded Bootloader routines (UART0, USB) and IAP routines

•     16-bit Static Memory Controller (SMC) with support for SRAM, PSRAM, LCD module, NOR and

      NAND Flash with on-the-fly scrambling

•     16-bit SDRAM Controller (SDRAMC) interfacing up to 256 MB and with on-the-fly scrambling

System

•     Embedded voltage regulator for single-supply operation

•     Power-on-Reset (POR), Brown-out Detector (BOD) and Dual Watchdog for safe operation

•     Quartz or ceramic resonator oscillators: 3 to 20 MHz main oscillator with failure detection, 12 MHz

      or 16 MHz needed for USB operations. Optional low-power 32.768 kHz for RTC or device clock

•     RTC with Gregorian calendar mode, waveform generation in low-power modes

•     RTC counter calibration circuitry compensates for 32.768 kHz crystal frequency variations

•     32-bit low-power Real-time Timer (RTT)

•     High-precision Main RC oscillator with 12 MHz default frequency.

•     32.768 kHz crystal oscillator or Slow RC oscillator as source of low-power mode device clock

      (SLCK)

•     One 500 MHz PLL for system clock, one 480 MHz PLL for USB high-speed operations

•     Temperature Sensor

•     One dual-port 24-channel central DMA Controller (XDMAC)

© 2017 Microchip Technology Inc.                  Datasheet                            DS60001527A-page 1
                                                       SAM E70/S70/V70/V71 Family

Low-Power Features

•    Low-power Sleep, Wait and Backup modes, with typical power consumption down to 1.1 μA in Backup

     mode with RTC, RTT and wakeup logic enabled

•    Ultra-low-power RTC and RTT

•    1 Kbyte of backup RAM (BRAM) with dedicated regulator

Peripherals

•    One Ethernet MAC (GMAC) 10/100 Mbps in MII mode and RMII with dedicated DMA. IEEE1588 PTP

     frames and 802.3az Energy-efficiency support. Ethernet AVB support with IEEE802.1AS Timestamping

     and IEEE802.1Qav credit-based traffic-shaping hardware support.

•    USB 2.0 Device/Mini Host High-speed (USBHS) at 480 Mbps, 4-Kbyte FIFO, up to 10 bidirectional

     endpoints, dedicated DMA

•    12-bit ITU-R BT. 601/656 Image Sensor Interface (ISI)

•    Two master Controller Area Networks (MCAN) with Flexible Data Rate (CAN-FD) with SRAM-based

     mailboxes, time- and event-triggered transmission

•    MediaLB® device with 3-wire mode, up to 1024 x Fs speed, supporting MOST25 and MOST50

     networks

•    Three USARTs. USART0/1/2 support LIN mode, ISO7816, IrDA®, RS-485, SPI, Manchester and

     Modem modes; USART1 supports LON mode.

•    Five 2-wire UARTs with SleepWalking™ support

•    Three Two-Wire Interfaces (TWIHS) (I2C-compatible) with SleepWalking support

•    Quad I/O Serial Peripheral Interface (QSPI) interfacing up to 256 MB Flash and with eXecute-In-Place

     and on-the-fly scrambling

•    Two Serial Peripheral Interfaces (SPI)

•    One Serial Synchronous Controller (SSC) with I2S and TDM support

•    Two Inter-IC Sound Controllers (I2SC)

•    One High-speed Multimedia Card Interface (HSMCI) (SDIO/SD Card/e.MMC)

•    Four Three-Channel 16-bit Timer/Counters (TC) with Capture, Waveform, Compare and PWM modes,

     constant on time. Quadrature decoder logic and 2-bit Gray Up/Down Counter for stepper motor

•    Two 4-channel 16-bit PWMs with complementary outputs, Dead Time Generator and eight fault inputs

     per PWM for motor control, two external triggers to manage power factor correction (PFC), DC-DC and

     lighting control.

•    Two Analog Front-End Controllers (AFEC), each supporting up to 12 channels with differential input

     mode and programmable gain stage, allowing dual sample-and-hold at up to 1.7 Msps. Offset and gain

     error correction feature.

•    One 2-channel 12-bit 1 Msps-per-channel Digital-to-Analog Controller (DAC) with Differential and Over

     Sampling modes

•    One Analog Comparator Controller (ACC) with flexible input selection, selectable input hysteresis

Cryptography

•    True Random Number Generator (TRNG)

•    AES: 256-, 192-, 128-bit Key Algorithm, Compliant with FIPS PUB-197 Specifications

•    Integrity Check Monitor (ICM). Supports Secure Hash Algorithm SHA1, SHA224 and SHA256.

I/O

•    Up to 114 I/O lines with external interrupt capability (edge- or level-sensitivity), debouncing, glitch

     filtering and On-die Series Resistor Termination

•    Five Parallel Input/Output Controllers (PIO)

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                                                 SAM E70/S70/V70/V71                       Family

Voltage

•  Single supply voltage from 3.0V to 3.6V for Qualification AEC - Q100 Grade  2  Devices

•  Single Supply voltage from 1.7V to 3.6V for Industrial Temperature Devices

Packages

•  LQFP144, 144-lead LQFP, 20x20 mm, pitch 0.5 mm

•  LFBGA144, 144-ball LFBGA, 10x10 mm, pitch 0.8 mm

•  UFBGA144, 144-ball UFBGA, 6x6 mm, pitch 0.4 mm

•  LQFP100, 100-lead LQFP, 14x14 mm, pitch 0.5 mm

•  TFBGA100, 100-ball TFBGA, 9x9 mm, pitch 0.8 mm

•  VFBGA100, 100-ball VFBGA, 7x7 mm, pitch 0.65 mm

•  LQFP64, 64-lead LQFP, 10x10 mm, pitch 0.5 mm

•  QFN64, 64-pad QFN 9x9 mm, pitch 0.5 mm, with wettable  flanks

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                                  SAM E70/S70/V70/V71 Family

Table of Contents

Features.......................................................................................................................... 1

1.  Configuration Summary...........................................................................................15

2.  Ordering Information................................................................................................17

3.  Block Diagram......................................................................................................... 18

4.  Signal Description....................................................................................................19

5.  Automotive Quality Grade....................................................................................... 28

6.  Package and Pinout................................................................................................ 29

    6.1.   144-lead Packages.....................................................................................................................29

    6.2.   144-lead Package Pinout........................................................................................................... 30

    6.3.   100-lead Packages.....................................................................................................................34

    6.4.   100-lead Package Pinout........................................................................................................... 35

    6.5.   64-lead Package........................................................................................................................ 39

    6.6.   64-lead Package Pinout............................................................................................................. 39

7.  Power Considerations............................................................................................. 42

    7.1.   Power Supplies.......................................................................................................................... 42

    7.2.   Power Constraints...................................................................................................................... 42

    7.3.   Voltage Regulator.......................................................................................................................43

    7.4.   Backup SRAM Power Switch..................................................................................................... 44

    7.5.   Active Mode................................................................................................................................44

    7.6.   Low-power Modes...................................................................................................................... 44

    7.7.   Wakeup Sources........................................................................................................................ 46

    7.8.   Fast Startup................................................................................................................................47

8.  Input/Output Lines................................................................................................... 48

    8.1.   General-Purpose I/O Lines.........................................................................................................48

    8.2.   System I/O Lines........................................................................................................................ 48

    8.3.   NRST Pin................................................................................................................................... 50

    8.4.   ERASE Pin................................................................................................................................. 50

9.  Interconnect............................................................................................................. 51

10. Product Mapping..................................................................................................... 52

11. Memories.................................................................................................................53

    11.1.  Embedded Memories................................................................................................................. 53

    11.2.  External Memories..................................................................................................................... 59

12. Event System.......................................................................................................... 60

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                                  SAM E70/S70/V70/V71 Family

     12.1.  Embedded Characteristics......................................................................................................... 60

     12.2.  Real-time Event Mapping........................................................................................................... 60

13.  System Controller.................................................................................................... 64

     13.1.  System Controller and Peripherals Mapping..............................................................................64

     13.2.  Power-on-Reset, Brownout and Supply Monitor........................................................................ 64

     13.3.  Reset Controller......................................................................................................................... 64

14.  Peripherals.............................................................................................................. 66

     14.1.  Peripheral Identifiers.................................................................................................................. 66

     14.2.  Peripheral Signal Multiplexing on I/O Lines................................................................................69

15.  ARM Cortex-M7 (ARM)........................................................................................... 70

     15.1.  ARM Cortex-M7 Configuration................................................................................................... 70

16.  Debug and Test Features........................................................................................ 71

     16.1.  Description................................................................................................................................. 71

     16.2.  Embedded Characteristics......................................................................................................... 71

     16.3.  Associated Documents...............................................................................................................71

     16.4.  Debug and Test Block Diagram..................................................................................................72

     16.5.  Debug and Test Pin Description................................................................................................. 72

     16.6.  Application Examples................................................................................................................. 73

     16.7.  Functional Description................................................................................................................74

17.  SAM-BA Boot Program............................................................................................79

     17.1.  Description................................................................................................................................. 79

     17.2.  Embedded Characteristics......................................................................................................... 79

     17.3.  Hardware and Software Constraints.......................................................................................... 79

     17.4.  Flow Diagram............................................................................................................................. 79

     17.5.  Device Initialization.....................................................................................................................80

     17.6.  SAM-BA Monitor.........................................................................................................................80

18.  Fast Flash Programming Interface (FFPI)............................................................... 85

     18.1.  Description................................................................................................................................. 85

     18.2.  Embedded Characteristics......................................................................................................... 85

     18.3.  Parallel Fast Flash Programming............................................................................................... 85

19.  Bus Matrix (MATRIX)...............................................................................................94

     19.1.  Description................................................................................................................................. 94

     19.2.  Embedded Characteristics......................................................................................................... 94

     19.3.  Functional Description................................................................................................................96

     19.4.  Register Summary....................................................................................................................102

20.  USB Transmitter Macrocell Interface (UTMI).........................................................125

     20.1.  Description............................................................................................................................... 125

     20.2.  Embedded Characteristics....................................................................................................... 125

     20.3.  Register Summary....................................................................................................................126

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                                  SAM E70/S70/V70/V71 Family

21.  Chip Identifier (CHIPID).........................................................................................129

     21.1.  Description............................................................................................................................... 129

     21.2.  Embedded Characteristics....................................................................................................... 129

     21.3.  Register Summary....................................................................................................................131

22.  Enhanced Embedded Flash Controller (EEFC).....................................................136

     22.1.  Description............................................................................................................................... 136

     22.2.  Embedded Characteristics....................................................................................................... 136

     22.3.  Product Dependencies............................................................................................................. 136

     22.4.  Functional Description..............................................................................................................137

     22.5.  Register Summary....................................................................................................................155

23.  Supply Controller (SUPC)......................................................................................165

     23.1.  Description............................................................................................................................... 165

     23.2.  Embedded Characteristics....................................................................................................... 165

     23.3.  Block Diagram.......................................................................................................................... 166

     23.4.  Functional Description..............................................................................................................167

     23.5.  Register Summary....................................................................................................................178

24.  Watchdog Timer (WDT).........................................................................................191

     24.1.  Description............................................................................................................................... 191

     24.2.  Embedded Characteristics....................................................................................................... 191

     24.3.  Block Diagram.......................................................................................................................... 191

     24.4.  Functional Description..............................................................................................................192

     24.5.  Register Summary....................................................................................................................194

25.  Reinforced Safety Watchdog Timer (RSWDT)...................................................... 199

     25.1.  Description............................................................................................................................... 199

     25.2.  Embedded Characteristics....................................................................................................... 199

     25.3.  Block Diagram.......................................................................................................................... 200

     25.4.  Functional Description..............................................................................................................200

     25.5.  Register Summary....................................................................................................................202

26.  Reset Controller (RSTC)....................................................................................... 207

     26.1.  Description............................................................................................................................... 207

     26.2.  Embedded Characteristics....................................................................................................... 207

     26.3.  Block Diagram.......................................................................................................................... 207

     26.4.  Functional Description..............................................................................................................208

27.  Real-time Clock (RTC).......................................................................................... 219

     27.1.  Description............................................................................................................................... 219

     27.2.  Embedded Characteristics....................................................................................................... 219

     27.3.  Block Diagram.......................................................................................................................... 220

     27.4.  Product Dependencies............................................................................................................. 220

     27.5.  Functional Description..............................................................................................................220

     27.6.  Register Summary....................................................................................................................229

28.  Real-time Timer (RTT)...........................................................................................254

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                                  SAM E70/S70/V70/V71 Family

     28.1.  Description............................................................................................................................... 254

     28.2.  Embedded Characteristics....................................................................................................... 254

     28.3.  Block Diagram.......................................................................................................................... 254

     28.4.  Functional Description..............................................................................................................254

     28.5.  Register Summary....................................................................................................................257

29.  General Purpose Backup Registers (GPBR).........................................................263

     29.1.  Description............................................................................................................................... 263

     29.2.  Embedded Characteristics....................................................................................................... 263

     29.3.  Register Summary....................................................................................................................264

30.  Clock Generator.................................................................................................... 266

     30.1.  Description............................................................................................................................... 266

     30.2.  Embedded Characteristics....................................................................................................... 266

     30.3.  Block Diagram.......................................................................................................................... 267

     30.4.  Slow Clock................................................................................................................................267

     30.5.  Main Clock................................................................................................................................268

     30.6.  PLLA Clock...............................................................................................................................272

     30.7.  UTMI PLL Clock....................................................................................................................... 274

31.  Power Management Controller (PMC).................................................................. 275

     31.1.  Description............................................................................................................................... 275

     31.2.  Embedded Characteristics....................................................................................................... 275

     31.3.  Block Diagram.......................................................................................................................... 276

     31.4.  Master Clock Controller............................................................................................................276

     31.5.  Processor Clock Controller.......................................................................................................276

     31.6.  SysTick External Clock.............................................................................................................277

     31.7.  USB Full-speed Clock Controller..............................................................................................277

     31.8.  Core and Bus Independent Clocks for Peripherals.................................................................. 277

     31.9.  Peripheral and Generic Clock Controller..................................................................................278

     31.10. Asynchronous Partial Wakeup................................................................................................. 278

     31.11. Free-running Processor Clock..................................................................................................280

     31.12. Programmable Clock Output Controller................................................................................... 281

     31.13. Fast Startup..............................................................................................................................281

     31.14. Startup from Embedded Flash................................................................................................. 282

     31.15. Main Crystal Oscillator Failure Detection................................................................................. 283

     31.16. 32.768 kHz Crystal Oscillator Frequency Monitor....................................................................284

     31.17. Recommended Programming Sequence................................................................................. 284

     31.18. Clock Switching Details............................................................................................................287

     31.19. Register Write Protection......................................................................................................... 289

     31.20. Register Summary................................................................................................................... 290

32.  Parallel Input/Output Controller (PIO)....................................................................339

     32.1.  Description............................................................................................................................... 339

     32.2.  Embedded Characteristics....................................................................................................... 339

     32.3.  Block Diagram.......................................................................................................................... 340

     32.4.  Product Dependencies............................................................................................................. 341

     32.5.  Functional Description..............................................................................................................341

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                                  SAM E70/S70/V70/V71 Family

     32.6.  Register Summary....................................................................................................................355

33.  External Bus Interface (EBI).................................................................................. 417

     33.1.  Description............................................................................................................................... 417

     33.2.  Embedded Characteristics....................................................................................................... 417

     33.3.  EBI Block Diagram................................................................................................................... 418

     33.4.  I/O Lines Description................................................................................................................ 418

     33.5.  Application Example.................................................................................................................420

34.  SDRAM Controller (SDRAMC).............................................................................. 424

     34.1.  Description............................................................................................................................... 424

     34.2.  Embedded Characteristics....................................................................................................... 424

     34.3.  Signal Description.................................................................................................................... 425

     34.4.  Software Interface/SDRAM Organization, Address Mapping...................................................425

     34.5.  Product Dependencies............................................................................................................. 426

     34.6.  Functional Description..............................................................................................................428

     34.7.  Register Summary....................................................................................................................435

35.  Static Memory Controller (SMC)............................................................................454

     35.1.  Description............................................................................................................................... 454

     35.2.  Embedded Characteristics....................................................................................................... 454

     35.3.  I/O Lines Description................................................................................................................ 454

     35.4.  Multiplexed Signals.................................................................................................................. 455

     35.5.  Product Dependencies............................................................................................................. 455

     35.6.  External Memory Mapping....................................................................................................... 456

     35.7.  Connection to External Devices............................................................................................... 456

     35.8.  Application Example.................................................................................................................460

     35.9.  Standard Read and Write Protocols.........................................................................................462

     35.10. Scrambling/Unscrambling Function......................................................................................... 470

     35.11. Automatic Wait States.............................................................................................................. 471

     35.12. Data Float Wait States............................................................................................................. 474

     35.13. External Wait............................................................................................................................478

     35.14. Slow Clock Mode..................................................................................................................... 482

     35.15. Asynchronous Page Mode....................................................................................................... 484

     35.16. Register Summary................................................................................................................... 487

36.  DMA    Controller (XDMAC)......................................................................................501

     36.1.  Description............................................................................................................................... 501

     36.2.  Embedded Characteristics....................................................................................................... 501

     36.3.  Block Diagram.......................................................................................................................... 502

     36.4.  DMA Controller Peripheral Connections.................................................................................. 502

     36.5.  Functional Description..............................................................................................................504

     36.6.  Linked List Descriptor Operation.............................................................................................. 508

     36.7.  XDMAC Maintenance Software Operations............................................................................. 510

     36.8.  XDMAC Software Requirements.............................................................................................. 511

     36.9.  Register Summary....................................................................................................................512

37.  Image Sensor Interface (ISI)................................................................................. 583

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                                  SAM E70/S70/V70/V71 Family

     37.1.  Description............................................................................................................................... 583

     37.2.  Embedded Characteristics....................................................................................................... 584

     37.3.  Block Diagram.......................................................................................................................... 585

     37.4.  Product Dependencies............................................................................................................. 585

     37.5.  Functional Description..............................................................................................................585

     37.6.  Register Summary....................................................................................................................595

38.  GMAC - Ethernet MAC.......................................................................................... 633

     38.1.  Description............................................................................................................................... 633

     38.2.  Embedded Characteristics....................................................................................................... 633

     38.3.  Block Diagram.......................................................................................................................... 634

     38.4.  Signal Interface........................................................................................................................ 634

     38.5.  Product Dependencies............................................................................................................. 635

     38.6.  Functional Description..............................................................................................................635

     38.7.  Programming Interface.............................................................................................................666

     38.8.  Register Summary....................................................................................................................671

39.  USB    High-Speed Interface (USBHS).................................................................... 824

     39.1.  Description............................................................................................................................... 824

     39.2.  Embedded Characteristics....................................................................................................... 824

     39.3.  Block Diagram.......................................................................................................................... 825

     39.4.  Product Dependencies............................................................................................................. 826

     39.5.  Functional Description..............................................................................................................827

     39.6.  Register Summary....................................................................................................................852

40.  High-Speed Multimedia Card Interface (HSMCI)................................................ 1035

     40.1.  Description............................................................................................................................. 1035

     40.2.  Embedded Characteristics..................................................................................................... 1035

     40.3.  Block Diagram........................................................................................................................ 1036

     40.4.  Application Block Diagram..................................................................................................... 1036

     40.5.  Pin Name List......................................................................................................................... 1037

     40.6.  Product Dependencies........................................................................................................... 1037

     40.7.  Bus Topology..........................................................................................................................1037

     40.8.  High-Speed Multimedia Card Operations...............................................................................1039

     40.9.  SD/SDIO Card Operation....................................................................................................... 1048

     40.10. CE-ATA Operation..................................................................................................................1049

     40.11. HSMCI Boot Operation Mode.................................................................................................1050

     40.12. HSMCI Transfer Done Timings.............................................................................................. 1051

     40.13. Register Write Protection....................................................................................................... 1052

     40.14. Register Summary................................................................................................................. 1053

41.  Serial Peripheral Interface (SPI)..........................................................................1088

     41.1.  Description............................................................................................................................. 1088

     41.2.  Embedded Characteristics..................................................................................................... 1088

     41.3.  Block Diagram........................................................................................................................ 1089

     41.4.  Application Block Diagram..................................................................................................... 1089

     41.5.  Signal Description.................................................................................................................. 1090

     41.6.  Product Dependencies........................................................................................................... 1090

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                                  SAM E70/S70/V70/V71 Family

     41.7.  Functional Description............................................................................................................1090

     41.8.  Register Summary..................................................................................................................1103

42.  Quad Serial Peripheral Interface (QSPI)............................................................. 1124

     42.1.  Description..............................................................................................................................1124

     42.2.  Embedded Characteristics..................................................................................................... 1124

     42.3.  Block Diagram........................................................................................................................ 1125

     42.4.  Signal Description...................................................................................................................1125

     42.5.  Product Dependencies........................................................................................................... 1125

     42.6.  Functional Description............................................................................................................ 1126

     42.7.  Register Summary..................................................................................................................1143

43.  Two-wire Interface (TWIHS)................................................................................ 1167

     43.1.  Description..............................................................................................................................1167

     43.2.  Embedded Characteristics..................................................................................................... 1167

     43.3.  List of Abbreviations............................................................................................................... 1168

     43.4.  Block Diagram........................................................................................................................ 1168

     43.5.  Product Dependencies........................................................................................................... 1169

     43.6.  Functional Description............................................................................................................ 1169

     43.7.  Register Summary..................................................................................................................1208

44.  Synchronous Serial Controller (SSC).................................................................. 1239

     44.1.  Description............................................................................................................................. 1239

     44.2.  Embedded Characteristics..................................................................................................... 1239

     44.3.  Block Diagram........................................................................................................................ 1240

     44.4.  Application Block Diagram..................................................................................................... 1240

     44.5.  SSC Application Examples.....................................................................................................1240

     44.6.  Pin Name List......................................................................................................................... 1242

     44.7.  Product Dependencies........................................................................................................... 1242

     44.8.  Functional Description............................................................................................................1243

     44.9.  Register Summary..................................................................................................................1254

45.  Inter-IC Sound Controller (I2SC)......................................................................... 1283

     45.1.  Description............................................................................................................................. 1283

     45.2.  Embedded Characteristics..................................................................................................... 1283

     45.3.  Block Diagram........................................................................................................................ 1284

     45.4.  I/O Lines Description.............................................................................................................. 1284

     45.5.  Product Dependencies........................................................................................................... 1284

     45.6.  Functional Description............................................................................................................1285

     45.7.  I2SC Application Examples.................................................................................................... 1290

     45.8.  Register Summary..................................................................................................................1293

46.  Universal Synchronous Asynchronous Receiver Transceiver (USART)............. 1309

     46.1.  Description............................................................................................................................. 1309

     46.2.  Embedded Characteristics..................................................................................................... 1309

     46.3.  Block Diagram........................................................................................................................ 1311

     46.4.  I/O Lines Description.............................................................................................................. 1311

     46.5.  Product Dependencies........................................................................................................... 1312

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                                  SAM E70/S70/V70/V71 Family

     46.6.  Functional Description............................................................................................................1312

     46.7.  Register Summary..................................................................................................................1366

47.  Universal Asynchronous Receiver Transmitter (UART)...................................... 1446

     47.1.  Description............................................................................................................................. 1446

     47.2.  Embedded Characteristics..................................................................................................... 1446

     47.3.  Block Diagram........................................................................................................................ 1446

     47.4.  Product Dependencies........................................................................................................... 1447

     47.5.  Functional Description............................................................................................................1447

     47.6.  Register Summary..................................................................................................................1457

48.  Media Local Bus (MLB)....................................................................................... 1474

     48.1.  Description............................................................................................................................. 1474

     48.2.  Embedded Characteristics..................................................................................................... 1475

     48.3.  Block Diagram........................................................................................................................ 1475

     48.4.  Signal Description.................................................................................................................. 1476

     48.5.  Product Dependencies........................................................................................................... 1477

     48.6.  Functional Description............................................................................................................1478

     48.7.  Register Summary..................................................................................................................1525

49.  Controller Area Network (MCAN)........................................................................ 1563

     49.1.  Description............................................................................................................................. 1563

     49.2.  Embedded Characteristics..................................................................................................... 1563

     49.3.  Block Diagram........................................................................................................................ 1564

     49.4.  Product Dependencies........................................................................................................... 1564

     49.5.  Functional Description............................................................................................................1565

     49.6.  Register Summary..................................................................................................................1594

50.  Timer Counter (TC)..............................................................................................1669

     50.1.  Description............................................................................................................................. 1669

     50.2.  Embedded Characteristics..................................................................................................... 1669

     50.3.  Block Diagram........................................................................................................................ 1670

     50.4.  Pin List....................................................................................................................................1671

     50.5.  Product Dependencies........................................................................................................... 1671

     50.6.  Functional Description............................................................................................................1672

     50.7.  Register Summary..................................................................................................................1694

51.  Pulse Width Modulation Controller (PWM).......................................................... 1733

     51.1.  Description............................................................................................................................. 1733

     51.2.  Embedded Characteristics..................................................................................................... 1733

     51.3.  Block Diagram........................................................................................................................ 1735

     51.4.  I/O Lines Description.............................................................................................................. 1735

     51.5.  Product Dependencies........................................................................................................... 1736

     51.6.  Functional Description............................................................................................................1738

     51.7.  Register Summary..................................................................................................................1779

52.  Analog Front-End Controller (AFEC)...................................................................1853

     52.1.  Description............................................................................................................................. 1853

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                                  SAM E70/S70/V70/V71 Family

     52.2.  Embedded Characteristics..................................................................................................... 1853

     52.3.  Block Diagram........................................................................................................................ 1854

     52.4.  Signal Description.................................................................................................................. 1855

     52.5.  Product Dependencies........................................................................................................... 1855

     52.6.  Functional Description............................................................................................................1856

     52.7.  Register Summary..................................................................................................................1873

53.  Digital-to-Analog Converter Controller (DACC)................................................... 1909

     53.1.  Description............................................................................................................................. 1909

     53.2.  Embedded Characteristics..................................................................................................... 1909

     53.3.  Block Diagram........................................................................................................................ 1910

     53.4.  Signal Description.................................................................................................................. 1910

     53.5.  Product Dependencies........................................................................................................... 1911

     53.6.  Functional Description............................................................................................................ 1911

     53.7.  Register Summary..................................................................................................................1917

54.  Analog Comparator Controller (ACC)..................................................................1935

     54.1.  Description............................................................................................................................. 1935

     54.2.  Embedded Characteristics..................................................................................................... 1935

     54.3.  Block Diagram........................................................................................................................ 1935

     54.4.  Signal Description.................................................................................................................. 1936

     54.5.  Product Dependencies........................................................................................................... 1936

     54.6.  Functional Description............................................................................................................1936

     54.7.  Register Summary..................................................................................................................1938

55.  Integrity Check Monitor (ICM)..............................................................................1951

     55.1.  Description............................................................................................................................. 1951

     55.2.  Embedded Characteristics..................................................................................................... 1952

     55.3.  Block Diagram........................................................................................................................ 1953

     55.4.  Product Dependencies........................................................................................................... 1953

     55.5.  Functional Description............................................................................................................1954

     55.6.  Register Summary..................................................................................................................1967

56.  True Random Number Generator (TRNG).......................................................... 1988

     56.1.  Description............................................................................................................................. 1988

     56.2.  Embedded Characteristics..................................................................................................... 1988

     56.3.  Block Diagram........................................................................................................................ 1988

     56.4.  Product Dependencies........................................................................................................... 1988

     56.5.  Functional Description............................................................................................................1989

     56.6.  Register Summary..................................................................................................................1990

57.  Advanced Encryption Standard (AES)................................................................ 1997

     57.1.  Description............................................................................................................................. 1997

     57.2.  Embedded Characteristics..................................................................................................... 1997

     57.3.  Product Dependencies........................................................................................................... 1998

     57.4.  Functional Description............................................................................................................1998

     57.5.  Register Summary..................................................................................................................2010

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                                  SAM E70/S70/V70/V71 Family

58.  Electrical Characteristics for SAM V70/V71........................................................ 2033

     58.1.  Absolute Maximum Ratings....................................................................................................2033

     58.2.  DC Characteristics................................................................................................................. 2034

     58.3.  Power Consumption............................................................................................................... 2039

     58.4.  Oscillator Characteristics........................................................................................................2044

     58.5.  PLLA Characteristics..............................................................................................................2048

     58.6.  PLLUSB Characteristics.........................................................................................................2048

     58.7.  USB Transceiver Characteristics............................................................................................2049

     58.8.  AFE Characteristics................................................................................................................2049

     58.9.  Analog Comparator Characteristics....................................................................................... 2058

     58.10. Temperature Sensor...............................................................................................................2058

     58.11. 12-bit DAC Characteristics..................................................................................................... 2059

     58.12. Embedded Flash Characteristics........................................................................................... 2062

     58.13. Timings for Worst-Case Conditions........................................................................................2063

59.  Electrical Characteristics for SAM E70/S70........................................................ 2083

     59.1.  Absolute Maximum Ratings....................................................................................................2083

     59.2.  DC Characteristics................................................................................................................. 2084

     59.3.  Power Consumption............................................................................................................... 2089

     59.4.  Oscillator Characteristics........................................................................................................2095

     59.5.  PLLA Characteristics..............................................................................................................2099

     59.6.  PLLUSB Characteristics.........................................................................................................2099

     59.7.  USB Transceiver Characteristics............................................................................................2099

     59.8.  AFE Characteristics................................................................................................................2100

     59.9.  Analog Comparator Characteristics....................................................................................... 2108

     59.10. Temperature Sensor...............................................................................................................2109

     59.11. 12-bit DAC Characteristics..................................................................................................... 2109

     59.12. Embedded Flash Characteristics........................................................................................... 2112

     59.13. Timings for Worst-Case Conditions........................................................................................2113

60. Schematic Checklist............................................................................................ 2136

     60.1.  Power Supplies...................................................................................................................... 2136

     60.2.  General Hardware Recommendations................................................................................... 2143

     60.3.  Boot Program Hardware Constraints..................................................................................... 2156

61. Marking................................................................................................................2157

62. Ordering Information............................................................................................2158

63. Revision History...................................................................................................2159

The Microchip Web Site............................................................................................ 2190

Customer Change Notification Service......................................................................2190

Customer Support..................................................................................................... 2190

Product Identification System.................................................................................... 2191

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                                  SAM E70/S70/V70/V71 Family

Microchip Devices Code Protection Feature............................................................. 2191

Legal Notice...............................................................................................................2191

Trademarks............................................................................................................... 2192

Quality Management System Certified by DNV.........................................................2192

Worldwide Sales and Service....................................................................................2194

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                                                                                                                                                                                                                                                           SAM E70/S70/V70/V71 Family

                                                                                                                                                                                                                                                                                                                                                                  Configuration Summary

1.         Configuration Summary

           The SAM E70/S70/V70/V71 devices differ in memory size, package and features. The following tables

           summarize the different configurations.

Table 1-1. SAM V71 Family Features (With CAN-FD, Ethernet AVB and Media LB)

                                                                                                                                                                                                                                                 Digital Peripherals                                                                                                                                                                                                 Analog

Device     Flash Memory (KB)  Multi-port SRAM Memory (KB)  Pins  Packages          USB (see Note)                  USART/UART              QSPI           USART/SPI  TWIHS      HSMCI port/bits  CAN-FD              Ethernet AVB                Media LB  Image Sensor Interface (ISI)  SPI0  SPI1  External Bus Interface (EBI)  SDRAM Interface  DMA Channels  SSC  ETM  Timer Counter Channels  Timer Counter Channels I/O  I2SC  I/O Pins  12-bit ADC Channels  Analog Comparators  DAC (Channels)

SAMV71Q19  512                256

SAMV71Q20  1024                                            144             LQFP,   HS                              3/5                           Y        3             3       1/4                               2          MII,                Y         12 -                          Y     Y     Y                             Y                24            Y    Y    12                      36                          2     114       24                   Y                   2

                              384                                TFBGA                                                                                                                                                       RMII                          bit

SAMV71Q21  2048

SAMV71N19  512                256

SAMV71N20  1024                                            100             LQFP,   HS                              3/5                           Y        3             3       1/4                               2          MII,                Y         12 -                          Y     N     N                             N                24            Y    Y    12                      9                           1     75        10                   Y                   2

                              384                                TFBGA                                                                                                                                                       RMII                          bit

SAMV71N21  2048

SAMV71J19  512                256

SAMV71J20  1024                                            64              LQFP    FS                              2/3                     SPI            0             2          N                              1          RMII                Y         8-bit                         N     N     N                             N                24            Y    Y    12                      3                           0     44        5                    Y                   1

                              384                                                                                                          only

SAMV71J21  2048

           Note:  HS = High-Speed; FS = Full-Speed.

Table 1-2. SAM E70 Family Features (With CAN-FD                                                                                                                                                                      and Ethernet AVB)

                                                                                                                                                                                                                                                 Digital Peripherals                                                                                                                                                                                                 Analog

Device     Flash Memory (KB)  Multi-port SRAM Memory (KB)  Pins  Packages                          USB (see Note)              USART/UART        QSPI                USART/SPI  TWIHS            HSMCI port/bits     CAN-FD        Ethernet AVB            Image Sensor Interface (ISI)  SPI0  SPI1  External Bus Interface (EBI)  SDRAM Interface  DMA Channels  SSC  ETM  Timer Counter Channels  Timer Counter Channels I/O  I2SC  I/O Pins  12-bit ADC Channels  Analog Comparators  DAC (Channels)

SAME70Q19  512                256

                                                                           LQFP,                                                                                                                                                   MII,

SAME70Q20  1024                                            144             TFBGA,                  HS                          3/5                     Y             3          3                1/4                 2             RMII                    12 -bit                       Y     Y     Y                             Y                24            Y    Y    12                      36                          2     114       24                   Y                   2

                              384                                          UFBGA

SAME70Q21  2048

SAME70N19  512                256

SAME70N20  1024                                            100   LQFP, TFBGA                       HS                          3/5                     Y             3          3                1/4                 2             MII,                    12 -bit                       Y     N     N                             N                24            Y    Y    12                      9                           1     75        10                   Y                   2

                              384                                                                                                                                                                                                  RMII

SAME70N21  2048

SAME70J19  512                256

SAME70J20  1024                                            64              LQFP                    FS                          2/3                  SPI              0          2                N                   1             RMII                    8-bit                         N     N     N                             N                24            Y    Y    12                      3                           0     44        5                    Y                   1

                              384                                                                                                                   only

SAME70J21  2048

           Note:  HS                                             = High-Speed;                                                 FS                = Full-Speed.

           © 2017 Microchip Technology Inc.                                                                                                                                                                                                      Datasheet                                                                                                                                          DS60001527A-page 15
                                                                                                                                                                                                    SAM E70/S70/V70/V71 Family

                                                                                                                                                                                                                                                                                                           Configuration Summary

Table 1-3. SAM V70 Family Features (Without CAN-FD,                                                                                                                                Ethernet Control)

                                                                                                                                                                                                    Digital Peripherals                                                                                                                                                                                       Analog

Device     Flash Memory (KB)  Multi-port SRAM Memory (KB)  Pins  Packages        USB (see Note  USART/UART  QSPI                        USART/SPI  TWIHS  HSMCI port/bits  CAN-FD  Media LB         Image Sensor Interface (ISI)  SPI0  SPI1  External Bus Interface (EBI)  SDRAM Interface  DMA Channels  SSC  ETM  Timer Counter Channels  Timer Counter Channels I/O  I2SC  I/O Pins  12-bit ADC Channels  Analog Comparators  DAC (Channels)

SAMV70Q19  512                256

SAMV70Q20  1024                                            144   LQFP, TFBGA     HS             3/5                         Y           3          3      1/4              2       Y                12 -bit                       Y     Y     Y                             Y                24            Y    Y    12                      36                          2     114       24                   Y                   2

                              384

SAMV70Q21  2048

SAMV70N19  512                256

SAMV70N20  1024                                            100   LQFP, TFBGA     HS             3/5                         Y           3          3      1/4              2       Y                12 -bit                       Y     N     N                             N                24            Y    Y    12                      9                           1     75        10                   Y                   2

                              384

SAMV70N21  2048

SAMV70J19  512                256

SAMV70J20  1024                                            64              LQFP  FS             2/3         SPI only                    0          2      N                1       N                8-bit                         N     N     N                             N                24            Y    Y    12                      3                           0     44        5                    Y                   1

                              384

SAMV70J21  2048

           Note:  HS = High-Speed; FS                                                                       = Full-Speed.

Table 1-4. SAM S70 Family Features                                                                          (Without CAN-FD,                                                       Ethernet AVB and                                                                         Media                          LB)

                                                                                                                                                                                                                                  Digital Peripherals                                                                                                                                                         Analog

Device     Flash Memory (KB)  Multi-port SRAM Memory (KB)  Pins  Packages                                   USB (see Note)  USART/UART  QSPI              USART/SPI        TWIHS   HSMCI port/bits  Image Sensor Interface (ISI)  SPI0  SPI1  External Bus Interface (EBI)  SDRAM Interface  DMA Channels  SSC  ETM  Timer Counter Channels  Timer Counter Channels I/O  I2SC  I/O Pins  12-bit ADC Channels  Analog Comparators  DAC Channels

SAMS70Q19  512                256

SAMS70Q20  1024                                            144   LQFP, LFBGA, UFBGA                         HS              3/5               Y           3                3       1/4              12 -bit                       Y     Y     Y                             Y                24            Y    Y    12                      36                          2     114       24                   Y                   2

                              384

SAMS70Q21  2048

SAMS70N19  512                256

SAMS70N20  1024                                            100   LQFP, TFBGA, VFBGA                         HS              3/5               Y           3                3       1/4              12 -bit                       Y     N     N                             N                24            Y    Y    12                      9                           1     75        10                   Y                   2

                              384

SAMS70N21  2048

SAMS70J19  512                256

SAMS70J20  1024                                            64              LQFP, QFN                        FS              2/3         SPI only          0                2       N                8-bit                         N     N     N                             N                24            Y    Y    12                      3                           0     44        5                    Y                   1

                              384

SAMS70J21  2048

           Note:  HS =                                           High-Speed; FS =                                           Full-Speed.

           © 2017 Microchip Technology Inc.                                                                                                                                        Datasheet                                                                                                                                                 DS60001527A-page 16
                                                                                    SAM E70/S70/V70/V71 Family

                                                                                         Ordering Information

2.  Ordering Information

                                      SAM                         V71  Q  21  A  -  CBT

    Product Family                                                                       Package Carrier (If ) Applicable

    SAM = SMART ARM Microcontroller                                                      T = Tape and Reel

    Product Series                                                                       Temperature Operating Range

    V71 = C+oErttheexr-nMet7++2AxdCvAaNn-cFeDd+FMeaetduiraeLSBet                         N = Industrial (-40 - +105°C)

    V70 = Cortex-M7 + Advanced Feature Set                                               B = Grade 2 (-40 - +105°C)

    + Media LB                                                                           Package Type
    E70 = Cortex-M7 + Advanced Feature Set
    + Ethernet + 2x CAN-FD
    S70 = Cortex-M7 + Advanced Feature Set                                               A = LQFP

                                                                                         AA = LQFP

    Pin Count                                                                            C = LFBGA/TFBGA

    J = 64 pins                                                                          CF = UFBGA/VFBGA

    N = 100 pins                                                                         M = QFN

    Q = 144 pins

    Flash Memory Density                                                                 Device Variant

    21 = 2048 KB                                                                         A = Revision A, legacy version

    20 = 1024 KB                                                                         B = Revision B, current variant

    19 = 512 KB

    © 2017 Microchip Technology Inc.                                          Datasheet  DS60001527A-page 17
                                                                                                                                                                                                                              SAM E70/S70/V70/V71 Family

                                                                                                                                                                                                                                                                                                                                                                                                                                     Block Diagram

3.           Block Diagram

             See the Configuration Summary for detailed configurations of memory size, package and features of the

             SAM E70/S70/V70/V71 devices.

             Figure 3-1. SAM V71 144-pin Block Diagram

                                                                      TRACETCRLAKCED0..3      TDI  TDO/TRACTMESSW/SOWDTIOCK/SWJCTLAKGSEL                                                              VDDIO  VDDOUT                        A[23:0]N, WD[A1NI5TA:,0NN] DCROSAE0S.,.,3NAC,A2NA1NRS/DN,DAWAD,2NNQE2D/WMNAA0AE0L.N./E1ND,LCASBL1D,E6CN/SKUD,BSBDAQC0S,KCAEKQ1,,7MSQ/SODCDQASSB1IM/0QAIS1IQOOI0O/Q2I.O.31  HSDMHSDP       ISI_DIS[1I1_:P0ISC] IK_,HISSYI_GNMTCCX,CKIGSKTI,_XGVGESRCRYXR,NCGSGCK,TR,GXXGDCERGVORERL,FX,GCG0GRK.MC.X3DR,DCGSGV,DTTGVSXMU0.CD.3OICOMANPCRAXN0.T.1X0..1  MLBMCLLBKMSILGBDAT

             System Controller

    TST                                                                                                                                                                                               Voltage

    XIN              3-20 MHz                                                                                                                                                                         Regulator

    XOUT             Crystal

                     Oscillator

    PCK0..2                                                                                Serial Wire Debug/JTAG Boundary Scan

             4/8/12 MHz
             RC Oscillator
                                    PMC                                                                                                                                                                                                                                                                                                                                                                               Transceiver

             UPLL                                                     TPIU                         In-Circuit Emulator                                                                                       Multi-port       Flash

                                                                                              Cortex-M7 Processor                                                                                              SRAM           Unique ID

                                                     NVIC                   ETM                                                                                                           TCM         ITCM   TCM SRAM                      External Bus Interface                                                                                                                                                                                     GMAC

             PLLA                                                                             fMAX 300 MHz                                                                            Interface                                            Static Memory Controller (SMC)                                                                    QSPI                                                                     HSUSB          ISI                                2x                                                                                                                      MLB

                                                                                                                                                                                                      DTCM   0–256 Kbytes     Flash              SDRAM Controller (SDRAMC)                                                                                                                                                                       MII/RMII               MCAN

                                                                                                                                                                                                                              2048 Kbytes                                                                      NAND Flash Logic

    ERASE                                                                   MPU                             FPU                                                                                                               1024 Kbytes                                                                                                                                                                                                                FIFO

             Backup                                                   16 Kbytes DCache + ECC       16 Kbytes ICache + ECC                                                                                    System RAM       512 Kbytes

WKUP0..13                                                                                                                                                                                                    128–384 Kbytes                                                                                                            XDMA      XIP                                                                  DMA            DMA                 DMA            DMA                                                                                                                     DMA

                         SUPC       Backup RAM                                                                                                                                                               0–256 Kbytes

                                    1 Kbyte                           AHBP                         AXIM                                                                                   AHBS

    XIN32                32 kHz

    XOUT32               Crystal

                     Oscillator     Immediate Clear

                     32 kHz         256-bit SRAM

                     RC Oscillator  (GPBR)                                                    AXI Bridge

RTCOUT0                  RTC        RTT

RTCOUT1                                                                                       M          M                                                                                    S                                                                                                                S                             S                                                                                 M     M                         M        M    M                                                                                                                       24-channel

                                                                                        M                                                                                                                        S         S  S                                                                                                                                                                                                                                                                                                                                                                      XDMA

    VDDIO                POR                         ROM                                                                                                                                                                                                                                                                                                                                                                                                                     M

                                    RSTC                                                                                                                                                                                      12-layer Bus Matrix

    NRST                                             Boot                               S                                                                                                                                     fMAX 150 MHz                                                                                                                                                                                                                                   M

                                                     Program                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                        DMA

                     SM             WDT                                                                                                                                                                                              S                                                                                                                                                                                                                                       M

                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                                     ICM/SHA

    VDDPLL                          RSWDT

VDDCORE                                                                                                                                                                                                                       Peripheral Bridge

                     PIOA/B/C/D/E

                                                     XDMA                   XDMA                     XDMA               XDMA                                                                          XDMA           XDMA     XDMA               XDMA                                                                            XDMA            XDMA                                                                          XDMA              XDMA             XDMA

                                                                                                                                                                                                                                                                                                                                                                                                                      2x

                                                     3x                     5x                3x                 PIO                                                                          SSC                2x           HSMCI        2x                                                                     4x                         2x                                                                       12-bit         ACC         12-bit        AES      TRNG

                                                     TWIHS                  UART              USART                                                                                                            I2SC                        SPI                                                                    TC                   PWM                                                                            AFE                        DAC

                                                                                                                                                                                                                                                                                                                                                                                                                      Temp Sensor

                                                     TWTDW0.C.2K0..2  URXDU0T..X4D0..4  SCK0T..X2D0R.X.2D0RD..T2SSR0C0R...T2I.02S.,0.2D..,T2DRC0D..20..2PIOPIDOCD0C..E7NP1IO..2DCCLK  TD  RD  TK  RK  TF I2RSFCx_IM2SCCKIx2_SCCKx_IW2SSCI2x_SDCIx_DOMCCMKCCMDCADA0..S3PIx_SMPIISx_OSMPOSIxPS_IISx_PNCPKCS0..3  TCLK0T.I.O1A10T.I.OP1B1W0M..1C1Px_WPMWCPPMxWWH_PMM0W.CC.3xxM__LPP0WW..3MMEFIX0T.A.R2FGE0xA_..A1FEDxT_RAGD0..11        VREFNVREFP  DAC0..D1ATRG

             © 2017 Microchip Technology Inc.                                                                                                                                                                    Datasheet                                                                                                                                                                                                           DS60001527A-page 18
                                                            SAM E70/S70/V70/V71 Family

                                                                                        Signal Description

4.  Signal Description

    The following table provides details on signal  names classified by peripheral.

    Table 4-1. Signal Description List

    Signal Name          Function                   Type    Active  Voltage             Comments

                                                            Level   Reference

    Power Supplies

    VDDIO                Peripherals I/O Lines      Power      –                     –  –

                         Power Supply

    VDDIN                Voltage Regulator          Power      –                     –  –

                         Input, AFE, DAC and

                         Analog Comparator

                         Power Supply (see

                         Note)

    VDDOUT               Voltage Regulator          Power      –                     –  –

                         Output

    VDDPLL               PLLA Power Supply          Power      –                     –  –

    VDDPLLUSB            USB PLL and                Power      –                     –  –

                         Oscillator Power

                         Supply

    VDDCORE              Powers the core, the       Power      –                     –  –

                         embedded memories

                         and the peripherals

    GND, GNDPLL,         Ground                     Ground     –                     –  –

    GNDPLLUSB,

    GNDANA,

    GNDUTMI

    VDDUTMII             USB Transceiver            Power      –                     –  –

                         Power Supply

    VDDUTMIC             USB Core Power             Power      –                     –  –

                         Supply

    GNDUTMI              USB Ground                 Ground     –                     –  –

    Clocks, Oscillators  and PLLs

    XIN                  Main Oscillator Input      Input      –    VDDIO               –

    XOUT                 Main Oscillator Output     Output     –                        –

    XIN32                Slow Clock Oscillator      Input      –                        –

                         Input

    XOUT32               Slow Clock Oscillator      Output     –                        –

                         Output

    © 2017 Microchip Technology Inc.                Datasheet                           DS60001527A-page 19
                                                  SAM E70/S70/V70/V71 Family

                                                                           Signal Description

Signal Name       Function                Type         Active   Voltage    Comments

                                                       Level    Reference

PCK0–PCK2         Programmable Clock      Output             –                  –

                  Output

Real Time Clock

RTCOUT0           Programmable RTC        Output             –  VDDIO           –

                  Waveform Output

RTCOUT1           Programmable RTC        Output             –                  –

                  Waveform Output

Serial Wire Debug/JTAG Boundary Scan

SWCLK/TCK         Serial Wire Clock /     Input              –  VDDIO           –

                  Test Clock (Boundary

                  scan mode only)

TDI               Test Data In (Boundary  Input              –                  –

                  scan mode only)

TDO/TRACESWO      Test Data Out           Output             –                  –

                  (Boundary scan mode

                  only)

SWDIO/TMS         Serial Wire Input/      I/O / Input        –                  –

                  Output / Test Mode

                  Select (Boundary scan

                  mode only)

JTAGSEL           JTAG Selection          Input        High                     –

Trace Debug Port

TRACECLK          Trace Clock             Output             –  VDDIO      PCK3 is used for

                                                                           ETM

TRACED0–          Trace Data              Output             –                  –

TRACED3

Flash Memory

ERASE             Flash and NVM           Input        High     VDDIO           –

                  Configuration Bits

                  Erase Command

Reset/Test

NRST              Synchronous             I/O          Low      VDDIO           –

                  Microcontroller Reset

TST               Test Select             Input              –                  –

Universal Asynchronous Receiver Transceiver - UART(x=[0:4])

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                                                       SAM E70/S70/V70/V71 Family

                                                                          Signal Description

Signal Name       Function                     Type    Active  Voltage    Comments

                                                       Level   Reference

URXDx             UART Receive Data            Input      –           –   PCK4 can be

UTXDx             UART Transmit Data           Output     –           –   used to generate

                                                                          the baud rate

PIO Controller - PIOA - PIOB - PIOC - PIOD  -  PIOE

PA0–PA31          Parallel IO Controller A     I/O        –    VDDIO      –

PB0–PB9, PB12–    Parallel IO Controller B     I/O        –               –

PB13

PC0– PC31         Parallel IO Controller C     I/O        –               –

PD0–PD31          Parallel IO Controller D     I/O        –           –   –

PE0–PE5           Parallel IO Controller E     I/O        –           –   –

PIO Controller - Parallel Capture Mode

PIODC0–PIODC7     Parallel Capture Mode        Input      –    VDDIO      –

                  Data

PIODCCLK          Parallel Capture Mode        Input      –               –

                  Clock

PIODCEN1–         Parallel Capture Mode        Input      –               –

PIODCEN2          Enable

External Bus Interface

D[15:0]           Data Bus                     I/O        –           –   –

A[23:0]           Address Bus                  Output     –           –   –

NWAIT             External Wait Signal         Input   Low            –   –

Static Memory Controller - SMC

NCS0–NCS3         Chip Select Lines            Output  Low            –   –

NRD               Read Signal                  Output  Low            –   –

NWE               Write Enable                 Output  Low            –   –

NWR0–NWR1         Write Signal                 Output  Low            –   –

NBS0–NBS1         Byte Mask Signal             Output  Low            –   Used also  for

                                                                          SDRAMC

NAND Flash Logic

NANDOE            NAND Flash Output            Output  Low            –   –

                  Enable

NANDWE            NAND Flash Write             Output  Low            –   –

                  Enable

SDR-SDRAM Controller Logic

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                                                      SAM E70/S70/V70/V71 Family

                                                                                 Signal Description

Signal Name  Function                         Type    Active            Voltage  Comments

                                                      Level   Reference

SDCK         SDRAM Clock                      Output     –              –        –

SDCKE        SDRAM Clock Enable               Output     –              –        –

SDCS         SDRAM Controller                 Output     –              –        –

             Chip Select

BA0–BA1      Bank Select                      Output     –              –        –

SDWE         SDRAM Write Enable               Output     –              –        –

RAS–CAS      Row and Column                   Output     –              –        –

             Signal

SDA10        SDRAM Address 10                 Output     –              –        –

             Line

High Speed Multimedia Card Interface - HSMCI

MCCK         Multimedia Card Clock            I/O        –              –        –

MCCDA        Multimedia Card Slot A           I/O        –              –        –

             Command

MCDA0–MCDA3  Multimedia Card Slot A           I/O        –              –        –

             Data

Universal Synchronous Asynchronous Receiver Transmitter USART(x=[0:2])

SCKx         USARTx Serial Clock              I/O        –              –        PCK4 can be

TXDx         USARTx Transmit                  I/O        –              –        used to generate

             Data                                                                the baud rate

RXDx         USARTx Receive Data              Input      –              –

RTSx         USARTx Request To                Output     –              –

             Send

CTSx         USARTx Clear To                  Input      –              –

             Send

DTRx         USARTx Data Terminal             Output     –              –

             Ready

DSRx         USARTx Data Set                  Input      –              –

             Ready

DCDx         USARTx Data Carrier              Input      –              –

             Detect

RIx          USARTx Ring Indicator            Input      –              –

LONCOL1      LON Collision                    Input      –              –

             Detection

Synchronous Serial Controller - SSC

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                                                   SAM E70/S70/V70/V71 Family

                                                                            Signal Description

Signal Name     Function                Type       Active        Voltage    Comments

                                                   Level         Reference

TD              SSC Transmit Data       Output                –         –          –

RD              SSC Receive Data        Input                 –         –          –

TK              SSC Transmit Clock      I/O                   –         –          –

RK              SSC Receive Clock       I/O                   –         –          –

TF              SSC Transmit Frame      I/O                   –         –          –

                Sync

RF              SSC Receive Frame       I/O                   –         –          –

                Sync

Inter-IC Sound Controller - I2SC[1..0]

I2SCx_MCK       Master Clock            Output                –  VDDIO      GCLK[PID] can

I2SCx_CK        Serial Clock            I/O                   –  VDDIO      be used to

                                                                            generate the baud

I2SCx_WS        I2S Word Select         I/O                   –  VDDIO      rate

I2SCx_DI        Serial Data Input       Input                 –  VDDIO

I2SCx_DO        Serial Data Output      Output                –  VDDIO

Image Sensor Interface - ISI

ISI_D0–ISI_D11  Image Sensor Data       Input                 –         –          –

ISI_MCK         Image sensor            Output                –         –          –

                Reference clock.

                No dedicated signal,

                PCK1 can be used.

ISI_HSYNC       Image Sensor            Input                 –         –          –

                Horizontal Synchro

ISI_VSYNC       Image Sensor Vertical   Input                 –         –          –

                Synchro

ISI_PCK         Image Sensor Data       Input                 –         –          –

                clock

Timer Counter - TC(x=[0:11])

TCLKx           TC Channel x External   Input                 –         –   PCK6 can be

                Clock Input                                                 used as an input

TIOAx           TC Channel x I/O Line   I/O                   –         –   clock

                A                                                           PCK7 can be

                                                                            used as an input

TIOBx           TC Channel x I/O Line   I/O                   –         –   clock for TC0 only

                B

Pulse Width Modulation Controller- PWMC(x=[0..1])

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                                                     SAM E70/S70/V70/V71 Family

                                                                        Signal Description

Signal Name         Function                 Type    Active  Voltage    Comments

                                                     Level   Reference

PWMCx_PWMH0         Waveform Output High     Output     –    –                    –

–                   for Channel 0–3

PWMCx_PWMH3

PWMCx_PWML0–        Waveform Output Low      Output     –    –          Only output in

PWMCx_PWML3         for Channel 0–3                                     complementary

                                                                        mode when dead

                                                                        time insertion is

                                                                        enabled.

PWMCx_PWMFI0        Fault Input              Input      –    –                    –



PWMCx_PWMFI2

PWMCx_PWMEX         External Trigger Input   Input      –    –                    –

TRG0–

PWMCx_PWMEX

TRG1

Serial Peripheral Interface - SPI(x=[0..1])

SPIx_MISO           Master In Slave Out      I/O        –    –                    –

SPIx_MOSI           Master Out Slave In      I/O        –    –                    –

SPIx_SPCK           SPI Serial Clock         I/O        –    –                    –

SPIx_NPCS0          SPI Peripheral Chip      I/O     Low     –                    –

                    Select 0

SPIx_NPCS1–         SPI Peripheral Chip      Output  Low     –                    –

SPIx_NPCS3          Select

Quad IO SPI - QSPI

QSCK                QSPI Serial Clock        Output     –    –                    –

QCS                 QSPI Chip Select         Output     –    –                    –

QIO0–QIO3           QSPI I/O                 I/O        –    –                    –

                    QIO0 is QMOSI

                    Master Out Slave In

                    QIO1 is QMISO

                    Master In Slave Out

Two-Wire Interface - TWIHS(x=0..2)

TWDx                TWIx Two-wire Serial     I/O        –    –                    –

                    Data

TWCKx               TWIx Two-wire Serial     I/O        –    –                    –

                    Clock

Analog

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                                                   SAM E70/S70/V70/V71 Family

                                                                      Signal Description

Signal Name   Function                    Type     Active  Voltage    Comments

                                                   Level   Reference

VREFP         ADC, DAC and Analog         Analog     –            –   –

              Comparator Positive

              Reference

VREFN         ADC, DAC and Analog         Analog     –            –   –

              Comparator Negative

              Reference Must be

              connected to GND or

              GNDANA.

12-bit Analog Front End - (x=[0..1])

AFEx_AD0–     Analog Inputs               Analog,    –            –   –

AFEx_AD11                                 Digital

AFEx_ADTRG    ADC Trigger                 Input      –     VDDIO      –

12-bit Digital-to-Analog Converter - DAC

DAC0–DAC1     Analog Output               Analog,    –            –   –

                                          Digital

DATRG         DAC Trigger                 Input      –     VDDIO      –

Fast Flash Programming Interface - FFPI

PGMEN0–       Programming Enabling        Input      –     VDDIO      –

PGMEN1

PGMM0–PGMM3   Programming Mode            Input      –     VDDIO      –

PGMD0–PGMD15  Programming Data            I/O        –                –

PGMRDY        Programming Ready           Output   High               –

PGMNVALID     Data Direction              Output   Low                –

PGMNOE        Programming Read            Input    Low                –

PGMNCMD       Programming                 Input    Low                –

              Command

USB High Speed - USBHS

HSDM          USB High Speed Data         Analog,    –     VDDUTMII   –

              -                           Digital

HSDP          USB High Speed Data                    –                –

              +

VBG           Bias Voltage                Analog     –            –   –

              Reference for USB

Ethernet MAC 10/100 - GMAC

GREFCK        Reference Clock             Input      –            –   RMII only

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                                                   SAM E70/S70/V70/V71 Family

                                                                      Signal Description

Signal Name      Function                  Type    Active  Voltage    Comments

                                                   Level   Reference

GTXCK            Transmit Clock            Input      –    –          MII only

GRXCK            Receive Clock             Input      –    –          MII only

GTXEN            Transmit Enable           Output     –    –                    –

GTX0 - GTX3      Transmit Data             Output     –    –          GTX0–GTX1 only

                                                                      in RMII

GTXER            Transmit Coding Error     Output     –    –          MII only

GRXDV            Receive Data Valid        Input      –    –          MII only

GRX0 - GRX3      Receive Data              Input      –    –          GRX0–GRX1 only

                                                                      in RMII

GRXER            Receive Error             Input      –    –                    –

GCRS             Carrier Sense             Input      –    –          MII only

GCOL             Collision Detected        Input      –    –          MII only

GMDC             Management Data           Output     –    –                    –

                 Clock

GMDIO            Management Data           I/O        –    –                    –

                 Input/Output

GTSUCOMP         TSU timer comparison      Output     –    –                    –

                 valid

Controller Area  Network - MCAN (x=[0:1])

CANRXx           CAN Receive               Input      –    –          CANRX1 is

                                                                      available on PD28

                                                                      for 100-pin only

                                                                      CANRX1 is

                                                                      available on PC12

                                                                      for 144-pin only

CANTXx           CAN Transmit              Output     –    –          PCK5 can be

                                                                      used for CAN

                                                                      clock

                                                                      PCK6 and PCK7

                                                                      can be used for

                                                                      CAN

                                                                      timestamping

MediaLB - MLB

MLBCLK           MLB Clock                 input      –    –                    –

MLBSIG           MLB Signal                I/O        –    –                    –

MLBDAT           MLB Data                  I/O        –    –                    –

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                                                     SAM E70/S70/V70/V71 Family

                                                                Signal Description

Note:  Refer to the “Active Mode”  section  in  the  Power Considerations chapter for restrictions on the

voltage range of analog cells.

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                                         SAM E70/S70/V70/V71 Family

                                                                         Automotive Quality Grade

5.  Automotive Quality Grade

    The SAM V70 and SAM V71 devices have been developed and manufactured according to the most

    stringent requirements of the international standard ISO-TS-16949. This data sheet contains limit values

    extracted from the results of extensive characterization (temperature and voltage).

    The quality and reliability of the SAM V70 and SAM V71 has been verified during regular product

    qualification as per AEC-Q100 grade 2 (–40°C to +105°C).

    Table 5-1. Temperature Grade Identification for Automotive Products

    Temperature (°C)                  Temperature Identifier             Comments

    –40°C to +105°C                   B                                  AEC-Q100 Grade 2

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                                                                                                Package and Pinout

6.     Package and Pinout

       In the tables that follow, the column “Reset State” indicates the reset state of the line with mnemonics.

       •  “PIO” “/” signal

       Indicates whether the PIO Line resets in I/O mode or in peripheral mode. If “PIO” is mentioned, the PIO

       line is maintained in a static state as soon as the reset is released. As a result, the bit corresponding to

       the PIO line in the register PIO_PSR (Peripheral Status Register) resets low.

       If a signal name is mentioned in the “Reset State” column, the PIO line is assigned to this function and

       the corresponding bit in PIO_PSR resets high. This is the case of pins controlling memories, in particular

       the address lines, which require the pin to be driven as soon as the reset is released.

       •  “I” / ”O”

       Indicates whether the signal is input or output state.

       •  “PU” / “PD”

       Indicates whether pullup, pulldown, or nothing is enabled.

       •  “ST”

       Indicates if Schmitt Trigger is enabled.

6.1    144-lead Packages

6.1.1  144-pin LQFP Package Outline

       Figure 6-1. Orientation of the 144-pin LQFP Package

                                                 144

                                                      1

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                                                                                                                                         Package and Pinout

6.1.2   144-ball LFBGA/TFBGA Package Outline

        Figure 6-2. Orientation of the 144-ball LFBGA/TFBGA Package

6.2     144-lead Package Pinout

Table   6-1. 144-lead Package Pinout

LFBGA/  Power Rail  I/O Type   Primary       Alternate          PIO Peripheral A       PIO Peripheral B       PIO Peripheral  C       PIO Peripheral       Reset State

UFBGA/                                                                                                                                D

TFBGA/

VFBGA                          Signal   Dir  Signal        Dir  Signal            Dir  Signal            Dir  Signal             Dir  Signal          Dir  Signal, Dir, PU, PD,

Ball                                                                                                                                                       HiZ, ST

C11     VDDIO       GPIO_AD    PA0      I/O  WKUP0(1)      I    PWMC0_            O    TIOA0             I/O  A17/BA1            O    I2SC0_M CK      O    PIO, I, PU, ST

                                                                PWMH0

D12     VDDIO       GPIO_AD    PA1      I/O  WKUP1(1)      I    PWMC0_            O    TIOB0             I/O  A18                O    I2SC0_C K       I/O  PIO, I, PU, ST

                                                                PWML0

E12     VDDIO       GPIO       PA2      I/O  WKUP2(1)      I    PWMC0_            O    –                 –    DATRG              I    –               –    PIO, I, PU, ST

                                                                PWMH1

F12     VDDIO       GPIO_AD    PA3      I/O  PIODC0(2)     I    TWD0              I/O  LONCOL 1          I    PCK2               O    –               –    PIO, I, PU, ST

K12     VDDIO       GPIO       PA4      I/O  WKUP3/P       I    TWCK0             O    TCLK0             I    UTXD1              O    –               –    PIO, I, PU, ST
                                             IODC1(3)

M11     VDDIO       GPIO_AD    PA5      I/O  WKUP4/P       I    PWMC1_            O    ISI_D4            I    URXD1              I    –               –    PIO, I, PU, ST
                                             IODC2(3)
                                                                PWML3

B9      VDDIO       GPIO_AD    PA6      I/O  –             –    –                 –    PCK0              O    UTXD1              O    –               –    PIO, I, PU, ST

L2      VDDIO       CLOCK      PA7      I/O  XIN32(4)      I    –                 –    PWMC0_ PWMH3      O    –                  –    –               –    PIO, HiZ

M2      VDDIO       CLOCK      PA8      I/O  XIN32(4)      O    PWMC1_            O    AFE0_AD TRG       I    –                  –    –               –    PIO, HiZ

                                                                PWMH3

M12     VDDIO       GPIO_AD    PA9      I/O  WKUP6/P       I    URXD0             I    ISI_D3            I    PWMC0_             I    –               –    PIO, I, PU, ST
                                             IODC3(3)
                                                                                                              PWMFI0

L9      VDDIO       GPIO_AD    PA10     I/O  PIODC4(2)     I    UTXD0             O    PWMC0_            I    RD                 I    –               –    PIO, I, PU, ST

                                                                                       PWMEXT RG0

J9      VDDIO       GPIO_AD    PA11     I/O  WKUP7/P       I    QCS               O    PWMC0_ PWMH0      O    PWMC1_             O    –               –    PIO, I, PU, ST
                                             IODC5(3)
                                                                                                              PWML0

L10     VDDIO       GPIO_AD    PA12     I/O  PIODC6(2)     I    QIO1              I/O  PWMC0_ PWMH1      O    PWMC1_             O    –               –    PIO, I, PU, ST

                                                                                                              PWMH0

M3      VDDIO       GPIO_AD    PA13     I/O  PIODC7(2)     I    QIO0              I/O  PWMC0_ PWMH2      O    PWMC1_             O    –               –    PIO, I, PU, ST

                                                                                                              PWML1

K6      VDDIO       GPIO_CL K  PA14     I/O  WKUP8/P       I    QSCK              O    PWMC0_ PWMH3      O    PWMC1_             O    –               –    PIO, I, PU, ST
                                             IODCEN1(3)
                                                                                                              PWMH1

L5      VDDIO       GPIO_AD    PA15     I/O  –             –    D14               I/O  TIOA1             I/O  PWMC0_             O    I2SC0_W S       I/O  PIO, I, PU, ST

                                                                                                              PWML3

K5      VDDIO       GPIO_AD    PA16     I/O  –             –    D15               I/O  TIOB1             I/O  PWMC0_             O    I2SC0_DI        I    PIO, I, PU, ST

                                                                                                              PWML2

J1      VDDIO       GPIO_AD    PA17     I/O  AFE0_AD 6(5)  I    QIO2              I/O  PCK1              O    PWMC0_             O    –               –    PIO, I, PU, ST

                                                                                                              PWMH3

        © 2017 Microchip Technology Inc.                                               Datasheet                                                  DS60001527A-page               30
                                                                                               SAM E70/S70/V70/V71 Family

                                                                                                                                              Package and Pinout

LFBGA/  Power Rail  I/O Type     Primary       Alternate             PIO Peripheral A       PIO Peripheral B       PIO Peripheral  C       PIO Peripheral       Reset State

UFBGA/                                                                                                                                     D

TFBGA/

VFBGA                            Signal   Dir  Signal           Dir  Signal            Dir  Signal            Dir  Signal             Dir  Signal          Dir  Signal, Dir, PU, PD,

Ball                                                                                                                                                            HiZ, ST

H2      VDDIO       GPIO_AD      PA18     I/O  AFE0_AD 7(5)     I    PWMC1_            I    PCK2              O    A14                O    –               –    PIO, I, PU, ST

                                                                     PWMEXT RG1

H1      VDDIO       GPIO_AD      PA19     I/O  AFE0_AD 8/       I    –                 –    PWMC0_ PWML0      O    A15                O    I2SC1_M CK      O    PIO, I, PU, ST
                                               WKUP9(6)

H3      VDDIO       GPIO_AD      PA20     I/O  AFE0_AD 9/       I    –                 –    PWMC0_ PWML1      O    A16/BA0            O    I2SC1_C K       I/O  PIO, I, PU, ST
                                               WKUP10(6)

K2      VDDIO       GPIO_AD      PA21     I/O  AFE0_AD 1/       I    RXD1              I    PCK1              O    PWMC1_             I    –               –    PIO, I, PU, ST
                                               PIODCEN 2(8)
                                                                                                                   PWMFI0

K3      VDDIO       GPIO_AD      PA22     I/O  PIODCCL K(2)     I    RK                I/O  PWMC0_            I    NCS2               O    –               –    PIO, I, PU, ST

                                                                                            PWMEXT RG1

L4      VDDIO       GPIO_AD      PA23     I/O  –                –    SCK1              I/O  PWMC0_ PWMH0      O    A19                O    PWMC1_          O    PIO, I, PU, ST

                                                                                                                                           PWML2

L7      VDDIO       GPIO_AD      PA24     I/O  –                –    RTS1              O    PWMC0_ PWMH1      O    A20                O    ISI_PCK         I    PIO, I, PU, ST

K8      VDDIO       GPIO_AD      PA25     I/O  –                –    CTS1              I    PWMC0_ PWMH2      O    A23                O    MCCK            O    PIO, I, PU, ST

J8      VDDIO       GPIO         PA26     I/O  –                –    DCD1              I    TIOA2             O    MCDA2              I/O  PWMC1_          I    PIO, I, PU, ST

                                                                                                                                           PWMFI1

J10     VDDIO       GPIO_AD      PA27     I/O  –                –    DTR1              O    TIOB2             I/O  MCDA3              I/O  ISI_D7          I    PIO, I, PU, ST

C9      VDDIO       GPIO         PA28     I/O  –                –    DSR1              I    TCLK1             I    MCCDA              I/O  PWMC1_          I    PIO, I, PU, ST

                                                                                                                                           PWMFI2

A6      VDDIO       GPIO         PA29     I/O  –                –    RI1               I    TCLK2             I    –                  –    –               –    PIO, I, PU, ST

A10     VDDIO       GPIO         PA30     I/O  WKUP11(1)        I    PWMC0_            O    PWMC1_            I    MCDA0              I/O  I2SC0_D O       O    PIO, I, PU, ST

                                                                     PWML2                  PWMEXT RG0

C8      VDDIO       GPIO_AD      PA31     I/O  –                –    SPI0_NP CS1       I/O  PCK2              O    MCDA1              I/O  PWMC1_          O    PIO, I, PU, ST

                                                                                                                                           PWMH2

H4      VDDIO       GPIO         PB0      I/O  AFE0_AD 10/      I    PWMC0_            O    –                 –    RXD0               I    TF              I/O  PIO, I, PU, ST
                                               RTCOUT 0(7)
                                                                     PWMH0

G3      VDDIO       GPIO         PB1      I/O  AFE1_AD 0/       I    PWMC0_            O    GTSUCO MP         O    TXD0               I/O  TK              I/O  PIO, I, PU, ST
                                               RTCOUT 1(7)
                                                                     PWMH1

J2      VDDIO       GPIO         PB2      I/O  AFE0_AD 5(5)     I    CANTX0            O    –                 –    CTS0               I    SPI0_NP CS0     I/O  PIO, I, PU, ST

J3      VDDIO       GPIO_AD      PB3      I/O  AFE0_AD 2/       I    CANRX0            I    PCK2              O    RTS0               O    ISI_D2          I    PIO, I, PU, ST
                                               WKUP12(6)

A12     VDDIO       GPIO_ML   B  PB4      I/O  TDI(9)           I    TWD1              I/O  PWMC0_ PWMH2      O    MLBCLK             I    TXD1            I/O  PIO, I, PD, ST

C10     VDDIO       GPIO_ML   B  PB5      I/O  TDO/TRA CESWO/   O    TWCK1             O    PWMC0_ PWML0      O    MLBDAT             I/O  TD              O    O, PU
                                               WKUP13(9)

J11     VDDIO       GPIO         PB6      I/O  SWDIO/T MS(9)    I    –                 –    –                 –    –                  –    –               –    PIO,I,ST

F9      VDDIO       GPIO         PB7      I/O  SWCLK/T CK(9)    I    –                 –    –                 –    –                  –    –               –    PIO,I,ST

A3      VDDIO       CLOCK        PB8      I/O  XOUT(10)         O    –                 –    –                 –    –                  –    –               –    PIO, HiZ

A2      VDDIO       CLOCK        PB9      I/O  XIN(10)          I    –                 –    –                 –    –                  –    –               –    PIO, HiZ

G12     VDDIO       GPIO         PB12     I/O  ERASE(9)         I    PWMC0_            O    GTSUCO MP         O    –                  –    PCK0            O    PIO, I, PD, ST

                                                                     PWML1

B2      VDDIO       GPIO_AD      PB13     I/O  DAC0(11)         O    PWMC0_            O    PCK0              O    SCK0               I/O  –               –    PIO, I, PU, ST

                                                                     PWML2

E4      VDDIO       GPIO_AD      PC0      I/O  AFE1_AD    9(5)  I    D0                I/O  PWMC0_ PWML0      O    –                  –    –               –    PIO,  I,  PU,  ST

J4      VDDIO       GPIO_AD      PC1      I/O  –                –    D1                I/O  PWMC0_ PWML1      O    –                  –    –               –    PIO,  I,  PU,  ST

K4      VDDIO       GPIO_AD      PC2      I/O  –                –    D2                I/O  PWMC0_ PWML2      O    –                  –    –               –    PIO,  I,  PU,  ST

L3      VDDIO       GPIO_AD      PC3      I/O  –                –    D3                I/O  PWMC0_ PWML3      O    –                  –    –               –    PIO,  I,  PU,  ST

J5      VDDIO       GPIO_AD      PC4      I/O  –                –    D4                I/O  –                 –    –                  –    –               –    PIO,  I,  PU,  ST

L8      VDDIO       GPIO_AD      PC5      I/O  –                –    D5                I/O  TIOA6             I/O  –                  –    –               –    PIO,  I,  PU,  ST

K7      VDDIO       GPIO_AD      PC6      I/O  –                –    D6                I/O  TIOB6             I/O  –                  –    –               –    PIO,  I,  PU,  ST

M4      VDDIO       GPIO_AD      PC7      I/O  –                –    D7                I/O  TCLK6             I    –                  –    –               –    PIO,  I,  PU,  ST

J12     VDDIO       GPIO_AD      PC8      I/O  –                –    NWR0/N WE         O    TIOA7             I/O  –                  –    –               –    PIO,  I,  PU,  ST

G11     VDDIO       GPIO_AD      PC9      I/O  –                –    NANDOE            O    TIOB7             I/O  –                  –    –               –    PIO,  I,  PU,  ST

F10     VDDIO       GPIO_AD      PC10     I/O  –                –    NANDWE            O    TCLK7             I    –                  –    –               –    PIO,  I,  PU,  ST

F11     VDDIO       GPIO_AD      PC11     I/O  –                –    NRD               O    TIOA8             I/O  –                  –    –               –    PIO,  I,  PU,  ST

        © 2017 Microchip         Technology    Inc.                                         Datasheet                                                   DS60001527A-page 31
                                                                                             SAM E70/S70/V70/V71 Family

                                                                                                                                            Package and Pinout

LFBGA/  Power Rail  I/O Type   Primary       Alternate             PIO Peripheral A       PIO Peripheral B       PIO Peripheral  C       PIO Peripheral       Reset State

UFBGA/                                                                                                                                   D

TFBGA/

VFBGA                          Signal   Dir  Signal           Dir  Signal            Dir  Signal            Dir  Signal             Dir  Signal          Dir  Signal, Dir, PU, PD,

Ball                                                                                                                                                          HiZ, ST

F4      VDDIO       GPIO_AD    PC12     I/O  AFE1_AD    3(5)  I    NCS3              O    TIOB8             I/O  CANRX1             I    –               –    PIO,  I,  PU,  ST

G2      VDDIO       GPIO_AD    PC13     I/O  AFE1_AD    1(5)  I    NWAIT             I    PWMC0_ PWMH3      O    SDA10              O    –               –    PIO,  I,  PU,  ST

E10     VDDIO       GPIO_AD    PC14     I/O  –                –    NCS0              O    TCLK8             I    CANTX1             O    –               –    PIO,  I,  PU,  ST

G1      VDDIO       GPIO_AD    PC15     I/O  AFE1_AD    2(5)  I    NCS1/SD CS        O    PWMC0_ PWML3      O    –                  –    –               –    PIO,  I,  PU,  ST

D11     VDDIO       GPIO_AD    PC16     I/O  –                –    A21/NAN DALE      O    –                 –    –                  –    –               –    PIO,  I,  PU,  ST

B12     VDDIO       GPIO_AD    PC17     I/O  –                –    A22/NAN DCLE      O    –                 –    –                  –    –               –    PIO,  I,  PU,  ST

B10     VDDIO       GPIO_AD    PC18     I/O  –                –    A0/NBS0           O    PWMC0_ PWML1      O    –                  –    –               –    PIO,  I,  PU,  ST

D8      VDDIO       GPIO_AD    PC19     I/O  –                –    A1                O    PWMC0_ PWMH2      O    –                  –    –               –    PIO,  I,  PU,  ST

A9      VDDIO       GPIO_AD    PC20     I/O  –                –    A2                O    PWMC0_ PWML2      O    –                  –    –               –    PIO,  I,  PU,  ST

A7      VDDIO       GPIO_AD    PC21     I/O  –                –    A3                O    PWMC0_ PWMH3      O    –                  –    –               –    PIO,  I,  PU,  ST

C7      VDDIO       GPIO_AD    PC22     I/O  –                –    A4                O    PWMC0_ PWML3      O    –                  –    –               –    PIO,  I,  PU,  ST

C6      VDDIO       GPIO_AD    PC23     I/O  –                –    A5                O    TIOA3             I/O  –                  –    –               –    PIO,  I,  PU,  ST

B6      VDDIO       GPIO_AD    PC24     I/O  –                –    A6                O    TIOB3             I/O  SPI1_SP CK         O    –               –    PIO,  I,  PU,  ST

C5      VDDIO       GPIO_AD    PC25     I/O  –                –    A7                O    TCLK3             I    SPI1_NP CS0        I/O  –               –    PIO,  I,  PU,  ST

F2      VDDIO       GPIO_AD    PC26     I/O  AFE1_AD    7(5)  I    A8                O    TIOA4             I/O  SPI1_MIS O         I    –               –    PIO,  I,  PU,  ST

E2      VDDIO       GPIO_AD    PC27     I/O  AFE1_AD    8(5)  I    A9                O    TIOB4             I/O  SPI1_MO SI         O    –               –    PIO,  I,  PU,  ST

L12     VDDIO       GPIO_AD    PC28     I/O  –                –    A10               O    TCLK4             I    SPI1_NP CS1        I/O  –               –    PIO,  I,  PU,  ST

F3      VDDIO       GPIO_AD    PC29     I/O  AFE1_AD    4(5)  I    A11               O    TIOA5             I/O  SPI1_NP CS2        O    –               –    PIO,  I,  PU,  ST

F1      VDDIO       GPIO_AD    PC30     I/O  AFE1_AD    5(5)  I    A12               O    TIOB5             I/O  SPI1_NP CS3        O    –               –    PIO,  I,  PU,  ST

E1      VDDIO       GPIO_AD    PC31     I/O  AFE1_AD    6(5)  I    A13               O    TCLK5             I    –                  –    –               –    PIO,  I,  PU,  ST

D4      VDDIO       GPIO_AD    PD0      I/O  DAC1(11)         I    GTXCK             I    PWMC1_ PWML0      O    SPI1_NP CS1        I/O  DCD0            I    PIO,  I,  PU,  ST

B5      VDDIO       GPIO       PD1      I/O  –                –    GTXEN             O    PWMC1_ PWMH0      O    SPI1_NP CS2        I/O  DTR0            O    PIO,  I,  PU,  ST

A5      VDDIO       GPIO       PD2      I/O  –                –    GTX0              O    PWMC1_ PWML1      O    SPI1_NP CS3        I/O  DSR0            I    PIO,  I,  PU,  ST

B7      VDDIO       GPIO       PD3      I/O  –                –    GTX1              O    PWMC1_ PWMH1      O    UTXD4              O    RI0             I    PIO,  I,  PU,  ST

D6      VDDIO       GPIO_CL K  PD4      I/O  –                –    GRXDV             I    PWMC1_ PWML2      O    TRACED 0           O    DCD2            I    PIO,  I,  PU,  ST

D7      VDDIO       GPIO_CL K  PD5      I/O  –                –    GRX0              I    PWMC1_ PWMH2      O    TRACED 1           O    DTR2            O    PIO,  I,  PU,  ST

A8      VDDIO       GPIO_CL K  PD6      I/O  –                –    GRX1              I    PWMC1_ PWML3      O    TRACED 2           O    DSR2            I    PIO,  I,  PU,  ST

B8      VDDIO       GPIO_CL K  PD7      I/O  –                –    GRXER             I    PWMC1_ PWMH3      O    TRACED 3           O    RI2             I    PIO,  I,  PU,  ST

E9      VDDIO       GPIO_CL K  PD8      I/O  –                –    GMDC              O    PWMC0_            I    –                  –    TRACEC  LK      O    PIO,  I,  PU,  ST

                                                                                          PWMFI1

D9      VDDIO       GPIO_CL K  PD9      I/O  –                –    GMDIO             I/O  PWMC0_            I    AFE1_AD TRG        I    –               –    PIO, I, PU, ST

                                                                                          PWMFI2

C12     VDDIO       GPIO_ML B  PD10     I/O  –                –    GCRS              I    PWMC0_ PWML0      O    TD                 O    MLBSIG          I/O  PIO,  I,  PD,  ST

E11     VDDIO       GPIO_AD    PD11     I/O  –                –    GRX2              I    PWMC0_ PWMH0      O    GTSUCO MP          O    ISI_D5          I    PIO,  I,  PU,  ST

G10     VDDIO       GPIO_AD    PD12     I/O  –                –    GRX3              I    CANTX1            O    SPI0_NP CS2        O    ISI_D6          I    PIO,  I,  PU,  ST

G9      VDDIO       GPIO_CL K  PD13     I/O  –                –    GCOL              I    –                 –    SDA10              O    –               –    PIO,  I,  PU,  ST

H10     VDDIO       GPIO_AD    PD14     I/O  –                –    GRXCK             I    –                 –    SDCKE              O    –               –    PIO,  I,  PU,  ST

A11     VDDIO       GPIO_AD    PD15     I/O  –                –    GTX2              O    RXD2              I    NWR1/N BS1         O    –               –    PIO,  I,  PU,  ST

K11     VDDIO       GPIO_AD    PD16     I/O  –                –    GTX3              O    TXD2              I/O  RAS                O    –               –    PIO,  I,  PU,  ST

L11     VDDIO       GPIO_AD    PD17     I/O  –                –    GTXER             O    SCK2              I/O  CAS                O    –               –    PIO,  I,  PU,  ST

M10     VDDIO       GPIO_AD    PD18     I/O  –                –    NCS1/SD CS        O    RTS2              O    URXD4              I    –               –    PIO,  I,  PU,  ST

M9      VDDIO       GPIO_AD    PD19     I/O  –                –    NCS3              O    CTS2              I    UTXD4              O    –               –    PIO,  I,  PU,  ST

K9      VDDIO       GPIO       PD20     I/O  –                –    PWMC0_            O    SPI0_MIS O        I/O  GTSUCO MP          O    –               –    PIO,  I,  PU,  ST

                                                                   PWMH0

H9      VDDIO       GPIO_AD    PD21     I/O  –                –    PWMC0_            O    SPI0_MO SI        I/O  TIOA11             I/O  ISI_D1          I    PIO, I, PU, ST

                                                                   PWMH1

M8      VDDIO       GPIO_AD    PD22     I/O  –                –    PWMC0_            O    SPI0_SP CK        O    TIOB11             I/O  ISI_D0          I    PIO, I, PU, ST

                                                                   PWMH2

        © 2017 Microchip       Technology    Inc.                                         Datasheet                                                  DS60001527A-page 32
                                                                                                 SAM E70/S70/V70/V71 Family

                                                                                                                                                Package and Pinout

LFBGA/       Power Rail  I/O Type   Primary       Alternate           PIO Peripheral A       PIO Peripheral  B       PIO Peripheral  C       PIO Peripheral       Reset State

UFBGA/                                                                                                                                       D

TFBGA/

VFBGA                               Signal   Dir  Signal         Dir  Signal            Dir  Signal             Dir  Signal             Dir  Signal          Dir  Signal, Dir, PU, PD,

Ball                                                                                                                                                              HiZ, ST

M7           VDDIO       GPIO_CL K  PD23     I/O  –              –    PWMC0_            O    –                  –    SDCK               O    –               –    PIO, I, PU, ST

                                                                      PWMH3

M6           VDDIO       GPIO_AD    PD24     I/O  –              –    PWMC0_            O    RF                 I/O  TCLK11             I    ISI_HSYN C      I    PIO, I, PU, ST

                                                                      PWML0

M5           VDDIO       GPIO_AD    PD25     I/O  –              –    PWMC0_            O    SPI0_NP  CS1       I/O  URXD2              I    ISI_VSYN C      I    PIO, I, PU, ST

                                                                      PWML1

L6           VDDIO       GPIO       PD26     I/O  –              –    PWMC0_            O    TD                 O    UTXD2              O    UTXD1           O    PIO, I, PU, ST

                                                                      PWML2

J6           VDDIO       GPIO_AD    PD27     I/O  –              –    PWMC0_            O    SPI0_NP  CS3       O    TWD2               O    ISI_D8          I    PIO, I, PU, ST

                                                                      PWML3

K10          VDDIO       GPIO_AD    PD28     I/O  WKUP5(1)       I    URXD3             I    –                  –    TWCK2              O    ISI_D9          I    PIO,   I,  PU,  ST

D10          VDDIO       GPIO_AD    PD29     I/O  –              –    –                 –    –                  –    SDWE               O    –               –    PIO,   I,  PU,  ST

M1           VDDIO       GPIO_AD    PD30     I/O  AFE0_AD 0(5)   I    UTXD3             0    –                  –    –                  –    ISI_D10         I    PIO,   I,  PU,  ST

D3           VDDIO       GPIO_AD    PD31     I/O  –              –    QIO3              I/O  UTXD3              O    PCK2               O    ISI_D11         I    PIO,   I,  PU,  ST

C2           VDDIO       GPIO_AD    PE0      I/O  AFE1_AD 11(5)  I    D8                I/O  TIOA9              I/O  I2SC1_W S          I/O  –               –    PIO,   I,  PU,  ST

A1           VDDIO       GPIO_AD    PE1      I/O  –              –    D9                I/O  TIOB9              I/O  I2SC1_D O          O    –               –    PIO,   I,  PU,  ST

B1           VDDIO       GPIO_AD    PE2      I/O  –              –    D10               I/O  TCLK9              I    I2SC1_DI           I    –               –    PIO,   I,  PU,  ST

E3           VDDIO       GPIO_AD    PE3      I/O  AFE1_AD 10(5)  I    D11               I/O  TIOA10             I/O  –                  –    –               –    PIO,   I,  PU,  ST

K1           VDDIO       GPIO_AD    PE4      I/O  AFE0_AD 4(5)   I    D12               I/O  TIOB10             I/O  –                  –    –               –    PIO,   I,  PU,  ST

L1           VDDIO       GPIO_AD    PE5      I/O  AFE0_AD 3(5)   I    D13               I/O  TCLK10             I/O  –                  –    –               –    PIO,   I,  PU,  ST

C3           VDDOUT      Power      VDDOU    –    –              –    –                 –    –                  –    –                  –    –               –    –

                                    T

C1           VDDIN       Power      VDDIN    –    –              –    –                 –    –                  –    –                  –    –               –    –

D2           GND         Reference  VREFN    I    –              –    –                 –    –                  –    –                  –    –               –    –

D1           VDDIO       Reference  VREFP    I    –              –    –                 –    –                  –    –                  –    –               –    –

H12          VDDIO       RST        NRST     I/O  –              –    –                 –    –                  –    –                  –    –               –    I, PU

H11          VDDIO       TEST       TST      I    –              –    –                 –    –                  –    –                  –    –               –    I, PD

G8, H6, H7   VDDIO       Power      VDDIO    –    –              –    –                 –    –                  –    –                  –    –               –    –

B11          VDDIO       TEST       JTAGS    I    –              –    –                 –    –                  –    –                  –    –               –    I, PD

                                    EL

E8, H5, H8   VDDCOR      Power      VDDCO    –    –              –    –                 –    –                  –    –                  –    –               –    –

             E                      RE

J7           VDDPLL      Power      VDDPL    –    –              –    –                 –    –                  –    –                  –    –               –    –

                                    L

E7           VDDUTMI I   Power      VDDUT    –    –              –    –                 –    –                  –    –                  –    –               –    –

                                    MI I

B4           VDDUTMI I   USBHS      HSDM     I/O  –              –    –                 –    –                  –    –                  –    –               –    –

A4           VDDUTMI I   USBHS      HSDP     I/O  –              –    –                 –    –                  –    –                  –    –               –    –

F5, F6, G4,  GND         Ground     GND      –    –              –    –                 –    –                  –    –                  –    –               –    –

G5, G6, G7

D5           GNDANA      Ground     GNDAN    –    –              –    –                 –    –                  –    –                  –    –               –    –

                                    A

E5           GNDUTM I    Ground     GNDUT    –    –              –    –                 –    –                  –    –                  –    –               –    –

                                    MI

E6           GNDPLL      Ground     GNDPL    –    –              –    –                 –    –                  –    –                  –    –               –    –

             USB                    L USB

F7           GNDPLL      Ground     GNDPL    –    –              –    –                 –    –                  –    –                  –    –               –    –

                                    L

B3           VDDUTMI     Power      VDDUT    –    –              –    –                 –    –                  –    –                  –    –               –    –

             C                      MI C

C4           –           VBG        VBG      I    –              –    –                 –    –                  –    –                  –    –               –    –

F8           VDDPLL      Power      VDDPL    –    –              –    –                 –    –                  –    –                  –    –               –    –

             USB                    L USB

             Note: 

             © 2017 Microchip       Technology    Inc.                                       Datasheet                                                   DS60001527A-page 33
                                                           SAM E70/S70/V70/V71 Family

                                                                                      Package and Pinout

       1.   WKUPx can be used if the PIO Controller defines the I/O line as “input”.

       2.   To select this extra function, refer to the Parallel Capture Mode section in the Parallel Input/Output

            Controller (PIO) chapter.

       3.   PIODCEN1/PIODCx has priority over WKUPx. Refer to the Parallel Capture Mode section in the

            PIO chapter.

       4.   Refer to the Slow Clock Generator section in the Supply Controller (SUPC) chapter.

       5.   To select this extra function, refer to the I/O Lines section in the External Bus Interface (EBI)

            chapter. This selection is independent of the PIO line configuration. PIO lines must be configured

            according to required settings (PU or PD).

       6.   Analog input has priority over WKUPx pin. To select the analog input, refer to the I/O Lines section

            in the EBI chapter. WKUPx can be used if the PIO controller defines the I/O line as “input”.

       7.   Analog input has priority over RTCOUTx pin. To select the analog input, refer to the I/O Lines

            section in the EBI chapter. Refer to the Waveform Generation section in the Real-Time Clock (RTC)

            chapter to select RTCOUTx.

       8.   Analog input has priority over WKUPx pin. To select the analog input, refer to the I/O Lines section

            in the EBI chapter. To select PIODCEN2, refer to the Parallel Capture Mode in the PIO chapter.

       9.   Refer to the System I/O Configuration Register (CCFG_SYSIO) in the Bus Matrix (MATRIX)

            chapter.

       10.  Refer to the Main Crystal Oscillator section in the Clock Generator chapter. This selection is

            independent of the PIO line configuration. PIO lines must be configured according to XINxx (I) and

            XOUTxx (O).

       11.  DAC0 is selected when DACC_CHER.CH0 is set. DAC1 is selected when DACC_CHER.CH1 is

            set. Refer to the DACC Channel Enable Register in the Digital-to-Analog Converter Controller

            (DACC) chapter.

6.3    100-lead Packages

6.3.1  100-pin LQFP Package Outline

       Figure 6-3. Orientation of the 100-lead LQFP Package

                                              75             51

                                         76                           50

                                         100                          26

                                                        1    25

6.3.2  100-ball TFBGA Package Outline

       The 100-ball TFBGA package has a 0.8 mm ball pitch and respects Green standards. Its dimensions are

       9 x 9 x 1.1 mm. The figure below shows the orientation of the 100-ball TFBGA Package.

       © 2017 Microchip Technology Inc.                    Datasheet                            DS60001527A-page 34
                                                                                                 SAM                E70/S70/V70/V71 Family

                                                                                                                                      Package and Pinout

             Figure      6-4. Orientation   of   the     100-ball     TFBGA Package

                                                                                              TOP VIEW

                                                                               10

                                                                               9

                                                                               8

                                                                               7

                                                                               6

                                                                               5

                                                                               4

                                                                               3

                                                                               2

                                                                               1

                                                                      BALL A1        A  B  C  D    E  F  G    H  J  K

6.4          100-lead Package Pinout

Table 6-2. 100-lead Package Pinout

LQFP  TFBGA  Power Rail  I/O Type  Primary       Alternate         PIO Peripheral A                   PIO Peripheral B       PIO Peripheral C       PIO Peripheral D       Reset

Pin   Ball                                                                                                                                                                 State

                                   Signal   Dir  Signal       Dir  Signal                     Dir     Signal            Dir  Signal            Dir  Signal            Dir  Signal,

                                                                                                                                                                           Dir, PU,

                                                                                                                                                                           PD, HiZ,

                                                                                                                                                                           ST

72    D8     VDDIO       GPIO_AD   PA0      I/O  WKUP0(1)     I    PWMC0_PWMH0                O       TIOA0             I/O  A17/BA1           O    I2SC0_MCK         O    PIO, I,

                                                                                                                                                                           PU, ST

70    C10    VDDIO       GPIO_AD   PA1      I/O  WKUP1(1)     I    PWMC0_PWML0                O       TIOB0             I/O  A18               O    I2SC0_CK          I/O  PIO, I,

                                                                                                                                                                           PU, ST

66    D10    VDDIO       GPIO      PA2      I/O  WKUP2(1)     I    PWMC0_PWMH1                O       –                 –    DATRG             I    –                 –    PIO, I,

                                                                                                                                                                           PU, ST

64    F9     VDDIO       GPIO_AD   PA3      I/O  PIODC0(2)    I    TWD0                       I/O     LONCOL1           I    PCK2              O    –                 –    PIO, I,

                                                                                                                                                                           PU, ST

55    H10    VDDIO       GPIO      PA4      I/O  WKUP3/       I    TWCK0                      O       TCLK0             I    UTXD1             O    –                 –    PIO, I,
                                                 PIODC1(3)
                                                                                                                                                                           PU, ST

52    H9     VDDIO       GPIO_AD   PA5      I/O  WKUP4/       I    PWMC1_PWML3                O       ISI_D4            I    URXD1             I    –                 –    PIO, I,
                                                 PIODC2(3)
                                                                                                                                                                           PU, ST

24    J2     VDDIO       CLOCK     PA7      I/O  XIN32(4)     I    –                          –       PWMC0_PWMH3       –    –                 –    –                 –    PIO, HiZ

25    K2     VDDIO       CLOCK     PA8      I/O  XOUT32(4)    O    PWMC1_PWMH3                O       AFE0_ADTRG        I    –                 –    –                 –    PIO, HiZ

54    J9     VDDIO       GPIO_AD   PA9      I/O  WKUP6/       I    URXD0                      I       ISI_D3            I    PWMC0_PWMFI0      I    –                 –    PIO, I,
                                                 PIODC3(3)
                                                                                                                                                                           PU, ST

46    K9     VDDIO       GPIO_AD   PA10     I/O  PIODC4(2)    I    UTXD0                      O       PWMC0_PWMEXTRG0   I    RD                I    –                 –    PIO, I,

                                                                                                                                                                           PU, ST

44    J8     VDDIO       GPIO_AD   PA11     I/O  WKUP7/       I    QCS                        O       PWMC0_PWMH0       O    PWMC1_PWML0       O    –                 –    PIO, I,
                                                 PIODC5(3)
                                                                                                                                                                           PU, ST

48    K10    VDDIO       GPIO_AD   PA12     I/O  PIODC6(2)    I    QIO1                       I/O     PWMC0_PWMH1       O    PWMC1_PWMH0       O    –                 –    PIO, I,

                                                                                                                                                                           PU, ST

27    G5     VDDIO       GPIO_AD   PA13     I/O  PIODC7(2)    I    QIO0                       I/O     PWMC0_PWMH2       O    PWMC1_PWML1       O    –                 –    PIO, I,

                                                                                                                                                                           PU, ST

34    H6     VDDIO       GPIO_CLK  PA14     I/O  WKUP8/       I    QSCK                       O       PWMC0_PWMH3       O    PWMC1_PWMH1       O    –                 –    PIO, I,
                                                 PIODCEN1(3)
                                                                                                                                                                           PU, ST

33    J6     VDDIO       GPIO_AD   PA15     I/O  –            –    D14                        I/O     TIOA1             I/O  PWMC0_PWML3       O    I2SC0_WS          I/O  PIO, I,

                                                                                                                                                                           PU, ST

30    J5     VDDIO       GPIO_AD   PA16     I/O  –            –    D15                        I/O     TIOB1             I/O  PWMC0_PWML2       O    I2SC0_DI          I    PIO, I,

                                                                                                                                                                           PU, ST

16    G1     VDDIO       GPIO_AD   PA17     I/O  AFE0_AD6(5)  I    QIO2                       I/O     PCK1              O    PWMC0_PWMH3       O    –                 –    PIO, I,

                                                                                                                                                                           PU, ST

15    G2     VDDIO       GPIO_AD   PA18     I/O  AFE0_AD7(5)  I    PWMC1_PWMEXTRG1            I       PCK2              O    A14               O    –                 –    PIO, I,

                                                                                                                                                                           PU, ST

14    F1     VDDIO       GPIO_AD   PA19     I/O  AFE0_AD8/    I    –                          –       PWMC0_PWML0       O    A15               O    –                 –    PIO, I,
                                                 WKUP9(6)
                                                                                                                                                                           PU, ST

13    F2     VDDIO       GPIO_AD   PA20     I/O  AFE0_AD9/    I    –                          –       PWMC0_PWML1       O    A16/BA0           O    –                 –    PIO, I,
                                                 WKUP10(6)
                                                                                                                                                                           PU, ST

21    J1     VDDIO       GPIO_AD   PA21     I/O  AFE0_AD1/    I    RXD1                       I       PCK1              O    PWMC1_PWMFI0      I    –                 –    PIO, I,
                                                 PIODCEN2(8)
                                                                                                                                                                           PU, ST

26    J3     VDDIO       GPIO_AD   PA22     I/O  PIODCCLK(2)  I    RK                         I/O     PWMC0_PWMEXTRG1   I    NCS2              O    –                 –    PIO, I,

                                                                                                                                                                           PU, ST

            © 2017 Microchip Technology Inc.                                               Datasheet                                                DS60001527A-page 35
                                                                                         SAM E70/S70/V70/V71 Family

                                                                                                                                  Package and Pinout

LQFP  TFBGA  Power Rail  I/O Type  Primary        Alternate         PIO Peripheral A       PIO Peripheral B       PIO Peripheral  C       PIO Peripheral D       Reset

Pin   Ball                                                                                                                                                       State

                                   Signal   Dir   Signal       Dir  Signal            Dir  Signal            Dir  Signal             Dir  Signal            Dir  Signal,

                                                                                                                                                                 Dir, PU,

                                                                                                                                                                 PD, HiZ,

                                                                                                                                                                 ST

31    K5     VDDIO       GPIO_AD   PA23     I/O   –            –    SCK1              I/O  PWMC0_PWMH0       O    A19                O    PWMC1_PWML2       O    PIO, I,

                                                                                                                                                                 PU, ST

38    K7     VDDIO       GPIO_AD   PA24     I/O   –            –    RTS1              O    PWMC0_PWMH1       O    A20                O    ISI_PCK           I    PIO, I,

                                                                                                                                                                 PU, ST

40    H7     VDDIO       GPIO_AD   PA25     I/O   –            –    CTS1              I    PWMC0_PWMH2       O    A23                O    MCCK              O    PIO, I,

                                                                                                                                                                 PU, ST

42    K8     VDDIO       GPIO      PA26     I/O   –            –    DCD1              I    TIOA2             O    MCDA2              I/O  PWMC1_PWMFI1      I    PIO, I,

                                                                                                                                                                 PU, ST

50    H8     VDDIO       GPIO_AD   PA27     I/O   –            –    DTR1              O    TIOB2             I/O  MCDA3              I/O  ISI_D7            I    PIO, I,

                                                                                                                                                                 PU, ST

79    A9     VDDIO       GPIO      PA28     I/O   –            –    DSR1              I    TCLK1             I    MCCDA              I/O  PWMC1_PWMFI2      I    PIO, I,

                                                                                                                                                                 PU, ST

82    C7     VDDIO       GPIO      PA30     I/O   WKUP11(1)    I    PWMC0_PWML2       O    PWMC1_PWMEXTRG0   I    MCDA0              I/O  I2SC0_DO          O    PIO, I,

                                                                                                                                                                 PU, ST

83    A7     VDDIO       GPIO_AD   PA31     I/O   –            –    SPI0_NPCS1        I/O  PCK2              O    MCDA1              I/O  PWMC1_PWMH2       O    PIO, I,

                                                                                                                                                                 PU, ST

12    E1     VDDIO       GPIO      PB0      I/O   AFE0_AD10/   I    PWMC0_PWMH0       O    –                 –    RXD0               I    TF                I/O  PIO, I,
                                                  RTCOUT0(7)
                                                                                                                                                                 PU, ST

11    E2     VDDIO       GPIO      PB1      I/O   AFE1_AD0/    I    PWMC0_PWMH1       O    –                 O    TXD0               I/O  TK                I/O  PIO, I,
                                                  RTCOUT1(7)
                                                                                                                                                                 PU, ST

17    H1     VDDIO       GPIO      PB2      I/O   AFE0_AD5(5)  I    CANTX0            O    –                 –    CTS0               I    SPI0_NPCS0        I/O  PIO, I,

                                                                                                                                                                 PU, ST

20    H2     VDDIO       GPIO_AD   PB3      I/O   AFE0_AD2/    I    CANRX0            I    PCK2              O    RTS0               O    ISI_D2            I    PIO, I,
                                                  WKUP12(6)
                                                                                                                                                                 PU, ST

74    B9     VDDIO       GPIO_MLB  PB4      I/O   TDI(9)       I    TWD1              I/O  PWMC0_PWMH2       O    MLBCLK             I    TXD1              I/O  PIO, I,

                                                                                                                                                                 PD, ST

77    C8     VDDIO       GPIO_MLB  PB5      I/O   TDO/         O    TWCK1             O    PWMC0_PWML0       O    MLBDAT             I/O  TD                O    O, PU

                                                  TRACESWO/
                                                  WKUP13(9)

57    G8     VDDIO       GPIO      PB6      I/O   SWDIO/       I    –                 –    –                 –    –                  –    –                 –    PIO,I,ST
                                                  TMS(9)

63    E9     VDDIO       GPIO      PB7      I/O   SWCLK/       I    –                 –    –                 –    –                  –    –                 –    PIO,I,ST
                                                  TCK(9)

98    A2     VDDIO       CLOCK     PB8      I/O   XOUT(10)     O    –                 –    –                 –    –                  –    –                 –    PIO, HiZ

99    A1     VDDIO       CLOCK     PB9      I/O   XIN(10)      I    –                 –    –                 –    –                  –    –                 –    PIO, HiZ

61    F8     VDDIO       GPIO      PB12     I/O   ERASE(9)     I    PWMC0_PWML1       O    GTSUCOMP          O    –                  –    PCK0              O    PIO, I,

                                                                                                                                                                 PD, ST

100   B2     VDDIO       GPIO_AD   PB13     I/O   DAC0(11)     O    PWMC0_PWML2       O    PCK0              O    SCK0               I/O  –                 –    PIO, I,

                                                                                                                                                                 PU, ST

1     C1     VDDIO       GPIO_AD   PD0      I/O   DAC1(11)     I    GTXCK             I    PWMC1_PWML0       O    SPI1_NPCS1         I/O  DCD0              I    PIO, I,

                                                                                                                                                                 PU, ST

92    D2     VDDIO       GPIO      PD1      I/O   –            –    GTXEN             O    PWMC1_PWMH0       O    SPI1_NPCS2         I/O  DTR0              O    PIO, I,

                                                                                                                                                                 PU, ST

91    E3     VDDIO       GPIO      PD2      I/O   –            –    GTX0              O    PWMC1_PWML1       O    SPI1_NPCS3         I/O  DSR0              I    PIO, I,

                                                                                                                                                                 PU, ST

89    B5     VDDIO       GPIO      PD3      I/O   –            –    GTX1              O    PWMC1_PWMH1       O    UTXD4              O    RI0               I    PIO, I,

                                                                                                                                                                 PU, ST

88    A5     VDDIO       GPIO_CLK  PD4      I/O   –            –    GRXDV             I    PWMC1_PWML2       O    TRACED0            O    DCD2              I    PIO, I,

                                                                                                                                                                 PU, ST

87    D5     VDDIO       GPIO_CLK  PD5      I/O   –            –    GRX0              I    PWMC1_PWMH2       O    TRACED1            O    DTR2              O    PIO, I,

                                                                                                                                                                 PU, ST

85    B6     VDDIO       GPIO_CLK  PD6      I/O   –            –    GRX1              I    PWMC1_PWML3       O    TRACED2            O    DSR2              I    PIO, I,

                                                                                                                                                                 PU, ST

84    A6     VDDIO       GPIO_CLK  PD7      I/O   –            –    GRXER             I    PWMC1_PWMH3       O    TRACED3            O    RI2               I    PIO, I,

                                                                                                                                                                 PU, ST

80    B7     VDDIO       GPIO_CLK  PD8      I/O   –            –    GMDC              O    PWMC0_PWMFI1      I    –                  –    TRACECLK          O    PIO, I,

                                                                                                                                                                 PU, ST

78    B8     VDDIO       GPIO_CLK  PD9      I/O   –            –    GMDIO             I/O  PWMC0_PWMFI2      I    AFE1_ADTRG         I    –                 –    PIO, I,

                                                                                                                                                                 PU, ST

            © 2017 Microchip Technology     Inc.                                      Datasheet                                           DS60001527A-page 36
                                                                                             SAM E70/S70/V70/V71 Family

                                                                                                                                      Package and Pinout

LQFP  TFBGA    Power Rail  I/O Type   Primary         Alternate         PIO Peripheral A       PIO Peripheral B       PIO Peripheral  C       PIO Peripheral D       Reset

Pin   Ball                                                                                                                                                           State

                                      Signal    Dir   Signal       Dir  Signal            Dir  Signal            Dir  Signal             Dir  Signal            Dir  Signal,

                                                                                                                                                                     Dir, PU,

                                                                                                                                                                     PD, HiZ,

                                                                                                                                                                     ST

71    C9       VDDIO       GPIO_MLB   PD10      I/O   –            –    GCRS              I    PWMC0_PWML0       O    TD                 O    MLBSIG            I/O  PIO, I,

                                                                                                                                                                     PD, ST

69    D9       VDDIO       GPIO_AD    PD11      I/O   –            –    GRX2              I    PWMC0_PWMH0       O    GTSUCOMP           O    ISI_D5            I    PIO, I,

                                                                                                                                                                     PU, ST

65    E10      VDDIO       GPIO_AD    PD12      I/O   –            –    GRX3              I    CANTX1            O    SPI0_NPCS2         O    ISI_D6            I    PIO, I,

                                                                                                                                                                     PU, ST

62    E8       VDDIO       GPIO_AD    PD13      I/O   –            –    GCOL              I    –                 –    SDA10              O    –                 –    PIO, I,

                                                                                                                                                                     PU, ST

59    F10      VDDIO       GPIO_AD    PD14      I/O   –            –    GRXCK             I    –                 –    SDCKE              O    –                 –    PIO, I,

                                                                                                                                                                     PU, ST

75    B10      VDDIO       GPIO_AD    PD15      I/O   –            –    GTX2              O    RXD2              I    NWR1/NBS1          O    –                 –    PIO, I,

                                                                                                                                                                     PU, ST

56    G9       VDDIO       GPIO_AD    PD16      I/O   –            –    GTX3              O    TXD2              I/O  RAS                O    –                 –    PIO, I,

                                                                                                                                                                     PU, ST

53    J10      VDDIO       GPIO_AD    PD17      I/O   –            –    GTXER             O    SCK2              I/O  CAS                O    –                 –    PIO, I,

                                                                                                                                                                     PU, ST

49    K6       VDDIO       GPIO_AD    PD18      I/O   –            –    NCS1/SDCS         O    RTS2              O    URXD4              I    –                 –    PIO, I,

                                                                                                                                                                     PU, ST

47    K4       VDDIO       GPIO_AD    PD19      I/O   –            –    NCS3              O    CTS2              I    UTXD4              O    –                 –    PIO, I,

                                                                                                                                                                     PU, ST

45    K3       VDDIO       GPIO       PD20      I/O   –            –    PWMC0_PWMH0       O    SPI0_MISO         I/O  GTSUCOMP           O    –                 –    PIO, I,

                                                                                                                                                                     PU, ST

43    H5       VDDIO       GPIO_AD    PD21      I/O   –            –    PWMC0_PWMH1       O    SPI0_MOSI         I/O  TIOA11             I/O  ISI_D1            I    PIO, I,

                                                                                                                                                                     PU, ST

41    J4       VDDIO       GPIO_AD    PD22      I/O   –            –    PWMC0_PWMH2       O    SPI0_SPCK         O    TIOB11             I/O  ISI_D0            I    PIO, I,

                                                                                                                                                                     PU, ST

37    G4       VDDIO       GPIO_AD    PD24      I/O   –            –    PWMC0_PWML0       O    RF                I/O  TCLK11             I    ISI_HSYNC         I    PIO, I,

                                                                                                                                                                     PU, ST

35    H3       VDDIO       GPIO_AD    PD25      I/O   –            –    PWMC0_PWML1       O    SPI0_NPCS1        I/O  URXD2              I    ISI_VSYNC         I    PIO, I,

                                                                                                                                                                     PU, ST

36    G3       VDDIO       GPIO       PD26      I/O   –            –    PWMC0_PWML2       O    TD                O    UTXD2              O    UTXD1             O    PIO, I,

                                                                                                                                                                     PU, ST

32    H4       VDDIO       GPIO_AD    PD27      I/O   –            –    PWMC0_PWML3       O    SPI0_NPCS3        O    TWD2               O    ISI_D8            I    PIO, I,

                                                                                                                                                                     PU, ST

51    J7       VDDIO       GPIO_AD    PD28      I/O   WKUP5(1)     I    URXD3             I    CANRX1            I    TWCK2              O    ISI_D9            I    PIO, I,

                                                                                                                                                                     PU, ST

23    K1       VDDIO       GPIO_AD    PD30      I/O   AFE0_AD0(5)  I    UTXD3             0    –                 –    –                  –    ISI_D10           I    PIO, I,

                                                                                                                                                                     PU, ST

2     B1       VDDIO       GPIO_AD    PD31      I/O   –            –    QIO3              I/O  UTXD3             O    PCK2               O    ISI_D11           I    PIO, I,

                                                                                                                                                                     PU, ST

4     C3       VDDOUT      Power      VDDOUT    –     –            –    –                 –    –                 –    –                  –    –                 –    –

5     C2       VDDIN       Power      VDDIN     –     –            –    –                 –    –                 –    –                  –    –                 –    –

6     D3       GND         Reference  VREFN     I     –            –    –                 –    –                 –    –                  –    –                 –    –

9     D1       VDDIO       Reference  VREFP     I     –            –    –                 –    –                 –    –                  –    –                 –    –

58    G10      VDDIO       RST        NRST      I/O   –            –    –                 –    –                 –    –                  –    –                 –    I, PU

60    F7       VDDIO       TEST       TST       I     –            –    –                 –    –                 –    –                  –    –                 –    I, PD

19,   C5, F3,  VDDIO       Power      VDDIO     –     –            –    –                 –    –                 –    –                  –    –                 –    –

28,   G7

68,

81

73    A10      VDDIO       TEST       JTAGSEL   I     –            –    –                 –    –                 –    –                  –    –                 –    I, PD

18,   C6, D6,  VDDCORE     Power      VDDCORE   –     –            –    –                 –    –                 –    –                  –    –                 –    –

22,   G6

39,

76

86    D7       VDDPLL      Power      VDDPLL    –     –            –    –                 –    –                 –    –                  –    –                 –    –

93    E5       VDDUTMII    Power      VDDUTMII  –     –            –    –                 –    –                 –    –                  –    –                 –    –

94    A4       VDDUTMII    USBHS      HSDM      I/O   –            –    –                 –    –                 –    –                  –    –                 –    –

               © 2017 Microchip Technology      Inc.                                      Datasheet                                           DS60001527A-page 37
                                                                                             SAM E70/S70/V70/V71 Family

                                                                                                                                       Package and Pinout

LQFP    TFBGA    Power Rail  I/O Type  Primary         Alternate       PIO Peripheral  A       PIO Peripheral  B       PIO Peripheral  C       PIO Peripheral D       Reset

Pin     Ball                                                                                                                                                          State

                                       Signal     Dir  Signal     Dir  Signal             Dir  Signal             Dir  Signal             Dir  Signal            Dir  Signal,

                                                                                                                                                                      Dir, PU,

                                                                                                                                                                      PD, HiZ,

                                                                                                                                                                      ST

95      B4       VDDUTMII    USBHS     HSDP       I/O  –          –    –                  –    –                  –    –                  –    –                 –    –

3, 7,   E7, F4,  GND         Ground    GND        –    –          –    –                  –    –                  –    –                  –    –                 –    –

8, 10,  F5, F6

29,

67

–       D4       GNDANA      Ground    GNDANA     –    –          –    –                  –    –                  –    –                  –    –                 –    –

–       A8       GNDUTMI     Ground    GNDUTMI    –    –          –    –                  –    –                  –    –                  –    –                 –    –

–       C4       GNDPLLUSB   Ground    GNDPLLUSB  –    –          –    –                  –    –                  –    –                  –    –                 –    –

–       E4       GNDPLL      Ground    GNDPLL     –    –          –    –                  –    –                  –    –                  –    –                 –    –

96      B3       VDDUTMIC    Power     VDDUTMIC   –    –          –    –                  –    –                  –    –                  –    –                 –    –

97      A3       –           VBG       VBG        I    –          –    –                  –    –                  –    –                  –    –                 –    –

90      E6       VDDPLLUSB   Power     VDDPLLUSB  –    –          –    –                  –    –                  –    –                  –    –                 –    –

                 Note: 

                 1.      WKUPx can be used if the PIO Controller defines the I/O line as “input”.

                 2.      To select this extra function, refer to the Parallel Capture Modesection in the Parallel Input/Output

                         Controller (PIO) chapter.

                 3.      PIODCEN1/PIODCx has priority over WKUPx. Refer to the Parallel Capture Mode section in the

                         PIO chapter.

                 4.      Refer to the Slow Clock Generator section in the Supply Controller (SUPC) chapter.

                 5.      To select this extra function, refer to the I/O Lines section in the External Bus Interface (EBI)

                         chapter. This selection is independent of the PIO line configuration. PIO lines must be configured

                         according to required settings (PU or PD).

                 6.      Analog input has priority over WKUPx pin. To select the analog input, refer to the I/O Lines section

                         in the EBI chapter. WKUPx can be used if the PIO controller defines the I/O line as “input”.

                 7.      Analog input has priority over RTCOUTx pin. To select the analog input, refer to the I/O Lines

                         section in the EBI chapter. Refer to the Waveform Generation section in the Real-Time Clock (RTC)

                         chapter to select RTCOUTx.

                 8.      Analog input has priority over WKUPx pin. To select the analog input, refer to the I/O Lines section

                         in the EBI chapter. To select PIODCEN2, refer to the Parallel Capture Mode in the PIO chapter.

                 9.      Refer to the System I/O Configuration Register (CCFG_SYSIO) in the Bus Matrix (MATRIX)

                         chapter.

                 10.     Refer to the Main Crystal Oscillator section in the Clock Generator chapter. This selection is

                         independent of the PIO line configuration. PIO lines must be configured according to XINxx (I) and

                         XOUTxx (O).

                 11.     DAC0 is selected when DACC_CHER.CH0 is set. DAC1 is selected when DACC_CHER.CH1 is

                         set. Refer to the DACC Channel Enable Register in the Digital-to-Analog Converter Controller

                         (DACC) chapter.

                 © 2017 Microchip Technology Inc.                                         Datasheet                                            DS60001527A-page 38
                                                                                          SAM E70/S70/V70/V71 Family

                                                                                                                                          Package and Pinout

6.5      64-lead Package

6.5.1    64-lead QFN Wettable Flanks Package Outline

         Figure 6-5. Orientation of the 64-lead QFN Wettable Flanks Package

6.5.2    64-pin LQFP Package Outline

         Figure 6-6. Orientation of the 64-pin                     LQFP Package

                                                                            48                        33

                                                                      49                                    32

                                                                      64                                    17

                                                                            1                         16

6.6      64-lead Package Pinout

Table    6-3. 64-lead Package Pinout

QFN Pin  Power Rail  I/O Type  Primary       Alternate             PIO Peripheral A       PIO Peripheral B           PIO Peripheral CDir       PIO Peripheral DDir  Reset State

                               Signal   Dir  Signal           Dir  Signal            Dir  Signal                Dir  Signal               Dir  Signal  Dir          Signal, Dir, PU,

                                                                                                                                                                    PD, HiZ, ST

40       VDDIO       GPIO_AD   PA3      I/O  PIODC0(1)        I    TWD0(2)           I/O  LONCOL1               I    PCK2                 O    –       –            PIO, I, PU, ST

34       VDDIO       GPIO      PA4      I/O  WKUP3/PIODC1(2)  I    TWCK0             O    TCLK0                 I    UTXD1                O    –       –            PIO, I, PU, ST

32       VDDIO       GPIO_AD   PA5      I/O  WKUP4/PIODC2(2)  I    PWMC1_PWML3       O    ISI_D4                I    URXD1                I    –       –            PIO, I, PU, ST

15       VDDIO       CLOCK     PA7      I/O  XIN32(3)         I    –                 –    PWMC0_PWMH3           –    –                    –    –       –            PIO, HiZ

16       VDDIO       CLOCK     PA8      I/O  XOUT32(3)        O    PWMC1_PWMH3       O    AFE0_ADTRG            I    –                    –    –       –            PIO, HiZ

         © 2017 Microchip Technology Inc.                                                 Datasheet                                                    DS60001527A-page 39
                                                                                               SAM           E70/S70/V70/V71 Family

                                                                                                                                       Package and Pinout

QFN  Pin  Power Rail  I/O Type  Primary       Alternate             PIO Peripheral A       PIO Peripheral B       PIO Peripheral CDir       PIO Peripheral DDir  Reset State

                                Signal   Dir  Signal           Dir  Signal            Dir  Signal            Dir  Signal               Dir  Signal      Dir      Signal, Dir, PU,

                                                                                                                                                                 PD, HiZ, ST

33        VDDIO       GPIO_AD   PA9      I/O  WKUP6/PIODC3(2)  I    URXD0             I    ISI_D3            I    PWMC0_PWM FI0        I    –           –        PIO, I, PU, ST

28        VDDIO       GPIO_AD   PA10     I/O  PIODC4(1)        I    UTXD0             O    PWMC0_PWMEXT      I    RD                   I    –           –        PIO, I, PU, ST

                                                                                           RG0

27        VDDIO       GPIO_AD   PA11     I/O  WKUP7/PIODC5(2)  I    QCS               O    PWMC0_PWMH0       O    PWMC1_PWM L0         O    –           –        PIO, I, PU, ST

29        VDDIO       GPIO_AD   PA12     I/O  PIODC6(1)        I    QIO1              I/O  PWMC0_PWMH1       O    PWMC1_PWM H0         O    –           –        PIO, I, PU, ST

18        VDDIO       GPIO_AD   PA13     I/O  PIODC7(1)        I    QIO0              I/O  PWMC0_PWMH2       O    PWMC1_PWM L1         O    –           –        PIO, I, PU, ST

19        VDDIO       GPIO_CLK  PA14     I/O  WKUP8/PIODCEN    I    QSCK              O    PWMC0_PWMH3       O    PWMC1_PWM H1         O    –           –        PIO, I, PU, ST
                                              1(2)

12        VDDIO       GPIO_AD   PA21     I/O  AFE0_AD1/        I    RXD1              I    PCK1              O    PWMC1_PWM FI0        I    –           –        PIO, I, PU, ST
                                              PIODCEN2(7)

17        VDDIO       GPIO_AD   PA22     I/O  PIODCCLK(1)      I    RK                I/O  PWMC0_PWMEXT      I    NCS2                 O    –           –        PIO, I, PU, ST

                                                                                           RG1

23        VDDIO       GPIO_AD   PA24     I/O  –                –    RTS1              O    PWMC0_PWMH1       O    A20                  O    ISI_PCK     I        PIO, I, PU, ST

30        VDDIO       GPIO_AD   PA27     I/O  –                –    DTR1              O    TIOB2             I/O  MCDA3                I/O  ISI_D7      I        PIO, I, PU, ST

8         VDDIO       GPIO      PB0      I/O  AFE0_AD10/       I    PWMC0_PWMH0       O    –                 –    RXD0                 I    TF          I/O      PIO, I, PU, ST
                                              RTCOUT0(6)

7         VDDIO       GPIO      PB1      I/O  AFE1_AD0/        I    PWMC0_PWMH1       O    GTSUCOMP          O    TXD0                 I/O  TK          I/O      PIO, I, PU, ST
                                              RTCOUT1(6)

9         VDDIO       GPIO      PB2      I/O  AFE0_AD5(4)      I    CANTX0            O    –                 –    CTS0                 I    SPI0_NPCS0  I/O      PIO, I, PU, ST

11        VDDIO       GPIO_AD   PB3      I/O  AFE0_AD2/WKUP    I    CANRX0            I    PCK2              O    RTS0                 O    ISI_D2      I        PIO, I, PU, ST
                                              12(6)

46        VDDIO       GPIO_MLB  PB4      I/O  TDI(8)           I    TWD1              I/O  PWMC0_PWMH2       O    MLBCLK               I    TXD1        I/O      PIO, I, PD, ST

                                                                                                                  -                    -

47        VDDIO       GPIO_MLB  PB5      I/O  TDO/TRACESWO/    O    TWCK1             O    PWMC0_PWML0       O    MLBDAT               I/O  TD          O        O, PU
                                              WKUP13(8)
                                                                                                                  -                    -

35        VDDIO       GPIO      PB6      I/O  SWDIO/TMS(8)     I    –                 –    –                 –    –                    –    –           –        PIO,I,ST

39        VDDIO       GPIO      PB7      I/O  SWCLK/TCK(8)     I    –                 –    –                 –    –                    –    –           –        PIO,I,ST

62        VDDIO       CLOCK     PB8      I/O  XOUT(9)          O    –                 –    –                 –    –                    –    –           –        PIO, HiZ

63        VDDIO       CLOCK     PB9      I/O  XIN(9)           I    –                 –    –                 –    –                    –    –           –        PIO, HiZ

38        VDDIO       GPIO      PB12     I/O  ERASE(8)         I    PWMC0_PWML1       O    GTSUCOMP          O    –                    –    PCK0        O        PIO, I, PD, ST

1         VDDIO       GPIO_AD   PD0      I/O  DAC1(11)         I    GTXCK             I    PWMC1_PWML0       O    SPI1_NPCS1           I/O  DCD0        I        PIO, I, PU, ST

57        VDDIO       GPIO      PD1      I/O  –                –    GTXEN             O    PWMC1_PWMH0       O    SPI1_NPCS2           I/O  DTR0        O        PIO, I, PU, ST

56        VDDIO       GPIO      PD2      I/O  –                –    GTX0              O    PWMC1_PWML1       O    SPI1_NPCS3           I/O  DSR0        I        PIO, I, PU, ST

55        VDDIO       GPIO      PD3      I/O  –                –    GTX1              O    PWMC1_PWMH1       O    UTXD4                O    RI0         I        PIO, I, PU, ST

54        VDDIO       GPIO_CLK  PD4      I/O  –                –    GRXDV             I    PWMC1_PWML2       O    TRACED0              O    –           –        PIO, I, PU, ST

53        VDDIO       GPIO_CLK  PD5      I/O  –                –    GRX0              I    PWMC1_PWMH2       O    TRACED1              O    –           –        PIO, I, PU, ST

51        VDDIO       GPIO_CLK  PD6      I/O  –                –    GRX1              I    PWMC1_PWML3       O    TRACED2              O    –           –        PIO, I, PU, ST

50        VDDIO       GPIO_CLK  PD7      I/O  –                –    GRXER             I    PWMC1_PWMH3       O    TRACED3              O    –           –        PIO, I, PU, ST

49        VDDIO       GPIO_CLK  PD8      I/O  –                –    GMDC              O    PWMC0_PWMFI1      I    –                    –    TRACECLK    O        PIO, I, PU, ST

48        VDDIO       GPIO_CLK  PD9      I/O  –                –    GMDIO             I/O  PWMC0_PWMFI2      I    AFE1_ADTRG           I    –           –        PIO, I, PU, ST

44        VDDIO       GPIO_MLB  PD10     I/O  –                –    GCRS              I    PWMC0_PWML0       O    TD                   O    MLBSIG      I/O      PIO, I, PD, ST

                                                                                                                                            -           -

43        VDDIO       GPIO_AD   PD11     I/O  –                –    GRX2              I    PWMC0_PWMH0       O    GTSUCOMP             O    ISI_D5      I        PIO,  I,  PU,  ST

41        VDDIO       GPIO_AD   PD12     I/O  –                –    GRX3              I    CANTX1            O    SPI0_NPCS2           O    ISI_D6      I        PIO,  I,  PU,  ST

26        VDDIO       GPIO_AD   PD21     I/O  –                –    PWMC0_PWMH1       O    SPI0_MOSI         I/O  TIOA11               I/O  ISI_D1      I        PIO,  I,  PU,  ST

25        VDDIO       GPIO_AD   PD22     I/O  –                –    PWMC0_PWMH2       O    SPI0_SPCK         O    TIOB11               I/O  ISI_D0      I        PIO,  I,  PU,  ST

22        VDDIO       GPIO_AD   PD24     I/O  –                –    PWMC0_PWML0       O    RF                I/O  TCLK11               I    ISI_HSYNC   I        PIO,  I,  PU,  ST

20        VDDIO       GPIO_AD   PD25     I/O  –                –    PWMC0_PWML1       O    SPI0_NPCS1        I/O  URXD2                I    ISI_VSYNC   I        PIO,  I,  PU,  ST

21        VDDIO       GPIO      PD26     I/O  –                –    PWMC0_PWML2       O    TD                O    UTXD2                O    UTXD1       O        PIO,  I,  PU,  ST

2         VDDIO       GPIO_AD   PD31     I/O  –                –    QIO3              I/O  UTXD3             O    PCK2                 O    ISI_D11     I        PIO,  I,  PU,  ST

3         VDDOUT      Power     VDDOUT   –    –                –    –                 –    –                 –    –                    –    –           –        –

          © 2017      Microchip Technology    Inc.                                         Datasheet                                                DS60001527A-page 40
                                                                                              SAM E70/S70/V70/V71 Family

                                                                                                                                       Package and Pinout

QFN Pin    Power Rail  I/O Type   Primary          Alternate       PIO Peripheral  A       PIO Peripheral B       PIO Peripheral CDir       PIO Peripheral DDir  Reset State

                                  Signal      Dir  Signal     Dir  Signal             Dir  Signal            Dir  Signal               Dir  Signal  Dir          Signal, Dir, PU,

                                                                                                                                                                 PD, HiZ, ST

4          VDDIN       Power      VDDIN       –    –          –    –                  –    –                 –    –                    –    –       –            –

5          VDDIO       Reference  VREFP       I    –          –    –                  –    –                 –    –                    –    –       –            –

36         VDDIO       RST        NRST        I/O  –          –    –                  –    –                 –    –                    –    –       –            PIO, I, PU

37         VDDIO       TEST       TST         I    –          –    –                  –    –                 –    –                    –    –       –            I, PD

10, 42,    VDDIO       Power      VDDIO       –    –          –    –                  –    –                 –    –                    –    –       –            –

58

45         VDDIO       TEST       JTAGSEL     I    –          –    –                  –    –                 –    –                    –    –       –            I, PD

13, 24,    VDDCORE     Power      VDDCOR E    –    –          –    –                  –    –                 –    –                    –    –       –            –

61

52         VDDPLL      Power      VDDPLL      –    –          –    –                  –    –                 –    –                    –    –       –            –

59         VDDUTMII    USBHS      DM          I/O  –          –    –                  –    –                 –    –                    –    –       –            –

60         VDDUTMII    USBHS      DP          I/O  –          –    –                  –    –                 –    –                    –    –       –            –

6, 14, 31  GND         Ground     GND         –    –          –    –                  –    –                 –    –                    –    –       –            –

64         VDDPLLUSB   Power      VDDPLLU SB  –    –          –    –                  –    –                 –    –                    –    –       –            –

                Note: 

                  1.   WKUPx can be used if the PIO Controller defines the I/O line as “input”.

                  2.   To select this extra function, refer to the Parallel Capture Mode section in the Parallel Input/Output

                       Controller (PIO) chapter.

                  3.   PIODCEN1/PIODCx has priority over WKUPx. Refer to the Parallel Capture Mode section in the

                       PIO chapter.

                  4.   Refer to the Slow Clock Generator section in the Supply Controller (SUPC) chapter.

                  5.   To select this extra function, refer to the I/O Lines section in the External Bus Interface (EBI)

                       chapter. This selection is independent of the PIO line configuration. PIO lines must be configured

                       according to required settings (PU or PD).

                  6.   Analog input has priority over WKUPx pin. To select the analog input, refer to the I/O Lines section

                       in the EBI chapter. WKUPx can be used if the PIO controller defines the I/O line as “input”.

                  7.   Analog input has priority over RTCOUTx pin. To select the analog input, refer to the I/O Lines

                       section in the EBI chapter. Refer to the Waveform Generation section in the Real-Time Clock (RTC)

                       chapter to select RTCOUTx.

                  8.   Analog input has priority over WKUPx pin. To select the analog input, refer to the I/O Lines section

                       in the EBI chapter. To select PIODCEN2, refer to the Parallel Capture Mode in the PIO chapter.

                  9.   Refer to the System I/O Configuration Register (CCFG_SYSIO) in the Bus Matrix (MATRIX)

                       chapter.

                  10.  Refer to the Main Crystal Oscillator section in the Clock Generator chapter. This selection is

                       independent of the PIO line configuration. PIO lines must be configured according to XINxx (I) and

                       XOUTxx (O).

                  11.  DAC0 is selected when DACC_CHER.CH0 is set. DAC1 is selected when DACC_CHER.CH1 is

                       set. Refer to the DACC Channel Enable Register in the Digital-to-Analog Converter Controller

                       (DACC) chapter.

           © 2017 Microchip Technology Inc.                                              Datasheet                                                  DS60001527A-page 41
                                                               SAM E70/S70/V70/V71 Family

                                                                                      Power Considerations

7.     Power Considerations

7.1    Power Supplies

       The following table defines the power supply rails of the SAM E70/S70/V70/V71 and the estimated power

       consumption at typical voltage.

       Table 7-1. Power Supplies

       Name                                       Associated Ground       Powers

       VDDCORE                                    GND                     Core, embedded memories and

                                                                          peripherals.

       VDDIO                                      GND                     Peripheral I/O lines (Input/Output

                                                                          Buffers), backup part, 1 Kbytes of

                                                                          backup SRAM, 32 kHz crystal

                                                                          oscillator, oscillator pads.

       VDDIN                                      GND, GNDANA             Voltage regulator input. Supplies

                                                                          also the ADC, DAC and analog

                                                                          voltage comparator.

       VDDPLL                                     GND, GNDPLL             PLLA and the fast RC oscillator.

       VDDPLLUSB                                  GND, GNDPLLUSB          UTMI PLL and the 3 to 20 MHz

                                                                          oscillator.

       BDDUTMII                                   GNDUTMI                 USB transceiver interface. Must

                                                                          be connected to VDDIO.

       VDDUTMIC                                   GNDUTMI                 USB transceiver core.

7.2    Power Constraints

       The following power constraints are apply to SAM E70/S70/V70/V71 devices. Deviating from these

       constraints may lead to unpredictable results.

       •  VDDIN and VDDIO must have the same level

       •  VDDIN and VDDIO must always be higher than or equal to VDDCORE

       •  VDDCORE, VDDPLL and VDDUTMIC voltage levels must not vary by more than 0.6V.

7.2.1  Powerup

       VDDIO and VDDIN must rise simultaneously, prior to VDDCORE, VDDPLL and VDDUTMIC rising. This is

       respected if VDDCORE, VDDPLL and VDDUTMIC are supplied by the embedded voltage regulator.

       If VDDCORE is powered by an external voltage regulator, VDDIO and VDDIN must reach their minimum

       operating voltage before VDDCORE has reached VDDCOREmin. The minimum slope for VDDCORE is

       defined by:

       VDDCOREmin − VT+min  /            tRESmin

       If VDDCORE rises at the same time as VDDIO and VDDIN, the minimum and maximum rising slopes of

       VDDIO and VDDIN must be respected. Refer to the section “DC Characteristics”.

       © 2017 Microchip Technology Inc.                        Datasheet                DS60001527A-page 42
                                                                            SAM E70/S70/V70/V71 Family

                                                                                    Power Considerations

       In order to prevent any overcurrent      at  powerup,  it  is  required that VREFP rises simultaneously with

       VDDIO and VDDIN.

       Figure 7-1. Powerup Sequence

                  Supply (V)                                                        VDDIO

                                                                                    VDDIN

                                                                                    VDDPLLUSB

                                                                                    VDDUTMII

                      VDDx(min)                                                     VDDCORE

                                                                                    VDDPLL

                      VDDy(min)                                                     VDDUTMIC

                           VT+

                                                                      tRST          Time (t)

       Related Links

       DC Characteristics

       Backup Power Supply Reset

       Raising the Backup Power Supply

7.2.2  Powerdown

       If VDDCORE, VDDPLL and VDDUTMIC are not supplied by the embedded voltage regulator, VDDIO,

       VDDIN, VDDPLLUSB and VDDUTMII should fall simultaneously, prior to VDDCORE, VDDPLL and

       VDDUTMIC falling. The VDDCORE falling slope must not be faster than 20V/ms.

       In order to prevent any overcurrent at powerdown, it is required that VREFP falls simultaneously with

       VDDIO and VDDIN.

       Figure 7-2. Powerdown Sequence

                                 Supply (V)

                                  VDDIO

                                         VDDIN

                                 VDDPLLUSB

                                 VDDUTMII

                                 VDDx(min)

                                 VDDCORE

                                 VDDPLL

                                 VDDUTMIC

                                 VDDy(min)

                                                                                    Time (t)

7.3    Voltage Regulator

       The SAM E70/S70/V70/V71 embeds a voltage regulator that is managed by the Supply Controller.

       For adequate input and output power supply decoupling/bypassing, refer to DC Characteristics in the

       Electrical Characteristics chapter.

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                                                              SAM E70/S70/V70/V71 Family

                                                                                          Power Considerations

7.4    Backup SRAM Power Switch

       The SAM E70/S70/V70/V71 embeds a power switch to supply the 1 Kbyte of backup SRAM. It is

       activated only when VDDCORE is switched off to ensure retention of the contents of the backup SRAM.

       When VDDCORE is switched on, the backup SRAM is powered with VDDCORE.

       To save the power consumption of the backup SRAM, the user can disable the backup SRAM power

       switch by clearing the bit SRAMON in the Supply Controller Mode Register (SUPC_MR). By default, after

       VDDIO rises, the backup SRAM power switch is enabled.

7.5    Active Mode

       Active mode is the normal running mode with the core clock running from the fast RC oscillator, the main

       crystal oscillator or the PLLA. The Power Management Controller can be used to adapt the core, bus and

       peripheral frequencies and to enable and/or disable the peripheral clocks.

7.6    Low-power Modes

       The SAM E70/S70/V70/V71 features low-power modes:

       •   Backup mode

       •   Wait mode

       •   Sleep mode

7.6.1  Backup Mode

       The purpose of Backup mode is to achieve the lowest power consumption possible in a system which is

       performing periodic wakeups to perform tasks but not requiring fast startup time.

       The Supply Controller, zero-power power-on reset, RTT, RTC, backup SRAM, backup registers and 32

       kHz oscillator (RC or crystal oscillator selected by software in the Supply Controller) are running. The

       regulator and the core supply are off.

       Backup mode is based on the Cortex-M7 Deep Sleep mode with the voltage regulator disabled.

       Wakeup from Backup mode is done through WKUP0–13 pins, the supply monitor (SM), the RTT, or an

       RTC wakeup event.

       Backup mode is entered by using bit VROFF in the Supply Controller Control Register (SUPC_CR) and

       the SLEEPDEEP bit in the Cortex-M7 System Control Register set to 1. Refer to information on Power

       Management in the ARM Cortex-M7 documentation available at www.arm.com.

       To enter Backup mode, follow the steps below:

       1.  Set the SLEEPDEEP bit of the Cortex-M7 processor.

       2.  Set the VROFF bit of SUPC_CR.

       Exit from Backup mode occurs as a result of one of the following enabled wakeup events:

       •   WKUP0–13 pins (level transition, configurable debouncing)

       •   Supply Monitor alarm

       •   RTC alarm

       •   RTT alarm

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                                                                               SAM E70/S70/V70/V71 Family

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7.6.2   Wait Mode

        The purpose of Wait mode is to achieve very low-power consumption while maintaining the whole device

        in a powered state for a startup time of less than 10 μs.

        In Wait mode, the clocks of the core, peripherals and memories are stopped. However, the core,

        peripherals and memories power supplies are still powered.

        Wait mode is entered when the WAITMODE bit is set in CKGR_MOR and the field FLPM is configured to

        00 or 01 in the PMC Fast Startup Mode register (PMC_FSMR).

        The Cortex-M is able to handle external events or internal events to wake up the core. This is done by

        configuring the external lines WKUP0–13 as fast startup wakeup pins (refer to the “Fast Startup” section).

        RTC or RTT alarms or USB wakeup events can be used to wake up the processor. Resume from Wait

        mode is also achieved when a debug request occurs and the bit CDBGPWRUPREQ is set in the

        processor.

        To enter Wait mode, first, select the Main RC oscillator as Main Clock and perform the following steps:

        1.         Configure the FLPM field in the PMC_FSMR.

        2.         Set Flash Wait State at 0.

        3.         Set HCLK = MCK by configuring MDIV to 0 in the PMC Master Clock register (PMC_MCKR).

        4.         Set the WAITMODE bit in the PMC Clock Generator Main Oscillator register (CKGR_MOR).

        5.         Wait for MCKRDY = 1 in the PMC Status register (PMC_SR).

                   Note:  Internal main clock resynchronization cycles are necessary between writing the

                   MOSCRCEN bit and the entry in Wait mode. Depending on the user application, waiting for

                   MOSCRCEN bit to be cleared is recommended to ensure that the core will not execute undesired

                   instructions.

7.6.3   Sleep Mode

        The purpose of sleep mode is to optimize power consumption of the device versus response time. In this

        mode, only the core clock is stopped. The peripheral clocks can be enabled. The current consumption in

        this mode is application-dependent.

        This mode is entered using the instruction Wait for Interrupt (WFI).

        Processor wakeup is triggered by an interrupt if the WFI instruction of the Cortex-M processor is used.

7.6.4   Low-Power Mode Summary Table

        The modes detailed above are the main low-power modes. Each part can be set to on or off separately

        and wake up sources can be individually configured. The following table provides a summary of the

        configurations of the low-power modes.

Table   7-2. Low-power Mode Configuration Summary

Mode    SUPC, 32 kHz  Regulator   Core           Mode Entry Configuration      Potential       Core at  PIO State       PIO State at  Wakeup

        Oscillator,               Memory                                       Wakeup          Wakeup   while in Low-   Wakeup        Time (see

        RTC, RTT                  Peripherals                                  Sources                  Power Mode                    Note 2)

        Backup

        SRAM

        (BRAM),

        Backup

        Registers

        (GPBR),

        POR

        (Backup

        Area)

Backup  ON            OFF         OFF            SUPC_CR.VROFF = 1             WKUP0–13 pins   Reset    Previous state  PIOA, PIOB,   < 2 ms

Mode                              (Not powered)  SLEEPDEEP = 1 (see Note   1)  Supply Monitor           maintained      PIOC, PIOD &

                                                                                                                        PIOE

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                                                                                                                     Power Considerations

Mode        SUPC, 32 kHz  Regulator  Core           Mode Entry Configuration       Potential              Core at    PIO State       PIO State at  Wakeup

            Oscillator,              Memory                                        Wakeup                 Wakeup     while in Low-   Wakeup        Time (see

            RTC, RTT                 Peripherals                                   Sources                           Power Mode                    Note 2)

            Backup

            SRAM

            (BRAM),

            Backup

            Registers

            (GPBR),

            POR

            (Backup

            Area)

                                                                                   RTC alarm                                         inputs with

                                                                                   RTT alarm                                         pullups

Wait Mode   ON            ON         Powered        PMC_MCKR.MDIV = 0              WKUP0–13 pins          Clocked    Previous state  Unchanged     < 10 μs

w/Flash in                           (Not clocked)  , CKGR_MOR.WAITMODE =1         RTC                    back (see  maintained

Deep                                                , SLEEPDEEP = 0                RTT                    Note 3)

Power-                                              , PMC_FSMR.LPM = 1             USBHS

down Mode                                           , PMC_FSMR.FLPM = 1 (see Note

                                                    1)                             Processor debug

                                                                                   (see Note 6)

                                                                                   GMAC Wake on LAN

                                                                                   event

                                                                                   Wakeup from CAN

                                                                                   (see Note 7)

Wait Mode   ON            ON         Powered        PMC_MCKR.MDIV = 0              WKUP0–13 pins          Clocked    Previous state  Unchanged     < 10 μs

w/Flash in                           (Not clocked)  , CKGR_MOR.WAITMODE =1         RTC                    back (see  maintained

Standby                                             , SLEEPDEEP = 0                RTT                    Note 3)

Mode                                                , PMC_FSMR.LPM = 1

                                                    , PMC_FSMR.FLPM = 0 (see Note  USBHS

                                                    1)                             Processor debug

                                                                                   (see Note 6)

                                                                                   GMAC Wake on LAN

                                                                                   Wakeup from CAN

                                                                                   (see Note 7)

Sleep Mode  ON            ON         Powered        WFI                            Any enabled Interrupt  Clocked    Previous state  Unchanged     (see Note

                                     (Not clocked)  SLEEPDEEP = 0                                         back       maintained                    5)

                                     (see Note 4)   PMC_FSMR.LPM = 0 (see Note 1)

            Note: 

            1.         The bit SLEEPDEEP is in the Cortex-M7 System Control Register.

            2.         When considering wakeup time, the time required to start the PLL is not taken into account. Once

                       started, the device works with the Main RC oscillator. The user has to add the PLL startup time if it

                       is needed in the system. The wakeup time is defined as the time taken for wakeup until the first

                       instruction is fetched.

            3.         HCLK = MCK. The user may need to revert back to the previous clock configuration.

            4.         Depends on MCK frequency.

            5.         In this mode, the core is supplied and not clocked. Some peripherals can be clocked.

            6.         Resume from Wait mode if a debug request occurs (CDBGPWRUPREQ is set in the processor).

            7.         CAN wake-up requires the use of any WKUP0–13 pin.

7.7         Wakeup Sources

            Wakeup events allow the device to exit Backup mode. When a wakeup event is detected, the Supply

            Controller performs a sequence which automatically reenables the core power supply and the SRAM

            power supply, if they are not already enabled.

            © 2017 Microchip Technology Inc.                                       Datasheet                                         DS60001527A-page 46
                                                SAM E70/S70/V70/V71 Family

                                                                Power Considerations

7.8  Fast Startup

     The SAM E70/S70/V70/V71 allows the processor to restart in a few microseconds while the processor is

     in Wait mode or in Sleep mode. A fast startup can occur upon detection of a low level on any of the

     following wakeup sources:

     •  WKUP0 to WKUP13 pins

     •  Supply Monitor

     •  RTC alarm

     •  RTT alarm

     •  USBHS interrupt line (WAKEUP)

     •  Processor debug request (CDBGPWRUPREQ)

     •  GMAC wake on LAN event

        Note: CAN wakeup requires the use of any WKUP0–13 pin.

     The fast restart circuitry is fully asynchronous and provides a fast startup signal to the Power

     Management Controller. As soon as the fast startup signal is asserted, the PMC automatically restarts the

     Main RC oscillator, switches the Master clock on this clock and re-enables the processor clock.

     © 2017 Microchip Technology Inc.           Datasheet       DS60001527A-page 47
                                                                         SAM E70/S70/V70/V71 Family

                                                                                                     Input/Output Lines

8.   Input/Output Lines

     The SAM E70/S70/V70/V71 features both general purpose I/Os (GPIO) and system I/Os. GPIOs can

     have alternate functionality due to multiplexing capabilities of the PIO controllers. The same PIO line can

     be used, whether in I/O mode or by the multiplexed peripherals. System I/Os include pins such as test

     pins, oscillators, erase or analog inputs.

8.1  General-Purpose I/O Lines

     General-purpose (GPIO) lines are managed by PIO Controllers. All I/Os have several input or output

     modes such as pullup or pulldown, input Schmitt triggers, multi-drive (open-drain), glitch filters,

     debouncing or input change interrupt. Programming of these modes is performed independently for each

     I/O line through the PIO controller user interface. For more details, refer to Parallel Input/Output

     Controller (PIO).

     The input/output buffers of the PIO lines are supplied through VDDIO power supply rail.

     The SAM E70/S70/V70/V71 embeds high-speed pads able to handle the high-speed clocks for HSMCI,

     SPI and QSPI (MCK/2). Refer to Electrical Characteristics for SAM V70/V71 for more details. Typical

     pullup and pulldown value is 100 kΩ for all I/Os.

     Each I/O line also embeds a RSERIAL (On-die Serial Resistor), as shown in the following figure. It consists

     of an internal series resistor termination scheme for impedance matching between the driver output (SAM

     E70/S70/V70/V71) and the PCB trace impedance preventing signal reflection. The series resistor helps to

     reduce I/Os switching current (di/dt). thereby reducing in turn, EMI. It also decreases overshoot and

     undershoot (ringing) due to inductance of interconnect between devices or between boards. Finally,

     RSERIAL helps diminish signal integrity issues.

     Figure 8-1. On-Die Termination (ODT)

                                                                         Z0 ~ ZOUT + RODT

                                                 On-die Serial Resistor

                                                       36 Ohms typ

                                                        RSERIAL

                                                                                           Receiver

                                       Driver with                       PCB Trace

                                       ZOUT ~ 10 Ohms                    Z0 ~ 50 Ohms

8.2  System I/O Lines

     System I/O lines are pins used by oscillators, Test mode, reset, JTAG and other features. The following

     table lists the SAM E70/S70/V70/V71 system I/O lines shared with PIO lines.

     These pins are software-configurable as general-purpose I/Os or system pins. At startup, the default

     function of these pins is always used.

     © 2017 Microchip Technology Inc.                                    Datasheet                   DS60001527A-page 48
                                                            SAM E70/S70/V70/V71 Family

                                                                                        Input/Output Lines

       Table 8-1. System I/O Configuration Pin List

       CCFG_SYSIO      Default Function       Other     Constraints for      Configuration

       Bit Number      After Reset            Function  Normal Start

       12              ERASE                  PB12      Low Level at         In Matrix User Interface

                                                        startup (see Note    Registers

                                                        1)                   (Refer to the CCFG_SYSIO

       7               TCK/SWCLK              PB7       –                    register)

       6               TMS/SWDIO              PB6       –

       5               TDO/                   PB5       –

                       TRACESWO

       4               TDI                    PB4       –

       –               PA7                    XIN32     –                    (see Note 2)

       –               PA8                    XOUT32    –

       –               PB9                    XIN       –                    (see Note 3)

       –               PB8                    XOUT      –

       Note: 

       1.  If PB12 is used as PIO input in user applications, a low level must be ensured at startup to prevent

           Flash erase before the user application sets PB12 into PIO mode.

       2.  Refer to Slow Clock Generator.

       3.  Refer to Main Crystal Oscillator.

8.2.1  Serial Wire Debug Port (SW-DP) Pins

       The SW-DP pins SWCLK and SWDIO are commonly provided on a standard 20-pin JTAG connector

       defined by ARM. For more details about voltage reference and reset state, refer to Table 4-1.

       At startup, SW-DP pins are configured in SW-DP mode to allow connection with debugging probe. For

       more details, refer to Debug and Test Features.

       SW-DP pins can be used as standard I/Os to provide users more general input/output pins when the

       debug port is not needed in the end application. Mode selection between SW-DP mode (System IO

       mode) and general IO mode is performed through the AHB Matrix Special Function Registers

       (MATRIX_SFR). Configuration of the pad for pull-up, triggers, debouncing and glitch filters is possible

       regardless of the mode.

       The JTAGSEL pin is used to select the JTAG boundary scan when asserted at a high level. It integrates     a

       permanent pulldown resistor of about 15 kΩ to GND, so that it can be left unconnected for normal

       operations.

       The JTAG Debug Port TDI, TDO, TMS and TCK is inactive. It is provided for Boundary Scan

       Manufacturing Test purpose only.

8.2.2  Embedded Trace Module (ETM) Pins

       The Embedded Trace Module (ETM) depends on the Trace Port Interface Unit (TPIU) to export data out

       of the system.

       The TPUI features the following pins:

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                                                         SAM E70/S70/V70/V71 Family

                                                                                         Input/Output Lines

     •  TRACECLK is always exported to enable synchronization with the data.

     •  TRACED0–TRACED3 is the instruction trace stream.

8.3  NRST Pin

     The NRST pin is bidirectional. It is handled by the on-chip Reset Controller (RSTC) and can be driven low

     to provide a reset signal to the external components or asserted low externally to reset the

     microcontroller. It resets the core and the peripherals, with the exception of the Backup area (RTC, RTT,

     Backup SRAM and Supply Controller). The NRST pin integrates a permanent pullup resistor to VDDIO of

     about 100 kΩ.

     By default, the pin is configured as an input.

8.4  ERASE Pin

     The ERASE pin is used to reinitialize the Flash content and some of its NVM bits to an erased state (all

     bits read as logic level 1). The ERASE pin and the ROM code ensure an in-situ reprogrammability of the

     Flash content without the use of a debug tool. When the security bit is activated, the ERASE pin provides

     the capability to reprogram the Flash content. The ERASE pin integrates a pulldown resistor of about 100

     kΩ to GND, so that it can be left unconnected for normal operations.

     This pin is debounced by SLCK to improve the glitch tolerance. To avoid unexpected erase at powerup, a

     minimum ERASE pin assertion time is required. This time is defined in Table 58-50.

     The ERASE pin is a system I/O pin that can be used as a standard I/O. At startup, this system I/O pin

     defaults to the ERASE function. To avoid unexpected erase at powerup due to glitches, a minimum

     ERASE pin assertion time is required. This time is defined in Table 58-50.

     The erase operation cannot be performed when the system is in Wait mode.

     If the ERASE pin is used as a standard I/O in Input or Output mode, note the following considerations and

     behavior:

     •  I/O Input mode: at startup of the device, the logic level of the pin must be low to prevent unwanted

        erasing until the user application has reconfigured this system I/O pin to a standard I/O pin.

     •  I/O Output mode: asserting the pin to low does not erase the Flash

     During software application development, a faulty software may put the device into a deadlock. This may

     be due to:

     •  programming an incorrect clock switching sequence

     •  using this system I/O pin as a standard I/O pin

     •  entering Wait mode without any wakeup events programmed

     The only way to recover normal behavior is to erase the Flash by following the steps below:

     1. Apply a logic “1” level on the ERASE pin.

     2. Apply a logic “0” level on the NRST pin.

     3. Power down then power up the device.

     4. Maintain the ERASE pin to logic “0” level for at least the minimum assertion time after releasing the

     NRST pin to logic “1” level.

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                                                                                                                                       Interconnect

9.  Interconnect

    The system architecture is based on the ARM Cortex-M7 processor connected to the main AHB Bus

    Matrix, the embedded Flash, the multi-port SRAM and the ROM.

    The 32-bit AHBP interface is a single 32-bit wide interface that accesses the peripherals connected on

    the main Bus Matrix. It is used only for data access. Instruction fetches are never performed on the AHBP

    interface. The bus, AHBP or AXIM, accessing the peripheral memory area [0x40000000 to 0x60000000]

    is selected in the AHBP control register.

    The 32-bit AHBS interface provides system access to the ITCM, D1TCM, and D0TCM. It is connected on

    the main Bus Matrix and allows the XDMA to transfer from memory or peripherals to the instruction or

    data TCMs.

    The 64-bit AXIM interface is a single 64-bit wide interface connected through two ports of the AXI Bridge

    to the main AHB Bus Matrix and to two ports of the multi-port SRAM. The AXIM interface allows:

    •  Instruction fetches

    •  Data cache linefills and evictions

    •  Non-cacheable normal-type memory data accesses

    •  Device and strongly-ordered type data accesses, generally to peripherals

    The interleaved multi-port SRAM optimizes the Cortex-M7 accesses to the internal SRAM.

    The interconnect of the other masters and slaves is described in Bus Matrix (MATRIX).

    The figure below shows the connections of the different Cortex-M7 ports.

    Figure 9-1. Interconnect Block Diagram

                      TPIU               In-Circuit Emulator                                         Multi-Port SRAM

                                    Cortex-M7 Processor               TCM                ITCM

                NVIC  ETM                fMAX 300 MHz                 Interface          64-bit

                                                                                                     TCM SRAM

                                                                                         DTCM                              Flash  ROM

                      MPU                            FPU

                      16 Kbytes                  16 Kbytes                               2 x 32-bit

                      DCache + ECC               ICache + ECC

                AHBP                     AXIM                         AHBS

                                                                                                     System SRAM

                                                 64-bit

                                                                                 32-bit

                                         AXI Bridge                              32-bit

                                         32-bit               32-bit                                    32-bit     32-bit

                                      M                   M           S                              S          S          S      S

                                 M                                               12-layer AHB Bus Matrix

                                                                                         fMAX 150 MHz

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                                                                            SAM E70/S70/V70/V71 Family

                                                                                                                       Product Mapping

10.  Product Mapping

     Figure 10-1. SAM E70/S70/V70/V71 Product Mapping

     0x00000000  Address memory space      0x00000000  Code

                                                       ITCM or Boot Memory

                     Code                  0x00400000                                          memories

                                                       Internal Flash       0x60000000

     0x20000000                            0x00800000                                   EBI Chip Select 0

                                                       ROM                  0x61000000

                 Internal SRAM             0x00C00000                                   EBI Chip Select 1

                                                       Reserved             0x62000000

     0x40000000                            0x1FFFFFFF                                   EBI Chip Select 2

                                                       Internal SRAM        0x63000000

                 Peripherals               0x20000000                                   EBI Chip Select 3

                                                       DTCM                 0x70000000

     0x60000000                            0x20400000                                   SDRAM Chip Select

                                                       SRAM                 0x7FFFFFFF

                 Memories                  0x20C00000

                                                       Reserved

     0x80000000                            0x3FFFFFFF

                 QSPI MEM                  0x40000000  Peripherals          0x40060000  Peripherals        0x400E1800        Peripherals

                                                       HSMCI                            TWIHS2                         SYSC  RSTC

     0xA0000000                            0x40004000                  18   0x40064000               41    +0x10                          1

                                                       SSC                              AFEC1                          SYSC  SUPC

                     Reserved              0x40008000                  22   0x40068000               40    +0x30

                                                       SPI0                             MLB                            SYSC  RTT

     0xA0100000                            0x4000C000                  21   0x4006C000               53    +0x50                          3

                                                       TC0_CH0                          AES                            SYSC  WDT0

                 USBHS RAM                 +0x40                       23   0x40070000               56    +0x60                          4

                                                       TC0_CH1                          TRNG                           SYSC  RTC

     0xA0200000                            +0x80                       24   0x40074000               57    +0x90                          2

                                                       TC0_CH2                          BRAM                           SYSC  GPBR

                 Reserved                  0x40010000                  25   0x40078000                     +0x100

                                                       TC1_CH0                          XDMAC                          SYSC  WDT1

     0xE0000000                            +0x40                       26   0x4007C000               58    0x400E1A00                     63

                                                       TC1_CH1                          QSPI                                 UART2

                     System                +0x80                       27   0x40080000               43    0x400E1C00                     44

                                                       TC1_CH2                          SMC                                  UART3

     0xFFFFFFFF                            0x40014000                  28   0x40084000               9     0x400E1E00                     45

                                                       TC2_CH0                          SDRAMC                               UART4

                                           +0x40                       47   0x40088000               62    0x400E2000                     46

                                                       TC2_CH1                          MATRIX                               Reserved

     offset                                +0x80                       48   0x4008C000                     0x5FFFFFFF

                 blockperipheral                       TC2_CH2                          I2SC0

                                       ID  0x40018000                  49   0x40090000               69

                 (+  :  wired-or)                      TWIHS0                           I2SC1

                                           0x4001C000                  19   0x400E0400               70

                                                       TWIHS1                           UTMI

                                           0x40020000                  20   0x400E0600

                                                       PWM0                             PMC

                                           0x40024000                  31   0x400E0800               5

                                                       USART0                           UART0

                                           0x40028000                  13   0x400E0940               7

                                                       USART1                           CHIPID

                                           0x4002C000                  14   0x400E0A00

                                                       USART2                           UART1

                                           0x40030000                  15   0x400E0C00               8

                                                       MCAN0                            EFC

                                           0x40034000                  35   0x400E0E00               6

                                                       MCAN1                            PIOA

                                           0x40038000                  37   0x400E1000               10

                                                       USBHS                            PIOB

                                           0x4003C000                  34   0x400E1200               11

                                                       AFEC0                            PIOC

                                           0x40040000                  29   0x400E1400               12

                                                       DACC                             PIOD

                                           0x40044000                  30   0x400E1600               16

                                                       ACC                              PIOE

                                           0x40048000                  33   0x400E1800               17

                                                       ICM

                                           0x4004C000                  32

                                                       ISI

                                           0x40050000                  59

                                                       GMAC

                                           0x40054000                  39

                                                       TC3_CH0

                                           +0x40                       50

                                                       TC3_CH1

                                           +0x80                       51

                                                       TC3_CH2

                                           0x40058000                  52

                                                       SPI1

                                           0x4005C000                  42

                                                       PWM1

                                                                       60

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                                                           SAM E70/S70/V70/V71 Family

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11.     Memories

11.1    Embedded Memories

11.1.1  Internal SRAM

        SAM E70/S70/V70/V71 devices embed 384 Kbytes or 256 Kbytes of high-speed SRAM.

        The SRAM is accessible over the system Cortex-M bus at address 0x2040 0000.

        SAM E70/S70/V70/V71 devices embed a Multi-Port SRAM with four ports to optimize the bandwidth and

        latency. The priorities, defined in the Bus Matrix for each SRAM port slave are propagated, for each

        request, up to the SRAM slaves.

        The Bus Matrix supports four priority levels: Normal, Bandwidth-sensitive, Latency-sensitive and Latency-

        critical in order to increase the overall processor performance while securing the high-priority latency-

        critical requests from the peripherals.

        The SRAM controller manages interleaved addressing of SRAM blocks to minimize access latencies. It

        uses Bus Matrix priorities to give the priority to the most urgent request. The less urgent request is

        performed no later than the next cycle.

        Two SRAM slave ports are dedicated to the Cortex-M7 while two ports are shared by the AHB masters.

11.1.2  Tightly Coupled Memory (TCM) Interface

        SAM E70/S70/V70/V71 devices embed Tightly Coupled Memory (TCM) running at processor speed.

        •     ITCM is a single 64-bit interface, based at 0x0000 0000 (code region).

        •     DTCM is composed of dual 32-bit interfaces interleaved, based at 0x2000 0000 (data region).

        ITCM and DTCM are enabled/disabled in the ITCMR and DTCMR registers in ARM SCB.

        DTCM is enabled by default at reset. ITCM is disabled by default at reset.

        There are four TCM configurations controlled by software. When enabled, ITCM is located at 0x0000

        0000, overlapping ROM or Flash depending on the general-purpose NVM bit 1 (GPNVM). The

        configuration is done with GPNVM bits [8:7].

        Table 11-1. TCM Configurations in Kbytes

        ITCM  DTCM     SRAM for 384K RAM-based        SRAM for 256K RAM-based           GPNVM Bits [8:7]

        0     0        384                            256                               0

        32    32       320                            192                               1

        64    64       256                            128                               2

        128   128      128                            0                                 3

        Accesses made to TCM regions when the relevant TCM is disabled and accesses made to the Code and

        SRAM region above the TCM size limit are performed on the AHB matrix, i.e., on internal Flash or on

        ROM depending on remap GPNVM bit.

        Accesses made to the SRAM above the size limit will not generate aborts.

        The Memory Protection Unit (MPU) can to be used to protect these areas.

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11.1.3    Internal ROM

          The SAM E70/S70/V70/V71 embeds an Internal ROM for the SAM Boot Assistant (SAM-BA®), In

          Application Programming functions (IAP) and Fast Flash Programming Interface (FFPI).

          At any time, the ROM is mapped at address 0x0080 0000.

          The ROM may also be mapped at 0x00000000 depending on GPNVM bit setting and ITCM use.

11.1.4    Backup SRAM

          The SAM E70/S70/V70/V71 embeds 1 Kbytes of backup SRAM located at 0x4007 4000.

          The backup SRAM is accessible in 32-bit words only. Byte or half-word accesses are not supported.

          The backup SRAM is supplied by VDDCORE in Normal mode.

          In Backup mode, the backup SRAM supply is automatically switched to VDDIO through the backup

          SRAM power switch when VDDCORE falls. For more details, see the “Backup SRAM Power Switch”

          section.

11.1.5    Flash Memories

          SAM E70/S70/V70/V71 devices embed 512 Kbytes, 1024 Kbytes or 2084 Kbytes of internal Flash

          mapped at address 0x40 0000.

          The devices feature a Quad SPI (QSPI) interface, mapped at address 0x80000000, that extends the

          Flash size by adding an external SPI or QSPI Flash.

          When accessed by the Cortex-M7 processor for programming operations, the QSPI and internal Flash

          address spaces must be defined in the Cortex-M7 memory protection unit (MPU) with the attribute

          'Device' or 'Strongly Ordered'. For fetch or read operations, the attribute ‘Normal memory’ must be set to

          benefit from the internal cache. Refer to the ARM Cortex-M7 Technical Reference Manual (ARM DDI

          0489) available on www.arm.com.

          Some precautions must be taken when the accesses are performed by the central DMA. Refer to

          Enhanced Embedded Flash Controller (EEFC) and Quad Serial Peripheral Interface (QSPI).

11.1.5.1  Embedded Flash Overview

          The memory is organized in sectors. Each sector has a size of 128 Kbytes. The first sector is divided into

          3 smaller sectors.

          The three smaller sectors are organized in 2 sectors of 8 Kbytes and 1 sector of 112 Kbytes. Refer to the

          figure below.

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Figure  11-1. Global Flash        Organization

               Address                      Sector size                Sector Name

               0x000

                                                8 Kbytes            Small Sector 0

                                                8 Kbytes            Small Sector 1       Sector 0

                                                112 Kbytes          Larger Sector

                                                128 Kbytes             Sector 1

                                                128 Kbytes             Sector n

Each sector is organized in pages of 512 bytes.

For sector 0:

•  The smaller sector 0 has 16 pages of 512 bytes

•  The smaller sector 1 has 16 pages of 512 bytes

•  The larger sector has 224 pages of 512 bytes

The rest of the array is composed of 128-Kbyte sectors of 256 pages of 512 bytes         each. See below.

Figure 11-2. Flash Sector Organization

                                            Sector size is 128 Kbytes

                                            16 pages of 512 bytes      Smaller sector 0

                                  Sector 0  16 pages of 512 bytes      Smaller sector 1

                                            224 pages of 512 bytes     Larger sector

                                  Sector n  256 pages of 512 bytes

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                                                                      SAM E70/S70/V70/V71               Family

                                                                                                        Memories

          The figure below illustrates      the  organization     of  the Flash depending on its size.

          Figure 11-3. Flash Size

                                                 Flash 2 Mbytes       Flash 1 Mbyte   Flash 512 Kbytes

                                                 2 * 8 Kbytes         2 * 8 Kbytes       2 * 8 Kbytes

                                                 1 * 112 Kbytes       1 * 112 Kbytes  1 * 112 Kbytes

                                                 15 * 128 Kbytes      7 * 128 Kbytes  3  * 128 Kbytes

          Erasing the memory can be performed:

          •     by block of 8 Kbytes

          •     by sector of 128 Kbytes

          •     by 512-byte page for up to 8 Kbytes within a specific small sector

          •     Chip Erase

          The memory has one additional reprogrammable page that can be used as page signature by the user. It

          is accessible through specific modes, for erase, write and read operations. Erase pin assertion will not

          erase the User Signature page.

          Erase memory by page is possible only in a sector of 8 Kbytes.

          EWP and EWPL commands can be only used in 8-Kbyte sectors.

11.1.5.2  Enhanced Embedded Flash Controller

          Each Enhanced Embedded Flash Controller manages accesses performed by the masters of the system.

          It enables reading the Flash and writing the write buffer. It also contains a User Interface, mapped on the

          APB.

          The Enhanced Embedded Flash Controller ensures the interface of the Flash block.

          It manages the programming, erasing, locking and unlocking sequences of the Flash using a full set of

          commands.

          One of the commands returns the embedded Flash descriptor definition that informs the system about the

          Flash organization, thus making the software generic.

11.1.5.3  Flash Speed

          The user must set the number of wait states depending on the system frequency.

          For more details, refer to Embedded Flash Characteristics.

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                                                               SAM E70/S70/V70/V71 Family

                                                                                                            Memories

11.1.5.4  Lock Regions

          Several lock bits are used to protect write and erase operations on  lock regions. A lock region  is

          composed of several consecutive pages, and each lock region has      its associated lock bit.

          Table 11-2. Flash Lock Bits

          Flash Size (Kbytes)               Number of Lock Bits                           Lock Region Size

          2048                              128                                           16 Kbytes

          1024                              64                                            16 Kbytes

          512                               32                                            16 Kbytes

          Asserting the ERASE pin clears the lock bits, thus unlocking the entire Flash.

11.1.5.5  Security Bit Feature

          The SAM E70/S70/V70/V71 features a security bit based on the GPNVM bit 0. When security is enabled,

          any access to the Flash, SRAM, core registers and internal peripherals, either through the SW-DP, the

          ETM interface or the Fast Flash Programming Interface, is blocked. This ensures the confidentiality of the

          code programmed in the Flash.

          This security bit can only be enabled through the command “Set General-purpose NVM Bit 0” of the

          EEFC User Interface. Disabling the security bit can only be achieved by asserting the ERASE pin at 1,

          and after a full Flash erase is performed. When the security bit is deactivated, all accesses to the Flash,

          SRAM, Core registers, Internal Peripherals are permitted.

11.1.5.6  Unique Identifier

          The device contains a unique identifier of 2 pages of 512 bytes. These 2 pages are read-only and cannot

          be erased even by the ERASE pin.

          The sequence to read the unique identifier area is described in Unique Identifier Area.

          The mapping is as follows:

          •     Bytes [0..15]: 128 bits for unique identifier

          •     Bytes[16..1023]: Reserved

11.1.5.7  User Signature

          Each device contains a user signature of 512 bytes that is available to the user. The user signature can

          be used to store information such as trimming, keys, etc., that the user does not want to be erased by

          asserting the ERASE pin or by software ERASE command. Read, write and erase of this area is allowed.

11.1.5.8  Fast Flash Programming Interface (FFPI)

          The Fast Flash Programming Interface (FFPI) allows programming the device through a multiplexed fully-

          handshaked parallel port. It allows gang programming with market-standard industrial programmers.

          The FFPI supports read, page program, page erase, full erase, lock, unlock and protect commands.

          The FFPI is enabled and the Fast Programming mode is entered when TST and PA3 and PA4 are tied

          low.

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                                                                                                   Memories

          Table 11-3. FFPI  on  PIO         Controller A (PIOA)

          I/O Line                          System Function

          PD10                              PGMEN0

          PD11                              PGMEN1

          PB0                               PGMM0

          PB1                               PGMM1

          PB2                               PGMM2

          PB3                               PGMM3

          PA3                               PGMNCMD

          PA4                               PGMRDY

          PA5                               PGMNOE

          PA21                              PGMNVALID

          PA7                               PGMD0

          PA8                               PGMD1

          PA9                               PGMD2

          PA10                              PGMD3

          PA11                              PGMD4

          PA12                              PGMD5

          PA13                              PGMD6

          PA14                              PGMD7

          PD0                               PGMD8

          PD1                               PGMD9

          PD2                               PGMD10

          PD3                               PGMD11

          PD4                               PGMD12

          PD5                               PGMD13

          PD6                               PGMD14

          PD7                               PGMD15

11.1.5.9  SAM-BA Boot

          The SAM-BA Boot is a default boot program which provides an easy way to program in-situ  the  on-chip

          Flash memory.

          The SAM-BA Boot Assistant supports serial communication via the UART0 and USB.

          The SAM-BA Boot provides an interface with SAM-BA computer application.

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                                                                 SAM E70/S70/V70/V71 Family

                                                                                                  Memories

           The SAM-BA Boot is in ROM at address 0x0 when the bit GPNVM1 is set to 0.

11.1.5.10  General-purpose NVM (GPNVM) Bits

           All SAM E70/S70/V70/V71 devices feature nine general-purpose NVM (GPNVM) bits that can be cleared

           or set, respectively, through the “Clear GPNVM Bit” and “Set GPNVM Bit” commands of the EEFC User

           Interface.

           The bit GPNVM0 is the security bit.

           The bit GPNVM1 is used to select the Boot mode (Boot always at 0x00) on ROM or Flash.

           Table 11-4. General-purpose Non volatile Memory Bits

           GPNVM Bit        Function

           0                Security bit

           1                Boot mode selection

                            0: ROM (default)

                            1: Flash

           5:2              Free

           6                Reserved

           8:7              TCM configuration

                            00: 0 Kbytes DTCM + 0 Kbytes ITCM (default)

                            01: 32 Kbytes DTCM + 32 Kbytes ITCM

                            10: 64 Kbytes DTCM + 64 Kbytes ITCM

                            11: 128 Kbytes DTCM + 128 Kbytes ITCM

                            Note: After programming, a user reboot must be done.

11.1.6     Boot Strategies

           The system always boots at address 0x0. To ensure maximum boot possibilities, the memory layout can

           be changed using GPNVM bits.

           A GPNVM bit is used to boot either on the ROM (default) or from the Flash.

           The GPNVM bit can be cleared or set, respectively, through the commands “Clear General-purpose NVM

           Bit” and “Set General-purpose NVM Bit” of the EEFC User Interface.

           Setting the bit GPNVM1 selects boot from the Flash. Clearing it selects boot from the ROM. Asserting

           ERASE resets the bit GPNVM1 and thus selects boot from ROM.

11.2       External Memories

           The SAM E70/S70/V70/V71 features one External Bus Interface to provide an interface to a wide range

           of external memories and to any parallel peripheral.

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                                                                SAM E70/S70/V70/V71 Family

                                                                                             Event System

12.   Event System

      The events generated by peripherals (source) are designed to be directly routed to peripherals

      (destination) using these events without processor intervention. The trigger source can be programmed in

      the destination peripheral.

12.1  Embedded Characteristics

      •  Timers, PWM, IOs and peripherals generate event triggers which are directly routed to destination

         peripherals such as AFEC or DACC to start measurement/conversion without processor

         intervention.

      •  UART, USART, QSPI, SPI, TWI, PWM, HSMCI, AES, AFEC, DACC, PIO, TC (Capture mode) also

         generate event triggers directly connected to the DMA Controller for data transfer without processor

         intervention.

      •  Parallel capture logic is directly embedded in the PIO and generates trigger events to the DMA

         Controller to capture data without processor intervention.

      •  PWM safety events (faults) are in combinational form and directly routed from event generators

         (AFEC, ACC, PMC, TC) to the PWM module.

      •  PWM output comparators (OCx) generate events directly connected to the TC.

      •  PMC safety event (clock failure detection) can be programmed to switch the MCK on reliable main

         RC internal clock without processor intervention.

12.2  Real-time Event Mapping

      Table 12-1. Real-time Event Mapping List

      Function  Application             Description                      Event Source                 Event

                                                                                                      Destination

      Safety    General-                Automatic switch to reliable     Power Management             PMC

                purpose                 main RC oscillator in case of    Controller (PMC)

                                        main crystal clock failure (see

                                        Note 1)

                General-                Puts the PWM outputs in Safe     PMC                          Pulse Width

                purpose,                mode in case of main crystal                                  Modulation 0

                motor control,          clock failure (see Notes 1, 2)                                and 1

                power factor                                                                          (PWM0 and

                correction                                                                            PWM1)

                (PFC)

                Motor control,          Puts the PWM outputs in Safe     Analog Comparator            PWM0 and

                PFC                     mode (overcurrent detection,     Controller (ACC)             PWM1

                                        etc.) (see Notes 2, 3)

                Motor control,          Puts the PWM outputs in Safe     Analog Front-End             PWM0 and

                PFC                     mode (overspeed, overcurrent     Controller (AFEC0)           PWM1

                                        detection, etc.) (see Notes 2,   AFEC1                        PWM0 and

                                        4)                                                            PWM1

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                                                        SAM       E70/S70/V70/V71 Family

                                                                                         Event System

Function     Application          Description                     Event Source           Event

                                                                                         Destination

             Motor control        Puts the PWM outputs in Safe    TC0                    PWM0

                                  mode (overspeed detection       TC1                    PWM1

                                  through timer quadrature

                                  decoder) (see Notes 2, 6)

             General-             Puts the PWM outputs in Safe    PIO PA9, PD8, PD9      PWM0

             purpose,             mode                            PIO PA21, PA26, PA28   PWM1

             motor control,       (general-purpose fault inputs)

             power factor         (see Note 2)

             correction

             (PFC)

Security     General-             Immediate GPBR clear            PIO WKUP0/1            GPBR

             purpose              (asynchronous) on tamper

                                  detection through WKUP0/1

                                  IO pins (see Note 5)

Measurement  Power factor         Duty cycle output waveform      ACC                    PWM0

trigger      correction           correction                      PIO PA10, PA22         PWM0

             (DC-DC,              Trigger source selection in

             lighting, etc.)      PWM (see Notes 7, 8)            ACC                    PWM1

                                                                  PIO PA30, PA18         PWM1

             General-             Trigger source selection in     PIO AFE0_ADTRG         AFEC0

             purpose              AFEC (see Note 9)               TC0 TIOA0              AFEC0

                                                                  TC0 TIOA1              AFEC0

                                                                  TC0 TIOA2              AFEC0

                                                                  ACC                    AFEC0

             Motor control        ADC-PWM synchronization         PWM0 Event Line 0 and  AFEC0

                                  (see Notes 12, 14) Trigger      1

                                  source selection in AFEC (see

                                  Note 9)

             General-             Trigger source selection in     PIO AFE1_ADTRG         AFEC1

             purpose              AFEC (see Note 9)               TC1 TIOA3              AFEC1

                                                                  TC1 TIOA4              AFEC1

                                                                  TC1 TIOA5              AFEC1

                                                                  ACC                    AFEC1

             Motor control        ADC-PWM synchronization         PWM1 Event Line        AFEC1

                                  (see Notes 12, 14)              0 and 1

                                  Trigger source selection in

                                  AFEC (see Note 9)

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                                                      SAM          E70/S70/V70/V71 Family

                                                                                           Event System

Function       Application        Description                      Event Source            Event

                                                                                           Destination

               General-           Temperature sensor               RTC RTCOUT0             AFEC0 and

               purpose            Low-speed measurement                                    AFEC1

                                  (see Notes 10, 11)

Conversion     General-           Trigger source selection in      TC0 TIOA0, TIOA1,       DACC

trigger        purpose            DACC                             TIOA2

                                  (Digital-to-Analog Converter     PIO DATRG               DACC

                                  Controller) (see Note 13)

                                                                   PWM0 Event Line 0 and   DACC

                                                                   1(14)

                                                                   PWM1 Event Line 0 and   DACC

                                                                   1(14)

Image capture  Low-cost           Direct image transfer from       PIO                     DMA

               image sensor       sensor to system memory via      PA3/4/5/9/10/11/12/13,

                                  DMA(15)                          PA22, PA14, PA21

Delay          Motor control      Propagation delay of external    PWM0 Comparator         TC0

measurement                       components (IOs, power           Output OC0              TIOA0  and

                                  transistor bridge driver, etc.)                          TIOB0

                                  See Notes 16, 17)                PWM0 Comparator         TC0

                                                                   Output OC1              TIOA1  and

                                                                                           TIOB1

                                                                   PWM0 Comparator         TC0

                                                                   Output OC2              TIOA2  and

                                                                                           TIOB2

                                                                   PWM1 Comparator         TC1

                                                                   Output OC0              TIOA3  and

                                                                                           TIOB3

                                                                   PWM1 Comparator         TC1

                                                                   Output OC1              TIOA4  and

                                                                                           TIOB4

                                                                   PWM1 Comparator         TC1

                                                                   Output OC2              TIOA5  and

                                                                                           TIOB5

                                                                   PWM0 Comparator         TC2

                                                                   Output OC0              TIOA6  and

                                                                                           TIOB6

                                                                   PWM0 Comparator         TC2

                                                                   Output OC1              TIOA7  and

                                                                                           TIOB7

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                                                             SAM E70/S70/V70/V71 Family

                                                                                           Event System

Function         Application      Description                      Event Source            Event

                                                                                           Destination

                                                                   PWM0 Comparator         TC2

                                                                   Output OC2              TIOA8 and

                                                                                           TIOB8

                                                                   PWM1 Comparator         TC3

                                                                   Output OC0              TIOA9 and

                                                                                           TIOB9

                                                                   PWM1 Comparator         TC3

                                                                   Output OC1              TIOA10 and

                                                                                           TIOB10

Audio clock      Audio            GMAC GTSUCOMP signal             GMAC                    TC3

recovery from                     adaptation via TC                GTSUCOMP                TIOB11

Ethernet                          (TC_EMR.TRIGSRCB) in

                                  order to drive the clock

                                  reference of the external PLL

                                  for the audio clock

Direct Memory    General-         Peripheral trigger event         USART, UART, TWIHS,     XDMA

Access           purpose          generation to transfer data to/  SPI, QSPI, AFEC, TC

                                  from system memory (see          (Capture), SSC, HSMCI,

                                  Note 18)                         DAC, AES, PWM, PIO,

                                                                   I2SC

Note: 

1.   Refer   to  Main Crystal Oscillator Failure Detection.

2.   Refer   to  Fault Inputs and Fault Protection.

3.   Refer   to  Fault Mode.

4.   Refer   to  Fault Output.

5.   Refer   to  Low-power Tamper Detection and Anti-Tampering     and  SYS_GPBRx.

6.   Refer   to  Fault Mode.

7.   Refer   to  PWM_ETRGx.

8.   Refer   to  PWM External Trigger Mode.

9.   Refer   to  Conversion Triggers and AFEC_MR.

10.  Refer   to  Temperature Sensor.

11.  Refer   to  Waveform Generation.

12.  Refer   to  PWM_CMPVx and PWM Event Lines.

13.  Refer   to  DACC_TRIGR.

14.  Refer   to  PWM Comparison Units and PWM Event Lines.

15.  Refer   to  Parallel Capture Mode.

16.  Refer   to  Comparator.

17.  Refer   to  Synchronization with PWM.

18.  Refer   to  DMA Controller (XDMAC).

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                                                          SAM E70/S70/V70/V71 Family

                                                                                              System Controller

13.     System Controller

        The System Controller is a set of peripherals that handles key elements of the system, such as power,

        resets, clocks, time, interrupts, watchdog, etc.

13.1    System Controller and Peripherals Mapping

        Refer to the “Product Mapping” section.

13.2    Power-on-Reset, Brownout and Supply Monitor

        The SAM E70/S70/V70/V71 embeds three features to monitor, warn and/or reset the chip:

        •  Power-on-Reset (POR) on VDDIO

        •  Power-on-Reset on VDDCORE

        •  Brownout Detector (BOD) on VDDCORE

        •  Supply Monitor on VDDIO

13.2.1  Power-on-Reset

        The Power-on-Reset monitors VDDIO and VDDCORE. It is always activated and monitors voltage at start

        up but also during power down. If VDDIO or VDDCORE goes below the threshold voltage, the entire chip

        is Reset. For more information, refer to Electrical Characteristics for SAM V70/V71.

13.2.2  Brownout Detector on VDDCORE

        The Brownout Detector monitors VDDCORE. It is active by default. It can be deactivated by software

        through the Supply Controller (SUPC_MR). It is especially recommended to disable it during low-power

        modes such as wait or sleep modes.

        If VDDCORE goes below the threshold voltage, the reset of the core is asserted. For more information,

        refer to Supply Controller (SUPC) and Electrical Characteristics for SAM V70/V71.

13.2.3  Supply Monitor on VDDIO

        The Supply Monitor monitors VDDIO. It is not active by default. It can be activated by software and is fully

        programmable with 16 steps for the threshold (between 1.6V to 3.4V). It is controlled by the Supply

        Controller (SUPC). A sample mode is possible, which allows the supply monitor power consumption to be

        divided by a factor of up to 2048. For more information, refer to Supply Controller (SUPC) and Electrical

        Characteristics for SAM V70/V71.

13.3    Reset Controller

        The Reset Controller is based on two Power-on-Reset cells, one on VDDIO and one on VDDCORE, and

        a Supply Monitor on VDDIO.

        The Reset Controller returns the source of the last reset to the software. This may be a general reset, a

        wakeup reset, a software reset, a user reset or a watchdog reset.

        The Reset Controller controls the internal resets of the system and the pin input/output. It can shape a

        reset signal for the external devices, simplifying the connection of a push-button on the NRST pin to

        implement a manual reset.

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                                                         SAM E70/S70/V70/V71 Family

                                                                                System Controller

The configuration of the Reset    Controller  is  saved  as supplied on VDDIO.

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                                                      SAM E70/S70/V70/V71 Family

                                                                                         Peripherals

14.   Peripherals

14.1  Peripheral Identifiers

      The following table defines the peripheral identifiers of the SAM E70/S70/V70/V71. A peripheral identifier

      is required for the control of the peripheral interrupt with the Nested Vectored Interrupt Controller and

      control of the peripheral clock with the Power Management Controller.

      Table 14-1. Peripheral Identifiers

      Instance ID  Instance Name        NVIC       PMC        Description

                                        Interrupt  Clock

                                                   Control

      0            SUPC                 X          –          Supply Controller

      1            RSTC                 X          –          Reset Controller

      2            RTC                  X          –          Real Time Clock

      3            RTT                  X          –          Real Time Timer

      4            WDT                  X          –          Watchdog Timer

      5            PMC                  X          –          Power Management Controller

      6            EFC                  X          –          Enhanced Embedded Flash Controller

      7            UART0                X          X          Universal Asynchronous Receiver/

                                                              Transmitter

      8            UART1                X          X          Universal Asynchronous Receiver/

                                                              Transmitter

      9            SMC                  –          X          Static Memory Controller

      10           PIOA                 X          X          Parallel I/O Controller A

      11           PIOB                 X          X          Parallel I/O Controller B

      12           PIOC                 X          X          Parallel I/O Controller C

      13           USART0               X          X          Universal Synchronous/Asynchronous

                                                              Receiver/Transmitter

      14           USART1               X          X          Universal Synchronous/Asynchronous

                                                              Receiver/Transmitter

      15           USART2               X          X          Universal Synchronous/Asynchronous

                                                              Receiver/Transmitter

      16           PIOD                 X          X          Parallel I/O Controller D

      17           PIOE                 X          X          Parallel I/O Controller E

      18           HSMCI                X          X          Multimedia Card Interface

      19           TWIHS0               X          X          Two-wire Interface (I2C-compatible)

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                                                SAM     E70/S70/V70/V71 Family

                                                                                     Peripherals

Instance ID  Instance Name        NVIC       PMC        Description

                                  Interrupt  Clock

                                             Control

20           TWIHS1               X          X          Two-wire Interface (I2C-compatible)

21           SPI0                 X          X          Serial Peripheral Interface

22           SSC                  X          X          Synchronous Serial Controller

23           TC0_CHANNEL0         X          X          16-bit Timer Counter 0, Channel 0

24           TC0_CHANNEL1         X          X          16-bit Timer Counter 0, Channel 1

25           TC0_CHANNEL2         X          X          16-bit Timer Counter 0, Channel 2

26           TC1_CHANNEL0         X          X          16-bit Timer Counter 1, Channel 0

27           TC1_CHANNEL1         X          X          16-bit Timer Counter 1, Channel 1

28           TC1_CHANNEL2         X          X          16-bit Timer Counter 1, Channel 2

29           AFEC0                X          X          Analog Front-End Controller

30           DACC                 X          X          Digital-to-Analog Converter

31           PWM0                 X          X          Pulse Width Modulation Controller

32           ICM                  X          X          Integrity Check Monitor

33           ACC                  X          X          Analog Comparator Controller

34           USBHS                X          X          USB Host / Device Controller

35           MCAN0                X          X          CAN IRQ Line 0

36           MCAN0                INT1       –          CAN IRQ Line 1

37           MCAN1                X          X          CAN IRQ Line 0

38           MCAN1                INT1       –          CAN IRQ Line 1

39           GMAC                 X          X          Ethernet MAC

40           AFEC1                X          X          Analog Front End Controller

41           TWIHS2               X          X          Two-wire Interface

42           SPI1                 X          X          Serial Peripheral Interface

43           QSPI                 X          X          Quad I/O Serial Peripheral Interface

44           UART2                X          X          Universal Asynchronous Receiver/

                                                        Transmitter

45           UART3                X          X          Universal Asynchronous Receiver/

                                                        Transmitter

46           UART4                X          X          Universal Asynchronous Receiver/

                                                        Transmitter

47           TC2_CHANNEL0         X          X          16-bit Timer Counter 2, Channel 0

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                                                SAM     E70/S70/V70/V71 Family

                                                                                   Peripherals

Instance ID  Instance Name        NVIC       PMC        Description

                                  Interrupt  Clock

                                             Control

48           TC2_CHANNEL1         X          X          16-bit Timer Counter 2, Channel 1

49           TC2_CHANNEL2         X          X          16-bit Timer Counter 2, Channel 2

50           TC3_CHANNEL0         X          X          16-bit Timer Counter 3, Channel 0

51           TC3_CHANNEL1         X          X          16-bit Timer Counter 3, Channel 1

52           TC3_CHANNEL2         X          X          16-bit Timer Counter 3, Channel 2

53           MLB                  X          X          MediaLB IRQ 0

54           MLB                  X          –          MediaLB IRQ 1

55           –                    X          –          Reserved

56           AES                  X          X          Advanced Encryption Standard

57           TRNG                 X          X          True Random Number Generator

58           XDMAC                X          X          DMA Controller

59           ISI                  X          X          Image Sensor Interface

60           PWM1                 X          X          Pulse Width Modulation Controller

61           ARM                  FPU        –          ARM Floating Point Unit interrupt

                                                        associated with OFC, UFC, IOC, DZC

                                                        and IDC bits

62           SDRAMC               X          –          SDRAM Controller

63           RSWDT                X          –          Reinforced Safety Watchdog Timer

64           ARM                  CCW        –          ARM Cache ECC Warning

65           ARM                  CCF        –          ARM Cache ECC Fault

66           GMAC                 Q1         –          GMAC Queue 1 Interrupt signal

                                                        toggled on a DMA write to the first

                                                        word of each DMA data buffer

                                                        associated with queue 1

67           GMAC                 Q2         –          GMAC Queue 2 Interrupt signal

                                                        toggled on a DMA write to the first

                                                        word of each DMA data buffer

                                                        associated with queue 2

68           ARM                  IXC        –          Floating Point Unit Interrupt IXC

                                                        associated with FPU cumulative

                                                        exception bit

69           I2SC0                X          X          Inter-IC Sound Controller

70           I2SC1                X          X          Inter-IC Sound Controller

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                                                      SAM         E70/S70/V70/V71 Family

                                                                                               Peripherals

      Instance ID  Instance Name        NVIC       PMC            Description

                                        Interrupt  Clock

                                                   Control

      71           GMAC                 Q3         –              GMAC Queue 3 Interrupt signal

                                                                  toggled on a DMA write to the first

                                                                  word of each DMA data buffer

                                                                  associated with queue 3

      72           GMAC                 Q4         –              GMAC Queue 4 Interrupt signal

                                                                  toggled on a DMA write to the first

                                                                  word of each DMA data buffer

                                                                  associated with queue 4

      73           GMAC                 Q5         –              GMAC Queue 5 Interrupt signal

                                                                  toggled on a DMA write to the first

                                                                  word of each DMA data buffer

                                                                  associated with queue 5

14.2  Peripheral Signal Multiplexing on I/O Lines

      The SAM E70/S70/V70/V71 features

      •   Two PIO controllers on 64-pin versions (PIOA and PIOB)

      •   Three PIO controllers on the 100-pin version (PIOA, PIOB and PIOD)

      •   Five PIO controllers on the 144-pin version (PIOA, PIOB, PIOC, PIOD and PIOE), that multiplex the

          I/O lines of the peripheral set.

      The SAM E70/S70/V70/V71 PIO Controllers control up to 32 lines and each line can be assigned to one

      of four peripheral functions: A, B, C or D.

      For more information on multiplexed signals, refer to the “Package and Pinout” chapter.

      © 2017 Microchip Technology Inc.             Datasheet                                   DS60001527A-page 69
                                                  SAM E70/S70/V70/V71 Family

                                                                            ARM Cortex-M7 (ARM)

15.   ARM Cortex-M7 (ARM)

      Refer to ARM reference documents Cortex-M7 Processor User Guide (ARM DUI 0644) and Cortex-M7

      Technical Reference Manual (ARM DDI 0489), available on www.arm.com.

15.1  ARM Cortex-M7 Configuration

      The following table provides the configuration for the ARM Cortex-M7 processor in SAM

      E70/S70/V70/V71 devices.

      Table 15-1. ARM Cortex-M7 Configuration

      Features                          Configuration

                                                Debug

      Comparator set                    Full comparator set: 4 DWT and 8 FPB comparators

      ETM support                       Instruction ETM interface

      Internal Trace support (ITM)      ITM and DWT trace functionality implemented

      CTI and WIC                       Not embedded

                                                TCM

      ITCM max size                     128 KB

      DTCM max size                     256 KB

                                                Cache

      Cache size                        16 KB for instruction cache, 16 KB for data cache

      Number of sets                    256 for instruction cache, 128 for data cache

      Number of ways                    2 for instruction cache, 4 for data cache

      Number of words per cache line    8 words (32 bytes)

      ECC on Cache                      Embedded

                                                NVIC

      IRQ number                        74

      IRQ priority levels               8

                                                MPU

      Number of regions                 16

                                                FPU

      FPU precision                     Single and double precision

                                               AHB Port

      AHBP addressing size              512 MB

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                                                             SAM E70/S70/V70/V71 Family

                                                                         Debug and Test Features

16.   Debug and Test Features

16.1  Description

      The device features a number of complementary debug and test capabilities. The Serial Wire Debug Port

      (SW-DP) is used for standard debugging functions, such as downloading code and single-stepping

      through programs. It also embeds a serial wire trace.

16.2  Embedded Characteristics

      •  Debug access to all memory and registers in the system, including Cortex-M register bank, when

         the core is running, halted, or held in reset.

      •  Serial Wire Debug Port (SW-DP) debug access

      •  Flash Patch and Breakpoint (FPB) unit for implementing breakpoints and code patches

      •  Data Watchpoint and Trace (DWT) unit for implementing watchpoints, data tracing, and system

         profiling

      •  Instrumentation Trace Macrocell (ITM) for support of printf style debugging

      •  6-pin Embedded Trace Macrocell (ETM) for instruction trace stream, including CoreSight™ Trace

         Port Interface Unit (TPIU)

      •  IEEE1149.1 JTAG Boundary scan on All Digital Pins

16.3  Associated Documents

      The SAM E70/S70/V70/V71 implements the standard ARM CoreSight macrocell. For information on

      CoreSight, the following reference documents are available from the ARM web site (www.arm.com):

      •  Cortex-M7 User Guide Reference Manual (ARM DUI 0644)

      •  Cortex-M7 Technical Reference Manual (ARM DDI 0489)

      •  CoreSight Technology System Design Guide (ARM DGI 0012)

      •  CoreSight Components Technical Reference Manual (ARM DDI 0314)

      •  ARM Debug Interface v5 Architecture Specification (Doc. ARM IHI 0031)

      •  ARMv7-M Architecture Reference Manual (ARM DDI 0403)

      © 2017 Microchip Technology Inc.                       Datasheet                DS60001527A-page 71
                                                                 SAM         E70/S70/V70/V71 Family

                                                                             Debug and Test Features

16.4  Debug and Test Block Diagram

      Figure 16-1. Debug and Test Block Diagram

                                                                                    TMS/SWDIO

                                                                                    TCK/SWCLK

                                                                                    TDI

                   Boundary              Serial Wire Debug Port                   JTAGSEL

                  Test  Access Port

                        (TAP)

                                                                                  TDO/TRACESWO

                                                                 Reset       POR

                                                                 and

                                                                 Test               TST

                                               Embedded                 PIO         TRACED0–3

                        Cortex-M7              Trace

                                               Macrocell                            TRACECLK

                                               PCK3

16.5  Debug and Test Pin Description

      Table 16-1. Debug and Test Signal List

      Signal Name              Function                                      Type              Active  Level

      Reset/Test

      NRST                     Microcontroller Reset                         Input/Output      Low

      TST                      Test Select                                   Input             –

      Serial Wire Debug Port/JTAG Boundary Scan

      TCK/SWCLK                Test Clock/Serial Wire Clock                  Input             –

      TDI                      Test Data In                                  Input             –

      TDO/TRACESWO             Test Data Out/Trace Asynchronous Data Out     Output            –

      TMS/SWDIO                Test Mode Select/Serial Wire Input/Output     Input             –

      JTAGSEL                  JTAG Selection                                Input             High

      Trace Debug Port

      © 2017 Microchip Technology Inc.                           Datasheet                 DS60001527A-page 72
                                                                             SAM E70/S70/V70/V71 Family

                                                                                            Debug and Test Features

        Signal Name        Function                                                         Type       Active Level

        TRACECLK           Trace Clock                                                      Output     –

        TRACED0–3          Trace Data                                                       Output     –

16.6    Application Examples

16.6.1  Debug Environment

        The figure below shows a complete debug environment example. The SW-DP interface is used for

        standard debugging functions, such as downloading code and single-stepping through the program and

        viewing core and peripheral registers.

        Figure 16-2. Application Debug Environment Example

                                                                                        Host Debugger

                                                                                        PC

                                          Serial Wire

                                          Debug Port

                                          Emulator/Probe

                                          Serial Wire

                                          Debug Port

                                          Connector

                                          Microchip MCU

                                          Cortex-M7-based Application Board

16.6.2  Test Environment

        The figure below shows a test environment example (JTAG Boundary scan). Test vectors are sent        and

        interpreted by the tester. In this example, the “board in test” is designed using a number of JTAG-

        compliant devices. These devices can be connected to form a single scan chain.

        © 2017 Microchip Technology Inc.                                     Datasheet                 DS60001527A-page 73
                                                                   SAM               E70/S70/V70/V71 Family

                                                                                             Debug and Test Features

        Figure  16-3. Application         Test  Environment    Example

                                                                   Test Adaptor      Tester

                                                JTAG

                                                Probe

                                                JTAG       Chip n  Chip 2

                                                Connector

                                                Microchip MCU      Chip 1

                                          Cortex-M7-based Application Board In Test

16.7    Functional Description

16.7.1  Test Pin

        The TST pin is used for JTAG Boundary Scan Manufacturing Test or Fast Flash Programming mode. The

        TST pin integrates a permanent pulldown resistor of about 15 kΩ to GND, so that it can be left

        unconnected for normal operations. To enable Fast Flash Programming mode, refer to Fast Flash

        Programming Interface (FFPI).

16.7.2  Debug Architecture

        Figure 16-4 shows the debug architecture used. The Cortex-M7 embeds six functional units for debug:

        •  Serial Wire Debug Port (SW-DP) debug access

        •  FPB (Flash Patch Breakpoint)

        •  DWT (Data Watchpoint and Trace)

        •  ITM (Instrumentation Trace Macrocell)

        •  6-pin Embedded Trace Macrocell (ETM) for instruction trace stream, including CoreSight Trace Port

           Interface Unit (TPIU)

        •  IEEE1149.1 JTAG Boundary scan on all digital pins

        The debug architecture information that follows is mainly dedicated to developers of SW-DP Emulators/

        Probes and debugging tool vendors for Cortex-M7-based microcontrollers. For further details on SW-DP,

        see the Cortex - M7 Technical Reference Manual.

        © 2017 Microchip Technology Inc.                           Datasheet                 DS60001527A-page 74
                                                               SAM E70/S70/V70/V71 Family

                                                                                        Debug and Test Features

        Figure 16-4. Debug Architecture

                Data Watchpoint and Trace       Flash Patch Breakpoint

                                                                                        Serial Wire Debug Port

                     4 Watchpoints              6 Breakpoints

                                                                                            Serial Wire Debug

                     PC Sampler                 Instrumentation Trace Macrocell

                                                Software Trace                              Serial Wire Output

                  Data Address Sampler          32 channels                                              Trace

                                                Time Stamping

                     Data Sampler

                                                Embedded Trace Macrocell

                     Interrupt Trace            Instruction Trace

                                                                                            Trace Port

                     CPU Statistics             Time Stamping

16.7.3  Serial Wire Debug Port (SW-DP) Pins

        The SW-DP pins SWCLK and SWDIO are commonly provided on a standard 20-pin JTAG connector

        defined by ARM. For more details on voltage reference and reset state, refer to the "Signal Description"

        chapter.

        At startup, SW-DP pins are configured in SW-DP mode to allow connection with debugging probe.

        SW-DP pins can be used as standard I/Os to provide users more general input/output pins when the

        debug port is not needed in the end application. Mode selection between SW-DP mode (System I/O

        mode) and general I/O mode is performed through the AHB Matrix Chip Configuration registers

        (CCFG_SYSIO). Configuration of the pad for pullup, triggers, debouncing and glitch filters is possible

        regardless of the mode.

        The JTAGSEL pin is used to select the JTAG boundary scan when asserted at a high level. It integrates     a

        permanent pulldown resistor of about 15 kΩ to GND, so that it can be left unconnected for normal

        operations.

        The JTAG debug ports TDI, TDO, TMS and TCK are inactive. They are provided for Boundary Scan

        Manufacturing Test purposes only. By default the SW-DP is active; TDO/TRACESWO can be used for

        trace.

        Table 16-2. SW-DP Pin List

        Pin Name                           JTAG Boundary Scan                    Serial Wire Debug Port

        TMS/SWDIO                          TMS                                   SWDIO

        TCK/SWCLK                          TCK                                   SWCLK

        TDI                                TDI                                   –

        TDO/TRACESWO                       TDO                                   TRACESWO (optional: trace)

        SW-DP is selected when JTAGSEL is low. It is not possible to switch directly between SW-DP and JTAG

        boundary scan operations. A chip reset must be performed after JTAGSEL is changed.

        © 2017 Microchip Technology Inc.                       Datasheet                                 DS60001527A-page 75
                                                                 SAM E70/S70/V70/V71 Family

                                                                                           Debug and Test Features

16.7.4    Embedded Trace Module (ETM) Pins

          The Embedded Trace Module (ETM) uses the Trace Port Interface Unit (TPIU) to export data out of the

          system.

          The TPUI features the pins:

          •   TRACECLK–always exported to enable synchronization back with the data. PCK3 is used

              internally.

          •   TRACED0–3–the instruction trace stream.

16.7.5    Flash Patch Breakpoint (FPB)

          The FPB implements hardware breakpoints.

16.7.6    Data Watchpoint and Trace (DWT)

          The DWT contains four comparators which can be        configured  to  generate:

          •   PC sampling packets at set intervals

          •   PC or Data watchpoint packets

          •   Watchpoint event to halt core

          The DWT contains counters for:

          •   Clock cycle (CYCCNT)

          •   Folded instructions

          •   Load Store Unit (LSU) operations

          •   Sleep cycles

          •   CPI (all instruction cycles except for the first  cycle)

          •   Interrupt overhead

16.7.7    Instrumentation Trace Macrocell (ITM)

          The ITM is an application driven trace source that supports printf style debugging to trace Operating

          System (OS) and application events, and emits diagnostic system information. The ITM emits trace

          information as packets which can be generated by three different sources with several priority levels:

          •   Software trace: Software can write directly to ITM stimulus registers. This can be done using the

              printf function. For more information, refer to Flash Patch Breakpoint (FPB).

          •   Hardware trace: The ITM emits packets generated by the DWT.

          •   Timestamping: Timestamps are emitted relative to packets. The ITM contains a 21-bit counter to

              generate the timestamp.

16.7.7.1  How to Configure the ITM

          The following example describes how to output trace data in asynchronous trace mode.

          Configure the TPIU for asynchronous trace mode. Refer to How to Configure the TPIU.

          1.  Enable the write accesses into the ITM registers by writing “0xC5ACCE55” into the Lock Access

              Register (Address: 0xE0000FB0)

          2.  Write 0x00010015 into the Trace Control register:

                   –  Enable ITM.

                   –  Enable Synchronization packets.

                   –  Enable SWO behavior.

                   –  Fix the ATB ID to 1.

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          3.  Write 0x1 into the Trace Enable register:

              –        Enable the Stimulus port 0.

          4.  Write 0x1 into the Trace Privilege register:

              –        Stimulus port 0 only accessed in privileged mode (Clearing a bit in this register will result in

                       the corresponding stimulus port being accessible in user mode.)

          5.  Write into the Stimulus port 0 register: TPIU (Trace Port Interface Unit)

              The TPIU acts as a bridge between the on-chip trace data and the Instruction Trace Macrocell

              (ITM).

              The TPIU formats and transmits trace data off-chip at frequencies asynchronous to the core.

16.7.7.2  Asynchronous Mode

          The TPIU is configured in asynchronous mode, trace data are output using the single TRACESWO pin.

          The TRACESWO signal is multiplexed with the TDO signal. As a consequence, asynchronous trace

          mode is only available when the Serial Wire Debug mode is selected.

          Two encoding formats are available for the single pin output:

          •   Manchester encoded stream. This is the reset value.

          •   NRZ_based UART byte structure

16.7.7.3  How to Configure the TPIU

          This example only concerns the asynchronous trace mode.

          Set the TRCENA bit to 1 into the Debug Exception and Monitor Register (0xE000EDFC) to enable the

          use of trace and debug blocks.

          1.  Write 0x2 into the Selected Pin Protocol Register.

              –        Select the Serial Wire output – NRZ

          2.  Write 0x100 into the Formatter and Flush Control Register.

          3.  Set the suitable clock prescaler value into the Async Clock Prescaler Register to scale the baud

              rate of the asynchronous output (this can be done automatically by the debugging tool).

16.7.8    IEEE1149.1 JTAG Boundary Scan

          IEEE1149.1 JTAG Boundary Scan allows pin-level access independent of the device packaging

          technology.

          IEEE1149.1 JTAG Boundary Scan is enabled when TST is tied to high, PD0 tied to low, and JTAGSEL

          tied to high during powerup. These pins must be maintained in their respective states for the duration of

          the boundary scan operation. The SAMPLE, EXTEST and BYPASS functions are implemented. In Serial

          Wire Debug mode, the ARM processor responds with a non-JTAG chip ID that identifies the processor.

          This is not IEEE1149.1 JTAG-compliant.

          It is not possible to switch directly between JTAG Boundary Scan and SWJ Debug Port operations. A chip

          reset must be performed after JTAGSEL is changed.

          A Boundary Scan Descriptor Language (BSDL) file to set up the test is provided on www.microchip.com.

16.7.8.1  JTAG Boundary Scan Register

          The Boundary Scan Register (BSR) contains a number of bits which correspond to active pins and

          associated control signals.

          Each input/output pin corresponds to a 3-bit register in the BSR. The OUTPUT bit contains data that can

          be forced on the pad. The INPUT bit facilitates the observability of data applied to the pad. The

          CONTROL bit selects the direction of the pad.

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        For more information, refer to BDSL files available on www.microchip.com.

16.7.9  ID Code Register

        Access: Read-only

           31  30             29          28         27             26             25  24

               VERSION                                              PART NUMBER

           23  22             21          20         19             18             17  16

                                                     PART NUMBER

           15  14             13          12         11             10             9   8

               PART NUMBER                                      MANUFACTURER IDENTITY

           7   6              5           4          3              2              1   0

                                          MANUFACTURER IDENTITY                        1

        •      VERSION[31:28]: Product Version Number

               Set to 0x0.

        •      PART NUMBER[27:12]: Product Part Number

               Set to 0x0.

                                                     PART NUMBER

                                                        0x5B3D

        •      MANUFACTURER IDENTITY[11:1]: Manufacturer ID

               Set to 0x01F.

        •      Bit[0]: Required by IEEE Std. 1149.1

               Set to 0x1.

                                                     JTAG ID Code

                                                     0x5B3D_D03F

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17.   SAM-BA Boot Program

17.1  Description

      The SAM-BA Boot Program integrates an array of programs permitting download and/or upload into the

      different memories of the product.

17.2  Embedded Characteristics

      •  Default Boot Program

      •  Interface with SAM-BA Graphic User Interface

      •  SAM-BA Boot

         –        Supports several communication media

                  l Serial Communication on UART0

                  l USB device port communication up to 1Mbyte/s

         –        USB Requirements

                  l External crystal or external clock with frequency  of  12  MHz  or  16  MHz

17.3  Hardware and Software Constraints

      •  SAM-BA Boot uses the first 2048 bytes of the SRAM for variables and stacks. The remaining

         available bytes can be used for user code.

      •  USB Requirements:

         –        External crystal or external clock (see the following Note) with frequency of 12 MHz or 16

                  MHz

         Note:  Must be 2500 ppm and VDDIO square wave signal.

      •  UART0 Requirements:

         –        None. If no accurate external clock source is available, the internal 12 MHz RC meets RS-232

                  standards.

      Table 17-1. Pins Driven during Boot Program Execution

      Peripheral                          Pin                                       PIO Line

      UART0                               URXD0                                     PA9

      UART0                               UTXD0                                     PA10

17.4  Flow Diagram

      The boot program implements the algorithm below.

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      Figure 17-1. Boot Program Algorithm Flow Diagram

                                                                             No

                      Device                      USB Enumeration  No        Character # received

                      Setup                         Successful ?             from UART0?

                                                    Yes                          Yes

                                             Run SAM-BA Monitor              Run SAM-BA Monitor

      The SAM-BA boot program looks for a source clock, either from the embedded main oscillator with

      external crystal (main oscillator enabled) or from a supported frequency signal applied to the XIN pin

      (Main oscillator in bypass mode).

      If a clock is supplied by one of the two sources, the boot program checks that the frequency is one of the

      supported external frequencies. If the frequency is supported, USB activation is allowed. If no clock is

      supplied, or if a clock is supplied but the frequency is not a supported external frequency, the internal 12

      MHz RC oscillator is used as the main clock. In this case, the USB is not activated due to the frequency

      drift of the 12 MHz RC oscillator.

17.5  Device Initialization

      Initialization by the boot program follows the steps described below:

      Stack setup.

      1.   Embedded Flash Controller setup.

      2.   External clock (crystal or external clock on XIN) detection.

      3.   External crystal or clock with supported frequency supplied.

           a. If yes, USB activation is allowed.

           b. If no, USB activation is not allowed. The internal 12 MHz RC oscillator is used.

      4.   Master clock switch to main oscillator.

      5.   C variable initialization.

      6.   PLLA setup: PLLA is initialized to generate a 48 MHz clock.

      7.   Watchdog disable.

      8.   Initialization of UART0 (115200 bauds, 8, N, 1).

      9.   Initialization of the USB Device Port (only if USB activation is allowed; see Step 4.).

      10.  Wait for one of the following events:

           a. Check if USB device enumeration has occurred.

           b. Check if characters have been received in UART0.

      11.  Jump to SAM-BA Monitor (refer to SAM-BA Monitor)

17.6  SAM-BA Monitor

      Once the communication interface is identified, the monitor runs in an infinite loop, waiting for different

      commands, as shown in the following table.

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        Table 17-2. Commands Available through the SAM-BA Boot

        Command  Action                   Arguments                               Example

        N        Set Normal mode          No argument                             N#

        T        Set Terminal mode        No argument                             T#

        O        Write a byte             Address, Value#                         O200001,CA#

        o        Read a byte              Address,#                               o200001,#

        H        Write a half word        Address, Value#                         H200002,CAFE#

        h        Read a half word         Address,#                               h200002,#

        W        Write a word             Address, Value#                         W200000,CAFEDECA#

        w        Read a word              Address,#                               w200000,#

        S        Send a file              Address,#                               S200000,#

        R        Receive a file           Address, NbOfBytes#                     R200000,1234#

        G        Go                       Address#                                G200200#

        V        Display version          No argument                             V#

        •  Mode commands:

           –     Normal mode configures SAM-BA Monitor to send/receive data in binary format

           –     Terminal mode configures SAM-BA Monitor to send/receive data in ASCII format

        •  Write commands: Write a byte (O), a halfword (H) or a word (W) to the target

           –     Address: Address in hexadecimal

           –     Value: Byte, halfword or word to write in hexadecimal

        •  Read commands: Read a byte (o), a halfword (h) or a word (w) from the target

           –     Address: Address in hexadecimal

           –     Output: The byte, halfword or word read in hexadecimal

        •  Send a file (S): Send a file to a specified address

           –     Address: Address in hexadecimal

                 Note:  There is a timeout on this command which is reached when the prompt ‘>’ appears

                 before the end of the command execution.

        •  Receive a file (R): Receive data into a file from a specified address

           –     Address: Address in hexadecimal

           –     NbOfBytes: Number of bytes in hexadecimal to receive

        •  Go (G): Jump to a specified address and execute the code

           –     Address: Address to jump in hexadecimal

        •  Get Version (V): Return the SAM-BA boot version

           Note:  In Terminal mode, when the requested command is performed, SAM-BA Monitor adds the

           following prompt sequence to its answer: ++'>'.

17.6.1  UART0 Serial Port

        Communication is performed through the UART0 initialized to 115200 Baud, 8, n, 1.

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        The Send and Receive File commands use the Xmodem protocol to communicate. Any terminal

        performing this protocol can be used to send the application file to the target. The size of the binary file to

        send depends on the SRAM size embedded in the product. In all cases, the size of the binary file must be

        smaller than the SRAM size because the Xmodem protocol requires some SRAM memory to work. Refer

        to the "Hardware and Software Constraints" section.

17.6.2  Xmodem Protocol

        The Xmodem protocol supported is the 128-byte length block. This protocol uses a two-character

        CRC-16 to guarantee detection of a maximum bit error.

        The Xmodem protocol with CRC is accurate if both sender and receiver report successful transmission.

        Each block of the transfer has the following format:

        <255-blk #><--128 data bytes--> in which:

        •   = 01 hex

        •   = binary number, starts at 01, increments by 1, and wraps 0FFH to 00H (not to 01)

        •  <255-blk #> = 1’s complement of the blk#.

        •   = 2 bytes CRC16

        The figure below shows a transmission using this protocol.

        Figure 17-2. Xmodem Transfer Example

                                          Host                               Device

                                                               C

                                                SOH 01 FE Data[128] CRC CRC

                                                              ACK

                                                SOH 02 FD Data[128] CRC CRC

                                                              ACK

                                                SOH 03 FC Data[100] CRC CRC

                                                              ACK

                                                              EOT

                                                              ACK

17.6.3  USB Device Port

        The device uses the USB communication device class (CDC) drivers to take advantage of the installed

        PC RS-232 software to talk over the USB. The CDC class is implemented in all releases of Windows®,

        beginning with Windows 98SE. The CDC document, available at www.usb.org, describes a way to

        implement devices such as ISDN modems and virtual COM ports.

        The Vendor ID (VID) is the Atmel vendor ID 0x03EB. The product ID (PID) is 0x6124. These references

        are used by the host operating system to mount the correct driver. On Windows systems, the INF files

        contain the correspondence between vendor ID and product ID.

        For more details on VID/PID for end product/systems, refer to the Vendor ID form available from the USB

        Implementers Forum found at http://www.usb.org/.

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          WARNING  Unauthorized use of assigned or unassigned USB Vendor ID Numbers and associated Product

                   ID Numbers is strictly prohibited.

17.6.3.1  Enumeration Process

          The USB protocol is a master/slave protocol. This is the host that starts the enumeration sending

          requests to the device through the control endpoint. The device handles standard requests as defined         in

          the USB Specification.

          Table 17-3. Handled Standard Requests

          Request                           Definition

          GET_DESCRIPTOR                    Returns the current device configuration value.

          SET_ADDRESS                       Sets the device address for all future device access.

          SET_CONFIGURATION                 Sets the device configuration.

          GET_CONFIGURATION                 Returns the current device configuration value.

          GET_STATUS                        Returns status for the specified recipient.

          SET_FEATURE                       Set or Enable a specific feature.

          CLEAR_FEATURE                     Clear or Disable a specific feature.

          The device also handles some class requests defined in the CDC class.

          Table 17-4. Handled Class Requests

          Request                           Definition

          SET_LINE_CODING                   Configures DTE rate, stop bits, parity and number of character bits.

          GET_LINE_CODING                   Requests current DTE rate, stop bits, parity and number of character

                                            bits.

          SET_CONTROL_LINE_STATE            RS-232 signal used to tell the DCE device the DTE device is now

                                            present.

          Unhandled requests are STALLed.

17.6.3.2  Communication Endpoints

          There are two communication endpoints. Endpoint 0 is used for the enumeration process. Endpoint 1 is a

          64-byte Bulk OUT endpoint. Endpoint 2 is a 64-byte Bulk IN endpoint. SAM-BA Boot commands are sent

          by the host through endpoint 1. If required, the message is split by the host into several data payloads by

          the host driver.

          If the command requires a response, the host can send IN transactions to pick up the response.

17.6.4    In Application Programming (IAP) Feature

          The IAP feature is a function located in ROM that can be called by any software application.

          When called, this function sends the desired FLASH command to the EEFC and waits for the Flash to be

          ready (looping while the FRDY bit is not set in the MC_FSR register).

          © 2017 Microchip Technology Inc.              Datasheet                                  DS60001527A-page 83
                                                                            SAM E70/S70/V70/V71 Family

                                                                                                SAM-BA Boot Program

Since this function is executed from ROM, this allows Flash programming (such as sector write) to be

done by code running in Flash.

The IAP function entry point is retrieved by reading the NMI vector in ROM (0x00800008).

This function takes two arguments as parameters:

•    the index of the Flash bank to be programmed: 0 for EEFC0, 1 for EEFC1. For devices with only

     one bank, this parameter has no effect and can be either 0 or 1, only EEFC0 will be accessed.

•    the command to be sent to the EEFC Command register.

This function returns the value of the EEFC_FSR register.

An example of IAP software code follows:

//   Example:         How      to  write       data         in   page  200  of    the   flash   memory    using     ROM  IAP

function

flash_page_num              =    200

flash_cmd       =     0

flash_status             =  0

eefc_index         =     0  (0     for     EEFC0,        1  for  EEFC1)

//   Initialize             the    function       pointer        (retrieve        function      address   from     NMI

vector)*/

iap_function_address                    =  0x00800008

//   Fill  the        Flash        page    buffer           at   address    200   with     the  data  to  be  written

for  i=0,  i       <     page_size,          i++      do

flash_sector_200_address[i]                           =     your_data[i]

//   Prepare       the      command        to     be     sent    to    the  EEFC  Command       register:     key,  page

number     and     write         command

flash_cmd       =     (0x5A        <<   24)    |  (flash_page_num           <<    8)    |  flash_write_command;

//   Call  the        IAP      function        with         the  right      parameters     and  retrieve      the   status    in

flash_status             after     completion

flash_status             =  iap_function              (eefc_index,          flash_cmd);

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                                                                  SAM E70/S70/V70/V71 Family

                                                                  Fast Flash Programming Interface (FFPI)

18.     Fast Flash Programming Interface (FFPI)

18.1    Description

        The Fast Flash Programming Interface (FFPI) provides parallel high-volume programming using a

        standard gang programmer. The parallel interface is fully handshaked and the device is considered to be

        a standard EEPROM. Additionally, the parallel protocol offers an optimized access to all the embedded

        Flash functionalities.

        Although the Fast Flash Programming mode is a dedicated mode for high volume programming, this

        mode is not designed for in-situ programming.

18.2    Embedded Characteristics

        •  Programming Mode for High-volume Flash Programming Using Gang Programmer

           –  Offers Read and Write Access to the Flash Memory Plane

           –  Enables Control of Lock Bits and General-purpose NVM Bits

           –  Enables Security Bit Activation

           –  Disabled Once Security Bit is Set

        •  Parallel Fast Flash Programming Interface

           –  Provides a 16-bit Parallel Interface to Program the Embedded Flash

           –  Full Handshake Protocol

18.3    Parallel Fast Flash Programming

18.3.1  Device Configuration

        In Fast Flash Programming mode, the device is in a specific test     mode. Only a certain    set of pins is

        significant. The rest of the PIOs are used as inputs with a pullup.  The crystal oscillator  is in Bypass    mode.

        Other pins must be left unconnected.

        Figure 18-1. 16-bit Parallel Programming Interface

                                          VDDIO       TST

                                          VDDIO       PGMEN0

                                          VDDIO       PGMEN1

                                                                             VDDCORE

                                          NCMD        PGMNCMD                VDDIO

                                          RDY         PGMRDY                 VDDPLL

                                          NOE         PGMNOE                 GND

                                          NVALID      PGMNVALID

                                          MODE[3:0]   PGMM[3:0]

                                          DATA[15:0]  PGMD[15:0]

                                          External    XIN

                                          Clock

        © 2017 Microchip Technology Inc.                          Datasheet                          DS60001527A-page 85
                                                             SAM E70/S70/V70/V71 Family

                                                             Fast Flash Programming Interface (FFPI)

        Table 18-1. Signal Description List

        Signal Name   Function                        Type          Active  Level         Comments

        Power

        VDDIO         I/O Lines Power Supply          Power         –                     –

        VDDCORE       Core Power Supply               Power         –                     –

        VDDPLL        PLL Power Supply                Power         –                     –

        GND           Ground                          Ground        –                     –

        Clocks

        XIN           Main Clock Input                Input         –                     –

        Test

        TST           Test Mode Select                Input         High                  Must be connected to

                                                                                          VDDIO

        PGMEN0        Test Mode Select                Input         Low                   Must be connected to GND

        PGMEN1        Test Mode Select                Input         High                  Must be connected to

                                                                                          VDDIO

        PIO

        PGMNCMD       Valid command available         Input         Low                   Pulled-up input at reset

        PGMRDY        0: Device is busy               Output        High                  Pulled-up input at reset

                      1: Device is ready for a new

                      command

        PGMNOE        Output Enable (active high)     Input         Low                   Pulled-up input at reset

        PGMNVALID     0: DATA[15:0] is in input mode  Output        Low                   Pulled-up input at reset

                      1: DATA[15:0] is in output

                      mode

        PGMM[3:0]     Specifies DATA type (see Table  Input         –                     Pulled-up input at reset

                      18-2)

        PGMD[15:0]    Bidirectional data bus          Input/Output  –                     Pulled-up input at reset

18.3.2  Signal Names

        Depending on the MODE settings, DATA is latched in different internal registers.

        Table 18-2. Mode Coding

        MODE[3:0]                         Symbol      Data

        0000                              CMDE        Command Register

        0001                              ADDR0       Address Register LSBs

        0010                              ADDR1       –

        0011                              ADDR2       –

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                                                                     Fast Flash Programming Interface (FFPI)

        MODE[3:0]                         Symbol                 Data

        0100                              ADDR3                  Address Register MSBs

        0101                              DATA                   Data Register

        Default                           IDLE                   No register

        When MODE is equal to CMDE, then          a  new command (strobed on DATA[15:0]    signals)  is  stored  in  the

        command register.

        Table 18-3. Command Bit Coding

        DATA[15:0]         Symbol                    Command Executed

        0x0011             READ                      Read Flash

        0x0012             WP                        Write Page Flash

        0x0022             WPL                       Write Page and Lock Flash

        0x0032             EWP                       Erase Page and Write Page

        0x0042             EWPL                      Erase Page and Write Page then  Lock

        0x0013             EA                        Erase All

        0x0014             SLB                       Set Lock Bit

        0x0024             CLB                       Clear Lock Bit

        0x0015             GLB                       Get Lock Bit

        0x0034             SGPB                      Set General Purpose NVM bit

        0x0044             CGPB                      Clear General Purpose NVM bit

        0x0025             GGPB                      Get General Purpose NVM bit

        0x0054             SSE                       Set Security Bit

        0x0035             GSE                       Get Security Bit

        0x001F             WRAM                      Write Memory

        0x001E             GVE                       Get Version

18.3.3  Entering Parallel Programming Mode

        The following algorithm puts the device in Parallel Programming mode:

        1.    Apply the supplies as described in table Signal Description List.

        2.    If an external clock is available, apply it to XIN within the VDDCORE POR reset time-out period, as

              defined in the section “Electrical Characteristics”.

        3.    Wait for the end of this reset period.

        4.    Start a read or write handshaking.

18.3.4  Programmer Handshaking

        A handshake is defined for read and write operations. When the device is ready to start a new operation

        (RDY signal set), the programmer starts the handshake by clearing the NCMD signal. The handshaking is

        completed once the NCMD signal is high and RDY is high.

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                                                                      SAM E70/S70/V70/V71 Family

                                                                   Fast Flash Programming Interface (FFPI)

18.3.4.1  Write Handshaking

          For details on the write handshaking sequence, refer to the following figure and table.

          Figure 18-2. Parallel Programming Timing, Write Sequence

                             NCMD              2                          4

                             RDY                  3                                 5

                             NOE

                             NVALID

                            DATA[15:0]

                                            1

                 MODE[3:0]

          Table  18-4. Write Handshake

          Step   Programmer Action                              Device Action                                  Data I/O

          1      Sets MODE and DATA signals                     Waits for NCMD low                             Input

          2      Clears NCMD signal                             Latches MODE and DATA                          Input

          3      Waits for RDY low                              Clears RDY signal                              Input

          4      Releases MODE and DATA signals                 Executes command and polls NCMD          high  Input

          5      Sets NCMD signal                               Executes command and polls NCMD          high  Input

          6      Waits for RDY high                             Sets RDY                                       Input

18.3.4.2  Read Handshaking

          For details on the read handshaking sequence, refer to the following figure and table.

          Figure 18-3. Parallel Programming Timing, Read Sequence

                             NCMD              2                                                 12

                             RDY                  3                                                  13

                             NOE                                5                      9

                             NVALID                                          7            11

                                                             4            6         8     10

                 DATA[15:0]                       Adress IN        Z            Data OUT      X      IN

                                            1

                 MODE[3:0]                        ADDR

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                                                                SAM E70/S70/V70/V71 Family

                                                               Fast Flash Programming Interface (FFPI)

          Table  18-5. Read Handshake

          Step   Programmer Action             Device Action                                                   DATA I/O

          1      Sets MODE and DATA signals    Waits for NCMD low                                              Input

          2      Clears NCMD signal            Latch MODE and DATA                                             Input

          3      Waits for RDY low             Clears RDY signal                                               Input

          4      Sets DATA signal in tristate  Waits for NOE Low                                               Input

          5      Clears NOE signal             –                                                               Tristate

          6      Waits for NVALID low          Sets DATA bus in output mode          and  outputs  the  flash  Output

                                               contents.

          7      –                             Clears NVALID signal                                            Output

          8      Reads value on DATA Bus       Waits for NOE high                                              Output

          9      Sets NOE signal               –                                                               Output

          10     Waits for NVALID high         Sets DATA bus in input mode                                     X

          11     Sets DATA in output mode      Sets NVALID signal                                              Input

          12     Sets NCMD signal              Waits for NCMD high                                             Input

          13     Waits for RDY high            Sets RDY signal                                                 Input

18.3.5    Device Operations

          Several commands on the Flash memory are available. These commands are summarized in table

          Command Bit Coding. Each command is driven by the programmer through the parallel interface running

          several read/write handshaking sequences.

          When a new command is executed, the previous one is automatically achieved. Thus, chaining a read

          command after a write automatically flushes the load buffer in the Flash.

18.3.5.1  Flash Read Command

          This command is used to read the contents of the Flash memory. The read command can start at any

          valid address in the memory plane and is optimized for consecutive reads. Read handshaking can be

          chained; an internal address buffer is automatically increased.

          Table 18-6. Read Command

          Step      Handshake Sequence                    MODE[3:0]                  DATA[15:0]

          1         Write handshaking                     CMDE                       READ

          2         Write handshaking                     ADDR0                      Memory Address LSB

          3         Write handshaking                     ADDR1                      Memory Address

          4         Read handshaking                      DATA                       *Memory Address++

          5         Read handshaking                      DATA                       *Memory Address++

          ...       ...                                   ...                        ...

          n         Write handshaking                     ADDR0                      Memory Address LSB

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                                                                   Fast Flash Programming Interface (FFPI)

          Step  Handshake Sequence                           MODE[3:0]            DATA[15:0]

          n+1   Write handshaking                            ADDR1                Memory Address

          n+2   Read handshaking                             DATA                 *Memory Address++

          n+3   Read handshaking                             DATA                 *Memory Address++

          ...   ...                                          ...                  ...

18.3.5.2  Flash Write Command

          This command is used to write the Flash contents.

          The Flash memory plane is organized into several pages. Data to be written are stored in a load buffer

          that corresponds to a Flash memory page. The load buffer is automatically flushed to the Flash:

          •     before access to any page other than the current one

          •     when a new command is validated (MODE = CMDE)

          The Write Page command (WP) is optimized for consecutive writes. Write handshaking can be chained;

          an internal address buffer is automatically increased.

          Table 18-7. Write Command

          Step  Handshake Sequence          MODE[3:0]                        DATA[15:0]

          1     Write handshaking           CMDE                             WP or WPL or EWP or EWPL

          2     Write handshaking           ADDR0                            Memory Address LSB

          3     Write handshaking           ADDR1                            Memory Address

          4     Write handshaking           DATA                             *Memory Address++

          5     Write handshaking           DATA                             *Memory Address++

          ...   ...                         ...                              ...

          n     Write handshaking           ADDR0                            Memory Address LSB

          n+1   Write handshaking           ADDR1                            Memory Address

          n+2   Write handshaking           DATA                             *Memory Address++

          n+3   Write handshaking           DATA                             *Memory Address++

          ...   ...                         ...                              ...

          The Flash command Write Page and Lock (WPL) is equivalent to the Flash Write Command. However,

          the lock bit is automatically set at the end of the Flash write operation. As a lock region is composed of

          several pages, the programmer writes to the first pages of the lock region using Flash write commands

          and writes to the last page of the lock region using a Flash write and lock command.

          The Flash command Erase Page and Write (EWP) is equivalent to the Flash Write Command. However,

          before programming the load buffer, the page is erased.

          The Flash command Erase Page and Write the Lock (EWPL) combines EWP and WPL commands.

18.3.5.3  Flash Full Erase Command

          This command is used to erase the Flash memory planes.

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                                                                  Fast Flash Programming Interface (FFPI)

          All lock regions must be unlocked before the Full Erase command by using the CLB command.

          Otherwise, the erase command is aborted and no page is erased.

          Table 18-8. Full Erase Command

          Step  Handshake Sequence                                         MODE[3:0]                DATA[15:0]

          1     Write handshaking                                          CMDE                     EA

          2     Write handshaking                                          DATA                     0

18.3.5.4  Flash Lock Commands

          Lock bits can be set using WPL or EWPL commands. They can also be set by using the Set Lock

          command (SLB). With this command, several lock bits can be activated. A Bit Mask is provided as

          argument to the command. When bit 0 of the bit mask is set, then the first lock bit is activated.

          In the same way, the Clear Lock command (CLB) is used to clear lock bits.

          Table 18-9. Set and Clear Lock Bit Command

          Step  Handshake Sequence                                         MODE[3:0]                DATA[15:0]

          1     Write handshaking                                          CMDE                     SLB or CLB

          2     Write handshaking                                          DATA                     Bit Mask

          Lock bits can be read using Get Lock Bit  command (GLB). The           nth  lock bit is active when the  bit  n  of  the

          bit mask is set.

          Table 18-10. Get Lock Bit Command

          Step  Handshake Sequence                          MODE[3:0]                 DATA[15:0]

          1     Write handshaking                           CMDE                      GLB

          2     Read handshaking                            DATA                      Lock Bit Mask Status

                                                                                      0 = Lock bit is cleared

                                                                                      1 = Lock bit is set

18.3.5.5  Flash General-purpose NVM Commands

          General-purpose NVM bits (GP NVM bits) can be set using the Set GPNVM command (SGPB). This

          command also activates GP NVM bits. A bit mask is provided as argument to the command. When bit 0

          of the bit mask is set, then the first GP NVM bit is activated.

          In the same way, the Clear GPNVM command (CGPB) is used to clear general-purpose NVM bits. The

          general-purpose NVM bit is deactivated when the corresponding bit in the pattern value is set to 1.

          Table 18-11. Set/Clear GP NVM Command

          Step  Handshake Sequence                          MODE[3:0]                 DATA[15:0]

          1     Write handshaking                           CMDE                      SGPB or CGPB

          2     Write handshaking                           DATA                      GP NVM bit pattern value

          General-purpose NVM bits can be read using the Get GPNVM Bit command (GGPB). The nth GP NVM

          bit is active when bit n of the bit mask is set.

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                                                                  Fast Flash Programming Interface (FFPI)

          Table 18-12. Get GP NVM Bit Command

          Step  Handshake Sequence                          MODE[3:0]        DATA[15:0]

          1     Write handshaking                           CMDE             GGPB

          2     Read handshaking                            DATA             GP NVM Bit Mask Status

                                                                             0 = GP NVM bit is cleared

                                                                             1 = GP NVM bit is set

18.3.5.6  Flash Security Bit Command

          A security bit can be set using the Set Security Bit command (SSE). Once the security bit is active, the

          Fast Flash programming is disabled. No other command can be run. An event on the Erase signal can

          erase the security bit once the contents of the Flash have been erased.

          Table 18-13. Set Security Bit Command

          Step  Handshake Sequence                                     MODE[3:0]               DATA[15:0]

          1     Write handshaking                                      CMDE                    SSE

          2     Write handshaking                                      DATA                    0

          Once the security bit is set, it is not possible to access FFPI. The only way to erase the security bit is to

          erase the Flash.

          To erase the Flash, perform the following steps:

          1.    Power off the chip.

          2.    Power on the chip with TST = 0.

          3.    Assert the ERASE signal for at least the ERASE pin assertion time as defined in the section

                “Electrical Characteristics”.

          4.    Power off the chip.

          Return to FFPI mode to check that the Flash is erased.

18.3.5.7  Memory Write Command

          This command is used to perform a write access to any memory location.

          The Memory Write command (WRAM) is optimized for consecutive writes. Write handshaking can be

          chained; an internal address buffer is automatically increased.

          Table 18-14. Write Command

          Step  Handshake Sequence                          MODE[3:0]              DATA[15:0]

          1     Write handshaking                           CMDE                   WRAM

          2     Write handshaking                           ADDR0                  Memory Address LSB

          3     Write handshaking                           ADDR1                  Memory Address

          4     Write handshaking                           DATA                   *Memory Address++

          5     Write handshaking                           DATA                   *Memory Address++

          ...   ...                                         ...                    ...

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                                                             Fast Flash Programming Interface (FFPI)

          Step  Handshake Sequence                      MODE[3:0]         DATA[15:0]

          n     Write handshaking                       ADDR0             Memory Address LSB

          n+1   Write handshaking                       ADDR1             Memory Address

          n+2   Write handshaking                       DATA              *Memory Address++

          n+3   Write handshaking                       DATA              *Memory Address++

          ...   ...                                     ...               ...

18.3.5.8  Get Version Command

          The Get Version (GVE) command retrieves  the  version of the FFPI interface.

          Table 18-15. Get Version Command

          Step  Handshake Sequence                             MODE[3:0]                DATA[15:0]

          1     Write handshaking                              CMDE                     GVE

          2     Read handshaking                               DATA                     Version

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                                                                                       Bus Matrix (MATRIX)

19.     Bus Matrix (MATRIX)

19.1    Description

        The Bus Matrix (MATRIX) implements a multi-layer AHB, based on the AHB-Lite protocol, that enables

        parallel access paths between multiple AHB masters and slaves in a system, thus increasing the overall

        bandwidth. The MATRIX interconnects 13 AHB masters to 9 AHB slaves. The normal latency to connect

        a master to a slave is one cycle. The exception is the default master of the accessed slave which is

        connected directly (zero cycle latency).

        The MATRIX user interface is compliant with ARM Advanced Peripheral Bus.

19.2    Embedded Characteristics

        •  13 Masters

        •  9 Slaves

        •  One Decoder for Each Master

        •  Several Possible Boot Memories for Each Master before Remap

        •  One Remap Function for Each Master

        •  Support for Long Bursts of 32, 64, 128 and up to the 256-beat Word Burst    AHB  Limit

        •  Enhanced Programmable Mixed Arbitration for Each Slave

           –  Round-Robin

           –  Fixed Priority

        •  Programmable Default Master for Each Slave

           –  No Default Master

           –  Last Accessed Default Master

           –  Fixed Default Master

        •  Deterministic Maximum Access Latency for Masters

        •  Zero or One Cycle Arbitration Latency for the First Access of a Burst

        •  Bus Lock Forwarding to Slaves

        •  Master Number Forwarding to Slaves

        •  Configurable Automatic Clock-off Mode for Power Reduction

        •  One Special Function Register for Each Slave (not dedicated)

        •  Register Write Protection

19.2.1  Matrix Masters

        The MATRIX manages the masters listed in he following table. Each master can perform an access to an

        available slave concurrently with other masters. lists the available masters.

        Each master has its own specifically-defined decoder. To simplify addressing, all the masters have the

        same decodings.

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                                                                                            Bus Matrix (MATRIX)

        Table 19-1. Bus  Matrix  Masters

        Master  Index                                Name

        0                                            Cortex-M7

        1                                            Cortex-M7

        2                                            Cortex-M7 Peripheral Port

        3                                            Integrated Check Monitor

        4, 5                                         XDMAC

        6                                            ISI DMA

        7                                            Media LB

        8                                            USB DMA

        9                                            Ethernet MAC DMA

        10                                           CAN0 DMA

        11                                           CAN1 DMA

        12                                           Cortex-M7

19.2.2  Matrix Slaves

        The MATRIX manages the slaves listed in the following table. Each       slave  has  its  own  arbiter,  providing  a

        different arbitration per slave.

        Table 19-2. Bus Matrix Slaves

        Slave Index                       Name

        0                                 Internal SRAM

        1                                 Internal SRAM

        2                                 Internal ROM

        3                                 Internal Flash

        4                                 USB High Speed Dual Port RAM (DPR)

        5                                 External Bus Interface

        6                                 QSPI

        7                                 Peripheral Bridge

        8                                 AHB Slave

19.2.3  Master to Slave Access

        The following table provides valid paths for master to slave accesses. The paths shown as “-” are

        forbidden or not wired.

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                                                                         SAM E70/S70/V70/V71 Family

                                                                                                    Bus Matrix (MATRIX)

        Table 19-3. Master       to Slave Access

        Masters         0        1        2           3    4        5        6    7        8     9     10    11    12

        Slaves          Cortex-  Cortex-  Cortex-M7   ICM  Central  Central  ISI  MediaLB  USB   GMAC  CAN0  CAN1  Cortex-

                        M7       M7       Peripheral       DMA      DMA      DMA  DMA      DMA   DMA   DMA   DMA   M7

                                          Port             IF0      IF1

        0  Internal     –        –        –           X    X        –        –    –        –     –     –     –     –

           SRAM

        1  Internal     –        –        –           –    –        X        X    X        X     X     X     X     –

           SRAM

        2  Internal     X        –        –           –    –        –        –    –        –     –     –     –     –

           ROM

        3  Internal     X        –        –           X    –        X        –    –        X     X     –     –     –

           Flash

        4  USB HS       –        X        –           –    –        –        –    –        –     –     –     –     –

           Dual Port

           RAM

        5  External     –        X        –           X    X        X        X    X        X     X     X     X     –

           Bus

           Interface

        6  QSPI         –        –        –           X    –        X        –    –        X     X     –     –     X

        7  Peripheral   –        X        X           –    –        X        –    –        –     –     –     –     –

           Bridge

        8  Cortex-M7    –        –        –           X    X        –        X    X        X     X     X     X     –

           AHB Slave

           (AHBS) (see

           Note)

        Note:  For the connection of the Cortex-M7 processor to              the SRAM, refer to  the sections “Interconnect”

        and “Memories”, sub-section “Embedded Memories”.

        Related Links

        Embedded Memories

19.3    Functional Description

19.3.1  Memory Mapping

        The MATRIX provides one decoder for every AHB master interface. The decoder offers each AHB master

        several memory mappings. Each memory area may be assigned to several slaves. Thus booting at the

        same address while using different AHB slaves (i.e., external RAM, internal ROM or internal Flash, etc.)

        is possible.

        The MATRIX user interface provides the Master Remap Control Register (MATRIX_MRCR) that performs

        remap action for every master independently.

19.3.2  Special Bus Granting Mechanism

        The MATRIX provides some speculative bus granting techniques in order to anticipate access requests

        from masters. This technique reduces latency at the first access of a burst, or for a single transfer, as long

        as the slave is free from any other master access. Bus granting sets a different default master for every

        slave.

        At the end of the current access, if no other request is pending, the slave remains connected to its

        associated default master. A slave can be associated with three kinds of default masters:

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          •  No default master

          •  Last access master

          •  Fixed default master

          To change from one type of default master to another, the MATRIX user interface provides the Slave

          Configuration registers, one for every slave, that set a default master for each slave. The Slave

          Configuration register contains the fields DEFMSTR_TYPE and FIXED_DEFMSTR. The 2-bit

          DEFMSTR_TYPE field selects the default master type (no default, last access master, fixed default

          master), whereas the 4-bit FIXED_DEFMSTR field selects a fixed default master provided that

          DEFMSTR_TYPE is set to fixed default master. Please refer to the "Bus Matrix Slave Configuration

          Registers" section.

19.3.2.1  No Default Master

          After the end of the current access, if no other request is pending, the slave is disconnected from all

          masters.

          This configuration incurs one latency clock cycle for the first access of a burst after bus Idle. Arbitration

          without default master may be used for masters that perform significant bursts or several transfers with no

          Idle in between, or if the slave bus bandwidth is widely used by one or more masters.

          This configuration provides no benefit on access latency or bandwidth when reaching maximum slave

          bus throughput whatever the number of requesting masters.

19.3.2.2  Last Access Master

          After the end of the current access, if no other request is pending, the slave remains connected to the last

          master that performed an access request.

          This allows the MATRIX to remove the one latency cycle for the last master that accessed the slave.

          Other non privileged masters still get one latency clock cycle if they want to access the same slave. This

          technique is useful for masters that mainly perform single accesses or short bursts with some Idle cycles

          in between.

          This configuration provides no benefit on access latency or bandwidth when reaching maximum slave

          bus throughput whatever is the number of requesting masters.

19.3.2.3  Fixed Default Master

          At the end of the current access, if no other request is pending, the slave connects to its fixed default

          master. Unlike the last access master, the fixed default master does not change unless the user modifies

          it by software (FIXED_DEFMSTR field of the related MATRIX_SCFG).

          This allows the MATRIX arbiters to remove the one latency clock cycle for the fixed default master of the

          slave. All requests attempted by the fixed default master do not cause any arbitration latency, whereas

          other non-privileged masters will get one latency cycle. This technique is useful for a master that mainly

          performs single accesses or short bursts with Idle cycles in between.

          This configuration provides no benefit on access latency or bandwidth when reaching maximum slave

          bus throughput, regardless of the number of requesting masters.

19.3.3    Arbitration

          The MATRIX provides an arbitration technique that reduces latency when conflicting cases occur; for

          example. when two or more masters try to access the same slave at the same time. One arbiter per AHB

          slave is provided, so that each slave is arbitrated differently.

          The MATRIX provides the user with two arbitration types for each slave:

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          1.  Round-robin Arbitration (default)

          2.  Fixed Priority Arbitration

          Each algorithm may be complemented by selecting a default master configuration for each slave.

          When re-arbitration is required, specific conditions apply. Refer to the "Arbitration Rules" section.

19.3.3.1  Arbitration Rules

          Each arbiter has the ability to arbitrate between requests from two or more masters. To avoid burst

          breaking and to provide maximum throughput for slave interfaces, arbitration should take place during the

          following cycles:

          •   Idle cycles: When a slave is not connected to any master or is connected to a master which is not

              currently accessing it

          •   Single cycles: When a slave is performing a single access

          •   End of Burst cycles: When the current cycle is the last cycle of a burst transfer. For a defined length

              burst, predicted end of burst matches the size of the transfer but is managed differently for

              undefined length burst. Refer to the "Undefined Length Burst Arbitration" section.

          •   Slot cycle limit: When the slot cycle counter has reached the limit value indicating that the current

              master access is too long and must be broken. Refer to the "Slot Cycle Limit Arbitration" section.

          Undefined Length Burst Arbitration

          In order to prevent slave handling during undefined length bursts, the user can trigger the re-arbitration

          before the end of the incremental bursts. The re-arbitration period can be selected from the following

          Undefined Length Burst Type (ULBT) possibilities:

          1.  Unlimited: no predetermined end of burst is generated. This value enables 1-Kbyte burst lengths.

          2.  1-beat bursts: predetermined end of burst is generated at each single transfer during the INCR

              transfer.

          3.  4-beat bursts: predetermined end of burst is generated at the end of each 4-beat boundary during

              INCR transfer.

          4.  8-beat bursts: predetermined end of burst is generated at the end of each 8-beat boundary during

              INCR transfer.

          5.  16-beat bursts: predetermined end of burst is generated at the end of each 16-beat boundary

              during INCR transfer.

          6.  32-beat bursts: predetermined end of burst is generated at the end of each 32-beat boundary

              during INCR transfer.

          7.  64-beat bursts: predetermined end of burst is generated at the end of each 64-beat boundary

              during INCR transfer.

          8.  128-beat bursts: predetermined end of burst is generated at the end of each 128-beat boundary

              during INCR transfer.

          The use of undefined length16-beat bursts, or less, is discouraged since this decreases the overall bus

          bandwidth due to arbitration and slave latencies at each first access of a burst.

          If the master does not permanently and continuously request the same slave or has an intrinsically limited

          average throughput, the ULBT should be left at its default unlimited value, knowing that the AHB

          specification natively limits all word bursts to 256 beats and double-word bursts to 128 beats because of

          its 1-Kbyte address boundaries.

          Unless duly needed, the ULBT should be left at its default value of 0 for power saving.

          This selection is made through the ULBT field of the Master Configuration Registers (MATRIX_MCFG).

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          Slot Cycle Limit Arbitration

          The MATRIX contains specific logic to break long accesses, such as very long bursts on a very slow

          slave (e.g., an external low speed memory). At each arbitration time, a counter is loaded with the value

          previously written in the SLOT_CYCLE field of the related Slave Configuration Register (MATRIX_SCFG)

          and decreased at each clock cycle. When the counter elapses, the arbiter has the ability to rearbitrate at

          the end of the current AHB bus access cycle.

          Unless a master has a very tight access latency constraint, which could lead to data overflow or

          underflow due to a badly undersized internal FIFO with respect to its throughput, the Slot Cycle Limit

          should be disabled (SLOT_CYCLE = 0) or set to its default maximum value in order not to inefficiently

          break long bursts performed by some bus masters.

          In most cases, this feature is not needed and should be disabled for power saving.

          WARNING  This feature does not prevent a slave from locking its access indefinitely.

19.3.3.2  Arbitration Priority Scheme

          The MATRIX arbitration scheme is organized in priority pools.

          Round-robin priority is used in the highest and lowest priority pools, whereas fixed level priority is used

          between priority pools and in the intermediate priority pools.

          For each slave, each master is assigned to one of the slave priority pools through the priority registers for

          slaves (MxPR fields of MATRIX_PRAS and MATRIX_PRBS). When evaluating master requests, this

          programmed priority level always takes precedence.

          After reset, all the masters except those of the Cortex-M7 belong to the lowest priority pool (MxPR = 0)

          and are therefore granted bus access in a true round-robin order.

          The highest priority pool must be specifically reserved for masters requiring very low access latency. If

          more than one master belongs to this pool, they will be granted bus access in a biased round-robin

          manner which allows tight and deterministic maximum access latency from AHB bus requests. In the

          worst case, any currently occurring high-priority master request will be granted after the current bus

          master access has ended and other high priority pool master requests, if any, have been granted once

          each.

          The lowest priority pool shares the remaining bus bandwidth between AHB Masters.

          Intermediate priority pools allow fine priority tuning. Typically, a moderately latency-critical master or a

          bandwidth-only critical master will use such a priority level. The higher the priority level (MxPR value), the

          higher the master priority.

          All combinations of MxPR values are allowed for all masters and slaves. For example, some masters

          might be assigned the highest priority pool (round-robin), and remaining masters the lowest priority pool

          (round-robin), with no master for intermediate fix priority levels.

          If more than one master requests the slave bus, regardless of the respective masters priorities, no master

          will be granted the slave bus for two consecutive runs. A master can only get back-to-back grants so long

          as it is the only requesting master.

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                                                                    Bus Matrix (MATRIX)

        Fixed Priority Arbitration

        The fixed priority arbitration algorithm is the first and only arbitration algorithm applied between masters

        from distinct priority pools. It is also used in priority pools other than the highest and lowest priority pools

        (intermediate priority pools).

        Fixed priority arbitration is used by the MATRIX arbiters to dispatch the requests from different masters to

        the same slave by using the fixed priority defined by the user. If requests from two or more masters are

        active at the same time, the master with the highest priority number is serviced first. If requests from two

        or more masters with the same priority are active at the same time, the master with the highest number is

        serviced first.

        For each slave, the priority of each master is defined in the MxPR field in the Priority Registers,

        MATRIX_PRAS and MATRIX_PRBS.

        Round-Robin Arbitration

        Round-robin arbitration is only used in the highest and lowest priority pools. It allows the MATRIX arbiters

        to properly dispatch requests from different masters to the same slave. If two or more master requests

        are active at the same time in the priority pool, they are serviced in a round-robin increasing master

        number order.

19.3.4  System I/O Configuration

        The System I/O Configuration register (CCFG_SYSIO) configures I/O lines in System I/O mode (such as

        JTAG, ERASE, USB, etc.) or as general purpose I/O lines. Enabling or disabling the corresponding I/O

        lines in peripheral mode or in PIO mode (PIO_PER or PIO_PDR registers) in the PIO controller as no

        effect. However, the direction (input or output), pull-up, pull-down and other mode control is still managed

        by the PIO controller.

19.3.5  SMC NAND Flash Chip Select Configuration

        The SMC Nand Flash Chip Select Configuration Register (CCFG_SMCNFCS) manages the chip select

        signal (NCSx) and its assignment to NAND Flash.

        Each NCSx may or may not be individually assigned to NAND Flash. When the NCSx is assigned to

        NAND Flash, the signals NANDOE and NANDWE are used for the NCSx signals selected.

19.3.6  Configuration of Automatic Clock-off Mode

        To reduce power consumption, MATRIX, Bridge and EFC automatic clock gating can be enabled by

        writing a ‘1’ to bits MATCKG, BRIDCKG and EFCCKG, respectively, in the Dynamic Clock Gating register

        (CCFG_DYNCKG).

19.3.7  Register Write Protection

        To prevent any single software error from corrupting MATRIX behavior, certain registers in the address

        space can be write-protected by setting the WPEN bit in the Write Protection Mode Register

        (MATRIX_WPMR).

        If a write access to a write-protected register is detected, the WPVS flag in the Write Protection Status

        Register (MATRIX_WPSR) is set and the field WPVSRC indicates the register in which the write access

        has been attempted.

        The WPVS flag is reset by writing the Bus Matrix Write Protect Mode Register (MATRIX_WPMR) with the

        appropriate access key WPKEY.

        The following registers can be write-protected:

        •  Bus Matrix Master Configuration Registers

        © 2017 Microchip Technology Inc.                 Datasheet                         DS60001527A-page 100
                                               SAM        E70/S70/V70/V71 Family

                                                          Bus Matrix (MATRIX)

•  Bus Matrix Slave Configuration Registers

•  Bus Matrix Priority Registers A For Slaves

•  Bus Matrix Priority Registers B For Slaves

•  Bus Matrix Master Remap Control Register

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                                                             SAM E70/S70/V70/V71 Family

                                                                                     Bus Matrix (MATRIX)

19.4    Register Summary

Offset  Name             Bit Pos.

                         7:0                                                                 ULBT[2:0]

0x00    MATRIX_MCFGx     15:8

                         23:16

                         31:24

                         7:0                                 SLOT_CYCLE[6:0]

0x00    MATRIX_SCFG0..M  15:8                                                                SLOT_CYCLE[8:7]

        ATRIX_SCFG8      23:16                               FIXED_DEFMSTR[3:0]              DEFMSTR_TYPE[1:0]

                         31:24

                         7:0                        M1PR[1:0]                                M0PR[1:0]

0x00    MATRIX_PRAS0..M  15:8                       M3PR[1:0]                                M2PR[1:0]

        ATRIX_PRAS8      23:16                      M5PR[1:0]                                M4PR[1:0]

                         31:24                      M7PR[1:0]                                M6PR[1:0]

                         7:0                        M9PR[1:0]                                M8PR[1:0]

0x00    MATRIX_PRBS0..M  15:8                       M11PR[1:0]                               M10PR[1:0]

        ATRIX_PRBS8      23:16                                                               M12PR[1:0]

                         31:24

0x04

...     Reserved

0xFF

                         7:0       RCB7    RCB6     RCB5     RCB4             RCB3   RCB2    RCB1       RCB0

0x0100  MATRIX_MRCR      15:8                                RCB12            RCB11  RCB10   RCB9       RCB8

                         23:16

                         31:24

0x0104

...     Reserved

0x010F

                         7:0                                    Reserved[7:0]

0x0110  CCFG_CAN0        15:8                                                                           Reserved[8:8]

                         23:16                                  CAN0DMABA[7:0]

                         31:24                                 CAN0DMABA[15:8]

                         7:0       SYSIO7  SYSIO6   SYSIO5   SYSIO4

0x0114  CCFG_SYSIO       15:8                                SYSIO12

                         23:16                                  CAN1DMABA[7:0]

                         31:24                                 CAN1DMABA[15:8]

                         7:0

0x0118  CCFG_PCCR        15:8

                         23:16             I2SC1CC  I2SC0CC  TC0CC

                         31:24

                         7:0                                                         EFCCKG  BRIDCKG    MATCKG

0x011C  CCFG_DYNCKG      15:8

                         23:16

                         31:24

0x0120  Reserved

        © 2017 Microchip Technology Inc.                    Datasheet                        DS60001527A-page 102
                                            SAM        E70/S70/V70/V71 Family

                                                                  Bus Matrix (MATRIX)

Offset  Name              Bit Pos.

...

0x0123

                          7:0               SDRAMEN    SMC_NFCS3  SMC_NFCS2  SMC_NFCS1  SMC_NFCS0

0x0124  CCFG_SMCNFCS      15:8

                          23:16