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ATMEGA8515L

器件型号:ATMEGA8515L
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Atmel (Microchip)
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器件描述

8-BIT, FLASH, 8 MHz, RISC MICROCONTROLLER, PDIP40

8位, FLASH, 8 MHz, 精简指令集微控制器, PDIP40

参数

ATMEGA8515L功能数量 1
ATMEGA8515L端子数量 40
ATMEGA8515L最大工作温度 85 Cel
ATMEGA8515L最小工作温度 -40 Cel
ATMEGA8515L最大供电/工作电压 5.5 V
ATMEGA8515L最小供电/工作电压 2.7 V
ATMEGA8515L额定供电电压 3 V
ATMEGA8515L外部数据总线宽度 8
ATMEGA8515L输入输出总线数量 35
ATMEGA8515L线速度 8 MHz
ATMEGA8515L加工封装描述 0.600 INCH, 绿色, 塑料, MS-011交流, DIP-40
ATMEGA8515L无铅 Yes
ATMEGA8515L欧盟RoHS规范 Yes
ATMEGA8515L状态 ACTIVE
ATMEGA8515L工艺 CMOS
ATMEGA8515L包装形状 矩形的
ATMEGA8515L包装尺寸 IN-线
ATMEGA8515L端子形式 THROUGH-孔
ATMEGA8515L端子间距 2.54 mm
ATMEGA8515L端子涂层 MATTE 锡
ATMEGA8515L端子位置
ATMEGA8515L包装材料 塑料/环氧树脂
ATMEGA8515L温度等级 INDUSTRIAL
ATMEGA8515L地址总线宽度 16
ATMEGA8515L位数 8
ATMEGA8515L最大FCLK时钟频率 8 MHz
ATMEGA8515L微处理器类型 精简指令集微控制器
ATMEGA8515LPWM通道 Yes
ATMEGA8515LROM编程 FLASH

文档预览

ATMEGA8515L器件文档内容

Features                                                                             8-bit
                                                                                     Microcontroller
High-performance, Low-power AVR 8-bit Microcontroller                             with 8K Bytes
RISC Architecture                                                                  In-System
                                                                                     Programmable
       130 Powerful Instructions Most Single Clock Cycle Execution                Flash
       32 x 8 General Purpose Working Registers
       Fully Static Operation                                                       ATmega8515
       Up to 16 MIPS Throughput at 16 MHz                                           ATmega8515L
       On-chip 2-cycle Multiplier
Nonvolatile Program and Data Memories                                              Summary
       8K Bytes of In-System Self-programmable Flash

            Endurance: 10,000 Write/Erase Cycles
       Optional Boot Code Section with Independent Lock bits

            In-System Programming by On-chip Boot Program
            True Read-While-Write Operation
       512 Bytes EEPROM
            Endurance: 100,000 Write/Erase Cycles
       512 Bytes Internal SRAM
       Up to 64K Bytes Optional External Memory Space
       Programming Lock for Software Security
Peripheral Features
       One 8-bit Timer/Counter with Separate Prescaler and Compare Mode
       One 16-bit Timer/Counter with Separate Prescaler, Compare Mode, and Capture
         Mode
       Three PWM Channels
       Programmable Serial USART
       Master/Slave SPI Serial Interface
       Programmable Watchdog Timer with Separate On-chip Oscillator
       On-chip Analog Comparator
Special Microcontroller Features
       Power-on Reset and Programmable Brown-out Detection
       Internal Calibrated RC Oscillator
       External and Internal Interrupt Sources
       Three Sleep Modes: Idle, Power-down and Standby
I/O and Packages
       35 Programmable I/O Lines
       40-pin PDIP, 44-lead TQFP, 44-lead PLCC, and 44-pad QFN/MLF
Operating Voltages
       2.7 - 5.5V for ATmega8515L
       4.5 - 5.5V for ATmega8515
Speed Grades
       0 - 8 MHz for ATmega8515L
       0 - 16 MHz for ATmega8515

                                                                           2512JSAVR10/06

Note: This is a summary document. A complete document
is available on our Web site at www.atmel.com.
Pin Configurations

Figure 1. Pinout ATmega8515

                                                                                                 PDIP

                                                                            (OC0/T0) PB0 1             40 VCC
                                                                                   (T1) PB1 2          39 PA0 (AD0)
                                                                                                       38 PA1 (AD1)
                                                                                (AIN0) PB2 3           37 PA2 (AD2)
                                                                                (AIN1) PB3 4           36 PA3 (AD3)
                                                                                                       35 PA4 (AD4)
                                                                                   (SS) PB4 5          34 PA5 (AD5)
                                                                               (MOSI) PB5 6            33 PA6 (AD6)
                                                                               (MISO) PB6 7            32 PA7 (AD7)
                                                                                                       31 PE0 (ICP/INT2)
                                                                                (SCK) PB7 8            30 PE1 (ALE)
                                                                                     RESET 9           29 PE2 (OC1B)
                                                                                                       28 PC7 (A15)
                                                                                (RXD) PD0 10           27 PC6 (A14)
                                                                                (TDX) PD1 11           26 PC5 (A13)
                                                                                (INT0) PD2 12          25 PC4 (A12)
                                                                                (INT1) PD3 13          24 PC3 (A11)
                                                                                (XCK) PD4 14           23 PC2 (A10)
                                                                              (OC1A) PD5 15            22 PC1 (A9)
                                                                                 (WR) PD6 16           21 PC0 (A8)

                                                                                  (RD) PD7 17
                                                                                      XTAL2 18
                                                                                      XTAL1 19
                                                                                         GND 20

                   TQFP/MLF                                                                                                                      PLCC

                   44 PB4 (SS)                                                                                            6 PB4 (SS)
                       43 PB3 (AIN1)                                                                                          5 PB3 (AIN1)
                           42 PB2 (AIN0)                                                                                          4 PB2 (AIN0)
                                41 PB1 (T1)                                                                                            3 PB1 (T1)
                                    40 PB0 (OC0/T0)                                                                                        2 PB0 (OC0/T0)
                                        39 NC*                                                                                                 1 NC*
                                             38 VCC                                                                                                 44 VCC
                                                 37 PA0 (AD0)                                                                                           43 PA0 (AD0)
                                                     36 PA1 (AD1)                                                                                           42 PA1 (AD1)
                                                          35 PA2 (AD2)                                                                                           41 PA2 (AD2)
                                                              34 PA3 (AD3)                                                                                           40 PA3 (AD3)

(MOSI) PB5 1                                                                33 PA4 (AD4)               (MOSI) PB5 7                                    39 PA4 (AD4)
(MISO) PB6 2                                                                32 PA5 (AD5)               (MISO) PB6 8                                    38 PA5 (AD5)
                                                                            31 PA6 (AD6)                                                               37 PA6 (AD6)
  (SCK) PB7 3                                                               30 PA7 (AD7)                 (SCK) PB7 9                                   36 PA7 (AD7)
       RESET 4                                                              29 PE0 (ICP/INT2)                 RESET 10                                 35 PE0 (ICP/INT2)
                                                                            28 NC*                                                                     34 NC*
(RXD) PD0 5                                                                27 PE1 (ALE)                (RXD) PD0 11                                   33 PE1 (ALE)
            NC* 6                                                           26 PE2 (OC1B)                          NC* 12                              32 PE2 (OC1B)
                                                                            25 PC7 (A15)                                                               31 PC7 (A15)
  (TXD) PD1 7                                                               24 PC6 (A14)                 (TXD) PD1 13                                  30 PC6 (A14)
(INT0) PD2 8                                                               23 PC5 (A13)                (INT0) PD2 14                                  29 PC5 (A13)
(INT1) PD3 9                                                                                           (INT1) PD3 15     (WR) PD6 18
  (XCK) PD4 10                                                                                           (XCK) PD4 16         (RD) PD7 19
(OC1A) PD5 11                                                                                          (OC1A) PD5 17
                                                                                                                                  XTAL2 20
                   (WR) PD6 12                                                                                                         XTAL1 21
                       (RD) PD7 13
                                                                                                                                           GND 22
                           XTAL2 14                                                                                                            NC* 23
                                XTAL1 15                                                                                                            (A8) PC0 24
                                                                                                                                                        (A9) PC1 25
                                    GND 16                                                                                                                  (A10) PC2 26
                                        NC* 17                                                                                                                   (A11) PC3 27
                                             (A8) PC0 18                                                                                                             (A12) PC4 28
                                                 (A9) PC1 19
                                                     (A10) PC2 20
                                                          (A11) PC3 21
                                                              (A12) PC4 22

                                                                            NOTES:
                                                                                       1. MLF bottom pad should be soldered to ground.
                                                                                       2. * NC = Do not connect (May be used in future devices)

2 ATmega8515(L)

                                                                                                                                                                                   2512JSAVR10/06
                                                                              ATmega8515(L)

Overview          The ATmega8515 is a low-power CMOS 8-bit microcontroller based on the AVR
                  enhanced RISC architecture. By executing powerful instructions in a single clock cycle,
Block Diagram     the ATmega8515 achieves throughputs approaching 1 MIPS per MHz allowing the sys-
                  tem designer to optimize power consumption versus processing speed.
2512JSAVR10/06
                  Figure 2. Block Diagram

                          PA0 - PA7                    PE0 - PE2              PC0 - PC7

                  VCC

                  GND  PORTA DRIVERS/BUFFERS              PORTE   PORTC DRIVERS/BUFFERS
                       PORTA DIGITAL INTERFACE          DRIVERS/  PORTC DIGITAL INTERFACE
                                                        BUFFERS

                                                          PORTE
                                                         DIGITAL
                                                       INTERFACE

                       PROGRAM              STACK                   TIMERS/
                       COUNTER             POINTER                COUNTERS

                       PROGRAM                  SRAM                INTERNAL
                         FLASH                                    OSCILLATOR

                       INSTRUCTION          GENERAL               WATCHDOG    OSCILLATOR   XTAL1
                         REGISTER           PURPOSE                   TIMER
                                           REGISTERS                                       XTAL2
                       INSTRUCTION                                MCU CTRL.                RESET
                         DECODER                  X                & TIMING
                                                  Y                             INTERNAL
                        CONTROL                   Z               INTERRUPT   CALIBRATED
                           LINES                                       UNIT   OSCILLATOR
                                               ALU
                       AVR CPU                                    EEPROM
                                              STATUS
                                            REGISTER

                       PROGRAMMING              SPI               USART
                              LOGIC

                       +                        COMP.

                       -                   INTERFACE

                       PORTB DIGITAL INTERFACE                    PORTD DIGITAL INTERFACE
                       PORTB DRIVERS/BUFFERS                      PORTD DRIVERS/BUFFERS

                                     PB0 - PB7                                 PD0 - PD7

                                                                                                  3
                              The AVR core combines a rich instruction set with 32 general purpose working registers.
                              All the 32 registers are directly connected to the Arithmetic Logic Unit (ALU), allowing
                              two independent registers to be accessed in one single instruction executed in one clock
                              cycle. The resulting architecture is more code efficient while achieving throughputs up to
                              ten times faster than conventional CISC microcontrollers.

                              The ATmega8515 provides the following features: 8K bytes of In-System Programmable
                              Flash with Read-While-Write capabilities, 512 bytes EEPROM, 512 bytes SRAM, an
                              External memory interface, 35 general purpose I/O lines, 32 general purpose working
                              registers, two flexible Timer/Counters with compare modes, Internal and External inter-
                              rupts, a Serial Programmable USART, a programmable Watchdog Timer with internal
                              Oscillator, a SPI serial port, and three software selectable power saving modes. The Idle
                              mode stops the CPU while allowing the SRAM, Timer/Counters, SPI port, and Interrupt
                              system to continue functioning. The Power-down mode saves the Register contents but
                              freezes the Oscillator, disabling all other chip functions until the next interrupt or hard-
                              ware reset. In Standby mode, the crystal/resonator Oscillator is running while the rest of
                              the device is sleeping. This allows very fast start-up combined with low-power
                              consumption.

                              The device is manufactured using Atmel's high density nonvolatile memory technology.
                              The On-chip ISP Flash allows the Program memory to be reprogrammed In-System
                              through an SPI serial interface, by a conventional nonvolatile memory programmer, or
                              by an On-chip Boot program running on the AVR core. The boot program can use any
                              interface to download the application program in the Application Flash memory. Soft-
                              ware in the Boot Flash section will continue to run while the Application Flash section is
                              updated, providing true Read-While-Write operation. By combining an 8-bit RISC CPU
                              with In-System Self-programmable Flash on a monolithic chip, the Atmel ATmega8515
                              is a powerful microcontroller that provides a highly flexible and cost effective solution to
                              many embedded control applications.

                              The ATmega8515 is supported with a full suite of program and system development
                              tools including: C Compilers, Macro assemblers, Program debugger/simulators, In-cir-
                              cuit Emulators, and Evaluation kits.

Disclaimer                    Typical values contained in this datasheet are based on simulations and characteriza-
                              tion of other AVR microcontrollers manufactured on the same process technology. Min
                              and Max values will be available after the device is characterized.

AT90S4414/8515 and            The ATmega8515 provides all the features of the AT90S4414/8515. In addition, several
ATmega8515                    new features are added. The ATmega8515 is backward compatible with
Compatibility                 AT90S4414/8515 in most cases. However, some incompatibilities between the two
                              microcontrollers exist. To solve this problem, an AT90S4414/8515 compatibility mode
                              can be selected by programming the S8515C Fuse. ATmega8515 is 100% pin compati-
                              ble with AT90S4414/8515, and can replace the AT90S4414/8515 on current printed
                              circuit boards. However, the location of Fuse bits and the electrical characteristics dif-
                              fers between the two devices.

AT90S4414/8515 Compatibility  Programming the S8515C Fuse will change the following functionality:
Mode
                               The timed sequence for changing the Watchdog Time-out period is disabled. See
                                   "Timed Sequences for Changing the Configuration of the Watchdog Timer" on page
                                   53 for details.

                               The double buffering of the USART Receive Registers is disabled. See "AVR
                                   USART vs. AVR UART Compatibility" on page 137 for details.

                               PORTE(2:1) will be set as output, and PORTE0 will be set as input.

4 ATmega8515(L)

                              2512JSAVR10/06
Pin Descriptions                                             ATmega8515(L)

VCC                Digital supply voltage.
GND
Port A (PA7..PA0)  Ground.

Port B (PB7..PB0)  Port A is an 8-bit bi-directional I/O port with internal pull-up resistors (selected for each
                   bit). The Port A output buffers have symmetrical drive characteristics with both high sink
Port C (PC7..PC0)  and source capability. When pins PA0 to PA7 are used as inputs and are externally
Port D (PD7..PD0)  pulled low, they will source current if the internal pull-up resistors are activated. The Port
                   A pins are tri-stated when a reset condition becomes active, even if the clock is not
Port E(PE2..PE0)   running.
                   Port A also serves the functions of various special features of the ATmega8515 as listed
RESET              on page 67.
XTAL1
XTAL2              Port B is an 8-bit bi-directional I/O port with internal pull-up resistors (selected for each
                   bit). The Port B output buffers have symmetrical drive characteristics with both high sink
2512JSAVR10/06   and source capability. As inputs, Port B pins that are externally pulled low will source
                   current if the pull-up resistors are activated. The Port B pins are tri-stated when a reset
                   condition becomes active, even if the clock is not running.
                   Port B also serves the functions of various special features of the ATmega8515 as listed
                   on page 67.

                   Port C is an 8-bit bi-directional I/O port with internal pull-up resistors (selected for each
                   bit). The Port C output buffers have symmetrical drive characteristics with both high sink
                   and source capability. As inputs, Port C pins that are externally pulled low will source
                   current if the pull-up resistors are activated. The Port C pins are tri-stated when a reset
                   condition becomes active, even if the clock is not running.

                   Port D is an 8-bit bi-directional I/O port with internal pull-up resistors (selected for each
                   bit). The Port D output buffers have symmetrical drive characteristics with both high sink
                   and source capability. As inputs, Port D pins that are externally pulled low will source
                   current if the pull-up resistors are activated. The Port D pins are tri-stated when a reset
                   condition becomes active, even if the clock is not running.
                   Port D also serves the functions of various special features of the ATmega8515 as listed
                   on page 72.

                   Port E is an 3-bit bi-directional I/O port with internal pull-up resistors (selected for each
                   bit). The Port E output buffers have symmetrical drive characteristics with both high sink
                   and source capability. As inputs, Port E pins that are externally pulled low will source
                   current if the pull-up resistors are activated. The Port E pins are tri-stated when a reset
                   condition becomes active, even if the clock is not running.
                   Port E also serves the functions of various special features of the ATmega8515 as listed
                   on page 74.

                   Reset input. A low level on this pin for longer than the minimum pulse length will gener-
                   ate a reset, even if the clock is not running. The minimum pulse length is given in Table
                   18 on page 46. Shorter pulses are not guaranteed to generate a reset.

                   Input to the inverting Oscillator amplifier and input to the internal clock operating circuit.

                   Output from the inverting Oscillator amplifier.

                                                                                                                                       5
Resources  A comprehensive set of development tools, application notes and datasheets are avail-
           able for download on http://www.atmel.com/avr.

6 ATmega8515(L)

                 2512JSAVR10/06
About Code                                            ATmega8515(L)
Examples
            This documentation contains simple code examples that briefly show how to use various
            parts of the device. These code examples assume that the part specific header file is
            included before compilation. Be aware that not all C Compiler vendors include bit defini-
            tions in the header files and interrupt handling in C is compiler dependent. Please
            confirm with the C Compiler documentation for more details.

                                                                                                                                                                  7

2512JSAVR10/06
Register Summary

Address          Name      Bit 7           Bit 6   Bit 5   Bit 4      Bit 3                        Bit 2     Bit 1          Bit 0   Page

$3F ($5F)        SREG      I               T       H       S          V                                 N                Z  C       10

$3E ($5E)        SPH       SP15            SP14    SP13    SP12       SP11                         SP10      SP9            SP8     12

$3D ($5D)        SPL       SP7             SP6     SP5     SP4        SP3                               SP2  SP1            SP0     12

$3C ($5C)        Reserved                                          -

$3B ($5B)        GICR      INT1            INT0    INT2    -          -                                 -    IVSEL          IVCE    57, 78

$3A ($5A)        GIFR      INTF1           INTF0   INTF2   -          -                                 -                -  -       79

$39 ($59)        TIMSK     TOIE1           OCIE1A  OCIE1B  -          TICIE1                            -    TOIE0          OCIE0   93, 124

$38 ($58)        TIFR      TOV1            OCF1A   OCF1B   -          ICF1                              -    TOV0           OCF0    93, 125

$37 ($57)        SPMCR     SPMIE           RWWSB   -       RWWSRE     BLBSET                  PGWRT          PGERS          SPMEN   170

$36 ($56)        EMCUCR    SM0             SRL2    SRL1    SRL0       SRW01                   SRW00          SRW11          ISC2    29,42,78

$35 ($55)        MCUCR     SRE             SRW10   SE      SM1        ISC11                        ISC10     ISC01          ISC00   29,41,77

$34 ($54)        MCUCSR    -               -       SM2     -          WDRF                         BORF      EXTRF          PORF    41,49

$33 ($53)        TCCR0     FOC0            WGM00   COM01   COM00      WGM01                        CS02      CS01           CS00    91

$32 ($52)        TCNT0                                     Timer/Counter0 (8 Bits)                                                  93

$31 ($51)        OCR0                                      Timer/Counter0 Output Compare Register                                   93

$30 ($50)        SFIOR     -               XMBK    XMM2    XMM1       XMM0                             PUD               -  PSR10   31,66,96

$2F ($4F)        TCCR1A    COM1A1          COM1A0  COM1B1  COM1B0     FOC1A                   FOC1B          WGM11          WGM10   119

$2E ($4E)        TCCR1B    ICNC1           ICES1   -       WGM13      WGM12                        CS12      CS11           CS10    122

$2D ($4D)        TCNT1H                                    Timer/Counter1 - Counter Register High Byte                              123

$2C ($4C)        TCNT1L                                    Timer/Counter1 - Counter Register Low Byte                               123

$2B ($4B)        OCR1AH                            Timer/Counter1 - Output Compare Register A High Byte                             123

$2A ($4A)        OCR1AL                            Timer/Counter1 - Output Compare Register A Low Byte                              123

$29 ($49)        OCR1BH                            Timer/Counter1 - Output Compare Register B High Byte                             123

$28 ($48)        OCR1BL                            Timer/Counter1 - Output Compare Register B Low Byte                              123

$27 ($47)        Reserved                                          -                                                                -

$26 ($46)        Reserved                                          -                                                                -

$25 ($45)        ICR1H                                 Timer/Counter1 - Input Capture Register High Byte                            124

$24 ($44)        ICR1L                                 Timer/Counter1 - Input Capture Register Low Byte                             124

$23 ($43)        Reserved                                          -                                                                -

$22 ($42)        Reserved                                          -                                                                -

$21 ($41)        WDTCR     -               -       -       WDCE       WDE                          WDP2      WDP1           WDP0    51

$20(1) ($40)(1)  UBRRH     URSEL           -       -       -                                                 UBRR[11:8]             159

                 UCSRC     URSEL           UMSEL   UPM1    UPM0       USBS                         UCSZ1     UCSZ0          UCPOL   157

$1F ($3F)        EEARH     -               -       -       -          -                                 -                -  EEAR8   19

$1E ($3E)        EEARL                                     EEPROM Address Register Low Byte                                         19

$1D ($3D)        EEDR                                      EEPROM Data Register                                                     20

$1C ($3C)        EECR      -               -       -       -          EERIE                   EEMWE          EEWE           EERE    20

$1B ($3B)        PORTA     PORTA7          PORTA6  PORTA5  PORTA4     PORTA3                  PORTA2         PORTA1         PORTA0  75

$1A ($3A)        DDRA      DDA7            DDA6    DDA5    DDA4       DDA3                         DDA2      DDA1           DDA0    75

$19 ($39)        PINA      PINA7           PINA6   PINA5   PINA4      PINA3                        PINA2     PINA1          PINA0   75

$18 ($38)        PORTB     PORTB7          PORTB6  PORTB5  PORTB4     PORTB3                  PORTB2         PORTB1         PORTB0  75

$17 ($37)        DDRB      DDB7            DDB6    DDB5    DDB4       DDB3                         DDB2      DDB1           DDB0    75

$16 ($36)        PINB      PINB7           PINB6   PINB5   PINB4      PINB3                        PINB2     PINB1          PINB0   75

$15 ($35)        PORTC     PORTC7          PORTC6  PORTC5  PORTC4     PORTC3                  PORTC2         PORTC1         PORTC0  75

$14 ($34)        DDRC      DDC7            DDC6    DDC5    DDC4       DDC3                         DDC2      DDC1           DDC0    75

$13 ($33)        PINC      PINC7           PINC6   PINC5   PINC4      PINC3                        PINC2     PINC1          PINC0   76

$12 ($32)        PORTD     PORTD7          PORTD6  PORTD5  PORTD4     PORTD3                  PORTD2         PORTD1         PORTD0  76

$11 ($31)        DDRD      DDD7            DDD6    DDD5    DDD4       DDD3                         DDD2      DDD1           DDD0    76

$10 ($30)        PIND      PIND7           PIND6   PIND5   PIND4      PIND3                        PIND2     PIND1          PIND0   76

$0F ($2F)        SPDR                                         SPI Data Register                                                     133

$0E ($2E)        SPSR      SPIF            WCOL    -       -          -                                 -                -  SPI2X   133

$0D ($2D)        SPCR      SPIE            SPE     DORD    MSTR       CPOL                         CPHA      SPR1           SPR0    131

$0C ($2C)        UDR                                       USART I/O Data Register                                                  155

$0B ($2B)        UCSRA     RXC             TXC     UDRE    FE         DOR                               PE   U2X            MPCM    155

$0A ($2A)        UCSRB     RXCIE           TXCIE   UDRIE   RXEN       TXEN                         UCSZ2     RXB8           TXB8    156

$09 ($29)        UBRRL                                     USART Baud Rate Register Low Byte                                        159

$08 ($28)        ACSR      ACD             ACBG    ACO     ACI        ACIE                         ACIC      ACIS1          ACIS0   164

$07 ($27)        PORTE     -               -       -       -          -                       PORTE2         PORTE1         PORTE0  76

$06 ($26)        DDRE      -               -       -       -          -                            DDE2      DDE1           DDE0    76

$05 ($25)        PINE      -               -       -       -          -                            PINE2     PINE1          PINE0   76

$04 ($24)        OSCCAL                                    Oscillator Calibration Register                                          39

Notes: 1. Refer to the USART description for details on how to access UBRRH and UCSRC.

2. For compatibility with future devices, reserved bits should be written to zero if accessed. Reserved I/O memory addresses

                 should never be written.

8 ATmega8515(L)

                                                                                                                                    2512JSAVR10/06
                                                                    ATmega8515(L)

            3. Some of the Status Flags are cleared by writing a logical one to them. Note that the CBI and SBI instructions will operate on
                all bits in the I/O Register, writing a one back into any flag read as set, thus clearing the flag. The CBI and SBI instructions
                work with registers $00 to $1F only.

                                                                                                                                                                  9

2512JSAVR10/06
Instruction Set Summary

Mnemonics Operands                 Description                               Operation                         Flags       #Clocks

ARITHMETIC AND LOGIC INSTRUCTIONS                                            Rd  Rd + Rr                       Z,C,N,V,H         1
                                                                             Rd  Rd + Rr + C                   Z,C,N,V,H         1
ADD     Rd, Rr                     Add two Registers                         Rdh:Rdl  Rdh:Rdl + K              Z,C,N,V,S         2
                                                                             Rd  Rd - Rr                       Z,C,N,V,H         1
ADC     Rd, Rr                     Add with Carry two Registers              Rd  Rd - K                        Z,C,N,V,H         1
                                                                             Rd  Rd - Rr - C                   Z,C,N,V,H         1
ADIW    Rdl,K                      Add Immediate to Word                     Rd  Rd - K - C                    Z,C,N,V,H         1
                                                                             Rdh:Rdl  Rdh:Rdl - K              Z,C,N,V,S         2
SUB     Rd, Rr                     Subtract two Registers                    Rd  Rd Rr                       Z,N,V             1
                                                                             Rd  Rd K                        Z,N,V             1
SUBI    Rd, K                      Subtract Constant from Register           Rd  Rd v Rr                       Z,N,V             1
                                                                             Rd  Rd v K                        Z,N,V             1
SBC     Rd, Rr                     Subtract with Carry two Registers         Rd  Rd  Rr                        Z,N,V             1
                                                                             Rd  $FF - Rd                      Z,C,N,V           1
SBCI    Rd, K                      Subtract with Carry Constant from Reg.    Rd  $00 - Rd                      Z,C,N,V,H         1
                                                                             Rd  Rd v K                        Z,N,V             1
SBIW    Rdl,K                      Subtract Immediate from Word              Rd  Rd ($FF - K)                Z,N,V             1
                                                                             Rd  Rd + 1                        Z,N,V             1
AND     Rd, Rr                     Logical AND Registers                     Rd  Rd - 1                        Z,N,V             1
                                                                             Rd  Rd Rd                       Z,N,V             1
ANDI    Rd, K                      Logical AND Register and Constant         Rd  Rd  Rd                        Z,N,V             1
                                                                             Rd  $FF                           None              1
OR      Rd, Rr                     Logical OR Registers                      R1:R0  Rd x Rr                    Z,C               2
                                                                             R1:R0  Rd x Rr                    Z,C               2
ORI     Rd, K                      Logical OR Register and Constant          R1:R0  Rd x Rr                    Z,C               2
                                                                                                               Z,C               2
EOR     Rd, Rr                     Exclusive OR Registers                    R1:R0  (Rd x Rr) << 1             Z,C               2
                                                                             R1:R0  (Rd x Rr) << 1             Z,C               2
COM     Rd                         One's Complement                          R1:R0  (Rd x Rr) << 1
                                                                                                               None              2
NEG     Rd                         Two's Complement                          PC  PC + k + 1                    None              2
                                                                             PC  Z                             None              3
SBR     Rd,K                       Set Bit(s) in Register                    PC  PC + k + 1                    None              3
                                                                             PC  Z                             None              4
CBR     Rd,K                       Clear Bit(s) in Register                  PC  STACK                         I                 4
                                                                             PC  STACK                         None            1/2/3
INC     Rd                         Increment                                 if (Rd = Rr) PC  PC + 2 or 3      Z, N,V,C,H        1
                                                                             Rd - Rr                           Z, N,V,C,H        1
DEC     Rd                         Decrement                                 Rd - Rr - C                       Z, N,V,C,H        1
                                                                             Rd - K                            None            1/2/3
TST     Rd                         Test for Zero or Minus                    if (Rr(b)=0) PC  PC + 2 or 3      None            1/2/3
                                                                             if (Rr(b)=1) PC  PC + 2 or 3      None            1/2/3
CLR     Rd                         Clear Register                            if (P(b)=0) PC  PC + 2 or 3       None            1/2/3
                                                                             if (P(b)=1) PC  PC + 2 or 3       None             1/2
SER     Rd                         Set Register                              if (SREG(s) = 1) then PCPC+k + 1  None             1/2
                                                                             if (SREG(s) = 0) then PCPC+k + 1  None             1/2
MUL     Rd, Rr                     Multiply Unsigned                         if (Z = 1) then PC  PC + k + 1    None             1/2
                                                                             if (Z = 0) then PC  PC + k + 1    None             1/2
MULS    Rd, Rr                     Multiply Signed                           if (C = 1) then PC  PC + k + 1    None             1/2
                                                                             if (C = 0) then PC  PC + k + 1    None             1/2
MULSU   Rd, Rr                     Multiply Signed with Unsigned             if (C = 0) then PC  PC + k + 1    None             1/2
                                                                             if (C = 1) then PC  PC + k + 1    None             1/2
FMUL    Rd, Rr                     Fractional Multiply Unsigned              if (N = 1) then PC  PC + k + 1    None             1/2
                                                                             if (N = 0) then PC  PC + k + 1    None             1/2
FMULS   Rd, Rr                     Fractional Multiply Signed                if (N  V= 0) then PC  PC + k + 1  None             1/2
                                                                             if (N  V= 1) then PC  PC + k + 1  None             1/2
FMULSU  Rd, Rr                     Fractional Multiply Signed with Unsigned  if (H = 1) then PC  PC + k + 1    None             1/2
                                                                             if (H = 0) then PC  PC + k + 1    None             1/2
BRANCH INSTRUCTIONS                                                          if (T = 1) then PC  PC + k + 1    None             1/2
                                                                             if (T = 0) then PC  PC + k + 1    None             1/2
RJMP    k                          Relative Jump                             if (V = 1) then PC  PC + k + 1    None             1/2
                                                                             if (V = 0) then PC  PC + k + 1    None             1/2
IJMP                               Indirect Jump to (Z)                      if ( I = 1) then PC  PC + k + 1   None             1/2
                                                                             if ( I = 0) then PC  PC + k + 1
RCALL   k                          Relative Subroutine Call

ICALL                              Indirect Call to (Z)

RET                                Subroutine Return

RETI                               Interrupt Return

CPSE    Rd,Rr                      Compare, Skip if Equal

CP      Rd,Rr                      Compare

CPC     Rd,Rr                      Compare with Carry

CPI     Rd,K                       Compare Register with Immediate

SBRC    Rr, b                      Skip if Bit in Register Cleared

SBRS    Rr, b                      Skip if Bit in Register is Set

SBIC    P, b                       Skip if Bit in I/O Register Cleared

SBIS    P, b                       Skip if Bit in I/O Register is Set

BRBS    s, k                       Branch if Status Flag Set

BRBC    s, k                       Branch if Status Flag Cleared

BREQ    k                          Branch if Equal

BRNE    k                          Branch if Not Equal

BRCS    k                          Branch if Carry Set

BRCC    k                          Branch if Carry Cleared

BRSH    k                          Branch if Same or Higher

BRLO    k                          Branch if Lower

BRMI    k                          Branch if Minus

BRPL    k                          Branch if Plus

BRGE    k                          Branch if Greater or Equal, Signed

BRLT    k                          Branch if Less Than Zero, Signed

BRHS    k                          Branch if Half Carry Flag Set

BRHC    k                          Branch if Half Carry Flag Cleared

BRTS    k                          Branch if T Flag Set

BRTC    k                          Branch if T Flag Cleared

BRVS    k                          Branch if Overflow Flag is Set

BRVC    k                          Branch if Overflow Flag is Cleared

BRIE    k                          Branch if Interrupt Enabled

BRID    k                          Branch if Interrupt Disabled

10 ATmega8515(L)

                                                                                                                           2512JSAVR10/06
                                                                 ATmega8515(L)

Mnemonics Operands             Description                       Operation                          Flags    #Clocks

DATA TRANSFER INSTRUCTIONS     Move Between Registers            Rd  Rr                             None           1
                               Copy Register Word                Rd+1:Rd  Rr+1:Rr                   None           1
MOV               Rd, Rr       Load Immediate                    Rd  K                              None           1
                               Load Indirect                     Rd  (X)                            None           2
MOVW              Rd, Rr       Load Indirect and Post-Inc.       Rd  (X), X  X + 1                  None           2
                               Load Indirect and Pre-Dec.        X  X - 1, Rd  (X)                  None           2
LDI               Rd, K        Load Indirect                     Rd  (Y)                            None           2
                               Load Indirect and Post-Inc.       Rd  (Y), Y  Y + 1                  None           2
LD                Rd, X        Load Indirect and Pre-Dec.        Y  Y - 1, Rd  (Y)                  None           2
                               Load Indirect with Displacement   Rd  (Y + q)                        None           2
LD                Rd, X+       Load Indirect                     Rd  (Z)                            None           2
                               Load Indirect and Post-Inc.       Rd  (Z), Z  Z+1                    None           2
LD                Rd, - X      Load Indirect and Pre-Dec.        Z  Z - 1, Rd  (Z)                  None           2
                               Load Indirect with Displacement   Rd  (Z + q)                        None           2
LD                Rd, Y        Load Direct from SRAM             Rd  (k)                            None           2
                               Store Indirect                    (X)  Rr                            None           2
LD                Rd, Y+       Store Indirect and Post-Inc.      (X)  Rr, X  X + 1                  None           2
                               Store Indirect and Pre-Dec.       X  X - 1, (X)  Rr                  None           2
LD                Rd, - Y      Store Indirect                    (Y)  Rr                            None           2
                               Store Indirect and Post-Inc.      (Y)  Rr, Y  Y + 1                  None           2
LDD               Rd,Y+q       Store Indirect and Pre-Dec.       Y  Y - 1, (Y)  Rr                  None           2
                               Store Indirect with Displacement  (Y + q)  Rr                        None           2
LD                Rd, Z        Store Indirect                    (Z)  Rr                            None           2
                               Store Indirect and Post-Inc.      (Z)  Rr, Z  Z + 1                  None           2
LD                Rd, Z+       Store Indirect and Pre-Dec.       Z  Z - 1, (Z)  Rr                  None           2
                               Store Indirect with Displacement  (Z + q)  Rr                        None           2
LD                Rd, -Z       Store Direct to SRAM              (k)  Rr                            None           2
                               Load Program memory               R0  (Z)                            None           3
LDD               Rd, Z+q      Load Program memory               Rd  (Z)                            None           3
                               Load Program memory and Post-Inc  Rd  (Z), Z  Z+1                    None           3
LDS               Rd, k        Store Program memory              (Z)  R1:R0                         None            -
                               In Port                           Rd  P                              None           1
ST                X, Rr        Out Port                          P  Rr                              None           1
                               Push Register on Stack            STACK  Rr                          None           2
ST                X+, Rr       Pop Register from Stack           Rd  STACK                          None           2

ST                - X, Rr      Set Bit in I/O Register           I/O(P,b)  1                        None           2
                               Clear Bit in I/O Register         I/O(P,b)  0                        None           2
ST                Y, Rr        Logical Shift Left                Rd(n+1)  Rd(n), Rd(0)  0           Z,C,N,V        1
                               Logical Shift Right               Rd(n)  Rd(n+1), Rd(7)  0           Z,C,N,V        1
ST                Y+, Rr       Rotate Left Through Carry         Rd(0)C,Rd(n+1) Rd(n),CRd(7)        Z,C,N,V        1
                               Rotate Right Through Carry        Rd(7)C,Rd(n) Rd(n+1),CRd(0)        Z,C,N,V        1
ST                - Y, Rr      Arithmetic Shift Right            Rd(n)  Rd(n+1), n=0..6             Z,C,N,V        1
                               Swap Nibbles                      Rd(3..0)Rd(7..4),Rd(7..4)Rd(3..0)  None           1
STD               Y+q,Rr       Flag Set                          SREG(s)  1                         SREG(s)        1
                               Flag Clear                        SREG(s)  0                         SREG(s)        1
ST                Z, Rr        Bit Store from Register to T      T  Rr(b)                           T              1
                               Bit load from T to Register       Rd(b)  T                           None           1
ST                Z+, Rr       Set Carry                         C1                                 C              1
                               Clear Carry                       C0                                 C              1
ST                -Z, Rr       Set Negative Flag                 N1                                 N              1
                               Clear Negative Flag               N0                                 N              1
STD               Z+q,Rr       Set Zero Flag                     Z1                                 Z              1
                               Clear Zero Flag                   Z0                                 Z              1
STS               k, Rr        Global Interrupt Enable           I1                                 I              1
                               Global Interrupt Disable          I0                                 I              1
LPM                            Set Signed Test Flag              S1                                 S              1
                               Clear Signed Test Flag            S0                                 S              1
LPM               Rd, Z        Set Twos Complement Overflow.     V1                                 V              1
                               Clear Twos Complement Overflow    V0                                 V              1
LPM               Rd, Z+       Set T in SREG                     T1                                 T              1
                               Clear T in SREG                   T0                                 T              1
SPM                            Set Half Carry Flag in SREG       H1                                 H              1
                               Clear Half Carry Flag in SREG     H0                                 H              1
IN                Rd, P

OUT               P, Rr

PUSH              Rr

POP               Rd

BIT AND BIT-TEST INSTRUCTIONS

SBI               P,b

CBI               P,b

LSL               Rd

LSR               Rd

ROL               Rd

ROR               Rd

ASR               Rd

SWAP              Rd

BSET              s

BCLR              s

BST               Rr, b

BLD               Rd, b

SEC

CLC

SEN

CLN

SEZ

CLZ

SEI

CLI

SES

CLS

SEV

CLV

SET

CLT

SEH
CLH

MCU CONTROL INSTRUCTIONS

                                                                                                             11

2512JSAVR10/06
Mnemonics  Operands  Description     Operation                                 Flags  #Clocks

NOP                  No Operation    (see specific descr. for Sleep function)  None         1
SLEEP                Sleep           (see specific descr. for WDR/timer)       None         1
WDR                  Watchdog Reset                                            None         1

12 ATmega8515(L)

                                                                                      2512JSAVR10/06
                                                           ATmega8515(L)

Ordering Information

Speed (MHz)  Power Supply  Ordering Code       Package(1)  Operation Range
                                                               Commercial
       8     2.7 - 5.5V    ATmega8515L-8AC     44A
                           ATmega8515L-8PC     40P6          (0C to 70C)
       16    4.5 - 5.5V    ATmega8515L-8JC     44J
                           ATmega8515L-8MC(2)  44M1              Industrial
                                                           (-40C to 85C)
                           ATmega8515L-8AI     44A
                           ATmega8515L-8PI     40P6            Commercial
                           ATmega8515L-8JI     44J           (0C to 70C)
                           ATmega8515L-8MI     44M1
                           ATmega8515L-8AU(2)  44A               Industrial
                           ATmega8515L-8PU(2)  40P6        (-40C to 85C)
                           ATmega8515L-8JU(2)  44J
                           ATmega8515L-8MU(2)  44M1

                           ATmega8515-16AC     44A
                           ATmega8515-16PC     40P6
                           ATmega8515-16JC     44J
                           ATmega8515-16MC     44M1

                           ATmega8515-16AI     44A
                           ATmega8515-16PI     40P6
                           ATmega8515-16JI     44J
                           ATmega8515-16MI     44M1
                           ATmega8515-16AU(2)  44A
                           ATmega8515-16PU(2)  40P6
                           ATmega8515-16JU(2)  44J
                           ATmega8515-16MU(2)  44MI

Note:  1. This device can also be supplied in wafer form. Please contact your local Atmel sales office for detailed ordering information
           and minimum quantities..

       2. Pb-free packaging alternative, complies to the European Directive for Restriction of Hazardous Substances (RoHS direc-
           tive).Also Halide free and fully Green.

44A                                                                 Package Type
40P6       44-lead, Thin (1.0 mm) Plastic Gull Wing Quad Flat Package (TQFP)
44J        40-lead, 0.600" Wide, Plastic Dual Inline Package (PDIP)
44M1       44-lead, Plastic J-Leaded Chip Carrier (PLCC)
           44-pad, 7 x 7 x 1.0 mm body, lead pitch 0.50 mm, Quad Flat No-Lead/Micro Lead Frame Package (QFN/MLF)

                                                                                                                                                                13

2512JSAVR10/06
Packaging Information

44A

            PIN 1               PIN 1 IDENTIFIER  B
           e                                         E1 E

                                D1
                                 D

        C  0~7

                                                                      A1 A2  A
                   L

                                                                                      COMMON DIMENSIONS
                                                                                       (Unit of Measure = mm)

Notes:  1. This package conforms to JEDEC reference MS-026, Variation ACB.   SYMBOL    MIN     NOM     MAX     NOTE
        2. Dimensions D1 and E1 do not include mold protrusion. Allowable         A                  1.20
                                                                                  A1  0.05            0.15    Note 2
           protrusion is 0.25 mm per side. Dimensions D1 and E1 are maximum       A2   0.95            1.05    Note 2
           plastic body size dimensions including mold mismatch.                  D   11.75     1.00   12.25
        3. Lead coplanarity is 0.10 mm maximum.                                   D1  9.90     12.00   10.10
                                                                                  E   11.75    10.00   12.25
                                                                                  E1  9.90     12.00   10.10
                                                                                  B   0.30     10.00   0.45
                                                                                  C   0.09             0.20
                                                                                  L   0.45             0.75
                                                                                  e               
                                                                                                  
                                                                                             0.80 TYP

          2325 Orchard Parkway  TITLE                                                                              10/5/2001
        R San Jose, CA 95131                                                                        DRAWING NO. REV.
                                  44A, 44-lead, 10 x 10 mm Body Size, 1.0 mm Body Thickness,
                                  0.8 mm Lead Pitch, Thin Profile Plastic Quad Flat Package (TQFP)     44A             B

14 ATmega8515(L)

                                                                                                               2512JSAVR10/06
                                                                    ATmega8515(L)

40P6

                                    D
                                                             PIN
                                                               1

                                                                             E1

        A

SEATING PLANE                           B1                       A1                 COMMON DIMENSIONS
                                    E                       B                        (Unit of Measure = mm)
                  L
                        e           eB      0 ~ 15 REF

                                 C

                                                                                 SYMBOL MIN NOM MAX NOTE

                                                                                 A                   4.826

                                                                                 A1 0.381            

                                                                                 D  52.070            52.578 Note 2

                                                                                 E  15.240            15.875

                                                                                 E1 13.462            13.970 Note 2

                                                                                 B  0.356             0.559

Notes:  1. This package conforms to JEDEC reference MS-011, Variation AC.        B1 1.041             1.651
        2. Dimensions D and E1 do not include mold Flash or Protrusion.
                                                                                 L  3.048             3.556
           Mold Flash or Protrusion shall not exceed 0.25 mm (0.010").
                                                                                 C  0.203             0.381

                                                                                 eB 15.494            17.526

                                                                                 e          2.540 TYP

                                                                                                               09/28/01

                                    TITLE                                                      DRAWING NO. REV.
  2325 Orchard Parkway 40P6, 40-lead (0.600"/15.24 mm Wide) Plastic Dual
R San Jose, CA 95131 Inline Package (PDIP)                                                             40P6           B

                                                                                                                                                                15

2512JSAVR10/06
44J

             1.14(0.045) X 45                PIN NO. 1       1.14(0.045) X 45
                                              IDENTIFIER
                                                                                         0.318(0.0125)
                                                                                         0.191(0.0075)

                                                          E1  E                      B1                  D2/E2

             B                                                                                    A2
                                                                                                  A1
              e                                                                      A
                                          D1
                                           D

                0.51(0.020)MAX                                                       COMMON DIMENSIONS
                    45 MAX (3X)                                                      (Unit of Measure = mm)

             1. This package conforms to JEDEC reference MS-018, Variation AC.  SYMBOL MIN NOM MAX NOTE
             2. Dimensions D1 and E1 do not include mold protrusion.
                                                                                 A   4.191                      4.572
                Allowable protrusion is .010"(0.254 mm) per side. Dimension D1
                and E1 include mold mismatch and are measured at the extreme     A1 2.286                       3.048
                material condition at the upper or lower parting line.
             3. Lead coplanarity is 0.004" (0.102 mm) maximum.                   A2  0.508                     

                                                                                 D   17.399                     17.653

                                                                                 D1 16.510                      16.662 Note 2

                                                                                 E   17.399                     17.653

     Notes:                                                                      E1 16.510                      16.662 Note 2

                                                                                 D2/E2 14.986                   16.002

                                                                                 B   0.660                      0.813

                                                                                 B1 0.330                       0.533

                                                                                 e                    1.270 TYP

                                                                                                                         10/04/01

                                         TITLE                                                           DRAWING NO. REV.
       2325 Orchard Parkway 44J, 44-lead, Plastic J-leaded Chip Carrier (PLCC)
     R San Jose, CA 95131                                                                                           44J         B

16 ATmega8515(L)

                                                                                                                         2512JSAVR10/06
                                                                    ATmega8515(L)

44M1

                  D

       Marked Pin# 1 ID

                                              E

                          TOP VIEW               Pin #1 Corner                                      SEATING PLANE

                      K                                                                     A1
   L                                                                                        A3
                                                                             A
                               D2
                                                                                SIDE VIEW

                                       1         Option A Pin #1
                                                                   Triangle
                                       2

                                       3                                              COMMON DIMENSIONS
                                                                                       (Unit of Measure = mm)

   E2                                                                        SYMBOL   MIN      NOM                 MAX   NOTE
                                                                                  A   0.80     0.90                1.00
                                                 Option B       Pin #1            A1           0.02                0.05
                                                                Chamfer           A3       0.25 REF
                                                                (C 0.30)          b            0.23                0.30
                                                                                  D   0.18     7.00                7.10
K                                                Option C       Pin #1            D2  6.90     5.20                5.40
                                                                Notch             E   5.00     7.00                7.10
       b                            e                           (0.20 R)          E2  6.90     5.20                5.40
                                                                                  e   5.00  0.50 BSC
       BOTTOM VIEW                                                                L            0.64                0.69
                                                                                  K   0.59     0.26                0.41
   Note: JEDEC Standard MO-220, Fig. 1 (SAW Singulation) VKKD-3.                      0.20

                                                                                                                         5/27/06

                                    TITLE                                                                          DRAWING NO. REV.
  2325 Orchard Parkway 44M1, 44-pad, 7 x 7 x 1.0 mm Body, Lead Pitch 0.50 mm,
R San Jose, CA 95131 5.20 mm Exposed Pad, Micro Lead Frame Package (MLF)                                           44M1        G

                                                                                                                                                                17

2512JSAVR10/06
Errata         The revision letter in this section refers to the revision of the ATmega8515 device.

ATmega8515(L)  1. First Analog Comparator conversion may be delayed
Rev. C and D        If the device is powered by a slow rising VCC, the first Analog Comparator conver-
                    sion will take longer than expected on some devices.
                    Problem Fix/Workaround
                    When the device has been powered or reset, disable then enable the Analog Com-
                    parator before the first conversion.

18 ATmega8515(L)

                  2512JSAVR10/06
                    ATmega8515(L)

Datasheet Revision  Please note that the referring page numbers in this section are referring to this docu-
History             ment. The referring revision in this section are referring to the document revision.

Rev. 2512J-10/06    1. Updated TOP/BOTTOM description for all Timer/Counters Fast PWM mode.
Rev. 2512I-08/06    2. Updated "Errata" on page 18.
Rev. 2512H-04/06
                    1. Updated "Ordering Information" on page 13.
Rev. 2512G-03/05
                    1. Added "Resources" on page 6.
Rev. 2512E-09/03    2. Updated cross reference in "Phase Correct PWM Mode" on page 113.
Rev. 2512E-09/03    3. Updated "Timer/Counter Interrupt Mask Register TIMSK(1)" on page 124.
                    4. Updated "Serial Peripheral Interface SPI" on page 126.
Rev. 2512D-02/03    5. Removed obsolete section of "Calibration Byte" on page 181.
                    6. Updated Table 10 on page 38, Table 52 on page 120, Table 94 on page 196 and

                         Table 96 on page 199.

                    1. MLF-package alternative changed to "Quad Flat No-Lead/Micro Lead Frame
                         Package QFN/MLF".

                    2. Updated "Electrical Characteristics" on page 197
                    3. Updated "Ordering Information" on page 13.

                    1. Updated "Calibrated Internal RC Oscillator" on page 39.

                    1. Removed "Preliminary" from the datasheet.
                    2. Updated Table 18 on page 46 and "Absolute Maximum Ratings" and "DC

                         Characteristics" in "Electrical Characteristics" on page 197.
                    3. Updated chapter "ATmega8515 Typical Characteristics" on page 207.

                    1. Added "EEPROM Write During Power-down Sleep Mode" on page 23.
                    2. Improved the description in "Phase Correct PWM Mode" on page 88.
                    3. Corrected OCn waveforms in Figure 53 on page 111.
                    4. Added note under "Filling the Temporary Buffer (page loading)" on page 173

                         about writing to the EEPROM during an SPM page load.
                    5. Updated Table 93 on page 195.
                    6. Updated "Packaging Information" on page 14.

                                                                                                                                                                19

2512JSAVR10/06
Rev. 2512C-10/02  1. Added "Using all Locations of External Memory Smaller than 64 KB" on page
                       31.
Rev. 2512B-09/02
Rev. 2512A-04/02  2. Removed all TBD.

                  3. Added description about calibration values for 2, 4, and 8 MHz.

                  4. Added variation in frequency of "External Clock" on page 40.

                  5. Added note about VBOT, Table 18 on page 46.
                  6. Updated about "Unconnected pins" on page 64.

                  7. Updated "16-bit Timer/Counter1" on page 97, Table 51 on page 119 and Table
                       52 on page 120.

                  8. Updated "Enter Programming Mode" on page 184, "Chip Erase" on page 184,
                       Figure 77 on page 187, and Figure 78 on page 188.

                  9. Updated "Electrical Characteristics" on page 197, "External Clock Drive" on
                       page 199, Table 96 on page 199 and Table 97 on page 200, "SPI Timing Char-
                       acteristics" on page 200 and Table 98 on page 202.

                  10. Added "Errata" on page 18.

                  1. Changed the Endurance on the Flash to 10,000 Write/Erase Cycles.

                  1. Initial.

20 ATmega8515(L)

                  2512JSAVR10/06
Atmel Corporation             Atmel Operations                       RF/Automotive
                                                                       Theresienstrasse 2
  2325 Orchard Parkway        Memory                                   Postfach 3535
  San Jose, CA 95131, USA       2325 Orchard Parkway                   74025 Heilbronn, Germany
  Tel: 1(408) 441-0311          San Jose, CA 95131, USA                Tel: (49) 71-31-67-0
  Fax: 1(408) 487-2600          Tel: 1(408) 441-0311                   Fax: (49) 71-31-67-2340
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  Switzerland                   La Chantrerie                          Avenue de Rochepleine
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  Fax: (41) 26-426-5500         44306 Nantes Cedex 3, France           38521 Saint-Egreve Cedex, France
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