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ATMEGA16-16AJ

器件型号:ATMEGA16-16AJ
器件类别:半导体    嵌入式处理器和控制器   
文件大小:6449.78KB,共12页
厂商名称:Atmel (Microchip)
标准:  
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器件描述

IC mcu 8bit 16kb flash 44tqfp

参数
Datasheets:
ATMEGA16(L) Summary:
ATMEGA16(L) Datasheet:
Product Photos:
44-TQFP:
44-TQFP:
Standard Package : 160
Category: Integrated Circuits (ICs)
Family: Embedded - Microcontrollers
Series: AVR® ATmega
Packaging : Tray
Core Processor: AVR
Core Size: 8-Bit
Speed: 16MHz
Connectivity: I²C, SPI, UART/USART
Peripherals: Brown-out Detect/Reset, POR, PWM, WDT
Number of I/O: 32
Program Memory Size: 16KB (8K x 16)
Program Memory Type: FLASH
EEPROM Size: 512 x 8
RAM Size: 1K x 8
Voltage - Supply (Vcc/Vdd): 4.5 V ~ 5.5 V
Data Converters: A/D 8x10b
Oscillator Type: Internal
Operating Temperature: -40°C ~ 85°C
Package / Case: 44-TQFP
Supplier Device Package: 44-TQFP

ATMEGA16-16AJ器件文档内容

Features                                                                               8-bit
                                                                                       Microcontroller
High-performance, Low-power Atmel AVR 8-bit Microcontroller                        with 16K Bytes
Advanced RISC Architecture                                                           In-System
                                                                                       Programmable
       131 Powerful Instructions Most Single-clock Cycle Execution                  Flash
       32 8 General Purpose Working Registers                                       ATmega16
       Fully Static Operation                                                         ATmega16L
       Up to 16 MIPS Throughput at 16 MHz                                             Summary
       On-chip 2-cycle Multiplier
High Endurance Non-volatile Memory segments                                                                   Rev. 2466TSAVR07/10
       16 Kbytes of In-System Self-programmable Flash program memory
       512 Bytes EEPROM
       1 Kbyte Internal SRAM
       Write/Erase Cycles: 10,000 Flash/100,000 EEPROM
       Data retention: 20 years at 85C/100 years at 25C(1)
       Optional Boot Code Section with Independent Lock Bits

         In-System Programming by On-chip Boot Program
        True Read-While-Write Operation
       Programming Lock for Software Security
JTAG (IEEE std. 1149.1 Compliant) Interface
       Boundary-scan Capabilities According to the JTAG Standard
       Extensive On-chip Debug Support
       Programming of Flash, EEPROM, Fuses, and Lock Bits through the JTAG Interface
Peripheral Features
       Two 8-bit Timer/Counters with Separate Prescalers and Compare Modes
       One 16-bit Timer/Counter with Separate Prescaler, Compare Mode, and Capture
         Mode
       Real Time Counter with Separate Oscillator
       Four PWM Channels
       8-channel, 10-bit ADC

            8 Single-ended Channels
            7 Differential Channels in TQFP Package Only
            2 Differential Channels with Programmable Gain at 1x, 10x, or 200x
       Byte-oriented Two-wire Serial Interface
       Programmable Serial USART
       Master/Slave SPI Serial Interface
       Programmable Watchdog Timer with Separate On-chip Oscillator
       On-chip Analog Comparator
Special Microcontroller Features
       Power-on Reset and Programmable Brown-out Detection
       Internal Calibrated RC Oscillator
       External and Internal Interrupt Sources
       Six Sleep Modes: Idle, ADC Noise Reduction, Power-save, Power-down, Standby
         and Extended Standby
I/O and Packages
       32 Programmable I/O Lines
       40-pin PDIP, 44-lead TQFP, and 44-pad QFN/MLF
Operating Voltages
       2.7V - 5.5V for ATmega16L
       4.5V - 5.5V for ATmega16
Speed Grades
       0 - 8 MHz for ATmega16L
       0 - 16 MHz for ATmega16
Power Consumption @ 1 MHz, 3V, and 25C for ATmega16L
       Active: 1.1 mA
       Idle Mode: 0.35 mA
       Power-down Mode: < 1 A
Pin             Figure 1. Pinout ATmega16

Configurations                                                  PDIP

                                              (XCK/T0) PB0                    PA0 (ADC0)
                                                     (T1) PB1                 PA1 (ADC1)
                                                                              PA2 (ADC2)
                                           (INT2/AIN0) PB2                    PA3 (ADC3)
                                           (OC0/AIN1) PB3                     PA4 (ADC4)
                                                                              PA5 (ADC5)
                                                    (SS) PB4                  PA6 (ADC6)
                                                 (MOSI) PB5                   PA7 (ADC7)
                                                 (MISO) PB6                   AREF
                                                  (SCK) PB7                   GND
                                                                              AVCC
                                                       RESET                  PC7 (TOSC2)
                                                           VCC                PC6 (TOSC1)
                                                           GND                PC5 (TDI)
                                                                              PC4 (TDO)
                                                        XTAL2                 PC3 (TMS)
                                                        XTAL1                 PC2 (TCK)
                                                  (RXD) PD0                   PC1 (SDA)
                                                  (TXD) PD1                   PC0 (SCL)
                                                  (INT0) PD2                  PD7 (OC2)
                                                  (INT1) PD3
                                                (OC1B) PD4
                                                (OC1A) PD5
                                                 (ICP1) PD6

                                                                TQFP/QFN/MLF

                                           PB4 (SS)
                                              PB3 (AIN1/OC0)
                                                  PB2 (AIN0/INT2)
                                                      PB1 (T1)
                                                          PB0 (XCK/T0)
                                                              GND
                                                                  VCC
                                                                      PA0 (ADC0)
                                                                          PA1 (ADC1)
                                                                              PA2 (ADC2)
                                                                                 PA3 (ADC3)

                         (MOSI) PB5                                                          PA4 (ADC4)
                         (MISO) PB6                                                          PA5 (ADC5)
                          (SCK) PB7                                                          PA6 (ADC6)
                                                                                             PA7 (ADC7)
                                RESET                                                        AREF
                                   VCC                                                       GND
                                   GND                                                       AVCC
                                                                                             PC7 (TOSC2)
                                 XTAL2                                                       PC6 (TOSC1)
                                 XTAL1                                                       PC5 (TDI)
                          (RXD) PD0                                                          PC4 (TDO)
                          (TXD) PD1
                          (INT0) PD2       (INT1) PD3
                                              (OC1B) PD4
                NOTE:                             (OC1A) PD5
                Bottom pad should
                be soldered to ground.                (ICP1) PD6
                                                          (OC2) PD7

                                                              VCC
                                                                  GND
                                                                      (SCL) PC0
                                                                          (SDA) PC1
                                                                              (TCK) PC2
                                                                                 (TMS) PC3

Disclaimer      Typical values contained in this datasheet are based on simulations and characterization of
                other AVR microcontrollers manufactured on the same process technology. Min and Max values
                will be available after the device is characterized.

2 ATmega16(L)

                                                                                                          2466TSAVR07/10
                                                                                      ATmega16(L)

Overview       The ATmega16 is a low-power CMOS 8-bit microcontroller based on the AVR enhanced RISC
               architecture. By executing powerful instructions in a single clock cycle, the ATmega16 achieves
Block Diagram  throughputs approaching 1 MIPS per MHz allowing the system designer to optimize power con-
               sumption versus processing speed.

               Figure 2. Block Diagram

                                        PA0 - PA7                          PC0 - PC7

               VCC

               GND   PORTA DRIVERS/BUFFERS                    PORTC DRIVERS/BUFFERS
               AVCC  PORTA DIGITAL INTERFACE                  PORTC DIGITAL INTERFACE
               AREF
                     MUX &                              ADC   TWI
                      ADC                          INTERFACE

                       PROGRAM                         STACK    TIMERS/    OSCILLATOR
                        COUNTER                      POINTER  COUNTERS

                       PROGRAM                         SRAM     INTERNAL   OSCILLATOR  XTAL1
                          FLASH                               OSCILLATOR
                                                    GENERAL                  INTERNAL  XTAL2
                     INSTRUCTION                    PURPOSE   WATCHDOG     CALIBRATED  RESET
                       REGISTER                    REGISTERS       TIMER   OSCILLATOR

                     INSTRUCTION                           X   MCU CTRL.
                        DECODER                            Y     & TIMING
                                                           Z
                       CONTROL                                 INTERRUPT
                          LINES                        ALU          UNIT

                     AVR CPU                          STATUS     EEPROM
                                                    REGISTER

                     PROGRAMMING                         SPI  USART
                            LOGIC
                                                      COMP.
                           +                       INTERFACE
                           -

                     PORTB DIGITAL INTERFACE                  PORTD DIGITAL INTERFACE
                     PORTB DRIVERS/BUFFERS                    PORTD DRIVERS/BUFFERS

                                    PB0 - PB7                               PD0 - PD7

                                                                                                                                                                  3

2466TSAVR07/10
Pin Descriptions   The AVR core combines a rich instruction set with 32 general purpose working registers. All the
                   32 registers are directly connected to the Arithmetic Logic Unit (ALU), allowing two independent
VCC                registers to be accessed in one single instruction executed in one clock cycle. The resulting
GND                architecture is more code efficient while achieving throughputs up to ten times faster than con-
Port A (PA7..PA0)  ventional CISC microcontrollers.

                   The ATmega16 provides the following features: 16 Kbytes of In-System Programmable Flash
                   Program memory with Read-While-Write capabilities, 512 bytes EEPROM, 1 Kbyte SRAM, 32
                   general purpose I/O lines, 32 general purpose working registers, a JTAG interface for Boundary-
                   scan, On-chip Debugging support and programming, three flexible Timer/Counters with com-
                   pare modes, Internal and External Interrupts, a serial programmable USART, a byte oriented
                   Two-wire Serial Interface, an 8-channel, 10-bit ADC with optional differential input stage with
                   programmable gain (TQFP package only), a programmable Watchdog Timer with Internal Oscil-
                   lator, an SPI serial port, and six software selectable power saving modes. The Idle mode stops
                   the CPU while allowing the USART, Two-wire interface, A/D Converter, SRAM, Timer/Counters,
                   SPI port, and interrupt system to continue functioning. The Power-down mode saves the register
                   contents but freezes the Oscillator, disabling all other chip functions until the next External Inter-
                   rupt or Hardware Reset. In Power-save mode, the Asynchronous Timer continues to run,
                   allowing the user to maintain a timer base while the rest of the device is sleeping. The ADC
                   Noise Reduction mode stops the CPU and all I/O modules except Asynchronous Timer and
                   ADC, to minimize switching noise during ADC conversions. In Standby mode, the crystal/reso-
                   nator Oscillator is running while the rest of the device is sleeping. This allows very fast start-up
                   combined with low-power consumption. In Extended Standby mode, both the main Oscillator
                   and the Asynchronous Timer continue to run.

                   The device is manufactured using Atmel's high density nonvolatile memory technology. The On-
                   chip ISP Flash allows the program memory to be reprogrammed in-system through an SPI serial
                   interface, by a conventional nonvolatile memory programmer, or by an On-chip Boot program
                   running on the AVR core. The boot program can use any interface to download the application
                   program in the Application Flash memory. Software in the Boot Flash section will continue to run
                   while the Application Flash section is updated, providing true Read-While-Write operation. By
                   combining an 8-bit RISC CPU with In-System Self-Programmable Flash on a monolithic chip,
                   the Atmel ATmega16 is a powerful microcontroller that provides a highly-flexible and cost-effec-
                   tive solution to many embedded control applications.

                   The ATmega16 AVR is supported with a full suite of program and system development tools
                   including: C compilers, macro assemblers, program debugger/simulators, in-circuit emulators,
                   and evaluation kits.

                   Digital supply voltage.

                   Ground.

                   Port A serves as the analog inputs to the A/D Converter.

                   Port A also serves as an 8-bit bi-directional I/O port, if the A/D Converter is not used. Port pins
                   can provide internal pull-up resistors (selected for each bit). The Port A output buffers have sym-
                   metrical drive characteristics with both high sink and source capability. When pins PA0 to PA7
                   are used as inputs and are externally pulled low, they will source current if the internal pull-up
                   resistors are activated. The Port A pins are tri-stated when a reset condition becomes active,
                   even if the clock is not running.

4 ATmega16(L)

                   2466TSAVR07/10
                   ATmega16(L)

Port B (PB7..PB0)  Port B is an 8-bit bi-directional I/O port with internal pull-up resistors (selected for each bit). The
                   Port B output buffers have symmetrical drive characteristics with both high sink and source
Port C (PC7..PC0)  capability. As inputs, Port B pins that are externally pulled low will source current if the pull-up
                   resistors are activated. The Port B pins are tri-stated when a reset condition becomes active,
Port D (PD7..PD0)  even if the clock is not running.

RESET              Port B also serves the functions of various special features of the ATmega16 as listed on page
XTAL1              58.
XTAL2
AVCC               Port C is an 8-bit bi-directional I/O port with internal pull-up resistors (selected for each bit). The
AREF               Port C output buffers have symmetrical drive characteristics with both high sink and source
                   capability. As inputs, Port C pins that are externally pulled low will source current if the pull-up
                   resistors are activated. The Port C pins are tri-stated when a reset condition becomes active,
                   even if the clock is not running. If the JTAG interface is enabled, the pull-up resistors on pins
                   PC5(TDI), PC3(TMS) and PC2(TCK) will be activated even if a reset occurs.

                   Port C also serves the functions of the JTAG interface and other special features of the
                   ATmega16 as listed on page 61.

                   Port D is an 8-bit bi-directional I/O port with internal pull-up resistors (selected for each bit). The
                   Port D output buffers have symmetrical drive characteristics with both high sink and source
                   capability. As inputs, Port D pins that are externally pulled low will source current if the pull-up
                   resistors are activated. The Port D pins are tri-stated when a reset condition becomes active,
                   even if the clock is not running.

                   Port D also serves the functions of various special features of the ATmega16 as listed on page
                   63.

                   Reset Input. A low level on this pin for longer than the minimum pulse length will generate a
                   reset, even if the clock is not running. The minimum pulse length is given in Table 15 on page
                   38. Shorter pulses are not guaranteed to generate a reset.

                   Input to the inverting Oscillator amplifier and input to the internal clock operating circuit.

                   Output from the inverting Oscillator amplifier.

                   AVCC is the supply voltage pin for Port A and the A/D Converter. It should be externally con-
                   nected to VCC, even if the ADC is not used. If the ADC is used, it should be connected to VCC
                   through a low-pass filter.

                   AREF is the analog reference pin for the A/D Converter.

                                                                                                                                                                  5

2466TSAVR07/10
Resources  A comprehensive set of development tools, application notes and datasheets are available for
           download on http://www.atmel.com/avr.

           Note: 1.

Data Retention Reliability Qualification results show that the projected data retention failure rate is much less

                                   than 1 PPM over 20 years at 85C or 100 years at 25C.

6 ATmega16(L)

               2466TSAVR07/10
                                                                                                                  ATmega16(L)

Register Summary

Address          Name     Bit 7              Bit 6         Bit 5             Bit 4    Bit 3  Bit 2   Bit 1         Bit 0       Page

  $3F ($5F)        SREG   I                  T                     H            S         V      N       Z             C             9
  $3E ($5E)         SPH                                                                      SP10     SP9           SP8            12
  $3D ($5D)         SPL                                                             SP3    SP2     SP1           SP0            12
  $3C ($5C)        OCR0                                                                                                             85
  $3B ($5B)        GICR   SP7                SP6             SP5             SP4                    IVSEL         IVCE          48, 69
  $3A ($5A)         GIFR                                                                                                         70
  $39 ($59)        TIMSK  Timer/Counter0 Output Compare Register                     OCIE1B   TOIE1                           85, 115, 133
  $38 ($58)         TIFR                                                              OCF1B   TOV1   OCIE0         TOIE0      86, 115, 133
  $37 ($57)       SPMCR   INT1               INT0           INT2                    BLBSET  PGWRT    OCF0          TOV0            250
  $36 ($56)        TWCR                                                               TWWC    TWEN   PGERS        SPMEN             180
  $35 ($55)       MCUCR   INTF1              INTF0         INTF2                     ISC11   ISC10                 TWIE          32, 68
  $34 ($54)      MCUCSR                                                               WDRF    BORF                ISC00      41, 69, 231
  $33 ($53)       TCCR0   OCIE2              TOIE2         TICIE1            OCIE1A  WGM01    CS02    ISC01        PORF             83
  $32 ($52)       TCNT0                                                                              EXTRF          CS00            85
                 OSCCAL   OCF2               TOV2           ICF1             OCF1A    ACME            CS01                          30
$31(1) ($51)(1)    OCDR                                                               FOC1A                        PSR10            227
                   SFIOR  SPMIE              RWWSB                          RWWSRE  WGM12                        WGM10   57,88,134,201,221
  $30 ($50)      TCCR1A                                                                                                             110
  $2F ($4F)      TCCR1B   TWINT              TWEA          TWSTA             TWSTO   WGM21                          CS10            113
  $2E ($4E)      TCNT1H                                                                                                             114
  $2D ($4D)      TCNT1L   SM2                SE             SM1              SM0        AS2                         CS20            114
  $2C ($4C)      OCR1AH                                                                WDE                                          114
  $2B ($4B)      OCR1AL   JTD                ISC2                           JTRF                                 TCR2UB            114
  $2A ($4A)      OCR1BH                                                                USBS                        WDP0             114
  $29 ($49)      OCR1BL   FOC0               WGM00         COM01             COM00                                                 114
  $28 ($48)        ICR1H                                                                                          UCPOL             114
  $27 ($47)        ICR1L  Timer/Counter0 (8 Bits)                                     EERIE                        EEAR8            114
  $26 ($46)       TCCR2                                                              PORTA3                                         128
  $25 ($45)       TCNT2   Oscillator Calibration Register                                                           EERE            130
  $24 ($44)        OCR2                                                                DDA3                       PORTA0            130
  $23 ($43)        ASSR   On-Chip Debug Register                                      PINA3                                         131
  $22 ($42)       WDTCR                                                              PORTB3                         DDA0            43
  $21 ($41)       UBRRH   ADTS2              ADTS1         ADTS0                      DDB3   PUD     PSR2         PINA0            167
                  UCSRC                                                               PINB3  FOC1B   WGM11        PORTB0            166
$20(2) ($40)(2)   EEARH   COM1A1  COM1A0                   COM1B1            COM1B0  PORTC3   CS12                  DDB0            19
                  EEARL                                                                DDC3           CS11         PINB0            19
  $1F ($3F)        EEDR   ICNC1              ICES1                          WGM13    PINC3                       PORTC0            19
  $1E ($3E)        EECR                                                              PORTD3                         DDC0            19
  $1D ($3D)       PORTA   Timer/Counter1 Counter Register High Byte                  DDD3                        PINC0            66
  $1C ($3C)        DDRA                                                               PIND3                       PORTD0            66
  $1B ($3B)         PINA  Timer/Counter1 Counter Register Low Byte                                                DDD0            66
  $1A ($3A)       PORTB                                                                                           PIND0            66
  $19 ($39)        DDRB   Timer/Counter1 Output Compare Register A High Byte         CPOL                                         66
  $18 ($38)         PINB                                                                                           SPI2X            66
  $17 ($37)       PORTC   Timer/Counter1 Output Compare Register A Low Byte          DOR                          SPR0            67
  $16 ($36)        DDRC                                                                TXEN                                         67
  $15 ($35)         PINC  Timer/Counter1 Output Compare Register B High Byte                                     MPCM             67
  $14 ($34)       PORTD                                                                ACIE                         TXB8            67
  $13 ($33)        DDRD   Timer/Counter1 Output Compare Register B Low Byte         MUX3                                          67
  $12 ($32)         PIND                                                               ADIE                        ACIS0            67
  $11 ($31)        SPDR   Timer/Counter1 Input Capture Register High Byte                                        MUX0             142
  $10 ($30)        SPSR                                                               TWA2                         ADPS0            142
  $0F ($2F)        SPCR   Timer/Counter1 Input Capture Register Low Byte                                                          140
  $0E ($2E)         UDR                                                                                           TWGCE             163
  $0D ($2D)       UCSRA   FOC2               WGM20         COM21             COM20           CS22    CS21                           164
  $0C ($2C)       UCSRB                                                                                                             165
  $0B ($2B)       UBRRL   Timer/Counter2 (8 Bits)                                                                                   167
  $0A ($2A)        ACSR                                                                                                             202
  $09 ($29)       ADMUX   Timer/Counter2 Output Compare Register                                                                    217
  $08 ($28)      ADCSRA                                                                                                             219
  $07 ($27)        ADCH                                                                  TCN2UB  OCR2UB                         220
  $06 ($26)        ADCL                                                                                                             220
  $05 ($25)        TWDR                                                   WDTOE           WDP2    WDP1                           182
  $04 ($24)        TWAR                                                                                                             182
  $03 ($23)               URSEL                                                                 UBRR[11:8]
  $02 ($22)
                          URSEL              UMSEL         UPM1              UPM0            UCSZ1   UCSZ0

                                                                                                          

                          EEPROM Address Register Low Byte

                          EEPROM Data Register

                                                                                         EEMWE    EEWE
                                                                                             PORTA2  PORTA1
                          PORTA7             PORTA6        PORTA5            PORTA4
                                                                                               DDA2    DDA1
                          DDA7               DDA6           DDA5             DDA4             PINA2   PINA1
                                                                                             PORTB2  PORTB1
                          PINA7              PINA6         PINA5             PINA4             DDB2    DDB1
                                                                                              PINB2   PINB1
                          PORTB7             PORTB6        PORTB5            PORTB4          PORTC2  PORTC1
                                                                                              DDC2     DDC1
                          DDB7               DDB6           DDB5             DDB4             PINC2   PINC1
                                                                                             PORTD2  PORTD1
                          PINB7              PINB6         PINB5             PINB4            DDD2     DDD1
                                                                                              PIND2   PIND1
                          PORTC7  PORTC6                   PORTC5            PORTC4
                                                                                                        
                          DDC7               DDC6          DDC5              DDC4             CPHA     SPR1

                          PINC7              PINC6         PINC5             PINC4               PE     U2X
                                                                                              UCSZ2    RXB8
                          PORTD7  PORTD6                   PORTD5            PORTD4
                                                                                               ACIC   ACIS1
                          DDD7               DDD6          DDD5              DDD4             MUX2    MUX1
                                                                                              ADPS2   ADPS1
                          PIND7              PIND6         PIND5             PIND4

                          SPI Data Register

                          SPIF               WCOL                              

                          SPIE               SPE           DORD              MSTR

                          USART I/O Data Register

                          RXC                TXC           UDRE                 FE

                          RXCIE              TXCIE         UDRIE             RXEN

                          USART Baud Rate Register Low Byte

                          ACD                ACBG           ACO                ACI

                          REFS1              REFS0         ADLAR             MUX4

                          ADEN               ADSC          ADATE             ADIF

                          ADC Data Register High Byte

                          ADC Data Register Low Byte

                          Two-wire Serial Interface Data Register

                          TWA6               TWA5          TWA4              TWA3            TWA1    TWA0

                                                                                                                                                                  7

2466TSAVR07/10
Address    Name  Bit 7  Bit 6  Bit 5                          Bit 4  Bit 3  Bit 2  Bit 1  Bit 0  Page

$01 ($21)  TWSR  TWS7   TWS6   TWS5                           TWS4   TWS3         TWPS1  TWPS0  181

$00 ($20)  TWBR  Two-wire Serial Interface Bit Rate Register                                     180

Notes:  1. When the OCDEN Fuse is unprogrammed, the OSCCAL Register is always accessed on this address. Refer to the debug-
            ger specific documentation for details on how to use the OCDR Register.

        2. Refer to the USART description for details on how to access UBRRH and UCSRC.
        3. For compatibility with future devices, reserved bits should be written to zero if accessed. Reserved I/O memory addresses

            should never be written.
        4. Some of the Status Flags are cleared by writing a logical one to them. Note that the CBI and SBI instructions will operate on

            all bits in the I/O Register, writing a one back into any flag read as set, thus clearing the flag. The CBI and SBI instructions
            work with registers $00 to $1F only.

8 ATmega16(L)

                                                                                                 2466TSAVR07/10
                                                                                                               ATmega16(L)

Instruction Set Summary

Mnemonics Operands                 Description                               Operation                             Flags   #Clocks

ARITHMETIC AND LOGIC INSTRUCTIONS                                            Rd  Rd + Rr                       Z,C,N,V,H         1
                                                                             Rd  Rd + Rr + C                   Z,C,N,V,H         1
ADD               Rd, Rr           Add two Registers                         Rdh:Rdl  Rdh:Rdl + K              Z,C,N,V,S         2
                                                                             Rd  Rd - Rr                       Z,C,N,V,H         1
ADC               Rd, Rr           Add with Carry two Registers              Rd  Rd - K                        Z,C,N,V,H         1
                                                                             Rd  Rd - Rr - C                   Z,C,N,V,H         1
ADIW              Rdl,K            Add Immediate to Word                     Rd  Rd - K - C                    Z,C,N,V,H         1
                                                                             Rdh:Rdl  Rdh:Rdl - K              Z,C,N,V,S         2
SUB               Rd, Rr           Subtract two Registers                    Rd  Rd Rr                       Z,N,V             1
                                                                             Rd  Rd K                        Z,N,V             1
SUBI              Rd, K            Subtract Constant from Register           Rd  Rd v Rr                       Z,N,V             1
                                                                             Rd  Rd v K                        Z,N,V             1
SBC               Rd, Rr           Subtract with Carry two Registers         Rd  Rd  Rr                        Z,N,V             1
                                                                             Rd  $FF - Rd                      Z,C,N,V           1
SBCI              Rd, K            Subtract with Carry Constant from Reg.    Rd  $00 - Rd                      Z,C,N,V,H         1
                                                                             Rd  Rd v K                        Z,N,V             1
SBIW              Rdl,K            Subtract Immediate from Word              Rd  Rd ($FF - K)                Z,N,V             1
                                                                             Rd  Rd + 1                        Z,N,V             1
AND               Rd, Rr           Logical AND Registers                     Rd  Rd - 1                        Z,N,V             1
                                                                             Rd  Rd Rd                       Z,N,V             1
ANDI              Rd, K            Logical AND Register and Constant         Rd  Rd  Rd                        Z,N,V             1
                                                                             Rd  $FF                           None              1
OR                Rd, Rr           Logical OR Registers                      R1:R0  Rd x Rr                    Z,C               2
                                                                             R1:R0  Rd x Rr                    Z,C               2
ORI               Rd, K            Logical OR Register and Constant          R1:R0  Rd x Rr                    Z,C               2
                                                                                                               Z,C               2
EOR               Rd, Rr           Exclusive OR Registers                    R1:R0  (Rd x Rr) << 1             Z,C               2
                                                                             R1:R0  (Rd x Rr) << 1             Z,C               2
COM               Rd               One's Complement                          R1:R0  (Rd x Rr) << 1
                                                                                                               None              2
NEG               Rd               Two's Complement                          PC  PC + k + 1                    None              2
                                                                             PC  Z                             None              3
SBR               Rd,K             Set Bit(s) in Register                    PC  k                             None              3
                                                                             PC  PC + k + 1                    None              3
CBR               Rd,K             Clear Bit(s) in Register                  PC  Z                             None              4
                                                                             PC  k                             None              4
INC               Rd               Increment                                 PC  STACK                         I                 4
                                                                             PC  STACK                         None          1/2/3
DEC               Rd               Decrement                                 if (Rd = Rr) PC  PC + 2 or 3      Z, N,V,C,H        1
                                                                             Rd - Rr                           Z, N,V,C,H        1
TST               Rd               Test for Zero or Minus                    Rd - Rr - C                       Z, N,V,C,H        1
                                                                             Rd - K                            None          1/2/3
CLR               Rd               Clear Register                            if (Rr(b)=0) PC  PC + 2 or 3      None          1/2/3
                                                                             if (Rr(b)=1) PC  PC + 2 or 3      None          1/2/3
SER               Rd               Set Register                              if (P(b)=0) PC  PC + 2 or 3       None          1/2/3
                                                                             if (P(b)=1) PC  PC + 2 or 3       None            1/2
MUL               Rd, Rr           Multiply Unsigned                         if (SREG(s) = 1) then PCPC+k + 1  None            1/2
                                                                             if (SREG(s) = 0) then PCPC+k + 1  None            1/2
MULS              Rd, Rr           Multiply Signed                           if (Z = 1) then PC  PC + k + 1    None            1/2
                                                                             if (Z = 0) then PC  PC + k + 1    None            1/2
MULSU             Rd, Rr           Multiply Signed with Unsigned             if (C = 1) then PC  PC + k + 1    None            1/2
                                                                             if (C = 0) then PC  PC + k + 1    None            1/2
FMUL              Rd, Rr           Fractional Multiply Unsigned              if (C = 0) then PC  PC + k + 1    None            1/2
                                                                             if (C = 1) then PC  PC + k + 1    None            1/2
FMULS             Rd, Rr           Fractional Multiply Signed                if (N = 1) then PC  PC + k + 1    None            1/2
                                                                             if (N = 0) then PC  PC + k + 1    None            1/2
FMULSU            Rd, Rr           Fractional Multiply Signed with Unsigned  if (N  V= 0) then PC  PC + k + 1  None            1/2
                                                                             if (N  V= 1) then PC  PC + k + 1  None            1/2
BRANCH INSTRUCTIONS                                                          if (H = 1) then PC  PC + k + 1    None            1/2
                                                                             if (H = 0) then PC  PC + k + 1    None            1/2
RJMP              k                Relative Jump                             if (T = 1) then PC  PC + k + 1    None            1/2
                                                                             if (T = 0) then PC  PC + k + 1    None            1/2
IJMP                               Indirect Jump to (Z)                      if (V = 1) then PC  PC + k + 1    None            1/2
                                                                             if (V = 0) then PC  PC + k + 1
JMP               k                Direct Jump

RCALL             k                Relative Subroutine Call

ICALL                              Indirect Call to (Z)

CALL              k                Direct Subroutine Call

RET                                Subroutine Return

RETI                               Interrupt Return

CPSE              Rd,Rr            Compare, Skip if Equal

CP                Rd,Rr            Compare

CPC               Rd,Rr            Compare with Carry

CPI               Rd,K             Compare Register with Immediate

SBRC              Rr, b            Skip if Bit in Register Cleared

SBRS              Rr, b            Skip if Bit in Register is Set

SBIC              P, b             Skip if Bit in I/O Register Cleared

SBIS              P, b             Skip if Bit in I/O Register is Set

BRBS              s, k             Branch if Status Flag Set

BRBC              s, k             Branch if Status Flag Cleared

BREQ              k                Branch if Equal

BRNE              k                Branch if Not Equal

BRCS              k                Branch if Carry Set

BRCC              k                Branch if Carry Cleared

BRSH              k                Branch if Same or Higher

BRLO              k                Branch if Lower

BRMI              k                Branch if Minus

BRPL              k                Branch if Plus

BRGE              k                Branch if Greater or Equal, Signed

BRLT              k                Branch if Less Than Zero, Signed

BRHS              k                Branch if Half Carry Flag Set

BRHC              k                Branch if Half Carry Flag Cleared

BRTS              k                Branch if T Flag Set

BRTC              k                Branch if T Flag Cleared

BRVS              k                Branch if Overflow Flag is Set

BRVC              k                Branch if Overflow Flag is Cleared

                                                                                                                                    9

2466TSAVR07/10
Mnemonics Operands             Description                       Operation                              Flags  #Clocks

BRIE  k                        Branch if Interrupt Enabled       if ( I = 1) then PC  PC + k + 1    None           1/2
                               Branch if Interrupt Disabled      if ( I = 0) then PC  PC + k + 1    None           1/2
BRID  k
                               Move Between Registers            Rd  Rr                             None             1
DATA TRANSFER INSTRUCTIONS     Copy Register Word                Rd+1:Rd  Rr+1:Rr                   None             1
                               Load Immediate                    Rd  K                              None             1
MOV   Rd, Rr                   Load Indirect                     Rd  (X)                            None             2
                               Load Indirect and Post-Inc.       Rd  (X), X  X + 1                  None             2
MOVW  Rd, Rr                   Load Indirect and Pre-Dec.        X  X - 1, Rd  (X)                  None             2
                               Load Indirect                     Rd  (Y)                            None             2
LDI   Rd, K                    Load Indirect and Post-Inc.       Rd  (Y), Y  Y + 1                  None             2
                               Load Indirect and Pre-Dec.        Y  Y - 1, Rd  (Y)                  None             2
LD    Rd, X                    Load Indirect with Displacement   Rd  (Y + q)                        None             2
                               Load Indirect                     Rd  (Z)                            None             2
LD    Rd, X+                   Load Indirect and Post-Inc.       Rd  (Z), Z  Z+1                    None             2
                               Load Indirect and Pre-Dec.        Z  Z - 1, Rd  (Z)                  None             2
LD    Rd, - X                  Load Indirect with Displacement   Rd  (Z + q)                        None             2
                               Load Direct from SRAM             Rd  (k)                            None             2
LD    Rd, Y                    Store Indirect                    (X)  Rr                            None             2
                               Store Indirect and Post-Inc.      (X)  Rr, X  X + 1                  None             2
LD    Rd, Y+                   Store Indirect and Pre-Dec.       X  X - 1, (X)  Rr                  None             2
                               Store Indirect                    (Y)  Rr                            None             2
LD    Rd, - Y                  Store Indirect and Post-Inc.      (Y)  Rr, Y  Y + 1                  None             2
                               Store Indirect and Pre-Dec.       Y  Y - 1, (Y)  Rr                  None             2
LDD   Rd,Y+q                   Store Indirect with Displacement  (Y + q)  Rr                        None             2
                               Store Indirect                    (Z)  Rr                            None             2
LD    Rd, Z                    Store Indirect and Post-Inc.      (Z)  Rr, Z  Z + 1                  None             2
                               Store Indirect and Pre-Dec.       Z  Z - 1, (Z)  Rr                  None             2
LD    Rd, Z+                   Store Indirect with Displacement  (Z + q)  Rr                        None             2
                               Store Direct to SRAM              (k)  Rr                            None             2
LD    Rd, -Z                   Load Program Memory               R0  (Z)                            None             3
                               Load Program Memory               Rd  (Z)                            None             3
LDD   Rd, Z+q                  Load Program Memory and Post-Inc  Rd  (Z), Z  Z+1                    None             3
                               Store Program Memory              (Z)  R1:R0                         None              -
LDS   Rd, k                    In Port                           Rd  P                              None             1
                               Out Port                          P  Rr                              None             1
ST    X, Rr                    Push Register on Stack            STACK  Rr                          None             2
                               Pop Register from Stack           Rd  STACK                          None             2
ST    X+, Rr
                               Set Bit in I/O Register           I/O(P,b)  1                        None             2
ST    - X, Rr                  Clear Bit in I/O Register         I/O(P,b)  0                        None             2
                               Logical Shift Left                Rd(n+1)  Rd(n), Rd(0)  0           Z,C,N,V          1
ST    Y, Rr                    Logical Shift Right               Rd(n)  Rd(n+1), Rd(7)  0           Z,C,N,V          1
                               Rotate Left Through Carry         Rd(0)C,Rd(n+1) Rd(n),CRd(7)        Z,C,N,V          1
ST    Y+, Rr                   Rotate Right Through Carry        Rd(7)C,Rd(n) Rd(n+1),CRd(0)        Z,C,N,V          1
                               Arithmetic Shift Right            Rd(n)  Rd(n+1), n=0..6             Z,C,N,V          1
ST    - Y, Rr                  Swap Nibbles                      Rd(3..0)Rd(7..4),Rd(7..4)Rd(3..0)  None             1
                               Flag Set                          SREG(s)  1                         SREG(s)          1
STD   Y+q,Rr                   Flag Clear                        SREG(s)  0                         SREG(s)          1
                               Bit Store from Register to T      T  Rr(b)                           T                1
ST    Z, Rr                    Bit load from T to Register       Rd(b)  T                           None             1
                               Set Carry                         C1                                 C                1
ST    Z+, Rr                   Clear Carry                       C0                                 C                1
                               Set Negative Flag                 N1                                 N                1
ST    -Z, Rr                   Clear Negative Flag               N0                                 N                1
                               Set Zero Flag                     Z1                                 Z                1
STD   Z+q,Rr                   Clear Zero Flag                   Z0                                 Z                1
                               Global Interrupt Enable           I1                                 I                1
STS   k, Rr                    Global Interrupt Disable          I0                                 I                1
                               Set Signed Test Flag              S1                                 S                1
LPM                            Clear Signed Test Flag            S0                                 S                1
                               Set Twos Complement Overflow.     V1                                 V                1
LPM   Rd, Z                    Clear Twos Complement Overflow    V0                                 V               1
                               Set T in SREG                     T1                                 T               1
LPM   Rd, Z+                   Clear T in SREG                   T0                                 T               1
                               Set Half Carry Flag in SREG       H1                                 H               1
SPM

IN    Rd, P

OUT   P, Rr

PUSH  Rr

POP   Rd

BIT AND BIT-TEST INSTRUCTIONS

SBI   P,b

CBI   P,b

LSL   Rd

LSR   Rd

ROL   Rd

ROR   Rd

ASR   Rd

SWAP  Rd

BSET  s

BCLR  s

BST   Rr, b

BLD   Rd, b

SEC

CLC

SEN

CLN

SEZ

CLZ

SEI

CLI

SES

CLS

SEV

CLV

SET

CLT

SEH

10 ATmega16(L)

                                                                                                    2466TSAVR07/10
                                                         ATmega16(L)

Mnemonics Operands        Description                    Operation                                     Flags  #Clocks

CLH                       Clear Half Carry Flag in SREG  H0                                        H               1
MCU CONTROL INSTRUCTIONS
NOP                       No Operation                   (see specific descr. for Sleep function)  None            1
SLEEP                     Sleep                          (see specific descr. for WDR/timer)       None            1
WDR                       Watchdog Reset                 For On-Chip Debug Only                    None            1
BREAK                     Break                                                                    None           N/A

                                                                                                                                                                11

2466TSAVR07/10
Ordering Information

Speed (MHz)  Power Supply  Ordering Code     Package  Operation Range

      8      2.7V - 5.5V   ATmega16L-8AU(1)  44A            Industrial
                           ATmega16L-8PU(1)  40P6      (-40oC to 85oC)
      16     4.5V - 5.5V   ATmega16L-8MU(1)  44M1
                                                            Industrial
                           ATmega16-16AU(1)  44A       (-40oC to 85oC)
                           ATmega16-16PU(1)  40P6
                           ATmega16-16MU(1)  44M1

Note: 1. Pb-free packaging complies to the European Directive for Restriction of Hazardous Substances (RoHS directive). Also
                Halide free and fully Green.

44A                                                                Package Type
40P6      44-lead, Thin (1.0 mm) Plastic Gull Wing Quad Flat Package (TQFP)
44M1      40-pin, 0.600" Wide, Plastic Dual Inline Package (PDIP)
          44-pad, 7 7 1.0 mm body, lead pitch 0.50 mm, Quad Flat No-Lead/Micro Lead Frame Package (QFN/MLF)

12 ATmega16(L)

                                                      2466TSAVR07/10
                                                                                                       ATmega16(L)

Packaging Information

44A

            PIN 1               PIN 1 IDENTIFIER  B
           e                                         E1 E

                                D1
                                 D

        C  0~7

                                                                      A1 A2  A
                   L

                                                                                    COMMON DIMENSIONS
                                                                                     (Unit of Measure = mm)

                                                                             SYMBOL MIN    NOM MAX           NOTE

                                                                                A                    1.20  Note 2
                                                                                                             Note 2
                                                                                A1  0.05              0.15

                                                                                A2  0.95   1.00 1.05

                                                                                D   11.75  12.00 12.25

                                                                                D1  9.90   10.00 10.10

                                                                                E   11.75  12.00 12.25

Notes:  1. This package conforms to JEDEC reference MS-026, Variation ACB.      E1  9.90   10.00 10.10
        2. Dimensions D1 and E1 do not include mold protrusion. Allowable
                                                                                B   0.30              0.45
           protrusion is 0.25 mm per side. Dimensions D1 and E1 are maximum
           plastic body size dimensions including mold mismatch.                C   0.09              0.20
        3. Lead coplanarity is 0.10 mm maximum.

                                                                                L   0.45              0.75

                                                                                e          0.80 TYP

          2325 Orchard Parkway  TITLE                                                                                 10/5/2001
        R San Jose, CA 95131                                                                           DRAWING NO. REV.
                                  44A, 44-lead, 10 x 10 mm Body Size, 1.0 mm Body Thickness,
                                  0.8 mm Lead Pitch, Thin Profile Plastic Quad Flat Package (TQFP)     44A           B

                                                                                                                                                                13

2466TSAVR07/10
40P6

                                          D
                                                                   PIN
                                                                     1

                                                                                   E1

              A

      SEATING PLANE                           B1                      A1                  COMMON DIMENSIONS
                                          E                       B                        (Unit of Measure = mm)
                       L
                             e            eB      0 ~ 15 REF

                                       C

                                                                                       SYMBOL MIN NOM MAX NOTE

                                                                                       A                   4.826

                                                                                       A1 0.381            

                                                                                       D  52.070            52.578 Note 2

                                                                                       E  15.240            15.875

                                                                                       E1 13.462            13.970 Note 2

                                                                                       B  0.356             0.559

      Notes:  1. This package conforms to JEDEC reference MS-011, Variation AC.        B1 1.041             1.651
              2. Dimensions D and E1 do not include mold Flash or Protrusion.
                                                                                       L  3.048             3.556
                 Mold Flash or Protrusion shall not exceed 0.25 mm (0.010").
                                                                                       C  0.203             0.381

                                                                                       eB 15.494            17.526

                                                                                       e          2.540 TYP

                                                                                                                     09/28/01

                                          TITLE                                                      DRAWING NO. REV.
        2325 Orchard Parkway 40P6, 40-lead (0.600"/15.24 mm Wide) Plastic Dual
      R San Jose, CA 95131 Inline Package (PDIP)                                                             40P6           B

14 ATmega16(L)

                                                                                                                     2466TSAVR07/10
                                                                       ATmega16(L)

44M1

                  D

       Marked Pin# 1 ID

                                              E

                          TOP VIEW               Pin #1 Corner                                     SEATING PLANE

                      K                                                                     A1
   L                                                                                        A3
                                                                             A
                               D2
                                                                                SIDE VIEW

                                       1         Option A Pin #1                      COMMON DIMENSIONS
                                                                   Triangle            (Unit of Measure = mm)
                                       2

                                       3

                                                                             SYMBOL   MIN     NOM                 MAX   NOTE
                                                                                  A   0.80     0.90               1.00
   E2                                                                             A1           0.02               0.05
                                                                                  A3       0.20 REF
                                                 Option B       Pin #1            b            0.23               0.30
                                                                Chamfer           D   0.18     7.00               7.10
                                                                (C 0.30)          D2  6.90     5.20               5.40
                                                                                  E   5.00     7.00               7.10
K                                                Option C       Pin #1            E2  6.90     5.20               5.40
                                                                Notch             e   5.00  0.50 BSC
       b                            e                           (0.20 R)          L            0.64               0.69
                                                                                  K   0.59     0.26               0.41
       BOTTOM VIEW                                                                    0.20

   Note: JEDEC Standard MO-220, Fig. 1 (SAW Singulation) VKKD-3.

                                       TITLE                                          GPC                                         9/26/08
                                       44M1, 44-pad, 7 x 7 x 1.0 mm Body, Lead                                    DRAWING NO. REV.
                                       Pitch 0.50 mm, 5.20 mm Exposed Pad, Thermally
Package Drawing Contact:               Enhanced Plastic Very Thin Quad Flat No              ZWS                   44M1        H
packagedrawings@atmel.com              Lead Package (VQFN)

                                                                                                                                                                15

2466TSAVR07/10
Errata            The revision letter in this section refers to the revision of the ATmega16 device.

ATmega16(L) Rev.   First Analog Comparator conversion may be delayed
M                  Interrupts may be lost when writing the timer registers in the asynchronous timer
                   IDCODE masks data from TDI input
                   Reading EEPROM by using ST or STS to set EERE bit triggers unexpected interrupt request

                  1. First Analog Comparator conversion may be delayed

                       If the device is powered by a slow rising VCC, the first Analog Comparator conversion will
                       take longer than expected on some devices.

                       Problem Fix/Workaround

                       When the device has been powered or reset, disable then enable theAnalog Comparator
                       before the first conversion.

                  2. Interrupts may be lost when writing the timer registers in the asynchronous timer

                       The interrupt will be lost if a timer register that is synchronized to the asynchronous timer
                       clock is written when the asynchronous Timer/Counter register(TCNTx) is 0x00.

                        Problem Fix / Workaround

                       Always check that the asynchronous Timer/Counter register neither have the value 0xFF nor
                       0x00 before writing to the asynchronous Timer Control Register(TCCRx), asynchronous
                       Timer Counter Register(TCNTx), or asynchronous Output Compare Register(OCRx).

                  3. IDCODE masks data from TDI input

                       The JTAG instruction IDCODE is not working correctly. Data to succeeding devices are
                       replaced by all-ones during Update-DR.

                       Problem Fix / Workaround

                        If ATmega16 is the only device in the scan chain, the problem is not visible.

                        Select the Device ID Register of the ATmega16 by issuing the IDCODE instruction or
                            by entering the Test-Logic-Reset state of the TAP controller to read out the contents
                            of its Device ID Register and possibly data from succeeding devices of the scan
                            chain. Issue the BYPASS instruction to the ATmega16 while reading the Device ID
                            Registers of preceding devices of the boundary scan chain.

                        If the Device IDs of all devices in the boundary scan chain must be captured
                            simultaneously, the ATmega16 must be the fist device in the chain.

                  4. Reading EEPROM by using ST or STS to set EERE bit triggers unexpected interrupt
                       request.

                       Reading EEPROM by using the ST or STS command to set the EERE bit in the EECR reg-
                       ister triggers an unexpected EEPROM interrupt request.

                       Problem Fix / Workaround

                       Always use OUT or SBI to set EERE in EECR.

ATmega16(L) Rev.   First Analog Comparator conversion may be delayed
L                  Interrupts may be lost when writing the timer registers in the asynchronous timer
                   IDCODE masks data from TDI input
                   Reading EEPROM by using ST or STS to set EERE bit triggers unexpected interrupt request

                  1. First Analog Comparator conversion may be delayed

                       If the device is powered by a slow rising VCC, the first Analog Comparator conversion will
                       take longer than expected on some devices.

16 ATmega16(L)

                                                                                                      2466TSAVR07/10
                  ATmega16(L)

                  Problem Fix/Workaround

                  When the device has been powered or reset, disable then enable theAnalog Comparator
                  before the first conversion.

                  2. Interrupts may be lost when writing the timer registers in the asynchronous timer

                       The interrupt will be lost if a timer register that is synchronized to the asynchronous timer
                       clock is written when the asynchronous Timer/Counter register(TCNTx) is 0x00.

                        Problem Fix / Workaround

                       Always check that the asynchronous Timer/Counter register neither have the value 0xFF nor
                       0x00 before writing to the asynchronous Timer Control Register(TCCRx), asynchronous
                       Timer Counter Register(TCNTx), or asynchronous Output Compare Register(OCRx).

                  3. IDCODE masks data from TDI input

                       The JTAG instruction IDCODE is not working correctly. Data to succeeding devices are
                       replaced by all-ones during Update-DR.

                       Problem Fix / Workaround

                        If ATmega16 is the only device in the scan chain, the problem is not visible.

                        Select the Device ID Register of the ATmega16 by issuing the IDCODE instruction or
                            by entering the Test-Logic-Reset state of the TAP controller to read out the contents
                            of its Device ID Register and possibly data from succeeding devices of the scan
                            chain. Issue the BYPASS instruction to the ATmega16 while reading the Device ID
                            Registers of preceding devices of the boundary scan chain.

                        If the Device IDs of all devices in the boundary scan chain must be captured
                            simultaneously, the ATmega16 must be the fist device in the chain.

                  4. Reading EEPROM by using ST or STS to set EERE bit triggers unexpected interrupt
                       request.

                       Reading EEPROM by using the ST or STS command to set the EERE bit in the EECR reg-
                       ister triggers an unexpected EEPROM interrupt request.

                       Problem Fix / Workaround

                       Always use OUT or SBI to set EERE in EECR.

ATmega16(L) Rev.   First Analog Comparator conversion may be delayed
K                  Interrupts may be lost when writing the timer registers in the asynchronous timer
                   IDCODE masks data from TDI input
                   Reading EEPROM by using ST or STS to set EERE bit triggers unexpected interrupt request

                  1. First Analog Comparator conversion may be delayed

                       If the device is powered by a slow rising VCC, the first Analog Comparator conversion will
                       take longer than expected on some devices.

                       Problem Fix/Workaround

                       When the device has been powered or reset, disable then enable theAnalog Comparator
                       before the first conversion.

                  2. Interrupts may be lost when writing the timer registers in the asynchronous timer

                       The interrupt will be lost if a timer register that is synchronized to the asynchronous timer
                       clock is written when the asynchronous Timer/Counter register(TCNTx) is 0x00.

                                                                                                                                                                17

2466TSAVR07/10
                  Problem Fix / Workaround

                  Always check that the asynchronous Timer/Counter register neither have the value 0xFF nor
                  0x00 before writing to the asynchronous Timer Control Register(TCCRx), asynchronous
                  Timer Counter Register(TCNTx), or asynchronous Output Compare Register(OCRx).

                  3. IDCODE masks data from TDI input
                       The JTAG instruction IDCODE is not working correctly. Data to succeeding devices are
                       replaced by all-ones during Update-DR.
                       Problem Fix / Workaround
                        If ATmega16 is the only device in the scan chain, the problem is not visible.
                        Select the Device ID Register of the ATmega16 by issuing the IDCODE instruction or
                            by entering the Test-Logic-Reset state of the TAP controller to read out the contents
                            of its Device ID Register and possibly data from succeeding devices of the scan
                            chain. Issue the BYPASS instruction to the ATmega16 while reading the Device ID
                            Registers of preceding devices of the boundary scan chain.
                        If the Device IDs of all devices in the boundary scan chain must be captured
                            simultaneously, the ATmega16 must be the fist device in the chain.

                  4. Reading EEPROM by using ST or STS to set EERE bit triggers unexpected interrupt
                       request.
                       Reading EEPROM by using the ST or STS command to set the EERE bit in the EECR reg-
                       ister triggers an unexpected EEPROM interrupt request.
                       Problem Fix / Workaround
                       Always use OUT or SBI to set EERE in EECR.

ATmega16(L) Rev.   First Analog Comparator conversion may be delayed
J                  Interrupts may be lost when writing the timer registers in the asynchronous timer
                   IDCODE masks data from TDI input
                   Reading EEPROM by using ST or STS to set EERE bit triggers unexpected interrupt request

                  1. First Analog Comparator conversion may be delayed

                       If the device is powered by a slow rising VCC, the first Analog Comparator conversion will
                       take longer than expected on some devices.

                       Problem Fix/Workaround

                       When the device has been powered or reset, disable then enable theAnalog Comparator
                       before the first conversion.

                  2. Interrupts may be lost when writing the timer registers in the asynchronous timer

                       The interrupt will be lost if a timer register that is synchronized to the asynchronous timer
                       clock is written when the asynchronous Timer/Counter register(TCNTx) is 0x00.

                        Problem Fix / Workaround

                       Always check that the asynchronous Timer/Counter register neither have the value 0xFF nor
                       0x00 before writing to the asynchronous Timer Control Register(TCCRx), asynchronous
                       Timer Counter Register(TCNTx), or asynchronous Output Compare Register(OCRx).

                  3. IDCODE masks data from TDI input

                       The JTAG instruction IDCODE is not working correctly. Data to succeeding devices are
                       replaced by all-ones during Update-DR.

18 ATmega16(L)

                  2466TSAVR07/10
                  ATmega16(L)

                  Problem Fix / Workaround

                   If ATmega16 is the only device in the scan chain, the problem is not visible.

                   Select the Device ID Register of the ATmega16 by issuing the IDCODE instruction or
                       by entering the Test-Logic-Reset state of the TAP controller to read out the contents
                       of its Device ID Register and possibly data from succeeding devices of the scan
                       chain. Issue the BYPASS instruction to the ATmega16 while reading the Device ID
                       Registers of preceding devices of the boundary scan chain.

                   If the Device IDs of all devices in the boundary scan chain must be captured
                       simultaneously, the ATmega16 must be the fist device in the chain.

                  4. Reading EEPROM by using ST or STS to set EERE bit triggers unexpected interrupt
                       request.

                       Reading EEPROM by using the ST or STS command to set the EERE bit in the EECR reg-
                       ister triggers an unexpected EEPROM interrupt request.

                       Problem Fix / Workaround

                       Always use OUT or SBI to set EERE in EECR.

ATmega16(L) Rev.   First Analog Comparator conversion may be delayed
I                  Interrupts may be lost when writing the timer registers in the asynchronous timer
                   IDCODE masks data from TDI input
                   Reading EEPROM by using ST or STS to set EERE bit triggers unexpected interrupt request

                  1. First Analog Comparator conversion may be delayed

                       If the device is powered by a slow rising VCC, the first Analog Comparator conversion will
                       take longer than expected on some devices.

                       Problem Fix/Workaround

                       When the device has been powered or reset, disable then enable theAnalog Comparator
                       before the first conversion.

                  2. Interrupts may be lost when writing the timer registers in the asynchronous timer
                       The interrupt will be lost if a timer register that is synchronized to the asynchronous timer
                       clock is written when the asynchronous Timer/Counter register(TCNTx) is 0x00.
                        Problem Fix / Workaround
                       Always check that the asynchronous Timer/Counter register neither have the value 0xFF nor
                       0x00 before writing to the asynchronous Timer Control Register(TCCRx), asynchronous
                       Timer Counter Register(TCNTx), or asynchronous Output Compare Register(OCRx).

                  3. IDCODE masks data from TDI input
                       The JTAG instruction IDCODE is not working correctly. Data to succeeding devices are
                       replaced by all-ones during Update-DR.
                       Problem Fix / Workaround
                        If ATmega16 is the only device in the scan chain, the problem is not visible.
                        Select the Device ID Register of the ATmega16 by issuing the IDCODE instruction or
                            by entering the Test-Logic-Reset state of the TAP controller to read out the contents
                            of its Device ID Register and possibly data from succeeding devices of the scan
                            chain. Issue the BYPASS instruction to the ATmega16 while reading the Device ID
                            Registers of preceding devices of the boundary scan chain.
                        If the Device IDs of all devices in the boundary scan chain must be captured
                            simultaneously, the ATmega16 must be the fist device in the chain.

                                                                                                                                                                19

2466TSAVR07/10
                  4. Reading EEPROM by using ST or STS to set EERE bit triggers unexpected interrupt
                       request.

                       Reading EEPROM by using the ST or STS command to set the EERE bit in the EECR reg-
                       ister triggers an unexpected EEPROM interrupt request.

                       Problem Fix / Workaround

                       Always use OUT or SBI to set EERE in EECR.

ATmega16(L) Rev.   First Analog Comparator conversion may be delayed
H                  Interrupts may be lost when writing the timer registers in the asynchronous timer
                   IDCODE masks data from TDI input
                   Reading EEPROM by using ST or STS to set EERE bit triggers unexpected interrupt request

                  1. First Analog Comparator conversion may be delayed

                       If the device is powered by a slow rising VCC, the first Analog Comparator conversion will
                       take longer than expected on some devices.

                       Problem Fix/Workaround

                       When the device has been powered or reset, disable then enable theAnalog Comparator
                       before the first conversion.

                  2. Interrupts may be lost when writing the timer registers in the asynchronous timer

                       The interrupt will be lost if a timer register that is synchronized to the asynchronous timer
                       clock is written when the asynchronous Timer/Counter register(TCNTx) is 0x00.

                        Problem Fix / Workaround

                       Always check that the asynchronous Timer/Counter register neither have the value 0xFF nor
                       0x00 before writing to the asynchronous Timer Control Register(TCCRx), asynchronous
                       Timer Counter Register(TCNTx), or asynchronous Output Compare Register(OCRx).

                  3. IDCODE masks data from TDI input

                       The JTAG instruction IDCODE is not working correctly. Data to succeeding devices are
                       replaced by all-ones during Update-DR.

                       Problem Fix / Workaround

                        If ATmega16 is the only device in the scan chain, the problem is not visible.

                        Select the Device ID Register of the ATmega16 by issuing the IDCODE instruction or
                            by entering the Test-Logic-Reset state of the TAP controller to read out the contents
                            of its Device ID Register and possibly data from succeeding devices of the scan
                            chain. Issue the BYPASS instruction to the ATmega16 while reading the Device ID
                            Registers of preceding devices of the boundary scan chain.

                        If the Device IDs of all devices in the boundary scan chain must be captured
                            simultaneously, the ATmega16 must be the fist device in the chain.

                  4. Reading EEPROM by using ST or STS to set EERE bit triggers unexpected interrupt
                       request.

                       Reading EEPROM by using the ST or STS command to set the EERE bit in the EECR reg-
                       ister triggers an unexpected EEPROM interrupt request.

                       Problem Fix / Workaround

                       Always use OUT or SBI to set EERE in EECR.

20 ATmega16(L)

                  2466TSAVR07/10
                                                                             ATmega16(L)

Datasheet         Please note that the referring page numbers in this section are referred to this document. The
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History

Rev. 2466T-07/10  1. Corrected use of comma in formula Rp in Table 120, "Two-wire Serial Bus Require-
                       ments," on page 294.
Rev. 2466S-05/09
Rev. 2466R-06/08  2. Updated document according to Atmel's Technical Terminology
                  3. Note 6 and Note 7 under Table 120, "Two-wire Serial Bus Requirements," on page 294

                       have been removed.

                  1. Updated "Errata" on page 340.
                  2. Updated the last page with Atmel's new adresses.

                  1. Added "Not recommended for new designs" note in Figure on page 1.

Rev. 2466Q-05/08  1. Updated "Fast PWM Mode" on page 77 in "8-bit Timer/Counter0 with PWM" on page
                       71:

                         Removed the last section describing how to achieve a frequency with 50% duty
                            cycle waveform output in fast PWM mode.

                  2. Removed note from Feature list in "Analog to Digital Converter" on page 204.

                  3. Removed note from Table 84 on page 218.

                  4. Updated "Ordering Information" on page 336:
                       - Commercial ordering codes removed.
                       - Non Pb-free package option removed.

Rev. 2466P-08/07 1. Updated "Features" on page 1.

                  2. Added "Data Retention" on page 6.

                  3. Updated "Errata" on page 340.

                  4. Updated "Slave Mode" on page 140.

Rev. 2466O-03/07 1. Updated "Calibrated Internal RC Oscillator" on page 29.

                  2. Updated C code example in "USART Initialization" on page 149.

                  3. Updated "ATmega16 Boundary-scan Order" on page 241.

                  4. Removed "premilinary" from "ADC Characteristics" on page 297.

                  5. Updated from V to mV in "I/O Pin Input Hysteresis vs. VCC" on page 317.
                  6. Updated from V to mV in "Reset Input Pin Hysteresis vs. VCC" on page 318.

                                                                                                                                                                21

2466TSAVR07/10
Rev. 2466N-10/06  1. Updated "Timer/Counter Oscillator" on page 31.
                  2. Updated "Fast PWM Mode" on page 102.
                  3. Updated Table 38 on page 83, Table 40 on page 84, Table 45 on page 111, Table 47 on

                       page 112, Table 50 on page 128 and Table 52 on page 129.
                  4. Updated C code example in "USART Initialization" on page 149.
                  5. Updated "Errata" on page 340.

Rev. 2466M-04/06  1. Updated typos.

                  2. Updated "Serial Peripheral Interface SPI" on page 135.

                  3. Updated Table 86 on page 221, Table 116 on page 276 ,Table 121 on page 295 and
                       Table 122 on page 297.

Rev. 2466L-06/05  1. Updated note in "Bit Rate Generator Unit" on page 178.
                  2. Updated values for VINT in "ADC Characteristics" on page 297.
                  3. Updated "Serial Programming Instruction set" on page 276.
                  4. Updated USART init C-code example in "USART" on page 144.

Rev. 2466K-04/05  1. Updated "Ordering Information" on page 336.

                  2. MLF-package alternative changed to "Quad Flat No-Lead/Micro Lead Frame Package
                       QFN/MLF".

                  3. Updated "Electrical Characteristics" on page 291.

Rev. 2466J-10/04 1. Updated "Ordering Information" on page 336.

Rev. 2466I-10/04  1. Removed references to analog ground.
                  2. Updated Table 7 on page 28, Table 15 on page 38, Table 16 on page 42, Table 81 on

                       page 209, Table 116 on page 276, and Table 119 on page 293.
                  3. Updated "Pinout ATmega16" on page 2.
                  4. Updated features in "Analog to Digital Converter" on page 204.
                  5. Updated "Version" on page 229.
                  6. Updated "Calibration Byte" on page 261.
                  7. Added "Page Size" on page 262.

Rev. 2466H-12/03 1. Updated "Calibrated Internal RC Oscillator" on page 29.

22 ATmega16(L)

                                                                                    2466TSAVR07/10
                                                                               ATmega16(L)

Rev. 2466G-10/03 1. Removed "Preliminary" from the datasheet.

                  2. Changed ICP to ICP1 in the datasheet.

                  3. Updated "JTAG Interface and On-chip Debug System" on page 36.

                  4. Updated assembly and C code examples in "Watchdog Timer Control Register
                       WDTCR" on page 43.

                  5. Updated Figure 46 on page 103.

                  6. Updated Table 15 on page 38, Table 82 on page 217 and Table 115 on page 276.

                  7. Updated "Test Access Port TAP" on page 222 regarding JTAGEN.

                  8. Updated description for the JTD bit on page 231.

                  9. Added note 2 to Figure 126 on page 252.

                  10. Added a note regarding JTAGEN fuse to Table 105 on page 260.

                  11. Updated Absolute Maximum Ratings* and DC Characteristics in "Electrical Character-
                       istics" on page 291.

                  12. Updated "ATmega16 Typical Characteristics" on page 299.

                  13. Fixed typo for 16 MHz QFN/MLF package in "Ordering Information" on page 336.

                  14. Added a proposal for solving problems regarding the JTAG instruction IDCODE in
                       "Errata" on page 340.

Rev. 2466F-02/03  1. Added note about masking out unused bits when reading the Program Counter in
                       "Stack Pointer" on page 12.

                  2. Added Chip Erase as a first step in "Programming the Flash" on page 288 and "Pro-
                       gramming the EEPROM" on page 289.

                  3. Added the section "Unconnected pins" on page 55.

                  4. Added tips on how to disable the OCD system in "On-chip Debug System" on page
                       34.

                  5. Removed reference to the "Multi-purpose Oscillator" application note and "32 kHz
                       Crystal Oscillator" application note, which do not exist.

                  6. Added information about PWM symmetry for Timer0 and Timer2.

                  7. Added note in "Filling the Temporary Buffer (Page Loading)" on page 253 about writ-
                       ing to the EEPROM during an SPM Page Load.

                  8. Removed ADHSM completely.

                                                                                                                                                                23

2466TSAVR07/10
                  9. Added Table 73, "TWI Bit Rate Prescaler," on page 182 to describe the TWPS bits in
                       the "TWI Status Register TWSR" on page 181.

                  10. Added section "Default Clock Source" on page 25.

                  11. Added note about frequency variation when using an external clock. Note added in
                       "External Clock" on page 31. An extra row and a note added in Table 118 on page 293.

                  12. Various minor TWI corrections.

                  13. Added "Power Consumption" data in "Features" on page 1.

                  14. Added section "EEPROM Write During Power-down Sleep Mode" on page 22.

                  15. Added note about Differential Mode with Auto Triggering in "Prescaling and Conver-
                       sion Timing" on page 207.

                  16. Added updated "Packaging Information" on page 337.

Rev. 2466E-10/02 1. Updated "DC Characteristics" on page 291.

Rev. 2466D-09/02  1. Changed all Flash write/erase cycles from 1,000 to 10,000.

                  2. Updated the following tables: Table 4 on page 26, Table 15 on page 38, Table 42 on
                       page 85, Table 45 on page 111, Table 46 on page 111, Table 59 on page 143, Table 67
                       on page 167, Table 90 on page 235, Table 102 on page 258, "DC Characteristics" on
                       page 291, Table 119 on page 293, Table 121 on page 295, and Table 122 on page 297.

                  3. Updated "Errata" on page 340.

Rev. 2466C-03/02 1. Updated typical EEPROM programming time, Table 1 on page 20.

                  2. Updated typical start-up time in the following tables:
                       Table 3 on page 25, Table 5 on page 27, Table 6 on page 28, Table 8 on page 29, Table 9
                       on page 29, and Table 10 on page 29.

                  3. Updated Table 17 on page 43 with typical WDT Time-out.

                  4. Added Some Preliminary Test Limits and Characterization Data.
                       Removed some of the TBD's in the following tables and pages:
                       Table 15 on page 38, Table 16 on page 42, Table 116 on page 272 (table removed in docu-
                       ment review #D), "Electrical Characteristics" on page 291, Table 119 on page 293, Table
                       121 on page 295, and Table 122 on page 297.

                  5. Updated TWI Chapter.
                       Added the note at the end of the "Bit Rate Generator Unit" on page 178.

                  6. Corrected description of ADSC bit in "ADC Control and Status Register A ADCSRA"
                       on page 219.

                  7. Improved description on how to do a polarity check of the ADC doff results in "ADC
                       Conversion Result" on page 216.

24 ATmega16(L)

                                                                                  2466TSAVR07/10
                                                                       ATmega16(L)

                                   8. Added JTAG version number for rev. H in Table 87 on page 229.
                                   9. Added not regarding OCDEN Fuse below Table 105 on page 260.
                                   10. Updated Programming Figures:

                                         Figure 127 on page 262 and Figure 136 on page 273 are updated to also reflect that AVCC
                                         must be connected during Programming mode. Figure 131 on page 269 added to illustrate
                                         how to program the fuses.
                                   11. Added a note regarding usage of the "PROG_PAGELOAD ($6)" on page 280 and
                                         "PROG_PAGEREAD ($7)" on page 280.
                                   12. Removed alternative algortihm for leaving JTAG Programming mode.
                                         See "Leaving Programming Mode" on page 288.
                                   13. Added Calibrated RC Oscillator characterization curves in section "ATmega16 Typi-
                                         cal Characteristics" on page 299.
                                   14. Corrected ordering code for QFN/MLF package (16MHz) in "Ordering Information" on
                                         page 336.
                                   15. Corrected Table 90, "Scan Signals for the Oscillators(1)(2)(3)," on page 235.

                                                                                                                                                                25

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