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AT90CAN64-15MZ

器件型号:AT90CAN64-15MZ
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Atmel (Microchip)
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器件描述

8-bit Microcontrollers - MCU 64KB Flash 15MHz

参数

产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Microchip
产品种类:
Product Category:
8-bit Microcontrollers - MCU
RoHS:YES
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
QFN-64
系列:
Series:
AT90CAN64
Core:AVR
Data Bus Width:8 bit
Maximum Clock Frequency:16 MHz
Program Memory Size:64 kB
Data RAM Size:4 kB
Number of I/Os:53 I/O
工作电源电压:
Operating Supply Voltage:
2.7 V to 5.5 V
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 125 C
接口类型:
Interface Type:
JTAG, SPI, TWI, USART
封装:
Packaging:
Tube
高度:
Height:
0.95 mm
长度:
Length:
9 mm
Program Memory Type:Flash
宽度:
Width:
9 mm
商标:
Brand:
Microchip Technology / Atmel
Data RAM Type:SRAM
Number of Timers/Counters:4 Timer
NumOfPackaging:1
Processor Series:AT90CANx
工厂包装数量:
Factory Pack Quantity:
4000
电源电压-最大:
Supply Voltage - Max:
5.5 V
电源电压-最小:
Supply Voltage - Min:
2.7 V
单位重量:
Unit Weight:
0.007277 oz

AT90CAN64-15MZ器件文档内容

Features

•  High-performance, Low-power AVR® 8-bit Microcontroller

•  Advanced RISC Architecture

   – 133 Powerful Instructions – Most Single Clock Cycle Execution

   – 32 x 8 General Purpose Working Registers + Peripheral Control Registers

   – Fully Static Operation

   – Up to 16 MIPS Throughput at 16 MHz

•  – On-chip 2-cycle Multiplier

   Non volatile Program and Data Memories

   – 32K/64K/128K Bytes of In-System Reprogrammable Flash (AT90CAN32/64/128)

       • Endurance: 10,000 Write/Erase Cycles

   – Optional Boot Code Section with Independent Lock Bits                             8-bit

       • Selectable Boot Size: 1K Bytes, 2K Bytes, 4K Bytes or 8K Bytes

       • In-System Programming by On-Chip Boot Program (CAN, UART, ...)

       • True Read-While-Write Operation                                               Microcontroller

   – 1K/2K/4K Bytes EEPROM (Endurance: 100,000 Write/Erase Cycles) (AT90CAN32/64/128)

   – 2K/4K/4K Bytes Internal SRAM (AT90CAN32/64/128)

   – Up to 64K Bytes Optional External Memory Space                                    with

•  – Programming Lock for Software Security

   JTAG (IEEE std. 1149.1 Compliant) Interface                                         32K/64K/128K

   – Boundary-scan Capabilities According to the JTAG Standard

   – Programming Flash (Hardware ISP), EEPROM, Lock & Fuse Bits

   – Extensive On-chip Debug Support                                                   Bytes of
•  CAN Controller 2.0A & 2.0B - ISO 16845 Certified (1)

   – 15 Full Message Objects with Separate Identifier Tags and Masks

   – Transmit, Receive, Automatic Reply and Frame Buffer Receive Modes                 ISP Flash

   – 1Mbits/s Maximum Transfer Rate at 8 MHz

•  – Time stamping, TTC & Listening Mode (Spying or Autobaud)                          and

   Peripheral Features

   – Programmable Watchdog Timer with On-chip Oscillator

   – 8-bit Synchronous Timer/Counter-0                                                 CAN Controller

       • 10-bit Prescaler

       • External Event Counter

       • Output Compare or 8-bit PWM Output

   – 8-bit Asynchronous Timer/Counter-2

       • 10-bit Prescaler                                                              AT90CAN32

       • External Event Counter

       • Output Compare or 8-Bit PWM Output                                            AT90CAN64

       • 32Khz Oscillator for RTC Operation

   – Dual 16-bit Synchronous Timer/Counters-1 & 3

       • 10-bit Prescaler                                                              AT90CAN128

       • Input Capture with Noise Canceler

       • External Event Counter

       • 3-Output Compare or 16-Bit PWM Output

       • Output Compare Modulation

   – 8-channel, 10-bit SAR ADC                                                         Automotive

       • 8 Single-ended Channels

       • 7 Differential Channels

       • 2 Differential Channels With Programmable Gain at 1x, 10x, or 200x

   – On-chip Analog Comparator

   – Byte-oriented Two-wire Serial Interface

   – Dual Programmable Serial USART

   – Master/Slave SPI Serial Interface

•      • Programming Flash (Hardware ISP)

   Special Microcontroller Features

   – Power-on Reset and Programmable Brown-out Detection

   – Internal Calibrated RC Oscillator

   – 8 External Interrupt Sources

   – 5 Sleep Modes: Idle, ADC Noise Reduction, Power-save, Power-down & Standby

   – Software Selectable Clock Frequency

•  – Global Pull-up Disable

   I/O and Packages

   – 53 Programmable I/O Lines

•  – 64-lead TQFP and 64-lead QFN

•  Operating Voltages: 2.7 - 5.5V

•  Operating temperature: Automotive (-40°C to +125°C)

   Maximum Frequency: 8 MHz at 2.7V, 16 MHz at 4.5V

Note:  1.  See details on Section 19.4.3 on page 241.

                                                                                              Rev. 7682C–AUTO–04/08

                                                                                                        1
1.   Description

1.1  Comparison   Between AT90CAN32, AT90CAN64 and AT90CAN128

                  AT90CAN32, AT90CAN64 and AT90CAN128 are all hardware and software          compatible             with

                  each other, the only difference is the memory size.

                  Table 1-1.    Memory Size Summary

                  Device        Flash                EEPROM                        RAM

                  AT90CAN32     32K Bytes            1K Byte                       2K Bytes

                  AT90CAN64     64K Bytes            2K Bytes                      4K Bytes

                  AT90CAN128    128K Bytes           4K Byte                       4K Bytes

1.2  Part  Description

                  The AT90CAN32/64/128 is a low-power CMOS 8-bit microcontroller based on the AVR

                  enhanced RISC architecture. By executing powerful instructions in a single clock cycle, the

                  AT90CAN32/64/128 achieves throughputs approaching 1 MIPS per MHz allowing the system

                  designer to optimize power consumption versus processing speed.

                  The AVR core combines a rich instruction set with 32 general purpose working registers. All 32

                  registers are directly connected to the Arithmetic Logic Unit (ALU), allowing two independent

                  registers to be accessed in one single instruction executed in one clock cycle. The resulting

                  architecture is more code efficient while achieving throughputs up to ten times faster than con-

                  ventional CISC microcontrollers.

                  The AT90CAN32/64/128 provides the following features: 32K/64K/128K bytes of In-System Pro-

                  grammable Flash with Read-While-Write capabilities, 1K/2K/4K bytes EEPROM, 2K/4K/4K

                  bytes SRAM, 53 general purpose I/O lines, 32 general purpose working registers, a CAN con-

                  troller, Real Time Counter (RTC), four flexible Timer/Counters with compare modes and PWM, 2

                  USARTs, a byte oriented Two-wire Serial Interface, an 8-channel 10-bit ADC with optional differ-

                  ential input stage with programmable gain, a programmable Watchdog Timer with Internal

                  Oscillator, an SPI serial port, IEEE std. 1149.1 compliant JTAG test interface, also used for

                  accessing the On-chip Debug system and programming and five software selectable power sav-

                  ing modes.

                  The Idle mode stops the CPU while allowing the SRAM, Timer/Counters, SPI/CAN ports and

                  interrupt system to continue functioning. The Power-down mode saves the register contents but

                  freezes the Oscillator, disabling all other chip functions until the next interrupt or Hardware

                  Reset. In Power-save mode, the asynchronous timer continues to run, allowing the user to main-

                  tain a timer base while the rest of the device is sleeping. The ADC Noise Reduction mode stops

                  the CPU and all I/O modules except Asynchronous Timer and ADC, to minimize switching noise

                  during ADC conversions. In Standby mode, the Crystal/Resonator Oscillator is running while the

                  rest of the device is sleeping. This allows very fast start-up combined with low power

                  consumption.

                  The device is manufactured using Atmel’s high-density nonvolatile memory technology. The On-

                  chip ISP Flash allows the program memory to be reprogrammed in-system through an SPI serial

                  interface, by a conventional nonvolatile memory programmer, or by an On-chip Boot program

                  running on the AVR core. The boot program can use any interface to download the application

                  program in the application Flash memory. Software in the Boot Flash section will continue to run

                  while the Application Flash section is updated, providing true Read-While-Write operation. By

2    AT90CAN32/64/128

                                                                                             7682C–AUTO–04/08
                                                                                  AT90CAN32/64/128

                  combining an 8-bit RISC CPU with In-System Self-Programmable Flash on a monolithic chip,

                  the Atmel AT90CAN32/64/128 is a powerful microcontroller that provides a highly flexible and

                  cost effective solution to many embedded control applications.

                  The AT90CAN32/64/128 AVR is supported with a full suite of program and system development

                  tools including: C compilers, macro assemblers, program debugger/simulators, in-circuit emula-

                  tors, and evaluation kits.

1.3  Disclaimer

                  Typical values contained in this datasheet are based on simulations and characterization of

                  other AVR microcontrollers manufactured on the same process technology. Min and Max values

                  will be available after the device is characterized.

1.4  Automotive   Quality Grade

                  The AT90CAN32/64/128 have been developed and manufactured according to the most strin-

                  gent requirements of the international standard ISO-TS-16949 grade 1. This data sheet contains

                  limit values extracted from the results of extensive characterization (Temperature and Voltage).

                  The quality and reliability of the AT90CAN32/64/128 have been verified during regular product

                  qualification as per AEC-Q100.

                  As indicated in the ordering information paragraph, the products are available in three different

                  temperature grades, but with equivalent quality and reliability objectives. Different temperature

                  identifiers have been defined as listed in Table 1-2.

                  Table 1-2.     Temperature Grade  Identification for Automotive Products

                  Temperature    Temperature                             Comments

                                 Identifier

                  -40 ; +85                   T     Similar to Industrial Temperature Grade but with

                                                    Automotive Quality

                  -40 ; +105                  T1    Reduced Automotive Temperature Range

                  -40 ; +125                  Z     Full AutomotiveTemperature Range

                                                                                                                     3

7682C–AUTO–04/08
1.5        Block Diagram

Figure 1-1.                  Block Diagram

                                                PF7 - PF0                                        PA7 - PA0                                         PC7 - PC0                     XTAL1  XTAL2  RESET

     VCC                                        PORTF DRIVERS                                    PORTA DRIVERS                                 PORTC DRIVERS

     GND

                                      DATA REGISTER        RDEAGT.APODRIRT.F  DATA REGISTER                 DATA DIR.               DATAPROERGTCISTER         RDEAGT.APODRIRT.C
                                        PORTF                                      PORTA                    REG. PORTA

                                                                                                                        8-BIT DATA BUS

                                                                              POR - BOD
                                                                              RESET
     AVCC                                                                                                       OISNCTIELRLANTAOLR             CALIB. OSC

     AGND                                            ADC

     AREF                                                                                                       WATCHDOG                       OSCILLATOR

                             JTAG TAP                PROGRAM                  STACK                             TIMER

                                                     COUNTER                  POINTER                                                          OSCILLATOR

                                                     PRFOLAGSRHAM             SRAM                              MCRUEGCOISNTTERROL             TIMING AND              CAN
                                                                                                                                                                       CONTROLLER
             ON-CHIP DEBUG                                                                                                                     CONTROL

                             BOUNDARY-               INSTRUCTION              GENERAL                           TIMER/
                                SCAN
                                                     REGISTER                 PURPOSE                           COUNTERS

                                                                              REGISTERS

             PROGRAMMING                                                      X

                             LOGIC                   INSTRUCTION              Y                                 INTERRUPT
                                                     DECODER                                                    UNIT
                                                                              Z

                                                     CONTROL                  ALU                               EEPROM
                                                     LINES

                                                                              STATUS
                                                                              REGISTER

                                        USART0                                                                         SPI                     USART1         TWO-WIRE SERIAL
                                                                                                                                                                       INTERFACE

           COAMNPAALROATGOR      DATAPROERGTIESTER         DATA DIR.          DATAPROERGTIBSTER     DATA DIR.               DATAPROERGTDISTER      RDEGAT. APODRIRT.D       DAPTOARRTEGG.      DATA DIR.
                                                           REG. PORTE                               REG. PORTB                                                                                 REG. PORTG
                             +-

                                                PORTE DRIVERS                           PORTB DRIVERS                               PORTD DRIVERS                                  PORTG DRIVERS

                                                PE7 - PE0                                PB7 - PB0                                      PD7 - PD0                                       PG4 - PG0

4          AT90CAN32/64/128

                                                                                                                                                                                           7682C–AUTO–04/08
                                                                                                                                                                                                                                                   AT90CAN32/64/128

1.6     Pin   Configurations

Figure  1-2.      Pinout AT90CAN32/64/128 - TQFP

                                                                                                                                      TCK)         TMS)         TDO)         TDI)

                                             AVCC           GND               AREF    PF0 (ADC0)  PF1 (ADC1)  PF2 (ADC2)  PF3 (ADC3)  PF4 (ADC4 /  PF5 (ADC5 /  PF6 (ADC6 /  PF7 (ADC7 /        GND                VCC         PA0 (AD0)           PA1 (AD1)         PA2 (AD2)

                                             64             63           62           61          60          59          58          57           56           55           54                 53                 52          51                  50                49

                                NC  (1)  1                                                                                                                                                                                                                                      48  PA3  (AD3)

                  (RXD0  /  PDI) PE0     2                                                                                                                                                                                                                                      47  PA4  (AD4)

                  (TXD0 / PDO) PE1       3                               INDEX        CORNER                                                                                                                                                                                    46  PA5  (AD5)

                  (XCK0 / AIN0) PE2      4                                                                                                                                                                                                                                      45  PA6  (AD6)

                  (OC3A / AIN1) PE3      5                                                                                                                                                                                                                                      44  PA7  (AD7)

                  (OC3B / INT4) PE4      6                                                                                                                                                                                                                                      43  PG2  (ALE)

                  (OC3C / INT5) PE5      7                                                                                                                                                                                                                                      42  PC7  (A15 /  CLKO)

                  (T3 / INT6) PE6        8                                                                                                                                                                                                                                      41  PC6  (A14)

                                                                                                  (64-lead                            TQFP                      top          view)

                  (ICP3 / INT7) PE7      9                                                                                                                                                                                                                                      40  PC5  (A13)

                            (SS) PB0     10                                                                                                                                                                                                                                     39  PC4  (A12)

                         (SCK) PB1       11                                                                                                                                                                                                                                     38  PC3  (A11)

                  (MOSI) PB2             12                                                                                                                                                                                                                                     37  PC2  (A10)

                  (MISO) PB3             13                                                                                                                                                                                                                                     36  PC1  (A9)

                  (OC2A) PB4             14                                                                                                                                                                                                                                     35  PC0  (A8)

                  (OC1A) PB5             15                                                                                                                                                                                                                                     34  PG1  (RD)

                  (OC1B) PB6             16                                                                                                                                                                                                                                     33  PG0  (WR)

                                             17                  18           19      20          21          22          23          24           25           26           27                 28                 29          30                  31                32

                                             PB7                 PG3          PG4     RESET       VCC         GND         XTAL2       XTAL1        PD0          PD1          (RXD1 / INT2) PD2  (TXD1 / INT3) PD3  (ICP1) PD4  (TXCAN / XCK1) PD5  (RXCAN / T1) PD6  (T0) PD7

                                             (OC0A / OC1C)  (2)  )       (2)  )                                                                    INT0)        INT1)

                                                                 (TOSC2       (TOSC1                                                               /            /

                                                                                                                                                   (SCL         (SDA

                  (1)    NC  =  Do  not  connect            (May         be used      in future devices)

                  (2)    Timer2  Oscillator

                                                                                                                                                                                                                                                                                                        5

7682C–AUTO–04/08
Figure  1-3.  Pinout AT90CAN32/64/128 - QFN

                                                                                                                                         TCK)         TMS)              TDO)              TDI)

                                            AVCC                    GND          AREF    PF0 (ADC0)  PF1 (ADC1)  PF2 (ADC2)  PF3 (ADC3)  PF4 (ADC4 /  PF5 (ADC5 /       PF6 (ADC6 /       PF7 (ADC7 /        GND                VCC         PA0 (AD0)           PA1 (AD1)         PA2 (AD2)

                                            64                      63           62      61          60          59          58          57           56                55                54                 53                 52          51                  50                49

                              (1)

                          NC       1                                                                                                                                                                                                                                                         48  PA3  (AD3)

              (RXD0 / PDI) PE0     2                                                                                                                                                                                                                                                         47  PA4  (AD4)

              (TXD0 / PDO) PE1     3                                                                                                                                                                                                                                                         46  PA5  (AD5)

                                                                                         INDEX CORNER

              (XCK0 / AIN0) PE2    4                                                                                                                                                                                                                                                         45  PA6  (AD6)

              (OC3A / AIN1) PE3    5                                                                                                                                                                                                                                                         44  PA7  (AD7)

              (OC3B / INT4) PE4    6                                                                                                                                                                                                                                                         43  PG2  (ALE)

              (OC3C / INT5) PE5    7                                                                                                                                                                                                                                                         42  PC7  (A15 /  CLKO)

              (T3 / INT6) PE6      8                                                                                                                                                                                                                                                         41  PC6  (A14)

              (ICP3 / INT7) PE7    9                                             (64-lead QFN                                                                           top                                  view)                                                                           40  PC5  (A13)

                   (SS) PB0        10                                                                                                                                                                                                                                                        39  PC4  (A12)

              (SCK) PB1            11                                                                                                                                                                                                                                                        38  PC3  (A11)

              (MOSI) PB2           12                                                                                                                                                                                                                                                        37  PC2  (A10)

              (MISO) PB3           13                                                                                                                                                                                                                                                        36  PC1  (A9)

              (OC2A) PB4           14                                                                                                                                                                                                                                                        35  PC0  (A8)

              (OC1A) PB5           15                                                                                                                                                                                                                                                        34  PG1  (RD)

              (OC1B) PB6           16                                                                                                                                                                                                                                                        33  PG0  (WR)

                                            17                      18           19      20          21          22          23          24           25                26                27                 28                 29          30                  31                32

                                            (OC0A / OC1C) PB7       PG3          PG4     RESET       VCC         GND         XTAL2       XTAL1        (SCL / INT0) PD0  (SDA / INT1) PD1  (RXD1 / INT2) PD2  (TXD1 / INT3) PD3  (ICP1) PD4  (TXCAN / XCK1) PD5  (RXCAN / T1) PD6  (T0) PD7

                                                               (2)  )       (2)  )

                                                                    (TOSC2       (TOSC1

              (1)  NC  =  Do  not  connect  (May                            be           used        in          future      devices)

              (2)  Timer2  Oscillator

                   Note:           The large center pad underneath the QFN package is made of metal and internally connected to

                                   GND. It should be soldered or glued to the board to ensure good mechanical stability. If the center

                                   pad is left unconnected, the package might loosen from the board.

1.7     Pin Descriptions

1.7.1   VCC

                   Digital supply voltage.

1.7.2   GND

                   Ground.

6       AT90CAN32/64/128

                                                                                                                                                                                                                                                                                                                     7682C–AUTO–04/08
                                                                               AT90CAN32/64/128

1.7.3  Port       A  (PA7..PA0)

                     Port A is an 8-bit bi-directional I/O port with internal pull-up resistors (selected for each bit). The

                     Port A output buffers have symmetrical drive characteristics with both high sink and source

                     capability. As inputs, Port A pins that are externally pulled low will source current if the pull-up

                     resistors are activated. The Port A pins are tri-stated when a reset condition becomes active,

                     even if the clock is not running.

                     Port A also serves the functions of various special features of the AT90CAN32/64/128 as listed

                     on page 74.

1.7.4  Port       B  (PB7..PB0)

                     Port B is an 8-bit bi-directional I/O port with internal pull-up resistors (selected for each bit). The

                     Port B output buffers have symmetrical drive characteristics with both high sink and source

                     capability. As inputs, Port B pins that are externally pulled low will source current if the pull-up

                     resistors are activated. The Port B pins are tri-stated when a reset condition becomes active,

                     even if the clock is not running.

                     Port B also serves the functions of various special features of the AT90CAN32/64/128 as listed

                     on page 76.

1.7.5  Port       C  (PC7..PC0)

                     Port C is an 8-bit bi-directional I/O port with internal pull-up resistors (selected for each bit). The

                     Port C output buffers have symmetrical drive characteristics with both high sink and source

                     capability. As inputs, Port C pins that are externally pulled low will source current if the pull-up

                     resistors are activated. The Port C pins are tri-stated when a reset condition becomes active,

                     even if the clock is not running.

                     Port C also serves the functions of special features of the AT90CAN32/64/128 as listed on page

                     78.

1.7.6  Port       D  (PD7..PD0)

                     Port D is an 8-bit bi-directional I/O port with internal pull-up resistors (selected for each bit). The

                     Port D output buffers have symmetrical drive characteristics with both high sink and source

                     capability. As inputs, Port D pins that are externally pulled low will source current if the pull-up

                     resistors are activated. The Port D pins are tri-stated when a reset condition becomes active,

                     even if the clock is not running.

                     Port D also serves the functions of various special features of the AT90CAN32/64/128 as listed

                     on page 80.

1.7.7  Port       E  (PE7..PE0)

                     Port E is an 8-bit bi-directional I/O port with internal pull-up resistors (selected for each bit). The

                     Port E output buffers have symmetrical drive characteristics with both high sink and source

                     capability. As inputs, Port E pins that are externally pulled low will source current if the pull-up

                     resistors are activated. The Port E pins are tri-stated when a reset condition becomes active,

                     even if the clock is not running.

                     Port E also serves the functions of various special features of the AT90CAN32/64/128 as listed

                     on page 83.

1.7.8  Port       F  (PF7..PF0)

                     Port F serves as the analog inputs to the A/D Converter.

                                                                                                                              7

7682C–AUTO–04/08
                    Port F also serves as an 8-bit bi-directional I/O port, if the A/D Converter is not used. Port pins

                    can provide internal pull-up resistors (selected for each bit). The Port F output buffers have sym-

                    metrical drive characteristics with both high sink and source capability. As inputs, Port F pins

                    that are externally pulled low will source current if the pull-up resistors are activated. The Port F

                    pins are tri-stated when a reset condition becomes active, even if the clock is not running.

                    Port F also serves the functions of the JTAG interface. If the JTAG interface is enabled, the pull-

                    up resistors on pins PF7(TDI), PF5(TMS), and PF4(TCK) will be activated even if a reset occurs.

1.7.9   Port G (PG4..PG0)

                    Port G is a 5-bit I/O port with internal pull-up resistors (selected for each bit). The Port G output

                    buffers have symmetrical drive characteristics with both high sink and source capability. As

                    inputs, Port G pins that are externally pulled low will source current if the pull-up resistors are

                    activated. The Port G pins are tri-stated when a reset condition becomes active, even if the clock

                    is not running.

                    Port G also serves the functions of various special features of the AT90CAN32/64/128 as listed

                    on page 88.

1.7.10  RESET

                    Reset input. A low level on this pin for longer than the minimum pulse length will generate a

                    reset. The minimum pulse length is given in characteristics. Shorter pulses are not guaranteed

                    to generate a reset. The I/O ports of the AVR are immediately reset to their initial state even if

                    the clock is not running. The clock is needed to reset the rest of the AT90CAN32/64/128.

1.7.11  XTAL1

                    Input to the inverting Oscillator amplifier and input to the internal clock operating circuit.

1.7.12  XTAL2

                    Output from the inverting Oscillator amplifier.

1.7.13  AVCC

                    AVCC is the supply voltage pin for the A/D Converter on Port F. It should be externally con-

                    nected to VCC, even if the ADC is not used. If the ADC is used, it should be connected to VCC

                    through a low-pass filter.

1.7.14  AREF

                    This is the analog reference pin for the A/D Converter.

2.     About  Code  Examples

                    This documentation contains simple code examples that briefly show how to use various parts of

                    the device. These code examples assume that the part specific header file is included before

                    compilation. Be aware that not all C compiler vendors include bit definitions in the header files

                    and interrupt handling in C is compiler dependent. Please confirm with the C compiler documen-

                    tation for more details.

8       AT90CAN32/64/128

                                                                             7682C–AUTO–04/08
                                                                             AT90CAN32/64/128

3.   AVR CPU Core

3.1  Introduction

                   This section discusses the AVR core architecture in general. The main function of the CPU core

                   is to ensure correct program execution. The CPU must therefore be able to access memories,

                   perform calculations, control peripherals, and handle interrupts.

3.2  Architectural Overview

                   Figure 3-1.  Block Diagram of the AVR Architecture

                                                                        Data          Bus  8-bit

                                Flash           Program                 Status

                                Program         Counter                 and  Control

                                Memory

                                                                                                  Interrupt

                                                                        32   x        8           Unit

                                Instruction                             General

                                Register                                Purpose                        SPI

                                                                        Registrers                     Unit

                                Instruction     Addressing  Addressing                            Watchdog

                                Decoder                                                           Timer

                                                                        ALU                       Analog

                                Control  Lines              Indirect                              Comparator

                                                Direct                                            I/O  Module1

                                                                        Data                      I/O  Module   2

                                                                        SRAM

                                                                                                  I/O  Module           n

                                                                        EEPROM

                                                                        I/O  Lines

                   In order to maximize performance and parallelism, the AVR uses a Harvard architecture – with

                   separate memories and buses for program and data. Instructions in the program memory are

                   executed with a single level pipelining. While one instruction is being executed, the next instruc-

                   tion is pre-fetched from the program memory. This concept enables instructions to be executed

                   in every clock cycle. The program memory is In-System Reprogrammable Flash memory.

                                                                                                                           9

7682C–AUTO–04/08
             The fast-access Register File contains 32 x 8-bit general purpose working registers with a single

             clock cycle access time. This allows single-cycle Arithmetic Logic Unit (ALU) operation. In a typ-

             ical ALU operation, two operands are output from the Register File, the operation is executed,

             and the result is stored back in the Register File – in one clock cycle.

             Six of the 32 registers can be used as three 16-bit indirect address register pointers for Data

             Space addressing – enabling efficient address calculations. One of the these address pointers

             can also be used as an address pointer for look up tables in Flash program memory. These

             added function registers are the 16-bit X-, Y-, and Z-register, described later in this section.

             The ALU supports arithmetic and logic operations between registers or between a constant and

             a register. Single register operations can also be executed in the ALU. After an arithmetic opera-

             tion, the Status Register is updated to reflect information about the result of the operation.

             Program flow is provided by conditional and unconditional jump and call instructions, able to

             directly address the whole address space. Most AVR instructions have a single 16-bit word for-

             mat. Every program memory address contains a 16- or 32-bit instruction.

             Program Flash memory space is divided in two sections, the Boot Program section and the

             Application Program section. Both sections have dedicated Lock bits for write and read/write

             protection. The SPM (Store Program Memory) instruction that writes into the Application Flash

             memory section must reside in the Boot Program section.

             During interrupts and subroutine calls, the return address Program Counter (PC) is stored on the

             Stack. The Stack is effectively allocated in the general data SRAM, and consequently the Stack

             size is only limited by the total SRAM size and the usage of the SRAM. All user programs must

             initialize the SP in the Reset routine (before subroutines or interrupts are executed). The Stack

             Pointer (SP) is read/write accessible in the I/O space. The data SRAM can easily be accessed

             through the five different addressing modes supported in the AVR architecture.

             The memory spaces in the AVR architecture are all linear and regular memory maps.

             A flexible interrupt module has its control registers in the I/O space with an additional Global

             Interrupt Enable bit in the Status Register. All interrupts have a separate Interrupt Vector in the

             Interrupt Vector table. The interrupts have priority in accordance with their Interrupt Vector posi-

             tion. The lower the Interrupt Vector address, the higher is the priority.

             The I/O memory space contains 64 addresses for CPU peripheral functions as Control Regis-

             ters, SPI, and other I/O functions. The I/O Memory can be accessed directly, or as the Data

             Space locations following those of the Register File, 0x20 - 0x5F. In addition, the

             AT90CAN32/64/128 has Extended I/O space from 0x60 - 0xFF in SRAM where only the

             ST/STS/STD and LD/LDS/LDD instructions can be used.

3.3  ALU  –  Arithmetic Logic Unit

             The high-performance AVR ALU operates in direct connection with all the 32 general purpose

             working registers. Within a single clock cycle, arithmetic operations between general purpose

             registers or between a register and an immediate are executed. The ALU operations are divided

             into three main categories – arithmetic, logical, and bit-functions. Some implementations of the

             architecture also provide a powerful multiplier supporting both signed/unsigned multiplication

             and fractional format. See the “Instruction Set Summary”  section for a detailed description.

10   AT90CAN32/64/128

                                                                                                7682C–AUTO–04/08
                                                                               AT90CAN32/64/128

3.4  Status       Register

                  The Status Register contains information about the result of the most recently executed arith-

                  metic instruction. This information can be used for altering program flow in order to perform

                  conditional operations. Note that the Status Register is updated after all ALU operations, as

                  specified in the Instruction Set Reference. This will in many cases remove the need for using the

                  dedicated compare instructions, resulting in faster and more compact code.

                  The Status Register is not automatically stored when entering an interrupt routine and restored

                  when returning from an interrupt. This must be handled by software.

                  The AVR Status Register – SREG – is defined as:

                  Bit               7             6         5   4      3    2          1            0

                                    I             T         H   S      V    N          Z            C  SREG

                  Read/Write     R/W              R/W    R/W    R/W    R/W  R/W        R/W    R/W

                  Initial Value     0             0         0   0      0    0          0            0

                  •         Bit 7 – I: Global Interrupt Enable

                  The Global Interrupt Enable bit must be set to enabled the interrupts. The individual interrupt

                  enable control is then performed in separate control registers. If the Global Interrupt Enable

                  Register is cleared, none of the interrupts are enabled independent of the individual interrupt

                  enable settings. The I-bit is cleared by hardware after an interrupt has occurred, and is set by

                  the RETI instruction to enable subsequent interrupts. The I-bit can also be set and cleared by

                  the application with the SEI and CLI instructions, as described in the instruction set reference.

                  •         Bit 6 – T: Bit Copy Storage

                  The Bit Copy instructions BLD (Bit LoaD) and BST (Bit STore) use the T-bit as source or desti-

                  nation for the operated bit. A bit from a register in the Register File can be copied into T by the

                  BST instruction, and a bit in T can be copied into a bit in a register in the Register File by the

                  BLD instruction.

                  •         Bit 5 – H: Half Carry Flag

                  The Half Carry Flag H indicates a Half Carry in some arithmetic operations. Half Carry Is useful

                  in BCD arithmetic. See the “Instruction Set Description” for detailed information.

                  •         Bit 4 – S: Sign Bit, S = N ⊕ V

                  The S-bit is always an EXCLUSIVE OR between the negative flag N and the Two’s Complement

                  Overflow Flag V. See the “Instruction Set Description” for detailed information.

                  •         Bit 3 – V: Two’s Complement Overflow Flag

                  The Two’s Complement Overflow Flag V supports two’s complement arithmetics. See the

                  “Instruction Set Description” for detailed information.

                  •         Bit 2 – N: Negative Flag

                  The Negative Flag N indicates a negative result in an arithmetic or logic operation. See the

                  “Instruction Set Description” for detailed information.

                  •         Bit 1 – Z: Zero Flag

                  The Zero Flag Z indicates a zero result in an arithmetic or logic operation. See the “Instruction

                  Set Description” for detailed information.

                                                                                                                       11

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                •  Bit 0 – C: Carry Flag

                The Carry Flag C indicates a carry in an arithmetic or logic operation. See the “Instruction Set

                Description” for detailed information.

3.5    General  Purpose Register File

                The Register File is optimized for the AVR Enhanced RISC instruction set. In order to achieve

                the required performance and flexibility, the following input/output schemes are supported by the

                Register File:

                   • One 8-bit output operand and one 8-bit result input

                   • Two 8-bit output operands and one 8-bit result input

                   • Two 8-bit output operands and one 16-bit result input

                   • One 16-bit output operand and one 16-bit result input

                Figure 3-2 shows the structure of the 32 general purpose working registers in the CPU.

                Figure 3-2.     AVR CPU General Purpose Working Registers

                                                   7         0              Addr.

                                                        R0                  0x00

                                                        R1                  0x01

                                                        R2                  0x02

                                                        …

                                                        R13                 0x0D

                   General                              R14                 0x0E

                   Purpose                              R15                 0x0F

                   Working                              R16                 0x10

                   Registers                            R17                 0x11

                                                        …

                                                        R26                 0x1A   X-register Low Byte

                                                        R27                 0x1B   X-register High Byte

                                                        R28                 0x1C   Y-register Low Byte

                                                        R29                 0x1D   Y-register High Byte

                                                        R30                 0x1E   Z-register Low Byte

                                                        R31                 0x1F   Z-register High Byte

                Most of the instructions operating on the Register File have direct access to all registers, and

                most of them are single cycle instructions.

                As shown in Figure 3-2, each register is also assigned a data memory address, mapping them

                directly into the first 32 locations of the user Data Space. Although not being physically imple-

                mented as SRAM locations, this memory organization provides great flexibility in access of the

                registers, as the X-, Y- and Z-pointer registers can be set to index any register in the file.

3.5.1  The X-register, Y-register, and Z-register

                The registers R26..R31 have some added functions to their general purpose usage. These reg-

                isters are 16-bit address pointers for indirect addressing of the data space. The three indirect

                address registers X, Y, and Z are defined as described in Figure 3-3.

12     AT90CAN32/64/128

                                                                                                         7682C–AUTO–04/08
                                                                                         AT90CAN32/64/128

                  Figure 3-3.    The X-, Y-, and Z-registers

                                              15             XH                                      XL              0

                     X-register               7                                0  7                                  0

                                              R27 (0x1B)                          R26 (0x1A)

                                              15             YH                                      YL              0

                     Y-register               7                                0  7                                  0

                                              R29 (0x1D)                          R28 (0x1C)

                                              15             ZH                                      ZL              0

                     Z-register               7              0                    7                      0

                                              R31 (0x1F)                          R30 (0x1E)

                  In the different addressing modes these address registers have functions as fixed displacement,

                  automatic increment, and automatic decrement (see the instruction set reference for details).

3.5.2  Extended   Z-pointer Register for ELPM/SPM – RAMPZ

                  Bit                      7      6       5          4      3         2           1         0

                                           –      –       –          –      –         –           –      RAMPZ0  RAMPZ

                  Read/Write               R      R       R          R      R         R           R         R/W

                  Initial Value            0      0       0          0      0         0           0         0

                  •    Bits 7..1 – Res: Reserved Bits

                  These bits are reserved for future use and will always read as zero. For compatibility with future

                  devices, be sure to write to write them to zero.

                  •    Bit 0 – RAMPZ0: Extended RAM Page Z-pointer

                  The RAMPZ Register is normally used to select which 64K RAM Page is accessed by the Z-

                  pointer. As the AT90CAN32/64/128 does not support more than 64K of SRAM memory, this reg-

                  ister is used only to select which page in the program memory is accessed when the ELPM/SPM

                  instruction is used. The different settings of the RAMPZ0 bit have the following effects:

                  RAMPZ0 = 0: Program memory address 0x0000 - 0x7FFF (lower 64K bytes) is accessed by

                                 ELPM/SPM

                  RAMPZ0 = 1: Program memory address 0x8000 - 0xFFFF (higher 64K bytes) is accessed by

                                 ELPM/SPM

                            – AT90CAN32 and AT90CAN64: RAMPZ0 exists as register bit but it is not used for

                                 program memory addressing.

                            – AT90CAN128: RAMPZ0 exists as register bit and it is used for program memory

                                 addressing.

                  Figure 3-4.    The Z-pointer used by ELPM and SPM

                     Bit  (Individuall7y)                        0      7                         0  7                  0

                                                  RAMPZ                           ZH                             ZL

                       Bit  (Z-pointer2)3                        16     15                        8  7                  0

                  Note:          LPM (different of ELPM) is never affected by the RAMPZ setting.

                                                                                                                        13

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3.6  Stack  Pointer

                     The Stack is mainly used for storing temporary data, for storing local variables and for storing

                     return addresses after interrupts and subroutine calls. The Stack Pointer Register always points

                     to the top of the Stack. Note that the Stack is implemented as growing from higher memory loca-

                     tions to lower memory locations. This implies that a Stack PUSH command decreases the Stack

                     Pointer.

                     The Stack Pointer points to the data SRAM Stack area where the Subroutine and Interrupt

                     Stacks are located. This Stack space in the data SRAM must be defined by the program before

                     any subroutine calls are executed or interrupts are enabled. The Stack Pointer must be set to

                     point above 0xFF. The Stack Pointer is decremented by one when data is pushed onto the Stack

                     with the PUSH instruction, and it is decremented by two when the return address is pushed onto

                     the Stack with subroutine call or interrupt. The Stack Pointer is incremented by one when data is

                     popped from the Stack with the POP instruction, and it is incremented by two when data is

                     popped from the Stack with return from subroutine RET or return from interrupt RETI.

                     The AVR Stack Pointer is implemented as two 8-bit registers in the I/O space. The number of

                     bits actually used is implementation dependent. Note that the data space in some implementa-

                     tions of the AVR architecture is so small that only SPL is needed. In this case, the SPH Register

                     will not be present.

                     Bit                 15    14      13       12        11    10    9                   8

                                         SP15  SP14    SP13     SP12      SP11  SP10  SP9             SP8    SPH

                                         SP7   SP6     SP5      SP4       SP3   SP2   SP1             SP0    SPL

                                         7     6       5        4         3     2     1                   0

                     Read/Write          R/W   R/W     R/W      R/W       R/W   R/W   R/W             R/W

                                         R/W   R/W     R/W      R/W       R/W   R/W   R/W             R/W

                     Initial Value       0     0       0        0         0     0     0                   0

                                         0     0       0        0         0     0     0                   0

3.7  Instruction  Execution Timing

                     This section describes the general access timing concepts for instruction execution. The AVR

                     CPU is driven by the CPU clock clkCPU, directly generated from the selected clock source for the

                     chip. No internal clock division is used.

                     Figure 3-5 shows the parallel instruction fetches and instruction executions enabled by the Har-

                     vard architecture and the fast-access Register File concept. This is the basic pipelining concept

                     to obtain up to 1 MIPS per MHz with the corresponding unique results for functions per cost,

                     functions per clocks, and functions per power-unit.

                     Figure 3-5.         The Parallel Instruction Fetches and Instruction Executions

                                                                T1              T2                    T3          T4

                                               clkCPU

                                    1st  Instruction   Fetch

                                    1st  Instruction  Execute

                                    2nd  Instruction   Fetch

                                    2nd  Instruction  Execute

                                    3rd  Instruction   Fetch

                                    3rd  Instruction  Execute

                                    4th  Instruction   Fetch

14   AT90CAN32/64/128

                                                                                                             7682C–AUTO–04/08
                                                                                AT90CAN32/64/128

                       Figure 3-6 shows the internal timing concept for the     Register File. In a single clock cycle an ALU

                       operation using two register operands is executed,       and the result is stored back to the destina-

                       tion register.

                       Figure 3-6.     Single Cycle ALU Operation

                                                              T1                T2                   T3  T4

                                                  clkCPU

                                    Total  ExecutiiomneT

                             Register      Operands    Fetch

                             ALU       Operation  Execute

                                       Result  rWite  Back

3.8    Reset      and  Interrupt Handling

                       The AVR provides several different interrupt sources. These interrupts and the separate Reset

                       Vector each have a separate program vector in the program memory space. All interrupts are

                       assigned individual enable bits which must be written logic one together with the Global Interrupt

                       Enable bit in the Status Register in order to enable the interrupt. Depending on the Program

                       Counter value, interrupts may be automatically disabled when Boot Lock bits BLB02 or BLB12

                       are programmed. This feature improves software security. See the section “Memory Program-

                       ming” on page 335 for details.

                       The lowest addresses in the program memory space are by default defined as the Reset and

                       Interrupt Vectors. The complete list of vectors is shown in “Interrupts” on page 60. The list also

                       determines the priority levels of the different interrupts. The lower the address the higher is the

                       priority level. RESET has the highest priority, and next is INT0 – the External Interrupt Request

                       0. The Interrupt Vectors can be moved to the start of the Boot Flash section by setting the IVSEL

                       bit in the MCU Control Register (MCUCR). Refer to “Interrupts” on page 60 for more information.

                       The Reset Vector can also be moved to the start of the Boot Flash section by programming the

                       BOOTRST Fuse, see “Boot Loader Support – Read-While-Write Self-Programming” on page

                       320.

3.8.1  Interrupt  Behavior

                       When an interrupt occurs, the Global Interrupt Enable I-bit is cleared and all interrupts are dis-

                       abled. The user software can write logic one to the I-bit to enable nested interrupts. All enabled

                       interrupts can then interrupt the current interrupt routine. The I-bit is automatically set when a

                       Return from Interrupt instruction – RETI – is executed.

                       There are basically two types of interrupts. The first type is triggered by an event that sets the

                       interrupt flag. For these interrupts, the Program Counter is vectored to the actual Interrupt Vector

                       in order to execute the interrupt handling routine, and hardware clears the corresponding inter-

                       rupt flag. Interrupt flags can also be cleared by writing a logic one to the flag bit position(s) to be

                       cleared. If an interrupt condition occurs while the corresponding interrupt enable bit is cleared,

                       the interrupt flag will be set and remembered until the interrupt is enabled, or the flag is cleared

                       by software. Similarly, if one or more interrupt conditions occur while the Global Interrupt Enable

                       bit is cleared, the corresponding interrupt flag(s) will be set and remembered until the Global

                       Interrupt Enable bit is set, and will then be executed by order of priority.

                                                                                                                                15

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    The second type of interrupts will trigger as long as the interrupt condition is present. These

    interrupts do not necessarily have interrupt flags. If the interrupt condition disappears before the

    interrupt is enabled, the interrupt will not be triggered.

    When the AVR exits from an interrupt, it will always return to the main program and execute one

    more instruction before any pending interrupt is served.

    Note that the Status Register is not automatically stored when entering an interrupt routine, nor

    restored when returning from an interrupt routine. This must be handled by software.

    When using the CLI instruction to disable interrupts, the interrupts will be immediately disabled.

    No interrupt will be executed after the CLI instruction, even if it occurs simultaneously with the

    CLI instruction. The following example shows how this can be used to avoid interrupts during the

    timed EEPROM write sequence.

    Assembly Code Example

    in        r16,    SREG       ;   store   SREG  value

    cli                      ;  disable     interrupts          during  timed    sequence

    sbi       EECR,    EEMWE     ;   start   EEPROM     write

    sbi       EECR,    EEWE

    out       SREG,    r16       ;   restore  SREG      value       (I-bit)

    C Code Example

    char   cSREG;

    cSREG     =  SREG;          /*  store   SREG   value        */

    /*   disable      interrupts     during   timed     sequence        */

    _CLI();

    EECR   |=    (1<
    EECR   |=    (1<
    SREG   =     cSREG;         /*  restore   SREG   value          (I-bit)  */

    When using the SEI instruction to enable interrupts, the instruction following         SEI  will  be  exe-

    cuted before any pending interrupts, as shown in this example.

    Assembly Code Example

    sei       ;  set   Global    Interrupt    Enable

    sleep     ;  enter    sleep,    waiting   for   interrupt

    ;   note:    will    enter   sleep  before     any  pending

    ;   interrupt(s)

    C Code Example

    _SEI();           /*  set   Global   Interrupt      Enable      */

    _SLEEP();         /*  enter     sleep,  waiting     for     interrupt      */

    /*   note:   will     enter  sleep   before    any  pending         interrupt(s)  */

16  AT90CAN32/64/128

                                                                                           7682C–AUTO–04/08
                                                                     AT90CAN32/64/128

3.8.2  Interrupt  Response Time

                  The interrupt execution response for all the enabled AVR interrupts is four clock cycles mini-

                  mum. After four clock cycles the program vector address for the actual interrupt handling routine

                  is executed. During this four clock cycle period, the Program Counter is pushed onto the Stack.

                  The vector is normally a jump to the interrupt routine, and this jump takes three clock cycles. If

                  an interrupt occurs during execution of a multi-cycle instruction, this instruction is completed

                  before the interrupt is served. If an interrupt occurs when the MCU is in sleep mode, the interrupt

                  execution response time is increased by four clock cycles. This increase comes in addition to the

                  start-up time from the selected sleep mode.

                  A return from an interrupt handling routine takes four clock cycles. During these four clock

                  cycles, the Program Counter (two bytes) is popped back from the Stack, the Stack Pointer is

                  incremented by two, and the I-bit in SREG is set.

                                                                                                                       17

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4.   Memories

                This section describes the different memories in the AT90CAN32/64/128. The AVR architecture

                has two main memory spaces, the Data Memory and the Program Memory space. In addition,

                the AT90CAN32/64/128 features an EEPROM Memory for data storage. All three memory

                spaces are linear and regular.

                Table 4-1.  Memory Mapping.

                            Memory              Mnemonic        AT90CAN32   AT90CAN64     AT90CAN128

                            Size                    Flash size  32 K bytes  64 K bytes    128 K bytes

                Flash       Start Address           -                       0x00000

                            End Address             Flash end   0x07FFF(1)  0x0FFFF(1)    0x1FFFF(1)

                                                                0x3FFF(2)   0x7FFF(2)     0xFFFF(2)

                            Size                    -                       32 bytes

                32          Start Address           -                       0x0000

                Registers

                            End Address             -                       0x001F

                            Size                    -                       64 bytes

                I/O         Start Address           -                       0x0020

                Registers

                            End Address             -                       0x005F

                            Size                    -                       160 bytes

                Ext I/O     Start Address           -                       0x0060

                Registers

                            End Address             -                       0x00FF

                            Size                ISRAM size      2 K bytes   4 K bytes     4 K bytes

                Internal    Start Address       ISRAM start                 0x0100

                SRAM

                            End Address         ISRAM end       0x08FF      0x10FF        0x10FF

                            Size                    XMem size               0-64 K bytes

                External    Start Address       XMem start      0x0900      0x1100        0x1100

                Memory

                            End Address             XMem end                0xFFFF

                            Size                    E2 size     1 K bytes   2 K bytes     4 K bytes

                EEPROM      Start Address           -                       0x0000

                            End Address             E2 end      0x03FF      0x07FF        0x0FFF

                Notes:  1.  Byte address.

                        2.  Word (16-bit) address.

4.1  In-System  Reprogrammable Flash Program Memory

                The AT90CAN32/64/128 contains On-chip In-System Reprogrammable Flash memory for pro-

                gram storage (see “Flash size”). Since all AVR instructions are 16 or 32 bits wide, the Flash is

                organized as 16 bits wide. For software security, the Flash Program memory space is divided

                into two sections, Boot Program section and Application Program section.

                The Flash memory has an endurance of at least 10,000 write/erase cycles. The

                AT90CAN32/64/128 Program Counter (PC) address the program memory locations. The opera-

                tion of Boot Program section and associated Boot Lock bits for software protection are described

                in detail in “Boot Loader Support – Read-While-Write Self-Programming” on page 320. “Memory

                Programming” on page 335 contains a detailed description on Flash data serial downloading

                using the SPI pins or the JTAG interface.

18   AT90CAN32/64/128

                                                                                          7682C–AUTO–04/08
                                                                                      AT90CAN32/64/128

                        Constant tables can be allocated within the entire program memory address space (see the

                        LPM – Load Program Memory and ELPM – Extended Load Program Memory instruction

                        description).

                        Timing diagrams for instruction fetch and execution are presented in “Instruction Execution Tim-

                        ing” on page 14.

                        Figure 4-1.    Program Memory Map

                                                           Program Memory

                                                                                        0x0000

                                                           Application  Flash  Section

                                                           Boot Flash Section

                                                                                        Flash end

4.2  SRAM         Data  Memory

                        Figure 4-2 shows how the AT90CAN32/64/128 SRAM Memory is organized.

                        The AT90CAN32/64/128 is a complex microcontroller with more peripheral units than can be

                        supported within the 64 locations reserved in the Opcode for the IN and OUT instructions. For

                        the Extended I/O space in SRAM, only the ST/STS/STD and LD/LDS/LDD instructions can be

                        used.

                        The lower data memory locations address both the Register File, the I/O memory, Extended I/O

                        memory, and the internal data SRAM. The first 32 locations address the Register File, the next

                        64 location the standard I/O memory, then 160 locations of Extended I/O memory, and the next

                        locations address the internal data SRAM (see “ISRAM size”).

                        An optional external data SRAM can be used with the AT90CAN32/64/128. This SRAM will

                        occupy an area in the remaining address locations in the 64K address space. This area starts at

                        the address following the internal SRAM. The Register file, I/O, Extended I/O and Internal SRAM

                        occupies the lowest bytes, so when using 64 KB (65,536 bytes) of External Memory,

                        “XMem size” bytes of External Memory are available. See “External Memory Interface” on page

                        27 for details on how to take advantage of the external memory map.

                                                                                                                          19

7682C–AUTO–04/08
4.2.1  SRAM  Data  Access

                   When the addresses accessing the SRAM memory space exceeds the internal data memory

                   locations, the external data SRAM is accessed using the same instructions as for the internal

                   data memory access. When the internal data memories are accessed, the read and write strobe

                   pins (PG0 and PG1) are inactive during the whole access cycle. External SRAM operation is

                   enabled by setting the SRE bit in the XMCRA Register.

                   Accessing external SRAM takes one additional clock cycle per byte compared to access of the

                   internal SRAM. This means that the commands LD, ST, LDS, STS, LDD, STD, PUSH, and POP

                   take one additional clock cycle. If the Stack is placed in external SRAM, interrupts, subroutine

                   calls and returns take three clock cycles extra because the two-byte program counter is pushed

                   and popped, and external memory access does not take advantage of the internal pipe-line

                   memory access. When external SRAM interface is used with wait-state, one-byte external

                   access takes two, three, or four additional clock cycles for one, two, and three wait-states

                   respectively. Interrupts, subroutine calls and returns will need five, seven, or nine clock cycles

                   more than specified in the instruction set manual for one, two, and three wait-states.

                   The five different addressing modes for the data memory cover: Direct, Indirect with Displace-

                   ment, Indirect, Indirect with Pre-decrement, and Indirect with Post-increment. In the Register

                   File, registers R26 to R31 feature the indirect addressing pointer registers.

                   The direct addressing reaches the entire data space.

                   The Indirect with Displacement mode reaches 63 address locations from the base address given

                   by the Y- or Z-register.

                   When using register indirect addressing modes with automatic pre-decrement and post-incre-

                   ment, the address registers X, Y, and Z are decremented or incremented.

                   The 32 general purpose working registers, 64 I/O Registers, 160 Extended I/O Registers, and

                   the “ISRAM size” bytes of internal data SRAM in the AT90CAN32/64/128 are all accessible

                   through all these addressing modes. The Register File is described in “General Purpose Regis-

                   ter File” on page 12.

20     AT90CAN32/64/128

                                                                                                           7682C–AUTO–04/08
                                                                                   AT90CAN32/64/128

                        Figure 4-2.    Data Memory Map

                                                        Data      Memory

                                                        32   Registers    0x0000         -  0x001F

                                                        64   I/O  Register0sx0020        -  0x005F

                                                        160  Ext  I/O    Reg0.x0060      -  0x00FF

                                                                          ISRAM      start

                                                        Internal  SRAM

                                                        (ISRAM    size)

                                                                          ISRAM      end

                                                                          XMem     start

                                                        External  SRAM

                                                        (XMem     size)

                                                                          0xFFFF

4.2.2  SRAM       Data  Access Times

                        This section   describes the general access timing concepts for internal memory access.          The

                        internal data  SRAM access is performed in two clkCPU cycles as described in Figure 4-3.

                        Figure 4-3.    On-chip Data SRAM Access Cycles

                                                        T1                T2                        T3

                                       clk  CPU

                                       Address   Compute Address          Address valid

                                       Data                                                                       Write

                                       WR

                                       Data                                                                       Read

                                            RD

                                                        Memory Access Instruction           Next Instruction

                                                                                                                         21

7682C–AUTO–04/08
4.3    EEPROM  Data Memory

               The AT90CAN32/64/128 contains EEPROM memory (see “E2 size”). It is organized as a sepa-

               rate data space, in which single bytes can be read and written. The EEPROM has an endurance

               of at least 100,000 write/erase cycles. The access between the EEPROM and the CPU is

               described in the following, specifying the EEPROM Address Registers, the EEPROM Data Reg-

               ister, and the EEPROM Control Register.

               For a detailed description of SPI, JTAG and Parallel data downloading to the EEPROM, see

               “SPI Serial Programming Overview” on page 347, “JTAG Programming Overview” on page 351,

               and “Parallel Programming Overview” on page 338 respectively.

4.3.1  EEPROM  Read/Write Access

               The EEPROM Access Registers are accessible in the I/O space.

               The write access time for the EEPROM is given in Table 4-2. A self-timing function, however,

               lets the user software detect when the next byte can be written. If the user code contains instruc-

               tions that write the EEPROM, some precautions must be taken. In heavily filtered power

               supplies, VCC is likely to rise or fall slowly on power-up/down. This causes the device for some

               period of time to run at a voltage lower than specified as minimum for the clock frequency used.

               See “Preventing EEPROM Corruption” on page 26.for details on how to avoid problems in these

               situations.

               In order to prevent unintentional EEPROM writes, a specific write procedure must be followed.

               Refer to the description of the EEPROM Control Register for details on this.

               When the EEPROM is read, the CPU is halted for four clock cycles before the next instruction is

               executed. When the EEPROM is written, the CPU is halted for two clock cycles before the next

               instruction is executed.

4.3.2  The EEPROM Address Registers – EEARH and EEARL

               Bit                15     14      13     12     11      10      9             8

                                  –      –       –      –      EEAR11  EEAR10  EEAR9         EEAR8  EEARH

                              EEAR7      EEAR6   EEAR5  EEAR4  EEAR3   EEAR2   EEAR1         EEAR0  EEARL

                                  7      6       5      4      3       2       1             0

               Read/Write         R      R       R      R      R/W     R/W     R/W           R/W

                                  R/W    R/W     R/W    R/W    R/W     R/W     R/W           R/W

               Initial Value      0      0       0      0      X       X       X             X

                                  X      X       X      X      X       X       X             X

               •    Bits 15..12 – Reserved Bits

               These bits are reserved bits in the AT90CAN32/64/128 and will always read as zero.

               •    Bits 11..0 – EEAR11..0: EEPROM Address

               The EEPROM Address Registers – EEARH and EEARL specify the EEPROM address in the

               EEPROM space (see “E2 size”). The EEPROM data bytes are addressed linearly between 0

               and “E2 end”. The initial value of EEAR is undefined. A proper value must be written before the

               EEPROM may be accessed.

                    – AT90CAN32: EEAR11 & EEAR10 exist as register bit but they are not used for

                    addressing.

                    – AT90CAN64: EEAR11 exists as register bit but it is not used for addressing.

22     AT90CAN32/64/128

                                                                                                    7682C–AUTO–04/08
                                                                                          AT90CAN32/64/128

4.3.3  The        EEPROM  Data Register – EEDR

                          Bit            7      6         5       4     3            2      1      0

                                         EEDR7  EEDR6     EEDR5  EEDR4  EEDR3        EEDR2  EEDR1  EEDR0      EEDR

                          Read/Write     R/W    R/W       R/W    R/W    R/W          R/W    R/W    R/W

                          Initial Value  0      0         0       0     0            0      0      0

                          •    Bits 7..0 – EEDR7.0: EEPROM Data

                          For the EEPROM write operation, the EEDR Register contains the data to be written to the

                          EEPROM in the address given by the EEAR Register. For the EEPROM read operation, the

                          EEDR contains the data read out from the EEPROM at the address given by EEAR.

4.3.4  The        EEPROM  Control Register – EECR

                          Bit            7      6         5       4     3            2      1      0

                                         –      –         –       –     EERIE    EEMWE      EEWE   EERE       EECR

                          Read/Write     R      R         R       R     R/W          R/W    R/W    R/W

                          Initial Value  0      0         0       0     0            0      X      0

                          •    Bits 7..4 – Reserved Bits

                          These bits are reserved bits in the AT90CAN32/64/128 and will always read as zero.

                          •    Bit 3 – EERIE: EEPROM Ready Interrupt Enable

                          Writing EERIE to one enables the EEPROM Ready Interrupt if the I bit in SREG is set. Writing

                          EERIE to zero disables the interrupt. The EEPROM Ready interrupt generates a constant inter-

                          rupt when EEWE is cleared.

                          •    Bit 2 – EEMWE: EEPROM Master Write Enable

                          The EEMWE bit determines whether setting EEWE to one causes the EEPROM to be written.

                          When EEMWE is set, setting EEWE within four clock cycles will write data to the EEPROM at

                          the selected address If EEMWE is zero, setting EEWE will have no effect. When EEMWE has

                          been written to one by software, hardware clears the bit to zero after four clock cycles. See the

                          description of the EEWE bit for an EEPROM write procedure.

                          •    Bit 1 – EEWE: EEPROM Write Enable

                          The EEPROM Write Enable Signal EEWE is the write strobe to the EEPROM. When address

                          and data are correctly set up, the EEWE bit must be written to one to write the value into the

                          EEPROM. The EEMWE bit must be written to one before a logical one is written to EEWE, oth-

                          erwise no EEPROM write takes place. The following procedure should be followed when writing

                          the EEPROM (the order of steps 3 and 4 is not essential):

                             1.  Wait until EEWE becomes zero.

                             2.  Wait until SPMEN (Store Program Memory Enable) in SPMCSR (Store Program Mem-

                                 ory Control and Status Register) becomes zero.

                             3.  Write new EEPROM address to EEAR (optional).

                             4.  Write new EEPROM data to EEDR (optional).

                             5.  Write a logical one to the EEMWE bit while writing a zero to EEWE in EECR.

                             6.  Within four clock cycles after setting EEMWE, write a logical one to EEWE.

                          The EEPROM can not be programmed during a CPU write to the Flash memory. The software

                          must check that the Flash programming is completed before initiating a new EEPROM write.

                          Step 2 is only relevant if the software contains a Boot Loader allowing the CPU to program the

                          Flash. If the Flash is never being updated by the CPU, step 2 can be omitted. See “Boot Loader

                                                                                                                             23

7682C–AUTO–04/08
    Support – Read-While-Write Self-Programming” on page 320 for details about Boot

    programming.

    Caution: An interrupt between step 5 and step 6 will make the write cycle fail, since the

    EEPROM Master Write Enable will time-out. If an interrupt routine accessing the EEPROM is

    interrupting another EEPROM access, the EEAR or EEDR Register will be modified, causing the

    interrupted EEPROM access to fail. It is recommended to have the Global Interrupt Flag cleared

    during all the steps to avoid these problems.

    When the write access time has elapsed, the EEWE bit is cleared by hardware. The user soft-

    ware can poll this bit and wait for a zero before writing the next byte. When EEWE has been set,

    the CPU is halted for two cycles before the next instruction is executed.

    •  Bit 0 – EERE: EEPROM Read Enable

    The EEPROM Read Enable Signal EERE is the read strobe to the EEPROM. When the correct

    address is set up in the EEAR Register, the EERE bit must be written to a logic one to trigger the

    EEPROM read. The EEPROM read access takes one instruction, and the requested data is

    available immediately. When the EEPROM is read, the CPU is halted for four cycles before the

    next instruction is executed.

    The user should poll the EEWE bit before starting the read operation. If a write operation is in

    progress, it is neither possible to read the EEPROM, nor to change the EEAR Register.

    The calibrated Oscillator is used to time the EEPROM accesses. Table 4-2 lists the typical pro-

    gramming time for EEPROM access from the CPU.

    Table 4-2.    EEPROM Programming Time.

       Symbol                      Number of Calibrated RC Oscillator Cycles   Typ Programming Time

       EEPROM write (from CPU)                     67 584                      8.5 ms

24  AT90CAN32/64/128

                                                                               7682C–AUTO–04/08
                                                                                     AT90CAN32/64/128

                  The following code examples show one assembly and one C function for writing to the

                  EEPROM. The examples assume that interrupts are controlled (e.g. by disabling interrupts glo-

                  bally) so that no interrupts will occur during execution of these functions. The examples also

                  assume that no Flash Boot Loader is present in the software. If such code is present, the

                  EEPROM write function must also wait for any ongoing SPM command to finish.

                  Assembly Code Example

                  EEPROM_write:

                     ;   Wait     for     completion       of    previous  write

                     sbic        EECR,EEWE

                     rjmp        EEPROM_write

                     ;   Set     up   address     (r18:r17)      in   address    register

                     out         EEARH,      r18

                     out         EEARL,      r17

                     ;   Write       data    (r16)  to     data  register

                     out         EEDR,r16

                     ;   Write       logical   one     to    EEMWE

                     sbi         EECR,EEMWE

                     ;   Start       eeprom   write      by    setting    EEWE

                     sbi         EECR,EEWE

                     ret

                  C Code Example

                  void    EEPROM_write         (unsigned         int  uiAddress,     unsigned  char  ucData)

                  {

                     /*   Wait       for     completion      of  previous  write     */

                     while(EECR           &  (1<
                     /*   Set     up   address      and    data  registers       */

                     EEAR     =   uiAddress;

                     EEDR     =   ucData;

                     /*   Write       logical     one    to    EEMWE  */

                     EECR     |=     (1<
                     /*   Start       eeprom   write       by    setting   EEWE  */

                     EECR     |=     (1<
                  }

                                                                                                                  25

7682C–AUTO–04/08
                   The next code examples show assembly and C functions for reading the EEPROM. The exam-

                   ples assume that interrupts are controlled so that no interrupts will occur during execution of

                   these functions.

                   Assembly Code Example

                   EEPROM_read:

                      ;   Wait       for   completion         of  previous  write

                      sbic           EECR,EEWE

                      rjmp           EEPROM_read

                      ;   Set     up     address    (r18:r17)     in    address  register

                      out            EEARH,   r18

                      out            EEARL,   r17

                      ;   Start       eeprom     read     by  writing      EERE

                      sbi            EECR,EERE

                      ;   Read       data     from  data      register

                      in             r16,EEDR

                      ret

                   C Code Example

                   unsigned          char     EEPROM_read(unsigned          int  uiAddress)

                   {

                      /*   Wait       for     completion      of  previous       write  */

                      while(EECR           &  (1<
                      /*   Set       up   address   register      */

                      EEAR     =     uiAddress;

                      /*   Start         eeprom     read  by      writing  EERE  */

                      EECR     |=     (1<
                      /*   Return         data   from     data    register  */

                      return         EEDR;

                   }

4.3.5  Preventing  EEPROM Corruption

                   During periods of low VCC, the EEPROM data can be corrupted because the supply voltage is

                   too low for the CPU and the EEPROM to operate properly. These issues are the same as for

                   board level systems using EEPROM, and the same design solutions should be applied.

                   An EEPROM data corruption can be caused by two situations when the voltage is too low. First,

                   a regular write sequence to the EEPROM requires a minimum voltage to operate correctly. Sec-

                   ondly, the CPU itself can execute instructions incorrectly, if the supply voltage is too low.

                   EEPROM data corruption can easily be avoided by following this design recommendation:

                   Keep the AVR RESET active (low) during periods of insufficient power supply voltage. This can

                   be done by enabling the internal Brown-out Detector (BOD). If the detection level of the internal

                   BOD does not match the needed detection level, an external low VCC reset Protection circuit can

                   be used. If a reset occurs while a write operation is in progress, the write operation will be com-

                   pleted provided that the power supply voltage is sufficient.

26     AT90CAN32/64/128

                                                                                             7682C–AUTO–04/08
                                                                                    AT90CAN32/64/128

4.4    I/O Memory

                   The I/O space definition of the AT90CAN32/64/128 is shown in “Register Summary” on page

                   384.

                   All AT90CAN32/64/128 I/Os and peripherals are placed in the I/O space. All I/O locations may

                   be accessed by the LD/LDS/LDD and ST/STS/STD instructions, transferring data between the

                   32 general purpose working registers and the I/O space. I/O registers within the address range

                   0x00 - 0x1F are directly bit-accessible using the SBI and CBI instructions. In these registers, the

                   value of single bits can be checked by using the SBIS and SBIC instructions. Refer to the

                   instruction set section for more details. When using the I/O specific commands IN and OUT, the

                   I/O addresses 0x00 - 0x3F must be used. When addressing I/O registers as data space using

                   LD and ST instructions, 0x20 must be added to these addresses. The AT90CAN32/64/128 is a

                   complex microcontroller with more peripheral units than can be supported within the 64 location

                   reserved in Opcode for the IN and OUT instructions. For the Extended I/O space from 0x60 -

                   0xFF in SRAM, only the ST/STS/STD and LD/LDS/LDD instructions can be used.

                   For compatibility with future devices, reserved bits should be written to zero if accessed.

                   Reserved I/O memory addresses should never be written.

                   Some of the status flags are cleared by writing a logical one to them. Note that, unlike most other

                   AVR’s, the CBI and SBI instructions will only operate on the specified bit, and can therefore be

                   used on registers containing such status flags. The CBI and SBI instructions work with registers

                   0x00 to 0x1F only.

                   The I/O and peripherals control registers are explained in later sections.

4.5    External   Memory Interface

                   With all the features the External Memory Interface provides, it is well suited to operate as an

                   interface to memory devices such as External SRAM and Flash, and peripherals such as LCD-

                   display, A/D, and D/A. The main features are:

                   • Four different wait-state settings (including no wait-state).

                   • Independent wait-state setting for different extErnal Memory sectors (configurable sector

                   size).

                   • The number of bits dedicated to address high byte is selectable.

                   • Bus keepers on data lines to minimize current consumption (optional).

4.5.1  Overview

                   When the eXternal MEMory (XMEM) is enabled, address space outside the internal SRAM

                   becomes available using the dedicated External Memory pins (see Figure 1-2 on page 5, Table

                   9-3 on page 74, Table 9-9 on page 78, and Table 9-21 on page 88). The memory configuration

                   is shown in Figure 4-4.

                                                                                                                        27

7682C–AUTO–04/08
                   Figure 4-4.  External      Memory with Sector  Select

                                                                                    0x0000

                                                                  Internal  memory

                                                                                    ISRAM end

                                                                                    XMem start

                                                                  Lower sector

                                                                          SRW01

                                                                          SRW00

                                                                                    SRL[2..0]

                                                 External Memory  Upper sector

                                                 (0-64K x 8)

                                                                          SRW11

                                                                          SRW10

                                                                                    0xFFFF

4.5.2  Using  the  External Memory Interface

                   The interface consists of:

                   • AD7:0: Multiplexed low-order address bus and data bus.

                   • A15:8: High-order address bus (configurable number of bits).

                   • ALE: Address latch enable.

                   • RD: Read strobe.

                   • WR: Write strobe.

                   The control bits for the External Memory Interface are located in two registers, the External

                   Memory Control Register A – XMCRA, and the External Memory Control Register B – XMCRB.

                   When the XMEM interface is enabled, the XMEM interface will override the setting in the data

                   direction registers that corresponds to the ports dedicated to the XMEM interface. For details

                   about the port override, see the alternate functions in section “I/O-Ports” on page 66. The XMEM

                   interface will auto-detect whether an access is internal or external. If the access is external, the

                   XMEM interface will output address, data, and the control signals on the ports according to Fig-

                   ure 4-6 (this figure shows the wave forms without wait-states). When ALE goes from high-to-low,

                   there is a valid address on AD7:0. ALE is low during a data transfer. When the XMEM interface

                   is enabled, also an internal access will cause activity on address, data and ALE ports, but the

                   RD and WR strobes will not toggle during internal access. When the External Memory Interface

                   is disabled, the normal pin and data direction settings are used. Note that when the XMEM inter-

                   face is disabled, the address space above the internal SRAM boundary is not mapped into the

                   internal SRAM. Figure 4-5 illustrates how to connect an external SRAM to the AVR using an

                   octal latch (typically “74x573” or equivalent) which is transparent when G is high.

28     AT90CAN32/64/128

                                                                                                        7682C–AUTO–04/08
                                                                                    AT90CAN32/64/128

4.5.3  Address    Latch Requirements

                       Due to the high-speed operation of the XRAM interface, the address latch must be selected with

                       care for system frequencies above 8 MHz @ 4V and 4 MHz @ 2.7V. When operating at condi-

                       tions above these frequencies, the typical old style 74HC series latch becomes inadequate. The

                       External Memory Interface is designed in compliance to the 74AHC series latch. However, most

                       latches can be used as long they comply with the main timing parameters. The main parameters

                       for the address latch are:

                       • D to Q propagation delay (tPD).

                       • Data setup time before G low (tSU).

                       • Data (address) hold time after G low (TH).

                       The External Memory Interface is designed to guaranty minimum address hold time after G is

                       asserted low of th = 5 ns. Refer to tLAXX_LD / tLLAXX_ST in “Memory Programming” Tables 26-7

                       through Tables 26-14. The D-to-Q propagation delay (tPD) must be taken into consideration

                       when calculating the access time requirement of the external component. The data setup time

                       before G low (tSU) must not exceed address valid to ALE low (tAVLLC) minus PCB wiring delay

                       (dependent on the capacitive load).

                       Figure 4-5.    External SRAM Connected to the AVR

                                                                                    D[7:0]

                                                   AD7:0             D           Q  A[7:0]

                                                   ALE               G              SRAM

                                                   AVR

                                                   A15:8                            A[15:8]

                                                        RD                          RD

                                                        WR                          WR

4.5.4  Pull-up    and  Bus-keeper

                       The pull-ups on the AD7:0 ports may be activated if the corresponding Port register is written to

                       one. To reduce power consumption in sleep mode, it is recommended to disable the pull-ups by

                       writing the Port register to zero before entering sleep.

                       The XMEM interface also provides a bus-keeper on the AD7:0 lines. The bus-keeper can be dis-

                       abled and enabled in software as described in “External Memory Control Register B – XMCRB”

                       on page 33. When enabled, the bus-keeper will ensure a defined logic level (zero or one) on the

                       AD7:0 bus when these lines would otherwise be tri-stated by the XMEM interface.

4.5.5  Timing

                       External Memory devices have different timing requirements. To meet these requirements, the

                       AT90CAN32/64/128 XMEM interface provides four different wait-states as shown in Table 4-4. It

                       is important to consider the timing specification of the External Memory device before selecting

                       the wait-state. The most important parameters are the access time for the external memory

                       compared to the set-up requirement of the AT90CAN32/64/128. The access time for the Exter-

                       nal Memory is defined to be the time from receiving the chip select/address until the data of this

                                                                                                                           29

7682C–AUTO–04/08
    address actually is driven on the bus. The access time cannot exceed the time from the ALE

    pulse must be asserted low until data is stable during a read sequence (see tLLRL+ tRLRH - tDVRH

    in Tables 26-7 through Tables 26-14). The different wait-states are set up in software. As an

    additional feature, it is possible to divide the external memory space in two sectors with individ-

    ual wait-state settings. This makes it possible to connect two different memory devices with

    different timing requirements to the same XMEM interface. For XMEM interface timing details,

    please refer to Tables 26-7 through Tables 26-14 and Figure 26-6 to Figure 26-9 in the “External

    Data Memory Characteristics” on page 374.

    Note that the XMEM interface is asynchronous and that the waveforms in the following figures

    are related to the internal system clock. The skew between the internal and external clock

    (XTAL1) is not guarantied (varies between devices temperature, and supply voltage). Conse-

    quently, the XMEM interface is not suited for synchronous operation.

    Figure 4-6.   External Data Memory Cycles no Wait-state (SRWn1=0 and SRWn0=0)(1)

                                                             T1               T2             T3           T4

                  System Clock (CLKCPU)

                                    ALE

                                    A15:8       Prev. addr.                                  Address

                                    DA7:0       Prev. data                Address  XX        Data                       Write

                                    WR

                      DA7:0 (XMBK = 0)          Prev. data                Address            Data

                      DA7:0 (XMBK = 1)          Prev. data                Address  XXXXX     Data         XXXXXXXX      Read

                                    RD

    Note:   1.    SRWn1 = SRW11 (upper sector) or SRW01 (lower sector), SRWn0 = SRW10 (upper sector)                           or

                  SRW00 (lower sector). The ALE pulse in period T4 is only present if the next instruction

                  accesses the RAM (internal or external).

    Figure  4-7.  External Data Memory Cycles with SRWn1 = 0 and SRWn0 = 1(1)

                                                 T1              T2                    T3             T4            T5

            System Clock (CLKCPU)

                      ALE

                      A15:8         Prev. addr.                                    Address

                      DA7:0         Prev. data                   Address  XX           Data                                    Write

                      WR

                  DA7:0 (XMBK = 0)  Prev. data                   Address               Data

                  DA7:0 (XMBK = 1)  Prev. data                   Address               Data                                    Read

                      RD

30  AT90CAN32/64/128

                                                                                                                    7682C–AUTO–04/08
                                                                                                                      AT90CAN32/64/128

                  Note:   1.    SRWn1 = SRW11 (upper sector) or SRW01 (lower sector), SRWn0 = SRW10 (upper sector) or

                                SRW00 (lower sector).

                                The ALE pulse in period T5 is only present if the next instruction accesses the RAM (internal

                                or external).

                  Figure  4-8.  External Data Memory Cycles with SRWn1 = 1 and SRWn0 = 0(1)

                                                                      T1           T2                    T3           T4      T5      T6

                          System Clock (CLKCPU)

                                ALE

                                A15:8                Prev. addr.                                         Address

                                DA7:0                Prev. data           Address           XX           Data                                 Write

                                WR

                              DA7:0 (XMBK = 0)       Prev. data           Address                        Data

                              DA7:0 (XMBK = 1)       Prev. data                    Address               Data                                 Read

                                                 RD

                  Note:   1.    SRWn1 = SRW11 (upper sector) or SRW01 (lower sector), SRWn0 = SRW10 (upper sector) or

                                SRW00 (lower sector).

                                The ALE pulse in period T6 is only present if the next instruction accesses the RAM (internal

                                or external).

                  Figure  4-9.  External Data Memory Cycles with SRWn1 = 1 and SRWn0 = 1(1)

                                                                  T1      T2                    T3                T4      T5      T6      T7

                          System Clock (CLKCPU)

                                ALE

                                A15:8                Prev. addr.                                Address

                                DA7:0                Prev. data           Address  XX           Data                                          Write

                                WR

                              DA7:0 (XMBK = 0)       Prev. data           Address               Data

                              DA7:0 (XMBK = 1)       Prev. data           Address               Data                                          Read

                                RD

                  Note:   1.    SRWn1 = SRW11 (upper sector) or SRW01 (lower sector), SRWn0 = SRW10 (upper sector) or

                                SRW00 (lower sector).

                                The ALE pulse in period T7 is only present if the next instruction accesses the RAM (internal

                                or external).

                                                                                                                                              31

7682C–AUTO–04/08
4.5.6  External  Memory Control Register A – XMCRA

                 Bit             7        6         5           4  3                 2    1      0

                                 SRE      SRL2  SRL1   SRL0        SRW11      SRW10       SRW01  SRW00  XMCRA

                 Read/Write      R/W      R/W   R/W    R/W         R/W               R/W  R/W    R/W

                 Initial Value   0        0         0           0  0                 0    0      0

                 •    Bit 7 – SRE: External SRAM/XMEM Enable

                 Writing SRE to one enables the External Memory Interface.The pin functions AD7:0, A15:8,

                 ALE, WR, and RD are activated as the alternate pin functions. The SRE bit overrides any pin

                 direction settings in the respective data direction registers. Writing SRE to zero, disables the

                 External Memory Interface and the normal pin and data direction settings are used. Note that

                 when the XMEM interface is disabled, the address space above the internal SRAM boundary is

                 not mapped into the internal SRAM.

                 •    Bit 6..4 – SRL2, SRL1, SRL0: Wait-state Sector Limit

                 It is possible to configure different wait-states for different External Memory addresses. The

                 external memory address space can be divided in two sectors that have separate wait-state bits.

                 The SRL2, SRL1, and SRL0 bits select the split of the sectors, see Table 4-3 and Figure 4-4. By

                 default, the SRL2, SRL1, and SRL0 bits are set to zero and the entire external memory address

                 space is treated as one sector. When the entire SRAM address space is configured as one sec-

                 tor, the wait-states are configured by the SRW11 and SRW10 bits.

                 Table 4-3.      Sector limits  with different  settings of SRL2..0

                      SRL2          SRL1        SRL0               Sector                        Addressing

                                                                Lower sector                            N/A

                        0             0             0                                          “XMem start”(1) - 0xFFFF

                                                                Upper sector

                                                                Lower sector                   “XMem start”(1) - 0x1FFF

                        0             0             1

                                                                Upper sector                        0x2000 - 0xFFFF

                                                                Lower sector                   “XMem start”(1) - 0x3FFF

                        0             1             0

                                                                Upper sector                        0x4000 - 0xFFFF

                                                                Lower sector                   “XMem start”(1) - 0x5FFF

                        0             1             1

                                                                Upper sector                        0x6000 - 0xFFFF

                                                                Lower sector                   “XMem start”(1) - 0x7FFF

                        1             0             0

                                                                Upper sector                        0x8000 - 0xFFFF

                                                                Lower sector                   “XMem start”(1) - 0x9FFF

                        1             0             1

                                                                Upper sector                        0xA000 - 0xFFFF

                                                                Lower sector                   “XMem start”(1) - 0xBFFF

                        1             1             0

                                                                Upper sector                        0xC000 - 0xFFFF

                                                                Lower sector                   “XMem start”(1) - 0xDFFF

                        1             1             1

                                                                Upper sector                        0xE000 - 0xFFFF

                 Note:       1.  See Table 4-1 on page 18 for “XMem start” setting.

32     AT90CAN32/64/128

                                                                                                        7682C–AUTO–04/08
                                                                                        AT90CAN32/64/128

                  •    Bit 3..2 – SRW11, SRW10: Wait-state Select Bits for Upper Sector

                  The SRW11 and SRW10 bits control the number of wait-states for the upper sector of the exter-

                  nal memory address space, see Table 4-4.

                  •    Bit 1..0 – SRW01, SRW00: Wait-state Select Bits for Lower Sector

                  The SRW01 and SRW00 bits control the number of wait-states for the lower sector of the exter-

                  nal memory address space, see Table 4-4.

                  Table 4-4.      Wait   States(1)

                     SRWn1        SRWn0  Wait States

                        0         0      No wait-states

                        0         1      Wait one cycle during read/write strobe

                        1         0      Wait two cycles during read/write strobe

                        1         1      Wait two cycles during read/write and wait     one  cycle  before  driving  out  new

                                         address

                  Note:       1.  n = 0 or 1 (lower/upper sector).

                                  For further details of the timing and wait-states of the External Memory Interface, see Figures

                                  4-6 through Figures 4-9 for how the setting of the SRW bits affects the timing.

4.5.7  External   Memory Control Register B – XMCRB

                  Bit                7   6            5             4  3           2         1      0

                                  XMBK   –            –             –  –          XMM2       XMM1   XMM0           XMCRB

                  Read/Write      R/W    R            R             R  R           R/W       R/W    R/W

                  Initial Value      0   0            0             0  0           0         0      0

                  •    Bit 7– XMBK: External Memory Bus-keeper Enable

                  Writing XMBK to one enables the bus keeper on the AD7:0 lines. When the bus keeper is

                  enabled, it will ensure a defined logic level (zero or one) on AD7:0 when they would otherwise

                  be tri-stated. Writing XMBK to zero disables the bus keeper. XMBK is not qualified with SRE, so

                  even if the XMEM interface is disabled, the bus keepers are still activated as long as XMBK is

                  one.

                  •    Bit 6..4 – Reserved Bits

                  These are reserved bits and will always read as zero. When writing to this address location,

                  write these bits to zero for compatibility with future devices.

                  •    Bit 2..0 – XMM2, XMM1, XMM0: External Memory High Mask

                  When the External Memory is enabled, all Port C pins are default used for the high address byte.

                  If the full address space is not required to access the External Memory, some, or all, Port C pins

                  can be released for normal Port Pin function as described in Table 4-5. As described in “Using

                  all 64KB Locations of External Memory” on page 35, it is possible to use the XMMn bits to

                  access all 64KB locations of the External Memory.

                                                                                                                                   33

7682C–AUTO–04/08
                   Table 4-5.    Port  C  Pins Released as Normal Port Pins when the     External Memory is        Enabled

                   XMM2        XMM1       XMM0       # Bits for External Memory Address             Released Port  Pins

                   0             0        0          8 (Full External Memory Space)                 None

                   0             0        1          7                                              PC7

                   0             1        0          6                                              PC7 .. PC6

                   0             1        1          5                                              PC7 .. PC5

                   1             0        0          4                                              PC7 .. PC4

                   1             0        1          3                                              PC7 .. PC3

                   1             1        0          2                                              PC7 .. PC2

                   1             1        1          No Address high bits                           Full Port C

4.5.8  Using  all  Locations of External Memory Smaller than 64 KB

                   Since the external memory is mapped after the internal memory as shown in Figure 4-4, the

                   external memory is not addressed when addressing the first “ISRAM size” bytes of data space. It

                   may appear that the first “ISRAM size” bytes of the external memory are inaccessible (external

                   memory addresses 0x0000 to “ISRAM end”). However, when connecting an external memory

                   smaller than 64 KB, for example 32 KB, these locations are easily accessed simply by address-

                   ing from address 0x8000 to “ISRAM end + 0x8000”. Since the External Memory Address bit A15

                   is not connected to the external memory, addresses 0x8000 to “ISRAM end + 0x8000” will

                   appear as addresses 0x0000 to “ISRAM end” for the external memory. Addressing above

                   address “ISRAM end + 0x8000” is not recommended, since this will address an external mem-

                   ory location that is already accessed by another (lower) address. To the Application software,

                   the external 32 KB memory will appear as one linear 32 KB address space from “XMem start” to

                   “XMem start + 0x8000”. This is illustrated in Figure 4-10.

                   Figure 4-10.  Address Map with 32 KB External Memory

                                                          AVR  Memory    Map         External  32K  SRAM  (Size=0x8

                                               0x0000                                                     0x0000

                                                             Internal  Memory

                                          ISRAM      end                                                  ISRAM   end

                                          XMem       start                                                XMem   start

                                                             External  Memory

                                               0x7FFF                                                     0x7FFF

                                               0x8000

                                 ISRAM    end  +     0x8000

                                 XMem   start     +  0x8000

                                                               (Unused)

                                               0xFFFF

34     AT90CAN32/64/128

                                                                                                          7682C–AUTO–04/08
                                                                                                  AT90CAN32/64/128

4.5.9  Using      all  64KB Locations of External Memory

                       Since the External Memory is mapped after the Internal Memory as shown in Figure 4-4, only

                       (64K-(“ISRAM size”+256)) bytes of External Memory is available by default (address space

                       0x0000 to “ISRAM end” is reserved for internal memory). However, it is possible to take advan-

                       tage of the entire External Memory by masking the higher address bits to zero. This can be done

                       by using the XMMn bits and control by software the most significant bits of the address. By set-

                       ting Port C to output 0x00, and releasing the most significant bits for normal Port Pin operation,

                       the Memory Interface will address 0x0000 - 0x1FFF. See the following code examples.

                       Assembly Code Example(1)

                                 ;    OFFSET   is    defined   to   0x2000     to     ensure

                                 ;    external      memory     access

                                 ;    Configure      Port   C  (address    high       byte)   to

                                 ;    output   0x00  when      the  pins   are     released

                                 ;    for    normal  Port      Pin  operation

                                 ldi         r16,   0xFF

                                 out         DDRC,   r16

                                 ldi         r16,   0x00

                                 out         PORTC,  r16

                                 ;    release   PC7:5

                                 ldi         r16,   (1<
                                 sts         XMCRB,  r16

                                 ;    write   0xAA   to    address     0x0001   of    external

                                 ;    memory

                                 ldi         r16,   0xaa

                                 sts         0x0001+OFFSET,         r16

                                 ;    re-enable      PC7:5     for  external    memory

                                 ldi         r16,   (0<
                                 sts         XMCRB,  r16

                                 ;    store   0x55   to    address     (OFFSET     +  1)  of

                                 ;    external      memory

                                 ldi         r16,   0x55

                                 sts         0x0001+OFFSET,         r16

                       C  Code Example(1)

                              #define        OFFSET  0x2000

                              void     XRAM_example(void)

                              {

                              unsigned       char    *p  =     (unsigned  char     *)  (OFFSET    +  1);

                              DDRC     =     0xFF;

                              PORTC       =  0x00;

                              XMCRB       =  (1<
                              *p    =  0xaa;

                              XMCRB       =  0x00;

                              *p    =  0x55;

                              }

                       Note:      1.   The example code assumes that the part specific header file is included.

                       Care must be exercised using this option as most of the memory is masked away.

                                                                                                                           35

7682C–AUTO–04/08
4.6    General Purpose I/O Registers

                The AT90CAN32/64/128 contains three General Purpose I/O Registers. These registers can be

                used for storing any information, and they are particularly useful for storing global variables and

                status flags.

                The General Purpose I/O Register 0, within the address range 0x00 - 0x1F, is directly bit-acces-

                sible using the SBI, CBI, SBIS, and SBIC instructions.

4.6.1  General  Purpose I/O Register 0 – GPIOR0

                Bit            7        6        5        4        3        2        1        0

                               GPIOR07  GPIOR06  GPIOR05  GPIOR04  GPIOR03  GPIOR02  GPIOR01  GPIOR00  GPIOR0

                Read/Write     R/W      R/W      R/W      R/W      R/W      R/W      R/W      R/W

                Initial Value  0        0        0        0        0        0        0        0

4.6.2  General  Purpose I/O Register 1 – GPIOR1

                Bit            7        6        5        4        3        2        1        0

                               GPIOR17  GPIOR16  GPIOR15  GPIOR14  GPIOR13  GPIOR12  GPIOR11  GPIOR10  GPIOR1

                Read/Write     R/W      R/W      R/W      R/W      R/W      R/W      R/W      R/W

                Initial Value  0        0        0        0        0        0        0        0

4.6.3  General  Purpose I/O Register 2 – GPIOR2

                Bit            7        6        5        4        3        2        1        0

                               GPIOR27  GPIOR26  GPIOR25  GPIOR24  GPIOR23  GPIOR22  GPIOR21  GPIOR20  GPIOR2

                Read/Write     R/W      R/W      R/W      R/W      R/W      R/W      R/W      R/W

                Initial Value  0        0        0        0        0        0        0        0

36     AT90CAN32/64/128

                                                                                                       7682C–AUTO–04/08
                                                                                                           AT90CAN32/64/128

5.     System Clock

5.1    Clock      Systems and their Distribution

                     Figure 5-1 presents the principal clock systems in the AVR and their distribution. All of the clocks

                     need not be active at a given time. In order to reduce power consumption, the clocks to unused

                     modules can be halted by using different sleep modes, as described in “Power Management and

                     Sleep Modes” on page 46. The clock systems are detailed below.

                     Figure 5-1.     Clock Distribution

                                     Asynchronous            CAN            General  I/O         ADC                CPU  Core            RAM             Flash   and

                                     Timer/Counter2         Controller      Modules                                                                      EEPROM

                                                                                                 clk
                                                                                                      ADC

                                                                            clkI/O               AVR  Clock          clkCPU

                                                                                                 Control   Unit

                               CLKO                                         clkASY                                   clkFLASH

                                               CKOUT  Fuse

                                                                                                                     Reset     Logic    Watchdog  Timer

                                                                                                             Source  clock     Watchdog  clock

                                                                                          Prescaler

                                                                                                                                         Watchdog

                                                                                                 Clock                                   Oscillator

                                               Multiplexer                                Multiplexer

                                     Timer/Counter2         Timer/Counter2  External      Clock            Crystal             Low-frequency         Calibrated       RC

                                     External  Clock        Oscillator                                     Oscillator          Crystal   Oscillator      Oscillator

                                                      TOSC1       TOSC2                          XTAL1           XTAL2

5.1.1  CPU Clock – clkCPU

                     The CPU clock is routed to parts of the system concerned with operation of the AVR core.

                     Examples of such modules are the General Purpose Register File, the Status Register and the

                     data memory holding the Stack Pointer. Halting the CPU clock inhibits the core from performing

                     general operations and calculations.

5.1.2  I/O Clock – clkI/O

                     The I/O clock is used by the majority of the I/O modules, like Timer/Counters, SPI, CAN,

                     USART. The I/O clock is also used by the External Interrupt module, but note that some external

                     interrupts are detected by asynchronous logic, allowing such interrupts to be detected even if the

                     I/O clock is halted. Also note that address recognition in the TWI module is carried out asynchro-

                     nously when clkI/O is halted, enabling TWI address reception in all sleep modes.

5.1.3  Flash Clock – clkFLASH

                     The Flash clock controls operation of the Flash interface. The Flash clock is usually active simul-

                     taneously with the CPU clock.

                                                                                                                                                                 37

7682C–AUTO–04/08
5.1.4  Asynchronous Timer Clock – clkASY

                       The Asynchronous Timer clock allows the Asynchronous Timer/Counter to be clocked directly

                       from an external clock or an external 32 kHz clock crystal. The dedicated clock domain allows

                       using this Timer/Counter as a real-time counter even when the device is in sleep mode.

5.1.5  ADC Clock – clkADC

                       The ADC is provided with a dedicated clock domain. This allows halting the CPU and I/O clocks

                       in order to reduce noise generated by digital circuitry. This gives more accurate ADC conversion

                       results.

5.2    Clock  Sources

                       The device has the following clock source options, selectable by Flash Fuse bits as shown

                       below. The clock from the selected source is input to the AVR clock generator, and routed to the

                       appropriate modules.

                       Table 5-1.      Device Clocking Options  Select(1)

                       Device Clocking Option                                                          CKSEL3..0

                       External Crystal/Ceramic Resonator                                              1111 - 1000

                       External Low-frequency Crystal                                                  0111 - 0100

                       Calibrated Internal RC Oscillator                                               0010

                       External Clock                                                                  0000

                       Reserved                                                                        0011, 0001

                       Note:     1.  For all fuses “1” means unprogrammed while “0” means programmed.

                       The various choices for each clocking option is given in the following sections. When the CPU

                       wakes up from Power-down or Power-save, the selected clock source is used to time the start-

                       up, ensuring stable Oscillator operation before instruction execution starts. When the CPU starts

                       from reset, there is an additional delay allowing the power to reach a stable level before starting

                       normal operation. The Watchdog Oscillator is used for timing this real-time part of the start-up

                       time. The number of WDT Oscillator cycles used for each time-out is shown in Table 5-2. The

                       frequency of the Watchdog Oscillator is voltage dependent as shown in “AT90CAN32/64/128

                       Typical Characteristics” on page 383.

                       Table 5-2.      Number of Watchdog Oscillator Cycles

                           Typ Time-out (VCC = 5.0V)          Typ Time-out (VCC = 3.0V)                Number of Cycles

                                     4.1 ms                     4.3 ms                                 4K (4,096)

                                       65 ms                    69 ms                                  64K (65,536)

5.3    Default  Clock  Source

                       The device is shipped with CKSEL = “0010”, SUT = “10”, and CKDIV8 programmed. The default

                       clock source setting is the Internal RC Oscillator with longest start-up time and an initial system

                       clock prescaling of 8. This default setting ensures that all users can make their desired clock

                       source setting using an In-System or Parallel programmer.

38     AT90CAN32/64/128

                                                                                                       7682C–AUTO–04/08
                                                                          AT90CAN32/64/128

5.4  Crystal      Oscillator

                  XTAL1 and XTAL2 are input and output, respectively, of an inverting amplifier which can be con-

                  figured for use as an On-chip Oscillator, as shown in Figure 5-2. Either a quartz crystal or a

                  ceramic resonator may be used.

                  C1 and C2 should always be equal for both crystals and resonators. The optimal value of the

                  capacitors depends on the crystal or resonator in use, the amount of stray capacitance, and the

                  electromagnetic noise of the environment. Some initial guidelines for choosing capacitors for

                  use with crystals are given in Table 5-3. For ceramic resonators, the capacitor values given by

                  the manufacturer should be used. For more information on how to choose capacitors and other

                  details on Oscillator operation, refer to the Multi-purpose Oscillator Application Note.

                  Figure 5-2.         Crystal Oscillator Connections

                                                  C2                      XTAL2

                                                  C1                      XTAL1

                                                                          GND

                  The Oscillator can operate in three different modes, each optimized for a specific frequency

                  range. The operating mode is selected by the fuses CKSEL3..1 as shown in Table 5-3.

                  Table 5-3.          Crystal Oscillator Operating Modes

                  CKSEL3..1           Frequency Range (MHz)               Recommended Range for Capacitors C1 and

                                                                          C2 for Use with Crystals (pF)

                              100(1)  0.4 - 0.9                                  12 - 22

                              101     0.9 - 3.0                                  12 - 22

                              110     3.0 - 8.0                                  12 - 22

                              111     8.0 - 16.0                                 12 - 22

                  Note:       1.      This option should not be used with crystals, only with ceramic resonators.

                  The CKSEL0 Fuse together with the SUT1..0 Fuses select the start-up times as shown in Table

                  5-4.

                                                                                                                   39

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     Table 5-4.   Start-up Times for the Oscillator Clock Selection

                                       Start-up Time from         Additional Delay

     CKSEL0       SUT1..0              Power-down and              from Reset        Recommended Usage

                                       Power-save                  (VCC = 5.0V)

           0      00                   258 CK(1)                   14 CK + 4.1 ms    Ceramic resonator, fast

                                                                                     rising power

           0      01                   258 CK(1)                   14 CK + 65 ms     Ceramic resonator, slowly

                                                                                     rising power

           0      10                   1K CK(2)                        14 CK         Ceramic resonator, BOD

                                                                                     enabled

           0      11                   1K CK(2)                    14 CK + 4.1 ms    Ceramic resonator, fast

                                                                                     rising power

           1      00                   1K CK(2)                    14 CK + 65 ms     Ceramic resonator, slowly

                                                                                     rising power

           1      01                   16K CK                          14 CK         Crystal Oscillator, BOD

                                                                                     enabled

           1      10                   16K CK                      14 CK + 4.1 ms    Crystal Oscillator, fast

                                                                                     rising power

           1      11                   16K CK                      14 CK + 65 ms     Crystal Oscillator, slowly

                                                                                     rising power

     Notes:   1.  These options should only be used when not operating close to the maximum frequency of the

                  device, and only if frequency stability at start-up is not important for the application. These

                  options are not suitable for crystals.

              2.  These options are intended for use with ceramic resonators and will ensure frequency stability

                  at start-up. They can also be used with crystals when not operating close to the maximum fre-

                  quency of the device, and if frequency stability at start-up is not important for the application.

5.5  Low-frequency Crystal Oscillator

     To use a 32.768 kHz watch crystal as the clock source for the device, the low-frequency crystal

     Oscillator must be selected by setting the CKSEL Fuses to “0100”, “0101”, “0110”, or “0111”.

     The crystal should be connected as shown in Figure 5-3.

     Figure 5-3.  Low-frequency Crystal Oscillator Connections

                                                  12       -  22   pF

                                                                              XTAL2

                                       32.768                 KHz

                                                                              XTAL1

                                                  12       -  22   pF

                                                                              GND

     12-22 pF capacitors may be necessary if the parasitic impedance (pads, wires & PCB) is very

     low.

40   AT90CAN32/64/128

                                                                                              7682C–AUTO–04/08
                                                                                   AT90CAN32/64/128

                  When this Oscillator is selected, start-up times are determined by the SUT1..0 fuses as shown                  in

                  Table 5-5 and CKSEL1..0 fuses as shown in Table 5-6.

                  Table 5-5.     Start-up Times for the Low-frequency Crystal Oscillator Clock Selection

                  SUT1..0        Additional Delay from Reset (VCC = 5.0V)          Recommended Usage

                  00                          14 CK                                Fast rising power or BOD enabled

                  01                          14 CK + 4.1 ms                       Slowly rising power

                  10                          14 CK + 65 ms                        Stable frequency at start-up

                         11                                       Reserved

                  Table 5-6.     Start-up Times for the Low-frequency Crystal Oscillator Clock Selection

                  CKSEL3..0                   Start-up Time from                   Recommended Usage

                                              Power-down and Power-save

                  0100(1)                     1K CK

                         0101                 32K CK                               Stable frequency at start-up

                  0110(1)                     1K CK

                         0111                 32K CK                               Stable frequency at start-up

                  Note:      1.  These options should only be used if frequency stability at start-up is not important for  the

                                 application

5.6  Calibrated   Internal RC Oscillator

                  The calibrated internal RC Oscillator provides a fixed 8.0 MHz clock. The frequency is nominal

                  value at 3V and 25°C. If 8 MHz frequency exceeds the specification of the device (depends on

                  VCC), the CKDIV8 Fuse must be programmed in order to divide the internal frequency by 8 dur-

                  ing start-up. The device is shipped with the CKDIV8 Fuse programmed. See “System Clock

                  Prescaler” on page 44. for more details. This clock may be selected as the system clock by pro-

                  gramming the CKSEL Fuses as shown in Table 5-7. If selected, it will operate with no external

                  components. During reset, hardware loads the calibration byte into the OSCCAL Register and

                  thereby automatically calibrates the RC Oscillator. At 5V and 25°C, this calibration gives a fre-

                  quency within ± 10% of the nominal frequency. Using calibration methods as described in

                  application notes available at www.atmel.com/avr it is possible to achieve ± 2% accuracy at any

                  given VCC and temperature. When this Oscillator is used as the chip clock, the Watchdog Oscil-

                  lator will still be used for the Watchdog Timer and for the Reset Time-out. For more information

                  on the pre-programmed calibration value, see the section “Calibration Byte” on page 338.

                  Table 5-7.     Internal Calibrated RC Oscillator Operating Modes(1)

                                 CKSEL3..0                                         Nominal Frequency

                                 0010                                              8.0 MHz

                  Note:      1.  The device is shipped with this option selected.

                                                                                                                                 41

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                       When this       Oscillator is selected, start-up times are determined by the SUT Fuses as shown                       in

                       Table 5-8.

                       Table 5-8.      Start-up times for the internal          calibrated RC Oscillator        clock selection

                          SUT1..0      Start-up Time from Power-                Additional Delay from                  Recommended Usage

                                        down and Power-save                     Reset (VCC = 5.0V)

                            00                    6 CK                                   14 CK                         BOD enabled

                            01                    6 CK                          14 CK + 4.1 ms                         Fast rising power

                            10(1)                 6 CK                          14 CK + 65 ms                          Slowly rising power

                            11                                                  Reserved

                       Note:       1.  The device is shipped with this option selected.

5.6.1  Oscillator  Calibration Register – OSCCAL

                       Bit              7         6          5               4  3        2                1            0

                                        –  CAL6           CAL5         CAL4     CAL3     CAL2             CAL1         CAL0          OSCCAL

                       Read/Write      R          R/W     R/W          R/W      R/W      R/W              R/W          R/W

                       Initial Value    0         <-----  -----------  Device Specific Calibration Value  -----------  ----->

                       •    Bit 7 – Reserved Bit

                       This bit is reserved for future use.

                       •    Bits 6..0 – CAL6..0: Oscillator Calibration Value

                       Writing the calibration byte to this address will trim the internal Oscillator to remove process vari-

                       ations from the Oscillator frequency. This is done automatically during Chip Reset. When

                       OSCCAL is zero, the lowest available frequency is chosen. Writing non-zero values to this regis-

                       ter will increase the frequency of the internal Oscillator. Writing 0x7F to the register gives the

                       highest available frequency. The calibrated Oscillator is used to time EEPROM and Flash

                       access. If EEPROM or Flash is written, do not calibrate to more than 10% above the nominal fre-

                       quency. Otherwise, the EEPROM or Flash write may fail. Note that the Oscillator is intended for

                       calibration to 8.0 MHz. Tuning to other values is not guaranteed, as indicated in Table 5-9.

                       Table 5-9.      Internal RC Oscillator Frequency Range.

                          OSCCAL Value     Min Frequency in Percentage of                                 Max Frequency in Percentage of

                                                          Nominal Frequency                                  Nominal Frequency

                                0x00                                   50%                                                     100%

                                0x3F                                   75%                                                     150%

                                0x7F                                   100%                                                    200%

5.7    External Clock

                       To drive the device from an external clock source, XTAL1 should be driven as shown in Figure

                       5-4. To run the device on an external clock, the CKSEL Fuses must be programmed to “0000”.

42     AT90CAN32/64/128

                                                                                                                                     7682C–AUTO–04/08
                                                                                    AT90CAN32/64/128

                  Figure 5-4.      External Clock Drive Configuration

                                                              NC                    XTAL2

                                           External

                                                      Clock                         XTAL1

                                           Signal

                                                                                    GND

                  Table 5-10.      External Clock Frequency

                  CKSEL3..0                                   Frequency Range

                  0000                                        0 - 16 MHz

                  When this clock source is selected, start-up times are determined by the SUT Fuses as shown in

                  Table 5-11.

                  Table 5-11.      Start-up Times for the External Clock Selection

                  SUT1..0          Start-up Time from Power-      Additional Delay from    Recommended Usage

                                     down and Power-save               Reset (VCC = 5.0V)

                  00                 6 CK                                 14 CK            BOD enabled

                  01                 6 CK                                 14 CK + 4.1 ms   Fast rising power

                  10                 6 CK                                 14 CK + 65 ms    Slowly rising power

                  11                                                      Reserved

                  When applying an external clock, it is required to avoid sudden changes in the applied clock fre-

                  quency to ensure stable operation of the MCU. A variation in frequency of more than 2% from

                  one clock cycle to the next can lead to unpredictable behavior. It is required to ensure that the

                  MCU is kept in Reset during such changes in the clock frequency.

                  Note that the System Clock Prescaler can be used to implement run-time changes of the internal

                  clock frequency while still ensuring stable operation. Refer to “System Clock Prescaler” on page

                  44 for details.

5.8  Clock Output Buffer

                  When the CKOUT Fuse is programmed, the system Clock will be output on CLKO. This mode is

                  suitable when chip clock is used to drive other circuits on the system. The clock will be output

                  also during reset and the normal operation of I/O pin will be overridden when the fuse is pro-

                  grammed. Any clock source, including internal RC Oscillator, can be selected when CLKO

                  serves as clock output. If the System Clock Prescaler is used, it is the divided system clock that

                  is output (CKOUT Fuse programmed).

5.9  Timer/Counter2 Oscillator

                  For AVR microcontrollers with Timer/Counter2 Oscillator pins (TOSC1 and TOSC2), the crystal

                  is connected directly between the pins. The Oscillator is optimized for use with a 32.768 kHz

                  watch crystal. 12-22 pF capacitors may be necessary if the parasitic impedance (pads, wires &

                  PCB) is very low.

                                                                                                                      43

7682C–AUTO–04/08
               AT90CAN32/64/128 share the Timer/Counter2 Oscillator Pins (TOSC1 and TOSC2) with PG4

               and PG3. This means that both PG4 and PG3 can only be used when the Timer/Counter2 Oscil-

               lator is not enable.

               Applying an external clock source to TOSC1 can be done in asynchronous operation if EXTCLK

               in the ASSR Register is written to logic one. See “Asynchronous operation of the

               Timer/Counter2” on page 159 for further description on selecting external clock as input instead

               of a 32 kHz crystal. In this configuration, PG4 cannot be used but PG3 is available.

5.10    System Clock Prescaler

               The AT90CAN32/64/128 system clock can be divided by setting the Clock Prescaler Register –

               CLKPR. This feature can be used to decrease power consumption when the requirement for

               processing power is low. This can be used with all clock source options, and it will affect the

               clock frequency of the CPU and all synchronous peripherals. clkI/O, clkADC, clkCPU, and clkFLASH

               are divided by a factor as shown in Table 5-12.

5.10.1  Clock  Prescaler Register – CLKPR

               Bit               7         6  5         4       3       2       1            0

                                CLKPCE     –  –         –       CLKPS3  CLKPS2  CLKPS1       CLKPS0  CLKPR

               Read/Write        R/W       R  R         R       R/W     R/W     R/W          R/W

               Initial Value     0         0  0         0       <-----  See Bit Description  ----->

               •    Bit 7 – CLKPCE: Clock Prescaler Change Enable

               The CLKPCE bit must be written to logic one to enable change of the CLKPS bits. The CLKPCE

               bit is only updated when the other bits in CLKPR are simultaneously written to zero. CLKPCE is

               cleared by hardware four cycles after it is written or when CLKPS bits are written. Rewriting the

               CLKPCE bit within this time-out period does neither extend the time-out period, nor clear the

               CLKPCE bit.

               •    Bit 6..0 – Reserved Bits

               These bits are reserved for future use.

               •    Bits 3..0 – CLKPS3..0: Clock Prescaler Select Bits 3 - 0

               These bits define the division factor between the selected clock source and the internal system

               clock. These bits can be written run-time to vary the clock frequency to suit the application

               requirements. As the divider divides the master clock input to the MCU, the speed of all synchro-

               nous peripherals is reduced when a division factor is used. The division factors are given in

               Table 5-12.

               To avoid unintentional changes of clock frequency, a special write procedure must be followed

               to change the CLKPS bits:

                  1.  Write the Clock Prescaler Change Enable (CLKPCE) bit to one and all other bits in

                      CLKPR to zero.

                  2.  Within four cycles, write the desired value to CLKPS while writing a zero to CLKPCE.

               Interrupts must be disabled when changing prescaler setting to make sure the write procedure is

               not interrupted.

               The CKDIV8 Fuse determines the initial value of the CLKPS bits. If CKDIV8 is unprogrammed,

               the CLKPS bits will be reset to “0000”. If CKDIV8 is programmed, CLKPS bits are reset to

44      AT90CAN32/64/128

                                                                                                     7682C–AUTO–04/08
                                                                    AT90CAN32/64/128

                  “0011”, giving a division factor of 8 at start up. This feature should be used if the selected clock

                  source has a higher frequency than the maximum frequency of the device at the present operat-

                  ing conditions. Note that any value can be written to the CLKPS bits regardless of the CKDIV8

                  Fuse setting. The Application software must ensure that a sufficient division factor is chosen if

                  the selected clock source has a higher frequency than the maximum frequency of the device at

                  the present operating conditions. The device is shipped with the CKDIV8 Fuse programmed.

                  Table 5-12.  Clock Prescaler Select

                  CLKPS3       CLKPS2       CLKPS1     CLKPS0  Clock Division  Factor

                         0     0            0          0       1

                         0     0            0          1       2

                         0     0            1          0       4

                         0     0            1          1       8

                         0     1            0          0       16

                         0     1            0          1       32

                         0     1            1          0       64

                         0     1            1          1       128

                         1     0            0          0       256

                         1     0            0          1       Reserved

                         1     0            1          0       Reserved

                         1     0            1          1       Reserved

                         1     1            0          0       Reserved

                         1     1            0          1       Reserved

                         1     1            1          0       Reserved

                         1     1            1          1       Reserved

                  Note:     The frequency of the asynchronous clock must be lower than 1/4th of the frequency of the scaled

                            down Source clock. Otherwise, interrupts may be lost, and accessing the Timer/Counter2 regis-

                            ters may fail.

                                                                                                                             45

7682C–AUTO–04/08
6.     Power  Management and Sleep Modes

              Sleep modes enable the application to shut down unused modules in the MCU, thereby saving

              power. The AVR provides various sleep modes allowing the user to tailor the power consump-

              tion to the application’s requirements.

              To enter any of the five sleep modes, the SE bit in SMCR must be written to logic one and a

              SLEEP instruction must be executed. The SM2, SM1, and SM0 bits in the SMCR Register select

              which sleep mode (Idle, ADC Noise Reduction, Power-down, Power-save, or Standby) will be

              activated by the SLEEP instruction. See Table 6-1 for a summary. If an enabled interrupt occurs

              while the MCU is in a sleep mode, the MCU wakes up. The MCU is then halted for four cycles in

              addition to the start-up time, executes the interrupt routine, and resumes execution from the

              instruction following SLEEP. The contents of the register file and SRAM are unaltered when the

              device wakes up from sleep. If a reset occurs during sleep mode, the MCU wakes up and exe-

              cutes from the Reset Vector.

              Figure 5-1 on page 37 presents the different clock systems in the AT90CAN32/64/128, and their

              distribution. The figure is helpful in selecting an appropriate sleep mode.

6.0.1  Sleep Mode Control Register – SMCR

              The Sleep Mode Control Register contains control bits for power management.

              Bit             7               6  5            4  3           2  1          0

                              –               –  –            –  SM2       SM1  SM0        SE   SMCR

              Read/Write      R               R  R            R  R/W       R/W  R/W        R/W

              Initial Value   0               0  0            0  0           0  0          0

              •    Bit 7..4 – Reserved Bits

              These bits are reserved for future use.

              •    Bits 3..1 – SM2..0: Sleep Mode Select Bits 2, 1, and 0

              These bits select between the five available sleep modes as shown in Table 6-1.

              Table 6-1.      Sleep  Mode        Select

                     SM2             SM1                 SM0     Sleep Mode

                     0                     0             0       Idle

                     0                     0             1       ADC Noise Reduction

                     0                     1             0       Power-down

                     0                     1             1       Power-save

                     1                     0             0       Reserved

                     1                     0             1       Reserved

                     1                     1             0       Standby(1)

                     1                     1             1       Reserved

              Note:       1.  Standby mode is only recommended for use with external crystals or resonators.

              •    Bit 1 – SE: Sleep Enable

              The SE bit must be written to logic one to make the MCU enter the sleep mode when the SLEEP

              instruction is executed. To avoid the MCU entering the sleep mode unless it is the programmer’s

46     AT90CAN32/64/128

                                                                                                7682C–AUTO–04/08
                                                                  AT90CAN32/64/128

                         purpose, it is recommended to write the Sleep Enable (SE) bit to one just before the execution of

                         the SLEEP instruction and to clear it immediately after waking up.

6.1  Idle Mode

                         When the SM2..0 bits are written to 000, the SLEEP instruction makes the MCU enter Idle

                         mode, stopping the CPU but allowing SPI, CAN, USART, Analog Comparator, ADC, Two-wire

                         Serial Interface, Timer/Counters, Watchdog, and the interrupt system to continue operating. This

                         sleep mode basically halts clkCPU and clkFLASH, while allowing the other clocks to run.

                         Idle mode enables the MCU to wake up from external triggered interrupts as well as internal

                         ones like the Timer Overflow and USART Transmit Complete interrupts. If wake-up from the

                         Analog Comparator interrupt is not required, the Analog Comparator can be powered down by

                         setting the ACD bit in the Analog Comparator Control and Status Register – ACSR. This will

                         reduce power consumption in Idle mode. If the ADC is enabled, a conversion starts automati-

                         cally when this mode is entered.

6.2  ADC          Noise  Reduction Mode

                         When the SM2..0 bits are written to 001, the SLEEP instruction makes the MCU enter ADC

                         Noise Reduction mode, stopping the CPU but allowing the ADC, the External Interrupts, the

                         Two-wire Serial Interface address watch, Timer/Counter2, CAN and the Watchdog to continue

                         operating (if enabled). This sleep mode basically halts clkI/O, clkCPU, and clkFLASH, while allowing

                         the other clocks to run.

                         This improves the noise environment for the ADC, enabling higher resolution measurements. If

                         the ADC is enabled, a conversion starts automatically when this mode is entered. Apart from the

                         ADC Conversion Complete interrupt, only an External Reset, a Watchdog Reset, a Brown-out

                         Reset, a Two-wire Serial Interface address match interrupt, a Timer/Counter2 interrupt, an

                         SPM/EEPROM ready interrupt, an External Level Interrupt on INT7:4, or an External Interrupt on

                         INT3:0 can wake up the MCU from ADC Noise Reduction mode.

6.3  Power-down          Mode

                         When the SM2..0 bits are written to 010, the SLEEP instruction makes the MCU enter Power-

                         down mode. In this mode, the External Oscillator is stopped, while the External Interrupts, the

                         Two-wire Serial Interface address watch, and the Watchdog continue operating (if enabled).

                         Only an External Reset, a Watchdog Reset, a Brown-out Reset, a Two-wire Serial Interface

                         address match interrupt, an External Level Interrupt on INT7:4, or an External Interrupt on

                         INT3:0 can wake up the MCU. This sleep mode basically halts all generated clocks, allowing

                         operation of asynchronous modules only.

                         Note that if a level triggered interrupt is used for wake-up from Power-down mode, the changed

                         level must be held for some time to wake up the MCU. Refer to “External Interrupts” on page 93

                         for details.

                         When waking up from Power-down mode, there is a delay from the wake-up condition occurs

                         until the wake-up becomes effective. This allows the clock to restart and become stable after

                         having been stopped. The wake-up period is defined by the same CKSEL fuses that define the

                         Reset Time-out period, as described in “Clock Sources” on page 38.

6.4  Power-save Mode

                         When the SM2..0 bits are written to 011, the SLEEP instruction makes the MCU enter Power-

                         save mode. This mode is identical to Power-down, with one exception:

                                                                                                                               47

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                      If Timer/Counter2 is clocked asynchronously, i.e., the AS2 bit in ASSR is set, Timer/Counter2

                      will run during sleep. The device can wake up from either Timer Overflow or Output Compare

                      event from Timer/Counter2 if the corresponding Timer/Counter2 interrupt enable bits are set in

                      TIMSK2, and the global interrupt enable bit in SREG is set.

                      If the Asynchronous Timer is NOT clocked asynchronously, Power-down mode is recommended

                      instead of Power-save mode because the contents of the registers in the asynchronous timer

                      should be considered undefined after wake-up in Power-save mode if AS2 is 0.

                      This sleep mode basically halts all clocks except clkASY, allowing operation only of asynchronous

                      modules, including Timer/Counter2 if clocked asynchronously.

6.5     Standby Mode

                      When the SM2..0 bits are 110 and an External Crystal/Resonator clock option is selected, the

                      SLEEP instruction makes the MCU enter Standby mode. This mode is identical to Power-down

                      with the exception that the Oscillator is kept running. From Standby mode, the device wakes up

                      in 6 clock cycles.

Table 6-2.  Active  Clock Domains and Wake-up               Sources in the Different Sleep Modes.

                    Active Clock Domains                    Oscillators                             Wake-up  Sources

                                                            Main     Timer                 TWI               SPM/

Sleep       clkCPU  clkFLASH  clkIO        clkADC   clkASY  Clock    Osc.     INT7:0       Address  Timer    EEPROM   ADC  Other

Mode                                                        Source   Enabled               Match    2        Ready         I/O

                                                            Enabled

Idle                                    X  X        X       X        X(2)     X            X        X        X        X    X

ADC Noise                                  X        X       X        X(2)     X(3)         X        X(2)     X        X

Reduction

Power-                                                                        X(3)         X

down

Power-                                              X(2)             X(2)     X(3)         X        X(2)

save

Standby(1)                                                  X                 X(3)         X

Notes:  1.  Only recommended with external crystal or resonator selected as clock source.

        2.  If AS2 bit in ASSR is set.

        3.  Only INT3:0 or level interrupt INT7:4.

6.6     Minimizing Power Consumption

                      There are several issues to consider when trying to minimize the power consumption in an AVR

                      controlled system. In general, sleep modes should be used as much as possible, and the sleep

                      mode should be selected so that as few as possible of the device’s functions are operating. All

                      functions not needed should be disabled. In particular, the following modules may need special

                      consideration when trying to achieve the lowest possible power consumption.

6.6.1       Analog to Digital Converter

                      If enabled, the ADC will be enabled in all sleep modes. To save power, the ADC should be dis-

                      abled before entering any sleep mode. When the ADC is turned off and on again, the next

                      conversion will be an extended conversion. Refer to “Analog to Digital Converter - ADC” on page

                      272 for details on ADC operation.

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                                                                                                                      7682C–AUTO–04/08
                                                                               AT90CAN32/64/128

6.6.2  Analog Comparator

                  When entering Idle mode, the Analog Comparator should be disabled if not used. When entering

                  ADC Noise Reduction mode, the Analog Comparator should be disabled. In other sleep modes,

                  the Analog Comparator is automatically disabled. However, if the Analog Comparator is set up

                  to use the Internal Voltage Reference as input, the Analog Comparator should be disabled in all

                  sleep modes. Otherwise, the Internal Voltage Reference will be enabled, independent of sleep

                  mode. Refer to “Analog Comparator” on page 268 for details on how to configure the Analog

                  Comparator.

6.6.3  Brown-out Detector

                  If the Brown-out Detector is not needed by the application, this module should be turned off. If

                  the Brown-out Detector is enabled by the BODLEVEL Fuses, it will be enabled in all sleep

                  modes, and hence, always consume power. In the deeper sleep modes, this will contribute sig-

                  nificantly to the total current consumption. Refer to “Brown-out Detection” on page 54 for details

                  on how to configure the Brown-out Detector.

6.6.4  Internal Voltage Reference

                  The Internal Voltage Reference will be enabled when needed by the Brown-out Detection, the

                  Analog Comparator or the ADC. If these modules are disabled as described in the sections

                  above, the internal voltage reference will be disabled and it will not be consuming power. When

                  turned on again, the user must allow the reference to start up before the output is used. If the

                  reference is kept on in sleep mode, the output can be used immediately. Refer to “Internal Volt-

                  age Reference” on page 56 for details on the start-up time.

6.6.5  Watchdog Timer

                  If the Watchdog Timer is not needed in the application, the module should be turned off. If the

                  Watchdog Timer is enabled, it will be enabled in all sleep modes, and hence, always consume

                  power. In the deeper sleep modes, this will contribute significantly to the total current consump-

                  tion. Refer to “Watchdog Timer” on page 57 for details on how to configure the Watchdog Timer.

6.6.6  Port Pins

                  When entering a sleep mode, all port pins should be configured to use minimum power. The

                  most important is then to ensure that no pins drive resistive loads. In sleep modes where both

                  the I/O clock (clkI/O) and the ADC clock (clkADC) are stopped, the input buffers of the device will

                  be disabled. This ensures that no power is consumed by the input logic when not needed. In

                  some cases, the input logic is needed for detecting wake-up conditions, and it will then be

                  enabled. Refer to the section “Digital Input Enable and Sleep Modes” on page 70 for details on

                  which pins are enabled. If the input buffer is enabled and the input signal is left floating or have

                  an analog signal level close to VCC/2, the input buffer will use excessive power.

                  For analog input pins, the digital input buffer should be disabled at all times. An analog signal

                  level close to VCC/2 on an input pin can cause significant current even in active mode. Digital

                  input buffers can be disabled by writing to the Digital Input Disable Registers (DIDR1 and

                  DIDR0). Refer to “Digital Input Disable Register 1 – DIDR1” on page 271 and “Digital Input Dis-

                  able Register 0 – DIDR0” on page 291 for details.

6.6.7  JTAG Interface and On-chip Debug System

                  If the On-chip debug system is enabled by OCDEN Fuse and the chip enter sleep mode, the

                  main clock source is enabled, and hence, always consumes power. In the deeper sleep modes,

                                                                                                                        49

7682C–AUTO–04/08
    this will contribute significantly to the total current consumption. There are three alternative ways

    to avoid this:

    • Disable OCDEN Fuse.

    • Disable JTAGEN Fuse.

    • Write one to the JTD bit in MCUCR.

    The TDO pin is left floating when the JTAG interface is enabled while the JTAG TAP controller is

    not shifting data. If the hardware connected to the TDO pin does not pull up the logic level,

    power consumption will increase. Note that the TDI pin for the next device in the scan chain con-

    tains a pull-up that avoids this problem. Writing the JTD bit in the MCUCR register to one or

    leaving the JTAG fuse unprogrammed disables the JTAG interface.

50  AT90CAN32/64/128

                                                                     7682C–AUTO–04/08
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7.     System Control and Reset

7.1    Reset

7.1.1  Resetting  the  AVR

                           During reset, all I/O Registers are set to their initial values, and the program starts execution

                           from the Reset Vector. The instruction placed at the Reset Vector must be a JMP – Absolute

                           Jump – instruction to the reset handling routine. If the program never enables an interrupt

                           source, the Interrupt Vectors are not used, and regular program code can be placed at these

                           locations. This is also the case if the Reset Vector is in the Application section while the Interrupt

                           Vectors are in the Boot section or vice versa. The circuit diagram in Figure 7-1 shows the reset

                           logic. Table 7-1 defines the electrical parameters of the reset circuitry.

                           The I/O ports of the AVR are immediately reset to their initial state when a reset source goes

                           active. This does not require any clock source to be running.

                           After all reset sources have gone inactive, a delay counter is invoked, stretching the internal

                           reset. This allows the power to reach a stable level before normal operation starts. The time-out

                           period of the delay counter is defined by the user through the SUT and CKSEL Fuses. The dif-

                           ferent selections for the delay period are presented in “Clock Sources” on page 38.

7.1.2  Reset      Sources

                           The AT90CAN32/64/128 has five sources of reset:

                           •  Power-on Reset. The MCU is reset when the supply voltage is below the Power-on Reset

                              threshold (VPOT).

                           •  External Reset. The MCU is reset when a low level is present on the RESET pin for longer

                              than the minimum pulse length.

                           •  Watchdog Reset. The MCU is reset when the Watchdog Timer period expires and the

                              Watchdog is enabled.

                           •  Brown-out Reset. The MCU is reset when the supply voltage VCC is below the Brown-out

                              Reset threshold (VBOT) and the Brown-out Detector is enabled.

                           •  JTAG AVR Reset. The MCU is reset as long as there is a logic one in the Reset Register, one

                              of the scan chains of the JTAG system. Refer to the section “Boundary-scan IEEE 1149.1

                              (JTAG)” on page 299 for details.

                                                                                                                                   51

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                         Figure        7-1.  Reset      Logic

                                                                                                   DATA BUS

                                                                                                   MCU Status

                                                                                                   Register (MCUSR)

                                                                                                   PORF  BORF  EXTRF  WDRF  JTRF

                                                                               Power-on Reset

                                                                               Circuit

                                                                               Brown-out

                                       BODLEVEL [2..0]                         Reset Circuit

                                                             Pull-up Resistor

                                                               Spike

                                                               Filter

                                                             JTAG Reset

                                                               Register

                                                                               Watchdog

                                                                               Oscillator

                                                                               Clock           CK              Delay Counters

                                                                                                                                            TIMEOUT

                                                                               Generator

                                                                               CKSEL[3:0]

                                                                               SUT[1:0]

Table 7-1.    Reset Characteristics

Symbol        Parameter                                                        Condition                                          Min.      Typ.     Max.     Units

              Power-on Reset Threshold Voltage (rising)                                                                                     1.4      2.3      V

    VPOT      Power-on Reset Threshold Voltage (falling)(1)                                                                                 1.3      2.3      V

    VPOR      VCC Start Voltage to ensure                                                                                   -0.05           GND (2)  0.05(2)  V

              internal Power-on Reset signal

VCCRR         VCC Rise Rate to ensure                                                                                       0.3 (2)                           V/ms

              internal Power-on Reset signal

    VRST      RESET Pin Threshold Voltage                                                                                         0.2                0.85     V

                                                                                                                                  VCC                VCC

    tRST      Minimum pulse width on RESET Pin                 Vcc = 5 V, temperature = 25 °C                                               400               ns

Notes:    1.  The Power-on Reset will not work unless the supply voltage has been below VPOR.

          2.  Data from design simulation. If these conditions are not met, use of an external                              reset       is  recommended.

7.1.3         Power-on Reset

                         A Power-on Reset (POR) pulse is generated by an On-chip detection circuit. The detection level

                         is defined in Table 7-1. The POR is activated whenever VCC is below the detection level. The

                         POR circuit can be used to trigger the start-up Reset, as well as to detect a failure in supply

                         voltage.

                         A Power-on Reset (POR) circuit ensures that the device is properly reset from Power-on if VCC

                         started from VPOR with a rise rate upper than VCCRR. Reaching the Power-on Reset threshold

                         voltage invokes the delay counter, which determines how long the device is kept in RESET after

52            AT90CAN32/64/128

                                                                                                                                                     7682C–AUTO–04/08
                                                                                         AT90CAN32/64/128

                         VCC rise. The RESET signal       is activated again, without  any delay, when VCC decreases below

                         the detection level.

                         Figure 7-2.   MCU Start-up,      RESET Tied to VCC

                                               V CCRR

                                V CC                      V POT

                                               V POR

                                RESET                                V CCRR

                         TIME-OUT                                tTOUT

                         INTERNAL

                                RESET

                         Figure 7-3.   MCU     Start-up,  RESET  Extended    Externally

                                               V DDRR

                                V CC

                                               V POR

                                RESET

                                                                                       V RST

                         TIME-OUT                                                             tTOUT

                         INTERNAL

                                RESET

                         Note:  If VPOR or VCCRR parameter range can not be followed, an External Reset is required.

7.1.4  External   Reset

                         An External Reset is generated by a low level on the RESET pin. Reset pulses longer than the

                         minimum pulse width (see Table 7-1) will generate a reset, even if the clock is not running.

                         Shorter pulses are not guaranteed to generate a reset. When the applied signal reaches the

                         Reset Threshold Voltage – VRST – on its positive edge, the delay counter starts the MCU after

                         the Time-out period – tTOUT – has expired.

                                                                                                                        53

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                  Figure 7-4.    External Reset During Operation

                                 CC

7.1.5  Brown-out  Detection

                  AT90CAN32/64/128 has an On-chip Brown-out Detection (BOD) circuit for monitoring the VCC

                  level during operation by comparing it to a fixed trigger level. The trigger level for the BOD can

                  be selected by the BODLEVEL Fuses. The trigger level has a hysteresis to ensure spike free

                  Brown-out Detection. The hysteresis on the detection level should be interpreted as VBOT+ =

                  VBOT + VHYST/2 and VBOT- = VBOT - VHYST/2.

                  Table 7-2.     BODLEVEL Fuse Coding(1)

                             BODLEVEL 2..0 Fuses            Min VBOT  Typ VBOT        Max VBOT                          Units

                                        111                           BOD Disabled

                                        110                     3.8   4.1             4.4                               V

                                        101                           4.0(2)                                            V

                                        100                           3.9(2)                                            V

                                        011                           3.8(2)                                            V

                                        010                     2.5   2.7             2.9                               V

                                        001                           2.6(2)                                            V

                                        000                           2.5(2)                                            V

                  Notes:     1.  VBOT may be below nominal minimum operating voltage for some devices. For devices where

                                 this is the case, the device is tested down to VCC = VBOT during the production test. This guar-

                                 antees that a Brown-Out Reset will occur before VCC drops to a voltage where correct

                                 operation of the microcontroller is no longer guaranteed. The test is performed using

                                 BODLEVEL = 010 for Low Operating Voltage and BODLEVEL = 101 for High Operating Volt-

                                 age .

                             2.  Not tested.

                  Table 7-3.     Brown-out Characteristics

                  Symbol         Parameter                            Min.      Typ.       Max.                         Units

                  VHYST          Brown-out Detector Hysteresis                  70                                      mV

                  tBOD           Min Pulse Width on Brown-out Reset             2                                       µs

54     AT90CAN32/64/128

                                                                                                7682C–AUTO–04/08
                                                                                         AT90CAN32/64/128

                          When the BOD is enabled, and VCC decreases to a value below the trigger level (VBOT- in Figure

                          7-5), the Brown-out Reset is immediately activated. When VCC increases above the trigger level

                          (VBOT+ in Figure 7-5), the delay counter starts the MCU after the Time-out period tTOUT has

                          expired.

                          The BOD circuit will only detect a drop in VCC if the voltage stays below the trigger level for

                          longer than tBOD given in Table 7-1.

                          Figure 7-5.    Brown-out Reset During Operation

                                               VCC                 VBOT-                                  VBOT+

                                               RESET

                                               TIME-OUT                                                   tTOUT

                                            INTERNAL

                                               RESET

7.1.6  Watchdog   Reset

                          When the Watchdog times out, it will generate a short reset pulse of one CK cycle duration. On

                          the falling edge of this pulse, the delay timer starts counting the Time-out period tTOUT. Refer to

                          page 57 for details on operation of the Watchdog Timer.

                          Figure 7-6.    Watchdog Reset During Operation

                                         CC

                                                                      CK

7.1.7  MCU        Status  Register – MCUSR

                          The MCU Status Register        provides  information  on which reset source          caused  an MCU  reset.

                          Bit               7      6     5         4            3     2                   1      0

                                            –      –     –         JTRF         WDRF  BORF  EXTRF                PORF  MCUSR

                          Read/Write     R     R         R         R/W          R/W   R/W                 R/W    R/W

                          Initial Value     0      0     0                           See Bit Description

                                                                                                                                       55

7682C–AUTO–04/08
                •  Bit 7..5 – Reserved Bits

                These bits are reserved for future use.

                •  Bit 4 – JTRF: JTAG Reset Flag

                This bit is set if a reset is being caused by a logic one in the JTAG Reset Register selected by

                the JTAG instruction AVR_RESET. This bit is reset by a Power-on Reset, or by writing a logic

                zero to the flag.

                •  Bit 3 – WDRF: Watchdog Reset Flag

                This bit is set if a Watchdog Reset occurs. The bit is reset by a Power-on Reset, or by writing a

                logic zero to the flag.

                •  Bit 2 – BORF: Brown-out Reset Flag

                This bit is set if a Brown-out Reset occurs. The bit is reset by a Power-on Reset, or by writing a

                logic zero to the flag.

                •  Bit 1 – EXTRF: External Reset Flag

                This bit is set if an External Reset occurs. The bit is reset by a Power-on Reset, or by writing a

                logic zero to the flag.

                •  Bit 0 – PORF: Power-on Reset Flag

                This bit is set if a Power-on Reset occurs. The bit is reset only by writing a logic zero to the flag.

                To make use of the Reset flags to identify a reset condition, the user should read and then reset

                the MCUSR as early as possible in the program. If the register is cleared before another reset

                occurs, the source of the reset can be found by examining the reset flags.

7.2    Internal Voltage Reference

                AT90CAN32/64/128 features an internal bandgap reference. This reference is used for Brown-

                out Detection, and it can be used as an input to the Analog Comparator or the ADC.

7.2.1  Voltage  Reference Enable Signals and Start-up Time

                The voltage reference has a start-up time that may influence the way it should be used. The

                start-up time is given in Table 7-4. To save power, the reference is not always turned on. The

                reference is on during the following situations:

                   1.  When the BOD is enabled (by programming the BODLEVEL [2..0] Fuse).

                   2.  When the bandgap reference is connected to the Analog Comparator (by setting the

                       ACBG bit in ACSR).

                   3.  When the ADC is enabled.

                Thus, when the BOD is not enabled, after setting the ACBG bit or enabling the ADC, the user

                must always allow the reference to start up before the output from the Analog Comparator or

                ADC is used. To reduce power consumption in Power-down mode, the user can avoid the three

                conditions above to ensure that the reference is turned off before entering Power-down mode.

56     AT90CAN32/64/128

                                                                                                    7682C–AUTO–04/08
                                                                               AT90CAN32/64/128

7.2.2  Voltage Reference Characteristics

                  Table 7-4.   Internal Voltage Reference Characteristics

                  Symbol       Parameter                           Condition   Min.      Typ.  Max.      Units

                         VBG   Bandgap reference voltage                       1.0       1.1   1.2       V

                         tBG   Bandgap reference start-up time                           40    70        µs

                         IBG   Bandgap reference current                                 15              µA

                               consumption

7.3    Watchdog   Timer

                  The Watchdog Timer is clocked from a separate On-chip Oscillator which runs at 1 MHz. This is

                  the typical value at VCC = 5V. See characterization data for typical values at other VCC levels. By

                  controlling the Watchdog Timer prescaler, the Watchdog Reset interval can be adjusted as

                  shown in Table 7-6 on page 58. The WDR – Watchdog Reset – instruction resets the Watchdog

                  Timer. The Watchdog Timer is also reset when it is disabled and when a Chip Reset occurs.

                  Eight different clock cycle periods can be selected to determine the reset period. If the reset

                  period expires without another Watchdog Reset, the AT90CAN32/64/128 resets and executes

                  from the Reset Vector. For timing details on the Watchdog Reset, refer to Table 7-6 on page 58.

                  To prevent unintentional disabling of the Watchdog or unintentional change of time-out period,

                  two different safety levels are selected by the fuse WDTON as shown in Table 7-5. Refer to

                  “Timed Sequences for Changing the Configuration of the Watchdog Timer” on page 59 for

                  details.

                  Table 7-5.   WDT Configuration as a Function of the Fuse Settings of WDTON

                  WDTON                   Safety  WDT Initial         How to Disable     How to Change

                                          Level   State               the WDT            Time-out

                  Unprogrammed              1     Disabled            Timed sequence     Timed sequence

                  Programmed                2     Enabled             Always enabled     Timed sequence

                  Figure 7-7.  Watchdog Timer

                                                  WATCHDOG

                                                  OSCILLATOR

                                                  ~1 MHz

7.3.1  Watchdog Timer Control Register – WDTCR

                         Bit    7           6     5             4  3       2          1  0

                                                                                                                       57

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                         –      –        –  WDCE           WDE   WDP2  WDP1           WDP0  WDTCR

       Read/Write        R      R        R  R/W             R/W  R/W   R/W            R/W

       Initial Value     0      0        0        0         0    0            0       0

    •  Bits 7..5 – Reserved Bits

    These bits are reserved bits for future use.

    •  Bit 4 – WDCE: Watchdog Change Enable

    This bit must be set when the WDE bit is written to logic zero. Otherwise, the Watchdog will not

    be disabled. Once written to one, hardware will clear this bit after four clock cycles. Refer to the

    description of the WDE bit for a Watchdog disable procedure. This bit must also be set when

    changing the prescaler bits. See “Timed Sequences for Changing the Configuration of the

    Watchdog Timer” on page 59.

    •  Bit 3 – WDE: Watchdog Enable

    When the WDE is written to logic one, the Watchdog Timer is enabled, and if the WDE is written

    to logic zero, the Watchdog Timer function is disabled. WDE can only be cleared if the WDCE bit

    has logic level one. To disable an enabled Watchdog Timer, the following procedure must be

    followed:

       1.     In the same operation, write a logic one to WDCE and WDE. A logic one must be writ-

              ten to WDE even though it is set to one before the disable operation starts.

       2.     Within the next four clock cycles, write a logic 0 to WDE. This disables the Watchdog.

    In safety level 2, it is not possible to disable the Watchdog Timer, even with the algorithm

    described above. See “Timed Sequences for Changing the Configuration of the Watchdog

    Timer” on page 59.

    •  Bits 2..0 – WDP2, WDP1, WDP0: Watchdog Timer Prescaler 2, 1, and 0

    The WDP2, WDP1, and WDP0 bits determine the Watchdog Timer prescaling when the Watch-

    dog Timer is enabled. The different prescaling values and their corresponding Timeout Periods

    are shown in Table 7-6.

    Table 7-6.           Watchdog Timer  Prescale Select

       WDP2           WDP1  WDP0         Number of WDT           Typical Time-out at       Typical Time-out  at

                                         Oscillator Cycles          VCC = 3.0V              VCC = 5.0V

           0          0      0              16K cycles                 17.1 ms              16.3 ms

           0          0      1              32K cycles                 34.3 ms              32.5 ms

           0          1      0              64K cycles                 68.5 ms              65 ms

           0          1      1              32/64K cycles              0.14 s               0.13 s

           1          0      0              256K cycles                0.27 s               0.26 s

           1          0      1              512K cycles                0.55 s               0.52 s

           1          1      0              1,024K cycles              1.1 s                1.0 s

           1          1      1              2,048K cycles              2.2 s                2.1 s

58  AT90CAN32/64/128

                                                                                            7682C–AUTO–04/08
                                                                                             AT90CAN32/64/128

                            The following code example shows one assembly and one            C function for turning off the WDT.

                            The example assumes that interrupts are controlled (e.g. by      disabling interrupts globally) so that

                            no interrupts will occur during execution of these functions.

                            Assembly Code Example(1)

                                   WDT_off:

                                      ;   Write    logical   one    to  WDCE  and   WDE

                                      ldi       r16,    (1<
                                      sts       WDTCR,    r16

                                      ;   Turn     off  WDT

                                      ldi       r16,    (0<
                                      sts       WDTCR,    r16

                                      ret

                            C   Code Example(1)

                                   void    WDT_off(void)

                                   {

                                      /*   Write   logical     one  to  WDCE   and  WDE  */

                                      WDTCR     =  (1<
                                      /*   Turn    off  WDT  */

                                      WDTCR     =  0x00;

                                   }

                            Note:     1.   The example code assumes that the part specific header file is included.

7.4    Timed Sequences for Changing the Configuration of the Watchdog Timer

                            The sequence for changing configuration differs slightly between the two safety levels. Separate

                            procedures are described for each level.

7.4.1  Safety     Level  1

                            In this mode, the Watchdog Timer is initially disabled, but can be enabled by writing the WDE bit

                            to 1 without any restriction. A timed sequence is needed when changing the Watchdog Time-out

                            period or disabling an enabled Watchdog Timer. To disable an enabled Watchdog Timer, and/or

                            changing the Watchdog Time-out, the following procedure must be followed:

                            1.     In the same operation, write a logic one to WDCE and WDE. A logic one must be writ-

                                   ten to WDE regardless of the previous value of the WDE bit.

                            2.     Within the next four clock cycles, in the same operation, write the WDE and WDP bits

                                   as desired, but with the WDCE bit cleared.

7.4.2  Safety     Level  2

                            In this mode, the Watchdog Timer is always enabled, and the WDE bit will always read as one. A

                            timed sequence is needed when changing the Watchdog Time-out period. To change the

                            Watchdog Time-out, the following procedure must be followed:

                            1.     In the same operation, write a logical one to WDCE and WDE. Even though the WDE

                                   always is set, the WDE must be written to one to start the timed sequence.

                            2.     Within the next four clock cycles, in the same operation, write the WDP bits as desired,

                                   but with the WDCE bit cleared. The value written to the WDE bit is irrelevant.

                                                                                                                               59

7682C–AUTO–04/08
8.   Interrupts

                 This  section  describes  the     specifics  of  the  interrupt    handling  as  performed   in

                 AT90CAN32/64/128. For a general explanation of the AVR interrupt handling, refer to “Reset

                 and Interrupt Handling” on page 15.

8.1  Interrupt Vectors in AT90CAN32/64/128

                 Table 8-1.     Reset and Interrupt Vectors

                 Vector      Program     Source               Interrupt Definition

                 No.         Address(1)

                 1           0x0000(2)   RESET                External Pin, Power-on Reset, Brown-out Reset,

                                                              Watchdog Reset, and JTAG AVR Reset

                 2           0x0002      INT0                 External Interrupt Request 0

                 3           0x0004      INT1                 External Interrupt Request 1

                 4           0x0006      INT2                 External Interrupt Request 2

                 5           0x0008      INT3                 External Interrupt Request 3

                 6           0x000A      INT4                 External Interrupt Request 4

                 7           0x000C      INT5                 External Interrupt Request 5

                 8           0x000E      INT6                 External Interrupt Request 6

                 9           0x0010      INT7                 External Interrupt Request 7

                 10          0x0012      TIMER2 COMP          Timer/Counter2 Compare Match

                 11          0x0014      TIMER2 OVF           Timer/Counter2 Overflow

                 12          0x0016      TIMER1 CAPT          Timer/Counter1 Capture Event

                 13          0x0018      TIMER1 COMPA         Timer/Counter1 Compare Match A

                 14          0x001A      TIMER1 COMPB         Timer/Counter1 Compare Match B

                 15          0x001C      TIMER1 COMPC         Timer/Counter1 Compare Match C

                 16          0x001E      TIMER1 OVF           Timer/Counter1 Overflow

                 17          0x0020      TIMER0 COMP          Timer/Counter0 Compare Match

                 18          0x0022      TIMER0 OVF           Timer/Counter0 Overflow

                 19          0x0024      CANIT                CAN Transfer Complete or Error

                 20          0x0026      OVRIT                CAN Timer Overrun

                 21          0x0028      SPI, STC             SPI Serial Transfer Complete

                 22          0x002A      USART0, RX           USART0, Rx Complete

                 23          0x002C      USART0, UDRE         USART0 Data Register Empty

                 24          0x002E      USART0, TX           USART0, Tx Complete

                 25          0x0030      ANALOG COMP          Analog Comparator

                 26          0x0032      ADC                  ADC Conversion Complete

                 27          0x0034      EE READY             EEPROM Ready

                 28          0x0036      TIMER3 CAPT          Timer/Counter3 Capture Event

60   AT90CAN32/64/128

                                                                                                  7682C–AUTO–04/08
                                                                                     AT90CAN32/64/128

                  Table 8-1.  Reset and Interrupt Vectors     (Continued)

                  Vector      Program      Source             Interrupt Definition

                  No.         Address(1)

                  29          0x0038       TIMER3 COMPA       Timer/Counter3 Compare Match A

                  30          0x003A       TIMER3 COMPB       Timer/Counter3 Compare Match B

                  31          0x003C       TIMER3 COMPC       Timer/Counter3 Compare Match C

                  32          0x003E       TIMER3 OVF         Timer/Counter3 Overflow

                  33          0x0040       USART1, RX         USART1, Rx Complete

                  34          0x0042       USART1, UDRE       USART1 Data Register Empty

                  35          0x0044       USART1, TX         USART1, Tx Complete

                  36          0x0046       TWI                Two-wire Serial Interface

                  37          0x0048       SPM READY          Store Program Memory Ready

                  Notes:  1.  When the IVSEL bit in MCUCR is set, Interrupt Vectors will be moved to the start of the Boot

                              Flash Section. The address of each Interrupt Vector will then be the address in this table

                              added to the start address of the Boot Flash Section.

                          2.  When the BOOTRST Fuse is programmed, the device will jump to the Boot Loader address at

                              reset, see “Boot Loader Support – Read-While-Write Self-Programming” on page 320.

                  Table 8-2 shows reset and Interrupt Vectors placement for the various combinations of

                  BOOTRST and IVSEL settings. If the program never enables an interrupt source, the Interrupt

                  Vectors are not used, and regular program code can be placed at these locations. This is also

                  the case if the Reset Vector is in the Application section while the Interrupt Vectors are in the

                  Boot section or vice versa.

                  Table 8-2.  Reset and Interrupt Vectors Placement(1)

                  BOOTRST     IVSEL            Reset Address               Interrupt Vectors Start Address

                          1            0       0x0000                      0x0002

                          1            1       0x0000                      Boot Reset Address + 0x0002

                          0            0       Boot Reset Address          0x0002

                          0            1       Boot Reset Address          Boot Reset Address + 0x0002

                  Note:   1.  The Boot Reset Address is shown in Table 24-6 on page 333. For the BOOTRST Fuse “1”

                              means unprogrammed while “0” means programmed.

                  The most typical and general program setup for the Reset and Interrupt Vector Addresses in

                  AT90CAN32/64/128 is:

                  ;Address            Labels   Code           Comments

                  0x0000              jmp      RESET     ;    Reset  Handler

                  0x0002              jmp      EXT_INT0  ;    IRQ0   Handler

                  0x0004              jmp      EXT_INT1  ;    IRQ1   Handler

                  0x0006              jmp      EXT_INT2  ;    IRQ2   Handler

                  0x0008              jmp      EXT_INT3  ;    IRQ3   Handler

                  0x000A              jmp      EXT_INT4  ;    IRQ4   Handler

                  0x000C              jmp      EXT_INT5  ;    IRQ5   Handler

                  0x000E              jmp      EXT_INT6  ;    IRQ6   Handler

                  0x0010              jmp      EXT_INT7  ;    IRQ7   Handler

                                                                                                                            61

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    0x0012            jmp       TIM2_COMP  ;  Timer2    Compare     Handler

    0x0014            jmp       TIM2_OVF   ;  Timer2    Overflow      Handler

    0x0016            jmp       TIM1_CAPT  ;  Timer1    Capture     Handler

    0x0018            jmp       TIM1_COMPA;   Timer1    CompareA      Handler

    0x001A            jmp       TIM1_COMPB;   Timer1    CompareB      Handler

    0x001C            jmp       TIM1_OVF   ;  Timer1    CompareC      Handler

    0x001E            jmp       TIM1_OVF   ;  Timer1    Overflow      Handler

    0x0020            jmp       TIM0_COMP  ;  Timer0    Compare     Handler

    0x0022            jmp       TIM0_OVF   ;  Timer0    Overflow      Handler

    0x0024            jmp       CAN_IT     ;  CAN  Handler

    0x0026            jmp       CTIM_OVF   ;  CAN  Timer      Overflow  Handler

    0x0028            jmp       SPI_STC    ;  SPI  Transfer      Complete    Handler

    0x002A            jmp       USART0_RXC;   USART0    RX    Complete  Handler

    0x002C            jmp       USART0_DRE;   USART0,UDR      Empty    Handler

    0x002E            jmp       USART0_TXC;   USART0    TX    Complete  Handler

    0x0030            jmp       ANA_COMP   ;  Analog    Comparator      Handler

    0x0032            jmp       ADC        ;  ADC  Conversion       Complete    Handler

    0x0034            jmp       EE_RDY     ;  EEPROM    Ready    Handler

    0x0036            jmp       TIM3_CAPT  ;  Timer3    Capture     Handler

    0x0038            jmp       TIM3_COMPA;   Timer3    CompareA      Handler

    0x003A            jmp       TIM3_COMPB;   Timer3    CompareB      Handler

    0x003C            jmp       TIM3_COMPC;   Timer3    CompareC      Handler

    0x003E            jmp       TIM3_OVF   ;  Timer3    Overflow      Handler

    0x0040            jmp       USART1_RXC;   USART1    RX    Complete  Handler

    0x0042            jmp       USART1_DRE;   USART1,UDR      Empty    Handler

    0x0044            jmp       USART1_TXC;   USART1    TX    Complete  Handler

    0x0046            jmp       TWI        ;  TWI  Interrupt        Handler

    0x0048            jmp       SPM_RDY    ;  SPM  Ready      Handler

    ;

    0x004A  RESET:    ldi       r16,      high(RAMEND)     ;  Main  program    start

    0x004B            out       SPH,r16                    ;Set  Stack  Pointer     to  top  of  RAM

    0x004C            ldi       r16,      low(RAMEND)

    0x004D            out       SPL,r16

    0x004E            sei                                  ;  Enable   interrupts

    0x004F                    xxx

       ...  ...            ...       ...

    When the BOOTRST Fuse is unprogrammed, the Boot section size set to 8K bytes and the

    IVSEL bit in the MCUCR Register is set before any interrupts are enabled, the most typical and

    general program setup for the Reset and Interrupt Vector Addresses is:

    ;Address Labels             Code                       Comments

    0x0000  RESET: ldi          r16,high(RAMEND) ;         Main  program     start

    0x0001            out       SPH,r16                 ;  Set   Stack  Pointer     to  top  of  RAM

    0x0002            ldi       r16,low(RAMEND)

    0x0003            out       SPL,r16

62  AT90CAN32/64/128

                                                                                         7682C–AUTO–04/08
                                                                            AT90CAN32/64/128

                  0x0004           sei                             ;  Enable      interrupts

                  0x0005             xxx

                  ;

                  .org  (BootResetAdd   +  0x0002)

                  0x..02           jmp      EXT_INT0               ;  IRQ0   Handler

                  0x..04           jmp      PCINT0                 ;  PCINT0      Handler

                  ...              ...      ...                    ;

                  0x..0C           jmp      SPM_RDY                ;  Store       Program  Memory     Ready    Handler

                  When the BOOTRST Fuse is programmed and          the Boot section size set to 8K bytes, the most

                  typical and general program setup for the Reset  and Interrupt Vector Addresses is:

                  ;Address Labels           Code                      Comments

                  .org  0x0002

                  0x0002           jmp      EXT_INT0               ;  IRQ0   Handler

                  0x0004           jmp      PCINT0                 ;  PCINT0      Handler

                  ...              ...      ...                    ;

                  0x002C           jmp      SPM_RDY                ;  Store       Program  Memory     Ready    Handler

                  ;

                  .org  (BootResetAdd)

                  0x..00  RESET: ldi        r16,high(RAMEND)       ;  Main   program       start

                  0x..01           out      SPH,r16                ;  Set   Stack  Pointer        to  top  of  RAM

                  0x..02           ldi      r16,low(RAMEND)

                  0x..03           out      SPL,r16

                  0x..04           sei                             ;  Enable      interrupts

                  0x..05             xxx

                  When the BOOTRST Fuse is programmed, the Boot section size set to 8K bytes and the IVSEL

                  bit in the MCUCR Register is set before any interrupts are enabled, the most typical and general

                  program setup for the Reset and Interrupt Vector Addresses is:

                  ;Address Labels           Code                      Comments

                  ;

                  .org  (BootResetAdd)

                  0x..00           jmp      RESET                  ;  Reset       handler

                  0x0002           jmp      EXT_INT0               ;  IRQ0   Handler

                  0x..04           jmp      PCINT0                 ;  PCINT0      Handler

                  ...              ...      ...                    ;

                  0x..44           jmp      SPM_RDY                ;  Store       Program  Memory     Ready    Handler

                  ;

                  0x..46  RESET: ldi        r16,high(RAMEND)       ;  Main   program       start

                  0x..47           out      SPH,r16                ;  Set   Stack  Pointer        to  top  of  RAM

                  0x..48           ldi      r16,low(RAMEND)

                  0x..49           out      SPL,r16

                  0x..4A           sei                             ;  Enable      interrupts

                  0x..4B             xxx

                                                                                                                    63

7682C–AUTO–04/08
8.2    Moving Interrupts Between Application and Boot Space

       The General Interrupt Control Register controls the placement of the Interrupt Vector table.

8.2.1  MCU Control Register – MCUCR

       Bit            7              6  5           4      3  2            1        0

                      JTD            –  –  PUD             –  –            IVSEL    IVCE          MCUCR

       Read/Write     R/W            R  R  R/W             R  R            R/W      R/W

       Initial Value  0              0  0           0      0  0            0        0

       •    Bit 1 – IVSEL: Interrupt Vector Select

       When the IVSEL bit is cleared (zero), the Interrupt Vectors are placed at the start of the Flash

       memory. When this bit is set (one), the Interrupt Vectors are moved to the beginning of the Boot

       Loader section of the Flash. The actual address of the start of the Boot Flash Section is deter-

       mined by the BOOTSZ Fuses. Refer to the section “Boot Loader Support – Read-While-Write

       Self-Programming” on page 320 for details. To avoid unintentional changes of Interrupt Vector

       tables, a special write procedure must be followed to change the IVSEL bit:

          1.  Write the Interrupt Vector Change Enable (IVCE) bit to one.

          2.  Within four cycles, write the desired value to IVSEL while writing a zero to IVCE.

       Interrupts will automatically be disabled while this sequence is executed. Interrupts are disabled

       in the cycle IVCE is set, and they remain disabled until after the instruction following the write to

       IVSEL. If IVSEL is not written, interrupts remain disabled for four cycles. The I-bit in the Status

       Register is unaffected by the automatic disabling.

       Note:       If Interrupt Vectors are placed in the Boot Loader section and Boot Lock bit BLB02 is pro-

                   grammed, interrupts are disabled while executing from the Application section. If Interrupt Vectors

                   are placed in the Application section and Boot Lock bit BLB12 is programed, interrupts are dis-

                   abled while executing from the Boot Loader section. Refer to the section “Boot Loader Support –

                   Read-While-Write Self-Programming” on page 320 for details on Boot Lock bits.

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                                                                                                  7682C–AUTO–04/08
                                                                                    AT90CAN32/64/128

                  •  Bit 0 – IVCE: Interrupt Vector Change Enable

                  The IVCE bit must be written to logic one to enable change of the IVSEL bit. IVCE is cleared by

                  hardware four cycles after it is written or when IVSEL is written. Setting the IVCE bit will disable

                  interrupts, as explained in the IVSEL description above. See Code Example below.

                     Assembly Code Example

                     Move_interrupts:

                        ;   Get     MCUCR

                        in          r16,   MCUCR

                        mov         r17,   r16

                        ;   Enable     change     of  Interrupt  Vectors

                        ori         r16,   (1<
                        out         MCUCR,     r16

                        ;   Move       interrupts     to  Boot  Flash  section

                        ori         r17,   (1<
                        out         MCUCR,     r17

                        ret

                     C Code Example

                     void    Move_interrupts(void)

                     {

                        uchar          temp;

                     /*    Get   MCUCR*/

                        temp     =     MCUCR;

                     /*    Enable      change     of  Interrupt  Vectors  */

                        MCUCR       =  temp    |  (1<
                     /*    Move     interrupts        to  Boot  Flash  section  */

                        MCUCR       =  temp    |  (1<
                     }

                                                                                                                        65

7682C–AUTO–04/08
9.   I/O-Ports

9.1  Introduction

                   All AVR ports have true Read-Modify-Write functionality when used as general digital I/O ports.

                   This means that the direction of one port pin can be changed without unintentionally changing

                   the direction of any other pin with the SBI and CBI instructions. The same applies when chang-

                   ing drive value (if configured as output) or enabling/disabling of pull-up resistors (if configured as

                   input). Each output buffer has symmetrical drive characteristics with both high sink and source

                   capability. All port pins have individually selectable pull-up resistors with a supply-voltage invari-

                   ant resistance. All I/O pins have protection diodes to both VCC and Ground as indicated in Figure

                   9-1. Refer to “Electrical Characteristics (1)” on page 364 for a complete list of parameters.

                   Figure 9-1.  I/O Pin Equivalent Schematic

                                                                                               R  pu

                                Pxn                                                                   Logic

                                     C                             pin

                                                                                               See Figure

                                                                         "General Digital I/O"               for

                                                                                               Details

                   All registers and bit references in this section are written in general form. A lower case “x” repre-

                   sents the numbering letter for the port, and a lower case “n” represents the bit number. However,

                   when using the register or bit defines in a program, the precise form must be used. For example,

                   PORTB3 for bit no. 3 in Port B, here documented generally as PORTxn. The physical I/O Regis-

                   ters and bit locations are listed in “Register Description for I/O-Ports”.

                   Three I/O memory address locations are allocated for each port, one each for the Data Register

                   – PORTx, Data Direction Register – DDRx, and the Port Input Pins – PINx. The Port Input Pins

                   I/O location is read only, while the Data Register and the Data Direction Register are read/write.

                   However, writing a logic one to a bit in the PINx Register, will result in a toggle in the correspond-

                   ing bit in the Data Register. In addition, the Pull-up Disable – PUD bit in MCUCR disables the

                   pull-up function for all pins in all ports when set.

                   Using the I/O port as General Digital I/O is described in “Ports as General Digital I/O”. Most port

                   pins are multiplexed with alternate functions for the peripheral features on the device. How each

                   alternate function interferes with the port pin is described in “Alternate Port Functions” on page

                   71. Refer to the individual module sections for a full description of the alternate functions.

                   Note that enabling the alternate function of some of the port pins does not affect the use of the

                   other pins in the port as general digital I/O.

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                                                                                                             7682C–AUTO–04/08
                                                                             AT90CAN32/64/128

9.2    Ports as General Digital I/O

                    The ports are bi-directional I/O ports with optional internal pull-ups. Figure 9-2 shows a func-

                    tional description of one I/O-port pin, here generically called Pxn.

                    Figure 9-2.       General Digital I/O(1)

                                                                                                                       PUD

                                                                                                       Q       D

                                                                                                       DDxn

                                                                                                       Q  CLR

                                                                                                                       WDx

                                                                                                       RESET

                                                                                                                       RDx

                                                                                                                       1         DATA BUS

                                 Pxn                                                                   Q       D

                                                                                                       PORTxn          0

                                                                                                       Q  CLR

                                                                                                                            WPx

                                                                                                       RESET

                                                                                                                            WRx

                                                              SLEEP                                               RRx

                                                                          SYNCHRONIZER

                                                                                                                       RPx

                                                                          D  Q            D  Q

                                                                                          PINxn

                                                                          L  Q               Q

                                                                                                                       clk I/O

                                                                          WDx:            WRITE DDRx

                                      PUD:    PULLUP DISABLE              RDx:            READ DDRx

                                      SLEEP:  SLEEP CONTROL               WRx:            WRITE PORTx

                                      clk  :  I/O CLOCK                   RRx:            READ PORTx REGISTER
                                      I/O

                                                                          RPx:            READ PORTx PIN

                                                                          WPx:            WRITE PINx REGISTER

                    Note:    1.  WRx, WPx, WDx, RRx, RPx, and RDx are common to all pins within the same port. clkI/O,

                                 SLEEP, and PUD are common to all ports.

9.2.1  Configuring  the Pin

                    Each port pin consists of three register bits: DDxn, PORTxn, and PINxn. As shown in “Register

                    Description for I/O-Ports” on page 89, the DDxn bits are accessed at the DDRx I/O address, the

                    PORTxn bits at the PORTx I/O address, and the PINxn bits at the PINx I/O address.

                    The DDxn bit in the DDRx Register selects the direction of this pin. If DDxn is written logic one,

                    Pxn is configured as an output pin. If DDxn is written logic zero, Pxn is configured as an input

                    pin.

                    If PORTxn is written logic one when the pin is configured as an input pin, the pull-up resistor is

                    activated. To switch the pull-up resistor off, PORTxn has to be written logic zero or the pin has to

                    be configured as an output pin

                    The port pins are tri-stated when reset condition becomes active, even if no clocks are running.

                                                                                                                                 67

7682C–AUTO–04/08
                  If PORTxn is written logic one when the pin is configured as an output pin, the port pin is driven

                  high (one). If PORTxn is written logic zero when the pin is configured as an output pin, the port

                  pin is driven low (zero).

9.2.2  Toggling the Pin

                  Writing a logic one to PINxn toggles the value of PORTxn, independent on the value of DDRxn.

                  Note that the SBI instruction can be used to toggle one single bit in a port.

9.2.3  Switching  Between Input and Output

                  When switching between tri-state ({DDxn, PORTxn} = 0b00) and output high ({DDxn, PORTxn}

                  = 0b11), an intermediate state with either pull-up enabled {DDxn, PORTxn} = 0b01) or output

                  low ({DDxn, PORTxn} = 0b10) occurs. Normally, the pull-up enabled state is fully acceptable, as

                  a high-impedant environment will not notice the difference between a strong high driver and a

                  pull-up. If this is not the case, the PUD bit in the MCUCR Register can be set to disable all pull-

                  ups in all ports.

                  Switching between input with pull-up and output low generates the same problem. The user

                  must use either the tri-state ({DDxn, PORTxn} = 0b00) or the output high state ({DDxn, PORTxn}

                  = 0b11) as an intermediate step.

                  Table 9-1 summarizes the control signals for the pin value.

                  Table 9-1.         Port Pin Configurations

                         DDxn  PORTxn        PUD              I/O     Pull-up  Comment

                                             (in MCUCR)

                         0     0             X                Input   No       Default configuration after Reset.

                                                                               Tri-state (Hi-Z)

                         0     1             0                Input   Yes      Pxn will source current if ext. pulled low.

                         0     1             1                Input   No       Tri-state (Hi-Z)

                         1     0             X                Output  No       Output Low (Sink)

                         1     1             X                Output  No       Output High (Source)

9.2.4  Reading the Pin Value

                  Independent of the setting of Data Direction bit DDxn, the port pin can be read through the

                  PINxn Register bit. As shown in Figure 9-2, the PINxn Register bit and the preceding latch con-

                  stitute a synchronizer. This is needed to avoid metastability if the physical pin changes value

                  near the edge of the internal clock, but it also introduces a delay. Figure 9-3 shows a timing dia-

                  gram of the synchronization when reading an externally applied pin value. The maximum and

                  minimum propagation delays are denoted tpd,max and tpd,min respectively.

68     AT90CAN32/64/128

                                                                                                     7682C–AUTO–04/08
                                                                                         AT90CAN32/64/128

                  Figure  9-3.  Synchronization  when  Reading   an  Externally Applied Pin value

                                SYSTEM CLK

                                INSTRUCTIONS           XXX                        XXX               in r17, PINx

                                SYNC LATCH

                                PINxn

                                r17                                          0x00                                 0xFF

                                                                     t  pd,  max

                                                                                         t pd, min

                  Consider the clock period starting shortly after the first falling edge of the system clock. The latch

                  is closed when the clock is low, and goes transparent when the clock is high, as indicated by the

                  shaded region of the “SYNC LATCH” signal. The signal value is latched when the system clock

                  goes low. It is clocked into the PINxn Register at the succeeding positive clock edge. As indi-

                  cated by the two arrows tpd,max and tpd,min, a single signal transition on the pin will be delayed

                  between ½ and 1½ system clock period depending upon the time of assertion.

                  When reading back a software assigned pin value, a nop instruction must be inserted as indi-

                  cated in Figure 9-4. The out instruction sets the “SYNC LATCH” signal at the positive edge of

                  the clock. In this case, the delay tpd through the synchronizer is 1 system clock period.

                  Figure 9-4.   Synchronization when Reading a Software Assigned Pin Value

                                SYSTEM CLK

                                r16                                                      0xFF

                                INSTRUCTIONS     out PORTx, r16                   nop               in r17, PINx

                                SYNC LATCH

                                PINxn

                                r17                                          0x00                                 0xFF

                                                                                  t  pd

                                                                                                                          69

7682C–AUTO–04/08
                       The following code example shows how to set port B pins 0 and 1 high, 2 and 3 low, and define

                       the port pins from 4 to 7 as input with pull-ups assigned to port pins 6 and 7. The resulting pin

                       values are read back again, but as previously discussed, a nop instruction is included to be able

                       to read back the value recently assigned to some of the pins.

                       Assembly Code Example(1)

                              ...

                              ;   Define     pull-ups   and   set     outputs  high

                              ;   Define     directions     for   port   pins

                              ldi       r16,     (1<
                              ldi       r17,     (1<
                              out       PORTB,    r16

                              out       DDRB,     r17

                              ;   Insert     nop  for   synchronization

                              nop

                              ;   Read     port   pins

                              in        r16,     PINB

                              ...

                       C  Code Example(1)

                              unsigned     char   i;

                              ...

                              /*     Define  pull-ups    and     set  outputs  high  */

                              /*     Define  directions      for   port  pins  */

                              PORTB     =  (1<
                              DDRB   =     (1<
                              /*     Insert  nop  for   synchronization*/

                              _NOP();

                              /*     Read  port   pins  */

                              i   =  PINB;

                              ...

                       Note:  1.     For the assembly program, two temporary registers are used to minimize the time from pull-

                                     ups are set on pins 0, 1, 6, and 7, until the direction bits are correctly set, defining bit 2 and 3

                                     as low and redefining bits 0 and 1 as strong high drivers.

9.2.5  Digital  Input  Enable and Sleep Modes

                       As shown in Figure 9-2, the digital input signal can be clamped to ground at the input of the

                       schmitt-trigger. The signal denoted SLEEP in the figure, is set by the MCU Sleep Controller in

                       Power-down mode, Power-save mode, and Standby mode to avoid high power consumption if

                       some input signals are left floating, or have an analog signal level close to VCC/2.

                       SLEEP is overridden for port pins enabled as external interrupt pins. If the external interrupt

                       request is not enabled, SLEEP is active also for these pins. SLEEP is also overridden by various

                       other alternate functions as described in “Alternate Port Functions” on page 71.

                       If a logic high level (“one”) is present on an Asynchronous External Interrupt pin configured as

                       “Interrupt on Rising Edge, Falling Edge, or Any Logic Change on Pin” while the external interrupt

                       is not enabled, the corresponding External Interrupt Flag will be set when resuming from the

70     AT90CAN32/64/128

                                                                                                             7682C–AUTO–04/08
                                   AT90CAN32/64/128

                    above mentioned sleep modes, as the clamping in these sleep modes produces the requested

                    logic change.

9.2.6  Unconnected  Pins

                    If some pins are unused, it is recommended to ensure that these pins have a defined level. Even

                    though most of the digital inputs are disabled in the deep sleep modes as described above, float-

                    ing inputs should be avoided to reduce current consumption in all other modes where the digital

                    inputs are enabled (Reset, Active mode and Idle mode). The simplest method to ensure a

                    defined level of an unused pin, is to enable the internal pull-up. In this case, the pull-up will be

                    disabled during reset. If low power consumption during reset is important, it is recommended to

                    use an external pull-up or pull-down. Connecting unused pins directly to VCC or GND is not rec-

                    ommended, since this may cause excessive currents if the pin is accidentally configured as an

                    output.

9.3    Alternate Port Functions

                    Most port pins have alternate functions in addition to being general digital I/Os. Figure 9-5 shows

                    how the port pin control signals from the simplified Figure 9-2 can be overridden by alternate

                    functions. The overriding signals may not be present in all port pins, but the figure serves as a

                    generic description applicable to all port pins in the AVR microcontroller family.

                                                                                                                          71

7682C–AUTO–04/08
    Figure  9-5.  Alternate      Port    Functions(1)

                                                              PUOExn

                                                              PUOVxn

                                                 1

                                                 0                                                                        PUD

                                                              DDOExn

                                                              DDOVxn

                                                 1

                                                 0                                                   Q       D

                                                                                                     DDxn

                                                                                                     Q  CLR

                                                                                                                          WDx

                                                              PVOExn                                 RESET

                                                                                                                          RDx

                                                              PVOVxn

                                                 1                                                                     1                                BUS

            Pxn

                                                 0                                                   Q       D         0

                                                                                                     PORTxn                                             DATA

                                                              DIEOExn                                Q  CLR                                  PTOExn

                                                                                                                                             WPx

                                                              DIEOVxn                                RESET                           WRx

                                                 1

                                                                                                                          RRx

                                                 0            SLEEP

                                                                        SYNCHRONIZER

                                                                                                                          RPx

                                                                               D  SET  Q  D       Q

                                                                                          PINxn

                                                                               L  CLR  Q     CLR  Q

                                                                                                                          clkI/O

                                                                                                                          DIxn

                                                                                                                          AIOxn

                  PUOExn:   Pxn   PULL-UP  OVERRIDE  ENABLE                               PUD:       PULLUP     DISABLE

                  PUOVxn:   Pxn   PULL-UP  OVERRIDE  VALUE                                WDx:       WRITE      DDRx

                  DDOExn:   Pxn   DATA  DIRECTION   OVERRIDE  ENABLE                      RDx:       READ       DDRx

                  DDOVxn:   Pxn   DATA  DIRECTION   OVERRIDE  VALUE                       RRx:       READ       PORTx  REGISTER

                  PVOExn:   Pxn   PORT   VALUE  OVERRIDE  ENABLE                          WRx:       WRITE      PORTx

                  PVOVxn:   Pxn   PORT   VALUE  OVERRIDE  VALUE                           RPx:       READ       PORTx  PIN

                  DIEOExn:  Pxn   DIGITAL  INPUT-ENABLE       OVERRIDE  ENABLE            WPx:       WRITE   PINx

                  DIEOVxn:  Pxn   DIGITAL  INPUT-ENABLE       OVERRIDE  VALUE             clkI/O:    I/O     CLOCK

                  SLEEP:    SLEEP  CONTROL                                                DIxn:      DIGITAL       INPUT  PIN     n  ON   PORTx

                  PTOExn:   Pxn,   PORT  TOGGLE     OVERRIDE  ENABLE                      AIOxn:     ANALOG     INPUT/OUTPUT         PIN  n  ON  PORTx

    Note:   1.    WRx, WPx, WDx, RRx, RPx, and RDx are common to all pins within the same port. clkI/O,

                  SLEEP, and PUD are common to all ports. All other signals are unique for each pin.

    Table 9-2 summarizes the function of the overriding signals. The pin and port indexes from

    Figure 9-5 are not shown in the succeeding tables. The overriding signals are generated

    internally in the modules having the alternate function.

72  AT90CAN32/64/128

                                                                                                                                         7682C–AUTO–04/08
                                                                                            AT90CAN32/64/128

                           Table 9-2.     Generic Description of Overriding Signals for Alternate Functions

                           Signal Name         Full Name            Description

                                               Pull-up Override     If this signal is set, the pull-up enable is controlled by the PUOV

                           PUOE                Enable               signal. If this signal is cleared, the pull-up is enabled when

                                                                    {DDxn, PORTxn, PUD} = 0b010.

                                               Pull-up Override     If PUOE is set, the pull-up is enabled/disabled when PUOV is

                           PUOV                Value                set/cleared, regardless of the setting of the DDxn, PORTxn,

                                                                    and PUD Register bits.

                                               Data Direction       If this signal is set, the Output Driver Enable is controlled by the

                           DDOE                Override Enable      DDOV signal. If this signal is cleared, the Output driver is

                                                                    enabled by the DDxn Register bit.

                                               Data Direction       If DDOE is set, the Output Driver is enabled/disabled when

                           DDOV                Override Value       DDOV is set/cleared, regardless of the setting of the DDxn

                                                                    Register bit.

                                                                    If this signal is set and the Output Driver is enabled, the port

                           PVOE                Port Value           value is controlled by the PVOV signal. If PVOE is cleared, and

                                               Override Enable      the Output Driver is enabled, the port Value is controlled by the

                                                                    PORTxn Register bit.

                           PVOV                Port Value           If PVOE is set, the port value is set to PVOV, regardless of the

                                               Override Value       setting of the PORTxn Register bit.

                           PTOE                Port Toggle          If PTOE is set, the PORTxn Register bit is inverted.

                                               Override Enable

                                               Digital Input        If this bit is set, the Digital Input Enable is controlled by the

                           DIEOE               Enable Override      DIEOV signal. If this signal is cleared, the Digital Input Enable

                                               Enable               is determined by MCU state (Normal mode, sleep mode).

                                               Digital Input        If DIEOE is set, the Digital Input is enabled/disabled when

                           DIEOV               Enable Override      DIEOV is set/cleared, regardless of the MCU state (Normal

                                               Value                mode, sleep mode).

                                                                    This is the Digital Input to alternate functions. In the figure, the

                                                                    signal is connected to the output of the schmitt trigger but

                           DI                  Digital Input        before the synchronizer. Unless the Digital Input is used as a

                                                                    clock source, the module with the alternate function will use its

                                                                    own synchronizer.

                                               Analog               This is the Analog Input/output to/from alternate functions. The

                           AIO                 Input/Output         signal is connected directly to the pad, and can be used bi-

                                                                    directionally.

                           The following subsections shortly describe the alternate functions for each port, and relate the

                           overriding signals to the alternate function. Refer to the alternate function description for further

                           details.

9.3.1  MCU        Control  Register – MCUCR

                           Bit            7           6          5  4               3       2     1      0

                                          JTD         –          –  PUD             –       –  IVSEL     IVCE  MCUCR

                           Read/Write     R/W         R          R  R/W             R       R  R/W       R/W

                           Initial Value  0           0          0  0               0       0     0      0

                                                                                                                                          73

7682C–AUTO–04/08
                  •  Bit 4 – PUD: Pull-up Disable

                  When this bit is written to one, the pull-ups in the I/O ports are disabled even if the DDxn and

                  PORTxn Registers are configured to enable the pull-ups ({DDxn, PORTxn} = 0b01). See “Con-

                  figuring the Pin” for more details about this feature.

9.3.2  Alternate  Functions of Port A

                  The Port A has an alternate function as the address low byte and data lines                       for  the  External

                  Memory Interface.

                  The Port A pins with alternate functions are shown in Table 9-3.

                  Table  9-3.          Port  A  Pins  Alternate Functions

                         Port Pin                     Alternate Function

                               PA7                    AD7 (External memory  interface  address  and  data  bit  7)

                               PA6                    AD6 (External memory  interface  address  and  data  bit  6)

                               PA5                    AD5 (External memory  interface  address  and  data  bit  5)

                               PA4                    AD4 (External memory  interface  address  and  data  bit  4)

                               PA3                    AD3 (External memory  interface  address  and  data  bit  3)

                               PA2                    AD2 (External memory  interface  address  and  data  bit  2)

                               PA1                    AD1 (External memory  interface  address  and  data  bit  1)

                               PA0                    AD0 (External memory  interface  address  and  data  bit  0)

                  The alternate pin configuration is as follows:

                  •  AD7 – Port A, Bit 7

                  AD7, External memory interface address 7 and Data 7.

                  •  AD6 – Port A, Bit 6

                  AD6, External memory interface address 6 and Data 6.

                  •  AD5 – Port A, Bit 5

                  AD5, External memory interface address 5 and Data 5.

                  •  AD4 – Port A, Bit 4

                  AD4, External memory interface address 4 and Data 4.

                  •  AD3 – Port A, Bit 3

                  AD3, External memory interface address 3 and Data 3.

                  •  AD2 – Port A, Bit 2

                  AD2, External memory interface address 2 and Data 2.

                  •  AD1 – Port A, Bit 1

                  AD1, External memory interface address 1 and Data 1.

                  •  AD0 – Port A, Bit 0

                  AD0, External memory interface address 0 and Data 0.

74     AT90CAN32/64/128

                                                                                                                    7682C–AUTO–04/08
                                                                             AT90CAN32/64/128

                  Table 9-4 and Table 9-5 relates the alternate functions of Port A to the overriding signals shown

                  in Figure 9-5 on page 72.

                  Table 9-4.   Overriding Signals for  Alternate Functions   in PA7..PA4

                  Signal Name  PA7/AD7                 PA6/AD6               PA5/AD5                    PA4/AD4

                  PUOE         SRE •                   SRE •                 SRE •                      SRE •

                               (ADA(1) + WR)           (ADA(1) + WR)         (ADA(1) + WR)              (ADA(1) + WR)

                  PUOV         0                       0                     0                          0

                  DDOE         SRE                     SRE                   SRE                        SRE

                  DDOV         WR + ADA                WR + ADA              WR + ADA                   WR + ADA

                  PVOE         SRE                     SRE                   SRE                        SRE

                  PVOV         A7 • ADA(1) + D7        A6 • ADA(1) + D6      A5 • ADA(1) + D5           A4 • ADA(1) + D4

                               OUTPUT • WR             OUTPUT • WR           OUTPUT • WR                OUTPUT • WR

                  PTOE         0                       0                     0                          0

                  DIEOE        0                       0                     0                          0

                  DIEOV        0                       0                     0                          0

                  DI           D7 INPUT                D6 INPUT              D5 INPUT                   D4 INPUT

                  AIO          –                       –                     –                          –

                  Note:  1.   ADA is short for ADdress Active and represents the time when address is output. See “Exter-

                              nal Memory Interface” on page 27 for details.

                  Table 9-5.   Overriding Signals for  Alternate Functions   in PA3..PA0

                  Signal Name  PA3/AD3                 PA2/AD2               PA1/AD1                    PA0/AD0

                  PUOE         SRE •                   SRE •                 SRE •                      SRE •

                               (ADA(1) + WR)           (ADA(1) + WR)         (ADA(1) + WR)              (ADA(1) + WR)

                  PUOV         0                       0                     0                          0

                  DDOE         SRE                     SRE                   SRE                        SRE

                  DDOV         WR + ADA                WR + ADA              WR + ADA                   WR + ADA

                  PVOE         SRE                     SRE                   SRE                        SRE

                  PVOV         A3 • ADA(1) + D3        A2 • ADA(1) + D2      A1 • ADA(1) + D1           A0 • ADA(1) + D0

                               OUTPUT • WR             OUTPUT • WR           OUTPUT • WR                OUTPUT • WR

                  PTOE         0                       0                     0                          0

                  DIEOE        0                       0                     0                          0

                  DIEOV        0                       0                     0                          0

                  DI           D3 INPUT                D2 INPUT              D1 INPUT                   D0 INPUT

                  AIO          –                       –                     –                          –

                  Note:  1.   ADA is short for ADdress Active and represents the time when address  is  output. See “Exter-

                              nal Memory Interface” on page 27 for details.

                                                                                                                           75

7682C–AUTO–04/08
9.3.3  Alternate  Functions of Port B

                  The Port B pins with alternate functions are shown in Table 9-6.

                  Table 9-6.           Port B Pins Alternate Functions

                     Port Pin  Alternate Functions

                     PB7       OC0A/OC1C (Output Compare and PWM Output A for Timer/Counter0  or  Output  Compare

                               and PWM Output C for Timer/Counter1)

                     PB6       OC1B (Output Compare and PWM Output B for Timer/Counter1)

                     PB5       OC1A (Output Compare and PWM Output A for Timer/Counter1)

                     PB4       OC2A (Output Compare and PWM Output A for Timer/Counter2 )

                     PB3       MISO (SPI Bus Master Input/Slave Output)

                     PB2       MOSI (SPI Bus Master Output/Slave Input)

                     PB1       SCK (SPI Bus Serial Clock)

                     PB0       SS (SPI Slave Select input)

                  The alternate pin configuration is as follows:

                  •  OC0A/OC1C, Bit 7

                  OC0A, Output Compare Match A output. The PB7 pin can serve as an external output for the

                  Timer/Counter0 Output Compare A. The pin has to be configured as an output (DDB7 set “one”)

                  to serve this function. The OC0A pin is also the output pin for the PWM mode timer function.

                  OC1C, Output Compare Match C output. The PB7 pin can serve as an external output for the

                  Timer/Counter1 Output Compare C. The pin has to be configured as an output (DDB7 set “one”)

                  to serve this function. The OC1C pin is also the output pin for the PWM mode timer function.

                  •  OC1B, Bit 6

                  OC1B, Output Compare Match B output. The PB6 pin can serve as an external output for the

                  Timer/Counter1 Output Compare B. The pin has to be configured as an output (DDB6 set “one”)

                  to serve this function. The OC1B pin is also the output pin for the PWM mode timer function.

                  •  OC1A, Bit 5

                  OC1A, Output Compare Match A output. The PB5 pin can serve as an external output for the

                  Timer/Counter1 Output Compare A. The pin has to be configured as an output (DDB5 set “one”)

                  to serve this function. The OC1A pin is also the output pin for the PWM mode timer function.

                  •  OC2A, Bit 4

                  OC2A, Output Compare Match A output. The PB4 pin can serve as an external output for the

                  Timer/Counter2 Output Compare A. The pin has to be configured as an output (DDB4 set “one”)

                  to serve this function. The OC2A pin is also the output pin for the PWM mode timer function.

                  •  MISO – Port B, Bit 3

                  MISO, Master Data input, Slave Data output pin for SPI channel. When the SPI is enabled as a

                  master, this pin is configured as an input regardless of the setting of DDB3. When the SPI is

                  enabled as a slave, the data direction of this pin is controlled by DDB3. When the pin is forced to

                  be an input, the pull-up can still be controlled by the PORTB3 bit.

                  •  MOSI – Port B, Bit 2

76     AT90CAN32/64/128

                                                                                                  7682C–AUTO–04/08
                                                                                   AT90CAN32/64/128

                  MOSI, SPI Master Data output, Slave Data input for SPI channel. When the SPI is enabled as a

                  slave, this pin is configured as an input regardless of the setting of DDB2. When the SPI is

                  enabled as a master, the data direction of this pin is controlled by DDB2. When the pin is forced

                  to be an input, the pull-up can still be controlled by the PORTB2 bit.

                  •  SCK – Port B, Bit 1

                  SCK, Master Clock output, Slave Clock input pin for SPI channel. When the SPI is enabled as a

                  slave, this pin is configured as an input regardless of the setting of DDB1. When the SPI is

                  enabled as a master, the data direction of this pin is controlled by DDB1. When the pin is forced

                  to be an input, the pull-up can still be controlled by the PORTB1 bit.

                  •  SS – Port B, Bit 0

                  SS, Slave Port Select input. When the SPI is enabled as a slave, this pin is configured as an

                  input regardless of the setting of DDB0. As a slave, the SPI is activated when this pin is driven

                  low. When the SPI is enabled as a master, the data direction of this pin is controlled by DDB0.

                  When the pin is forced to be an input, the pull-up can still be controlled by the PORTB0 bit.

                  Table 9-7 and Table 9-8 relate the alternate functions of Port B to the overriding signals shown

                  in Figure 9-5 on page 72. SPI MSTR INPUT and SPI SLAVE OUTPUT constitute the MISO sig-

                  nal, while MOSI is divided into SPI MSTR OUTPUT and SPI SLAVE INPUT.

                  Table 9-7 and Table 9-8 relates the alternate functions of Port B to the overriding signals shown

                  in Figure 9-5 on page 72.

                  Table 9-7.      Overriding Signals for  Alternate Functions  in  PB7..PB4

                     Signal Name  PB7/OC0A/OC1C           PB6/OC1B                 PB5/OC1A     PB4/OC2A

                     PUOE         0                       0                        0            0

                     PUOV         0                       0                        0            0

                     DDOE         0                       0                        0            0

                     DDOV         0                       0                        0            0

                     PVOE         OC0A/OC1C               OC1B ENABLE              OC1A ENABLE  OC2A ENABLE

                                  ENABLE(1)

                     PVOV         OC0A/OC1C(1)            OC1B                     OC1A         OC2A

                     PTOE         0                       0                        0            0

                     DIEOE        0                       0                        0            0

                     DIEOV        0                       0                        0            0

                     DI           –                       –                        –            –

                     AIO          –                       –                        –            –

                  Note:     1.  See “Output Compare Modulator - OCM” on page 164 for details.

                                                                                                                     77

7682C–AUTO–04/08
                  Table 9-8.           Overriding Signals for  Alternate Functions  in PB3..PB0

                     Signal Name             PB3/MISO          PB2/MOSI             PB1/SCK                PB0/SS

                     PUOE                    SPE • MSTR        SPE • MSTR           SPE • MSTR             SPE • MSTR

                     PUOV                    PORTB3 • PUD      PORTB2 • PUD         PORTB1 • PUD           PORTB0 • PUD

                     DDOE                    SPE • MSTR        SPE • MSTR           SPE • MSTR             SPE • MSTR

                     DDOV                    0                 0                    0                      0

                     PVOE                    SPE • MSTR        SPE • MSTR           SPE • MSTR             0

                     PVOV                    SPI SLAVE         SPI MASTER           SCK OUTPUT             0

                                             OUTPUT            OUTPUT

                     PTOE                    0                 0                    0                      0

                     DIEOE                   0                 0                    0                      0

                     DIEOV                   0                 0                    0                      0

                     DI                      SPI MASTER        SPI SLAVE            SCK INPUT              SPI SS

                                             INPUT             INPUT • RESET

                     AIO                     –                 –                    –                      –

9.3.4  Alternate  Functions of Port C

                  The Port C has an alternate function as the address high byte for the External Memory Interface.

                  The Port C pins with alternate functions are shown in Table 9-9.

                  Table   9-9.         Port  C  Pins  Alternate Functions

                            Port Pin                  Alternate Function

                                PC7                   A15/CLKO (External memory interface address  15  or  Divided  System

                                                      Clock)

                                PC6                   A14 (External memory interface address 14)

                                PC5                   A13 (External memory interface address 13)

                                PC4                   A12 (External memory interface address 12)

                                PC3                   A11 (External memory interface address 11)

                                PC2                   A10 (External memory interface address 10)

                                PC1                   A9 (External memory interface address 9)

                                PC0                   A8 (External memory interface address 8)

                  The alternate pin configuration is as follows:

                  •  A15/CLKO – Port C, Bit 7

                  A15, External memory interface address 15.

                  CLKO, Divided System Clock: The divided system clock can be output on the PC7 pin. The

                  divided system clock will be output if the CKOUT Fuse is programmed, regardless of the

                  PORTC7 and DDC7 settings. It will also be output during reset.

78     AT90CAN32/64/128

                                                                                                              7682C–AUTO–04/08
                                                                                   AT90CAN32/64/128

                  •  A14 – Port C, Bit 6

                  A14, External memory interface address 14.

                  •  A13 – Port C, Bit 5

                  A13, External memory interface address 13.

                  •  A12 – Port C, Bit 4

                  A12, External memory interface address 12.

                  •  A11 – Port C, Bit 3

                  A11, External memory interface address 11.

                  •  A10 – Port C, Bit 2

                  A10, External memory interface address 10.

                  •  A9 – Port C, Bit 1

                  A9, External memory interface address 9.

                  •  A8 – Port C, Bit 0

                  A8, External memory interface address 8.

                  Table 9-10 and Table 9-11 relate the alternate functions of Port C to the       overriding signals

                  shown in Figure 9-5 on page 72.

                  Table 9-10.     Overriding Signals for  Alternate Functions  in  PC7..PC4

                     Signal Name  PC7/A15                   PC6/A14                PC5/A13        PC4/A12

                     PUOE         SRE • (XMM<1)             SRE • (XMM<2)          SRE • (XMM<3)  SRE • (XMM<4)

                     PUOV         0                         0                      0              0

                     DDOE         CKOUT(1) +                SRE • (XMM<2)          SRE • (XMM<3)  SRE • (XMM<4)

                                  (SRE • (XMM<1))

                     DDOV         1                         1                      1              1

                     PVOE         CKOUT(1) +                SRE • (XMM<2)          SRE • (XMM<3)  SRE • (XMM<4)

                                  (SRE • (XMM<1))

                     PVOV         (A15 • CKOUT(1)) +        A14                    A13            A12

                                  (CLKO • CKOUT(1))

                     PTOE         0                         0                      0              0

                     DIEOE        0                         0                      0              0

                     DIEOV        0                         0                      0              0

                     DI           –                         –                      –              –

                     AIO          –                         –                      –              –

                  Note:     1.  CKOUT is one if the CKOUT Fuse is programmed

                                                                                                                 79

7682C–AUTO–04/08
                  Table 9-11.          Overriding Signals for  Alternate Functions  in PC3..PC0

                     Signal Name       PC3/A11                 PC2/A10              PC1/A9         PC0/A8

                     PUOE              SRE • (XMM<5)           SRE • (XMM<6)        SRE • (XMM<7)  SRE • (XMM<7)

                     PUOV              0                       0                    0              0

                     DDOE              SRE • (XMM<5)           SRE • (XMM<6)        SRE • (XMM<7)  SRE • (XMM<7)

                     DDOV              1                       1                    1              1

                     PVOE              SRE • (XMM<5)           SRE • (XMM<6)        SRE • (XMM<7)  SRE • (XMM<7)

                     PVOV              A11                     A10                  A9             A8

                     PTOE              0                       0                    0              0

                     DIEOE             0                       0                    0              0

                     DIEOV             0                       0                    0              0

                     DI                –                       –                    –              –

                     AIO               –                       –                    –              –

9.3.5  Alternate  Functions of Port D

                  The Port D pins with alternate functions are shown in Table 9-12.

                  Table 9-12.          Port D Pins Alternate Functions

                     Port Pin     Alternate Function

                         PD7      T0 (Timer/Counter0 Clock Input)

                         PD6      RXCAN/T1 (CAN Receive Pin or Timer/Counter1 Clock Input)

                         PD5      TXCAN/XCK1 (CAN Transmit Pin or USART1 External Clock Input/Output)

                         PD4      ICP1 (Timer/Counter1 Input Capture Trigger)

                         PD3      INT3/TXD1 (External Interrupt3 Input or UART1 Transmit Pin)

                         PD2      INT2/RXD1 (External Interrupt2 Input or UART1 Receive Pin)

                         PD1      INT1/SDA (External Interrupt1 Input or TWI Serial DAta)

                         PD0      INT0/SCL (External Interrupt0 Input or TWI Serial CLock)

                  The alternate pin configuration is as follows:

                  •  T0/CLKO – Port D, Bit 7

                  T0, Timer/Counter0 counter source.

                  •  RXCAN/T1 – Port D, Bit 6

                  RXCAN, CAN Receive Data (Data input pin for the CAN). When the CAN controller is enabled

                  this pin is configured as an input regardless of the value of DDD6. When the CAN forces this pin

                  to be an input, the pull-up can still be controlled by the PORTD6 bit.

                  T1, Timer/Counter1 counter source.

                  •  TXCAN/XCK1 – Port D, Bit 5

80     AT90CAN32/64/128

                                                                                                       7682C–AUTO–04/08
                                                                            AT90CAN32/64/128

                  TXCAN, CAN Transmit Data (Data output pin for the CAN). When the CAN is enabled, this pin is

                  configured as an output regardless of the value of DDD5.

                  XCK1, USART1 External clock. The Data Direction Register (DDD5) controls whether the clock

                  is output (DDD5 set) or input (DDD45 cleared). The XCK1 pin is active only when the USART1

                  operates in Synchronous mode.

                  •  ICP1 – Port D, Bit 4

                  ICP1, Input Capture Pin1. The PD4 pin can act as an input capture pin for Timer/Counter1.

                  •  INT3/TXD1 – Port D, Bit 3

                  INT3, External Interrupt source 3. The PD3 pin can serve as an external interrupt source to the

                  MCU.

                  TXD1, Transmit Data (Data output pin for the USART1). When the USART1 Transmitter is

                  enabled, this pin is configured as an output regardless of the value of DDD3.

                  •  INT2/RXD1 – Port D, Bit 2

                  INT2, External Interrupt source 2. The PD2 pin can serve as an External Interrupt source to the

                  MCU.

                  RXD1, Receive Data (Data input pin for the USART1). When the USART1 receiver is enabled

                  this pin is configured as an input regardless of the value of DDD2. When the USART forces this

                  pin to be an input, the pull-up can still be controlled by the PORTD2 bit.

                  •  INT1/SDA – Port D, Bit 1

                  INT1, External Interrupt source 1. The PD1 pin can serve as an external interrupt source to the

                  MCU.

                  SDA, Two-wire Serial Interface Data. When the TWEN bit in TWCR is set (one) to enable the

                  Two-wire Serial Interface, pin PD1 is disconnected from the port and becomes the Serial Data

                  I/O pin for the Two-wire Serial Interface. In this mode, there is a spike filter on the pin to sup-

                  press spikes shorter than 50 ns on the input signal, and the pin is driven by an open drain driver

                  with slew-rate limitation.

                  •  INT0/SCL – Port D, Bit 0

                  INT0, External Interrupt source 0. The PD0 pin can serve as an external interrupt source to the

                  MCU.

                  SCL, Two-wire Serial Interface Clock: When the TWEN bit in TWCR is set (one) to enable the

                  Two-wire Serial Interface, pin PD0 is disconnected from the port and becomes the Serial Clock

                  I/O pin for the Two-wire Serial Interface. In this mode, there is a spike filter on the pin to sup-

                  press spikes shorter than 50 ns on the input signal, and the pin is driven by an open drain driver

                  with slew-rate limitation.

                                                                                                                       81

7682C–AUTO–04/08
    Table 9-13 and Table 9-14 relates the alternate functions of Port D to the overriding signals

    shown in Figure 9-5 on page 72.

    Table 9-13.  Overriding Signals for Alternate Functions PD7..PD4

    Signal Name       PD7/T0         PD6/T1/RXCAN             PD5/XCK1/TXCAN                        PD4/ICP1

    PUOE              0              RXCANEN                  TXCANEN +                             0

    PUOV              0              PORTD6 • PUD             0                                     0

    DDOE              0              RXCANEN                  TXCANEN                               0

    DDOV              0              0                        1                                     0

    PVOE              0              0                        TXCANEN + UMSEL1                      0

                                                              (XCK1 OUTPUT •

    PVOV              0              0                        UMSEL1 • TXCANEN)     +               0

                                                              (TXCAN • TXCANEN)

    PTOE              0              0                        0                                     0

    DIEOE             0              0                        0                                     0

    DIEOV             0              0                        0                                     0

    DI                T0 INPUT       T1 INPUT/RXCAN           XCK1 INPUT                            ICP1 INPUT

    AIO               –              –                        –                                     –

    Table 9-14.  Overriding Signals     for  Alternate Functions  in  PD3..PD0(1)

    Signal Name  PD3/INT3/TXD1               PD2/INT2/RXD1            PD1/INT1/SDA     PD0/INT0/SCL

    PUOE         TXEN1                       RXEN1                    TWEN             TWEN

    PUOV         0                           PORTD2 • PUD             PORTD1 • PUD     PORTD0 • PUD

    DDOE         TXEN1                       RXEN1                    0                0

    DDOV         1                           0                        0                0

    PVOE         TXEN1                       0                        TWEN             TWEN

    PVOV         TXD1                        0                        SDA_OUT          SCL_OUT

    PTOE         0                           0                        0                0

    DIEOE        INT3 ENABLE                 INT2 ENABLE              INT1 ENABLE      INT0 ENABLE

    DIEOV        INT3 ENABLE                 INT2 ENABLE              INT1 ENABLE      INT0 ENABLE

    DI           INT3 INPUT                  INT2 INPUT/RXD1          INT1 INPUT       INT0 INPUT

    AIO          –                           –                        SDA INPUT        SCL INPUT

    Note:  1.    When enabled, the Two-wire Serial Interface enables Slew-Rate controls on the output pins

                 PD0 and PD1. This is not shown in this table. In addition, spike filters are connected between

                 the AIO outputs shown in the port figure and the digital logic of the TWI module.

82  AT90CAN32/64/128

                                                                                                    7682C–AUTO–04/08
                                                                        AT90CAN32/64/128

9.3.6  Alternate  Functions of Port E

                  The Port E pins with alternate functions are shown in Table 9-15.

                  Table 9-15.          Port E Pins Alternate Functions

                     Port Pin  Alternate Function

                     PE7       INT7/ICP3 (External Interrupt 7 Input or Timer/Counter3 Input Capture Trigger)

                     PE6       INT6/ T3 (External Interrupt 6 Input or Timer/Counter3 Clock Input)

                     PE5       INT5/OC3C (External Interrupt 5 Input or Output Compare and PWM Output C for

                               Timer/Counter3)

                     PE4       INT4/OC3B (External Interrupt4 Input or Output Compare and PWM Output B for

                               Timer/Counter3)

                     PE3       AIN1/OC3A (Analog Comparator Negative Input or Output Compare and PWM Output A

                               for Timer/Counter3)

                     PE2       AIN0/XCK0 (Analog Comparator Positive Input or USART0 external clock input/output)

                     PE1       PDO/TXD0 (Programming Data Output or UART0 Transmit Pin)

                     PE0       PDI/RXD0 (Programming Data Input or UART0 Receive Pin)

                  The alternate pin configuration is as follows:

                  •  PCINT7/ICP3 – Port E, Bit 7

                  INT7, External Interrupt source 7. The PE7 pin can serve as an external interrupt source.

                  ICP3, Input Capture Pin3: The PE7 pin can act as an input capture pin for Timer/Counter3.

                  •  INT6/T3 – Port E, Bit 6

                  INT6, External Interrupt source 6. The PE6 pin can serve as an external interrupt source.

                  T3, Timer/Counter3 counter source.

                  •  INT5/OC3C – Port E, Bit 5

                  INT5, External Interrupt source 5. The PE5 pin can serve as an External Interrupt source.

                  OC3C, Output Compare Match C output. The PE5 pin can serve as an External output for the

                  Timer/Counter3 Output Compare C. The pin has to be configured as an output (DDE5 set “one”)

                  to serve this function. The OC3C pin is also the output pin for the PWM mode timer function.

                  •  INT4/OC3B – Port E, Bit 4

                  INT4, External Interrupt source 4. The PE4 pin can serve as an External Interrupt source.

                  OC3B, Output Compare Match B output. The PE4 pin can serve as an External output for the

                  Timer/Counter3 Output Compare B. The pin has to be configured as an output (DDE4 set (one))

                  to serve this function. The OC3B pin is also the output pin for the PWM mode timer function.

                  •  AIN1/OC3A – Port E, Bit 3

                  AIN1 – Analog Comparator Negative input. This pin is directly connected to the negative input of

                  the Analog Comparator.

                  OC3A, Output Compare Match A output. The PE3 pin can serve as an External output for the

                  Timer/Counter3 Output Compare A. The pin has to be configured as an output (DDE3 set “one”)

                  to serve this function. The OC3A pin is also the output pin for the PWM mode timer function.

                                                                                                                    83

7682C–AUTO–04/08
    •  AIN0/XCK0 – Port E, Bit 2

    AIN0 – Analog Comparator Positive input. This pin is directly connected to the positive input of

    the Analog Comparator.

    XCK0, USART0 External clock. The Data Direction Register (DDE2) controls whether the clock

    is output (DDE2 set) or input (DDE2 cleared). The XCK0 pin is active only when the USART0

    operates in Synchronous mode.

    •  PDO/TXD0 – Port E, Bit 1

    PDO, SPI Serial Programming Data Output. During Serial Program Downloading, this pin is

    used as data output line for the AT90CAN32/64/128.

    TXD0, UART0 Transmit pin.

    •  PDI/RXD0 – Port E, Bit 0

    PDI, SPI Serial Programming Data Input. During Serial Program Downloading, this pin is used

    as data input line for the AT90CAN32/64/128.

    RXD0, USART0 Receive Pin. Receive Data (Data input pin for the USART0). When the

    USART0 receiver is enabled this pin is configured as an input regardless of the value of DDRE0.

    When the USART0 forces this pin to be an input, a logical one in PORTE0 will turn on the inter-

    nal pull-up.

    Table 9-16 and Table 9-17 relates the alternate functions of Port E to the overriding signals

    shown in Figure 9-5 on page 72.

    Table 9-16.     Overriding Signals  for  Alternate Functions  PE7..PE4

       Signal Name    PE7/INT7/ICP3          PE6/INT6/T3          PE5/INT5/OC3C  PE4/INT4/OC3B

       PUOE           0                      0                    0              0

       PUOV           0                      0                    0              0

       DDOE           0                      0                    0              0

       DDOV           0                      0                    0              0

       PVOE           0                      0                    OC3C ENABLE    OC3B ENABLE

       PVOV           0                      0                    OC3C           OC3B

       PTOE           0                      0                    0              0

       DIEOE          INT7 ENABLE            INT6 ENABLE          INT5 ENABLE    INT4 ENABLE

       DIEOV          INT7 ENABLE            INT6 ENABLE          INT5 ENABLE    INT4 ENABLE

       DI             INT7 INPUT             INT6 INPUT           INT5 INPUT     INT4 INPUT

                      /ICP3 INPUT            /T3 INPUT

       AIO            –                      –                    –              –

84  AT90CAN32/64/128

                                                                                    7682C–AUTO–04/08
                                                                                     AT90CAN32/64/128

                  Table 9-17.          Overriding Signals for  Alternate Functions  in PE3..PE0

                     Signal Name       PE3/AIN1/OC3A           PE2/AIN0/XCK0        PE1/PDO/TXD0  PE0/PDI/RXD0

                     PUOE              0                       0                    TXEN0         RXEN0

                     PUOV              0                       0                    0             PORTE0 • PUD

                     DDOE              0                       0                    TXEN0         RXEN0

                     DDOV              0                       0                    1             0

                     PVOE              OC3A ENABLE             UMSEL0               TXEN0         0

                     PVOV              OC3A                    XCK0 OUTPUT          TXD0          0

                     PTOE              0                       0                    0             0

                     DIEOE             AIN1D(1)                AIN0D(1)             0             0

                     DIEOV             0                       0                    0             0

                     DI                0                       XCK0 INPUT           –             RXD0

                     AIO               AIN1 INPUT              AIN0 INPUT           –             –

                  Note:     1.     AIN0D and AIN1D is described in “Digital Input Disable Register 1 – DIDR1” on page 271.

9.3.7  Alternate  Functions of Port F

                  The Port F has an alternate function as analog input for the ADC as shown in Table 9-18. If

                  some Port F pins are configured as outputs, it is essential that these do not switch when a con-

                  version is in progress. This might corrupt the result of the conversion. If the JTAG interface is

                  enabled, the pull-up resistors on pins PF7 (TDI), PF5 (TMS) and PF4 (TCK) will be activated

                  even if a reset occurs.

                  Table 9-18.          Port F Pins Alternate Functions

                         Port Pin      Alternate Function

                          PF7          ADC7/TDI (ADC input channel 7 or JTAG Data Input)

                          PF6          ADC6/TDO (ADC input channel 6 or JTAG Data Output)

                          PF5          ADC5/TMS (ADC input channel 5 or JTAG mode Select)

                          PF4          ADC4/TCK (ADC input channel 4 or JTAG ClocK)

                          PF3          ADC3 (ADC input channel 3)

                          PF2          ADC2 (ADC input channel 2)

                          PF1          ADC1 (ADC input channel 1)

                          PF0          ADC0 (ADC input channel 0)

                  The alternate pin configuration is as follows:

                  •  TDI, ADC7 – Port F, Bit 7

                  ADC7, Analog to Digital Converter, input channel 7.

                                                                                                                            85

7682C–AUTO–04/08
    TDI, JTAG Test Data In. Serial input data to be shifted in to the Instruction Register or Data Reg-

    ister (scan chains). When the JTAG interface is enabled, this pin can not be used as an I/O pin.

    •  TCK, ADC6 – Port F, Bit 6

    ADC6, Analog to Digital Converter, input channel 6.

    TDO, JTAG Test Data Out. Serial output data from Instruction Register or Data Register. When

    the JTAG interface is enabled, this pin can not be used as an I/O pin.

    •  TMS, ADC5 – Port F, Bit 5

    ADC5, Analog to Digital Converter, input channel 5.

    TMS, JTAG Test mode Select. This pin is used for navigating through the TAP-controller state

    machine. When the JTAG interface is enabled, this pin can not be used as an I/O pin.

    •  TDO, ADC4 – Port F, Bit 4

    ADC4, Analog to Digital Converter, input channel 4.

    TCK, JTAG Test Clock. JTAG operation is synchronous to TCK. When the JTAG interface is

    enabled, this pin can not be used as an I/O pin.

    •  ADC3 – Port F, Bit 3

    ADC3, Analog to Digital Converter, input channel 3.

    •  ADC2 – Port F, Bit 2

    ADC2, Analog to Digital Converter, input channel 2.

    •  ADC1 – Port F, Bit 1

    ADC1, Analog to Digital Converter, input channel 1.

    •  ADC0 – Port F, Bit 0

    ADC0, Analog to Digital Converter, input channel 0.

86  AT90CAN32/64/128

                                                                                          7682C–AUTO–04/08
                                                                             AT90CAN32/64/128

                  Table 9-19 and Table 9-20 relates the alternate functions of Port F to   the  overriding signals

                  shown in Figure 9-5 on page 72.

                  Table 9-19.  Overriding Signals  for  Alternate Functions  in PF7..PF4

                  Signal Name  PF7/ADC7/TDI             PF6/ADC6/TDO         PF5/ADC5/TMS       PF4/ADC4/TCK

                  PUOE         JTAGEN                   JTAGEN               JTAGEN             JTAGEN

                  PUOV         JTAGEN                   JTAGEN               JTAGEN             JTAGEN

                  DDOE         JTAGEN                   JTAGEN               JTAGEN             JTAGEN

                  DDOV         0                        SHIFT_IR +           0                  0

                                                        SHIFT_DR

                  PVOE         JTAGEN                   JTAGEN               JTAGEN             JTAGEN

                  PVOV         0                        TDO                  0                  0

                  PTOE         0                        0                    0                  0

                  DIEOE        JTAGEN +                 JTAGEN +             JTAGEN +           JTAGEN +

                               ADC7D                    ADC6D                ADC5D              ADC4D

                  DIEOV        JTAGEN                   0                    JTAGEN             JTAGEN

                  DI           TDI                      –                    TMS                TCK

                  AIO          ADC7 INPUT               ADC6 INPUT           ADC5 INPUT         ADC4 INPUT

                  Table 9-20.  Overriding Signals  for  Alternate Functions  in PF3..PF0

                  Signal Name  PF3/ADC3                 PF2/ADC2             PF1/ADC1           PF0/ADC0

                  PUOE         0                        0                    0                  0

                  PUOV         0                        0                    0                  0

                  DDOE         0                        0                    0                  0

                  DDOV         0                        0                    0                  0

                  PVOE         0                        0                    0                  0

                  PVOV         0                        0                    0                  0

                  PTOE         0                        0                    0                  0

                  DIEOE        ADC3D                    ADC2D                ADC1D              ADC0D

                  DIEOV        0                        0                    0                  0

                  DI           –                        –                    –                  –

                  AIO          ADC3 INPUT               ADC2 INPUT           ADC1 INPUT         ADC0 INPUT

                                                                                                              87

7682C–AUTO–04/08
9.3.8  Alternate  Functions of Port  G

                  The alternate      pin configuration is as follows:

                  Table 9-21.        Port G Pins Alternate Functions

                     Port Pin           Alternate Function

                     PG4                TOSC1 (RTC Oscillator Timer/Counter2)

                     PG3                TOSC2 (RTC Oscillator Timer/Counter2)

                     PG2                ALE (Address Latch Enable to external memory)

                     PG1                RD (Read strobe to external memory)

                     PG0                WR (Write strobe to external memory)

                  The alternate pin configuration is as follows:

                  •  TOSC1 – Port G, Bit 4

                  TOSC2, Timer/Counter2 Oscillator pin 1. When the AS2 bit in ASSR is set (one) to enable asyn-

                  chronous clocking of Timer/Counter2, pin PG4 is disconnected from the port, and becomes the

                  input of the inverting Oscillator amplifier. In this mode, a Crystal Oscillator is connected to this

                  pin, and the pin can not be used as an I/O pin.

                  •  TOSC2 – Port G, Bit 3

                  TOSC2, Timer/Counter2 Oscillator pin 2. When the AS2 bit in ASSR is set (one) to enable asyn-

                  chronous clocking of Timer/Counter2, pin PG3 is disconnected from the port, and becomes the

                  inverting output of the Oscillator amplifier. In this mode, a Crystal Oscillator is connected to this

                  pin, and the pin can not be used as an I/O pin.

                  •  ALE – Port G, Bit 2

                  ALE is the external data memory Address Latch Enable signal.

                  •  RD – Port G, Bit 1

                  RD is the external data memory read control strobe.

                  •  WR – Port G, Bit 0

                  WR is the external data memory write control strobe.

88     AT90CAN32/64/128

                                                                                       7682C–AUTO–04/08
                                                                                    AT90CAN32/64/128

                  Table 9-21 and Table 9-22 relates the alternate functions of Port             G  to  the overriding signals

                  shown in Figure 9-5 on page 72.

                  Table 9-22.    Overriding Signals for Alternate Function     in PG4

                  Signal Name            -                  -                  -                            PG4/TOSC1

                  PUOE                                                                                      AS2

                  PUOV                                                                                      0

                  DDOE                                                                                      AS2

                  DDOV                                                                                      0

                  PVOE                                                                                      0

                  PVOV                                                                                      0

                  PTOE                                                                                      0

                  DIEOE                                                                                     AS2

                  DIEOV                                                                                     EXCLK

                  DI                                                                                        –

                  AIO                                                                                       T/C2 OSC INPUT

                  Table 9-23.    Overriding Signals for Alternate Functions    in   PG3:0

                  Signal Name            PG3/TOSC2                  PG2/ALE            PG1/RD                  PG0/WR

                  PUOE                   AS2 • EXCLK                SRE                SRE                     SRE

                  PUOV                   0                          0                  0                       0

                  DDOE                   AS2 • EXCLK                SRE                SRE                     SRE

                  DDOV                   0                          1                  1                       1

                  PVOE                   0                          SRE                SRE                     SRE

                  PVOV                   0                          ALE                RD                      WR

                  PTOE                   0                          0                  0                       0

                  DIEOE                  AS2                        0                  0                       0

                  DIEOV                  0                          0                  0                       0

                  DI                     –                          –                  –                       –

                  AIO                    T/C2 OSC OUTPUT            –                  –                       –

9.4    Register Description for I/O-Ports

9.4.1  Port A Data Register – PORTA

                  Bit                7        6       5        4         3     2            1          0

                                 PORTA7     PORTA6  PORTA5  PORTA4     PORTA3  PORTA2     PORTA1   PORTA0         PORTA

                  Read/Write     R/W        R/W     R/W        R/W       R/W   R/W         R/W         R/W

                  Initial Value      0        0       0        0         0     0            0          0

                                                                                                                            89

7682C–AUTO–04/08
9.4.2  Port  A  Data Direction Register – DDRA

                Bit            7           6       5       4       3       2       1       0

                               DDA7        DDA6    DDA5    DDA4    DDA3    DDA2    DDA1    DDA0    DDRA

                Read/Write     R/W         R/W     R/W     R/W     R/W     R/W     R/W     R/W

                Initial Value  0           0       0       0       0       0       0       0

9.4.3  Port  A  Input Pins Address – PINA

                Bit            7           6       5       4       3       2       1       0

                               PINA7       PINA6   PINA5   PINA4   PINA3   PINA2   PINA1   PINA0   PINA

                Read/Write     R/W         R/W     R/W     R/W     R/W     R/W     R/W     R/W

                Initial Value  N/A         N/A     N/A     N/A     N/A     N/A     N/A     N/A

9.4.4  Port  B  Data Register – PORTB

                Bit            7           6       5       4       3       2       1       0

                               PORTB7      PORTB6  PORTB5  PORTB4  PORTB3  PORTB2  PORTB1  PORTB0  PORTB

                Read/Write     R/W         R/W     R/W     R/W     R/W     R/W     R/W     R/W

                Initial Value  0           0       0       0       0       0       0       0

9.4.5  Port  B  Data Direction Register – DDRB

                Bit            7           6       5       4       3       2       1       0

                               DDB7        DDB6    DDB5    DDB4    DDB3    DDB2    DDB1    DDB0    DDRB

                Read/Write     R/W         R/W     R/W     R/W     R/W     R/W     R/W     R/W

                Initial Value  0           0       0       0       0       0       0       0

9.4.6  Port  B  Input Pins Address – PINB

                Bit            7           6       5       4       3       2       1       0

                               PINB7       PINB6   PINB5   PINB4   PINB3   PINB2   PINB1   PINB0   PINB

                Read/Write     R/W         R/W     R/W     R/W     R/W     R/W     R/W     R/W

                Initial Value  N/A         N/A     N/A     N/A     N/A     N/A     N/A     N/A

9.4.7  Port  C  Data Register – PORTC

                Bit            7           6       5       4       3       2       1       0

                               PORTC7      PORTC6  PORTC5  PORTC4  PORTC3  PORTC2  PORTC1  PORTC0  PORTC

                Read/Write     R/W         R/W     R/W     R/W     R/W     R/W     R/W     R/W

                Initial Value  0           0       0       0       0       0       0       0

9.4.8  Port  C  Data Direction Register – DDRC

                Bit            7           6       5       4       3       2       1       0

                               DDC7        DDC6    DDC5    DDC4    DDC3    DDC2    DDC1    DDC0    DDRC

                Read/Write     R/W         R/W     R/W     R/W     R/W     R/W     R/W     R/W

                Initial Value  0           0       0       0       0       0       0       0

9.4.9  Port  C  Input Pins Address – PINC

                Bit            7           6       5       4       3       2       1       0

                               PINC7       PINC6   PINC5   PINC4   PINC3   PINC2   PINC1   PINC0   PINC

                Read/Write     R/W         R/W     R/W     R/W     R/W     R/W     R/W     R/W

                Initial Value  N/A         N/A     N/A     N/A     N/A     N/A     N/A     N/A

90     AT90CAN32/64/128

                                                                                                   7682C–AUTO–04/08
                                                                                       AT90CAN32/64/128

9.4.10  Port      D  Data Register – PORTD

                           Bit              7        6    5       4       3       2       1       0

                                          PORTD7  PORTD6  PORTD5  PORTD4  PORTD3  PORTD2  PORTD1  PORTD0  PORTD

                           Read/Write     R/W     R/W     R/W     R/W     R/W     R/W     R/W     R/W

                           Initial Value    0        0    0       0       0       0       0       0

9.4.11  Port      D  Data Direction Register – DDRD

                           Bit              7        6    5       4       3       2       1       0

                                          DDD7    DDD6    DDD5    DDD4    DDD3    DDD2    DDD1    DDD0    DDRD

                           Read/Write     R/W     R/W     R/W     R/W     R/W     R/W     R/W     R/W

                           Initial Value    0        0    0       0       0       0       0       0

9.4.12  Port      D  Input Pins Address – PIND

                           Bit              7        6    5       4       3       2       1       0

                                          PIND7   PIND6   PIND5   PIND4   PIND3   PIND2   PIND1   PIND0   PIND

                           Read/Write     R/W     R/W     R/W     R/W     R/W     R/W     R/W     R/W

                           Initial Value  N/A     N/A     N/A     N/A     N/A     N/A     N/A     N/A

9.4.13  Port      E  Data  Register – PORTE

                           Bit              7        6    5       4       3       2       1       0

                                          PORTE7  PORTE6  PORTE5  PORTE4  PORTE3  PORTE2  PORTE1  PORTE0  PORTE

                           Read/Write     R/W     R/W     R/W     R/W     R/W     R/W     R/W     R/W

                           Initial Value    0        0    0       0       0       0       0       0

9.4.14  Port      E  Data Direction Register – DDRE

                           Bit              7        6    5       4       3       2       1       0

                                          DDE7    DDE6    DDE5    DDE4    DDE3    DDE2    DDE1    DDE0    DDRE

                           Read/Write     R/W     R/W     R/W     R/W     R/W     R/W     R/W     R/W

                           Initial Value    0        0    0       0       0       0       0       0

9.4.15  Port      E  Input Pins Address – PINE

                           Bit              7        6    5       4       3       2       1       0

                                          PINE7   PINE6   PINE5   PINE4   PINE3   PINE2   PINE1   PINE0   PINE

                           Read/Write     R/W     R/W     R/W     R/W     R/W     R/W     R/W     R/W

                           Initial Value  N/A     N/A     N/A     N/A     N/A     N/A     N/A     N/A

9.4.16  Port      F  Data Register – PORTF

                           Bit              7        6    5       4       3       2       1       0

                                          PORTF7  PORTF6  PORTF5  PORTF4  PORTF3  PORTF2  PORTF1  PORTF0  PORTF

                           Read/Write     R/W     R/W     R/W     R/W     R/W     R/W     R/W     R/W

                           Initial Value    0        0    0       0       0       0       0       0

9.4.17  Port      F  Data Direction Register – DDRF

                           Bit              7        6    5       4       3       2       1       0

                                          DDF7    DDF6    DDF5    DDF4    DDF3    DDF2    DDF1    DDF0    DDRF

                           Read/Write     R/W     R/W     R/W     R/W     R/W     R/W     R/W     R/W

                           Initial Value    0        0    0       0       0       0       0       0

                                                                                                                 91

7682C–AUTO–04/08
9.4.18  Port  F  Input Pins Address – PINF

                 Bit            7           6      5      4       3       2       1       0

                                PINF7       PINF6  PINF5  PINF4   PINF3   PINF2   PINF1   PINF0   PINF

                 Read/Write     R/W         R/W    R/W    R/W     R/W     R/W     R/W     R/W

                 Initial Value  N/A         N/A    N/A    N/A     N/A     N/A     N/A     N/A

9.4.19  Port  G  Data Register – PORTG

                 Bit            7           6      5      4       3       2       1       0

                                –           –      –      PORTG4  PORTG3  PORTG2  PORTG1  PORTG0  PORTG

                 Read/Write     R           R      R      R/W     R/W     R/W     R/W     R/W

                 Initial Value  0           0      0      0       0       0       0       0

9.4.20  Port  G  Data Direction Register – DDRG

                 Bit            7           6      5      4       3       2       1       0

                                –           –      –      DDG4    DDG3    DDG2    DDG1    DDG0    DDRG

                 Read/Write     R           R      R      R/W     R/W     R/W     R/W     R/W

                 Initial Value  0           0      0      0       0       0       0       0

9.4.21  Port  G  Input Pins Address – PING

                 Bit            7           6      5      4       3       2       1       0

                                –           –      –      PING4   PING3   PING2   PING1   PING0   PING

                 Read/Write     R           R      R      R/W     R/W     R/W     R/W     R/W

                 Initial Value  0           0      0      N/A     N/A     N/A     N/A     N/A

92      AT90CAN32/64/128

                                                                                                  7682C–AUTO–04/08
                                                                                AT90CAN32/64/128

10.  External     Interrupts

                  The External Interrupts are triggered by the INT7:0 pins. Observe that, if enabled, the interrupts

                  will trigger even if the INT7:0 pins are configured as outputs. This feature provides a way of gen-

                  erating a software interrupt. The External Interrupts can be triggered by a falling or rising edge or

                  a low level. This is set up as indicated in the specification for the External Interrupt Control Reg-

                  isters – EICRA (INT3:0) and EICRB (INT7:4). When the external interrupt is enabled and is

                  configured as level triggered, the interrupt will trigger as long as the pin is held low. Note that

                  recognition of falling or rising edge interrupts on INT7:4 requires the presence of an I/O clock,

                  described in “Clock Systems and their Distribution” on page 37. Low level interrupts and the

                  edge interrupt on INT3:0 are detected asynchronously. This implies that these interrupts can be

                  used for waking the part also from sleep modes other than Idle mode. The I/O clock is halted in

                  all sleep modes except Idle mode.

                  Note that if a level triggered interrupt is used for wake-up from Power-down mode, the changed

                  level must be held for some time to wake up the MCU. This makes the MCU less sensitive to

                  noise. The changed level is sampled twice by the Watchdog Oscillator clock. The period of the

                  Watchdog Oscillator is 1 µs (nominal) at 5.0V and 25°C. The frequency of the Watchdog Oscilla-

                  tor is voltage dependent as shown in the “Electrical Characteristics (1)” on page 364. The MCU

                  will wake up if the input has the required level during this sampling or if it is held until the end of

                  the start-up time. The start-up time is defined by the SUT fuses as described in “System Clock”

                  on page 37. If the level is sampled twice by the Watchdog Oscillator clock but disappears before

                  the end of the start-up time, the MCU will still wake up, but no interrupt will be generated. The

                  required level must be held long enough for the MCU to complete the wake up to trigger the level

                  interrupt.

10.0.1  Asynchronous External Interrupt Control Register A – EICRA

                  Bit                7      6      5      4         3      2      1      0

                                 ISC31      ISC30  ISC21  ISC20     ISC11  ISC10  ISC01  ISC00  EICRA

                  Read/Write         R/W    R/W    R/W    R/W       R/W    R/W    R/W    R/W

                  Initial Value      0      0      0      0         0      0      0      0

                  •    Bits 7..0 – ISC31, ISC30 – ISC01, ISC00: Asynchronous External Interrupt 3 - 0 Sense

                       Control Bits

                  The External Interrupts 3 - 0 are activated by the external pins INT3:0 if the SREG I-flag and the

                  corresponding interrupt mask in the EIMSK is set. The level and edges on the external pins that

                  activate the interrupts are defined in Table 10-1. Edges on INT3..INT0 are registered asynchro-

                  nously. Pulses on INT3:0 pins wider than the minimum pulse width given in Table 10-2 will

                  generate an interrupt. Shorter pulses are not guaranteed to generate an interrupt. If low level

                  interrupt is selected, the low level must be held until the completion of the currently executing

                  instruction to generate an interrupt. If enabled, a level triggered interrupt will generate an inter-

                  rupt request as long as the pin is held low. When changing the ISCn bit, an interrupt can occur.

                  Therefore, it is recommended to first disable INTn by clearing its Interrupt Enable bit in the

                  EIMSK Register. Then, the ISCn bit can be changed. Finally, the INTn interrupt flag should be

                  cleared by writing a logical one to its Interrupt Flag bit (INTFn) in the EIFR Register before the

                  interrupt is re-enabled.

                                                                                                                           93

7682C–AUTO–04/08
                     Table 10-1.        Asynchronous External Interrupt Sense Control(1)

                        ISCn1        ISCn0   Description

                          0          0       The low level of INTn generates an interrupt request.

                          0          1       Any logical change on INTn generates an interrupt request

                          1          0       The falling edge of INTn generates asynchronously an interrupt request.

                          1          1       The rising edge of INTn generates asynchronously an interrupt request.

                     Note:       1.  n = 3, 2, 1 or 0.

                                     When changing the ISCn1/ISCn0 bits, the interrupt must be disabled by clearing its Interrupt

                                     Enable bit in the EIMSK Register. Otherwise an interrupt can occur when the bits are changed.

                     Table 10-2.        Asynchronous External Interrupt Characteristics

                        Symbol       Parameter                                    Condition         Min  Typ    Max        Units

                          tINT       Minimum pulse width for asynchronous                                   50                     ns

                                     external interrupt

10.0.2  Synchronous  External Interrupt Control Register B – EICRB

                     Bit                7       6         5     4          3      2          1           0

                                     ISC71      ISC70    ISC61  ISC60      ISC51  ISC50      ISC41       ISC40  EICRB

                     Read/Write         R/W     R/W       R/W   R/W        R/W    R/W        R/W         R/W

                     Initial Value      0       0         0     0          0      0          0           0

                     •    Bits 7..0 – ISC71, ISC70 - ISC41, ISC40: Synchronous External Interrupt 7 - 4 Sense

                          Control Bits

                     The External Interrupts 7 - 4 are activated by the external pins INT7:4 if the SREG I-flag and the

                     corresponding interrupt mask in the EIMSK is set. The level and edges on the external pins that

                     activate the interrupts are defined in Table 10-3. The value on the INT7:4 pins are sampled

                     before detecting edges. If edge or toggle interrupt is selected, pulses that last longer than one

                     clock period will generate an interrupt. Shorter pulses are not guaranteed to generate an inter-

                     rupt. Observe that CPU clock frequency can be lower than the XTAL frequency if the XTAL

                     divider is enabled. If low level interrupt is selected, the low level must be held until the comple-

                     tion of the currently executing instruction to generate an interrupt. If enabled, a level triggered

                     interrupt will generate an interrupt request as long as the pin is held low.

                     Table 10-3.        Synchronous External Interrupt Sense Control(1)

                        ISCn1        ISCn0   Description

                          0          0       The low level of INTn generates an interrupt request.

                          0          1       Any logical change on INTn generates an interrupt request

                          1          0       The falling edge between two samples of INTn generates an interrupt request.

                          1          1       The rising edge between two samples of INTn generates an interrupt request.

                     Note:       1.  n = 7, 6, 5 or 4.

                                     When changing the ISCn1/ISCn0 bits, the interrupt must be disabled by clearing its Interrupt

                                     Enable bit in the EIMSK Register. Otherwise an interrupt can occur when the bits are changed.

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                                                                                                                7682C–AUTO–04/08
                                                                                  AT90CAN32/64/128

10.0.3  External  Interrupt Mask Register – EIMSK

                  Bit            7                6  5      4      3        2     1      0

                                 INT7   INT6         INT5   INT4   INT3   INT2    INT1   IINT0   EIMSK

                  Read/Write     R/W    R/W          R/W    R/W    R/W    R/W     R/W    R/W

                  Initial Value  0                0  0      0      0        0     0      0

                  •    Bits 7..0 – INT7 – INT0: External Interrupt Request 7 - 0 Enable

                  When an INT7 – INT0 bit is written to one and the I-bit in the Status Register (SREG) is set

                  (one), the corresponding external pin interrupt is enabled. The Interrupt Sense Control bits in the

                  External Interrupt Control Registers – EICRA and EICRB – defines whether the external inter-

                  rupt is activated on rising or falling edge or level sensed. Activity on any of these pins will trigger

                  an interrupt request even if the pin is enabled as an output. This provides a way of generating a

                  software interrupt.

10.0.4  External  Interrupt Flag Register – EIFR

                  Bit            7                6  5      4      3        2     1      0

                                 INTF7  INTF6        INTF5  INTF4  INTF3  INTF2   INTF1  IINTF0  EIFR

                  Read/Write     R/W    R/W          R/W    R/W    R/W    R/W     R/W    R/W

                  Initial Value  0                0  0      0      0        0     0      0

                  •    Bits 7..0 – INTF7 - INTF0: External Interrupt Flags 7 - 0

                  When an edge or logic change on the INT7:0 pin triggers an interrupt request, INTF7:0 becomes

                  set (one). If the I-bit in SREG and the corresponding interrupt enable bit, INT7:0 in EIMSK, are

                  set (one), the MCU will jump to the interrupt vector. The flag is cleared when the interrupt routine

                  is executed. Alternatively, the flag can be cleared by writing a logical one to it. These flags are

                  always cleared when INT7:0 are configured as level interrupt. Note that when entering sleep

                  mode with the INT3:0 interrupts disabled, the input buffers on these pins will be disabled. This

                  may cause a logic change in internal signals which will set the INTF3:0 flags. See “Digital Input

                  Enable and Sleep Modes” on page 70 for more information.

                                                                                                                           95

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11.   Timer/Counter3/1/0 Prescalers

                   Timer/Counter3, Timer/Counter1 and Timer/Counter0 share the same prescaler module, but the

                   Timer/Counters can have different prescaler settings. The description below applies to both

                   Timer/Counter3, Timer/Counter1 and Timer/Counter0.

11.1    Overview

                   Most bit references in this section are written in general form. A lower case “n” replaces the

                   Timer/Counter number.

11.1.1  Internal Clock Source

                   The Timer/Counter can be clocked directly by the system clock (by setting the CSn2:0 = 1). This

                   provides the fastest operation, with a maximum Timer/Counter clock frequency equal to system

                   clock frequency (fCLK_I/O). Alternatively, one of four taps from the prescaler can be used as a

                   clock source. The prescaled clock has a frequency of either fCLK_I/O/8, fCLK_I/O/64, fCLK_I/O/256, or

                   fCLK_I/O/1024.

11.1.2  Prescaler  Reset

                   The prescaler is free running, i.e., operates independently of the Clock Select logic of the

                   Timer/Counter, and it is shared by Timer/Counter3, Timer/Counter1 and Timer/Counter0. Since

                   the prescaler is not affected by the Timer/Counter’s clock select, the state of the prescaler will

                   have implications for situations where a prescaled clock is used. One example of prescaling arti-

                   facts occurs when the timer is enabled and clocked by the prescaler (6 > CSn2:0 > 1). The

                   number of system clock cycles from when the timer is enabled to the first count occurs can be

                   from 1 to N+1 system clock cycles, where N equals the prescaler divisor (8, 64, 256, or 1024).

                   It is possible to use the prescaler reset for synchronizing the Timer/Counter to program execu-

                   tion. However, care must be taken if the other Timer/Counter that shares the same prescaler

                   also uses prescaling. A prescaler reset will affect the prescaler period for all Timer/Counters it is

                   connected to.

11.1.3  External Clock Source

                   An external clock source applied to the T3/T1/T0 pin can be used as Timer/Counter clock

                   (clkT3/clkT1/clkT0). The T3/T1/T0 pin is sampled once every system clock cycle by the pin syn-

                   chronization logic. The synchronized (sampled) signal is then passed through the edge detector.

                   Figure 11-1 shows a functional equivalent block diagram of the T3/T1/T0 synchronization and

                   edge detector logic. The registers are clocked at the positive edge of the internal system clock

                   (clkI/O). The latch is transparent in the high period of the internal system clock.

                   The edge detector generates one clkT3/clkT1/clkT0 pulse for each positive (CSn2:0 = 7) or nega-

                   tive (CSn2:0 = 6) edge it detects.

96      AT90CAN32/64/128

                                                                                                        7682C–AUTO–04/08
                                                                                                                          AT90CAN32/64/128

                      Figure 11-1.             T3/T1/T0 Pin Sampling

                                           Tn                D       Q     D       Q                                               D       Q                                     Tn_sync

                                                                                                                                                                                 (To  Clock

                                                                                                                                                                                 Select   Logi

                                                             LE

                                             clkI/O

                                                                           Synchronization                                                                Edge  Detector

                      The synchronization and edge detector logic introduces a delay of 2.5 to 3.5 system clock cycles

                      from an edge has been applied to the T3/T1/T0 pin to the counter is updated.

                      Enabling and disabling of the clock input must be done when T3/T1/T0 has been stable for at

                      least one system clock cycle, otherwise it is a risk that a false Timer/Counter clock pulse is

                      generated.

                      Each half period of the external clock applied must be longer than one system clock cycle to

                      ensure correct sampling. The external clock must be guaranteed to have less than half the sys-

                      tem clock frequency (fExtClk < fclk_I/O/2) given a 50/50 % duty cycle. Since the edge detector uses

                      sampling, the maximum frequency of an external clock it can detect is half the sampling fre-

                      quency (Nyquist sampling theorem). However, due to variation of the system clock frequency

                      and duty cycle caused by Oscillator source (crystal, resonator, and capacitors) tolerances, it is

                      recommended that maximum frequency of an external clock source is less than fclk_I/O/2.5.

                      An external clock source can not be prescaled.

                      Figure 11-2.             Prescaler for Timer/Counter3, Timer/Counter1 and Timer/Counter0 (1)

                                                        CK                                                   10-BIT T/C PRESCALER

                                                                                             Clear

                                                                                                       CK/8               CK/64    CK/256        CK/1024

                                                     PSR310

                  T3  Synchronization

                  T1  Synchronization

                  T0  Synchronization

                                                     0                                              0                                                     0

                                       CS00                                            CS10                                                CS30

                                       CS01                                            CS11                                                CS31

                                       CS02                                            CS12                                                CS32

                                                     TIMER/COUNTER0 CLOCK  SOURCE                   TIMER/COUNTER1 CLOCK  SOURCE                          TIMER/COUNTER3 CLOCK   SOURCE

                                                                clk  T0                                      clk  T1                                                    clk  T3

                      Note:            1.    The     synchronization logic         on  the   input  pins (T0/T1/T3) is shown                  in          Figure 11-1.

                                                                                                                                                                                          97

7682C–AUTO–04/08
11.2    Timer/Counter0/1/3 Prescalers Register Description

11.2.1  General Timer/Counter Control Register – GTCCR

        Bit            7    6  5                        4   3  2         1     0

                       TSM  –  –                        –   –  –         PSR2  PSR310  GTCCR

        Read/Write     R    R  R                        R   R  R         R/W   R/W

        Initial Value  0    0  0                        0   0  0         0     0

        •    Bit 7 – TSM: Timer/Counter Synchronization Mode

        Writing the TSM bit to one activates the Timer/Counter Synchronization mode. In this mode, the

        value that is written to the PSR2 and PSR310 bits is kept, hence keeping the corresponding

        prescaler reset signals asserted. This ensures that the corresponding Timer/Counters are halted

        and can be configured to the same value without the risk of one of them advancing during con-

        figuration. When the TSM bit is written to zero, the PSR2 and PSR310 bits are cleared by

        hardware, and the Timer/Counters start counting simultaneously.

        •    Bit 0 – PSR310: Prescaler Reset Timer/Counter3, Timer/Counter1 and Timer/Counter0

        When this bit is one, Timer/Counter3, Timer/Counter1 and Timer/Counter0 prescaler will be

        Reset. This bit is normally cleared immediately by hardware, except if the TSM bit is set. Note

        that Timer/Counter3, Timer/Counter1 and Timer/Counter0 share the same prescaler and a reset

        of this prescaler will affect these three timers.

98      AT90CAN32/64/128

                                                                                       7682C–AUTO–04/08
                                                                                    AT90CAN32/64/128

12.   8-bit  Timer/Counter0 with PWM

                  Timer/Counter0 is a general purpose, single           channel,    8-bit  Timer/Counter         module.  The   main

                  features are:

12.1  Features

                  •  Single Channel Counter

                  •  Clear Timer on Compare Match (Auto Reload)

                  •  Glitch-free, Phase Correct Pulse Width Modulator (PWM)

                  •  Frequency Generator

                  •  External Event Counter

                  •  10-bit Clock Prescaler

                  •  Overflow and Compare Match Interrupt Sources (TOV0 and OCF0A)

12.2  Overview

                  Many register and bit references in this section are written in general form.

                     • A lower case “n” replaces the Timer/Counter number, in this case 0. However, when using

                     the register or bit defines in a program, the precise form must be used, i.e., TCNT0 for

                     accessing Timer/Counter0 counter value and so on.

                     • A lower case “x” replaces the Output Compare unit channel, in this case A. However, when

                     using the register or bit defines in a program, the precise form must be used, i.e., OCR0A for

                     accessing Timer/Counter0 output compare channel A value and so on.

                  A simplified block diagram of the 8-bit Timer/Counter is shown in Figure 12-1. For the actual

                  placement of I/O pins, refer to “Pinout AT90CAN32/64/128 - TQFP” on page 5. CPU accessible

                  I/O Registers, including I/O bits and I/O pins, are shown in bold. The device-specific I/O Register

                  and bit locations are listed in the “8-bit Timer/Counter Register Description” on page 109.

                  Figure 12-1.   8-bit Timer/Counter Block Diagram

                                                                     TCCRn

                                                    count                                                                 TOVn

                                                    clear                                                                 (Int.Req.)

                                                                     Control Logic

                                                    direction                       clkTn  Clock Select

                                                                                                       Edge

                                                                                                                          Tn

                                                                                                       Detector

                                                    BOTTOM           TOP

                     DATA BUS                                                                        ( From Prescaler  )

                                 Timer/Counter

                                             TCNTn

                                                               =  0  =  0xFF

                                                                                                                          OCn

                                                                                                                          (Int.Req.)

                                                                                           Waveform

                                             =                                                                            OCnx

                                                                                           Generation

                                             OCRnx

                                                                                                                                      99

7682C–AUTO–04/08
12.2.1  Registers

                      The Timer/Counter (TCNT0) and Output Compare Register (OCR0A) are 8-bit registers. Inter-

                      rupt request (abbreviated to Int.Req. in the figure) signals are all visible in the Timer Interrupt

                      Flag Register (TIFR0). All interrupts are individually masked with the Timer Interrupt Mask Reg-

                      ister (TIMSK0). TIFR0 and TIMSK0 are not shown in the figure.

                      The Timer/Counter can be clocked internally, via the prescaler, or by an external clock source on

                      the T0 pin. The Clock Select logic block controls which clock source and edge the Timer/Counter

                      uses to increment (or decrement) its value. The Timer/Counter is inactive when no clock source

                      is selected. The output from the Clock Select logic is referred to as the timer clock (clkT0).

                      The double buffered Output Compare Register (OCR0A) is compared with the Timer/Counter

                      value at all times. The result of the compare can be used by the Waveform Generator to gener-

                      ate a PWM or variable frequency output on the Output Compare pin (OC0A). See “Output

                      Compare Unit” on page 101. for details. The compare match event will also set the Compare

                      Flag (OCF0A) which can be used to generate an Output Compare interrupt request.

12.2.2  Definitions

                      The following definitions are used extensively throughout the section:

                      BOTTOM        The counter reaches the BOTTOM when it becomes 0x00.

                      MAX           The counter reaches its MAXimum when it becomes 0xFF (decimal 255).

                      TOP           The counter reaches the TOP when it becomes equal to the highest value in the

                                    count sequence. The TOP value can be assigned to be the fixed value 0xFF

                                    (MAX) or the value stored in the OCR0A Register. The assignment is depen-

                                    dent on the mode of operation.

12.3    Timer/Counter Clock Sources

                      The Timer/Counter can be clocked by an internal or an external clock source. The clock source

                      is selected by the Clock Select logic which is controlled by the Clock Select (CS02:0) bits

                      located in the Timer/Counter Control Register (TCCR0A). For details on clock sources and pres-

                      caler, see “Timer/Counter3/1/0 Prescalers” on page 96.

12.4    Counter Unit

                      The main part of the 8-bit Timer/Counter is the programmable bi-directional counter unit.          Figure

                      12-2 shows a block diagram of the counter and its surroundings.

                      Figure 12-2.  Counter Unit Block Diagram

                                                                                     TOVn

                                     DATA BUS                                        (Int.Req.)

                                                                                                 Clock  Select

                                                                count                               Edge                 Tn

                                                                clear           LogicclkTn       Detector

                                     TCNTn                             Control

                                               direction

                                                                                                 (  From  Prescaler   )

                                                                    bottom      top

100     AT90CAN32/64/128

                                                                                                                7682C–AUTO–04/08
                                                          AT90CAN32/64/128

                  Signal description (internal signals):

                  count              Increment or decrement TCNT0 by 1.

                  direction          Select between increment and decrement.

                  clear              Clear TCNT0 (set all bits to zero).

                  clkTn              Timer/Counter clock, referred to as clkT0 in the following.

                  top                Signalize that TCNT0 has reached maximum value.

                  bottom             Signalize that TCNT0 has reached minimum value (zero).

                  Depending of the mode of operation used, the counter is cleared, incremented, or decremented

                  at each timer clock (clkT0). clkT0 can be generated from an external or internal clock source,

                  selected by the Clock Select bits (CS02:0). When no clock source is selected (CS02:0 = 0) the

                  timer is stopped. However, the TCNT0 value can be accessed by the CPU, regardless of

                  whether clkT0 is present or not. A CPU write overrides (has priority over) all counter clear or

                  count operations.

                  The counting sequence is determined by the setting of the WGM01 and WGM00 bits located in

                  the Timer/Counter Control Register (TCCR0A). There are close connections between how the

                  counter behaves (counts) and how waveforms are generated on the Output Compare output

                  OC0A. For more details about advanced counting sequences and waveform generation, see

                  “Modes of Operation” on page 104.

                  The Timer/Counter Overflow Flag (TOV0) is set according to the mode of operation selected by

                  the WGM01:0 bits. TOV0 can be used for generating a CPU interrupt.

12.5  Output      Compare Unit

                  The 8-bit comparator continuously compares TCNT0 with the Output Compare Register

                  (OCR0A). Whenever TCNT0 equals OCR0A, the comparator signals a match. A match will set

                  the Output Compare Flag (OCF0A) at the next timer clock cycle. If enabled (OCIE0A = 1 and

                  Global Interrupt Flag in SREG is set), the Output Compare Flag generates an Output Compare

                  interrupt. The OCF0A flag is automatically cleared when the interrupt is executed. Alternatively,

                  the OCF0A flag can be cleared by software by writing a logical one to its I/O bit location. The

                  Waveform Generator uses the match signal to generate an output according to operating mode

                  set by the WGM01:0 bits and Compare Output mode (COM0A1:0) bits. The max and bottom sig-

                  nals are used by the Waveform Generator for handling the special cases of the extreme values

                  in some modes of operation (See “Modes of Operation” on page 104.).

                                                                                                                     101

7682C–AUTO–04/08
        Figure 12-3 shows a block diagram of the Output Compare unit.

        Figure 12-3.          Output Compare Unit, Block Diagram

                                                      DATA        BUS

                                               OCRnx                             TCNTn

                                                      = (8-bit    Comparator  )

                                                                                 OCFn   x  (Int.Req.

                                       top

                                       bottom         Waveform    Generator

                                                                                        OCnx

                                       FOCn

                                                      WGMn1:0     COMnX1:0

        The OCR0A Register is double buffered when using any of the Pulse Width Modulation (PWM)

        modes. For the normal and Clear Timer on Compare (CTC) modes of operation, the double buff-

        ering is disabled. The double buffering synchronizes the update of the OCR0A Compare

        Register to either top or bottom of the counting sequence. The synchronization prevents the

        occurrence of odd-length, non-symmetrical PWM pulses, thereby making the output glitch-free.

        The OCR0A Register access may seem complex, but this is not case. When the double buffer-

        ing is enabled, the CPU has access to the OCR0A Buffer Register, and if double buffering is

        disabled the CPU will access the OCR0A directly.

12.5.1  Force Output Compare

        In non-PWM waveform generation modes, the match output of the comparator can be forced by

        writing a one to the Force Output Compare (FOC0A) bit. Forcing compare match will not set the

        OCF0A flag or reload/clear the timer, but the OC0A pin will be updated as if a real compare

        match had occurred (the COM0A1:0 bits settings define whether the OC0A pin is set, cleared or

        toggled).

12.5.2  Compare Match Blocking by TCNT0 Write

        All CPU write operations to the TCNT0 Register will block any compare match that occur in the

        next timer clock cycle, even when the timer is stopped. This feature allows OCR0A to be initial-

        ized to the same value as TCNT0 without triggering an interrupt when the Timer/Counter clock is

        enabled.

12.5.3  Using the Output Compare Unit

        Since writing TCNT0 in any mode of operation will block all compare matches for one timer clock

        cycle, there are risks involved when changing TCNT0 when using the Output Compare channel,

        independently of whether the Timer/Counter is running or not. If the value written to TCNT0

        equals the OCR0A value, the compare match will be missed, resulting in incorrect waveform

102     AT90CAN32/64/128

                                                                                              7682C–AUTO–04/08
                                                                            AT90CAN32/64/128

                  generation. Similarly, do not write the TCNT0 value equal to BOTTOM when the counter is

                  downcounting.

                  The setup of the OC0A should be performed before setting the Data Direction Register for the

                  port pin to output. The easiest way of setting the OC0A value is to use the Force Output Com-

                  pare (FOC0A) strobe bits in Normal mode. The OC0A Register keeps its value even when

                  changing between Waveform Generation modes.

                  Be aware that the COM0A1:0 bits are not double buffered together with the compare value.

                  Changing the COM0A1:0 bits will take effect immediately.

12.6    Compare   Match Output Unit

                  The Compare Output mode (COM0A1:0) bits have two functions. The Waveform Generator

                  uses the COM0A1:0 bits for defining the Output Compare (OC0A) state at the next compare

                  match. Also, the COM0A1:0 bits control the OC0A pin output source. Figure 12-4 shows a sim-

                  plified schematic of the logic affected by the COM0A1:0 bit setting. The I/O Registers, I/O bits,

                  and I/O pins in the figure are shown in bold. Only the parts of the general I/O port control regis-

                  ters (DDR and PORT) that are affected by the COM0A1:0 bits are shown. When referring to the

                  OC0A state, the reference is for the internal OC0A Register, not the OC0A pin. If a system reset

                  occur, the OC0A Register is reset to “0”.

                  Figure 12-4.     Compare Match Output Unit, Schematic

                                     COMnx1

                                     COMnx0  Waveform              D    Q

                                     FOCnx   Generator

                                                                            1

                                                                                          OCnx

                                                                   OCnx                   Pin

                                                                            0

                                                                   D    Q

                                                             BUS   PORT

                                                             DATA  D    Q

                                                                   DDR

                                     clkI/O

12.6.1  Compare   Output Function

                  The general I/O port function is overridden by the Output Compare (OC0A) from the Waveform

                  Generator if either of the COM0A1:0 bits are set. However, the OC0A pin direction (input or out-

                  put) is still controlled by the Data Direction Register (DDR) for the port pin. The Data Direction

                  Register bit for the OC0A pin (DDR_OC0A) must be set as output before the OC0A value is vis-

                  ible on the pin. The port override function is independent of the Waveform Generation mode.

                  The design of the Output Compare pin logic allows initialization of the OC0A state before the

                  output is enabled. Note that some COM0A1:0 bit settings are reserved for certain modes of

                  operation. See “8-bit Timer/Counter Register Description” on page 109.

                                                                                                                       103

7682C–AUTO–04/08
12.6.2  Compare Output Mode and Waveform Generation

                     The Waveform Generator uses the COM0A1:0 bits differently in Normal, CTC, and PWM

                     modes. For all modes, setting the COM0A1:0 = 0 tells the Waveform Generator that no action on

                     the OC0A Register is to be performed on the next compare match. For compare output actions

                     in the non-PWM modes refer to Table 12-2 on page 110. For fast PWM mode, refer to Table 12-

                     3 on page 110, and for phase correct PWM refer to Table 12-4 on page 111.

                     A change of the COM0A1:0 bits state will have effect at the first compare match after the bits are

                     written. For non-PWM modes, the action can be forced to have immediate effect by using the

                     FOC0A strobe bits.

12.7    Modes  of  Operation

                     The mode of operation, i.e., the behavior of the Timer/Counter and the Output Compare pins, is

                     defined by the combination of the Waveform Generation mode (WGM01:0) and Compare Output

                     mode (COM0A1:0) bits. The Compare Output mode bits do not affect the counting sequence,

                     while the Waveform Generation mode bits do. The COM0A1:0 bits control whether the PWM

                     output generated should be inverted or not (inverted or non-inverted PWM). For non-PWM

                     modes the COM0A1:0 bits control whether the output should be set, cleared, or toggled at a

                     compare match (See “Compare Match Output Unit” on page 103.).

                     For detailed timing information refer to Figure 12-8, Figure 12-9, Figure 12-10 and Figure 12-11

                     in “Timer/Counter Timing Diagrams” on page 108.

12.7.1  Normal Mode

                     The simplest mode of operation is the Normal mode (WGM01:0 = 0). In this mode the counting

                     direction is always up (incrementing), and no counter clear is performed. The counter simply

                     overruns when it passes its maximum 8-bit value (TOP = 0xFF) and then restarts from the bot-

                     tom (0x00). In normal operation the Timer/Counter Overflow Flag (TOV0) will be set in the same

                     timer clock cycle as the TCNT0 becomes zero. The TOV0 flag in this case behaves like a ninth

                     bit, except that it is only set, not cleared. However, combined with the timer overflow interrupt

                     that automatically clears the TOV0 flag, the timer resolution can be increased by software. There

                     are no special cases to consider in the Normal mode, a new counter value can be written

                     anytime.

                     The Output Compare unit can be used to generate interrupts at some given time. Using the Out-

                     put Compare to generate waveforms in Normal mode is not recommended, since this will

                     occupy too much of the CPU time.

12.7.2  Clear Timer on Compare Match (CTC) Mode

                     In Clear Timer on Compare or CTC mode (WGM01:0 = 2), the OCR0A Register is used to

                     manipulate the counter resolution. In CTC mode the counter is cleared to zero when the counter

                     value (TCNT0) matches the OCR0A. The OCR0A defines the top value for the counter, hence

                     also its resolution. This mode allows greater control of the compare match output frequency. It

                     also simplifies the operation of counting external events.

                     The timing diagram for the CTC mode is shown in Figure 12-5. The counter value (TCNT0)

                     increases until a compare match occurs between TCNT0 and OCR0A, and then counter

                     (TCNT0) is cleared.

104     AT90CAN32/64/128

                                                                                                7682C–AUTO–04/08
                                                                                                                                       AT90CAN32/64/128

                       Figure 12-5.  CTC Mode, Timing Diagram

                                                                                                                                       OCnx  Interrupt   Flag  S

                             TCNTn

                             OCnx                                                                                                      (COMnx1:0  =  1)

                             (Toggle)

                             Period    1                    2  3                                                                    4

                       An interrupt can be generated each time the counter value reaches the TOP value by using the

                       OCF0A flag. If the interrupt is enabled, the interrupt handler routine can be used for updating the

                       TOP value. However, changing TOP to a value close to BOTTOM when the counter is running

                       with none or a low prescaler value must be done with care since the CTC mode does not have

                       the double buffering feature. If the new value written to OCR0A is lower than the current value of

                       TCNT0, the counter will miss the compare match. The counter will then have to count to its max-

                       imum value (0xFF) and wrap around starting at 0x00 before the compare match can occur.

                       For generating a waveform output in CTC mode, the OC0A output can be set to toggle its logical

                       level on each compare match by setting the Compare Output mode bits to toggle mode

                       (COM0A1:0 = 1). The OC0A value will not be visible on the port pin unless the data direction for

                       the pin is set to output. The waveform generated will have a maximum frequency of fOC0A =

                       fclk_I/O/2 when OCR0A is set to zero (0x00). The waveform frequency is defined by the following

                       equation:

                                          fOCnx          =  -2----⋅---N------⋅---(f--c1--l-k--+-_---I-/O-O----C----R----n---x----)

                       The N variable represents the prescale factor (1, 8, 64, 256, or 1024).

                       As for the Normal mode of operation, the TOV0 flag is set in the same timer clock cycle that the

                       counter counts from MAX to 0x00.

12.7.3  Fast      PWM  Mode

                       The fast Pulse Width Modulation or fast PWM mode (WGM01:0 = 3) provides a high frequency

                       PWM waveform generation option. The fast PWM differs from the other PWM option by its sin-

                       gle-slope operation. The counter counts from BOTTOM to MAX then restarts from BOTTOM. In

                       non-inverting Compare Output mode, the Output Compare (OC0A) is cleared on the compare

                       match between TCNT0 and OCR0A, and set at BOTTOM. In inverting Compare Output mode,

                       the output is set on compare match and cleared at BOTTOM. Due to the single-slope operation,

                       the operating frequency of the fast PWM mode can be twice as high as the phase correct PWM

                       mode that use dual-slope operation. This high frequency makes the fast PWM mode well suited

                       for power regulation, rectification, and DAC applications. High frequency allows physically small

                       sized external components (coils, capacitors), and therefore reduces total system cost.

                       In fast PWM mode, the counter is incremented until the counter value matches the MAX value.

                       The counter is then cleared at the following timer clock cycle. The timing diagram for the fast

                       PWM mode is shown in Figure 12-6. The TCNT0 value is in the timing diagram shown as a his-

                       togram for illustrating the single-slope operation. The diagram includes non-inverted and

                                                                                                                                                         105

7682C–AUTO–04/08
     inverted PWM outputs. The small horizontal line marks     on                       the  TCNT0  slopes  represent compare

     matches between OCR0A and TCNT0.

     Figure 12-6.   Fast PWM Mode, Timing Diagram

                                                                                                            OCRnx  Interrupt    Flag

                                                                                                            OCRnx  Update  and

                                                                                                            TOVn   Interrupt   Flag   S

             TCNTn

             OCnx                                                                                           (COMnx1:0  =   2)

             OCnx                                                                                           (COMnx1:0  =   3)

             Period    1  2            3  4                 5                           6    7

     The Timer/Counter Overflow Flag (TOV0) is set each time the counter reaches MAX. If the inter-

     rupt is enabled, the interrupt handler routine can be used for updating the compare value.

     In fast PWM mode, the compare unit allows generation of PWM waveforms on the OC0A pin.

     Setting the COM0A1:0 bits to two will produce a non-inverted PWM and an inverted PWM output

     can be generated by setting the COM0A1:0 to three (See Table 12-3 on page 110). The actual

     OC0A value will only be visible on the port pin if the data direction for the port pin is set as out-

     put. The PWM waveform is generated by setting (or clearing) the OC0A Register at the compare

     match between OCR0A and TCNT0, and clearing (or setting) the OC0A Register at the timer

     clock cycle the counter is cleared (changes from MAX to BOTTOM).

     The PWM frequency for the output can be calculated by the following equation:

                                       fOCnxPWM    =    -Nf--c---l⋅-k--2_---I5-/-O--6-

     The N variable represents the prescale factor (1, 8, 64, 256, or 1024).

     The extreme values for the OCR0A Register represents special cases when generating a PWM

     waveform output in the fast PWM mode. If the OCR0A is set equal to BOTTOM, the output will

     be a narrow spike for each MAX+1 timer clock cycle. Setting the OCR0A equal to MAX will result

     in a constantly high or low output (depending on the polarity of the output set by the COM0A1:0

     bits.)

     A frequency (with 50% duty cycle) waveform output in fast PWM mode can be achieved by set-

     ting OC0A to toggle its logical level on each compare match (COM0A1:0 = 1). The waveform

     generated will have a maximum frequency of fOC0A = fclk_I/O/2 when OCR0A is set to zero. This

     feature is similar to the OC0A toggle in CTC mode, except the double buffer feature of the Out-

     put Compare unit is enabled in the fast PWM mode.

106  AT90CAN32/64/128

                                                                                                            7682C–AUTO–04/08
                                                                                  AT90CAN32/64/128

12.7.4  Phase     Correct  PWM Mode

                           The phase correct PWM mode (WGM01:0 = 1) provides a high resolution phase correct PWM

                           waveform generation option. The phase correct PWM mode is based on a dual-slope operation.

                           The counter counts repeatedly from BOTTOM to MAX and then from MAX to BOTTOM. In non-

                           inverting Compare Output mode, the Output Compare (OC0A) is cleared on the compare match

                           between TCNT0 and OCR0A while upcounting, and set on the compare match while down-

                           counting. In inverting Output Compare mode, the operation is inverted. The dual-slope operation

                           has lower maximum operation frequency than single slope operation. However, due to the sym-

                           metric feature of the dual-slope PWM modes, these modes are preferred for motor control

                           applications.

                           The PWM resolution for the phase correct PWM mode is fixed to eight bits. In phase correct

                           PWM mode the counter is incremented until the counter value matches MAX. When the counter

                           reaches MAX, it changes the count direction. The TCNT0 value will be equal to MAX for one

                           timer clock cycle. The timing diagram for the phase correct PWM mode is shown on Figure 12-7.

                           The TCNT0 value is in the timing diagram shown as a histogram for illustrating the dual-slope

                           operation. The diagram includes non-inverted and inverted PWM outputs. The small horizontal

                           line marks on the TCNT0 slopes represent compare matches between OCR0A and TCNT0.

                           Figure 12-7.   Phase Correct PWM Mode, Timing Diagram

                                                                                     OCnx   Interrupt                            Flag  S

                                                                                     OCRnx  Update

                                                                                     TOVn   Interrupt                            Flag  S

                                   TCNTn

                                   OCnx                                              (COMnx1:0  =             2)

                                   OCnx                                              (COMnx1:0  =             3)

                                   Period  1  2                                   3

                           The Timer/Counter Overflow Flag (TOV0) is set each time the counter reaches BOTTOM. The

                           interrupt flag can be used to generate an interrupt each time the counter reaches the BOTTOM

                           value.

                           In phase correct PWM mode, the compare unit allows generation of PWM waveforms on the

                           OC0A pin. Setting the COM0A1:0 bits to two will produce a non-inverted PWM. An inverted

                           PWM output can be generated by setting the COM0A1:0 to three (See Table 12-4 on page 111).

                           The actual OC0A value will only be visible on the port pin if the data direction for the port pin is

                           set as output. The PWM waveform is generated by clearing (or setting) the OC0A Register at the

                           compare match between OCR0A and TCNT0 when the counter increments, and setting (or

                           clearing) the OC0A Register at compare match between OCR0A and TCNT0 when the counter

                                                                                                                                 107

7682C–AUTO–04/08
      decrements. The PWM frequency for the output when using phase correct PWM can be calcu-

      lated by the following equation:

                                              fOCnxPCPWM  =    -Nf--c---l⋅-k--5_---I1-/-O--0-

      The N variable represents the prescale factor (1, 8, 64, 256, or 1024).

      The extreme values for the OCR0A Register represent special cases when generating a PWM

      waveform output in the phase correct PWM mode. If the OCR0A is set equal to BOTTOM, the

      output will be continuously low and if set equal to MAX the output will be continuously high for

      non-inverted PWM mode. For inverted PWM the output will have the opposite logic values.

12.8  Timer/Counter Timing Diagrams

      The Timer/Counter is a synchronous design and the timer clock (clkT0) is therefore shown as a

      clock enable signal in the following figures. The figures include information on when interrupt

      flags are set. Figure 12-8 contains timing data for basic Timer/Counter operation. The figure

      shows the count sequence close to the MAX value in all modes other than phase correct PWM

      mode.

      Figure 12-8.           Timer/Counter Timing Diagram, no Prescaling

             clk   I/O

             clk   Tn

             (clk  I/O  /1)

             TCNTn                   MAX - 1              MAX                                  BOTTOM  BOTTOM + 1

             TOVn

      Figure 12-9 shows the same timing data, but with the prescaler enabled.

      Figure 12-9.           Timer/Counter Timing Diagram, with Prescaler (fclk_I/O/8)

             clk   I/O

             clk   Tn

             (clk  I/O  /8)

             TCNTn                   MAX - 1              MAX                                  BOTTOM  BOTTOM + 1

             TOVn

108   AT90CAN32/64/128

                                                                                                       7682C–AUTO–04/08
                                                                                             AT90CAN32/64/128

                  Figure 12-10 shows the setting of OCF0A in all modes except CTC mode.

                  Figure 12-10. Timer/Counter Timing Diagram, Setting of OCF0A, with Prescaler                          (fclk_I/O/8)

                                 clk   I/O

                                 clk   Tn

                                 (clk  I/O  /8)

                                 TCNTn                         OCRnx - 1              OCRnx               OCRnx + 1       OCRnx       +  2

                                 OCRnx                                                       OCRnx Value

                                 OCFnx

                  Figure  12-11 shows the setting of OCF0A and                        the clearing of TCNT0 in CTC mode.

                  Figure  12-11. Timer/Counter Timing Diagram,                        Clear Timer on Compare Match mode, with         Pres-

                                                 caler (fclk_I/O/8)

                                 clk   I/O

                                 clk   Tn

                                 (clk  I/O  /8)

                                 TCNTn

                                                                     TOP - 1          TOP                 BOTTOM          BOTTOM      +1

                                 (CTC)

                                 OCRnx                                                       TOP

                                 OCFnx

12.9    8-bit Timer/Counter Register Description

12.9.1  Timer/Counter0 Control Register A – TCCR0A

                  Bit                            7      6            5        4       3      2            1          0

                                                 FOC0A  WGM00        COM0A1   COM0A0  WGM01  CS02         CS01    CS00  TCCR0A

                  Read/Write                     W      R/W          R/W      R/W     R/W    R/W          R/W     R/W

                  Initial Value                  0      0            0        0       0      0            0          0

                  •    Bit 7 – FOC0A: Force Output Compare A

                  The FOC0A bit is only active when the WGM00 bit specifies a non-PWM mode. However, for

                  ensuring compatibility with future devices, this bit must be set to zero when TCCR0A is written

                  when operating in PWM mode. When writing a logical one to the FOC0A bit, an immediate com-

                  pare match is forced on the Waveform Generation unit. The OC0A output is changed according

                  to its COM0A1:0 bits setting. Note that the FOC0A bit is implemented as a strobe. Therefore it is

                  the value present in the COM0A1:0 bits that determines the effect of the forced compare.

                  A FOC0A strobe will not generate any interrupt, nor will it clear the timer in CTC mode using

                  OCR0A as TOP.

                  The FOC0A bit is always read as zero.

                                                                                                                                         109

7682C–AUTO–04/08
     •  Bit 6, 3 – WGM01:0: Waveform Generation Mode

     These bits control the counting sequence of the counter, the source for the maximum (TOP)

     counter value, and what type of waveform generation to be used. Modes of operation supported

     by the Timer/Counter unit are: Normal mode, Clear Timer on Compare match (CTC) mode, and

     two types of Pulse Width Modulation (PWM) modes. See Table 12-1 and “Modes of Operation”

     on page 104.

     Table 12-1.   Waveform Generation Mode Bit Description(1)

        Mode       WGM01          WGM00   Timer/Counter               TOP    Update of          TOV0 Flag

                   (CTC0)         (PWM0)  Mode of Operation                  OCR0A at           Set on

        0          0              0       Normal                      0xFF   Immediate          MAX

        1          0              1       PWM, Phase Correct          0xFF   TOP                BOTTOM

        2          1              0       CTC                         OCR0A  Immediate          MAX

        3          1              1       Fast PWM                    0xFF   TOP                MAX

     Note:     1.  The CTC0 and PWM0 bit definition names are now obsolete. Use the WGM01:0 definitions.

                   However, the functionality and location of these bits are compatible with previous versions of

                   the timer.

     •  Bit 5:4 – COM01:0: Compare Match Output Mode

     These bits control the Output Compare pin (OC0A) behavior. If one or both of the COM0A1:0

     bits are set, the OC0A output overrides the normal port functionality of the I/O pin it is connected

     to. However, note that the Data Direction Register (DDR) bit corresponding to the OC0A pin

     must be set in order to enable the output driver.

     When OC0A is connected to the pin, the function of the COM0A1:0 bits depends on the

     WGM01:0 bit setting. Table 12-2 shows the COM0A1:0 bit functionality when the WGM01:0 bits

     are set to a normal or CTC mode (non-PWM).

     Table 12-2.   Compare Output Mode, non-PWM Mode

        COM0A1        COM0A0              Description

            0                  0          Normal port operation, OC0A disconnected.

            0                  1          Toggle OC0A on compare match

            1                  0          Clear OC0A on compare match

            1                  1          Set OC0A on compare match

     Table 12-3 shows the COM0A1:0 bit functionality when the WGM01:0                bits  are  set  to  fast  PWM

     mode.

     Table 12-3.   Compare Output Mode, Fast PWM Mode(1)

        COM0A1        COM0A0              Description

            0                  0          Normal port operation, OC0A disconnected.

            0                  1          Reserved

            1                  0          Clear OC0A on compare match.

                                          Set OC0A at TOP

            1                  1          Set OC0A on compare match.

                                          Clear OC0A at TOP

110  AT90CAN32/64/128

                                                                                                7682C–AUTO–04/08
                                                                                            AT90CAN32/64/128

                  Note:       1.  A special case occurs when OCR0A equals TOP and COM0A1 is set. In this case, the com-

                                  pare match is ignored, but the set or clear is done at TOP. See “Fast PWM Mode” on page 105

                                  for more details.

                  Table 12-4 shows the COM0A1:0 bit functionality when the WGM01:0 bits are set to phase cor-

                  rect PWM mode.

                  Table 12-4.        Compare Output Mode, Phase Correct PWM Mode(1)

                       COM0A1              COM0A0    Description

                          0                0         Normal port operation, OC0A disconnected.

                          0                1         Reserved

                          1                0         Clear OC0A on compare match when up-counting.

                                                     Set OC0A on compare match when downcounting.

                          1                1         Set OC0A on compare match when up-counting.

                                                     Clear OC0A on compare match when downcounting.

                  Note:       1.  A special case occurs when OCR0A equals TOP and COM0A1 is set. In this case, the com-

                                  pare match is ignored, but the set or clear is done at TOP. See “Phase Correct PWM Mode” on

                                  page 107 for more details.

                  •    Bit 2:0 – CS02:0: Clock Select

                  The three Clock Select bits select the clock source to be used by the Timer/Counter.

                  Table 12-5.        Clock Select    Bit Description

                     CS02         CS01     CS00      Description

                       0          0        0         No clock source (Timer/Counter    stopped)

                       0          0        1         clkI/O/(No prescaling)

                       0          1        0         clkI/O/8 (From prescaler)

                       0          1        1         clkI/O/64 (From prescaler)

                       1          0        0         clkI/O/256 (From prescaler)

                       1          0        1         clkI/O/1024 (From prescaler)

                       1          1        0         External clock source on T0 pin.  Clock on  falling edge.

                       1          1        1         External clock source on T0 pin.  Clock on  rising edge.

                  If external pin modes are used for the Timer/Counter0, transitions on the T0 pin will clock the

                  counter even if the pin is configured as an output. This feature allows software control of the

                  counting.

12.9.2  Timer/Counter0 Register – TCNT0

                  Bit                   7     6      5            4             3      2         1  0

                                                                  TCNT0[7:0]                                    TCNT0

                  Read/Write         R/W      R/W    R/W          R/W        R/W       R/W  R/W     R/W

                  Initial Value         0     0      0            0             0      0         0  0

                  The Timer/Counter Register gives direct access, both for read and write operations, to the

                  Timer/Counter unit 8-bit counter. Writing to the TCNT0 Register blocks (removes) the compare

                  match on the following timer clock. Modifying the counter (TCNT0) while the counter is running,

                  introduces a risk of missing a compare match between TCNT0 and the OCR0A Register.

                                                                                                                               111

7682C–AUTO–04/08
12.9.3  Output  Compare Register A – OCR0A

                Bit            7            6           5  4      3    2      1       0

                                                           OCR0A[7:0]                        OCR0

                Read/Write     R/W          R/W  R/W       R/W    R/W  R/W    R/W     R/W

                Initial Value  0            0           0  0      0    0      0       0

                The Output Compare Register A contains an 8-bit value that is continuously compared with the

                counter value (TCNT0). A match can be used to generate an Output Compare interrupt, or to

                generate a waveform output on the OC0A pin.

12.9.4  Timer/Counter0 Interrupt Mask Register – TIMSK0

                Bit            7            6           5  4      3    2      1       0

                               –            –           –  –      –    –      OCIE0A  TOIE0  TIMSK0

                Read/Write     R            R           R  R      R    R      R/W     R/W

                Initial Value  0            0           0  0      0    0      0       0

                •    Bit 7..2 – Reserved Bits

                These are reserved bits for future use.

                •    Bit 1 – OCIE0A: Timer/Counter0 Output Compare Match A Interrupt Enable

                When the OCIE0A bit is written to one, and the I-bit in the Status Register is set (one), the

                Timer/Counter0 Compare Match A interrupt is enabled. The corresponding interrupt is executed

                if a compare match in Timer/Counter0 occurs, i.e., when the OCF0A bit is set in the

                Timer/Counter 0 Interrupt Flag Register – TIFR0.

                •    Bit 0 – TOIE0: Timer/Counter0 Overflow Interrupt Enable

                When the TOIE0 bit is written to one, and the I-bit in the Status Register is set (one), the

                Timer/Counter0 Overflow interrupt is enabled. The corresponding interrupt is executed if an

                overflow in Timer/Counter0 occurs, i.e., when the TOV0 bit is set in the Timer/Counter 0 Inter-

                rupt Flag Register – TIFR0.

12.9.5  Timer/Counter0 Interrupt Flag Register – TIFR0

                Bit            7            6           5  4      3    2      1       0

                               –            –           –  –      –    –      OCF0A   TOV0   TIFR0

                Read/Write     R            R           R  R      R    R      R/W     R/W

                Initial Value  0            0           0  0      0    0      0       0

                •    Bit 1 – OCF0A: Output Compare Flag 0 A

                The OCF0A bit is set (one) when a compare match occurs between the Timer/Counter0 and the

                data in OCR0A – Output Compare Register0. OCF0A is cleared by hardware when executing

                the corresponding interrupt handling vector. Alternatively, OCF0A is cleared by writing a logic

                one to the flag. When the I-bit in SREG, OCIE0A (Timer/Counter0 Compare match Interrupt

                Enable), and OCF0A are set (one), the Timer/Counter0 Compare match Interrupt is executed.

                •    Bit 0 – TOV0: Timer/Counter0 Overflow Flag

                The bit TOV0 is set (one) when an overflow occurs in Timer/Counter0. TOV0 is cleared by hard-

                ware when executing the corresponding interrupt handling vector. Alternatively, TOV0 is cleared

                by writing a logic one to the flag. When the SREG I-bit, TOIE0 (Timer/Counter0 Overflow Inter-

                rupt Enable), and TOV0 are set (one), the Timer/Counter0 Overflow interrupt is executed. In

                phase correct PWM mode, this bit is set when Timer/Counter0 changes counting direction at

                0x00.

112     AT90CAN32/64/128

                                                                                             7682C–AUTO–04/08
                                                                              AT90CAN32/64/128

13.   16-bit      Timer/Counter (Timer/Counter1 and Timer/Counter3)

                  The 16-bit Timer/Counter unit allows accurate program execution timing (event management),

                  wave generation, and signal timing measurement. The main features are:

13.1  Features

                  •  True 16-bit Design (i.e., Allows 16-bit PWM)

                  •  Three independent Output Compare Units

                  •  Double Buffered Output Compare Registers

                  •  One Input Capture Unit

                  •  Input Capture Noise Canceler

                  •  Clear Timer on Compare Match (Auto Reload)

                  •  Glitch-free, Phase Correct Pulse Width Modulator (PWM)

                  •  Variable PWM Period

                  •  Frequency Generator

                  •  External Event Counter

                  •  Four independent interrupt Sources (TOV1, OCF1A, OCF1B,  and  ICF1  for     Timer/Counter1  -  TOV3,

                     OCF3A, OCF3B, and ICF3 for Timer/Counter3)

13.2  Overview

                  Many register and bit references in this section are written in general form.

                     • A lower case “n” replaces the Timer/Counter number, in this case 1 or 3. However, when

                     using the register or bit defines in a program, the precise form must be used, i.e., TCNT1 for

                     accessing Timer/Counter1 counter value and so on.

                     • A lower case “x” replaces the Output Compare unit channel, in this case A, B or C. However,

                     when using the register or bit defines in a program, the precise form must be used, i.e.,

                     OCRnA for accessing Timer/Countern output compare channel A value and so on.

                  A simplified block diagram of the 16-bit Timer/Counter is shown in Figure 13-1. For the actual

                  placement of I/O pins, refer to “Pinout AT90CAN32/64/128 - TQFP” on page 5. CPU accessible

                  I/O Registers, including I/O bits and I/O pins, are shown in bold. The device-specific I/O Register

                  and bit locations are listed in the “16-bit Timer/Counter Register Description” on page 135.

                                                                                                                       113

7682C–AUTO–04/08
                   Figure 13-1.    16-bit  Timer/Counter  Block      Diagram(1)

                                                          Count                                      TOVn

                                                          Clear                                      (Int.Req.)

                                                                     Control Logic

                                                          Direction                 clk Tn           Clock Select

                                                                                                     Edge                       Tn

                                                                                                     Detector

                                                                     TOP  BOTTOM

                                                                                                     ( From Prescaler  )

                                           Timer/Counter

                                           TCNTn

                                                                     =              =       0

                                                                                                     OCFnA

                                                                                                     (Int.Req.)

                                                                                                     Waveform                   OCnA

                                           =                                                         Generation

                                           OCRnA

                                                                          Fixed                      OCFnB

                                                                          TOP                        (Int.Req.)

                                                                          Values

                                                                                                     Waveform                   OCnB

                                           =                                                         Generation

                          DATABUS          OCRnB

                                                                                                     OCFnC

                                                                                                     (Int.Req.)

                                                                                                     Waveform                   OCnC

                                           =                                                         Generation