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AT89S52-24SI

器件型号:AT89S52-24SI
器件类别:微处理器   
文件大小:478.18KB,共0页
厂商名称:ATMEL [ATMEL Corporation]
厂商官网:http://www.atmel.com/
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器件描述

8-BIT, FLASH, 24 MHz, MICROCONTROLLER,

8位, FLASH, 24 MHz, 单片机,

参数

AT89S52-24SI功能数量 1
AT89S52-24SI端子数量 44
AT89S52-24SI最大工作温度 70 Cel
AT89S52-24SI最小工作温度 0.0 Cel
AT89S52-24SI最大供电/工作电压 5.5 V
AT89S52-24SI最小供电/工作电压 4 V
AT89S52-24SI额定供电电压 5 V
AT89S52-24SI外部数据总线宽度 8
AT89S52-24SI输入输出总线数量 32
AT89S52-24SI线速度 24 MHz
AT89S52-24SI加工封装描述 塑料, MS-018交流, LCC-44
AT89S52-24SI状态 DISCONTINUED
AT89S52-24SI工艺 CMOS
AT89S52-24SI包装形状 SQUARE
AT89S52-24SI包装尺寸 芯片 CARRIER
AT89S52-24SI表面贴装 Yes
AT89S52-24SI端子形式 J BEND
AT89S52-24SI端子间距 1.27 mm
AT89S52-24SI端子涂层 锡 铅
AT89S52-24SI端子位置
AT89S52-24SI包装材料 塑料/环氧树脂
AT89S52-24SI温度等级 COMMERCIAL
AT89S52-24SI地址总线宽度 16
AT89S52-24SI位数 8
AT89S52-24SI最大FCLK时钟频率 24 MHz
AT89S52-24SI微处理器类型 单片机
AT89S52-24SIROM编程 FLASH

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AT89S52-24SI器件文档内容

Features                                                                                       8-bit
                                                                                               Microcontroller
Compatible with MCS-51 Products                                                             with 8K Bytes
8K Bytes of In-System Programmable (ISP) Flash Memory                                        In-System
                                                                                               Programmable
       Endurance: 1000 Write/Erase Cycles                                                     Flash
4.0V to 5.5V Operating Range
Fully Static Operation: 0 Hz to 33 MHz                                                       AT89S52
Three-level Program Memory Lock
256 x 8-bit Internal RAM
32 Programmable I/O Lines
Three 16-bit Timer/Counters
Eight Interrupt Sources
Full Duplex UART Serial Channel
Low-power Idle and Power-down Modes
Interrupt Recovery from Power-down Mode
Watchdog Timer
Dual Data Pointer
Power-off Flag
Fast Programming Time
Flexible ISP Programming (Byte and Page Mode)
Green (Pb/Halide-free) Packaging Option

1. Description

The AT89S52 is a low-power, high-performance CMOS 8-bit microcontroller with 8K
bytes of in-system programmable Flash memory. The device is manufactured using
Atmel's high-density nonvolatile memory technology and is compatible with the indus-
try-standard 80C51 instruction set and pinout. The on-chip Flash allows the program
memory to be reprogrammed in-system or by a conventional nonvolatile memory pro-
grammer. By combining a versatile 8-bit CPU with in-system programmable Flash on
a monolithic chip, the Atmel AT89S52 is a powerful microcontroller which provides a
highly-flexible and cost-effective solution to many embedded control applications.

The AT89S52 provides the following standard features: 8K bytes of Flash, 256 bytes
of RAM, 32 I/O lines, Watchdog timer, two data pointers, three 16-bit timer/counters, a
six-vector two-level interrupt architecture, a full duplex serial port, on-chip oscillator,
and clock circuitry. In addition, the AT89S52 is designed with static logic for operation
down to zero frequency and supports two software selectable power saving modes.
The Idle Mode stops the CPU while allowing the RAM, timer/counters, serial port, and
interrupt system to continue functioning. The Power-down mode saves the RAM con-
tents but freezes the oscillator, disabling all other chip functions until the next interrupt
or hardware reset.

                                                                                               1919CMICRO3/05
2. Pin Configurations

2.1 40-lead PDIP                               40 VCC                                      2.3 44-lead PLCC                      6 P1.4
                                               39 P0.0 (AD0)                                                                         5 P1.3
                                (T2) P1.0 1    38 P0.1 (AD1)                                                    (MOSI) P1.5 7            4 P1.2
                           (T2 EX) P1.1 2      37 P0.2 (AD2)                                                    (MISO) P1.6 8                 3 P1.1 (T2 EX)
                                               36 P0.3 (AD3)                                                                                      2 P1.0 (T2)
                                       P1.2 3  35 P0.4 (AD4)                                                      (SCK) P1.7 9                        1 NC
                                       P1.3 4  34 P0.5 (AD5)                                                               RST 10                          44 VCC
                                       P1.4 5  33 P0.6 (AD6)                                                                                                   43 P0.0 (AD0)
                            (MOSI) P1.5 6      32 P0.7 (AD7)                                                     (RXD) P3.0 11                                     42 P0.1 (AD1)
                            (MISO) P1.6 7      31 EA/VPP                                                                    NC 12                                       41 P0.2 (AD2)
                             (SCK) P1.7 8      30 ALE/PROG                                                                                                                  40 P0.3 (AD3)
                                       RST 9   29 PSEN                                                            (TXD) P3.1 13        39 P0.4 (AD4)
                             (RXD) P3.0 10     28 P2.7 (A15)                                                     (INT0) P3.2 14        38 P0.5 (AD5)
                              (TXD) P3.1 11    27 P2.6 (A14)                                                     (INT1) P3.3 15        37 P0.6 (AD6)
                             (INT0) P3.2 12    26 P2.5 (A13)                                                                           36 P0.7 (AD7)
                             (INT1) P3.3 13    25 P2.4 (A12)                                                        (T0) P3.4 16       35 EA/VPP
                                (T0) P3.4 14   24 P2.3 (A11)                                                        (T1) P3.5 17       34 NC
                                (T1) P3.5 15   23 P2.2 (A10)                                                                           33 ALE/PROG
                               (WR) P3.6 16    22 P2.1 (A9)                                                                            32 PSEN
                               (RD) P3.7 17    21 P2.0 (A8)                                                                            31 P2.7 (A15)
                                    XTAL2 18                                                                                           30 P2.6 (A14)
                                    XTAL1 19                                                                                           29 P2.5 (A13)
                                      GND 20                                                                                     (WR) P3.6 18
                                                                                                                                     (RD) P3.7 19

                                                                                                                                         XTAL2 20
                                                                                                                                              XTAL1 21

                                                                                                                                                  GND 22
                                                                                                                                                      NC 23

                                                                                                                                                           (A8) P2.0 24
                                                                                                                                                               (A9) P2.1 25
                                                                                                                                                                   (A10) P2.2 26
                                                                                                                                                                        (A11) P2.3 27
                                                                                                                                                                            (A12) P2.4 28

2.2 44-lead TQFP                                                                           2.4 42-lead PDIP

                  44 P1.4                                                                                                       RST 1  42 P1.7 (SCK)
                      43 P1.3                                                                                          (RXD) P3.0 2    41 P1.6 (MISO)
                          42 P1.2                                                                                      (TXD) P3.1 3    40 P1.5 (MOSI)
                               41 P1.1 (T2 EX)                                                                        (INT0) P3.2 4    39 P1.4
                                   40 P1.0 (T2)                                                                       (INT1) P3.3 5    38 P1.3
                                       39 NC                                                                                           37 P1.2
                                            38 VCC                                                                       (T0) P3.4 6   36 P1.1 (T2EX)
                                                37 P0.0 (AD0)                                                            (T1) P3.5 7   35 P1.0 (T2)
                                                    36 P0.1 (AD1)                                                       (WR) P3.6 8    34 VDD
                                                         35 P0.2 (AD2)                                                   (RD) P3.7 9   33 PWRVDD
                                                             34 P0.3 (AD3)                                                             32 P0.0 (AD0)
                                                                                                                             XTAL2 10  31 P0.1 (AD1)
(MOSI) P1.5 1                                                               33 P0.4 (AD4)                                    XTAL1 11  30 P0.2 (AD2)
(MISO) P1.6 2                                                               32 P0.5 (AD5)                                              29 P0.3 (AD3)
(SCK) P1.7 3                                                               31 P0.6 (AD6)                                      GND 12  28 P0.4 (AD4)
                                                                            30 P0.7 (AD7)                               PWRGND 13      27 P0.5 (AD5)
          RST 4                                                             29 EA/VPP                                    (A8) P2.0 14  26 P0.6 (AD6)
(RXD) P3.0 5                                                               28 NC                                        (A9) P2.1 15  25 P0.7 (AD7)
                                                                            27 ALE/PROG                                 (A10) P2.2 16  24 EA/VPP
            NC 6                                                            26 PSEN                                     (A11) P2.3 17  23 ALE/PROG
(TXD) P3.1 7                                                               25 P2.7 (A15)                               (A12) P2.4 18  22 PSEN
(INT0) P3.2 8                                                              24 P2.6 (A14)                               (A13) P2.5 19
(INT1) P3.3 9                                                              23 P2.5 (A13)                               (A14) P2.6 20
                                                                                                                        (A15) P2.7 21
    (T0) P3.4 10
    (T1) P3.5 11

                  (WR) P3.6 12
                      (RD) P3.7 13

                          XTAL2 14
                               XTAL1 15

                                   GND 16
                                       GND 17
                                            (A8) P2.0 18
                                                (A9) P2.1 19
                                                    (A10) P2.2 20
                                                         (A11) P2.3 21
                                                             (A12) P2.4 22

2 AT89S52

                                                                                                                                                                                           1919CMICRO3/05
                                                                                            AT89S52

3. Block Diagram

VCC                                                P0.0 - P0.7      P2.0 - P2.7
GND                                            PORT 0 DRIVERS   PORT 2 DRIVERS

                        RAM ADDR.         RAM          PORT 0   PORT 2  FLASH
                         REGISTER                       LATCH    LATCH

                    B          ACC                                       STACK              PROGRAM
              REGISTER                                                  POINTER             ADDRESS
                                                                                            REGISTER

                                                                                            BUFFER

                                    TMP2               TMP1

                                                ALU          INTERRUPT, SERIAL PORT,                PC
                                          PSW                    AND TIMER BLOCKS           INCREMENTER

                                                                                               PROGRAM
                                                                                               COUNTER

       PSEN     TIMING  INSTRUCTION                                                         DUAL DPTR
ALE/PROG          AND     REGISTER
                                                                                            PROGRAM
  EA / VPP    CONTROL                                                                          LOGIC
         RST

                        WATCH                  PORT 3           PORT 1                 ISP
                         DOG                    LATCH            LATCH                PORT

              OSC

                                          PORT 3 DRIVERS        PORT 1 DRIVERS

                                          P3.0 - P3.7                   P1.0 - P1.7

                                                                                                                                                                  3

1919CMICRO3/05
4. Pin Description

4.1 VCC     Supply voltage.
4.2 GND
4.3 Port 0  Ground.

4.4 Port 1  Port 0 is an 8-bit open drain bidirectional I/O port. As an output port, each pin can sink eight TTL
            inputs. When 1s are written to port 0 pins, the pins can be used as high-impedance inputs.
            Port 0 can also be configured to be the multiplexed low-order address/data bus during accesses
            to external program and data memory. In this mode, P0 has internal pull-ups.
            Port 0 also receives the code bytes during Flash programming and outputs the code bytes dur-
            ing program verification. External pull-ups are required during program verification.

            Port 1 is an 8-bit bidirectional I/O port with internal pull-ups. The Port 1 output buffers can
            sink/source four TTL inputs. When 1s are written to Port 1 pins, they are pulled high by the inter-
            nal pull-ups and can be used as inputs. As inputs, Port 1 pins that are externally being pulled low
            will source current (IIL) because of the internal pull-ups.
            In addition, P1.0 and P1.1 can be configured to be the timer/counter 2 external count input
            (P1.0/T2) and the timer/counter 2 trigger input (P1.1/T2EX), respectively, as shown in the follow-
            ing table.
            Port 1 also receives the low-order address bytes during Flash programming and verification.

            Port Pin  Alternate Functions
            P1.0      T2 (external count input to Timer/Counter 2), clock-out
            P1.1      T2EX (Timer/Counter 2 capture/reload trigger and direction control)
            P1.5      MOSI (used for In-System Programming)
            P1.6      MISO (used for In-System Programming)
            P1.7      SCK (used for In-System Programming)

4.5 Port 2

            Port 2 is an 8-bit bidirectional I/O port with internal pull-ups. The Port 2 output buffers can
            sink/source four TTL inputs. When 1s are written to Port 2 pins, they are pulled high by the inter-
            nal pull-ups and can be used as inputs. As inputs, Port 2 pins that are externally being pulled low
            will source current (IIL) because of the internal pull-ups.

            Port 2 emits the high-order address byte during fetches from external program memory and dur-
            ing accesses to external data memory that use 16-bit addresses (MOVX @ DPTR). In this
            application, Port 2 uses strong internal pull-ups when emitting 1s. During accesses to external
            data memory that use 8-bit addresses (MOVX @ RI), Port 2 emits the contents of the P2 Special
            Function Register.

            Port 2 also receives the high-order address bits and some control signals during Flash program-
            ming and verification.

4 AT89S52

                                                                                           1919CMICRO3/05
                                                              AT89S52

4.6 Port 3

            Port 3 is an 8-bit bidirectional I/O port with internal pull-ups. The Port 3 output buffers can
            sink/source four TTL inputs. When 1s are written to Port 3 pins, they are pulled high by the inter-
            nal pull-ups and can be used as inputs. As inputs, Port 3 pins that are externally being pulled low
            will source current (IIL) because of the pull-ups.

            Port 3 receives some control signals for Flash programming and verification.

            Port 3 also serves the functions of various special features of the AT89S52, as shown in the fol-
            lowing table.

            Port Pin  Alternate Functions
            P3.0      RXD (serial input port)
            P3.1      TXD (serial output port)
            P3.2      INT0 (external interrupt 0)
            P3.3      INT1 (external interrupt 1)
            P3.4      T0 (timer 0 external input)
            P3.5      T1 (timer 1 external input)
            P3.6      WR (external data memory write strobe)
            P3.7      RD (external data memory read strobe)

4.7 RST

            Reset input. A high on this pin for two machine cycles while the oscillator is running resets the
            device. This pin drives high for 98 oscillator periods after the Watchdog times out. The DISRTO
            bit in SFR AUXR (address 8EH) can be used to disable this feature. In the default state of bit
            DISRTO, the RESET HIGH out feature is enabled.

4.8 ALE/PROG

                                   Address Latch Enable (ALE) is an output pulse for latching the low byte of the address during
                                   accesses to external memory. This pin is also the program pulse input (PROG) during Flash
                                   programming.

                                   In normal operation, ALE is emitted at a constant rate of 1/6 the oscillator frequency and may be
                                   used for external timing or clocking purposes. Note, however, that one ALE pulse is skipped dur-
                                   ing each access to external data memory.

                                   If desired, ALE operation can be disabled by setting bit 0 of SFR location 8EH. With the bit set,
                                   ALE is active only during a MOVX or MOVC instruction. Otherwise, the pin is weakly pulled high.
                                   Setting the ALE-disable bit has no effect if the microcontroller is in external execution mode.

                                                                                                                                                                  5

1919CMICRO3/05
4.9 PSEN     Program Store Enable (PSEN) is the read strobe to external program memory.
4.10 EA/VPP  When the AT89S52 is executing code from external program memory, PSEN is activated twice
             each machine cycle, except that two PSEN activations are skipped during each access to exter-
4.11 XTAL1   nal data memory.
4.12 XTAL2
             External Access Enable. EA must be strapped to GND in order to enable the device to fetch
             code from external program memory locations starting at 0000H up to FFFFH. Note, however,
             that if lock bit 1 is programmed, EA will be internally latched on reset.
             EA should be strapped to VCC for internal program executions.
             This pin also receives the 12-volt programming enable voltage (VPP) during Flash programming.

             Input to the inverting oscillator amplifier and input to the internal clock operating circuit.

             Output from the inverting oscillator amplifier.

5. Special Function Registers

                                   A map of the on-chip memory area called the Special Function Register (SFR) space is shown in
                                   Table 5-1.

                                   Note that not all of the addresses are occupied, and unoccupied addresses may not be imple-
                                   mented on the chip. Read accesses to these addresses will in general return random data, and
                                   write accesses will have an indeterminate effect.

                                   User software should not write 1s to these unlisted locations, since they may be used in future
                                   products to invoke new features. In that case, the reset or inactive values of the new bits will
                                   always be 0.

                                   Timer 2 Registers: Control and status bits are contained in registers T2CON (shown in Table 5-
                                   2) and T2MOD (shown in Table 10-2) for Timer 2. The register pair (RCAP2H, RCAP2L) are the
                                   Capture/Reload registers for Timer 2 in 16-bit capture mode or 16-bit auto-reload mode.

                                   Interrupt Registers: The individual interrupt enable bits are in the IE register. Two priorities can
                                   be set for each of the six interrupt sources in the IP register.

6 AT89S52

             1919CMICRO3/05
                                                                               AT89S52

Table 5-1. AT89S52 SFR Map and Reset Values

0F8H                                                                                     0FFH

0F0H        B                                                                            0F7H
       00000000

0E8H                                                                                     0EFH

0E0H      ACC                                                                            0E7H
       00000000

0D8H                                                                                     0DFH

0D0H      PSW                                                                            0D7H
0C8H   00000000
                   T2MOD    RCAP2L     RCAP2H        TL2      TH2                        0CFH
        T2CON    XXXXXX00   00000000   00000000  00000000  00000000
       00000000
                                                    TH0       TH1
0C0H                                             00000000  00000000                      0C7H

0B8H        IP                                     DP1L      DP1H                        0BFH
0B0H   XX000000                                  00000000  00000000
0A8H                                                                                     0B7H
0A0H        P3
       11111111                                                                          0AFH
  98H
  90H       IE                AUXR1                                   WDTRST             0A7H
  88H  0X000000             XXXXXXX0                                 XXXXXXXX
  80H                SBUF                                                                9FH
            P2   XXXXXXXX        TL0                                    AUXR
       11111111              00000000                                XXX00XX0            97H
                    TMOD
         SCON     00000000      DP0L       TL1                                           8FH
       00000000              00000000  00000000
                       SP                                                        PCON    87H
            P1    00000111               DP0H                                  0XXX0000
       11111111                        00000000

         TCON
       00000000

            P0
       11111111

                                                                                                                                                                  7

1919CMICRO3/05
Table 5-2. T2CON Timer/Counter 2 Control Register

T2CON Address = 0C8H                                             Reset Value = 0000 0000B

Bit Addressable

        TF2           EXF2  RCLK  TCLK               EXEN2  TR2  C/T2  CP/RL2
                                                         3
Bit

        7             6     5     4                         2    1     0

Symbol  Function
TF2
        Timer 2 overflow flag set by a Timer 2 overflow and must be cleared by software. TF2 will not be set when either RCLK = 1
EXF2    or TCLK = 1.

RCLK    Timer 2 external flag set when either a capture or reload is caused by a negative transition on T2EX and EXEN2 = 1.
TCLK    When Timer 2 interrupt is enabled, EXF2 = 1 will cause the CPU to vector to the Timer 2 interrupt routine. EXF2 must be
EXEN2   cleared by software. EXF2 does not cause an interrupt in up/down counter mode (DCEN = 1).
TR2
C/T2    Receive clock enable. When set, causes the serial port to use Timer 2 overflow pulses for its receive clock in serial port
CP/RL2  Modes 1 and 3. RCLK = 0 causes Timer 1 overflow to be used for the receive clock.

        Transmit clock enable. When set, causes the serial port to use Timer 2 overflow pulses for its transmit clock in serial port
        Modes 1 and 3. TCLK = 0 causes Timer 1 overflows to be used for the transmit clock.

        Timer 2 external enable. When set, allows a capture or reload to occur as a result of a negative transition on T2EX if Timer
        2 is not being used to clock the serial port. EXEN2 = 0 causes Timer 2 to ignore events at T2EX.

        Start/Stop control for Timer 2. TR2 = 1 starts the timer.

        Timer or counter select for Timer 2. C/T2 = 0 for timer function. C/T2 = 1 for external event counter (falling edge triggered).

        Capture/Reload select. CP/RL2 = 1 causes captures to occur on negative transitions at T2EX if EXEN2 = 1. CP/RL2 = 0
        causes automatic reloads to occur when Timer 2 overflows or negative transitions occur at T2EX when EXEN2 = 1. When
        either RCLK or TCLK = 1, this bit is ignored and the timer is forced to auto-reload on Timer 2 overflow.

8 AT89S52

                                                                               1919CMICRO3/05
                                                                                                  AT89S52

Table 5-3.     AUXR: Auxiliary Register
  AUXR
               Address = 8EH                                                                   Reset Value = XXX00XX0B

               Not Bit Addressable

                                                       WDIDLE DISRTO                         DISALE

                    Bit  7                6       5           4        3                    2  1  0

           Reserved for future expansion
DISALE
            Disable/Enable ALE
DISRTO
            DISALE       Operating Mode
WDIDLE
            0            ALE is emitted at a constant rate of 1/6 the oscillator frequency

            1            ALE is active only during a MOVX or MOVC instruction

            Disable/Enable Reset out

            DISRTO

            0            Reset pin is driven High after WDT times out

            1            Reset pin is input only

            Disable/Enable WDT in IDLE mode

            WDIDLE

            0            WDT continues to count in IDLE mode

            1            WDT halts counting in IDLE mode

Dual Data Pointer Registers: To facilitate accessing both internal and external data memory, two banks of 16-bit Data
Pointer Registers are provided: DP0 at SFR address locations 82H-83H and DP1 at 84H-85H. Bit DPS = 0 in SFR AUXR1
selects DP0 and DPS = 1 selects DP1. The user should ALWAYS initialize the DPS bit to the appropriate value before
accessing the respective Data Pointer Register.

Power Off Flag: The Power Off Flag (POF) is located at bit 4 (PCON.4) in the PCON SFR. POF is set to "1" during power
up. It can be set and rest under software control and is not affected by reset.

Table 5-4. AUXR1: Auxiliary Register 1

AUXR1          Address = A2H                                                                   Reset Value = XXXXXXX0B

               Not Bit Addressable

                                                                                           DPS

                    Bit  7                6       5           4        3                    2  1  0

           Reserved for future expansion
DPS
            Data Pointer Register Select

            DPS

            0            Selects DPTR Registers DP0L, DP0H

            1            Selects DPTR Registers DP1L, DP1H

                                                                                                                                                                  9

1919CMICRO3/05
6. Memory Organization

                                   MCS-51 devices have a separate address space for Program and Data Memory. Up to 64K
                                   bytes each of external Program and Data Memory can be addressed.

6.1 Program Memory

                                   If the EA pin is connected to GND, all program fetches are directed to external memory.

                                   On the AT89S52, if EA is connected to VCC, program fetches to addresses 0000H through
                                   1FFFH are directed to internal memory and fetches to addresses 2000H through FFFFH are to
                                   external memory.

6.2 Data Memory

                                   The AT89S52 implements 256 bytes of on-chip RAM. The upper 128 bytes occupy a parallel
                                   address space to the Special Function Registers. This means that the upper 128 bytes have the
                                   same addresses as the SFR space but are physically separate from SFR space.

                                   When an instruction accesses an internal location above address 7FH, the address mode used
                                   in the instruction specifies whether the CPU accesses the upper 128 bytes of RAM or the SFR
                                   space. Instructions which use direct addressing access the SFR space.

                                   For example, the following direct addressing instruction accesses the SFR at location 0A0H
                                   (which is P2).

                                             MOV 0A0H, #data
                                   Instructions that use indirect addressing access the upper 128 bytes of RAM. For example, the
                                   following indirect addressing instruction, where R0 contains 0A0H, accesses the data byte at
                                   address 0A0H, rather than P2 (whose address is 0A0H).

                                             MOV @R0, #data
                                   Note that stack operations are examples of indirect addressing, so the upper 128 bytes of data
                                   RAM are available as stack space.

7. Watchdog Timer (One-time Enabled with Reset-out)

                                   The WDT is intended as a recovery method in situations where the CPU may be subjected to
                                   software upsets. The WDT consists of a 14-bit counter and the Watchdog Timer Reset
                                   (WDTRST) SFR. The WDT is defaulted to disable from exiting reset. To enable the WDT, a user
                                   must write 01EH and 0E1H in sequence to the WDTRST register (SFR location 0A6H). When
                                   the WDT is enabled, it will increment every machine cycle while the oscillator is running. The
                                   WDT timeout period is dependent on the external clock frequency. There is no way to disable
                                   the WDT except through reset (either hardware reset or WDT overflow reset). When WDT over-
                                   flows, it will drive an output RESET HIGH pulse at the RST pin.

7.1 Using the WDT

                                   To enable the WDT, a user must write 01EH and 0E1H in sequence to the WDTRST register
                                   (SFR location 0A6H). When the WDT is enabled, the user needs to service it by writing 01EH
                                   and 0E1H to WDTRST to avoid a WDT overflow. The 14-bit counter overflows when it reaches
                                   16383 (3FFFH), and this will reset the device. When the WDT is enabled, it will increment every
                                   machine cycle while the oscillator is running. This means the user must reset the WDT at least
                                   every 16383 machine cycles. To reset the WDT the user must write 01EH and 0E1H to
                                   WDTRST. WDTRST is a write-only register. The WDT counter cannot be read or written. When

10 AT89S52

            1919CMICRO3/05
         AT89S52

                                   WDT overflows, it will generate an output RESET pulse at the RST pin. The RESET pulse dura-
                                   tion is 98xTOSC, where TOSC = 1/FOSC. To make the best use of the WDT, it should be
                                   serviced in those sections of code that will periodically be executed within the time required to
                                   prevent a WDT reset.

7.2 WDT During Power-down and Idle

                                   In Power-down mode the oscillator stops, which means the WDT also stops. While in Power-
                                   down mode, the user does not need to service the WDT. There are two methods of exiting
                                   Power-down mode: by a hardware reset or via a level-activated external interrupt which is
                                   enabled prior to entering Power-down mode. When Power-down is exited with hardware reset,
                                   servicing the WDT should occur as it normally does whenever the AT89S52 is reset. Exiting
                                   Power-down with an interrupt is significantly different. The interrupt is held low long enough for
                                   the oscillator to stabilize. When the interrupt is brought high, the interrupt is serviced. To prevent
                                   the WDT from resetting the device while the interrupt pin is held low, the WDT is not started until
                                   the interrupt is pulled high. It is suggested that the WDT be reset during the interrupt service for
                                   the interrupt used to exit Power-down mode.

                                   To ensure that the WDT does not overflow within a few states of exiting Power-down, it is best to
                                   reset the WDT just before entering Power-down mode.

                                   Before going into the IDLE mode, the WDIDLE bit in SFR AUXR is used to determine whether
                                   the WDT continues to count if enabled. The WDT keeps counting during IDLE (WDIDLE bit = 0)
                                   as the default state. To prevent the WDT from resetting the AT89S52 while in IDLE mode, the
                                   user should always set up a timer that will periodically exit IDLE, service the WDT, and reenter
                                   IDLE mode.

                                   With WDIDLE bit enabled, the WDT will stop to count in IDLE mode and resumes the count
                                   upon exit from IDLE.

8. UART

         The UART in the AT89S52 operates the same way as the UART in the AT89C51 and AT89C52.
         For further information on the UART operation, please click on the document link below:

                 http://www.atmel.com/dyn/resources/prod_documents/DOC4316.PDF

9. Timer 0 and 1

                                   Timer 0 and Timer 1 in the AT89S52 operate the same way as Timer 0 and Timer 1 in the
                                   AT89C51 and AT89C52. For further information on the timers' operation, please click on the
                                   document link below:

                                           http://www.atmel.com/dyn/resources/prod_documents/DOC4316.PDF

                                                                                                                                                                11

1919CMICRO3/05
10. Timer 2

             Timer 2 is a 16-bit Timer/Counter that can operate as either a timer or an event counter. The
             type of operation is selected by bit C/T2 in the SFR T2CON (shown in Table 5-2). Timer 2 has
             three operating modes: capture, auto-reload (up or down counting), and baud rate generator.
             The modes are selected by bits in T2CON, as shown in Table 10-1. Timer 2 consists of two 8-bit
             registers, TH2 and TL2. In the Timer function, the TL2 register is incremented every machine
             cycle. Since a machine cycle consists of 12 oscillator periods, the count rate is 1/12 of the oscil-
             lator frequency.

             Table 10-1. Timer 2 Operating Modes

             RCLK +TCLK  CP/RL2                   TR2  MODE

             0           0                        1    16-bit Auto-reload

             0           1                        1    16-bit Capture

             1           X                        1    Baud Rate Generator

             X           X                        0    (Off)

             In the Counter function, the register is incremented in response to a 1-to-0 transition at its corre-
             sponding external input pin, T2. In this function, the external input is sampled during S5P2 of
             every machine cycle. When the samples show a high in one cycle and a low in the next cycle,
             the count is incremented. The new count value appears in the register during S3P1 of the cycle
             following the one in which the transition was detected. Since two machine cycles (24 oscillator
             periods) are required to recognize a 1-to-0 transition, the maximum count rate is 1/24 of the
             oscillator frequency. To ensure that a given level is sampled at least once before it changes, the
             level should be held for at least one full machine cycle.

10.1  Capture Mode

                              In the capture mode, two options are selected by bit EXEN2 in T2CON. If EXEN2 = 0, Timer 2 is
                              a 16-bit timer or counter which upon overflow sets bit TF2 in T2CON. This bit can then be used
                              to generate an interrupt. If EXEN2 = 1, Timer 2 performs the same operation, but a 1-to-0 transi-
                              tion at external input T2EX also causes the current value in TH2 and TL2 to be captured into
                              RCAP2H and RCAP2L, respectively. In addition, the transition at T2EX causes bit EXF2 in
                              T2CON to be set. The EXF2 bit, like TF2, can generate an interrupt. The capture mode is illus-
                              trated in Figure 10-1.

10.2  Auto-reload (Up or Down Counter)

                              Timer 2 can be programmed to count up or down when configured in its 16-bit auto-reload
                              mode. This feature is invoked by the DCEN (Down Counter Enable) bit located in the SFR
                              T2MOD (see Table 10-2). Upon reset, the DCEN bit is set to 0 so that timer 2 will default to
                              count up. When DCEN is set, Timer 2 can count up or down, depending on the value of the
                              T2EX pin.

12 AT89S52

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Figure 10-1. Timer in Capture Mode

           OSC            12
                                                 C/T2 = 0
                  T2 PIN
     T2EX PIN                                                                     TH2     TL2       TF2

                                                                CONTROL                          OVERFLOW
                                                           TR2
                                             C/T2 = 1
                                                             CAPTURE
                          TRANSITION
                          DETECTOR                                                RCAP2H RCAP2L              TIMER 2
                                                                                           EXF2            INTERRUPT

                                                                      CONTROL
                                                           EXEN2

Table 10-2. T2MOD Timer 2 Mode Control Register

T2MOD Address = 0C9H                                                                      Reset Value = XXXX XX00B

Not Bit Addressable

                                                                                           T2OE      DCEN

Bit     7                 6         5                      4                   3       2         1         0

Symbol  Function
       Not implemented, reserved for future
T2OE    Timer 2 Output Enable bit
DCEN    When set, this bit allows Timer 2 to be configured as an up/down counter

                          Figure 10-2 shows Timer 2 automatically counting up when DCEN = 0. In this mode, two options
                          are selected by bit EXEN2 in T2CON. If EXEN2 = 0, Timer 2 counts up to 0FFFFH and then sets
                          the TF2 bit upon overflow. The overflow also causes the timer registers to be reloaded with the
                          16-bit value in RCAP2H and RCAP2L. The values in Timer in Capture ModeRCAP2H and
                          RCAP2L are preset by software. If EXEN2 = 1, a 16-bit reload can be triggered either by an
                          overflow or by a 1-to-0 transition at external input T2EX. This transition also sets the EXF2 bit.
                          Both the TF2 and EXF2 bits can generate an interrupt if enabled.

                          Setting the DCEN bit enables Timer 2 to count up or down, as shown in Figure 10-2. In this
                          mode, the T2EX pin controls the direction of the count. A logic 1 at T2EX makes Timer 2 count
                          up. The timer will overflow at 0FFFFH and set the TF2 bit. This overflow also causes the 16-bit
                          value in RCAP2H and RCAP2L to be reloaded into the timer registers, TH2 and TL2,
                          respectively.

                          A logic 0 at T2EX makes Timer 2 count down. The timer underflows when TH2 and TL2 equal
                          the values stored in RCAP2H and RCAP2L. The underflow sets the TF2 bit and causes 0FFFFH
                          to be reloaded into the timer registers.

                          The EXF2 bit toggles whenever Timer 2 overflows or underflows and can be used as a 17th bit
                          of resolution. In this operating mode, EXF2 does not flag an interrupt.

                                                                                                                                                                13

1919CMICRO3/05
Figure 10-2. Timer 2 Auto Reload Mode (DCEN = 0)

OSC          12

                     C/T2 = 0

                                                        TH2   TL2

                                      CONTR OL                         OVERFLOW
                                   TR2
                         C/T2 = 1
                                       RELO AD

     T2 PIN                                                                                TIMER 2
                                                                                         INTERRUPT
                                                        RCAP2H RCAP2L

             TRANSITION                                                          TF2
              DETECTOR                                                           EXF2

T2EX PIN

                                          CONTROL
                                   EXEN2

Figure 10-3. Timer 2 Auto Reload Mode (DCEN = 1)

                                   (DOWN COUNTING RELOAD VALUE)                  TOGGLE

                                                  0FFH  0FFH                                      EXF2

OSC            12                                           OVERFLOW

             T2 PIN  C/T2 = 0                     TH2   TL2                                 TF2
                     C/T2 = 1
                                      CONTROL                                            TIMER 2
                                   TR2                                                 INTERRUPT

                                               RCAP2H RCAP2L           COUNT
                                   (UP COUNTING RELOAD VALUE)          DIRECTION
                                                                       1=UP
                                                                       0=DOWN

                                                                       T2EX PIN

14 AT89S52

                                                                                                  1919CMICRO3/05
                                                                              AT89S52

11. Baud Rate Generator

                                   Timer 2 is selected as the baud rate generator by setting TCLK and/or RCLK in T2CON (Table
                                   5-2). Note that the baud rates for transmit and receive can be different if Timer 2 is used for the
                                   receiver or transmitter and Timer 1 is used for the other function. Setting RCLK and/or TCLK
                                   puts Timer 2 into its baud rate generator mode, as shown in Figure 11-1.
                                   The baud rate generator mode is similar to the auto-reload mode, in that a rollover in TH2
                                   causes the Timer 2 registers to be reloaded with the 16-bit value in registers RCAP2H and
                                   RCAP2L, which are preset by software.
                                   The baud rates in Modes 1 and 3 are determined by Timer 2's overflow rate according to the fol-
                                   lowing equation.

                                                               Modes 1 and 3 Baud Rates = T----i-m-----e----r---2------O----v---e----r--f-l--o---w------R----a----t-e--
                                                                                                                       16

                                   The Timer can be configured for either timer or counter operation. In most applications, it is con-
                                   figured for timer operation (CP/T2 = 0). The timer operation is different for Timer 2 when it is
                                   used as a baud rate generator. Normally, as a timer, it increments every machine cycle (at 1/12
                                   the oscillator frequency). As a baud rate generator, however, it increments every state time (at
                                   1/2 the oscillator frequency). The baud rate formula is given below.

                                                                 M-----o----d---e----s----1-----a---n----d-----3-- = ----------------O-----s---c---i-l--l-a---t--o---r----F----r-e----q---u----e---n---c---y-----------------
                                                                    Baud Rate 32 x [65536-RCAP2H,RCAP2L)]

                                   where (RCAP2H, RCAP2L) is the content of RCAP2H and RCAP2L taken as a 16-bit unsigned
                                   integer.
                                   Timer 2 as a baud rate generator is shown in Figure 11-1. This figure is valid only if RCLK or
                                   TCLK = 1 in T2CON. Note that a rollover in TH2 does not set TF2 and will not generate an inter-
                                   rupt. Note too, that if EXEN2 is set, a 1-to-0 transition in T2EX will set EXF2 but will not cause a
                                   reload from (RCAP2H, RCAP2L) to (TH2, TL2). Thus, when Timer 2 is in use as a baud rate
                                   generator, T2EX can be used as an extra external interrupt.
                                   Note that when Timer 2 is running (TR2 = 1) as a timer in the baud rate generator mode, TH2 or
                                   TL2 should not be read from or written to. Under these conditions, the Timer is incremented
                                   every state time, and the results of a read or write may not be accurate. The RCAP2 registers
                                   may be read but should not be written to, because a write might overlap a reload and cause
                                   write and/or reload errors. The timer should be turned off (clear TR2) before accessing the Timer
                                   2 or RCAP2 registers.

                                                                                                                                                                15

1919CMICRO3/05
Figure 11-1. Timer 2 in Baud Rate Generator Mode

                                                                                 TIMER 1 OVERFLOW

                       NOTE: OSC. FREQ. IS DIVIDED BY 2, NOT 12                  2

                                                                                                "0" "1"
                                                                                                                 SMOD1

OSC                2  C/T2 = 0

                                                                 TH2        TL2            "1" "0"

                                                     CONTROL                               "1" "0"   RCLK                                                                          Rx
                                                 TR2                                                                                                                            CLOCK
                                                                                   TIMER 2          16
                                                                                 INTERRUPT
           T2 PIN                      C/T2 = 1                  RCAP2H RCAP2L                      TCLK                                                                           Tx
T2EX PIN                                                                                                                                                                        CLOCK
                       TRANSITION                                                                   16
                       DETECTOR

                                                                      EXF2

                                                        CONTROL
                                                 EXEN2

12. Programmable Clock Out

                                   A 50% duty cycle clock can be programmed to come out on P1.0, as shown in Figure 12-1. This
                                   pin, besides being a regular I/O pin, has two alternate functions. It can be programmed to input
                                   the external clock for Timer/Counter 2 or to output a 50% duty cycle clock ranging from 61 Hz to
                                   4 MHz (for a 16-MHz operating frequency).

                                   To configure the Timer/Counter 2 as a clock generator, bit C/T2 (T2CON.1) must be cleared and
                                   bit T2OE (T2MOD.1) must be set. Bit TR2 (T2CON.2) starts and stops the timer.

                                   The clock-out frequency depends on the oscillator frequency and the reload value of Timer 2
                                   capture registers (RCAP2H, RCAP2L), as shown in the following equation.

                                                 Clock-Out Frequency = ----------------O----s---c---i--l-l-a----t-o----r---F----r--e---q----u---e---n----c---y----------------
                                                                                  4 x [65536-(RCAP2H,RCAP2L)]

                       In the clock-out mode, Timer 2 roll-overs will not generate an interrupt. This behavior is similar to
                       when Timer 2 is used as a baud-rate generator. It is possible to use Timer 2 as a baud-rate gen-
                       erator and a clock generator simultaneously. Note, however, that the baud-rate and clock-out
                       frequencies cannot be determined independently from one another since they both use
                       RCAP2H and RCAP2L.

16 AT89S52

                                                                                                                                                                                1919CMICRO3/05
                                                                                                           AT89S52

Figure 12-1. Timer 2 in Clock-Out Mode

                OSC  2                                                 TL2        TH2

                                                                        (8-BITS) (8-BITS)

                                                                   TR2             RCAP2L RCAP2H
                                                            C/T2 BIT
                                                                        2
   P1.0                                                                                    T2OE (T2MOD.1)
    (T2)
                     TRANSITION                             EXF2        TIMER 2
   P1.1              DETECTOR                                           INTERRUPT
(T2EX)
                                                     EXEN2

13. Interrupts

                The AT89S52 has a total of six interrupt vectors: two external interrupts (INT0 and INT1), three
                timer interrupts (Timers 0, 1, and 2), and the serial port interrupt. These interrupts are all shown
                in Figure 13-1.

                Each of these interrupt sources can be individually enabled or disabled by setting or clearing a
                bit in Special Function Register IE. IE also contains a global disable bit, EA, which disables all
                interrupts at once.

                Note that Table 13-1 shows that bit position IE.6 is unimplemented. User software should not
                write a 1 to this bit position, since it may be used in future AT89 products.

                Timer 2 interrupt is generated by the logical OR of bits TF2 and EXF2 in register T2CON. Nei-
                ther of these flags is cleared by hardware when the service routine is vectored to. In fact, the
                service routine may have to determine whether it was TF2 or EXF2 that generated the interrupt,
                and that bit will have to be cleared in software.

                The Timer 0 and Timer 1 flags, TF0 and TF1, are set at S5P2 of the cycle in which the timers
                overflow. The values are then polled by the circuitry in the next cycle. However, the Timer 2 flag,
                TF2, is set at S2P2 and is polled in the same cycle in which the timer overflows.

                                                                                                                                                                17

1919CMICRO3/05
Table 13-1. Interrupt Enable (IE) Register

    (MSB)                                                      (LSB)

        EA                                 ET2        ES             ET1                   EX1  ET0     EX0

    Enable Bit = 1 enables the interrupt.

    Enable Bit = 0 disables the interrupt.

Symbol      Position                                Function

EA          IE.7                                    Disables all interrupts. If EA = 0, no interrupt is acknowledged. If EA = 1, each
                                                    interrupt source is individually enabled or disabled by setting or clearing its enable bit.

           IE.6                                    Reserved.

ET2         IE.5                                    Timer 2 interrupt enable bit.

ES          IE.4                                    Serial Port interrupt enable bit.

ET1         IE.3                                    Timer 1 interrupt enable bit.

EX1         IE.2                                    External interrupt 1 enable bit.

ET0         IE.1                                    Timer 0 interrupt enable bit.

EX0         IE.0                                    External interrupt 0 enable bit.

User software should never write 1s to reserved bits, because they may be used in future AT89 products.

Figure 13-1. Interrupt Sources

                                                    0

                                            INT0                                       IE0

                                                    1

                                            TF0

                                                    0

                                            INT1                                       IE1

                                                    1

                                              TF1

                                                TI
                                                RI

                                              TF2
                                            EXF2

18 AT89S52

                                                                                                         1919CMICRO3/05
                                                                                                AT89S52

14. Oscillator Characteristics

                                   XTAL1 and XTAL2 are the input and output, respectively, of an inverting amplifier that can be
                                   configured for use as an on-chip oscillator, as shown in Figure 16-1. Either a quartz crystal or
                                   ceramic resonator may be used. To drive the device from an external clock source, XTAL2
                                   should be left unconnected while XTAL1 is driven, as shown in Figure 16-2. There are no
                                   requirements on the duty cycle of the external clock signal, since the input to the internal clock-
                                   ing circuitry is through a divide-by-two flip-flop, but minimum and maximum voltage high and low
                                   time specifications must be observed.

15. Idle Mode

               In idle mode, the CPU puts itself to sleep while all the on-chip peripherals remain active. The
               mode is invoked by software. The content of the on-chip RAM and all the special functions regis-
               ters remain unchanged during this mode. The idle mode can be terminated by any enabled
               interrupt or by a hardware reset.

               Note that when idle mode is terminated by a hardware reset, the device normally resumes pro-
               gram execution from where it left off, up to two machine cycles before the internal reset
               algorithm takes control. On-chip hardware inhibits access to internal RAM in this event, but
               access to the port pins is not inhibited. To eliminate the possibility of an unexpected write to a
               port pin when idle mode is terminated by a reset, the instruction following the one that invokes
               idle mode should not write to a port pin or to external memory.

16. Power-down Mode

                                   In the Power-down mode, the oscillator is stopped, and the instruction that invokes Power-down
                                   is the last instruction executed. The on-chip RAM and Special Function Registers retain their
                                   values until the Power-down mode is terminated. Exit from Power-down mode can be initiated
                                   either by a hardware reset or by an enabled external interrupt. Reset redefines the SFRs but
                                   does not change the on-chip RAM. The reset should not be activated before VCC is restored to
                                   its normal operating level and must be held active long enough to allow the oscillator to restart
                                   and stabilize.

               Figure 16-1. Oscillator Connections

                                                                                     C2

                                                                                         XTAL2

               C1
                                             XTAL1

                                                                                         GND

               Note: 1. C1, C2 = 30 pF 10 pF for Crystals
                                            = 40 pF 10 pF for Ceramic Resonators

                                                                                                                                                                19

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Figure 16-2. External Clock Drive Configuration

                                        NC          XTAL2

                                      EXTERNAL      XTAL1
                                     OSCILLATOR     GND

                                        SIGNAL

Table 16-1. Status of External Pins During Idle and Power-down Modes

            Mode           Program      ALE      PSEN PORT0 PORT1 PORT2                   PORT3
                           Memory                                                          Data
                                                                                           Data
            Idle           Internal     1        1  Data                 Data       Data   Data
                                                                                           Data
            Idle           External     1        1  Float                Data Address

            Power-down     Internal     0        0  Data                 Data       Data

            Power-down     External     0        0  Float                Data       Data

17. Program Memory Lock Bits

                                   The AT89S52 has three lock bits that can be left unprogrammed (U) or can be programmed (P)
                                   to obtain the additional features listed in Table 17-1.

Table 17-1. Lock Bit Protection Modes

                  Program Lock Bits

                  LB1 LB2 LB3 Protection Type

            1           U  U         U No program lock features

                                           MOVC instructions executed from external program memory

            2           P  U         U     are disabled from fetching code bytes from internal memory, EA
                                           is sampled and latched on reset, and further programming of

                                           the Flash memory is disabled

            3           P  P         U Same as mode 2, but verify is also disabled

            4           P  P         P Same as mode 3, but external execution is also disabled

When lock bit 1 is programmed, the logic level at the EA pin is sampled and latched during reset.
If the device is powered up without a reset, the latch initializes to a random value and holds that
value until reset is activated. The latched value of EA must agree with the current logic level at
that pin in order for the device to function properly.

20 AT89S52

                                                                                    1919CMICRO3/05
                                                                              AT89S52

18. Programming the Flash Parallel Mode

                                   The AT89S52 is shipped with the on-chip Flash memory array ready to be programmed. The
                                   programming interface needs a high-voltage (12-volt) program enable signal and is compatible
                                   with conventional third-party Flash or EPROM programmers.
                                   The AT89S52 code memory array is programmed byte-by-byte.
                                   Programming Algorithm: Before programming the AT89S52, the address, data, and control
                                   signals should be set up according to the "Flash Programming Modes" (Table 22-1) and Figure
                                   22-1 and Figure 22-2. To program the AT89S52, take the following steps:

                                     1. Input the desired memory location on the address lines.
                                     2. Input the appropriate data byte on the data lines.
                                     3. Activate the correct combination of control signals.
                                     4. Raise EA/VPP to 12V.
                                     5. Pulse ALE/PROG once to program a byte in the Flash array or the lock bits. The byte-

                                           write cycle is self-timed and typically takes no more than 50 s. Repeat steps 1
                                           through 5, changing the address and data for the entire array or until the end of the
                                           object file is reached.
                                   Data Polling: The AT89S52 features Data Polling to indicate the end of a byte write cycle. Dur-
                                   ing a write cycle, an attempted read of the last byte written will result in the complement of the
                                   written data on P0.7. Once the write cycle has been completed, true data is valid on all outputs,
                                   and the next cycle may begin. Data Polling may begin any time after a write cycle has been
                                   initiated.
                                   Ready/Busy: The progress of byte programming can also be monitored by the RDY/BSY output
                                   signal. P3.0 is pulled low after ALE goes high during programming to indicate BUSY. P3.0 is
                                   pulled high again when programming is done to indicate READY.
                                   Program Verify: If lock bits LB1 and LB2 have not been programmed, the programmed code
                                   data can be read back via the address and data lines for verification. The status of the individ-
                                   ual lock bits can be verified directly by reading them back.
                                   Reading the Signature Bytes: The signature bytes are read by the same procedure as a nor-
                                   mal verification of locations 000H, 100H, and 200H, except that P3.6 and P3.7 must be pulled to
                                   a logic low. The values returned are as follows.
                                         (000H) = 1EH indicates manufactured by Atmel
                                         (100H) = 52H indicates AT89S52
                                         (200H) = 06H
                                   Chip Erase: In the parallel programming mode, a chip erase operation is initiated by using the
                                   proper combination of control signals and by pulsing ALE/PROG low for a duration of 200 ns -
                                   500 ns.
                                   In the serial programming mode, a chip erase operation is initiated by issuing the Chip Erase
                                   instruction. In this mode, chip erase is self-timed and takes about 500 ms.
                                   During chip erase, a serial read from any address location will return 00H at the data output.

                                                                                                                                                                21

1919CMICRO3/05
19. Programming the Flash Serial Mode

                                   The Code memory array can be programmed using the serial ISP interface while RST is pulled
                                   to VCC. The serial interface consists of pins SCK, MOSI (input) and MISO (output). After RST is
                                   set high, the Programming Enable instruction needs to be executed first before other operations
                                   can be executed. Before a reprogramming sequence can occur, a Chip Erase operation is
                                   required.

                                   The Chip Erase operation turns the content of every memory location in the Code array into
                                   FFH.

                                   Either an external system clock can be supplied at pin XTAL1 or a crystal needs to be connected
                                   across pins XTAL1 and XTAL2. The maximum serial clock (SCK) frequency should be less than
                                   1/16 of the crystal frequency. With a 33 MHz oscillator clock, the maximum SCK frequency is
                                   2 MHz.

20. Serial Programming Algorithm

                                   To program and verify the AT89S52 in the serial programming mode, the following sequence is
                                   recommended:

                                     1. Power-up sequence:
                                           a. Apply power between VCC and GND pins.
                                           b. Set RST pin to "H".

                                   If a crystal is not connected across pins XTAL1 and XTAL2, apply a 3 MHz to 33 MHz clock to
                                   XTAL1 pin and wait for at least 10 milliseconds.

                                     2. Enable serial programming by sending the Programming Enable serial instruction to pin
                                           MOSI/P1.5. The frequency of the shift clock supplied at pin SCK/P1.7 needs to be less
                                           than the CPU clock at XTAL1 divided by 16.

                                     3. The Code array is programmed one byte at a time in either the Byte or Page mode. The
                                           write cycle is self-timed and typically takes less than 0.5 ms at 5V.

                                     4. Any memory location can be verified by using the Read instruction which returns the
                                           content at the selected address at serial output MISO/P1.6.

                                     5. At the end of a programming session, RST can be set low to commence normal device
                                           operation.

                                   Power-off sequence (if needed):

                                     1. Set XTAL1 to "L" (if a crystal is not used).
                                     2. Set RST to "L".
                                     3. Turn VCC power off.
                                   Data Polling: The Data Polling feature is also available in the serial mode. In this mode, during
                                   a write cycle an attempted read of the last byte written will result in the complement of the MSB
                                   of the serial output byte on MISO.

21. Serial Programming Instruction Set

                                   The Instruction Set for Serial Programming follows a 4-byte protocol and is shown in Table 24-1.

22 AT89S52

            1919CMICRO3/05
                                                                              AT89S52

22. Programming Interface Parallel Mode

                                   Every code byte in the Flash array can be programmed by using the appropriate combination of
                                   control signals. The write operation cycle is self-timed and once initiated, will automatically time
                                   itself to completion.

                                   Most major worldwide programming vendors offer support for the Atmel AT89 microcontroller
                                   series. Please contact your local programming vendor for the appropriate software revision.

Table 22-1. Flash Programming Modes

                            ALE/             EA/                                 P0.7-0  P2.4-0 P1.7-0
                                             VPP                                  Data
Mode              VCC RST PSEN PROG               P2.6 P2.7 P3.3 P3.6 P3.7                    Address
                                             12V                                   DIN
                                        (2)                                       DOUT

Write Code Data   5V  H  L                        L                  H  H  H  H      X   A12-8   A7-0

Read Code Data 5V     H  L           H       H    L                  L  L  H  H      X   A12-8   A7-0

                                        (3)                                          X
                                                                                  P0.2,
Write Lock Bit 1  5V  H  L                   12V  H                  H  H  H  H   P0.3,  X       X
                                                                                  P0.4
                                        (3)
                                                                                     X
Write Lock Bit 2  5V  H  L                   12V  H                  H  H  L  L    1EH   X       X
                                                                                   52H
                                        (3)                                        06H

Write Lock Bit 3  5V  H  L                   12V  H                  L  H  H  L          X       X

Read Lock Bits    5V  H  L           H       H    H                  H  L  H  L          X       X

1, 2, 3

                                        (1)

Chip Erase        5V  H  L                   12V  H                  L  H  L  L          X       X

Read Atmel ID     5V  H  L           H       H    L                  L  L  L  L          X 0000  00H

Read Device ID    5V  H  L           H       H    L                  L  L  L  L          X 0001  00H

Read Device ID    5V  H  L           H       H    L                  L  L  L  L          X 0010  00H

Notes:   1. Each PROG pulse is 200 ns - 500 ns for Chip Erase.
         2. Each PROG pulse is 200 ns - 500 ns for Write Code Data.
         3. Each PROG pulse is 200 ns - 500 ns for Write Lock Bits.
         4. RDY/BSY signal is output on P3.0 during programming.
         5. X = don't care.

                                                                                                                                                                23

1919CMICRO3/05
Figure 22-1. Programming the Flash Memory (Parallel Mode)

                                               AT89S52          VCC

                      ADDR. A0 - A7            P1.0-P1.7  VCC         PGM
                0000H/1FFFH                                           DATA
                                               P2.0 - P2.4 P0         PROG
                                     A8 - A12
                                               P2.6                   VIH/VPP
               SEE FLASH
            PROGRAMMING                        P2.7       ALE
            MODES TABLE
                                               P3.3

                                               P3.6

                                               P3.7

                                               XTAL 2     EA

            3-33 MHz                                            RDY/
                                                                BSY
                                                          P3.0

                                               XTAL1      RST   VIH

                                               GND        PSEN

Figure 22-2. Verifying the Flash Memory (Parallel Mode)

                                               AT89S52          VCC

                                    A0 - A7    P1.0-P1.7  VCC   PGM DATA
                     ADDR.                                      (USE 10K
               0000H/1FFFH                     P2.0 - P2.4 P0   PULLUPS)

                                   A8 - A12    P2.6                     VIH

               SEE FLASH                       P2.7       ALE
            PROGRAMMING
            MODES TABLE                        P3.3

                                               P3.6

                                               P3.7

                                               XTAL 2     EA

            3-33 MHz

                                               XTAL1      RST   VIH

                                               GND        PSEN

24 AT89S52

                                                                               1919CMICRO3/05
                                                                                                 AT89S52

23. Flash Programming and Verification Characteristics (Parallel Mode)

TA = 20C to 30C, VCC = 4.5 to 5.5V

Symbol   Parameter                                                         Min              Max         Units
                                                                                                          V
VPP      Programming Supply Voltage                                          11.5      12.5              mA
IPP      Programming Supply Current                                                     10               mA
ICC      VCC Supply Current                                                    3        30
1/tCLCL  Oscillator Frequency                                              48 tCLCL     33              MHz
tAVGL    Address Setup to PROG Low                                         48 tCLCL
tGHAX    Address Hold After PROG                                           48 tCLCL      1                s
tDVGL    Data Setup to PROG Low                                            48 tCLCL  48 tCLCL             s
tGHDX    Data Hold After PROG                                              48 tCLCL  48 tCLCL             s
tEHSH    P2.7 (ENABLE) High to VPP                                                   48 tCLCL
tSHGL    VPP Setup to PROG Low                                                10                          s
tGHSL    VPP Hold After PROG                                                  10        1.0               s
tGLGH    PROG Width                                                           0.2       50
tAVQV    Address to Data Valid
tELQV    ENABLE Low to Data Valid                                              0
tEHQZ    Data Float After ENABLE
tGHBL    PROG High to BUSY Low
tWC      Byte Write Cycle Time

Figure 23-1. Flash Programming and Verification Waveforms Parallel Mode

         P1.0 - P1.7                         PROGRAMMING                   VERIFICATION
         P2.0 - P2.4                             ADDRESS                      ADDRESS
                                                                                tAVQV
              PORT 0                            DATA IN
                                             tDVGL tGHDX                     DATA OUT
          ALE/PROG
                                      tAVGL                   tGHAX
                EA/VPP                tSHGL
                                                  tGLGH       tGHSL

                                             VPP               LOGIC 1
                                                               LOGIC 0

              P2.7                           tEHSH            tELQV                              tEHQZ
          (ENABLE)                                     tGHBL
                                                                    BUSY
             P3.0                                                    tWC             READY
         (RDY/BSY)

                                                                                                                                                                25

1919CMICRO3/05
Figure 23-2. Flash Memory Serial Downloading

                                                                                                                 VCC
                                                                        AT89S52

                                                                                                   VCC

                 INSTRUCTION           P1.5/MOSI
                       INPUT           P1.6/MISO
                                       P1.7/SCK
                DATA OUTPUT
                       CLOCK IN        XTAL2

            3-33 MHz

                                       XTAL1      RST                                                                 VIH

                                       GND

24. Flash Programming and Verification Waveforms Serial Mode

                                   Figure 24-1. Serial Programming Waveforms

            7                    6  5         4   3    2                                                              1    0

26 AT89S52

                                                                                                                           1919CMICRO3/05
                                                                                                                                        AT89S52

Table 24-1. Serial Programming Instruction Set

                      Instruction
                      Format

Instruction           Byte 1       Byte 2                              Byte 3                  Byte 4                                   Operation
                                                                       xxxx xxxx
                      1010 1100    0101 0011                                                   xxxx xxxx                                Enable Serial Programming
                                                                                               0110 1001                                while RST is high
Programming Enable                                                                             (Output on
                                                                                               MISO)                                    Chip Erase Flash memory
Chip Erase            1010 1100    100x xxxx                           xxxx xxxx                                                        array
                                   xxx                                                         xxxx xxxx                                Read data from Program
                                   xxx                                 xxxx xxxx                                                        memory in the byte mode
Read Program Memory   0010 0000    1110 00  A12 A12  A11 A11A10        xxxx xxxxA7A5A3A2A1     D7 D7D6 D6D5 D5D4 D4    D2 D2D1 D1D0 D0  Write data to Program
(Byte Mode)           0100 0000    xxxx xxxx                  A9         A6  A4          A0                       D3 D3                 memory in the byte mode
Write Program Memory  1010 1100                                  A8     xxx xxx0                                                        Write Lock bits. See Note (1).
(Byte Mode)           0010 0100    xxx                                                                                                  Read back current status of
Write Lock Bits(1)                                          A10        A7    A5    A3A2  A1                                             the lock bits (a programmed
                                                              A9         A6    A4          A0                                           lock bit reads back as a "1")
Read Lock Bits                                                   A8
                                                                                                                                        Read Signature Byte
                                                              B1                               xxxx xxxx
                                                                B2

                                                                                               xxx    LB3       LB2      xx
                                                                                                                  LB1

Read Signature Bytes  0010 1000         A12 A12      A11             A7                        Signature Byte
                                                       A10

                                                          A9
                                                            A8

Read Program Memory 0011 0000      xxx               A11               Byte 0                  Byte 1...                                Read data from Program
                                                       A10                                     Byte 255                                 memory in the Page Mode
                                                                                                                                        (256 bytes)
                                                          A9
                                                            A8

(Page Mode)

Write Program Memory 0101 0000     xxx  A12          A11               Byte 0                  Byte 1...                                Write data to Program
                                                       A10                                     Byte 255                                 memory in the Page Mode
                                                                                                                                        (256 bytes)
                                                          A9
                                                            A8

(Page Mode)

Note:  1. B1 = 0, B2 = 0 ---> Mode 1, no lock protection             } Each of the lock bit modes needs to be activated sequentially
           B1 = 0, B2 = 1 ---> Mode 2, lock bit 1 activated                    before Mode 4 can be executed.
           B1 = 1, B2 = 0 ---> Mode 3, lock bit 2 activated
           B1 = 1, B2 = 1 ---> Mode 4, lock bit 3 activated

                      After Reset signal is high, SCK should be low for at least 64 system clocks before it goes high to
                      clock in the enable data bytes. No pulsing of Reset signal is necessary. SCK should be no faster
                      than 1/16 of the system clock at XTAL1.

                      For Page Read/Write, the data always starts from byte 0 to 255. After the command byte and
                      upper address byte are latched, each byte thereafter is treated as data until all 256 bytes are
                      shifted in/out. Then the next instruction will be ready to be decoded.

                                                                                                                                                                27

1919CMICRO3/05
25. Serial Programming Characteristics

Figure 25-1. Serial Programming Timing

                                MOSI                    tSHOX    tSLSH
                                          tOVSH                        tSLIV
                                                 tSHSL
                                 SCK

                                MISO

Table 25-1.  Serial Programming Characteristics, TA = -40C to 85C, VCC = 4.0 - 5.5V (Unless Otherwise Noted)
  Symbol
  1/tCLCL    Parameter                                  Min      Typ          Max             Units
  tCLCL
  tSHSL      Oscillator Frequency                       3                     33              MHz
  tSLSH
  tOVSH      Oscillator Period                          30                                    ns
  tSHOX
  tSLIV      SCK Pulse Width High                       8 tCLCL                               ns
  tERASE     SCK Pulse Width Low
  tSWC       MOSI Setup to SCK High                     8 tCLCL                               ns
             MOSI Hold after SCK High
             SCK Low to MISO Valid                      tCLCL                                 ns

                                                        2 tCLCL                               ns

                                                        10       16           32              ns

             Chip Erase Instruction Cycle Time                                500             ms

             Serial Byte Write Cycle Time                                     64 tCLCL + 400  s

28 AT89S52

                                                                                              1919CMICRO3/05
                                                                                                          AT89S52

26. Absolute Maximum Ratings*                                                      *NOTICE:  Stresses beyond those listed under "Absolute
                                                                                             Maximum Ratings" may cause permanent dam-
  Operating Temperature.................................. -55C to +125C                    age to the device. This is a stress rating only and
  Storage Temperature ..................................... -65C to +150C                  functional operation of the device at these or any
  Voltage on Any Pin                                                                         other conditions beyond those indicated in the
  with Respect to Ground .....................................-1.0V to +7.0V                 operational sections of this specification is not
  Maximum Operating Voltage ............................................ 6.6V                implied. Exposure to absolute maximum rating
  DC Output Current...................................................... 15.0 mA            conditions for extended periods may affect
                                                                                             device reliability.

27. DC Characteristics

The values shown in this table are valid for TA = -40C to 85C and VCC = 4.0V to 5.5V, unless otherwise noted.

Symbol  Parameter                              Condition                                     Min          Max          Units

VIL     Input Low Voltage                      (Except EA)                                   -0.5         0.2 VCC-0.1  V
VIL1    Input Low Voltage (EA)
VIH     Input High Voltage                     (Except XTAL1, RST)                           -0.5         0.2 VCC-0.3  V
VIH1    Input High Voltage                     (XTAL1, RST)
VOL     Output Low Voltage(1) (Ports 1,2,3)    IOL = 1.6 mA                                  0.2 VCC+0.9  VCC+0.5      V
        Output Low Voltage(1)                  IOL = 3.2 mA
VOL1    (Port 0, ALE, PSEN)                                                                  0.7 VCC      VCC+0.5      V

                                                                                                          0.45         V

                                                                                                          0.45         V

                                               IOH = -60 A, VCC = 5V 10%                  2.4                       V
                                               IOH = -25 A
VOH     Output High Voltage                    IOH = -10 A                                  0.75 VCC                  V
        (Ports 1,2,3, ALE, PSEN)               IOH = -800 A, VCC = 5V 10%
VOH1                                           IOH = -300 A                                 0.9 VCC                   V
IIL     Output High Voltage                    IOH = -80 A
ITL     (Port 0 in External Bus Mode)          VIN = 0.45V                                   2.4                       V

        Logical 0 Input Current (Ports 1,2,3)  VIN = 2V, VCC = 5V 10%                      0.75 VCC                  V
        Logical 1 to 0 Transition Current
        (Ports 1,2,3)                                                                        0.9 VCC                   V

                                                                                                          -50          A

                                                                                                          -300         A

ILI     Input Leakage Current (Port 0, EA)     0.45 < VIN < VCC                                           10          A
RRST    Reset Pulldown Resistor
                                                                                             50           300          K

  CIO   Pin Capacitance                        Test Freq. = 1 MHz, TA = 25C                              10           pF
  ICC
                                               Active Mode, 12 MHz                                        25           mA
Notes:                                         Idle Mode, 12 MHz
        Power Supply Current

                                                                                                          6.5          mA

        Power-down Mode(1)                     VCC = 5.5V                                                 50           A

        1. Under steady state (non-transient) conditions, IOL must be externally limited as follows:

        Maximum IOL per port pin: 10 mA

        Maximum IOL per 8-bit port:

        Port 0: 26 mA    Ports 1, 2, 3: 15 mA

        Maximum total IOL for all output pins: 71 mA
        If IOL exceeds the test condition, VOL may exceed the related specification. Pins are not guaranteed to sink current greater
        than the listed test conditions.

        2. Minimum VCC for Power-down is 2V.

                                                                                                                                                                29

1919CMICRO3/05
28. AC Characteristics

Under operating conditions, load capacitance for Port 0, ALE/PROG, and PSEN = 100 pF; load capacitance for all other
outputs = 80 pF.

28.1 External Program and Data Memory Characteristics

                                             12 MHz Oscillator  Variable Oscillator

Symbol   Parameter                           Min  Max           Min         Max         Units
                                                                                        MHz
1/tCLCL  Oscillator Frequency                                   0           33            ns
tLHLL    ALE Pulse Width                                                                  ns
tAVLL    Address Valid to ALE Low            127                2tCLCL-40                 ns
tLLAX    Address Hold After ALE Low                             tCLCL-25                  ns
tLLIV    ALE Low to Valid Instruction In     43                 tCLCL-25                  ns
tLLPL    ALE Low to PSEN Low                                                              ns
tPLPH    PSEN Pulse Width                    48                 tCLCL-25                  ns
tPLIV    PSEN Low to Valid Instruction In                       3tCLCL-45                 ns
tPXIX    Input Instruction Hold After PSEN        233                       4tCLCL-65     ns
tPXIZ    Input Instruction Float After PSEN                          0      3tCLCL-60     ns
tPXAV    PSEN to Address Valid               43                                           ns
tAVIV    Address to Valid Instruction In                                                  ns
tPLAZ    PSEN Low to Address Float           205                                          ns
tRLRH    RD Pulse Width                                                                   ns
tWLWH    WR Pulse Width                           145                                     ns
tRLDV    RD Low to Valid Data In                                                          ns
tRHDX    Data Hold After RD                  0                                            ns
tRHDZ    Data Float After RD                                                              ns
tLLDV    ALE Low to Valid Data In                 59                        tCLCL-25      ns
tAVDV    Address to Valid Data In                                                         ns
tLLWL    ALE Low to RD or WR Low             75                 tCLCL-8     5tCLCL-80     ns
tAVWL    Address to RD or WR Low                                                10        ns
tQVWX    Data Valid to WR Transition              312                                     ns
tQVWH    Data Valid to WR High                                                            ns
tWHQX    Data Hold After WR                       10                                      ns
tRLAZ    RD Low to Address Float                                                          ns
tWHLH    RD or WR High to ALE High           400                6tCLCL-100
                                                                6tCLCL-100
                                             400
                                                                      0
                                                  252                       5tCLCL-90

                                             0

                                                  97                        2tCLCL-28
                                                                            8tCLCL-150
                                                  517                       9tCLCL-165
                                                                            3tCLCL+50
                                                  585
                                                                                  0
                                             200  300           3tCLCL-50
                                                                4tCLCL-75
                                             203                 tCLCL-30
                                                                7tCLCL-130
                                             23                  tCLCL-25

                                             433

                                             33

                                                  0

                                             43   123           tCLCL-25    tCLCL+25

30 AT89S52

                                                                                      1919CMICRO3/05
                                                                                    AT89S52

29. External Program Memory Read Cycle

           tLHLL

     ALE   tAVLL           tLLPL               tLLIV      tPLPH
  PSEN                                         tPLIV      tPXAV
                  tLLAX              tPLAZ
PORT 0               A0 - A7                       tPXIZ
PORT 2                                           tPXIX              A0 - A7
                                                INSTR IN         A8 - A15

                  tAVIV

                                     A8 - A15

30. External Data Memory Read Cycle

           tLHLL

ALE

                                                          tWHLH

   PSEN    tAVLL       tLLDV            tRLRH             tRHDZ
       RD          tLLWL                  tRLDV           tRHDX
                  tLLAX
PORT 0                                                    A0 - A7 FROM PCL
PORT 2                tRLAZ

           A0 - A7 FROM RI OR DPL              DATA IN                       INSTR IN

                        tAVWL                                    A8 - A15 FROM PCH
                            tAVDV

                  P2.0 - P2.7 OR A8 - A15 FROM DPH

                                                                                                                                                                31

1919CMICRO3/05
31. External Data Memory Write Cycle

                            tLHLL

                ALE

            PSEN                            tLLWL   tWLWH                tWHLH
               WR
                            tAVLL           tLLAX   tQVWH               tWHQX
         PORT 0                              tQVWX
         PORT 2                                     DATA OUT              A0 - A7 FROM PCL INSTR IN
                            A0 - A7 FROM RI OR DPL                                A8 - A15 FROM PCH

                                          tAVWL

                                      P2.0 - P2.7 OR A8 - A15 FROM DPH

32. External Clock Drive Waveforms

                VCC - 0.5V         tCHCX              tCLCH                         tCHCX            tCHCL
                            0.7 VCC                 tCLCX               tCLCL

                            0.2 VCC - 0.1V

         0.45V

33. External Clock Drive

Symbol          Parameter                           Min                 Max                          Units
1/tCLCL         Oscillator Frequency
tCLCL           Clock Period                        0                   33                           MHz
tCHCX           High Time
tCLCX           Low Time                            30                                               ns
tCLCH           Rise Time
tCHCL           Fall Time                           12                                               ns

                                                    12                                               ns

                                                                        5                            ns

                                                                        5                            ns

32 AT89S52

                                                                                                     1919CMICRO3/05
                                                                                                                                       AT89S52

34. Serial Port Timing: Shift Register Mode Test Conditions

The values in this table are valid for VCC = 4.0V to 5.5V and Load Capacitance = 80 pF.

                                                                               12 MHz Osc                         Variable Oscillator

Symbol  Parameter                                                              Min          Max                Min                  Max       Units
                                                                                                                                                s
tXLXL   Serial Port Clock Cycle Time                                           1.0                             12 tCLCL                         ns
tQVXH   Output Data Setup to Clock Rising Edge                                                                                                  ns
tXHQX   Output Data Hold After Clock Rising Edge                               700                     10 tCLCL-133                             ns
tXHDX   Input Data Hold After Clock Rising Edge                                                                                                 ns
tXHDV   Clock Rising Edge to Input Data Valid                                  50                        2 tCLCL-80

                                                                               0                                  0

                                                                                            700                                 10 tCLCL-133

35. Shift Register Mode Timing Waveforms

        INSTRUCTION        0         1                        2             3            4          5          6          7         8
                      ALE
                              tQVXH                              tXLXL          2           3          4          5          6         7
                  CLOCK                                           tXHQX        tXHDX
                                             0                    1                          VALID      VALID      VALID            SET TI
         WRITE TO SBUF                 tXHDV                                      VALID
          OUTPUT DATA                                                VALID                                                   VALID     VALID
                                                       VALID
             CLEAR RI

        INPUT DATA                                                                                                                  SET RI

36. AC Testing Input/Output Waveforms(1)

                              VCC - 0.5V                                    0.2 VCC + 0.9V
                                    0.45V                                    TEST POINTS
                                                                            0.2 VCC - 0.1V

Note:  1. AC Inputs during testing are driven at VCC - 0.5V
           for a logic 1 and 0.45V for a logic 0. Timing measurements are made at VIH min. for a logic 1 and VIL max. for a logic 0.

37. Float Waveforms(1)

                                     V          +             0.1V                          V OL - 0.1V
                                        LOAD                                                V OL + 0.1V

                              VLOAD                                 Timing Reference
                                                                            Points

                                     V LOAD - 0.1V

Note:  1. For timing purposes, a port pin is no longer floating when a 100 mV change from load voltage occurs. A port pin begins to
           float when a 100 mV change from the loaded VOH/VOL level occurs.

                                                                                                                                                                33

1919CMICRO3/05
38. Ordering Information

38.1 Standard Package

Speed  Power           Ordering Code                                       Package  Operation Range
(MHz)  Supply                                                              44A          Commercial
                                                                           44J         (0C to 70C)
                       AT89S52-24AC                                        40P6
                                                                           42PS6          Industrial
                       AT89S52-24JC                                        44A       (-40C to 85C)
                                                                           44J
                       AT89S52-24PC                                        40P6         Commercial
                                                                           42PS6       (0C to 70C)
24     4.0V to 5.5V    AT89S52-24SC                                        44A
                                                                           44J      Operation Range
                       AT89S52-24AI                                        40P6           Industrial
                                                                           42PS6
                       AT89S52-24JI                                                  (-40C to 85C)
                                                                           Package
                       AT89S52-24PI                                        44A
                                                                           44J
                       AT89S52-24SI                                        40P6

                       AT89S52-33AC

33     4.5V to 5.5V    AT89S52-33JC

                       AT89S52-33PC

                       AT89S52-33SC

38.2 Green Package Option (Pb/Halide-free)

Speed  Power           Ordering Code
(MHz)  Supply

                       AT89S52-24AU

24     4.0V to 5.5V    AT89S52-24JU

                       AT89S52-24PU

44A                                                          Package Type
44J    44-lead, Thin Plastic Gull Wing Quad Flatpack (TQFP)
40P6   44-lead, Plastic J-leaded Chip Carrier (PLCC)
42PS6  40-pin, 0.600" Wide, Plastic Dual Inline Package (PDIP)
       42-pin, 0.600" Wide, Plastic Dual Inline Package (PDIP)

34 AT89S52

                                                                                    1919CMICRO3/05
                                                                                                       AT89S52

39. Packaging Information

39.1 44A TQFP

            PIN 1               PIN 1 IDENTIFIER  B
           e                                         E1 E

                                D1
                                 D

        C  0~7

                                                                      A1 A2  A
                   L

                                                                                    COMMON DIMENSIONS
                                                                                     (Unit of Measure = mm)

                                                                             SYMBOL MIN    NOM MAX           NOTE

                                                                                A                    1.20  Note 2
                                                                                                             Note 2
                                                                                A1  0.05              0.15

                                                                                A2  0.95   1.00 1.05

                                                                                D   11.75  12.00 12.25

                                                                                D1  9.90   10.00 10.10

                                                                                E   11.75  12.00 12.25

Notes:  1. This package conforms to JEDEC reference MS-026, Variation ACB.      E1  9.90   10.00 10.10
        2. Dimensions D1 and E1 do not include mold protrusion. Allowable
                                                                                B   0.30              0.45
           protrusion is 0.25 mm per side. Dimensions D1 and E1 are maximum
           plastic body size dimensions including mold mismatch.                C   0.09              0.20
        3. Lead coplanarity is 0.10 mm maximum.

                                                                                L   0.45              0.75

                                                                                e          0.80 TYP

          2325 Orchard Parkway  TITLE                                                                                 10/5/2001
        R San Jose, CA 95131                                                                           DRAWING NO. REV.
                                  44A, 44-lead, 10 x 10 mm Body Size, 1.0 mm Body Thickness,
                                  0.8 mm Lead Pitch, Thin Profile Plastic Quad Flat Package (TQFP)     44A           B

                                                                                                                                                                35

1919CMICRO3/05
39.2 44J PLCC

        1.14(0.045) X 45                         PIN NO. 1       1.14(0.045) X 45
                                                  IDENTIFIER
                                                                                             0.318(0.0125)
                                                                                             0.191(0.0075)

                                                              E1  E                      B1                  D2/E2

                 B                                                                                    A2
                                                                                                      A1
                  e                                                                      A
                                              D1
                                               D

        0.51(0.020)MAX
            45 MAX (3X)

                                                                                         COMMON DIMENSIONS
                                                                                          (Unit of Measure = mm)

                                                                           SYMBOL MIN NOM MAX NOTE

                                                                                     A   4.191                      4.572

                                                                                     A1 2.286                       3.048

                                                                                     A2  0.508                     

                                                                                     D   17.399                     17.653

                                                                                     D1 16.510                      16.662 Note 2

                                                                                     E   17.399                     17.653

Notes:  1. This package conforms to JEDEC reference MS-018, Variation AC.            E1 16.510                      16.662 Note 2
        2. Dimensions D1 and E1 do not include mold protrusion.
                                                                                     D2/E2 14.986                   16.002
           Allowable protrusion is .010"(0.254 mm) per side. Dimension D1
           and E1 include mold mismatch and are measured at the extreme              B   0.660                      0.813
           material condition at the upper or lower parting line.
        3. Lead coplanarity is 0.004" (0.102 mm) maximum.                            B1 0.330                       0.533

                                                                                     e                    1.270 TYP

                                                                                                                             10/04/01

                                    TITLE                                                                    DRAWING NO. REV.
  2325 Orchard Parkway 44J, 44-lead, Plastic J-leaded Chip Carrier (PLCC)
R San Jose, CA 95131                                                                                                    44J         B

36 AT89S52

                                                                                                                             1919CMICRO3/05
                                                                                                     AT89S52

39.3 40P6 PDIP

                                    D       PIN

                                            1

                                                                           E1

        A

SEATING PLANE                           B1                       A1               COMMON DIMENSIONS
                                    E                       B                      (Unit of Measure = mm)
                  L
                        e           eB      0 ~ 15 REF

                                 C

                                                                               SYMBOL MIN NOM MAX NOTE

                                                                               A                   4.826

                                                                               A1 0.381            

                                                                               D  52.070            52.578 Note 2

                                                                               E  15.240            15.875

                                                                               E1 13.462            13.970 Note 2

                                                                               B  0.356             0.559

Notes:  1. This package conforms to JEDEC reference MS-011, Variation AC.      B1 1.041             1.651
        2. Dimensions D and E1 do not include mold Flash or Protrusion.
                                                                               L  3.048             3.556
           Mold Flash or Protrusion shall not exceed 0.25 mm (0.010").
                                                                               C  0.203             0.381

                                                                               eB 15.494            17.526

                                                                               e          2.540 TYP

                                                                                                             09/28/01

                                    TITLE                                                    DRAWING NO. REV.
  2325 Orchard Parkway 40P6, 40-lead (0.600"/15.24 mm Wide) Plastic Dual
R San Jose, CA 95131 Inline Package (PDIP)                                                           40P6           B

                                                                                                                                                                37

1919CMICRO3/05
39.4 42PS6 PDIP

                                    D       PIN

                                            1

                                                                           E1

        A

SEATING PLANE                           B1                       A1                COMMON DIMENSIONS
                                    E                       B                       (Unit of Measure = mm)
                  L
                        e           eB      0 ~ 15 REF

                                 C

                                                                               SYMBOL MIN  NOM MAX          NOTE
                                                                                                            Note 2
                                                                               A                   4.83   Note 2

                                                                               A1  0.51             

                                                                               D   36.70            36.96

                                                                               E   15.24            15.88

                                                                               E1 13.46             13.97

                                                                               B   0.38             0.56

Notes:  1. This package conforms to JEDEC reference MS-011, Variation AC.      B1  0.76             1.27
        2. Dimensions D and E1 do not include mold Flash or Protrusion.
                                                                               L   3.05             3.43
           Mold Flash or Protrusion shall not exceed 0.25 mm (0.010").
                                                                               C   0.20             0.30

                                                                               eB                  18.55

                                                                               e           1.78 TYP

                                                                                                            11/6/03

                                    TITLE                                                     DRAWING NO. REV.
  2325 Orchard Parkway 42PS6, 42-lead (0.600"/15.24 mm Wide) Plastic Dual
R San Jose, CA 95131 Inline Package (PDIP)                                                           42PS6          A

38 AT89S52

                                                                                                            1919CMICRO3/05
Atmel Corporation             Atmel Operations                       RF/Automotive
                                                                       Theresienstrasse 2
  2325 Orchard Parkway        Memory                                   Postfach 3535
  San Jose, CA 95131, USA       2325 Orchard Parkway                   74025 Heilbronn, Germany
  Tel: 1(408) 441-0311          San Jose, CA 95131, USA                Tel: (49) 71-31-67-0
  Fax: 1(408) 487-2600          Tel: 1(408) 441-0311                   Fax: (49) 71-31-67-2340
                                Fax: 1(408) 436-4314                   1150 East Cheyenne Mtn. Blvd.
Regional Headquarters                                                  Colorado Springs, CO 80906, USA
                              Microcontrollers                         Tel: 1(719) 576-3300
Europe                          2325 Orchard Parkway                   Fax: 1(719) 540-1759
  Atmel Sarl                    San Jose, CA 95131, USA
  Route des Arsenaux 41         Tel: 1(408) 441-0311                 Biometrics/Imaging/Hi-Rel MPU/
  Case Postale 80               Fax: 1(408) 436-4314                 High Speed Converters/RF Datacom
  CH-1705 Fribourg
  Switzerland                   La Chantrerie                          Avenue de Rochepleine
  Tel: (41) 26-426-5555         BP 70602                               BP 123
  Fax: (41) 26-426-5500         44306 Nantes Cedex 3, France           38521 Saint-Egreve Cedex, France
                                Tel: (33) 2-40-18-18-18                Tel: (33) 4-76-58-30-00
Asia                            Fax: (33) 2-40-18-19-60                Fax: (33) 4-76-58-34-80
  Room 1219
  Chinachem Golden Plaza      ASIC/ASSP/Smart Cards                  Literature Requests
  77 Mody Road Tsimshatsui      Zone Industrielle                    www.atmel.com/literature
  East Kowloon                  13106 Rousset Cedex, France
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                                                                     1919CMICRO3/05  xM
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