厂商名称:Atmel (Microchip)




Features                                                                                    8-bit
Compatible with MCS-51 Products                                                          with 2K Bytes
2K Bytes of Reprogrammable Flash Memory                                                   Flash

       Endurance: 1,000 Write/Erase Cycles                                                 AT89C2051x2
2.7V to 6V Operating Range
Fully Static Operation: 0 Hz to 16 MHz
Two-level Program Memory Lock
128 x 8-bit Internal RAM
15 Programmable I/O Lines
Two 16-bit Timer/Counters
Six Interrupt Sources
Programmable Serial UART Channel
Direct LED Drive Outputs
On-chip Analog Comparator
Low-power Idle and Power-down Modes
6 Clocks per Machine Cycle Operation


The AT89C2051x2 is a low-voltage, high-performance CMOS 8-bit microcontroller
with 2K bytes of Flash programmable memory. The device is manufactured using
Atmel's high-density nonvolatile memory technology and is compatible with the indus-
try-standard MCS-51 instruction set. By combining a versatile 8-bit CPU with Flash on
a monolithic chip, the Atmel AT89C2051x2 is a powerful microcomputer which pro-
vides a highly-flexible and cost-effective solution to many embedded control

The AT89C2051x2 provides the following standard features: 2K bytes of Flash, 128
bytes of RAM, 15 I/O lines, two 16-bit timer/counters, a five-vector, two-level interrupt
architecture, a full duplex serial port, a precision analog comparator, on-chip oscillator
and clock circuitry. In addition, the AT89C2051x2 is designed with static logic for oper-
ation down to zero frequency and supports two software selectable power saving
modes. The Idle Mode stops the CPU while allowing the RAM, timer/counters, serial
port and interrupt system to continue functioning. The power-down mode saves the
RAM contents but freezes the oscillator disabling all other chip functions until the next
hardware reset.

Furthermore, the AT89C2051x2 executes one machine cycle in 6 clock cycles, provid-
ing twice the speed of the AT89C2051 device. The user gains the flexibility to divide
input frequency crystals by 2 (using less expensive components), while keeping the
same CPU power. Alternatively, the user can save on power consumption while keep-
ing the same CPU power (oscillator power saving).

Pin Configuration


                      RST/VPP 1      20 VCC
                   (RXD) P3.0 2      19 P1.7
                   (TXD) P3.1 3      18 P1.6
                                     17 P1.5
                          XTAL2 4    16 P1.4
                          XTAL1 5    15 P1.3
                   (INT0) P3.2 6     14 P1.2
                   (INT1) P3.3 7     13 P1.1 (AIN1)
                     (TO) P3.4 8     12 P1.0 (AIN0)
                      (T1) P3.5 9    11 P3.7

                             GND 10

                                                                                            Rev. 3285BMICRO10/03

Block Diagram

2 AT89C2051x2


Pin Description  Supply voltage.

VCC              Ground.
Port 1           Port 1 is an 8-bit bi-directional I/O port. Port pins P1.2 to P1.7 provide internal pull-ups.
                 P1.0 and P1.1 require external pull-ups. P1.0 and P1.1 also serve as the positive input
Port 3           (AIN0) and the negative input (AIN1), respectively, of the on-chip precision analog com-
                 parator. The Port 1 output buffers can sink 20 mA and can drive LED displays directly.
RST              When 1s are written to Port 1 pins, they can be used as inputs. When pins P1.2 to P1.7
XTAL1            are used as inputs and are externally pulled low, they will source current (IIL) because of
XTAL2            the internal pull-ups.

                 Port 1 also receives code data during Flash programming and verification.

                 Port 3 pins P3.0 to P3.5, P3.7 are seven bi-directional I/O pins with internal pull-ups.
                 P3.6 is hard-wired as an input to the output of the on-chip comparator and is not acces-
                 sible as a general purpose I/O pin. The Port 3 output buffers can sink 20 mA. When 1s
                 are written to Port 3 pins they are pulled high by the internal pull-ups and can be used as
                 inputs. As inputs, Port 3 pins that are externally being pulled low will source current (IIL)
                 because of the pull-ups.

                 Port 3 also serves the functions of various special features of the AT89C2051x2 as
                 listed below:

                 Port Pin  Alternate Functions
                 P3.0      RXD (serial input port)
                 P3.1      TXD (serial output port)
                 P3.2      INT0 (external interrupt 0)
                 P3.3      INT1 (external interrupt 1)
                 P3.4      T0 (timer 0 external input)
                 P3.5      T1 (timer 1 external input)

                 Port 3 also receives some control signals for Flash programming and verification.

                 Reset input. All I/O pins are reset to 1s as soon as RST goes high. Holding the RST pin
                 high for two machine cycles while the oscillator is running resets the device.

                 Each machine cycle takes 6 oscillator or clock cycles.

                 Input to the inverting oscillator amplifier and input to the internal clock operating circuit.

                 Output from the inverting oscillator amplifier.


Oscillator           XTAL1 and XTAL2 are the input and output, respectively, of an inverting amplifier which
Characteristics      can be configured for use as an on-chip oscillator, as shown in Figure 1. Either a quartz
                     crystal or ceramic resonator may be used. To drive the device from an external clock
                     source, XTAL2 should be left unconnected while XTAL1 is driven as shown in Figure 2.
                     There are no requirements on the duty cycle of the external clock signal, since the input
                     to the internal clocking circuitry is through a divide-by-two flip-flop, but minimum and
                     maximum voltage high and low time specifications must be observed.

                     Figure 1. Oscillator Connections

                     Note: C1, C2 = 30 pF 10 pF for Crystals
                                           = 40 pF 10 pF for Ceramic Resonators

                     Figure 2. External Clock Drive Configuration

X2 Mode Description  The clock for the entire circuit and peripherals is normally divided by 2 before being
                     used by the CPU core and peripherals. This allows any cyclic ratio (duty cycle) to be
                     accepted on XTAL1 input. In X2 mode, as this divider is bypassed, the signals on
                     XTAL1 must have a cyclic ratio (duty cycle) between 40% to 60%. Figure 3 shows the
                     clock generation block diagram.

                     Figure 3. Clock Generation Block Diagram

                                                             X2 Mode

                     XTAL1             2 (XTAL1)/2
                                                                      FOSC         State Machine: 6 Clock Cycles
                                                                                   CPU Control

4 AT89C2051x2


Special             A map of the on-chip memory area called the Special Function Register (SFR) space is shown
Function            in the table below.
                    Note that not all of the addresses are occupied, and unoccupied addresses may not be imple-
                    mented on the chip. Read accesses to these addresses will in general return random data,
                    and write accesses will have an indeterminate effect.

                    User software should not write 1s to these unlisted locations, since they may be used in future
                    products to invoke new features. In that case, the reset or inactive values of the new bits will
                    always be 0.

Table 1. AT89C2051x2 SFR Map and Reset Values                          0FFH

0F0H       B                                                           0F7H
0E8H  00000000                                                         0EFH

0E0H     ACC                                                           0E7H
0D8H  00000000                                                         0DFH

0D0H     PSW                                                           0D7H
0C8H  00000000                                                         0CFH

0C0H                                                                   0C7H

0B8H       IP                                                          0BFH
0B0H  XXX00000                                                         0B7H
0A8H                                                                   0AFH
0A0H       P3                                                          0A7H


98H SCON                SBUF                                                             9FH
          00000000  XXXXXXXX
90H   P1               TMOD
                     00000000                                                            8FH
                          SP                                             PCON 87H
88H TCON             00000111      TL0       TL1      TH0       TH1    0XXX0000
          00000000             00000000  00000000  00000000  00000000

80H                               DPL       DPH
                               00000000  00000000


Restrictions on             The AT89C2051x2 is an economical and cost-effective member of Atmel's growing fam-
Certain Instructions        ily of microcontrollers. It contains 2K bytes of Flash program memory. It is fully
                            compatible with the MCS-51 architecture, and can be programmed using the MCS-51
Branching Instructions      instruction set. However, there are a few considerations one must keep in mind when
                            utilizing certain instructions to program this device.
MOVX-related Instructions,
Data Memory                 All the instructions related to jumping or branching should be restricted such that the
                            destination address falls within the physical program memory space of the device, which
                            is 2K for the AT89C2051x2. This should be the responsibility of the software program-
                            mer. For example, LJMP 7E0H would be a valid instruction for the AT89C2051x2 (with
                            2K of memory), whereas LJMP 900H would not.

                            LCALL, LJMP, ACALL, AJMP, SJMP, JMP @A+DPTR

                            These unconditional branching instructions will execute correctly as long as the pro-
                            grammer keeps in mind that the destination branching address must fall within the
                            physical boundaries of the program memory size (locations 00H to 7FFH for the
                            AT89C2051x2). Violating the physical space limits may cause unknown program

                            CJNE [...], DJNZ [...], JB, JNB, JC, JNC, JBC, JZ, JNZ

                            With these conditional branching instructions, the same rule above applies. Again, vio-
                            lating the memory boundaries may cause erratic execution.

                            For applications involving interrupts, the normal interrupt service routine address loca-
                            tions of the 80C51 family architecture have been preserved.

                            The AT89C2051x2 contains 128 bytes of internal data memory. Thus, in the
                            AT89C2051x2, the stack depth is limited to 128 bytes, the amount of available RAM.
                            External DATA memory access is not supported in this device, nor is external PRO-
                            GRAM memory execution. Therefore, no MOVX [...] instructions should be included in
                            the program.

                            A typical 80C51 assembler will still assemble instructions, even if they are written in vio-
                            lation of the restrictions mentioned above. It is the responsibility of the controller user to
                            know the physical features and limitations of the device being used and adjust the
                            instructions used correspondingly.

Program Memory              On the chip are two lock bits which can be left unprogrammed (U) or can be pro-
Lock Bits                   grammed (P) to obtain the additional features listed in the table below:

                            Lock Bit Protection Modes(1)

                               Program Lock Bits

                               LB1                LB2  Protection Type

                            1  U                  U    No program lock features.

                            2  P                  U    Further programming of the Flash is disabled.

                            3  P                  P    Same as mode 2, also verify is disabled.

                            Note: 1. The Lock Bits can only be erased with the Chip Erase operation.

6 AT89C2051x2


Idle Mode        In idle mode, the CPU puts itself to sleep while all the on-chip peripherals remain active.
                 The mode is invoked by software. The content of the on-chip RAM and all the special
Power-down Mode  functions registers remain unchanged during this mode. The idle mode can be termi-
Programming      nated by any enabled interrupt or by a hardware reset.
the Flash
                 P1.0 and P1.1 should be set to "0" if no external pull-ups are used, or set to "1" if
                 external pull-ups are used.

                 It should be noted that when idle is terminated by a hardware reset, the device normally
                 resumes program execution, from where it left off, up to two machine cycles before the
                 internal reset algorithm takes control. On-chip hardware inhibits access to internal RAM
                 in this event, but access to the port pins is not inhibited. To eliminate the possibility of an
                 unexpected write to a port pin when Idle is terminated by reset, the instruction following
                 the one that invokes Idle should not be one that writes to a port pin or to external

                 In the power-down mode the oscillator is stopped, and the instruction that invokes
                 power-down is the last instruction executed. The on-chip RAM and Special Function
                 Registers retain their values until the power-down mode is terminated. The only exit
                 from power-down is a hardware reset. Reset redefines the SFRs but does not change
                 the on-chip RAM. The reset should not be activated before VCC is restored to its normal
                 operating level and must be held active long enough to allow the oscillator to restart and

                 P1.0 and P1.1 should be set to "0" if no external pull-ups are used, or set to "1" if
                 external pull-ups are used.

                 The AT89C2051x2 is shipped with the 2K bytes of on-chip Flash code memory array in
                 the erased state (i.e., contents = FFH) and ready to be programmed. The code memory
                 array is programmed one byte at a time. Once the array is programmed, to re-program
                 any non-blank byte, the entire memory array needs to be erased electrically.

                 Internal Address Counter: The AT89C2051x2 contains an internal memory address
                 counter which is always reset to 000H on the rising edge of RST and is advanced by
                 applying a positive going pulse to pin XTAL1.

                 Programming Algorithm: To program the AT89C2051x2, the following sequence is
                 1. Power-up sequence:

                      Apply power between VCC and GND pins
                      Set RST and XTAL1 to GND
                 2. Set pin RST to "H"
                      Set pin P3.2 to "H"
                 3. Apply the appropriate combination of "H" or "L" logic
                      levels to pins P3.3, P3.4, P3.5, P3.7 to select one of the programming operations
                      shown in the Flash Programming Modes table.

                 To Program and Verify the Array:
                 1. Apply data for Code byte at location 000H to P1.0 to P1.7.
                 2. Raise RST to 12V to enable programming.
                 3. Pulse P3.2 once to program a byte in the program memory array or the lock bits.

                      The byte-write cycle is self-timed and typically takes 1.2 ms.


Programming  4. To verify the programmed data, lower RST from 12V to logic "H" level and set
Interface         pins P3.3 to P3.7 to the appropriate levels. Output data can be read at the port
                  P1 pins.

             5. To program a byte at the next address location, pulse XTAL1 pin once to advance
                  the internal address counter. Apply new data to the port P1 pins.

             6. Repeat steps 6 through 8, changing data and advancing the address counter for
                  the entire 2-Kbyte array or until the end of the object file is reached.

             7. Power-off sequence:
                  set XTAL1 to "L"
                  set RST to "L"
                  Turn VCC power off

             Data Polling: The AT89C2051x2 features Data Polling to indicate the end of a write
             cycle. During a write cycle, an attempted read of the last byte written will result in the
             complement of the written data on P1.7. Once the write cycle has been completed, true
             data is valid on all outputs, and the next cycle may begin. Data Polling may begin any
             time after a write cycle has been initiated.

             Ready/Busy: The Progress of byte programming can also be monitored by the
             RDY/BSY output signal. Pin P3.1 is pulled low after P3.2 goes High during programming
             to indicate BUSY. P3.1 is pulled High again when programming is done to indicate

             Program Verify: If lock bits LB1 and LB2 have not been programmed code data can be
             read back via the data lines for verification:
             1. Reset the internal address counter to 000H by bringing RST from "L" to "H".
             2. Apply the appropriate control signals for Read Code data and read the output

                  data at the port P1 pins.
             3. Pulse pin XTAL1 once to advance the internal address counter.
             4. Read the next code data byte at the port P1 pins.
             5. Repeat steps 3 and 4 until the entire array is read.

             The lock bits cannot be verified directly. Verification of the lock bits is achieved by
             observing that their features are enabled.

             Chip Erase: The entire program memory array (2K bytes) and the two Lock Bits are
             erased electrically by using the proper combination of control signals and by holding
             P3.2 low for 10 ms. The code array is written with all "1"s in the Chip Erase operation
             and must be executed before any non-blank memory byte can be re-programmed.

             Reading the Signature Bytes: The signature bytes are read by the same procedure as
             a normal verification of locations 000H, 001H, and 002H, except that P3.5 and P3.7
             must be pulled to a logic low. The values returned are as follows.

                        (000H) = 1EH indicates manufactured by Atmel
                        (001H) = 22H indicates AT89C2051x2

             Every code byte in the Flash array can be written and the entire array can be erased by
             using the appropriate combination of control signals. The write operation cycle is self-
             timed and once initiated, will automatically time itself to completion.

             Most worldwide major programming vendors offer support for the Atmel microcontroller
             series. Please contact your local programming vendor for the appropriate software

8 AT89C2051x2


Flash Programming Modes       RST/VPP  P3.2/PROG  P3.3  P3.4  P3.5  P3.7
                                 12V                L     H     H     H
  Write Code Data(1)(3)

Read Code Data(1)             H        H          L     L     H     H
Write Lock
                     Bit - 1  12V                 H     H     H     H

                     Bit - 2  12V                 H     H     L     L

Chip Erase                    12V         (2)     H     L     L     L

Read Signature Byte           H        H          L     L     L     L

Notes:  1. The internal memory address counter is reset to 000H on the rising edge of RST and is advanced by a positive pulse at
            XTAL1 pin.

        2. Chip Erase requires a 10 ms PROG pulse.
        3. P3.1 is pulled Low during programming to indicate RDY/BSY.


Figure 4. Programming the Flash Memory

                                                                                4.5V - 5.5V

                            RDY/BSY                           VCC
                                                       P3.2   P1   PGM
                   SEE FLASH                           P3.3        DATA
                PROGRAMMING                            P3.4
                 MODES TABLE                           P3.5


                                                       XTAL1  RST  VIH/VPP
                   TO INCREMENT
                ADDRESS COUNTER

Figure 5. Verifying the Flash Memory                   AT89C2051x2 4.5V - 5.5V

                                                  VIH         VCC

                                 SEE FLASH             P3.2   P1   PGM
                              PROGRAMMING              P3.3        DATA
                               MODES TABLE



                                                       XTAL1  RST  VIH


10 AT89C2051x2


Flash Programming and Verification Characteristics

TA = 0C to 70C, VCC = 5.0 10%

Symbol   Parameter                                              Min   Max   Units

  VPP                        Programming Enable Voltage         11.5  12.5  V
  IPP                        Programming Enable Current
  tDVGL                      Data Setup to PROG Low                   250   A
  tGHDX                      Data Hold after PROG
  tEHSH                      P3.4 (ENABLE) High to VPP          1.0         s
  tSHGL                      VPP Setup to PROG Low
  tGHSL                      VPP Hold after PROG                1.0         s
  tGLGH                      PROG Width
  tELQV                      ENABLE Low to Data Valid           1.0         s
  tEHQZ                      Data Float after ENABLE
  tGHBL                      PROG High to BUSY Low              10          s
  tWC                        Byte Write Cycle Time
  tBHIH                      RDY/BSY\ to Increment Clock Delay  10          s
  tIHIL                      Increment Clock High
Note:    1. Only used in 12-volt programming mode.              1     110   s

                                                                      1.0   s

                                                                0     1.0   s

                                                                      50    ns

                                                                      2.0   ms

                                                                1.0         s

                                                                200         ns

Flash Programming and Verification Waveforms


Absolute Maximum Ratings*                                                          *NOTICE:  Stresses beyond those listed under "Absolute
                                                                                             Maximum Ratings" may cause permanent dam-
  Operating Temperature ................................. -55C to +125C                    age to the device. This is a stress rating only and
  Storage Temperature ..................................... -65C to +150C                  functional operation of the device at these or any
  Voltage on Any Pin                                                                         other conditions beyond those indicated in the
  with Respect to Ground .....................................-1.0V to +7.0V                 operational sections of this specification is not
  Maximum Operating Voltage ............................................ 6.6V                implied. Exposure to absolute maximum rating
  DC Output Current...................................................... 25.0 mA            conditions for extended periods may affect device

DC Characteristics

TA = -40C to 85C, VCC = 2.7V to 6.0V (unless otherwise noted)

Symbol  Parameter                             Condition                                      Min            Max            Units

VIL     Input Low-voltage                                                                    -0.5           0.2 VCC - 0.1  V

VIH     Input High-voltage                    (Except XTAL1, RST)                            0.2 VCC + 0.9  VCC + 0.5      V

VIH1    Input High-voltage                    (XTAL1, RST)                                   0.7 VCC        VCC + 0.5      V

VOL     Output Low-voltage(1)                 IOL = 20 mA, VCC = 5V                                         0.5            V
                                              IOL = 10 mA, VCC = 2.7V
        (Ports 1, 3)

VOH     Output High-voltage                   IOH = -80 A, VCC = 5V 10%                   2.4                           V
                                              IOH = -30 A
        (Ports 1, 3)                          IOH = -12 A                                   0.75 VCC                      V
                                              VIN = 0.45V
                                                                                             0.9 VCC                       V

IIL     Logical 0 Input Current                                                                             -50            A

        (Ports 1, 3)

ITL     Logical 1 to 0 Transition Current VIN = 2V, VCC = 5V 10%                                          -750           A

        (Ports 1, 3)

ILI     Input Leakage Current                 0 < VIN < VCC                                                 10            A

        (Port P1.0, P1.1)

VOS     Comparator Input Offset Voltage VCC = 5V                                                            20             mV

VCM     Comparator Input Common                                                              0              VCC            V

        Mode Voltage

RRST    Reset Pull-down Resistor                                                             50             300            K

  CIO   Pin Capacitance                       Test Freq. = 1 MHz, TA = 25C                                 10             pF
        Power Supply Current                  Active Mode, 12 MHz, VCC = 6V/3V                              15/5.5         mA
                                              Idle Mode, 12 MHz, VCC = 6V/3V                                5/1            mA
                                              P1.0 & P1.1 = 0V or VCC
        Power-down Mode(2)                                                                                  100            A
                                              VCC = 6V, P1.0 & P1.1 = 0V or VCC

                                              VCC = 3V, P1.0 & P1.1 = 0V or VCC                             20             A

        1. Under steady state (non-transient) conditions, IOL must be externally limited as follows:
            Maximum IOL per port pin: 20 mA
            Maximum total IOL for all output pins: 80 mA
            If IOL exceeds the test condition, VOL may exceed the related specification. Pins are not guaranteed to sink current greater
            than the listed test conditions.

        2. Minimum VCC for Power-down is 2V.

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External Clock Drive Waveforms

External Clock Drive

                                        VCC = 2.7V to 6.0V  VCC = 4.0V to 6.0V

Symbol       Parameter                  Min   Max           Min   Max           Units
1/tCLCL      Oscillator Frequency                                               MHz
tCLCL        Clock Period               0     8             0     16
tCHCX        High Time                                                            ns
tCLCX        Low Time                   12.5                62.5                  ns
tCLCH        Rise Time                                                            ns
tCHCL        Fall Time                  45                  22.5                  ns
tCHCX/tCLCX  Cyclic Ratio (duty cycle)                                            ns
                                        45                  22.5                  %

                                              10                  10

                                              10                  10

                                        40    60            40    60


Serial Port Timing: Shift Register Mode Test Conditions

VCC = 5.0V 20%; Load Capacitance = 80 pF

                                                  12 MHz Osc  Variable Oscillator

Symbol  Parameter                                 Min  Max    Min          Max          Units
tXLXL   Serial Port Clock Cycle Time              1.0         12tCLCL                     ns
tQVXH   Output Data Setup to Clock Rising Edge                                            ns
tXHQX   Output Data Hold after Clock Rising Edge  700         10tCLCL-133                 ns
tXHDX   Input Data Hold after Clock Rising Edge                                           ns
tXHDV   Clock Rising Edge to Input Data Valid     50          2tCLCL-117

                                                  0           0

                                                       700                 10tCLCL-133

Shift Register Mode Timing Waveforms

AC Testing Input/Output Waveforms(1)

Note: 1. AC Inputs during testing are driven at VCC - 0.5V for a logic 1 and 0.45V for a logic 0. Timing measurements are made at VIH
                min. for a logic 1 and VIL max. for a logic 0.

Float Waveforms(1)

Note: 1. For timing purposes, a port pin is no longer floating when a 100 mV change from load voltage occurs. A port pin begins to
                float when 100 mV change from the loaded VOH/VOL level occurs.

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                         20            AT89C2051x2

                    I 15        TYPICAL ICC - ACTIVE (85C)
                   C 10                                                              Vc c= 6.0V
                   A5                             Vc c= 5.0V

                          0                                           Vc c= 3.0V
                                3          6                  9                                  12
                                FREQUENCY (MHz)
                   C2                AT89C2051x2
                   m1           TYPICAL ICC - IDLE (85C)
                                                                      Vc c= 6.0V
                            0                 Vc c= 5.0V

                                                                      Vc c= 3.0V

                                1.5        3                  4.5                                6

                                FREQUENCY (MHz)


                        TYPICAL ICC vs. VOLTAGE - POWER DOWN (85C)


                   I 15
                   C 10


                   0                 4.0V         5.0V                                           6.0V

                                     Vcc VOLTAGE

                   Notes: 1. XTAL1 tied to GND for ICC (power-down).
                               2. P.1.0 and P1.1 = VCC or GND.
                               3. Lock bits programmed.


Ordering Information

Speed     Power       Ordering Code     Package                            Operation Range
(MHz)     Supply
                      AT89C2051x2-8PC   20P3                                   Commercial
   8   2.7V to 6.0V   AT89C2051x2-8SC   20S2                                 (0 C to 70 C)

16     4.0V to 6.0V   AT89C2051x2-8PI   20P3                                     Industrial
                      AT89C2051x2-8SI   20S2                                (-40 C to 85 C)

                      AT89C2051x2-16PC  20P3                                   Commercial
                      AT89C2051x2-16SC  20S2                                 (0 C to 70 C)

                      AT89C2051x2-16PI  20P3                                     Industrial
                      AT89C2051x2-16SI  20S2                                (-40 C to 85 C)

20P3                                                         Package Type
20S2   20-lead, 0.300" Wide, Plastic Dual In-line Package (PDIP)
       20-lead, 0.300" Wide, Plastic Gull Wing Small Outline (SOIC)

16 AT89C2051x2


Package Information                                                  PIN


SEATING PLANE                                                                  A1

                  L                                              B1         B

                                                 E                                           COMMON DIMENSIONS
                                                                                              (Unit of Measure = mm)
                                                                        eC               SYMBOL MIN  NOM MAX NOTE

                                                eB                                       A            5.334

                                                                                         A1 0.381             

                                                                                         D   25.984    25.493 Note 2

                                                                                         E   7.620     8.255

                                                                                         E1  6.096     7.112 Note 2

                                                                                         B   0.356     0.559

Notes:  1. This package conforms to JEDEC reference MS-001, Variation AD.                B1 1.270      1.551
        2. Dimensions D and E1 do not include mold Flash or Protrusion.
                                                                                         L   2.921     3.810
           Mold Flash or Protrusion shall not exceed 0.25 mm (0.010").
                                                                                         C   0.203     0.356

                                                                                         eB           10.922

                                                                                         eC 0.000      1.524

                                                                                         e           2.540 TYP


                                    TITLE                                                               DRAWING NO. REV.
  2325 Orchard Parkway 20P3, 20-lead (0.300"/7.62 mm Wide) Plastic Dual
R San Jose, CA 95131 Inline Package (PDIP)                                                                      20P3   B







                                                                                                  N         A1

                    Top View                                                                                  End View

                                                                                                            COMMON DIMENSIONS
                                                                                                            (Unit of Measure = inches)

             e                                                                                       b  SYMBOL MIN NOM   MAX            NOTE
                                                                                                        A   0.0926      0.0118          4
                                                                                                                        0.0200          1
                                                   A                                                    A1  0.0040      0.0125          2
                    D                                                                                                   0.5118          3
                                                                                                        b   0.0130      0.2992
                                                                                                        C   0.0091      0.050

                                                                                                        D   0.4961

                    Side View                                                                           E   0.2914

                                                                                                        H   0.3940

                                                                                                        L   0.0160

                                                                                                        e   0.050 BSC

Notes: 1. This drawing is for general information only; refer to JEDEC Drawing MS-013, Variation AC for additional information.

2. Dimension "D" does not include mold Flash, protrusions or gate burrs. Mold Flash, protrusions and gate burrs shall not exceed

0.15 mm (0.006") per side.

3. Dimension "E" does not include inter-lead Flash or protrusion. Inter-lead Flash and protrusions shall not exceed 0.25 mm

(0.010") per side.

4. "L" is the length of the terminal for soldering to a substrate.

5. The lead width "b", as measured 0.36 mm (0.014") or greater above the seating plane, shall not exceed a maximum value of 0.61 mm
(0.024") per side.

                               TITLE                                                                                    DRAWING NO. REV.
                               20S2, 20-lead, 0.300" Wide Body, Plastic Gull
   2325 Orchard Parkway        Wing Small Outline Package (SOIC)                                                        20S2                  A
R San Jose, CA 95131

18 AT89C2051x2

Atmel Corporation             Atmel Operations                       RF/Automotive
                                                                       Theresienstrasse 2
  2325 Orchard Parkway        Memory                                   Postfach 3535
  San Jose, CA 95131, USA       2325 Orchard Parkway                   74025 Heilbronn, Germany
  Tel: 1(408) 441-0311          San Jose, CA 95131, USA                Tel: (49) 71-31-67-0
  Fax: 1(408) 487-2600          Tel: 1(408) 441-0311                   Fax: (49) 71-31-67-2340
                                Fax: 1(408) 436-4314                   1150 East Cheyenne Mtn. Blvd.
Regional Headquarters                                                  Colorado Springs, CO 80906, USA
                              Microcontrollers                         Tel: 1(719) 576-3300
Europe                          2325 Orchard Parkway                   Fax: 1(719) 540-1759
  Atmel Sarl                    San Jose, CA 95131, USA
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  Switzerland                   La Chantrerie                          Avenue de Rochepleine
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  Fax: (41) 26-426-5500         44306 Nantes Cedex 3, France           38521 Saint-Egreve Cedex, France
                                Tel: (33) 2-40-18-18-18                Tel: (33) 4-76-58-30-00
Asia                            Fax: (33) 2-40-18-19-60                Fax: (33) 4-76-58-34-80
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                                                                     3285BMICRO10/03  xM
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