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AT892051

器件型号:AT892051
器件类别:微处理器   
文件大小:251.95KB,共0页
厂商名称:ATMEL [ATMEL Corporation]
厂商官网:http://www.atmel.com/
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器件描述

8-BIT, FLASH, 24 MHz, MICROCONTROLLER,

8位, FLASH, 24 MHz, 单片机,

参数

AT892051功能数量 1
AT892051端子数量 20
AT892051最大工作温度 85 Cel
AT892051最小工作温度 -40 Cel
AT892051最大供电/工作电压 6 V
AT892051最小供电/工作电压 4 V
AT892051额定供电电压 5 V
AT892051外部数据总线宽度 0.0
AT892051输入输出总线数量 15
AT892051线速度 24 MHz
AT892051加工封装描述 0.300 INCH, 塑料, MS-001AD, DIP-20
AT892051状态 DISCONTINUED
AT892051工艺 CMOS
AT892051包装形状 矩形的
AT892051包装尺寸 IN-线
AT892051端子形式 THROUGH-孔
AT892051端子间距 2.54 mm
AT892051端子涂层 NOT SPECIFIED
AT892051端子位置
AT892051包装材料 塑料/环氧树脂
AT892051温度等级 INDUSTRIAL
AT892051地址总线宽度 0.0
AT892051位数 8
AT892051最大FCLK时钟频率 24 MHz
AT892051微处理器类型 单片机
AT892051ROM编程 FLASH

文档预览

AT892051器件文档内容

Features                                                                                    8-Bit
                                                                                            Microcontroller
Compatible with MCS-51TM Products                                                         with 2K Bytes
2K Bytes of Reprogrammable Flash Memory                                                   Flash

       Endurance: 1,000 Write/Erase Cycles                                                 AT89C2051
2.7V to 6V Operating Range
Fully Static Operation: 0 Hz to 24 MHz
Two-Level Program Memory Lock
128 x 8-Bit Internal RAM
15 Programmable I/O Lines
Two 16-Bit Timer/Counters
Six Interrupt Sources
Programmable Serial UART Channel
Direct LED Drive Outputs
On-Chip Analog Comparator
Low Power Idle and Power Down Modes

Description

The AT89C2051 is a low-voltage, high-performance CMOS 8-bit microcomputer with
2K Bytes of Flash programmable and erasable read only memory (PEROM). The
device is manufactured using Atmel's high density nonvolatile memory technology
and is compatible with the industry standard MCS-51TM instruction set. By combining
a versatile 8-bit CPU with Flash on a monolithic chip, the Atmel AT89C2051 is a pow-
erful microcomputer which provides a highly flexible and cost effective solution to
many embedded control applications.

The AT89C2051 provides the following standard features: 2K Bytes of Flash, 128
bytes of RAM, 15 I/O lines, two 16-bit timer/counters, a five vector two-level interrupt
architecture, a full duplex serial port, a precision analog comparator, on-chip oscillator
and clock circuitry. In addition, the AT89C2051 is designed with static logic for opera-
tion down to zero frequency and supports two software selectable power saving
modes. The Idle Mode stops the CPU while allowing the RAM, timer/counters, serial
port and interrupt system to continue functioning. The Power Down Mode saves the
RAM contents but freezes the oscillator disabling all other chip functions until the next
hardware reset.

Pin Configuration

                              PDIP/SOIC

                         /VPP

                                                                                            0368D-B12/97

                                                                                                    4-15
Block Diagram

4-16           AT89C2051
                                                               AT89C2051

Pin Description                                                XTAL2
                                                               Output from the inverting oscillator amplifier.
VCC
Supply voltage.                                                Oscillator Characteristics

GND                                                            XTAL1 and XTAL2 are the input and output, respectively,
Ground.                                                        of an inverting amplifier which can be configured for use as
                                                               an on-chip oscillator, as shown in Figure 1. Either a quartz
Port 1                                                         crystal or ceramic resonator may be used. To drive the
Port 1 is an 8-bit bidirectional I/O port. Port pins P1.2 to   device from an external clock source, XTAL2 should be left
P1.7 provide internal pullups. P1.0 and P1.1 require exter-    unconnected while XTAL1 is driven as shown in Figure 2.
nal pullups. P1.0 and P1.1 also serve as the positive input    There are no requirements on the duty cycle of the external
(AIN0) and the negative input (AIN1), respectively, of the     clock signal, since the input to the internal clocking circuitry
on-chip precision analog comparator. The Port 1 output         is through a divide-by-two flip-flop, but minimum and maxi-
buffers can sink 20 mA and can drive LED displays directly.    mum voltage high and low time specifications must be
When 1s are written to Port 1 pins, they can be used as        observed.
inputs. When pins P1.2 to P1.7 are used as inputs and are      Figure 1. Oscillator Connections
externally pulled low, they will source current (IIL) because
of the internal pullups.                                       Note: C1, C2 = 30 pF 10 pF for Crystals
                                                                                       = 40 pF 10 pF for Ceramic Resonators
Port 1 also receives code data during Flash programming
and verification.                                              Figure 2. External Clock Drive Configuration

Port 3
Port 3 pins P3.0 to P3.5, P3.7 are seven bidirectional I/O
pins with internal pullups. P3.6 is hard-wired as an input to
the output of the on-chip comparator and is not accessible
as a general purpose I/O pin. The Port 3 output buffers can
sink 20 mA. When 1s are written to Port 3 pins they are
pulled high by the internal pullups and can be used as
inputs. As inputs, Port 3 pins that are externally being
pulled low will source current (IIL) because of the pullups.
Port 3 also serves the functions of various special features
of the AT89C2051 as listed below:

Port Pin  Alternate Functions

P3.0      RXD (serial input port)

P3.1      TXD (serial output port)

P3.2      INT0 (external interrupt 0)

P3.3      INT1 (external interrupt 1)

P3.4      T0 (timer 0 external input)

P3.5      T1 (timer 1 external input)

Port 3 also receives some control signals for Flash pro-
gramming and verification.

RST
Reset input. All I/O pins are reset to 1s as soon as RST
goes high. Holding the RST pin high for two machine cycles
while the oscillator is running resets the device.

Each machine cycle takes 12 oscillator or clock cycles.

XTAL1
Input to the inverting oscillator amplifier and input to the
internal clock operating circuit.

                                                                          4-17
Special Function Registers                                  User software should not write 1s to these unlisted loca-
                                                            tions, since they may be used in future products to invoke
A map of the on-chip memory area called the Special Func-   new features. In that case, the reset or inactive values of
tion Register (SFR) space is shown in the table below.      the new bits will always be 0.
Note that not all of the addresses are occupied, and unoc-
cupied addresses may not be implemented on the chip.                                                                                  0FFH
Read accesses to these addresses will in general return
random data, and write accesses will have an indetermi-
nate effect.

Table 1. AT89C2051 SFR Map and Reset Values

  0F8H

0F0H       B                                                                    0F7H
0E8H  00000000                                                                  0EFH

0E0H     ACC                                                                    0E7H
0D8H  00000000                                                                  0DFH

0D0H     PSW                                                                    0D7H
0C8H  00000000                                                                  0CFH

0C0H                                                                            0C7H

0B8H       IP                                                                   0BFH
0B0H  XXX00000                                                                  0B7H
0A8H                                                                            0AFH
0A0H       P3                                                                   0A7H
      11111111

           IE
      0XX00000

98H SCON                SBUF                                                                      9FH
          00000000  XXXXXXXX
                                                                                                  97H
90H   P1               TMOD
                     00000000                                                                     8FH
      11111111
                          SP                                                      PCON 87H
88H TCON             00000111      TL0       TL1               TH0       TH1    0XXX0000
          00000000             00000000  00000000           00000000  00000000

80H                               DPL       DPH
                               00000000  00000000

4-18                AT89C2051
                                                                                     AT89C2051

Restrictions on Certain Instructions                              Program Memory Lock Bits

The AT89C2051 and is an economical and cost-effective             On the chip are two lock bits which can be left unpro-
member of Atmel's growing family of microcontrollers. It          grammed (U) or can be programmed (P) to obtain the addi-
contains 2K bytes of flash program memory. It is fully com-       tional features listed in the table below:
patible with the MCS-51 architecture, and can be pro-
grammed using the MCS-51 instruction set. However,                Lock Bit Protection Modes(1)
there are a few considerations one must keep in mind when
utilizing certain instructions to program this device.            Program Lock Bits

All the instructions related to jumping or branching should               LB1 LB2 Protection Type
be restricted such that the destination address falls within
the physical program memory space of the device, which is         1       U  U No program lock features.
2K for the AT89C2051. This should be the responsibility of
the software programmer. For example, LJMP 7E0H would             2       P  U Further programming of the Flash
be a valid instruction for the AT89C2051 (with 2K of mem-
ory), whereas LJMP 900H would not.                                                   is disabled.

1. Branching instructions:                                             3  P  P Same as mode 2, also verify is
LCALL, LJMP, ACALL, AJMP, SJMP, JMP @A+DPTR                       Note:
                                                                                     disabled.
These unconditional branching instructions will execute
correctly as long as the programmer keeps in mind that the                1. The Lock Bits can only be erased with the Chip Erase
destination branching address must fall within the physical                   operation.
boundaries of the program memory size (locations 00H to
7FFH for the 89C2051). Violating the physical space limits        Idle Mode
may cause unknown program behavior.
                                                                  In idle mode, the CPU puts itself to sleep while all the on-
CJNE [...], DJNZ [...], JB, JNB, JC, JNC, JBC, JZ, JNZ With       chip peripherals remain active. The mode is invoked by
these conditional branching instructions the same rule            software. The content of the on-chip RAM and all the spe-
above applies. Again, violating the memory boundaries             cial functions registers remain unchanged during this
may cause erratic execution.                                      mode. The idle mode can be terminated by any enabled
                                                                  interrupt or by a hardware reset.
For applications involving interrupts the normal interrupt
service routine address locations of the 80C51 family archi-      P1.0 and P1.1 should be set to '0' if no external pullups are
tecture have been preserved.                                      used, or set to '1' if external pullups are used.

2. MOVX-related instructions, Data Memory:                        It should be noted that when idle is terminated by a hard-
The AT89C2051 contains 128 bytes of internal data mem-            ware reset, the device normally resumes program execu-
ory. Thus, in the AT89C2051 the stack depth is limited to         tion, from where it left off, up to two machine cycles before
128 bytes, the amount of available RAM. External DATA             the internal reset algorithm takes control. On-chip hardware
memory access is not supported in this device, nor is exter-      inhibits access to internal RAM in this event, but access to
nal PROGRAM memory execution. Therefore, no MOVX                  the port pins is not inhibited. To eliminate the possibility of
[...] instructions should be included in the program.             an unexpected write to a port pin when Idle is terminated by
                                                                  reset, the instruction following the one that invokes Idle
A typical 80C51 assembler will still assemble instructions,       should not be one that writes to a port pin or to external
even if they are written in violation of the restrictions men-    memory.
tioned above. It is the responsibility of the controller user to
know the physical features and limitations of the device          Power Down Mode
being used and adjust the instructions used correspond-
ingly.                                                            In the power down mode the oscillator is stopped, and the
                                                                  instruction that invokes power down is the last instruction
                                                                  executed. The on-chip RAM and Special Function Regis-
                                                                  ters retain their values until the power down mode is termi-
                                                                  nated. The only exit from power down is a hardware reset.
                                                                  Reset redefines the SFRs but does not change the on-chip
                                                                  RAM. The reset should not be activated before VCC is
                                                                  restored to its normal operating level and must be held
                                                                  active long enough to allow the oscillator to restart and sta-
                                                                  bilize.

                                                                  P1.0 and P1.1 should be set to '0' if no external pullups are
                                                                  used, or set to '1' if external pullups are used.

                                                                                                               4-19
Programming The Flash                                            Ready/Busy: The Progress of byte programming can also
                                                                 be monitored by the RDY/BSY output signal. Pin P3.1 is
The AT89C2051 is shipped with the 2K bytes of on-chip            pulled low after P3.2 goes High during programming to indi-
PEROM code memory array in the erased state (i.e., con-          cate BUSY. P3.1 is pulled High again when programming is
tents = FFH) and ready to be programmed. The code mem-           done to indicate READY.
ory array is programmed one byte at a time. Once the array
is programmed, to re-program any non-blank byte, the             Program Verify: If lock bits LB1 and LB2 have not been
entire memory array needs to be erased electrically.             programmed code data can be read back via the data lines
                                                                 for verification:
Internal Address Counter: The AT89C2051 contains an
internal PEROM address counter which is always reset to          1. Reset the internal address counter to 000H by bringing
000H on the rising edge of RST and is advanced by apply-             RST from 'L' to 'H'.
ing a positive going pulse to pin XTAL1.
                                                                 2. Apply the appropriate control signals for Read Code data
Programming Algorithm: To program the AT89C2051,                     and read the output data at the port P1 pins.
the following sequence is recommended.
                                                                 3. Pulse pin XTAL1 once to advance the internal address
1. Power-up sequence:                                                counter.
    Apply power between VCC and GND pins
    Set RST and XTAL1 to GND                                     4. Read the next code data byte at the port P1 pins.
                                                                 5. Repeat steps 3 and 4 until the entire array is read.
2. Set pin RST to 'H'                                            The lock bits cannot be verified directly. Verification of the
    Set pin P3.2 to 'H'                                          lock bits is achieved by observing that their features are
                                                                 enabled.
3. Apply the appropriate combination of 'H' or 'L' logic
    levels to pins P3.3, P3.4, P3.5, P3.7 to select one of the   Chip Erase: The entire PEROM array (2K bytes) and the
    programming operations shown in the PEROM Pro-               two Lock Bits are erased electrically by using the proper
    gramming Modes table.                                        combination of control signals and by holding P3.2 low for
                                                                 10 ms. The code array is written with all "1"s in the Chip
To Program and Verify the Array:                                 Erase operation and must be executed before any non-
                                                                 blank memory byte can be re-programmed.
4. Apply data for Code byte at location 000H to P1.0 to
    P1.7.                                                        Reading the Signature Bytes: The signature bytes are
                                                                 read by the same procedure as a normal verification of
5. Raise RST to 12V to enable programming.                       locations 000H, 001H, and 002H, except that P3.5 and
                                                                 P3.7 must be pulled to a logic low. The values returned are
6. Pulse P3.2 once to program a byte in the PEROM array          as follows.
    or the lock bits. The byte-write cycle is self-timed and
    typically takes 1.2 ms.                                            (000H) = 1EH indicates manufactured by Atmel
                                                                       (001H) = 21H indicates 89C2051
7. To verify the programmed data, lower RST from 12V to
    logic 'H' level and set pins P3.3 to P3.7 to the appropiate  Programming Interface
    levels. Output data can be read at the port P1 pins.
                                                                 Every code byte in the Flash array can be written and the
8. To program a byte at the next address location, pulse         entire array can be erased by using the appropriate combi-
    XTAL1 pin once to advance the internal address counter.      nation of control signals. The write operation cycle is self-
    Apply new data to the port P1 pins.                          timed and once initiated, will automatically time itself to
                                                                 completion.
9. Repeat steps 5 through 8, changing data and advancing
    the address counter for the entire 2K bytes array or until   All major programming vendors offer worldwide support for
    the end of the object file is reached.                       the Atmel microcontroller series. Please contact your local
                                                                 programming vendor for the appropriate software revision.
10.Power-off sequence:
    set XTAL1 to 'L'
    set RST to 'L'
    Turn VCC power off

Data Polling: The AT89C2051 features Data Polling to
indicate the end of a write cycle. During a write cycle, an
attempted read of the last byte written will result in the com-
plement of the written data on P1.7. Once the write cycle
has been completed, true data is valid on all outputs, and
the next cycle may begin. Data Polling may begin any time
after a write cycle has been initiated.

4-20  AT89C2051
                                                                          AT89C2051

Flash Programming Modes                 RST/VPP  P3.2/PROG             P3.3  P3.4      P3.5  P3.7
                                           12V         H                 L     H         H     H
  Mode
  Write Code Data(1)(3)

Read Code Data(1)                           H                          L     L         H     H
Write Lock
                     Bit - 1            12V                            H     H         H     H

                     Bit - 2            12V                            H     H         L     L

Chip Erase                              12V                       (2)  H     L         L     L

Read Signature Byte                         H                  H       L     L         L     L

Notes: 1. The internal PEROM address counter is reset to 000H on the rising edge of RST and is advanced by a positive pulse at
                XTAL 1 pin.

2. Chip Erase requires a 10-ms PROG pulse.

3. P3.1 is pulled Low during programming to indicate RDY/BSY.

Figure 3. Programming the Flash Memory           Figure 4. Verifying the Flash Memory

                                               PP

                                                                                                                                  4-21
Flash Programming and Verification Characteristics

TA = 0C to 70C, VCC = 5.0 10%

Symbol  Parameter                                   Min   Max   Units

VPP     Programming Enable Voltage                  11.5  12.5  V

IPP     Programming Enable Current                        250   A

tDVGL   Data Setup to PROG Low                      1.0         s

tGHDX   Data Hold After PROG                        1.0         s

tEHSH   P3.4 (ENABLE) High to VPP                   1.0         s

tSHGL   VPP Setup to PROG Low                       10          s

tGHSL   VPP Hold After PROG                         10          s

tGLGH   PROG Width                                  1     110   s

tELQV   ENABLE Low to Data Valid                          1.0   s

tEHQZ   Data Float After ENABLE                     0     1.0   s

tGHBL   PROG High to BUSY Low                             50    ns

tWC     Byte Write Cycle Time                             2.0   ms

tBHIH   RDY/BSY\ to Increment Clock Delay           1.0         s

tIHIL   Increment Clock High                        200         ns

Note: 1. Only used in 12-volt programming mode.

Flash Programming and Verification Waveforms

4-22    AT89C2051
                                                                                             AT89C2051

Absolute Maximum Ratings*                                                          *NOTICE:  Stresses beyond those listed under "Absolute
                                                                                             Maximum Ratings" may cause permanent dam-
  Operating Temperature ................................. -55C to +125C                    age to the device. This is a stress rating only and
  Storage Temperature ..................................... -65C to +150C                  functional operation of the device at these or any
  Voltage on Any Pin                                                                         other conditions beyond those indicated in the
  with Respect to Ground .....................................-1.0V to +7.0V                 operational sections of this specification is not
  Maximum Operating Voltage............................................. 6.6V                implied. Exposure to absolute maximum rating
  DC Output Current...................................................... 25.0 mA            conditions for extended periods may affect device
                                                                                             reliability.

DC Characteristics

TA = -40C to 85C, VCC = 2.0V to 6.0V (unless otherwise noted)

Symbol  Parameter                             Condition                                      Min       Max            Units

VIL     Input Low Voltage                                                                    -0.5      0.2 VCC - 0.1  V

VIH     Input High Voltage                    (Except XTAL1, RST)                            0.2 VCC + 0.9 VCC + 0.5  V

VIH1    Input High Voltage                    (XTAL1, RST)                                   0.7 VCC   VCC + 0.5      V

VOL     Output Low Voltage(1)                 IOL = 20 mA, VCC = 5V                                    0.5            V
                                              IOL = 10 mA, VCC = 2.7V
        (Ports 1, 3)

VOH     Output High Voltage                   IOH = -80 A, VCC = 5V 10%                   2.4                      V
                                              IOH = -30 A
        (Ports 1, 3)                          IOH = -12 A                                   0.75 VCC                 V
                                              VIN = 0.45V
                                                                                             0.9 VCC                  V

IIL     Logical 0 Input Current                                                                        -50            A

        (Ports 1, 3)

ITL     Logical 1 to 0 Transition Current VIN = 2V, VCC = 5V 10%                                     -750           A

        (Ports 1, 3)

ILI     Input Leakage Current                 0 < VIN < VCC                                            10            A

        (Port P1.0, P1.1)

VOS     Comparator Input Offset Voltage VCC = 5V                                                       20             mV

VCM     Comparator Input Common                                                              0         VCC            V

        Mode Voltage

RRST    Reset Pulldown Resistor                                                              50        300            K

  CIO   Pin Capacitance                       Test Freq. = 1 MHz, TA = 25C                            10             pF
  ICC
        Power Supply Current                  Active Mode, 12 MHz, VCC = 6V/3V                         15/5.5         mA
Notes:
                                              Idle Mode, 12 MHz, VCC = 6V/3V                           5/1            mA
                                              P1.0 & P1.1 = 0V or VCC
        Power Down Mode(2)                                                                             100            A
                                              VCC = 6V P1.0 & P1.1 = 0V or VCC

                                              VCC = 3V P1.0 & P1.1 = 0V or VCC                         20             A

        1. Under steady state (non-transient) conditions, IOL must be externally limited as follows:
            Maximum IOL per port pin: 20 mA
            Maximum total IOL for all output pins: 80 mA
            If IOL exceeds the test condition, VOL may exceed the related specification. Pins are not guaranteed to sink current greater
            than the listed test conditions.

        2. Minimum VCC for Power Down is 2V.

                                                                                                                      4-23
External Clock Drive Waveforms

External Clock Drive

Symbol   Parameter              VCC = 2.7V to 6.0V  VCC = 4.0V to 6.0V  Units

                                Min   Max           Min   Max           MHz
                                                                          ns
1/tCLCL  Oscillator Frequency   0     12            0     24              ns
tCLCL    Clock Period                                                     ns
tCHCX    High Time              83.3                41.6                  ns
tCLCX    Low Time                                                         ns
tCLCH    Rise Time              30                  15
tCHCL    Fall Time
                                30                  15

                                      20                  20

                                      20                  20

4-24     AT89C2051
                                                                             AT89C2051

Serial Port Timing: Shift Register Mode Test Conditions

(VCC = 5.0V 20%; Load Capacitance = 80 pF)

Symbol  Parameter                                                12 MHz Osc  Variable Oscillator       Units

                                                                 Min    Max  Min          Max            s
                                                                                                         ns
tXLXL   Serial Port Clock Cycle Time                             1.0         12tCLCL                     ns
tQVXH   Output Data Setup to Clock Rising Edge                                                           ns
tXHQX   Output Data Hold After Clock Rising Edge                 700         10tCLCL-133                 ns
tXHDX   Input Data Hold After Clock Rising Edge
tXHDV   Clock Rising Edge to Input Data Valid                    50          2tCLCL-117

                                                                 0           0

                                                                        700               10tCLCL-133

Shift Register Mode Timing Waveforms

AC Testing Input/Output Waveforms(1) Float Waveforms(1)

Note:  1. AC Inputs during testing are driven at VCC - 0.5V for  Note:  1. For timing purposes, a port pin is no longer float-
             a logic 1 and 0.45V for a logic 0. Timing measure-               ing when a 100 mV change from load voltage
                                                                              occurs. A port pin begins to float when 100 mV
             ments are made at VIH min. for a logic 1 and VIL                 change frothe loaded VOH/VOL level occurs.
             max. for a logic 0.

                                                                                                       4-25
            20                                           AT89C2051

       I 15                                       TYPICAL ICC - ACTIVE (85C)
      C
      C 10                                                                                            Vc c= 6.0V

      m                                                           Vc c= 5.0V
      A5
                                                                                  Vc c= 3.0V
             0
                0                                 6        12                 18                                  24

                                                  FREQUENCY (MHz)

                                                       AT89C2051

                                                  TYPICAL ICC - IDLE (85C)

            3                                                                     Vcc=6.0V

       I                                                      Vcc=5.0V
      C2
      C                                                                           Vcc=3.0V

      m1                                          3        6                  9                                   12
      A

            0
               0

                                                  FREQUENCY (MHz)

                             AT89C2051

           TYPICAL ICC vs. VOLTAGE- POWER DOWN (85C)

      20

      I 15
      C
      C 10

      
      A5

      0                                              4.0V          5.0V                                           6.0V
      3.0V

                                                     Vcc VOLTAGE

Notes: 1. XTAL1 tied to GND for ICC (power down)
            2. P.1.0 and P1.1 = VCC or GND
            3. Lock bits programmed

4-26  AT89C2051
                                                                           AT89C2051

Ordering Information

Speed  Power          Ordering Code   Package                              Operation Range
(MHz)  Supply
                                      20P3                                     Commercial
12     2.7V to 6.0V   AT89C2051-12PC  20S                                     (0C to 70C)

                      AT89C2051-12SC  20P3                                       Industrial
                                      20S                                   (-40C to 85C)
                      AT89C2051-12PI
                      AT89C2051-12SI  20P3                                     Automotive
                                      20S                                  (-40C to 105C)
                      AT89C2051-12PA
                      AT89C2051-12SA  20P3                                     Commercial
                                      20S                                     (0C to 70C)
24     4.0V to 6.0V   AT89C2051-24PC
                                      20P3                                       Industrial
                      AT89C2051-24SC  20S                                   (-40C to 85C)

                      AT89C2051-24PI
                      AT89C2051-24SI

20P3                                                         Package Type
20S    20 Lead, 0.300" Wide, Plastic Dual In-line Package (PDIP)
       20 Lead, 0.300" Wide, Plastic Gull Wing Small Outline (SOIC)

                                                                                             4-27
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