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AT84XAD001BTD

器件型号:AT84XAD001BTD
器件类别:半导体    逻辑   
厂商名称:Atmel (Microchip)
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器件描述

2-CH 8-BIT PROPRIETARY METHOD ADC, PARALLEL ACCESS, PQFP144

参数
AT84XAD001BTD功能数量 1
AT84XAD001BTD端子数量 144
AT84XAD001BTD最大工作温度 70 Cel
AT84XAD001BTD最小工作温度 0.0 Cel
AT84XAD001BTD额定供电电压 3.3 V
AT84XAD001BTD最大线性误差 0.3906 %
AT84XAD001BTD最大限制模拟输入电压 0.5500 V
AT84XAD001BTD最小限制模拟输入电压 0.4500 V
AT84XAD001BTD加工封装描述 20 × 20 MM, 1.40 MM HEIGHT, LQFP-144
AT84XAD001BTD状态 DISCONTINUED
AT84XAD001BTD工艺 BICMOS
AT84XAD001BTD包装形状 SQUARE
AT84XAD001BTD包装尺寸 FLATPACK, 低 PROFILE, FINE PITCH
AT84XAD001BTD表面贴装 Yes
AT84XAD001BTD端子形式 GULL WING
AT84XAD001BTD端子间距 0.5000 mm
AT84XAD001BTD端子涂层 锡 铅
AT84XAD001BTD端子位置
AT84XAD001BTD包装材料 塑料/环氧树脂
AT84XAD001BTD温度等级 COMMERCIAL
AT84XAD001BTD采样率 1000 MHz
AT84XAD001BTD输出格式 并行, 8 位
AT84XAD001BTD转换器的类型 专有的 方法
AT84XAD001BTD位数 8
AT84XAD001BTD输出位编码 二进制
AT84XAD001BTD模拟通道数 2
AT84XAD001BTD采样保持和跟踪保持 SAMPLE

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AT84XAD001BTD器件文档内容

Features                                                                    Dual 8-bit
                                                                            1 Gsps ADC
Dual ADC with 8-bit Resolution
1 Gsps Sampling Rate per Channel, 2 Gsps in Interlaced Mode               AT84AD001B
Single or 1:2 Demultiplexed Output                                        Smart ADCTM
LVDS Output Format (100)
500 mVpp Analog Input (Differential Only)
Differential or Single-ended 50 PECL/LVDS Compatible Clock Inputs
Power Supply: 3.3V (Analog), 3.3V (Digital), 2.25V (Output)
LQFP144 Package
Temperature Range:

       0C < TA < 70C (Commercial Grade)
       -40C < TA < 85C (Industrial Grade)
3-wire Serial Interface
       16-bit Data, 3-bit Address
       1:2 or 1:1 Output Demultiplexer Ratio Selection
       Full or Partial Standby Mode
       Analog Gain (1.5 dB) Digital Control
       Input Clock Selection
       Analog Input Switch Selection
       Binary or Gray Logical Outputs
       Synchronous Data Ready Reset
       Data Ready Delay Adjustable on Both Channels
       Interlacing Functions:

            Offset and Gain (Channel to Channel) Calibration
            Digital Fine SDA (Fine Sampling Delay Adjust) on One Channel
       Internal Static or Dynamic Built-In Test (BIT)

Performance

Low Power Consumption: 0.7W Per Channel
Power Consumption in Standby Mode: 120 mW
1.5 GHz Full Power Input Bandwidth (-3 dB)
SNR = 42 dB Typ (6.8 ENOB), THD = -51 dBc, SFDR = -54 dBc at Fs = 1 Gsps

      Fin = 500 MHz
2-tone IMD3: -54 dBc (499 MHz, 501 MHz) at 1 Gsps
DNL = 0.25 LSB, INL = 0.5 LSB
Channel to Channel Input Offset Error: 0.5 LSB Max (After Calibration)
Gain Matching (Channel to Channel): 0.5 LSB Max (After Calibration)
Low Bit Error Rate (10-13) at 1 Gsps

Application

Instrumentation

Satellite Receivers

Direct RF Down Conversion

WLAN

                                                                            2153CBDC04/04

                                                                                            1
Description             The AT84AD001B is a monolithic dual 8-bit analog-to-digital converter, offering low
                        1.4W power consumption and excellent digitizing accuracy. It integrates dual on-chip
                        track/holds that provide an enhanced dynamic performance with a sampling rate of up to
                        1 Gsps and an input frequency bandwidth of over 1.5 GHz. The dual concept, the inte-
                        grated demultiplexer and the easy interleaving mode make this device user-friendly for
                        all dual channel applications, such as direct RF conversion or data acquisition. The
                        smart function of the 3-wire serial interface eliminates the need for external compo-
                        nents, which are usually necessary for gain and offset tuning and setting of other
                        parameters, leading to space and power reduction as well as system flexibility.

Functional Description

                        The AT84AD001B is a dual 8-bit 1 Gsps ADC based on advanced high-speed
                        BiCMOS technology.

                        Each ADC includes a front-end analog multiplexer followed by a Sample and Hold (S/H),
                        and an 8-bit flash-like architecture core analog-to-digital converter. The output data is
                        followed by a switchable 1:1 or 1:2 demultiplexer and LVDS output buffers (100).

                        Two over-range bits are provided for adjustment of the external gain control on each
                        channel.

                        A 3-wire serial interface (3-bit address and 16-bit data) is included to provide several
                        adjustments:
                         Analog input range adjustment (1.5 dB) with 8-bit data control using a 3-wire bus

                             interface (steps of 0.18 dB)
                         Analog input switch: both ADCs can convert the same analog input signal I or Q
                         Gray or binary encoder output. Output format: DMUX 1:1 or 1:2 with control of the

                             output frequency on the data ready output signal
                         Partial or full standby on channel I or channel Q
                         Clock selection:

                              Two independent clocks: CLKI and CLKQ
                              One master clock (CLKI) with the same phase for channel I and channel Q
                              One master clock but with two phases (CLKI for channel I and CLKIB for

                                  channel Q)
                         ISA: Internal Settling Adjustment on channel I and channel Q
                         FiSDA: Fine Sampling Delay Adjustment on channel Q
                         Adjustable Data Ready Output Delay on both channels
                         Test mode: decimation mode (by 16), Built-In Test.

                        A calibration phase is provided to set the two DC offsets of channel I and channel Q
                        close to code 127.5 and calibrate the two gains to achieve a maximum difference of
                        0.5 LSB. The offset and gain error can also be set externally via the 3-wire serial
                        interface.

                        The AD84AD001B operates in fully differential mode from the analog inputs up to the
                        digital outputs. The AD84AD001B features a full-power input bandwidth of 1.5 GHz.

2 AT84AD001B

                        2153CBDC04/04
                                                                                                        AT84AD001B

Figure 1. Simplified Block Diagram

         CLKI                               Clock Buffer              Divider  DRDA          LVDS               CLKIO
        DDRB                                                          2 to16      I          Clock 2
                                                                                             Buffer

                                                                                                        16      DOAI

                                                               DoirI  DMUX                                      DOAIN
                                                                8       1:2
  Vini                              +       8bit                        or                   LVDS               DOBI
Vinib                                 S/H   ADC                         1:1                  Buffer 16          DOBIN
                                                                         I
Vinq                               -         I                                                 I
Vinqb
                                                                                                        2       DOIRI

               Gain control I                                                                                   DOIRIN
               Calibration
               Gain/offset                                                     DMUX control
               ISA I
                                                          BIT                                                   Data
                 Input switch                                                                                   Clock
        INPUT                                                                  3-wire Serial Interface          Ldn
         MUX   Gain control Q                                                           3WSI
               Calibration                                                                                      Mode
               Gain/offset                                                     DMUX control
               ISA Q & FiSDA                                                                                    DOIRQ
                                                                                                                DOIRQN
                                                               DoirQ                                         2
                                                                                                                DOAQ
                                    +       8bit                      DMUX                   LVDS 16            DOAQN
                                       S/H                             1: 2                  buffe r            DOBQ
                                            ADC                         or                                      DOBQN
                                    -                                  1: 1                    Q
                                            Q                  8         Q                                  16

        CLKQ                                Clock Buffer              Divider  DRDA          LVDS 2             CLKQO
        DDRB                                                          2 to 16     Q          Clock
                                                                                             Buffer

                                                                                                                                                                  3

2153CBDC04/04
Typical Applications

Figure 2. Satellite Receiver Application

    Satellite                Low Noise Converter                                 Satellite Tuner
   Dish                     (Connected to the Dish)
                                                                                  Tunable
               Bandpass                      Bandpass              Low Pass      Band Filter            IF
               Amplifier                     Amplifier                Filter                      Band Filter

               11..12 GHz                    1..2 GHz                                                          AGC

                                                                               Synthesizer
                                                                              1.5 ... 2.5 GHz

                                          Local oscillator

I                                         I                                   I

   Control Functions:                                       AT84AD001B           Local Oscillator
   Clock and Carrier                                                                                  0 90

               Recovery...                                                    Q

Q                                         Q

                                                            Clock

                                                                              Q

                                                                                                  Quadrature

                                             Demodulation

4 AT84AD001B

                                                                                                                    2153CBDC04/04
                                                                                                     AT84AD001B

Figure 3. Dual Channel Digital Oscilloscope Application

Channel B                Analog switch       DAC     ADC B
                      A                      Gain
                                                                 FISO                                   Display
Channel A                                    DAC
                      A                      Offset              RAM P

Channel Mode                                 DAC     ADC A
   Selection                                 Offset

                                             DAC
                                             Gain

                                                                                 Clock
                                                                                 selection

                                                                                      Timing
                                                                                      circuit

                                                           DACs

                                                     Smart dual
                                                         ADC

                                                           DACs

Table 1. Absolute Maximum Ratings                                   Symbol                     Value               Unit
  Parameter
  Analog positive supply voltage                                       VCCA                    3.6                 V
  Digital positive supply voltage                                      VCCD
  Output supply voltage                                               VCCO                     3.6                 V
  Maximum difference between VCCA and VCCD                       VCCA to VCCD
  Minimum VCCO                                                        VCCO                     3.6                 V
                                                                  VINI or VINIB
  Analog input voltage                                           VINQ or VINQB                  0.8               V

  Digital input voltage                                                 VD                     1.6                 V
  Clock input voltage                                            VCLK or VCLKB
  Maximum difference between VCLK and VCLKB                       VCLK - VCLKB                 1/-1                V
  Maximum junction temperature
  Storage temperature                                                   TJ                     -0.3 to VCCD + 0.3  V
  Lead temperature (soldering 10s)                                      Tstg
                                                                      Tleads                   -0.3 to VCCD + 0.3  V

                                                                                               -2 to 2             V

                                                                                               125                 C

                                                                                               -65 to 150          C

                                                                                               300                 C

Note: Absolute maximum ratings are limiting values (referenced to GND = 0V), to be applied individually, while other parameters are
            within specified operating conditions. Long exposure to maximum ratings may affect device reliability.

                                                                                                                                                                  5

2153CBDC04/04
Table 2. Recommended Conditions of Use                Symbol         Comments          Recommended Value     Unit
  Parameter                                                                                         3.3       V
  Analog supply voltage                                 VCCA                                        3.3       V
  Digital supply voltage                                VCCD                                       2.25       V
  Output supply voltage                                 VCCO
                                                    VINi -VIniB or                                 500      mVpp
  Differential analog input voltage (full-scale)    VINQ -VINQB                                             mVpp
                                                       Vinclk                                      600
  Differential clock input level                                                                              ps
  Internal Settling Adjustment (ISA) with a 3-wire  ISA                                             -50
  serial interface for channel I and channel Q                                                                C
                                                    TAmbient        Commercial grade          0 < TA < 70
  Operating temperature range                                        Industrial grade        -40 < TA < 85

Electrical Operating Characteristics

                                              Unless otherwise specified:
                                              VCCA = 3.3V; VCCD = 3.3V; VCCO = 2.25V
                                              VINI - VINB or VINQ - VINQB = 500 mVpp full-scale differential input
                                              LVDS digital outputs (100)
                                              TA (typical) = 25 C
                                              Full temperature range: 0 C < TA < 70 C (commercial grade) or -40 C < TA < 85 C

                                                    (industrial grade)

Table 3. Electrical Operating Characteristics in Nominal Conditions

Parameter                                           Symbol           Min               Typ   Max            Unit

Resolution                                                                             8                    Bits

Power Requirements

Positive supply voltage                             VCCA             3.15              3.3   3.45           V

                  - Analog                          VCCD             3.15              3.3   3.45           V
                  - Digital
Output digital (LVDS) and serial interface          VCCO             2.0               2.25  2.5            V

Supply current (typical conditions)

            - Analog                                ICCA                               150   180            mA

            - Digital                               ICCD                               230   275            mA

            - Output                                ICCO                               100   120            mA

Supply current (1:2 DMUX mode)

            - Analog                                ICCA                               150   180

            - Digital                               ICCD                               260   310            mA

            - Output                                ICCO                               175   210            mA

6 AT84AD001B

                                                                                                            2153CBDC04/04
                                                                                      AT84AD001B

Table 3. Electrical Operating Characteristics in Nominal Conditions (Continued)

Parameter                                       Symbol         Min               Typ  Max                  Unit

Supply current (2 input clocks, 1:2 DMUX mode)                                                             mA

           - Analog                             ICCA                             150  180                  mA
                                                                                                           mA
           - Digital                            ICCD                             290  350                  mA

           - Output                             ICCO                             180  215                  mA
                                                                                                           mA
Supply current                                                                                             mA
                                                                                                           mA
(1 channel only, 1:1 DMUX mode)                                                                            mA
                                                                                                           mA
           - Analog                             ICCA                             80   95                    W
                                                                                                           mW
           - Digital                            ICCD                             160  190
                                                                                                           mV
           - Output                             ICCO                             55   65                   mV
                                                                                                            pF
Supply current                                                                                             GHz
                                                                                                           MHz
(1 channel only, 1:2 DMUX mode)
                                                                                                           mV
           - Analog                             ICCA                             80   95                   dBm
                                                                                                            pF
           - Digital                            ICCD                             170  205
                                                                                                           mV
           - Output                             ICCO                             90   110

Supply current (full standby mode)                   ICCA                        12   17
                   - Analog                          ICCD
                   - Digital                         ICCO                        24   34
                   - Output                           PD
                                                    stbpd                        3    5
Nominal dissipation                              VINi - VIniB
(1 clock, 1:1 DMUX mode, 2 channels)                  or                         1.4  1.7
Nominal dissipation (full standby mode)         VINQ - VINQB
Analog Inputs                                        CIN                         120
                                                   FPBW
Full-scale differential analog input voltage                   450               500  550
                                                  VIL - VIH
Analog input capacitance I and Q                                                                        2
Full power input bandwidth (-3 dB)                   VOD                         1.5
Gain flatness (-0.5 dB)                                                          500
Clock Input
Logic compatibility for clock inputs and DDRB                       PECL/ECL/LVDS
Reset (pins 124,125,126,127,128,129)
PECL/LVDS clock inputs voltages                                                  600
(VCLKI/IN or VCLKQ/QN)
Differential logical level                                     -9                0    6
Clock input power level
Clock input capacitance                                                          2
Digital Outputs
Logic compatibility for digital outputs                             LVDS
(depending on the value of VCCO)
Differential output voltage swings                             220               270  350
(assuming VCCO = 2.25V)

                                                                                                                                                                  7

2153CBDC04/04
Table 3. Electrical Operating Characteristics in Nominal Conditions (Continued)

Parameter                                      Symbol             Min                  Typ              Max             Unit

Output levels (assuming VCCO = 2.25V)                                                                    1.2              V
100 differentially terminated                                                                           1.45              V
                                                                                                       1325              mV
Logic 0 voltage                                VOL                 1.0                 1.1                               W
                                                                  1.25                1.35               12              mA
Logic 1 voltage                                VOH                                                                       mA
                                                                  1125                1250               50            mV/C
Output offset voltage (assuming VCCO = 2.25V)  VOS                                                       0.4
100 differentially terminated                                                                       VCCO + 0.4          MHz
                                                                                                         0.4              V
Output impedance                               RO                                      50           VCCO + 0.4            V
                                                                                                         15               V
Output current (shorted output)                                                                                           V
                                                                                                                         pF
Output current (grounded output)                                                       30

Output level drift with temperature                                                    1.3

Digital Input (Serial Interface)

Maximum clock frequency (input clk)            Fclk

Input logical level 0 (clk, mode, data, ldn)                      -0.4                 0

Input logical level 1 (clk, mode, data, ldn)                      VCCO - 0.4     VCCO - 0.4
Output logical level 0 (cal)                                          -0.4            0

Output logical level 1 (cal)                                      VCCO - 0.4          VCCO
Maximum output load (cal)

Note: The gain setting is 0 dB, one clock input, no standby mode [full power mode], 1:1 DMUX, calibration off.

Table 4. Electrical Operating Characteristics                     Symbol         Min         Typ                Max    Unit
  Parameter
  DC Accuracy                                                                 Guaranteed over specified temperature range
  No missing code
  Differential non-linearity                                      DNL                        0.25               0.6    LSB
  Integral non-linearity                                          INL
  Gain error (single channel I or Q) with calibration                                        0.5                1      LSB
  Input offset matching (single channel I or Q) with calibration
  Gain error drift against temperature                                           -0.5        0                  0.5    LSB
  Gain error drift against VCCA
  Mean output offset code with calibration                                       -0.5        0                  0.5    LSB
  Transient Performance
                                                                                             0.062                     LSB/C
                                                                                             0.064                     LSB/mV

                                                                                 127         127.5              128    LSB

Bit Error Rate                                                    BER                        10-13              10-10   Error/
Fs = 1 Gsps                                                                                                            sample
Fin = 250 MHz

ADC settling time channel I or Q                                  TS                         170                       ps
(between 10% - 90% of output response)
VIni -ViniB = 500 mVpp

Note: Gain setting is 0 dB, two clock inputs, no standby mode [full power mode], 1:2 DMUX, calibration on.

8 AT84AD001B

                                                                                                                       2153CBDC04/04
                                                                        AT84AD001B

Table 5. AC Performances

Parameter                                        Symbol     Min   Typ   Max                                                 Unit

AC Performance

Signal-to-noise Ratio

Fs = 1 Gsps     Fin = 20 MHz                                42    44                                                        dBc

Fs = 1 Gsps     Fin = 500 MHz                          SNR  40    42                                                        dBc

Fs = 1 Gsps     Fin = 1 GHz                                       41                                                        dBc

Effective Number of Bits

Fs = 1 Gsps     Fin = 20 MHz                                7     7.2                                                       Bits

Fs = 1 Gsps     Fin = 500 MHz                    ENOB       6.5   6.8                                                       Bits

Fs = 1 Gsps     Fin = 1 GHz                                       6.2                                                       Bits

Total Harmonic Distortion (First 9 Harmonics)

Fs = 1 Gsps     Fin = 20 MHz                                48    54                                                        dBc

Fs = 1 Gsps     Fin = 500 MHz                    |THD|      45    51                                                        dBc

Fs = 1 Gsps     Fin = 1 GHz                                       42                                                        dBc

Spurious Free Dynamic Range

Fs = 1 Gsps     Fin = 20 MHz                                50    56                                                        dBc

Fs = 1 Gsps     Fin = 500 MHz                    |SFDR|     48    54                                                        dBc

Fs = 1 Gsps     Fin = 1 GHz                                       43                                                        dBc

Two-tone Inter-modulation Distortion (Single Channel)

FIN1 = 499 MHz , FIN2 = 501 MHz at Fs = 1 Gsps         IMD        -54                                                       dBc

Band flatness from DC up to 600 MHz                               0.5                                                      dB

Phase matching using auto-calibration and FiSDA

in interlace mode (channel I and Q)                    d    -0.7  0     0.7                                                
Fin = 250 MHz

Fs = 1 Gsps

Crosstalk channel I versus channel Q                   Cr         -55                                                       dB
Fin = 250 MHz, Fs = 1 Gsps(2)

Notes: 1. Differential input [-1 dBFS analog input level], gain setting is 0 dB, two input clock signals, no standby mode,
                1:1 DMUX, ISA = -50 ps.

            2. Measured on the AT84AD001TD-EB Evaluation Board.

                                                                                                                                                                  9

2153CBDC04/04
Table 6. AC Performances in Interlace Mode

Parameter                                         Symbol   Min           Typ   Max  Unit

Interlace Mode

Maximum equivalent clock frequency Fint = 2 x Fs  Fint     2                        Gsps
Where Fs = external clock frequency

Minimum clock frequency                           Fint                   20         Msps
                                                                                    LSB
Differential non-linearity in interlace mode      intDNL                 0.25

Integral non-linearity in interlace mode          intINL                 0.5        LSB

Signal-to-noise Ratio in Interlace Mode

Fint = 2 Gsps Fin = 20 MHz                                               42         dBc

                                                  iSNR

Fint = 2 Gsps Fin = 250 MHz                                              40         dBc

Effective Number of Bits in Interlace Mode

Fint = 2 Gsps Fin = 20 MHz                                               7.1        Bits

                                                  iENOB

Fint = 2 Gsps Fin = 250 MHz                                              6.8        Bits

Total Harmonic Distortion in Interlace Mode

Fint = 2 Gsps Fin = 20 MHz                                               52         dBc

                                                  |iTHD|

Fint = 2 Gsps Fin = 250 MHz                                              49         dBc

Spurious Free Dynamic Range in Interlace Mode

Fint = 2 Gsps Fin = 20 MHz                        |iSFDR|                54         dBc

Fint = 2 Gsps Fin = 250 MHz                                              52         dBc

Two-tone Inter-modulation Distortion (Single Channel) in Interlace Mode

FIN1 = 249 MHz , FIN2 = 251 MHz at Fint = 2 Gsps  iIMD                   -54        dBc

Note: One analog input on both cores, clock I samples the analog input on the rising and falling edges. The calibration
          phase is necessary. The gain setting is 0 dB, one input clock I, no standby mode, 1:1 DMUX, FiSDA adjustment.

10 AT84AD001B

                                                                                    2153CBDC04/04
                                                                                            AT84AD001B

Table 7. Switching Performances

Parameter                                         Symbol       Min             Typ          Max          Unit

Switching Performance and Characteristics - See "Timing Diagrams" on page 12.                           Gsps
                                                                                                        Msps
Maximum operating clock frequency                 FS           1                                        Msps
                                                                                                         Ksps
Maximum operating clock frequency in BIT and           FS                                   750
decimation modes                                  (BIT, DEC)                                              ns

Minimum clock frequency (no transparent mode)                                  10                         ns
                                                                                                          ns
Minimum clock frequency (with transparent mode)   FS                           1                      ps (rms)
                                                                                                          ns
Minimum clock pulse width [high]                  TC1          0.4             0.5              50        ns
(No transparent mode)                                                                                     ns
                                                                                                          ps
Minimum clock pulse width [low]                   TC2          0.4             0.5              50        ps
(No transparent mode)                                                                                     ps
                                                                                                          ps
Aperture delay: nominal mode with ISA & FiSDA     TA                           1                          ps

Aperture uncertainty                              Jitter                       0.4                  Clock cycles

Data output delay between input clock and data    TDO                          3.8                        ns

Data Ready Output Delay                           TDR                          3

Data Ready Reset to Data Ready                    TRDR                         2

Data Output Delay with Data Ready                 TD2                          1/2 Fs
                                                                               +Tdrda

Data Ready (CLKO) Delay Adjust (140 ps steps)     Tdrda range                  -560 to 420

Output skew                                                    50                           100

Output rise/fall time for DATA (20% - 80%)        TR/TF        300             350          500

Output rise/fall time for DATA READY (20% - 80%)  TR/TF        300             350          500

Data pipeline delay (nominal mode)                TPD                           3 (port B)
                                                                   3.5 (port A, 1:1 DMUX mode)
Data pipeline delay (nominal mode) in S/H                           4 (port A, 1:2 DMUX mode)
transparent mode
                                                                               2.5 (port B)
                                                                    3 (port A, 1:1 DMUX mode)
                                                                   3.5 (port A, 1:2 DMUX mode)

DDRB recommended pulse width                                   1

                                                                                                                                                                11

2153CBDC04/04
Timing Diagrams

Figure 4. Timing Diagram, ADC I or ADC Q, 1:2 DMUX Mode, Clock I for ADC I, Clock Q for ADC Q

Address: D7 D6 D5 D4 D3 D2 D1 D0
             1 1 XX1 X0 0

                                   TA                                       N+3

              VIN                        N+1   N+2
                                      N

CLKI or CLKQ

                                         Pipeline delay = 4 clock cycles                      TDO

          DOIA[0:7]                      N-4                                     N-2                N
     or DOQA[0:7]                                                                                  N +1
                                               Pipeline delay = 3 clock cycles                TDO
          DOIB[0:7]
     or DOQB[0:7]                        N-3                                        N-1
                                                  TD2                       Programmable delay
CLKOI or CLKOQ
          (= CLKI/2)

CLKOI or CLKOQ
          (= CLKI/4)

Figure 5. 1:1 DMUX Mode, Clock I = ADC I, Clock Q = ADC Q

             Address: D7 D6 D5 D4 D3 D2 D1 D0
                           1 1 XX0 X0 0

              VIN     TA
CLKI or CLKQ                                                                        N+3

                                                               N+2
                                         N+1

                         N

                                         Pipeline delay = 3.5 clock cycles               TDO

     DOIA[0:7]                           N -3          N -2                 N-1                 N  N+1
or DOQA[0:7]

CLKOI or CLKOQ

DOIB[0:7] and DOQB[0:7] are high impedance

12 AT84AD001B

                                                                                                         2153CBDC04/04
Figure 6. 1:2 DMUX Mode, Clock I = ADC I, Clock I = ADC Q                        AT84AD001B

                      Address: D7 D6 D5 D4 D3 D2 D1 D0                             NI
                                    1 0 XX1 X0 0                                 NI +1
                                                                                 NQ
                             TA                            N+3                   NQ +1
        VIN
                                   N+1            N+2
                                N
      CLKI                         Pipeline delay = 4 clock cycles          TDO
                                                                            TDO
DOIA[0:7]                          NI - 4                           NI - 2

DOIB[0:7]                          Pipeline delay = 3 clock cycles

                                   NI - 3                           NI - 1

DOQA[0:7]                          NQ - 4                           NQ - 2

DOQB[0:7]                          NQ - 3                           NQ - 1
                                             TD2
     CLKOI
(= CLKI/2)

     CLKOI
(= CLKI/4)

  CLKOQ is high impedance

                                                                                                                                                                13

2153CBDC04/04
Figure 7. 1:1 DMUX Mode, Clock I = ADC I, Clock I = ADC Q

                  Address: D7 D6 D5 D4 D3 D2 D1 D0
                                1 0 XX0 X0 0

             TA

                                                           N+3

VIN             N+1                        N+2
CLKI
             N

                 Pipeline delay = 3.5 clock cycles              TDO

DOIA[0:7]        N -3                       N -2           N-1       N  N+1
                                                                        N+1
DOQA[0:7]        N -3                       N -2           N-1       N
      CLKOI

DOIB[0:7] and DOQB[0:7] are high impedance
CLKOQ is high impedance

14 AT84AD001B

                                                                             2153CBDC04/04
Figure 8. 1:2 DMUX Mode, Clock I = ADC I, Clock IN = ADC Q                 AT84AD001B

Address: D7 D6 D5 D4 D3 D2 D1 D0                                            N
             0 X XX1 X0 0                                                  N+2
                                                                           N+1
                                            N+4             N+6            N+3
                                                    N+5
            TA                N+2

VIN                      N+1       N+3

            N

CLKI

CLKIN

                              Pipeline delay = 4 clock cycles         TDO
                                                                      TDO
DOQA[0:7]                     N -8                             N- 4   TDO
DOQB[0:7]
DOIA[0:7]                         Pipeline delay = 3 clock cycles

                              N -6                          N -2

                                   Pipeline delay = 3.5 clock cycles

                              N -7                             N -3

DOIB[0:7]                    N -5                             N -1
                                       TD2
     CLKOI
(= CLKI/2)

     CLKOI
(= CLKI/4)

CLKOQ is high impedance

                                                                                                                                                                15

2153CBDC04/04
Figure 9. 1:1 DMUX Mode, Clock I = ADC I, Clock IN = ADC Q

Address: D7 D6 D5 D4 D3 D2 D1 D0
             0 X XX0 X0 0

                                            N+4               N+6
                                                    N+5
            TA           N+2

VIN                 N+1       N+3

            N

CLKI

CLKIN

                    Pipeline delay = 3.5 clock cycles                        TDO

DOQA[0:7]                N -6                  N -4           N-2                    N  N+2
DOIA[0:7]                                                                              N+3
                         Pipeline delay = 3 clock cycles                     TDO

                         N -5                  N -3           N-1                 N +1

    CLKOI
(= CLKI/2)

DOIB[0:7] and DOQB[0:7] are high impedance
CLKOQ is high impedance

Figure 10. 1:1 DMUX Mode, Decimation Mode Test (1:16 Factor)

Address: D7 D6 D5 D4 D3 D2 D1 D0
             1 0 XX0 X0 0

                                            N + 16            N + 32

            N - 16       N

VIN         16 clock cycles

CLKI

DOIA[0:7]          N - 16                  N               N + 16           N + 32     N + 48
DOQA[0:7]           N - 16                                                              N + 48
                                            N                 N + 16         N + 32

     CLKOI

DOIB[0:7] and DOQB[0:7] are high impedance
CLKOQ is high impedance

Notes: 1. The maximum clock input frequency in decimation mode is 750 Msps.
            2. Frequency(CLKOI) = Frequency(Data) = Frequency(CLKI)/16.

16 AT84AD001B

                                                                                                2153CBDC04/04
Figure 11. Data Ready Reset                                                                      AT84AD001B

                             500 ps                                     500 ps             ALLOWED

       CLKI or                 1 ns min
        CLKQ                 FORBIDDEN

        DDRB

                                                                        FORBIDDEN

                                                          ALLOWED

Figure 12. Data Ready Reset 1:1 DMUX Mode

           VIN       TA                                   N+1
                                                                     Pipeline Delay + TDO
       CLKI or                                         N
         CLKQ                       Clock in

                                      Reset

       DOIA[0:7] or                                                                                                                    N
         DOQA[0:7]                                                 TDR

       CLKOI or                                                    TDR

       CLKOQ

       DDRB                          2 ns
                             1 ns min

Note:  The Data Ready Reset is taken into account only 2 ns after it is asserted. The output clock first completes its cycle (if the reset
       occurs when it is high, it goes low only when its half cycle is complete; if the reset occurs when it is low, it remains low) and then
       only, remains in reset state (frozen to a low level in 1:1 DMUX mode). The next falling edge of the input clock after reset makes
       the output clock return to normal mode (after TDR).

                                                                                                                                                                17

2153CBDC04/04
Figure 13. Data Ready Reset 1:2 DMUX Mode

                              TA

            VIN                                     N  N+1

        CLKI or                   Clock in                          Pipeline Delay + TDO
          CLKQ                     Reset
                                                                 TDR
        DOIA[0:7] or                                             TDR                      N
          DOQA[0:7]                                                                       N+1
                                                                        TDR + 2 cycles
        DOIB[0:7] or                                                    TDR + 2 cycles
          DOQB[0:7]

        CLKOI or CLKOQ
                 (= CLKI/2)

        CLKOI or CLKOQ
                  (= CLKI/4)

        DDRB                                 2 ns
                                  1 ns min

Notes:  1. In 1:2 DMUX, Fs/2 mode:
            The Data Ready Reset is taken into account only 2 ns after it is asserted. The output clock first completes its cycle (if the
            reset occurs when it is low, it goes high only when its half cycle is complete; if the reset occurs when it is high, it remains
            high) and then only, remains in reset state (frozen to a high level in 1:2 DMUX Fs/2 mode). The next rising edge of the input
            clock after reset makes the output clock return to normal mode (after TDR).

        2. In 1:2 DMUX, Fs/4 mode:
            The Data Ready Reset is taken into account only 2 ns after it is asserted. The output clock first completes its cycle (if the
            reset occurs when it is high, it goes low only when its half cycle is complete; if the reset occurs when it is low, it remains low)
            and then only, remains in reset state (frozen to a low level in 1:2 DMUX Fs/4 mode). The next rising edge of the input clock
            after reset makes the output clock return to normal mode (after TDR).

18 AT84AD001B

                                                                                               2153CBDC04/04
                                                                                  AT84AD001B

Functions Description

Table 8. Description of Functions

Name                   Function

VCCA                   Positive analog power supply                   VCCA = 3.3V VCCD = 3.3V VCCO = 2.25V
VCCD                   Positive digital power supply
VCCO                   Positive output power supply
GNDA                   Analog ground

GNDD                   Digital ground                           VINI                                               D0AI0 DOAI7
                                                              VINIB                                         32 D0AI0N DOAI7N
GNDO                   Output ground                          VINQ
                                                                                                                   D0BI0 DOBI7
VINI, VINIB            Differential analog inputs I          VINQB    AT84AD001B                                   D0BI0N DOBI7N
                                                               CLKI
VINQ, VINQB            Differential analog inputs Q                                                                D0AQ0 DOAQ7
                                                             CLKIB                                          32 D0AQ0 DOAQ7
CLKOI, CLKOIN, CLKOQ,  Differential output data ready I       CLKQ
CLKOQN                 and Q                                                                                       DOBQ0 DOQBQ7
                                                            CLKQB                                                  DOBQ0N DOQBQ7N
CLKI, CLKIN, CLKQ, CLKQN Differential clock inputs I and Q
                                                                                                            4 DOIRI, DOIRIN
                       Synchronous data ready reset                                                                DOIRQ, DOIRQN
                       I and Q
                                                                                                            4 CLOCKOI, CLOCKOIB
                                                                                                                   CLOCKOQ, CLOCKOQB

                                                                                                            2 VtestI
                                                                                                                   VtestQ

                                                                                                                   Vdiode

DDRB, DDRBN

                       Bit selection for 3-wire bus or                GNDA GNDD GNDO mode clk data ldn
                       nominal setting
Mode

Clk                    Input clock for 3-wire bus
                       interface

Data                   Input data for 3-wire bus

Ldn                    Beginning and end of register        DOIRI, DOIRIN DOIRQ,  Differential output IN range
                       line for 3-wire bus interface        DOIRQN                data I and Q
                                                            VtestQ
          Differential output data port                              Test voltage output for ADC Q
        channel I                            VtestI                (to be left open)

                                             Cal                   Test voltage output for ADC I
                                                                                  (to be left open)
          Differential output data port        Vdiode
        channel Q                                                  Output bit status internal
                                                                     calibration

                                                                                  Test diode voltage for Tj
                                                                                  measurement

                                                                                                                                                                19

2153CBDC04/04
Digital Output Coding (Nominal Settings)

Table 9. Digital Output Coding (Nominal Setting)

Differential  Voltage Level                                          Digital Output     Out-of-range Bit
Analog Input                                                    I or Q (Binary Coding)
                                                                                                  1
> 250 mV      > Positive full-scale + 1/2 LSB                         11111111                    0
                                                                                                  0
250 mV        Positive full-scale + 1/2 LSB                           11111111                    0
248 mV        Positive full-scale - 1/2 LSB                           11111110                    0

1 mV          Bipolar zero + 1/2 LSB                                  10000000                    0
-1 mV         Bipolar zero - 1/2 LSB                                  01111111                    0
                                                                                                  1
-248 mV       Negative full-scale + 1/2 LSB                           00000001
-250 mV       Negative full-scale - 1/2 LSB                           00000000

< -250 mV     < Negative full-scale - 1/2 LSB                         00000000

Pin Description

Table 10. AT84AD001B LQFP 144 Pin Description

Symbol                                Pin number                                   Function

GNDA, GNDD, GNDO                      10, 12, 22, 24, 36, 38, 40, 42, 44, 46, 51,  Ground pins. To be connected to external
                                      54, 59, 61, 63, 65, 67, 69, 85, 87, 97, 99,  ground plane
                                      109, 111, 130, 142, 144
                                                                                   Analog positive supply: 3.3V typical
VCCA                                  41, 43, 45, 60, 62, 64
VCCD                                                                               3.3V digital supply
                                      9, 21, 37, 39, 66, 68, 88, 100, 112, 123,
                                      141                                          2.25V output and 3-wire serial interface
                                                                                   supply
VCCO                                  11, 23, 86, 98, 110, 143
                                                                                   In-phase (+) analog input signal of the
VINI                                  57, 58                                       sample & hold differential preamplifier
                                                                                   channel I
VINIB                                 55, 56
                                                                                   Inverted phase (-) of analog input signal
VINQ                                  47, 48                                       (VINI)
                                                                                   In-phase (+) analog input signal of the
VINQB                                 49, 50                                       sample & hold differential preamplifier
CLKI                                  124                                          channel Q
CLKIN                                 125
CLKQ                                  129                                          Inverted phase (-) of analog input signal
                                                                                   (VINQ)
                                                                                   In-phase (+) clock input signal

                                                                                   Inverted phase (-) clock input signal
                                                                                   (CLKI)

                                                                                   In-phase (+) clock input signal

20 AT84AD001B

                                                                                        2153CBDC04/04
Table 10. AT84AD001B LQFP 144 Pin Description (Continued)                         AT84AD001B

Symbol                              Pin number                          Function

CLKQN                               128                                 Inverted phase (-) clock input signal
                                                                        (CLKQ)
DDRB                                126
                                                                        Synchronous data ready reset I and Q
DDRBN                               127
                                                                        Inverted phase (-) of input signal (DDRB)
DOAI0, DOAI1, DOAI2, DOAI3, DOAI4,  117, 113, 105, 101, 93, 89, 81, 77
DOAI5, DOAI6, DOAI7                                                     In-phase (+) digital outputs first phase
                                                                        demultiplexer (channel I) DOAI0 is the
DOAI0N, DOAI1N, DOAI2N, DOAI3N,     118, 114, 106, 102, 94, 90, 82, 78  LSB. D0AI7 is the MSB
DOAI4N, DOAI5N, DOAI6N, DOAI7N,
                                                                        Inverted phase (-) digital outputs first
DOBI0, DOBI1, DOBI2, DOBI3, DOBI4,  119, 115, 107, 103, 95, 91, 83, 79  phase demultiplexer (channel I) DOAI0N
DOBI5, DOBI6, DOBI7                                                     is the LSB. D0AI7N is the MSB

DOBI0N, DOBI1N, DOBI2N, DOBI3N,     120, 116, 108, 104, 96, 92, 84, 80  In-phase (+) digital outputs second phase
DOBI4N, DOBI5N, DOBI6N, DOBI7N                                          demultiplexer (channel I) DOBI0 is the
                                                                        LSB. D0BI7 is the MSB
DOAQ0, DOAQ1, DOAQ2, DOAQ3,         136, 140, 4, 8, 16, 20, 28, 32
DOAQ4, DOAQ5, DOAQ6, DOAQ7                                              Inverted phase (-) digital outputs second
                                                                        phase demultiplexer (channel I) DOBI0N
DOAQ0N, DOAQ1N, DOAQ2N, DOAQ3N,     135, 139, 3, 7, 15, 19, 27, 31      is the LSB. D0BI7N is the MSB
DOAQ4N, DOAQ5N, DOAQ6N, DOAQ7N
                                                                        In-phase (+) digital outputs first phase
DOBQ0, DOBQ1, DOBQ2, DOBQ3,         134, 138, 2, 6, 14, 18, 26, 30      demultiplexer (channel Q) DOAI0 is the
DOBQ4, DOBQ5, DOBQ6, DOBQ7          133, 137, 1 ,5, 13, 17, 25, 29      LSB. D0AQ7 is the MSB

DOBQ0N, DOBQ1N, DOBQ2N,                                                 Inverted phase (-) digital outputs first
DOBQ3N, DOBQ4N, DOBQ5N,                                                 phase demultiplexer (channel Q) DOAI0N
DOBQ6N, DOBQ7N                                                          is the LSB. D0AQ7N is the MSB

DOIRI                               75                                  In-phase (+) digital outputs second phase
                                                                        demultiplexer (channel Q) DOBQ0 is the
DOIRIN                              76                                  LSB. D0BQ7 is the MSB

DOIRQ                               34                                  Inverted phase (-) digital outputs second
                                                                        phase demultiplexer (channel Q)
DOIRQN                              33                                  DOBQ0N is the LSB. D0BQ7N is the MSB

MODE                                74                                  In-phase (+) out-of-range bit input
                                                                        (I phase) combined demultiplexer
CLK                                 73                                  out-of-range is high on the leading edge of
                                                                        code 0 and code 256
DATA                                72
                                                                        Inverted phase of output signal DOIRI
LND                                 71
                                                                        In-phase (+) out-of-range bit input
CLKOI                               121                                 (Q phase) combined demultiplexer
                                                                        out-of-range is high on the leading edge of
                                                                        code 0 and code 256

                                                                        Inverted phase of output signal DOIRQ

                                                                        Bit selection for 3-wire bus interface or
                                                                        nominal setting

                                                                        Input clock for 3-wire bus interface

                                                                        Input data for 3-wire bus

                                                                        Beginning and end of register line for
                                                                        3- wire bus interface

                                                                        Output clock in-phase (+) channel I

                                                                                                                         21

2153CBDC04/04
Table 10. AT84AD001B LQFP 144 Pin Description (Continued)

Symbol          Pin number                                    Function
                                                              Inverted phase (-) output clock channel I
CLKOIN          122                                           Output clock in-phase (+) channel Q,
                                                              1/2 input clock frequency
CLKOQ           132                                           Inverted phase (-) output clock channel Q
                                                              Pins for internal test (to be left open)
CLKOQN          131                                           Calibration output bit status
VtestQ, VtestI  52, 53                                        Positive node of diode used for die
Cal             70                                            junction temperature measurements

Vdiode          35

Figure 14. AT84AD001B Pinout (Top View)

                                              LQFP 144
                                         20 by 20 by 1.4 mm
                                          Atmel - Dual 8-bit

22 AT84AD001B

                                                              2153CBDC04/04
                                                            AT84AD001B

Typical Characterization Results

                                              Nominal conditions (unless otherwise specified):
                                              VCCA = 3.3V; VCCD = 3.3V; VCCO = 2.25V
                                              VINI - VINB or VINQ to VINQB = 500 mVpp full-scale differential input
                                              LVDS digital outputs (100)
                                              TA (typical) = 25 C
                                              Full temperature range: 0C < TA < 70C (commercial grade) or -40C

                                                    < TA < 85 C (industrial grade)

Typical Full Power Input Fs = 500 Msps

Bandwidth   Pclock = 0 dBm

            Pin = -1 dBFS

            Gain flatness (0.5 dB) from DC to > 500 MHz

            Full power input bandwidth at -3 dB > 1.5 GHz

           Figure 15. Full Power Input BandwidthdBFS

                   0
                  -1
                  -2

                                                                                           -3 dB Bandwidth
                  -3
                  -4
                  -5
                  -6
                  -7
                  -8
                  -9
                -10
                -11

                    100 300 500 700 900 1100 1300 1500 1700 1900 2100 2300 2500 2700 2900
                                                                            Fin (MHz)

                                                                                                                                                                23

2153CBDC04/04
Typical Crosstalk        Figure 16. Crosstalk (Fs = 500 Msps)

                                          80

                              70

                              60

                              50

                         dBc  40

                              30

                              20

                              10

                              0

                                  0                   100 200 300 400 500 600 700 800 900 1000

                                                               Fin (MHz)

                         Note: Measured on the AT84AD001TD-EB Evaluation Board.

Typical DC, INL and DNL  1:2 DMUX mode, Fs/4 DR type
Patterns                 Figure 17. Typical INL (Fs = 50 Msps, Fin = 1 MHz, Saturated Input)

                                                           0,6

                                                0,4

                                                0,2

                                     INL (Lsb)  0

                                                -0,2

                                                -0,4

                                                -0,6     16 31 46 61 76 91 106 121 136 151 166 181 196 211 226 241 256
                                                      1                                                   Codes

24 AT84AD001B

                                                                                              2153CBDC04/04
                                                                                 AT84AD001B

                       Figure 18. Typical DNL (Fs = 50 Msps, Fin = 1 MHz, Saturated Input)

                                                            0,3

                                  0,2

                                  0,1

                       DNL (Lsb)  0

                                  -0,1

                                  -0,2

                                  -0,3     16 31 46 61 76 91 106 121 136 151 166 181 196 211 226 241 256
                                        1                                                    Codes

Typical Step Response  Figure 19. Step Response

                                                    250

                                  200

                       Codes      150

                                  100

                                  50

                                   0
                                  2.4E-12 1.3E-09 2.5E-09 3.8E-09 5.0E-09 6.3E-09 7.5E-09 8.8E-09

                                                                                 Time (s)

                                                         Channel IA  Channel QA

                        Fs = 1 Gsps
                        Pclock = 0 dBm
                        Fin = 100 MHz
                        Pin = -1 dBFS

                                                                                                                                                                25

2153CBDC04/04
Figure 20. Step Response (Zoom)

                            250

               Codes  200
                                                                             90%

                      150
                                                                            Tr = 160 ps

                      100

                      50                       10%        7.4E-09                        Time (s)
                                    6.1E-09         Channel QA
                       0
                      4.9E-09          Channel IA

Fs = 1 Gsps
Pclock = 0 dBm
Fin = 500 MHz
Pin = -1 dBFS

Figure 21. Step Response

                               250

                      200

               Codes  150

                      100

                      50

                       0
                      4.9E-13 2.5E-10 5.0E-10 7.5E-10 1.0E-09 1.3E-09 1.5E-09 1.8E-09

                                                                                         Time (s)

                                    Channel IA      Channel QA

26 AT84AD001B

                                                                                                   2153CBDC04/04
                                                                                       AT84AD001B

                     Figure 22. Step Response (Zoom)

                                 250

                                 200                                        90%
                                                                      Tr = 170 ps
                     Codes       150
                                                                              1.5E-09
                                 100                                  Channel QA

                                 50                       10%                               Time (s)
                                               1.2E-09
                                  0
                                 9.8E-10          Channel IA

Typical Dynamic      Figure 23. ENOB Versus Sampling Frequency in Nyquist Conditions (Fin = Fs/2)
Performances Versus
Sampling Frequency                                 7.6
                                                   7.4
                                                   7.2ENOB (Bit)
                                                   7.0
                                                   6.8
                                                   6.6
                                                   6.4
                                                   6.2
                                                   6.0

                                                       100 200 300 400 500 600 700 800 900 1000 1100
                                                                                                              Fs (Msps)

                     Figure 24. SFDR Versus Sampling Frequency in Nyquist Conditions (Fin = Fs/2)

                                                   -50

                                 -53

                     SFDR (dBc)  -56

                                 -59

                                 -62

                                 -65

                                 100      300         500             700              900  1100

                                                           Fs (Msps)

                                                                                                                                                                27

2153CBDC04/04
                     Figure 25. THD Versus Sampling Frequency in Nyquist Conditions (Fin = Fs/2)

                                 -48

                                 -50

                                 -52

                     THD (dBc)   -54

                                 -56

                                 -58

                                 -60

                                     100  300  500             700         900  1100

                                                    Fs (Msps)

                     Figure 26. SNR Versus Sampling Frequency in Nyquist Conditions (Fin = Fs/2)

                                                   45

                                 44

                     SNR (dBc)   43

                                 42

                                 41

                                 40

                                 100      300  500             700         900  1100

                                                    Fs (Msps)

Typical Dynamic      Figure 27. ENOB Versus Input Frequency (Fs = 1 Gsps)
Performances Versus
Input Frequency                  8.0

                                 7.5

                                 7.0

                     ENOB (Bit)  6.5

                                 6.0

                                 5.5

                                 5.0      200  400             600         800  1000
                                      0

                                                    Fin (MHz)

28 AT84AD001B

                                                                                2153CBDC04/04
                                                                       AT84AD001B

                 Figure 28. SFDR Versus Input Frequency (Fs = 1 Gsps)

                             -35

                             -40

                             -45

                 SFDR (dBc)  -50

                             -55

                             -60

                             -65     200  400             600          800  1000
                                  0

                                               Fin (MHz)

                 Figure 29. THD Versus Input Frequency (Fs = 1 Gsps)

                             -35

                             -40

                             -45

                 THD (dBc)   -50

                             -55

                             -60

                             -65     200  400             600          800  1000
                                  0

                                               Fin (MHz)

                 Figure 30. SNR Versus Input Frequency (Fs = 1 Gsps)

                 SNR (dBc)   50
                             48
                             46      200  400             600          800  1000
                             44
                             42
                             40
                             38
                             36
                             34
                             32
                             30

                                 0

                                               Fin (MHz)

                                                                                  29

2153CBDC04/04
Typical Reconstructed
Signals and Signal
Spectrum

Figure 31. Fs = 1 Gsps and Fin = 20 MHz (1:2 DMUX, Fs/2 DR Type, FiSDA = -15 ps, ISA = -50 ps)

       250                                                                                        20                        Ch IA
                                                                                                    0                       Ch QA

       200                                                                                       -20
                                                                                                 -40
Codes  150                                                                                 dBc   -60
                                                                                                 -80
       100                                                                                      -100
                                                                                                -120
       50                                                                       Ch IA                     31  62  93 125 156 187 218 249
                                                                                Ch QA                  0
        0
           1  513 1025 1537 2049 2561 3073 3585
                                            Samples
                                                                                                                  F (Msps)  Fout/2

Figure 32. Fs = 1 Gsps and Fin = 500 MHz (1:2 DMUX, Fs/2 DR Type, FiSDA = -15 ps, ISA = -50 ps)

       250                                                                                        20
                                                                                                    0
       200                                                                                                                  Ch IA
                                                                                                 -20                        Ch QA
                                                                                                 -40
Codes  150                                                                                       -60
                                                                                                 -80
                                                                                           dBc  -100
                                                                                                -120
       100
                                                                                                       0
       50                                                                           Ch IA                 31  62  93 125 156 187 218 249
                                                                                    Ch QA
        0
           1  513 1025 1537 2049 2561 3073 3585
                                            Samples
                                                                                                                  F (Msps)  Fout/2

Figure 33. Fs = 1 Gsps and Fin = 1 GHz (1:2 DMUX, Fs/2 DR Type, FiSDA = -15 ps, ISA = -50 ps)

       250                                                                                        20                        Ch IA
                                                                                                    0                       Ch QA

       200                                                                                       -20
                                                                                                 -40
Codes  150                                                                                 dBc   -60
                                                                                                 -80
       100                                                                                      -100
                                                                                                -120
       50                                                             Ch IA                               31  62  93 125 156 187 218 249
                                                                      Ch QA                            0
        0
           1  513 1025 1537 2049 2561 3073 3585
                                            Samples
                                                                                                                  F (Msps)  Fout/2

Note: The spectra are given with respect to the output clock frequency observed by the acquisition system (Figures 31 to 33).

30 AT84AD001B

                                                                                                                            2153CBDC04/04
                                                                                       AT84AD001B

Figure 34. Fs = 1 Gsps and Fin = 20 MHz (Interleaving Mode Fint = 2 Gsps, Fs/4 DR Type, FiSDA = -15 ps, ISA = -50 ps)

Codes  250                                                    dBc    20
                                                                       0
       200                                                                   125 250 375 500 624 749 874 999
                                                                    -20
       150                                                          -40
                                                                    -60
       100                                                          -80
                                                                   -100
        50                                                         -120

          0                                                               0
             1 2048 4095 6142 8189 10236 12283 14330 16377
                                                     Samples                 Fs (MHz)  Fs/2

Figure 35. Fs = 1 Gsps and Fin = 250 MHz (Interleaving Mode Fint = 2 Gsps, Fs/4 DR Type, FiSDA = -15 ps, ISA = -50 ps)

Codes  250                                                    dBc    20
                                                                       0
       200                                                                   125 250 375 500 624 749 874 999
                                                                    -20
       150                                                          -40
                                                                    -60
       100                                                          -80
                                                                   -100
        50                                                         -120

          0                                                               0
             1 2048 4095 6142 8189 10236 12283 14330 16377
                                                     Samples                 Fs (MHz)  Fs/2

                                                                                                                                                                31

2153CBDC04/04
Typical Performance       Figure 36. ENOB Versus VCCA = VCCD (Fs = 1 Gsps, Fin = 500 MHz, 1:2 DMUX,
Sensitivity Versus Power                 Fs/4 DR Type, ISA = -50 ps)
Supplies and
Temperature                                             7.4

                                      7.2

                                      7.0

                          ENOB (Bit)  6.8

                                      6.6

                                      6.4

                                      6.2

                                      6.0

                                           3.1  3.15  3.2  3.25  3.3              3.35  3.4  3.45  3.5

                                                                 Vcca = Vccd (V)

                          Figure 37. SFDR Versus VCCA = VCCD (Fs = 1 Gsps, Fin = 500 MHz, 1:2 DMUX,
                                         Fs/4 DR Type, ISA = -50 ps)

                                                        -40

                                      -45

                          SFDR (dBc)  -50

                                      -55

                                      -60

                                           3.1  3.15  3.2  3.25  3.3              3.35  3.4  3.45  3.5

                                                                 Vcca = Vccd (V)

32 AT84AD001B

                                                                                                   2153CBDC04/04
                                                                   AT84AD001B

Figure 38. THD Versus VCCA = VCCD (Fs = 1 Gsps, Fin = 500 MHz, 1:2 DMUX,
               Fs/4 DR Type, ISA = -50 ps)

                              -40

           -45

THD (dBc)  -50

           -55

           -60

                3.1   3.15  3.2  3.25  3.3              3.35  3.4  3.45  3.5

                                       Vcca = Vccd (V)

Figure 39. SNR Versus VCCA = VCCD (Fs = 1 Gsps, Fin = 500 MHz, 1:2 DMUX,
               Fs/4 DR Type, ISA = -50 ps)

                              45.0

           44.0

SNR (dBc)  43.0

           42.0

           41.0

           40.0

                 3.1  3.15  3.2  3.25  3.3              3.35  3.4  3.45  3.5

                                       Vcca = Vccd (V)

                                                                                                                                                                33

2153CBDC04/04
Figure 40. ENOB Versus Junction Temperature (Fs = 1 Gsps, 1:2 DMUX, Fs/4 DR
               Type, ISA = -50 ps)

                           8.0

               ENOB (Bit)  7.5

                                                                                                                                   1 Gsps 20 MHz
                           7.0

                                                                                                                                   1 Gsps 502 MHz
                           6.5

                           6.0
                                                                                                                                   1 Gsps 998 MHz

                           5.5

                           5.0

                                -50  -25  0  25       50  75  100

                                             Tj (C)

Figure 41. SFDR Versus Junction Temperature (Fs = 1 Gsps, 1:2 DMUX, Fs/4 DR
               Type, ISA = -50 ps)

                           -35

                           -40                                1 Gsps 998 MHz
                                                              1 Gsps 502 MHz
                           -45                                1 Gsps 20 MHz

               SFDR (dBc)  -50

                           -55

                           -60

                           -65

                                -50  -25  0  25       50  75  100

                                             Tj (C)

34 AT84AD001B

                                                                   2153CBDC04/04
                                               AT84AD001B

Figure 42. THD Versus Junction Temperature (Fs = 1 Gsps, 1:2 DMUX, Fs/4 DR
               Type, ISA = -50 ps)

                              -35
                                                                                                                                        1 Gsps 998 MHz

                              -40

THD (dBc)  -45                                 1 Gsps 502 MHz

           -50
                                                                                                                     1 Gsps 20 MHz

           -55

           -60

                -50   -25  0  25       50  75  100

                              Tj (C)

Figure 43. SNR Versus Junction Temperature (Fs = 1 Gsps, 1:2 DMUX, Fs/4 DR
               Type, ISA = -50 ps)

                              45.0

           44.0                                1 Gsps 20 MHz

SNR (dBc)  43.0
                                                                                                                    1 Gsps 502 MHz

           42.0

           41.0

                                               1 Gsps 998 MHz

           40.0

                 -50  -25  0  25       50  75  100

                              Tj (C)

                                                                                                                                                                35

2153CBDC04/04
Test and Control Features

3-wire Serial Interface
Control Setting

Table 11. 3-wire Serial Interface Control Settings

Mode                                                Characteristics

Mode = 1 (2.25V)                                    3-wire serial bus interface activated

Mode = 0 (0V)                                       3-wire serial bus interface deactivated
                                                    Nominal setting:

                                                                Dual channel I and Q activated
                                                                One clock I
                                                                0 dB gain
                                                                DMUX mode 1:1
                                                                DRDA I & Q = 0 ps
                                                                ISA I & Q = 0 ps
                                                                FiSDA Q = 0 ps
                                                                Binary output
                                                                Decimation test mode OFF
                                                                Calibration setting OFF
                                                                Data Ready = Fs /2

36 AT84AD001B

                                                                                                2153CBDC04/04
                                                               AT84AD001B

3-wire Serial Interface and  The 3-wire bus is activated with the control bit mode set to 1. The length of the word is
Data Description             19 bits: 16 for the data and 3 for the address. The maximum clock frequency is
                             50 MHz.

Table 12. 3-wire Serial Interface Address Setting Description

Address  Setting

         Standby
         Gray/binary mode
         1:1 or 1:2 DMUX mode

000      Analog input MUX

         Clock selection

         Auto-calibration

         Decimation test mode

         Data Ready Delay Adjust

         Analog gain adjustment

         Data7 to Data0: gain channel I
         Data15 to Data8: gain channel Q

001      Code 00000000: -1.5 dB

         Code 10000000: 0 dB
         Code 11111111: 1.5 dB
         Steps: 0.011 dB

         Offset compensation
         Data7 to Data0: offset channel I
         Data15 to Data8: offset channel Q
         Data7 and Data15: sign bits

010      Code 11111111b: 31.75 LSB

         Code 10000000b: 0 LSB

         Code 00000000b: 0 LSB
         Code 01111111b: -31.75 LSB

         Steps: 0.25 LSB

         Maximum correction: 31.75 LSB

         Gain compensation

         Data6 to Data0: channel I/Q (Q is matched to I)

         Code 11111111b: -0.315 dB

011      Code 10000000b: 0 dB
         Code 0000000b: 0 dB

         Code 0111111b: 0.315 dB

         Steps: 0.005 dB

         Data6: sign bit

         Internal Settling Adjustment (ISA)

100      Data2 to Data0: channel I
         Data5 to Data3: channel Q

         Data15 to Data6: 1000010000

                                                                                                                                                                37

2153CBDC04/04
Table 12. 3-wire Serial Interface Address Setting Description (Continued)

Address  Setting
101
         Testability
110      Data3 to Data0 = 0000

         Mode S/H transparent         OFF: Data4 = 0                       ON: Data4 = 1
         Data7 = 0

         Data8 = 0

         Built-In Test (BIT)

         Data0 = 0      BIT Inactive     Data0 = 1                         BIT Active
                                         Data1 = 1                         Dynamic BIT
         Data1 = 0      Static BIT

         If Data1 = 1, then Ports BI & BQ = Rising Ramp
                              Ports AI & AQ = Decreasing Ramp

         If Data1 = 0, then Data2 to Data9 = Static Data for BIT
                              Ports BI & BQ = Data2 to Data9

                        Ports AI & AQ = NOT (Data2 to Data9)

         Data Ready Delay Adjust (DRDA)
         Data2 to Data0: clock I
         Data5 to Data3: clock Q

         Steps: 140 ps
         000: -560 ps

         100: 0 ps
         111: 420 ps

111
                                  Fine Sampling Delay Adjustment (FiSDA) on channel Q
                                  Data10 to Data6: channel Q
                                  Steps: 5 ps
                                  Data4: sign bit
                                  Code 11111: -75 ps
                                  Code 10000: 0 ps
                                  Code 00000: 0 ps
                                  Code 01111: 75 ps

Notes:  1. The Internal Settling Adjustment could change independently of the two analog sampling times (TA channels I and Q) of the
            sample/hold (with a fixed digital sampling time) with steps of 50 ps:
            Nominal mode will be given by Data2...Data0 = 100 or Data5...Data3 = 100.
            Data5...Data3 = 000 or Data2...Data0 = 000: sampling time is -200 ps compared to nominal.
            Data2...Data0 = 111 or Data5...Data3 = 111: sampling time is 150 ps compared to nominal.
            We recommend setting the ISA to -50 ps to optimize the ADC's dynamic performances.

        2. The Fine Sampling Delay Adjustment enables you to change the sampling time (steps of 5 ps) on channel Q more pre-
            cisely, particularly in the interleaved mode.

        3. A Built-In Test (BIT) function is available to rapidly test the device's I/O by either applying a defined static pattern to the dual
            ADC or by generating a dynamic ramp at the output of the dual ADC. This function is controlled via the 3-wire bus interface
            at the address 110. The maximum clock frequency in dynamic BIT mode is 750 Msps.
            Please refer to "Built-In Test (BIT)" on page 43 for more information about this function.

        4. The decimation mode enables you to lower the output bit rate (including the output clock rate) by a factor of 16, while the
            internal clock frequency remains unchanged. The maximum clock frequency in decimation mode is 750 Msps.

        5. The "S/H transparent" mode (address 101, Data4) enables bypassing of the ADC's track/hold. This function optimizes the
            ADC's performances at very low input frequencies (Fin < 50 MHz).

        6. In the Gray mode, when the input signal is overflow (that is, the differential analog input is greater than 250 mV), the output
            data must be corrected using the output DOIR:
            If DOIR = 1: Data7 unchanged
            Data6 = 0, Data5 = 0, Data4 = 0, Data3 = 0, Data2 = 0, Data1 = 0, Data0 = 0.
            In 1:2 DMUX mode, only one out-of-range bit is provided for both A and B ports.

38 AT84AD001B

                                                                                          2153CBDC04/04
                                                                  AT84AD001B

Table 13. 3-wire Serial Interface Data Setting Description

Setting for Address:     D15 D14 D13 D12 D11 D10 D9(1) D8 D7 D6 D5 D4 D3 D2 D1 D0
000

Full standby mode        XXXXXX                                0  XXXXXXX1 1
Standby channel I(2)     XXXXXX
                                                               0  XXXXXXX0 1

Standby channel Q(3)     XXXXXX                                0  XXXXXXX1 0

No standby mode          XXXXXX                                0  XXXXXXX0 0

Binary output mode       XXXXXX                                0  XXXXXX1XX

Gray output mode         XXXXXX                                0  XXXXXX0XX

DMUX 1:2 mode            XXXXXX                                0  XXXXX1XXX

DMUX 1:1 mode            XXXXXX                                0  XXXXX0XXX

Analog selection mode

Input I ADC I            XXXXXX                                0  XXX1 1XXXX

Input Q ADC Q

Analog selection mode

Input I ADC I            XXXXXX                                0  XXX1 0XXXX

Input I ADC Q

Analog selection mode

Input Q ADC I            XXXXXX                                0  XXX0XXXXX

Input Q ADC Q

Clock Selection mode     XXXXXX                                0  X1 1XXXXXX

CLKI ADC I
CLKQ ADC Q

Clock selection mode     XXXXXX                                0  X1 0XXXXXX

CLKI ADC I
CLKI ADC Q

Clock selection mode     XXXXXX                                0  X0XXXXXXX

CLKI ADC I
CLKIN ADC Q

Decimation OFF mode X X X X X X                                0  0XXXXXXXX

Decimation ON mode       XXXXXX                                0  1XXXXXXXX

Keep last calibration    X  X  X  X  0                      1  0  XXXXXXXXX
calculated value(4)

No calibration phase

No calibration phase(5)  X  X  X  X  0                      0  0  XXXXXXXXX
No calibration value

Start a new calibration  XXXX        1                      1  0  XXXXXXXXX
phase

                                                                                                                                                                39

2153CBDC04/04
Table 13. 3-wire Serial Interface Data Setting Description (Continued)

Setting for Address:  D15 D14 D13 D12 D11 D10 D9(1) D8 D7 D6 D5 D4 D3 D2 D1 D0
000

Control wait bit      X         X  a  b  X  X  0                        XXXXXXXXX
calibration(6)

In 1:2 DMUX           X         0  X  X  X  X  0                        XXXXXXXXX
FDataReady
I & Q = Fs/2

In 1:2 DMUX           X         1  X  X  X  X  0                        XXXXXXXXX
FDataReady
I & Q = Fs/4

Notes:  1. D9 must be set to "0"
        2. Mode standby channel I: use analog input I Vini, Vinib and Clocki.
        3. Mode standby channel Q: use analog input Q Vinq, Vinqb and Clockq.
        4. Keep last calibration calculated value - no calibration phase: D11 = 0 and D10 = 1. No new calibration is required. The val-

            ues taken into account for the gain and offset are either from the last calibration phase or are default values (reset values).
        5. No calibration phase - no calibration value: D11 = 0 and D10 = 0. No new calibration phase is required. The gain and offset

            compensation functions can be accessed externally by writing in the registers at address 010 for the offset compensation
            and at address 011 for the gain compensation.
        6. The control wait bit gives the possibility to change the internal setting for the auto-calibration phase:
            For high clock rates (> 500 Msps) use a = b = 1.
            For clock rates > 250 Msps and < 500 Msps use a = 1 and b = 0.
            For clock rates > 125 Msps and < 250 Msps use a = 0 and b = 1.
            For low clock rates < 125 Msps use a = 0 and b = 0.

3-wire Serial Interface Timing  The 3-wire serial interface is a synchronous write-only serial interface made of three
Description                     wires:

                                 sclk: serial clock input

                                 sldn: serial load enable input

                                 sdata: serial data input

                                The 3-wire serial interface gives write-only access to as many as 8 different internal reg-
                                isters of up to 16 bits each. The input format is always fixed with 3 bits of register
                                address followed by 16 bits of data. The data and address are entered with the Most
                                Significant Bit (MSB) first.

                                The write procedure is fully synchronous with the rising clock edge of "sclk" and
                                described in the write chronogram (Figure 44 on page 41).

                                 "sldn" and "sdata" are sampled on each rising clock edge of "sclk" (clock cycle).

                                 "sldn" must be set to 1 when no write procedure is performed.

                                 A minimum of one rising clock edge (clock cycle) with "sldn" at 1 is required for a
                                     correct start of the write procedure.

                                 A write starts on the first clock cycle with "sldn" at 0. "sldn" must stay at 0 during the
                                     complete write procedure.

                                 During the first 3 clock cycles with "sldn" at 0, 3 bits of the register address from
                                     MSB (a[2]) to LSB (a[0]) are entered.

                                 During the next 16 clock cycles with "sldn" at 0, 16 bits of data from MSB (d[15]) to
                                     LSB (d[0]) are entered.

                                 An additional clock cycle with "sldn" at 0 is required for parallel transfer of the serial
                                     data d[15:0] into the addressed register with address a[2:0]. This yields 20 clock
                                     cycles with "sldn" at 0 for a normal write procedure.

40 AT84AD001B

                                                                        2153CBDC04/04
                                                                                                      AT84AD001B

                                    A minimum of one clock cycle with "sldn" returned at 1 is requested to close the
                                        write procedure and make the interface ready for a new write procedure. Any clock
                                        cycle where "sldn" is at 1 before the write procedure is completed interrupts this
                                        procedure and no further data transfer to the internal registers is performed.

                                    Additional clock cycles with "sldn" at 0 after the parallel data transfer to the register
                                        (done at the 20th consecutive clock cycle with "sldn" at 0) do not affect the write
                                        procedure and are ignored.

                                   It is possible to have only one clock cycle with "sldn" at 1 between two following write
                                   procedures.

                                    16 bits of data must always be entered even if the internal addressed register has
                                        less than 16 bits. Unused bits (usually MSBs) are ignored. Bit signification and bit
                                        positions for the internal registers are detailed in Table 12 on page 37.

                                   To reset the registers, the Pin mode can be used as a reset pin for chip initialization,
                                   even when the 3-wire serial interface is used.

Figure 44. Write Chronogram

Mode                               1  2  345                      13 14 15 16 17 18 19 20
  sclk
sldn

sdata                              a[2] a[1] a[0] d[15]         d[8] d[7] d[6] d[5] d[4] d[3] d[2] d[1] d[0]

Internal register   Reset setting                        Write procedure                                      New d
             value

                    Reset

                                   Figure 45. Timing Definition

                                                         Twlmode

                                         Mode

                                                         Tdmode                         Tsclk         Tdmode
                                                                                              Twsclk

                                         sclk
                                                                         Tssldn Thsldn

                                         sldn

                                                                 Tssdata Thsdata

                                         sdata

                                                                                                                                                                41

2153CBDC04/04
Table 14. Timing Description

                                                                        Value

Name     Parameter                                                                  Unit

                                                                   Min  Typ    Max

Tsclk    Sclk period                                               20               ns

Twsclk   High or low time of sclk                                  5                ns

Tssldn   Setup time of sldn before rising edge of sclk             4                ns

Thsldn   Hold time of sldn after rising edge of sclk               2                ns

Tssdata  Setup time of sdata before rising edge of sclk            4                ns

Thsdata  Hold time of sdata after rising edge of sclk              2                ns

Twlmode  Minimum low pulse width of mode                           5                ns

Tdmode   Minimum delay between an edge of mode and the             10               ns
         rising edge of sclk

Calibration Description       The AT84AD001B offers the possibility of reducing offset and gain matching between
                              the two ADC cores. An internal digital calibration may start right after the 3-wire serial
                              interface has been loaded (using data D12 of the 3-wire serial interface with address
                              000).

                              The beginning of calibration disables the two ADCs and a standard data acquisition is
                              performed. The output bit CAL goes to a high level during the entire calibration phase.
                              When this bit returns to a low level, the two ADCs are calibrated with offset and gain and
                              can be used again for a standard data acquisition.

                              If only one channel is selected (I or Q) the offset calibration duration is divided by two
                              and no gain calibration between the two channels is necessary.

                              Figure 46. Internal Timing Calibration

                                          3-wire Serial Interface

                                                                   LDN

                                                         CAL

                                                                                                                                Tcal

                              The Tcal duration is a multiple of the clock frequency ClockI (master clock). Even if a
                              dual clock scheme is used during calibration, ClockQ will not be used.

                              The control wait bits (D13 and D14) give the possibility of changing the calibration's set-
                              ting depending on the clock's frequency:
                               For high clock rates (> 500 Msps) use a = b = 1, Tcal = 10112 clock I periods.
                               For clock rates > 250 Msps and < 500 Msps use a = 1, b = 0, Tcal = 6016 clock I

                                   periods.
                               For clock rates > 125 Msps and < 250 Msps use a = 0, b = 1 ,Tcal = 3968 clock I

                                   periods.
                               For low clock rates (< 125 Msps) use a = 0, b = 0 , Tcal = 2944 clock I periods.

42 AT84AD001B

                                                                                    2153CBDC04/04
                                                                             AT84AD001B

                        The calibration phase is necessary when using the AT84AD001B in interlace mode,
                        where one analog input is sampled at both ADC cores on the common input clock's ris-
                        ing and falling edges. This operation is equivalent to converting the analog signal at
                        twice the clock frequency

Table 15. Matching Between Channels                                   Value

  Parameter                                                     Min   Typ    Max  Unit

  Gain error (single channel I or Q) without calibration              0           LSB
  Gain error (single channel I or Q) with calibration
  Offset error (single channel I or Q) without calibration      -0.5  0      0.5  LSB
  Offset error (single channel I or Q) with calibration
  Mean offset code without calibration (single channel I or Q)        0           LSB
  Mean offset code with calibration (single channel I or Q)
                                                                -0.5  0      0.5  LSB

                                                                      127.5

                                                                127   127.5  128

                        During the ADC's auto-calibration phase, the dual ADC is set with the following:
                         Decimation mode ON
                         1:1 DMUX mode
                         Binary mode

                        Any external action applied to any signal of the ADC's registers is inhibited during the
                        calibration phase.

Gain and Offset         It is also possible for the user to have external access to the ADC's gain and offset com-
Compensation Functions  pensation functions:

                         Offset compensation between I and Q channels (at address 010)

                         Gain compensation between I and Q channels (at address 011)

                        To obtain manual access to these two functions, which are used to set the offset to mid-
                        dle code 127.5 and to match the gain of channel Q with that of channel I (if only one
                        channel is used, the gain compensation does not apply), it is necessary to set the ADC
                        to "manual" mode by writing 0 at bits D11 and D10 of address 000.

Built-In Test (BIT)     A Built-In Test (BIT) function is available to allow rapid testing of the device's I/O by
                        either applying a defined static pattern to the ADC or by generating a dynamic ramp at
                        the ADC's output. The dynamic ramp can be used with a clock frequency of up to
                        750 Msps. This function is controlled via the 3-wire bus interface at address 101.

                         The BIT is active when Data0 = 1 at address 110.

                         The BIT is inactive when Data0 = 0 at address 110.

                         The Data1 bit allows choosing between static mode (Data1 = 0) and dynamic mode
                             (Data1 = 1).

                        When the static BIT is selected (Data1 = 0), it is possible to write any 8-bit pattern by
                        defining the Data9 to Data2 bits. Port B then outputs an 8-bit pattern equal to Data9 ...
                        Data2, and Port A outputs an 8-bit pattern equal to NOT (Data9 ... Data2).

                                                                                                                                                                43

2153CBDC04/04
                        Example:
                        Address = 110
                        Data =

D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0

X  X  X          X      X  X  0        1  0         1  0           1                     0     1  0  1

                        One should then obtain 01010101 on Port B and 10101010 on Port A.

                        When the dynamic mode is chosen (Data1 = 1) port B outputs a rising ramp while Port A
                        outputs a decreasing one.
                        Note: In dynamic mode, use the DRDA function to align the edges of CLKO with the middle of

                                    the data.

Decimation Mode         The decimation mode is provided to enable rapid testing of the ADC at a maximum clock
                        frequency of 750 Msps. In decimation mode, one data out of 16 is output, thus leading to
                        a maximum output rate of 46.875 Msps.

                        Note: Frequency (CLKO) = frequency (Data) = Frequency (CLKI)/16.

Die Junction            A die junction temperature measurement setting is included on the board for junction
Temperature Monitoring  temperature monitoring.
Function
                        The measurement method forces a 1 mA current into a diode-mounted transistor.

                        Caution should be given to respecting the polarity of the current.

                        In any case, one should make sure the maximum voltage compliance of the current
                        source is limited to a maximum of 1V or use a resistor serial-mounted with the current
                        source to avoid damaging the transistor device (this may occur if the current source is
                        reverse-connected).

                        The measurement setup is illustrated in Figure 47.

                        Figure 47. Die Junction Temperature Monitoring Setup

                                                                        VDiode (Pin 35)

                                                                                         1 mA

                                          GNDD         Protection
                                          (Pin 36)      Diodes

44 AT84AD001B

                                                                                                  2153CBDC04/04
                                                                                                         AT84AD001B

                The VBE diode's forward voltage in relation to the junction temperature (in steady-state
                conditions) is shown in Figure 48.

                Figure 48. Diode Characteristics Versus TJ

                             860

                                    840

                                    820

                                    800

                Diode Voltage (mV)  780

                                    760

                                    740

                                    720

                                    700

                                    680

                                    660

                                    640

                                    620            10 20 30 40 50 60 70 80 90 100 110 120
                                        -20 -10 0

                                                   Junction Temperature (C)

VtestI, VtestQ  VtestI and VtestQ pins are for internal test use only. These two signals must be left
                open.

Equivalent Input/Output Schematics

                                              Figure 49. Simplified Input Clock Model

                                                                                              VCCD

                                      CLK                    50                                     100
                                    CLKB           VCCD/2                                           100

                                                             50

                                                                 GNDD

                                                                                                                                                                45

2153CBDC04/04
                               Figure 50. Simplified Data Ready Reset Buffer Model

                                                                                   VCCD

                                DDRB                                             50        100
                               DDRBN                                   VCCD/2              100

                                                                                 50

                                                                                     GNDD

Figure 51. Analog Input Model

      DC Coupling                                 Vcca                                          Vcca
                                             ESD                                                GND
(Common Mode = Ground = 0V)

                               Vinl Reverse                            Sel Input I
                               Termination
         50

  GND
VinI

                               VinI Double Pad                         GND 0.4V
                                                          ESD              MAX

         50                    VinQ Reverse  GND
                               Termination

    GND
VinQ

                                                                VinQ   Sel Input Q
                                                               Double

                                                                Pad

46 AT84AD001B

                                                                                                      2153CBDC04/04
                                Figure 52. Data Output Buffer Model                                                  AT84AD001B
                                               VCCO
                                                                                                                         DOAIO, DOAI7
                                                                                                                         DOBIO, DOBI7
                                                                                                                         DOAION, DOAI7N
                                                                                                                         DOBION, DOBI7N

                                GNDO

Definitions of Terms

Table 16. Definitions of Terms  Description
  Abbreviation Definition
                                The probability to exceed a specified error threshold for a sample at a maximum specified
BER     Bit Error Rate          sampling rate. An error code is a code that differs by more than 4 LSB from the correct code

DNL     Differential            The differential non-linearity for an output code i is the difference between the measured step
        Non-Linearity           size of code i and the ideal LSB step size. DNL (i) is expressed in LSBs. DNL is the
                                maximum value of all DNL (i). A DNL error specification of less than 1 LSB guarantees that
                                there are no missing output codes and that the transfer function is monotonic

ENOB    Effective Number of     SINAD 1.76 + 20  log  ----A-------                                                 Where A is the actual input amplitude and Fs is
FPBW    Bits                                            Fs/2                                                         the full scale range of the ADC under test
IMD                             ENOB = ----------------------------------------------------------------------------
INL     Full Power Input              6.02
JITTER  Bandwidth
NPR                             The analog input frequency at which the fundamental component in the digitally
        Inter-Modulation        reconstructed output waveform has fallen by 3 dB with respect to its low frequency value
        Distortion              (determined by FFT analysis) for input at full-scale -1 dB (-1 dBFS)

        Integral                The two tones intermodulation distortion (IMD) rejection is the ratio of either of the two input
        Non-Linearity           tones to the worst third order intermodulation products

        Aperture                The integral non-linearity for an output code i is the difference between the measured input
        uncertainty             voltage at which the transition occurs and the ideal value of this transition. INL (i) is
                                expressed in LSBs and is the maximum value of all |INL (i)|
        Noise Power Ratio
                                The sample-to-sample variation in aperture delay. The voltage error due to jitters depends on
                                the slew rate of the signal at the sampling point

                                The NPR is measured to characterize the ADC's performance in response to broad
                                bandwidth signals. When applying a notch-filtered broadband white noise signal as the input
                                to the ADC under test, the Noise Power Ratio is defined as the ratio of the average out-of-
                                notch to the average in-notch power spectral density magnitudes for the FFT spectrum of the
                                ADC output sample test

                                                                                                                                                                47

2153CBDC04/04
Table 16. Definitions of Terms (Continued)

Abbreviation Definition     Description

ORT    Overvoltage          The time to recover a 0.2% accuracy at the output, after a 150% full-scale step applied on
       Recovery Time        the input is reduced to midscale

PSRR   Power Supply         The ratio of input offset variation to a change in power supply voltage
       Rejection Ratio

SFDR   Spurious Free        The ratio expressed in dB of the RMS signal amplitude, set at 1 dB below full-scale, to the
       Dynamic Range        RMS value of the highest spectral component (peak spurious spectral component). The peak
                            spurious component may or may not be a harmonic. It may be reported in dB (related to the
                            converter -1 dB full-scale) or in dBc (related to the input signal level)

SINAD  Signal to Noise and The ratio expressed in dB of the RMS signal amplitude, set to 1 dB below full-scale (-1

       Distortion Ratio     dBFS) to the RMS sum of all other spectral components including the harmonics, except DC

SNR    Signal to Noise      The ratio expressed in dB of the RMS signal amplitude, set to 1 dB below full-scale, to the
       Ratio                RMS sum of all other spectral components excluding the first 9 harmonics

SSBW   Small Signal Input   The analog input frequency at which the fundamental component in the digitally
       Bandwidth            reconstructed output waveform has fallen by 3 dB with respect to its low frequency value
                            (determined by FFT analysis) for input at full-scale -10 dB (-10 dBFS)

TA     Aperture delay       The delay between the rising edge of the differential clock inputs (CLK, CLKB) [zero crossing
                            point] and the time at which VIN and VINB are sampled

TC     Encoding Clock       TC1 = minimum clock pulse width (high)
       period               TC = TC1 + TC2
                            TC2 = minimum clock pulse width (low)

TD1    Time Delay from      The general expression is TD1 = TC1 + TDR - TDO with TC = TC1 + TC2 = 1 encoding clock
       Data Transition to   period
       Data Ready

TD2    Time Delay from      The general expression is TD2 = TC2 + TDR - TDO with TC = TC1 + TC2 = 1 encoding clock
       Data Ready to        period
       Data

TDO    Digital Data Output  The delay from the rising edge of the differential clock inputs (CLK, CLKB) [zero crossing
       Delay                point] to the next point of change in the differential output data (zero crossing) with a
                            specified load

TDR    Data Ready Output    The delay from the falling edge of the differential clock inputs (CLK, CLKB) [zero crossing
       Delay                point] to the next point of change in the differential output data (zero crossing) with a
                            specified load

TF     Fall Time            The time delay for the output data signals to fall from 20% to 80% of delta between the low
                            and high levels

THD    Total Harmonic       The ratio expressed in dB of the RMS sum of the first 9 harmonic components to the RMS
       Distortion           input signal amplitude, set at 1 dB below full-scale. It may be reported in dB (related to the
                            converter -1 dB full-scale) or in dBc (related to the input signal level )

TPD    Pipeline Delay       The number of clock cycles between the sampling edge of an input data and the associated
                            output data made available (not taking into account the TDO)

TR     Rise Time            The time delay for the output data signals to rise from 20% to 80% of delta between the low

                            and high levels

48 AT84AD001B

                                                                                                     2153CBDC04/04
                                                                               AT84AD001B

Table 16. Definitions of Terms (Continued)

Abbreviation Definition  Description

TRDR  Data Ready Reset The delay between the falling edge of the Data Ready output asynchronous reset signal

      Delay              (DDRB) and the reset to digital zero transition of the Data Ready output signal (DR)

TS    Settling Time      The time delay to rise from 10% to 90% of the converter output when a full-scale step

                         function is applied to the differential analog input

VSWR  Voltage Standing   The VSWR corresponds to the ADC input insertion loss due to input power reflection. For
      Wave Ratio         example, a VSWR of 1.2 corresponds to a 20 dB return loss (99% power transmitted and 1%
                         reflected)

                                                                                                                                                                49

2153CBDC04/04
Using the AT84AD001B Dual 8-bit 1 Gsps ADC

Decoupling, Bypassing   The following figures show the recommended bypassing, decoupling and grounding
and Grounding of Power  schemes for the dual 8-bit 1 Gsps ADC power supplies.
Supplies

Figure 53. VCCD and VCCA Bypassing and Grounding Scheme

                                                             L

PC Board 3.3V                                                                                             VCCD
                                                                                                          VCCA
                        1F                                  L

                                                   100 pF

PC Board GND

                                                                   C       C

Figure 54. VCCO Bypassing and Grounding Scheme

PC Board 2.25V                                               L                                            VCCO
                                1F
                                                   100 pF               C
PC Board GND

Note: L and C values must be chosen in accordance with the operation frequency of the application.
Figure 55. Power Supplies Decoupling Scheme

VCCA                                                   VCCA  VCCO                                   VCCO
GNDA
                                     100 pF 10 nF

                                                       GNDA

                                                             GNDO          100 pF 10 nF

VCCD                                                                                                GNDO
GNDD
                                     100 pF 10 nF

Note: The bypassing capacitors (1 F and 100 pF) should be placed as close as possible to the board connectors, whereas the
            decoupling capacitors (100 pF and 10 nF) should be placed as close as possible to the device.

50 AT84AD001B

                                                                                                          2153CBDC04/04
                                                                                                                      AT84AD001B

Analog Input    The analog inputs of the dual ADC have been designed with a double pad implementa-
Implementation  tion as illustrated in Figure 56. The reverse pad for each input should be tied to ground
                via a 50 resistor.

                The analog inputs must be used in differential mode only.

Figure 56. Termination Method for the ADC Analog Inputs in DC Coupling Mode

                                                                                     50
                                                                                                                VinI

                50 Source             VinI
                       GND
Channel I

                                 GND  VinIB                                                                           Dual ADC
                            50        VinIB
                            50        VinQ

Channel Q       50 Source             VinQ
                       GND
                                 GND  VinQB
                            50        VinQB

                                                                                                                                                                51

2153CBDC04/04
Figure 57. Termination Method for the ADC Analog Inputs in AC Coupling Mode

                                                                                     50
                                                                                                                VinI

Channel I             50 Source                   VinI
                             GND
                                             GND  VinIB
                                        50        VinIB                                                               Dual ADC
                                        50        VinQ

Channel Q             50 Source                   VinQ
                             GND
                                             GND  VinQB
                                        50        VinQB

Clock Implementation  The ADC features two different clocks (I or Q) that must be implemented as shown in
                      Figure 58. Each path must be AC coupled with a 100 nF capacitor.
                                                                                                                      Differential Buffer
                      Figure 58. Differential Termination Method for Clock I or Clock Q

                                                                                     ADC Package
                                                                      100 nF
                                              CLK

                                                                                            50

                                        100 nF       VCCD/2

                                                  50

                                  CLKB

                      Note: When only clock I is used, it is not necessary to add the capacitors on the CLKQ and
                                  CLKQN signal paths; they may be left floating.

52 AT84AD001B

                                                                                                                                           2153CBDC04/04
                                                                                           AT84AD001B

Figure 59. Single-ended Termination Method for Clock I or Clock Q                          VCCD
                                                                                                          R1
                                   AC coupling capacitor
                                                                              CLK

                     50
                    Source

                                                                                   50

                                                                                   50      R2

  AC coupling capacitor  CLKB
50

                                                                                   VCCD/2

Output Termination in  When using the integrated DMUX in 1:1 ratio, the valid port is port A. Port B remains
1:1 Ratio              unused.

                       Port A functions in LVDS mode and the corresponding outputs (DOAI or DOAQ) have to
                       be 100 differentially terminated as shown in Figure 60 on page 54.

                       The pins corresponding to Port B (DOBI or DOBQ pins) must be left floating (in high
                       impedance state).

                       Figure 60 shows the example of a 1:1 ratio of the integrated DMUX for channel I (the
                       same applies to channel Q).

                                                                                                                                                                53

2153CBDC04/04
Figure 60. Example of Termination for Channel I Used in DMUX 1:1 Ratio (Port B Unused)

Port B              DOBI0 / DOBI0N  Floating (High Z)
Port A              DOBI1 / DOBI1N
                    DOBI2 / DOBI2N      Dual ADC Package
                    DOBI3 / DOBI3N               VCCO                                   LVDS In
                    DOBI4 / DOBI4N                         DOAI0 Z0 = 50                100
                    DOBI5 / DOBI5N                        DOAI0N Z0 = 50                LVDS In
                    DOBI6 / DOBI6N
                    DOBI7 / DOBI7N

                    DOAI0 / DOAI0N
                    DOAI1 / DOAI1N
                    DOAI2 / DOAI2N
                    DOAI3 / DOAI3N
                    DOAI4 / DOAI4N
                    DOAI5 / DOAI5N
                    DOAI6 / DOAI6N
                    DOAI7 / DOAI7N

Note: If the outputs are to be used in single-ended mode, it is recommended that the true and false signals be terminated with a 50
            resistor.

Using the Dual ADC With Figure 61 on page 55 illustrates the configuration of the dual ADC (1:2 DMUX mode,

and ASIC/FPGA Load  independent I and Q clocks) driving an LVDS system (ASIC/FPGA) with potential addi-

                    tional DMUXes used to halve the speed of the dual ADC outputs.

54 AT84AD001B

                                                                                        2153CBDC04/04
                                                                                                            AT84AD001B

Figure 61. Dual ADC and ASIC/FPGA Load Block Diagram
                                                                                         Data rate = FsI/2

                                           Port A   DEMUX
                                         Channel I   8 :16

                                                    Data rate = FsQ/2                                       Data rate = FsQ/4
                                                                                                                 ASIC / FPGA
CLKI/CLKIN @ FsI

                                           Port A   DMUX
                                         Channel Q   8 :16

                  Dual 8-bit 1 Gsps ADC    Port B
                                         Channel I
                                                    DMUX
                                                     8 :16

CLKQ/CLKQN @ FsQ

                                           Port B   DMUX
                                         Channel Q   8 :16

Note: The demultiplexers may be internal to the ASIC/FPGA system.

                                                                                                                                                                55

2153CBDC04/04
Thermal Characteristics

Simplified Thermal             The following model has been extracted from the ANSYS FEM simulations.
Model for LQFP 144             Assumptions: no air, no convection and no board.
20 x 20 x 1.4 mm

Figure 62. Simplified Thermal Model for LQFP Package

                               Silicon Junction                      8.3C/watt

355 m silicon die                            0.6C/watt                              Package top
25 mm2
= 0.95W/cm/C                                                          Resin

                                                                   = 0.007W/cm/C

40 m Epoxy/Ag glue                           1.4C/watt
= 0.02 W/cm/C
                                              0.1C/watt          1.5C/watt  5.5C/watt      Leads tip
Copper paddle
= 2.5W/cm/C                                         6.1C/watt

Aluminium paddle                              Aluminium paddle Resin          Copper alloy leadframe
= 0.75W/cm/C
                                              0.1C/watt           = 0.007W/cm/C  = 25W/cm/C

Resin bottom                                  4.3C/watt
= 0.007W/cm/C

                               Package                100 m air gap  = 0.00027W/cm/C
                               bottom
                                                          11.4C/watt

Assumptions:                   Package bottom
Die 5.0 x 5.0 = 25 mm 2
                               connected to:          100 m thermal grease gap diamater 12 mm Top of user board
40 m thick Epoxy/Ag glue
                               (user dependent)                                = 0.01W/cm/C

                                                          1.5C/watt

Note: The above are typical values with an assumption of uniform power dissipation over 2.5 x 2.5 mm2 of the top surface of the die.

Thermal Resistance from        Assumptions: no air, no convection and no board.
Junction to Bottom of Leads    The thermal resistance from the junction to the bottom of the leads is 15.2 C/W typical.

Thermal Resistance from        Assumptions: no air, no convection and no board.
Junction to Top of Case        The thermal resistance from the junction to the top of the case is 8.3 C/W typical.

Thermal Resistance from        Assumptions: no air, no convection and no board.
Junction to Bottom of Case     The thermal resistance from the junction to the bottom of the case is 6.4 C/W typical.

Thermal Resistance from        The thermal resistance from the junction to the bottom of the air gap (bottom of pack-
Junction to Bottom of Air Gap  age) is 17.9 C/W typical.

56 AT84AD001B

                                                                                                      2153CBDC04/04
                                AT84AD001B

Thermal Resistance from  The thermal resistance from the junction to ambient is 25.2 C/W typical.
Junction to Ambient
                         Note:  In order to keep the ambient temperature of the die within the specified limits of the
Thermal Resistance from         device grade (that is TA max = 70C in commercial grade and 85C in industrial grade)
Junction to Board               and the die junction temperature below the maximum allowed junction temperature of
                                105C, it is necessary to operate the dual ADC in air flow conditions (1m/s recom-
                                mended).

                                     In still air conditions, the junction temperature is indeed greater than the maximum
                                     allowed TJ.
                                     - TJ = 25.2C/W x 1.4W + TA = 35.28 + 70 = 105.28C for commercial grade devices
                                     - TJ = 25.2C/W x 1.4W + TA = 35.28 + 85 = 125.28C for industrial grade devices

                         The thermal resistance from the junction to the board is 13 C/W typical.

                                                                                                                                                                57

2153CBDC04/04
Ordering Information

Part Number     Package   Temperature Range Screening   Comments
AT84XAD001BTD   LQFP 144                                Prototype version
AT84AD001BCTD   LQFP 144  Ambient            Prototype  Please contact your local Atmel sales office
AT84AD001BITD   LQFP 144
AT84AD001TD-EB  LQFP 144  C grade            Standard   Evaluation Kit
                          0C < TA < 70C    Standard
                          I grade            Prototype
                          -40C < TA < 85C
                          Ambient

58 AT84AD001B

                                                        2153CBDC04/04
                                                                                                          AT84AD001B

Packaging Information                                                                        Body +2.00 mm footprint

Figure 63. Type of Package                                                     Dims.         Tols. Leads  144L
                 N                                                             A
                                                                               A1            max.         1.60
           1                                                                   A2
                                                                               D                          0.05 min./0.15 max.
        A                                                                      D1
                                                                               E             +/- 0.05     1.40
                                    D                                          E1
                                   D1                                          L             +/-0.20      22.00
                                   D                                           e
                           A2                                                  b             +/-0.10      20.00
                                                                               ddd
                                                                               ccc           +/-0.20      22.00
                                                                               o
                                                      B E1 E                                 +/-0.10      20.00

                                                                                             +0.15/-0.10  0.60

                                                                                             basic        0.50

                                                                                             +/-0.05      0.22

                                                                                                          0.08

                                                                                             max.         0.08
                                                                                                          0o- 5o

                                                                     Notes:    1. All dimensions are in millimeters
                                                                               2. Dimensions shown are nominal with tolerances as indicated
                                                                               3. L/F: eftec 64T copper or equivalent
                                                                               4. Foot length: "L" is measured at gauge plane

                                                                                  at 0.25 mm above the seating plane

                                                                     12o TYP.

A1                                         e                                A

                                                                     12o TYP.

0.20 RAD max.

                                       0.20 RAD nom.

                                       6o  +  4o
                                           -

A                                                        Stand off
                                                         A1
           0.25

C   0.17 max                                  0                             C Seating plane
                                                                     Lead coplanarity
                                                      b

                                       L          ddd e c A-B e D e            ccc c

Note: Thermally enhanced package: LQFP 144, 20 x 20 x 1.4 mm.

                                                                                                                                                                59

2153CBDC04/04
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  Tel: 1(408) 441-0311          San Jose, CA 95131, USA                Tel: (49) 71-31-67-0
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Europe                          2325 Orchard Parkway                   Fax: 1(719) 540-1759
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  Switzerland                   La Chantrerie                          Avenue de Rochepleine
  Tel: (41) 26-426-5555         BP 70602                               BP 123
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