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AT32AP7000-CTUT

器件型号:AT32AP7000-CTUT
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Atmel (Microchip)
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器件描述

32-BIT, FLASH, 150 MHz, RISC MICROCONTROLLER, BGA256

32位, FLASH, 150 MHz, 精简指令集微控制器, BGA256

参数
AT32AP7000-CTUT功能数量 1
AT32AP7000-CTUT端子数量 256
AT32AP7000-CTUT最大工作温度 85 Cel
AT32AP7000-CTUT最小工作温度 -40 Cel
AT32AP7000-CTUT最大供电/工作电压 1.95 V
AT32AP7000-CTUT最小供电/工作电压 1.65 V
AT32AP7000-CTUT额定供电电压 1.8 V
AT32AP7000-CTUT外部数据总线宽度 32
AT32AP7000-CTUT输入输出总线数量 160
AT32AP7000-CTUT线速度 150 MHz
AT32AP7000-CTUT加工封装描述 1.0 MM PITCH, 绿色, CTBGA-256
AT32AP7000-CTUT状态 DISCONTINUED
AT32AP7000-CTUT包装形状 SQUARE
AT32AP7000-CTUT包装尺寸 GRID 阵列, 低 PROFILE
AT32AP7000-CTUT表面贴装 Yes
AT32AP7000-CTUT端子形式 BALL
AT32AP7000-CTUT端子间距 1 mm
AT32AP7000-CTUT端子位置 BOTTOM
AT32AP7000-CTUT包装材料 UNSPECIFIED
AT32AP7000-CTUT温度等级 INDUSTRIAL
AT32AP7000-CTUT地址总线宽度 26
AT32AP7000-CTUT位数 32
AT32AP7000-CTUT最大FCLK时钟频率 50 MHz
AT32AP7000-CTUTDAC通道 Yes
AT32AP7000-CTUTDMA通道 Yes
AT32AP7000-CTUT微处理器类型 精简指令集微控制器
AT32AP7000-CTUTPWM通道 Yes
AT32AP7000-CTUTROM编程 FLASH

文档预览

AT32AP7000-CTUT器件文档内容

Features                                                                                  AVR32 32-bit
                                                                                          Microcontroller
High Performance, Low Power AVR32 32-Bit Microcontroller                               AT32AP7000
       210 DMIPS throughput at 150 MHz                                                   Preliminary
       16 KB instruction cache and 16 KB data caches                                     Summary
       Memory Management Unit enabling use of operating systems
       Single-cycle RISC instruction set including SIMD and DSP instructions                                         32003HS-AVR32-02/07
       Java Hardware Acceleration

Multimedia Co-Processor
       Vector Multiplication Unit for video acceleration through color-space conversion
         (YUV<->RGB), image scaling and filtering, quarter pixel motion compensation

Multi-hierarchy bus system
       High-performance data transfers on separate buses for increased performance

Data Memories
       32KBytes SRAM

External Memory Interface
       SDRAM, DataFlashTM, SRAM, Multi Media Card (MMC), Secure Digital (SD),
       Compact Flash, Smart Media, NAND Flash

Direct Memory Access Controller
       External Memory access without CPU intervention

Interrupt Controller
       Individually maskable Interrupts
       Each interrupt request has a programmable priority and autovector address

System Functions
       Power and Clock Manager
       Crystal Oscillator with Phase-Lock-Loop (PLL)
       Watchdog Timer
       Real-time Clock

6 Multifunction timer/counters
       Three external clock inputs, I/O pins, PWM, capture and various counting
         capabilities

4 Universal Synchronous/Asynchronous Receiver/Transmitters (USART)
       115.2 kbps IrDA Modulation and Demodulation
       Hardware and software handshaking

3 Synchronous Serial Protocol controllers
       Supports I2S, SPI and generic frame-based protocols

Two-Wire Interface
       Sequential Read/Write Operations, Philips' I2C compatible

Liquid Crystal Display (LCD) interface
       Supports TFT displays
       Configurable pixel resolution supporting QCIF/QVGA/VGA/SVGA configurations.

Image Sensor Interface
       12-bit Data Interface for CMOS cameras

Universal Serial Bus (USB) 2.0 High Speed (480 Mbps) Device
       On-chip Transceivers with physical interface

2 Ethernet MAC 10/100 Mbps interfaces
       802.3 Ethernet Media Access Controller
       Supports Media Independent Interface (MII) and Reduced MII (RMII)

16-bit stereo audio DAC
       Sample rates up to 50 kHz

On-Chip Debug System
       Nexus Class 3
       Full speed, non-intrusive data and program trace
       Runtime control and JTAG interface

Package/Pins
       AT32AP7000: 256-ball CTBGA 1.0mm pitch/160 GPIO pins

Power supplies
       1.65V to1.95V VDDCORE
       3.0V to 3.6V VDDIO
                                                                        AT32AP7000

1. Part Description

                                   The AT32AP7000 is a complete System-on-chip application processor with an AVR32 RISC
                                   processor achieving 210 DMIPS running at 150 MHz. AVR32 is a high-performance 32-bit RISC
                                   microprocessor core, designed for cost-sensitive embedded applications, with particular empha-
                                   sis on low power consumption, high code density and high application performance.

                                   AT32AP7000 implements a Memory Management Unit (MMU) and a flexible interrupt controller
                                   supporting modern operating systems and real-time operating systems. The processor also
                                   includes a rich set of DSP and SIMD instructions, specially designed for multimedia and telecom
                                   applications.

                                   AT32AP7000 incorporates SRAM memories on-chip for fast and secure access. For applica-
                                   tions requiring additional memory, external 16-bit SRAM is accessible. Additionally, an SDRAM
                                   controller provides off-chip volatile memory access as well as controllers for all industry standard
                                   off-chip non-volatile memories, like Compact Flash, Multi Media Card (MMC), Secure Digital
                                   (SD)-card, SmartCard, NAND Flash and Atmel DataFlashTM.

                                   The Direct Memory Access controller for all the serial peripherals enables data transfer between
                                   memories without processor intervention. This reduces the processor overhead when transfer-
                                   ring continuous and large data streams between modules in the MCU.

                                   The Timer/Counters includes three identical 16-bit timer/counter channels. Each channel can be
                                   independently programmed to perform a wide range of functions including frequency measure-
                                   ment, event counting, interval measurement, pulse generation, delay timing and pulse width
                                   modulation.

                                   AT32AP7000 also features an onboard LCD Controller, supporting single and double scan
                                   monochrome and color passive STN LCD modules and single scan active TFT LCD modules.
                                   On monochrome STN displays, up to 16 gray shades are supported using a time-based dither-
                                   ing algorithm and Frame Rate Control (FRC) method. This method is also used in color STN
                                   displays to generate up to 4096 colors.

                                   The LCD Controller is programmable for supporting resolutions up to 2048 x 2048 with a pixel
                                   depth from 1 to 24 bits per pixel.

                                   A pixel co-processor provides color space conversions for images and video, in addition to a
                                   wide variety of hardware filter support

                                   The media-independent interface (MII) and reduced MII (RMII) 10/100 Ethernet MAC modules
                                   provides on-chip solutions for network-connected devices.

                                   Synchronous Serial Controllers provide easy access to serial communication protocols, audio
                                   standards like I2S and frame-based protocols.

                                   The Java hardware acceleration implementation in AVR32 allows for a very high-speed Java
                                   byte-code execution. AVR32 implements Java instructions in hardware, reusing the existing
                                   RISC data path, which allows for a near-zero hardware overhead and cost with a very high
                                   performance.

                                   The Image Sensor Interface supports cameras with up to 12-bit data buses.

                                   PS2 connectivity is provided for standard input devices like mice and keyboards.

                                                                                                                                                                  2

32003HS-AVR32-02/07
                                                                        AT32AP7000

                                   AT32AP7000 integrates a class 3 Nexus 2.0 On-Chip Debug (OCD) System, with non-intrusive
                                   real-time trace, full-speed read/write memory access in addition to basic runtime control.
                                   The C-compiler is closely linked to the architecture and is able to utilize code optimization fea-
                                   tures, both for size and speed.

                                                                                                                                                                  3

32003HS-AVR32-02/07
                                                                                                                                                                                                      AT32AP7000

2. Blockdiagram

Figure 2-1. Blockdiagram

    TRST_N                                                  JTAG                               AP CPU                            PIXEL COPROCESSOR
       TCK                                             INTERFACE
      TDO                                                                      NEXUS
       TDI                                                  MCKO              CLASS 3
      TMS                                                MDO[5..0]
                                                        MSEO[1..0]               OCD
                                             EVTI_N                                     MEMORY MANAGEMENT UNIT
                                                          EVTO_N
                                                                                        INSTR             DATA                      LCD                                                                  VSYNC,
                                                                                        CACHE            CACHE                   CONTRO                                                                  HSYNC,

D+                                                         USB        PBB                                                          LLER                                                                    PW R,
                                                                                                                                                                                                          PCLK,
D-                                                         INTERFACE                                                                  DMA                                                                 MODE,
                                                                                                                                                                                                          DVAL,
                                                                DMA        S       M            M                  M  S
                                                               IMAGE       M                                                                                                                                CC,
                                                             SENSOR                     HIGH SPEED                                                                                                    DATA[22..0],
                                                           INTERFACE                    BUS MATRIX
                                                             INTRAM0                                                                                                                                    GPL[7..0]
                                                             INTRAM1                            S
                                             DATA[11..0]                                                              M
                                                HSYNC           DMA
                                                VSYNC                      M                                                                                                                                               RAS,
                                                 PCLK         MACB0                                                                                                                                                        CAS,
                                                              MACB1        S                                                  S  EXTERNAL BUS INTERFACE                                                                  SDW E,
                                                  COL,                     S                                          M             (SDRAM & STATIC MEMORY                                                             NANDOE,
                                                  CRS,                     M S MMS                                                                                                                                     NANDW E,
                                               RXD[3..0],                                                                               CONTROLLER & ECC)                                                                 SDCK,
                                               RX_CLK,                                CONFIGURATION REGISTERS BUS                                                    Parallel Input/Output Controllers                   SDCKE,
                                                RX_DV,                                                                                                                                                                    NW E3,
                                                 RX_ER                PB      HSB              HSB       HSB-HSB BRIDGE                                                                                                   NW E1,
                                                                                                                                                                                                                          NW E0,
                                                  MDC,                HSB-PB             HSB-PB             PERIPHERAL                                                                                                     NRD,
                                               TXD[3..0],                               BRIDGE A                   DMA                                                                                                NCS[3,1,0],
                                                TX_CLK,               BRIDGE                                                                                                                                          ADDR[22..0]
                                                                                                PB         CONTROLLER
                                                TX_EN,                     B                                                                                                                                          DATA[15..0]
                                                TX_ER,                                                                                                                                                    NW AIT
                                                 SPEED                                                                                                                                                     SDCS,
                                                  MDIO                                                                                                                                                  NCS[5,4,2]
                                                                                                                                                                                                         CFRNW ,
          Parallel Input/Output Controllers                DMA CONTROLLER               PBA                                                                                                               CFCE1,
                                                                                                                                                                                                          CFCE2,
                                                                                                                                                                                                      ADDR[23..25]

                                                                                                                                                                                                      DATA[31..16]

PA                                                                                                                 USART0                  RXD

PB                                           DATA0                                                  PDC            USART1                  TXD                                                                                     PA

PC                                           DATA1         AUDIO BITSTREAM                                         USART2                  CLK                                                                                     PB
PD
                                             DATA0N                   DAC          DMA                             USART3        RTS, CTS                                                                                          PC

PE                                                                                                                                                                                                                                 PD

                                             DATA1N                                                                                                                                                                                PE

                                                  CLK                                                              SERIAL                  SCK
                                                 CMD
                                             DATA[7..0]    MULTIMEDIA CARD         DMA              PDC   PERIPHERAL             MISO, MOSI
                                                                INTERFACE                                INTERFACE 0/1              NPCS0

                                                                                                                                 NPCS[3..1]

                                              SCLK         AC97 CONTROLLER         DMA              PDC    SYNCHRONOUS           TX_CLOCK, TX_FRAME_SYNC
                                               SDI                                                                SERIAL                         TX_DATA

                                             SSYNC                                                       CONTROLLER 0/1/2        RX_CLOCK, RX_FRAME_SYNC
                                               SDO                                                                                               RX_DATA

XIN32                                       32 KHz                 POWER                                    TW O-W IRE                SCL
XOUT32                                        OSC                 MANAGER                                   INTERFACE                  SDA

XIN0                                        OSC0                    CLOCK                               PS2 INTERFACE           CLOCK[1..0]
XOUT0                                                           GENERATOR                                                         DATA[1..0]
                                                                                                             REAL TIME
XIN1                                        OSC1                    CLOCK                                   COUNTER
XOUT1                                        PLL0               CONTROLLER                                  WATCHDOG

PLL0                                                                SLEEP                                      TIMER
                                                                CONTROLLER
    PLL1                                     PLL1
                                                                     RESET
                        GCLK[3..0]                              CONTROLLER

          OSCEN_N
          RESET_N

                                                 A[2..0]   TIMER/COUNTER 0/1                              INTERRUPT                        PW M0
                                                 B[2..0]                                                 CONTROLLER                        PW M1
                                               CLK[2..0]          EXTERNAL                                                                 PW M2
                                                                 INTERRUPT                               PULSE WIDTH                       PW M3
                                             EXTINT[7..0]      CONTROLLER                                MODULATION
                                               KPS[7..0]                                                 CONTROLLER
                                                 NMI_N

                                                                                                                                                                  4

32003HSAVR3202/07
                                                                        AT32AP7000

2.1 Processor and architecture

2.1.1 AVR32AP CPU

                                    32-bit load/store AVR32B RISC architecture.
                                              Up to 15 general-purpose 32-bit registers.
                                              32-bit Stack Pointer, Program Counter and Link Register reside in register file.
                                              Fully orthogonal instruction set.
                                              Privileged and unprivileged modes enabling efficient and secure Operating Systems.
                                              Innovative instruction set together with variable instruction length ensuring industry leading
                                                code density.
                                              DSP extention with saturating arithmetic, and a wide variety of multiply instructions.
                                              SIMD extention for media applications.

                                    7 stage pipeline allows one instruction per clock cycle for most instructions.
                                              Java Hardware Acceleration.
                                              Byte, half-word, word and double word memory access.
                                              Unaligned memory access.
                                              Shadowed interrupt context for INT3 and multiple interrupt priority levels.
                                              Dynamic branch prediction and return address stack for fast change-of-flow.
                                              Coprocessor interface.

                                    Full MMU allows for operating systems with memory protection.
                                    16Kbyte Instruction and 16Kbyte data caches.

                                              Virtually indexed, physically tagged.
                                              4-way associative.
                                              Write-through or write-back.
                                    Nexus Class 3 On-Chip Debug system.
                                              Low-cost NanoTrace supported.

2.1.2  Pixel Coprocessor (PiCo)

                            Coprocessor coupled to the AVR32 CPU Core through the TCB Bus.
                            Three parallel Vector Multiplication Units (VMU) where each unit can:

                                     Multiply three pixel components with three coefficients.
                                     Add the products from the multiplications together.
                                     Accumulate the result or add an offset to the sum of the products.
                            Can be used for accelerating:
                                     Image Color Space Conversion.

                                           Configurable Conversion Coefficients.
                                           Supports packed and planar input and output formats.
                                           Supports subsampled input color spaces (i.e 4:2:2, 4:2:0).
                                     Image filtering/scaling.
                                           Configurable Filter Coefficients.
                                           Throughput of one sample per cycle for a 9-tap FIR filter.
                                           Can use the built-in accumulator to extend the FIR filter to more than 9-taps.
                                           Can be used for bilinear/bicubic interpolations.
                                     MPEG-4/H.264 Quarter Pixel Motion Compensation.
                            Flexible input Pixel Selector.
                                     Can operate on numerous different image storage formats.
                            Flexible Output Pixel Inserter.
                                     Scales and saturates the results back to 8-bit pixel values.

                                                                                                                                                                  5

32003HSAVR3202/07
                                                                              AT32AP7000

             Supports packed and planar output formats.
       Configurable coefficients with flexible fixed-point representation.

2.1.3  Debug and Test system

                            IEEE1149.1 compliant JTAG and boundary scan
                            Direct memory access and programming capabilities through JTAG interface
                            Extensive On-Chip Debug features in compliance with IEEE-ISTO 5001-2003 (Nexus 2.0) Class 3
                            Auxiliary port for high-speed trace information
                            Hardware support for 6 Program and 2 data breakpoints
                            Unlimited number of software breakpoints supported
                            Advanced Program, Data, Ownership, and Watchpoint trace supported

2.1.4  DMA controller

                            2 HSB Master Interfaces
                            3 Channels
                            Software and Hardware Handshaking Interfaces

                                     11 Hardware Handshaking Interfaces
                            Memory/Non-Memory Peripherals to Memory/Non-Memory Peripherals Transfer
                            Single-block DMA Transfer
                            Multi-block DMA Transfer

                                     Linked Lists
                                     Auto-Reloading
                                     Contiguous Blocks
                            DMA Controller is Always the Flow Controller
                            Additional Features
                                     Scatter and Gather Operations
                                     Channel Locking
                                  Bus Locking
                                  FIFO Mode
                                     Pseudo Fly-by Operation

2.1.5  Peripheral DMA Controller

                            Transfers from/to peripheral to/from any memory space without intervention of the processor.
                            Next Pointer Support, forbids strong real-time constraints on buffer management.
                            Eighteen channels

                                     Two for each USART
                                     Two for each Serial Synchronous Controller
                                     Two for each Serial Peripheral Interface

2.1.6  Bus system

                            HSB bus matrix with 10 Masters and 8 Slaves handled
                                     Handles Requests from the CPU Icache, CPU Dcache, HSB bridge, HISI, USB 2.0 Controller,
                                       LCD Controller, Ethernet Controller 0, Ethernet Controller 1, DMA Controller 0, DMA
                                       Controller 1, and to internal SRAM 0, internal SRAM 1, PB A, PB B, EBI and, USB.

                                                                                                                                                                  6

32003HSAVR3202/07
                                                                        AT32AP7000

                                          Round-Robin Arbitration (three modes supported: no default master, last accessed default
                                           master, fixed default master)

                                              Burst Breaking with Slot Cycle Limit
                                              One Address Decoder Provided per Master
                                    2 Peripheral buses allowing each bus to run on different bus speeds.
                                              PB A intended to run on low clock speeds, with peripherals connected to the PDC.
                                              PB B intended to run on higher clock speeds, with peripherals connected to the DMAC.
                                    HSB-HSB Bridge providing a low-speed HSB bus running at the same speed as PBA
                                              Allows PDC transfers between a low-speed PB bus and a bus matrix of higher clock speeds
                                   An overview of the bus system is given in Figure 2-1 on page 4. All modules connected to the
                                   same bus use the same clock, but the clock to each module can be individually shut off by the
                                   Power Manager. The figure identifies the number of master and slave interfaces of each module
                                   connected to the HSB bus, and which DMA controller is connected to which peripheral.

                                                                                                                                                                  7

32003HSAVR3202/07
2.2 Package and PinoutAVR32AP7000                                          AT32AP7000

Figure 2-2. 256 CTBGA Pinout                            BOTTOM VIEW

          TOP VIEW                                     16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1

Ball A1                                                                                                               A
               1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16                                                                 B
                                                                                                                      C
            A                                                                                                         D
                                                                                                                      E
            B                                                                                                          F
                                                                                                                      G
            C                                                                                                         H
                                                                                                                       J
            D                                                                                                         K
                                                                                                                       L
            E                                                                                                         M
                                                                                                                      N
            F                                                                                                         P
                                                                                                                      R
            G                                                                                                          T

            H

            J

            K

            L                 AVR32

            M

            N

            P

            R

            T

Table 2-1.     CTBGA256 Package Pinout A1..T8
      1
                     2        3      4                 5        6        7        8
  A VDDIO
  B GNDIO            PE15     PE13   PE11              PE07     PE02     AGNDPLL  OSCEN_N
  C PD01                                               PE04     PLL0     AVDDOSC  PC30
  D PE17             PE16     PE12   PE09              PE06     PE00     PLL1     PC31
  E PX48                                               PE03     GND      AGNDOSC  PC29
  F PX32             PD00     PE14   PE10              PE05     PE01     XOUT32   PC28
  G PX04                                               PX51     AVDDPLL  XIN0     PC27
  H PD06             PE18     PD02   PE08              PX02     PX01     XOUT0    PC26
  J TRST_N                                             PD04     PD03     GND      XIN32
  K PA05             PX50     PX49   PX47              TDO      PD09     PD08     EVTI_N
  L PA09                                               RESET_N  PA03     PA04     HSDP
  M PA14             PX00     PX33   VDDIO             GND      PB24     AGNDUSB  VDDCORE
  N PA18                                               PA12     VDDIO    VDDIO    GND
  P PA20             VDDCORE  PX05   PX03              PD14     GND      FSDM     VBG
  R PA22                                               PD16     XOUT1    GND      PA25
  T VDDIO            VDDIO    PD07   PD05              PD17     AVDDUSB  HSDM     PA26
                                                       PD15     XIN1     FSDP     VDDIO
                     TMS      TDI    TCK

                     PA01     PA02   PA00

                     PB25     VDDIO  PA08

                     PA11     PA13   PA10

                     PA16     PA17   PA15

                     PA19     PA21   PD11

                     PD10     PA23   PD13

                     GND      PA24   PD12

                                                                                           8

32003HSAVR3202/07
                                                            AT32AP7000

Table 2-2. CTBGA256 Package Pinout A9..T16

9         10       11    12                 13     14       15     16

A PC23    PA06     PB21  PB16               PB13   PB11     GND    VDDIO
                                            PB14   PB10     PC17   PC16
B PC25    PC19     PB23  PB18               PB12   PB09     PB07   PB08
                                            PB03   PB05     PB04   PB06
C PC24    PA07     PB22  PB17               PX46   PB01     VDDIO  PB02
                                            PX42   PX43     PX40   PX45
D PC22    PC18     PB20  PB15               PC11   PC13     PC12   VDDCORE
                                            VDDIO  PC07     PX39   PC08
E VDDIO   GND      PB19  PB00               PX30   VDDCORE  GND    PX31
                                            PX24   PX26     VDDIO  PX25
F PC21    VDDCORE  GND   PX44               PX18   PX20     PX21   PX19
                                            PX34   PX36     PX37   PX35
G PC20    PC15     PC14  PC10               PX11   PX15     PX17   PX16
                                            PB30   PC02     PX13   PX14
H PC09    PC05     PC06  PE26               PB29   PC00     PC04   GND
                                            PX12   PC01     PC03   VDDIO
J PB27    PX27     PX28  PX29

K PA27    GND      PX22  PX23

L PA28    VDDIO    PE24  PX38

M PA29    PB28     PE20  PX08

N PA30    PX53     PE22  PX06

P WAKE_N  PX41     PE21  PX09

R PA31    PX52     PE23  PX07

T PB26    PE25     PE19  PX10

                                                                                                                                                                  9

32003HSAVR3202/07
                                                                               AT32AP7000

3. Signals Description

Table 3-1.                  The following table gives details on the signal name classified by peripheral. The pinout multi-
                            plexing of these signals is given in the Peripheral Muxing table in the Peripherals chapter.

             Signal Description List

Signal Name    Function                          Type                     Active
                                                                          Level Comments

                                          Power

AVDDPLL        PLL Power Supply                  Power                         1.65 to 1.95 V

AVDDUSB        USB Power Supply                  Power                         1.65 to 1.95 V

AVDDOSC        Oscillator Power Supply           Power                         1.65 to 1.95 V

VDDCORE        Core Power Supply                 Power                         1.65 to 1.95 V

VDDIO          I/O Power Supply                  Power                         3.0 to 3.6V

AGNDPLL        PLL Ground                        Ground

AGNDUSB        USB Ground                        Ground

AGNDOSC        Oscillator Ground                 Ground

GND            Ground                            Ground

                                          Clocks, Oscillators, and PLL's

XIN0, XIN1, XIN32 Crystal 0, 1, 32 Input         Analog

XOUT0, XOUT1,  Crystal 0, 1, 32 Output           Analog
XOUT32

PLL0, PLL1     PLL 0,1 Filter Pin                Analog

                                          JTAG

TCK            Test Clock                        Input

TDI            Test Data In                      Input

TDO            Test Data Out                     Output

TMS            Test Mode Select                  Input

TRST_N         Test Reset                        Input                    Low

                                          Auxiliary Port - AUX

MCKO           Trace Data Output Clock           Output

MDO0 - MDO5    Trace Data Output                 Output

MSEO0 - MSEO1  Trace Frame Control               Output

EVTI_N         Event In                          Input                    Low

                                                                                                                                                                10

32003HS-AVR32-02/07
                                                                             AT32AP7000

Table 3-1. Signal Description List

Signal Name        Function                                      Type        Active
EVTO_N                                                                       Level Comments
                   Event Out                                     Output       Low
GCLK0 - GCLK4
OSCEN_N                                          Power Manager - PM           Low
RESET_N                                                                       Low
WAKE_N             Generic Clock Pins                            Output       Low

EXTINT0 - EXTINT3  Oscillator Enable                             Input        Low
NMI_N
                   Reset Pin                                     Input
SCLK
SDI                Wake Pin                                      Input
SDO
SYNC                                        External Interrupt Module - EIM

DATA0 - DATA1      External Interrupt Pins                       Input
DATAN0 - DATAN1
                   Non-Maskable Interrupt Pin                    Input
COL
CRS                                            AC97 Controller - AC97C
MDC
MDIO               AC97 Clock Signal                             Input
RXD0 - RXD3
RX_CLK             AC97 Receive Signal                           Output
RX_DV
RX_ER              AC97 Transmit Signal                          Output
SPEED
TXD0 - TXD3        AC97 Frame Synchronization Signal             Input

                                                      DAC - DAC

                   D/A Data Out                                  Output

                   D/A Inverted Data Out                         Output

                                            Ethernet MAC - MACB0, MACB1

                   Collision Detect                              Input

                   Carrier Sense and Data Valid                  Input

                   Management Data Clock                         Output

                   Management Data Input/Output                  I/O

                   Receive Data                                  Input

                   Receive Clock                                 Input

                   Receive Data Valid                            Input

                   Receive Coding Error                          Input

                   Speed                                         Output

                   Transmit Data                                 Output

                                                                                                                                                                11

32003HS-AVR32-02/07
                                                                          AT32AP7000

Table 3-1. Signal Description List

Signal Name     Function                           Type                   Active
TX_CLK                                                                    Level Comments
TX_EN           Transmit Clock or Reference Clock  Input
TX_ER                                                                      Low
                Transmit Enable                    Output                  Low
ADDR0 - ADDR25                                                             Low
CAS             Transmit Coding Error              Output
CFCE1                                                                      Low
CFCE2                                       External Bus Interface - EBI   Low
CFRNW                                                                      Low
DATA0 - DATA31  Address Bus                        Output                  Low
NANDOE                                                                     Low
NANDWE          Column Signal                      Output                  Low
NCS0 - NCS5                                                                Low
NRD             Compact Flash 1 Chip Enable        Output                  Low
NWAIT                                                                      Low
NWE0            Compact Flash 2 Chip Enable        Output
NWE1                                                                       Low
NWE3            Compact Flash Read Not Write       Output                  Low
RAS
SDA10           Data Bus                           I/O
SDCK
SDCKE           NAND Flash Output Enable           Output
SDCS
SDWE            NAND Flash Write Enable            Output

DATA0 - DATA11  Chip Select                        Output
HSYNC
PCLK            Read Signal                        Output

                External Wait Signal               Input

                Write Enable 0                     Output

                Write Enable 1                     Output

                Write Enable 3                     Output

                Row Signal                         Output

                SDRAM Address 10 Line              Output

                SDRAM Clock                        Output

                SDRAM Clock Enable                 Output

                SDRAM Chip Select                  Output

                SDRAM Write Enable                 Output

                                            Image Sensor Interface - ISI

                Image Sensor Data                  Input

                Horizontal Synchronization         Input

                Image Sensor Data Clock            Input

                                                                                                                                                                12

32003HS-AVR32-02/07
                                                                                     AT32AP7000

Table 3-1. Signal Description List

Signal Name     Function                        Type                            Active
                                                                                Level Comments

VSYNC           Vertical Synchronization        Input

                                              LCD Controller - LCDC

CC              LCD Contrast Control            Output

DATA0 - DATA23  LCD Data Bus                    Input

DVAL            LCD Data Valid                  Output

GPL0 - GPL7     LCD General Purpose Lines       Output

HSYNC           LCD Horizontal Synchronization  Output

MODE            LCD Mode                        Output

PCLK            LCD Clock                       Output

PWR             LCD Power                       Output

VSYNC           LCD Vertical Synchronization    Output

                                          Mulitmedia Card Interface - MMCI

CLK             Multimedia Card Clock           Output

CMD0 - CMD1     Multimedia Card Command                             I/O

DATA0 - DATA7   Multimedia Card Data                                I/O

                           Parallel Input/Output 2 - PIOA, PIOB, PIOC, PIOD, PIOE

PA0 - PA31      Parallel I/O Controller PIOA                        I/O

PB0 - PB30      Parallel I/O Controller PIOB                        I/O

PC0 - PC31      Parallel I/O Controller PIOC                        I/O

PD0 - PD17      Parallel I/O Controller PIOD                        I/O

PE0 - PE26      Parallel I/O Controller PIOE                        I/O

                                              PS2 Interface - PSIF

CLOCK0 - CLOCK1 PS2 Clock                       Input

DATA0 - DATA1   PS2 Data                                            I/O

                                      Serial Peripheral Interface - SPI0, SPI1

MISO            Master In Slave Out                                 I/O

MOSI            Master Out Slave In                                 I/O

NPCS0 - NPCS3   SPI Peripheral Chip Select                          I/O         Low

                                                                                                                                                                13

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                                                                              AT32AP7000

Table 3-1. Signal Description List

Signal Name  Function                        Type                   Active
                                                                    Level Comments

SCK          Clock                           Output

                            Synchronous Serial Controller - SSC0, SSC1, SSC2

RX_CLOCK     SSC Receive Clock               I/O

RX_DATA      SSC Receive Data                Input

RX_FRAME_SYNC SSC Receive Frame Sync         I/O

TX_CLOCK     SSC Transmit Clock              I/O

TX_DATA      SSC Transmit Data               Output

TX_FRAME_SYNC SSC Transmit Frame Sync        I/O

                                       DMA Controller - DMAC

DMARQ0 - DMARQ3 DMA Requests                 Input

                                    Timer/Counter - TIMER0, TIMER1

A0           Channel 0 Line A                I/O

A1           Channel 1 Line A                I/O

A2           Channel 2 Line A                I/O

B0           Channel 0 Line B                I/O

B1           Channel 1 Line B                I/O

B2           Channel 2 Line B                I/O

CLK0         Channel 0 External Clock Input  Input

CLK1         Channel 1 External Clock Input  Input

CLK2         Channel 2 External Clock Input  Input

                                       Two-wire Interface - TWI

SCL          Serial Clock                    I/O

SDA          Serial Data                     I/O

             Universal Synchronous Asynchronous Receiver Transmitter - USART0, USART1, USART2, USART3

CLK          Clock                           I/O

CTS          Clear To Send                   Input

RTS          Request To Send                 Output

RXD          Receive Data                    Input

                                                                                                                                                                14

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                                                                        AT32AP7000

Table 3-1. Signal Description List

Signal Name  Function                Type                               Active
                                                                        Level Comments

TXD          Transmit Data           Output

                                     Pulse Width Modulator - PWM

PWM0 - PWM3  PWM Output Pins         Output

                                     Universal Serial Bus Device - USB

DDM          USB Device Port Data -  Analog

DDP          USB Device Port Data +  Analog

VBG          USB bandgap             Analog                             Connected to a 6810 Ohm 0.5%
                                                                        resistor to gound and a 10 pF
                                                                        capacitor to ground.

                                                                                                                                                                15

32003HS-AVR32-02/07
                                                                        AT32AP7000

4. Power Considerations

4.1 Power Supplies

                                   The AT32AP7000 has several types of power supply pins:
                                    VDDCORE pins: Power the core, memories, and peripherals. Voltage is 1.8V nominal.
                                    VDDIO pins: Power I/O lines. Voltage is 3.3V nominal.
                                    VDDPLL pin: Powers the PLL. Voltage is 1.8V nominal.
                                    VDDUSB pin: Powers the USB. Voltage is 1.8V nominal.
                                    VDDOSC pin: Powers the oscillators. Voltage is 1.8V nominal.
                                   The ground pins GND are common to VDDCORE and VDDIO. The ground pin for VDDPLL is
                                   GNDPLL, and the GND pin for VDDOSC is GNDOSC.
                                   See "Electrical Characteristics" on page 928 for power consumption on the various supply pins.

4.2 Power Supply Connections

                                   Special considerations should be made when connecting the power and ground pins on a PCB.
                                   Figure 4-1 shows how this should be done.

                                   Figure 4-1. Connecting analog power supplies

                 C54
                0.10u

AVDDUSB                C56       C55
AVDDPLL                0.10u    0.10u
AVDDOSC

AGNDUSB
AGNDPLL
AGNDOSC

         3.3uH

VDDCORE                VCC_1V8

                                                                                                                                                                16

32003HSAVR3202/07
                            AT32AP7000

5. I/O Line Considerations

5.1 JTAG pins

                                   The TMS, TDI and TCK pins have pull-up resistors. TDO is an output, driven at up to VDDIO,
                                   and have no pull-up resistor. The TRST_N pin is used to initialize the embedded JTAG TAP
                                   Controller when asserted at a low level. It is a schmitt input and integrates permanent pull-up
                                   resistor to VDDIO, so that it can be left unconnected for normal operations.

5.2 WAKE_N pin

                                   The WAKE_N pin is a schmitt trigger input integrating a permanent pull-up resistor to VDDIO.

5.3 RESET_N pin

                                   The RESET_N pin is a schmitt input and integrates a permanent pull-up resistor to VDDIO. As
                                   the product integrates a power-on reset cell, the RESET_N pin can be left unconnected in case
                                   no reset from the system needs to be applied to the product.

5.4 EVTI_N pin

               The EVTI_N pin is a schmitt input and integrates a non-programmable pull-up resistor to VDDIO.

5.5 TWI pins

               When these pins are used for TWI, the pins are open-drain outputs with slew-rate limitation and
               inputs with inputs with spike-filtering. When used as GPIO-pins or used for other peripherals, the
               pins have the same characteristics as PIO pins.

5.6 PIO pins

               All the I/O lines integrate a programmable pull-up resistor. Programming of this pull-up resistor is
               performed independently for each I/O line through the PIO Controllers. After reset, I/O lines
               default as inputs with pull-up resistors enabled, except when indicated otherwise in the column
               "Reset State" of the PIO Controller multiplexing tables.

                                                                                                                                                                17

32003HSAVR3202/07
                                                                                                          AT32AP7000

6. Memories

6.1 Embedded Memories

                                    32 Kbyte SRAM
                                              Implemented as two 16Kbyte blocks
                                              Single cycle access at full bus speed

6.2 Physical Memory Map

The system bus is implemented as an HSB bus matrix. All system bus addresses are fixed, and
they are never remapped in any way, not even in boot. Note that AT32AP7000 by default uses
segment translation, as described in the AVR32 Architecture Manual. The 32 bit physical
address space is mapped as follows:

Table 6-1. AT32AP7000 Physical Memory Map

Start Address            Size                                                         Device

0x0000_0000              64 Mbyte                                                     EBI SRAM CS0

0x0400_0000              64 Mbyte                                                     EBI SRAM CS4

0x0800_0000              64 Mbyte                                                     EBI SRAM CS2

0x0C00_0000              64 Mbyte                                                     EBI SRAM CS3

0x1000_0000              256 Mbyte                                                    EBI SRAM/SDRAM CS1

0x2000_0000              64 Mbyte                                                     EBI SRAM CS5

0x2400_0000              16 Kbyte                                                     Internal SRAM 0

0x2400_4000              16 Kbyte                                                     Internal SRAM1

0xFF00_0000              4 Kbyte                                                      LCDC configuration

0xFF20_0000              1 KByte                                                      DMAC configuration

0xFF30_0000              1 MByte                                                      USB Data

0xFFE0_0000              1 MByte                                                      PBA

0xFFF0_0000              1 MByte                                                      PBB

Accesses to unused areas returns an error result to the master requesting such an access.

The bus matrix has the several masters and slaves. Each master has its own bus and its own
decoder, thus allowing a different memory mapping per master. The master number in the table
below can be used to index the HMATRIX control registers. For example, MCFG2 is associated
with the HSB-HSB bridge.

                                                                                                                                                                18

32003HSAVR3202/07
                                             AT32AP7000

Table 6-2.  HSB masters
  Master 0
  Master 1               CPU Dcache
  Master 2               CPU Icache
  Master 3               HSB-HSB Bridge
  Master 4               ISI DMA
  Master 5               USB DMA
  Master 6               LCD Controller DMA
  Master 7               Ethernet MAC0 DMA
  Master 8               Ethernet MAC1 DMA
  Master 9               DMAC Master Interface 0
                         DMAC Master Interface 1

Each slave has its own arbiter, thus allowing a different arbitration per slave. The slave number
in the table below can be used to index the HMATRIX control registers. For example, SCFG3 is
associated with PBB.

Table 6-3.  HSB slaves
  Slave 0
  Slave 1                Internal SRAM 0
  Slave 2                Internal SRAM1
  Slave 3                PBA
  Slave 4                PBB
  Slave 5                EBI
  Slave 6                USB data
  Slave 7                LCDC configuration
                         DMAC configuration

                                                                                                                                                                19

32003HSAVR3202/07
                                        AT32AP7000

7. Peripherals

7.1 Peripheral address map

Table 7-1.  Peripheral Address Mapping
                         Address
                                        Peripheral Name                              Bus
            0xFF000000       LCDC
            0xFF200000       DMAC       LCD Controller Slave Interface - LCDC        HSB
            0xFF300000        USB                                                    HSB
            0xFFE00000        SPI0      DMA Controller Slave Interface- DMAC         HSB
            0xFFE00400        SPI1                                                   PB A
            0xFFE00800                  USB 2.0 Slave Interface - USB                PB A
            0xFFE00C00         TWI                                                   PB A
            0xFFE01000      USART0      Serial Peripheral Interface - SPI0           PB A
            0xFFE01400      USART1                                                   PB A
            0xFFE01800      USART2      Serial Peripheral Interface - SPI1           PB A
            0xFFE01C00      USART3                                                   PB A
            0xFFE02000                  Two-wire Interface - TWI                     PB A
            0xFFE02400       SSC0       Universal Synchronous Asynchronous Receiver  PB A
            0xFFE02800       SSC1       Transmitter - USART0                         PB A
            0xFFE02C00       SSC2       Universal Synchronous Asynchronous Receiver  PB A
            0xFFE03000        PIOA      Transmitter - USART1                         PB A
            0xFFE03400        PIOB      Universal Synchronous Asynchronous Receiver  PB A
                              PIOC      Transmitter - USART2                         PB A
                              PIOD      Universal Synchronous Asynchronous Receiver
                                        Transmitter - USART3
                                        Synchronous Serial Controller - SSC0

                                        Synchronous Serial Controller - SSC1

                                        Synchronous Serial Controller - SSC2

                                        Parallel Input/Output 2 - PIOA

                                        Parallel Input/Output 2 - PIOB

                                        Parallel Input/Output 2 - PIOC

                                        Parallel Input/Output 2 - PIOD

                                                                                                                                                                20

32003HSAVR3202/07
Table 7-1.  Peripheral Address Mapping (Continued)                                           AT32AP7000

            Address                                 Peripheral Name                                               Bus

            0xFFE03800     PIOE                     Parallel Input/Output 2 - PIOE           PB A
            0xFFE03C00     PSIF                     PS2 Interface - PSIF                     PB A
            0xFFF00000      SM                      System Manager - SM                      PB B
            0xFFF00400     INTC                     Interrupt Controller - INTC              PB B
            0xFFF00800  HMATRIX                     HSB Matrix - HMATRIX                     PB B
            0xFFF00C00     TC0                      Timer/Counter - TC0                      PB B
            0xFFF01000     TC1                      Timer/Counter - TC1                      PB B
            0xFFF01400    PWM                       Pulse Width Modulation Controller - PWM  PB B
            0xFFF01800   MACB0                      Ethernet MAC - MACB0                     PB B
            0xFFF01C00   MACB1                      Ethernet MAC - MACB1                     PB B
            0xFFF02000     DAC                      DAC - Audio DAC                          PB B
            0xFFF02400     MCI                      Mulitmedia Card Interface - MCI          PB B
            0xFFF02800   AC97C                      AC97 Controller - AC97C                  PB B
            0xFFF02C00      ISI                     Image Sensor Interface - ISI             PB B
            0xFFF03000     USB                      USB 2.0 Configuration Interface - USB    PB B
            0xFFF03400     SMC                      Static Memory Controller - SMC           PB B
            0xFFF03800  SDRAMC                      SDRAM Controller - SDRAMC                PB B
            0xFFF03C00     ECC                      Error Correcting Code Controller - ECC   PB B

                                                                                                                                                                21

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                                                                AT32AP7000

7.2 Interrupt Request Signal Map

The various modules may output interrupt request signals. These signals are routed to the Inter-
rupt Controller (INTC). The Interrupt Controller supports up to 64 groups of interrupt requests.
Each group can have up to 32 interrupt request signals. All interrupt signals in the same group
share the same autovector address and priority level. Refer to the documentation for the individ-
ual submodules for a description of the semantic of the different interrupt requests.

The interrupt request signals in AT32AP7000 are connected to the INTC as follows:

Table 7-2.  Interrupt Request Signal Map
  Group
  0         Line                  Signal

  1         0                     COUNT-COMPARE match

  2         1                     Performance Counter Overflow

  3         0                     LCDC EOF
  4
  5         1                     LCDC LN
  6
  7         2                     LCDC LSTLN
  8
  9         3                     LCDC MER
  10
  11        4                     LCDC OWR
  12
  13        5                     LCDC UFLW
  14
  15        0                     DMAC BLOCK
  16
  17        1                     DMAC DSTT
  18
            2                     DMAC ERR

            3                     DMAC SRCT

            4                     DMAC TFR

            0                     SPI 0

            0                     SPI 1

            0                     TWI

            0                     USART0

            0                     USART1

            0                     USART2

            0                     USART3

            0                     SSC0

            0                     SSC1

            0                     SSC2

            0                     PIOA

            0                     PIOB

            0                     PIOC

            0                     PIOD

            0                     PIOE

            0                     PSIF

                                                                                                                                                                22

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                                            AT32AP7000

Table 7-2.  Interrupt Request Signal Map
  Group
  19        Line                  Signal

  20        0                     EIM0
  21
  22        1                     EIM1

  23        2                     EIM2

  24        3                     EIM3
  25
  26        0                     PM
  27
  28        0                     RTC
  29
  30        0                     TC00
  31
  32        1                     TC01

            2                     TC02

            0                     TC10

            1                     TC11

            2                     TC12

            0                     PWM

            0                     MACB0

            0                     MACB1

            0                     DAC

            0                     MCI

            0                     AC97C

            0                     ISI

            0                     USB

            0                     EBI

7.3 DMAC Handshake Interface Map

The following table details the hardware handshake map between the DMAC and the peripher-
als attached to it: :

Table 7-3. Hardware Handshaking Connection  Hardware Handshaking Interface
  Request                                                         0
  MCI RX                                                          1
  MCI TX                                                          2
  DAC TX                                                          3
  AC97C CHANNEL A RX                                              4
  AC97C CHANNEL A TX                                              5
  AC97C CHANNEL B RX                                              6
  AC97C CHANNEL B TX                                              7
  EXTERNAL DMA REQUEST 0

                                                                                                                                                                23

32003HSAVR3202/07
Table 7-3. Hardware Handshaking Connection           AT32AP7000
  Request
  EXTERNAL DMA REQUEST 1                    Hardware Handshaking Interface
  EXTERNAL DMA REQUEST 2                                          8
  EXTERNAL DMA REQUEST 3                                          9
                                                                 10

                                                                                                                                                                24

32003HSAVR3202/07
                                                                           AT32AP7000

7.4 Clock Connections

7.4.1 Timer/Counters

              Each Timer/Counter channel can independently select an internal or external clock source for its
              counter:

              Table 7-4. Timer/Counter clock connections

                      Timer/Counter  Source        Name                    Connection
                                                                           clk_slow
                      0              Internal      TIMER_CLOCK1            clk_pbb / 4
                                                                           clk_pbb / 8
                                                   TIMER_CLOCK2            clk_pbb / 16
                                                                           clk_pbb / 32
                                                   TIMER_CLOCK3            See Section 7.7

                                                   TIMER_CLOCK4            clk_slow
                                                                           clk_pbb / 4
                                                   TIMER_CLOCK5            clk_pbb / 8
                                                                           clk_pbb / 16
                                     External      XC0                     clk_pbb / 32
                                                                           See Section 7.7
                                                   XC1

                                                   XC2

                      1              Internal      TIMER_CLOCK1

                                                   TIMER_CLOCK2

                                                   TIMER_CLOCK3

                                                   TIMER_CLOCK4

                                                   TIMER_CLOCK5

                                     External      XC0

                                                   XC1

                                                   XC2

7.4.2 USARTs

              Each USART can be connected to an internally divided clock:

              Table 7-5.  USART clock connections
                USART
                0                    Source        Name                    Connection
                1                                                          clk_pba / 8
                2                    Internal      CLK_DIV
                3

                                                                                                                                                                25

32003HSAVR3202/07
                                                                               AT32AP7000

7.4.3 SPIs

            Each SPI can be connected to an internally divided clock:

            Table 7-6.  SPI clock connections              Name                        Connection
              SPI                      Source              CLK_DIV                     clk_pba / 32
              0                        Internal
              1

7.5 External Interrupt Pin Mapping

            External interrupt requests are connected to the following pins::

            Table 7-7.  External Interrupt Pin Mapping
              Source
              NMI_N                                        Connection
              EXTINT0                                      PB24
              EXTINT1                                      PB25
              EXTINT2                                      PB26
              EXTINT3                                      PB27
                                                           PB28

7.6 Nexus OCD AUX port connections

            If the OCD trace system is enabled, the trace system will take control over a number of pins, irre-
            spectively of the PIO configuration. Two different OCD trace pin mappings are possible,
            depending on the configuration of the OCD AXS register. For details, see the AVR32 AP Techni-
            cal Reference Manual.

            Table 7-8.  Nexus OCD AUX port connections                         AXS=1
              Pin                                  AXS=0                       EVTI_N
              EVTI_N                               EVTI_N                      PC18
              MDO[5]                               PB09                        PC14
              MDO[4]                               PB08                        PC12
              MDO[3]                               PB07                        PC11
              MDO[2]                               PB06                        PC06
              MDO[1]                               PB05                        PC05
              MDO[0]                               PB04                        PB28
              EVTO_N                               PB03                        PC02
              MCKO                                 PB02                        PC01
              MSEO[1]                              PB01                        PC00
              MSEO[0]                              PB00

                                                                                                                                                                26

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                                                  AT32AP7000

7.7 Peripheral Multiplexing on IO lines

7.7.1                       The AT32AP7000 features five PIO controllers, PIOA to PIOE, that multiplex the I/O lines of the
                            peripheral set. Each PIO Controller controls up to thirty-two lines.

                            Each line can be assigned to one of two peripheral functions, A or B. The tables in the following
                            pages define how the I/O lines of the peripherals A and B are multiplexed on the PIO
                            Controllers.

                            Note that some output only peripheral functions might be duplicated within the tables.

       PIO Controller A Multiplexing

       Table 7-9.  PIO Controller A Multiplexing  Peripheral B
         I/O Line  Peripheral A
                                                  SSC1 - RX_FRAME_SYNC
         PA00      SPI0 - MISO                    SSC1 - TX_FRAME_SYNC
         PA01      SPI0 - MOSI                    SSC1 - TX_CLOCK
         PA02      SPI0 - SCK                     SSC1 - RX_CLOCK
         PA03      SPI0 - NPCS[0]                 SSC1 - TX_DATA
         PA04      SPI0 - NPCS[1]                 SSC1 - RX_DATA
         PA05      SPI0 - NPCS[2]                 USART0 - RTS
         PA06      TWI - SDA                      USART0 - CTS
         PA07      TWI - SCL                      USART0 - RXD
         PA08      PSIF - CLOCK                   USART0 - TXD
         PA09      PSIF - DATA                    USART0 - CLK
         PA10      MCI - CLK                      TC0 - CLK0
         PA11      MCI - CMD                      TC0 - A0
         PA12      MCI - DATA[0]                  TC0 - A1
         PA13      MCI - DATA[1]                  TC0 - A2
         PA14      MCI - DATA[2]                  TC0 - B0
         PA15      MCI - DATA[3]                  TC0 - B1
         PA16      USART1 - CLK                   TC0 - B2
         PA17      USART1 - RXD                   TC0 - CLK2
         PA18      USART1 - TXD                   TC0 - CLK1
         PA19      USART1 - RTS                   SPI0 - NPCS[3]
         PA20      USART1 - CTS                   PWM - PWM[2]
         PA21      SSC0 - RX_FRAME_SYNC           PWM - PWM[3]
         PA22      SSC0 - RX_CLOCK                TC1 - A0
         PA23      SSC0 - TX_CLOCK                TC1 - A1
         PA24      SSC0 - TX_FRAME_SYNC           TC1 - B0
         PA25      SSC0 - TX_DATA                 TC1 - B1
         PA26      SSC0 - RX_DATA                 TC1 - CLK0
         PA27      SPI1 - NPCS[3]                 TC1 - A2
         PA28      PWM - PWM[0]

                                                                                                                                                                27

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                     Table 7-9.   PIO Controller A Multiplexing             AT32AP7000

                       PA29       PWM - PWM[1]                   TC1 - B2
                       PA30       SM - GCLK[0]                   TC1 - CLK1
                       PA31       SM - GCLK[1]                   TC1 - CLK2

7.7.2  PIO Controller B Multiplexing                             Peripheral B

                     Table 7-10.  PIO Controller B Multiplexing  SPI1 - MISO
                       I/O Line   Peripheral A                   SPI1 - MOSI
                                                                 SPI1 - NPCS[0]
                       PB00       ISI - DATA[0]                  SPI1 - NPCS[1]
                       PB01       ISI - DATA[1]                  SPI1 - NPCS[2]
                       PB02       ISI - DATA[2]                  SPI1 - SCK
                       PB03       ISI - DATA[3]                  MCI - CMD[1]
                       PB04       ISI - DATA[4]                  MCI - DATA[4]
                       PB05       ISI - DATA[5]                  MCI - DATA[5]
                       PB06       ISI - DATA[6]                  MCI - DATA[6]
                       PB07       ISI - DATA[7]                  MCI - DATA[7]
                       PB08       ISI - HSYNC                    ISI - DATA[8]
                       PB09       ISI - VSYNC                    ISI - DATA[9]
                       PB10       ISI - PCLK                     ISI - DATA[10]
                       PB11       PSIF - CLOCK[1]                ISI - DATA[11]
                       PB12       PSIF - DATA[1]                 USART3 - CTS
                       PB13       SSC2 - TX_DATA                 USART3 - RTS
                       PB14       SSC2 - RX_DATA                 USART3 - TXD
                       PB15       SSC2 - TX_CLOCK                USART3 - RXD
                       PB16       SSC2 - TX_FRAME_SYNC           USART3 - CLK
                       PB17       SSC2 - RX_FRAME_SYNC           AC97C - SDO
                       PB18       SSC2 - RX_CLOCK                AC97C - SYNC
                       PB19       SM - GCLK[2]                   AC97C - SCLK
                       PB20       DAC - DATA[1]                  AC97C - SDI
                       PB21       DAC - DATA[0]                  DMAC - DMARQ[0]
                       PB22       DAC - DATAN[1]                 DMAC - DMARQ[1]
                       PB23       DAC - DATAN[0]                 USART2 - RXD
                       PB24       NMI_N                          USART2 - TXD
                       PB25       EXTINT0                        USART2 - CLK
                       PB26       EXTINT1                        USART2 - CTS
                       PB27       EXTINT2                        USART2 - RTS
                       PB28       EXTINT3
                       PB29       SM - GCLK[3]                                                                     28
                       PB30       SM - GCLK[4]

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7.7.3 PIO Controller C Multiplexing                    AT32AP7000

Table 7-11.  PIO Controller C Multiplexing  Peripheral B
  I/O Line   Peripheral A
                                            DMAC - DMARQ[2]
  PC00       MACB0 - COL                    DMAC - DMARQ[3]
  PC01       MACB0 - CRS
  PC02       MACB0 - TX_ER                  MACB1 - COL
  PC03       MACB0 - TXD[0]
  PC04       MACB0 - TXD[1]                 MACB1 - CRS
  PC05       MACB0 - TXD[2]                 MACB1 - RX_CLK
  PC06       MACB0 - TXD[3]                 MACB1 - TX_ER
  PC07       MACB0 - TX_EN                  MACB1 - TXD[2]
  PC08       MACB0 - TX_CLK                 MACB1 - TXD[3]
  PC09       MACB0 - RXD[0]                 MACB1 - RXD[2]
  PC10       MACB0 - RXD[1]                 MACB1 - RXD[3]
  PC11       MACB0 - RXD[2]
  PC12       MACB0 - RXD[3]
  PC13       MACB0 - RX_ER
  PC14       MACB0 - RX_CLK
  PC15       MACB0 - RX_DV
  PC16       MACB0 - MDC
  PC17       MACB0 - MDIO
  PC18       MACB0 - SPEED
  PC19       LCDC - CC
  PC20       LCDC - HSYNC
  PC21       LCDC - PCLK
  PC22       LCDC - VSYNC
  PC23       LCDC - DVAL
  PC24       LCDC - MODE
  PC25       LCDC - PWR
  PC26       LCDC - DATA[0]
  PC27       LCDC - DATA[1]
  PC28       LCDC - DATA[2]
  PC29       LCDC - DATA[3]
  PC30       LCDC - DATA[4]
  PC31       LCDC - DATA[5]

                                                                                                                                                                29

32003HSAVR3202/07
7.7.4 PIO Controller D Multiplexing                    AT32AP7000

Table 7-12.  PIO Controller D Multiplexing  Peripheral B
  I/O Line   Peripheral A
                                            MACB1 - MDIO
  PD00       LCDC - DATA[6]                 MACB1 - MDC
  PD01       LCDC - DATA[7]                 MACB1 - RX_DV
  PD02       LCDC - DATA[8]                 MACB1 - RX_ER
  PD03       LCDC - DATA[9]                 MACB1 - RXD[1]
  PD04       LCDC - DATA[10]
  PD05       LCDC - DATA[11]                MACB1 - RXD[0]
  PD06       LCDC - DATA[12]                MACB1 - TX_EN
  PD07       LCDC - DATA[13]                MACB1 - TX_CLK
  PD08       LCDC - DATA[14]                MACB1 - TXD[0]
  PD09       LCDC - DATA[15]                MACB1 - TXD[1]
  PD10       LCDC - DATA[16]                MACB1 - SPEED
  PD11       LCDC - DATA[17]
  PD12       LCDC - DATA[18]
  PD13       LCDC - DATA[19]
  PD14       LCDC - DATA[20]
  PD15       LCDC - DATA[21]
  PD16       LCDC - DATA[22]
  PD17       LCDC - DATA[23]

7.7.5 PIO Controller E Multiplexing

Table 7-13.  PIO Controller E Multiplexing  Peripheral B
  I/O Line   Peripheral A
                                            LCDC - CC
  PE00       EBI - DATA[16]                 LCDC - DVAL
  PE01       EBI - DATA[17]                 LCDC - MODE
  PE02       EBI - DATA[18]                 LCDC - DATA[0]
  PE03       EBI - DATA[19]                 LCDC - DATA[1]
  PE04       EBI - DATA[20]                 LCDC - DATA[2]
  PE05       EBI - DATA[21]                 LCDC - DATA[3]
  PE06       EBI - DATA[22]                 LCDC - DATA[4]
  PE07       EBI - DATA[23]                 LCDC - DATA[8]
  PE08       EBI - DATA[24]

                                                                                                                                                                30

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Table 7-13.  PIO Controller E Multiplexing              AT32AP7000

  PE09       EBI - DATA[25]                 LCDC - DATA[9]
  PE10       EBI - DATA[26]                 LCDC - DATA[10]
  PE11       EBI - DATA[27]                 LCDC - DATA[11]
  PE12       EBI - DATA[28]                 LCDC - DATA[12]
  PE13       EBI - DATA[29]                 LCDC - DATA[16]
  PE14       EBI - DATA[30]                 LCDC - DATA[17]
  PE15       EBI - DATA[31]                 LCDC - DATA[18]
  PE16       EBI - ADDR[23]                 LCDC - DATA[19]
  PE17       EBI - ADDR[24]                 LCDC - DATA[20]
  PE18       EBI - ADDR[25]                 LCDC - DATA[21]
  PE19       EBI - CFCE1
  PE20       EBI - CFCE2
  PE21       EBI - NCS[4]
  PE22       EBI - NCS[5]
  PE23       EBI - CFRNW
  PE24       EBI - NWAIT
  PE25       EBI - NCS[2]
  PE26       EBI - SDCS

                                                                                                                                                                31

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                                                                                  AT32AP7000

7.7.6 IO Pins Without Multiplexing

7.7.6.1                      Many of the external EBI pins are not controlled by the PIO modules, but directly driven by the
                             EBI. These pins have programmable pullup resistors. These resistors are controlled by Special
                             Function Register 4 (SFR4) in the HMATRIX. The pullup on the lines multiplexed with PIO is
                             controlled by the appropriate PIO control register.

                             This SFR can also control CompactFlash, SmartMedia or NandFlash Support, see the EBI chap-
                             ter for details

            HMatrix SFR4 EBI Control Register

Name:         HMATRIX_SFR4

Access Type:  Read/Write

31            30          29        28        27        26                        25        24

                                                                                     

23            22          21        20        19        18                        17        16

                                                                                     

15            14          13        12        11        10                        9         8

                                                                                     EBI_DBPUC

         7    6           5         4         3         2                         1         0

                EBI_CS5A          EBI_CS4A  EBI_CS3A                           EBI_CS1A  -

                   CS1A: Chip Select 1 Assignment
                  0 = Chip Select 1 is assigned to the Static Memory Controller.

                  1 = Chip Select 1 is assigned to the SDRAM Controller.

                   CS3A: Chip Select 3 Assignment
                  0 = Chip Select 3 is only assigned to the Static Memory Controller and NCS3 behaves as
                  defined by the SMC.

                  1 = Chip Select 3 is assigned to the Static Memory Controller and the NAND Flash/SmartMedia
                  Logic is activated.

                   CS4A: Chip Select 4 Assignment
                  0 = Chip Select 4 is assigned to the Static Memory Controller and NCS4, NCS5 and NCS6
                  behave as defined by the SMC.

                  1 = Chip Select 4 is assigned to the Static Memory Controller and the CompactFlash Logic is
                  activated.

                   CS5A: Chip Select 5 Assignment
                  0 = Chip Select 5 is assigned to the Static Memory Controller and NCS4, NCS5 and NCS6
                  behave as defined by the SMC.

                  1 = Chip Select 5 is assigned to the Static Memory Controller and the CompactFlash Logic is
                  activated.

                                                                                                                                                                32

32003HSAVR3202/07
                                                                  AT32AP7000

                     Accessing the address space reserved to NCS5 and NCS6 may lead to an unpredictable
                     outcome.

                      EBI_DBPUC: EBI Data Bus Pull-up Control

                     0: EBI D[15:0] are internally pulled up to the VDDIO power supply. The pull-up resistors are
                     enabled after reset.

                     1: EBI D[15:0] are not internally pulled up.

                     Table 7-14.  IO Pins without multiplexing
                       I/O Line                 Function

                       PX00                       EBI - DATA[0]
                       PX01                       EBI - DATA[1]
                       PX02                       EBI - DATA[2]
                       PX03                       EBI - DATA[3]
                       PX04                       EBI - DATA[4]
                       PX05                       EBI - DATA[5]
                       PX06                       EBI - DATA[6]
                       PX07                       EBI - DATA[7]
                       PX08                       EBI - DATA[8]
                       PX09                       EBI - DATA[9]
                       PX10                       EBI - DATA[10]
                       PX11                       EBI - DATA[11]
                       PX12                       EBI - DATA[12]
                       PX13                       EBI - DATA[13]
                       PX14                       EBI - DATA[14]
                       PX15                       EBI - DATA[15]
                       PX16                       EBI - ADDR[0]
                       PX17                       EBI - ADDR[1]
                       PX18                       EBI - ADDR[2]
                       PX19                       EBI - ADDR[3]
                       PX20                       EBI - ADDR[4]
                       PX21                       EBI - ADDR[5]
                       PX22                       EBI - ADDR[6]
                       PX23                       EBI - ADDR[7]
                       PX24                       EBI - ADDR[8]
                       PX25                       EBI - ADDR[9]
                       PX26                       EBI - ADDR[10]
                       PX27                       EBI - ADDR[11]
                       PX28                       EBI - ADDR[12]
                       PX29                       EBI - ADDR[13]
                       PX30                       EBI - ADDR[14]
                       PX31                       EBI - ADDR[15]

                                                                  33

32003HSAVR3202/07
                                                       AT32AP7000

Table 7-14.  IO Pins without multiplexing (Continued)

  PX32                       EBI - ADDR[16]
  PX33                       EBI - ADDR[17]
  PX34                       EBI - ADDR[18]
  PX35                       EBI - ADDR[19]
  PX36                       EBI - ADDR[20]
  PX37                       EBI - ADDR[21]
  PX38                       EBI - ADDR[22]
  PX39                       EBI - NCS[0]
  PX40                       EBI - NCS[1]
  PX41                       EBI - NCS[3]
  PX42                       EBI - NRD
  PX43                       EBI - NWE0
  PX44                       EBI - NWE1
  PX45                       EBI - NWE3
  PX46                       EBI - SDCK
  PX47                       EBI - SDCKE
  PX48                       EBI - RAS
  PX49                       EBI - CAS
  PX50                       EBI - SDWE
  PX51                       EBI - SDA10
  PX52                       EBI - NANDOE
  PX53                       EBI - NANDWE

                                                                                                                                                                34

32003HSAVR3202/07
                              AT32AP7000

7.8 Peripheral overview

7.8.1 External Bus Interface

7.8.2                        Optimized for Application Memory Space support
                            Integrates Three External Memory Controllers:

                                     Static Memory Controller
                                     SDRAM Controller
                                     ECC Controller
                            Additional Logic for NAND Flash/SmartMediaTM and CompactFlashTM Support
                                     SmartMedia support: 8-bit as well as 16-bit devices are supported
                                     CompactFlash support: all modes (Attribute Memory, Common Memory, I/O, True IDE) are

                                       supported but the signals _IOIS16 (I/O and True IDE modes) and _ATA SEL (True IDE mode)
                                       are not handled.
                            Optimized External Bus:
                                     16- or 32-bit Data Bus
                                     Up to 26-bit Address Bus, Up to 64-Mbytes Addressable
                                     Optimized pin multiplexing to reduce latencies on External Memories
                            Up to 6 Chip Selects, Configurable Assignment:
                                     Static Memory Controller on NCS0
                                     SDRAM Controller or Static Memory Controller on NCS1
                                     Static Memory Controller on NCS2
                                     Static Memory Controller on NCS3, Optional NAND Flash/SmartMediaTM Support
                                     Static Memory Controller on NCS4 - NCS5, Optional CompactFlashTM Support
       Static Memory Controller

7.8.3                        6 Chip Selects Available
                            64-Mbyte Address Space per Chip Select
                            8-, 16- or 32-bit Data Bus
                            Word, Halfword, Byte Transfers
                            Byte Write or Byte Select Lines
                            Programmable Setup, Pulse And Hold Time for Read Signals per Chip Select
                            Programmable Setup, Pulse And Hold Time for Write Signals per Chip Select
                            Programmable Data Float Time per Chip Select
                            Compliant with LCD Module
                            External Wait Request
                            Automatic Switch to Slow Clock Mode
                            Asynchronous Read in Page Mode Supported: Page Size Ranges from 4 to 32 Bytes
       SDRAM Controller

                            Numerous Configurations Supported
                                     2K, 4K, 8K Row Address Memory Parts
                                     SDRAM with Two or Four Internal Banks
                                     SDRAM with 16- or 32-bit Data Path

                            Programming Facilities
                                     Word, Half-word, Byte Access
                                     Automatic Page Break When Memory Boundary Has Been Reached
                                     Multibank Ping-pong Access
                                     Timing Parameters Specified by Software
                                     Automatic Refresh Operation, Refresh Rate is Programmable

                                                                                                                                                                35

32003HSAVR3202/07
7.8.4                                                                  AT32AP7000
7.8.5
                            Energy-saving Capabilities
7.8.6                               Self-refresh, Power-down and Deep Power Modes Supported
                                     Supports Mobile SDRAM Devices

                            Error Detection
                                     Refresh Error Interrupt

                            SDRAM Power-up Initialization by Software
                            CAS Latency of 1, 2, 3 Supported
                            Auto Precharge Command Not Used
       Error Corrected Code Controller

                            Hardware Error Corrected Code (ECC) Generation
                                     Detection and Correction by Software

                            Supports NAND Flash and SmartMediaTM Devices with 8- or 16-bit Data Path.
                            Supports NAND Flash/SmartMedia with Page Sizes of 528, 1056, 2112 and 4224 Bytes, Specified

                                 by Software
       Serial Peripheral Interface

                            Supports communication with serial external devices
                                     Four chip selects with external decoder support allow communication with up to 15
                                       peripherals
                                     Serial memories, such as DataFlashTM and 3-wire EEPROMs
                                     Serial peripherals, such as ADCs, DACs, LCD Controllers, CAN Controllers and Sensors
                                     External co-processors

                            Master or slave serial peripheral bus interface
                                     8- to 16-bit programmable data length per chip select
                                     Programmable phase and polarity per chip select
                                     Programmable transfer delays between consecutive transfers and between clock and data
                                       per chip select
                                     Programmable delay between consecutive transfers
                                     Selectable mode fault detection

                            Very fast transfers supported
                                     Transfers with baud rates up to MCK
                                     The chip select line may be left active to speed up transfers on the same device

       Two-wire Interface

                            Compatibility with standard two-wire serial memory
                            One, two or three bytes for slave address
                            Sequential read/write operations

                                                                                                                                                                36

32003HSAVR3202/07
       AT32AP7000

7.8.7  USART

7.8.8                        Programmable Baud Rate Generator
7.8.9                        5- to 9-bit full-duplex synchronous or asynchronous serial communications

                                     1, 1.5 or 2 stop bits in Asynchronous Mode or 1 or 2 stop bits in Synchronous Mode
                                     Parity generation and error detection
                                     Framing error detection, overrun error detection
                                     MSB- or LSB-first
                                     Optional break generation and detection
                                     By 8 or by-16 over-sampling receiver frequency
                                     Hardware handshaking RTS-CTS
                                     Receiver time-out and transmitter timeguard
                                     Optional Multi-drop Mode with address generation and detection
                                     Optional Manchester Encoding
                            RS485 with driver control signal
                            ISO7816, T = 0 or T = 1 Protocols for interfacing with smart cards
                                     NACK handling, error counter with repetition and iteration limit
                            IrDA modulation and demodulation
                                     Communication at up to 115.2 Kbps
                            Test Modes 46
                                     Remote Loopback, Local Loopback, Automatic Echo
       Serial Synchronous Controller

                            Provides serial synchronous communication links used in audio and telecom applications (with
                                 CODECs in Master or Slave Modes, I2S, TDM Buses, Magnetic Card Reader, etc.)

                            Contains an independent receiver and transmitter and a common clock divider
                            Offers a configurable frame sync and data length
                            Receiver and transmitter can be programmed to start automatically or on detection of different

                                 event on the frame sync signal
                            Receiver and transmitter include a data signal, a clock signal and a frame synchronization signal
       AC97 Controller

                            Compatible with AC97 Component Specification V2.2
                            Capable to Interface with a Single Analog Front end
                            Three independent RX Channels and three independent TX Channels

                                     One RX and one TX channel dedicated to the AC97 Analog Front end control
                                     One RX and one TX channel for data transfers, connected to the DMAC
                                     One RX and one TX channel for data transfers, connected to the DMAC
                            Time Slot Assigner allowing to assign up to 12 time slots to a channel
                            Channels support mono or stereo up to 20 bit sample length - Variable sampling rate AC97 Codec
                                 Interface (48KHz and below)

                                                                                                                                                                37

32003HSAVR3202/07
        AT32AP7000

7.8.10  Audio DAC
7.8.11
7.8.12                        Digital Stereo DAC
                              Oversampled D/A conversion architecture

                                     Oversampling ratio fixed 128x
                                     FIR equalization filter
                                     Digital interpolation filter: Comb4
                                     3rd Order Sigma-Delta D/A converters
                              Digital bitstream outputs
                              Parallel interface
                              Connected to DMA Controller for background transfer without CPU intervention
        Timer Counter

                              Three 16-bit Timer Counter Channels
                              Wide range of functions including:

                                     Frequency Measurement
                                     Event Counting
                                     Interval Measurement
                                     Pulse Generation
                                     Delay Timing
                                     Pulse Width Modulation
                                     Up/down Capabilities
                              Each channel is user-configurable and contains:
                                     Three external clock inputs
                                     Five internal clock inputs
                                     Two multi-purpose input/output signals
                              Two global registers that act on all three TC Channels
        Pulse Width Modulation Controller

                              4 channels, one 16-bit counter per channel
                              Common clock generator, providing Thirteen Different Clocks

                                     A Modulo n counter providing eleven clocks
                                     Two independent Linear Dividers working on modulo n counter outputs
                              Independent channel programming
                                     Independent Enable Disable Commands
                                     Independent Clock
                                     Independent Period and Duty Cycle, with Double Bufferization
                                     Programmable selection of the output waveform polarity
                                     Programmable center or left aligned output waveform

                                                                                                                                                                38

32003HSAVR3202/07
        AT32AP7000

7.8.13  Multimedia Card Interface

                              2 double-channel Multimedia Card Interface, allowing concurrent transfers with 2 cards
                              Compatibility with MultiMedia Card Specification Version 2.2
                              Compatibility with SD Memory Card Specification Version 1.0
                              Compatibility with SDIO Specification Version V1.0.
                              Cards clock rate up to Master Clock divided by 2
                              Embedded power management to slow down clock rate when not used
                              Each MCI has two slot, each supporting

                                     One slot for one MultiMediaCard bus (up to 30 cards) or
                                     One SD Memory Card
                              Support for stream, block and multi-block data read and write

7.8.14  PS/2 Keyboard Interface
7.8.15
                              Peripheral Bus slave
7.8.16                        PS/2 Host
                              Receive and transmit capability
                              Parity generation and error detection
                              Overrun error detection
        USB Device Port

                              USB V2.0 high-speed compliant, 480 Mbits per second
                              Embedded USB V2.0 high-speed transceiver
                              Embedded dual-port RAM for endpoints
                              Suspend/Resume logic
                              Ping-pong mode (two memory banks) for isochronous and bulk endpoints
                              Six general-purpose endpoints

                                     Endpoint 0, Endpoint 3: 8 bytes, no ping-pong mode
                                     Endpoint 1, Endpoint 2: 64 bytes, ping-pong mode
                                     Endpoint 4, Endpoint 5: 256 bytes, ping-pong mode
        LCD Controller

                              Single and Dual scan color and monochrome passive STN LCD panels supported
                              Single scan active TFT LCD panels supported
                              4-bit single scan, 8-bit single or dual scan, 16-bit dual scan STN interfaces supported
                              Up to 24-bit single scan TFT interfaces supported
                              Up to 16 gray levels for mono STN and up to 4096 colors for color STN displays
                              1, 2 bits per pixel (palletized), 4 bits per pixel (non-palletized) for mono STN
                              1, 2, 4, 8 bits per pixel (palletized), 16 bits per pixel (non-palletized) for color STN
                              1, 2, 4, 8 bits per pixel (palletized), 16, 24 bits per pixel (non-palletized) for TFT
                              Single clock domain architecture
                              Resolution supported up to 2048x2048
                              2D-DMA Controller for management of virtual Frame Buffer

                                     Allows management of frame buffer larger than the screen size and moving the view over this
                                        virtual frame buffer

                              Automatic resynchronization of the frame buffer pointer to prevent flickering
                              Configurable coefficients with flexible fixed-point representation.

                                                                                                                                                                39

32003HSAVR3202/07
        AT32AP7000

7.8.17  Ethernet 10/100 MAC
7.8.18
                              Compatibility with IEEE Standard 802.3
                              10 and 100 Mbits per second data throughput capability
                              Full- and half-duplex operations
                              MII or RMII interface to the physical layer
                              Register Interface to address, data, status and control registers
                              DMA Interface, operating as a master on the Memory Controller
                              Interrupt generation to signal receive and transmit completion
                              28-byte transmit and 28-byte receive FIFOs
                              Automatic pad and CRC generation on transmitted frames
                              Address checking logic to recognize four 48-bit addresses
                              Support promiscuous mode where all valid frames are copied to memory
                              Support physical layer management through MDIO interface control of alarm and update

                                  time/calendar data in
        Image Sensor Interface

                              ITU-R BT. 601/656 8-bit mode external interface support
                              Support for ITU-R BT.656-4 SAV and EAV synchronization
                              Vertical and horizontal resolutions up to 2048 x 2048
                              Preview Path up to 640*480
                              Support for packed data formatting for YCbCr 4:2:2 formats
                              Preview scaler to generate smaller size image 50
                              Programmable frame capture rate

                                                                                                                                                                40

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                                                                        AT32AP7000

8. Boot Sequence

                                   This chapter summarizes the boot sequence of the AT32AP7000. The behaviour after power-up
                                   is controlled by the Power Manager.

8.1 Starting of clocks

                                   After power-up, the device will be held in a reset state by the Power-On Reset circuitry, until the
                                   power has stabilized throughout the device. Once the power has stabilized, the device will use
                                   the XIN0 pin as clock source. XIN0 can be connected either to an external clock, or a crystal.
                                   The OSCEN_N pin is connected either to VDD or GND to inform the Power Manager on how the
                                   XIN0 pin is connected. If XIN0 receives a signal from a crystal, dedicated circuitry in the Power
                                   Manager keeps the part in a reset state until the oscillator connected to XIN0 has settled. If XIN0
                                   receives an external clock, no such settling delay is applied.
                                   On system start-up, the PLLs are disabled. All clocks to all modules are running. No clocks have
                                   a divided frequency, all parts of the system recieves a clock with the same frequency as the
                                   XIN0 clock.

8.2 Fetching of initial instructions

                                   After reset has been released, the AVR32AP CPU starts fetching instructions from the reset
                                   address, which is 0xA000_0000. This address lies in the P2 segment, which is non-translated,
                                   non-cacheable, and permanently mapped to the physical address range 0x0000_0000 to
                                   0x2000_0000. This means that the instruction being fetched from virtual address 0xA000_0000
                                   is being fetched from physical address 0x0000_0000. Physical address 0x0000_0000 is
                                   mapped to EBI SRAM CS0. This is the external memory the device boots from.
                                   The code read from the SRAM CS0 memory is free to configure the system to use for example
                                   the PLLs, to divide the frequency of the clock routed to some of the peripherals, and to gate the
                                   clocks to unused peripherals.

                                                                                                                                                                41

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                                                                   AT32AP7000

9. Ordering Information

Figure 9-1. Ordering Information

  Ordering Code                    Package  Package Type  Packing         Temperature
AT32AP7000-CTUR                   CTBGA256       Green      Reel       Operating Range
AT32AP7000-CTUT                   CTBGA256       Green      Tray   Industrial (-40C to 85C)
                                                                   Industrial (-40C to 85C)

                                                                                                                                                                42

32003HSAVR3202/07
10. Errata                                                        AT32AP7000

10.1 Rev. C  1. SPI FDIV option does not work
                  Selecting clock signal using FDIV = 1 does not work as specified.
                  Fix/Workaround
                  Do not set FDIV = 1.

             2. SPI Chip Select 0 BITS field overrides other Chip Selects
                  The BITS field for Chip Select 0 overrides BITS fields for other Chip selects.
                  Fix/Workaround
                  Update Chip Select 0 BITS field to the relevant settings before transmitting with Chip Selects
                  other than 0.

             3. SPI LASTXFER may be overwritten
                  When Peripheral Select (PS) = 0, the LASTXFER-bit in the Transmit Data Register (TDR)
                  should be internally discared. This fails and may cause problems during DMA transfers.
                  Transmitting data using the PDC when PS=0, the size of the transferred data is 8- or 16-bits.
                  The upper 16 bits of the TDR will be written to a random value. If Chip Select Active After
                  Transfer (CSAAT) = 1, the behavior of the Chip Select will be unpredictable.
                  Fix/Workaround
                  - Do not use CSAAT = 1 if PS = 0
                  - Use GPIO to control Chip Select lines
                  - Select PS=1 and store data for PCS and LASTXFER for each data in transmit buffer.

             4. SPI LASTXFER overrides Chip Select
                  The LASTXFER bit overrides Chip Select input when PS = 0 and CSAAT is used.
                  Fix/Workaround
                  - Do not use the CSAAT
                  - Use GPIO as Chip Select input
                  - Select PS = 1. Transfer 32-bit with correct LASTXFER settings.

             5. MMC data drite operation with less than 12 bytes is impossible.
                  The Data Write operation with a number of bytes less than 12 is impossible
                  Fix/Workaround
                  The PDC counters must always be equal to 12 bytes for data transfers lower than 12 bytes.
                  The BLKLEN or BCNT field are used to specify the real count number.

                                                                                                                                                                43

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                     AT32AP7000

                     6. MMC SDIO interrupt only works for slot A
                          If 1-bit data bus width and on other slots than slot A, the SDIO interrupt can not be cap-
                          tured.

                          Fix/Workaround
                          Use slot A.

                     7. PSIF TXEN/RXEN may disable the transmitter/receiver
                          Writing a '0' to RXEN will disable the receiver. Writing '0' to TXEN will disable the transmitter.

                          Fix/Workaround
                          When accessing the PS/2 Control Register always write '1' to RXEN to keep the receiver
                          enabled, and write '1' to TXEN to keep the transmitter enabled.

                     8. PSIF TXRDY interrupt corrupts transfers
                          When writing to the Transmit Holding Register (THR), the data will be transferred to the data
                          shift register immediately, regardless of the state of the data shift register. If a transfer is
                          ongoing, it will be interrupted and a new transfer will be started with the new data written to
                          THR.

                          Fix/Workaround
                          Use the TXEMPTY-interrupt instead of the TXRDY-interrupt to update the THR. This
                          ensures that a transfer is completed.

                     9. LCD memory error interupt does not work
                          Writing to the MERIT-bit in the LCD Interrupt Test Register (ITR) does not cause an interrupt
                          as intended. The MERIC-bit in the LCD Interrupt Clear Register (ICR) cannot be written.
                          This means that if the MERIS-bit in ISR is set, it cannot be cleared.

                          Fix/Workaround
                          Memory error interrupt should not be used.

                     10. PWN counter restarts at 0x0001
                          The PWN counter restarts at 0x0001 and not 0x0000 as specified. Because of this the first
                          PWM period has one more clock cycle.

                          Fix/Workaround
                          - The first period is 0x0000, 0x0001, ..., period

                          - Consecutive periods are 0x0001, 0x0002, ..., period

                     11. PWM channel interrupt enabling triggers an interrupt
                          When enabling a PWM channel that is configured with center aligned period (CALG=1), an
                          interrupt is signalled.

                          Fix/Workaround
                          When using center aligned mode, enable the channel and read the status before channel
                          interrupt is enabled.

                     12. PWM update period to a 0 value does not work
                          It is impossible to update a period equal to 0 by the using the PWM update register
                          (PWM_CUPD).

                                                                                                                                                  44

32003HSAVR3202/07
10.2 Rev. B                                                               AT32AP7000
10.3 Rev. A
                          Fix/Workaround
32003HSAVR3202/07       Do not update the PWM_CUPD register with a value equal to 0.

                     13. PWM channel status may be wrong if disabled before a period has elapsed
                          Before a PWM period has elapsed, the read channel status may be wrong. The CHIDx-bit
                          for a PWM channel in the PWM Enable Register will read '1' for one full PWM period even if
                          the channel was disabled before the period elapsed. It will then read '0' as expected.
                          Fix/Workaround
                          Reading the PWM channel status of a disabled channel is only correct after a PWM period

                     14. TWI transfer error without ACK
                          If the TWI does not receive an ACK from a slave during the address+R/W phase, no bits in
                          the status register will be set to indicate this. Hence, the transfer will never complete.
                          Fix/Workaround
                          To prevent errors due to missing ACK, the software should use a timeout mechanism to ter-
                          minate the transfer if this happens.

                     Not sampled.

                     1. SPI FDIV option does not work
                          Selecting clock signal using FDIV = 1 does not work as specified.
                          Fix/Workaround
                          Do not set FDIV = 1.

                     2. SPI Chip Select 0 BITS field overrides other Chip Selects
                          The BITS field for Chip Select 0 overrides BITS fields for other Chip selects.
                          Fix/Workaround
                          Update Chip Select 0 BITS field to the relevant settings before transmitting with Chip Selects
                          other than 0.

                     3. SPI LASTXFER may be overwritten
                          When Peripheral Select (PS) = 0, the LASTXFER-bit in the Transmit Data Register (TDR)
                          should be internally discared. This fails and may cause problems during DMA transfers.
                          Transmitting data using the PDC when PS=0, the size of the transferred data is 8- or 16-bits.
                          The upper 16 bits of the TDR will be written to a random value. If Chip Select Active After
                          Transfer (CSAAT) = 1, the behavior of the Chip Select will be unpredictable.
                          Fix/Workaround
                          - Do not use CSAAT = 1 if PS = 0
                          - Use GPIO to control Chip Select lines
                          - Select PS=1 and store data for PCS and LASTXFER for each data in transmit buffer.

                     4. MMC data drite operation with less than 12 bytes is impossible.
                          The Data Write operation with a number of bytes less than 12 is impossible

                                                                                                                                                  45
                                                                          AT32AP7000

                          Fix/Workaround
                          The PDC counters must always be equal to 12 bytes for data transfers lower than 12 bytes.
                          The BLKLEN or BCNT field are used to specify the real count number.

                     5. MMC SDIO interrupt only works for slot A
                          If 1-bit data bus width and on other slots than slot A, the SDIO interrupt can not be cap-
                          tured.
                          Fix/Workaround
                          Use slot A.

                     6. PSIF TXEN/RXEN may disable the transmitter/receiver
                          Writing a '0' to RXEN will disable the receiver. Writing '0' to TXEN will disable the transmitter.
                          Fix/Workaround
                          When accessing the PS/2 Control Register always write '1' to RXEN to keep the receiver
                          enabled, and write '1' to TXEN to keep the transmitter enabled.

                     7. PSIF TXRDY interrupt corrupts transfers
                          When writing to the Transmit Holding Register (THR), the data will be transferred to the data
                          shift register immediately, regardless of the state of the data shift register. If a transfer is
                          ongoing, it will be interrupted and a new transfer will be started with the new data written to
                          THR.
                          Fix/Workaround
                          Use the TXEMPTY-interrupt instead of the TXRDY-interrupt to update the THR. This
                          ensures that a transfer is completed.

                     8. PSIF Status Register bits return 0
                          The PARITY, NACK and OVRUN bits in the PSIF Status Register cannot be read. Reading
                          these bits will always return zero.
                          Fix/Workaround
                          None

                     9. PSIF Transmit does not work as intended
                          While PSIF receiving works, transmitting using the PSIF does not work.
                          Fix/Workaround
                          Do not transmit using the PSIF.

                     10. LCD memory error interupt does not work
                          Writing to the MERIT-bit in the LCD Interrupt Test Register (ITR) does not cause an interrupt
                          as intended. The MERIC-bit in the LCD Interrupt Clear Register (ICR) cannot be written.
                          This means that if the MERIS-bit in ISR is set, it cannot be cleared.
                          Fix/Workaround
                          Memory error interrupt should not be used.

                     11. PWN counter restarts at 0x0001
                          The PWN counter restarts at 0x0001 and not 0x0000 as specified. Because of this the first
                          PWM period has one more clock cycle.

                                                                                                                                                  46

32003HSAVR3202/07
                                                                        AT32AP7000

                                         Fix/Workaround
                                         - The first period is 0x0000, 0x0001, ..., period
                                         - Consecutive periods are 0x0001, 0x0002, ..., period

                                   12. PWM channel interrupt enabling triggers an interrupt
                                         When enabling a PWM channel that is configured with center aligned period (CALG=1), an
                                         interrupt is signalled.
                                         Fix/Workaround
                                         When using center aligned mode, enable the channel and read the status before channel
                                         interrupt is enabled.

                                   13. PWM update period to a 0 value does not work
                                         It is impossible to update a period equal to 0 by the using the PWM update register
                                         (PWM_CUPD).
                                         Fix/Workaround
                                         Do not update the PWM_CUPD register with a value equal to 0.

                                   14. PWM channel status may be wrong if disabled before a period has elapsed
                                         Before a PWM period has elapsed, the read channel status may be wrong. The CHIDx-bit
                                         for a PWM channel in the PWM Enable Register will read '1' for one full PWM period even if
                                         the channel was disabled before the period elapsed. It will then read '0' as expected.
                                         Fix/Workaround
                                         Reading the PWM channel status of a disabled channel is only correct after a PWM period
                                         has elapsed.

                                   15. Power Manager DIVEN-bit cannot be read
                                         The DIVEN-bit in the Generic Clock Control Register in the Power Manager cannot be read.
                                         Reading the register will give a wrong value for DIVEN. Writing to DIVEN works as intended.
                                         Fix/Workaround
                                         Do not read DIVEN. If needed, the written value must be store elsewhere.

                                   16. Watchdog Timer cannot wake the part from sleep
                                         When the CPU has entered sleep mode, the watchdog timer will not be able to reset the sys-
                                         tem if a watchdog reset occurs. The problem is valid for all sleep modes.
                                         Fix/Workaround
                                         None.

                                   17. Peripherals connected to wrong clock signal
                                         The frequency of the divided clocks for the SPI and the USART is set by the clock configura-
                                         tion for peripheral bus B (PBB) and not by peripheral bus A.
                                         Fix/Workaround
                                         Use clock settings for PBB for the SPI and USART.

                                   18. JTAG CLAMP instruction does not work as intended

                                                                                                                                                                47

32003HSAVR3202/07
                                                AT32AP7000

During the CLAMP instruction, the Boundary Scan register should be stable and only the
BYPASS register selected. Instead, the bscan register will capture and shift as if it was
selected, reducing the usefulness of the CLAMP instruction.

Fix/Workaround
None.

19. High current consumption in reset with no clocks enabled
     In connection with the datacache RAM access, a higher current consumption than expected
     can be observed during reset. The error is non-functional and does not affect reliability of the
     device.

Fix/Workaround
Via software, access the datacache RAM every 100 s. This prevents the increased current
consumption. Example code:

mov   r11, lo(0x24002000)
orh
ld.w  r11, hi(0x24002000)
mov
orh   r11, r11[0]          //access first RAM
ld.w
      r10, lo(0x24000000)

      r10, hi(0x24000000)

      r10, r10[0]          //access second RAM

20. TWI transfer error without ACK
     If the TWI does not receive an ACK from a slave during the address+R/W phase, no bits in
     the status register will be set to indicate this. Hence, the transfer will never complete.

     Fix/Workaround
     To prevent errors due to missing ACK, the software should use a timeout mechanism to ter-
     minate the transfer if this happens.

                                                                                                                                                                48

32003HSAVR3202/07
                                                                     AT32AP7000

11. Datasheet Revision History

                                   Please note that the referring page numbers in this section are referred to this document. The
                                   referring revision in this section are referring to the document revision.

11.1 Rev. H 02/07

1.   Updated "Features" on page 1.

2.   Updated "Part Description" on page 2.

3.   Added VBG pin in "Signals Description" on page 5.

3.   Changed direction in the EVTI_N signal in "Signals Description" on page 5.

4.   Updated "Blockdiagram" on page 4.

5.   Updated Registers in "Power Manager" on page 48.

6.   "Pulling OSCEN_N low" replaced by "Pulling OSCEN_N high" in "32 KHz oscillator operation"
     on page 104.

7.   Added note in "32 KHz oscillator operation" on page 104.

8.   Updated register names in "Real Time Counter" on page 119.

9.   Updated register names in "Watchdog Timer" on page 125.

10.  Updated register descriptions in "HSB Bus Matrix (HMATRIX)" on page 152.

11.  Updated CFRNW to a separate signal in "External Bus Interface (EBI)" on page 147.

12.  Updated register descriptions in "DMA Controller (DMAC)" on page 181.

13.  Added registers and updated register descriptions in "Parallel Input/Output Controller (PIO)" on
     page 256.

14.  Updated bit names in "Serial Peripheral Interface (SPI)" on page 297.

15.  Updated flow charts in "Two-wire Interface (TWI)" on page 326.

16.  Updated bit name in the PSR register in "PS/2 Module (PSIF)" on page 345.

17.  Added second instance of ps2 interface in "PS/2 Module (PSIF)" on page 345.

18.  Updated register descriptions in "Synchronous Serial Controller (SSC)" on page 357.

19.  Updated register names in "Static Memory Controller (SMC)" on page 500.

20.  Updated register names in "Error Corrected Code (ECC) Controller" on page 570.

21.  Updated register descriptions in "Ethernet MAC 10/100 (MACB)" on page 614.

22.  Updated register descriptions in "LCD Controller (LCDC)" on page 812.

23.  Updated register descriptions in "Image Sensor Interface (ISI)" on page 880.

24.  Removed JTAG specification references in "Debug and Test" on page 909.

25.  Updated "Electrical Characteristics" on page 928.

26.  Updated memory locations.

                                                                                                                                                                49

32003HSAVR3202/07
11.2 Rev. G 10/06                                                                          AT32AP7000

                                         1.  Package text changed from CABGA to CTBGA.
                                         2.  Occurrences of APB and AHB changed to Peripheral Bus (PB) and High Speed Bus (HSB)
                                         3.  respectively.
                                         4.  Updated "USB Device - High Speed (480 Mbits/s)" on page 687.
                                             Added "Errata" on page 43.
11.3 Rev. F 07/06
                                             Removed 150CGU from "Ordering Information" on page 97.
                                         1.
                                             Added "USB Device - High Speed (480 Mbits/s)" on page 665.
11.4 Rev. E 05/06
                                             Some occurences of AP7000 renamed to AT32AP7000.
                                         1.  Updated "Real Time Counter" on page 117.
                                             Updated "Audio DAC - (DAC)" on page 480
11.5 Rev. D 04/06                            Updated "DC Characteristics" on page 89.
                                             Updated "Ordering Information" on page 97.
                                         1.
                                         2.  Initial revision.
                                         3.
                                         4.
                                         5.

11.6 Rev. C 04/06

                                         1.

                                                                                                                                                                50

32003HSAVR3202/07
                                                                        AT32AP7000

      Features ..................................................................................................... 1
1 Part Description ....................................................................................... 2
2 Blockdiagram ........................................................................................... 4

          2.1Processor and architecture ........................................................................................5
          2.2Package and PinoutAVR32AP7000 ..........................................................................8

3 Signals Description ................................................................................ 10
4 Power Considerations ........................................................................... 16

          4.1Power Supplies ........................................................................................................16
          4.2Power Supply Connections .....................................................................................16

5 I/O Line Considerations ......................................................................... 17

          5.1JTAG pins ................................................................................................................17
          5.2WAKE_N pin ............................................................................................................17
          5.3RESET_N pin ..........................................................................................................17
          5.4EVTI_N pin ..............................................................................................................17
          5.5TWI pins ..................................................................................................................17
          5.6PIO pins ...................................................................................................................17

6 Memories ................................................................................................ 18

          6.1Embedded Memories ..............................................................................................18
          6.2Physical Memory Map .............................................................................................18

7 Peripherals .............................................................................................. 20

          7.1Peripheral address map ..........................................................................................20
          7.2Interrupt Request Signal Map ..................................................................................22
          7.3DMAC Handshake Interface Map ............................................................................23
          7.4Clock Connections ...................................................................................................25
          7.5External Interrupt Pin Mapping ................................................................................26
          7.6Nexus OCD AUX port connections ..........................................................................26
          7.7Peripheral Multiplexing on IO lines ..........................................................................27
          7.8Peripheral overview .................................................................................................35

8 Boot Sequence ....................................................................................... 41

          8.1Starting of clocks .....................................................................................................41
          8.2Fetching of initial instructions ..................................................................................41

9 Ordering Information ............................................................................. 42
10 Errata ....................................................................................................... 43

                                                                                                                                                                   i

32003HS-AVR32-02/07
                                                                        AT32AP7000

          10.1Rev. C ....................................................................................................................43
          10.2Rev. B ....................................................................................................................45
          10.3Rev. A ....................................................................................................................45

11 Datasheet Revision History ................................................................... 49

          11.1Rev. H 02/07 ..........................................................................................................49
          11.2Rev. G 10/06 .........................................................................................................50
          11.3Rev. F 07/06 ..........................................................................................................50
          11.4Rev. E 05/06 ..........................................................................................................50
          11.5Rev. D 04/06 ..........................................................................................................50
          11.6Rev. C 04/06 ..........................................................................................................50

                                                                                                                                                                  ii

32003HS-AVR32-02/07
Atmel Corporation             Atmel Operations                       RF/Automotive
                                                                       Theresienstrasse 2
  2325 Orchard Parkway        Memory                                   Postfach 3535
  San Jose, CA 95131, USA       2325 Orchard Parkway                   74025 Heilbronn, Germany
  Tel: 1(408) 441-0311          San Jose, CA 95131, USA                Tel: (49) 71-31-67-0
  Fax: 1(408) 487-2600          Tel: 1(408) 441-0311                   Fax: (49) 71-31-67-2340
                                Fax: 1(408) 436-4314                   1150 East Cheyenne Mtn. Blvd.
Regional Headquarters                                                  Colorado Springs, CO 80906, USA
                              Microcontrollers                         Tel: 1(719) 576-3300
Europe                          2325 Orchard Parkway                   Fax: 1(719) 540-1759
  Atmel Sarl                    San Jose, CA 95131, USA
  Route des Arsenaux 41         Tel: 1(408) 441-0311                 Biometrics/Imaging/Hi-Rel MPU/
  Case Postale 80               Fax: 1(408) 436-4314                 High Speed Converters/RF Datacom
  CH-1705 Fribourg
  Switzerland                   La Chantrerie                          Avenue de Rochepleine
  Tel: (41) 26-426-5555         BP 70602                               BP 123
  Fax: (41) 26-426-5500         44306 Nantes Cedex 3, France           38521 Saint-Egreve Cedex, France
                                Tel: (33) 2-40-18-18-18                Tel: (33) 4-76-58-30-00
Asia                            Fax: (33) 2-40-18-19-60                Fax: (33) 4-76-58-34-80
  Room 1219
  Chinachem Golden Plaza      ASIC/ASSP/Smart Cards                  Literature Requests
  77 Mody Road Tsimshatsui      Zone Industrielle                    www.atmel.com/literature
  East Kowloon                  13106 Rousset Cedex, France
  Hong Kong                     Tel: (33) 4-42-53-60-00
  Tel: (852) 2721-9778          Fax: (33) 4-42-53-60-01
  Fax: (852) 2722-1369
                                1150 East Cheyenne Mtn. Blvd.
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  1-24-8 Shinkawa               Fax: 1(719) 540-1759
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                                                                     32003HSAVR3202/07
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