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AT25128

器件型号:AT25128
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厂商名称:ATMEL [ATMEL Corporation]
厂商官网:http://www.atmel.com/
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器件描述

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AT25128器件文档内容

Features                                                                                       SPI Serial
                                                                                               E2PROMs
    Serial Peripheral Interface (SPI) Compatible
                                                                                               128K (16384 x 8)
Supports SPI Modes 0 (0,0) and 3 (1,1)
Low Voltage and Standard Voltage Operation                                                  AT25128
                                                                                               Preliminary
         5.0 (VCC = 4.5V to 5.5V)
         2.7 (VCC = 2.7V to 5.5V)
         1.8 (VCC = 1.8V to 3.6V)
    2.1 MHz Clock Rate

32-Byte Page Mode
Block Write Protection

         Protect 1/4, 1/2, or Entire Array

Write Protect (WP) Pin and Write Disable Instructions for
    Both Hardware and Software Data Protection
    Self-Timed Write Cycle (5 ms Typical)

High Reliability
         Endurance: 100,000 Cycles
         Data Retention: 100 Years
    Automotive Grade and Extended Temperature Devices Available

8-Pin PDIP, 14-pin, 16-pin JEDEC SOIC, and 20-Pin TSSOP Packages

Description

The AT25128 provides 131,072 bits of serial electrically erasable programmable read
only memory (EEPROM) organized as 16,384 words of 8 bits each. The device is
optimized for use in many industrial and commercial applications where low power
and low voltage operation are essential. The AT25128 is available in space saving
8-pin PDIP, JEDEC SOIC, and 14-pin and 20-pin TSSOP packages.

                                                                         (continued)

Pin Configurations

Pin Name  Function               8-Pin PDIP               14-Pin SOIC
CS        Chip Select
SCK       Serial Data Clock        CS 1  8 VCC          CS 1               14 VCC
SI        Serial Data Input        SO 2  7 HOLD         SO 2               13 HOLD
SO        Serial Data Output      WP 3   6 SCK          NC 3               12 NC
GND       Ground                 GND 4   5 SI           NC 4               11 NC
VCC       Power Supply                                  NC 5               10 NC
WP        Write Protect                                WP 6
HOLD      Suspends Serial Input                       GND 7                 9 SCK
NC        No Connect                                                        8 SI
DC        Don't Connect

          16-Lead SOIC                            20-Lead TSSOP*

                                             NC   1   20             NC

            CS 1    16 VCC                   CS   2   19             VCC
            SO 2    15 HOLD
            NC 3    14 NC                    SO   3   18             HOLD
            NC 4    13 NC
            NC 5    12 NC                    SO   4   17             HOLD
            NC 6    11 NC
           WP 7     10 SCK                   NC   5   16             NC
          GND 8
                     9 SI                    NC   6   15             NC

                                             WP   7   14             SCK

                                             GND  8   13             SI

                                             DC   9   12             DC

                                             NC   10  11             NC

* Note: Pins 3, 4 and 17, 18 are internally connected for 14-lead TSSOP socket compatibility.
Description (Continued)                                                tions are provided for additional data protection. Hardware
                                                                       data protection is provided via the WP pin to protect
The AT25128 is enabled through the Chip Select pin (CS)                against inadvertent write attempts to the status register.
and accessed via a 3-wire interface consisting of Serial               The HOLD pin may be used to suspend any serial commu-
Data Input (SI), Serial Data Output (SO), and Serial Clock             nication without resetting the serial sequence.
(SCK). All programming cycles are completely self-timed,
and no separate ERASE cycle is required before WRITE.

BLOCK WRITE protection is enabled by programming the
status register with one of four blocks of write protection.
Separate program enable and program disable instruc-

Absolute Maximum Ratings*

   Operating Temperature................... -55C to +125C            *NOTICE: Stresses beyond those listed under "Absolute Maxi-
   Storage Temperature...................... -65C to +150C               mum Ratings" may cause permanent damage to the device.
   Voltage on Any Pin                                                      This is a stress rating only and functional operation of the
   with Respect to Ground ..................... -1.0V to +7.0V             device at these or any other conditions beyond those indi-
   Maximum Operating Voltage ........................... 6.25V             cated in the operational sections of this specification is not
   DC Output Current ......................................... 5.0 mA      implied. Exposure to absolute maximum rating conditions
                                                                           for extended periods may affect device reliability.

Block Diagram

2  AT25128
                                                                                       AT25128

Pin Capacitance (1)

Applicable over recommended operating range from TA = 25C, f = 1.0 MHz, VCC = +5.0V (unless otherwise noted).

           Test Conditions                                           Max          Units        Conditions
                                                                       8           pF          VOUT = 0V
     COUT  Output Capacitance (SO)                                     6           pF          VIN = 0V
     CIN   Input Capacitance (CS, SCK, SI, WP, HOLD)

Note: 1. This parameter is characterized and is not 100% tested.

DC Characteristics

Applicable over recommended operating range from: TAI = -40C to +85C, VCC = +1.8V to +5.5V,
TAC = 0C to +70C, VCC = +1.8V to +5.5V (unless otherwise noted).

Symbol Parameter               Test Condition                             Min     Typ          Max     Units
                                                                                                         V
VCC1       Supply Voltage                                                 1.8                  3.6       V
                                                                                                         V
VCC2       Supply Voltage                                                 2.7                  5.5
                                                                                                        mA
VCC3       Supply Voltage                                                 4.5                  5.5
                                                                                                        mA
ICC1       Supply Current      VCC = 5.0V at 1 MHz,                                            3.0
                               SO = Open                                                                A
                                                                                                        A
ICC2       Supply Current      VCC = 5.0V at 2 MHz,                                            5.0      A
                               SO = Open                                                                A

ISB1       Standby Current     VCC = 1.8V                CS = VCC                              0.1      A

ISB2       Standby Current     VCC = 2.7V                CS = VCC                 0.2          0.5       V
                                                                                                         V
ISB3       Standby Current     VCC = 5.0V                CS = VCC                 0.5          2.0       V
                                                                                                         V
IIL        Input Leakage       VIN = 0V to VCC                            -3.0                 3.0       V
                                                                                                         V
IOL        Output Leakage      VIN = 0V to VCC,                             -3.0               3.0
                               TAC = 0C to 70C
VIL (1)    Input Low Voltage                                                -1.0
VIH (1)    Input High Voltage                                        VCC x 0.7           VCC x 0.3
                                                                                         VCC + 0.5
VOL1       Output Low Voltage                            IOL = 3.0 mA
VOH1                                    4.5V  VCC  5.5V  IOH = -1.6 mA VCC - 0.8                  0.4

           Output High Voltage

VOL2       Output Low Voltage                            IOL = 0.15 mA                         0.2
VOH2                                    1.8V  VCC  3.6V  IOH = -100 A VCC - 0.2

           Output High Voltage

Note: 1. VIL min and VIH max are reference only and are not tested.

                                                                                                                3
AC Characteristics

Applicable over recommended operating range from TA = -40C to +85C, VCC = As Specified,
CL = 1 TTL Gate and 100 pF (unless otherwise noted).

   Symbol Parameter            Voltage    Min   Max                                        Units
                                                                                           MHz
                               4.5 - 5.5  0     2.1                                          s
                               2.7 - 5.5                                                     s
   fSCK  SCK Clock Frequency   1.8 - 3.6  0     2.1                                          ns
                                                                                             ns
                               4.5 - 5.5  0     0.5                                          ns
                               2.7 - 5.5                                                     ns
   tRI   Input Rise Time       1.8 - 3.6        2                                            ns
                                                2                                            ns
                               4.5 - 5.5        2                                            ns
                               2.7 - 5.5                                                     ns
   tFI   Input Fall Time       1.8 - 3.6        2                                            ns
                                                2                                            ns
                               4.5 - 5.5        2                                            ns
                               2.7 - 5.5                                                     ns
   tWH   SCK High Time         1.8 - 3.6  200
                                          300                                                (continued)
                               4.5 - 5.5  800
                               2.7 - 5.5
   tWL   SCK Low Time          1.8 - 3.6  200
                                          200
                               4.5 - 5.5  800
                               2.7 - 5.5
   tCS   CS High Time          1.8 - 3.6  250
                                          250
                               4.5 - 5.5  1000
                               2.7 - 5.5
   tCSS  CS Setup Time         1.8 - 3.6  250
                                          250
                               4.5 - 5.5  1000
                               2.7 - 5.5
   tCSH  CS Hold Time          1.8 - 3.6  250
                                          250
                               4.5 - 5.5  1000
                               2.7 - 5.5
   tSU   Data In Setup Time    1.8 - 3.6  50
                                          50
                               4.5 - 5.5  100
                               2.7 - 5.5
   tH    Data In Hold Time     1.8 - 3.6  50
                                          50
                               4.5 - 5.5  100
                               2.7 - 5.5
   tHD   Hold Setup Time       1.8 - 3.6  100
                                          100
                               4.5 - 5.5  400
                               2.7 - 5.5
   tCD   Hold Hold Time        1.8 - 3.6  100
                                          100
                               4.5 - 5.5  400
                               2.7 - 5.5
                               1.8 - 3.6  0     200

   tV    Output Valid          4.5 - 5.5  0     200
                               2.7 - 5.5
                               1.8 - 3.6  0     800

   tHO   Output Hold Time      4.5 - 5.5  0
                               2.7 - 5.5  0
                               1.8 - 3.6  0

                                          0     100

   tLZ   Hold to Output Low Z             0     100

                                          0     100

4        AT25128
                                                   AT25128

AC Characteristics (Continued)

Symbol Parameter             Voltage    Min  Max   Units

                             4.5 - 5.5       100
                             2.7 - 5.5
tHZ   Hold to Output High Z  1.8 - 3.6       100   ns

                             4.5 - 5.5       100
                             2.7 - 5.5
                             1.8 - 3.6       250

tDIS  Output Disable Time    4.5 - 5.5       250   ns
                             2.7 - 5.5
                             1.8 - 3.6       1000

                                             5

tWC   Write Cycle Time                       10    ms

                                             20

                                                            5
Serial Interface Description                                     SPI Serial Interface

MASTER: The device that generates the serial clock.

SLAVE: Because the Serial Clock pin (SCK) is always
an input, the AT25128 always operates as a slave.

TRANSMITTER/RECEIVER: T h e A T 2 5 1 2 8 h a s
separate pins designated for data transmission (SO) and
reception (SI).

MSB: The Most Significant Bit (MSB) is the first bit
transmitted and received.

SERIAL OP-CODE: After the device is selected with CS
going low, the first byte will be received. This byte contains
the op-code that defines the operations to be performed.

INVALID OP-CODE: If an invalid op-code is received,
no data will be shifted into the AT25128, and the serial
output pin (SO) will remain in a high impedance state until
the falling edge of CS is detected again. This will reinitial-
ize the serial communication.

CHIP SELECT: The AT25128 is selected when the CS
pin is low. When the device is not selected, data will not be
accepted via the SI pin, and the serial output pin (SO) will
remain in a high impedance state.

HOLD: The HOLD pin is used in conjunction with the CS
pin to select the AT25128. When the device is selected
and a serial sequence is underway, HOLD can be used to
pause the serial communication with the master device
without resetting the serial sequence. To pause, the
HOLD pin must be brought low while the SCK pin is low.
To resume serial communication, the HOLD pin is brought
high while the SCK pin is low (SCK may still toggle during
HOLD). Inputs to the SI pin will be ignored while the SO
pin is in the high impedance state.

WRITE PROTECT: The write protect pin (WP) will allow
normal read/write operations when held high. When the
WP pin is brought low and WPEN bit is "1", all write opera-
tions to the status register are inhibited. WP going low
while CS is still low will interrupt a write to the status reg-
ister. If the internal write cycle has already been initiated,
WP going low will have no effect on any write operation to
the status register. The WP pin function is blocked when
the WPEN bit in the status register is "0". This will allow the
user to install the AT25128 in a system with the WP pin
tied to ground and still be able to write to the status regis-
ter. All WP pin functions are enabled when the WPEN bit
is set to "1".

6  AT25128
                                                                                          AT25128

Functional Description                                         Table 2b. Read Status Register Bit Definition

The AT25128 is designed to interface directly with the syn-    Bit          Definition
chronous serial peripheral interface (SPI) of the 6805 and
68HC11 series of microcontrollers.                             Bit 0 (RDY)  Bit 0 = 0 (RDY) indicates the device is
                                                                            READY. Bit 0 = 1 indicates the write cycle is
The AT25128 utilizes an 8 bit instruction register. The list                in progress.
of instructions and their operation codes are contained in
Table 1. All instructions, addresses, and data are trans-                          Bit 1= 0 indicates the device is not WRITE
ferred with the MSB first.                                     Bit 1 (WEN) ENABLED. Bit 1 = 1 indicates the device is

                                                                                   WRITE ENABLED.

                                                               Bit 2 (BP0) See Table 3.

                                                               Bit 3 (BP1) See Table 3.

Table 1. Instruction Set for the AT25128                       Bits 4-6 are 0s when device is not in an internal write cycle.

Instruction Instruction                                        Bit 7 (WPEN) See Table 4.

Name    Format           Operation                             Bits 0-7 are 1s during an internal write cycle.

WREN    0000 X110 Set Write Enable Latch                       WRITE STATUS REGISTER (WRSR): The WRSR in-
                                                               struction allows the user to select one of four levels of pro-
WRDI    0000 X100 Reset Write Enable Latch                     tection. The AT25128 is divided into four array segments.
                                                               One quarter (1/4), one half (1/2), or all of the memory seg-
RDSR    0000 X101 Read Status Register                         ments can be protected. Any of the data within any se-
                                                               lected segment will therefore be READ only. The block
WRSR    0000 X001 Write Status Register                        write protection levels and corresponding status register
                                                               control bits are shown in Table 3.
READ    0000 X011 Read Data from Memory Array
                                                               The three bits, BP0, BP1, and WPEN are nonvolatile cells
WRITE   0000 X010 Write Data to Memory Array                   that have the same properties and functions as the regular
                                                               memory cells (e.g. WREN, tWC, RDSR).
WRITE ENABLE (WREN): The device will power up in
the write disable state when VCC is applied. All program-      Table 3. Block Write Protect Bits
ming instructions must therefore be preceded by a Write
Enable instruction.                                                   Status

WRITE DISABLE (WRDI): To protect the device                    Level  Register  Array Addresses Protected
against inadvertent writes, the Write Disable instruction                Bits
disables all programming modes. The WRDI instruction is                                      AT25128
independent of the status of the WP pin.                              BP1 BP0                   None

READ STATUS REGISTER (RDSR): The Read Status                   0      00                   3000 - 3FFF
Register instruction provides access to the status register.                               2000 - 3FFF
The READY/BUSY and Write Enable status of the device           1(1/4) 0 1                  0000 - 3FFF
can be determined by the RDSR instruction. Similarly, the
Block Write Protection bits indicate the extent of protection  2(1/2) 1 0
employed. These bits are set by using the WRSR instruc-
tion.                                                          3(All) 1 1

Table 2a. Status Register Format                               The WRSR instruction also allows the user to enable or
                                                               disable the write protect (WP) pin through the use of the
Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0                Write Protect Enable (WPEN) bit. Hardware write protec-
                                                               tion is enabled when the WP pin is low and the WPEN bit
WPEN X  X       X BP1 BP0 WEN RDY                              is "1." Hardware write protection is disabled when either
                                                               the WP pin is high or the WPEN bit is "0." When the device
                                                               is hardware write protected, writes to the Status Register,
                                                               including the Block Protect bits and the WPEN bit, and the
                                                               block-protected sections in the memory array are dis-
                                                               abled. Writes are only allowed to sections of the memory
                                                               which are not block-protected.

                                                               NOTE: When the WPEN bit is hardware write protected, it
                                                               cannot be changed back to "0," as long as the WP pin is
                                                               held low.

                                                                                                                          (continued)

                                                                                                                               7
Functional Description (Continued)                            The READY/BUSY status of the device can be deter-
                                                              mined by initiating a READ STATUS REGISTER (RDSR)
Table 4. WPEN Operation                                       Instruction. If Bit 0 = 1, the WRITE cycle is still in progress.
                                                              If Bit 0 = 0, the WRITE cycle has ended. Only the READ
                            Protected Unprotected Status      STATUS REGISTER instruction is enabled during the
WPEN WP WEN Blocks Blocks Register                            WRITE programming cycle.

   0  X  0    Protected Protected   Protected                 The AT25128 is capable of a 32-byte PAGE WRITE op-
                                                              eration. After each byte of data is received, the five low
   0  X  1    Protected  Writable   Writable                  order address bits are internally incremented by one; the
                                                              high order bits of the address will remain constant. If more
   1  Low 0   Protected Protected Protected                   than 32-bytes of data are transmitted, the address counter
                                                              will roll over and the previously written data will be over-
   1  Low 1   Protected  Writable   Protected                 written. The AT25128 is automatically returned to the write
                                                              disable state at the completion of a WRITE cycle.
   X  High 0  Protected  Protected  Protected
                                                              NOTE: If the device is not Write enabled (WREN), the de-
   X  High 1  Protected  Writable   Writable                  vice will ignore the Write instruction and will return to the
                                                              standby state, when CS is brought high. A new CS falling
READ SEQUENCE (READ): Reading the AT25128 via                 edge is required to re-initiate the serial communication.
the SO (Serial Output) pin requires the following se-
quence. After the CS line is pulled low to select a device,   Table 5. Address Key  AT25128
the READ op-code is transmitted via the SI line followed                             A13 - A0
by the byte address to be read (A15-A0, Refer to Table 5).           Address        A15 - A14
Upon completion, any data on the SI line will be ignored.                 AN
The data (D7-D0) at the specified address is then shifted
out onto the SO line. If only one byte is to be read, the CS      Don't Care Bits
line should be driven high after the data comes out. The
READ sequence can be continued since the byte address
is automatically incremented and data will continue to be
shifted out. When the highest address is reached, the ad-
dress counter will roll over to the lowest address allowing
the entire memory to be read in one continuous READ cy-
cle.

WRITE SEQUENCE (WRITE): In order to program the
AT25128, two separate instructions must be executed.
First, the device must be write enabled via the Write En-
able (WREN) Instruction. Then a Write (WRITE) Instruc-
tion may be executed. Also, the address of the memory
location(s) to be programmed must be outside the pro-
tected address field location selected by the Block Write
Protection Level. During an internal write cycle, all com-
mands will be ignored except the RDSR instruction.

A Write Instruction requires the following sequence. After
the CS line is pulled low to select the device, the WRITE
op-code is transmitted via the SI line followed by the byte
address (A15-A0) and the data (D7-D0) to be pro-
grammed (Refer to Table 5). Programming will start after
the CS pin is brought high. (The LOW to High transition of
the CS pin must occur during the SCK low time immedi-
ately after clocking in the D0 (LSB) data bit.

8        AT25128
Timing Diagrams (for SPI Mode 0 (0,0))                        AT25128

Synchronous Data Timing                                                                     tCS
                                                                         tCSH
  CS  VIH
SCK   VIL                          tWH      tWL
                                                     tV
        tCSS
      VIH

      VIL

                    tSU                 tH

        VIH              VALID IN
SI

         VIL

                                                         tHO  tDIS

         VOH  HI-Z                                                  HI-Z
SO

         VOL

WREN Timing

WRDI Timing

                                                                                                 9
RDSR Timing            0 1 2 3 4 5 6 7 8 9 10 11 12 13 14
                  CS          INSTRUCTION

                SCK
                   SI

                             HIGH IMPEDANCE                     DATA OUT
                  SO                           76543210
WRSR Timing                                  MSB

READ Timing

10           AT25128
                                                                     AT25128

WRITE Timing

HOLD Timing             tCD                                    tCD
     CS       tHD                   tHD

  SCK                          tHZ                              tLZ
HOLD

    SO

                                                                              11
Ordering Information

tWC (max)  ICC (max)  ISB (max)  fMAX   Ordering Code       Package Operation Range
   (ms)       (A)       (A)    (kHz)
      5       5000        2.0    2100   AT25128-10PC                                       8P3     Commercial
                                        AT25128-10SC                                       14S    (0C to 70C)
10         3000       0.5        2100   AT25128N1-10SC                                     16S1
                                        AT25640T2-10TC                                     20T     Commercial
20         3000       0.2        500                                                              (0C to 70C)
                                        AT25128-10PC-2.7                                   8P3
5          5000       2.0        2100   AT25128-10SC-2.7                                   14S     Commercial
                                        AT25128N1-10SC-2.7                                 16S1   (0C to 70C)
10         3000       0.5        2100   AT25128T2-10TC-2.7                                 20T
                                                                                                     Industrial
20         3000       0.2        500    AT25128-10PC-1.8                                   8P3   (-40C to 85C)
                                        AT25128-10SC-1.8                                   14S
                                        AT25128N1-10SC-1.8                                 16S1      Industrial
                                        AT25128T2-10TC-1.8                                 20T   (-40C to 85C)

                                        AT25128-10PI                                       8P3       Industrial
                                        AT25128-10SI                                       14S   (-40C to 85C)
                                        AT25128N1-10SI                                     16S1
                                        AT25128T2-10TI                                     20T

                                        AT25128-10PI-2.7                                   8P3
                                        AT25128-10SI-2.7                                   14S
                                        AT25128N1-10SI-2.7                                 16S1
                                        AT25128T2-10TI-2.7                                 20T

                                        AT25128-10PI-1.8                                   8P3
                                        AT25128-10SI-1.8                                   14S
                                        AT25128N1-10SI-1.8                                 16S1
                                        AT25128T2-10TI-1.8                                 20T

   8P3                                                       Package Type
   14S         8-Lead, 0.300" Wide, Plastic Dual Inline Package (PDIP)
   16S1        14-Lead, 0.150" Wide, Plastic Gull Wing Small Outline Package (JEDEC SOIC)
   20T         16-Lead, 0.150" Wide, Plastic Gull Wing Small Outline Package (JEDEC SOIC)
               20-Lead, 0.170" Wide, Thin Super Small Outline Package (TSSOP)
   Blank
   -2.7                                                           Options
   -1.8        Standard Device (4.5V to 5.5V)
               Low Voltage (2.7V to 5.5V)
12             Low Voltage (1.8V to 3.6V)

           AT25128
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