电子工程世界电子工程世界电子工程世界

产品描述

搜索
 

AS9C25256M2036L-250PC

器件型号:AS9C25256M2036L-250PC
厂商名称:ALSC [Alliance Semiconductor Corporation]
下载文档

器件描述

2.5V 256/128K X 36 Synchronous Dual-port SRAM with 3.3V or 2.5V interface

文档预览

AS9C25256M2036L-250PC器件文档内容

September 2004                                                               AS9C25256M2036L
Preliminary Information                                                      AS9C25128M2036L

                                                            

                2.5V 256/128K X 36 Synchronous Dual-port SRAM with 3.3V or 2.5V interface

Features                                              Interrupt and Collision Detection Features
True Dual-Port memory cells that allow simulta-      2.5 V power supply for the core
                                                       LVTTL compatible, selectable 3.3V or
    neous access of the same memory location
Organisation: 262,144/131,072 x 36[1]                   2.5V power supply for I/Os, addresses,
Fully Synchronous, independent operation on             clock and control signals on each port
                                                       Snooze modes for each port for standby
    both ports                                            operation
Selectable Pipeline or Flow-Through output          15mA typical standby current in power
                                                          down mode
    mode                                              Available in 256-pin Ball Grid Array
Fast clock speeds in Pipeline output mode: 250          (BGA), 208-pin Plastic Quad Flatpack
                                                          (PQFP) and 208-pin fine pitch Ball Grid
    MHz operation (18Gbps bandwidth)                      Array (fpBGA)
Fast clock to data access: 2.8ns for Pipeline out-   Supports JTAG features compliant with
                                                          IEEE 1149.1
    put mode
Asynchronous output enable control
Fast OE access times: 2.8ns
Double Cycle Deselect (DCD) for Pipeline Out-

    put Mode
18/17[1]-bit counter with Increment, Hold and

    Repeat features on each port
Dual Chip enables on both ports for easy depth

    expansion

Note:
1. AS9C25256M2036L/AS9C25128M2036L

Selection guide

                Feature                 -250          -200      -166  -133  Units

Minimum cycle time                      4             5         6     7.5   ns

Maximum Pipeline clock frequency        250           200       166   133   MHz

Maximum Pipeline clock access time      2.8           3.4       3.6   4.2   ns

Maximum flow-through clock frequency    150           133       100   83    MHz

Maximum flow-through clock access time  6.5           7.5       10    12    ns

Maximum operating current               TBD           350       300   260   mA

Maximum snooze mode current             18            18        18    18    mA

9/30/04; v.1.3                          Alliance Semiconductor                                    P. 1 of 30

                                                                      Copyright Alliance Semiconductor. All rights reserved.
                                                                                                                                                                                                                      AS9C25256M2036L
                                                                                                                                                                                                                      AS9C25128M2036L

                                                                                                                                                                                             

             Dual port logic block diagram

                                                                                                     R/W Control                                                                                                  R/W Control

BE3A-BE0A    REGISTER BANK                         REGISTER BANK                                                                                                                                                                            REGISTER BANK                         REGISTER BANK              BE3B-BE0

      CE0A   D  Q                                  D  Q                                                                                                                                                                                     Q                     D               Q  D                        CE0B
       CE1A                                                                                                                                                                                                                                                                                                   CE1B
      R/WA                                                                                                                                                                                                                                                                                                    R/WB

                                      O/P Control                 O/P Control                                                                                                                                                  O/P Control                           O/P Control

                                           PL/FT      0                                                                                                                                                                                                        0  PL/FT
                                                                1                                                                                                                                                                                   1
PL/FTA                                                                                     PL/FT                                                                                             QoutB<35:0>                                                                                                     PL/FTB
                                                                                                                                                                                                                                  PL/FT
                                                                                                                                                                          QoutA<35:0>

                                      OEA                                                                                                                                                                                                                                OEB

                                                                                                  0  REGISTER BANK                                                                                        REGISTER BANK        0

                                                                                                     Q            D                                                       True Dual Port                  D       Q
                                                                                                                                                                          Memory Array
                                                                                                  1                                                                       256/128K X36                                         1

                                                                                                     REGISTER BANK                                                                                        REGISTER BANK

                          DQ35A-DQ0A                                                                 D            Q                                                       DinA<35:0>         DinB<35:0>   Q       D                                                               DQ35B-DQ0B
                       RPTA                                                                                                                                                                                                                                                                     RPTB
                      ADSA                                                                                                                                                Address Address                                                                                                       ADSB
                       INCA                                                                                                                                               Decoding Decoding                                                                                                     INCB
             A17[1]A-A0A                                                                                                                                                                                                                                                                        A17[1]B-A0B
                                                   Increment                                         REGISTER BANK                                                                                        REGISTER BANK                     Increment
                    OPTA                             Logic                                                                                                                                                                                    Logic                                               OPTB
                    CLKA                                                                             D            Q                                                                                       Q       D                                                                               CLKB
                                                    Mirror                                                                                                                                                                                    Mirror
                                                   Register                                                                                                                                                                                  Register

                                                      Address Counter A                                                                                                                                                   Address Counter B

                                                                                                       CE0A                                                               Interrupt/Collision                     CE0B
                                                                                                                                                                               Detection
                                                                                                       CE1A                                                                                                       CE1B
                                                                                                                                                                           Logic/Registers
                                                                                                      R/WA                                                                                                        R/WB
                                                                                                     PL/FTA                                                                                                       PL/FTB
                                                                                                      CLKA                                                                                                        CLKB
                                                                                                      OPTA                                                                                                        OPTB

                                                                  INTA                                                                                                                                                            INTB
                                                                  COLA                                                                                                                                                            COLB

                                                                                                                  ZZA                                                     Snooze             Snooze          ZZB
                                                                                                                                                                          Logic              Logic

                                                                                                                                                                     TDI               JTAG               TCK
                                                                                                                                                                     TDO                                  TMS
                                                                                                                                                                                                          TRST
             Note:
             1. Address A17 is a NC for AS9C25128M2036L

             9/30/04, v.1.3                                                                                       Alliance Semiconductor                                                                                                                                 P. 2 of 30
                                                                                   AS9C25256M2036L
                                                                                   AS9C25128M2036L

                                                                                                                    

General Description

The AS9C25256M2036L/AS9C25128M2036L is a high-speed CMOS 9/4.5-Mbit synchronous Dual-Port Static Random Access Memory
device, organized as 262,144/131,072 x 36 bits. It incorporates a selectable Flow-Through/Pipeline output feature for user flexibility. Clock-
to-data valid time is 2.8ns at 250 MHz for "Pipeline output" mode of operation.

Each port contains an 18/17 bit linear burst counter on the input address register that can loop through the whole address sequence. After
externally loading the counter with the initial address, it can be Incremented or Held for the next cycle. A new address can also be Loaded or
the "Previous Loaded" address can be re-accessed (Repeated) using counter controls (More description to follow). The Registers on control,
data, and address inputs provide minimal setup and hold times.

The memory array utilizes Dual-Port memory cells to allow simultaneous access of any address from both ports. A particular port can write
to a certain location while another port is reading from the same location, but the validity of read data is not guaranteed. However, the
reading port is informed about the possible collision through its collision alert signal. The result of writing to the same location by more than
one port at the same time is undefined.

The Asynchronous Output Enable input pin allows asynchronous disabling of output buffers at any given time. The Byte Enable inputs
allow individual byte read/write operations (refer Byte Control Truth Table). An automatic power down feature, controlled by CE0 and CE1,
permits the on-chip circuitry of each port to enter a very low standby power mode.

AS9C25256M2036L/AS9C25128M2036L can support an operating voltage of either 3.3V or 2.5V on either or both ports, which is
controlled by the OPT pins. The power supply for the core of the device (VDD) is at 2.5V. This device is available in 256-pin Ball Grid
Array (BGA), 208-pin fine pitch Ball Grid Array (fpBGA) and 208-pin Plastic Quad Flatpack (PQFP)

Address Counter

The AS9C25256M2036L/AS9C25128M2036L carries an internal 18/17 bit address counter for each port which can loop through the entire
memory array. The Address counter features are discussed below:

Load: Any required external address can be loaded on to the counter. This feature is similar to normal address load in conventional
memories.

Increment: The address counter has the capability to internally increment the address value, potentially covering the entire memory array.
Once the whole address space is completed, the counter will wrap around. The address counter is not initailized on Power-up, hence a known
location has to be loaded before Increment operation.

Hold: The value of the counter register can be held for an unlimited number of clock cycles by de-asserting ADS, INC, and RPT inputs.

Repeat: The previously loaded address (loaded using a valid Load operation) can be re-accessed by asserting RPT input. A separate 18/17
bit register called "Mirror register" is used to hold the last loaded address.This register is not initialized on Power-up, hence a known
location has to be loaded before Repeat operation (Refer Counter control truth table for details).

9/30/04, v.1.3  Alliance Semiconductor  P. 3 of 30
                                                                                                                                    AS9C25256M2036L
                                                                                                                                    AS9C25128M2036L

                                                                                                                 

Ball Assignment - 256-ball BGA

                                            AS9C25256M2036L/AS9C25128M2036L
                                                                 B - 256
                                                                Top view

   1   2    3  4                            5  6  7  8  9                                                           10  11  12  13  14  15  16

A  NC  TDI  NC A17[1]A A14A A11A A8A BE2A CE1A OEA INCA A5A A2A A0A                                                                     NC  NC  A

B DQ18A NC TDO NC A15A A12A A9A BE3A CE0A R/WA RPTA A4A A1A VDD DQ17A NC                                                                        B

C DQ18B DQ19A VSS A16A A13A A10A A7A BE1A BE0A CLKA ADSA A6A A3A OPTA DQ17B DQ16A C

D DQ20B DQ19B DQ20A PL/FTA VDDQA VDDQA VDDQB VDDQB VDDQA VDDQA VDDQB VDDQB VDD DQ15B DQ15A DQ16B D

E DQ21B DQ21A DQ22A VDDQA VDD VDD INTA VSS VSS VSS VDD VDD VDDQB DQ13A DQ14A DQ14B E

F DQ23A DQ22B DQ23B VDDQA VDD NC COLA VSS VSS VSS VSS VDD VDDQB DQ12B DQ13B DQ12A F

G DQ24B DQ24A DQ25A VDDQB VSS VSS VSS VSS VSS VSS VSS VSS VDDQA DQ10A DQ11A DQ11B G

H DQ26A DQ25B DQ26B VDDQB VSS VSS VSS VSS VSS VSS VSS VSS VDDQA DQ9B DQ9A DQ10B H

J DQ27A DQ28B DQ27B VDDQA ZZB VSS VSS VSS VSS VSS VSS ZZA VDDQB DQ8B DQ7B DQ8A                                                                  J

K DQ29B DQ29A DQ28A VDDQA VSS VSS VSS VSS VSS VSS VSS VSS VDDQB DQ6B DQ6A DQ7A K

L DQ30A DQ31B DQ30B VDDQB VDD NC COLB VSS VSS VSS VSS VDD VDDQA DQ5A DQ4B DQ5B                                                                  L

M DQ32B DQ32A DQ31A VDDQB VDD VDD INTB VSS VSS VSS VDD VDD VDDQA DQ3B DQ3A DQ4A M

N DQ33A DQ34B DQ33B PL/FTB VDDQB VDDQB VDDQA VDDQA VDDQB VDDQB VDDQA VDDQA VDD DQ2A DQ1B DQ2B N

P DQ35B DQ34A TMS A16B A13B A10B A7B BE1B BE0B CLKB ADSB A6B A3B DQ0A DQ0B DQ1A                                                                 P

R DQ35A NC TRST NC A15B A12B A9B BE3B CE0B R/WB RPTB A4B A1B OPTB NC                                                                        NC  R

T  NC  TCK  NC A17[1]B A14B A11B A8B BE2B CE1B OEB INCB A5B A2B A0B                                                                     NC  NC  T

   1   2    3  4                            5  6  7  8  9                                                           10  11  12  13  14  15  16

Note:                                          Alliance Semiconductor                                                                       P. 4 of 30
1. Address A17 is a NC for AS9C25128M2036L

  9/30/04, v.1.3
                                                                                                                                   AS9C25256M2036L
                                                                                                                                   AS9C25128M2036L

                                                                                                                    

Ball Assignment - 208-ball fpBGA

1               2  3  4                     5  6  7  8  9  10                                                          11  12  13  14  15  16  17

A DQ19A DQ18A VSS TDO COLA A16A A12A A8A BE1A VDD CLKA INCA A4A A0A OPTA DQ17A VSS A

B DQ20B VSS DQ18B TDI A17[1]A A13A A9A BE2A CE0A VSS ADSA A5A A1A NC VDDQB DQ16A DQ15B B
C VDDQA DQ19B VDDQB PL/FTA INTA A14A A10A BE3A CE1A VSS R/WA A6A A2A VDD DQ16B DQ15A VSS C

D DQ22A VSS DQ21A DQ20A A15A A11A A7A BE0A VDD OEA RPTA A3A VDD DQ17B VDDQA DQ14A DQ14B D

E DQ23A DQ22B VDDQB DQ21B                                                                                                          DQ12A DQ13B VSS DQ13A E

F VDDQA DQ23B DQ24A VSS                                                                                                            VSS DQ12B DQ11A VDDQB F

G DQ26A VSS DQ25A DQ24B                                                                                                            DQ9A VDDQA DQ10A DQ11B G

H VDD DQ26B VDDQB DQ25B                     AS9C25256M2036L/AS9C25128M2036L                                                        VDD DQ9B VSS DQ10B H
J VDDQA VDD VSS ZZB                                              F - 208                                                            ZZA VDD VSS VDDQB J
K DQ28B VSS DQ27B VSS                                           Top view                                                           DQ7B VDDQA DQ8B VSS K

L DQ29B DQ28A VDDQB DQ27A                                                                                                          DQ6B DQ7A VSS DQ8A L

M VDDQA DQ29A DQ30B VSS                                                                                                            VSS DQ6A DQ5B VDDQB M

N DQ31A VSS DQ31B DQ30A                                                                                                            DQ3B VDDQA DQ4B DQ5A N

P DQ32B DQ32A VDDQB DQ35B TRST A16B A12B A8B BE1B VDD CLKB INCB A4B DQ2A DQ3A VSS DQ4A P

R VSS DQ33A DQ34B TCK A17[1]B A13B A9B BE2B CE0B VSS ADSB A5B A1B NC VDDQA DQ1B VDDQB R
T DQ33B DQ34A VDDQA TMS INTB A14B A10B BE3B CE1B VSS R/WB A6B A2B VSS DQ0B VSS DQ2B T

U VSS DQ35A PL/FTB COLB A15B A11B A7B BE0B VDD OEB RPTB A3B A0B VDD OPTB DQ0A DQ1A U

1               2  3  4                     5  6  7  8  9  10                                                          11  12  13  14  15  16  17

Note:
1. Address A17 is a NC for AS9C25128M2036L

9/30/04, v.1.3                                    Alliance Semiconductor                                                                       P. 5 of 30
                                                                                                                                                                                                                                                                                                         AS9C25256M2036L
                                                                                                                                                                                                                                                                                                         AS9C25128M2036L

                                                                                                                 

Pin Assignment - 208-pin PQFP

           208 VSS  VDDQB  DQ18B  DQ18A  204 VSS  203 PL/FTA  COLA  INTA  200 NC  199 NC  A17[1]A  A16A  A15A  A14A  A13A  A12A  A11A  A10A  A9A  A8A  A7A  BE3A  BE2A  BE1A  BE0A  CE1A  CEOA  181 VDD  180 VDD  179 VSS  178 VSS  CLKA  OEA  R/WA  ADSA  INCA  RPTA  171 A6A  A5A  A4A  A3A  A2A  A1A  A0A  164 VDD  163 VDD  162 NC  OPTA  DQ17A  DQ17B  VDDQB  157 VSS

                    207    206    205                         202   201                   198      197   196   195   194   193   192   191   190  189  188  187   186   185   184   183   182                                       177   176  175   174   173   172            170  169  168  167  166  165                            161   160    159    158

DQ19A  1                                                                                                                                                                                                                                                                                                                                                                    156  DQ16A

DQ19B  2                                                                                                                                                                                                                                                                                                                                                                    155  DQ16B

DQ20A  3                                                                                                                                                                                                                                                                                                                                                                    154  DQ15A

DQ20B  4                                                                                                                                                                                                                                                                                                                                                                    153  DQ15B

VDDQA  5                                                                                                                                                                                                                                                                                                                                                                    152  VSS

VSS    6                                                                                                                                                                                                                                                                                                                                                                    151  VDDQA

DQ21A  7                                                                                                                                                                                                                                                                                                                                                                    150  DQ14A

DQ21B  8                                                                                                                                                                                                                                                                                                                                                                    149  DQ14B

DQ22A  9                                                                                                                                                                                                                                                                                                                                                                    148  DQ13A

DQ22B  10                                                                                                                                                                                                                                                                                                                                                                   147  DQ13B

VDDQB  11                                                                                                                                                                                                                                                                                                                                                                   146  VSS

VSS    12                                                                                                                                                                                                                                                                                                                                                                   145  VDDQB

DQ23A  13                                                                                                                                                                                                                                                                                                                                                                   144  DQ12A

DQ23B  14                                                                                                                                                                                                                                                                                                                                                                   143  DQ12B

DQ24A  15                                                                                                                                                                                                                                                                                                                                                                   142  DQ11A

DQ24B  16                                                                                                                                                                                                                                                                                                                                                                   141  DQ11B

VDDQA  17                                                                                                                                                                                                                                                                                                                                                                   140  VSS

VSS    18                                                                                                                                                                                                                                                                                                                                                                   139  VDDQA

DQ25A  19                                                                                                                                                                                                                                                                                                                                                                   138  DQ10A

DQ25B  20                                                                                                                                                                                                                                                                                                                                                                   137  DQ10B

DQ26A  21                                                                                                                                                                                                                                                                                                                                                                   136  DQ9A

DQ26B  22                                                                                                                                                                                                                                                                                                                                                                   135  DQ9B

VDDQB  23                                                                                          AS9C25256M2036L/AS9C25128M2036L                                                                                                                                                                                                                                          134  VSS
                                                                                                                        P - 208
ZZB    24                                                                                                              Top view                                                                                                                                                                                                                                             133  VDDQB

VDD    25                                                                                                                                                                                                                                                                                                                                                                   132  VDD

VDD    26                                                                                                                                                                                                                                                                                                                                                                   131  VDD

VSS    27                                                                                                                                                                                                                                                                                                                                                                   130  VSS

VSS    28                                                                                                                                                                                                                                                                                                                                                                   129  VSS

VDDQA  29                                                                                                                                                                                                                                                                                                                                                                   128  ZZA

VSS    30                                                                                                                                                                                                                                                                                                                                                                   127  VDDQA

DQ27B  31                                                                                                                                                                                                                                                                                                                                                                   126  DQ8B

DQ27A  32                                                                                                                                                                                                                                                                                                                                                                   125  DQ8A

DQ28B  33                                                                                                                                                                                                                                                                                                                                                                   124  DQ7B

DQ28A  34                                                                                                                                                                                                                                                                                                                                                                   123  DQ7A

VDDQB  35                                                                                                                                                                                                                                                                                                                                                                   122  VSS

VSS    36                                                                                                                                                                                                                                                                                                                                                                   121  VDDQB

DQ29B  37                                                                                                                                                                                                                                                                                                                                                                   120  DQ6B

DQ29A  38                                                                                                                                                                                                                                                                                                                                                                   119  DQ6A

DQ30B  39                                                                                                                                                                                                                                                                                                                                                                   118  DQ5B

DQ30A  40                                                                                                                                                                                                                                                                                                                                                                   117  DQ5A

VDDQA  41                                                                                                                                                                                                                                                                                                                                                                   116  VSS

VSS    42                                                                                                                                                                                                                                                                                                                                                                   115  VDDQA

DQ31B  43                                                                                                                                                                                                                                                                                                                                                                   114  DQ4B

DQ31A  44                                                                                                                                                                                                                                                                                                                                                                   113  DQ4A

DQ32B  45                                                                                                                                                                                                                                                                                                                                                                   112  DQ3B

DQ32A  46                                                                                                                                                                                                                                                                                                                                                                   111  DQ3A

VDDQB  47                                                                                                                                                                                                                                                                                                                                                                   110  VSS

VSS    48                                                                                                                                                                                                                                                                                                                                                                   109  VDDQB

DQ33B  49                                                                                                                                                                                                                                                                                                                                                                   108  DQ2B

DQ33A  50                                                                                                                                                                                                                                                                                                                                                                   107  DQ2A

DQ34B  51                                                                                                                                                                                                                                                                                                                                                                   106  DQ1B

DQ34A  52                                                                                                                                                                                                                                                                                                                                                                   105  DQ1A

           VSS 53   54     55     56     57       NC 58       59    60    NC 61   NC 62   63       64    65    66    67    68    69    70    71   72   73   74    75    76    77    78    79    VDD 80   VDD 81   VSS 82   VSS 83   84    85   86    87    88    89    90       91   92   93   94   95   96   VDD 97   VSS 98   NC 99   100   101    102    103    VSS 104

                    VDDQA  DQ35B  DQ35A  PL/FTB               COLB  INTB                  A17[1]B  A16B  A15B  A14B  A13B  A12B  A11B  A10B  A9B  A8B  A7B  BE3B  BE2B  BE1B  BE0B  CE1B  CE0B                                      CLKB  OEB  R/WB  ADSB  INCB  RPTB  A6B      A5B  A4B  A3B  A2B  A1B  A0B                            OPTB  DQ0A   DQ0B   VDDQA

Note:                                                                                                                            Alliance Semiconductor                                                                                                                                                                                                                     P. 6 of 30
1. Address A17 is a NC for AS9C25128M2036L

  9/30/04, v.1.3
                                                                                   AS9C25256M2036L
                                                                                   AS9C25128M2036L

                                                            

Signal description

        Signal

Port A          Port B I/O Properties                       Description                                                                                     Notes

                                       Clock. Each port has an independent Clock input that can be of different frequencies.

CLKA            CLKB    I CLOCK All inputs except OEx and ZZx are synchronous to the corresponding port's clock and 1
                                          must meet setup and hold time about the rising edge of the clock.

A0A - A17A A0B - A17B I SYNC External Address. Sampled on the rising edge of corresponding port clock                                                                   6

DQ0A - DQ35A DQ0B - DQ35B I/O SYNC Bidirectional data pins

CE0A, CE1A CE0B, CE1B I               Chip enable inputs. Active low and high, respectively. Sampled on the rising edge of
                           SYNC corresponding port clock.

R/WA            R/WB                      Read/Write enable. Drive this pin LOW to write to, or HIGH to Read from the
                        I SYNC memory array.

                                       Byte Enable Inputs. Active low. Asserting these signals enables Read and Write

BE0A - BE3A BE0B - BE3B I  SYNC operations to the corresponding bytes of the memory array. (Refer Byte Control
                                      Truth Table)

ADSA            ADSB                      Address Strobe Enable.Active low. Loads external address onto the counter. (Refer
                        I SYNC Counter Control Truth Table)

INCA            INCB                      Address Counter Increment. Active low. Increments the counter value. (Refer
                        I SYNC Counter Control Truth Table)

RPTA            RPTB                      Address Counter Repeat. Active low. Reloads the counter with the previously loaded
                        I SYNC external address.(Refer Counter Control Truth Table)

OEA             OEB                    Asynchronous output enable. I/O pins are driven when the OE is low and the chip is
                        I ASYNC in Read mode. A high on OE tristates the I/O pins.

ZZA             ZZB                    Snooze Mode Input. Places the device in low power mode. Data is retained. This pin
                        I ASYNC has an internal pull-down and can be floating.

                                       Pipeline/Flow-Through Select. When low, enables single register flow-through

PL/FTA          PL/FTB  I STATIC mode. When high, enables double register Pipeline mode. This pin has an internal
                                          pull-up and can be left floating to operate in pipeline mode.

OPTA            OPTB                      VDDQx Option. OPTx selects the operating voltage levels for the I/Os, addresses,                                  1,2,3
                        I STATIC clock, and controls on that port. This pin has an internal pull-up and can be left

                                          floating to operate in 3.3V mode.

INTA            INTB                   Interrupt Flag. Used for message passing between two ports. (Refer Interrupt Logic
                        O SYNC Truth Table)

COLA            COLB                       Collision Alert Flag. Used to indicate collision during simultaneous memory access
                        O SYNC to the same location by both the ports (Refer Collision Detection Truth Table)

VDDQA           VDDQB   I POWER Power to I/O bus. Can be 3.3V or 2.5V depending on OPTx input.                                                              1,2,3
                        I POWER Power Inputs (To be connected to 2.5V Power supply)                                                                           2
        VDD

        VSS             I GROUND Ground Inputs (To be connected to Ground supply)

        TCK             I  CLOCK       JTAG Test Clock Input. All JTAG signals except TRST are synchronous to this clock.                                               4,5
                           (JTAG)

        TDI             I SYNC JTAG Test Data Input. Data on the TDI input will be shifted serially into selected                                                       4,5
                              (JTAG) registers.

        TDO                    SYNC JTAG Test Data Output. TDO transitions occur on the falling edge of TCK. TDO is                                                     5
                        O (JTAG) normally tristated except when the captured data is shifted out of the JTAG TAP.

        TMS             I  SYNC JTAG Test Mode Select Input. It controls the JTAG TAP state machine. State                                                              4,5
                           (JTAG) machine transitions occur on the rising edge of TCK.

        TRST            I  ASYNC       JTAG Test Reset Input. Asynchronous input used to initialize TAP controller.                                                     4,5
                           (JTAG)

Notes:
1. Subscript 'x' represents 'A' for Port A and 'B' for Port B.
2. OPTx,VDDQx and VDD must be set to appropriate operating levels before applying inputs on the I/Os and controls for that port.
3. OPTx = VDD (2.5V) implies that corresponding port's I/Os, addresses, clock, and controls will operate at 3.3V level and VDDQx must be supplied at 3.3V.

   OPTx = VSS (0V) implies that corresponding port's I/Os, addresses, clock, and controls will operate at 2.5V level and VDDQx must be supplied at 2.5V.
   Each port can independently operate on either of the VDDQ levels.
4. If unused JTAG inputs may be left unconnected.
5. JTAG is not supported in PQFP package.
6. Address A17 is a NC forAS9C25128M2036L

9/30/04, v.1.3                         Alliance Semiconductor                                                                                               P. 7 of 30
                                                                                                            AS9C25256M2036L
                                                                                                            AS9C25128M2036L

                                                                                   

Byte control truth table[1,2,3,4,5]

BE3             BE2          BE1             BE0                                CLK                                 Mode
                                                                                L to H    All Bytes Deselected - NOP
H               H               H            H                                  L to H    Read or Write Byte 0
                                                                                L to H    Read or Write Byte 1
H               H               H            L                                  L to H    Read or Write Byte 2
                                                                                L to H    Read or Write Byte 3
H               H               L            H

H               L               H            H

L               H               H            H

Notes:
1. L = low, H = high
2. CE0 = L, CE1 = H (Chip in Select mode)
3. R/W = H for a Read operation, R/W = L for a Write operation
4. Byte 3 - DQ[35:27], Byte 2 - DQ[26:18], Byte 1 - DQ[17:9], Byte 0 - DQ[8:0]
5. More than one byte enable may be simultaneously asserted

Read/write control truth table[1,4]

CE[2]           R/W     BEn[3]       CLK                      Operation                                         DQn[0:8][3,7]
  H              X         X         L to H     Chip Deselect                                                      Hi-Z[5,9]
  L              X         H         L to H     Byte Deselect                                                      Hi-Z[5,9]
  L               L        L         L to H     Byte Write                                                          Din[6]
  L              H         L         L to H     Byte Read                                                         Qout[5,8]

Notes:
1. L = low, H = high, X = don't care
2. CE is an internal signal. CE = H implies 'Chip is Deselected' (CE0 = H or CE1 =L), CE = L implies 'Chip is Selected' (CE0 = L and CE1 =H)
3. BEn refers to any one of the 4 byte controls [n= 3,2,1 or 0] and DQn refers to the corresponding Byte
4. Snooze de-asserted (ZZ=L)
5. True in flow-through mode. For Pipeline mode there will be a 1 cycle latency [refer timing diagrams]
6. For a write command issued before the completion of a read command, OE must be HIGH before the input data setup time and held HIGH throughout the input data hold time.
7. All DQs are tristated on power-up
8. OE should be asserted (OE = L) (Refer Read timing waveform)
9. In pipeline mode the DQs are HighZ-ed in the same cycle if R/W=L

Counter control truth table[1,2,5,6]

CLK     ADS[3]       INC[3]  RPT[3]   External                                  Previous    Mirror    Address           Operation
L to H     L            X       H     Address                                   Address    Register   Accessed  Load[4]
L to H     H            L       H                                               Accessed  Content[4]            Increment
L to H     H            H       H        An                                                              An     Hold
                                          X                                         X         An       An + 1
                                          X                                        An
                                                                                   An         Am         An

                                                                                              Am

L to H X             X          L            X                                  X         Am          Am Repeat

Notes:
1. L = low, H = high, X = don't care
2. Cycle can be Read, Write or Deselect (Controlled by appropriate setting of R/W, CE0, CE1 and BEn)
3. ADS, INC, RPT are independent of all other memory controls including R/W, CE0,CE1 and BEn (i.e Counter works independent of R/W, CE0,CE1 and BEn)
4. The 'Mirror register' used for the Repeat operation is loaded with External address during every valid ADS access. "Am" refers to the mirror register content.
5. Clock to the counter is disabled during Snooze mode (True for both ports).
6. The counter and the mirror registers are not initialized on Power-up (refer Counter description).

9/30/04, v.1.3                        Alliance Semiconductor                                                                                                       P. 8 of 30
                                                                                      AS9C25256M2036L
                                                                                      AS9C25128M2036L

                                                               

Package Thermal Resistance                         Conditions                                Symbol Typical Units

             Description

                                                                                     BGA     JA          TBD C/W

Thermal Resistance (junction to          Test conditions follow standard test        fpBGA   JA          TBD C/W

ambient)[1]                              methods and procedures for measuring PQFP           JA

                                                                                                         TBD C/W

Thermal Resistance (junction to thermal impedance, per EIA/JESD51                            JC          TBD C/W
top of case)[1]

Notes:
1. This parameter is sampled.

Capacitance[1] (TA = +25 C, F = 1.0 Mhz)[2]

Parameter                      Symbol    Signals              Test Condition[3]      BGA     fpBGA       PQFP       Unit
                                                                                     (Max)    (Max)      (Max)       pF
Input Capacitance              CIN       Address and   VIN = L to H or H to L                                        pF
                                         Control pins                                TBD       TBD        TBD        pF

Output Capacitance COUT                  Flag Output pins VOUT = L to H or H to L    TBD       TBD        TBD
                                                                                     TBD       TBD        TBD
I/O Capacitance                CI/O      I/O pins      VI/O = L to H or H to L

Notes:
1. Sampled, not 100% tested
2. TA stands for 'Ambient temperature'.
3. L = 0V; H = 3V

Absolute maximum ratings[1]

                                                                                     Rating

                Parameter                              Symbol                  Min           Max         Unit

Core supply voltage relative to VSS                    VDD                     -0.5          3.6                V

I/O supply voltage relative to VSS                     VDDQ                    -0.3          3.9                V

Input and I/O voltage relative to VSS                   VIN                    -0.3          VDDQ + 0.3         V
Power Dissipation                                       PD
Short circuit output current                           IOUT                    -             TBD                W
Storage Temperature                                    TSTG
Storage Temperature under Bias                         TBIAS                   -             TBD                mA
Junction Temperature                                    TJN
                                                                               -65           150                C

                                                                               -55           125                C

                                                                               -             TBD                C

Notes:
1. Stresses greater than those listed under ABSOLUTE MAXIMUM RATINGS may cause permanent damage to the device. This is a stress rating only and functional operation of

   the device at these or any other conditions above those indicated in the operational sections of this specification is not implied. Exposure to absolute maximum rating for extended
   periods may affect reliability.

9/30/04, v.1.3                           Alliance Semiconductor                                          P. 9 of 30
                                                                                                  AS9C25256M2036L
                                                                                                  AS9C25128M2036L

                                                                        

Recommended operating Temperature

            Grade                        Ambient Temperature (TA)
Commercial                                         0C to 70C

Industrial                                  -40C to 85C

Recommended operating conditions

                                                                VDDQ = 2.5V[1]                    VDDQ = 3.3V[2]

         Parameter                       Symbol           Min      Typ           Max     Min      Typ                                           Max           Unit
                                                                                                                                                                V
Core Supply Voltage                      VDD              2.4      2.5           2.6     2.4      2.5                                           2.6             V
                                                                                                                                                                V
I/O supply Voltage                       VDDQ             2.4      2.5           2.6     3.15     3.3                                           3.45

Ground                                   VSS              0        0             0       0        0                                             0

Notes:
1. OPT pin for a given port must be set to VSS(0V) to operate at VDDQ = 2.5V levels on the I/Os, addresses, clock and controls of that port.
2. OPT pin for a given port must be set to VDD(2.5V) to operate at VDDQ = 3.3V levels on the I/Os, addresses, clock and controls of that port.

DC Electrical Characteristics (VDD = 2.5 V 100 mV)

                                                      VDDQ = 2.5V                                 VDDQ = 3.3V

Parameter Symbol Test Conditions                          Min      Max           Test Conditions  Min                                                 Max     Units
                                                                                                                                                         2     A
Input Leakage         |ILI|              VDDQ = Max;      -        2                VDDQ = Max;                                                          2     A
                                                                                                                    -                                    2     A
Current                                  0V < VIN < VDDQ
                                                                                  0V < VIN < VDDQ                                               VDDQ + 0.15V    V
PL/FT and ZZ Input    |ILI|                VDD = Max;     -        2                 VDD = Max;
Leakage Current                          0V < VIN < VDD                                                             -                            VDD + 0.1V     V

Output Leakage                        OE>=VIH;            -        2               0V < VIN < VDD                                                      0.8      V
Current[1]            |ILO| 0V < VOUT < VDDQ                                           OE>=VIH;                                                        0.2      V
                                                                                                                    -                                  0.4      V
                                                                                                                                                         -      V
                                                                                 0V < VOUT < VDDQ

Input high (logic 1)

voltage               VIH                -                1.7      VDDQ + 0.1V        -           2

(Address, Control,

Clock & Data Inputs)

Input high voltage    VIH                -                VDD - 0.2V VDD + 0.1V       -           VDD - 0.2V

(ZZ,OPT,PL/FT)

Input low (logic 0)

voltage (Address,     VIL                -                -0.3     0.7                -           -0.3

Control, Clock &

Data Inputs)

Input low voltage     VIL                -                -0.3     0.2                -           -0.3
(ZZ,OPT,PL/FT)

Output low voltage VOL                   IOL = +2mA;      -        0.4              IOL = +4mA;   -
                                         VDDQ = Min
                                                                                    VDDQ = Min

Output high voltage VOH                  IOH = -2mA;      2.0         -             IOH = -4mA;   2.4
                                         VDDQ = Min
                                                                                    VDDQ = Min

Notes:
1. Outputs disabled (High-Z condition).

9/30/04, v.1.3                                            Alliance Semiconductor                                                                      P. 10 of 30
                                                                                            AS9C25256M2036L
                                                                                            AS9C25128M2036L

                                                                     

IDD operating conditions and maximum limits[4] (VDD = 2.5 V 100 mV)

        Parameter Symbol               Test Conditions                       -250  -200  -166                                                       -133 Units

                                                                             Typ Max Typ Max Typ Max Typ Max

Operating current

(Both ports active)                                                          TBD TBD TBD 350 TBD 300 TBD 260 mA

Pipeline mode --               Both ports enabled (CEA = CEB = L[3]),
(PL/FT > VIH)
Operating current     ICC Outputs disabled (IOUT = 0mA), ZZA = ZZB < VIL,
(Both ports active)            f=fMax[1]

Flow-through mode                                                            TBD TBD TBD TBD TBD TBD TBD TBD mA

(PL/FT < VIL)

Standby current                Both ports disabled (CEA = CEB = H),          TBD TBD TBD 105 TBD 90 TBD 80 mA
(Both ports)                                                                 TBD TBD TBD 265 TBD 225 TBD 190 mA
                      ISB1 ZZA = ZZB < VIL,
Standby current                f=fMax[1]
(One port)                     One port enabled (CEA = L and CEB = H)[5],

                      ISB2 Active port's outputs disabled, ZZA = ZZB < VIL,
                               f=fMax[1]

Full standby current        Both ports disabled (CEA = CEB = H),
(Both ports)
                      ISB3  ZZA = ZZB < VIL,                                 20 25 20 25 20 25 20 25 mA

                            f=0[2]

                            One port in Snooze (ZZA > VIH, ZZB < VIL, and
                            CEB = L)[5],
Full standby current  ISB4  Active port's outputs disabled,                  TBD TBD TBD 265 TBD 225 TBD 190 mA
(One port)

                            f=fMax[1]

Snooze mode           IZZ   Both ports in Snooze (ZZA = ZZB > VIH),          15 18 15 18 15 18 15 18 mA
current                     f=fMax[1]

Notes:

1. f=fMax implies address and controls (except OE) are cycling at maximum clock frequency using AC test conditions (Refer AC test conditions).

2. f = 0 implies address and controls are static. Corresponding current numbers indicated are true for both CMOS (VIN > VDDQ - 0.2V or VIN < 0.2V)
   and TTL (VIN > VIH or VIN < VIL) level inputs.

3. CEA and CEB are internal signals (CEx = L implies CE0x < VIL and CE1x > VIH, CEx = H implies CE0x > VIH or CE1x < VIL).
4. Subscript 'x' represents 'A' for Port A and 'B' for Port B.
5. "A" and "B" are interchangeable.

9/30/04, v.1.3                         Alliance Semiconductor                                                                                       P. 11 of 30
                                                                                     AS9C25256M2036L
                                                                                     AS9C25128M2036L

                                                            

AC timing characteristics[1,2,5,6] (VDD = 2.5 100mV)

                Parameter                        Symbol     -250            -200            -166            -133     Unit Notes

                                                         Min. Max. Min. Max. Min. Max. Min. Max.

Clock                                            tCYCP   4        -    5          -    6          - 7.5 - ns 3
Cycle Time (Pipeline)
Clock High Pulse Width (Pipeline)                tCHP 1.7         -    2          - 2.4 -              3          - ns 3
Clock Low Pulse Width (Pipeline)
Cycle Time (Flow-Through)                        tCLP 1.7         -    2          - 2.4 -              3          - ns 3
Clock High Pulse Width (Flow-Through)
Clock Low Pulse Width (Flow-Through)             tCYCF 6.5        -    7.5        -    10         -    12         -  ns           3
Output
Clock access time (Pipeline)                     tCHF 1.7         -    2          - 2.4 -              3          - ns 3
Output Data Hold from Clock High (Pipeline)
Clock High to Output Low-Z (Pipeline)            tCLF 1.7         -    2          - 2.4 -              3          - ns 3
Clock High to Output High-Z (Pipeline)
Clock access time (Flow-Through)                 tCDP    -        2.8  -          3.4  -          3.6  -          4.2 ns          3
Output Data Hold from Clock High (Flow-Through)
Clock High to Output Low-Z (Flow-Through)        tOHP    1        -    1          -    1          -    1          - ns
Clock High to Output High-Z (Flow-Through)
Output Enable to Data Valid                      tLZCP   1        -    1          -    1          -    1          - ns 3,8
Output Enable Low to Output Low-Z
Output Enable High to Output High-Z              tHZCP 1 2.8 1 3.4 1 3.6 1 4.2 ns 3,8
Setup
Address Setup to Clock High                      tCDF    -        6.5  -          7.5  -          10   -          12 ns           3
Chip Enable Setup to Clock High
Byte Enable Setup to Clock High                  tOHF    1        -    1          -    1          -    1          - ns
R/W Setup to Clock High
Input Data Setup to Clock High                   tLZCF   1        -    1          -    1          -    1          - ns 3,8
ADS Setup to Clock High
INC Setup to Clock High                          tHZCF 1 2.8 1 3.4 1 3.6 1 4.2 ns 3,8
RPT Setup to Clock High
Hold                                             tOE     - 2.8 - 3.4 - 3.6 - 4.2 ns 4
Address Hold from Clock High
Chip Enable Hold from Clock High                 tLZOE   1        -    1          -    1          -    1          - ns 4
Byte Enable Hold from Clock High
R/W Hold from Clock High                         tHZOE 1 2.8 1 3.4 1 3.6 1 4.2 ns                                                 4
Input Data Hold from Clock High
ADS Hold from Clock High                         tAS 1.2 - 1.5 - 1.7 - 1.8 - ns
INC Hold from Clock High
RPT Hold from Clock High                         tCES 1.2         -    1.5        -    1.7        -    1.8        -  ns
Flag
Interrupt Flag Set Time                          tBS 1.2 - 1.5 - 1.7 - 1.8 - ns
Interrupt Flag Reset Time
Collision Flag Set Time                          tWS 1.2 - 1.5 - 1.7 - 1.8 - ns
Collision Flag Reset Time
Port-to-Port Delay                               tDS 1.2 - 1.5 - 1.7                                   1.8 - ns
Clock-to-Clock Delay
                                                 tADSS 1.2        -    1.5        -    1.7        -    1.8        -  ns

                                                 tINCS 1.2        -    1.5        -    1.7        -    1.8        -  ns

                                                 tRPTS 1.2        -    1.5        -    1.7        -    1.8        -  ns

                                                 tAH 0.3 - 0.5 - 0.5 - 0.5 - ns

                                                 tCEH 0.3         -    0.5        -    0.5        -    0.5        -  ns

                                                 tBH 0.3 - 0.5 - 0.5 - 0.5 - ns

                                                 tWH 0.3 - 0.5 - 0.5 - 0.5 - ns

                                                 tDH 0.3 - 0.5 - 0.5 - 0.5 - ns

                                                 tADSH 0.3        -    0.5        -    0.5        -    0.5        -  ns

                                                 tINCH 0.3        -    0.5        -    0.5        -    0.5        -  ns

                                                 tRPTH 0.3        -    0.5        -    0.5        -    0.5        -  ns

                                                 tSINT   -        6    -          6    -          6    -          7 ns

                                                 tRINT   -        6    -          6    -          6    -          7 ns

                                                 tSCOL - 2.8 - 3.4 - 3.6 - 4.2 ns

                                                 tRCOL - 2.8 - 3.4 - 3.6 - 4.2 ns

                                                 tCCO 3.0         -    3.5        -    4          -    5          - ns 7

Notes:
1. All timings are same for both ports.
2. These values are valid for either level of VDDQ (2.5V/3.3V)
3. A particular port will operate in Pipeline output mode if PL/FT = VDD and in flow-through output mode if PL/FT = 0V. Each port can independently operate in any of these

   modes.
4. Output Enable (OE) is an asynchronous input.
5. PL/FT and OPT should be treated as DC signals and should reach steady state before normal operation.
6. Refer AC Test Conditions to view the test conditions used for these measurements.
7. This parameter has to be taken care to avoid collision during simultaneous memory access of the same location.
8. To avoid bus contention, at a given voltage and temperature tLZC is more than tHZC (True in both Pipeline and flow-through output mode).

9/30/04, v.1.3             Alliance Semiconductor                                                                    P. 12 of 30
                                                                                                          AS9C25256M2036L
                                                                                                           AS9C25128M2036L
Timing waveform of read cycle[7]
                                                                                                                Don't care Undefined
                                                            tCYC[2]
                                                      tCH   tCL
CLK
                                                             tBS
                     tCES                                      tBH
                      tCEH

CE[3]

BEn[4]

R/W                                                              tWH
                                                                tWS
                   tAS
                   tAH

ADDRESS[5] A1               A2     A3     A4   A5           A6        A7     A8       A9       A10         A11                                   A12         A13

                            tLZOE

   OE[6]                           tOHP tHZCP                             tHZOE           tOE

[Pipeline Mode]      tLZCP

DATA OUT[1]                       QQ11   Q2                                 Q6                Q8                                                Q10
  [Pipeline Mode]

                                                                                 tLZOE

                     tLZOE  tCDP
                            tOHF
    OE[6]

[Flow-through Mode]

        tLZCF                      tHZCF                        tHZOE            tOE

  DATA OUT[1]               QQ11   Q2                           Q6                    Q8            Q10                                               Q12
[Flow-through Mode]
                                                                          tLZOE

                     tCDF                     Read[8] Dsel      Read      Read Read       Dsel Read Dsel Read
                                              (A4)              (A6)      (A7) (A8)                 (A10)                                             (A12)
                       Read Read Dsel
                        (A1) (A2)

Notes:
1. Both Flow-through and Pipeline Outputs indicated. A particular port is configured in Flow-through mode if PL/FT for that port is driven low,

   and in Pipeline mode if PL/FT is driven high or left unconnected.
2. Parameters tCYC, tCH and tCL are different in Flow-through and Pipeline modes of operation (Refer AC Timing characteristics).
3. CE is an internal signal.CE = H implies 'Chip is Deselected' (CE0 = H or CE1 =L), CE = L implies 'Chip is Selected' (CE0 = L and CE1 =H).

  Timings indicated for CE hold good for CE0 and CE1
4. BEn refers to any one of the 4 byte controls [n= 3,2,1 or 0] and DATA OUT refers to the corresponding Byte.
5. Counter set in "Load" mode (ADS = L,INC = X,RPT = H).
6. OE is an asynchronous input.
7. All timings are similar for both ports.
8. Read with Byte disabled. Data is not read out.Bus in High-Z condition.

9/30/04, v.1.3                                Alliance Semiconductor                                                                                  P. 13 of 30
                                                                                                           AS9C25256M2036L
                                                                                                           AS9C25128M2036L

                                                                                 

Timing wave form read/write cycle[7]

                                                             tCH       tCYC[2]                         Don't care Undefined
                                                                       tCL

CLK                     tCES
CE[3]                     tCEH

                                tBS
                                 tBH
BEn[4]

R/W                                                               tWH
                                                                  tWS
                   tAS
                   tAH

ADDRESS[5]           A1     A2         A3   A3               A4        A5       A6     A7  A8  A9  A10  A11       A12

OE[6]

[Pipeline Mode]                                         tDS

                                                        tDH

DATA IN[1]                                 D3                             D6              D8

[Pipeline Mode]

                                tCDP tHZCP                                 tHZOE

DATA OUT[1]                            Q1                                                               Q9

[Pipeline Mode]

                                tLZCP

      OE[6]

[Flow-through Mode]

     DATA IN[1]                                     D3                             D6                   D11

[Flow-through Mode]             tOHF       tHZCF                           tHZOE

                     tCDF                                                                                    tDS

   DATA OUT[1]              Q1         Q2                         Q4                       Q7      Q9        tDH

[Flow-through Mode]

                     tLZCF

                         Read Read Write[8] Write Read Read Write Read Write[9] Read Dsel Write[9]
                                                        (A3) (A4) (A5) (A6) (A7) (A8) (A9)
                         (A1) (A2)                                                                           (A11)

Notes:
1. Both Flow-through and Pipeline Inputs/Outputs indicated.A particular port is configured in Flow-through mode if PL/FT for that port is driven low,

  and in Pipeline mode if PL/FT is driven high or left unconnected.
2. Parameters tCYC,tCH and tCL are different in Flow-through and Pipeline modes of operation.(Refer AC Timing characteristics)
3. CE is an internal signal.CE = H implies 'Chip is Deselected' (CE0 = H or CE1 =L), CE = L implies 'Chip is Selected' (CE0 = L and CE1 =H).

  Timings indicated for CE hold good for CE0 and CE1
4. BEn refers to any one of the 4 byte controls [n= 3,2,1 or 0] and DATA OUT refers to the corresponding Byte.
5. Counter set in "Load" mode (ADS = L,INC = X,RPT = H).
6. OE is an asynchronous input.
7. All timings are similar for both ports.
8. Invalid write. Memory Content of the selected location may get corrupted and should be re-written before future readback.
9. Write (A11) is invalid in Pipeline mode and Write (A8) is invalid in Flow-through mode. Memory Content of the selected location may get corrupted and should be re-written

   before future readback.

9/30/04, v.1.3                                          Alliance Semiconductor                               P. 14 of 30
Timing waveform of address counter[6]                                                                             AS9C25256M2036L
                                                                                                                   AS9C25128M2036L
                                                       tCH          tCYC[2]
CLK                                                                 tCL                                                 Don't care Undefined

                         tCES                                                                                      [4]
                          tCEH

CE[3]

  R/W                    tAS                                          tWH
                           tAH                                        tWS
ADDRESS
                     A1                                                                                 A2

INTERNAL                 A1        A1+1    A1+2   A1+2      A1        A1+1 A1+2 A1+2                        A2     A2+1  A2+1                     A2
ADDRESS
                         tADSS                                                                                                                   Dsel
   ADS                   tADSH                                                                                                                   Rept

   INC                             tINCS                                                                                                           P. 15 of 30
                                    tINCH

                                                            tRPTS
                                                             tRPTH

RPT

                               tDS
                                tDH

DATA IN              D1      D1+1  D1+2 D1+2

                                                                      tCDP tOHP                                  tHZCP

DATA OUT[1]                                                                  Q1         Q1+1               [5]
[Pipeline Mode]
                                                                                                    Q3 QQ1+42 Q4

                                                            tCDF tLZCP tOHF                                 tHZCF

DATA OUT[1]                                                      Q1  Q1+1               [5]
[Flow-through Mode]                                                                     Q1+2

                         Write     Write   Write           tLZCF      Read       Read         Read          Dsel   Dsel Dsel
                         Load      Incr    Incr                        Incr      Incr         Hold          Load   Incr Hold
                         (A1)                     Write Read
                                                  Hold Rept                                                 (A2)

Notes:
1. Both Flow-through and Pipeline Outputs indicated. A particular port is configured in Flow-through mode if PL/FT for that port is driven low,

  and in Pipeline mode if PL/FT is driven high or left unconnected.
2. Parameters tCYC,tCH and tCL are different in Flow-through and Pipeline modes of operation (Refer AC Timing characteristics).
3. CE is an internal signal. CE = H implies 'Chip is Deselected' (CE0 = H or CE1 =L), CE = L implies 'Chip is Selected' (CE0 = L and CE1 =H).

  Timings indicated for CE hold good for CE0 and CE1.
4. These cycles indicate that Counter works independent of all memory controls including R/W,CE and BEn.
5. If a Hold operation is performed for a Read access, the Data-out is held valid for the subsequent clock cycle also.
6. All timings are similar for both ports.

9/30/04, v.1.3                                    Alliance Semiconductor
                                                                       AS9C25256M2036L
                                                                       AS9C25128M2036L

                                             

Mailbox Interrupts

The AS9C25256M2036L/AS9C25128M2036L has an Inbuilt Mailbox Logic that can be used for communication between the two ports.
One memory location is assigned as mail box (message center) for each port. The location 3FFFE (HEX) is assigned as the message center
for Port A and 3FFFF (HEX) for Port B (IFFFE and IFFFF for AS9C25128M2036L). The port A interrupt flag (INTA) is asserted when the
port B writes to memory location 3FFFE (HEX) (IFFFE for AS9C25128M2036L). The port A clears the interrupt flag by reading the address
location 3FFFE (HEX) (IFFFE for AS9C25128M2036L). Likewise, the port B interrupt flag (INTB) is asserted when the port A writes to
memory location 3FFFF (HEX)(IFFFF for AS9C25128M2036L) and to clear the interrupt flag (INTB), the port B must read the memory
location 3FFFF (IFFFF for AS9C25128M2036L) (Refer Interrupt Logic Truth Table).

The interrupt flag is asserted in a flow-through mode (i.e., it follows the clock edge of the writing port). Also, the flag is reset in a flow-
through mode (i.e., it follows the clock edge of the reading port). Each port can read the other port's mailbox without de-asserting the
interrupt and each port can write to its own mailbox without asserting the interrupt. If an application does not require message passing, INT
pins can be ignored.

Interrupt logic truth table[1,4]

CLKA R/WA CEA[2] A17A-A0A[3,5] CLKB R/WB CEB[2] A17B-A0B[3,5] INTA  INTB              Function
                                                                      L   Assert Port B Interrupt Flag
L to H L L      3FFFF L to H X X              X           X           H   De-assert Port B Interrupt Flag
                                                                      X   Assert Port A Interrupt Flag
L to H X X      X                 L to H H L  3FFFF       X           X   De-assert Port A Interrupt Flag

L to H X X      X                 L to H L L  3FFFE       L

L to H H L      3FFFE L to H X X              X           H

Notes:
1. L = low, H = high, X = don't care
2. CEx is an internal signal ('x' = 'A' or 'B'). CEx = H implies 'Chip is Deselected' (CE0x = H or CE1x =L), CEx = L implies 'Chip is Selected' (CE0x = L and CE1x =H)
3. Address specified here is the internal address (refer Counter control truth table).
4. Both Interrupt Flags are De-asserted on power-up.
5. Address A17 is a NC for AS9C25128M2036L, hence Interrupt addresses are IFFFF and IFFFE

9/30/04, v.1.3                    Alliance Semiconductor                  P. 16 of 30
                                                                                       AS9C25256M2036L
                                                                                       AS9C25128M2036L

                                                               

Interrupt timing wave form[2]

                                                           tCYC[1]                                              Don't care
                                                               tCH[1]
  CLKA                 tWS                                                           tCL[1]
R/WA[2]                 tWH

                                                           tAS

                              [4]                          tAH                  [5]

ADDRESSA[3]     3FFFF         3FFFF      Aa         Aa            Aa            Aa               3FFFE          Aa

                                                                  tSINT                                  tRINT

INTA

                                                                                tCYC[1]

         CLKB                                                     tWS tCH[1]                     tCL[1]
      R/WB[2]                                                       tWH
ADDRESSB[3]
                                                                                                 tAS

                       [5]                                 [4]                                   tAH

                       Ab            Ab      3FFFF         3FFFE         3FFFE               Ab          Ab         Ab

                       tSINT                        tRINT

INTB

Notes:
1. Parameters tCYC,tCH and tCL are different in Flow-through and Pipeline mode of operation and can be different for different ports (Refer AC Timing characteristics).
2. Chip Selected (CE0 = L and CE1 =H). True for both ports.
3. Address indicated is the Internal Address used and is dependent on the Address counter control inputs for that cycle.

4. 3FFFF (IFFFF for AS9C25128M2036L) is the Mailbox for port B and 3FFFE (IFFFE for AS9C25128M2036L) is the Mailbox for port A.

5. "Aa" and "Ab" refer to any other valid address other than 3FFFF or 3FFFE (IFFFF or IFFFE for AS9C25128M2036L).

9/30/04, v.1.3                           Alliance Semiconductor                                                     P. 17 of 30
                                                                              AS9C25256M2036L
                                                                              AS9C25128M2036L

                                                     

Collision detection

Three different cases of collisions can be listed depending on the type of access from two ports:
Simultaneous Read: A true dual-ported memory cell allows data to be read simultaneously from both ports of the device. Hence no data is
corrupted, lost, or incorrectly output, and none of the collision alert flags is asserted.

Simultaneous Write: When both ports are writing simultaneously to the same location, both write operations would fail. Therefore, the
collision flag is asserted on both ports.

Simultaneous Read and Write: When one port is writing and the other port is reading from the same location in the memory, the data
written will be valid. However, the read operation would fail and hence the reading port's collision flag is asserted.

The alert flag (COLx) is asserted on the 3rd (for both pipe-lined and flow-through output mode) rising clock edge of the affected port
following the collision, and remains low for one cycle. On continuous collisions (one or both ports writing during each access), the collision
alert flag will be asserted and de-asserted every alternate cycle.

Collision detection truth table[1,2,4]

CLKA    R/WA    CLKB    R/WB  Port address[3]  COLA  COLB                                Function

L to H   H      L to H   H      MATCH            H     H        Both ports reading. Not a valid collision. No
                                                 L     H        collision flag asserted on either port.
L to H H L to H L             MATCH              H     L
                                                 L     L        Port A reading, Port B writing. Valid collision.
L to H L L to H H             MATCH              H     H        Collision flag asserted on port A.

L to H L L to H L             MATCH                             Port B reading, Port A writing. Valid collision.
                                                                Collision flag asserted on port B.
L to H L L to H H             NO MATCH
                                                                Both ports writing. Valid collision. Collision
                                                                flag asserted on both ports.

                                                                No match. No collision flag asserted on either
                                                                port.

Notes:
1. L = low, H = high, X = don't care
2. Chip Selected (CE0 = L and CE1 =H). True for both ports. Collision flag is not affected if any one or both ports are deselected.
3. "MATCH" indicates that internal addresses of both the ports are the same (refer Counter control truth table).
4. Both Collision Flags are De-asserted on power-up.

9/30/04, v.1.3                          Alliance Semiconductor                                                                       P. 18 of 30
                                                                                                AS9C25256M2036L
                                                                                                AS9C25128M2036L

                                                                        

Collision timing waveform[2]

                                                                      tCYC[1]                                           Don't care
                                                                     tCL[1]
CLKA                 [5]                                tCH[1]                                    tWS
R/WA                                                                                               tWH
                tCCO

                                                                                                           tAS

                                  [4]                                                                      tAH

ADDRESSA[3] Am            Aa      Am        Aa      Aa      Am       Aa      Am       Am      Am       Am       Aa

                                                        tSCOL tRCOL

COLA

CLKB                                                                         tCYC[1]
                                                                             tCL[1]
                                            tWS             tCH[1]
                                             tWH

      R/WB                tAS          [4]
                           tAH
ADDRESSB[3]
                Am            Ab       Am       Ab      Ab      Am       Ab      Am       Am       Am      Am       Ab

                                                                                      tSCOL tRCOL

COLB

Notes:
1. Parameters tCYC,tCH and tCL are different in Flow-through and Pipeline mode of operation and can be different for different ports (Refer AC Timing characteristics).
2. Chip Selected (CE0 = L and CE1 =H). True for both ports.
3. Address indicated is the Internal Address used and is dependent on the Address counter control inputs for that cycle.
4. "Am" refers to matched address. "Aa" and "Ab" refer to any other valid address.
5. During address collision the data validity is guaranteed only if tCCO is greater than the minimum specified (Refer AC timing characteristics).

9/30/04, v.1.3                                  Alliance Semiconductor                                              P. 19 of 30
                                                                                                                                                    AS9C25256M2036L
                                                                                                                                                    AS9C25128M2036L

                                                                                                  

Depth and Width expansion

AS9C25256M2036L/AS9C25128M2036L has two chipselects (one active high and other active low) for simple depth expansion. This

permits easy upgrade from 256/128K depth to 512K/256K depth without extra logic. Two such parts can also be combined to obtain an

expanded width of 72 bits or wider.

                  Data        DQ<0:71>
                Address       A<0:18>[2]

Microprocessor                                A<18>[3]  A<0:17>[1]               DQ<0:35>                           A<18>[3]      A<0:17>[1]            DQ<0:35>
                                                              A<0:17>[1]               DQ<36:71>                                        A<0:17>[1]            DQ<36:71>

                   Clock                                A<0:17>[1]CE0            DQ<0:35>                                         A<0:17>[1]CE0         DQ<0:35>
                   Clock
                                                        CE1                                                                       CE1
Controller
                                                        CLK 256/128Kx36                                                           CLK 256/128Kx36
                                                        R/W DPSRAM                                                                R/W DPSRAM

                                                        BE<0:3>                                                                   BE<0:3>
                                                        OE                                                                        OE
                                                        ADS                                                                       ADS

                                                        INC                                                                       INC

                                                        RPT BANK 1                                                                RPT BANK 0

Notes:
1. A<0:17> for AS9C25256M2036L, A<0:16> for AS9C25128M2036L
2. A<0:18> for AS9C25256M2036L, A<0:17> for AS9C25128M2036L
3. A<18> for AS9C25256M2036L, A<17> for AS9C25128M2036L

Timing waveform of multi device read[4,5,6]

                                                                                                         tCH                      ttCCLYC[1]            Don't care           Undefined

CLK                                                                                               tWS
                                                                                                  tWH

R/W

                              tAS

                              tAH

A[0:17][2]                A1              A2            A3                       A4                      A5                   A6                    A7                   A8

A[18][3]

                                              tCDP                        tOHP                    tHZCP

DATA OUT [0:71]                                        Q1                       Q2                                           Q4
      (BANK 0)
                                              tLZCP                                                                                tCDP                 tOHP                 tHZCP
   [Pipeline Mode]
                                                                                                           Q3                                       Q5                   Q6
DATA OUT [0:71]
     (BANK 1)                 tCDF            tOHF                        tHZCF                                                   tLZCP

   [Pipeline Mode]                        Q1            Q2                                               Q4

DATA OUT [0:71]               tLZCF                                                                           tCDF                tOHF                  tHZCF
     (BANK 0)
                                                                                    Q3                                       Q5              Q6
  [Flow-through Mode]
                                                                           Read                                tLZCF                Read
DATA OUT [0:71]                                                          (Bank1)                                                 (Bank1)
     (BANK 1)                                                                                                       Read
                                                                                                                  (Bank1)
  [Flow-through Mode]

                               Read                      Read                                      Read                                                  Read
                              (Bank0)                   (Bank0)                                   (Bank0)                                               (Bank0)

Notes:
1. Parameters tCYC, tCH and tCL are different in Flow-through and Pipeline mode of operation (Refer AC Timing characteristics).
2. A<0:17> for AS9C25256M2036L, A<0:16> for AS9C25128M2036L
3. A<18> for AS9C25256M2036L, A<17> for AS9C25128M2036L
4. Refer to the above block diagram for the assumed setup.
5. One Bank is assumed to have two AS9C25256M2036L/AS9C25128M2036Ls combined to have an expanded width of 72 bits. Two such Banks are used for depth expansion.
6. All BEn's = L, Counter set in "Load" mode (ADS = L, INC = X, RPT = H), OE =L.

9/30/04, v.1.3                                          Alliance Semiconductor                                                                                           P. 20 of 30
                                                                                      AS9C25256M2036L
                                                                                      AS9C25128M2036L

                                                               

Snooze mode

Snooze mode is a low-current, power-down mode in which the corresponding port is deselected and its current is reduced to a
very low value. Both ports are equipped with independent SNOOZE inputs (ZZ). During Snooze mode, all inputs of the port
except ZZ are internally disabled and all its Outputs go to High-Z.

ZZ is an asynchronous, active HIGH input that causes the selected port to enter Snooze mode. If both ports go into Snooze mode,

the device is deselected and current is reduced to IZZ. When ZZA and ZZB become a logic HIGH, IZZ is guaranteed after the
setup time tSCZZ is met.

Any READ or WRITE operation pending when the port enters Snooze mode is not guaranteed to complete. Therefore, Snooze

mode must not be initiated until valid pending operations are completed. Similarly during the time tRCZZ, when the port is
transitioning out of snooze mode, only DESELECT cycles should be given.

Snooze mode electrical characteristics

              Description                   Conditions         Symbol  Min                               Max         Units

SNOOZE MODE Current                 ZZA = ZZB >= VIH           IZZ     15                                18          mA

ZZ active to input ignored                                     tSCZZ   -                                 2           cycle

ZZ inactive to input sampled                                   tRCZZ   2                                 -           cycle

ZZ active to enter Snooze Current                              tSIZZ   -                                 2           cycle

ZZ inactive to exit Snooze Current                             tRIZZ   0                                 -           cycle

Snooze mode timing waveform[1,3]

                                                                                                         Don't care  Undefined

                                                               tCYC

  CLK           tCES                        tCH                tCL
CE[2,4]          tCEH

         ZZ                                      tSIZZ                tRIZZ
     ISupply                                                                          tRCZZ
                                                          IZZ
  INPUTS                                                                             ZZ recovery cycles
(Except ZZ)                                    tSCZZ
                                                               High-Z
OUTPUTS[5]                                  ZZ setup cycles

   (Qout)                   Valid                                                                        Valid

                                      tHZC                                                               tLZC

Notes:
1. During Snooze mode, all dynamic inputs are disabled (except JTAG inputs). During JTAG operations, ZZx must be held Low in order to capture the parallel inputs of the bound-

  ary scan register. All static inputs (i.e. PL/FTx,OPTx) and ZZx themselves are not affected during snooze mode.
2. CE is an internal signal. CE = H implies 'Chip is Deselected' (CE0 = H or CE1 =L), CE = L implies 'Chip is Selected' (CE0 = L and CE1 =H).
3. All timings are same for Port A and Port B.
4. Minimum of two deselect cycles should be given before asserting snooze and minimum of two deselect cycles should be given after de-asserting snooze to guarantee data

   integrity.
5. Select cycles indicated before and after Snooze are Read cycles. They can also be Write cycles.

9/30/04, v.1.3                              Alliance Semiconductor                                                   P. 21 of 30
                                                                                      AS9C25256M2036L
                                                                                      AS9C25128M2036L

                                                            

AC test conditions                                 GND to 3.0V/GND to 2.4V
                                                   GND to 3.0V/GND to 2.4V
Input Pulse Level (Address and Controls)
Input Pulse Levels (I/Os)                                      2V/ns
Input Rise/Fall Times                                      1.5V/1.25V
Input Timing Reference Levels                              1.5V/1.25V
Output Reference levels
Output Load (for tLZC, tHZC, tLZOE, tHZOE)                     Fig. C
Output Load (for all other measurements)                       Fig. B

+3.0/2.4 V                                                                                                   Thevenin equivalent:
                                                                                                                         +3.3/2.5 V;
90%             90%                                Z0 = 50              50                                               319 / 1667

GND 10%         10%                          DOUT                               VL = 1.5/1.25 V                          5 pF*
                                                                            10 pF*
Figure A: Input Waveform                                                                         353 / 1538

                                             Figure B: Output Load (A)                                                              GND

                                                                                                          Figure C: Output Load (B)

                                                                                                 * Including scope and jig capacitance

9/30/04, v.1.3                               Alliance Semiconductor                                          P. 22 of 30
                                                                                         AS9C25256M2036L
                                                                                         AS9C25128M2036L

                                                                  

IEEE 1149.1 Serial boundary scan (JTAG)

The SRAM incorporates a serial boundary scan Test Access Port (TAP). All JTAG pins operate using JEDEC standard 2.5V I/O logic levels.
In order to operate the device without using the JTAG feature, all JTAG pins may be left unconnected. On power-up, the device will start in
a reset state which will not interfere with normal device operation.

TAP Controller block diagram

                                       Selection                                   0  Selection
                                                                Bypass Register       Circuitry
                                       Circuitry
                             TDI                                       3 2 10                    TDO
                                                          Instruction Register

                                                   31 30 29 . . . 2 1 0
                                                       Identification Register

                                                  x[1] . . . . . 2 1 0
                                                    Boundary Scan Register1

                             TCK                  TAP Controller
                             TMS

                                  Note:
                                  1. x = 149

JTAG timing waveform

                tJCYC                                                                                               Don't care Undefined

                tJCH   tJCL                                                                        tJCD
                                                                                                 tJOH
TEST CLK
   TCK

                       tJIS tJIH

TMS/TDI

TDO            tJRS   tJRR
TRST

9/30/04, v.1.3                    Alliance Semiconductor                                              P. 23 of 30
                                                                            AS9C25256M2036L
                                                                            AS9C25128M2036L

                                                   

TAP AC electrical characteristics[2]

                      Description                  Symbol                                                         Min    Max        Units

Clock                                                                                                             100
                                                                                                                    -
Clock cycle time                                   tJCYC                                                           40    -                  ns
Clock frequency                                    fJTAG                                                           40
Clock high time                                    tJCH                                                                  10         MHz
Clock low time                                     tJCL                                                            0
Output Times                                                                                                        -    -                  ns

                                                                                                                   10    -                  ns
                                                                                                                   10
TCK low to TDO unknown                             tJOH                                                                  -                  ns
                                                                                                                   10
TCK low to TDO valid                               tJCD                                                            10    20                 ns

Setup Times                                                                                                        50
                                                                                                                   50
TMS/TDI setup                                       tJIS                                                                 -                  ns
Capture setup                                      tJCS[1]
Hold Times                                                                                                               -                  ns

TMS/TDI hold                                        tJIH                                                                 -                  ns
Capture hold                                       tJCH[1]
Reset Times                                                                                                              -                  ns

JTAG Reset                                         tJRS                                                                  -                  ns

JTAG Reset Recovery                                tJRR                                                                  -                  ns

Notes:
1. tJCS and tJCH refer to the setup and hold time requirements of latching data from the boundary scan register.
2. Test conditions are specified using the load in the figure TAP AC output load equivalent.

TAP AC test conditions & output load equivalent

Input pulse levels                    Vss to 2.5V           TDO                                                                1.25V
Input rise and fall times                1V/ns                                                                                        50
Input timing reference levels            1.25V                                                                    ZO=50               20pF
Output reference levels                  1.25V
Test load termination supply voltage     1.25V

TAP DC electrical characteristics and operating conditions (VDD=2.5V 100 mV)

       Description            Symbol               Conditions                                                            Min Max Units

Input high (logic 1) voltage   VIH                                                                                       1.7 VDD + 0.3 V
Input low (logic 0) voltage    VIL
Input leakage current          |ILI|                                                                                     -0.3  0.7              V
Output leakage current        |ILO|
Output low voltage            VOLC             VDD = Max; 0V < VIN < VDD                                                 0     10               A
Output low voltage            VOLT    Outputs disabled, 0V < VOUT < VDDQ (DQx)
Output high voltage           VOHC                                                                                       0     10               A
Output high voltage           VOHT                       IOLC = 100A
                                                          IOLT = 2mA                                                           0.2              V
                                                        IOHC = -100A
                                                          IOHT = -2mA                                                          0.7              V

                                                                                                                         2.1                    V

                                                                                                                         1.7                    V

9/30/04, v.1.3                        Alliance Semiconductor                                                                   P. 24 of 30
                                                                                     AS9C25256M2036L
                                                                                     AS9C25128M2036L

                                                              

Identification register definitions           Value                        Description
                                               TBD                       Version Number
                    Instruction field          TBD                     ALSC part number
                Revision number (31:28)                           Manufacturer Identity Code
                                          00001010010
                  Device depth (27:12)                                        (ALSC)
                                                 1               ID Register presence indicator
                 JEDEC ID code (11:1)

                     Indicator Bit (0)

Scan register sizes             Bit size
                                   4
           Register name           1
Instruction Register (IR)        32
Bypass Register (BYR)
Identification Register (IDR)    150
Boundary Scan Register (BSR)

Instruction codes   Code                  Description                                       Selected Reg
                                                                                                 BSR
       Instruction  0000 Forces contents of the BSR onto the device outputs.
EXTEST                                                                                          BSR
                    0001        Samples the I/O ring contents. Preloads test data into the
SAMPLE/PRELOAD                 BSR.                                                             IDR

IDCODE             0010        Loads the IDR with the vendor ID code and places the             BYR
                                register between TDI and TDO.                                    BYR
CLAMP                                                                                           BYR
HIGHZ              0011 Forces contents of the BSR onto the device outputs.                     BYR
RESERVED
BYPASS             0100 Forces all device 2-state and 3-state outputs to High-Z.

                    0101 - 1110 Reserved states. Do not use.

                    1111 Places the BYR between TDI and TDO.

9/30/04, v.1.3                           Alliance Semiconductor                             P. 25 of 30
                                                                                                                                   AS9C25256M2036L
                                                                                                                                   AS9C25128M2036L

                                                                                                               

Package Diagram: 256-ball Ball Grid Array (BGA)

   All measurements are in
               mm.

      Min Typ Max

   A            1.00

   B 16.95 17.00 17.05

   C            15.00

   D 16.95 17.00 17.05

   E            15.00

   F            0.36

   G 0.35              0.50

   H                   1.60

   I 0.40 0.50 0.60

   J            0.70

A1 corner index        Top View                                                                                                    Bottom View

                1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16                                                              16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1

      A                                                                                                             o+ ooooooooooooooo A
                                                                                                                    oooooooooooooooo B
      B                                                                                                  A          o+ ooooooooooooooo C

      C                                                                                                             oo+  o  oo  o  oo  o  oo    o  oo  o  oo
                                                                                                                         o  oo  o  oo  o  oo    o  oo  o  oo
      D                                                                                                                                                           D
                                                                                                                                                                  E
      E                                                                                                  B          oooooooooooooooo F

      F                                                                                                             oooooooooooooooo G

      G                                                                                                             oooooooooooooooo H

      H                                                                                                             oooooooooooooooo J

      J                                                                                                             oooooooooooooooo K

      K                                                                                                             oooooooooooooooo L

      L                                                                                                  C          oooooooooooooooo M
      M
                                                                                                                    oooooooooooooooo N
      N                                                                                                             oooooooooooooooo P

      P                                                                                                             oooooooooooooooo R

      R                                                                                                             o+ ooooooooooo+ o+ ooo+ T

      T

                                  D                                                                                                                       A
                                                                                                                                                             E
J                                                                                                           0.35 Z                                             D

                oooooooooooooooo                        G                                                           oo               I
                                                                                                                    oo
   0.70  F                           0.20 Z                                                                 H                      / 0.500.10 (256X)
         0.36
                                                                                       0.35 ~ 0.50                                       0.25 M Z X Y
                                                                                               1.60 MAX                                  0.15 M Z

                       Side View                                                                                         Detail of Solder Ball

9/30/04, v.1.3                       Alliance Semiconductor                                                                                            P. 26 of 30
                                                                                                                             AS9C25256M2036L
                                                                                                                             AS9C25128M2036L

                                                                                                                  

Package Diagram: 208-ball fine pitch Ball Grid Array (fpBGA)

   All measurements are in
               mm.

      Min Typ Max

   A            0.80

   B 14.95 15.00 15.05

   C            12.80

   D 14.95 15.00 15.05

   E            12.80

   F            0.26

   G 0.25              0.40

   H                   1.40

   I 0.40 0.45 0.50

   J            0.70

                       Top View                                                                                              Bottom View

A1 corner index

                1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17                                                              17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1

      A                                                                                                                o+ oooooooooooooooo A
                                                                                                                       ooooooooooooooooo B
      B                                                                                                     A          o+ oooooooooooooooo C
      C
                                                                                                                       o+ oooooooooooooooo D
      D                                                                                                                oooo                         oooo E

      E                                                                                                     B          oooo                         oooo F

      F                                                                                                                oooo                         oooo G

      G                                                                                                                oooo                         oooo H

      H                                                                                                                oooo                         oooo J

      J                                                                                                                oooo                         oooo K

      K                                                                                                                oooo                         oooo L

      L                                                                                                     C          oooo                         oooo M
      M
                                                                                                                       oooo                         oooo N
      N                                                                                                                ooooooooooooooooo P

      P                                                                                                                ooooooooooooooooo R

      R                                                                                                                ooooooooooooooooo T

      T                                                                                                                o+ oooooooooooo+ o+ ooo+ U

      U

                                  D                                                                                                           A
                                                                                                                                                 E
J                                                                                                              0.20 Z                              D

            ooooooooooooooooo                                                                                          oo      I
                                                   G                                                                   oo
                                                                                                               H             / 0.450.05 (208X)
                                     0.15 Z
   0.70  F                                                                                                                         0.15 M Z X Y
         0.26                                                                                                                      0.08 M Z
                                                                                          0.25 ~ 0.40
                                                                                                  1.40 MAX

                       Side View                                                                                             Detail of Solder Ball

9/30/04, v.1.3                       Alliance Semiconductor                                                                                         P. 27 of 30
                                                                     AS9C25256M2036L
                                                                      AS9C25128M2036L
Package Diagram: 208-pin Plastic Quad Flat Pack (PQFP)
                                                                                                          b
                PQFP                                                                                      e

    Min Typ Max

A1 0.25

A2 3.20 3.32 3.60

b 0.17 0.20 0.27

c 0.11 0.15 0.23

D               28.00 nominal

E               28.00 nominal                                     Hd

e               0.50 nominal                                      D

Hd              31.20 nominal

He              31.20 nominal

L 0.73 0.88 1.03

L1              1.60 nominal

      0                       7

Dimensions in millimeters

                                   He E

                                   c

                                      L1                              A1 A2

                                      L

9/30/04, v.1.3                            Alliance Semiconductor      P. 28 of 30
                                                                          AS9C25256M2036L
                                                                          AS9C25128M2036L

                                                   

Ordering Information

Package & Width       -250                             -200                     -166                     -133

256K X 36                                 AS9C25256M2036L - 200BC  AS9C25256M2036L -166BC   AS9C25256M2036L - 133BC
                                          AS9C25256M2036L - 200BI  AS9C25256M2036L - 166BI  AS9C25256M2036L - 133BI
   BGA X 36      AS9C25256M2036L - 250BC  AS9C25256M2036L - 200FC  AS9C25256M2036L - 166FC  AS9C25256M2036L - 133FC
                 AS9C25256M2036L - 250BI  AS9C25256M2036L - 200FI  AS9C25256M2036L - 166FI  AS9C25256M2036L - 133FI
                                          AS9C25256M2036L - 200PC  AS9C25256M2036L - 166PC  AS9C25256M2036L - 133PC
   fpBGA X 36    AS9C25256M2036L - 250FC  AS9C25256M2036L - 200PI  AS9C25256M2036L - 166PI  AS9C25256M2036L - 133PI
                 AS9C25256M2036L - 250FI
                                          AS9C25128M2036L - 200BC  AS9C25128M2036L -166BC   AS9C25128M2036L - 133BC
   PQFP X 36     AS9C25256M2036L - 250PC  AS9C25128M2036L - 200BI  AS9C25128M2036L - 166BI  AS9C25128M2036L - 133BI
                 AS9C25256M2036L - 250PI  AS9C25128M2036L - 200FC  AS9C25128M2036L - 166FC  AS9C25128M2036L - 133FC
                                          AS9C25128M2036L - 200FI  AS9C25128M2036L - 166FI  AS9C25128M2036L - 133FI
128K X 36                                 AS9C25128M2036L - 200PC  AS9C25128M2036L - 166PC  AS9C25128M2036L - 133PC
                                          AS9C25128M2036L - 200PI  AS9C25128M2036L - 166PI  AS9C25128M2036L - 133PI
   BGA X 36      AS9C25128M2036L - 250BC
                 AS9C25128M2036L - 250BI

   fpBGA X 36    AS9C25128M2036L - 250FC
                 AS9C25128M2036L - 250FI

   PQFP X 36     AS9C25128M2036L - 250PC
                 AS9C25128M2036L - 250PI

Part Numbering Guide

AS 9C            25   256                 M20  36  L               -XXX                    P or B or F  C/I

1          2     3          4             5    6   7                                    8   9           10

1. Alliance Semiconductor prefix
2. Speciality Memory
3. Operating Voltage: 25 - VDD = 2.5V
4. Device depth: 256 - 256K; 128 - 128K
5. M20 - Multiport - 2port, SSRAM, DCD
6. I/O width - 36
7. I/O interface: L - LVTTL
8. Clock speed (MHz)
9. Package Type: P - PQFP, B - BGA, F - fpBGA
10. Operating Temperature: C - Commercial (00C to 700C); I -Industrial (-400C to 850C)

9/30/04, v.1.3                            Alliance Semiconductor                                        P. 29 of 30
                                                           AS9C25256M2036L
                                                           AS9C25128M2036L

                                    

                                   Copyright Alliance Semiconductor
                                    All Rights Reserved
Alliance Semiconductor Corporation  Preliminary Information
2575, Augustine Drive,              Part Number: AS9C25256M2036L
Santa Clara, CA 95054
Tel: 408 - 855 - 4900                                 AS9C25128M2036L
Fax: 408 - 855 - 4999               Document Version: v.1.3
www.alsc.com

Copyright 2003 Alliance Semiconductor Corporation. All rights reserved. Our three-point logo, our name and Intelliwatt are trademarks or registered
trademarks of Alliance. All other brand and product names may be the trademarks of their respective companies. Alliance reserves the right to make
changes to this document and its products at any time without notice. Alliance assumes no responsibility for any errors that may appear in this document.
The data contained herein represents Alliance's best data and/or estimates at the time of issuance. Alliance reserves the right to change or correct this data at
any time, without notice. If the product described herein is under development, significant changes to these specifications are possible. The information in
this product data sheet is intended to be general descriptive information for potential customers and users, and is not intended to operate as, or provide, any
guarantee or warrantee to any user or customer. Alliance does not assume any responsibility or liability arising out of the application or use of any product
described herein, and disclaims any express or implied warranties related to the sale and/or use of Alliance products including liability or warranties related
to fitness for a particular purpose, merchantability, or infringement of any intellectual property rights, except as express agreed to in Alliance's Terms and
Conditions of Sale (which are available from Alliance). All sales of Alliance products are made exclusively according to Alliance's Terms and Conditions of
Sale. The purchase of products from Alliance does not convey a license under any patent rights, copyrights; mask works rights, trademarks, or any other
intellectual property rights of Alliance or third parties. Alliance does not authorize its products for use as critical components in life-supporting systems
where a malfunction or failure may reasonably be expected to result in significant injury to the user, and the inclusion of Alliance products in such life-
supporting systems implies that the manufacturer assumes all risk of such use and agrees to indemnify Alliance against all claims arising from such use.
This datasheet has been downloaded from:
             www.EEworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

器件索引   0 1 2 3 4 5 6 7 8 9 A B C D E F G H I J K L M N O P Q R S T U V W X Y Z

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved