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AS7C3364PFS36B-200TQCN

器件型号:AS7C3364PFS36B-200TQCN
厂商名称:ALSC [Alliance Semiconductor Corporation]
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器件描述

3.3V 64K X 32/36 pipeline burst synchronous SRAM

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AS7C3364PFS36B-200TQCN器件文档内容

December 2004                                                                                         AS7C3364PFS32B
                                                                                                      AS7C3364PFS36B

                                                                                 

                     3.3V 64K X 32/36 pipeline burst synchronous SRAM

Features                                                                Linear or interleaved burst control
                                                                        Individual byte write and global write
Organization: 65,536 words 32 or 36 bits                            Snooze mode for reduced power-standby
Fast clock speeds to 200 MHz                                          Common data inputs and data outputs
Fast clock to data access: 3.0/3.5/4.0 ns                            Multiple chip enables for easy expansion
Fast OE access time: 3.0/3.5/4.0 ns                                  3.3V core power supply
Fully synchronous register-to-register operation                      2.5V or 3.3V I/O operation with separate VDDQ
Single-cycle deselect
Asynchronous output enable control
Available in 100-pin TQFP package

Logic block diagram

                                                                       LBO

                        CLK                               CLK                Q0                64K 32/36
                        ADV                               CE         Burst logic
                       ADSC                               CLR
                       ADSP                                                  Q1
                     A[15:0]                                                                      Memory
                                                   16  D             Q 16         14  16            array
                       GWE
                       BWE         Power               CE  Address
                        BWd        down                    register
                                                       CLK
                        BWc
                                                       D DQd Q                          36/32     36/32
                        BWb                              Byte write
                                                          registers                       4
                        BWa
                                                       CLK
                        CE0
                        CE1                            D DQc Q
                        CE2                              Byte write
                                                          registers
                          ZZ
                                                       CLK
                         OE
                                                       D DQb Q
                                                         Byte write
                                                          registers

                                                       CLK

                                                       D DQa Q
                                                         Byte write
                                                          registers

                                                       CLK

                                                       D            Q                  OE
                                                                                        Output
                                                            Enable                     registers     Input
                                                                                                   registers
                                                       CE register                    CLK
                                                       CLK                                        CLK

                                                       D Enable Q
                                                            delay
                                                          register

                                                       CLK

                                                                                                  36/32
                                                                                                  DQ [a:d]

Selection guide                                     200                          166                        133  Units
                                                      5                             6                          7.5    ns
Minimum cycle time                                                                                            133
Maximum clock frequency                             200                           166                           4   MHz
Maximum clock access time                            3.0                           3.5                        325     ns
Maximum operating current                           375                           350                          90    mA
Maximum standby current                             130                           100                          30    mA
Maximum CMOS standby current (DC)                    30                            30                                mA

12/10/04; v.1.4                    Alliance Semiconductor                                                                              P. 1 of 19

                                                                                                           Copyright Alliance Semiconductor. All rights reserved.
                                                                      AS7C3364PFS32B
                                                                       AS7C3364PFS36B
2 Mb Synchronous SRAM products list1,2
                                                                              Speed
Org              Part Number                                    Mode   200/166/133 MHz
                                                               PL-SCD  200/166/133 MHz
128KX18          AS7C33128PFS18B                               PL-SCD  200/166/133 MHz
                                                               PL-SCD  200/166/133 MHz
64KX32           AS7C3364PFS32B                                PL-DCD  200/166/133 MHz
                                                               PL-DCD  200/166/133 MHz
64KX36           AS7C3364PFS36B                                PL-DCD   6.5/7.5/8.0/10 ns
                                                                        6.5/7.5/8.0/10 ns
128KX18          AS7C33128PFD18B                                  FT    6.5/7.5/8.0/10 ns
                                                                  FT
64KX32           AS7C3364PFD32B                                   FT

64KX36           AS7C3364PFD36B

128KX18          AS7C33128FT18B

64KX32           AS7C3364FT32B

64KX36           AS7C3364FT36B

1 Core Power Supply: VDD = 3.3V + 0.165V
2 I/O Supply Voltage: VDDQ = 3.3V + 0.165V for 3.3V I/O

                         VDDQ = 2.5V + 0.125V for 2.5V I/O

PL-SCD  : Pipelined Burst Synchronous SRAM - Single Cycle Deselect
PL-DCD  : Pipelined Burst Synchronous SRAM - Double Cycle Deselect
FT      : Flow-through Burst Synchronous SRAM

12/10/04; v.1.4  Alliance Semiconductor                                P. 2 of 19
                                            AS7C3364PFS32B
                                            AS7C3364PFS36B

                 

Pin arrangement

DQPc/NC 1        100 A                                                            80 DQPb/NC
     DQc0 2         99 A                                                          79 DQb7
     DQc1 3            98 CE0                                                     78 DQb6
    VDDQ 4                97 CE1                                                  77 VDDQ
     VSSQ 5                  96 BWd                                               76 VSSQ
     DQc2 6                     95 BWc                                            75 DQb5
     DQc3 7                        94 BWb                                         74 DQb4
     DQc4 8                           93 BWa                                      73 DQb3
     DQc5 9                              92 CE2                                   72 DQb2
     VSSQ 10                                91 VDD                                71 VSSQ
    VDDQ 11                                    90 VSS                             70 VDDQ
     DQc6 12                                      89 CLK                          69 DQb1
     DQc7 13                                         88 GWE                       68 DQb0
       NC 14                                             87 BWE                   67 VSS
      VDD 15                                                86 OE                 66 NC
       NC 16                                                   85 ADSC            65 VDD
       VSS 17                                                     84 ADSP         64 ZZ
     DQd0 18                                                         83 ADV       63 DQa7
     DQd1 19                                                            82 A      62 DQa6
    VDDQ 20                                                                81 A   61 VDDQ
     VSSQ 21                                                                      60 VSSQ
     DQd2 22     TQFP 14 20 mm                                                  59 DQa5
     DQd3 23                                                                      58 DQa4
     DQd4 24                                                                      57 DQa3
     DQd5 25                                                                      56 DQa2
     VSSQ 26                                                                      55 VSSQ
    VDDQ 27                                                                       54 VDDQ
     DQd6 28                                                                      53 DQa1
     DQd7 29                                                                      52 DQa0
                                                                                  51 DQPa/NC
DQPd/NC 30

                 LBO 31
                    A 32
                       A 33
                          A 34
                             A 35

                                A1 36
                                   A0 37
                                      NC 38
                                         NC 39
                                            VSS 40
                                               VDD 41
                                                  NC 42
                                                     NC 43

                                                         A 44
                                                            A 45
                                                               A 46
                                                                  A 47
                                                                     A 48
                                                                        A 49
                                                                           NC 50

12/10/04; v.1.4   Note: Pins 1,30,51,80 are NC for X32                            P. 3 of 19

                 Alliance Semiconductor
                                                                                                       AS7C3364PFS32B
                                                                                                       AS7C3364PFS36B

                                                                           

Functional description

The AS7C3364PFS32B and AS7C3364PFS36B are high-performance CMOS 2-Mbit synchronous Static Random Access
Memory (SRAM) devices organized as 65,536 words 32 or 36 bits, and incorporate a two-stage register-register pipeline for
highest frequency on any given technology.

Timing for these devices is compatible with existing Pentium synchronous cache specifications. This architecture is suited
for ASIC, DSP and PowerPCTM1-based systems in computing, datacom, instrumentation, and telecommunications systems.

Fast cycle times of 5.0/6.0/7.5 ns with clock access times (tCD) of 3.0/3.5/4.0 ns enable 200, 166 and 133 MHz bus
frequencies. Three chip enable (CE) inputs permit easy memory expansion. Burst operation is initiated in one of two ways: the
controller address strobe (ADSC), or the processor address strobe (ADSP). The burst advance pin (ADV) allows subsequent
internally generated burst addresses.

Read cycles are initiated with ADSP (regardless of WE and ADSC) using the new external address clocked into the on-chip
address register when ADSP is sampled Low, the chip enables are sampled active, and the output buffer is enabled with OE. In
a read operation the data accessed by the current address, registered in the address registers by the positive edge of CLK, are
carried to the data-out registers and driven on the output pins on the next positive edge of CLK. ADV is ignored on the clock
edge that samples ADSP asserted, but is sampled on all subsequent clock edges. Address is incremented internally for the next
access of the burst when ADV is sampled Low, and both address strobes are High. Burst mode is selectable with the LBO
input. With LBO unconnected or driven High, burst operations use a Pentium count sequence. With LBO driven LOW, the
device uses a linear count sequence suitable for PowerPCTM and many other applications.

Write cycles are performed by disabling the output buffers with OE and asserting a write command. A global write enable
GWE writes all 32/36 bits regardless of the state of individual BW[a:d] inputs. Alternately, when GWE is High, one or more
bytes may be written by asserting BWE and the appropriate individual byte BWn signal(s).

BWn is ignored on the clock edge that samples ADSP Low, but is sampled on all subsequent clock edges. Output buffers are
disabled when BWn is sampled LOW (regardless of OE). Data is clocked into the data input register when BWn is sampled
Low. Address is incremented internally to the next burst address if BWn and ADV are sampled Low.

Read or write cycles may also be initiated with ADSC instead of ADSP. The differences between cycles initiated with ADSC
and ADSP are as follows:

ADSP must be sampled HIGH when ADSC is sampled LOW to initiate a cycle with ADSC.
WE signals are sampled on the clock edge that samples ADSC LOW (and ADSP High).
Master chip enable CE0 blocks ADSP, but not ADSC.

AS7C3364PFS32B and AS7C3364PFS36B family operates from a core 3.3V power supply. I/Os use a separate power supply
that can operate at 2.5V or 3.3V. These devices are available in a 100-pin 14 20 mm TQFP package.

TQFP capacitance

Parameter                    Symbol  Test conditions                     Min   Max Unit
                                        VIN = 0V
Input capacitance            CIN*      VOUT = 0V                         -     5        pF
I/O capacitance              CI/O*
                                                                         -     7        pF

* Guaranteed not tested

TQFP thermal resistance

            Description                            Conditions                  1layer  Symbol  Typical  Units
                                                                               4layer    JA       40    C/W
Thermal resistance          Test conditions follow standard test methods and             JA       22    C/W
(junction to ambient)1       procedures for measuring thermal impedance,
                                                per EIA/JESD51                            JC        8    C/W
Thermal resistance
(junction to top of case)1

1 This parameter is sampled

1 PowerPCTM is a trademark International Business Machines Corporation.

12/10/04; v.1.4                      Alliance Semiconductor                                              P. 4 of 19
                                                                   AS7C3364PFS32B
                                                                   AS7C3364PFS36B

                                       

Signal descriptions

    Signal I/O Properties               Description

CLK              I CLOCK Clock. All inputs except OE, ZZ, LBO are synchronous to this clock.

A,A0,A1          I   SYNC Address. Sampled when all chip enables are active and ADSC or ADSP are asserted.

DQ[a,b,c,d] I/O SYNC Data. Driven as output when the chip is enabled and OE is active.

CE0              I   SYNC   Master chip enable. Sampled on clock edges when ADSP or ADSC is active. When CE0
                            is inactive, ADSP is blocked. Refer to the Synchronous Truth Table for more information.

CE1, CE2         I   SYNC   Synchronous chip enables. Active HIGH and active Low, respectively. Sampled on clock
                            edges when ADSC is active or when CE0 and ADSP are active.

ADSP             I   SYNC   Address strobe processor. Asserted LOW to load a new bus address or to enter standby
                            mode.

ADSC             I   SYNC Address strobe controller. Asserted LOW to load a new address or to enter standby mode.

ADV              I   SYNC Advance. Asserted LOW to continue burst read/write.

GWE              I   SYNC   Global write enable. Asserted LOW to write all 32/36 bits. When High, BWE and
                            BW[a:d] control write enable.

BWE              I   SYNC Byte write enable. Asserted LOW with GWE = HIGH to enable effect of BW[a:d] inputs.

BW[a,b,c,d] I        SYNC   Write enables. Used to control write of individual bytes when GWE = HIGH and BWE =
                            Low. If any of BW[a:d] is active with GWE = HIGH and BWE = LOW the cycle is a
                            write cycle. If all BW[a:d] are inactive the cycle is a read cycle.

OE               I   ASYNC  Asynchronous output enable. I/O pins are driven when OE is active and the chip is in read
                            mode.

LBO                                    Selects Burst mode. When tied to VDD or left floating, device follows Interleaved Burst
                 I STATIC order. When driven Low, device follows linear Burst order. This signal is internally

                                       pulled High.

ZZ               I ASYNC Snooze. Places device in low power mode; data is retained. Connect to GND if unused.

NC               -   -      No connect

Snooze Mode

SNOOZE MODE is a low current, power-down mode in which the device is deselected and current is reduced to ISB2. The duration of
SNOOZE MODE is dictated by the length of time the ZZ is in a High state.

The ZZ pin is an asynchronous, active high input that causes the device to enter SNOOZE MODE.

When the ZZ pin becomes a logic High, ISB2 is guaranteed after the time tZZI is met. After entering SNOOZE MODE, all inputs except ZZ is
disabled and all outputs go to High-Z. Any operation pending when entering SNOOZE MODE is not guaranteed to successfully complete.
Therefore, SNOOZE MODE (READ or WRITE) must not be initiated until valid pending operations are completed. Similarly, when exiting
SNOOZE MODE during tPUS, only a DESELECT or READ cycle should be given while the SRAM is transitioning out of SNOOZE
MODE.

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                                                                                                       AS7C3364PFS32B
                                                                                                       AS7C3364PFS36B

                                                                           

Write enable truth table (per byte)

      Function          GWE BWE BWa BWb BWc BWd

                        L       X                 X         X     X                        X

Write All Bytes

                        H       L                 L         L     L                        L

Write Byte a            H       L                 L         H     H                        H

Write Byte c and d      H       L                 H         H     L                        L

                        H       H                 X         X     X                        X

Read

                        H       L                 H         H     H                        H

Key: X = don't care, L = low, H = high, n = a, b, c, d; BWE, BWn = internal write signal.

Asynchronous Truth Table

      Operation         ZZ      OE                   I/O Status
Snooze mode
                        H          X                 High-Z
Read
                        L          L                 Dout
Write
Deselected              L          H                 High-Z

                        L          X                 Din, High-Z

                        L          X                 High-Z

Notes:
1. X means "Don't Care"
2. ZZ pin is pulled down internally
3. For write cycles that follows read cycles, the output buffers must be disabled with OE, otherwise data bus contention will occur.
4. Snooze mode means power down state of which stand-by current does not depend on cycle times
5. Deselected means power down state of which stand-by current depends on cycle times

Burst sequence table

             Interleaved burst address (LBO = 1)                            Linear burst address (LBO = 0)

                    A1 A0 A1 A0 A1 A0                A1 A0                                    A1 A0 A1 A0 A1 A0                           A1 A0
                                                       11                                                                                   11
1st Address         00      01        10               10      1st Address                    00  01                                  10    00
                                                       01                                                                                   01
2nd Address         01      00        11               00      2nd Address                    01  10                                  11    10

3rd Address         10      11        00                       3rd Address                    10  11                                  00

4th Address         11      10        01                       4th Address                    11  10                                  01

12/10/04; v.1.4                           Alliance Semiconductor                                                                                 P. 6 of 19
                                                                           AS7C3364PFS32B
                                                                           AS7C3364PFS36B

                                                

Synchronous truth table[4]

CE01 CE1         CE2 ADSP ADSC ADV WRITE[2] OE  Address accessed  CLK        Operation     DQ
                                                       NA         L to H     Deselect     Hi-Z
H  X             X  X       LX  X  X                   NA         L to H     Deselect     Hi-Z
                                                       NA         L to H     Deselect     Hi-Z
L  L             X  L       XX  X  X                   NA         L to H     Deselect     Hi-Z
                                                       NA         L to H     Deselect     Hi-Z
L  L             X  H       LX  X  X                              L to H    Begin read
                                                    External      L to H    Begin read      Q
L  X             H  L       XX  X  X                External      L to H    Begin read    Hi-Z
                                                    External      L to H    Begin read
L  X             H  H       LX  X  X                External      L to H  Continue read     Q
                                                                  L to H  Continue read   Hi-Z
L  H             L  L       XX  X  L                   Next       L to H  Suspend read
                                                       Next       L to H  Suspend read      Q
L  H             L  L       XX  X  H                 Current      L to H  Continue read   Hi-Z
                                                     Current      L to H  Continue read
L  H             L  H       LX  H  L                   Next       L to H  Suspend read      Q
                                                       Next       L to H  Suspend read    Hi-Z
L  H             L  H       LX  H  H                 Current      L to H   Begin write
                                                     Current      L to H  Continue write    Q
X  X             X  H       HL  H  L                External      L to H  Continue write  Hi-Z
                                                       Next       L to H  Suspend write
X  X             X  H       HL  H  H                   Next       L to H  Suspend write     Q
                                                     Current                              Hi-Z
X  X             X  H       HH  H  L                 Current
                                                                                           D3
X  X             X  H       HH  H  H                                                        D
                                                                                            D
H  X             X  X       HL  H  L                                                        D
                                                                                            D
H  X             X  X       HL  H  H

H  X             X  X       HH  H  L

H  X             X  X       HH  H  H

L  H             L  H       LX  L  X

X  X             X  H       HL  L  X

H  X             X  X       HL  L  X

X  X             X  H       HH  L  X

H  X             X  X       HH  L  X

1 X = don't care, L = low, H = high
2 For WRITE, L means any one or more byte write enable signals (BWa, BWb, BWc or BWd) and BWE are LOW or GWE is LOW. WRITE = HIGH for all
BWx, BWE, GWE HIGH. See "Write enable truth table (per byte)," on page 6 for more information.

3 For write operation following a READ, OE must be high before the input data set up time and held high throughout the input hold time

4 ZZ pin is always Low.

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                                                                                       AS7C3364PFS32B
                                                                                       AS7C3364PFS36B

                                                            

Absolute maximum ratings

                   Parameter                        Symbol              Min          Max         Unit

Power supply voltage relative to GND                VDD, VDDQ           0.5         +4.6        V

Input voltage relative to GND (input pins)          VIN                 0.5         VDD + 0.5   V

Input voltage relative to GND (I/O pins)            VIN                 0.5         VDDQ + 0.5  V

Power dissipation                                      Pd                           1.8         W

Short circuit output current                        IOUT                            20          mA
Storage temperature
Temperature under bias                              Tstg                65          +150        oC

                                                    Tbias               65          +135        oC

Stresses greater than those listed under "Absolute maximum ratings" may cause permanent damage to the device. This is a stress rating only, and functional
operation of the device at these or any other conditions outside those indicated in the operational sections of this specification is not implied. Exposure to
absolute maximum rating conditions may affect reliability.

Recommended operating conditions at 3.3V I/O

              Parameter                     Symbol  Min        Nominal        Max    Unit
Supply voltage for inputs                     VDD
Supply voltage for I/O                       VDDQ   3.135      3.3            3.465  V
Ground supply                                 Vss
                                                    3.135      3.3            3.465  V

                                                    0          0              0      V

Recommended operating conditions at 2.5V I/O

              Parameter                     Symbol  Min        Nominal        Max    Unit
Supply voltage for inputs                     VDD
Supply voltage for I/O                       VDDQ   3.135      3.3            3.465  V
Ground supply                                 Vss
                                                    2.375      2.5            2.625  V

                                                    0          0              0      V

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                                                                                                                AS7C3364PFS32B
                                                                                                                AS7C3364PFS36B

                                                                                    

DC electrical characteristics for 3.3V I/O operation

              Parameter          Sym                   Conditions                                      Min     Max          Unit
Input leakage current
Output leakage current           |ILI|                 VDD = Max, 0V < VIN < VDD                       -2          2        A
Input high (logic 1) voltage
                                 |ILO| OE  VIH, VDD = Max, 0V < VOUT < VDDQ                            -2          2        A
Input low (logic 0) voltage
Output high voltage                                    Address and control pins                        2* VDD+0.3
Output low voltage               VIH                                                                                                V

                                                                 I/O pins                              2* VDDQ+0.3

                                                       Address and control pins                        -0.3**      0.8

                                 VIL                                                                                        V

                                                       I/O pins                                        -0.5**      0.8

                                 VOH                   IOH = 4 mA, VDDQ = 3.135V                      2.4                 V
                                 VOL                   IOL = 8 mA, VDDQ = 3.465V
                                                                                                                  0.4      V

DC electrical characteristics for 2.5V I/O operation

              Parameter          Sym                                                 Conditions                Min          Max        Unit
Input leakage current
Output leakage current           |ILI|                 VDD = Max, 0V < VIN < VDD                               -2           2              A

Input high (logic 1) voltage     |ILO|                 OE  VIH, VDD = Max, 0V < VOUT < VDDQ                    -2           2              A

                                                             Address and control pins                          1.7*     VDD+0.3            V
                                 VIH
                                                                                                               1.7*     VDDQ+0.3           V
                                                                       I/O pins

                                                       Address and control pins                                -0.3**       0.7            V
                                                                 I/O pins
Input low (logic 0) voltage      VIL

                                                                                                               -0.3**       0.7            V

Output high voltage              VOH                   IOH = 4 mA, VDDQ = 2.375V                              1.7                        V

Output low voltage               VOL                   IOL = 8 mA, VDDQ = 2.625V                                           0.7            V

LBO and ZZ pins have an internal pull-up or pull-down, and input leakage = 10 A.
*VIH max < VDD +1.5V for pulse width less than 0.2 X tCYC

**VIL min = -1.5 for pulse width less than 0.2 X tCYC

IDD operating conditions and maximum limits

Parameter                        Sym                   Conditions                                      -200    -166 -133 Unit
                                                                                                               350 325 mA
Operating power supply current1  ICC                   CE0 < VIL, CE1 > VIH, CE2 < VIL, f = fMax,      375
                                                                   IOUT = 0 mA, ZZ < VIL

                                 ISB                   All VIN  0.2V or > VDD 0.2V, Deselected,      130     100 90
                                                                      f = fMax, ZZ < VIL

Standby power supply current     ISB1                   Deselected, f = 0, ZZ < 0.2V,                  30      30       30 mA
                                                       all VIN  0.2V or  VDD 0.2V

                                 ISB2                  Deselected, f = fMax, ZZ  VDD 0.2V,           30      30       30
                                                              all VIN  VIL or  VIH

1 ICC given with no output loading. ICC increases with faster cycle times and greater output loading.

12/10/04; v.1.4                                        Alliance Semiconductor                                                  P. 9 of 19
                                                                                     AS7C3364PFS32B
                                                                                     AS7C3364PFS36B

                                                         

Timing characteristics over operating range

                                                    200              166               133

                  Parameter            Sym    Min Max          Min Max              Min Max             Unit  Notes1
Clock frequency                                                                                         MHz
Cycle time                             fMax              200   166                   133                    2,3,4
Clock access time                      tCYC                                                              ns      2
Output enable LOW to data valid         tCD   5               6                   7.5                 ns
Clock HIGH to output Low Z              tOE                                                              ns    2,3,4
Data output invalid from clock HIGH    tLZC              3.0              3.5               4.0       ns    2,3,4
Output enable LOW to output Low Z       tOH                                                              ns    2,3,4
Output enable HIGH to output High Z   tLZOE              3.0              3.5               4.0       ns
Clock HIGH to output High Z           tHZOE                                                              ns      5
Output enable HIGH to invalid output   tHZC   0               0                     0                 ns      5
Clock HIGH pulse width                tOHOE                                                              ns      6
Clock LOW pulse width                   tCH   1.5             1.5                 1.5                 ns      6
Address setup to clock HIGH             tCL                                                              ns     6,7
Data setup to clock HIGH                tAS   0               0                     0                 ns     6,8
Write setup to clock HIGH               tDS                                                              ns      6
Chip select setup to clock HIGH         tWS              3.0              3.5               4.0       ns      6
Address hold from clock HIGH           tCSS                                                              ns     6,7
Data hold from clock HIGH               tAH              3.0              3.5               4.0       ns     6,8
Write hold from clock HIGH              tDH                                                              ns      6
Chip select hold from clock HIGH        tWH   0               0                     0                 ns      6
ADV setup to clock HIGH                tCSH                                                              ns      6
ADSP setup to clock HIGH              tADVS   2.0             2.4                 2.5                 ns      6
ADSC setup to clock HIGH              tADSPS                                                             ns      6
ADV hold from clock HIGH              tADSCS  2.3             2.4                 2.5                 ns      6
ADSP hold from clock HIGH             tADVH                                                              ns
ADSC hold from clock HIGH             tADSPH  1.4             1.5                 1.5                 ns
                                      tADSCH                                                             ns
1 See "Notes" on page 16.                     1.4             1.5                 1.5        

                                              1.4             1.5                 1.5        

                                              1.4             1.5                 1.5        

                                              0.4             0.5                 0.5        

                                              0.4             0.5                 0.5        

                                              0.4             0.5                 0.5        

                                              0.4             0.5                 0.5        

                                              1.4             1.5                 1.5        

                                              1.4             1.5                 1.5        

                                              1.4             1.5                 1.5        

                                              0.4             0.5                 0.5        

                                              0.4             0.5                 0.5        

                                              0.4             0.5                 0.5        

Snooze Mode Electrical Characteristics

                   Description          Conditions             Symbol            Min              Max         Units
Current during Snooze Mode              ZZ > VIH
ZZ active to input ignored                                     ISB2                                 30        mA
ZZ inactive to input sampled
ZZ active to SNOOZE current                                    tPDS              2                            cycle
ZZ inactive to exit SNOOZE current
                                                               tPUS              2                            cycle

                                                               tZZI                                 2         cycle

                                                               tRZZI             0

12/10/04; v.1.4                       Alliance Semiconductor                                            P. 10 of 19
                                                                                                    AS7C3364PFS32B
                                                                                                    AS7C3364PFS36B

                                                                           

Key to switching waveforms

          Rising input                       Falling input                 don't care       Undefined

Timing waveform of read cycle

                                                                 tCYC

                                                  tCH            tCL

CLK                   tADSPH
       tADSPS

ADSP

                              tADSCS      tADSCH

ADSC

          tAS          tAH                             LOAD NEW ADDRESS
                                                                                    A3
Address            A1                 A2

                       tWS     tWH

GWE, BWE

             tCSS      tCSH
CE0, CE2

CE1                tADVS           tADVH
ADV
                                                                 ADV inserts wait states
OE
Dout                           tOE                               tCD                                                          tHZC

                            tLZOE            tHZOEtOH            Q(A201)                 Q(A211) Q(A3) Q(A301) Q(A310)

                                      Q(A1)               Q(A2)            Q(A210)

                       Read    Suspend    Read Burst Burst Suspend Burst Read Burst         Burst      Burst
                       Q(A1)     Read
                                Q(A1)     Q(A2) Read Read        Read      Read Q(A3) Read  Read       Read DSEL

                                             Q(A 201) Q(A 210) Q(A 210) Q(A 211)      Q(A 301) Q(A 310) Q(A 311)

Note: = XOR when LBO = high/no connect; = ADD when LBO = low. BW[a:d] is don't care.

12/10/04; v.1.4                                   Alliance Semiconductor                                                 P. 11 of 19
                                                                                              AS7C3364PFS32B
                                                                                              AS7C3364PFS36B

                                                                  

Timing waveform of write cycle

                                            tCYC

                             tCH            tCL

CLK

                 tADSPS      tADSPH

ADSP

                                                                                                 tADSCS            tADSCH

ADSC

                 tAS         tAH                                   ADSC LOADS NEW ADDRESS
                                                                                                       A3
Address                  A1                 A2

                                                                                                           tWS     tWH

     BWE         tCSS        tCSH

  BW[a:d]

CE0, CE2

CE1                                            ADV SUSPENDS BURST                                                 tADVH
ADV
                                                                                                       tADVS

OE                                                                                                         tDS     tDH
Din
                                    D(A1)              D(A2) D(A201) D(A201) D(A210) D(A211) D(A3)          D(A301) D(A310)

                             Read    Sus-       Read   Suspend ADV Suspend ADV              ADV            Write   Burst   ADV
                             Q(A1)   pend       Q(A2)  Write      Burst                                    D(A 3)
                                     Write             D(A 2)     Write   Write  Burst         Burst               Write   Burst
                                     D(A1)                     D(A 201)                       Write
                                                                          D(A 201) Write   D(A 211)              D(A 301) Write
                                                                                 D(A 210)                                D(A 310)

Note: = XOR when LBO = high/no connect; = ADD when LBO = low.

12/10/04; v.1.4                                 Alliance Semiconductor                                                    P. 12 of 19
                                                                                                   AS7C3364PFS32B
                                                                                                   AS7C3364PFS36B

                                                                          

Timing waveform of read/write cycle (ADSP Controlled; ADSC High)

                                                             tCYC

                                          tCH                tCL

CLK

                 tADSPS      tADSPH

ADSP

                                          tAS         tAH

Address                  A1                    A2                       A3

                                                      tWS          tWH

GWE

CE0, CE2

CE1                                                  tADVS        tADVH
ADV
                                     tCD                   tDS tDH                 tOE                 tOH
  OE
Din                                tLZC                      D(A2)         tLZOE           Q(A3)  Q(A301) Q(A310) Q(A311)
Dout
                                                           tHZOE

                                               Q(A1)

                 DSEL        Read    Suspend          Read   Suspend        Read      ADV             ADV        ADV
                             Q(A1)     Read           Q(A2)    Write        Q(A3)     Burst           Burst      Burst
                                      Q(A1)                    D(A 2)                 Read            Read       Read
                                                                                   Q(A 301)       Q(A 310)  Q(A 311)

Note: = XOR when LBO = high/no connect; = ADD when LBO = low.

12/10/04; v.1.4                           Alliance Semiconductor                                                         P. 13 of 19
                                                                                                AS7C3364PFS32B
                                                                                                AS7C3364PFS36B

                                                                       

Timing waveform of read/write cycle (ADSC controlled, ADSP = HIGH)

                                                                 tCYC

                                                   tCH           tCL

  CLK                tADSCH

       tADSCS
ADSC

                                                                                           tAS  tAH

ADDRESS          A1    A2 A3 A4                                        A5 A6 A7 A8 A9

                                                                       tWS tWH

GWE
            tCSS tCSH

CE0,CE2

CE1                             tOE                       tHZOE                                 tLZOE         tOH
ADV                    tLZOE
                                            Q(A2)  Q(A3)  Q(A4)                                        Q(A8)  Q(A9)
OE                                  Q(A1)

Dout                                                                   tDS          tDH
Din
                                                                       D(A5) D(A6)  D(A7)

                     READ READ READ READ                               WRITE WRITE WRITE READ READ
                     Q(A1) Q(A2) Q(A3) Q(A4)                           D(A5) D(A6) D(A7) Q(A8) Q(A9)

12/10/04; v.1.4                             Alliance Semiconductor                                            P. 14 of 19
                                                                                               AS7C3364PFS32B
                                                                                               AS7C3364PFS36B

                                                                     

Timing waveform of power down cycle

                                                                                  tCYC

                                                                      tCH         tCL

  CLK                tADSPS

       tADSPS
ADSP

ADSC

ADDRESS          A1                                                                     A2

                                                                                               tWS  tWH

    GWE
               tCSS tCSH

CE0,CE2

CE1                        tOE
ADV                  tLZOE

OE                                                                                     tHZOE       D(A2)
  Din                                                                                                            D(A2(01))
Dout
                                           tHZC
   ZZ
Isupply                         Q(A1)                                 tPUS

                                     tPDS                      ZZ Recovery Cycle

                                                                                        Normal Operation Mode

                                        ZZ Setup Cycle

                                          tZZI

                                                               tRZZI
                                                               ISB2

                                                        Sleep                                  READ SUSPEND CON-
                                                        State                                  Q(A2) WRITE TINUE

                     READ SUSPEND                                                                          D(A2) WRITE
                     Q(A1) READ                                                                                      D(A2 01)

                                 Q(A1)                                                                    P. 15 of 19

12/10/04; v.1.4                            Alliance Semiconductor
                                                                                        AS7C3364PFS32B
                                                                                        AS7C3364PFS36B

                                                            

AC test conditions

Output load: see Figure B, except for tLZC, tLZOE, tHZOE, tHZC, see Figure C.

Input pulse level: GND to 3V. See Figure A.                                                Thevenin equivalent:
Input rise and fall time (measured at 0.3V and 2.7V): 2 ns. See Figure A.
Input and output timing reference levels: 1.5V.                                            +3.3V for 3.3V I/O;
                                                                                             /+2.5V for 2.5V I/O

                                  Z0 = 50  50                                        DOUT    319 / 1667
                                                                                 353 / 1538  5 pF*
+3.0V               90%     DOUT                    VL = 1.5V                                GND *including scope
        90%            10%                            for 3.3V I/O;
                                                                                                     and jig capacitance
     10%                                    30 pF* = VDDQ/2
GND                                                  for 2.5V I/O

Figure A: Input waveform          Figure B: Output load (A)                      Figure C: Output load (B)

Notes
1 For test conditions, see AC Test Conditions, Figures A, B, C.
2 This parameter measured with output load condition in Figure C.
3 This parameter is sampled, but not 100% tested.
4 tHZOE is less than tLZOE; and tHZC is less than tLZC at any given temperature and voltage.
5 tCH measured as HIGH above VIH and tCL measured as LOW below VIL.
6 This is a synchronous device. All addresses must meet the specified setup and hold times for all rising edges of CLK. All other synchronous inputs must

     meet the setup and hold times for all rising edges of CLK when chip is enabled.

7 Write refers to GWE, BWE, BW[a:d].

8 Chip select refers to CE0, CE1, CE2.

12/10/04; v.1.4                   Alliance Semiconductor                                     P. 16 of 19
Package Dimensions                                        AS7C3364PFS32B
                                                           AS7C3364PFS36B
100-pin quad flat pack (TQFP)              Hd
                                            D          A1 A2
                TQFP                                         b
                                                             e
    Min Max                    c
                                   L1                     
A1  0.05         0.15               L

A2  1.35         1.45          He E

b   0.22         0.38

c   0.09         0.20

D   13.90        14.10

E   19.90        20.10

e   0.65 nominal

Hd  15.85        16.15

He  21.80        22.20

L   0.45         0.75

L1  1.00 nominal

    0           7

Dimensions in millimeters

12/10/04; v.1.4                Alliance Semiconductor  P. 17 of 19
                                                                              AS7C3364PFS32B
                                                                              AS7C3364PFS36B

                                                   

Ordering information

Package Width             200                            166                                            133
                                            AS7C3364PFS32B-166TQC                           AS7C3364PFS32B-133TQC
TQFP             x32 AS7C3364PFS32B-200TQC  AS7C3364PFS32B-166TQI                           AS7C3364PFS32B-133TQI
                                            AS7C3364PFS36B-166TQC                           AS7C3364PFS36B-133TQC
TQFP             x32 AS7C3364PFS32B-200TQI  AS7C3364PFS36B-166TQI                           AS7C3364PFS36B-133TQI

TQFP             x36 AS7C3364PFS36B-200TQC

TQFP             x36 AS7C3364PFS36B-200TQI

Note
Add suffix `N' to the above part number for lead free parts (Ex AS7C3364PFS32B-166TQCN)

Part numbering guide

AS7C             33   64  PF    S           32/36  B    XXX TQ                                C/I  X

1                2    3   4     5           6      7                                     8  9  10   11

1. Alliance Semiconductor SRAM prefix
2. Operating voltage: 33 = 3.3V
3. Organization: 64 = 64K
4. Pipeline mode
5. Deselect: S = Single cycle deselect
6. Organization: 32 = x32; 36 = x36
7. Production version: B = Product revision
8. Clock speed (MHz)
9. Package type: TQ = TQFP
10. Operating temperature: C=Commercial (0 C to 70 C); I=Industrial (-40 C to 85 C)
11. N=Lead Free Part

12/10/04; v.1.4                 Alliance Semiconductor                                              P. 18 of 19
                                                             AS7C3364PFS32B
                                                             AS7C3364PFS36B

                                    

                                   Copyright Alliance Semiconductor
                                    All Rights Reserved
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