电子工程世界电子工程世界电子工程世界

产品描述

搜索
 

AS7C3364NTD32B-200TQIN

器件型号:AS7C3364NTD32B-200TQIN
厂商名称:ALSC [Alliance Semiconductor Corporation]
下载文档

器件描述

3.3V 64K x 32/36 Pipelined SRAM with NTD

文档预览

AS7C3364NTD32B-200TQIN器件文档内容

April 2005                                                                                    AS7C3364NTD32B

                                                                                              AS7C3364NTD36B

                                                                        

                     3.3V 64K32/36 Pipelined SRAM with NTDTM

Features                                                          Clock enable for operation hold
                                                                  Multiple chip enables for easy expansion
Organization: 65,536 words 32 or 36 bits                      3.3V core power supply
NTDTM architecture for efficient bus operation                  2.5V or 3.3V I/O operation with separate VDDQ
Fast clock speeds to 200 MHz                                    Self-timed write cycles
Fast clock to data access: 3.0/3.5/4.0 ns                      Interleaved or linear burst modes
Fast OE access time: 3.0/3.5/4.0 ns                            Snooze mode for reduced power standby
Fully synchronous operation
Asynchronous output enable control
Available in 100-pin TQFP package
Byte write enables

Logic block diagram

                     A[15:0]         16  D AddressQ              16
                                           register
                                                                     16       16
                                         Burst logic
                                                                        D             Q
                                                        CLK
                     CE0                                                 Write delay                           16
                     CE1                  Control                       addr. registers
                     CE2                   logic
                                                                         CLK
                           R/W               CLK
                            BWa                                                          Write Data Registers  CLK
                          BWb
                            BWc                                                                                128K x 32/36
                           BWd                                                                                    SRAM
                     ADV / LD                                                                                     Array

                            LBO
                              ZZ

                     DQ [a:d] 32/36               Data Q         32/36
                                                  Input
                                         D

                                                  Register                    32/36                                 32/36

                                                  CLK

                              CLK                                                      32/36

                                CEN                                                    CLK

                                                                                           Output
                                                                                      OE Register

                                                                                      32/36

                                                                 OE                                            DQ [a:d]

Selection Guide                                        -200                   -166                                           -133  Units
                                                                                                                                     ns
Minimum cycle time                                          5                         6                                      7.5
Maximum clock frequency                                                                                                            MHz
Maximum clock access time                                 200                 166                                            133     ns
Maximum operating current                                                                                                           mA
Maximum standby current                                     3.0                   3.5                                        4      mA
Maximum CMOS standby current (DC)                                                                                                   mA
                                                          375                 350                                            325

                                                          135                 120                                            110

                                                            30                    30                                         30

4/28/05; v.1.3                                    Alliance Semiconductor                                                                        P. 1 of 19

                                                                                                                    Copyright Alliance Semiconductor. All rights reserved.
                                                                   AS7C3364NTD32B
                                                                   AS7C3364NTD36B

                                                   

2 Mb Synchronous SRAM products list1,2

    Org         Part Number                            Mode        Speed3

    128KX18     AS7C33128PFS18B                        PL-SCD      200/166/133 MHz

    64KX32      AS7C3364PFS32B                         PL-SCD      200/166/133 MHz

    64KX36      AS7C3364PFS36B                         PL-SCD      200/166/133 MHz

    128KX18     AS7C33128PFD18B                        PL-DCD      200/166/133 MHz

    64KX32      AS7C3364PFD32B                         PL-DCD      200/166/133 MHz

    64KX36      AS7C3364PFD36B                         PL-DCD      200/166/133 MHz

    128KX18     AS7C33128FT18B                           FT        6.5/7.5/8.0/10 ns

    64KX32      AS7C3364FT32B                            FT        6.5/7.5/8.0/10 ns

    64KX36      AS7C3364FT36B                            FT        6.5/7.5/8.0/10 ns

    128KX18     AS7C33128NTD18B                        NTD-PL      200/166/133 MHz

    64KX32      AS7C3364NTD32B                         NTD-PL      200/166/133 MHz

    64KX36      AS7C3364NTD36B                         NTD-PL      200/166/133 MHz

    128KX18     AS7C33128NTF18B                        NTD-FT      7.5/8.0/10 ns

    64KX32      AS7C3364NTF32B                         NTD-FT      7.5/8.0/10 ns

    64KX36      AS7C3364NTF36B                         NTD-FT      7.5/8.0/10 ns

1 Core Power Supply: VDD = 3.3V + 0.165V
2 I/O Supply Voltage: VDDQ = 3.3V + 0.165V for 3.3V I/O

                         VDDQ = 2.5V + 0.125V for 2.5V I/O
3 Refer corresponding product datasheets for the latest information on Clock Speed and Clock Access Time availability.

PL-SCD : Pipelined Burst Synchronous SRAM - Single Cycle Deselect

PL-DCD : Pipelined Burst Synchronous SRAM - Double Cycle Deselect

FT          : Flow-through Burst Synchronous SRAM

NTD1-PL : Pipelined Burst Synchronous SRAM with NTDTM

NTD-FT : Flow-through Burst Synchronous SRAM with NTDTM

1. NTD: No Turnaround Delay. NTDTM is a trademark of Alliance Semiconductor Corporation. All trademarks mentioned in this document are the property
of their respective owners.

4/28/05; v.1.3                          Alliance Semiconductor                    P. 2 of 19
                                                                                                                           AS7C3364NTD32B
                                                                                                                           AS7C3364NTD36B

                                                                                                                        

Pin arrangement for TQFP (top view)

DQPc/NC 1       100 A                                                                                                      80 DQPb/NC
     DQc0 2        99 A                                                                                                    79 DQb7
     DQc1 3           98 CE0                                                                                               78 DQb6
     VDDQ 4              97 CE1                                                                                            77 VDDQ
     VSSQ 5                 96 BWd                                                                                         76 VSSQ
     DQc2 6                    95 BWc                                                                                      75 DQb5
     DQc3 7                       94 BWb                                                                                   74 DQb4
     DQc4 8                          93 BWa                                                                                73 DQb3
     DQc5 9                             92 CE2                                                                             72 DQb2
     VSSQ 10                               91 VDD                                                                          71 VSSQ
     VDDQ 11                                  90 VSS                                                                       70 VDDQ
     DQc6 12                                     89 CLK                                                                    69 DQb1
     DQc7 13                                         88 R/W                                                                68 DQb0
        NC 14                                           87 CEN                                                             67 VSS
      VDD 15                                               86 OE                                                           66 NC
        NC 16                                                 85 ADV/LD
       VSS 17                                                    84 NC                                                     65 VDD
     DQd0 18                                                        83 NC                                                  64 ZZ
     DQd1 19                                                           82 A                                                63 DQa7
     VDDQ 20                                                              81 A                                             62 DQa6
     VSSQ 21                                                                                                               61 VDDQ
     DQd2 22    TQFP 14x20mm                                                                                               60 VSSQ
     DQd3 23                                                                                                               59 DQa5
     DQd4 24                                                                                                               58 DQa4
     DQd5 25                                                                                                               57 DQa3
     VSSQ 26                                                                                                               56 DQa2
     VDDQ 27                                                                                                               55 VSSQ
     DQd6 28                                                                                                               54 VDDQ
     DQd7 29                                                                                                               53 DQa1
                                                                                                                           52 DQa0
DQPd/NC 30                                                                                                                 51 DQPa/NC

                LBO 31
                   A 32
                      A 33
                         A 34
                            A 35

                               A1 36
                                  A0 37
                                     NC 38
                                        NC 39
                                           VSS 40
                                              VDD 41
                                                 NC 42
                                                     NC 43

                                                        A 44
                                                           A 45
                                                              A 46
                                                                 A 47
                                                                    A 48
                                                                       A 49
                                                                          NC 50

4/28/05; v.1.3  Note: Pins 1,30,51,80 are NC for x32                                                                       P. 3 of 19

                             Alliance Semiconductor
                                                             AS7C3364NTD32B
                                                             AS7C3364NTD36B

                                    

Functional description

The AS7C3364NTD36B family is a high performance CMOS 2 Mbit synchronous Static Random Access Memory (SRAM)
organized as 65,536 words 32 or 36 bits and incorporates a LATE LATE Write.

This variation of the 2Mb sychronous SRAM uses the No Turnaround Delay (NTDTM) architecture, featuring an enhanced
write operation that improves bandwidth over pipeline burst devices. In a normal pipeline burst device, the write data,
command, and address are all applied to the device on the same clock edge. If a read command follows this write command,
the system must wait for two 'dead' cycles for valid data to become available. These dead cycles can significantly reduce
overall bandwidth for applications requiring random access or read-modify-write operations.

NTDTM devices use the memory bus more efficiently by introducing a write 'latency' which matches the two (one) cycle
pipeline (flowthrough) read latency. Write data is applied two cycles after the write command and address, allowing the read
pipeline to clear. With NTDTM, write and read operations can be used in any order without producing dead bus cycles.

Assert R/W low to perform write cycles. Byte write enable controls write access to specific bytes, or can be tied low for full
32/36 bit writes. Write enable signals, along with the write address, are registered on a rising edge of the clock. Write data is
applied to the device two clock cycles later. Unlike some asynchronous SRAMs, output enable OE does not need to be toggled
for write operations; it can be tied low for normal operations. Outputs go to a high impedance state when the device is de-
selected by any of the three chip enable inputs (refer to synchronous truth table on page 6.) In pipeline mode, a two cycle
deselect latency allows pending read or write operations to be completed.

Use the ADV (burst advance) input to perform burst read, write and deselect operations. When ADV is high, external
addresses, chip select, R/W pins are ignored, and internal address counters increment in the count sequence specified by the
LBO control. Any device operations, including burst, can be stalled using the CEN=1, the clock enable input.

The AS7C3364NTD36B and AS7C3364NTD32B operate with a 3.3V 5% power supply for the device core (VDD). DQ
circuits use a separate power supply (VDDQ) that operates across 3.3V or 2.5V ranges. These devices are available in a 100-pin
1420 mm TQFP package.

TQFP Capacitance             Symbol  Test conditions                                    Min     Max      Unit
                                         Vin = 0V
           Parameter           CIN*                                                     -       5        pF
Input capacitance             CI/O*  Vin = Vout = 0V
I/O capacitance                                                                         -       7        pF

*Guranteed not tested

TQFP thermal resistance

          Description                              Conditions                  1layer  Symbol  Typical  Units
                                                                               4layer    JA       40    C/W
Thermal resistance           Test conditions follow standard test methods and             JA       22    C/W
(junction to ambient)1        procedures for measuring thermal impedance,
                                                per EIA/JESD51                            JC        8    C/W
Thermal resistance
(junction to top of case)1

1 This parameter is sampled

4/28/05; v.1.3                       Alliance Semiconductor                                              P. 4 of 19
                                                                             AS7C3364NTD32B
                                                                             AS7C3364NTD36B

                                                     

Signal descriptions

Signal       I/O Properties Description

CLK          I CLOCK Clock. All inputs except OE, LBO, and ZZ are synchronous to this clock.

CEN          I SYNC Clock enable. When de-asserted high, the clock input signal is masked.

A, A0, A1 I SYNC Address. Sampled when all chip enables are active and ADV/LD is asserted.

DQ[a,b,c,d] I/O SYNC Data. Driven as output when the chip is enabled and OE is active.

CE0, CE1,    I       SYNC  Synchronous chip enables. Sampled at the rising edge of CLK, when ADV/LD is asserted. Are
CE2                        ignored when ADV/LD is high.

ADV/LD       I       SYNC  Advance or Load. When sampled high, the internal burst address counter will increment in the
                           order defined by the LBO input value. When low, a new address is loaded.

R/W          I       SYNC  A high during LOAD initiates a READ operation. A low during LOAD initiates a WRITE
                           operation. Is ignored when ADV/LD is high.

BW[a,b,c,d] I        SYNC  Byte write enables. Used to control write on individual bytes. Sampled along with WRITE
                           command and BURST WRITE.

OE           I ASYNC Asynchronous output enable. I/O pins are not driven when OE is inactive.

LBO          I       STATIC Selects Burst mode. When tied to VDD or left floating, device follows interleaved Burst order. When
                           driven Low, device follows linear Burst order. This signal is internally pulled High.

ZZ           I ASYNC Snooze. Places device in low power mode; data is retained. Connect to GND if unused.

NC           -       -     No connect

Snooze Mode

SNOOZE MODE is a low current, power-down mode in which the device is deselected and current is reduced to ISB2. The duration of SNOOZE
MODE is dictated by the length of time the ZZ is in a High state.

The ZZ pin is an asynchronous, active high input that causes the device to enter SNOOZE MODE.

When the ZZ pin becomes a logic High, ISB2 is guaranteed after the time tZZI is met. After entering SNOOZE MODE, all inputs except ZZ is
disabled and all outputs go to High-Z. Any operation pending when entering SNOOZE MODE is not guaranteed to successfully complete.
Therefore, SNOOZE MODE (READ or WRITE) must not be initiated until valid pending operations are completed. Similarly, when exiting
SNOOZE MODE during tPUS, only a DESELECT or READ cycle should be given while the SRAM is transitioning out of SNOOZE MODE.

Burst order

           Interleaved burst order (LBO = 1)         Linear burst order (LBO = 0)

                     A1 A0 A1 A0 A1 A0        A1 A0                   A1 A0 A1 A0 A1 A0                           A1 A0
                                               11                                                                  11
Starting address 0 0 0 1 1 0                   10    Starting Address 0 0 0 1 1 0                                  00
                                               01                                                                  01
First increment      01 00 11                   00   First increment  01 10 11                                     10

Second increment 1 0 1 1 0 0                         Second increment 1 0 1 1 0 0

Third increment 1 1 1 0 0 1                          Third increment 1 1 0 0 0 1

     4/28/05; v.1.3                           Alliance Semiconductor                                              P. 5 of 19
                                                                                         AS7C3364NTD32B
                                                                                         AS7C3364NTD36B

                                                   

Synchronous truth table[5,6,7,8,9,11]

                                                                                Address  Operation                     DQ Notes
CE0 CE1 CE2 ADV/LD R/W BWn OE CEN source CLK

HXX L              X                   X X L NA L to H                                   DESELECT Cycle                High-Z

XXH L              X                   X X L NA L to H                                   DESELECT Cycle                High-Z

XLX L              X                   X X L NA L to H                                   DESELECT Cycle                High-Z

XXX H              X                   X X L NA L to H CONTINUE DESELECT Cycle High-Z 1

L HL            L  H                   X  L L External L to H                            READ Cycle (Begin Burst)      Q

XXX H              X                   X  L L Next L to H READ Cycle (Continue Burst)                                  Q 1,10

L HL            L  H                   X H L External L to H NOP/DUMMY READ (Begin Burst) High-Z 2

XXX H              X                   X H L Next L to H DUMMY READ (Continue Burst) High-Z 1,2,10

L HL            L  L                   L  X L External L to H WRITE CYCLE (Begin Burst)                                D                                                    3

X XX            H  X                   L  X L Next L to H WRITE CYCLE (Continue Burst)                                 D 1,3,10

L HL            L  L                   H X L External L to H NOP/WRITE ABORT (Begin Burst) High-Z 2,3

XXX H              X                   H  XL  Next  L to H                               WRITE ABORT (Continue Burst)  High-Z                                               1,2,3,
                                                                                                                                                                             10

XXX X              X                   X X H Current L to H                              INHIBIT CLOCK                 -                                                    4

Key: X = Don't Care, H = HIGH, L = LOW. BWn = H means all byte write signals (BWa, BWb, BWc, and BWd) are HIGH. BWn = L means one or more byte write signals are LOW.
Notes:
1 CONTINUE BURST cycles, whether READ or WRITE, use the same control inputs. The type of cycle performed (READ or WRITE) is chose in the initial BEGIN BURST cycle.
A CONINUE DESELECT cycle can only be entered if a DESELECT CYCLE is executed first.
2 DUMMY READ and WRITE ABORT cycles can be considered NOPs because the device performs no external operation. A WRITE ABORT means a WRITE command is given,
but no operation is performed.
3 OE may be wired LOW to minimize the number of control signal to the SRAM. The device will automatically turn off the output drivers during a WRITE cycle. OE may be used
when the bus turn-on and turn-off times do not meet an application's requirements.
4 If an INHIBIT CLOCK command occurs during a READ operation, the DQ bus will remain active (Low-Z). If it occurs during a WRITE cycle, the bus will remain in High-Z. No
WRITE operations will be performed during the INHIBIT CLOCK cycle.
5 BWa enables WRITEs to byte "a" (DQa pins); BWb enables WRITEs to byte "b" (DQb pins); BWc enables WRITEs to byte "c" (DQc pins); BWd enables WRITEs to byte "d"
(DQd pins).
6 All inputs except OE and ZZ must meet setup and hold times around the rising edge (LOW to HIGH) of CLK.
7 Wait states are inserted by setting CEN HIGH.
8 This device contains circuitry that will ensure that the outputs will be in High-Z during power-up.
9 The device incorporates a 2-bit burst counter. Address wraps to the initial address every fourth BURST CYCLE.
10 The address counter is incremented for all CONTINUE BURST cycles.
11 ZZ pin is always Low.

4/28/05; v.1.3                            Alliance Semiconductor                                                   P. 6 of 19
                                                                                                       AS7C3364NTD32B
                                                                                                       AS7C3364NTD36B

                                                                           

State Diagram for NTD SRAM                                         Burst       Burst           Burst
                                                                   Read        Read
                                           Read Read             Dsel
                                                               Read                 Dsel
                                         Write Write         Read
                                                 Write                                      Dsel
                                            Read                   Dsel
                                                                     Write     Dsel
                                                                                             Burst
                                                                 Burst
                                                        Write
                                                                 Write
                                                                                    Dsel

                                                                               Burst            Burst
                                                                               Write

Absolute maximum ratings

                   Parameter                                   Symbol                     Min          Max         Unit

Power supply voltage relative to GND                           VDD, VDDQ                  0.5         +4.6        V

Input voltage relative to GND (input pins)                     VIN                        0.5         VDD + 0.5   V

Input voltage relative to GND (I/O pins)                       VIN                        0.5         VDDQ + 0.5  V

Power dissipation                                                 Pd                                  1.8         W

Short circuit output current                                   IOUT                                   20          mA
Storage temperature
Temperature under bias                                         Tstg                       65          +150        oC

                                                               Tbias                      65          +135        oC

Stresses greater than those listed under "Absolute maximum ratings" may cause permanent damage to the device. This is a stress rating only, and functional
operation of the device at these or any other conditions outside those indicated in the operational sections of this specification is not implied. Exposure to
absolute maximum rating conditions may affect reliability.

Recommended operating conditions at 3.3V I/O

               Parameter                    Symbol             Min          Nominal             Max    Unit
Supply voltage for inputs
Supply voltage for I/O                       VDD              3.135           3.3              3.465  V
Ground supply                              VDDQ*
                                                               3.135           3.3              VDD    V
*VDDQ cannot be greater than VDD              Vss
                                                               0               0                0      V

Recommended operating conditions at 2.5V I/O

               Parameter                    Symbol             Min          Nominal             Max    Unit
Supply voltage for inputs
Supply voltage for I/O                       VDD              3.135           3.3              3.465  V
Ground supply                              VDDQ*
                                                               2.375           2.5              VDD    V
*VDDQ cannot be greater than VDD              Vss
                                                               0               0                0      V

4/28/05; v.1.3                                                 Alliance Semiconductor                              P. 7 of 19
                                                                                                AS7C3364NTD32B
                                                                                                AS7C3364NTD36B

                                                                        

DC electrical characteristics for 3.3V I/O operation

              Parameter             Sym                       Conditions                                  Min      Max      Unit
Input leakage current
Output leakage current              |ILI|                     VDD = Max, 0V < VIN < VDD                   -2           2    A
Input high (logic 1) voltage
                                    |ILO| OE  VIH, VDD = Max, 0V < VOUT < VDDQ                            -2           2    A
Input low (logic 0) voltage
Output high voltage                                       Address and control pins                        2* VDD+0.3
Output low voltage                  VIH                                                                                                V

                                                                    I/O pins                              2* VDDQ+0.3

                                                              Address and control pins                    -0.3**   0.8

                                    VIL                                                                                     V

                                                              I/O pins                                    -0.5**   0.8

                                    VOH                       IOH = 4 mA, VDDQ = 3.135V                  2.4              V
                                    VOL                       IOL = 8 mA, VDDQ = 3.465V
                                                                                                                  0.4      V

DC electrical characteristics for 2.5V I/O operation

         Parameter                  Sym                                           Conditions                       Min      Max           Unit
                                                                      VDD = Max, 0V < VIN < VDD
Input leakage current               |ILI|                     OE  VIH, VDD = Max, 0V < VOUT < VDDQ                 -2       2             A

Output leakage current              |ILO|                                Address and control pins                  -2       2             A
                                                                                    I/O pins
                                                                                                                   1.7*     VDD+0.3       V
                                                                         Address and control pins
Input high (logic 1) voltage        VIH                                             I/O pins

                                                                      IOH = 4 mA, VDDQ = 2.375V                   1.7* VDDQ+0.3 V
                                                                      IOH = 1 mA, VDDQ = 2.375V
                                                                       IOL = 8 mA, VDDQ = 2.625V                   -0.3**   0.7           V
                                                                       IOL = 1 mA, VDDQ = 2.625V
Input low (logic 0) voltage         VIL

                                                                                                                   -0.3**   0.7           V

                                                                                                                   1.7      

Output high voltage                 VOH                                                                                                   V

                                                                                                                   2.0      

                                                                                                                           0.7

Output low voltage                  VOL                                                                                                   V

                                                                                                                           0.4

LBO pin has an internal pull-up and input leakage = -10 A.
*VIH max < VDD +1.5V for pulse width less than 0.2 X tCYC
**VIL min = -1.5 for pulse width less than 0.2 X tCYC

IDD operating conditions and maximum limits

Parameter                     Sym                             Test conditions                                -200 -166 -133 Unit
                                                                                                             375 350 325 mA
Operating power supply        ICC                             CE0 < VIL, CE1 > VIH, CE2 < VIL, f = fMax,
current1                                                                  IOUT = 0 mA, ZZ < VIL

                              ISB                             All VIN  0.2V or > VDD 0.2V, Deselected,      135 120 110
                                                                             f = fMax, ZZ < VIL
Standby power supply          ISB1                                                                             30       30  30 mA
                                                                       Deselected, f = 0, ZZ < 0.2V,
current                                                              all VIN  0.2V or  VDD 0.2V

                              ISB2                                 Deselected, f = fMax, ZZ  VDD 0.2V,       30       30  30
                                                                           all VIN  VIL or  VIH

1 ICC given with no output loading. ICC increases with faster cycle times and greater output loading.

4/28/05; v.1.3                                                Alliance Semiconductor                                           P. 8 of 19
                                                                                AS7C3364NTD32B
                                                                                AS7C3364NTD36B

                                                        

Timing characteristics over operating range

                                               -200        -166        -133

                 Parameter            Sym   Min Max Min Max Min Max Unit             Notes1
Clock frequency
Cycle time                           fMAX    200 - 166 - 133 MHz                     2,3,4
Clock access time                     tCYC                                              4
Output enable Low to data valid       tCD   5          6        - 7.5 -        ns
Clock High to output Low Z            tOE                                             2,3,4
Data output invalid from clock High   tLZC   3.0 - 3.5 - 4.0 ns                      2,3,4
Output enable Low to output Low Z     tOH                                             2,3,4
Output enable High to output High Z  tLZOE   3.0 - 3.5 - 4.0 ns
Clock High to output High Z          tHZOE                                              5
Clock High to output High Z           tHZC  0          0        -  0        -  ns      6
Clock High pulse width               tHZCN                                              6
Clock Low pulse width                 tCH   1.5 1.5 - 1.5 -                   ns      7
Address setup to clock High           tCL                                               7
Data setup to clock High              tAS   0          0        -  0        -  ns      7
Write setup to clock High             tDS                                               7
Chip select setup to clock High       tWS    3.0 - 3.5 - 4.0 ns                        7
Clock enable setup to clock High      tCSS                                              7
ADV/LD setup to clock High           tCENS   3.0 - 3.5 - 4.0 ns                        7
Address hold from clock High         tADVS                                              7
Data hold from clock High             tAH    1.5 - 1.5 - 2.0 ns                        7
Write hold from clock High            tDH                                               7
ADV/LD hold from clock High           tWH   2.0 2.4 - 2.5 -                   ns      7
Clock enable hold from clock High    tADVH                                              7
Chip select hold from clock High     tCENH  2.3 2.4 - 2.5 -                   ns
                                      tCSH
1 See "Notes" on page 15.                   1.4 1.5 - 1.5 -                   ns

                                            1.4 1.5 - 1.5 -                   ns

                                            1.4 1.5 - 1.5 -                   ns

                                            1.4 1.5 - 1.5 -                   ns

                                            1.4 1.5 - 1.5 -                   ns

                                            1.4 1.5 - 1.5 -                   ns

                                            0.4 0.5 - 0.5 -                   ns

                                            0.4 0.5 - 0.5 -                   ns

                                            0.4 0.5 - 0.5 -                   ns

                                            0.4 0.5 - 0.5 -                   ns

                                            0.4 0.5 - 0.5 -                   ns

                                            0.4 0.5 - 0.5 -                   ns

Snooze Mode Electrical Characteristics  Conditions      Symbol      Min         Max  Units
                                        ZZ > VIH
                    Description                            ISB2                 30   mA
Current during Snooze Mode
ZZ active to input ignored                                 tPDS        2             cycle
ZZ inactive to input sampled
ZZ active to SNOOZE current                                tPUS        2             cycle
ZZ inactive to exit SNOOZE current
                                                           tZZI                 2    cycle

                                                        tRZZI          0             cycle

4/28/05; v.1.3                              Alliance Semiconductor                   P. 9 of 19
                                                                                                       AS7C3364NTD32B
                                                                                                        AS7C3364NTD36B
Key to switching waveforms                       Falling input               don't care
                                                                                                           Undefined
                     Rising input
                                                                                                          tCYC
Timing waveform of read cycle
                                                                                                    A3
                                                         tCH tCL

CLK

                tCES tCEH

CEN

                tAS      tAH

Address              A1                      A2

                tWS tWH

R/W

                tWS tWH

  BWn                    tCSH
CE0,CE2

CE1

                tADVS tADVH

ADV/LD

       OE                               tOE       tHZOE         Q(A2)                    Q(A2Y`10)                     tHLZC
      Dout                      tLZOE
                                             Q(A1)                                                             Q(A3)
4/28/05; v.1.3
                                                                       Q(A2Y`01)                    Q(A2Y`11)

                         Read   DSEL             Read    Continue Continue Continue      Inhibit    Read    Continue
                         Q(A1)                   Q(A2)                                   Clock      Q(A3)     Read
                                                         Read          Read  Read
                                                                                                           Q(A3Y`01)
                                                         Q(A2Y`01) Q(A2Y`10) Q(A2Y`11)

                                                         Alliance Semiconductor                                P. 10 of 19
Timing waveform of write cycle                                                                                    AS7C3364NTD32B
                                                                                                                   AS7C3364NTD36B
                                                                  tCH tCL
                                                                                                                     tCYC
CLK
                                                                                                               A3
                tCES tCEH

CEN

                tAS          tAH

Address              A1                   A2

R/W

  BWn                    tCSH
CE0,CE2

   CE1          tADVS tADVH
ADV/LD

OE                                                                                                             tDS    tDH
Din
Dout                                                D(A1)                D(A2)                                             D(A3)
                                                                                      D(A2Y`01)
                                         tHZOE                                                        D(A2Y`10) D(A2Y`11)

                     Q(n-2)         Q(n-1)

                             Write  DSEL                   Write  Continue Continue Continue          Inhibit  Write   Continue
                             D(A1)                         D(A2)                                      Clock    D(A3)     Write
                                                                  Write  Write                 Write
                                                                                                                      D(A3Y`01)
                                                                  D(A2Y`01) D(A2Y`10) D(A2Y`11)

4/28/05; v.1.3                                                    Alliance Semiconductor                                   P. 11 of 19
Timing waveform of read/write cycle                                                                              AS7C3364NTD32B
                                                                                                                  AS7C3364NTD36B
                                                       tCH tCL
                                                                                                                 tCYC

CLK                       tCENH

         tCENS
CEN

CE1

                tCSS      tCSH

CE0, CE2

             tADVS        tADVH
ADV/LD                    tWH
                          tWH
                 tWS
    R/W

                 tWS
    BWn

                tAS       tAH

ADDRESS               A1         A2            A3          A4                                     A5         A6         A7
                                               D(A2)                                                                    D(A5)
                                     tDS tDH                   tCD                  tOH               tOE tHZC
                                                            tLZC
D/Q                                     D(A1)                                       Q(A3)      Q(A4)  Q(A401)                 Q(A6)
                                                       D(A201)
                                                                                                      tLZOE
                                                                                           tHZOE

OE

Command                   Write      Write      Burst  Read   Read                      Burst         Write      Read   Write  DSEL
                          D(A1)      D(A2)     Write   Q(A3)  Q(A4)                    Read           D(A5)      Q(A6)  D(A7)
                                            D(A201)                                Q(A401)

Note: = XOR when LBO = high/no connect. = ADD when LBO = low. BW[a:d] is don't care.

4/28/05; v.1.3                                         Alliance Semiconductor                                                  P. 12 of 19
NOP, stall and deselect cycles                                                                AS7C3364NTD32B
                                                                                               AS7C3364NTD36B
          CLK                                                                       A2
          CEN                              Q(A101) Q(A110)                                                          A3
           CE1                                                                                   D(A2)

CE0, CE2
  ADV/LD

R/W
BWn

Address         A1

D/Q                             Q(A1)

Command             Read      Burst STALL  Burst     DSEL  Burst                        Write     Burst      Burst  Write
                    Q(A1)  Q(A101)                        DSEL                         D(A2)      NOP   D(A210)    NOP
                                           Q(A110)                                            D(A201)             D(A3)

Note: = XOR when LBO = high/no connect; = ADD when LBO = low. OE is low.

4/28/05; v.1.3                             Alliance Semiconductor                                                   P. 13 of 19
Timing waveform of snooze mode                                         AS7C3364NTD32B
                                                                       AS7C3364NTD36B
CLK             ZZ setup cycle
  ZZ                tZZI                       
                        ISB2
Isupply                                                         tPUS
                                                         ZZ recovery cycle
All inputs     Deselect or Read Only
(except ZZ)                                            tRZZI

                                                      Deselect or Read Only

                                                                                         Normal
                                                                                         operation
                                                                                         Cycle

Dout                                   High-Z

4/28/05; v.1.3                         Alliance Semiconductor  P. 14 of 19
                                                                                                         AS7C3364NTD32B
                                                                                                         AS7C3364NTD36B

                                                                                 

AC test conditions

Output Load: see Figure B,                                                                             Thevenin equivalent:
  except for tLZC, tLZOE, tHZOE, tHZC see Figure C.                                                      +3.3V for 3.3V I/O;
                                                                                                         /+2.5V for 2.5V I/O
Input pulse level: VSS to 3V. See Figure A.                                                            319 / 1667
Input rise and fall time (Measured at 0.3V and 2.7V): 1.0V/ns. See Figure A.
Input and output timing reference levels: 1.5V.                                                        5 pF*
                                                                                                         GND *including scope
                                                  Z0=50                      50              DOUT
                                                                                                                  and jig capacitance
+3.0V               90%          Dout                                               VL=1.5V  353 / 1538
        90%            10%                                                   30 pF*

     10%
VSS

       Figure A: Input waveform                   Figure B: Output load (A)                  Figure C: Output load (B)

Notes

1 For test conditions, see AC Test Conditions, Figures A, B, C.              6 tCH measured as HIGH above VIH, and tCL measured as LOW below
2 This parameter measured with output load condition in Figure C                  VIL

3 This parameter is sampled and not 100% tested.                             7 This is a synchronous device. All addresses must meet the specified

4 tHZOE is less than tLZOE; and tHZC is less than tLZC at any given temper-  setup and hold times for all rising edges of CLK. All other synchronous
     ature and voltage.                                                      inputs must meet the setup and hold times with stable logic levels for all
                                                                             rising edges of CLK when chip is enabled.
5 tHZCN is a `no load' parameter to indicate exactly when SRAM outputs

     have stopped driving.

4/28/05; v.1.3                                    Alliance Semiconductor                                 P. 15 of 19
                                                               AS7C3364NTD32B
                                                               AS7C3364NTD36B

                                       

Package Dimensions
100-pin quad flat pack (TQFP)

        TQFP                                                  Hd
                                                               D
    Min Max
                                                                                                b
A1  0.05        0.15                                                                            e

A2  1.35        1.45           He E

b   0.22        0.38

c   0.09        0.20

D   13.90       14.10

E   19.90       20.10

e   0.65 nominal

Hd  15.90       16.10

He  21.90       22.10

L   0.45        0.75

L1  1.00 nominal

    0          7

Dimensions in millimeters

                               c                          
                                   L1                  A1 A2
                                    L

4/28/05; v.1.3                 Alliance Semiconductor                                              P. 16 of 19
                                                                       AS7C3364NTD32B
                                                                       AS7C3364NTD36B

                                               

Ordering information

Package         Width       -200                            -166                                       -133
                                               AS7C3364NTD32B-166TQC                    AS7C3364NTD32B-133TQC
TQFP               32  AS7C3364NTD32B-200TQC  AS7C3364NTD36B-166TQC                    AS7C3364NTD36B-133TQC
                                               AS7C3364NTD32B-166TQI                    AS7C3364NTD32B-133TQI
TQFP               36  AS7C3364NTD36B-200TQC  AS7C3364NTD36B-166TQI                    AS7C3364NTD36B-133TQI

TQFP               32  AS7C3364NTD32B-200TQI

TQFP               36  AS7C3364NTD36B-200TQI

Note: Add suffix `N' to the above part number for lead free parts (Ex. AS7C3364NTD32B-166TQCN)

Part numbering guide

AS7C            33      64  NTD   32/36        B  XXX                                  TQ         C/I  X

1               2       3   4     5            6  7                                             8  9    10

1.Alliance Semiconductor SRAM prefix
2.Operating voltage: 33=3.3V
3.Organization: 64=64K
4.NTDTM=No Turn-around Delay, Pipelined mode.
5.Organization: 32=x32; 36=x36
6.Production version: B = Product revision
7.Clock speed (MHz)
8.Package type: TQ=TQFP
9.Operating temperature: C=Commercial ( 0 C to 70 C); I=Industrial (-40 C to 85 C)
10. N = Lead free part

4/28/05; v.1.3                    Alliance Semiconductor                                                P. 17 of 19
Revision History                                    AS7C3364NTD32B
                                                     AS7C3364NTD36B
    Rev. No.         History
       v.1.3      Initial version                            Revised Date
                                                                 4/28/05

4/28/05; v.1.3    Alliance Semiconductor             P. 18 of 19
                                                                AS7C3364NTD32B
                                                                AS7C3364NTD36B

                                    



Alliance Semiconductor Corporation  Copyright Alliance Semiconductor
2575, Augustine Drive,              All Rights Reserved
Santa Clara, CA 95054               Part Number: AS7C3364NTD32B /
Tel: 408 - 855 - 4900
Fax: 408 - 855 - 4999                                AS7C3364NTD36B
www.alsc.com                        Document Version: v.1.3

Copyright 2003 Alliance Semiconductor Corporation. All rights reserved. Our three-point logo, our name and Intelliwatt are trademarks or registered
   trademarks of Alliance. All other brand and product names may be the trademarks of their respective companies. Alliance reserves the right to make
   changes to this document and its products at any time without notice. Alliance assumes no responsibility for any errors that may appear in this document.
   The data contained herein represents Alliance's best data and/or estimates at the time of issuance. Alliance reserves the right to change or correct this
   data at any time, without notice. If the product described herein is under development, significant changes to these specifications are possible. The
   information in this product data sheet is intended to be general descriptive information for potential customers and users, and is not intended to operate
   as, or provide, any guarantee or warrantee to any user or customer. Alliance does not assume any responsibility or liability arising out of the application
   or use of any product described herein, and disclaims any express or implied warranties related to the sale and/or use of Alliance products including
   liability or warranties related to fitness for a particular purpose, merchantability, or infringement of any intellectual property rights, except as express
   agreed to in Alliance's Terms and Conditions of Sale (which are available from Alliance). All sales of Alliance products are made exclusively according
   to Alliance's Terms and Conditions of Sale. The purchase of products from Alliance does not convey a license under any patent rights, copyrights; mask
   works rights, trademarks, or any other intellectual property rights of Alliance or third parties. Alliance does not authorize its products for use as critical
   components in life-supporting systems where a malfunction or failure may reasonably be expected to result in significant injury to the user, and the
   inclusion of Alliance products in such life-supporting systems implies that the manufacturer assumes all risk of such use and agrees to indemnify
   Alliance against all claims arising from such use.
This datasheet has been downloaded from:
             www.EEworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved