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AS7C3364FT36B-80TQIN

器件型号:AS7C3364FT36B-80TQIN
厂商名称:ALSC [Alliance Semiconductor Corporation]
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器件描述

3.3V 64K x 32/36 Flow Through Synchronous SRAM

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AS7C3364FT36B-80TQIN器件文档内容

February 2005                                                                       AS7C3364FT32B
                                                                                    AS7C3364FT36B

                                                                                 

                           3.3V 64K 32/36 Flow Through Synchronous SRAM

Features                                                               Multiple chip enables for easy expansion
                                                                      3.3V core power supply
Organization: 65,536 words 32 or 36 bits                           2.5V or 3.3V I/O operation with separate VDDQ
Fast clock to data access: 6.5/7.5/8.0/10.0 ns                      Linear or interleaved burst control
Fast OE access time: 3.5/4.0 ns                                     Snooze mode for reduced power standby
Fully synchronous flow through operation                            Common data inputs and data outputs
Asynchronous output enable control
Available in 100-pin TQFP package
Individual byte write and Global write

Logic block diagram

                                                                      LBO

                            CLK                       CLK                  Q0
                             ADV                      CE           Burst logic
                           ADSC
                           ADSP                       CLR             Q1                    64K 32/36
                           A[17:0]
                                                  18  D              Q 18       16   18       Memory
                            GWE                                                                 array
                            BWE
                             BWd                      CE   Address
                                                           register
                             BWc                      CLK

                             BWb                      D DQd Q                        36/32    36/32
                                                        Byte write
                             BWa                         registers                       4

                             CE0                      CLK
                             CE1
                             CE2                      D DQc Q
                                                        Byte write
                                ZZ                       registers

                              OE                      CLK

                                                      D DQb Q
                                                        Byte write
                                                         registers

                                                      CLK

                                                      D DQa Q
                                                        Byte write
                                                         registers

                                                      CLK

                                                      D            Q                 OE
                                                                                      Output
                                                           Enable                     buffer     Input
                                                      CE register                              registers
                                                      CLK                                     CLK

                                    Power             D Enable Q
                                    down                   delay
                                                         register

                                                      CLK

                                                                                              36/32
                                                                                              DQ[a:d]

Selection guide

                                                      65                       -75           -80         -10          Units

Minimum cycle time                                    7.5                       8.5           10          12           ns

Maximum clock access time                             6.5                       7.5           8.0         10.0         ns

Maximum operating current                             275                       250           215         185          mA

Maximum standby current                               90                        85            75          75           mA

Maximum CMOS standby current (DC)                     30                        30            30          30           mA

2/8/05; v.1.2                       Alliance Semiconductor                                                                      P. 1 of 19

                                                                                                          Copyright Alliance Semiconductor. All rights reserved.
                                                                           AS7C3364FT32B
                                                                            AS7C3364FT36B
2 Mb Synchronous SRAM products list1,2
                                                                                 Speed
Org            Part Number                                      Mode       200/166/133 MHz
                                                               PL-SCD      200/166/133 MHz
128KX18        AS7C33128PFS18B                                 PL-SCD      200/166/133 MHz
                                                               PL-SCD      200/166/133 MHz
64KX32         AS7C3364PFS32B                                  PL-DCD      200/166/133 MHz
                                                               PL-DCD      200/166/133 MHz
64KX36         AS7C3364PFS36B                                  PL-DCD      6.5/7.5/8.0/10 ns
                                                                           6.5/7.5/8.0/10 ns
128KX18        AS7C33128PFD18B                                    FT       6.5/7.5/8.0/10 ns
                                                                  FT
64KX32         AS7C3364PFD32B                                     FT

64KX36         AS7C3364PFD36B

128KX18        AS7C33128FT18B

64KX32         AS7C3364FT32B

64KX36         AS7C3364FT36B

1 Core Power Supply: VDD = 3.3V + 0.165V
2 I/O Supply Voltage: VDDQ = 3.3V + 0.165V for 3.3V I/O

                         VDDQ = 2.5V + 0.125V for 2.5V I/O

PL-SCD         : Pipelined Burst Synchronous SRAM - Single Cycle Deselect
PL-DCD         : Pipelined Burst Synchronous SRAM - Double Cycle Deselect
FT             : Flow-through Burst Synchronous SRAM

2/8/05; v.1.2  Alliance Semiconductor                                      P. 2 of 19
                                                            AS7C3364FT32B
                                                            AS7C3364FT36B

                                 

Pin arrangement

                 DQPc/NC 1       100 A                                                            80 DQPb/NC
                       DQc0 2       99 A                                                          79 DQb7
                       DQc1 3          98 CE0                                                     78 DQb6
                      VDDQ 4              97 CE1                                                  77 VDDQ
                       VSSQ 5                96 BWd                                               76 VSSQ
                       DQc2 6                   95 BWc                                            75 DQb5
                       DQc3 7                      94 BWb                                         74 DQb4
                       DQc4 8                         93 BWa                                      73 DQb3
                       DQc5 9                            92 CE2                                   72 DQb2
                       VSSQ 10                              91 VDD                                71 VSSQ
                      VDDQ 11                                  90 VSS                             70 VDDQ
                       DQc6 12                                    89 CLK                          69 DQb1
                       DQc7 13                                        88 GWE                      68 DQb0
                         NC 14                                           87 BWE                   67 VSS
                        VDD 15                                              86 OE                 66 NC
                         NC 16                                                 85 ADSC            65 VDD
                         VSS 17                                                   84 ADSP
                      DQd0 18                                                        83 ADV       64 ZZ
                      DQd1 19                                                           82 A
                      VDDQ 20                                                              81 A   63 DQa7
                       VSSQ 21                                                                    62 DQa6
                      DQd2 22    TQFP 14 20 mm                                                  61 VDDQ
                      DQd3 23                                                                     60 VSSQ
                      DQd4 24                                                                     59 DQa5
                      DQd5 25                                                                     58 DQa4
                       VSSQ 26                                                                    57 DQa3
                      VDDQ 27                                                                     56 DQa2
                      DQd6 28                                                                     55 VSSQ
                      DQd7 29                                                                     54 VDDQ
                                                                                                  53 DQa1
                 DQPd/NC 30                                                                       52 DQa0
                                                                                                  51 DQPa/NC

                                 LBO 31
                                    A 32
                                       A 33
                                          A 34
                                             A 35
                                                A1 36
                                                   A0 37

                                                      NC 38
                                                         NC 39
                                                            VSS 40
                                                               VDD 41
                                                                  NC 42
                                                                      NC 43

                                                                         A 44
                                                                            A 45
                                                                               A 46
                                                                                  A 47
                                                                                     A 48
                                                                                        A 49
                                                                                           NC 50

                                 Note: Pins 1,30,51,80 are NC for 32

2/8/05; v.1.2                    Alliance Semiconductor                                                       P. 3 of 19
                                                                 AS7C3364FT32B
                                                                 AS7C3364FT36B

                                    

Functional description

The AS7C3364FT32B/36B is a high-performance CMOS 2-Mbit synchronous Static Random Access Memory (SRAM) device organized as
65,536 words 32 or 36 bits.

Fast cycle times of 7.5/8.5/10/12 ns with clock access times (tCD) of 6.5/7.5/8.0/10 ns. Three chip enable (CE) inputs permit easy memory
expansion. Burst operation is initiated in one of two ways: the controller address strobe (ADSC), or the processor address strobe (ADSP).
The burst advance pin (ADV) allows subsequent internally generated burst addresses.

Read cycles are initiated with ADSP (regardless of WE and ADSC) using the new external address clocked into the on-chip address register
when ADSP is sampled low, the chip enables are sampled active, and the output buffer is enabled with OE. In a read operation, the data
accessed by the current address registered in the address registers by the positive edge of CLK are carried to the data-out buffer. ADV is
ignored on the clock edge that samples ADSP asserted, but is sampled on all subsequent clock edges. Address is incremented internally for
the next access of the burst when ADV is sampled low and both address strobes are high. Burst mode is selectable with the LBO input. With
LBO unconnected or driven high, burst operations use an interleaved count sequence. With LBO driven low, the device uses a linear count
sequence.

Write cycles are performed by disabling the output buffers with OE and asserting a write command. A global write enable GWE writes all
32/36 regardless of the state of individual BW[a:d] inputs. Alternately, when GWE is high, one or more bytes may be written by asserting
BWE and the appropriate individual byte BWn signals.

BWn is ignored on the clock edge that samples ADSP low, but it is sampled on all subsequent clock edges. Output buffers are disabled when
BWn is sampled LOW regardless of OE. Data is clocked into the data input register when BWn is sampled low. Address is incremented
internally to the next burst address if BWn and ADV are sampled low.

Read or write cycles may also be initiated with ADSC instead of ADSP. The differences between cycles initiated with ADSC and ADSP are
as follows:

    ADSP must be sampled high when ADSC is sampled low to initiate a cycle with ADSC.

WE signals are sampled on the clock edge that samples ADSC low (and ADSP high).

    Master chip enable CE0 blocks ADSP, but not ADSC.

The AS7C3364FT32B and AS7C3364FT36B family operates from a core 3.3V power supply. I/Os use a separate power supply that can
operate at 2.5V or 3.3V. These devices are available in a 100-pin TQFP package.

TQFP capacitance             Symbol  Test conditions                                    Min       Max      Unit
                              CIN*      VIN = 0V                                          -          5      pF
             Parameter        CI/O*    VOUT = 0V                                          -          7      pF
Input capacitance
I/O capacitance                                                                         Symbol  Typical  Units
                                                                                            JA      40    C/W
*Guaranteed not tested                                                                      JA      22    C/W
                                                                                            JC      8     C/W
TQFP thermal resistance

            Description                            Conditions                  1layer
                                                                               4layer
Thermal resistance          Test conditions follow standard test methods and
(junction to ambient)1       procedures for measuring thermal impedance,
                                                per EIA/JESD51
Thermal resistance
(junction to top of case)1

1 This parameter is sampled

2/8/05; v.1.2                        Alliance Semiconductor                                               P. 4 of 19
                                                                      AS7C3364FT32B
                                                                      AS7C3364FT36B

                                          

Signal descriptions

     Pin       I/O Properties              Description
CLK
A,A0,A1        I CLOCK Clock. All inputs except OE, ZZ, and LBO are synchronous to this clock.
DQ[a,b,c,d]
CE0            I SYNC Address. Sampled when all chip enables are active and when ADSC or ADSP are asserted.

CE1, CE2       I/O SYNC Data. Driven as output when the chip is enabled and when OE is active.
ADSP
ADSC           I     SYNC      Master chip enable. Sampled on clock edges when ADSP or ADSC is active. When CE0 is inactive,
ADV                            ADSP is blocked. Refer to the "Synchronous truth table" for more information.
GWE
BWE            I     SYNC      Synchronous chip enables, active high, and active low, respectively. Sampled on clock edges when
                               ADSC is active or when CE0 and ADSP are active.
BW[a,b,c,d]
               I SYNC Address strobe processor. Asserted low to load a new address or to enter standby mode.
OE
LBO            I SYNC Address strobe controller. Asserted low to load a new address or to enter standby mode.
ZZ
NC             I SYNC Advance. Asserted low to continue burst read/write.

               I     SYNC      Global write enable. Asserted low to write all 32/36 bits. When high, BWE and BW[a:d] control write
                               enable.

               I SYNC Byte write enable. Asserted low with GWE high to enable effect of BW[a:d] inputs.

                                     Write enables. Used to control write of individual bytes when GWE is high and BWE is low. If any of
               I SYNC BW[a:d] is active with GWE high and BWE low, the cycle is a write cycle. If all BW[a:d] are inactive,

                                     the cycle is a read cycle.

               I ASYNC Asynchronous output enable. I/O pins are driven when OE is active and chip is in read mode.

               I STATIC Selects Burst mode. When tied to VDD or left floating, device follows interleaved Burst order. When
                                     driven Low, device follows linear Burst order. This signal is internally pulled High.

               I ASYNC Snooze. Places device in low power mode; data is retained. Connect to GND if unused.

               -     -         No connect

Snooze Mode

SNOOZE MODE is a low current, power-down mode in which the device is deselected and current is reduced to ISB2. The duration of
SNOOZE MODE is dictated by the length of time the ZZ is in a High state.

The ZZ pin is an asynchronous, active high input that causes the device to enter SNOOZE MODE.

When the ZZ pin becomes a logic High, ISB2 is guaranteed after the time tZZI is met. After entering SNOOZE MODE, all inputs except ZZ
is disabled and all outputs go to High-Z. Any operation pending when entering SNOOZE MODE is not guaranteed to successfully complete.
Therefore, SNOOZE MODE (READ or WRITE) must not be initiated until valid pending operations are completed. Similarly, when exiting
SNOOZE MODE during tPUS, only a DESELECT or READ cycle should be given while the SRAM is transitioning out of SNOOZE MODE.

2/8/05; v.1.2                              Alliance Semiconductor                                            P. 5 of 19
                                                                                                AS7C3364FT32B
                                                                                                AS7C3364FT36B

                                                                    

Write enable truth table (per byte)1

         Function       GWE     BWE       BWa        BWb         BWc      BWd
                          L       X         X          X           X        X
Write All Bytes           H       L         L          L           L        L
Write Byte a              H       L         L          H           H        H
Write Byte c and d        H       L         H          H           L        L

                        H       H                 X      X       X        X

Read

                        H       L                 H      H       H        H

1 Key: X = don't care, L = low, H = high, n = a, b, c, d; BWE, BWn = internal write signal.

Asynchronous Truth Table

       Operation        ZZ      OE                   I/O Status

Snooze mode             H          X                 High-Z

Read                    L          L                 Dout

                        L          H                 High-Z

Write                   L          X              Din, High-Z

Deselected              L          X                 High-Z

Notes:
1. X means "Don't Care"
2. ZZ pin is pulled down internally
3. For write cycles that follows read cycles, the output buffers must be disabled with OE, otherwise data bus contention will occur.
4. Snooze mode means power down state of which stand-by current does not depend on cycle times
5. Deselected means power down state of which stand-by current depends on cycle times

Burst sequence table

             Interleaved burst address (LBO = 1)                          Linear burst address (LBO = 0)

                    A1 A0 A1 A0 A1 A0             A1 A0                                      A1 A0 A1 A0 A1 A0                            A1 A0
                                                    11                                                                                      11
1st Address         00      01        10            10       1st Address                     00  01                                   10    00
                                                    01                                                                                      01
2nd Address         01      00        11            00       2nd Address                     01  10                                   11    10

3rd Address         10      11        00                     3rd Address                     10  11                                   00

4th Address         11      10        01                     4th Address                     11  10                                   01

2/8/05; v.1.2                             Alliance Semiconductor                                                                                 P. 6 of 19
                                                                     AS7C3364FT32B
                                                                     AS7C3364FT36B

                                       

Synchronous truth table[4]

CE01 CE1 CE2 ADSP ADSC ADV WRITE[2] OE Address accessed      CLK        Operation     DQ
                                                             L to H     Deselect     Hi-Z
H  X           X  X         LX    X  X                 NA    L to H     Deselect     Hi-Z
                                                             L to H     Deselect     Hi-Z
L  L           X  L         XX    X  X                 NA    L to H     Deselect     Hi-Z
                                                             L to H     Deselect     Hi-Z
L  L           X  H         LX    X  X                 NA    L to H    Begin read
                                                             L to H    Begin read      Q
L  X           H  L         XX    X  X                 NA    L to H    Begin read    Hi-Z
                                                             L to H    Begin read
L  X           H  H         LX    X  X                 NA    L to H  Continue read     Q
                                                             L to H  Continue read   Hi-Z
L  H           L  L         XX    X  L     External          L to H  Suspend read
                                                             L to H  Suspend read      Q
L  H           L  L         XX    X  H     External          L to H  Continue read   Hi-Z
                                                             L to H  Continue read
L  H           L  H         LX    H  L     External          L to H  Suspend read      Q
                                                             L to H  Suspend read    Hi-Z
L  H           L  H         LX    H  H     External          L to H   Begin write
                                                             L to H  Continue write    Q
X  X           X  H         H  L  H  L                 Next  L to H  Continue write  Hi-Z
                                                             L to H  Suspend write
X  X           X  H         H  L  H  H                 Next  L to H  Suspend write     Q
                                                                                     Hi-Z
X  X           X  H         HH    H  L     Current
                                                                                      D3
X  X           X  H         HH    H  H     Current                                     D
                                                                                       D
H  X           X  X         H  L  H  L                 Next                            D
                                                                                       D
H  X           X  X         H  L  H  H                 Next

H  X           X  X         HH    H  L     Current

H  X           X  X         HH    H  H     Current

L  H           L  H         LX    L  X     External

X  X           X  H         H  L  L  X                 Next

H  X           X  X         H  L  L  X                 Next

X  X           X  H         HH    L  X     Current

H  X           X  X         HH    L  X     Current

1 X = don't care, L = low, H = high
2 For WRITE, L means any one or more byte write enable signals (BWa, BWb, BWc or BWd) and BWE are LOW or GWE is LOW. WRITE = HIGH for all BWx, BWE, GWE
HIGH. See "Write enable truth table (per byte)," on page 6 for more information.
3 For write operation following a READ, OE must be high before the input data set up time and held high throughout the input hold time
4 ZZ pin is always Low.

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                                                                                       AS7C3364FT32B
                                                                                       AS7C3364FT36B

                                                           

Absolute maximum ratings

               Parameter                            Symbol          Min            Max           Unit

Power supply voltage relative to GND          VDD, VDDQ             0.5           +4.6          V
Input voltage relative to GND (input pins)
Input voltage relative to GND (I/O pins)            VIN             0.5       VDD + 0.5         V
Power dissipation
DC output current                                   VIN             0.5       VDDQ + 0.5        V
Storage temperature (plastic)
Temperature under bias                              PD                            1.8           W

                                                    IOUT                          50            mA

                                                    Tstg            65            +150          C

                                                    Tbias           65            +135          C

Note: Stresses greater than those listed under Absolute Maximum Ratings may cause permanent damage to the device. This is a stress rating only and functional operation of the device at these or any other con-
ditions outside those indicated in the operational sections of this specification is not implied. Exposure to absolute maximum rating conditions may affect reliability.

Recommended operating conditions at 3.3V I/O

                   Parameter                Symbol          Min           Nominal         Max       Unit
Supply voltage for inputs
Supply voltage for I/O                        VDD           3.135         3.3             3.465        V
Ground supply                                VDDQ
                                              Vss           3.135         3.3             3.465        V

                                                            0             0                0           V

Recommended operating conditions at 2.5V I/O

                   Parameter                Symbol          Min           Nominal         Max       Unit
Supply voltage for inputs
Supply voltage for I/O                        VDD           3.135         3.3             3.465        V
Ground supply                                VDDQ
                                              Vss           2.375         2.5             2.625        V

                                                            0             0                0           V

2/8/05; v.1.2                               Alliance Semiconductor                               P. 8 of 19
                                                                                                                AS7C3364FT32B
                                                                                                                AS7C3364FT36B

                                                                                    

DC electrical characteristics for 3.3V I/O operation

              Parameter          Sym                   Conditions                                      Min     Max           Unit
Input leakage current
Output leakage current           |ILI|                 VDD = Max, 0V < VIN < VDD                       -2           2        A
Input high (logic 1) voltage
                                 |ILO| OE  VIH, VDD = Max, 0V < VOUT < VDDQ                            -2           2        A
Input low (logic 0) voltage
Output high voltage                                    Address and control pins                        2*      VDD+0.3
Output low voltage
                                 VIH                                                                                         V

                                                       I/O pins                                        2* VDDQ+0.3

                                                       Address and control pins                        -0.3**      0.8

                                 VIL                                                                                         V

                                                       I/O pins                                        -0.5**      0.8

                                 VOH                   IOH = 4 mA, VDDQ = 3.135V                      2.4                  V
                                 VOL                   IOL = 8 mA, VDDQ = 3.465V
                                                                                                                  0.4       V

DC electrical characteristics for 2.5V I/O operation

              Parameter          Sym                                       Conditions                          Min           Max      Unit
Input leakage current            |ILI|                         VDD = Max, 0V < VIN < VDD
Output leakage current           |ILO|                 OE  VIH, VDD = Max, 0V < VOUT < VDDQ                    -2            2              A

Input high (logic 1) voltage     VIH                              Address and control pins                     -2            2              A
                                                                             I/O pins
                                                                                                               1.7*     VDD+0.3             V

                                                                                                               1.7*     VDDQ+0.3            V

                                                       Address and control pins                                -0.3**        0.7            V
                                                                 I/O pins
Input low (logic 0) voltage      VIL

                                                                                                               -0.3**        0.7            V

Output high voltage              VOH                   IOH = 4 mA, VDDQ = 2.375V                              1.7                         V

Output low voltage               VOL                   IOL = 8 mA, VDDQ = 2.625V                                            0.7            V

LBO and ZZ pins have an internal pull-up or pull-down, and input leakage = 10 A.
*VIH max < VDD +1.5V for pulse width less than 0.2 X tCYC

**VIL min = -1.5 for pulse width less than 0.2 X tCYC

IDD operating conditions and maximum limits

Parameter                        Sym                   Conditions                                      -65 -75 -80 -10 Unit

Operating power supply current1  ICC                   CE0 < VIL, CE1 > VIH, CE2 < VIL, f = fMax,      275     250      215     185   mA
                                                                   IOUT = 0 mA, ZZ < VIL

                                 ISB                   All VIN  0.2V or > VDD 0.2V, Deselected,      90      85       75        75
                                                                      f = fMax, ZZ < VIL

Standby power supply current     ISB1                   Deselected, f = 0, ZZ < 0.2V,                  30      30       30        30 mA
                                                       all VIN  0.2V or  VDD 0.2V

                                 ISB2                  Deselected, f = fMax, ZZ  VDD 0.2V,           30 30 30 30
                                                              all VIN  VIL or  VIH

1 ICC given with no output loading. ICC increases with faster cycle times and greater output loading.

2/8/05; v.1.2                                          Alliance Semiconductor                                                   P. 9 of 19
                                                                                 AS7C3364FT32B
                                                                                 AS7C3364FT36B

                                                     

Timing characteristics over operating range

                                             65     -75     -80        10          Notes

               Parameter            Sym Min Max Min Max Min Max Min Max Unit 1

Cycle time                          tCYC 7.5 8.5 10 12                    ns

Clock access time                   tCD       6.5 7.5 8.0              10 ns

Output enable LOW to data valid     tOE       3.5 3.5 4.0 4.0 ns

Clock HIGH to output Low Z          tLZC 2.5 2.5 2.5 2.5                  ns 2,3,4

Data output invalid from clock HIGH tOH 2.5 2.5 2.5 2.5                   ns      2

Output enable LOW to output Low Z tLZOE 0 0             0        0       ns 2,3,4

Output enable HIGH to output High Z tHZOE 3.0 3.5 4.0 5.0 ns 2,3,4

Clock HIGH to output High Z         tHZC 3.0 3.5 4.0 5.0 ns 2,3,4

Output enable HIGH to invalid output tOHOE 0 0          0        0       ns

Clock HIGH pulse width              tCH 2.5 3.0 4.0 4.0                   ns      5
Clock LOW pulse width
Address setup to clock HIGH         tCL 2.5 3.0 4.0 4.0                   ns      5
Data setup to clock HIGH
Write setup to clock HIGH           tAS 1.5 2.0 2.0 2.0                   ns      6
Chip select setup to clock HIGH
                                    tDS 1.5 2.0 2.0 2.0                   ns      6

                                    tWS 1.5 2.0 2.0 2.0                   ns 6,7

                                    tCSS 1.5 2.0 2.0 2.0                  ns 6,8

Address hold from clock HIGH        tAH 0.5 0.5 0.5 0.5                   ns      6

Data hold from clock HIGH           tDH 0.5 0.5 0.5 0.5                   ns      6

Write hold from clock HIGH          tWH 0.5 0.5 0.5 0.5                   ns 6,7

Chip select hold from clock HIGH    tCSH 0.5 0.5 0.5 0.5                  ns 6,8

ADV setup to clock HIGH             tADVS 1.5 2.0 2.0 2.0                 ns      6

ADSP setup to clock HIGH            tADSPS 1.5 2.0 2.0 2.0                ns      6

ADSC setup to clock HIGH            tADSCS 1.5 2.0 2.0 2.0                ns      6

ADV hold from clock HIGH            tADVH 0.5 0.5 0.5 0.5                 ns      6
ADSP hold from clock HIGH
ADSC hold from clock HIGH           tADSPH 0.5 0.5 0.5 0.5                ns      6

                                    tADSCH 0.5 0.5 0.5 0.5                ns      6

1 See "Notes" on page 16.

Snooze Mode Electrical Characteristics

                  Description            Conditions  Symbol  Min        Max          Units
Current during Snooze Mode               ZZ > VIH
ZZ active to input ignored                           ISB2                    30      mA
ZZ inactive to input sampled
ZZ active to SNOOZE current                          tPDS         2                  cycle
ZZ inactive to exit SNOOZE current
                                                     tPUS         2                  cycle

                                                     tZZI                    2       cycle

                                                     tRZZI        0

2/8/05; v.1.2                       Alliance Semiconductor                       P. 10 of 19
                                                                                         AS7C3364FT32B
                                                                                          AS7C3364FT36B
Key to switching waveforms
                                                                                                             Undefined
               Rising input                 Falling input                don't care

Timing waveform of read cycle                                 tCYC

          CLK                                       tCH       tCL

        tADSPS           tADSPH             tADSCH
ADSP                            tADSCS

ADSC

               tAS       tAH                             LOAD NEW ADDRESS
                                                                                      A3
Address              A1                 A2

                         tWS   tWH

GWE, BWE

               tCSS      tCSH
CE0, CE2

CE1                 tADVS     tADVH
ADV
                                                              ADV inserts wait states
  OE

                       tOE                  tHZOE        tOH
               tLZOE

Dout                           Q(A1)                Q(A201)  Q(A210)   Q(A211) Q(A3) Q(A301) Q(A310) Q(A311)

                                                         tCD                              tHZC

                         Read Suspend Read Burst ReadBurst Read Suspend Burst Read Read Burst Read Burst Read Burst Read

                         Q(A1) Read Q(A2) Q(A 201) Q(A 210) Read Q(A 211) Q(A3) Q(A 301) Q(A 310) Q(A 311) DSEL

                               Q(A1)                          Q(A 210)

Note: = XOR when LBO = high/no connect; = ADD when LBO = low. BW[a:d] is don't care.

2/8/05; v.1.2                               Alliance Semiconductor                        P. 11 of 19
                                                                                               AS7C3364FT32B
                                                                                               AS7C3364FT36B

                                                                  

Timing waveform of write cycle

                                   tCYC

                   tCH             tCL

CLK               tADSPS
ADSP                 tADSPH

    ADSC           tAS                                             ADSC LOADS NEW ADDRESS                          tADSCS
                     tAH                                                                               A3             tADSCH
  Address
     BWE       A1                A2                                                                                tWS
                                                                                                                      tWH
   BW[a:d]
                   tCSS
CE0, CE2              tCSH

CE1                                 ADV SUSPENDS BURST                                                            tADVS
ADV                                                                                                                  tADVH

OE                        D(A1)          D(A2) D(A201) D(A201) D(A210) D(A211) D(A3)                             tDS
Din                                                                                                                      tDH

                                                                                                           D(A301) D(A310)

                   Read   Suspend    Read   Suspend ADV Suspend ADV              ADV                       Write   Burst    ADV
                   Q(A1)    Write    Q(A2)                                                                 D(A 3)
                            D(A1)           Write Burst            Write  Burst  Burst                             Write Burst

                                            D(A 2) Write D(A 201) Write         Write                             D(A 301) Write

                                            D(A 201)                     D(A 210) D(A 211)                             D(A 310)

Note: = XOR when LBO = high/no connect; = ADD when LBO = low.

2/8/05; v.1.2                      Alliance Semiconductor                                                                 P. 12 of 19
                                                                                                          AS7C3364FT32B
                                                                                                          AS7C3364FT36B

                                                                  

Timing waveform of read/write cycle (ADSP Controlled; ADSC High)

                                               tCYC

                                tCH            tCL

     CLK             tADSPS           tAS                                A3
                        tADSPH            tAH
    ADSP                                                           tWS
Address       A1               A2                                    tWH

   BWE
BW[a:d]

CE0, CE2

CE1                                                               tADVS
ADV                                                                   tADVH
OE
Din                                   tDS tDH
Dout
               tCD                            D(A2)                          tOE                 tOH

               tLZC             tHZOE                tLZOE                            Q(A3)  Q(A301) Q(A310) Q(A311)

                     Q(A1)

               Read         Suspend    Read    Suspend                       Read      ADV        ADV        ADV     Suspend
               Q(A1)          Read     Q(A2)     Write                       Q(A3)     Burst      Burst      Burst      Read
                             Q(A1)               D(A 2)                                Read       Read       Read
                                                                                    Q(A 301)  Q(A 310)  Q(A 311)  Q(A 311)

Note: = XOR when LBO = high/no connect; = ADD when LBO = low.

2/8/05; v.1.2                   Alliance Semiconductor                                                               P. 13 of 19
                                                                                                         AS7C3364FT32B
                                                                                                         AS7C3364FT36B

                                                                  

Timing waveform of read/write cycle(ADSC controlled, ADSP = HIGH)

                                                            tCYC

                                                     tCH    tCL

  CLK              tADSCH

       tADSCS
ADSC

                                                                                   tAS         tAH

ADDRESS        A1      A2              A3     A4            A5     A6          A7       A8          A9   A10

BWE                                                                      tWS tWH
BW[a:d]

            tCSS tCSH

CE0,CE2

CE1

OE                     tOE                                                                         tCD         tOH
Dout           tLZOE
Din                                                 tHZOE
                                Q(A1)
                                       Q(A2)  Q(A3)  Q(A4)                                               Q(A9)  Q(A10)

                                                            tDS           tDH

                                                            D(A5)  D(A6)  D(A7)         D(A8)

                             READ READ READ READ                WRITE WRITE WRITE WRITE READ READ
                              Q(A1) Q(A2) Q(A3) Q(A4)           D(A5) D(A6) D(A7) D(A8) Q(A9) Q(A10)

Note: ADV is don't care here.

2/8/05; v.1.2                                 Alliance Semiconductor                                            P. 14 of 19
                                                                                 AS7C3364FT32B
                                                                                 AS7C3364FT36B

                                                      

Timing waveform of power down cycle

                                                                              tCYC

                                                                         tCH  tCL

  CLK              tADSPS

       tADSPS
ADSP

ADSC

ADDRESS        A1                                                                    A2

    BWE                                                                                  tWS                tWH
BW[a:d]

               tCSS tCSH

CE0,CE2

CE1

ADV

  OE                tOE
  Din          tLZOE
Dout
                                                                              tHZOE
    ZZ
Isupply                                  tHZC                                                        Q(A2)

                          Q(A1)                              tPUS                                           Q(A2(01))

                                tPDS                  ZZ Recovery Cycle       Normal Operation Mode

                              ZZ Setup Cycle          tRZZI
                                                       ISB2
                                tZZI

                                               Sleep
                                               State

                   READ READ                                                             READ READ
                   Q(A1) Q(A101)                                                        Q(A2) Q(A201)

2/8/05; v.1.2                                  Alliance Semiconductor                                P. 15 of 19
                                                                                                 AS7C3364FT32B
                                                                                                 AS7C3364FT36B

                                                           

AC test conditions                                                                               Thevenin equivalent:

    Output load: see Figure B, except for tLZC, tLZOE, tHZOE, tHZC, see Figure C.              +3.3V for 3.3V I/O;
    Input pulse level: GND to 3V. See Figure A.                                                /+2.5V for 2.5V I/O
    Input rise and fall time (measured at 0.3V and 2.7V): 2 ns. See Figure A.                  319 / 1667
    Input and output timing reference levels: 1.5V.
                                                                                                 5 pF*
                                Z0 = 50  50                                              DOUT    GND *including scope
                                                  VL = 1.5V                          353 / 1538
+3.0V          90%        DOUT                      for 3.3V I/O;                                        and jig capacitanc
        90%       10%
                                          30 pF* = VDDQ/2
     10%                                            for 2.5V I/O
GND

Figure A: Input waveform        Figure B: Output load (A)                            Figure C: Output load (B)

Notes
1 For test conditions, see AC Test Conditions, Figures A, B, C.
2 This parameter measured with output load condition in Figure C.
3 This parameter is sampled, but not 100% tested.
4 tHZOE is less than tLZOE; and tHZC is less than tLZC at any given temperature and voltage.
5 tCH measured as HIGH above VIH and tCL measured as LOW below VIL.
6 This is a synchronous device. All addresses must meet the specified setup and hold times for all rising edges of CLK. All other synchronous inputs

     must meet the setup and hold times for all rising edges of CLK when chip is enabled.
7 Write refers to GWE, BWE, BW[a:d].
8 Chip select refers to CE0, CE1, CE2

2/8/05; v.1.2                   Alliance Semiconductor                                           P. 16 of 19
                                                                  AS7C3364FT32B
                                                                  AS7C3364FT36B

Package Dimensions                          
100-pin quad flat pack (TQFP)
                                                              Hd
                                                              D

c                                                                 b  
    L1
     L                         A1 A2

                                                                  e

                                      He E

               TQFP

        Min Max

A1 0.05 0.15

A2 1.35 1.45

b 0.22 0.38

c 0.09 0.20

D 13.90 14.10

E 19.90 20.10

e 0.65 nominal

Hd 15.85 16.15

He 21.80 22.20

L 0.45 0.75

L1 1.00 nominal

0            7

Dimensions in
millimeters

2/8/05; v.1.2                  Alliance Semiconductor                P. 17 of 19
                                                                                 AS7C3364FT32B
                                                                                 AS7C3364FT36B

                                                      

Ordering information

Package Width               65                -75                               80                        10
                                                                                                   AS7C3364FT32B-
TQFP x32                AS7C3364FT32B-         AS7C3364FT32B-                 AS7C3364FT32B-
                               65TQC                  75TQC                          80TQC                10TQC

TQFP x32                AS7C3364FT32B-         AS7C3364FT32B-                 AS7C3364FT32B-       AS7C3364FT32B-
                               65TQI                  75TQI                          80TQI                10TQI

TQFP x36                AS7C3364FT36B-         AS7C3364FT36B-                 AS7C3364FT36B-       AS7C3364FT36B-
                               65TQC                  75TQC                          80TQC                10TQC

TQFP x36                AS7C3364FT36B-         AS7C3364FT36B-                 AS7C3364FT36B-       AS7C3364FT36B-
                               65TQI                  75TQI                          80TQI                10TQI

Note: Add suffix `N' to the above part numbers for Lead Free Parts (Ex. AS7C3364FT32B-65TQCN)

Part numbering guide

AS7C           33           64          FT     32/36           B              XX              TQ  C/I  X

1              2            3               4  5               6              7                8   9    10

1. Alliance Semiconductor SRAM Prefix

2. Operating voltage: 33 = 3.3V

3. Organization: 64 = 64K

4. Flowthrough mode

5. Organization: 32 = X32; 36 = X36

6. Production version: B= product revision

7. Clock access time: [-65 = 6.5 ns; -75 = 7.5 ns; -80 = 8.0 ns; -10 = 10.0]

8. Package type: TQ = TQFP

9. Operating temperature: C=Commercial (0 C to 70 C); I=Industrial (-40 C to 85 C)

10. N = Lead free part

2/8/05; v.1.2                               Alliance Semiconductor                                      P. 18 of 19
                                                                AS7C3364FT32B
                                                                 AS7C3364FT36B

                                    

                                   Copyright Alliance Semiconductor
                                    All Rights Reserved
Alliance Semiconductor Corporation  Part Number: AS7C3364FT32B
2575, Augustine Drive,
Santa Clara, CA 95054                                  AS7C3364FT36B
Tel: 408 - 855 - 4900               Document Version: v.1.2
Fax: 408 - 855 - 4999
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