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AS7C33256PFS18A-133TQI

器件型号:AS7C33256PFS18A-133TQI
厂商名称:ALSC [Alliance Semiconductor Corporation]
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器件描述

3.3V 256K 】 16/18 pipeline burst synchronous SRAM

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AS7C33256PFS18A-133TQI器件文档内容

March 2001                                                                                              AS7C33256PFS16A
                                                                                                        AS7C33256PFS18A

                                                                                      

                                         3.3V 256K 16/18 pipeline burst synchronous SRAM

Features                                                                         Pentium* compatible architecture and timing
                                                                                 Asynchronous output enable control
Organization: 262,144 words 16 or 18 bits                                    Economical 100-pin TQFP package
Fast clock speeds to 166 MHz in LVTTL/LVCMOS                                  Byte write enables
Fast clock to data access: 3.5/3.8/4.0/5.0 ns                                  Multiple chip enables for easy expansion
Fast OE access time: 3.5/3.8/4.0/5.0 ns                                        3.3V core power supply
Fully synchronous register-to-register operation                               2.5V or 3.3V I/O operation with separate VDDQ
"Flow-through" mode                                                            30 mW typical standby power in power down mode
Single-cycle deselect                                                          NTDTM* pipeline architecture available

- Dual-cycle deselect also available (AS7C33256PFD16A/                          (AS7C33256NTD16A/AS7C33256NTD18A)
    AS7C33256PFD18A)

Logic block diagram                                                             Pin arrangement           100 A6
                                                                                                             99 A7
                                            LBO                                                     NC 1        98 CE0
                                                                                                    NC 2           97 CE1
CLK                     CLK                                                                        NC 3              96 NC
ADV                                                                                             VDDQ 4                  95 NC
ADSC                     CS Burst logic               256K 16/18                                VSSQ 5                    94 BWb
ADSP                                                                                                NC 6                       93 BWa
                         CLR                                                                        NC 7                          92 CE2
A[17:0]                                                                                           DQb 8                              91 VDD
                                                                                                  DQb 9                                 90 VSS
                                                                                                  VSSQ 10                                  89 CLK
                                                                                                 VDDQ 11                                      88 GWE
                                                                                                  DQb 12                                          87 BWE
                                                                                                  DQb 13                                             86 OE
                                                                                                     FT 14                                              85 ADSC
                                                                                                   VDD 15                                                  84 ADSP
                                                                                                    NC 16                                                     83 ADV
                                                                                                    VSS 17                                                       82 A8
                                                                                                  DQb 18                                                            81 A9
                                                                                                  DQb 19
                 18           Q 18 16 18                    Memory                               VDDQ 20                                                                  80 A17
                                                                                                  VSSQ 21                                                                 79 NC
                         D                                  array                                 DQb 22                                                                  78 NC
                     CS Aredgdisrteesrs                                                           DQb 23                                                                  77 VDDQ
                                                                                           DQpb/NC 24                                                                     76 VSSQ
                     CLK                                                                            NC 25                                                                 75 NC
                                                                                                  VSSQ 26                                                                 74 DQpa/NC
                                                 16/18 16/18                                     VDDQ 27                                                                  73 DQa
                                                                                                    NC 28
GWE                       D DQb Q                                                                   NC 29        TQFP 14 20mm                                           72 DQa
BWb                                                                                                NC 30                                                                 71 VSSQ
BWE                      Bryetge iWsterriste        2                                                                                                                     70 VDDQ
                                                                                                                                                                          69 DQa
  BWa                     CLK                    OE          Input
                                                            registers                                                                                                     68 DQa
  CE0                    D DQa Q                 Output                                                                                                                   67 VSS
  CE1                                            registers  CLK                                                                                                           66 NC
  CE2                    Bryetge iWsterriste                                                                                                                              65 VDD
                                                  CLK                                                                                                                     64 ZZ
                          CLK                                                                                                                                             63 DQa
ZZ       Power                                                                                                                                                            62 DQa
         down            D EnableQ                                                                                                                                        61 VDDQ
                          register                                                                                                                                        60 VSSQ
                                                                                                                                                                          59 DQa
                          CE                                                                                                                                              58 DQa
                          CLK                                                                                                                                             57 NC
                                                                                                                                                                          56 NC
                         D EnableQ                                                                                                                                        55 VSSQ
                          redgeilsatyer                                                                                                                                   54 VDDQ
                                                                                                                                                                          53 NC
                          CLK                                                                                                                                             52 NC

                                                                                                          LBO 31                                                          51 NC
                                                                                                             A5 32
OE                                                                                                              A4 33
                                                                                                                   A3 34
                                                                   DATA [17:0]                                        A2 35
                                                           FT DATA [15:0]                                                A1 36
                                                                                                                            A0 37
                                                                                                                               NC 38
                                                                                                                                  NC 39
                                                                                                                                     VSS 40
                                                                                                                                        VDD 41
                                                                                                                                           NC 42
                                                                                                                                              NC 43

                                                                                                                                                 A10 44
                                                                                                                                                     A11 45
                                                                                                                                                        A12 46
                                                                                                                                                           A13 47
                                                                                                                                                              A14 48
                                                                                                                                                                 A15 49
                                                                                                                                                                    A16 50

                                                                                                          Note: pins 24, 74 are NC for 16.

Selection guide

                                                 AS7C33256PFS16A AS7C33256PFS16A AS7C33256PFS16A AS7C33256PFS16A

                                                 166                           150                      133   100                                                       Units

Minimum cycle time                               6                              6.7                         7.5                  10                                         ns

Maximum pipelined clock frequency                166                            150                       133                    100                                        MHz

Maximum pipelined clock access time              3.5                            3.8                         4                    5                                          ns

Maximum operating current                        475                            450                       425                    325                                        mA

Maximum standby current                          130                            110                       100                    90                                         mA

Maximum CMOS standby current (DC)                30                             30                          30                   30                                         mA

*Pentium is a registered trademark of Intel Corporation. NTDTM is a trademark of Alliance Semiconductor Corporation. All trademarks mentioned in this document are
the property of their respective owners.

3/14/01; V.1.0                                   Alliance Semiconductor                                                                     P. 1 of 11

                                                                                                                 Copyright Alliance Semiconductor. All rights reserved.
                                                                                     AS7C33256PFS16A
                                                                                     AS7C33256PFS18A

                                                                                 

Functional description

The AS7C33256PFS16A and AS7C33256PFS18A are high performance CMOS 4 Mbit synchronous Static Random Access Memory (SRAM)
devices organized as 262,144 words 16 or 18 bits and incorporate a pipeline for highest frequency on any given technology.

Timing for this device is compatible with existing Pentium synchronous cache specifications. This architecture is suited for ASIC, DSP
(TMS320C6X), and PowerPCTM*-based systems in computing, datacomm, instrumentation, and telecommunications systems.

Fast cycle times of 6/6.7/7.5/10 ns with clock access times (tCD) of 3.5/3.8/4.0/5.0 ns enable 166, 150, 133 and 100 MHz bus frequencies.
Three chip enable inputs permit easy memory expansion. Burst operation is initiated in one of two ways: the controller address strobe (ADSC),
or the processor address strobe (ADSP). The burst advance pin (ADV) allows subsequent internally generated burst addresses.

Read cycles are initiated with ADSP (regardless of WE and ADSC) using the new external address clocked into the on-chip address register.
When ADSP is sampled LOW, the chip enables are sampled active, and the output buffer is enabled with OE. In a read operation the data
accessed by the current address, registered in the address registers by the positive edge of CLK, are carried to the data-out registers and driven
on the output pins on the next positive edge of CLK. ADV is ignored on the clock edge that samples ADSP asserted but is sampled on all
subsequent clock edges. Address is incremented internally for the next access of the burst when ADV is sampled LOW and both address strobes
are HIGH. Burst operation is selectable with the LBO input. With LBO unconnected or driven HIGH, burst operations use a Pentium count
sequence. With LBO driven LOW the device uses a linear count sequence suitable for PowerPCTM and many other applications.

Write cycles are performed by disabling the output buffers with OE and asserting a write command. A global write enable GWE writes all 16/
18 bits regardless of the state of individual BW[a:b] inputs. Alternately, when GWE is HIGH, one or more bytes may be written by asserting
BWE and the appropriate individual byte BWn signal(s).

BWn is ignored on the clock edge that samples ADSP LOW, but is sampled on all subsequent clock edges. Output buffers are disabled when
BWn is sampled LOW (regardless of OE). Data is clocked into the data input register when BWn is sampled LOW. Address is incremented
internally to the next burst address if BWn and ADV are sampled LOW.

Read or write cycles may also be initiated with ADSC instead of ADSP. The differences between cycles initiated with ADSC and ADSP follow.
ADSP must be sampled HIGH when ADSC is sampled LOW to initiate a cycle with ADSC.
WE signals are sampled on the clock edge that samples ADSC LOW (and ADSP HIGH).
Master chip select CE0 blocks ADSP, but not ADSC.

The AS7C33256PFS16A and AS7C33256PFS18A operate from a 3.3V supply. I/Os use a separate power supply that can operate at 2.5V or 3.3V.
These devices are available in a 100-pin 1420 mm TQFP packaging.

*PowerPCTM is a tradenark International Business Machines Corporation.

Capacitance         Symbol                                    Signals          Test conditions  Max Unit
                      CIN                           Address and control pins      VIN = 0V
      Parameter      CI/O                                                                       5    pF
Input capacitance                                           I/O pins         VIN = VOUT = 0V
I/O capacitance                                                                                7    pF

Write enable truth table (per byte)                 BWE                       BWn               WEn
                                                     X
                  GWE                                 L                       X                 T
                                                     H
                     L                                L                       L                 T

                    H                                                         X                 F*

                    H                                                         H                 F*

                    H

Key:
X = Don't Care, L = Low, H = High, T=True, F=False
* valid read
n = a,b

WE, WEn = internal write signal

3/14/01; V.1.0                                      Alliance Semiconductor                           P. 2 of 11
                                                                                       AS7C33256PFS16A
                                                                                       AS7C33256PFS18A

                                                              

Signal descriptions

Signal I/O Properties                                               Description

CLK             I    CLOCK           Clock. All inputs except OE, FT, ZZ, LBO are synchronous to this clock.

A0A17          I    SYNC            Address. Sampled when all chip enables are active and ADSC or ADSP are asserted.

DQ[a,b] I/O          SYNC            Data. Driven as output when the chip is enabled and OE is active.

                                     Master chip enable. Sampled on clock edges when ADSP or ADSC is active. When

CE0             I    SYNC            CE0 is inactive, ADSP is blocked. Refer to the Synchronous Truth Table for more

                                     information.

CE1, CE2        I    SYNC            Synchronous chip enables. Active HIGH and active LOW, respectively. Sampled on
                                     clock edges when ADSC is active or when CE0 and ADSP are active.

ADSP            I    SYNC            Address strobe (processor). Asserted LOW to load a new address or to enter
                                     standby mode.

ADSC            I    SYNC            Address strobe (controller). Asserted LOW to load a new address or to enter
                                     standby mode.

ADV             I    SYNC            Burst advance. Asserted LOW to continue burst read/write.

GWE             I    SYNC            Global write enable. Asserted LOW to write all 16/18 bits. When HIGH, BWE and
                                     BW[a,b] control write enable.

BWE             I    SYNC            Byte write enable. Asserted LOW with GWE = HIGH to enable effect of BW[a,b]
                                     inputs.

BW[a,b]         I    SYNC            Write enables. Used to control write of individual bytes when GWE = HIGH and
                                     BWE = LOW. If any of BW[a,b] is active with GWE = HIGH and BWE = LOW the
                                     cycle is a write cycle. If all BW[a,b] are inactive, the cycle is a read cycle.

OE              I    ASYNC           Asynchronous output enable. I/O pins are driven when OE is active and the chip is
                                     in read mode.

LBO             I    STATIC default = Count mode. When driven HIGH, count sequence follows Intel XOR convention.
                                     When driven LOW, count sequence follows linear convention. This signal is
                     HIGH
                                     internally pulled HIGH.

FT              I    STATIC          Flow-through mode.When LOW, enables single register flow-through mode.

                                     Connect to VDD if unused or for pipelined operation.

ZZ              I    ASYNC           Sleep. Places device in low power mode; data is retained. Connect to GND if
                                     unused.

Absolute maximum ratings                           Symbol           Min                    Max                Unit

                          Parameter

Power supply voltage relative to GND               VDD, VDDQ        0.5                   +4.6               V
Input voltage relative to GND (input pins)
Input voltage relative to GND (I/O pins)           VIN              0.5         VDD + 0.5                    V
Power dissipation
DC output current                                  VIN              0.5         VDDQ + 0.5                   V
Storage temperature (plastic)
Temperature under bias                             PD                                     1.8                W

                                                   IOUT                                   50                 mA

                                                   Tstg             65                    +150               C

                                                   Tbias            65                    +135               C

Note: Stresses greater than those listed under Absolute Maximum Ratings may cause permanent damage to the device. This is a stress rating only and functional
operation of the device at these or any other conditions outside those indicated in the operational sections of this specification is not implied. Exposure to
absolute maximum rating conditions may affect reliability.

3/14/01; V.1.0                              Alliance Semiconductor                                      P. 3 of 11
                                                                                      AS7C33256PFS16A
                                                                                      AS7C33256PFS18A

                                                           

Synchronous truth table

CE0 CE1 CE2 ADSP ADSC ADV WEn1 OE Address accessed CLK                                                                   Operation   DQ

H  X             X       X     L          X  X          X         NA  L to H                                             Deselect    Hi-Z

L  L             X       L     X          X  X          X         NA  L to H                                             Deselect    Hi-Z

L  L             X       H     L          X  X          X         NA  L to H                                             Deselect    Hi-Z

L  X             H       L     X          X  X          X         NA  L to H                                             Deselect    Hi-Z

L  X             HH            L          X  X          X         NA  L to H                                             Deselect    Hi-Z

L  H             L       L     X          X  X          L  External   L to H                                             Begin read  Hi-Z2

L  H             L       L     X          X  X          H  External L to H Begin read                                                Hi-Z

L  H             L       H     L          X  F          L  External   L to H                                             Begin read  Hi-Z2

L  H             L       H     L          X  F          H  External L to H Begin read                                                Hi-Z

X  X             X       H     H          L  F          L  Next       L to H Cont. read                                              Q

X  X             X       H     H          L  F          H  Next       L to H Cont. read                                              Hi-Z

X  X             X       H     H          H  F          L  Current L to H Suspend read                                               Q

X  X             X       H     H          H  F          H  Current L to H Suspend read Hi-Z

H  X             X       X     H          L  F          L  Next       L to H Cont. read                                              Q

H  X             X       X     H          L  F          H  Next       L to H Cont. read                                              Hi-Z

H  X             X       X     H          H  F          L  Current L to H Suspend read                                               Q

H  X             X       X     H          H  F          H  Current L to H Suspend read Hi-Z

L  H             L       H     L          X  T          X  External L to H Begin write                                               D3

X  X             X       H     H          L  T          X  Next       L to H Cont. write                                             D

H  X             X       X     H          L  T          X  Next       L to H Cont. write                                             D

X  X             X       H     H          H  T          X  Current    L to H Suspend write                                           D

H  X             X       X     H          H  T          X  Current    L to H Suspend write                                           D

Key: X = Don't Care, L = Low, H = High.
1See "Write enable truth table" on page 2 for more information.
2Q in flow through mode

3For write operation following a READ, OE must be HIGH before the input data set up time and held HIGH throughout the input hold
time.

Recommended operating conditions                Symbol     Min        Nominal                                            Max         Unit

        Parameter

Supply voltage                                  VDD        3.135      3.3                                                3.6
                                                                                                                                        V
                                                VSS        0.0        0.0
                                                                                                                         0.0

3.3V I/O supply                                 VDDQ       3.135      3.3                                                3.6
voltage                                                                                                                                 V
2.5V I/O supply                                 VSSQ       0.0        0.0
voltage                                                                                                                  0.0

Input voltages                                  VDDQ       2.35       2.5                                                2.9
                                                                                                                                        V
                                                VSSQ       0.0        0.0
                                                                                                                         0.0

                            Address and         VIH        2.0                                                          VDD + 0.3   V
                            control pins
                                                VIL        0.5*                                                        0.8
                              I/O pins
                                                VIH        2.0                                                          VDDQ + 0.3  V

                                                VIL        0.5*                                                        0.8

Ambient operating temperature                   TA         0                                                            70          C

* VIL min = 2.0V for pulse width less than 0.2 tRC.
Input voltage ranges apply to 3.3V I/O operation. For 2.5V I/O operation, contact factory for input specifications.

3/14/01; V.1.0                            Alliance Semiconductor                                                                     P. 4 of 11
                                                                                                                  AS7C33256PFS16A
                                                                                                                   AS7C33256PFS18A

TQFP thermal resistance                         Conditions                          Symbol                      Typical       Units
                                                                                      JA                          46          C/W
          Description            Test conditions follow standard test                 JC                          2.8         C/W
                               methods and procedures for measuring
Thermal resistance
(junction to ambient)*         thermal impedance, per EIA/JESD51

Thermal resistance
(junction to top of case)*

* This parameter is sampled.

DC electrical characteristics

                                                                              166                        150     133          100

Parameter        Symbol             Test conditions                        Min Max Min Max Min Max Min Max Unit

Input leakage    |ILI| VDD = Max, VIN = GND to VDD 2 2 2 2 A
current*

Output leakage   |ILO|              OE  VIH, VDD = Max,                     2 2 2 2 A
current                              VOUT = GND to VDD
Operating power
supply current   ICC          CE0 = VIL, CE1 = VIH, CE2 = VIL,               475                        450           425        325 mA
                                    f = fMax, IOUT = 0 mA
Standby power
supply current   ISB           Deselected, f = fMax, ZZ  VIL 130 110 100 90

Output voltage   ISB1          Deselected, f = 0, ZZ  0.2V
                               all VIN  0.2V or  VDD 0.2V 30 30 30 30 mA

                 ISB2         Deselected, f = fMax, ZZ  VDD 0.2V           30                         30            30         30
                                     All VIN  VIL or  VIH

                 VOL           IOL = 8 mA, VDDQ = 3.465V                   0.4 0.4 0.4 0.4
                                                                                                                                         V
                 VOH IOH = 4 mA, VDDQ = 3.135V 2.4 2.4 2.4 2.4

* LBO pin has an internal pull-up and input leakage = 10 a.
Note: ICC give with no output loading. ICC increases with faster cycle times and greater output loading.

DC electrical characteristics for 2.5V I/O operation

                                                                              166                        150  133          100

    Parameter    Symbol                Test conditions                     Min Max Min Max Min Max Min Max Unit
Output leakage
current           |ILO|            OE  VIH, VDD = Max,                     1 1 1 1 1 1 1 1 A
                   VOL              VOUT = GND to VDD
Output voltage    VOH           IOL = 2 mA, VDDQ = 2.65V                     0.7 0.7 0.7 0.7
                               IOH = 2 mA, VDDQ = 2.35V                                                                                   V

                                                                           1.7 1.7 1.7 1.7

Timing characteristics over operating range                                   150     133                        100
                                                                           Min Max  Min Max                     Min Max
                                                                  166
                                                                            150    133                        100
                Parameter           Symbol Min Max                         6.6     7.5                        10              Unit Notes*
                                                                           10      12                         12              MHz
Clock frequency                     fMax 166                               3.8    4.0                        5.0
Cycle time (pipelined mode)                                                                                                       ns
Cycle time (flow-through mode)      tCYC  6                                                                                      ns
Clock access time (pipelined mode)                                                                                                ns
                                    tCYCF 10

                                    tCD    3.5

3/14/01; V.1.0                      Alliance Semiconductor                                                                           P. 5 of 11
                                                                                            AS7C33256PFS16A
                                                                                            AS7C33256PFS18A

                                                                 

                                                        166        150     133     100
                                                                 Min Max  Min Max  Min Max
Parameter                                      Symbol Min Max                               Unit Notes*
                                                                   10      10      12
Clock access time (flow-through                tCDF          9                             ns
mode)                                                             3.8    4.0    5.0
                                                                  0       0       0
Output enable LOW to data valid                tOE    3.5       1.5     1.5     1.5     ns
                                                                  0       0       0
Clock HIGH to output Low Z                     tLZC  0            3.8    4.0    4.5   ns 2,3,4
                                                                   3.8    4.0    5.0
Data output invalid from clock HIGH tOH 1.5                      0       0       0      ns  2
                                                                 2.5     2.5     3.5
Output enable LOW to output Low Z tLZOE 0                       2.5     2.5     3.5     ns 2,3,4
                                                                 1.5     1.5     2.0
Output enable HIGH to output High Z tHZOE 3.5                  1.5     1.5     2.0     ns 2,3,4
                                                                 1.5     1.5     2.0
Clock HIGH to output High Z                    tHZC 3.5        1.5     1.5     2.0     ns 2,3,4
                                                                 0.5     0.5     0.5
Output enable HIGH to invalid output tOHOE 0                    0.5     0.5     0.5     ns
                                                                 0.5     0.5     0.5
Clock HIGH pulse width                         tCH 2.4          0.5     0.5     0.5     ns  5
                                                                 1.5     1.5     2.0
Clock LOW pulse width                          tCL 2.4          1.5     1.5     2.0     ns  5
                                                                 1.5     1.5     2.0
Address setup to clock HIGH                    tAS 1.5          0.5     0.5     0.5     ns  6
                                                                 0.5     0.5     0.5
Data setup to clock HIGH                       tDS 1.5          0.5     0.5     0.5     ns  6

Write setup to clock HIGH                      tWS 1.5                                     ns 6,7

Chip select setup to clock HIGH                tCSS 1.5                                    ns 6,8

Address hold from clock HIGH                   tAH 0.5                                     ns  6

Data hold from clock HIGH                      tDH 0.5                                     ns  6

Write hold from clock HIGH                     tWH 0.5                                     ns 6,7

Chip select hold from clock HIGH               tCSH 0.5                                    ns 6,8

ADV setup to clock HIGH                        tADVS 1.5                                   ns  6

ADSP setup to clock HIGH                       tADSPS 1.5                                  ns  6

ADSC setup to clock HIGH                       tADSCS 1.5                                  ns  6

ADV hold from clock HIGH                       tADVH 0.5                                   ns  6

ADSP hold fromclock HIGH                       tADSPH 0.5                                  ns  6

ADSC hold from clock HIGH                      tADSCH 0.5                                  ns  6

*"Notes" column refers to "notes" on page 10.

Key to switching waveforms                              Falling input     Undefined/don't care

                             Rising input

3/14/01; V.1.0                                 Alliance Semiconductor                           P. 6 of 11
                                                                                             AS7C33256PFS16A
                                                     tCYC                                     AS7C33256PFS18A
                                                     tCL
Timing waveform of read cycle
                                                                 LOAD NEW ADDRESS
                                                tCH                     A3

      CLK           tADSPS
     ADSP             tADSPH
      ADSC
    Address                           tADSCS
GWE, BWE                                tADSCH
  CE0, CE2
                    tAS

                    tAH

                A1            A2

                              tWS
                                 tWH

                    tCSS
                     tCSH

CE1
                            tADVS
                               tADVH

ADV

      OE                              tHZOE          tCD
                                              tOH             ADV INSERTS WAIT STATES
  DOUT
(pipelined mode) tOE          Q(A1)           Q(A2)  Q(A201)        Q(A210) Q(A211) Q(A3)          tHZC

               tLZOE                                                                          Q(A301) Q(A310)

  DOUT                     Q(A1)                Q(A201) Q(A210)    Q(A211) Q(A3) Q(A301) Q(A310) Q(A311)
(flow-through mode)

                                                                                              tHZC

Note: = XOR when MODE = HIGH/No Connect; = ADD when MODE = LOW.
BW[a:b] is don't care.

3/14/01; V.1.0                                  Alliance Semiconductor                        P. 7 of 11
                                                                                       AS7C33256PFS16A
                                                                                       AS7C33256PFS18A

                                                                     

Timing waveform of write cycle

                                tCYC

                    tCH         tCL

CLK

                    tADSPS
                      tADSPH

ADSP

  ADSC              tAS                                                                            tADSCS
Address                                                                                              tADSCH
                    tAH
                                                                        ADSC LOADS NEW ADDRESS
                A1              A2                                                A3

                                                                                                   tWS
                                                                                                      tWH

BWE
BWa,b

                    tCSS
                       tCSH

CE0, CE2

CE1

                                      ADV SUSPENDS BURST                               tADVS

                                                                                       tADVH

ADV

OE

Data In                  D(A1)        D(A2) D(A201) D(A201) D(A210) D(A211) D(A3)        tDS
                                                                                               tDH

                                                                                       D(A301) D(A310)

Note: = XOR when MODE = HIGH/No Connect; = ADD when MODE = LOW.

3/14/01; V.1.0                       Alliance Semiconductor                                                  P. 8 of 11
                                                                                         AS7C33256PFS16A
                                                                                          AS7C33256PFS18A

Timing waveform of read/write cycle

                                                             tCYC

                                               tCH           tCL

CLK

                                    tADSPS
                                       tADSPH

ADSP

                                                        tAS

                                                        tAH

Address         A1                             A2                           A3

                                                             tWS
                                                                tWH

GWE

CE0, CE2

    CE1                                                      tADVS
                                                                tADVH
    ADV
      OE                                       tLZC               tDS             tLZOE               tOH
                                                tCD                    tDH         tOE
     DIN                                         Q(A1)                          Q(A3)     Q(A301) Q(A310)
                                                             D(A2)
   DOUT
(pipeline mode)                                              tHZOE

                              tCDF                                                                           Q(A311)
   DOUT
(flow-through mode)                            Q(A1)                            Q(A301)  Q(A310)  Q(A311)

Note: = XOR when MODE = HIGH/No Connect; = ADD when MODE = LOW.

3/14/01; V.1.0                                 Alliance Semiconductor                                        P. 9 of 11
                                                                                          AS7C33256PFS16A
                                                                                          AS7C33256PFS18A

                                                               

AC test conditions                                                                         Thevenin equivalent:

    Output load: see Figure B, except for tLZC, tLZOE, tHZOE, tHZC, see Figure C.
    Input pulse level: GND to 3V. See Figure A.

Input rise and fall time (measured at 0.3V and 2.7V): 2 ns. See Figure A.

Input and output timing reference levels: 1.5V.                                          +3.3V for 3.3V I/O;
                                                                                           +2.5V for 2.5V I/O
                                    Z0 = 50        50                                DOUT  317
                                                            VL = 1.5V                 351
+3.0V               90%       DOUT                            for 3.3V I/O;                5 pF*
        90%            10%                                                                 GND *including scope
                                                    30 pF* = VDDQ/2
     10%                                                      for 2.5V I/O                         and jig capacitance
GND

Figure A: Input waveform            Figure B: Output load (A)                           Figure C: Output load(B)

Notes
1) For test conditions, see AC Test Conditions, Figures A, B, C.
2) This parameter measured with output load condition in Figure C.
3) This parameter is sampled, but not 100% tested.
4) tHZOE is less than tLZOE; and tHZC is less than tLZC at any given temperature and voltage.
5) tCH measured as HIGH above VIH and tCL measured as LOW below VIL.
6) This is a synchronous device. All addresses must meet the specified setup and hold times for all rising edges of CLK. All other synchronous inputs must
meet the setup and hold times with stable logic levels for all rising edges of CLK when chip is enabled.

7) Write refers to GWE, BWE, BW[a:d].
8) Chip select refers to CE0, CE1, CE2.

Package Dimensions

100-pin quad flat pack (TQFP)

                    TQFP

                Min Max                                                             Hd
                                                                                     D
        A1 0.05 0.15
                                                    He E
        A2 1.35 1.45
                                     A1 A2
        b 0.22 0.38                                                                                                b
                                    Alliance Semiconductor                                                         e
        c 0.09 0.20
                                                                                                                 
        D 13.90 14.10                                                                                                    P. 10 of 11

        E 19.90 20.10

        e 0.65 nominal

        Hd 15.90 16.10

        He 21.90 22.10

        L 0.45 0.75

        L1 1.00 nominal

                0        7

Dimensions in millimeters

c
    L1
     L

3/14/01; V.1.0
                                                                   AS7C33256PFS16A
                                                                   AS7C33256PFS18A

                                          

Ordering information         150 MHz            133 MHz                                     100 MHz

            166 MHz         AS7C33256PFS16A-150TQC AS7C33256PFS16A-133TQC AS7C33256PFS16A-100TQC
  AS7C33256PFS16A-166TQC
  AS7C33256PFS16A-166TQI     AS7C33256PFS16A-150TQI AS7C33256PFS16A-133TQI AS7C33256PFS16A-100TQI
  AS7C33256PFS18A-166TQC
  AS7C33256PFS18A-166TQI     AS7C33256PFS18A-150TQC AS7C33256PFS18A-133TQC AS7C33256PFS18A-100TQC

                             AS7C33256PFS18A-150TQI AS7C33256PFS18A-133TQI AS7C33256PFS18A-100TQI

Part numbering guide

AS7C            33  256      PF        S  16/18         A                               XXX  TQ        C/I

1               2         3  4         5  6             7                               8     9         10

1.Alliance Semiconductor SRAM prefix
2.Operating voltage: 33=3.3V
3.Organization: 256=256K
4.Pipeline-Flowthrough (each device works in both modes)
5.Deselect: S=Single cycle deselect
6.Organization: 16=x16; 18=x18
7.Production version: A=first production version
8.Clock speed (MHz)
9.Package type: TQ=TQFP
10.Operating temperature: C=Commercial (0 C to 70 C); I=Industrial (-40 C to 85 C)

3/14/01; V.1.0                  Alliance Semiconductor                                            P. 11 of 11

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