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AS7C25512NTF32A-85TQCN

器件型号:AS7C25512NTF32A-85TQCN
厂商名称:ALSC [Alliance Semiconductor Corporation]
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器件描述

2.5V 512K x 32/36 Flowthrough Synchronous SRAM with NTD

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AS7C25512NTF32A-85TQCN器件文档内容

April 2005                                                                                                                       AS7C25512NTF32A
                                                                                                                                 AS7C25512NTF36A

                                                                                                            

                 2.5V 512K 32/36 Flowthrough Synchronous SRAM with NTDTM

Features                                                                                              Clock enable for operation hold
                                                                                                       Multiple chip enables for easy expansion
Organization: 524,288 words 32 or 36 bits                                                          2.5V core power supply
NTDTM architecture for efficient bus operation                                                       Self-timed write cycles
Fast clock to data access: 7.5/8.5/10 ns                                                             Interleaved or linear burst modes
Fast OE access time: 3.5/4.0 ns                                                                      Snooze mode for standby operation
Fully synchronous operation
Flow-through mode
Asynchronous output enable control
Available in 100-pin TQFP package
Individual byte write and global write

Logic block diagram                                                                                Q  19

                                                                               19  D
                                                        A[18:0]
                                                                                      Address
                                                         CE0                          register
                                                         CE1                          Burst logic
                                                         CE2
                                                                                                CLK       D                Q
                                                                  R/W
                                                                  BWa                                        Write delay
                                                                  BWb
                                                                  BWc                                     addr. registers                   19
                                                                  BWd
                                                            ADV / LD                                         CLK
                                                                  LBO
                                                                                      Control                                 CLK
                                                                    ZZ                  logic
                                                                                                                                       512K x 32/36Write Buffer
                                                                                         CLK                                               SRAM
                                                                                                                                            Array
                           DQ[a,b,c,d] 32/36                                       D Data       Q     32/36
                                                                                        Input                              32/36 32/36

                                                                                      Register

                                                                                      CLK

                           CLK                                                                                                        32/36
                           CEN
                                                                                                                                     Output
                                                                                                                                      Buffer
                                                                                                                                  OE

                                                                                                                                                    32/36

                                                                                                      OE
                                                                                                                                                 DQ[a,b,c,d]

Selection guide

                                                                                      -75                         -85                                         -10  Units
                                                                                                                                                                     ns
Minimum cycle time                                                                    8.5                         10                                          12     ns
                                                                                                                                                                    mA
Maximum clock access time                                                             7.5                         8.5                                         10    mA
                                                                                                                                                                    mA
Maximum operating current                                                             275                         250                                         230

Maximum standby current                                                               90                          80                                          80

Maximum CMOS standby current (DC)                                                     60                          60                                          60

4/21/05, v 1.2                                                                        Alliance Semiconductor                                                           P. 1 of 18

                                                                                                                                                Copyright Alliance Semiconductor. All rights reserved.
                                                                   AS7C25512NTF32A/36A

                                                   

16 Mb 2.5V Synchronous SRAM products list1,2

    Org         Part Number                            Mode        Speed3

    1MX18       AS7C251MPFS18A                         PL-SCD      166/133 MHz
    512KX32     AS7C25512PFS32A                        PL-SCD      166/133 MHz

    512KX36     AS7C25512PFS36A                        PL-SCD      166/133 MHz
    1MX18       AS7C251MPFD18A                         PL-DCD      166/133 MHz
    512KX32     AS7C25512PFD32A                        PL-DCD      166/133 MHz
    512KX36     AS7C25512PFD36A                        PL-DCD      166/133 MHz
    1MX18        AS7C251MFT18A                                     7.5/8.5/10 ns
    512KX32      AS7C25512FT32A                           FT       7.5/8.5/10 ns
    512KX36      AS7C25512FT36A                           FT       7.5/8.5/10 ns
    1MX18       AS7C251MNTD18A                            FT       166/133 MHz
    512KX32     AS7C25512NTD32A                        NTD-PL      166/133 MHz
    512KX36     AS7C25512NTD36A                        NTD-PL      166/133 MHz
    1MX18       AS7C251MNTF18A                         NTD-PL      7.5/8.5/10 ns
    512KX32     AS7C25512NTF32A                        NTD-FT      7.5/8.5/10 ns
    512KX36     AS7C25512NTF36A                        NTD-FT      7.5/8.5/10 ns
                                                       NTD-FT

1 Core Power Supply: VDD = 2.5V + 0.125V
2 I/O Supply Voltage: VDDQ = 2.5V + 0.125V
3 Refer corresponding product datasheets for the latest information on Clock Speed and Clock Access Time availability.

PL-SCD : Pipelined Burst Synchronous SRAM - Single Cycle Deselect

PL-DCD : Pipelined Burst Synchronous SRAM - Double Cycle Deselect

FT           : Flow-through Burst Synchronous SRAM

NTD1-PL : Pipelined Burst Synchronous SRAM with NTDTM

NTD-FT : Flow-through Burst Synchronous SRAM with NTDTM

1. NTD: No Turnaround Delay. NTDTM is a trademark of Alliance Semiconductor Corporation. All trademarks mentioned in this document are the property
of their respective owners.

4/21/05, v 1.2                   Alliance Semiconductor                    P. 2 of 18
                                                         AS7C25512NTF32A/36A

                                

100-pin TQFP - top view

                NC/DQPc 1       100 A                                                                 80 DQPb/NC
                                   99 A                                                               79 DQb7
                      DQc0 2          98 CE0                                                          78 DQb6
                                          97 CE1                                                      77 VDDQ
                      DQc1 3                 96 BWd                                                   76 VSSQ
                                                95 BWc                                                75 DQb5
                     VDDQ 4                         94 BWb                                            74 DQb4
                      VSSQ 5                           93 BWa
                      DQc2 6                                                                          73 DQb3
                                                        92 CE2
                      DQc3 7                                                                          72 DQb2
                                                              91 VDD                                  71 VSSQ
                      DQc4 8                                     90 VSS                               70 VDDQ
                                                                     89 CLK                           69 DQb1
                      DQc5 9                                            88 R/W
                                                                            87 CEN                    68 DQb0
                      VSSQ 10                                                  86 OE
                     VDDQ 11                                                      85 ADV/LD           67 VSS
                      DQc6 12                                                         84 A            66 NC
                                                                                         83 A
                      DQc7 13                                                                82 A     65 VDD
                                                                                                81 A  64 ZZ
                         NC 14
                       VDD 15   TQFP 14 x 20mm                                                        63 DQa7
                                                                                                      62 DQa6
                         NC 16                                                                        61 VDDQ
                        VSS 17                                                                        60 VSSQ
                     DQd0 18                                                                          59 DQa5
                                                                                                      58 DQa4
                     DQd1 19
                                                                                                      57 DQa3
                     VDDQ 20                                                                          56 DQa2
                      VSSQ 21                                                                         55 VSSQ
                     DQd2 22                                                                          54 VDDQ
                                                                                                      53 DQa1
                     DQd3 23
                     DQd4 24                                                                          52 DQa0
                     DQd5 25
                      VSSQ 26                                                                         51 DQPa/NC
                     VDDQ 27
                     DQd6 28
                     DQd7 29
                NC/DQPd 30

                                LBO 31
                                   A 32
                                      A 33
                                          A 34
                                             A 35
                                                A1 36
                                                    A0 37

                                                       NC 38
                                                           NC 39
                                                              VSS 40
                                                                 VDD 41
                                                                     NC 42
                                                                        NC 43

                                                                            A 44
                                                                               A 45
                                                                                  A 46
                                                                                      A 47
                                                                                         A 48
                                                                                             A 49
                                                                                                A 50

                Note: For pins 1, 30, 51, and 80, NC applies to the x32 configuration. DQPn applies to the x36
                configuration.

4/21/05, v 1.2                  Alliance Semiconductor                                                            P. 3 of 18
                                                                                    AS7C25512NTF32A/36A

                                                      

Functional Description

The AS7C25512NTF32A/36A family is a high performance CMOS 16 Mbit synchronous Static Random Access Memory
(SRAM) organized as 524,288 words 32 or 36 bits and incorporates a LATE Write.

This variation of the 16Mb+ synchronous SRAM uses the No Turnaround Delay (NTDTM) architecture, featuring an enhanced
write operation that improves bandwidth over flowthrough burst devices. In a normal flowthrough burst device, the write data,
command, and address are all applied to the device on the same clock edge. If a read command follows this write command,
the system must wait for one dead cycle for valid data to become available. This dead cycle can significantly reduce overall
bandwidth for applications requiring random access or read-modify-write operations.

NTDTM devices use the memory bus more efficiently by introducing a write latency which matches the one-cycle flow-
through read latency. Write data is applied one cycle after the write command and address, allowing the read pipeline to clear.
With NTDTM, write and read operations can be used in any order without producing dead bus cycles.

Assert R/W low to perform write cycles. Byte write enable controls write access to specific bytes, or can be tied low for full 36
bit writes. Write enable signals, along with the write address, are registered on a rising edge of the clock. Write data is applied
to the device one clock cycle later. Unlike some asynchronous SRAMs, output enable OE does not need to be toggled for write
operations; it can be tied low for normal operations. Outputs go to a high impedance state when the device is de-selected by
any of the three chip enable inputs.

Use the ADV (burst advance) input to perform burst read, write and deselect operations. When ADV is high, external addresses, chip
select, R/W pins are ignored, and internal address counters increment in the count sequence specified by the LBO control. Any
device operations, including burst, can be stalled using the CEN=1, the clock enable input.

The AS7C25512NTF32A/36A operates with a 2.5V 5% power supply for the device core (VDD). DQ circuits use a separate
power supply (VDDQ). These devices are available in a 100-pin TQFP package.

TQFP capacitance

Parameter                    Symbol  Test conditions  Min                  Max      Unit

Input capacitance            CIN*    VIN = 0V            -                 5        pF

I/O capacitance              CI/O*   VOUT = 0V           -                 7        pF

* Guaranteed not tested

TQFP thermal resistance

           Description                            Conditions               1layer  Symbol  Typical  Units
                                                                           4layer     JA      40    C/W
Thermal resistance           Test conditions follow standard test methods              JA      22    C/W
(junction to ambient)1       and procedures for measuring thermal
                             impedance, per EIA/JESD51                                 JC       8    C/W
Thermal resistance
(junction to top of case)1

1 This parameter is sampled

4/21/05, v 1.2                       Alliance Semiconductor                                          P. 4 of 18
                                                                                  AS7C25512NTF32A/36A

                                                                  

Signal descriptions

Signal I/O Properties                                                Description

CLK             I CLOCK Clock. All inputs except OE, LBO, and ZZ are synchronous to this clock.

CEN             I SYNC Clock enable. When de-asserted high, the clock input signal is masked.

A, A0, A1 I SYNC Address. Sampled when all chip enables are active and ADV/LD is asserted.

DQ[a,b,c,d] I/O SYNC Data. Driven as output when the chip is enabled and OE is active.

CE0, CE1,       I    SYNC  Synchronous chip enables. Sampled at the rising edge of CLK, when ADV/LD is asserted.
CE2                        Are ignored when ADV/LD is high.

ADV/LD          I    SYNC  Advance or Load. When sampled high, the internal burst address counter will increment in
                           the order defined by the LBO input value. When low, a new address is loaded.

R/W             I    SYNC  A high during LOAD initiates a READ operation. A low during LOAD initiates a WRITE
                           operation. Is ignored when ADV/LD is high.

BW[a,b,c,d] I        SYNC  Byte write enables. Used to control write on individual bytes. Sampled along with WRITE
                           command and BURST WRITE.

OE              I ASYNC Asynchronous output enable. I/O pins are not driven when OE is inactive.

LBO             I    STATIC Selects Burst mode. When tied to VDD or left floating, device follows interleaved Burst order. When
                           driven Low, device follows linear Burst order. This signal is internally pulled High.

ZZ              I ASYNC Snooze. Places device in low power mode; data is retained. Connect to GND if unused.
                           This signal is internally pulled Low.

NC              -    -     No connect

Snooze Mode

SNOOZE MODE is a low current, power-down mode in which the device is deselected and current is reduced to ISB2. The duration of
SNOOZE MODE is dictated by the length of time the ZZ is in a High state.

The ZZ pin is an asynchronous, active high input that causes the device to enter SNOOZE MODE.

When the ZZ pin becomes a logic High, ISB2 is guaranteed after the time tZZI is met. After entering SNOOZE MODE, all inputs except ZZ
is disabled and all outputs go to High-Z. Any operation pending when entering SNOOZE MODE is not guaranteed to successfully complete.
Therefore, SNOOZE MODE (READ or WRITE) must not be initiated until valid pending operations are completed. Similarly, when exiting
SNOOZE MODE during tPUS, only a DESELECT or READ cycle should be given while the SRAM is transitioning out of SNOOZE MODE.

4/21/05, v 1.2                         Alliance Semiconductor                                                     P. 5 of 18
                                                                                         AS7C25512NTF32A/36A

                                                      

Burst order

Interleaved burst order (LBO = 1)                                                        Linear burst order (LBO = 0)

                  A1 A0 A1 A0 A1 A0       A1 A0                                          A1 A0 A1 A0 A1 A0             A1 A0
                                           11                                                                           11
Starting address     00 01 10              10    Starting Address 0 0 0 1 1 0                                           00
                                           01                                                                           01
First increment      01 00 11               00         First increment                   01 10 11                       10

Second increment 1 0 1 1 0 0                     Second increment 1 0 1 1 0 0

Third increment 1 1 1 0 0 1                      Third increment 1 1 0 0 0 1

Synchronous truth table[5,6,7,8,9,11]

                                                                                Address  Operation                     DQ Notes
CE0 CE1 CE2 ADV/LD R/W BWn OE CEN source CLK

H XX              L  X                 X X L NA L to H                                   DESELECT Cycle                High-Z

X XH              L  X                 X X L NA L to H                                   DESELECT Cycle                High-Z

X LX              L  X                 X X L NA L to H                                   DESELECT Cycle                High-Z

XXX H                X                 X X L NA L to H CONTINUE DESELECT Cycle High-Z 1

L HL              L  H                 X  L L External L to H                            READ Cycle (Begin Burst)      Q

XXX H                X                 X  L L Next L to H READ Cycle (Continue Burst)                                  Q 1,10

L HL              L  H                 X H L External L to H NOP/DUMMY READ (Begin Burst) High-Z 2

XXX H                X                 X H L Next L to H DUMMY READ (Continue Burst) High-Z 1,2,10

L HL              L  L                 L  X L External L to H WRITE CYCLE (Begin Burst)                                D                              3

XXX H                X                 L X L Next L to H WRITE CYCLE (Continue Burst)                                  D 1,3,10

L HL              L  L                 H X L External L to H NOP/WRITE ABORT (Begin Burst) High-Z 2,3

XXX H                X                 H  XL     Next     L to H                         WRITE ABORT (Continue Burst)  High-Z                         1,2,3,
                                                                                                                                                       10

XXX X                X                 X X H Current L to H                              INHIBIT CLOCK                             -                  4

Key: X = Don't Care, H = HIGH, L = LOW. BWn = H means all byte write signals (BWa, BWb, BWc, and BWd) are HIGH. BWn = L means one or

more byte write signals are LOW.
Notes:
1 CONTINUE BURST cycles, whether READ or WRITE, use the same control inputs. The type of cycle performed (READ or WRITE) is chose in the initial
BEGIN BURST cycle. A CONINUE DESELECT cycle can only be entered if a DESELECT CYCLE is executed first.
2 DUMMY READ and WRITE ABORT cycles can be considered NOPs because the device performs no external operation. A WRITE ABORT means a
WRITE command is given, but no operation is performed.
3 OE may be wired LOW to minimize the number of control signal to the SRAM. The device will automatically turn off the output drivers during a WRITE
cycle. OE may be used when the bus turn-on and turn-off times do not meet an application's requirements.
4 If an INHIBIT CLOCK command occurs during a READ operation, the DQ bus will remain active (Low-Z). If it occurs during a WRITE cycle, the bus will
remain in High-Z. No WRITE operations will be performed during the INHIBIT CLOCK cycle.

5 BWa enables WRITEs to byte "a" (DQa pins); BWb enables WRITEs to byte "b" (DQb pins); BWc enables WRITEs to byte "c" (DQc pins); BWd

enables WRITEs to byte "d" (DQd pins).

6 All inputs except OE and ZZ must meet setup and hold times around the rising edge (LOW to HIGH) of CLK.
7 Wait states are inserted by setting CEN HIGH.

8 This device contains circuitry that will ensure that the outputs will be in High-Z during power-up.
9 The device incorporates a 2-bit burst counter. Address wraps to the initial address every fourth BURST CYCLE.
10 The address counter is incremented for all CONTINUE BURST cycles.
11 ZZ pin is always Low in this truth table.

4/21/05, v 1.2                            Alliance Semiconductor                                                       P. 6 of 18
                                                                                                          AS7C25512NTF32A/36A

                                                                              

State diagram for NTD SRAM                       Read                Burst        Burs             Burst
                                                                     Read
                                          Read                     Dsel                Dsel
                                                             ReadRead
                                          Write       Write                                    Dsel
                                                 Read
                                                                                  Dsel
                                                                                                Burst

                                                             Write
                                                                     Dsel              Dsel
                                                                      Write
                                                                                  Burst Burst
                                                                  Burst
                                                 Writ

                                                                  Write

Absolute maximum ratings

                   Parameter                                        Symbol                   Min          Max         Unit

Power supply voltage relative to GND                                VDD, VDDQ                0.3         +3.6        V

Input voltage relative to GND (input pins)                          VIN                      0.3         VDD + 0.3   V

Input voltage relative to GND (I/O pins)                            VIN                      0.3         VDDQ + 0.3  V

Power dissipation                                                      Pd                                1.8         W

Short circuit output current                                        IOUT                                 50          mA
Storage temperature
Temperature under bias                                              Tstg                     65          +150        oC

                                                                    Tbias                    65          +135        oC

Stresses greater than those listed under "Absolute maximum ratings" may cause permanent damage to the device. This is a stress rating only, and functional
operation of the device at these or any other conditions outside those indicated in the operational sections of this specification is not implied. Exposure to
absolute maximum rating conditions may affect reliability.

Recommended operating conditions

               Parameter                         Symbol             Min        Nominal             Max    Unit
Supply voltage for inputs
Supply voltage for I/O                            VDD              2.375         2.5              2.625  V
Ground supply                                   VDDQ*
                                                                    2.375         2.5              VDD    V
*VDDQ cannot be greater than VDD                   Vss
                                                                    0             0                0      V

4/21/05, v 1.2                                               Alliance Semiconductor                                   P. 7 of 18
                                                                                                       AS7C25512NTF32A/36A

                                                      

DC electrical characteristics

              Parameter          Sym                   Conditions                                          Min       Max      Unit
Input leakage current
Output leakage current           |ILI|                 VDD = Max, 0V < VIN < VDD                           -2        2        A

Input high (logic 1) voltage     |ILO|                 OE  VIH, VDD = Max, 0V < VOUT < VDDQ                -2        2        A

                                                             Address and control pins                      1.7*      VDD+0.3        V
                                 VIH
                                                                                                           1.7* VDDQ+0.3 V
                                                                       I/O pins

                                                       Address and control pins                        -0.3**        0.7            V
                                                                 I/O pins
Input low (logic 0) voltage      VIL

                                                                                                       -0.3**        0.7            V

                                                          IOH = 4 mA, VDDQ = 2.375V                       1.7      
                                 VOH
Output high voltage                                                                                                                 V
                                                          IOH = 1 mA, VDDQ = 2.375V
                                                                                                           2.0      

                                                          IOL = 8 mA, VDDQ = 2.625V                                 0.7
                                 VOL
Output low voltage                                                                                                                  V
                                                          IOL = 1 mA, VDDQ = 2.625V
                                                                                                                    0.4

LBO and ZZ pins have an internal pull-up or pull-down, and input leakage = 10 A.
*VIH max < VDD +1.5V for pulse width less than 0.2 X tCYC

**VIL min = -1.5 for pulse width less than 0.2 X tCYC

IDD operating conditions and maximum limits

Parameter                        Sym                   Conditions                                      -75 -85 -10 Unit
                                                                                                       275 250 230 mA
Operating power supply current1  ICC                   CE0 < VIL, CE1 > VIH, CE2 < VIL, f = fMax,
Standby power supply current                                       IOUT = 0 mA, ZZ < VIL

                                 ISB                   All VIN  0.2V or > VDD 0.2V, Deselected,      90        80     80
                                                                      f = fMax, ZZ < VIL

                                 ISB1                   Deselected, f = 0, ZZ < 0.2V,                  60        60     60    mA
                                                       all VIN  0.2V or  VDD 0.2V

                                 ISB2                  Deselected, f = fMax, ZZ  VDD 0.2V,           50        50     50
                                                              all VIN  VIL or  VIH

1 ICC given with no output loading. ICC increases with faster cycle times and greater output loading.

4/21/05, v 1.2                                         Alliance Semiconductor                                           P. 8 of 18
                                                                                      AS7C25512NTF32A/36A

                                                        

Timing characteristics over operating range

                                                        -75              -85             -10

                        Parameter            Sym Min Max Min Max Min Max Unit                             Notes1
Cycle time
Clock access time                            tCYC 8.5 10 12                                      ns   2,3,4
Output enable low to data valid                                                                              2
Clock high to output low Z                   tCD      7.5 8.5 10 ns
Data Output invalid from clock high                                                                        2,3,4
Output enable low to output low Z            tOE      3.5 4.0 4.0 ns                                  2,3,4
Output enable high to output high Z                                                                        2,3,4
Clock high to output high Z                  tLZC 2.5 2.5 2.5                                    ns
Clock high pulse width                                                                                       5
Clock low pulse width                        tOH     3.0 3.0 3.0                                 ns     5
Address and Control setup to clock high                                                                      6
Data setup to clock high                     tLZOE   0               0              0              ns     6
Write setup to clock high                                                                                   6, 7
Chip select setup to clock high              tHZOE 3.5 4.0 4.0                                  ns    6, 8
Address hold from clock high                                                                                 6
Data hold from clock high                    tHZC    3.5 4.0 4.0 ns                                    6
Write hold from clock high                                                                                  6, 7
Chip select hold from clock high             tCH     2.5 3.0 4.0                                 ns    6, 8
Clock enable setup to clock high                                                                             6
Clock enable hold from clock high            tCL     2.5 3.0 4.0                                 ns     6
ADV setup to clock high                                                                                      6
ADV hold from clock high                     tAS     2.0 2.0 2.0                                 ns     6

                                             tDS     2.0 2.0 2.0                                 ns  Units
                                                                                                          mA
                                             tWS     2.0 2.0 2.0                                 ns  cycle
                                                                                                          cycle
                                             tCSS    2.0 2.0 2.0                                 ns  cycle
                                                                                                          cycle
                                             tAH     0.5 0.5 0.5                                 ns

                                             tDH     0.5 0.5 0.5                                 ns

                                             tWH     0.5 0.5 0.5                                 ns

                                             tCSH 0.5 0.5 0.5                                    ns

                                             tCENS 2.0 2.0 2.0                                   ns

                                             tCENH 0.5 0.5 0.5                                   ns

                                             tADVS 2.0 2.0 2.0                                   ns

                                             tADVH 0.5 0.5 0.5                                   ns

1 See "Notes" on page 15.

Snooze Mode Electrical Characteristics

                   Description           Conditions          Symbol              Min             Max
Current during Snooze Mode               ZZ > VIH
ZZ active to input ignored                                      ISB2                             50
ZZ inactive to input sampled
ZZ active to SNOOZE current                                     tPDS             2
ZZ inactive to exit SNOOZE current
                                                                tPUS             2

                                                                tZZI                             2

                                                             tRZZI               0

4/21/05, v 1.2                               Alliance Semiconductor                                   P. 9 of 18
Key to switching waveforms                       Falling input                                      AS7C25512NTF32A/36A

                    Rising input                                          don't care                      Undefined

Timing waveform of read cycle                                                                            tCYC

                                                         tCH tCL                                   A3

CLK

                tCES tCEH

CEN

                tAS      tAH

Address              A1                      A2

                tWS tWH

R/W

                tWS tWH

  BWn                    tCSH
CE0,CE2

CE1

                tADVS tADVH

ADV/LD

       OE                               tOE       tHZOE         Q(A2)                   Q(A2Y`10)                     tHLZC
      Dout                      tLZOE
                                             Q(A1)                                                            Q(A3)
4/21/05, v 1.2
                                                                       Q(A2Y`01)                   Q(A2Y`11)

                         Read   DSEL             Read    Continue Continue Continue     Inhibit    Read    Continue
                         Q(A1)                   Q(A2)                                  Clock      Q(A3)     Read
                                                         Read          Read  Read
                                                                                                          Q(A3Y`01)
                                                         Q(A2Y`01) Q(A2Y`10) Q(A2Y`11)

                                                         Alliance Semiconductor                               P. 10 of 18
Timing waveform of write cycle                                                                                 AS7C25512NTF32A/36A

                                                                  tCH tCL                                           tCYC

CLK                                                                                                           A3

                tCES tCEH

CEN

                tAS          tAH

Address              A1                   A2

R/W

  BWn                    tCSH
CE0,CE2

   CE1          tADVS tADVH
ADV/LD

OE                                                                                                            tDS    tDH
Din
Dout                                                D(A1)                D(A2)                                            D(A3)
                                                                                      D(A2Y`01)
                                         tHZOE                                                       D(A2Y`10) D(A2Y`11)

                     Q(n-2)         Q(n-1)

                             Write  DSEL                   Write  Continue Continue Continue         Inhibit  Write   Continue
                             D(A1)                         D(A2)                                     Clock    D(A3)     Write
                                                                  Write  Write                Write
                                                                                                                     D(A3Y`01)
                                                                  D(A2Y`01) D(A2Y`10) D(A2Y`11)

4/21/05, v 1.2                                                    Alliance Semiconductor                                  P. 11 of 18
                                                                                                                                                   AS7C25512NTF32A/36A

                                                                                                                       

Timing waveform of read/write cycle

                                                       tCH tCL                                                                                         tCYC

CLK

         tCENS            tCENH
CEN

CE1

                tCSS      tCSH

CE0, CE2

             tADVS        tADVH
ADV/LD                    tWH
                          tWH
                 tWS
     R/W

                 tWS
    BWn

                tAS       tAH

ADDRESS               A1         A2            A3          A4                                                                           A5         A6         A7
                                               D(A2)                                                                                                          D(A5)
                                     tDS tDH                   tCD                                                        tOH               tOE tHZC
                                                            tLZC
D/Q                                     D(A1)                                                                             Q(A3)      Q(A4)  Q(A401)                 Q(A6)
                                                       D(A201)
                                                                                                                                            tLZOE
                                                                                                                                 tHZOE

OE

Command                   Write      Write      Burst  Read     Read                                                          Burst         Write      Read   Write  DSEL
                          D(A1)      D(A2)     Write   Q(A3)    Q(A4)                                                        Read           D(A5)      Q(A6)  D(A7)
                                            D(A201)                                                                      Q(A401)

Note: = XOR when LBO = high/no connect. = ADD when LBO = low. BW[a:d] is don't care.

4/21/05, v 1.2                                         Alliance Semiconductor                                                                                        P. 12 of 18
NOP, stall and deselect cycles                                                                 AS7C25512NTF32A/36A

          CLK                                                                        A2                                      A3
          CEN                               Q(A101) Q(A110)                                           D(A2)
           CE1

CE0, CE2
  ADV/LD

R/W
BWn

Address         A1

D/Q                                  Q(A1)

Command             Read   Burst     STALL     Burst  DSEL  Burst                        Write     Burst      Burst  Write
                    Q(A1)                   Q(A110)        DSEL                         D(A2)      NOP   D(A210)    NOP
                           Q(A101)                                                             D(A201)             D(A3)

Note: = XOR when LBO = high/no connect; = ADD when LBO = low. OE is low.

4/21/05, v 1.2                              Alliance Semiconductor                                                   P. 13 of 18
Timing waveform of snooze mode                                          AS7C25512NTF32A/36A

CLK             ZZ setup cycle                 
  ZZ                tZZI
                        ISB2                                    tPUS
Isupply                                                  ZZ recovery cycle

All inputs     Deselect or Read Only                  tRZZI
(except ZZ)
                                                      Deselect or Read Only

                                                                                         Normal
                                                                                         operation
                                                                                         Cycle

Dout                                   High-Z

4/21/05, v 1.2                         Alliance Semiconductor  P. 14 of 18
                                                                                                  AS7C25512NTF32A/36A

                                                   

AC test conditions                                                                                Thevenin equivalent:

    Output load: For tLZC, tLZOE, tHZOE, and tHZC, see Figure C. For all others, see Figure B.
    Input pulse level: GND to 2.5V. See Figure A.
    Input rise and fall time (measured at 0.25V and 2.25V): 1.0V/ns. See Figure A.

Input and output timing reference levels: 1.25V.                                                +2.5V

+2.5V           90%       DOUT                           50                        DOUT           319/1667
        90%        10%                                            VL = VDDQ/2  353/1538           5 pF*

     10%                                                30 pF*                                    GND *including scope
GND                                                                                                       and jig capacitance
                                Figure B: Output load (A)
Figure A: Input waveform                                                                          Figure C: Output load(B)

Notes

1) For test conditions, see "AC test conditions", Figures A, B, and C
2) This parameter measured with output load condition in Figure C.
3) This parameter is sampled, but not 100% tested.
4) tHZOE is less than tLZOE, and tHZC is less than tLZC at any given temperature and voltage.
5) tCH is measured high above VIH, and tCL is measured low below VIL
6) This is a synchronous device. All addresses must meet the specified setup and hold times for all rising edges of CLK. All other synchronous inputs must

   meet the setup and hold times with stable logic levels for all rising edges of CLK when chip is enabled.

7) Write refers to R/W and BW[a,b,c,d].

8) Chip select refers to CE0, CE1, and CE2.

4/21/05, v 1.2                                      Alliance Semiconductor                               P. 15 of 18
Package dimensions                                                               AS7C25512NTF32A/36A

100-pin quad flat pack (TQFP)                       He E               Hd
                                                                       D
                TQFP             c
                                      L1                                                                b
                Min Max               L                                                                 e

A1 0.05 0.15                                                                                         

A2 1.35 1.45                                                                         A1 A2

b 0.22 0.38

c 0.09 0.20

D 13.90 14.10

E 19.90 20.10

e 0.65 nominal

Hd 15.85 16.15

He 21.80 22.20

L 0.45 0.75

L1 1.00 nominal

                0           7

  Dimensions in

                millimeters

4/21/05, v 1.2                   Alliance Semiconductor                P. 16 of 18
                                                                                                 AS7C25512NTF32A/36A

                                                  

Ordering information

Package & Width            75                       85                                                      10
                                                                                                 AS7C25512NTF32A-10TQC
TQFP x32            AS7C25512NTF32A-75TQC         AS7C25512NTF32A-85TQC                          AS7C25512NTF32A-10TQI
                    AS7C25512NTF32A-75TQI         AS7C25512NTF32A-85TQI                          AS7C25512NTF36A-10TQC
                                                                                                 AS7C25512NTF36A-10TQI
TQFP x36            AS7C25512NTF36A-75TQC         AS7C25512NTF36A-85TQC
                    AS7C25512NTF36A-75TQI         AS7C25512NTF36A-85TQI

Notes: Add suffix `N' to the above part number for Lead Free Parts (Ex. AS7C25512NTF32A-85TQCN)

Part numbering guide

AS7C            25    512       NTF        32/36  A       XX                                    TQ    C/I  X

1               2     3         4          5      6       7                                      8     9    10

1. Alliance Semiconductor SRAM prefix
2. Operating voltage: 25 = 2.5V
3. Organization: 512 = 512k
4. NTF= No Turn-Around Delay. Flow-through mode
5. Organization: 32 = x 32, 36 = x 36
6. Production version: A = first production version
7. Clock access time: [-75 = 7.5 ns access time; -85 = 8.5 ns access time; -10 = 10.0 ns access time]
8. Package type: TQ = TQFP
9. Operating temperature: C = commercial (0 C to 70 C); I = industrial (-40 C to 85 C)
10. N = Lead free part

4/21/05, v 1.2                       Alliance Semiconductor                                                 P. 17 of 18
                                                    AS7C25512NTF32A/36A

                                    

                                   Copyright Alliance Semiconductor
                                    All Rights Reserved
Alliance Semiconductor Corporation  Part Number: AS7C25512NTF32A
2575, Augustine Drive,
Santa Clara, CA 95054                               AS7C25512NTF36A
Tel: 408 - 855 - 4900               Document Version: v 1.2
Fax: 408 - 855 - 4999
www.alsc.com

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correct this data at any time, without notice. If the product described herein is under development, significant changes to these specifications are
possible. The information in this product data sheet is intended to be general descriptive information for potential customers and users, and is not
intended to operate as, or provide, any guarantee or warrantee to any user or customer. Alliance does not assume any responsibility or liability arising
out of the application or use of any product described herein, and disclaims any express or implied warranties related to the sale and/or use of Alliance
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except as express agreed to in Alliance's Terms and Conditions of Sale (which are available from Alliance). All sales of Alliance products are made
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