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AS7C252MPFD18A-166TQI

器件型号:AS7C252MPFD18A-166TQI
厂商名称:ALSC [Alliance Semiconductor Corporation]
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器件描述

2.5V 2M x 18 pipelined burst synchronous SRAM

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AS7C252MPFD18A-166TQI器件文档内容

February 2005                                                                                            AS7C252MPFD18A

                                                                     

                      2.5V 2M 18 pipelined burst synchronous SRAM

Features                                                                   Individual byte write and global write
                                                                            Multiple chip enables for easy expansion
Organization: 2,097,152 words 18 bits                                  2.5V core power supply
Fast clock speeds to 200 MHz                                              Linear or interleaved burst control
Fast clock to data access: 3.1/3.5/3.8 ns                                 Snooze mode for reduced power-standby
Fast OE access time: 3.1/3.5/3.8 ns                                       Common data inputs and data outputs
Fully synchronous register-to-register operation
Double-cycle deselect
Asynchronous output enable control
Available in 100-pin TQFP package

Logic block diagram                                                        LBO

                                                     CLK    CLK
                                                     ADV
                                                   ADSC     CS   Burst logic                   2M x 18
                                                   ADSP                                        Memory
                                                            CLR
                                                        21                                       array
                                                            D              Q 21  19 21
                                                  A[20:0]

                                                            CS   Address
                                                                 register

                                                            CLK

                                                                                        18      18

                GWE                                         D DQb Q                     2
                BWb                                          Byte Write
                BWE                                           registers          OE                Input
                                                            CLK                   Output         registers
                BWa                                                               registers
                                                            D DQa Q                             CLK
                 CE0                                         Byte Write          CLK
                 CE1
                 CE2                                          registers

                ZZ                    Power                 CLK
                                      down
                                                            D Enable Q
                                                               register

                                                            CE
                                                            CLK

                                                            D Enable Q
                                                                delay
                                                               register

                                                            CLK

                OE                                                                              18
                                                                                                DQ[a,b]

Selection guide                                                            -200         -166                -133       Units
                                                                                                             7.5         ns
Minimum cycle time                                                        5               6                133
Maximum clock frequency                                                                                     3.8       MHz
Maximum pipelined clock access time                                       200             166              350          ns
Maximum operating current                                                                                  140         mA
Maximum standby current                                                   3.1             3.5               90         mA
Maximum CMOS standby current (DC)                                                                                      mA
                                                                           450             400

                                                                           170             150

                                                                           90              90

2/11/05, v.1.1                               Alliance Semiconductor                                                              1 of 18

                                                                                                         Copyright Alliance Semiconductor. All rights reserved.
                                                                  AS7C252MPFD18A

2.5V 32 Mb Synchronous SRAM products list1,2                                Speed
                                                                     200/166/133 MHz
    Org         Part Number                             Mode         200/166/133 MHz
                                                       PL-SCD        200/166/133 MHz
    2MX18       AS7C252MPFS18A                         PL-SCD        200/166/133 MHz
                                                       PL-SCD        200/166/133 MHz
    1MX32       AS7C251MPFS32A                         PL-DCD        200/166/133 MHz
                                                       PL-DCD
    1MX36       AS7C251MPFS36A                         PL-DCD            7.5/8.5/10 ns
                                                                         7.5/8.5/10 ns
    2MX18       AS7C252MPFD18A                            FT             7.5/8.5/10 ns
                                                          FT         200/166/133 MHz
    1MX32       AS7C251MPFD32A                            FT         200/166/133 MHz
                                                       NTD-PL        200/166/133 MHz
    1MX36       AS7C251MPFD36A                         NTD-PL            7.5/8.5/10 ns
                                                       NTD-PL            7.5/8.5/10 ns
    2MX18       AS7C252MFT18A                          NTD-FT            7.5/8.5/10 ns
                                                       NTD-FT
    1MX32       AS7C251MFT32A                          NTD-FT

    1MX36       AS7C251MFT36A

    2MX18       AS7C252MNTD18A

    1MX32       AS7C251MNTD32A

    1MX36       AS7C251MNTD36A

    2MX18       AS7C252MNTF18A

    1MX32       AS7C251MNTF32A

    1MX36       AS7C251MNTF36A

1 Core Power Supply: VDD = 2.5V + 0.125V
2 I/O Supply Voltage: VDDQ = 2.5V + 0.125V

PL-SCD : Pipelined Burst Synchronous SRAM - Single Cycle Deselect

PL-DCD : Pipelined Burst Synchronous SRAM - Double Cycle Deselect

FT         : Flow-through Burst Synchronous SRAM

NTD1-PL : Pipelined Burst Synchronous SRAM with NTDTM

NTD-FT : Flow-through Burst Synchronous SRAM with NTDTM

1NTD: No Turnaround Delay. NTDTM is a trademark of Alliance Semiconductor Corporation. All trademarks mentioned in this document are the property of
their respective owners.

2/11/05, v.1.1  Alliance Semiconductor                             2 of 18
                                                   AS7C252MPFD18A

                           

Pin assignment
100-pin TQFP - top view

                   NC 1    100 A                                                                     80 A
                              99 A                                                                   79 NC
                   NC 2           98 CE0                                                             78 NC
                                     97 CE1                                                          77 VDDQ
                   NC 3                  96 NC                                                       76 VSSQ
                                            95 NC                                                    75 NC
                VDDQ 4                          94 BWb                                               74 DQPa
                 VSSQ 5                             93 BWa
                                                       92 CE2                                        73 DQa7
                   NC 6                                    91 VDD
                                                              90 VSS                                 72 DQa6
                   NC 7                                           89 CLK                             71 VSSQ
                                                                      88 GWE                         70 VDDQ
                DQb0 8                                                   87 BWE                      69 DQa5
                                                                             86 OE
                DQb1 9                                                          85 ADSC              68 DQa4
                                                                                    84 ADSP
                 VSSQ 10                                                               83 ADV        67 VSS
                VDDQ 11                                                                    82 A      66 NC
                DQb2 12                                                                        81 A
                                                                                                     65 VDD
                DQb3 13    TQFP 14 x 20mm                                                            64 ZZ

                   NC 14                                                                             63 DQa3
                  VDD 15                                                                             62 DQa2
                   NC 16                                                                             61 VDDQ
                   VSS 17                                                                            60 VSSQ
                DQb4 18                                                                              59 DQa1
                                                                                                     58 DQa0
                DQb5 19
                                                                                                     57 NC
                VDDQ 20                                                                              56 NC
                 VSSQ 21                                                                             55 VSSQ
                DQb6 22                                                                              54 VDDQ
                                                                                                     53 NC
                DQb7 23
                DQPb 24                                                                              52 NC

                   NC 25                                                                             51 NC
                 VSSQ 26
                VDDQ 27

                   NC 28
                   NC 29
                   NC 30

                           LBO 31
                              A 32
                                  A 33
                                     A 34
                                         A 35

                                            A1 36
                                                A0 37
                                                    NC 38

                                                       A 39
                                                           VSS 40
                                                              VDD 41

                                                                  A 42
                                                                      A 43
                                                                         A 44
                                                                             A 45
                                                                                A 46
                                                                                    A 47
                                                                                       A 48
                                                                                           A 49
                                                                                               A 50

2/11/05, v.1.1             Alliance Semiconductor                                                             3 of 18
                                                                                         AS7C252MPFD18A

                                      

Functional description

The AS7C252MPFD18A is a high-performance CMOS 32-Mbit synchronous Static Random Access Memory (SRAM) device
organized as 2,097,152 words 18 bits. It incorporates a two-stage register-register pipeline for highest frequency on any given
technology.

Fast cycle times of 5/6/7.5 ns with clock access times (tCD) of 3.1/3.5/3.8 ns enable 200,167 and 133MHz bus frequencies.
Three chip enable (CE) inputs permit easy memory expansion. Burst operation is initiated in one of two ways: the controller
address strobe (ADSC), or the processor address strobe (ADSP). The burst advance pin (ADV) allows subsequent internally
generated burst addresses.

Read cycles are initiated with ADSP (regardless of WE and ADSC) using the new external address clocked into the on-chip
address register when ADSP is sampled low, the chip enables are sampled active, and the output buffer is enabled with OE. In
a read operation, the data accessed by the current address registered in the address registers by the positive edge of CLK are
carried to the data-out registers and driven on the output pins on the next positive edge of CLK. ADV is ignored on the clock
edge that samples ADSP asserted, but is sampled on all subsequent clock edges. Address is incremented internally for the next
access of the burst when ADV is sampled low and both address strobes are high. Burst mode is selectable with the LBO input.
With LBO unconnected or driven high, burst operations use an interleaved count sequence. With LBO driven low, the device
uses a linear count sequence.

Write cycles are performed by disabling the output buffers with OE and asserting a write command. A global write enable
GWE writes all 18 bits regardless of the state of individual BW[a,b] inputs. Alternately, when GWE is high, one or more bytes
may be written by asserting BWE and the appropriate individual byte BWn signals.

BWn is ignored on the clock edge that samples ADSP low, but it is sampled on all subsequent clock edges. Output buffers are
disabled when BWn is sampled LOW regardless of OE. Data is clocked into the data input register when BWn is sampled low.
Address is incremented internally to the next burst address if BWn and ADV are sampled low. This device operates in double-
cycle deselect feature during read cycles.

Read or write cycles may also be initiated with ADSC instead of ADSP. The differences between cycles initiated with ADSC
and ADSP are as follows:

ADSP must be sampled high when ADSC is sampled low to initiate a cycle with ADSC.
WE signals are sampled on the clock edge that samples ADSC low (and ADSP high).
Master chip enable CE0 blocks ADSP, but not ADSC.
The AS7C252MPFD18A operates with a 2.5V 5% power supply for the device core (VDD). These devices are available in a 100-
pin TQFP package.

TQFP capacitance

             Parameter       Symbol   Test conditions                               Min      Max      Unit
Input capacitance                        VIN = 0V                                    -         5      pF
I/O capacitance               CIN*     VOUT = 0V                                     -        7       pF
                               CI/O*
* Guaranteed not tested                                                                     Typical  Units
                                                                                               40    C/W
TQFP thermal resistance                                                                        22    C/W
                                                                                                8    C/W
            Description                           Conditions               1layer  Symbol
                                                                           4layer     JA
Thermal resistance          Test conditions follow standard test methods              JA
(junction to ambient)1      and procedures for measuring thermal
                             impedance, per EIA/JESD51                                 JC
Thermal resistance
(junction to top of case)1

1 This parameter is sampled

2/11/05, v.1.1                        Alliance Semiconductor                                         4 of 18
                                                                                 AS7C252MPFD18A

                                                            

Signal descriptions

   Pin          I/O Properties                                 Description
   CLK
A,A0,A1         I CLOCK Clock. All inputs except OE, ZZ, and LBO are synchronous to this clock.
DQ[a,b]
   CE0          I    SYNC Address. Sampled when all chip enables are active and when ADSC or ADSP are asserted.

CE1, CE2        I/O SYNC Data. Driven as output when the chip is enabled and when OE is active.
  ADSP
  ADSC          I    SYNC       Master chip enable. Sampled on clock edges when ADSP or ADSC is active. When CE0 is inactive,
  ADV
  GWE                           ADSP is blocked. Refer to the "Synchronous truth table" for more information.
  BWE
                I    SYNC       Synchronous chip enables, active high, and active low, respectively. Sampled on clock edges when
BW[a,b]
                                ADSC is active or when CE0 and ADSP are active.
    OE
   LBO          I    SYNC Address strobe processor. Asserted low to load a new address or to enter standby mode.
    ZZ
    NC          I    SYNC Address strobe controller. Asserted low to load a new address or to enter standby mode.

                I    SYNC Advance. Asserted low to continue burst read/write.

                I    SYNC       Global write enable. Asserted low to write all 18 bits. When high, BWE and BW[a,b] control write

                                enable.

                I    SYNC Byte write enable. Asserted low with GWE high to enable effect of BW[a:d] inputs.

                                Write enables. Used to control write of individual bytes when GWE is high and BWE is low. If any of

                I    SYNC BW[a,b] is active with GWE high and BWE low, the cycle is a write cycle. If all BW[a,b] are inactive,

                                the cycle is a read cycle.

                I ASYNC Asynchronous output enable. I/O pins are driven when OE is active and chip is in read mode.

                I    STATIC Selects Burst mode. When tied to VDD or left floating, device follows interleaved Burst order. When
                                driven Low, device follows linear Burst order. This signal is internally pulled High.

                I ASYNC Snooze. Places device in low power mode; data is retained. Connect to GND if unused.

                -    -          No connect

Snooze Mode

SNOOZE MODE is a low current, power-down mode in which the device is deselected and current is reduced to ISB2. The duration of
SNOOZE MODE is dictated by the length of time the ZZ is in a High state.

The ZZ pin is an asynchronous, active high input that causes the device to enter SNOOZE MODE.

When the ZZ pin becomes a logic High, ISB2 is guaranteed after the time tZZI is met. After entering SNOOZE MODE, all inputs except ZZ is
disabled and all outputs go to High-Z. Any operation pending when entering SNOOZE MODE is not guaranteed to successfully complete.
Therefore, SNOOZE MODE (READ or WRITE) must not be initiated until valid pending operations are completed. Similarly, when exiting
SNOOZE MODE during tPUS, only a DESELECT or READ cycle should be given while the SRAM is transitioning out of SNOOZE MODE.

2/11/05, v.1.1                              Alliance Semiconductor                                                     5 of 18
                                                                                                                                      AS7C252MPFD18A

                                                                                                           

Write enable truth table (per byte)

       Function       GWE BWE BWa BWb

Write All Bytes          L  X   X                  X

                      H     L   L                  L

Write Byte a          H     L   L                  H

Write Byte b          H     L   H                  L

Read                  H     H   X                  X

                      H     L   H                  H

Key: X = don't care, L = low, H = high, n = a, b; BWE, BWn = internal write signal.

Asynchronous Truth Table

       Operation      ZZ    OE     I/O Status

Snooze mode           H     X                      High-Z

Read                  L     L                      Dout

                      L     H                      High-Z

Write                 L     X   Din, High-Z

Deselected            L     X                      High-Z

Notes:
1. X means "Don't Care"
2. ZZ pin is pulled down internally
3. For write cycles that follows read cycles, the output buffers must be disabled with OE, otherwise data bus contention will occur.
4. Snooze mode means power down state of which stand-by current does not depend on cycle times
5. Deselected means power down state of which stand-by current depends on cycle times

Burst sequence table

              Interleaved burst address (LBO = 1)                                                             Linear burst address (LBO = 0)

                      A1 A0 A1 A0 A1 A0            A1 A0                                                      A1 A0 A1 A0 A1 A0                   A1 A0
                                                    11                                                                                             11
Starting Address      00    01  10                  10     Starting Address                                   00                      01      10   00
                                                    01                                                                                             01
First Increment       01    00  11                  00     First Increment                                    01                      10      11   10

Second Increment      10    11  00                         Second Increment                                   10                      11      00

Third Increment       11    10  01                         Third Increment                                    11                      10      01

2/11/05, v.1.1                  Alliance Semiconductor                                                                                            6 of 18
                                                                AS7C252MPFD18A

                                       

Synchronous truth table[4]

CE01 CE1 CE2 ADSP ADSC ADV WRITE[2] OE Address accessed    CLK        Operation     DQ
                                                           L to H     Deselect     Hi-Z
H  X            X  X        LX    X  X                 NA  L to H     Deselect     Hi-Z
                                                           L to H     Deselect     Hi-Z
L  L            X  L        XX    X  X                 NA  L to H     Deselect     Hi-Z
                                                           L to H     Deselect     Hi-Z
L  L            X  H        LX    X  X                 NA  L to H    Begin read
                                                           L to H    Begin read      Q
L  X            H  L        XX    X  X                 NA  L to H    Begin read    Hi-Z
                                                           L to H    Begin read
L  X            H  H        LX    X  X                 NA  L to H  Continue read     Q
                                                           L to H  Continue read   Hi-Z
L  H            L  L        XX    X  L  External           L to H  Suspend read
                                                           L to H  Suspend read      Q
L  H            L  L        XX    X  H  External           L to H  Continue read   Hi-Z
                                                           L to H  Continue read
L  H            L  H        LX    H  L  External           L to H  Suspend read      Q
                                                           L to H  Suspend read    Hi-Z
L  H            L  H        LX    H  H  External           L to H   Begin write
                                                           L to H  Continue write    Q
X  X            X  H        H  L  H  L  Next               L to H  Continue write  Hi-Z
                                                           L to H  Suspend write
X  X            X  H        H  L  H  H  Next               L to H  Suspend write     Q
                                                                                   Hi-Z
X  X            X  H        HH    H  L  Current
                                                                                    D3
X  X            X  H        HH    H  H  Current                                      D
                                                                                     D
H  X            X  X        H  L  H  L  Next                                         D
                                                                                     D
H  X            X  X        H  L  H  H  Next

H  X            X  X        HH    H  L  Current

H  X            X  X        HH    H  H  Current

L  H            L  H        LX    L  X  External

X  X            X  H        H  L  L  X  Next

H  X            X  X        H  L  L  X  Next

X  X            X  H        HH    L  X  Current

H  X            X  X        HH    L  X  Current

1 X = don't care, L = low, H = high
2 For WRITE, L means any one or more byte write enable signals (BWa or BWb) and BWE are LOW or GWE is LOW. WRITE = HIGH for all BWx, BWE,
GWE HIGH. See "Write enable truth table (per byte)," on page 6 for more information.

3 For write operation following a READ, OE must be high before the input data set up time and held high throughout the input hold time

4 ZZ pin is always Low.

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                                                                                                                             AS7C252MPFD18A

                                                                                            

Absolute maximum ratings

                     Parameter                        Symbol                                                  Min            Max                 Unit

Power supply voltage relative to GND                  VDD, VDDQ                                               0.3           +3.6                V
Input voltage relative to GND (input pins)
Input voltage relative to GND (I/O pins)                                             VIN                      0.3       VDD + 0.3               V
Power dissipation
Short circuit output current                                                         VIN                      0.3       VDDQ + 0.3              V
Storage temperature
Temperature under bias                                                               Pd                                     1.8                 W

                                                                                     IOUT                                       20              mA

                                                                                     Tstg                     65            +150                oC

                                                                                     Tbias                    65            +135                oC

Stresses greater than those listed under "Absolute maximum ratings" may cause permanent damage to the device. This is a stress rating only, and functional operation of the
device at these or any other conditions outside those indicated in the operational sections of this specification is not implied. Exposure to absolute maximum rating conditions
may affect reliability.

Recommended operating conditions            Symbol                                                     Min          Nominal          Max         Unit

                     Parameter                VDD                                                      2.375        2.5              2.625             V
Supply voltage for inputs                   VDDQ
Supply voltage for I/O                       Vss                                                      2.375        2.5              2.625             V
Ground supply
                                                                                                       0            0                0                 V

DC electrical characteristics

              Parameter            Sym                               Conditions                                              Min            Max        Unit
Input leakage current            |ILI|      VDD = Max, OV < VIN < VDD
Output leakage current           |ILO|      OE  VIH, VDD = Max, OV < VOUT < VDDQ                                               -2           2             A
                                            Address and control pins
Input high (logic 1) voltage     VIH        I/O pins                                                                           -2           2             A
                                                                                                                              1.7*
                                                                                                                              1.7*      VDD+0.3                                   V
                                                                                                                             -0.3**
                                                                                                                             -0.3**  VDDQ+0.3                                     V

Input low (logic 0) voltage      VIL        Address and control pins                                                          1.7           0.7                                   V

                                            I/O pins                                                                                       0.7                                   V

Output high voltage              VOH        IOH = 4 mA, VDDQ = 2.375V                                                                                                           V

Output low voltage               VOL        IOL = 8 mA, VDDQ = 2.625V                                                                       0.7                                   V

LBO and ZZ pins have an internal pull-up or pull-down, and input leakage = 10 A.
*VIH max < VDD +1.5V for pulse width less than 0.2 X tCYC
**VIL min = -1.5 for pulse width less than 0.2 X tCYC

IDD operating conditions and maximum limits

Parameter                        Sym                                                 Conditions                          -200 -166 -133 Unit
                                                                                                                         450 400 350 mA
Operating power supply current1  ICC        CE0 < VIL, CE1 > VIH, CE2 < VIL, f = fMax,
Standby power supply current                            IOUT = 0 mA, ZZ < VIL

                                 ISB        All VIN  0.2V or > VDD 0.2V, Deselected,                                       170 150 140
                                                           f = fMax, ZZ < VIL

                                 ISB1                  Deselected, f = 0, ZZ < 0.2V,                                         90      90 90             mA
                                                      all VIN  0.2V or  VDD 0.2V

                                 ISB2       Deselected, f = fMax, ZZ  VDD 0.2V,                                            80      80 80
                                                   all VIN  VIL or  VIH

1 ICC given with no output loading. ICC increases with faster cycle times and greater output loading.

2/11/05, v.1.1                              Alliance Semiconductor                                                                               8 of 18
                                                                                         AS7C252MPFD18A

                                                        

Timing characteristics over operating range

                                                        200               166               -133

                          Parameter           Sym    Min Max     Min Max                 Min Max            Unit  Notes1
Clock frequency                                                                                            MHz
Cycle time                                   fMax    200               166                      133            2,3,4
Clock access time                            tCYC                                                           ns      2
Output enable low to data valid               tCD   5                 6               7.5                ns
Clock high to output low Z                    tOE                                                           ns    2,3,4
Data output invalid from clock high          tLZC    3.1               3.5                      3.8      ns    2,3,4
Output enable low to output low Z             tOH                                                           ns    2,3,4
Output enable high to output high Z          tLZOE   3.1               3.5                      3.8      ns
Clock high to output high Z                 tHZOE                                                           ns      5
Output enable high to invalid output         tHZC   0                 0               0                  ns      5
Clock high pulse width                      tOHOE                                                           ns      6
Clock low pulse width                         tCH   1.5               1.5             1.5                ns      6
Address setup to clock high                   tCL                                                           ns     6,7
Data setup to clock high                      tAS   0                 0               0                  ns     6,8
Write setup to clock high                     tDS                                                           ns      6
Chip select setup to clock high               tWS    3.0               3.4                      3.8      ns      6
Address hold from clock high                 tCSS                                                           ns     6,7
Data hold from clock high                     tAH    3.0               3.4                      3.8      ns     6,8
Write hold from clock high                    tDH                                                           ns      6
Chip select hold from clock high              tWH   0                 0               0                  ns      6
ADV setup to clock high                      tCSH                                                           ns      6
ADSP setup to clock high                    tADVS   2.0               2.4             2.4                ns      6
ADSC setup to clock high                    tADSPS                                                          ns      6
ADV hold from clock high                    tADSCS  2.0               2.4             2.4                ns      6
ADSP hold from clock high                   tADVH                                                           ns
ADSC hold from clock high                   tADSPH  1.4               1.5             1.5                ns
                                             tADSCH                                                          ns
1 See "Notes" on page 15.                            1.4               1.5             1.5        

                                                     1.4               1.5             1.5        

                                                     1.4               1.5             1.5        

                                                     0.4               0.5             0.5        

                                                     0.4               0.5             0.5        

                                                     0.4               0.5             0.5        

                                                     0.4               0.5             0.5        

                                                     1.4               1.5             1.5        

                                                     1.4               1.5             1.5        

                                                     1.4               1.5             1.5        

                                                     0.4               0.5             0.5        

                                                     0.4               0.5             0.5        

                                                     0.4               0.5             0.5        

Snooze Mode Electrical Characteristics

                   Description          Conditions            Symbol                Min             Max           Units
Current during Snooze Mode              ZZ > VIH
ZZ active to input ignored                                       ISB2                                  80         mA
ZZ inactive to input sampled
ZZ active to SNOOZE current                                      tPDS               2                             cycle
ZZ inactive to exit SNOOZE current
                                                                 tPUS               2                             cycle

                                                                 tZZI                                    2        cycle

                                                                 tRZZI              0                             cycle

2/11/05, v.1.1                         Alliance Semiconductor                                               9 of 18
                                                                                            AS7C252MPFD18A

                                                                        

Key to switching waveforms

          Rising input                    Falling input                 don't care          Undefined

Timing waveform of read cycle

                                                              tCYC

                                               tCH            tCL

CLK                tADSPH
       tADSPS

ADSP

                          tADSCS       tADSCH

ADSC

          tAS       tAH                             LOAD NEW ADDRESS
                                                                                 A3
Address         A1                A2

                    tWS     tWH

GWE, BWE

          tCSS      tCSH

CE0, CE2

CE1             tADVS           tADVH
ADV
                                                              ADV inserts wait states
OE
Dout                        tOE                               tCD                                                             tHZC

                         tLZOE            tHZOEtOH            Q(A201)                    Q(A211) Q(A3) Q(A301) Q(A310)

                                   Q(A1)               Q(A2)               Q(A210)

                    Read Suspend Read Burst Burst Suspend Burst Read Burst                  Burst      Burst

                    Q(A1) Read Q(A2) Read Read                Read         Read Q(A3) Read  Read       Read DSEL*

                            Q(A1)         Q(A 201) Q(A 210) Q(A 210) Q(A 211)         Q(A 301) Q(A 310) Q(A 311)

Note: = XOR when LBO = high/no connect; = ADD when LBO = low. BW[a:d] is don't care.
*Outputs are disabled within two clk cycles after DSEL command

2/11/05, v.1.1                                 Alliance Semiconductor                                                    10 of 18
                                                                                                  AS7C252MPFD18A

                                                                          

Timing waveform of write cycle

                                           tCYC

                            tCH            tCL

CLK

                tADSPS      tADSPH

ADSP

                                                                                                 tADSCS            tADSCH

ADSC

                tAS         tAH                                    ADSC LOADS NEW ADDRESS
                                                                                                       A3
Address                 A1                 A2

                                                                                                           tWS     tWH

   BWE

BW[a:d]

                tCSS        tCSH

CE0, CE2

CE1                                           ADV SUSPENDS BURST                                                  tADVH
ADV
                                                                                                      tADVS

OE                                                                                                         tDS     tDH
Din
                                   D(A1)              D(A2) D(A201) D(A201) D(A210) D(A211) D(A3) D(A301) D(A310)

                            Read    Sus-       Read   Suspend ADV Suspend ADV             ADV              Write   Burst   ADV
                            Q(A1)   pend       Q(A2)                                                       D(A 3)
                                    Write             Write        Burst  Write  Burst    Burst                    Write   Burst
                                    D(A1)
                                                      D(A 2)       Write D(A 201) Write  Write                    D(A 301) Write

                                                              D(A 201)          D(A 210) D(A 211)                      D(A 310)

Note: = XOR when LBO = high/no connect; = ADD when LBO = low.

2/11/05, v.1.1                                 Alliance Semiconductor                                                      11 of 18
                                                                                                    AS7C252MPFD18A

                                                                        

Timing waveform of read/write cycle (ADSP Controlled; ADSC High)

                                                            tCYC

                                         tCH                tCL

CLK

                tADSPS      tADSPH

ADSP

                                         tAS         tAH

Address                 A1                    A2                        A3

                                                     tWS           tWH

GWE

CE0, CE2

CE1                                                 tADVS         tADVH
ADV
                                    tCD                   tDS tDH                   tOE                 tOH
  OE
Din                               tLZC                      D(A2)           tLZOE           Q(A3)  Q(A301) Q(A310) Q(A311)
Dout
                                                          tHZOE

                                              Q(A1)

                DSEL        Read    Suspend          Read          Suspend   Read      ADV             ADV        ADV
                            Q(A1)     Read           Q(A2)           Write   Q(A3)     Burst           Burst      Burst
                                     Q(A1)                           D(A 2)            Read            Read       Read
                                                                                    Q(A 301)       Q(A 310)  Q(A 311)

Note: = XOR when LBO = high/no connect; = ADD when LBO = low.

2/11/05, v.1.1                           Alliance Semiconductor                                                           12 of 18
                                                                                                AS7C252MPFD18A

                                                                       

Timing waveform of read/write cycle(ADSC controlled, ADSP = HIGH)

                                                                 tCYC

                                                   tCH           tCL

  CLK               tADSCH

       tADSCS
ADSC

                                                                                           tAS  tAH

ADDRESS         A1     A2 A3 A4                                        A5 A6 A7 A8 A9

                                                                          tWS tWH

GWE
            tCSS tCSH

CE0,CE2

CE1                             tOE                       tHZOE                                 tLZOE         tOH
ADV                    tLZOE
                                            Q(A2)  Q(A3)  Q(A4)                                        Q(A8)  Q(A9)
OE                                  Q(A1)

Dout                                                                      tDS       tDH
Din
                                                                       D(A5) D(A6)  D(A7)

                    READ READ READ READ                                   WRITE WRITE WRITE READ READ
                    Q(A1) Q(A2) Q(A3) Q(A4)                               D(A5) D(A6) D(A7) Q(A8) Q(A9)

2/11/05, v.1.1                                     Alliance Semiconductor                                     13 of 18
                                                                                             AS7C252MPFD18A

                                                                     

Timing waveform of power down cycle

                                                                                 tCYC

                                                                     tCH         tCL

  CLK               tADSPS

       tADSPS
ADSP

ADSC

ADDRESS         A1                                                                     A2

                                                                                              tWS  tWH

    GWE
               tCSS tCSH

CE0,CE2

CE1                       tOE
ADV                 tLZOE

OE                                                                                    tHZOE       D(A2)
  Din                                                                                                           D(A2(01))
Dout
                                          tHZC
   ZZ
Isupply                        Q(A1)                                 tPUS

                                    tPDS                      ZZ Recovery Cycle

                                                                                       Normal Operation Mode

                                       ZZ Setup Cycle

                                         tZZI

                                                              tRZZI
                                                              ISB2

                                                       Sleep                                  READ SUSPEND CON-
                                                       State                                  Q(A2) WRITE TINUE

                    READ SUSPEND                                                                          D(A2) WRITE
                    Q(A1) READ                                                                                      D(A2 01)

                                Q(A1)                                                                        14 of 18

2/11/05, v.1.1                            Alliance Semiconductor
                                                                                                        AS7C252MPFD18A

                                                           

AC test conditions                                                                                      Thevenin equivalent:

    Output load: For tLZC, tLZOE, tHZOE, tHZC, see Figure C. For all others, see Figure B.
    Input pulse level: GND to 2.5V. See Figure A.
    Input rise and fall time (measured at 0.25V and 2.25V): 2 ns. See Figure A.

Input and output timing reference levels: 1.25V.                                                      +2.5V
                                                                                                        319/1667
                                Z0 = 50             50                                            DOUT
                                                             VL = VDDQ/2                      353/1538  5 pF*
+2.5V           90%       DOUT                                                                          GND *including scope
        90%        10%                               30 pF*
                                                                                                                and jig capacitance
     10%
GND

Figure A: Input waveform        Figure B: Output load (A)                                     Figure C: Output load(B)

Notes

1 For test conditions, see "AC test conditions", Figures A, B, and C.
2 This parameter is measured with output load condition in Figure C.
3 This parameter is sampled but not 100% tested.
4 tHZOE is less than tLZOE, and tHZC is less than tLZC at any given temperature and voltage.
5 tCH is measured as high if above VIH, and tCL is measured as low if below VIL.
6 This is a synchronous device. All addresses must meet the specified setup and hold times for all rising edges of CLK. All other synchronous inputs must

     meet the setup and hold times for all rising edges of CLK when chip is enabled.
7 Write refers to GWE, BWE, and BW[a,b].
8 Chip select refers to CE0, CE1, and CE2.

2/11/05, v.1.1                  Alliance Semiconductor                                                  15 of 18
Package dimensions                                                AS7C252MPFD18A

100-pin quad flat pack (TQFP)              He E          Hd
                               A1 A2                     D
                    TQFP
                                                                                          b
        Min Max                                                                           e

A1      0.05        0.15                                                            

A2      1.35        1.45

b       0.22        0.38

c       0.09        0.20

D       13.90       14.10

E       19.90       20.10

e               0.65 nominal

Hd      15.85       16.15

He      21.80       22.20

L       0.45        0.75

L1              1.00 nominal

                0        7

Dimensions in millimeters

c
    L1
     L

2/11/05, v.1.1                 Alliance Semiconductor    16 of 18
                                                                                             AS7C252MPFD18A

                                                            

Ordering information

Package & Width                  -200                          -166                                         -133
                                                                                             AS7C252MPFD18A-133TQC
TQFP x 18             AS7C252MPFD18A-200TQC             AS7C252MPFD18A-166TQC                AS7C252MPFD18A-133TQI
                      AS7C252MPFD18A-200TQI             AS7C252MPFD18A-166TQI

Note:
Add suffix `N' to the above part numbers for lead free parts (Ex AS7C252MPFD18A-200TQCN)

Part numbering guide

AS7C            25          2M          PF           D  18     A     XXX                    TQ  C/I  X

1               2           3           4            5  6      7     8                       9   10   11

1. Alliance Semiconductor SRAM prefix

2. Operating voltage: 25 = 2.5V

3. Organization: 2M = 2Meg

4. Pipelined mode

5. Deselect: D = Double cycle deselect

6. Organization: 18 = x 18

7. Production version: A = first production version

8. Clock speed (MHz)

9. Package type: TQ = TQFP

10. Operating temperature: C = commercial (0 C to 70 C); I = industrial (-40 C to 85 C)
11. N = Lead Free Part

2/11/05, v.1.1                              Alliance Semiconductor                                    17 of 18
                                                             AS7C252MPFD18A

                                    

                                   Copyright Alliance Semiconductor
                                    All Rights Reserved
Alliance Semiconductor Corporation  Part Number: AS7C252MPFD18A
2575, Augustine Drive,              Document Version: v.1.1
Santa Clara, CA 95054
Tel: 408 - 855 - 4900
Fax: 408 - 855 - 4999
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at any time without notice. Alliance assumes no responsibility for any errors that may appear in this document. The data contained herein represents Alliance's best data and/
or estimates at the time of issuance. Alliance reserves the right to change or correct this data at any time, without notice. If the product described herein is under develop-
ment, significant changes to these specifications are possible. The information in this product data sheet is intended to be general descriptive information for potential cus-
tomers and users, and is not intended to operate as, or provide, any guarantee or warrantee to any user or customer. Alliance does not assume any responsibility or liability
arising out of the application or use of any product described herein, and disclaims any express or implied warranties related to the sale and/or use of Alliance products
including liability or warranties related to fitness for a particular purpose, merchantability, or infringement of any intellectual property rights, except as express agreed to in
Alliance's Terms and Conditions of Sale (which are available from Alliance). All sales of Alliance products are made exclusively according to Alliance's Terms and Condi-
tions of Sale. The purchase of products from Alliance does not convey a license under any patent rights, copyrights; mask works rights, trademarks, or any other intellectual
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