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AS4LC1M16S0-10TC

器件型号:AS4LC1M16S0-10TC
厂商名称:ALSC [Alliance Semiconductor Corporation]
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器件描述

3.3V 2M 】 8/1M 】 16 CMOS synchronous DRAM

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AS4LC1M16S0-10TC器件文档内容

May 2001                                                                                                                           AS4LC2M8S1

Preliminary                                                                                                                        AS4LC2M8S0

                                                                                                                              AS4LC1M16S1

                                        3.3V 2M 8/1M 16 CMOS synchronous DRAM                                              AS4LC1M16S0

Features                                                                                              Auto refresh and self refresh
                                                                                                      PC100 functionality
Organization                                                                                        Automatic and direct precharge including concurrent
  - 1,048,576 words 8 bits 2 banks (2M 8)
    11 row, 9 column address                                                                          autoprecharge
  - 524,288 words 16 bits 2 banks (1M 16)                                                       Burst read, write/Single write
    11 row, 8 column address                                                                         Random column address assertion in every cycle, pipelined

All signals referenced to positive edge of clock, fully                                             operation
synchronous                                                                                          LVTTL compatible I/O
                                                                                                      3.3V power supply
Dual internal banks controlled by A11 (bank select)                                                 JEDEC standard package, pinout and function
High speed
                                                                                                       - 400 mil, 44-pin TSOP 2 (2M 8)
  - 143/125/100 MHz                                                                                    - 400 mil, 50-pin TSOP 2 (1M 16)
  - 7/8/10 ns clock access time                                                                      Read/write data masking
Low power consumption                                                                               Programmable burst length (1/2/4/8/ full page)
  - Active: 576 mW max                                                                               Programmable burst sequence (sequential/interleaved)
  - Standby: 7.2 mW max, CMOS I/O                                                                     Programmable CAS latency (1/2/3)
2048 refresh cycles, 32 ms refresh interval
4096 refresh cycles, 64 ms refresh interval

Pin arrangement                                                                                      Pin designation

           TSOP 2                              TSOP 2                                                               Pin(s)                Description
                                                                                                              DQM (2M 8)
VCC   1             44  VSS      VCC      1                                            50  VSS        UDQM/LDQM (1M 16)       Output disable/write mask
DQ0                      DQ7     DQ0                                                        DQ15
VSSQ   2             43  VSSQ    DQ1       2                                            49  DQ14                 A0 to A10                            RA0 10
DQ1                      DQ6     VSSQ                                                       VSSQ                               Address inputs CA0 7 (16)
VCCQ   3             42  VCCQ    DQ2       3                                            48  DQ13                     A11
DQ2                      DQ5     DQ3                                                                      DQ0 to DQ7 (2M 8)                      CA0 8 (8)
VSSQ   4             41  VSSQ   VCCQ       4                                            47  DQ12        DQ0 to DQ15 (1M 16)         Bank address (BA)
DQ3                      DQ4     DQ4                                                        VCCQ
VCCQ   5             40  VCCQ    DQ5       5                                            46  DQ11                     RAS                 Input/output
                         NC      VSSQ                                                       DQ10                     CAS
  NC   6             39          DQ6       6                                            45  VSSQ                     WE               Row address strobe
                         NC      DQ7                                                        DQ9                       CS            Column address strobe
  NC   7             38  DQM    VCCQ       7                                            44  DQ8                  VCC, VCCQ
WE                      CLK   LDQM                                                         VCCQ                  VSS, VSSQ               Write enable
CAS   8             37  CKE      WE       8                                            43  NC                       CLK                   Chip select
                         NC       CAS                                                       UDQM                     CKE             Power (3.3V 0.3V)
RAS   9             36           RAS      9                                            42
   CS                    A9                                                                 CLK                                              Ground
       10            35  A8        CS      10                                           41  CKE                                           Clock input
A11       AS4LC2M8S1    A7      A11                                                        NC                                            Clock enable
A10   11    and     34  A6      A10       11                                           40
                         A5                                                                 A9
  A0   12        AS4LC2M8S033A4    A0      12                                           39  A8
  A1                                                                 AS4LC1M16S0VSSA1       A7
  A2   13            32            A2      13                                           38  A6
  A3                                                                    andA3               A5
VCC   14                                                                  AS4LC1M16S131VCC1437A4
                                                                                            VSS
       15            30                    15                                           36

       16            29                    16                                           35

       17            28                    17                                           34

       18            27                    18                                           33

       19            26                    19                                           32

       20            25                    20                                           31

       21            24                    21                                           30

       22            23                    22                                           29

                                           23                                           28

                                           24                                           27

                                           25                                           26

          LEGEND               2M 8                 1M 16
      Configuration      1M 8 2 banks      512K 16 2 banks
      Refresh Count
       Row Address        2K/4K                                                         2K/4K
       Bank Address
     Column Address      (A0 A10)            (A0 A10)

Selection guide           2 (BA)                                                        2 (BA)

                         512 (A0 A8)         256 (A0 A7)

                                                                                            Symbol   7   8                   10  Unit

Bus frequency (CL = 3)                                                                      fMax     143  125                  100  MHz

Maximum clock access time (CL = 3)                                                              tAC  5.5  6                    6    ns

Minimum input setup time                                                                        tS   2    2                    2    ns

Minimum input hold time                                                                         tH   1.0  1.0                  1.0  ns

Row cycle time (CL = 3, BL = 1)                                                                 tRC  70   80                   80   ns

Maximum operating current ([16], RD or                                                     ICC1     130  100                  100  mA
WR, CL = 3), BL = 2

Maximum CMOS standby current, self refresh                                                  ICC6     1    1                    1    mA

5/21/01; v.1.1                                 Alliance Semiconductor                                                                          P. 1 of 29

                                                                                                                               Copyright Alliance Semiconductor. All rights reserved.
                                                                                           AS4LC2M8S1
                                                                                         AS4LC1M16S1

                                                           

Functional description

The AS4LC2M8S1, AS4LC2M8S0, and AS4LC1M16S1, AS4LC1M16S0 are high-performance 16-megabit CMOS Synchronous Dynamic
Random Access Memory (SDRAM) devices organized as 1,048,576 words 8 bits 2 banks (2048 rows 512 columns) and 524,288
words 16 bits 2 banks (2048 rows 256 columns), respectively. Very high bandwidth is achieved using a pipelined architecture where
all inputs and outputs are referenced to the rising edge of a common clock. Programmable burst mode can be used to read up to a full page
of data (512 bytes for 2M 8 and 256 bytes for 1M 16) without selecting a new column address.

The operational advantages of an SDRAM are as follows: (1) the ability to synchronously output data at a high clock frequency with
automatic increments of column-address (burst access); (2) bank-interleaving, which hides precharge time and attains seamless operation;
and (3) the capability to change column-address randomly on every clock cycle during burst access.

This SDRAM product also features a programmable mode register, allowing users to select read latency as well as burst length and type
(sequential or interleaved). Lower latency improves first data access in terms of CLK cycles, while higher latency improves maximum
frequency of operation. This feature enables flexible performance optimization for a variety of applications.

SDRAM commands and functions are decoded from control inputs. Basic commands are as follows:

Mode register set                  Deactivate bank       Deactivate all banks                           Select row; activate bank
                                                                                                            CBR refresh
Select column; write               Select column; read   Deselect; power down

Auto precharge with read/write Self-refresh

Both devices are available in 400-mil plastic TSOP type 2 package. The AS4LC2M8S1/ AS4LC2M8S0 have 44 pins, and the AS4LC1M16S1/
AS4LC1M16S0 have 50 pins. All devices operate with a power supply of 3.3V 0.3V. Multiple power and ground pins are provided for low
switching noise and EMI. Inputs and outputs are LVTTL compatible.

Logic block diagram                 Bank select

    CLK
               Clock generator

   CKE

   A11

A[10:0]  Command decoderMode register Row                                                 Bank A
                       Control logicaddress                                   512K 16 (2048 256 16)
CS                                                                         Row decoderbuffer                                                                   DQMU/DQML
RAS                                                                                       Bank B
CAS                                                                                                                      Latch circuitRefresh512K 16 (2048 256 16)DQ
WE                                                                                                                                    Input and output buffercounter
                                                                                       Sense amplifier
                                    Column                                        Column decoder and
                                    address
                                     buffer                                            latch circuit

                                     Burst                                     Data control circuit
                                    counter

For AS4LC2M8S1/AS4LC2M8S0, Banks A and B will read 1M 8 (2048 512 8).

5/21/01; v.1.1                      Alliance Semiconductor                                                                                                      P. 2 of 29
                                                                              AS4LC2M8S1
                                                                             AS4LC1M16S1

                                             

Pin descriptions              Name                                              Description
                          System clock
            Pin                               All operations synchronized to rising edge of CLK.
           CLK            Clock enable
                                              Controls CLK input. If CKE is high, the next CLK rising edge is valid.
           CKE              Chip select       If CKE is low, the internal clock is suspended from the next clock
                             Address          cycle and the burst address and output states are frozen. If both banks
            CS                                are idle and CKE goes low, the SDRAM will enter power down mode
                           Bank select        from the next clock cycle. When in power down mode and CKE is
        A0~A10         Row address strobe     low, no input commands will be acknowledged. To exit power down
                    Column address strobe     mode, raise CKE high before the rising edge of CLK.
           A11
                          Write enable        Enables or disables device operation by masking or enabling all inputs
           RAS                                except CLK, CKE, UDQM/LDQM (16), DQM (8).
           CAS    Output disable/ write mask
           WE                                 Row and column addresses are multiplexed. Row address: A0~A10.
                       Data input/output      Column address (2M 8): A0~A8. Column address (1M 16):
        8: DQM      Power supply/ground      A0~A7.
16: UDQM, LDQM  Data output power/ground
                                              Memory cell array is organized in 2 banks. A11 selects which internal
      DQ0~DQ15                                bank will be active. A11 is latched during bank activate, read, write,
         VCC/VSS                              mode register set, and precharge operations. Asserting A11 low
                                              selects Bank A; A11 high selects Bank B.
       VCCQ/VSSQ
                                              Command inputs.
                                              RAS, CAS, and WE, along with CS, define the command being
                                              entered.

                                              Controls I/O buffers. When DQM is high, output buffers are disabled
                                              during a read operation and input data is masked during a write
                                              operation. DQM latency is 2 clocks for Read and 0 clocks for Write.
                                              For 16, LDQM controls the lower byte (DQ0 7) and UDQM
                                              controls the upper byte (DQ8 15). UDQM and LDQM are
                                              considered to be in the same state when referred to jointly as DQM.

                                              Data inputs/outputs are multiplexed.

                                              Power and ground for core logic and input buffers.

                                              Power and ground for data output buffers.

5/21/01; v.1.1    Alliance Semiconductor      P. 3 of 29
                                                                                       AS4LC2M8S1
                                                                                     AS4LC1M16S1

                                                      

Operating modes                     CKEn-1 CKEn CS  RAS CAS    WE DQM A11 A10 A9A0 Note

               Command

            Mode register set       H  X  L         L  L       L  X     Op code                                                              1,2

            Auto refresh            H  H  L         L  L       HX       X                                                                    3

                             Entry  H  L  L         L  L       HX       X                                                                    3
                             Exit
            Self                    L  H  L         HH         HX       X                                                                    3
            refresh

                                          H         XX         XX       X                                                                    3

Bank activate                       H  X  L         LH         H  X  V* row address

Read        Auto precharge disable  H  X  L         HL         H  X  V  L column 4
                                                                        H address 4,5
            Auto precharge enable

Write       Auto precharge disable  H  X  L         HL         L  X  V  L column 4
                                                                        H address 4,5
            Auto precharge enable                   HH

Burst stop                          H  X  L         LH         L  X     X                                                                    6

              Selected bank         H  X  L         XX         L  X  V  L                      X
Precharge                                           VV
                                                    XX               XH
              Both banks                            XX
                                                    HH
                             Entry  H  L  H         XX         XX
                             Exit                   HH
Clock suspend or                          L         XX         VX       X
active power down                                   XX
                                                    HH
                                    L  HX                      XX

                             Entry  H  L  H                    XX
                             Exit
Precharge power                           L                    HX
down mode                                                                                   X
                                          H
                                    L  H                       XX

                                          L                    HX

DQM                                 H  XX                      XVXX                            X                                             7

No operation command                H  X  H                    XX
                                                                                            X
                                          L
                                                               HX

   * V = Valid.

1 OP= operation code.
     A0~A11 see page 5.

2 MRS can be issued only when both banks are precharged and no data burst is ongoing. A new command can be issued 2 clock cycles after MRS.
3 Auto refresh functions similarly to CBR DRAM refresh. However, precharge is automatic.

     Auto/self refresh can only be issued after both banks are precharged.
4 A11: bank select address. If low during read, write, row active and precharge, bank A is selected.

     If high during those states, bank B is selected. Both banks are selected and A11 is ignored if A10 is high during row precharge.
5 A new read/write/deac command to the same bank cannot be issued during a burst read/write with auto precharge.

     A new row active command can be issued after tRP from the end of the burst.
6 Burst stop command valid at every burst length except full-page burst.
7 DQM sampled at positive edge of CLK. Data-in may be masked at every CLK (Write DQM latency is 0).

     Data-out mask is active 2 CLK cycles after issuance. (Read DQM latency is 2).

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                                                                                        AS4LC2M8S1
                                                                                       AS4LC1M16S1

                                                        

Mode register fields

                                       Register programmed with MRS

Address                            A11~A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0
Function
                                   RFU WBL     TM             CAS latency         BT        Burst length
RFU = 0 during MRS cycle.

Write burst length                                          Burst type

A9          Length                                      A3           Type

0       Programmed                                      0            Sequential
        burst length
                                                        1            Interleaved

1 Single burst

            Test mode

A8 A7               Type

0 0 Mode register set

01              Reserved

10              Reserved

11              Reserved

            CAS latency                                                       Burst length

A6 A5 A4 Latency                                        A2           A1           A0        BT = 0 BT = 1
                                                        0
00              0 Reserved                              0            0            0         1             1
                                                        0
00              1               1                       0            0            1         2             2
                                                        1
01              0               2                       1            1            0         4             4
                                                        1
01              1               3                       1            1            1         8             8

1X              X Reserved                                           0            0         Reserved Reserved

                                                                     0            1         Reserved Reserved

                                                                     1            0         Reserved Reserved

                                                                     1            1         Full page Reserved

Burst sequence (burst length = 4)

            Initial address

        A1                   A0             Sequential                                  Interleave

        0                    0     0        1      2          3            0         1              2     3

        0                    1     1        2      3          0            1         0              3     2

        1                    0     2        3      0          1            2         3              0     1

        1                    1     3        0      1          2            3         2              1     0

Burst sequence (burst length = 8)

            Initial address

    A2          A1           A0            Sequential                                  Interleave
                                       234567                        01234567
    0           0               0  01  345670                        10325476
                                       456701                        23016745
    0           0               1  12  567012                        32107654
                                       670123                        45670123
    0           1               0  23  701234                        54761032
                                       012345                        67452301
    0           1               1  34  123456                        76543210

    1           0               0  45

    1           0               1  56

    1           1               0  67

    1           1               1  70

5/21/01; v.1.1                        Alliance Semiconductor                                           P. 5 of 29
                                                                                             AS4LC2M8S1
                                                                                           AS4LC1M16S1

                                                            

Recommended operating conditions

                   Parameter                       Symbol    Min                             Nominal       Max   Unit  Notes

Supply voltage                                     VCC,VCCQ  3.0                             3.3            3.6  V       8
                                                                                                                         8
                                                   GND       0.0                             0.0            0.0  V

Input voltage                                      VIH       2.0                                     VCC + 0.3  V

                                                   VIL       0.3                                          0.8  V

Output voltage                                     VOH       2.4                                               V

                                                   VOL                                                    0.4  V

Ambient operating temperature                      TA        0                                              70   C

VIL Min = 1.5V for pulse widths less than 5 ns.
IOH = 2mA, and IOL = 2mA.

Recommended operating conditions apply throughout this document unless otherwise specified.

Absolute maximum ratings

                   Parameter                       Symbol       Min                                   Max        Unit  Notes

Input voltage                                      VIN,VOUT  1.0                                     +4.6       V

Power supply voltage                               VCC,VCCQ  1.0                                     +4.6       V

Storage temperature (plastic)                      TSTG         55                                   +150       C

Power dissipation                                  PD                                                1          W

Short circuit output current                       IOUT                                              50         mA

Note: Stresses greater than those listed under Absolute Maximum Ratings may cause permanent damage to the device. This is a stress rating only and functional
operation of the device at these or any other conditions outside those indicated in the operational sections of this specification is not implied. Exposure to
absolute maximum rating conditions for extended periods may affect reliability.

5/21/01; v.1.1                                     Alliance Semiconductor                                              P. 6 of 29
                                                                              AS4LC2M8S1
                                                                             AS4LC1M16S1

                                             

DC electrical characteristics

                                                                             7      8      10

Parameter            Symbol                      Test conditions          Min Max Min Max Min Max Unit Notes

Input leakage current IIL                 0V  VIN  VCC,                   5 +5 5 +5 5 +5 A
                                     Pins not under test = 0V
Output leakage        IOL                                                 10 +10 10 +10 10 +10 A
current                        DOUT disabled, 0V  VOUT  VCCQ
                      ICC1                                         CL =3    140    100    100 mA   1,3,
Operating current    ICC2P            tRC  min, IO = 0mA,                                             4,5
(one bank active)    ICC2PS              burst length = 1
                                                                           2.0 2.0 2.0 mA
Precharge standby                 CKE  VIL(max), tCK = 15 ns
current (power                                                             2.0 2.0 2.0 mA
down mode)                     CKE and CLK  VIL(max), tCK =

Precharge standby    ICC2N     CS  VIH(min), CKE  VIH(min),                30 30 30 mA 1,2,3
current (non-power-  ICC2NS    tCK = 15 ns; input signals changed
down mode)                                                                6 6 6 mA 1,2,3
                                        once during 30 ns                  2 2 2 mA 1,2,3
Active standby       ICC3P                                                 2 2 2 mA 1,2,3
current (power-      ICC3PS    CLK  VIL(max), CKE  VIH(min),
down mode)                        tCK = ; input signals stable
                                  CKE  VIL(max), tCK = 15 ns
Active standby       ICC3N                                                 35 35 35 mA 1,2,3
current (non-power-  ICC3NS      CLK, CKE  VIL(max), tCK =
down mode, one                                                             10 10 10 mA 1,2,3
bank active)                   CKE  VIH(min), CS  VIH(min),
                               tCK = 15 ns; input signals changed
                                                                   CL =3     140 130 120
                                        once during 30 ns          CL =2
Operating current    ICC4                                          CL =1     125    115    100 mA   1,2,
(burst mode)                   CKE  VIH(min), CLK  VIL(max),                                          3,5
                                  tCK = ; input signals stable
                                                                             80 70 70
                                             IO = 0 mA
                                             Page burst
                                        All banks activated
                                         tCCD = tCCD(min)

Refresh current      ICC5      tRC  tRC(min)                                 100    90     80   mA  1,2,
                                                                                                      3,5

Self refresh current ICC6      CKE  0.2 V                                        2 2 2 mA

CL = CAS latency.                                                                1 1 1 mA 15

5/21/01; v.1.1                 Alliance Semiconductor                                             P. 7 of 29
                                                                                 AS4LC2M8S1
                                                                                AS4LC1M16S1

                                                  

AC parameters common to all waveforms

                                 CAS     7           8               10

Sym       Parameter              latency Min Max  Min Max         Min       Max Unit Notes

                                 3          5.5             6            6   ns   6

tAC CLK to valid output delay 2             8.5             7            6   ns 6,8

                                 1          18              22           22  ns   6,8

tAH Address hold time                       1               1            1   ns   7

tAS Address setup time                2          2              2            ns   7

tBDL Last data-in to burst stop       0          0              0            tCK  9

tCCD  Read/write command to           1          1              1            tCK  9
      read/write command

tCDL  Last data-in to new             1          1              1            tCK  9
      column address delay

tCH CLK high-level width              2.75       3              3            ns   7

                                 3    7 1000      8       1000    10        1000 ns  10

tCK CLK cycle time               2 8.7 1000       10      1000    12        1000 ns  10

                                 1    20 1000     25      1000    25        1000 ns  10

        CKE to CLOCK disable or       1          1              1            tCK
tCKED power-down entry mode

tCKH CKE hold time                    1          1              1            ns
tCKS CKE setup time
tCL CLK low-level width              2          2              2            ns

       CS, RAS, CAS, WE, DQM          2.75       3              3.5          ns   7
tCMH hold time
                                      1          1              1            ns

tCMS  CS, RAS, CAS, WE, DQM           2          2              2            ns
      setup time

                                 3    5          5              5            tCK 5,11

       Data-in to ACTIVE         2    5          5              5            tCK 5,11
tDAL command

                                 1    4          4              4            tCK 5,11

tDH Data in hold time                 1          1              1            ns

tDPL Data in to PRECHARGE             2          2              2            tCK  12

tDQD DQM to input data delay          1          1              1            tCK  9

tDQM  DQM to data mask during         0          0              0            tCK  9
      writes

tDQZ  DQM to data high Z              2          2              2            tCK  9
      during reads

tDS Data in setup time               2          2              2            ns
        Write command to input
                                      0          0              0            tCK  9
tDWD data delay

                                 3          5.5             6            9   ns   13

      Data-out high-impedance
tHZ time                         2          8.5             9            9   ns   13

                                 1          18              22           22  ns   13

tLZ   Data-out low-impedance          1          1              1            ns
      time

5/21/01; v.1.1                        Alliance Semiconductor                         P. 8 of 29
                                                                                AS4LC2M8S1
                                                                               AS4LC1M16S1

                                                

                               CAS      7           8               10

Sym             Parameter      latency Min Max  Min         Max  Min       Max Unit Notes

tMRD  Load mode register to         2          2               2           tCK  5
      active/refresh command

                               3    2          2.5             3           ns   6

tOH   Output data hold time @  2    2          2.5             3           ns   6
      30 pF

                               1    2          2.5             3           ns   6

tPED  CKE to CLOCK enable or        1          1               1           tCK
      power-down exit mode

tRAS  Active to precharge           42 120,000 48 120,000 50 120,000 ns
      command

tRC Active command period           70         80              80          ns   8

tRCAR Auto refresh period           70         80              80          ns

tRCD  Active to read or write  3    3          3               3           tCK  8
      delay

tREF  Refresh period--2048                 64             64            64 ms
      rows

      Data-out high Z from     3    3          3               3           tCK  9

tROH precharge/burst stop      2    2          2               2           tCK  9

      command                  1    1          1               1           tCK  9

tRP   Precharge command        3    3          3               3           tCK  8
      period

tRRD  Active Bank A to Active       14         16              20          ns
      Bank B command

tT Transition time                  0.3 1.0     0.3         1.0  0.3       1.0 ns

tWR WRITE recovery time             2          2               2           tCK

tXSR  Exit SELF REFRESH to          70         80              80          ns   20
      ACTIVE command

Notes

1 IDD is dependent on output loading and cycle rates. Specified values are obtained with minimum cycle time and the outputs open.
2 Other input signals are allowed to transition no more than once in any two-clock period and are otherwise at valid VIH or VIL levels.
3 Address transitions average one transition every two-clock period.

4 The IDD current will decrease as the CAS-latency is reduced. This is due to the fact that the maximum cycle rate is slower as the CAS-latency is reduced.
5 tCK = 7 ns for 7, 8 ns for 8, and 10 ns for 10.
6 If clock tr > 1 ns, (tr/2 0.5)ns should be added to the parameter.
7 If clock (tr and tf) > 1 ns, [(tr + tf)/2 1] ns should be added to the parameter.
8 VIH overshoot: VIH(max) = VDDQ + 2V for a pulse width  3 ns, and the pulse width cannot be greater than one third of the cycle rate. VIL undershoot:

     VIL(min) = 2V for a pulse width  3 ns and the pulse width cannot be greater than one third of the cycle rate.
9 Required clocks are specified by JEDEC functionalisty and are not dependent on any timing parameter.

10 The clock frequency must remain constant during access or precharge states (READ, WRITE, including tWR and PRECHARGE commands). CKE may be
     used to reduce the data rate.

11 Timing actually specified tWR plus tRP; clock(s) specified as a reference only at minimum cycle rate.
12 Timing actually specified by tWR.
13 tHZ defines the time at which the output achieves the open circuit condition; it is not a reference to VOH or VOL. The last valid data element will meet tOH

     before going to HIGH-Z.

14 CLK must be toggled a minimum of two times during this period.

15 Enables on-chip refresh and address counters.

16 All voltages referenced to VSS.
17 The minimum specifications are used only to indicate the cycle time at which proper operation over the full temperature range (0 C  TA  70 C) is

     endured.

5/21/01; v.1.1                      Alliance Semiconductor                         P. 9 of 29
                                                                                    AS4LC2M8S1
                                                                                  AS4LC1M16S1

                                                   

18 A proper power-up initialization sequence (as described on page 10) is needed before proper device operation is ensured. (VDD and VDDQ must be
     powered up simultaneously. VSS and VSSQ must be at the same potential.)Two AUTOREFRESH command wake-ups should be repeated any time the tREF
     refresh requirement is exceeded.

19 AC characteristics assume tT = 1 ns.
20 In addition to meeting the transition rate specification, the clock and CKE must transit between VIH and VIL (or between VIL and VIH) in a monotonic

     manner.

21 AC timing and IDD tests have VIL = 0V and VIH = 3.0 V with timing referenced to 1.4V crossover point.
22 IDD specifications are tested after the device is properly initialized.
23 Minimum clock cycles = (minimum time/clock cycle time) rounded up.

Device operation

Command              Pin settings                          Description

                                                    The following sequence is recommended prior to normal operation.

                                                    1 Apply power, start clock, and assert CKE and DQM high. All other
                                                        signals are NOP.

Power up                                            2 After power-up, pause for a minimum of 200s. CKE/DQM =
                                                        high; all others NOP.

                                                    3 Precharge both banks.

                                                    4 Perform Mode Register Set command to initialize mode register.

                                                    5 Perform a minimum of 8 auto refresh cycles to stabilize internal
                                                        circuitry.

                                                    (Steps 4 and 5 may be interchanged.)

                                                    The mode register stores the user selected opcode for the SDRAM
                                                    operating modes. The CAS latency, burst length, burst type, test mode

                                                    and other vendor specific functions are selected/programmed during

Mode register set    CS = RAS = CAS = WE = low; the Mode Register Set command cycle. The default setting of the mode

                     A0~A11 = opcode                register is not defined after power-up. Therefore, it is recommended

                                                    that the power-up and mode register set cycle be executed prior to

                                                    normal SDRAM operation. Refer to the Mode Register Set table and
                                                    timing for details.

                                                    The SDRAM performs a "no operation" (NOP) when RAS, CAS, and

Device deselect and      CS = high, or              WE = high. Since the NOP performs no operation, it may be used as a
   no operation      RAS, CAS, WE = high            wait state in performing normal SDRAM functions. The SDRAM is
                                                    deselected when CS is high. CS high disables the command decoder

                                                    such that RAS, CAS, WE and address inputs are ignored. Device
                                                    deselection is also considered a NOP.

                                                          The SDRAM is configured with two internal banks. Use the Bank
                     CS = RAS = low; CAS = WE =
                                                    Activate command to select a row in one of the two idle banks. Initiate
Bank activation      high; A0~A10 = row address;
                                                    a read or write operation after tRCD(min) from the time of bank
                     A11 = bank select              activation.

                                                    Use the Burst Read command to access a consecutive burst of data from

                                                    an active row in an active bank. Burst read can be initiated on any

Burst read           CS = CAS = A10 = low; RAS =    column address of an active row. The burst length, sequence and
                     WE = high; A11 = bank select,  latency are determined by the mode register setting. The first output
                     A0~A8 = column address; (A9    data appears after the CAS latency from the read command. The output
                                                    goes into a high impedance state at the end of the burst (BL = 1,2,4,8)
                     = don't care for 2M 8; A8,
                                                    unless a new burst read is initiated to form a gapless output data
                     A9 = don't care for 1M 16)   stream. A full-page burst does not terminate automatically at the end of

                                                    the burst. Terminate the burst with a burst stop command, precharge
                                                    command to the same bank or another burst read/write

5/21/01; v.1.1                     Alliance Semiconductor                                 P. 10 of 29
                                                                                                    AS4LC2M8S1
                                                                                                   AS4LC1M16S1

                                                                    

Command              Pin settings                                   Description

                                                       Use the Burst Write command to write data into the SDRAM on

                     CS = CAS = WE = A10 = low;        consecutive clock cycles to adjacent column addresses. The burst
                     RAS = high; A0~A9 = column        length and addressing mode is determined by the mode register

Burst write          address; (A9 = don't care for     opcode. Input the initial write address in the same clock cycle as the
                     2M 8; A8, A9 = don't care
                                                       Burst Write command. Burst terminate behavior for write is the same
                              for 1M 16)             as that for read. Terminate the burst with a burst stop command,
                                                       precharge command to the same bank or another burst read/write.

                                                       DQM can also be used to mask the input data.

UDQM/LDQM (16)                                        Use DQM to mask input and output data. It disables the output buffers
DQM (8) operation                                     in a read operation and masks input data in a write operation. The
                                                       output data is invalid 2 clocks after DQM assertion (2 clock latency).
                                                       Input data is masked on the same clock as DQM assertion (0 clock

                                                       latency).

Burst stop           CS = WE = low; RAS = CAS = Use burst stop to terminate burst operation. This command may be

                     high                              used to terminate all legal burst lengths.

                                                       The Bank Precharge command precharges the bank specified by A11.

                     CS = A10 = RAS = WE = low; The precharged bank is switched from active to idle state and is ready

Bank precharge        CAS = high; A11 = bank to be activated again. Assert the precharge command after tRAS(min) of
Precharge all       select; A0~A9 = don't care the bank activate command in the specified bank. The precharge

                                                       operation requires a time of tRP(min) to complete.

                     CS = RAS = WE = low; CAS =        The Precharge All command precharges both banks simultaneously.
                      A10 = high; A11, A0~A9 =         Both banks are switched to the idle state on precharge completion.

                                 don't care

                                                       During auto precharge, the SDRAM adjusts internal timing to satisfy

                     Write: CS = CAS = WE = low ;      tRAS(min) and tRP for the programmed CAS latency and burst length.
                         Read: CS = CAS = low;         Couple the auto precharge with a burst read/write operation by

                     A10 = high; A11 = bank select;    asserting A10 to a high state at the same time the burst read/write

Auto precharge       A0~A9 = column address;           commands are issued. At auto precharge completion, the specified

                     (A9 = don't care for 2M 8; A8,  bank is switched from active to idle state. Note that no new commands
                     A9 = don't care for 1M 16)      (RD/WR/DEAC) can be issued to the same bank until the specified
                                                       bank achieves the idle state. Auto precharge does not work with full-

                                                       page burst.

                                                       When CKE is low, the internal clock is frozen or suspended from the
                                                       next clock cycle and the state of the output and burst address are

Clock suspend/power  CKE = low                         frozen. If both banks are idle and CKE goes low, the SDRAM enters
  down mode entry                                      power down mode at the next clock cycle. When in power down
                                                       mode, no input commands are acknowledged as long as CKE remains

                                                       low. To exit power down mode, raise CKE high before the rising edge

                                                       of CLK.

Clock suspend/power  CKE = high                        Resume internal clock operation by asserting CKE high before the
   down mode exit                                      rising edge of CLK. Subsequent commands can be issued one clock
                                                       cycle after the end of the Exit command.

5/21/01; v.1.1             Alliance Semiconductor                                                          P. 11 of 29
                                                                                                                          AS4LC2M8S1
                                                                                                                        AS4LC1M16S1

                                                                                          

Command                                       Pin settings                                                              Description
Auto refresh
                                                                            SDRAM storage cells must be refreshed every 64 ms to maintain data
Self refresh                                                                integrity. Use the auto refresh command to accomplish the refreshing

                                                                           of all rows in both banks of the SDRAM. The row address is provided
                                      CS = RAS = CAS = low; WE = by an internal counter which increments automatically. Auto refresh
                                      CKE = high; A0~A11 = don't can only be asserted when both banks are idle and the device is not in

                                                      care                  the power down mode. The time required to complete the auto refresh

                                                                            operation is tRC(min). Use NOPs in the interim until the auto refresh
                                                                            operation is complete. Both banks will be in the idle state after this

                                                                            operation.

                                                                            Self refresh is another mode for refreshing SDRAM cells. In this mode,
                                                                            refresh address and timing are provided internally. Self refresh entry is

                                                                            allowed only when both banks are idle. The internal clock and all input

                                      CS = RAS = CAS = CKE = low; buffers with the exception of CKE are disabled in this mode. Exit self
                                      WE = high; A0~A11 = don't refresh by restarting the external clock and then asserting CKE high.

                                                      care                  NOPs must follow for a time of tRC(min) for the SDRAM to reach the

                                                                            idle state where normal operation is allowed. If burst auto refresh is

                                                                            used in normal operation, burst 2048 auto refresh cycles immediately

                                                                            after exiting self refresh.

Initialize and load mode register

                T0                         T1                      Tn                             Tm                     Tp+1            Tp+2               Tp+3
                                                                                          tCL                                                              ACTIVE
CLK                                   tCK
                                                                       tCH

         tCKS tCKH

CKE

COMMAND               tCMH                    tCMS    AUTO REFRESH          NOP NOP       AUTO REFRESH  NOP NOP          LOAD MODE       NOP
                NOP                                                                                                        REGISTER
                                           PRECHARGE
                                               ALL

DQM*

                                                                                                                         tAS        tAH

ADDRESS                                    A10=HIGH                                                                           CODE                         BANK ROW
                                                              tRP
                              High Z                                                                    tRCAR                            tMRD

      DQ

                        T=200s
                          (min)

         Power up:                             Precharge                                                (8 AUTO REFRESH             Program Mode Register
                                               all banks.                                                     CYCLES)
         VDD and
         CLK stable.                                                        AUTO REFRESH

* DQM represents DQML and DQMH. DQML controls the lower byte, and DQMH controls the upper byte.

The Mode Register may be loaded prior to the auto refresh cycles if desired.

Outputs are guaranteed High-Z after command is issued.

5/21/01; v.1.1                                                         Alliance Semiconductor                                                                      P. 12 of 29
                                                                                                                         AS4LC2M8S1
                                                                                                                        AS4LC1M16S1

                                                                                         

Read--DQM operation*

                T0                   tCK* T1  tCL T2                      T3  tCL T4              T5       T6           T7         T8
                                                          tCH
CLK

                tCKS tCKH

CKE

                          tCMS tCMH  NOP      READ                   NOP            NOP      NOP           NOP          NOP        NOP
                                              tCMS tCMH
COMMAND ACTIVE

DQM                                                                                 tDQZ
A0A9
                tAS tAH                                 Column m
   A10            ROW                                    (A0-A7)3
    BA                                        ENABLE AUTOPRECHARGE
                            ROW
                tAS tAH                       DISABLE AUTOPRECHARGE
                                                           BANK
                   ROW

                tAS tAH
                  BANK

DQ                                                                            tAC*     tOH           tAC*         tAC*       tOH
                                                                          tLZ                     tLZ              tOH  DOUT m+3
                                                                                    DOUT m
                                                                                        tHZ                DOUT m+2           tHZ

                                     tRCD                      CAS latency

* For this example, the burst length = 4, and the CAS latency = 2.
A8 and A9 = "Don't care."
DQM represents DQML and DQMH. DQML controls the lower byte, and DQMH controls the upper byte.

Write--DQM operation*

                T0                   tCK* T1  tCL T2                      T3        T4            T5       T6                  T7
                                                                                                                        NOP
CLK                                                   tCH

                tCKS tCKH

CKE

                          tCMS tCMH  NOP      WRITE                  NOP            NOP      NOP           NOP
                                              tCMS tCMH
COMMAND ACTIVE

      DQM

A0A9           tAS tAH                       (CAo0l-uAm7n)m
                  ROW

A10             tAS tAH                       ENABLE AUTOPRECHARGE
BA                ROW                         DISABLE AUTOPRECHARGE

                tAS tAH                                     BANK
                  BANK

                                              tDS tDH                               tDS tDH  tDS      tDH
                                                  DIN m                             DIN m+2
DQ                                                                                           DIN m+3

                                     tRCD

* For this example, the burst length = 4.
A8 and A9 = "Don't care."
DQM represents DQML and DQMH. DQML controls the lower byte, and DQMH controls the upper byte.

5/21/01; v.1.1                                Alliance Semiconductor                                                                   P. 13 of 29
                                                                                                                                     AS4LC2M8S1
                                                                                                                                   AS4LC1M16S1

                                                                                                     

Write--full-page burst

                           T0             tCL T1          tCK* T2              T3          T4                     T5            Tn+1                     Tn+2          Tn+3
                       tCKS tCKH                     tCH                                                                                                              NOP
     CLK

     CKE

                          tCMS tCMH       NOP                  WRITE           NOP          NOP                   NOP           NOP         BURST TERM
                                                          tCMS tCMH
COMMAND ACTIVE

      DQM

A0A9                  tAS tAH                                 Column m
                          ROW                                  (A0-A7)*

     A10               tAS tAH                                 BANK
     BA                  ROW

                       tAS tAH
                         BANK

                                                          tDS       tDH  tDS tDH           tDS tDH                tDS tDH       tDS tDH     tDS tDH
                                                                         DIN m+1            DIN m+2               DIN m+3       DIN m+255
     DQ                                                   DIN m

                                          tRCD

                                                                                   256 locations within same row

                                                                                                     Full page completedFull-page burst does not

                                                                                                                                self terminate. Can use   

                                                                                                                                BURST TERMINATE command.

* A8 and A9 = Don't care.

DQM represents DQML and DQMH. DQML controls the lower byte, and DQMH controls the upper byte.

Page left open; no tRP.

Read--full-page burst*

     T0                     T1                 T2              T3              T4                T5                        T6               Tn+1               Tn+2          Tn+3                           Tn+4

                       tCL                tCK

CLK                                  tCH

     tCMS tCMH

CKE

     tCMS tCMH

          ACTIVE            NOP           READ                 NOP             NOP             NOP                         NOP             NOP                 BURST         NOP                            NOP
                                                                                                                                                               TERM

Command

DQM

     tAS        tAH

A0A9 ROW                                 C(OAL0U-AM7N)m

              tAS tAH

  A10 ROW

     tAS tAH

BA        BANK                                 BANK

                                                                         tAC*         tAC*             tAC*                        tAC*           tAC*                tAC*
                                                                  tLZ               tOH              tOH                        tOH             tOH
                                                          CAS Latency                                                                       DOUT m+255         tOH           tOH

DQ                                                                                 DOUT m        DOUT m+1                  DOUT m+2                            DOUT m        DOUT m+1

                                 tRCD                                                       256 locations within same row                                                                 tHZ*

                                                                                                                       Full page completed                     Full-page burst does not self-terminate. **
                                                                                                                                                               Can use BURST TERMINATE command.

* For this example, the CAS latency = 2.
A8 and A9 = "Don't care."
DQM represents DQML and DQMH. DQML controls the lower byte, and DQMH controls the upper byte.
** Page left open; no tRP.

5/21/01; v.1.1                                                      Alliance Semiconductor                                                                                        P. 14 of 29
                                                                                  AS4LC2M8S1
                                                                                 AS4LC1M16S1

                                                  

Mode register set command waveform

         CLK

CMD                        PRE                                                        MRS                                        ACT

                Or Auto Refresh          tRP                                                        tRSC(min)
                                                                                                       tMRD

MRS can be issued only when both banks are idle.

Precharge waveforms

Precharge can be asserted after tRAS (min). The selected bank will enter the idle state after tRP. The earliest assertion of the precharge
command without losing any burst data is show below.

                                                                                                 (normal write; BL = 4)

     CLK

CMD                        WE                                                                                           PRE
DQ
                           D0        D1           D2                                            D3

                                                                                                               (normal read; BL = 4)

      CLK       Read data                                                                  PRE
     CMD
DQ(CL1)                          Q0      Q1       Q2                                       Q3
DQ(CL2)
DQ(CL3)                                  Q0       Q1                                       Q2       Q3

                                                  Q0                                       Q1       Q2                       Q3

Auto precharge waveforms                                                                   (write with auto precharge; BL = 4)

A10 controls the selection of auto precharge during the read or write command cycle.

  CLK

CMD             WE
  DQ
                D0               D1           D2      D3
      CLK
                                                                                                    Auto precharge starts*

                                                                                                (read with auto precharge; BL = 4)

CMD             Read data

DQ(CL1)                          Q0      Q1       Q2                                       Q3

DQ(CL2)                                  Q0       Q1                                       Q2       Q3

DQ(CL3)                                           Q0                                       Q1       Q2                       Q3

                                                                                                Auto precharge starts*

*The row active command of the precharge bank can be issued after tRP from this point. The new read/write command of another activated bank can be
issued from this point. At burst read/write with auto precharge, CAS interrupt of the same/another bank is illegal.

5/21/01; v.1.1                       Alliance Semiconductor                                                                  P. 15 of 29
                                                                                                             AS4LC2M8S1
                                                                                                           AS4LC1M16S1

                                                                             

DQM waveforms:                                                                                                                    read (CL = 3, BL = 4)

          CLK                                                                                                              Q2
                                                                                                                           Q3
CMD             Read data
DQM                                                                                                                                        write (BL = 4)

DQ(CL = 3)                                              tDQZ
                                                                       Q0

DQ(CL = 2)                                 Q0                            Q1

                                                        tDQZ

DQM waveforms:

          CLK

CMD             Write data

Ext DIN                    D0  D1                       D2                       D3

     DQM                   D0                                                    D3
Data written

                               D1ignored                D2 ignored

Concurrent Auto-P Waveforms

According to IntelTM's specification, auto-p burst interruption is allowed by another burst provided that the interrupting burst is in a
different bank than the ongoing burst.

(A) RD-P interrupted by RD in another bank                                                                                        (CL = 3, BL = 4)

             CLK

     CMD        RD-P(A)            RD (B)

     DQ                                                 A0                   A1      B0          B1                        B2     B3

                                                                    tRP(A)

                               Bank A precharge starts

(B) RD-P interrupted by WR in another bank                                                                                        (CL = 3, BL = 8)

       CLK

CMD             RD-P (A)                                                                 WR (B)

DQM                                        QA0                      QA1              DN(B0)      D(B1)                     D(B2)      D(B7)
DQ

                                                                                                                      tRP
                                                                                     Bank A precharge starts

5/21/01; v.1.1                            Alliance Semiconductor                                                                      P. 16 of 29
                                                                                                                                               AS4LC2M8S1
                                                                                                                                               AS4LC1M16S1
(C) WR-P interrupted by RD in another bank
                                                                                                                                                 (CL = 2, BL = 4)
              CLK
                                                                                                                                          QB3
CMD               WRP (A)                  RD (B)
                                                                                                                                                 (CL = 3, BL = 4)
DQ                D(A0)           D(A1)                                        QB0                                         QB1   QB2

                                                                              tRP
                                           Bank A precharge starts

(D) WR-P Interrupted by WR in another bank

              CLK

                                                                               Bank A precharge starts

CMD               WRP (A)                                          WR (B)

DQ                DA0             DA1      DA2                     DB0         DB1                                         DB2   DB3

Clock suspension read waveforms                                                                                                                   (BL = 8)

CLK external

CLK internal
           CKE

         DQM      Q2                   Q3                      Q4          OPEN                                            OPEN       Q6      Q7
          DQ Q1
CLK external      Q2                       Q3                              Q4                                                             Q6
CLK internal               tCKED                         tPED
          CKE
        DQM       Q2                               Q3                                                                  Q4        Q5       Q6
          DQ Q1

CLK external
CLK internal

          CKE

        DQM
           DQ Q1

5/21/01; v.1.1                             Alliance Semiconductor                                                                                 P. 17 of 29
                                                                                                                                               AS4LC2M8S1
                                                                                                                                              AS4LC1M16S1

                                                                                                         

Clock suspension write waveforms

CLK external

CLK internal                                                                                             tCKH
         CKE                                                                                                            tCKS

DQM

DQ              D1      D2                                                      D3                          D5                                                      D6
                                                                                                                                CKE Mask
                                                                                               DQM Mask

CLK external

CLK internal

CKE

DQM

DQ D1               D2                                                    D3                                                    D5        D6

                                                                                         DQM Mask        CKE Mask

CLK external                                                                             tCMS      tCMH
CLK internal

          CKE

DQM

DQ D1                   D2                                                      D3                                          D4  D5        D6
                                                                                               CKE Mask

Read/write interrupt timing                                                                                                     read interrupted by read (BL = 4)

         CLK

CMD                 tCMS tCMH                                        Read data
                       Read data

      ADD           A                                                B
DQ (CL1)
DQ (CL2)                                                             QA0            QB0            QB1      QB2                 QB3

                                                                                    QA0            QB0      QB1                 QB2  QB3

  DQ (CL3)                                                                                         QA0      QB0                 QB1  QB2                                QB3

                                                               tCCD

tCCD = CAS to CAS delay (= 1 CLK).

5/21/01; v.1.1                                                                      Alliance Semiconductor                                                                   P. 18 of 29
                                                                                                     AS4LC2M8S1
                                                                                                   AS4LC1M16S1

                                                                                                   

                                                                                        write interrupted by write (BL = 4)

                                    tCK

                             tCH          tCL

CLK                                tCCD
CMD
                Write data                Write data

ADD                     A0                        B0

DQ                   DA0                       DB0    DB1                     DB2                      DB3

                tDS                 tCDL                                                                           write interrupted by read (BL = 4)

                            tDH

tCCD = CAS to CAS delay (= 1 CLK).

tCDL = last address in to new column addres delay (= 1 CLK).

CLK            Write data          tCCD
CMD                                       Read data

ADD                  A                         B

DQ (CL1)        DA0                                   QB0                     QB1                      QB2         QB3

DQ (CL2)        DA0                                                           QB0                      QB1         QB2      QB3

DQ (CL3)        DA0                                                                                    QB0         QB1      QB2      QB3

                                    tCDL

tCCD = CAS to CAS delay (= 1 CLK).
tCDL = last address in to new column addres delay (= 1 CLK).
Interrupting RD/WR can be for either the same or different banks.

                                                                                                            read interrupted by write (CL = 1, BL = 4)

CLK

CMD1                                      Read data   Write data
DQM1

  DQ1                   tLZ                                               D0      D1                        D2          D3
CMD2                                                  tHZ                     Write data
DQM2
                                          Read data

  DQ2                                                                                              D0       D1          D2       D3
CMD3                                      Read data
DQM3                                                                                                   Write data

DQ3                                                   Q0                           Q1                       D0          D1       D2       D3

To prevent bus contention, maintain a gap between data in and data out.

5/21/01; v.1.1                                        Alliance Semiconductor                                                              P. 19 of 29
                                                                                                             AS4LC2M8S1
                                                                                                           AS4LC1M16S1

                                                                             

                                                                     read interrupted by write (CL = 2, BL = 4)

CLK

CMD1            Read data        Write data
DQM1
                                 D0          D1                          D2          D3
  DQ1
CMD2            Read data                    Write data
DQM2
                                             D0                          D1          D2          D3
  DQ2
CMD3            Read data                                                Write data
DQM3

  DQ3                                                                    D0          D1          D2  D3
CMD4
DQM4            Read data                                                            Write data

DQ4                                          Q0                                      D0          D1  D2  D3

To prevent bus contention, maintain a gap between data in and data out.

                                                                                     read interrupted by write (CL = 3, BL = 4)

CLK                        tCCD

CMD1            Read data        Write data
DQM1

  DQ1                            D0          D1                          D2          D3

CMD2            Read data                    Write data
DQM2
                                             D0                          D1          D2          D3
  DQ2
CMD3            Read data                                                Write data
DQM3

  DQ3                                                                    D0          D1          D2  D3
CMD4
DQM4            Read data                                                            Write data

     DQ4                                                                             D0          D1  D2  D3

To prevent bus contention, maintain a gap between data in and data out.

Burst termination

Burst operations may be terminated with a Read, Write, Burst Stop, or Precharge command. When Burst Stop is asserted during the read
cycle, burst read data is terminated and the data bus goes to High Z after CAS latency. When Burst Stop is asserted during the write cycle,
burst write data is terminated and the databus goes to High Z simultaneously.

5/21/01; v.1.1                       Alliance Semiconductor                                                  P. 20 of 29
                                                                                                    AS4LC2M8S1
                                                                                                   AS4LC1M16S1

                                                                    

Burst stop command waveform                                                                                                read cycle

            CLK                                                                                   tT

         CMD               Read data                                    Burst stop
DQ (CL = 1)
DQ (CL = 2)                                    tOH          Q1               Q2
DQ (CL = 3)                                Q0

                                                            Q0               Q1                   Q2

                                                                             Q0                   Q1              Q2

                                                                                                  write cycle (BL = 8)

      CLK

         CMD               Write data                                                                             Burst stop
        DQ
(CL = 1,2,3)               DQ                       D1              D2                        D3

Precharge termination

A Precharge command terminates a burst read/write operation during the read cycle. The same bank can be activated after meeting tRP. If an
RD-burst is terminated, o/p will go to High Z after the number of cycles = CAS latency.

                                                                                                read cycle (CL = 1)

CLK

CMD             Read data                                                                PRE                                  ACT
  DQ
                                       Q0               Q1          Q2                   Q3

                                                                                                             tRP

                                                                                                                  read cycle (CL = 2)

                                                                                                        tRP

CLK             Read data                                                           PRE                           ACT
CMD
                                                    Q0          Q1                  Q2                  Q3
  DQ

                                                                                              tROH (CL = 2)

CLK                                                                                                          read cycle (CL = 3)
CMD
                                                                                         tRP
  DQ
                Read data                                               PRE                                  ACT

                                                            Q0          Q1               Q2                  Q3

                                                                                         tROH (CL = 3)

5/21/01; v.1.1                             Alliance Semiconductor                                                                  P. 21 of 29
                                                                                                         AS4LC2M8S1
                                                                                                       AS4LC1M16S1

                                                                        

                                                                                                                     write cycle

                                                                         tWR

CLK              Write data                                             PRE                            ACT
CMD                    D0
                                                D1        D2       D3    Q4
DQ                                                   D2                                           tRP

Write recovery                                                                                                        (BL = 4)

                                                                   tDPL

CLK

CMD                                                                                          tRP

      Write data                                                         PRE                            ACT

                                                                                       tDAL

DQ    D0          D1                                           D3

                                                                         This precharge is implicit in case of Auto-P Write.

Auto refresh waveform                                     tRC                                tRC

     CLK                                                                 Auto refresh                   Auto refresh

                                           tRP

      CS

     RAS

     CAS

     WE

     A10

A0A9

   DQM

     CKE

     DQ
     Precharge both banks Auto refresh

5/21/01; v.1.1                                            Alliance Semiconductor                             P. 22 of 29
                                                                                                                    AS4LC2M8S1
                                                                                                                   AS4LC1M16S1

                                                                                    

Self refresh waveform

      CLK
        CS

      RAS
      CAS
       WE

      A11

A0A10

DQM

CKE

DQ                                                 Self refresh                           tRC
                                                      cycle
        Precharge    both  banks                                 Self refresh exit                            Arbitrary cycle
                            Self refresh
                                            entry                                                                                 (CL = 3)

                                                                 Clock stable before

                                                                 self refresh exit

Power down mode waveform

     CLK

CS

RAS

CAS
WE

A11

A10             RAa                                                                                      RAa

A0A9           RAa                    CAa                                                               RAa                CAx

DQM

CKE

DQ

Bank activate          Active standby  NOP         Data burst                         Precharge standby  NOP Bank activate
                     Power down mode                                                  Power down mode

Power down mode entry                  Power down mode exit Power down mode entry                        Power down mode exit

Enter power down mode by pulling CKE low.

All input/output buffers (except CKE buffer) are turned off in power down mode.

When CKE goes high, command input must be equal to no operation at next CLK rising edge.

5/21/01; v.1.1                                     Alliance Semiconductor                                                        P. 23 of 29
                                                                                        AS4LC2M8S1
                                                                                      AS4LC1M16S1

                                                        

Read/write waveform                                                                (BL = 8, CL = 3)

        CLK                       tRAS

CS
RAS

CAS

WE

A11               tRCD                                                                           RAb
A10  RAa

A0A9 RAa               CAa                                       CAb                            RAb

DQM

CKE                                                                                         tRP

DQ                                Aa0 Aa1 Aa2 Aa3 Aa4 Aa5          Ab0 Ab1 Ab2 Ab3 Ab4 Ab5

Bank activate           Read      QQQ QQQ                          DDD DDD                       Bank activate

                                                           Write              Precharge

Burst read/single write waveform                                                     (BL = 4, CL = 3)

      CLK                                                                     Ad0 Ad1 Ad2 Ad3

CS                                                                            QQQ Q

RAS

CAS

WE

A11

A10  RAa

A9   RAa                CAa                        CAb             CAc  CAd

DQM                                                                     Read

CKE

DQ                                Aa0 Aa1 Aa2 Aa3  Ab              Ac
     Activate
                        Read      QQQ Q                    Single
                                                           Write
                                                   D               D

5/21/01; v.1.1                    Alliance Semiconductor                                              P. 24 of 29
                                                                                                                                AS4LC2M8S1
                                                                                                                               AS4LC1M16S1

                                                                                                

Interleaved bank read waveform                                                                                                                 (BL = 4, CL = 3)

           CLK                                                         tCCD          tCCD                tCCD
             CS                                                        tRAS

           RAS

CAS

WE

A11                                           tRCD
                                  RBa
                            tRCD

A10 RAa

A0A9 RAa                         CAa RBa                         CBa          CAb              CAc                 CBb
DQM
                                                      tRAS

CKE

   DQ                                                       QAa0 QAa1 QAa2 QAa3 QBa0 QBa1 QAb0 QAb1 QAb2 QAc0 QAc1 QAc2 QBb0 QBb1 QBb2 QBb3

Bank A:         Active            Read                                         Read             Read                      Precharge
Bank B:                                       Active

                                                                  Read                                              Read                   Precharge

Interleaved bank read waveform                                                                                            (BL = 4, CL = 3, Autoprecharge)

CLK

CS                                                   tRC                            tRC
RAS                               tRAS
CAS                                                                       tRP                            tRAS                         tRP
                                                                        tRAS
                                                                                                               tRP

WE

A11                     tRCD                     tRCD                                          tRCD
                RAa               RBb
A10                                                                                       RAc                            RBd

   A9           RAa               CAa RBb                                      CBb         RAc           CAc              RBd
DQM
                        tRRD                                tRRD                                     tRRD
CKE                                                                                            QBb0 QBb1 QBb2 QBb3
                                                            QAa0 QAa1 QAa2 QAa3                                           QAc0 QAc1 QAc2 QAc3
  DQ

Bank A:         Active Read                                 AP                      Active                     Read               AP

Bank B:                           Active                                       Read                  AP                   Active

AP = internal precharge begins

5/21/01; v.1.1                                              Alliance Semiconductor                                                                    P. 25 of 29
                                                                                                                                         AS4LC2M8S1
                                                                                                                                       AS4LC1M16S1

                                                                                                         

Interleaved bank read waveform                                                                                                                                        (BL = 8, CL = 3)

         CLK

CS

                                                                                         tRC

RAS                                                                                                            tRP
                                                                                                         tRAS
                                                               tRAS
                                                                 tRP

CAS

WE

A11

A10             tRCD                                                              tRCD                                                            tRCD
                                                                      RBb                                                              RAc
      RAa

A9    RAa                            CAa                              RBb                     CBb                                      RAc                CAc

DQM
CKE

    DQ                                                                QAa0 QAa1 QAa2 QAa3 QAa4 QAa5 QAa6 QBb0 QBb1                          QBb4 QBb5 QBb6 QBb7           QAc0 QAc1
Bank A: Active
Bank B:                              Read                                                           Precharge Active                            Read

                                           Precharge Active                                   Read                                                             Precharge

Interleaved bank read waveform                                                                                                              (BL = 8, CL = 3, Autoprecharge)

CLK                                                                          tRC
  CS                                                   tRAS

RAS

                                                                                                                     tRP
                                                                                                                                 tRAS

CAS

WE

A11                                                                                     tRCD                                                        tRCD
                                                                           RBb                                                         RAc
                               tRCD

A10   RAa

A9    RAa                            CAa                                   RBb                      CAb                                RAc                CAc

DQM

CKE

   DQ                                                                 QAa0 QAa1 QAa2 QAa3 QAa4 QAa5 QAa6 QAa7 QBb0 QBb1                                   QBb4 QBb5 QBb6 QAc0  QAc0

Bank A Active                                    tRRD                                                          tRRD  Active                               Read
Bank B                                                                                                                                                            AP
                                     Read                                                      AP
                                                                                              Read
                                                                      Active

AP = internal precharge begins

5/21/01; v.1.1                                                        Alliance Semiconductor                                                                              P. 26 of 29
                                                                                                                                        AS4LC2M8S1
                                                                                                                                       AS4LC1M16S1

                                                                                                        

Interleaved bank write waveform                                                                                                                                              (BL = 8)

       CLK

  CS                                                                                   tRC                              tRP
RAS                                                                                                                            tRAS
                                                            tRAS
CAS                                                                                        tRCD                                                                   tRCD

                                tRCD

WE

A11

A10             RAa                                               RBb                                                                 RAc

A9              RAa                         CAa                   RBb                            CAb                                  RAc                               CAc

DQM

CKE

   DQ                        DAa0 DAa1                            DAa4 DAa5 DAa6 DAa7 DBb0 DBb1 DBb2 DBb3                     DBb4 DBb5 DBb6 DBb7 DAc0 DAc1 DAc2

Bank A Active        Write                                                                              Precharge             Active             Write
Bank B                                                                                                                                             Precharge
                                                                  Active            Write

Interleaved bank write                                                                                                                (BL = 8, Autoprecharge)

            CLK

       CS                                                                      tRC
     RAS

                                                            tRAS                                                   tRP

                                                                                                                        tRAS

     CAS

     WE

                                      tRCD                                          tRCD                                                   tRCD

     A11

     A10 RAa                                                              RBb                                                         RAc

     A9 RAa                                      CAa                      RBb                    CAb                          RAc                                       CAc

DQM

     CKE

     DQ                                          DAa0 DAa1        DAa4 DAa5 DAa6 DAa7 DBb0 DBb1 DBb2 DBb3                     DBb4 DBb5 DBb6 DBb7 DAc0 DAc1 DAc2

Bank A Active                         Write                                                             AP Bank A             Active                                         Write
Bank B                                                                                                                                                                       AP Bank B
                                                                  Active                         Write

AP = internal precharge begins

5/21/01; v.1.1                                                    Alliance Semiconductor                                                                                     P. 27 of 29
                                                                                                             AS4LC2M8S1
                                                                                                           AS4LC1M16S1

                                                                             

Package dimensions

50 494847 4645 444342 4140 393837 36 35343332 313029 28 2726                 c          44-pin TSOP 2               50-pin TSOP 2
                                                                                                                     Min Max
                                                                                    A    Min Max                    (mm) (mm)
                                                                                    A1  (mm) (mm)
                                                                                    A2                                           1.2
                    TSOP 2                                    E He                  b                         1.2  0.05
                                                                                    c                               0.95 1.05
                                                                                    D   0.05                       0.30 0.45
                                                                             lE                                     0.12 0.21
                                                                                   He   0.95 1.05                   20.85 21.05
                                                                                    e                               10.03 10.29
                                                                                     l  0.30 0.45                   11.56 11.96
                                                                                                                     0.80 (typical)
1 2 3 4 5 6 7 8 9 1011 12 13 14 1516171819 20212223 2425                                0.127 (typical)             0.40 0.60
                              D
                                                                                        18.28 18.54

                                                                                        10.03 10.29

                                                                                        11.56 11.96

A                                      A2                                               0.80 (typical)
                                                05
   A1                                                                                   0.40 0.60

                b                   e

AC test conditions                                                           +1.5V
                                                                              50
- Output reference levels = 1.4V                                             CLOAD = 50 pF
- Input rise and fall times: 2 ns

                                                                       DOUT

                                       Figure A: Equivalent output load

Capacitance 15                                                                           = 1 MHz, Ta = 25 C, VCC = 3.3V

                   Parameter           Symbol                                Signals                                Max  Unit
                                        CIN1
Input capacitance                       CIN2                                 A0 to A11                              4    pF

I/O capacitance                         CI/O                                 DQM, RAS, CAS, WE, CS, CLK, CKE,       4    pF

Ordering information                                                          DQ0 to DQ7 (2M 8)                   5    pF
                                                                             DQ0 to DQ15 (1M 16)
             Package \1/ frequency
TSOP 2, 400 mil, 44-pin                        7 ns                                 8 ns                                  10 ns
TSOP 2, 400 mil, 44-pin                AS4LC2M8S1-7TC                        AS4LC2M8S1-8TC                         AS4LC2M8S1-10TC
TSOP 2, 400 mil, 50-pin                AS4LC2M8S0-7TC                        AS4LC2M8S0-8TC                         AS4LC2M8S0-10TC
TSOP 2, 400 mil, 50-pin                AS4LC1M16S1-7TC                       AS4LC1M16S1-8TC                        AS4LC1M16S1-10TC
                                       AS4LC1M16S0-7TC                       AS4LC1M16S0-8TC                        AS4LC1M16S0-10TC

5/21/01; v.1.1                         Alliance Semiconductor                                                            P. 28 of 29
                                                                      AS4LC2M8S1
                                                                     AS4LC1M16S1

                                                        

Part numbering system

AS4             LC     XXX             SX                  XX                    T                 C

                       Device number S1 = 2K refresh                      Package (device     Commercial
                                                                            dependent):       temperature
DRAM prefix 3.3V CMOS for synchronous                   1/frequency                          range: 0 C to
                                                                     TSOP 2 400 mil, 44 pin
                       DRAM            S0 = 4K refresh               TSOP 2 400 mil, 50 pin       70 C

5/21/01; v.1.1                         Alliance Semiconductor                                P. 29 of 29

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