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AR83C151C-12

器件型号:AR83C151C-12
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厂商名称:TEMIC [TEMIC Semiconductors]
厂商官网:http://www.temic.de/
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AR83C151C-12器件文档内容

CMOS single chip C. The 83C154 retains all the                the RAM is saved, and the timers, the serial port and the
features of the 80C52 with extended ROM capacity (16           interrupt system continue to function. In the power down
K bytes), 256 bytes of RAM, 32 I/O lines, a 6-source           mode the RAM is saved and the timers, serial port and
2-level interrupts, a full duplex serial port, an on-chip      interrupt continue to function when driven by external
oscillator and clock circuits, three 16 bit timers with extra  clocks. In addition as for the TEMIC 80C51/80C52, the
features : 32 bit timer and watchdog functions. Timer 0        stop clock mode is also available.
and 1 can be configured by program to implement a 32 bit
timer. The watchdog function can be activated either with      The 80C154 is identical to the 83C154 except that it has
timer 0 or timer 1 or both together (32 bit timer).            no on-chip ROM. TEMIC's 80C154 and 83C154 are
                                                               manufactured using SCMOS process which allows them
In addition, the 83C154 has 2 software-selectable modes        to run from 0 up to 36 MHz with Vcc = 5 V.
of reduced activity for further reduction in power

D 80C154 : ROMless version of the 83C154                      D 80C154/83C154-36 : 0 to 36 MHz
D 80C154/83C154-12 : 0 to 12 MHz                               D 80C154/83C154-L16 : Low power version
D 80C154/83C154-16 : 0 to 16 MHz
D 80C154/83C154-20 : 0 to 20 MHz                                  VCC : 2.7-5.5 V Freq : 0-16 MHz
D 80C154/83C154-25 : 0 to 25 MHz
D 80C154/83C154-30 : 0 to 30 MHz                               For other speed and temperature range availability please consult your
                                                               sales office.

Features

D Power control modes                                          D Fully static design
D 256 bytes of RAM                                             D 0.8 CMOS process
D 16 Kbytes of ROM (83C154)                                    D Boolean processor
D 32 Programmable I/O lines (programmable impedance)           D 6 interrupt sources
D Three 16 bit timer/counters (including watchdog and 32 bit   D Programmable serial port
                                                               D Temperature range : commercial, industrial, automotive,
   timer)
D 64 K program memory space                                       military
D 64 K data memory space

Optional

D Secret ROM : Encryption
D Secret TAG : Identification number

MATRA MHS                                                                                                                 1

Rev.F (14 Jan. 97)
2  MATRA MHS

   Rev.F (14 Jan. 97)
                    80C154/83C154                         P1.5                                                               80C154/83C154            P0.4/A4
                                                          P1.6                                                                                        P0.5/A5
                                                          P1.7                                                                                        P0.6/A6
                                                          RST                                                                                         P0.7/A7
                                                   RxD/P3.0                                                                                           EA
                                                                                                                                                      NC
                                                            NC                                                                                        ALE
                                                    TxD/P3.1                                                                                          PSEN
                                                   INT0/P3.2                                                                                          P2.7/A14
                                                   INT1/P3.3                                                                                          P2.6/A13
                                                                                                                                                      P2.5/A12
                                                      T0/P3.4
                                                      T1/P3.5

                                                                              WR/P3.6
                                                                                    RD/P3.7

                                                                                          XTAL2
                                                                                                XTAL1

                                                                                                       VSS
                                                                                                             NC

                                                                                                                   A7/P2.0
                                                                                                                         A8/P2.1
                                                                                                                                A9/P2.2
                                                                                                                                     A10/P2.3
                                                                                                                                            A11/P2.4

                    DIL                            P14                                                                        LCC
                                                         P13
                                              P15               P12                                                          P04 /A4
                                              P16                     P11/T2EX                                               P05 /A5
                                              P17                           P10 /T2                                          P06 /A6
                                             RST                                  NC                                         P07 /A7
                                        RxD/P30                                          VCC                                  EA
                                              NC                                               A0/P0                         NC
                                        TxD/P31                                                      A1/P01                  ALE
                                       INT0/P32                                                            A2/P02            PSEN
                                       INT1/P33                                                                   A3/P03     P27 /A15
                                          T0/P34                                                                             P26 /A14
                                          T1/P35   80C154/83C154                                                             P25 /A13

                                                   WR/P36
                                                          RD/P37
                                                                XTAL2
                                                                       XTAL1

                                                                            V SS
                                                                                   NC
                                                                                          P20 /A8
                                                                                                P21 /A9
                                                                                                      P22/A10
                                                                                                             P23 /A11
                                                                                                                    P24/A12

                                                                   Flat Pack

Diagrams are for reference only. Package sizes are not to scale

MATRA MHS                                                                                                                                             3

Rev.F (14 Jan. 97)
Supply voltage during normal, Idle, and Power Down             be used as inputs. As inputs, Port 2 pins that are externally
operation.                                                     being pulled low will source current (ILL, on the data
                                                               sheet) because of the internal pullups. Port 2 emits the
Port 0                                                         high-order address byte during fetches from external
                                                               Program Memory and during accesses to external Data
Port 0 is an 8 bit open drain bi-directional I/O port. Port 0  Memory that use 16 bit addresses (MOVX @DPTR). In
pins that have 1's written to them float, and in that state    this application, it uses strong internal pullups when
can be used as high-impedance inputs.                          emitting 1's. During accesses to external Data Memory
                                                               that use 8 bit addresses (MOVX @Ri), Port 2 emits the
Port 0 is also the multiplexed low-order address and data      contents of the P2 Special Function Register.
bus during accesses to external Program and Data
Memory. In this application it uses strong internal pullups    It also receives the high-order address bits and control
when emitting 1's. Port 0 also outputs the code bytes          signals during program verification in the 83C154. Port
during program verification in the 83C154. External            2 can sink or source three LS TTL inputs. It can drive
pullups are required during program verification. Port 0       CMOS inputs without external pullups.
can sink eight LS TTL inputs.
                                                               Port 3
Port 1
                                                               Port 3 is an 8 bit bi-directional I/O port with internal
Port 1 is an 8 bit bi-directional I/O port with internal       pullups. Port 3 pins that have 1's written to them are
pullups. Port 1 pins that have 1's written to them are         pulled high by the internal pullups, and in that state can
pulled high by the internal pullups, and in that state can     be used as inputs. As inputs, Port 3 pins that are externally
be used as inputs. As inputs, Port 1 pins that are externally  being pulled low will source current (ILL, on the data
being pulled low will source current (IIL, on the data         sheet) because of the pullups. It also serves the functions
sheet) because of the internal pullups.                        of various special features of the TEMIC 51 Family, as
                                                               listed below.
Port 1 also receives the low-order address byte during
program verification. In the 83C154, Port 1 can sink or        Port Pin  Alternate Function
source three LS TTL inputs. It can drive CMOS inputs
without external pullups.                                      P3.0      RXD (serial input port)

2 inputs of PORT 1 are also used for timer/counter 2 :         P3.1      TXD (serial output port)

P1.0 [T2] : External clock input for timer/counter 2. P1.1     P3.2      INT0 (external interrupt 0)
[T2EX] : A trigger input for timer/counter 2, to be
reloaded or captured causing the timer/counter 2               P3.3      INT1 (external interrupt 1)
interrupt.
                                                               P3.4      TD (Timer 0 external input)

                                                               P3.5      T1 (Timer 1 external input)

                                                               P3.6      WR (external Data Memory write strobe)

                                                               P3.7      RD (external Data Memory read strobe)

                                                               Port 3 can sink or source three LS TTL inputs. It can drive
                                                               CMOS inputs without external pullups.

                                                               RST

                                                               A high level on this for two machine cycles while the
                                                               oscillator is running resets the device. An internal
                                                               pull-down resistor permits Power-On reset using only a
                                                               capacitor connected to VCC. As soon as the result is
                                                               applied (Vin), PORT 1, 2 and 3 are tied to 1. This
                                                               operation is achieved asynchronously even if the
                                                               oscillator is not start up.

4                                                                                                     MATRA MHS

                                                                                                  Rev.F (14 Jan. 97)
skipped. ALE can sink or source 8 LS TTL inputs. It can      Output of the inverting amplifier that forms the oscillator,
drive CMOS inputs without an external pullup.                and input to the internal clock generator. This pin should
                                                             be floated when an external oscillator is used.
PSEN

Program Store Enable output is the read strobe to external
Program Memory. PSEN is activated twice each machine
cycle during fetches from external Program Memory.
(However, when executing out of external Program
Memory, two activations of PSEN are skipped during
each access to external Data Memory). PSEN is not
activated during fetches from internal Program Memory.
PSEN can sink/source 8 LS TTL inputs. It can drive
CMOS inputs without an external pullup.

EA

When EA is held high, the CPU executed out of internal
Program Memory (unless the Program Counter exceeds
3FFFH). When EA is held low, the CPU executes only out
of external Program Memory. EA must not be floated.

Idle and Power Down Operation

Figure 3 shows the internal Idle and Power Down clock        Idle Mode operation allows the interrupt, serial port, and
configuration. As illustrated, Power Down operation          timer blocks to continue to function with internal or
stops the oscillator. The interrupt, serial port, and timer  external clocks, while the clock to CPU is gated off. The
blocks continue to function only with external clock         special modes are activated by software via the Special
(INT0, INT1, T0, T1).                                        Function Register, PCON. Its hardware address is 87H.
                                                             PCON is not bit addressable.
Figure 3. Idle and Power Down Hardware.

MATRA MHS                                                    5

Rev.F (14 Jan. 97)
   SMOD  PCON.7  Double Baud rate bit. When set to             The second way of terminating the Idle mode is with a
    HPD  PCON.6  a 1, the baud rate is doubled when            hardware reset. Since the oscillator is still running, the
                 the serial port is being used in              hardware reset needs to be active for only 2 machine
    RPD  PCON.5  either modes 1, 2 or 3.                       cycles (24 oscillator periods) to complete the reset
                 Hard power Down bit. Setting this             operation.
    GF1  PCON.3  bit allows CPU to enter in Power
    GF0  PCON.2  Down state on an external event               The third way to terminate the Idle mode is the activation
     PD  PCON.1  (1 to 0 transition) on bit T1                 of any disabled interrupt when recover is programmed
    IDL  PCON.0  (p. 3.5) the CPU quit the Hard                (RPD = 1). This will cause PCON.0 to be cleared. No
                 Power Down mode when bit T1                   interrupt is serviced. The next instruction is executed. If
                 p. 3.5) goes high or when reset is            interrupt are disabled and RPD = 0, only a reset can
                 activated.                                    cancel the Idle mode.
                 Recover from Idle or Power Down
                 bit. When 0 RPD has no effetc.                Power Down Mode
                 When 1, RPD permits to exit from
                 idle or Power Down with any non               The instruction that sets PCON.1 is the last executed prior
                 enabled interrupt source (except              to entering power down. Once in power down, the
                 time 2). In this case the program             oscillator is stopped. The contents of the onchip RAM and
                 start at the next address. When               the Special Function Register is saved during power down
                 interrupt is enabled, the                     mode. The three ways to terminate the Power Down mode
                 appropriate interrupt routine is              are the same than the Idle mode. But since the onchip
                 serviced.                                     oscillator is stopped, the external interrupts, timers and
                 General-purpose flag bit.                     serial port must be sourced by external clocks only, via
                 General-purpose flag bit.                     INT0, INT1, T0, T1.
                 Power Down bit. Setting this bit
                 activates power down operation.               In the Power Down mode, VCC may be lowered to
                 Idle mode bit. Setting this bit               minimize circuit power consumption. Care must be taken
                 activates idle mode operation.                to ensure the voltage is not reduced until the power down
                                                               mode is entered, and that the voltage is restored before the
If 1's are written to PD and IDL at the same time. PD          hardware reset is applied which frees the oscillator. Reset
takes, precedence. The reset value of PCON is                  should not be released until the oscillator has restarted
(000X0000).                                                    and stabilized.

Idle Mode                                                      When using voltage reduction : interrupt, timers and
                                                               serial port functions are guaranteed in the VCC
The instruction that sets PCON.0 is the last instruction       specification limits.
executed before the Idle mode is activated. Once in the
Idle mode the CPU status is preserved in its entirety : the    Table 1 describes the status of the external pins while in
Stack Pointer, Program Counter, Program Status Word,           the power down mode. It should be noted that if the power
Accumulator, RAM and all other registers maintain their        down mode is activated while in external program
data during idle. In the idle mode, the internal clock signal  memory, the port data that is held in the Special Function
is gated off to the CPU, but interrupt, timer and serial port  Register P2 is restored to Port 2. If the port switches from
functions are maintained. Table 1 describes the status of      0 to 1, the port pin is held high during the power down
the external pins during Idle mode. There are three ways       mode by the strong pullup, T1, shown in figure 4.
to terminate the Idle mode. Activation of any enabled
interrupt will cause PCON.0 to be cleared by hardware,
terminating Idle mode. The interrupt is serviced, and
following RETI, the next instruction to be executed will
be the one following the instruction that wrote 1 to
PCON.0.

6                                                              MATRA MHS

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Power Down          External  0  0                            Floating  Port Data  Port Data  Port Data

Figure 4. I/O Buffers in the 83C154 (Ports 1, 2, 3).          maximum sink current is specified as ITL under the D.C.
                                                              Specifications. When the input goes below
Stop Clock Mode                                               approximately 2 V, T3 turns off to save ICC current. Note,
                                                              when returning to a logical 1, T2 is the only internal
Due to static design, the TEMIC 83C154 clock speed can        pullup that is on. This will result in a slow rise time if the
be reduced until 0 MHz without any data loss in memory        user's circuit does not force the input line high.
or registers. This mode allows step by step utilization, and  The input impedance of Port 1, 2, 2 are programmable
permits to reduce system power consumption by bringing        through the register IOCON. The ALF bit (IOCON0) set
the clock frequency down to any value. At 0 MHz, the          all of the Port 1, 2, 3 floating when a Power Down mode
power consumption is the same as in the Power Down            occurs. The P1HZ, P2HZ, P3HZ bits (IOCON1,
Mode.                                                         IOCON2, IOCON3) set respectively the Ports P1, P2, P3
                                                              in floating state. The IZC (IOCON4) allows to choose
I/O Ports                                                     input impedance of all ports (P1, P2, P3). When IZC = 0,
                                                              T2 and T3 pullup of I/O ports are active ; the internal input
The I/O drives for P1, P2, P3 of the 83C154 are               impedance is approximately 10 K. When IZC = 1 only T2
impedance programmable. The I/O buffers for Ports 1, 2        pull-up is active. The T3 pull-up is turned off by IZC. The
and 3 are implemented as shown in figure 4.                   internal impedance is approximately 100 K.
When the port latch contains 0, all pFETS in figure 4 are
off while the nFET is turned on. When the port latch          Oscillator Characteristics
makes a 0-to-1 transition, the nFET turns off. The strong
pullup pFET, T1, turns on for two oscillator periods,         XTAL1 and XTAL2 are the input and output respectively,
pulling the output high very rapidly. As the output line is   of an inverting amplifier which is configured for use as an
drawn high, pFET T3 turns on through the inverter to          on-chip oscillator, as shown in figure 5. Either a quartz
supply the IOH source current. This inverter and T3 form      crystal or ceramic resonator may be used.
a latch which holds the 1 and is supported by T2. When
Port 2 is used as an address port, for access to external     Figure 5. Crystal Oscillator.
program of data memory, any address bit that contains a
1 will have his strong pullup turned on for the entire        To drive the device from an external clock source,
duration of the external memory access.                       XTAL1 should be driven while XTAL2 is left
When an I/O pin on Ports 1, 2, or 3 is used as an input, the  unconnected as shown in figure 6. There are no
user should be aware that the external circuit must sink      requirements on the duty cycle of the external clock
current during the logical 1-to-0 transition. The             signal, since the input to the internal clocking circuitry is
                                                              through a divide-by-two flip-flop, but minimum and
                                                              maximum high and low times specified on the Data Sheet
                                                              must be observed.

MATRA MHS                                                                                                7

Rev.F (14 Jan. 97)
Hardware Description

Same as for the 80C51, plus a third timer/counter :           EXEN2 = 0, then when Timer 2 rolls over it does not only
                                                              set TF2 but also causes the Timer 2 register to be reloaded
Timer/Event Counter 2                                         with the 16 bit value in registers RCAP2L and RCAP2H,
                                                              which are preset by software. If EXEN2 = 1, then Timer
Timer 2 is a 16 bit timer/counter like Timers 0 and 1, it     2 still does the above, but with the added feature that a
can operate either as a timer or as an event counter. This    1-to-0 transition at external input T2EX will also trigger
is selected by bit C/T2 in the Special Function Register      the 16 bit reload and set EXF2.
T2CON (Figure 1). It has three operating modes :
"capture", "autoload" and "baud rate generator", which        The auto-reload mode is illustrated in Figure 8.
are selected by bits in T2CON as shown in Table 2.
                                                              Figure 7. Timer 2 in Capture Mode.

Table 2.Timer 2 Operating Modes.

   RCLK +  CP/RL2  TR2            MODE
    TCLK

   0       0       1    16 bit auto-reload

   0       1       1    16 bit capture

   1       X       1    baud rate generator

   X       X       0    (off)

In the capture mode there are two options which are           Figure 8. Timer 2 in Auto-Reload Mode.
selected by bit EXEN2 in T2CON; If EXEN2 = 0, then
Timer 2 is a 16 bit timer or counter which upon
overflowing sets bit TF2, the Timer 2 overflow bit, which
can be used to generate an interrupt. If EXEN2 = 1, then
Timer 2 still does the above, but with the added feature
that a 1-to-0 transition at external input T2EX causes the
current value in the Timer 2 registers, TL2 and TH2, to
be captured into registers RCAP2L and RCAP2H,
respectively. In addition, the transition at T2EX causes bit
EXF2 in T2CON to be set, and EXF2, like TF2, can
generate an interrupt.

The capture mode is illustrated in Figure 7.

In the auto-reload mode there are again two options,
which are selected by bit EXEN2 in T2CON.If

8                                                             MATRA MHS

                                                              Rev.F (14 Jan. 97)
  TF2               T2CON.7    Timer 2 overflow flag set by a Timer 2 overflow and must be cleared by software. TF2
EXF2               T2CON.6    will not be set when either RCLK = 1 OR TCLK = 1.

RCLK                T2CON.5    Timer 2 external flag set when either a capture or reload is caused by a negative
TCLK               T2CON.4    transition on T2EX and EXEN2 = 1. When Timer 2 interrupt is enabled, EXF2 = 1 will
EXEN2               T2CON.3    cause the CPU to vector to the Timer 2 interrupt routine. EXF2 must be cleared by
  TR2               T2CON.2    software.
C/T2               T2CON.1
CP/RL2              T2CON.0    Receive clock flag. When set, causes the serial port to use Timer2 overflow pulses for its
                               receive clock in modes 1 and 3. RCLK = 0 causes Timer 1 overflow to be used for the
                               receive clock.

                               Transmit clock flag. When set, causes the serial port to use Timer 2 overflow pulses for
                               its transmit clock in modes 1 and 3. TCLK = 0 causes Timer 1 overflows to be used for
                               the transmit clock.

                               Timer 2 external enable flag. When set, allows capture or reload to occur as a result of a
                               negative transition on T2EX if Timer 2 is not being used to clock the serial port.
                               EXEN2 = 0 causes Timer 2 to ignore events at T2EX.

                               Start/stop control for Timer 2. A logic 1 starts the timer.

                               Timer or counter select. (Timer 2) 0 = Internal timer (OSC/12)
                               1 = External event counter (falling edge triggered).

                               Capture/Reload flag. When set, captures will occur on negative transitions at T2EX if
                               EXEN 2 = 1. When cleared, auto reloads will occur either with Timer 2 overflows or
                               negative transition at T2EX when EXEN2 = 1. When either RCLK = 1 or TCLK = 1, this
                               bit is ignored and the timer is forced to auto-reload on Timer 2 overflow.

Timer Functions                                              Figure 9.
                                                              Watchdog timer
In fact, timer 0 & 1 can be connected by a software
instruction to implement a 32 bit timer function. Timer 0
(mode 3) or timer 1 (mode 0, 1, 2) or a 32 bit timer
consisting of timer 0 + timer 1 can be employed in the
watchdog mode, in which case a CPU reset is generated
upon a TF1 flag.

The internal pull-up resistances at ports 1~3 can be set to
a ten times increased value simply by software.

32 Bit Mode and Watching Mode                                32 bit timer [IOCON bit 6 (T32) = 1]

The 83C154 has two supplementary modes. They are
accessed by bits WDT and T32 of register IOCON. Figure
10 showns how IOCON must be programmed in order to
have access to these functions

MATRA MHS                                                                                          9

Rev.F (14 Jan. 97)
    WDT  IOCON.7                         If WDT = 1 and according to the mode selected by TMOD, an 8 bit or 32 bit
                                             WATCHDOG is configured from TIMERS 0 and 1.

32 Bit Mode

D T32 = 1 enables access to this mode. As shown in
    figure 11, this 32 bit mode consists in cascading
    TIMER 0 for the LSBs and TIMER 1 for the MSBs

Figure 10.32 Bit Timer/counter.

T32 = 1 starts the timer/counter and T32 = 0 stops it.     TIMERs evolves. Consequently, in 32 bit mode, if the
It should be noted that as soon as T32 = 0. TIMERs 0 and   TIMER/COUNTER muste be stopped (T32 = 0), TR0
1 assume the configuration specified by register TMOD.     and TR1 must be set to 0.
Moreover, if TR0 = 1 or if TR1 = 1, the content of the

32 Bit Timer

D Figure 12 illustrates the 32 bit TIMER mode.

Figure 11. 32 Bit Timer Configuration.

D In this mode, T32 = 1 and C/T0 = 0, the 32 bit timer     D The following formula should be used to calculate the
    is incremented on each S3P1 state of each machine          required frequency :
    cycle. An overflow of TIMER 0 (TF0 has not been set
    to 1) increments TIMER 1 and the overflow of the       f+           OSC
    32 bit TIMER is signalled by setting TF1 (S5P1) to 1.       12  65536(T0,  T1)

10                                                                  MATRA MHS

                                                                    Rev.F (14 Jan. 97)
D In this mode, T32 = 0 and C/T0 = 1. Before it can       input T0 is sampled on each S5P2 state of every
    make an increment, the 83C154 must detect two        machine cycle or, in other words, every OSC 12.
    transitions on its T0 input. As shown in figure 14,

Figure 13. Counter Incrementation Condition.

D The counter will only evolve if a level 1 is detected   Figure 14. The Different Watchdog Configurations.
    during state S5P2 of cycle Ci and if a level 0 is
    detected during state S5P2 of cycle Ci + n.

D Consequently, the minimal period of signal fEXT
    admissible by the counter must be greater than or
    equal to two machine cycles. The following formula
    should be used to calculate the operating frequency.

           f        +        fEXT    T1)
                       65536(T0,

                    fEXT  t  OSC
                              24

Watchdog Mode

D WDT = 1 enables access to this mode. As shown in
    figure 15, all the modes of TIMERS 0 and 1, of which
    the overflows act on TF1 (TF1 = 1), activate the
    WATCHDOG Mode.

MATRA MHS                                                 11

Rev.F (14 Jan. 97)
    executed during the next machine cycle and lasts for          MOV IOCON, # XXH, ORL IOCON, #XXH,
    the next 5 machine cycles. The results of this reset are       ANL IOCON, #XXH
    identical to those of a hardware reset. The internal
    RAM is not affected and the special register assume       External Counting in Power-down Mode
    the values shown in Table 3.                              (PD = PCON.1 = 1)

Table 3. Content of the SFRS after a reset triggered          D In the power-down mode, the oscillator is turned off
            by the watchdog.                                      and the 83C154's activity is frozen. However, if an
                                                                  external clock is connected to one of the two inputs,
REGISTER    CONTENT                                               T1/T0, TIMER/COUNTERS 0 and 1 can continue to
                                                                  operate.
PC                  000H                                          In this case, counting becomes asychronous and the
ACC                  00H                                          maximum, admissible frequency of the signal is
B                    00H                                          OSC : 24.
PSW                  00H
SP                   07H                                      D The overflow of either counter TF0 or TF1 causes an
DPTR                                                              interrupt to be serviced or forces a reset if the counter
P0-P3             0000H                                           is in the WATCHDOG MODE (T32 = ICON.7 = 1).
IP                 0FFH
IE         0X000000B
TMOD       0X000000B
TCON
T2CON                00H
TH0                  00H
TL0                  00H
TH1                  00H
TL1                  00H
TH2                  00H
TL2                  00H
RCAP2H               00H
RCAP2L               00H
SCON                 00H
SBUF                 00H
IOCON                00H
PCON      Indeterminate
                     00H
           000X0000B

12                                                            MATRA MHS

                                                              Rev.F (14 Jan. 97)
random keys implemented during the manufacturing            The Secret Tag feature allows serialization of each
process.                                                    microcontroller for identification of a specific
                                                            equipment. A unique number per device is implemented
The keys used to do such encryption are selected            in the chip during manufacturing process. The serial
randomwise and are definitely different from one            number is a 64-bit binary value which is contained and
microcontroller to another.                                 addressable in the Special Function Registers (SFR) area.

This encryption is activated during the following phases :  This Secret Tag option can be read-out by a software
Everytime a byte is addressed during a verify of the      routine and thus enables the user to do an individual
                                                            identity check per device. This routine is implemented
    ROM content, a byte of the encryption array is          inside the microcontroller ROM memory in case of
    selected.                                               masked version which can be kept secret (and then the
MOVC instructions executed from external program          value of the Secret Tag also) by using a ROM Encryption.
    memory are disabled when fetching code bytes from
    internal memory.                                        For further information, please refer to the application
EA is sampled and latched on reset, thus all state        note (ANM031) available upon request.
    modification are disabled.

For further information please refer to the application
note (ANM053) available upon request.

MATRA MHS                                                   13

Rev.F (14 Jan. 97)
Voltage on VCC to VSS . . . . . . . . . . . . . . . . . . . . . . . . 0.5 V to + 7 V          not implied. Exposure to absolute maximum rating conditions may affect
Voltage on Any Pin to VSS . . . . . . . . . . . . . . . 0.5 V to VCC + 0.5 V                  device reliability.
Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 W**
** This value is based on the maximum allowable die temperature and
the thermal resistance of the package

DC Parameters

TA = 0C to 70C ; Vcc = 0 V ; Vcc = 5 V 10 % ; F = 0 to 36 MHz
TA = 40C + 85C ; Vcc = 0 V ; Vcc = 5 V 10 % ; F = 0 to 36 MHz

SYMBOL         PARAMETER                                                                           MIN        MAX UNIT         TEST CONDITIONS
                                                                                                    0.5
    VIL Input Low Voltage                                                                      0.2 Vcc + 1.4  0.2 Vcc 0.1 V

    VIH Input High Voltage (Except XTAL and RST)                                                              Vcc + 0.5  V

    VIH1  Input High Voltage (for XTAL and RST)                                                 0.7 Vcc       Vcc + 0.5  V
    VOL   Output Low Voltage (Port 1, 2 and 3)
                                                                                               Vcc 0.3          0.3    V IOL = 100 A
    VOL1 Output Low Voltage (Port 0, ALE, PSEN)                                                Vcc 0.7         0.45    V IOL = 1.6 mA (note 2)
                                                                                               Vcc 1.5          1.0    V IOL = 3.5 mA

                                                                                                                  0.3    V IOL = 200 A
                                                                                                                 0.45    V IOL = 3.2 mA (note 2)
                                                                                                                  1.0    V IOL = 7.0 mA

    VOH Output High Voltage Port 1, 2 and 3                                                                              V IOH = 10 A

                                                                                                                         V IOH = 30 A

                                                                                                                         V IOH = 60 A
                                                                                                                                VCC = 5 V 10 %

    VOH1 Output High Voltage (Port 0, ALE, PSEN)                                               Vcc 0.3                 V IOH = 200 A

                                                                                               Vcc 0.7                 V IOH = 3.2 mA

                                                                                               Vcc 1.5                 V IOH = 7.0 mA
                                                                                                                                 VCC = 5 V 10 %
    IIL Logical 0 Input Current (Ports 1, 2 and 3)                                                             50
    ILI Input leakage Current                                                                                 +/ 10     A Vin = 0.45 V
    ITL Logical 1 to 0 Transition Current                                                                      650      A 0.45 < Vin < Vcc
                                                                                                                         A Vin = 2.0 V
                (Ports 1, 2 and 3)                                                                              50
    IPD Power Down Current                                                                                               A Vcc = 2.0 V to 5.5 V (note 1)

    RRST  RST Pulldown Resistor                                                                50             200        KOhm
     CIO  Capacitance of I/O Buffer
                                                                                                              10         pF fc = 1 MHz, Ta = 25_C

    ICC Power Supply Current                                                                                                   Vcc = 5.5 V
                Freq = 1 MHz Icc op
                                    Icc idle                                                                  1.8        mA
                Freq = 6 MHz Icc op
                                    Icc idle                                                                  1          mA
                Freq  12 MHz Icc op = 1.3 Freq (MHz) + 4.5 mA
                                    Icc idle = 0.36 Freq (MHz) + 2.7 mA                                       10         mA

                                                                                                              4          mA

14                                                                                                                                          MATRA MHS

                                                                                                                               Rev.F (14 Jan. 97)
Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 W

** This value is based on the maximum allowable die temperature and
the thermal resistance of the package

DC Parameters

TA = 40C + 125C ; Vss = 0 V ; Vcc = 5 V 10 % ; F = 0 to 36 MHz

SYMBOL              PARAMETER                                                                    MIN        MAX UNIT TEST CONDITIONS

VIL Input Low Voltage                                                                            0.5      0.2 Vcc 0.1 V

VIH Input High Voltage (Except XTAL and RST)                                                     0.2 Vcc + 1.4 Vcc + 0.5  V

VIH1 Input High Voltage (for XTAL and RST)                                                       0.7 Vcc    Vcc + 0.5     V

VOL Output Low Voltage (Port 1, 2 and 3)                                                                    0.3           V IOL = 100 A

                                                                                                            0.45                IOL = 1.6 mA (note 2)

                                                                                                            1.0                 IOL = 3.5 mA

VOL1 Output Low Voltage (Port 0, ALE, PSEN)                                                                 0.3           V IOL = 200 A

                                                                                                            0.45                IOL = 3.2 mA (note 2)

                                                                                                            1.0                 IOL = 7.0 mA

VOH Output High Voltage Port 1, 2 and 3                                                          Vcc 0.3                V IOH = 10 A

                                                                                                 Vcc 0.7                V IOH = 30 A

                                                                                                 Vcc 1.5                V IOH = 60 A
                                                                                                                                 VCC = 5 V 10 %

VOH1 Output High Voltage (Port 0, ALE, PSEN)                                                     Vcc 0.3                V IOH = 200 A

                                                                                                 Vcc 0.7                V IOH = 3.2 mA

                                                                                                 Vcc 1.5                V IOH = 7.0 mA
                                                                                                                                 VCC = 5 V 10 %

IIL    Logical 0 Input Current (Ports 1, 2 and 3)                                                          50          A Vin = 0.45 V
ILI
ITL    Input leakage Current                                                                               10           A 0.45 < Vin < Vcc

IPD    Logical 1 to 0 Transition Current                                                                   750         A Vin = 2.0 V
RRST    (Ports 1, 2 and 3)
CIO                                                                                                        75            A Vcc = 2.0 V to 5.5 V (note 1)
ICC    Power Down Current
                                                                                                 50         200           KOhm
        RST Pulldown Resistor
                                                                                                            10            pF fc = 1 MHz, Ta = 25_C
        Capacitance of I/O Buffer
                                                                                                                                Vcc = 5.5 V
        Power Supply Current
        Freq = 1 MHz Icc op                                                                                 1.8           mA

                            Icc idle                                                                        1             mA
        Freq = 6 MHz Icc op
                                                                                                            10            mA
                            Icc idle
        Freq  12 MHz Icc op = 1.3 Freq (MHz) + 4.5 mA                                                       4             mA

                            Icc idle = 0.36 Freq (MHz) + 2.7 mA

MATRA MHS                                                                                                                                              15

Rev.F (14 Jan. 97)
Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 W

** This value is based on the maximum allowable die temperature and
the thermal resistance of the package

DC Parameters

TA = 55C + 125C ; Vss = 0 V ; Vcc = 5 V 10 % ; F = 0 to 36 MHz

SYMBOL         PARAMETER                                                                         MIN       MAX UNIT TEST CONDITIONS

    VIL Input Low Voltage                                                                         0.5     0.2 Vcc 0.1 V

    VIH Input High Voltage (Except XTAL and RST)                                                 0.2 Vcc + 1.4 Vcc + 0.5  V

    VIH1 Input High Voltage (for XTAL and RST)                                                   0.7 Vcc   Vcc + 0.5      V

    VOL Output Low Voltage (Port 1, 2 and 3)                                                               0.45           V IOL = 1.6 mA (note 2)

    VOL1 Output Low Voltage (Port 0, ALE, PSEN)                                                            0.45           V IOL = 3.2 mA (note 2)

    VOH Output High Voltage (Port 1, 2, 3)                                                       2.4                      V IOH = 60 A

                                                                                                                               Vcc = 5 V 10 %

                                                                                                 0.75 Vcc                 V IOH = 25 A

                                                                                                 0.9 Vcc                  V IOH = 10 A

    VOH1 Output High Voltage                                                                     2.4                      V IOH = 400 A
                  (Port 0 in External Bus Mode, ALE, PEN)
                                                                                                                               Vcc = 5 V 10 %

                                                                                                 0.75 Vcc                 V IOH = 150 A

                                                                                                 0.9 Vcc                  V IOH = 40 A

     IIL  Logical 0 Input Current (Ports 1, 2 and 3)                                                       75           A Vin = 0.45 V
     ILI  Input leakage Current
     ITL  Logical 1 to 0 Transition Current                                                                10            A 0.45 < Vin < Vcc
          (Ports 1, 2 and 3)
     IPD  Power Down Current                                                                               750          A Vin = 2.0 V
    RRST  RST Pulldown Resistor
                                                                                                           75             A Vcc = 2.0 V to 5.5 V (note 1)

                                                                                                 50        200            KOh

                                                                                                                          m

    CIO Capacitance of I/O Buffer                                                                          10             pF fc = 1 MHz, Ta = 25_C

    ICC Power Supply Current                                                                                                   Vcc = 5.5 V
                Freq = 1 MHz Icc op
                                    Icc idle                                                               1.8            mA
                Freq = 6 MHz Icc op
                                    Icc idle                                                               1              mA
                Freq  12 MHz Icc op = 1.3 Freq (MHz) + 4.5 mA
                                    Icc idle = 0.36 Freq (MHz) + 2.7 mA                                    10             mA

                                                                                                           4              mA

16                                                                                                                                          MATRA MHS

                                                                                                                               Rev.F (14 Jan. 97)
Voltage on Any Pin to VSS . . . . . . . . . . . . . . . 0.5 V to VCC + 0.5 V
Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1 W
** This value is based on the maximum allowable die temperature and
the thermal resistance of the package

DC Parameters

TA = 0C to 70C ; Vcc = 2.7 V to 5.5 V ; Vss = 0 V ; F = 0 to 16 MHz
TA = 40C to 85C ; Vcc = 2.7 V to 5.5 V

SYMBOL                     PARAMETER                                                              MIN         MAX UNIT       TEST CONDITIONS
    VIL    Input Low Voltage                                                                        0.5  0.2 VCC 0.1 V
    VIH    Input High Voltage (Except XTAL and RST)                                              0.2 VCC
                                                                                                 + 1.4 V   VCC + 0.5 V
                                                                                                 0.7 VCC
VIH1       Input High Voltage to XTAL1                                                           0.7 VCC  VCC + 0.5  V
VIH2       Input High Voltage to RST for Reset                                                      2.0   VCC + 0.5  V
VPD       Power Down Voltage to Vcc in PD Mode                                                                      V
VOL        Output Low Voltage (Ports 1, 2, 3)                                                    0.9 Vcc       6.0   V IOL = 0.8 mA (note 2)
VOL1       Output Low Voltage Port 0, ALE, PSEN                                                  0.9 Vcc      0.45   V IOL = 1.6 mA (note 2)
VOH        Output High Voltage Ports 1, 2, 3                                                                  0.45   V IOH = 10 A
VOH1       Output High Voltage (Port 0 in External Bus                                                               V IOH = 40 A
           Mode), ALE, PSEN
  IIL      Logical 0 Input Current Ports 1, 2, 3                                                          50       A Vin = 0.45 V
  ILI      Input Leakage Current                                                                           10       A 0.45 < Vin < VCC
ITL       Logical 1 to 0 Transition Current                                                               650      A Vin = 2.0 V
           (Ports 1, 2, 3)
IPD       Power Down Current                                                                             50         A VCC = 2 V to 5.5 V (note 1)
RRST       RST Pulldown Resistor
CIO       Capacitance of I/O Buffer                                                             50       200        k

                                                                                                          10         pF fc = 1 MHz, TA = 25_C

Maximum Icc (mA)

                                     OPERATING (NOTE 1)                                                              IDLE (NOTE 1)

FREQUENCY/Vcc                2.7 V   3V                 3.3 V                                    5.5 V     2.7 V     3V      3.3 V            5.5 V
                                                                                                          400 A                              1 mA
1 MHz                        0.8 mA  1 mA   1.1 mA                                               1.8 mA   1.5 mA     500 A  600 A           4 mA
                                                                                                          2.5 mA
6 MHz                        4 mA    5 mA               6 mA                                     10 mA     3 mA      1.7 mA  2 mA

12 MHz                       8 mA    10 mA  12 mA                                                                    3 mA    3.5 mA

16 MHz                       10 mA   12 mA  14 mA                                                                    3.8 mA  4.5 mA

Freq > 12 MHz (Vcc = 5.5 V)  Icc (mA) = 1.3 Freq (MHz) + 4.5
                             Icc Idle (mA) = 0.36 Freq (MHz) + 2.7

MATRA MHS                                                                                                                                            17

Rev.F (14 Jan. 97)
VSS + 5 V, VIH = VCC -.5 V ; XTAL2 N.C ; Port            Figure 16. ICC Test Condition, Active Mode.
0 = VCC ; EA = RST = VSS.                                              All other pins are disconnected.

Power Down ICC is measured with all output pins
disconnected ; EA = PORT 0 = VCC ; XTAL2 N.C. ;
RST = VSS.

Note 2 : Capacitance loading on Ports 0 and 2 may cause
spurious noise pulses to be superimposed on the VOLS of
ALE and Ports 1 and 3. The noise is due to external bus
capacitance discharging into the Port 0 and Port 2 pins
when these pins make 1 to 0 transitions during bus
operations. In the worst cases (capacitive loading 100
pF), the noise pulse on the ALE line may exceed 0.45 V
may exceed 0,45 V with maxi VOL peak 0.6 V A Schmitt
Trigger use is not necessary.

                                                         Figure 17. ICC Test Condition, Power Down Mode.
                                                                       All other pins are disconnected.

Figure 18. Clock Signal Waveform for ICC Tests in Active and Idle Modes. TCLCH = TCHCL = 5 ns.

18                                                       MATRA MHS

                                                         Rev.F (14 Jan. 97)
A : Address.                                                 Q : Output data.
C : Clock.                                                   R : READ signal.
D : Input data.                                              T : Time.
H : Logic level HIGH                                         V : Valid.
I : Instruction (program memory contents).                   W : WRITE signal.
L : Logic level LOW, or ALE.                                 X : No longer a valid logic level.
P : PSEN.                                                    Z : Float.

AC Parameters

TA = 0 to + 70C ; Vss = 0 V ; Vcc = 5 V 10 % ; F = 0 to 36 MHz
TA = 55 + 125C ; Vss = 0 V ; 2.7 V < Vcc < 5.5 V ; F = 0 to 16 MHz
TA = 55 + 125C ; Vss = 0 V ; Vcc = 5 V 10 % ; F = 0 to 36 MHz

(Load Capacitance for PORT 0, ALE and PSEN = 100 pF ; Load Capacitance for all other outputs = 80 pF)

External Program Memory Characteristics

                                                   16 MHz    20 MHz    25 MHz                          30 MHz   36 MHz

SYMBOL                PARAMETER                    MIN MAX MIN MAX MIN MAX MIN MAX MIN MAX
  TLHLL    ALE Pulse Width
  TAVLL    Address valid to ALE                    110       90        70                              60       50
  TLLAX    Address Hold After ALE
   TLLIV   ALE to valid instr in                   40        30        20                              15       10
  TLLPL    ALE to PSEN
  TPLPH    PSEN pulse Width                        35        35        35                              35       35
   TPLIV   PSEN to valid instr in
  TPXIX    Input instr Hold After PSEN                  185       170       130                            100      80
   TPXIZ   Input instr Float After PSEN
  TPXAV    PSEN to Address Valid                   45        40        30                              25       20
  TAVIV    Address to Valid instr in
  TPLAZ    PSEN low to Address Float               165       130       100                             80       75

                                                        125       110       85                             65       50

                                                   0         0         0                               0        0

                                                        50        45        35                             30       25

                                                   55        50        40                              35       30

                                                        230       210       170                            130      90

                                                        10        10        8                              6        5

External Program Memory Read Cycle

                                            TAVIV

MATRA MHS                                                                                                               19

Rev.F (14 Jan. 97)
    TLLAX  Address Hold After ALE       85          85          70        55        35
    TRLDV  RD to Valid in
    TRHDX  Data hold after RD                  240         210       175       135       110
    TRHDZ  Data float after RD
    TLLDV  ALE to Valid Data In         0           0           0         0         0
    TAVDV  Address to Valid Data IN
    TLLWL  ALE to WR or RD                     90          90        80        70        50
    TAVWL  Address to WR or RD
    TQVWX  Data valid to WR transition         435         370       350       235       170
    TQVWH  Data Setup to WR transition
    TWHQX  Data Hold after WR                  480         400       300       260       190
    TRLAZ  RD low to Address Float
    TWHLH  RD or WR high to ALE high    150 250 135 170 120 130 90 115 70 100

                                        180         180         140       115       75

                                        35          35          30        20        15

                                        380         325         250       215       170

                                        40          35          30        20        15

                                               0           0         0         0         0

                                        35 90 35 60 25 45 20 40 20 40

External Data Memory Write Cycle

                                        TAVWL       TQVWX

External Data Memory Read Cycle

20                                                                                  MATRA MHS

                                                                               Rev.F (14 Jan. 97)
TQVXH      Output Data Setup to Clock Rising      563       480       380       300       220
TXHQX
TXHDX      Edge
TXHDV
           Output Data Hold after Clock Rising    63        90        65        50        45

           Edge

           Input Data Hold after Clock Rising     0         0         0         0         0

           Edge

           Clock Rising Edge to Input Data Valid       563       450       350       300       250

Shift Register Timing Waveforms

MATRA MHS                                                                                      21

Rev.F (14 Jan. 97)
    TCHCX  High Time            5     ns
    TCLCX  Low Time
    TCLCH  Rise Time            5     ns
    TCHCL  Fall Time
                                   5  ns

                                   5  ns

External Clock Drive Waveforms

AC Testing Input/Output Waveforms

AC inputs during testing are driven at Vcc 0.5 for a logic "1" and 0.45 V for a logic "0". Timing measurements are
made at VIH min for a logic "1" and VIL max for a logic "0".

Float Waveforms

For timing purposes as port pin is no longer floating when a 100 mV change from load voltage occurs and begins to
float when a 100 mV change from the loaded VOH/VOL level occurs. Iol/IoH   20 mA.

22                                    MATRA MHS

                                      Rev.F (14 Jan. 97)
This diagram indicates when signals are clocked internally. The time it takes the signals to propagate to the pins,

however, ranges from 25 to 125 ns. This propagation delay is dependent on variables such as temperature and pin
loading. Propagation also varies from output to output and component. Typically though (TA = 25C fully loaded) RD
and WR propagation delays are approximately 50 ns. The other signals are typically 85 ns. Propagation delays are
incorporated in the AC specifications.

MATRA MHS           23

Rev.F (14 Jan. 97)
                    Part Number

Temperature Range   83C154 Rom 16 K 8              12 : 12 MHz version
                    80C154 External ROM              16 : 16 MHz version
                    83C154C Secret ROM version       20 : 20 MHz version
                    83C154T Secret Tag version       25 : 25 MHz version

blank : Commercial                                   30 : 30 MHz version

I : Industrial                                       36 : 36 MHz version

A : Automotive                                       L16 : Low Power

M : Military                                                            (Vcc : 2.7-5.5 V

                                                                        Freq : 0-16 MHz)

                   Package Type

                   P: PDIL 40

                   S: PLCC 44

                   F1: PQFP 44 (Foot print 13.9 mm)

                   F2: PQFP 44 (Foot print 12.3 mm)

                   V: VQFP (1.4 mm)                                                       R : Tape and Reel

                   T: TQFP (1.0 mm)                                                       D : Dry Pack

                   D: CDIL 40

                   Q: CQFP 44                                           Flow

                   R: LCC 44                         Customer Rom Code  /883: MIL 883 Compliant

                                                                        P883: MIL 883 Compliant

                                                                                          with PIND test.

24                                                                                        MATRA MHS

                                                                                          Rev.F (14 Jan. 97)
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