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AR0331SRSC00SHCA0-DRBR1

器件型号:AR0331SRSC00SHCA0-DRBR1
器件类别:传感器   
厂商名称:ON Semiconductor
厂商官网:http://www.onsemi.cn
标准:
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器件描述

IMAGE SENSOR 3.1MP 1/3 CIS

参数
产品属性属性值
类型:CMOS
像素尺寸:2.2µm x 2.2µm
有源像素阵列:2048H x 1536V
每秒帧数:60
电压 - 电源:1.8V,2.8V
工作温度:-30°C ~ 85°C

AR0331SRSC00SHCA0-DRBR1器件文档内容

AR0331

AR0331 1/3‐Inch 3.1 Mp/Full

HD Digital Image Sensor

General Description

   The ON Semiconductor AR0331 is a 1/3-inch CMOS digital image

sensor with an active-pixel array of 2048 (H) x 1536 (V). It captures                                           www.onsemi.com

images    in  either  linear  or  high             dynamic  range     modes,         with  a

rolling-shutter readout. It includes sophisticated camera functions

such as in-pixel binning, windowing and both video and single frame

modes. It is designed for both low light and high dynamic range scene

performance. It is programmable through a simple two-wire serial

interface. The AR0331 produces extraordinarily clear, sharp digital

pictures, and its ability to capture both continuous video and single

frames makes it the perfect choice for a wide range of applications,

including surveillance and HD video.

   The ON Semiconductor AR0331 can be operated in its default mode                               ILCC48 10x10               IBGA52 9x9

or programmed for frame size, exposure, gain, and other parameters.                              CASE 847AG          CASE 503AA

The default mode output is a 1080p-resolution image at 60 frames per

second  (fps).  In    linear  mode,    it          outputs  12-bit    or  10-bit     A-Law       ORDERING INFORMATION

compressed raw data, using either the parallel or serial (HiSPi) output                       See detailed ordering and shipping information on page 2 of

ports. In high dynamic range mode, it outputs 12-bit compressed data                          this data sheet.

using parallel output. In HiSPi mode, 12- or 14-bit compressed, or

16-bit linearized data may be output. The device may be operated in                           •

video (master) mode or in single frame trigger mode.                                             Data Interfaces: Four-lane Serial High-speed

   FRAME_VALID and LINE_VALID signals are output on dedicated                                    Pixel Interface (HiSPi) Differential

pins, along with a synchronized pixel clock in parallel mode.                                    Signaling (SLVS and HiVCM), or Parallel

   The AR0331 includes additional features to allow application-                              •  Auto Black Level Calibration

specific tuning: windowing and offset, auto black level correction, and                       •  High-speed Context Switching

on-board      temperature     sensor.  Optional             register  information    and      •  Temperature Sensor

histogram statistic information can be embedded in the first and last 2

lines of the image frame.                                                                     Applications

   The sensor is designed to operate in a wide temperature range                              • Video Surveillance

(–30°C to +85°C).                                                                             • Stereo Vision

Features                                                                                      • Smart Vision

• Superior Low-light Performance                                                              • Automation

• Latest 2.2 μm Pixel with ON Semiconductor A-Pix™ Technology                                 • Machine Vision

• Full HD Support at 1080 P 60 fps for Superior Video Performance                             • 1080p60 Video Applications

• Linear or High Dynamic Range Capture                                                        • High Dynamic Range Imaging

• 3.1 M (4:3) and 1080 P Full HD (16:9) Images

• Optional Adaptive Local Tone Mapping (ALTM)

• Interleaved T1/T2 Output

• Support for External Mechanical Shutter

• Support for External LED or Xenon Flash

• Slow-motion Video (VGA 120 fps)

• On-chip Phase-locked Loop (PLL) Oscillator

• Integrated Position-based Color and Lens Shading Correction

• Slave Mode for Precise Frame-rate Control

• Stereo/3D Camera Support

• Statistics Engine

©  Semiconductor Components Industries, LLC, 2011                                 1                                  Publication Order Number:

March, 2017 − Rev. 14                                                                                                                  AR0331/D
                                                            AR0331

Table 1. KEY PARAMETERS

                         Parameter                                                                 Typical Value

Optical Format                                                     1/3-inch (5.8 mm)

                                                                   Note: Sensor optical format will also work     with  lenses  designed  for

                                                                   1/3.2” format.

Active Pixels                                                      2048 (H) x 1536 (V) (4:3, mode)

Pixel Size                                                         2.2 μm x 2.2 μm

Color Filter Array                                                 RGB Bayer

Shutter Type                                                       Electronic rolling shutter and GRR

Input Clock Range                                                  6 – 48 MHz

Output Clock Maximum                                               148.5 Mp/s (4-lane HiSPi)

                                                                   74.25 Mp/s (Parallel)

Output                       Serial                                HiSPi 10-, 12-, 14-, or 16-bit

                             Parallel                              10-, 12-bit

Frame Rate                   Full Resolution                       30 fps

                             1080p                                 60 fps

Responsivity                                                       1.9 V/lux-sec

SNRMAX                                                             39 dB

Max Dynamic Range                                                  Up to 100 dB

Supply Voltage               I/O                                   1.8 or 2.8 V

                             Digital                               1.8 V

                             Analog                                2.8 V

                             HiSPi                                 0.3 V−0.6 V, 1.7 V−1.9 V

Power Consumption (Typical)                                        <780 mW

Operating Temperature (Ambient)                                    –30°C to +85° C

Package Options                                                    10 x 10 mm 48 pin iLCC

                                                                   9.5 x 9.5 mm 63-pin iBGA

ORDERING INFORMATION

Table 2. AVAILABLE PART NUMBERS

            Part Number                       Product Description                    Orderable Product Attribute Description

AR0331SRSC00SHCA0-DRBR                 48-pin iLCC HiSPi, 0° CRA           Dry Pack without Protective Film, Double Side BBAR Glass

AR0331SRSC00SHCAD3-GEVK                48-pin iLCC HiSPi, 0° CRA           Demo Kit 3

AR0331SRSC00SHCAD-GEVK                 48-pin iLCC HiSPi, 0° CRA           Demo Kit

AR0331SRSC00SHCAH-GEVB                 48-pin iLCC HiSPi, 0° CRA           Demo Board

AR0331SRSC00SUCA0-DPBR                 48-pin iLCC Parallel, 0° CRA        Dry Pack with Protective Film, Double Side BBAR Glass

AR0331SRSC00SUCA0-DRBR                 48-pin iLCC Parallel, 0° CRA        Dry Pack without Protective Film, Double Side BBAR Glass

AR0331SRSC00SUCAD3-GEVK                48-pin iLCC Parallel, 0° CRA        Demo Kit 3

AR0331SRSC00SUCAD-GEVK                 48-pin iLCC Parallel, 0° CRA        Demo Kit

AR0331SRSC00SUCAH-GEVB                 48-pin iLCC Parallel, 0° CRA        Demo Board

AR0331SRSC00XUEAD3-GEVK                63-pin iBGA                         Demo Kit 3

AR0331SRSC00XUEAD-GEVK                 63-pin iBGA                         Demo Kit

AR0331SRSC00XUEAH-GEVB                 63-pin iBGA                         Demo Board

AR0331SRSC00XUEE0−BY−DRBR              63-pin iBGA, 0° CRA                 Dry Pack without Protective Film, Double Side BBAR Glass

AR0331SRSC00XUEE0-DPBR                 63-pin iBGA, 0° CRA                 Dry Pack with Protective Film, Double Side BBAR Glass

AR0331SRSC00XUEE0-DRBR                 63-pin iBGA, 0° CRA                 Dry Pack without Protective Film, Double Side BBAR Glass

AR0331SRSC00XUEE0-DRBR1                63-pin iBGA, 0° CRA                 Dry Pack without Protective Film, Double Side BBAR Glass

                                                    www.onsemi.com

                                                                   2
                                                                AR0331

FUNCTIONAL OVERVIEW

The AR0331 is a progressive-scan sensor that generates                input clock running between 6 and 48 MHz. The maximum

a stream of pixel data at a constant frame rate. It uses an           output pixel rate is 148.5 Mp/s, corresponding to a clock rate

on-chip, phase-locked loop (PLL) that can be optionally               of 74.25 MHz. Figure 1 shows a block diagram of the sensor.

enabled to generate all internal clocks from a single master

                        ADC data

                        12

             Row noise correction                                     Companding

             Black level correction

             Test pattern generator

             Pixel defect correction

                        Adaptive CD filter

                        12                                12 bits

                                                          ( HDR and Linear),

                                                          12 or 10 bits Linear    16, 14, or 12 bits

             Motion correction and

                        Blue Halo filter

                                                          Parallel                HiSPi

                        HDR linearization

                        (ME or DLO)

                        Smooting filter

                        16

                        Digital gain and

                        pedestal

                                                  Figure 1. Block     Diagram

User interaction with the sensor is through the two-wire              (providing offset correction and gain), and then through an

serial bus, which communicates with the array control,                analog-to-digital converter (ADC). The output from the

analog signal chain, and digital signal chain. The core of the        ADC is a 12-bit value for each pixel in the array. The ADC

sensor is a 3.1 Mp Active-pixel Sensor array. The timing and          output passes through a digital processing signal chain

control circuitry sequences through the rows of the array,            (which provides further data path corrections and applies

resetting and then reading each row in turn. In the time              digital gain). The sensor also offers a high dynamic range

interval between resetting a row and reading that row, the            mode of operation where multiple images are combined

pixels in the row integrate incident light. The exposure is           on-chip to produce a single image at 16-bit per pixel value.

controlled by varying the time interval between reset and             A compression mode is further offered to allow the 16-bit

readout. Once a row has been read, the data from the                  pixel value to be transmitted to the host system as a 12-bit

columns  is  sequenced  through  an       analog  signal  chain       value with close to zero loss in image quality.

                                                          www.onsemi.com

                                                                   3
                                                         AR0331

                                                                      Digital

                                                         Digital I/0  Core     HiSPi     PLL      Analog        Analog

                                                         Power1       Power1   Power1    Power1 Power1 Power1

                             1.5 kW2  1.5 kW2            VDD_IO          VDD   VDD_SLVS  VDD_PLL  VAA     VAA_PIX

                                                                                                       SLVS0_P

                                                                                                       SLVS0_N

                 Master clock                            EXTCLK                                        SLVS1_P

                 (6–48 MHz)                                                                            SLVS1_N

                                                                                                       SLVS2_P

                                                                                                       SLVS2_N           To

                                                         SADDR                                         SLVS3_P           Controller

                                                         SDATA

                 From                                    SCLK                                          SLVS3_N

                 Controller                              TRIGGER                                       SLVSC_P

                                                         OE_BAR                                        SLVSC_N

                                                         RESET_BAR                                              FLASH

                                                         TEST                                          SHUTTER

                                                                               DGND                       AGND

VDD_IO      VDD  VDD_SLVS      VDD_PLL         VAA               VAA_PIX

                                                                               Digital                 Analog

                                                                               ground                  ground

Notes:  1.  All power supplies should be adequately decoupled.

        2.  ON Semiconductor recommends a resistor value of 1.5 kΩ, but a greater value may be used for slower two-wire  speed.

        3.  The parallel interface output pads can be left unconnected if the serial output interface is used.

        4.  ON Semiconductor recommends that 0.1 μF and 10 μF decoupling capacitors for each power supply

            are mounted as close as possible to the pad. Actual values and results may vary depending on layout and      design

            considerations. Refer to the AR0331 demo headboard schematics for circuit recommendations.

        5.  ON Semiconductor recommends that analog power planes are placed in a manner such that coupling

            with the digital power planes is minimized.

        6.  I/O signals voltage must be configured to match VDD_IO voltage to minimize any leakage currents.

                 Figure 2. Typical Configuration: Serial Four-Lane HiSPi Interface

                                                         www.onsemi.com

                                                                      4
                                                              AR0331

                                                                Digital

                                                      Digital I/0 Core            PLL      Analog  Analog

                                                      Power1    Power1            Power1 Power1 Power1

                            1.5kΩ2                    VDD_IO    VDD               VDD_PLL  VAA     VAA_PIX

                                        1.5kΩ2

                Master clock                          EXTCLK                               DOUT [11:0]

                (6–48 MHz)

                                                                                                   PIXCLK                   To

                                                      SADDR                                LINE_VALID                       Controller

                                                      SDATA                                FRAME_VALID

                From                                  SCLK

                Controller                            TRIGGER                                      FLASH

                                                      OE_BAR                                    SHUTTER

                                                      RESET_BAR

                                                      TEST

                                                                         DGND              AGND

        VDD_IO  VDD           VDD_PLL           VAA          VAA_PIX

                                                                         Digital           Analog

                                                                         ground            ground

Notes:  1.  All power supplies should be adequately decoupled.

        2.  ON Semiconductor recommends a resistor value of 1.5 kΩ, but a greater value may be used for slower two-wire speed.

        3.  The serial interface output pads and VDDSLVS can be left unconnected if the parallel output interface is used.

        4.  ON Semiconductor recommends that 0.1 μF and 10 μF decoupling capacitors for each power supply are mounted as

            close as possible to the pad. Actual values and results may vary depending on layout and design considerations. Refer

            to the AR0331 demo headboard schematics for circuit recommendations.

        5.  ON Semiconductor recommends that analog power planes are placed in a manner such that coupling with the digital

            power planes is minimized.

        6.  I/O signals voltage must be configured to match VDD_IO voltage to minimize any leakage currents.

        7.  The EXTCLK input is limited to 6−48 MHz.

                            Figure 3. Typical Configuration: Parallel Pixel Data Interface

                                                      www.onsemi.com

                                                                5
                                                                  AR0331

                            6     5       4        3      2       1         48     47     46       45           44          43

                            DGND  EXTCLK  VDD_PLL  DOUT6  DOUT5   DOUT4     DOUT3  DOUT2  DOUT1    DOUT0        DGND        NC

7        DOUT7                                                                                                                    NC        42

8        DOUT8                                                                                                                    NC        41

9        DOUT9                                                                                                                    VAA       40

10       DOUT10                                                                                                                   AGND      39

11       DOUT11                                                                                                                   VAA_PIX   38

12       VDD_IO                                                                                                                   VAA_PIX   37

13       PIXCLK                                                                                                                   VAA       36

14            VDD                                                                                                                 AGND      35

15            SCLK                                                                                                                VAA       34

16       SDATA                                                                                                                    Reserved  33

17       RESET_BAR                                                                                                                NC        32

18       VDD_IO                                                                                                                   Reserved  31

                            VDD   NC      NC       NC     OE_BAR  SADDR     TEST   FLASH  TRIGGER  FRAME_VALID  LINE_VALID  DGND

                            19    20      21       22     23      24        25     26     27       28           29          30

                                          Figure 4.       48 iLCC Package, Parallel Output

Table 3. PIN  DESCRIPTION

    Pin

Number              Name                  Type                                                     Description

    1               DOUT4                 Output          Parallel Pixel Data Output

    2               DOUT5                 Output          Parallel Pixel Data Output

    3               DOUT6                 Output          Parallel Pixel Data Output

    4         VDD_PLL                     Power           PLL Power

    5              EXTCLK                 Input           External Input Clock

    6               DGND                  Power           Digital Ground

    7               DOUT7                 Output          Parallel Pixel Data Output

    8               DOUT8                 Output          Parallel Pixel Data Output

    9               DOUT9                 Output          Parallel Pixel Data Output

    10              DOUT10                Output          Parallel Pixel Data Output

                                                          www.onsemi.com

                                                                         6
                                        AR0331

Table 3. PIN  DESCRIPTION  (continued)

Pin

Number        Name         Type                                           Description

11            DOUT11       Output       Parallel Pixel Data Output (MSB)

12            VDD_IO       Power        I/O Supply Power

13            PIXCLK       Output       Pixel Clock Out. DOUT is Valid on Rising Edge of this Clock

14            VDD          Power        Digital Power

15            SCLK         Input        Two-wire Serial Clock Input

16            SDATA        I/O          Two-wire Serial Data I/O

17            RESET_BAR    Input        Asynchronous Reset (Active LOW). All Settings are Restored   to    Factory  Default

18            VDD_IO       Power        I/O Supply Power

19            VDD          Power        Digital Power

20            NC

21            NC

22            NC

23            OE_BAR       Input        Output Enable (Active LOW)

24            SADDR        Input        Two-wire Serial Address Select. 0: 0x20. 1:  0x30

25            TEST         Input        Manufacturing Test Enable Pin (Connect to    DGND)

26            FLASH        Output       Flash Output Control

27            TRIGGER      Input        Receives Slave Mode VD Signal for Frame      Rate Synchronization  and     Trigger  to

                                        Start a GRR Frame

28            FRAME_VALID  Output       Asserted when DOUT Frame Data is Valid

29            LINE_VALID   Output       Asserted when DOUT Line Data is Valid.

30            DGND         Power        Digital Ground

31            Reserved

32            SHUTTER      Output       Control for External Mechanical Shutter. Can be Left Floating if not Used

33            Reserved

34            VAA          Power        Analog Power

35            AGND         Power        Analog Ground

36            VAA          Power        Analog Power

37            VAA_PIX      Power        Pixel Power

38            VAA_PIX      Power        Pixel Power

39            AGND         Power        Analog Ground

40            VAA          Power        Analog Power

41            NC

42            NC

43            NC

44            DGND         Power        Digital Ground

45            DOUT0        Output       Parallel Pixel Data Output (LSB)

46            DOUT1        Output       Parallel Pixel Data Output

47            DOUT2        Output       Parallel Pixel Data Output

48            DOUT3        Output       Parallel Pixel Data Output

                                        www.onsemi.com

                                                       7
                                                                               AR0331

                              6        5        4        3            2        1           48       47       46       45       44       43

                              NC       SLVS0_N  SLVS0_P  SLVS1_N      SLVS1_P  SLVSC_N     SLVSC_P  SLVS2_N  SLVS2_P  SLVS3_N  SLVS3_P  DGND

7       VDD_SLVS                                                                                                                                  AGND      42

8       VDD_IO                                                                                                                                    VAA       41

9             DGND                                                                                                                                NC        40

10            VDD                                                                                                                                 NC        39

11      EXTCLK                                                                                                                                    VAA       38

12            VDD                                                                                                                                 NC        37

13            DGND                                                                                                                                VAA_PIX   36

14      VDD_IO                                                                                                                                    VAA_PIX   35

15          SDATA                                                                                                                                 SHUTTER   34

16            SCLK                                                                                                                                Reserved  33

17            TEST                                                                                                                                VAA       32

18      RESET_BAR                                                                                                                                 AGND      31

                              VDD  DGND         VDD_IO   NC           SADDR    NC          OE_BAR   TRIGGER  FLASH    DGND     VDD_PLL  Reserved

                              19   20           21       22           23       24          25       26       27       28       29       30

                                                Figure            5.  48 iLCC Package, HiSPi Output

Table 4. PIN  DESCRIPTION,         48  ILCC

Pin Number          Name                        Type                                                                  Description

    1               SLVSC_N                     Output                HiSPi Serial DDR Clock Differential N

    2               SLVS1_P                     Output                HiSPi Serial Data, Lane 1, Differential P

    3               SLVS1_N                     Output                HiSPi Serial Data, Lane 1, Differential N

    4               SLVS0_P                     Output                HiSPi Serial Data, Lane 0, Differential P

    5               SLVS0_N                     Output                HiSPi Serial Data, Lane 0, Differential N

    6               NC

    7               VDD_SLVS                    Power                 0.3 V−0.6 V or 1.7 V−1.9 V Port to HiSPi Output Driver. Set the High_VCM

                                                                      (R0x306E[9]) Bit to 1 when Configuring VDD_SLVS to 1.7–1.9 V

    8               VDD_IO                      Power                 I/O Supply Power

    9               DGND                        Power                 Digital Ground

    10              VDD                         Power                 Digital Power

                                                                      www.onsemi.com

                                                                                        8
                                                  AR0331

Table 4. PIN  DESCRIPTION,  48  ILCC (continued)

Pin Number    Name              Type                                           Description

11            EXTCLK            Input             External Input Clock

12            VDD               Power             Digital Power

13            DGND                                Digital Ground

14            VDD_IO            Power             I/O Supply Power

15            SDATA             I/O               Two-wire Serial Data I/O

16            SCLK              Input             Two-wire Serial Clock Input

17            TEST                                Manufacturing Test Enable Pin (Connect to DGND)

18            RESET_BAR         Input             Asynchronous Reset (Active LOW). All Settings are  Restored  to  Factory   Default

19            VDD               Power             Digital Power

20            DGND              Power             Digital Ground

21            VDD_IO            Power             I/O Supply Power

22            NC

23            SADDR             Input             Two-wire Serial Address Select. 0: 0x20. 1: 0x30

24            NC

25            OE_BAR                              Output Enable (active LOW)

26            TRIGGER           Input             Receives Slave Mode VD Signal for Frame Rate Synchronization and Trigger to

                                                  Start a GRR Frame

27            FLASH             Output            Flash Output Control

28            DGND              Power

29            VDD_PLL           Power             PLL Power

30            Reserved

31            AGND              Power             Analog Ground

32            VAA               Power             Analog Power

33            Reserved

34            SHUTTER           Output            Control for External Mechanical Shutter. Can be Left Floating if not Used

35            VAA_PIX           Power             Pixel Power

36            VAA_PIX           Power             Pixel Power

37            NC

38            VAA               Power             Analog Power

39            NC

40            NC

41            VAA               Power             Analog Power

42            AGND              Power             Analog Ground

43            DGND              Power             Digital Ground

44            SLVS3_P           Output            HiSPi Serial Data, Lane   3, Differential  P

45            SLVS3_N           Output            HiSPi Serial Data, Lane   3, Differential  N

46            SLVS2_P           Output            HiSPi Serial Data, Lane   2, Differential  P

47            SLVS2_N           Output            HiSPi Serial Data, Lane   2, Differential  N

48            SLVSC_P           Output            HiSPi Serial DDR Clock    Differential P

                                                  www.onsemi.com

                                                                 9
                                                    AR0331

                 1             2        3        4            5        6       7               8

              A                SLVS0_N  SLVS0_P  SLVS1_N      SLVS1_P  VDD     VDD             NC

              B  VDD_PLL       SLVS_CN  SLVSC_P  SLVS2_N      SLVS2_P  VDD     VAA             VAA

              C  EXTCLK        VDD_     SLVS3_N  SLVS3_P      DGND     VDD     AGND            AGND

                               SLVS

              D  SADDR         SCLK     SDATA    DGND         DGND     VDD     VAA_PIX     VAA_PIX

              E  LINE_         FRAME_   PIXCLK   FLASH        DGND     VDD_IO  NC          SHUTTER

                 VALID         VALID

              F  DOUT8         DOUT9    DOUT10   DOUT11       DGND     VDD_IO  TEST        Reserved

                                                                                               (NC)

              G  DOUT4         DOUT5    DOUT6    DOUT7        DGND     VDD_IO  TRIGGER     OE_BAR

              H  DOUT0         DOUT1    DOUT2    DOUT3        DGND     VDD_IO  VDD_IO      RESET_

                                                                                               BAR

                                                    Top View

                                                 (Ball Down)

                               Figure 6. 9.5 x   9.5 mm 63−Ball        IBGA Package

Table 5. PIN  DESCRIPTIONS,    9.5  x  9.5 mm,   63-BALL IBGA

Name          iBGA Pin                  Type                                         Description

SLVS0_N          A2                     Output      HiSPi Serial Data, Lane 0, Differential N

SLVS0_P          A3                     Output      HiSPi Serial Data, Lane 0, Differential P

SLVS1_N          A4                     Output      HiSPi Serial Data, Lane 1, Differential N

SLVS1_P          A5                     Output      HiSPi Serial Data, Lane 1, Differential P

VDD_PLL          B1                     Power       PLL power.

SLVSC_N          B2                     Output      HiSPi Serial DDR Clock Differential N

SLVSC_P          B3                     Output      HiSPi Serial DDR Clock Differential P

SLVS2_N          B4                     Output      HiSPi Serial Data, Lane 2, Differential N

SLVS2_P          B5                     Output      HiSPi Serial Data, Lane 2, Differential P

VAA              B7, B8                 Power       Analog Power

EXTCLK           C1                     Input       External Input Clock.

VDD_SLVS         C2                     Power       0.3 V−0.6 V or 1.7 V−1.9 V port to HiSPi Output Driver. Set the

                                                    High_VCM (R0x306E[9]) bit to 1 when configuring VDD_SLVS         to

                                                    1.7–1.9 V

SLVS3_N          C3                     Output      HiSPi Serial Data, Lane 3, Differential N

SLVS3_P          C4                     Output      HiSPi Serial Data, Lane 3, Differential P

DGND          C5, D4, D5, E5,           Power       Digital Ground

              F5, G5, H5

                                                 www.onsemi.com

                                                          10
                                             AR0331

Table 5. PIN DESCRIPTIONS, 9.5   x  9.5 mm,  63-BALL IBGA (continued)

Name         iBGA Pin               Type                                  Description

VDD          A6, A7, B6, C6, D6     Power    Digital Power

AGND         C7, C8                 Power    Analog Ground

SADDR        D1                     Input    Two-wire Serial Address Select. 0: 0x20. 1: 0x30

SCLK         D2                     Input    Two-wire Serial Clock Input

SDATA        D3                     I/O      Two-Wire Serial Data I/O

VAA_PIX      D7, D8                 Power    Pixel Power

LINE_VALID   E1                     Output   Asserted when DOUT Line Data is Valid

FRAME_VALID  E2                     Output   Asserted when DOUT Frame Data is Valid.

PIXCLK       E3                     Output   Pixel Clock Out. DOUT is Valid on Rising Edge of this Clock.

VDD_IO       E6, F6, G6, H6, H7     Power    I/O Supply Power

DOUT8        F1                     Output   Parallel Pixel Data Output

DOUT9        F2                     Output   Parallel Pixel Data Output

DOUT10       F3                     Output   Parallel Pixel Data Output

DOUT11       F4                     Output   Parallel Pixel Data Output (MSB)

TEST         F7                     Input.   Manufacturing Test Enable Pin (Connect to DGND)

DOUT4        G1                     Output   Parallel Pixel Data Output

DOUT5        G2                     Output   Parallel Pixel Data Output

DOUT6        G3                     Output   Parallel Pixel Data Output

DOUT7        G4                     Output   Parallel Pixel Data Output

TRIGGER      G7                     Input    Exposure Synchronization Input

OE_BAR       G8                     Input    Output Enable (Active LOW)

DOUT0        H1                     Output   Parallel Pixel Data Output (LSB)

DOUT1        H2                     Output   Parallel Pixel Data Output

DOUT2        H3                     Output   Parallel Pixel Data Output

DOUT3        H4                     Output   Parallel Pixel Data Output

RESET_BAR    H8                     Input    Asynchronous reset (active LOW). All settings are restored to factory

                                             default

SHUTTER      E8                     Output   Control for external mechanical shutter. Can be left floating if not used

FLASH        E4                     Output   Flash Control Output

NC           A8, E7

Reserved     F8

                                             www.onsemi.com

                                             11
                                                                AR0331

PIXEL DATA FORMAT

Pixel Array Structure                                                   always performed for monochrome or color versions. The

While the sensor’s format is 2048 x 1536, additional                    active area is surrounded with optically transparent dummy

active columns and active rows are included for use when                pixels to improve image uniformity within the active area.

horizontal or vertical mirrored readout is enabled, to allow            Not all dummy pixels or barrier pixels can be read out.

readout to start on the same pixel. The pixel adjustment is

                                                                       2064

                                                             16 barrier + 4 border pixels

                                                                   20521x 1536

                                                                4.51mm x 3.38 mm

                       1578

                                                                                2 barrier  + 4 border pixels

                             2 barrier + 4 border pixels

                                                                   18 barrier + 4 border pixels

                                                   Light dummy                      Active pixel

                                                   pixel

1.                     Maximum of 2048 columns is supported. Additional columns included for mirroring operations.

                                                   Figure 7. Pixel Array Description

                                                      Column Readout Direction

                                                                                           Active Pixel (0,0)

                             RowReadout Direction                                          Array Pixel (0, 0)

                                                   R  G      R  G   R   G    R  G

                                                   G  B      G  B   G   B    G  B

                                                   R  G      R  G   R   G    R  G

                                                   G  B      G  B   G   B    G  B

                                                   R  G      R  G   R   G    R  G

                                                   G  B      G  B   G   B    G  B

                             Figure                8. Pixel  Color  Pattern Detail  (Top Right Corner)

                                                         www.onsemi.com

                                                                    12
                                                                   AR0331

Default Readout Order                                                       When the sensor is imaging, the active surface of the

By convention, the sensor core pixel array is shown with               sensor faces the scene as shown in Figure 9. When the image

pixel (0,0) in the top right corner (see Figure 8). This reflects      is read out of the sensor, it is read one row at a time, with the

the actual layout of the array on the die. Also, the first pixel       rows and columns sequenced as shown in Figure 9.

data read out of the sensor in default condition is that of pixel

(0, 0).

                                                                       Lens

                       Sensor (rear view)                                       Scene

                                                                   Row

                                                                   Readout

                                                                   Order

                       Column Readout Order                        Pixel (0,0)

                       Figure 9. Imaging a Scene

                       www.onsemi.com

                                                                   13
                                                             AR0331

PIXEL OUTPUT INTERFACES

Parallel Interface                                                    When the parallel pixel data interface is in use, the serial

The parallel pixel data interface    uses  these  output-only         data    output    signals  can  be      left  unconnected.         Set

signals:                                                              reset_register [bit 12 (R0x301A[12] = 1)] to disable the

• FRAME_VALID                                                         serializer while in parallel output mode.

• LINE_VALID                                                          Output Enable Control

• PIXCLK                                                              When the parallel pixel data interface is enabled, its

• DOUT[11:0]                                                          signals can be switched asynchronously between the driven

The parallel pixel data interface is disabled by default at           and High-Z under pin or register control, as shown in

power up and after reset. It can be enabled by programming            Table 6.

R0x301A. Table 7 shows the recommended settings.

Table 6. OUTPUT ENABLE CONTROL

              OE_BAR Pin                            Drive Pins R0x301A[6]                                 Description

                    1                                           0                                        Interface High-Z

                    X                                           1                                        Interface Driven

                    0                                           X                                        Interface Driven

Configuration of the Pixel Data Interface

Fields in R0x301A are used to configure the operation of

the pixel data interface. The supported combinations are

shown in Table 7.

Table 7. CONFIGURATION OF THE PIXEL                 DATA INTERFACE

Serializer Disable              Parallel Enable

R0x301 A[12]                    R0x301 A[7]                                             Description

          0                          0              Power up default

                                                    Serial pixel data interface and its clocks are enabled. Transitions to soft standby

                                                    are synchronized to the end of frames on the serial pixel data interface

          1                          1              Parallel pixel data interface, sensor core data output. Serial pixel data interface

                                                    and its clocks disabled to save power. Transitions to soft standby are

                                                    synchronized to the end of frames in the parallel pixel data interface

High Speed Serial Pixel Data Interface                                by  the   sensor  is  transmitted   at  the   same      length.    The

The High Speed Serial Pixel (HiSPi) interface       uses  four        Packetized SP protocol will transmit only the active data

data lanes and one clock as output.                                   ignoring line-to-line and frame-to-frame blanking data.

• SLVSC_P                                                             These protocols are further described in the High-Speed

• SLVSC_N                                                             Serial    Pixel   (HiSPi)  Interface    Protocol        Specification

• SLVS0_P                                                             V1.50.00.

• SLVS0_N                                                             The HiSPi interface building block is a unidirectional

• SLVS1_P                                                             differential serial interface with four data and one double

                                                                      data rate (DDR) clock lanes. One clock for every four serial

• SLVS1_N                                                             data lanes is provided for phase alignment across multiple

• SLVS2_P                                                             lanes. Figure 10 shows the configuration between the HiSPi

• SLVS2_N                                                             transmitter and the receiver.

• SLVS3_P                                                             The HiSPi interface building block is a unidirectional

• SLVS3_N                                                             differential serial interface with four data and one double

                                                                      data rate (DDR) clock lanes. One clock for every four serial

The       HiSPi     interface   supports   three    protocols,        data lanes is provided for phase alignment across multiple

Streaming-S,     Streaming-SP,  and     Packetized  SP.   The         lanes. Figure 10 shows the configuration between the HiSPi

streaming protocols conform to a standard video application           transmitter and the receiver.

where each line of active or intra-frame blanking provided

                                                    www.onsemi.com

                                                                14
                                                                         AR0331

                                         A camera containing                                         A host (DSP) containing

                                         the HiSPi transmitter                                       the HiSPi receiver

                                                                  Dp0                                Dp0

                                                                  Dn0                                Dn0

                                                                  Dp1                                Dp1

                                                                  Dn1                                Dn1

                                                 Tx               Dp2                                Dp2             Rx

                                                PHY0              Dn2                                Dn2             PHY0

                                                                  Dp3                                Dp3

                                                                  Dn3                                Dn3

                                                                  Cp0                                Cp0

                                                                  Cn0                                Cn0

                         Figure 10. HiSPi Transmitter and Receiver Interface Block Diagram

HiSPi Physical Layer                                                                           The PHY will serialize 10-, 12-, 14-, or 16-bit data words

The HiSPi physical layer is partitioned into blocks of four                                 and transmit each bit of data centered on a rising edge of the

data lanes and an associated clock lane. Any reference to the                               clock, the second on the falling edge of the clock. Figure 11

PHY in the remainder of this document is referring to this                                  shows    bit          transmission.         In     this  example,  the  word  is

minimum building block.                                                                     transmitted in order of MSB to LSB. The receiver latches

                                                                                            data at the rising and falling edge of the clock.

                                         TxPost

cp

                                                                                                                  …

cn

                         TxPre

dp

                                         MSB                                                                      …                     LSB

dn

                                         1 UI

                                                                  Figure 11. Timing Diagram

DLL Timing Adjustment                                                                       can be used to compensate for skew introduced in PCB

The specification includes a DLL to compensate for                                          design.

differences in group delay for each data lane. The DLL is                                      Delay compensation may be set for clock and/or data lines

connected to the clock lane and each data lane, which acts as                               in the hispi_timing register R0x31C0. If the DLL timing

a control master for the output delay buffers. Once the DLL                                 adjustment is not required, the data and clock lane delay

has gained phase lock, each lane can be delayed in 1/8 unit                                 settings should be set to a default code of 0x000 to reduce

interval (UI) steps. This additional delay allows the user to                               jitter, skew, and power dissipation.

increase the setup or hold time at the receiver circuits and

                         DATA0_DEL[2:0]              del 1[2: 0]         delclock[2:0]               del 2[2: 0]           del 3[2: 0]

                                         delay                    delay                 delay                     delay                 delay

                         data _lane 0                data _lane 1                       clock_lane0  data_lane2            data_lane3

                                         Figure  12. Block Diagram of DLL Timing Adjustment

                                                                         www.onsemi.com

                                                                                        15
                                                            AR0331

                                                  1     UI

     dataN (DATAN_DEL = 000)

     cp (CLOCK_DEL = 000)

     cp (CLOCK_DEL = 001)

            cp (CLOCK_DEL = 010)

            cp (CLOCK_DEL = 011)

            cp (CLOCK_DEL = 100)

            cp (CLOCK_DEL = 101)

                      cp (CLOCK_DEL = 110)

                      cp (CLOCK_DEL = 111)

                                                                      Increasing CLOCK_DEL[2:0]  Increases  Clock  Delay

                                 Figure 13.      Delaying   the Clock with Respect to Data

     cp (CLOCK_DEL = 000)

     dataN (DATAN_DEL = 000)

     dataN (DATAN_DEL = 001)

            dataN (DATAN_DEL = 010)

            dataN (DATAN_DEL = 011)

            dataN (DATAN_DEL = 100)

            dataN (DATAN_DEL = 101)

                      dataN (DATAN_DEL = 110)

                         dataN (DATAN_DEL = 111)

                                                                      Increasing DATAN_DEL[2:0] Increases Data Delay

                                                            tDLLSTEP                 1           UI

                                 Figure 14. Delaying Data with Respect to the Clock

HiSPi Protocol Layer                                                  The serial_format register (R0x31AE) controls which

The  HiSPi  protocol     is      described  the  HiSPi  Protocol      serial format is in use when the serial interface is enabled

Specification document.                                               (reset_register[12] = 0). The following serial formats are

Serial Configuration                                                  supported:

The serial format should be configured using R0x31AC.                 • 0x0304 − Sensor supports quad-lane HiSPi operation

Refer to the AR0331 Register Reference document for more              • 0x0302 − Sensor supports dual-lane HiSPi operation

detail regarding this register.                                       • 0x0301 − Sensor supports single-lane HiSPi operation

                                                        www.onsemi.com

                                                                  16
                                                                             AR0331

PIXEL SENSITIVITY

                                                                             Row Integration

                                                                             (TINTEGRATION)

                   Row Reset                                                                         Row Readout

                   (Start of Integration)

                                  Figure 15. Integration                     Control in ERS Readout

A pixel’s integration time is defined by the number of                           The coarse integration time is defined by the number of

clock periods between a row’s reset and read operation. Both                     row periods (TROW) between a row’s reset and the row read.

the read followed by the reset operations occur within a row                     The row period is defined as the time between row read

period (TROW) where the read and reset may be applied to                         operations (see Sensor Frame Rate).

different rows. The read and reset operations will be applied                    TCOARSE + TROW      coarse_integration_time  (eq. 1)

to the rows of the pixel array in a consecutive order.

                                                                             Vertical Blanking

TCOARSE = coarse_integration_time x TROW                Horizontal Blanking                          TFRAME = frame_length_lines x TROW

8.33 ms = 563 rows x 22.2 μs/row           Read                                                      16.6 ms = 750 rows x 22.22 μs/row

                                           Reset

                                                                             Vertical Blanking

                   Figure 16. Example of 8.33 ms Integration in 16.6 ms Frame

                                                        www.onsemi.com

                                                                             17
                                                                        AR0331

                                                                            Vertical Blanking

TCOARSE = coarse_integration_time x TROW           Horizontal Blanking                              TFRAME = frame_length_lines x TROW

20.7 ms = 1390 rows x 14.8 μs/row         Read

                                          Pointer                               Image               16.6 ms = 1125rows x 14.8 μs/row

             Time                                                           Vertical Blanking

                                                                        Extended Vertical Blanking      4.1 ms

                                          Shutter  Horizontal Blanking          Image

                                          Pointer

             Figure 17. The Row Integration Time                        is  Greater Than the Frame Readout Time

The minimum frame-time is defined by the number of row                      will increase if the coarse_integration_time is set to a value

periods per frame and the row period. The sensor frame-time                 equal to or greater than the frame_length_lines.

GAIN STAGES

The analog gain stages of the AR0331 sensor are shown                       analog gain to each color channel. Digital gain can be

in Figure 18. The sensor analog gain stage consists of a                    configured to separate levels for each color channel.

variable ADC reference. The sensor will apply the same

                                                   ADC                          Digital Gain

                                                Reference                       with Dithering

                                                                                1x to 16x

                                          1x, 2x, 4x, and 8x                (128 steps per 6dB)

                                          Figure 18. Gain Stages            in AR0331 Sensor

The level of analog gain applied is controlled by the                       recommended. Changes to     these   registers  should  be  done

coarse_gain register. The recommended analog gain settings                  prior to streaming images.

are listed in Table 8. A minimum analog gain of 1.23x is

                                                   www.onsemi.com

                                                                        18
                                                               AR0331

Table 8. RECOMMENDED SENSOR                   GAIN

          coarse_gain(0x3060[5:4])/                 fine_gain (0x3060[3:0])/

       coarse_gain_cb (0x3060[13:12])               fine_gain_cb (0x3060[11:8])  ADC Gain

                    0                                              6                                         1.23

                    0                                              7                                         1.28

                    0                                              8                                         1.34

                    0                                              9                                         1.39

                    0                                              10                                        1.45

                    0                                              11                                        1.52

                    0                                              12                                        1.60

                    0                                              13                                        1.69

                    0                                              14                                        1.78

                    0                                              15                                        1.88

                    1                                              0                                         2.00

                    1                                              2                                         2.14

                    1                                              4                                         2.28

                    1                                              6                                         2.47

                    1                                              8                                         2.67

                    1                                              10                                        2.91

                    1                                              12                                        3.20

                    1                                              14                                        3.56

                    2                                              0                                         4

                    2                                              4                                         4.56

                    2                                              8                                         5.34

                    2                                              12                                        6.41

                    3                                              0                                         8

Each digital gain can be configured from a gain of 0 to                The sensor includes a digital dithering feature to reduce

15.992. The digital gain supports 128 gain steps per 6dB of            quantization noise resulting from using digital gain. It can be

gain.  The  format     of  each      digital  gain  register   is      disabled by setting R0x30BA[5] to 0. The default value is 1.

“xxxx.yyyyyyy” where “xxxx” refers an integer gain of 1 to

15 and “yyyyyyy” is a fractional gain ranging from 0/128 to

127/128.

PEDESTALS

There are two types of constant offset pedestals that may              convert negative values generated by the digital datapath

be adjusted at the end of the datapath.                                into positive output data. It is recommended that the data

The data pedestal is a constant offset that is added to pixel          pedestal be set to 16 when ALTM is enabled.

values at the end of the datapath. The default offset when             The data pedestal value can be changed from its default

ALTM is disabled is 168 and is a 12-bit offset. This offset            value by adjusting register R0x301E.

matches the maximum range used by the corrections in the               The ALTM pedestal (R0x2450) is also located at the end

digital readout path. The purpose of the data pedestal is to           of the datapath. The ALTM pedestal default offset is 0.

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                                                                   19
                                                              AR0331

HIGH DYNAMIC RANGE MODE

   By default, the sensor powers up in HDR Mode. The HDR                  range of display devices. Today’s typical LCD monitor has

scheme used is multi-exposure HDR. This allows the sensor                 a contrast ratio around 1000:1 while it is not atypical for an

to handle up to 100 dB of dynamic range. In HDR mode, the                 HDR image having a contrast ratio of around 250000:1.

sensor sequentially captures two exposures by maintaining                 Therefore, in order to reproduce HDR images on a low

two separate read and reset pointers that are interleaved                 dynamic range display device, the captured high dynamic

within the rolling shutter readout. The intermediate pixel                range must be compressed to the available range of the

values are stored in line buffers while waiting for the two               display device. This is commonly called tone mapping. The

exposure values to be present. As soon as a pixel’s two                   AR0331 has implemented an adaptive local tone mapping

exposure values are available, they are combined to create                (ALTM) feature to reproduce visually appealing images that

a  linearized          16-bit   value  for  each  pixel’s  response.      increase the local contrast and the visibility of the images.

Depending on whether HiSPi or Parallel mode is selected,                  When ALTM is enabled, the gamma in the backend ISP

the full 16 bit value may be output, it can be compressed to              should be set to 1 for proper display.

12 bits using Adaptive Local Tone Mapping (ALTM), or                      See the AR0331 Developer Guide for more information

companded to 12 or 14 bits.                                               on ALTM.

Adaptive Local Tone Mapping                                               Companding

   Real- world scenes often have a very high dynamic range                The 16-bit linearized HDR image may be compressed to

(HDR) that far exceeds the electrical dynamic range of the                12 bits using on-chip companding. Figure 19 illustrates the

imager. Dynamic range is defined as the luminance ratio                   compression from 16- to 12-bits. Companding is enabled by

between the brightest and the darkest objects in a scene.                 setting R0x31D0. Table 10 shows the knee points for the

Even though the AR0331 can capture full dynamic range                     different modes.

images, the images are still limited by the low dynamic

                       4500

                       4000

                       3500

                       3000

   12-bit Code Output  2500

                       2000

                       1500

                       1000

                       500

                       0

                             0         10000      20000       30000       40000             50000  60000          70000

                                                              16-bit Code Input

                                                  Figure 19. HDR Data Compression

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Table 9. COMPANDING TABLE

                       Segment 1              Segment 2                         Segment 3                                Segment 4

Input Code Range          0 to 1023  1024 to 4095                      4096 to 32767                    32768 to 65535

Output Code               0 to 1023  1024 to 2559                      2560 to 3455                     3456 to 3967

Range

Companding             Pout = Pin    Pout = (Pin − 1024)/2 + 1024      Pout = (Pin − 4096)/32 + 2560    Pout = (Pin − 32768)/64 + 3456

Formula

Decompanding           Pout = Pin    Pout = (Pin − 1024)*2 + 1024      Pout = (Pin − 2560)*32 + 4096    Pout = (Pin − 3456)*64 + 32768

Formula

Table 9 illustrates the input and output codes as well as

companding and decompanding formulas for each of the

four colored segments in Figure 19.

Table 10. KNEE POINTS FOR COMPRESSION FROM 16 BITS TO 12 BITS

T1/T2

Exposure Ratio

       (R1)               POUT1               POUT2=                                POUT3=                          POUTMAX =

R0x3082[3:2]      P1      = P1       P2   (P2 − P1)/2 + 1024           P3       (P3 − P2)/32 + 2560   PMAX          (PMAX − P3)/64 + 3456

4x, 8x, 16x, 32x  210     1024       212           2560                215           3456               216                   3968

As described in Table 10, the AR0331 companding block                  to be unshifted after linearization in order to obtain the

operates on 16-bit input only. For the exposure ratios that do         proper   image.  Table 11      provides      the  bit  operation  that

not result in 16-bits, bit shifting occurs before the data enters      should occur to the data after linearization.

the companding block. As a result of the bit shift, data needs

Table 11. BIT OPERATION AFTER LINEARIZATION

ratio_t1_t2 (R0x3082[3:2])/ratio_t1_t2_cb (R0x3084[3:2])                            Bit Shift Operation after Linearization

                              4x                                                            Right Shift 2 Bits

                              8x                                                            Right Shift 1 Bit

                              16x                                                                    No Shift

                              32x                                                           Left Shift 1 Bit

HDR-Specific Exposure Settings                                         then relinearization would still follow the programmed

In HDR mode, pixel values are stored in line buffers while             ratio. For example if the T1/T2 ratio was programmed to 16x

waiting for both exposures to be available for final pixel data        but coarse integration was increased beyond 1120 then one

combination.  There  are  70  line   buffers  used  to   store         would still use the 16x relinearization formulas.

intermediate T1 data. Due to this limitation, the maximum                   An  additional  limitation  is     the  maximum    number        of

coarse integration time possible for a given exposure ratio is         exposure lines in relation to the frame_length_lines register.

equal to 70*T1/T2 lines.                                               In   linear   mode,  maximum            coarse_integration_time       =

For example, if R0x3082[3:2] = 2, the sensor is set to have            frame_length_lines − 1. However in HDR mode, since the

T1/T2 ratio = 16x. Therefore the maximum number of                     coarse integration time register controls T1, the max coarse

integration lines is 70*16 = 1120 lines. If coarse integration         integration time is frame_length_lines − 71.

time is greater than this, the T2 integration time will stay at             Putting the two criteria listed above together, the formula

70. The sensor will calculate the ratio internally, enabling the       is as follows:

linearization to be performed. If companding is being used,

                          maximum coarse_integration_time +        minimum(70   T1   ,  frame_length_lines–71)                      (eq. 2)

                                                                                T2

There is a limitation of the minimum number of exposure                the minimum number of rows required is half of the ratio

lines, which is one row time for linear mode. In HDR mode,             T1/T2.

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Motion Compensation                                                    The motion compensation feature can be enabled by

In typical multi-exposure HDR systems, motion artifacts                setting  R0x318C[14]     =    1.  Additional  parameters  are

can be created when objects move during the T1 or T2                   available to control the extent of motion detection and

integration time. When this happens, edge artifacts can                correction  as  per      the  requirements    of  the  specific

potentially be visible and might look like a ghosting effect.          application. For more information, refer to the AR0331

To   correct    this,  the  AR0331   has  special  2D   motion         Register Reference document and the AR0331 Developer

compensation circuitry that detects motion artifacts and               Guide.

corrects the image.

RESET

The AR0331 may be reset by           the  RESET_BAR          pin       Soft Reset of Logic

(active LOW) or the reset register.                                    Soft reset of logic is controlled by the R0x301A Reset

                                                                       register. Bit 0 is used to reset the digital logic of the sensor.

Hard Reset of Logic                                                    Furthermore, by asserting the soft reset, the sensor aborts the

The RESET_BAR pin can be connected to an external RC                   current frame it is processing and starts a new frame. This bit

circuit for simplicity. The recommended RC circuit uses a 10           is a self-resetting bit and also returns to “0” during two-wire

kΩ resistor and a 0.1 μF capacitor. The rise time for the RC           serial interface reads.

circuit is 1 μs maximum.

SENSOR PLL

VCO

                       EXTCLK             pre_pll_clk_div              pll_multiplier                    FVC0

                     (6−48 MHz)           2(1−64)                      58(32−384)

                                     Figure 20. PLL Dividers Affecting VCO Frequency

The sensor contains a phase-locked loop (PLL) that is                  to maintain an even multiplier value. The multiplier is

used for timing generation and control. The required VCO               followed by a set of dividers used to generate the output

clock frequency is attained through the use of a pre-PLL               clocks required for the sensor array, the pixel analog and

clock divider followed by a multiplier. The PLL multiplier             digital readout paths, and the output parallel and serial

should  be  an  even   integer.  If  an   odd  integer  (M)    is      interfaces. Use of the PLL is required when using the HiSPi

programmed, the PLL will default to the lower (M−1) value              interface.

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Dual Readout Paths                                                          output pixel rate. For example, if CLK_PIX is 74.25 MHz

There are two readout paths within the sensor digital                       in a 4-lane HiSPi configuration, the CLK_OP should be

block. The sensor PLL should be configured such that the                    equal to 37.125 MHz.

total pixel rate across both readout paths is equal to the

                                    CLK_PIX

                                    All Digital

                                    Blocks

                                                                           Serial Out-            Pixel Rate = 2 x CLK_PIX

                                                                            put                   = # data lanes x CLK_OP (HiSPi)

Pixel Array                                                                 (HiSPi)               = CLK_OP (Parallel)

                                    All Digital

                                    Blocks

                             CLK_PIX

                                                 Figure 21. Sensor     Dual Readout Paths

The sensor row timing calculation refers to each data-path                  active pixels per row. The aggregate clocks per row seen by

individually. For example, the sensor default configuration                 the receiver will be 2200 clocks (1100 x 2 readout paths).

uses 1100 clocks per row (line_length_pck) to output 1928

Parallel PLL Configuration

                                                                 FVC0

EXTCLK                                                                     vt_sys_clk_div                              CLK_OP

                   pre_pll_clk_div               pll_multiplier            1 (1,2,4,6,8,10       vt_pix_clk_div        (Max 74.25 Mp/s)

(6−48 MHz)          2(1−64)                      58(32−384)                 12,14,160             6(4−16)

                                                                                                                       CLK_PIX

                                                                                                                       (Max 37.125 Mp/s)

                                                 Figure 22. PLL for the Parallel Interface

The maximum output of the parallel interface is 74.25                       FSERIAL_CLK,    or   CLK_OP    when  configured to use the

MPixel/s. This will limit the readout clock (CLK_PIX) to                    parallel interface.

37.125 MPixel/s. The sensor will not use the FSERIAL,

Table 12. PLL PARAMETERS FOR THE PARALLEL                              INTERFACE

        Parameter                   Symbol                             Min                       Max                        Unit

External Clock                      EXTCLK                             6                         48                         MHz

VCO Clock                           FVCO                               384                       768                        MHz

Readout Clock                       CLK_PIX                                                      37.125                Mpixel/s

Output Clock                        CLK_OP                                                       74.25                 Mpixel/s

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Table  13.  EXAMPLE PLL            CONFIGURATION           FOR   THE PARALLEL       INTERFACE

                 Parameter                                       Value                                 Output

                     FVCO                                                                             445.5 MHz (Max)

            vt_sys_clk_div                                       1

                 vt_pix_clk_div                                  6

                 CLK_PIX                                                               37.125       MPixel/s (= 445.5 MHz   /  12)

                 CLK_OP                                                                     74.25   MPixel/s (= 445.5 MHz   /  6)

            Output pixel rate                                                                         74.25 MPixel/s

Serial PLL Configuration

                                                           FVC0

                                        pll_multiplier           Vt_sys_clk_div        Vt_pix_clk_div

           pre_pll_clk_div              58 (32−384)              1 (1, 2, 4, 6, 8,     6 (4−16)                        CLK_PIX

           2 (1−64)                                              10,11, 12,14, 16)

                                                                 op_sys_clk_div        op_pix_clk_div                 CLK_OP

                                                                 (default = 1)         12 (8,10, 12)

                                                     FVC0

                                                                                                                      FSERIAL

                                              Figure 23. PLL for the Serial Interface

The PLL must be enabled when HiSPi mode is selected.                    configuration will depend on the number of active lanes (1,

The sensor will use op_sys_clk_div and op_pix_clk_div to                2, or 4) configured. To configure the sensor protocol and

configure   the  output     clock  per  lane  (CLK_OP).    The          number of lanes, refer to “Serial Configuration”.

Table 14. PLL PARAMETERS FOR THE                     SERIAL      INTERFACE

       Parameter                   Symbol                        Min                   Max                            Unit

External Clock                     EXTCLK                        6                     48                             MHz

External Clock                     EXTCLK                        6                     48                             MHz

       VCO Clock                        FVCO                     384                   768                            MHz

Readout Clock                      CLK_PIX                                             74.25                   Mpixel/s

       Output Clock                CLK_OP                                              37.125                  Mpixel/s

Output Serial Data Rate            FSERIAL                       300 (HiSPi)           700 (HiSPi)             Mbps

       Per Lane

Output Serial Clock                FSERIAL_CLK                   150 (HiSPi)           350 (HiSPi)                    MHz

Speed Per Lane

                                                           www.onsemi.com

                                                                 24
                                                                   AR0331

Configure    the   serial     output  so  that   it  adheres   to  the          ♦  4-lane: 4 x CLK_OP = 2      x  CLK_PIX  =  Pixel  Rate

following rules:                                                                   (max: 148.5 Mpixel/s)

• The maximum data-rate per lane (FSERIAL) is 700                               ♦  2-lane: 2 x CLK_OP = 2      x  CLK_PIX  =  Pixel  Rate

Mbps/lane (HiSPi).                                                                 (max: 74.25 Mpixel/s)

• Configure the output pixel rate per lane (CLK_OP) so                          ♦  1-lane: 1 x CLK_OP = 2      x  CLK_PIX  =  Pixel  Rate

that the sensor output pixel rate matches the peak pixel                           (max: 37.125 Mpixel/s)

rate (2 x CLK_PIX).

Table 15. EXAMPLE PLL           CONFIGURATIONS FOR                      THE SERIAL  INTERFACE

                                                 4-lane                                     2-lane                1-lane

Parameter               16-bit        14-bit               12-bit       10-bit      12-bit             10-bit     10-bit          Units

FVCO                      594         519.75               445.5        742.5       445.5              742.5      742.5           MHz

vt_sys_clk_div            1                 1              1                2       1                  2          4

vt_pix_clk_div            8                 7              6                5       12                 10         10

op_sys_clk_div            1                 1              1                2       1                  2          2

op_pix_clk_div            16              14               12               10      12                 10         10

FSERIAL                   594         519.75               445.5        371.25      445.5              371.25     371.25          MHz

FSERIAL_CLK               297         259.875              222.75       185.63      222.75             185.63     185.63          MHz

CLK_PIX                 74.25         74.25                74.25        74.25       37.125             37.125     18.563          Mpixel/s

CLK_OP                 37.125         37.125               37.125       37.125      37.125             37.125     37.125          Mpixel/s

Pixel Rate              148.5         148.5                148.5        148.5       74.25              74.25      37.125          Mpixel/s

Stream/Standby Control                                                          A specific sequence needs to be followed to enter and exit

The sensor supports a soft standby mode. In this mode, the                     from Soft Standby.

external  clock    can    be    optionally     disabled    to  further

minimize power consumption. If this is done, then the                          Entering Soft Standby:

“Power-Up Sequence” must be followed. When the external                            1. Set R0x301A[12] = 1 if serial mode was used

clock is disabled, the sensor will be unresponsive to register                     2. Set R0x301A[2] = 0 and drive Trigger pin low.

writes and other operations.                                                       3. Turn off external clock to further minimize power

Soft      Standby  is  a  low-power       state  that  is  controlled              consumption

through register R0x301A[2]. The sensor will go to Standby                     Exiting Soft Standby:

after completion of the current frame readout. When the                            1. Enable external clock if it was turned off

sensor comes back from Soft Standby, previously written                            2. Set R0x301A[2] = 1 or drive Trigger pin high.

register settings are still maintained. Soft Standby will not                      3. Set R0x301A[12] = 0 if serial mode is used

occur if the Trigger pin is held high.

                                                               www.onsemi.com

                                                                        25
                                                             AR0331

SENSOR READOUT

Image Acquisition Modes                                               current resolution. In this mode, the end point of the

The AR0331 supports two image acquisition modes:                      pixel integration time is controlled by an external

• Electronic rolling shutter (ERS) mode:                              electromechanical shutter, and the AR0331 provides

This is the normal mode of operation. When the                        control signals to interface to that shutter.

AR0331 is streaming, it generates frames at a fixed                   The benefit of using an external electromechanical shutter

rate, and each frame is integrated (exposed) using the                is that it eliminates the visual artifacts associated with ERS

ERS. When the ERS is in use, timing and control logic                 operation.   Visual  artifacts    arise    in   ERS    operation,

within the sensor sequences through the rows of the                   particularly at low frame rates, because an ERS image

array, resetting and then reading each row in turn. In the            effectively  integrates     each  row  of  the  pixel  array  at  a

time interval between resetting a row and subsequently                different point in time.

reading that row, the pixels in the row integrate incident

light. The integration (exposure) time is controlled by               Window Control

varying the time between row reset and row readout.                   The sequencing of the pixel array is controlled by the

For each row in a frame, the time between row reset                   x_addr_start, y_addr_start, x_addr_end, and y_addr_end

and row readout is the same, leading to a uniform                     registers.

integration time across the frame. When the integration

time is changed (by using the two-wire serial interface               Readout Modes

to change register settings), the timing and control logic            Horizontal Mirror

controls the transition from old to new integration time              When the horiz_mirror bit (R0x3040[14]) is set in the

in such a way that the stream of output frames from the               read_mode register, the order of pixel readout within a row

AR0331 switches cleanly from the old integration time                 is reversed, so that readout starts from x_addr_end + 1 and

to the new while only generating frames with uniform                  ends at x_addr_start. Figure 24 shows a sequence of 6 pixels

integration. See “Changes to Integration Time” in the                 being read out with R0x3040[14] = 0 and R0x3040[14] = 1.

AR0331 Register Reference.

• Global reset mode:

This mode can be used to acquire a single image at the

                          LINE_VALID

               horizontal_mirror = 0          G0[11:0]  R0[11:0]  G1[11:0]    R1[11:0]  G2[11:0]  R2[11:0]

                          DOUT[11:0]

               horizontal_mirror = 1          G3[11:0]  R2[11:0]  G2[11:0]    R1[11:0]  G1[11:0]  R0[11:0]

                          DOUT[11:0]

                                      Figure 24. Effect of Horizontal Mirror on Readout Order

Vertical Flip                                                         and ends at y_addr_start. Figure 30 shows a sequence of 6

When  the      vert_flip  bit  (R0x3040[15])  is  set   in  the       rows being read out with R0x3040[15] = 0 and R0x3040[15]

read_mode register, the order in which pixel rows are read            = 1.

out is reversed, so that row readout starts from y_addr_end

FRAME_VALID

vertical_flip = 0                     Row0[11:0]  Row1[11:0]      Row2[11:0]  Row3[11:0]   Row4[11:0]   Row5[11:0]

      DOUT[11:0]

vertical_flip = 1                     Row6[11:0]  Row5[11:0]     Row4[11:0]   Row3[11:0]   Row2[11:0]   Row1[11:0]

      DOUT[11:0]

                                      Figure 25. Effect of Vertical Flip on Readout Order

                                                        www.onsemi.com

                                                                  26
                                                                 AR0331

SUBSAMPLING

The AR0331 supports subsampling. Subsampling allows                        window. The following examples        are  configured   to   use

the sensor to read out a smaller set of active pixels by either            either 2 x 2 or 3 x 3 subsampling.

skipping, binning, or summing pixels within the readout

                       Isb                                       Isb               Isb

                                     Isb                              Isb  Isb

                                     Figure 26. Horizontal Binning in the AR0331 Sensor

Horizontal binning is achieved either in the pixel readout

or the digital readout. The sensor will sample the combined

2x or 3x adjacent pixels within the same color plane.

                                          e−

                                                       e−

                                                                           e−

                                                                                        e−

                                     Figure 27. Vertical Row Binning in the AR0331 Sensor

Vertical row binning is applied in the pixel readout. Row                  the y-direction will reduce the number of rows from the

binning can be configured as 2x or 3x rows within the same                 sensor effectively reducing the frame time. Skipping will

color plane.                                                               introduce    image   artifacts  from  aliasing.  Refer  to   the

Pixel skipping can be configured up to 2x and 3x in both                   AR0331     Developer  Guide     for   details  on     configuring

the  x-direction  and  y-direction.  Skipping  pixels  in  the             skipping,  binning,   and  summing    modes      for  color  and

x-direction will not reduce the row time. Skipping pixels in               monochrome operation.

                                                       www.onsemi.com

                                                                      27
                                                                       AR0331

SENSOR FRAME RATE

The time required to read out an image frame (TFRAME)                         •  The number of clocks required for each sensor row

can be derived from the number of clocks required to output                      (line_length_pck)

each image and the pixel clock.                                                  This parameter also determines the sensor row period

The frame-rate is the inverse of the frame period.                               when referenced to the sensor readout clock. (TROW =

                         fps  +      1                        (eq. 3)            line_length_pck x 1/CLK_PIX)

                                 TFRAME                                       •  The number of row periods per frame

                                                                                 (frame_length_lines)

The number of clocks can be simplified further into the                       •  An extra delay between frames used to achieve a

following parameters:                                                            specific output frame period (extra_delay)

                              TFRAME    +       1        [frame_length_lines     line_length_pck ) extra_delay]                          (eq. 4)

                                           (CLK_PIX)

                                                   Figure 28. Frame Period Measured in Clocks

Row Period (TROW)                                                             Output Interface Limitations:

line_length_pck will     determine         the     number   of  clock                     1       ƪ ƫ x_addr_end–x_addr_start ) 1

periods per row and the row period (TROW) when combined                                   2          (x_odd_inc ) 1)        0.5    ) 96  (eq. 7)

with the sensor readout clock. line_length_pck includes

both the active pixels and the horizontal blanking time per                   Row Periods Per Frame

row. The sensor utilizes two readout paths, as seen in                           frame_length_lines determines the number of row periods

Figure 21, allowing the sensor to output two pixels during                    (TROW)      per     frame.  This  includes    both   the  active  and

each pixel clock.                                                             blanking rows. The minimum vertical blanking value is

The  minimum       line_length_pck         is      defined    as  the         defined by the number of OB rows read per frame, two

maximum of the following three equations:                                     embedded data rows, and two blank rows. A minimum

ADC Readout Limitation:                                                       number of idle rows equal to the T2 integration time should

                                                              (eq. 5)         be added in HDR mode to allow for changes in integration

                   line_length_pck ≥1100                                      time by an auto exposure algorithm. For example, if the

Digital Readout Limitation:                                                   coarse integration time is 320 lines and the exposure ratio is

                                                                              16x, then the minimum vertical blanking would be 8 + 2 +

     1             ƪ ƫ x_addr_end–x_addr_start ) 1            (eq. 6)         2 + 20 = 32 rows. The minimum (default) number of idle

     3                   (x_odd_inc ) 1)   0.5                                rows is 4.

                         Minimum     frame_length_lines    +  y_addr_end–y_addr_start     )    1  )  min_vertical_blanking               (eq. 8)

                                                                       (y_odd_inc)1)

                                                                              2

The sensor is configured to output frame information in                       output two blank rows. The data configured in the two

two  embedded      data  rows    by   setting   R0x3064[8]        to   1      embedded       rows    is   defined  in       “Embedded    Data   and

(default). If R0x3064[8] is set to 0, the sensor will instead                 Statistics”.

                                                                www.onsemi.com

                                                                          28
                                                                 AR0331

Table 16. MINIMUM VERTICAL BLANKING CONFIGURATION

          R0x3180[7:4]                                           OB Rows                       min_vertical_blanking (Note 1)

          0x8 (Default)                                         8 OB Rows                      8 OB + 8 = 16

            0x4                                                 4 OB Rows                      4 OB + 8 = 12

            0x2                                                 2 OB Rows                      2 OB + 8 = 10

1.  min_vertical_blanking includes the default number (4) of idle rows.

    The locations of the OB rows, embedded rows, and blank

rows within the frame readout are identified in Figure 29:

“Slave Mode Active State and Vertical Blanking,” .

SLAVE MODE

    The slave mode feature of the AR0331 supports triggering                 precise control of frame rate and register change updates.

the start of a frame readout from a VD signal that is supplied               The VD signal is an edge triggered input to the trigger pin

from an external ASIC. The slave mode signal allows for                      and must be at least 3 PIXCLK cycles wide.

          Frame Valid  VD Signal

    Time                                                                 Start of frame N

                                           OB Rows (2, 4, or 8 rows)

                                           Embedded Data Row (2 rows)

                                           Active Data Rows

                                           Blank Rows (2 rows)

                                           Extra Vertical Blanking                             The period between the

                                           (frame_length_lines − min_frame_length_lines)       rising edge of the VD signal

                                           Extra Delay (clocks)                                and the slave mode ready

                                                                                               state is TFRAME + 16 clock

                                           Slave Mode Active State

                                                                         End of frame N
                                                                         Start of frame N + 1

                                  Figure 29. Slave Mode Active State and Vertical Blanking

    If the slave mode is disabled, the new frame will begin                  slave mode will remain inactive for the period of one frame

after the extra delay period is finished.                                    time plus 16 clock periods (TFRAME + (16 / CLK_PIX)).

    The slave mode will react to the rising edge of the input                After this period, the slave mode will re-enter the active state

VD signal if it is in an active state. When the VD signal is                 and will respond to the VD signal.

received, the sensor will begin the frame readout and the

                                                    www.onsemi.com

                                                                         29
                                                             AR0331

Frame

Valid

                   Rising                     Rising                                       Rising

                   Edge                               Edge                                 Edge

VD Signal

Slave Mode                 Inactive           Active         Inactive         Active                          Row Reset

Trigger                                                                                              (start of integration)

                   Rising edge of VD                  Row reset and read                                      Row Readout

                   signal triggers the start          operations begin

                   of the frame readout.              after the rising edge                          Programmed Integration

                                                      of the VD signal.                              Integration due to

         Row    0                                                                                    Slave Mode Delay

                               Row N

                                     The Slave Mode will become “Active” after the last row period. Both the row reset and row read

                                     operations will wait until the rising edge of the VD signal. .

           Note:   The integration of the last row is started before the end of the programmed integration for the first row.

                   Figure 30. Slave Mode Example with Equal Integration and Frame Readout Periods

The row shutter and read operations will stop when the                        2. If the sensor integration time is configured to be

slave mode becomes active and is waiting for the VD signal.                   less than the frame period, then the sensor will not

The following should be considered when configuring the                       have reset all of the sensor rows before it begins

sensor to use the slave mode:                                                 waiting for the input VD signal. This error can be

1. The frame period (TFRAME) should be configured                             minimized by configuring the frame period to be

to be less than the period of the input VD signal.                            as close as possible to the desired frame rate

The sensor will disregard the input VD signal if it                           (period between VD signals).

appears before the frame readout is finished.

Frame

Valid

                   Rising                     Rising                                       Rising

                   Edge                       Edge                                         Edge

VD Signal

Slave Mode                 Inactive           Active         Inactive         Active                          Row Reset

Trigger                                                                                              (start of integration)

                                                      Row reset and read                                      Row Readout

                                                      operations begin after

                           8.33 ms  8.33  ms          the rising edge of the                         Programmed Integration

                                                      Vd signal.                                              Integration due to

           Row  0                                                                                             Slave Mode Delay

                               Row N

                                          Reset operation is held during slave mode “Active” state.

Note:              The sensor read pointer will have paused at row 0 while the shutter pointer pauses at row  N/2. The extra integration

                   caused by the slave mode delay will only be seen by rows 0 to N/2. The example below is    for a frame readout

                   period of 16.6 ms while the integration time is configured to 8.33 ms.

       Figure      31. Slave Mode Example Where the Integration Period is Half of the Frame                   Readout Period

                                                            www.onsemi.com

                                                                  30
                                                                AR0331

When the slave mode becomes active, the sensor will                          pulse arrives while the slave mode is inactive, the VD pulse

pause both row read and row reset operations. (Note: The                     will be ignored and will wait until the next VD pulse has

row integration period is defined as the period from row                     arrived.

reset to row read.) The frame-time should therefore be                       To enter slave mode:

configured so that the slave mode “wait period” is as short                  1. While in soft-standby, set R0x30CE[4] = 1 to enter

as possible. In the case where the sensor integration time is                           slave mode

shorter than the frame time, the “wait period” will only                     2. Enable the input pins (TRIGGER) by setting

increase the integration of the rows that have been reset                               R0x301A[8] = 1

following the last VD pulse.                                                 3. Enable streaming by setting R0x301A[2] = 1

The period between slave mode pulses must also be                            4. Apply sync-pulses to the TRIGGER input

greater than the frame period. If the rising edge of the VD

FRAME READOUT

The sensor readout begins with vertical blanking rows                        (line_length_pck/clk_pix). The sensor will read the first

followed by the active rows. The frame readout period can                    vertical blanking row at the beginning of the frame period

be defined by the number of row periods within a frame                       and the last active row at the end of the row period.

(frame_length_lines)       and       the        row             period

                      1/60s                                     1/60s

Row Reset                       Row Read    Row Reset                        Row Read

                                                                                            Vertical Blanking

                                                                                                               Active Rows

              Time                          Row Reset                        Row Read   Row Reset              Row Read

                                                                                        End of Frame                          End of Frame

                                                                                        Readout                               Readout

Serial SYNC Codes

Start of Vertical Blanking                      (37 Rows)       HB (136 Pixels/Column)      (37 Rows)  HB (136Pixels/Column)

Start of Frame                              VB                  1928 x 1088             VB              1928 x 1088

Start of Active Row

End of Line

End of Frame                  Frame  Valid

                              Line Valid

Note:         The frame valid and line valid signals mentioned in this diagram represent internal signals within the sensor. The SYNC

              codes represented in this diagram represent the HiSPi Streaming−SP protocol.

                      Figure 32. Example of the Sensor Output of a 1928 x 1088 Frame at 60 fps

Figure 32     aligns  the  frame     integration           and  readout      output using the HiSPi Streaming-SP protocol. Different

operation to  the sensor output. It also shows the sensor                    sensor protocols will list different SYNC codes.

                                                                www.onsemi.com

                                                                         31
                                                               AR0331

Table 17. SERIAL SYNC CODES INCLUDED WITH EACH PROTOCOL INCLUDED WITH THE AR0331

SENSOR

                     Start of Vertical

                     Blanking Row                Start of Frame           Start of Active           End of Line            End of Frame

Interface/Protocol           (SOV)                      (SOF)               Line (SOL)              (EOL)                  (EOF)

Parallel             Parallel interface uses FRAME VALID (FV) and LINE VALID (LV) outputs to denote start and end of line and

                     frame.

HiSPi Streaming-S           Required                 Unsupported                Required            Unsupported            Unsupported

HiSPi Streaming-SP          Required                    Required                Required            Unsupported            Unsupported

HiSPi Packetized SP  Unsupported                        Required                Required            Required               Required

Figure 33 illustrates how the sensor active readout time                  x1088 frame rate from 60 fps to 30 fps without increasing the

can be minimized while reducing the frame rate. 1125 VB                   delay between the readout of the first and last active row.

rows were added to the output frame to reduce the 1928

                                1/30 s                                    1/30 s

                     Row Reset              Row Read           Row Reset                  Row Read  Vertical Blanking

                                                                                                        Active Rows

                                      Row Reset                   Row Read           Row Reset          Row Read

       Time                                                                          End of Frame                          End of Frame

                                                                                     Readout                               Readout

Serial SYNC Codes

Start of Vertical Blanking                       VB               1928 x  1088            VB        1928 x       1088

Start of Frame                              (37  Rows)                               (37 Rows)

                                                        HB        (1236 P ix e ls )                 HB  (1236 P ix e ls )

Start of Active Row

End of Line                  Frame Valid

End of Frame

                                Line Valid

Note:     The frame valid and line valid signals mentioned in this diagram represent internal signals within the sensor.

          The SYNC codes represented in this diagram represent the HiSPi Streaming−SP protocol.

                     Figure 33. Example of the Sensor Output of a 1928 x 1088 Frame at 30 fps

                                                        www.onsemi.com

                                                                  32
                                                              AR0331

CHANGING SENSOR MODES

Register Changes                                                   bit in R0x30B0[13]. When the context switch is configured

All register writes are delayed by one frame. A register           to context A the sensor will reference the context A registers.

that is written to during the readout of frame n will not be       If the context switch is changed from A to B during the

updated to the new value until the readout of frame n+2.           readout of frame n, the sensor will then reference the context

This includes writes to the sensor gain and integration            B coarse_integration_time registers in frame n+1 and all

registers.                                                         other context B registers at the beginning of reading frame

Real-Time Context Switching                                        n+2.  The  sensor      will  show  the  same  behavior  when

In the AR0331, the user may switch between two full                changing from context B to context A.

register sets A and B by writing to a context switch change

Table 18. LIST OF CONFIGURABLE REGISTERS                      FOR  CONTEXT A AND CONTEXT B

                          Context A                                                        Context B

Register Description                 Address                       Register Description                    Address

coarse_integration_time              0x3012                        coarse_integration_time_cb              0x3016

line_length_pck                      0x300C                           line_length_pck_cb                   0x303E

frame_length_lines                   0x300A                        frame_length_lines_cb                   0x30AA

            row_bin                  0x3040[12]                          row_bin_cb                        0x3040[10]

            col_bin                  0x3040[13]                          col_bin_cb                        0x3040[11]

            fine_gain                0x3060[3:0]                         fine_gain_cb                      0x3060[11:8]

            coarse_gain              0x3060[5:4]                         coarse_gain_cb                    0x3060[13:12]

            x_addr_start             0x3004                              x_addr_start_cb                   0x308A

            y_addr_start             0x3002                              y_addr_start_cb                   0x308C

            x_addr_end               0x3008                              x_addr_end_cb                     0x308E

            y_addr_end               0x3006                              y_addr_end_cb                     0x3090

            y_odd_inc                0x30A6                              y_odd_inc_cb                      0x30A8

            x_odd_inc                0x30A2                              x_odd_inc_cb                      0x30AE

            green1_gain              0x3056                              green1_gain_cb                    0x30BC

            blue_gain                0x3058                              blue_gain_cb                      0x30BE

            red_gain                 0x305A                              red_gain_cb                       0x30C0

            green2_gain              0x305C                              green2_gain_cb                    0x30C2

            global_gain              0x305E                              global_gain_cb                    0x30C4

operation_mode_ctrl                  0x3082                        operation_mode_ctrl_cb                  0x3084

bypass_pix_comb                      0x318E[13:12]                 bypass_pix_comb_cb                      0x318E[15:14]

                                                    www.onsemi.com

                                                              33
                                                                                       AR0331

                           1/60 s                                       1/60 s                                 1/30 s

                                                                                                                                                Vertical Blanking

                                                                                                                                                           Active Rows

               Time

                                                                                                      End of Frame                           End of Frame                      End of Frame

                                                                                                      Readout                                Readout                           Readout

      Serial SYNC Codes                          (37 Rows)  HB (136 Pixels/Column)         (37 Rows)  HB (136 Pixels/Column)      (37 Rows)  HB (76 Pixels/Column)     )

           Start of Vertical Blanking        VB                  1928x1088             VB                 1928x1088           VB                2048x1536

           Start of Frame                                           Frame N                               Frame N + 1                           Frame N + 2

           Start of Active Row             Write context A to B                            Integration time of context                       Context B mode is

                                           during readout of Frame N                       B mode         implemented                        implemented in frame         N+2

           End of Frame                                                                    during readout of frame

                                                                                           N+1

                           Figure 34.        Example of Changing                       the Sensor from Context                               A to Context B

Combi Mode                                                                                                Compression

To facilitate faster switching between linear and HDR                                                        When      the    AR0331            is    configured            for  linear    mode

modes, the AR0331 includes a Combi Mode feature. When                                                     operation, the sensor can optionally compress 12-bit data to

enabled, Combi Mode loads a single (HDR) sequencer.                                                       10-bit     using    A-law             compression.           The     compression       is

When switching from HDR to linear modes, the sequencer                                                    applied after the data pedestal has been added to the data. See

remains the same, but only the T1 image is output. While not                                              “Pedestals”.

optimized for linear mode operation, it allows faster mode                                                   The A-law compression is disabled by default and can be

switching as a new sequencer load is not needed. Combi                                                    enabled by setting R0x31D0 from “0” to “1”.

Mode   is  enabled  by     setting      bit   R0x30BA[8].                      See  the

AR0331 Developer Guide for more information on Combi

Mode.

Table 19. A−LAW       COMPRESSION TABLE FOR                                         12−10 BITS

                                                            Input Values                                                                        Compressed    Codeword

Input Range    11     10        9       8        7               6      5      4    3                 2   1       0    9          8          7  6     5             4       3    2      1    0

0 to 127       0      0         0       0        0               a      b      c    d                 e   f       g    0          0          0  a     b             c     d      e      f    g

128 to 255     0      0         0       0        1               a      b      c    d                 e   f       g    0          0          1  a     b             c     d      e      f    g

256 to 511     0      0         0       1        a               b      c      d    e                 f   g       X    0          1          0  a     b             c     d      e      f    g

512 to 1023    0      0         1       a        b               c      d      e    f                 g   X       X    0          1          1  a     b             c     d      e      f    g

1024 to 2047   0      1         a       b        c               d      e       f   g                 h   X       X    1          0          a  b     c             d     e      f      g    h

2048 to 4095   1      a         b       c        d               e      f      g    h                 X   X       X    1          1          a  b     c             d     e      f      g    h

Temperature Sensor                                                                                        PTAT device characteristic response is quite linear in the

The    AR0331       sensor         has     a     built-in               PTAT-based                        temperature range of operation required, a simple linear

temperature sensor, accessible through registers, that is                                                 function in the format of the equation below can be used to

capable of measuring die junction temperature.                                                            convert the ADC output value to the final temperature in

The    temperature    sensor       can       be             enabled        by  writing                    degrees Celsius.

R0x30B4[0]=1   and         R0x30B4[4]=1.                         After     this,    the                        Temperature + slope                    R0x30B2[9 : 0] ) T0               (eq. 9)

temperature   sensor       output   value                   can     be     read    from                      For this conversion, a minimum of two known points are

R0x30B2[9:0].                                                                                             needed to construct the line formula by identifying the slope

The value read out from the temperature sensor register is                                                and y-intercept “T0”. These calibration values can be read

an ADC output value that needs to be converted downstream                                                 from registers R0x30C6 and R0x30C8, which correspond to

to a final temperature value in degrees Celsius. Since the

                                                                                 www.onsemi.com

                                                                                                      34
                                                                 AR0331

value read at 70°C and 55°C respectively. Once read, the                   •  Embedded Data:

slope and y-intercept values can be calculated and used in                    If enabled, these are displayed on the two rows

Equation 9.                                                                   immediately before the first active pixel row is

For more information on the temperature sensor registers,                     displayed.

refer to the AR0331 Register Reference.                                    •  Embedded Statistics:

Embedded Data and Statistics                                                  If enabled, these are displayed on the two rows

The AR0331 has the capability to output image data and                        immediately after the last active pixel row is displayed.

statistics embedded within the frame timing. There are two

types of information embedded within the frame readout.

                                                     Register Data

                                                          Image                            HBlank

                                                 Status & Statistics Data

                                                          VBlank

                                Figure 35. Frame Format with         Embedded Data Lines Enabled

Embedded Data                                                              Embedded Statistics

The embedded data contains the configuration of the                           The embedded statistics contain frame identifiers and

image being displayed. This includes all register settings                 histogram information of the image in the frame. This can be

used to capture the current frame. The registers embedded                  used by downstream auto-exposure algorithm blocks to

in these rows are as follows:                                              make decisions about exposure adjustment.

• Line 1: Registers R0x3000 to R0x312F                                        This histogram is divided into 244 bins with a bin spacing

• Line 2: Registers R0x3136 to R0x31BF, R0x31D0 to                         of 64 evenly spaced bins for digital code values 0 to 28, 120

R0x31FF                                                                    evenly spaced bins for values 28 to 212, 60 evenly spaced

                                                                           bins for values 212 to 216. In HDR with a 16x exposure ratio,

NOTE:    All undefined registers will have a value of 0.                   this approximately corresponds to the T1 and T2 exposures

                                                                           respectively. The statistics found in line 2 are for backwards

The format of the embedded register data transmission is                   compatibility.  It  is  recommended       that  auto  exposure

defined  per  the   embedded      data  section  of  the  SMIA             algorithms be developed using the histogram statistics on

Function Specification.                                                    line 1.

In  parallel  mode,      since  the  pixel  word  depth   is     12           The first pixel of each line in the embedded statistics is a

bits/pixel, the sensor 16-bit register data will be transferred            tag  value  of  0x0B0.   This  signifies  that  all  subsequent

over 2 pixels where the register data will be broken up into               statistics data is 10 bit data aligned to the MSB of the 12-bit

8 MSB and 8 LSB. The alignment of the 8-bit data will be                   pixel.

on the 8 MSB bits of the 12-bit pixel word. For example, if                   Figure 36    summarizes  how  the      embedded    statistics

a register value of 0x1234 is to be transmitted, it will be                transmission looks like. It should be noted that data, as

transmitted   over  two,  12-bit  pixels    as  follows:  0x120,           shown in Figure 36, is aligned to the MSB of each word:

0x340.

                                                          www.onsemi.com

                                                                     35
                                                                 AR0331

statsline1

data_format_   #words=                    {2’b00,frame  {2’b00,frame     {2’b00,frame   histogram         histogram

code=8’h0B     10’h1EC                    _countLSB}          _IDMSB}    _IDLSB}        bin0[19:10]       bin0[9:0]

                             histogram    histogram                      histogram      histogram           8’h07           8’h07

                             bin1 [19:0]  bin1[9:0]                      bin243 [19:0]  bin243 [9:0]

statsline2

data_format_   #words=        mean        mean                histBegin  histBegin      histEnd             histEnd

code=8’h0B     10’h00C        [19:10]     [9:0]               [19:10]    [9:0]          [19:10]             [9:0]

                             lowEndMean   lowEndMean    perc_lowEnd      perc_lowEnd    norm_abs_         norm_abs_         8’h07

                              [19:10]     [9:0]               [19:10]    [9:0]          dev[19:10]          dev[9:0]

                             Figure 36. Format of Embedded       Statistics Output within a Frame

The statistics embedded in these rows are as follows:                    Test Patterns

                                                                         The AR0331 has the capability of injecting a number of

Line 1:                                                                  test patterns into the top of the datapath to debug the digital

• 0x0B0 − identifier                                                     logic. With one of the test patterns activated, any of the

• Register 0x303A − frame_count                                          datapath  functions  can     be    enabled   to  exercise  it     in  a

• Register 0x31D2 − frame ID                                             deterministic  fashion.      Test  patterns      are    selected      by

• Histogram data − histogram bins 0−243                                  Test_Pattern_Mode register (R0x3070). Only one of the test

                                                                         patterns can be enabled at a given point in time by setting the

Line 2:                                                                  Test_Pattern_Mode register according to Table 20. When

• 0x0B0 (TAG)                                                            test patterns are enabled the active area will receive the value

• Mean                                                                   specified by the selected test pattern and the dark pixels will

• Histogram Begin                                                        receive the value in Test_Pattern_Green (R0x3074 and

                                                                         R0x3078) for green pixels, Test_Pattern_Blue (R0x3076)

• Histogram End                                                          for blue pixels, and Test_Pattern_Red (R0x3072) for red

• Low End Histogram Mean                                                 pixels.

• Percentage of Pixels Below Low End Mean

• Normal Absolute Deviation

Table    20.  TEST  PATTERN MODES

                      Test_Pattern_Mode                                                       Test Pattern Output

                              0                                                         No Test Pattern (Normal Operation)

                              1                                                         Solid Color Test Pattern

                              2                                                      100% Vertical Color Bars Test Pattern

                              3                                                   Fade-to-Gray Vertical Color Bars Test Pattern

                             256                                                        Walking 1s Test Pattern (12-bit)

Solid Color                                                              Walking 1s

When the color field mode is selected, the value for each                When the walking 1 s mode is selected, a walking 1 s

pixel is determined by its color. Green pixels will receive the          pattern will be sent through the digital pipeline. The first

value in Test_Pattern_Green, red pixels will receive the                 value in each row is 1.

value in Test_Pattern_Red, and blue pixels will receive the

value in Test_Pattern_Blue.

Vertical Color Bars

When the vertical color bars mode is selected, a typical

color bar pattern will be sent through the digital pipeline.

                                                        www.onsemi.com

                                                                 36
                                                                 AR0331

TWO-WIRE SERIAL REGISTER INTERFACE

The     two-wire     serial  interface  bus   enables    read/write      address) and 0x21 (read address) in accordance with the

access to control and status registers within the AR0331.                specification.  Alternate   slave  addresses  of  0x30  (write

The interface protocol uses a master/slave model in which                address) and 0x31 (read address) can be selected by enabling

a master controls one or more slave devices. The sensor acts             and asserting the SADDR input.

as a slave device. The master generates a clock (SCLK) that                  An  alternate  slave  address  can  also  be  programmed

is an input to the sensor and is used to synchronize transfers.          through R0x31FC.

Data is transferred between the master and the slave on a                Message Byte

bidirectional signal (SDATA). SDATA is pulled up to VDD_IO                   Message bytes are used for sending register addresses and

off-chip by a 1.5 kΩ resistor. Either the slave or master                register write data to the slave device and for retrieving

device  can  drive   SDATA      LOW—the       interface  protocol        register read data.

determines which device is allowed to drive SDATA at any

given time.                                                              Acknowledge Bit

The protocols described in the two-wire serial interface                     Each 8-bit data transfer is followed by an acknowledge bit

specification allow the slave device to drive SCLKLOW; the               or a no-acknowledge bit in the SCLK clock period following

AR0331 uses SCLK as an input only and therefore never                    the data transfer. The transmitter (which is the master when

drives it LOW.                                                           writing, or the slave when reading) releases SDATA. The

Protocol                                                                 receiver indicates an acknowledge bit by driving SDATA

Data transfers on the two-wire serial interface bus are                  LOW. As for data transfers, SDATA can change when SCLK

performed by a sequence of low-level protocol elements:                  is LOW and must be stable while SCLK is HIGH.

1. a (repeated) start condition                                          No-Acknowledge Bit

2. a slave address/data direction byte                                       The no-acknowledge bit is generated when the receiver

3. an (a no) acknowledge bit                                             does not drive SDATA LOW during the SCLK clock period

4. a message byte                                                        following a data transfer. A no-acknowledge bit is used to

5. a stop condition                                                      terminate a read sequence.

The bus is idle when both SCLK and SDATA are HIGH.                       Typical Sequence

Control of the bus is initiated with a start condition, and the              A typical READ or WRITE sequence begins by the

bus is released with a stop condition. Only the master can               master generating a start condition on the bus. After the start

generate the start and stop conditions.                                  condition, the master sends the 8-bit slave address/data

Start Condition                                                          direction byte. The last bit indicates whether the request is

A start condition is defined as a HIGH-to-LOW transition                 for a read or a write, where a “0” indicates a write and a “1”

on SDATA while SCLK is HIGH. At the end of a transfer, the               indicates a read. If the address matches the address of the

master can generate a start condition without previously                 slave device, the slave device acknowledges receipt of the

generating a stop condition; this is known as a “repeated                address by generating an acknowledge bit on the bus.

start” or “restart” condition.                                               If the request was a WRITE, the master then transfers the

                                                                         16-bit register address to which the WRITE should take

Stop Condition                                                           place. This transfer takes place as two 8-bit sequences and

A stop condition is defined as a LOW-to-HIGH transition                  the slave sends an acknowledge bit after each sequence to

on SDATA while SCLK is HIGH.                                             indicate that the byte has been received. The master then

Data Transfer                                                            transfers the data as an 8-bit sequence; the slave sends an

Data is transferred serially, 8 bits at a time, with the MSB             acknowledge bit at the end of the sequence. The master stops

transmitted  first.  Each    byte  of   data  is  followed  by   an      writing by generating a (re)start or stop condition.

acknowledge bit or a no-acknowledge bit. This data transfer                  If the request was a READ, the master sends the 8-bit write

mechanism is used for the slave address/data direction byte              slave address/data direction byte and 16-bit register address,

and for message bytes.                                                   the same way as with a WRITE request. The master then

One data bit is transferred during each SCLK clock period.               generates a (re)start condition and the 8-bit read slave

SDATA can change when SCLK is LOW and must be stable                     address/data direction byte, and clocks out the register data,

while SCLK is HIGH.                                                      8 bits at a time. The master generates an acknowledge bit

                                                                         after each 8-bit transfer. The slave’s internal register address

Slave Address/Data Direction Byte                                        is  automatically    incremented   after  every   8   bits  are

Bits [7:1] of this byte represent the device slave address               transferred. The data transfer is stopped when the master

and bit [0] indicates the data transfer direction. A “0” in bit          sends a no-acknowledge bit.

[0] indicates a WRITE, and a “1” indicates a READ. The

default slave addresses used by the AR0331 are 0x20 (write

                                                            www.onsemi.com

                                                                     37
                                                                       AR0331

Single READ from Random Location                                               register      data.  The  master     terminates     the    READ         by

This sequence (Figure 37) starts with a dummy WRITE to                         generating    a      no-acknowledge     bit  followed      by     a  stop

the 16-bit address that is to be used for the READ. The                        condition. Figure 37 shows how the internal register address

master     terminates  the   WRITE  by    generating        a     restart      maintained by the AR0331 is loaded and incremented as the

condition.  The  master      then  sends  the     8-bit     read  slave        sequence proceeds.

address/data direction byte and clocks out one byte of

                                   Previous Reg Address, N                                          Reg Address, M                        M+1

        S   Slave            0  A   Reg               A           Reg          A  Sr     Slave Address   1A         Read Data          A  P

            Address                Address[15:8]            Address[7:0]

   S = Start Condition

   P = Stop Condition

   Sr = Restart Condition

   A = Acknowledge                  Slave to Master

   A = No-acknowledge               Master to Slave

                                          Figure 37. Single READ               from Random Location

Single READ From Current Location                                              master        terminates     the  READ       by       generating        a

This sequence (Figure 38) performs a read using the                            no-acknowledge bit followed by a stop condition. The figure

current value of the AR0331 internal register address. The                     shows two independent READ sequences.

            Previous Reg Address, N                               N+1                        N+2                            N+L−1                N+L

   S       Slave Address  1     A  Read Data          A        Read Data          A      Read Data       A               Read Data        A         P

                                          Figure 38. Single READ from Current Location

Sequential READ, Start From Random Location                                    has been transferred, the master generates an acknowledge

This sequence (Figure 42) starts in the same way as the                        bit and continues to perform byte WRITEs until “L” bytes

single WRITE to random location (Figure 41). Instead of                        have been written. The WRITE is terminated by the master

generating a no-acknowledge bit after the first byte of data                   generating a stop condition.

                                    Previous Reg Address, N                                              Reg Address, M                          M+1

S          Slave Address    0A     Reg Address[15:8]     A  Reg Address[7:0]          A  Sr  Slave Address       1A         Read Data         A

            M+1                     M+2                     M+3                      M+L−2                  M+L−1               M+L

            Read Data           A  Read Data             A                     Read Data            A       Read Data       A   P

                                   Figure 39. Sequential READ, Start from Random Location

                                                                  www.onsemi.com

                                                                           38
                                                                AR0331

Sequential READ, Start From Current Location                              has been transferred, the master generates an acknowledge

This sequence (Figure 40) starts in the same way as the                   bit and continues to perform byte READs until “L” bytes

single READ from current location (Figure 38). Instead of                 have been read.

generating a no-acknowledge bit after the first byte of data

            Previous Reg Address, N                        N+1                    N+2                          N+L−1                  N+L

S     Slave Address   1  A     Read Data           A       Read Data      A  Read Data            A            Read Data          A     P

                                    Figure 40. Sequential READ,           Start from Current Location

Single WRITE to Random Location                                           then LOW bytes of the register address that is to be written.

This  sequence       (Figure 41)    begins  with      the  master         The master follows this with the byte of write data. The

generating  a  start    condition.  The     slave     address/data        WRITE   is  terminated     by  the   master     generating    a  stop

direction byte signals a WRITE and is followed by the HIGH                condition.

                                            Previous Reg Address, N                                      Reg Address, M           M+1

            S       Slave Address    0A     Reg Address[15:8]         A      Reg Address[7:0]     A           Write Data       A  P

                                                                                                                               A

                                         Figure 41. Single WRITE to Random Location

Sequential WRITE, Start at Random Location                                has been transferred, the master generates an acknowledge

This sequence (Figure 42) starts in the same way as the                   bit and continues to perform byte WRITEs until “L” bytes

single WRITE to random location (Figure 41). Instead of                   have been written. The WRITE is terminated by the master

generating a no−acknowledge bit after the first byte of data              generating a stop condition.

                                    Previous Reg Address, N                                    Reg Address, M             M+1

S     Slave Address         0  A    Reg Address[15:8]      A    Reg Address[7:0]      A           Write Data   A

               M+1                        M+2                 M+3                     M+L−2                    M+L−1                    M+L

            Write Data         A     Write Data            A                          Write Data     A         Write Data            A     P

                                                                                                                                     A

                                    Figure 42. Sequential WRITE, Start at Random Location

                                                           www.onsemi.com

                                                                      39
                                                       AR0331

SPECTRAL                         CHARACTERISTICS

                        65

                                                                                      Red

                        60

                                                                                      G re e n

                        55                                                            Blue

                        50

                        45

Quantum Efficiency (%)  40

                        35

                        30

                        25

                        20

                        15

                        10

                        5

                        0

                            350  450  550         650  750              850      950  1050      1150

                                                       Wavelength (nm)

                                                  Figure 43. Quantum Efficiency

                                                  www.onsemi.com

                                                       40
                                                           AR0331

ELECTRICAL SPECIFICATIONS

    Unless    otherwise  stated,  the    following     specifications      Two-Wire Serial Register Interface

apply under the following conditions:                                      The       electrical  characteristics  of  the  two-wire                   serial

• VDD = 1.8 V – 0.10/+0.15; VDD_IO = VDD_PLL = VAA                         register interface (SCLK, SDATA) are shown in Figure 44 and

    = VAA_PIX = 2.8 V ±0.3 V;                                              Table 21.

• VDD_SLVS = 0.4 V – 0.1/+0.2; TA = −30°C to +85°C;

    output load = 10 pF;

• frequency = 74.25 MHz; HiSPi off.

    SDATA

          tf         tLOW     tr          tSU;DAT      tf                             tHD;STA                     tr       tBUF

    SCLK

              S      tHD;STA      tHD;DAT   tHIGH          tSU;STA         Sr                          tSU;STO        P              S

              Note:  Read sequence: For an 8-bit READ, read waveforms start after WRITE command and register address are issued.

                                         Figure 44. Two-Wire Serial Bus Timing Parameters

Table 21. TWO−WIRE SERIAL BUS CHARACTERISTICS

(fEXTCLK = 27 MHz; VDD = 1.8 V; VDD_IO = 2.8 V; VAA = 2.8 V; VAA_PIX = 2.8 V; VDD_PLL = 2.8 V; VDD_DAC = 2.8 V; TA = 25°C)

                                                                                     Standard Mode                Fast Mode

                         Parameter                         Symbol              Min               Max   Min                   Max                      Unit

SCLK Clock Frequency                                       fSCL                0                 100   0                     400                      KHz

Hold Time (Repeated) START Condition

After this period, the first clock pulse is generated      tHD;STA             4.0               −     0.6                   −                        μS

LOW Period of the SCLK Clock                               tLOW                4.7               −     1.3                   −                        μS

HIGH Period of the SCLK Clock                              tHIGH               4.0               −     0.6                   −                        μS

Set up Time for a Repeated START Condition                 tSU;STA             4.7               −     0.6                   −                        μS

Data Hold Time                                             tHD;DAT             0                 3.45  0                     0.9                      μS

                                                                           (Note 4)   (Note 5)         (Note 6)            (Note 5)

Data Set-up Time                                           tSU;DAT             250               −     100                   −                        nS

                                                                                                       (Note 6)

Rise Time of Both SDATA and SCLK Signals                   tr                  −                 1000  20 + 0.1Cb            300                      nS

                                                                                                       (Note 7)

Fall Time of Both SDATA and SCLK Signals                   tf                  −                 300   20 + 0.1Cb            300                      nS

                                                                                                       (Note 7)

Set-up Time for STOP Condition                             tSU;STO             4.0               −     0.6                   −                        μS

Bus Free Time between a STOP and START                     tBUF                4.7               −     1.3                   −                        μS

Condition

Capacitive Load for Each bus Line                          Cb                  −                 400   −                     400                      pF

Serial Interface Input pin Capacitance                     CIN_SI              −                 3.3   −                     3.3                      pF

SDATA Max Load Capacitance                                 CLOAD_SD            −                 30    −                     30                       pF

SDATA Pull-up Resistor                                     RSD                 1.5               4.7   1.5                   4.7                      KΩ

1.  This table is based on I2C standard (v2.1 January 2000). Philips Semiconductor.

2.  Two-wire control is I2C-compatible.

3.  All values referred to VIHmin = 0.9 VDD and VILmax = 0.1 VDD levels. Sensor EXCLK = 27 MHz.

4.  A device must internally provide a hold time of at least 300 ns for the SDATA signal to bridge the undefined region of the falling edge of SCLK.

                                                           www.onsemi.com

                                                                       41
                                                                     AR0331

5.  The maximum tHD;DAT has only to be met if the device does not stretch the LOW period (tLOW) of the SCLK signal.

6.  A Fast-mode I2C-bus device can be used in a Standard-mode I2C-bus system, but the requirement tSU;DAT 250 ns must then be met. This

    will automatically be the case if the device does not stretch the LOW period of the SCLK signal. If such a device does stretch the LOW period

    of the SCLK signal, it must output the next data bit to the SDATA line tr max + tSU;DAT = 1000 + 250 = 1250 ns (according to the Standard-mode

    I2C-bus specification) before the SCLK line is released.

7.  Cb = total capacitance of one bus line in pF.

I/O Timing                                                               See Figure 45     below  and Table 22       for    I/O timing              (AC)

    By default, the AR0331 launches pixel data, FV, and LV               characteristics.

with the rising edge of PIXCLK. The expectation is that the

user captures DOUT[11:0], FV, and LV using the falling edge

of PIXCLK.

                                                    tR               tF                           tRP                       tFP

                                                              90 %                                     90 %

                                                              10 %                                     10 %

                                        tEXTCLK

    EXTCLK

                                                                               tCP

    PIXCLK

                            tPD                    tPD

    Data[11:0]                          Pxl_0                 Pxl_1      Pxl_2                                       Pxl_n

                      tPFH                                                                                                              tPFL

                      tPLH                                                                                                              tPLL

FRAME_VALID/                                                                               FRAME_VALID trails

LINE_VALID                              FRAME_VALID leads LINE_VALID by 6 PIXCLKs.         LINE_VALID by 6 PIXCLKs.

                *PLL  disabled for tCP

                                                    Figure 45. I/O Timing Diagram

Table 22. I/O TIMING CHARACTERISTICS

    Symbol                              Definition                       Condition         Min         Typ                  Max                     Unit

    fEXTCLK1          Input Clock Frequency                                                6           –                    48                      MHz

    tEXTCLK1          Input Clock Period                                                   20.8        –                    166                     ns

    tR                Input Clock Rise Time                                                –           3                    –                       ns

    tF                Input Clock Fall Time                                                –           3                    –                       ns

    tRP               Pixclk Rise Time                                                     –           4                    –                       ns

    tFP               Pixclk Fall Time                                                     –           4                    –                       ns

                      Clock Duty Cycle                                                     40          50                   60                      %

    t(PIX JITTER)     Jitter on PIXCLK                                                     –           1                                            ns

    tCP               EXTCLK to PIXCLK Propagation Delay             Nominal voltages,     –           11.3                 –                       ns

                                                                     PLL Disabled

    fPIXCLK           PIXCLK Frequency                               Default,              6                                74.25                   MHz

                                                                     Nominal Voltages

    tPD               PIXCLK to Data Valid                           Default,              –           2.3                  –                       ns

                                                                     Nominal Voltages

                                                              www.onsemi.com

                                                                     42
                                                               AR0331

Table 22. I/O TIMING CHARACTERISTICS (continued)

        Symbol                           Definition                          Condition  Min                 Typ      Max                       Unit

         tPFH     PIXCLK to FV HIGH                            Default,                    –                1.5         –                      ns

                                                               Nominal Voltages

         tPLH     PIXCLK to LV HIGH                            Default,                    –                2.3         –                      ns

                                                               Nominal Voltages

         tPFL     PIXCLK to FV LOW                             Default,                    –                1.5         –                      ns

                                                               Nominal Voltages

         tPLL     PIXCLK to LV LOW                             Default,                    –                   2        –                      ns

                                                               Nominal Voltages

        CLOAD     Output Load Capacitance                                                  –                <10         –                      pF

         CIN      Input Pin Capacitance                                                    –                2.5         –                      pF

1.  I/O timing characteristics are measured under the following conditions:

    − Temperature is 25°C ambient

    − 10 pF load

DC Electrical Characteristics

    The DC electrical characteristics are shown in the tables

below.

Table 23. DC ELECTRICAL CHARACTERISTICS

    Symbol        Definition                               Condition                    Min                 Typ      Max                       Unit

    VDD           Core Digital Voltage                                                  1.7                 1.8      1.95                      V

    VDD_IO        I/O Digital Voltage                                                   1.7/2.5             1.8/2.8  1.9/3.1                   V

    VAA           Analog Voltage                                                        2.5                 2.8      3.1                       V

    VAA_PIX       Pixel Supply Voltage                                                  2.5                 2.8      3.1                       V

    VDD_PLL       PLL Supply Voltage                                                    2.5                 2.8      3.1                       V

    VDD_SLVS      HiSPi Supply Voltage                                                  0.3                 0.4      0.6                       V

    VIH           Input HIGH Voltage                                                    VDD_IO*0.7          –        –                         V

    VIL           Input LOW Voltage                                                     –                   –        VDD_IO*0.3                V

    IIN           Input Leakage Current  No Pull-up Resistor; VIN = VDD_IO or DGND      20                  –        –                         μA

    VOH           Output HIGH Voltage                                                   VDD_IO−0.3          –        –                         V

    VOL           Output LOW Voltage                                                    –                   –        0.4                       V

    IOH           Output HIGH Current    At Specified VOH                               −22                 –        –                         mA

    IOL           Output LOW Current     At Specified VOL                               –                   –        22                        mA

Product parametric performance is indicated in the Electrical Characteristics for the listed test conditions, unless otherwise noted. Product

performance may not be indicated by the Electrical Characteristics if operated under different conditions.

CAUTION:          Stresses greater than those listed in Table 14 may cause permanent damage to the device. This is a stress rating

                  only, and functional operation of the device at these or any other conditions above those indicated in the

                  operational sections of this specification is not implied

                                                     www.onsemi.com

                                                               43
                                                                  AR0331

Table 24. ABSOLUTE MAXIMUM RATINGS

               Symbol                              Definition                              Min          Max                             Unit

               VDD_MAX                  Core digital voltage                               –0.3         2.4                             V

               VDD_IO_MAX               I/O digital voltage                                –0.3         4                               V

               VAA_MAX                  Analog voltage                                     –0.3         4                               V

               VAA_PIX                  Pixel supply voltage                               –0.3         4                               V

               VDD_PLL                  PLL supply voltage                                 –0.3         4                               V

    VDD_SLVS_MAX                        HiSPi I/O digital voltage                          –0.3         2.4                             V

               tST                      Storage temperature                                –40          85                              °C

Stresses exceeding those listed in the Maximum Ratings table may damage the       device.  If any of these limits are exceeded, device  functionality

should not be assumed, damage may occur and reliability may be affected.

Table 25. OPERATING CURRENT CONSUMPTION                           IN  PARALLEL             OUTPUT  AND LINEAR  MODE

    Definition                          Condition                     Symbol               Min     Typ         Max                      Unit

Digital Operating Current      Streaming, 2048x1536 20 fps                IDD1             –       122         137                         mA

I/O Digital Operating Current  Streaming, 2048x1536 20 fps                IDD_IO           –       25          30                          mA

Analog Operating Current       Streaming, 2048x1536 20 fps                IAA              –       32          38                          mA

Pixel Supply Current           Streaming, 2048x1536 20 fps            IAA_PIX              –       7           12                          mA

PLL Supply Current             Streaming, 2048x1536 20 fps            IDD_PLL              –       8           12                          mA

Digital Operating Current      Streaming, 1080p30                         IDD1             –       122         137                         mA

I/O Digital Operating Current  Streaming, 1080p30                         IDD_IO           −       25          30                          mA

Analog Operating Current       Streaming, 1080p30                         IAA              –       35          40                          mA

Pixel Supply Current           Streaming, 1080p30                     IAA_PIX              –       7           12                          mA

PLL Supply Current             Streaming, 1080p30                     IDD_PLL              –       8           12                          mA

1.  Operating currents are measured at the following conditions:

    VAA = VAA_PIX = VDD_PLL = 2.8 V

    VDD = VDD_IO = 1.8 V

    PLL Enabled and PIXCLK = 74.25 MHz

    TA = 25°C

Table 26. OPERATING CURRENT CONSUMPTION                           IN  PARALLEL             OUTPUT  AND HDR   MODE

    Definition                          Condition                     Symbol               Min     Typ         Max                      Unit

Digital Operating Current      Streaming, 2048x1536 20 fps                IDD              –       156         173                         mA

I/O Digital Operating Current  Streaming, 2048x1536 20 fps                IDD_IO           –       30          35                          mA

Analog Operating Current       Streaming, 2048x1536 20 fps                IAA              –       50          65                          mA

Pixel Supply Current           Streaming, 2048x1536 20 fps            IAA_PIX              –       9           14                          mA

PLL Supply Current             Streaming, 2048x1536 20 fps            IDD_PLL              –       8           12                          mA

Digital Operating Current      Streaming, 1080p30                         IDD              –       161         184                         mA

I/O Digital Operating Current  Streaming, 1080p30                         IDD_IO           –       30          35                          mA

Analog Operating Current       Streaming, 1080p30                         IAA              –       54          70                          mA

Pixel Supply Current           Streaming, 1080p30                     IAA_PIX              –       9           14                          mA

PLL Supply Current             Streaming, 1080p30                     IDD_PLL              –       8           12                          mA

1.  Operating currents are measured at the following conditions:

    VAA = VAA_PIX = VDD_PLL = 2.8 V

    VDD = VDD_IO = 1.8 V

    PLL Enabled and PIXCLK = 74.25 MHz

    PLL Enabled and PIXCLK = 74.25 MHz

    TA = 25°C

                                                   www.onsemi.com

                                                                  44
                                                                  AR0331

Table 27. OPERATING CURRENT IN HiSPi (HIVCM)                      OUTPUT       AND  LINEAR  MODE

    Definition                          Condition                     Symbol        Min     Typ   Max  Unit

Digital Operating Current          Streaming, 2048x1536 30fps         IDD           –       252   278  mA

Analog Operating Current           Streaming, 2048x1536 30fps         IAA           –       27    35   mA

Pixel Supply Current               Streaming, 2048x1536 30fps         IAA_PIX       –          5  10   mA

PLL Supply Current                 Streaming, 2048x1536 30fps     IDD_PLL           –          8  12   mA

SLVS Supply Current                Streaming, 2048x1536 30fps     IDD_SLVS          –       22    26   mA

Digital Operating Current          Streaming, 1080p60                 IDD           –       276   302  mA

Analog Operating Current           Streaming, 1080p60                 IAA           –       37    45   mA

Pixel Supply Current               Streaming, 1080p60                 IAA_PIX       –          7  12   mA

PLL Supply Current                 Streaming, 1080p60             IDD_PLL           –          8  12   mA

SLVS Supply Current                Streaming, 1080p60             IDD_SLVS          –       22    26   mA

1.  Operating currents are measured at the following conditions:

    VAA = VAA_PIX = VDD_PLL=2.8 V

    VDD = VDD_IO= 1.8 V

    VDD_SLVS = 1.8 V

    PLL Enabled and PIXCLK=74.25 Mhz

    TA = 25°C

Table 28. OPERATING CURRENT IN HiSPi (HIVCM)                      OUTPUT       AND  HDR  MODE

    Definition                          Condition                     Symbol        Min     Typ   Max  Unit

Digital Operating Current          Streaming, 2048x1536 30fps         IDD           –       317   358  mA

Analog Operating Current           Streaming, 2048x1536 30fps         IAA           –       45    55   mA

Pixel Supply Current               Streaming, 2048x1536 30fps         IAA_PIX       –          8  13   mA

PLL Supply Current                 Streaming, 2048x1536 30fps     IDD_PLL           –          8  12   mA

SLVS Supply Current                Streaming, 2048x1536 30fps     IDD_SLVS          –       22    26   mA

Digital Operating Current          Streaming, 1080p60                 IDD           –       323   358  mA

Analog Operating Current           Streaming, 1080p60                 IAA           –       55    70   mA

Pixel Supply Current               Streaming, 1080p60                 IAA_PIX       –          9  14   mA

PLL Supply Current                 Streaming, 1080p60             IDD_PLL           –          8  12   mA

SLVS Supply Current                Streaming, 1080p60             IDD_SLVS          –       24    28   mA

1.  Operating currents are measured at the following conditions:

    VAA = VAA_PIX = VDD_PLL=2.8 V

    VDD = VDD_IO= 1.8 V

    VDD_SLVS = 1.8 V

    PLL Enabled and PIXCLK = 74.25 MHz

    TA = 25°C

Table 29. OPERATING        CURRENT IN HiSPi (SLVS)                OUTPUT AND   LINEAR    MODE

    Definition                          Condition                     Symbol        Min     Typ   Max  Unit

Digital Operating Current          Streaming, 2048x1536  30fps        IDD           –       252   278  mA

Analog Operating Current           Streaming, 2048x1536  30fps        IAA           –       27    35   mA

Pixel Supply Current               Streaming, 2048x1536  30fps        IAA_PIX       –          5  10   mA

PLL Supply Current                 Streaming, 2048x1536  30fps    IDD_PLL           –          8  12   mA

SLVS Supply Current                Streaming, 2048x1536  30fps    IDD_SLVS          –          9  13   mA

Digital Operating Current          Streaming, 1080p60                 IDD           –       276   302  mA

Analog Operating Current           Streaming, 1080p60                 IAA           –       37    45   mA

Pixel Supply Current               Streaming, 1080p60                 IAA_PIX       –          7  12   mA

                                                         www.onsemi.com

                                                                  45
                                                                  AR0331

Table 29. OPERATING CURRENT IN HiSPi (SLVS)                       OUTPUT AND         LINEAR MODE (continued)

      Definition                             Condition                     Symbol     Min             Typ             Max           Unit

PLL Supply Current                Streaming, 1080p60                   IDD_PLL        –               8               12            mA

SLVS Supply Current               Streaming, 1080p60                   IDD_SLVS       –               9               13            mA

1.  Operating currents are measured at the following conditions:

    VAA = VAA_PIX= VDD_PLL=2.8 V

    VDD =VDD_IO= 1.8 V

    VDD_SLVS = 0.4 V

    PLL Enabled and PIXCLK=74.25 MHz

    TA = 25°C

Table 30. OPERATING CURRENT IN HiSPi (SLVS)                       OUTPUT AND         HDR       MODE

      Definition                             Condition                     Symbol    Min              Typ             Max           Unit

Digital Operating Current         Streaming, 2048x1536 30fps               IDD        –               317             358           mA

Analog Operating Current          Streaming, 2048x1536 30fps               IAA        –               45              55            mA

Pixel Supply Current              Streaming, 2048x1536 30fps               IAA_PIX    –               8               13            mA

PLL Supply Current                Streaming, 2048x1536 30fps           IDD_PLL        –               8               12            mA

SLVS Supply Current               Streaming, 2048x1536 30fps           IDD_SLVS       –               9               13            mA

Digital Operating Current         Streaming, 1080p60                       IDD        –               323             358           mA

Analog Operating Current          Streaming, 1080p60                       IAA        –               55              70            mA

Pixel Supply Current              Streaming, 1080p60                       IAA_PIX    –               9               14            mA

PLL Supply Current                Streaming, 1080p60                   IDD_PLL        –               8               12            mA

SLVS Supply Current               Streaming, 1080p60                   IDD_SLVS       –               9               13            mA

1.  Operating currents are measured at the following conditions:

    VAA=VAA_PIX= VDD_PLL=2.8 V

    VDD = VDD_IO= 1.8 V

    VDD_SLVS = 0.4 V

    PLL Enabled and PIXCLK=74.25 MHz

    TA = 25°C

HiSPi Electrical Specifications                                            supply in this datasheet corresponds to VDD_TX in the

    The ON Semiconductor AR0331 sensor supports both                       HiSPi     Physical  Layer  Specification.    Similarly,  VDD   is

SLVS  and      HiVCM    HiSPi  modes.     Please  refer  to       the      equivalent to VDD_HiSPi as referenced in the specification.

High-Speed Serial Pixel (HiSPi) Interface Physical Layer                   The DLL as implemented on AR0331 is limited in the

Specification    v2.00.00      for  electrical    definitions,             number of available delay steps and differs from the HiSPi

specifications,  and  timing   information.  The  VDD_SLVS                 specification as described in this section.

Table 31. CHANNEL SKEW

(Measurement Conditions: VDD_HiSPi = 1.8 V; VDD_HiSPi_TX = 0.8 V; Data Rate = 480 Mbps; DLL set to 0)

    Data Lane Skew in Reference to Clock                 tCHSKEW1PHY                           −150                        ps

Table 32. CLOCK DLL STEPS

(Measurement Conditions: VDD_HiSPi = 1.8 V; VDD_HiSPi_TX = 0.8 V; Data DLL set to 0)

      Clock DLL Step                   1                 2                      3              4           5                        6

      Delay at 660 Mbps               0.25               0.375                  0.5            0.625       0.75                     UI

    Eye_opening at 660 Mbps           0.85               0.78              0.71                0.71        0.69                     UI

1.  The Clock DLL Steps 6 and 7 are not recommended by ON Semiconductor for the AR0331.

                                                         www.onsemi.com

                                                                       46
                                                           AR0331

Table 33. DATA DLL STEPS

(Measurement Conditions: VDD_HiSPi = 1.8 V;VDD_HiSPi_TX = 0.8 V; Data DLL set to 0)

    Clock DLL Step                           1                 2                     4                6                     Step

    Delay at 660 Mbps                        0.25          0.375                     0.625            0.875                 UI

    Eye opening at 660 Mbps                  0.79          0.84                      0.71             0.61                  UI

    Eye opening at 360 MHz                   0.85          0.83                      0.82             0.77                  UI

1.  The Data DLL Steps 3, 5, and 7 are not recommended by ON Semiconductor for the AR0331.

POWER-ON RESET AND STANDBY TIMING

Power-Up Sequence                                                  6. After the last power supply is stable, enable

    The recommended power-up sequence for the AR0331 is                      EXTCLK

shown in Figure 46. The available power supplies (VDD_IO,          7. Assert RESET_BAR for at least 1 ms. The parallel

VDD, VDD_SLVS, VDD_PLL, VAA, VAA_PIX) must have the                          interface will be tri-stated during this time

separation specified below.                                        8. Wait 150000 EXTCLKs (for internal initialization

    1. Turn on VDD_PLL power supply                                          into software standby

    2. After 100 μs, turn on VAA and VAA_PIX power                 9. Configure PLL, output, and image settings to

    supply                                                                   desired values

    3. After 100 μs, turn on VDD_IO power supply                   10. Wait 1ms for the PLL to lock

    4. After 100 μs, turn on VDD power supply                      11. Set streaming mode (R0x301a[2] = 1)

    5. After 100 μs, turn on VDD_SLVS power supply

    VDD _PLL (2.8)     t0

    V AA _PIX

    V AA  (2.8)              t1

    VDD _IO (1.8/2.8)            t2

    V DD(1.8)                        t3

    VDD _SLVS (0.4)

    EXTCLK

                                                    t4

    RESET_BAR

                                         tx                         t5

                                                                                                             t6

                                                                   Internal                 Software         PLL Lock

                                                   Hard Reset      Initialization           Standby                         Streaming

                                                   Figure 46. Power Up

                                                    www.onsemi.com

                                                               47
                                                               AR0331

Table 34. POWER UP SEQUENCE

               Definition                          Symbol      Minimum                Typical           Maximum      Unit

    VDD_PLL to VAA/VAA_PIX (Note 3)                t0                0                   100               –         μS

    VAA/VAA_PIX to VDD_IO                          t1                0                   100               –         μS

           VDD_IO to VDD                           t2                0                   100               –         μS

           VDD to VDD_SLVS                         t3                0                   100               –         μS

           Xtal Settle Time                        tx                –                30 (Note 1)          –         mS

           Hard Reset                              t4          1 (Note 2)                –                 –         mS

          Internal Initialization                  t5                150000              –                 –         EXTCLKS

           PLL Lock Time                           t6                1                   –                 –         mS

1.  Xtal settling time is component-dependent, usually taking about 10 – 100 mS.

2.  Hard reset time is the minimum time required after power rails are settled. In a circuit where Hard reset is held down by RC circuit, then the

    RC time must include the all power rail settle time and Xtal settle time.

3.  It is critical that VDD_PLL is not powered up after the other power supplies. It must be powered before or at least at the same time as the

    others. If the case happens that VDD_PLL is powered after other supplies then sensor may have functionality issues and will experience high

    current draw on this supply.

Power-Down Sequence                                                               2. The soft standby state is reached after the current

    The recommended power-down sequence for the AR0331                            row or frame, depending on configuration, has

is  shown  in  Figure 47.          The  available  power   supplies               ended

(VDD_IO,   VDD,  VDD_SLVS,         VDD_PLL,        VAA,    VAA_PIX)               3. Turn off VDD_SLVS

must have the separation specified below.                                         4. Turn off VDD

    1. Disable streaming if output is active by setting                           5. Turn off VDD_IO

    standby R0x301a[2] = 0                                                        6. Turn off VAA/VAA_PIX

                                                                                  7. Turn off VDD_PLL

    VDD_SLVS (0.4)

                                   t0

           VDD (1.8)

                                        t1

    VDD_IO (1.8/2.8)

                                                       t2

           VAA_PIX

           VAA(2.8)

                                                           t3

    VDD _PLL (2.8)

           EXTCLK

                                                                                  t4

                                                                               Power Down until next Power up cycle

                                                           Figure 47. Power Down

                                                           www.onsemi.com

                                                                     48
                                                                 AR0331

Table 35. POWER DOWN SEQUENCE

    Definition                   Symbol                          Minimum               Typical                Maximum        Unit

    VDD_SLVS to VDD              t0                              0                     –                      –              μs

    VDD to VDD_IO                t1                              0                     –                      –              μs

    VDD_IO to VAA/VAA_PIX        t2                              0                     –                      –              μs

    VAA/VAA_PIX to VDD_PLL       t3                              0                     –                      –              μs

    PwrDn until Next PwrUp Time  t4                              100                   –                      –              ms

1.  t4 is required between power down and next power  up  time;  all decoupling  caps  from regulators  must  be completely  discharged.

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                                                                 49
AR0331

ILCC48 10 x 10

CASE 847AG

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50
AR0331

IBGA63 9.5 x 9.5

CASE 503AM

ISSUE O

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51
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AR0331SRSC00XUEE0-DPBR   AR0331SRSC00SUCA0-DPBR1  AR0331SRSC00SUCA0-DRBR1

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