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APA150-TQG100

器件型号:APA150-TQG100
器件类别:可编程逻辑器件   
厂商名称:Actel
厂商官网:http://www.actel.com/
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APA150-TQG100 ¥527.29 1 点击查看 点击购买

器件描述

IC,FPGA,6144-CELL,CMOS,QFP,100PIN,PLASTIC

IC,现场可编程门阵列,6144-CELL,CMOS,方型扁平式封装,100PIN,塑料

参数

APA150-TQG100端子数量 100
APA150-TQG100最小工作温度 0.0 Cel
APA150-TQG100最大工作温度 70 Cel
APA150-TQG100欧盟RoHS规范 Yes
APA150-TQG100状态 Active
APA150-TQG100可编程逻辑类型 FIELD PROGRAMMABLE GATE ARRAY
APA150-TQG100clock_frequency_max 240 MHz
APA150-TQG100jesd_30_code S-PQFP-G100
APA150-TQG100输入数 66
APA150-TQG100number_of_logic_cells 6144
APA150-TQG100输出数 66
APA150-TQG100包装材料 PLASTIC/EPOXY
APA150-TQG100package_code QFP
APA150-TQG100package_equivalence_code QFP100,.63SQ,20
APA150-TQG100包装形状 SQUARE
APA150-TQG100包装尺寸 FLATPACK
APA150-TQG100power_supplies 2.5,2.5/3.3
APA150-TQG100qualification_status COMMERCIAL
APA150-TQG100sub_category Field Programmable Gate Arrays
APA150-TQG100表面贴装 YES
APA150-TQG100工艺 CMOS
APA150-TQG100温度等级 Commercial
APA150-TQG100端子形式 GULL WING
APA150-TQG100端子间距 0.5000 mm
APA150-TQG100端子位置 QUAD

APA150-TQG100器件文档内容

                                                                                                               v5.9

ProASICPLUS Flash Family FPGAs                                                                                                   

Features and Benefits                                                     High Performance Routing Hierarchy

High Capacity                                                             Ultra-Fast Local and Long-Line Network
                                                                           High-Speed Very Long-Line Network
Commercial and Industrial                                                 High-Performance, Low Skew, Splittable Global Network
                                                                           100% Routability and Utilization

75,000 to 1 Million System Gates                                        I/O
27 K to 198 Kbits of Two-Port SRAM
66 to 712 User I/Os                                                      Schmitt-Trigger Option on Every Input
                                                                           2.5 V / 3.3 V Support with Individually-Selectable Voltage
Military
                                                                              and Slew Rate
300, 000 to 1 Million System Gates                                       Bidirectional Global I/Os
72 K to 198 Kbits of Two Port SRAM                                       Compliance with PCI Specification Revision 2.2
158 to 712 User I/Os                                                    Boundary-Scan Test IEEE Std. 1149.1 (JTAG) Compliant
                                                                           Pin-Compatible Packages across the ProASICPLUS Family
Reprogrammable Flash Technology
                                                                          Unique Clock Conditioning Circuitry
0.22 m 4 LM Flash-Based CMOS Process
Live At Power-Up (LAPU) Level 0 Support                                  PLL with Flexible Phase, Multiply/Divide, and Delay
Single-Chip Solution                                                        Capabilities
No Configuration Device Required
Retains Programmed Design during Power-Down/Up Cycles                   Internal and/or External Dynamic PLL Configuration
Mil/Aero Devices Operate over Full Military Temperature                  Two LVPECL Differential Pairs for Clock or Data Inputs

    Range                                                                 Standard FPGA and ASIC Design Flow

Performance                                                                Flexibility with Choice of Industry-Standard Front-End Tools
                                                                           Efficient Design through Front-End Timing and Gate
3.3 V, 32-Bit PCI, up to 50 MHz (33 MHz over military
    temperature)                                                              Optimization

Two Integrated PLLs                                                     ISP Support
External System Performance up to 150 MHz
                                                                           In-System Programming (ISP) via JTAG Port
Secure Programming
                                                                          SRAMs and FIFOs
The Industry's Most Effective Security Key (FlashLock)
                                                                           SmartGen Netlist Generation Ensures Optimal Usage of
Low Power                                                                     Embedded Memory Blocks

Low Impedance Flash Switches                                             24 SRAM and FIFO Configurations with Synchronous and
Segmented Hierarchical Routing Structure                                    Asynchronous Operation up to 150 MHz (typical)
Small, Efficient, Configurable (Combinatorial or Sequential)

    Logic Cells

Table 1 ProASICPLUS Product Profile

Device                                 APA075 APA150 APA3001                     APA450   APA6001 APA750 APA10001

Maximum System Gates                   75,000    150,000 300,000                 450,000  600,000   750,000 1,000,000

Tiles (Registers)                      3,072     6,144                    8,192  12,288   21,504    32,768  56,320

Embedded RAM Bits (k=1,024 bits)       27 k      36k                      72 k   108 k    126 k     144 k   198 k

Embedded RAM Blocks (256x9)            12        16                       32     48       56        64      88

LVPECL                                 2         2                        2      2        2         2       2

PLL                                    2         2                        2      2        2         2       2

Global Networks                        4         4                        4      4        4         4       4

Maximum Clocks                         24        32                       32     48       56        64      88

Maximum User I/Os                      158       242                      290    344      454       562     712

JTAG ISP                               Yes       Yes                      Yes    Yes      Yes       Yes     Yes

PCI                                    Yes       Yes                      Yes    Yes      Yes       Yes     Yes

Package (by pin count)

TQFP                                   100, 144  100                                                   

PQFP                                   208       208                      208    208      208       208     208

PBGA                                            456                      456    456      456       456     456

FBGA                                   144       144, 256 144, 256 144, 256, 484 256, 484, 676 676, 896 896, 1152
CQFP2
CCGA/LGA2                                                       208, 352                  208, 352          208, 352

                                                                                          624               624

Notes:

1. Available as Commercial/Industrial and Military/MIL-STD-883B devices.
2. These packages are available only for Military/MIL-STD-883B devices.

December 2009                                                                                                                                                       i
2009 Actel Corporation                                                                 See the Actel website for the latest version of the datasheet.
   ProASICPLUS Flash Family FPGAs

Ordering Information

    APA1000 _  FG                  G  1152        I

                                                      Application (Ambient Temperature Range)
                                                        Blank = Commercial (0C to +70C)

                                                               I = Industrial (40C to +85C)
                                                            PP = Pre-production
                                                             ES = Engineering Silicon (room temperature only)
                                                             M = Military (55C to 125C)
                                                             B = MIL-STD-883 Class B

                                            Package Lead Count

                                                          Lead-free packaging
                                                              Blank = Standard Packaging
                                                                    G = RoHS Compliant Packaging

                                         Package Type
                                              TQ = Thin Quad Flat Pack (0.5 mm pitch)
                                              PQ = Plastic Quad Flat Pack (0.5 mm pitch)
                                              FG = Fine Pitch Ball Grid Array (1.0 mm pitch)
                                              BG = Plastic Ball Grid Array (1.27 mm pitch)
                                              CQ = Ceramic Quad Flat Pack (1.05 mm pitch)
                                              CG = Ceramic Column Grid Array (1.27 mm pitch)
                                              LG = Land Grid Array (1.27 mm pitch)

                        Speed Grade
                          Blank = Standard Speed

    Part Number
         APA075 = 75,000 Equivalent System Gates
         APA150 = 150,000 Equivalent System Gates
         APA300 = 300,000 Equivalent System Gates
         APA450 = 450,000 Equivalent System Gates
         APA600 = 600,000 Equivalent System Gates
         APA750 = 750,000 Equivalent System Gates

        APA1000 = 1,000,000 Equivalent System Gates

ii                                          v5.9
                                                                                  ProASICPLUS Flash Family FPGAs

Device Resources

                                                        User I/Os2

                      Commercial/Industrial                                                 Military/MIL-STD-883B

Device                                                                                                                                                                 CCGA/
          TQFP3 TQFP3 PQFP3 PBGA3 FBGA3 FBGA3 FBGA3 FBGA3 FBGA3 FBGA3 CQFP CQFP LGA

         100-Pin 144-Pin 208-Pin 456-Pin 144-Pin 256-Pin 484-Pin 676-Pin 896-Pin 1152-Pin 208-Pin 352-Pin 624-Pin

APA075   66  107 158      100

APA150 66    158 242 100 186 4

APA300       158 5 290 5 100 5 186 4, 5                                                     158 248

APA450       158 344 100 186 4 344 4

APA600       158 5 356 5                                186 4, 5 370 4 454                  158 248   440

APA750       158 356                                                   454 562 6

APA1000      158 5 356 5                                                    642 5, 6 712 6  158  248  440

Notes:
1. Package Definitions: TQFP = Thin Quad Flat Pack, PQFP = Plastic Quad Flat Pack, PBGA = Plastic Ball Grid Array, FBGA = Fine Pitch Ball Grid

     Array, CQFP = Ceramic Quad Flat Pack, CCGA = Ceramic Column Grid Array, LGA = Land Grid Array
2. Each pair of PECL I/Os is counted as one user I/O.

3. Available in RoHS compatible packages. Ordering code is "G."

4. FG256 and FG484 are footprint-compatible packages.
5. Military Temperature Plastic Package Offering
6. FG896 and FG1152 are footprint-compatible packages.

General Guideline

Maximum performance numbers in this datasheet are based on characterized data. Actel does not guarantee
performance beyond the limits specified within the datasheet.

                                                                 v5.9                                      iii
    ProASICPLUS Flash Family FPGAs

Temperature Grade Offerings

Package                             APA075   APA150   APA300    APA450   APA600 APA750 APA1000
TQ100                                  C, I     C, I
TQ144                                  C, I            C, I, M     C, I  C, I, M        C, I  C, I, M
PQ208                                  C, I     C, I   C, I, M     C, I  C, I, M
BG456                                           C, I   C, I, M     C, I                 C, I  C, I, M
FG144                                  C, I     C, I   C, I, M     C, I  C, I, M
FG256                                           C, I               C, I  C, I, M
FG484                                                                    C, I, M
FG676                                                                                   C, I
FG896                                                                     M, B
FG1152                                                                    M, B          C, I  C, I, M
CQ208                                                                     M, B
CQ352                                                                                         C, I
CG624
                                                      M, B                                    M, B
Note: C = Commercial                                  M, B
          I = Industrial                                                                      M, B
          M = Military
          B = MIL-STD-883                                                                     M, B

Speed Grade and Temperature Matrix

C                                                                                 Std.
                                                                                   
I                                                                                 
                                                                                   
M, B

Note: C = Commercial
          I = Industrial
          M = Military
          B = MIL-STD-883

iv                                                    v5.9
                                                                   ProASICPLUS Flash Family FPGAs

Device Family Overview

The ProASICPLUS family of devices, Actel's second-                 combination of fine granularity, flexible routing
generation family of flash FPGAs, offers enhanced                  resources, and abundant flash switches allows 100%
performance over Actel's ProASIC family. It combines the           utilization and over 95% routability for highly congested
advantages of ASICs with the benefits of programmable              designs. Tiles and larger functions are interconnected
devices through nonvolatile flash technology. This                 through a four-level routing hierarchy.
enables engineers to create high-density systems using
existing ASIC or FPGA design flows and tools. In addition,         Embedded two-port SRAM blocks with built-in FIFO/RAM
the ProASICPLUS family offers a unique clock conditioning          control logic can have user-defined depths and widths.
circuit based on two on-board phase-locked loops (PLLs).           Users can also select programming for synchronous or
The family offers up to one million system gates,                  asynchronous operation, as well as parity generations or
supported with up to 198 kbits of two-port SRAM and up             checking.
to 712 user I/Os, all providing 50 MHz PCI performance.
                                                                   The unique clock conditioning circuitry in each device
Advantages to the designer extend beyond                           includes two clock conditioning blocks. Each block
performance. Unlike SRAM-based FPGAs, four levels of               provides a PLL core, delay lines, phase shifts (0 and
routing hierarchy simplify routing, while the use of flash         180), and clock multipliers/dividers, as well as the
technology allows all functionality to be live at power-           circuitry needed to provide bidirectional access to the
up. No external boot PROM is required to support device            PLL. The PLL block contains four programmable
programming. While on-board security mechanisms                    frequency dividers which allow the incoming clock signal
prevent access to the program information,                         to be divided by a wide range of factors from 1 to 64.
reprogramming can be performed in-system to support                The clock conditioning circuit also delays or advances the
future design iterations and field upgrades. The device's          incoming reference clock up to 8 ns (in increments of
architecture mitigates the complexity of ASIC migration            0.25 ns). The PLL can be configured internally or
at higher user volume. This makes ProASICPLUS a cost-              externally during operation without redesigning or
effective solution for applications in the networking,             reprogramming the part. In addition to the PLL, there
communications, computing, and avionics markets.                   are two LVPECL differential input pairs to accommodate
                                                                   high-speed clock and data inputs.
The ProASICPLUS family achieves its nonvolatility and
reprogrammability through an advanced flash-based                  To support customer needs for more comprehensive,
0.22 m LVCMOS process with four layers of metal.                   lower-cost, board-level testing, Actel's ProASICPLUS
Standard CMOS design techniques are used to                        devices are fully compatible with IEEE Standard 1149.1
implement logic and control functions, including the               for test access port and boundary-scan test architecture.
PLLs and LVPECL inputs. This results in predictable                For more information concerning the flash FPGA
performance compatible with gate arrays.                           implementation, please refer to the "Boundary Scan
The ProASICPLUS architecture provides granularity                  (JTAG)" section on page 2-8.
comparable to gate arrays. The device core consists of a           ProASICPLUS devices are available in a variety of high-
                                                                   performance plastic packages. Those packages and the
Sea-of-TilesTM. Each tile can be configured as a flip-flop,        performance features discussed above are described in
                                                                   more detail in the following sections.
latch, or three-input/one-output logic function by
programming the appropriate Flash switches. The

                                                             v5.9  1-1
ProASICPLUS Flash Family FPGAs

ProASICPLUS Architecture                                                          the appropriate logic cell inputs and outputs. Dedicated
                                                                                  high-performance lines are connected as needed for fast,
The proprietary ProASICPLUS architecture provides                                 low-skew global signal distribution throughout the core.
granularity comparable to gate arrays.                                            Maximum core utilization is possible for virtually any
The ProASICPLUS device core consists of a Sea-of-Tiles                            design.
(Figure 1-1). Each tile can be configured as a three-input                        ProASICPLUS devices also contain embedded, two-port
logic function (e.g., NAND gate, D-Flip-Flop, etc.) by                            SRAM blocks with built-in FIFO/RAM control logic.
programming the appropriate flash switch                                          Programming options include synchronous or
interconnections (Figure 1-2 and Figure 1-3 on page 1-3).                         asynchronous operation, two-port RAM configurations,
Tiles and larger functions are connected with any of the                          user-defined depth and width, and parity generation or
four levels of routing hierarchy. Flash switches are                              checking. Refer to the "Embedded Memory
distributed throughout the device to provide                                      Specifications" section on page 2-54 for more
nonvolatile, reconfigurable interconnect programming.                             information.
Flash switches are programmed to connect signal lines to

                                                                                                     RAM Block

                                                                                                     256x9 Two-Port SRAM
                                                                                                     or FIFO Block

                                                                                                     I/Os

                                                                                                     Logic Tile

                                                                                                     RAM Block

                                                                                                     256x9 Two Port SRAM
                                                                                                     or FIFO Block

Figure 1-1 The ProASICPLUS Device Architecture

                                                                            Floating Gate Switch In

                                                                   Sensing        Switching
                                                 Word                             Switch Out
Figure 1-2 Flash Switch

1-2                                                                         v5.9
                                                                 ProASICPLUS Flash Family FPGAs

        In 1                                                     Local Routing
In 2 (CLK)                                                       Efficient Long-Line Routing

In 3 (Reset)

Figure 1-3 Core Logic Tile

Live at Power-Up                                                 Flash Switch

The Actel flash-based ProASICPLUS devices support                Unlike SRAM FPGAs, ProASICPLUS uses a live-at-power-up
Level 0 of the live at power-up (LAPU) classification            ISP flash switch as its programming element.
standard. This feature helps in system component                 In the ProASICPLUS flash switch, two transistors share the
initialization, executing critical tasks before the              floating gate, which stores the programming
processor wakes up, setting up and configuring memory            information. One is the sensing transistor, which is only
blocks, clock generation, and bus activity management.           used for writing and verification of the floating gate
The LAPU feature of flash-based ProASICPLUS devices              voltage. The other is the switching transistor. It can be
greatly simplifies total system design and reduces total         used in the architecture to connect/separate routing nets
system cost, often eliminating the need for complex              or to configure logic. It is also used to erase the floating
programmable logic device (CPLD) and clock generation            gate (Figure 1-2 on page 1-2).
PLLs that are used for this purpose in a system. In
addition, glitches and brownouts in system power will            Logic Tile
not corrupt the ProASICPLUS device's flash configuration,
and unlike SRAM-based FPGAs, the device will not have            The logic tile cell (Figure 1-3) has three inputs (any or all
to be reloaded when system power is restored. This               of which can be inverted) and one output (which can
enables the reduction or complete removal of the                 connect to both ultra-fast local and efficient long-line
configuration PROM, expensive voltage monitor,                   routing resources). Any three-input, one-output logic
brownout detection, and clock generator devices from             function (except a three-input XOR) can be configured as
the PCB design. Flash-based ProASICPLUS devices simplify         one tile. The tile can be configured as a latch with clear
total system design, and reduce cost and design risk,            or set or as a flip-flop with clear or set. Thus, the tiles can
while increasing system reliability and improving system         flexibly map logic and sequential gates of a design.
initialization time.

                                                           v5.9                               1-3
   ProASICPLUS Flash Family FPGAs

Data Sheet Categories

In order to provide the latest information to designers, some datasheets are published before data has been fully
characterized. Datasheets are designated as "Product Brief," "Advanced," "Production," and "Datasheet
Supplement." The definition of these categories are as follows:

Product Brief

The product brief is a summarized version of a datasheet (advanced or production) containing general product
information. This brief gives an overview of specific device and family information.

Advance

This datasheet version contains initial estimated information based on simulation, other products, devices, or speed
grades. This information can be used as estimates, but not for production.

Unmarked (production)

This datasheet version contains information that is considered to be final.

Datasheet Supplement

The datasheet supplement gives specific device information for a derivative family that differs from the general family
datasheet. The supplement is to be used in conjunction with the datasheet to obtain more detailed information and
for specifications that do not differ between the two families.

Export Administration Regulations (EAR)

The products described in this datasheet are subject to the Export Administration Regulations (EAR). They could
require an approved export license prior to export from the United States. An export includes release of product or
disclosure of technology to a foreign national inside or outside the United States.

Actel Safety Critical, Life Support, and High-Reliability Applications
Policy

The Actel products described in this advance status datasheet may not have completed Actel's qualification process.
Actel may amend or enhance products during the product introduction and qualification process, resulting in changes
in device functionality or performance. It is the responsibility of each customer to ensure the fitness of any Actel
product (but especially a new product) for a particular purpose, including appropriateness for safety-critical, life-
support, and other high-reliability applications. Consult Actel's Terms and Conditions for specific liability exclusions
relating to life-support applications. A reliability report covering all of Actel's products is available on the Actel
website at http://www.actel.com/documents/ORT_Report.pdf. Actel also offers a variety of enhanced qualification and
lot acceptance screening procedures. Contact your local Actel sales office for additional reliability information.

1-4  v5.9
                                        ProASICPLUS Flash Family FPGAs

Table of Contents

Device Family Overview

ProASICPLUS Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-2

Export Administration Regulations (EAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1-4

General Description

Routing Resources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-1

Timing Control and Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-10

Sample Implementations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-13

Adjustable Clock Delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-13

Clock Skew Minimization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-13

PLL Electrical Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-18

Design Environment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-25

ISP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-25

Related Documents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-26

Package Thermal Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-27

Calculating Typical Power Dissipation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-28

Operating Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-31

Tristate Buffer Delays  . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-42

Output Buffer Delays    . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-44

Input Buffer Delays     . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-46

Global Input Buffer Delays . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-48

Predicted Global Routing Delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-50

Global Routing Skew . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-50

Module Delays . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-51

Sample Macrocell Library Listing        . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-51

Embedded Memory Specifications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-54

Pin Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-73

Recommended Design Practice for VPN/VPP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2-74

Package Pin Assignments

100-Pin TQFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-1
144-Pin TQFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-3
208-Pin PQFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-5
208-Pin CQFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-12
352-Pin CQFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-16
456-Pin PBGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-22
144-Pin FBGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-37
256-Pin FBGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-40
484-Pin FBGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-45
676-Pin FBGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-51
896-Pin FBGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-59
1152-Pin FBGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-69
624-Pin CCGA/LGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3-78

Datasheet Information

List of Changes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-1
Data Sheet Categories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-8
Export Administration Regulations (EAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4-8
Actel Safety Critical, Life Support, and High-Reliability Applications Policy . . . . . 4-8

                                  v5.9
                                                                      ProASICPLUS Flash Family FPGAs

General Description

Routing Resources                                                  can in turn access every input of every tile. Active buffers
                                                                   are inserted automatically by routing software to limit
The routing structure of ProASICPLUS devices is designed           the loading effects due to distance and fanout.
to provide high performance through a flexible four-
level hierarchy of routing resources: ultra-fast local             The high-speed, very long-line resources, which span the
resources, efficient long-line resources, high-speed, very         entire device with minimal delay, are used to route very
long-line resources, and high performance global                   long or very high fanout nets. (Figure 2-3 on page 2-3).
networks.
                                                                   The high-performance global networks are low-skew,
The ultra-fast local resources are dedicated lines that            high fanout nets that are accessible from external pins or
allow the output of each tile to connect directly to every         from internal logic (Figure 2-4 on page 2-4). These nets
input of the eight surrounding tiles (Figure 2-1).                 are typically used to distribute clocks, resets, and other
                                                                   high fanout nets requiring a minimum skew. The global
The efficient long-line resources provide routing for              networks are implemented as clock trees, and signals can
longer distances and higher fanout connections. These              be introduced at any junction. These can be employed
resources vary in length (spanning 1, 2, or 4 tiles), run          hierarchically with signals accessing every input on all
both vertically and horizontally, and cover the entire             tiles.
ProASICPLUS device (Figure 2-2 on page 2-2). Each tile can
drive signals onto the efficient long-line resources, which

L                                        L                         L

          Inputs                         L                         L
                                                                               Ultra-Fast
L                                                                              Local Lines
                                                                               (connects a tile to the
                                            Output                             adjacent tile, I/O buffer,
                                                                               or memory block)
L                                        L
                                                                   L

Figure 2-1 Ultra-Fast Local Resources

                                                             v5.9                                          2-1
ProASICPLUS Flash Family FPGAs

        Spans 4 Tiles                          Spans 2 Tiles     Spans 1 Tile

     L  L                                   L  L              L                L       Logic Tile

     L  L                                   L  L              L                L       Spans 1 Tile
                                                                                       Spans 2 Tiles
     L  L                                   L  L              L                L       Spans 4 Tiles

     L  L                                   L  L              L                L  Logic Cell

     L  L                                   L  L              L                L

Figure 2-2 Efficient Long-Line Resources

2-2                                            v5.9
                              High-Speed Very Long-Line Resouces           ProASICPLUS Flash Family FPGAs
                                                                 PAD RING                       SRAM

PAD RING                                                                   I/O RING

          I/O RING                                                                   SRAM

                    PAD RING

Figure 2-3 High-Speed, Very Long-Line Resources

Clock Resources                                                    Clock Trees

The ProASICPLUS family offers powerful and flexible                One of the main architectural benefits of ProASICPLUS is
control of circuit timing through the use of analog                the set of power- and delay-friendly global networks.
circuitry. Each chip has two clock conditioning blocks             ProASICPLUS offers four global trees. Each of these trees
containing a phase-locked loop (PLL) core, delay lines,            is based on a network of spines and ribs that reach all
                                                                   the tiles in their regions (Figure 2-4 on page 2-4). This
phase shifter (0 and 180), clock multiplier/dividers, and        flexible clock tree architecture allows users to map up to
                                                                   88 different internal/external clocks in an APA1000
all the circuitry needed for the selection and                     device. Details on the clock spines and various numbers
interconnection of inputs to the global network (thus              of the family are given in Table 2-1 on page 2-4.
providing bidirectional access to the PLL). This permits           The flexible use of the ProASICPLUS clock spine allows the
the PLL block to drive inputs and/or outputs via the two           designer to cope with several design requirements. Users
global lines on each side of the chip (four total lines).          implementing clock-resource intensive applications can
This circuitry is discussed in more detail in the                  easily route external or gated internal clocks using global
"ProASICPLUS Clock Management System" section on                   routing spines. Users can also drastically reduce delay
page 2-10.                                                         penalties and save buffering resources by mapping
                                                                   critical high fanout nets to spines. For design hints on
                                                                   using these features, refer to Actel's Efficient Use of
                                                                   ProASIC Clock Trees application note.

                                                             v5.9                          2-3
ProASICPLUS Flash Family FPGAs

                                                                                 High-Performance
                                                                                 Global Network

                                                           PAD RING

                      PAD RING                                                            I/O RING

          Top Spine             I/O RING                                                            Global Networks

              Global                                                                                Global
              Pads                                                                                  Pads
                                                                                                    Global Spine
     Bottom Spine
                                                                                                    Global Ribs

                                                                                                    Scope of Spine
                                                                                                    (Shaded area
                                                                                                    plus local RAMs
                                                                                                    and I/Os)

                                PAD RING

Note: This figure shows routing for only one global path.
Figure 2-4 High-Performance Global Network

Table 2-1 Clock Spines

                                          APA075 APA150                 APA300   APA450   APA600    APA750   APA1000
                                                                             4        4        4         4         4
Global Clock Networks (Trees)             4                4                 8       12       14        16        22
                                                                            32       48       56        64        88
Clock Spines/Tree                         6                8                32       32       48        64        80

Total Spines                              24               32             1,024    1,024    1,536     2,048     2,560
                                                                          8,192   12,288   21,504    32,768    56,320
Top or Bottom Spine Height (Tiles)        16               24

Tiles in Each Top or Bottom Spine         512              768

Total Tiles                               3,072            6,144

2-4                                                               v5.9
                                                                                       ProASICPLUS Flash Family FPGAs

Array Coordinates                                                      cells and core cells. In addition, the I/O coordinate system
                                                                       changes depending on the die/package combination.
During many place-and-route operations in Actel's
Designer software tool, it is possible to set constraints              Core cell coordinates start at the lower left corner
that require array coordinates.                                        (represented as (1,1)) or at (1,5) if memory blocks are
                                                                       present at the bottom. Memory coordinates use the
Table 2-2 is provided as a reference. The array coordinates            same system and are indicated in Table 2-2. The memory
are measured from the lower left (0,0). They can be used in            coordinates for an APA1000 are illustrated in Figure 2-5.
region constraints for specific groups of core cells, I/Os, and        For more information on how to use constraints, see the
RAM blocks. Wild cards are also allowed.                               Designer User's Guide or online help for ProASICPLUS
                                                                       software tools.
I/O and cell coordinates are used for placement
constraints. Two coordinate systems are needed because
there is not a one-to-one correspondence between I/O

Table 2-2   Array Coordinates

Device                  Logic Tile                                       Memory Rows
APA075
APA150         Min.                 Max.                        Bottom   Top                        All
APA300                                                                                                    Max.
APA450      x        y         x          y                           y  y                    Min.       97, 37
APA600                                                                                         0,0      129, 53
APA750      1        1         96         32                            (33,33) or (33, 35)   0,0      129, 73
APA1000                                                                                        0,0      193, 73
             1        1         128        48                            (49,49) or (49, 51)   0,0
                                                                                                0,0      225, 105
             1        5         128        68       (1,1) or (1,3)        (69,69) or (69, 71)   0,0      257, 137
                                                                                                0,0      353, 169
             1        5         192        68       (1,1) or (1,3)        (69,69) or (69, 71)

             1        5         224        100      (1,1) or (1,3) (101,101) or (101, 103)

             1        5         256        132      (1,1) or (1,3) (133,133) or (133, 135)

             1        5         352        164      (1,1) or (1,3) (165,165) or (165, 167)

                (1,169)                             Memory                             (353,169)
                (1,167)                              Blocks                            (352,167)
                (1,165)                                                                (352,165)
                (1,164)                              Core                              (352,164)

                                  (1,5)                                                (352,5)
                                  (1,3)                                                (352,3)
                                  (1,1)                                                (352,1)
                                  (0,0)                                                (353,0)

Figure 2-5 Core Cell Coordinates for the APA1000  Memory
                                                     Blocks

                                                                 v5.9                                              2-5
ProASICPLUS Flash Family FPGAs

Input/Output Blocks                                          Table 2-3 ProASICPLUS I/O Power Supply Voltages

To meet complex system demands, the ProASICPLUS                                                   VDDP
family offers devices with a large number of user I/O
pins; up to 712 on the APA1000. Table 2-3 shows the                                        2.5 V                  3.3 V
available supply voltage configurations (the PLL block
uses an independent 2.5 V supply on the AVDD and              Input Compatibility          2.5 V                  3.3 V
AGND pins). All I/Os include ESD protection circuits. Each
I/O has been tested to 2000 V to the human body model         Output Drive                 2.5 V                  3.3 V
(per JESD22 (HBM)).
                                                                                 3.3 V / 2.5 V
Six or seven standard I/O pads are grouped with a GND                          Signal Control
pad and either a VDD (core power) or VDDP (I/O power)
pad. Two reference bias signals circle the chip. One                                             Pull-up
protects the cascaded output drivers, while the other                                            Control
creates a virtual VDD supply for the I/O ring.                                 Y

I/O pads are fully configurable to provide the maximum                         EN
flexibility and speed. Each pad can be configured as an                                                  Pad
input, an output, a tristate driver, or a bidirectional
buffer (Figure 2-6 and Table 2-4).                                             A

                                                                              3.3 V / 2.5 V Signal Control Drive
                                                                              Strength and Slew-Rate Control

                                                             Figure 2-6 I/O Block Schematic Representation

Table 2-4 I/O Features

Function                                                      Description

I/O pads configured as inputs    Selectable 2.5 V or 3.3 V threshold levels

                                 Optional pull-up resistor

                                 Optionally configurable as Schmitt trigger input. The Schmitt trigger input option can be
                                    configured as an input only, not a bidirectional buffer. This input type may be slower than
                                    a standard input under certain conditions and has a typical hysteresis of 0.35 V. I/O macros
                                    with an "S" in the standard I/O library have added Schmitt capabilities.

                                 3.3 V PCI Compliant (except Schmitt trigger inputs)

I/O pads configured as outputs   Selectable 2.5 V or 3.3 V compliant output signals

                                 2.5 V JEDEC JESD 8-5

                                 3.3 V JEDEC JESD 8-A (LVTTL and LVCMOS)

                                 3.3 V PCI compliant

                                 Ability to drive LVTTL and LVCMOS levels

                                 Selectable drive strengths

                                 Selectable slew rates

                                 Tristate

I/O pads configured as bidirectional Selectable 2.5 V or 3.3 V compliant output signals

buffers                         2.5 V JEDEC JESD 8-5

                                 3.3 V JEDEC JESD 8-A (LVTTL and LVCMOS)

                                 3.3 V PCI compliant

                                 Optional pull-up resistor

                                 Selectable drive strengths

                                 Selectable slew rates

                                 Tristate

2-6                                                    v5.9
                                                                                      ProASICPLUS Flash Family FPGAs

Power-Up Sequencing                                              low voltage differential amplifier) and a signal and its
                                                                 complement, PPECL (I/P) (PECLN) and NPECL (PECLREF).
While ProASICPLUS devices are live at power-up, the order        The LVPECL input pad cell differs from the standard I/O
of VDD and VDDP power-up is important during system              cell in that it is operated from VDD only.
start-up. VDD should be powered up simultaneously with           Since it is exclusively an input, it requires no output
VDDP on ProASICPLUS devices. Failure to follow these             signal, output enable signal, or output configuration
guidelines may result in undesirable pin behavior during         bits. As a special high-speed differential input, it also
system start-up. For more information, refer to Actel's          does not require pull-ups. Recommended termination
Power-Up Behavior of ProASICPLUS Devices application             for LVPECL inputs is shown in Figure 2-7. The LVPECL pad
note.                                                            cell compares voltages on the PPECL (I/P) pad (as
                                                                 illustrated in Figure 2-8) and the NPECL pad and sends
LVPECL Input Pads                                                the results to the global MUX (Figure 2-11 on page 2-11).
                                                                 This high-speed, low-skew output essentially controls the
In addition to standard I/O pads and power pads,                 clock conditioning circuit.
ProASICPLUS devices have a single LVPECL input pad on
both the east and west sides of the device, along with           LVPECLs are designed to meet LVPECL JEDEC receiver
AVDD and AGND pins to power the PLL block. The                   standard levels (Table 2-5).
LVPECL pad cell consists of an input buffer (containing a

        PPECL                               Z 0= 50

        From LVPECL Driver                                                         +  Data
                                      Z 0= 50              R = 100

                    NPECL                                                          _

Figure 2-7 Recommended Termination for LVPECL Inputs

        Voltage
            2.72

           2.125
            1.49
            0.86

Figure 2-8 LVPECL High and Low Threshold Values

Table 2-5 LVPECL Receiver Specifications

Symbol         Parameter                                         Minimum              Maximum    Units
                                                                     1.49                 2.72      V
VIH     Input High Voltage                                           0.86                 2.125     V
                                                                      0.3                  VDD      V
VIL     Input Low Voltage

VID     Differential Input Voltage

                                                           v5.9                                         2-7
ProASICPLUS Flash Family FPGAs

Boundary Scan (JTAG)                                            pins are dedicated for boundary-scan test usage. Actel
                                                                recommends that a nominal 20 k pull-up resistor is
ProASICPLUS devices are compatible with IEEE Standard           added to TDO and TCK pins.
1149.1, which defines a set of hardware architecture and
mechanisms for cost-effective, board-level testing. The         The TAP controller is a four-bit state machine (16 states)
basic ProASICPLUS boundary-scan logic circuit is composed       that operates as shown in Figure 2-10 on page 2-9. The
of the TAP (test access port), TAP controller, test data        1s and 0s represent the values that must be present at
registers, and instruction register (Figure 2-9). This circuit  TMS at a rising edge of TCK for the given state transition
supports all mandatory IEEE 1149.1 instructions (EXTEST,        to occur. IR and DR indicate that the instruction register
SAMPLE/PRELOAD and BYPASS) and the optional                     or the data register is operating in that state.
IDCODE instruction (Table 2-6).                                 ProASICPLUS devices have to be programmed at least
                                                                once for complete boundary-scan functionality to be
Each test section is accessed through the TAP, which has        available. Prior to being programmed, EXTEST is not
five associated pins: TCK (test clock input), TDI and TDO       available. If boundary-scan functionality is required prior
(test data input and output), TMS (test mode selector)          to programming, refer to online technical support on the
and TRST (test reset input). TMS, TDI and TRST are              Actel website and search for ProASICPLUS BSDL.
equipped with pull-up resistors to ensure proper
operation when no input data is supplied to them. These

                                   I/O         I/O              I/O         I/O  I/O

                TDI                                                                   Test Data
                                                                                      Registers

                                                                Bypass Register                  I/O

                TCK

                                                                                                 I/O

                TMS                   TAP      Instruction           Device
                                   Controller   Register             Logic

                                                                                                 I/O

                TRST                                                                             I/O

                TDO

                                   I/O         I/O              I/O         I/O  I/O

Figure 2-9 ProASICPLUS JTAG Boundary Scan Test Logic Circuit

Table 2-6 Boundary-Scan Opcodes                               Table 2-6 Boundary-Scan Opcodes

                                   Hex Opcode                                                         Hex Opcode

EXTEST                             00                                CLAMP                            05

SAMPLE/PRELOAD                     01                                BYPASS                           FF

IDCODE                             0F

2-8                                                 v5.9
                                                                                                ProASICPLUS Flash Family FPGAs

The TAP controller receives two control inputs (TMS and              with four fields (lowest significant byte (LSB), ID number,
TCK) and generates control and clock signals for the rest            part number and version). The boundary-scan register
of the test logic architecture. On power-up, the TAP                 observes and controls the state of each I/O pin.
controller enters the Test-Logic-Reset state. To guarantee
a reset of the controller from any of the possible states,           Each I/O cell has three boundary-scan register cells, each
TMS must remain high for five TCK cycles. The TRST pin               with a serial-in, serial-out, parallel-in, and parallel-out
may also be used to asynchronously place the TAP                     pin. The serial pins are used to serially connect all the
controller in the Test-Logic-Reset state.                            boundary-scan register cells in a device into a boundary-
ProASICPLUS devices support three types of test data                 scan register chain, which starts at the TDI pin and ends
registers: bypass, device identification, and boundary               at the TDO pin. The parallel ports are connected to the
scan. The bypass register is selected when no other                  internal core logic tile and the input, output, and control
register needs to be accessed in a device. This speeds up            ports of an I/O buffer to capture and load data into the
test data transfer to other devices in a test data path.             register to control or observe the logic state of each I/O.
The 32-bit device identification register is a shift register

1  Test-Logic
     Reset

         0

0  Run-Test/                                1           Select-DR-         1                    Select-IR-     1

   Idle                                                        Scan                             Scan

                                                                     0                                0

                                               1        Capture-DR                     1        Capture-IR

                                                                     0                                0

                                                                                    0                              0
                                                               Shift-DR                         Shift-IR

                                                                     1                                1

                                                               Exit-DR 1                        Exit-IR 1

                                                  0                  0                    0           0

                                                        Pause-DR                                Pause-IR

                                                                     1                                1
                                                  0 Exit2-DR
                                                                                          0     Exit2-IR
                                                                     1
                                                                                                      1

                                                        Update-DR                               Update-IR

                                                     1                  0                    1              0

Figure 2-10 TAP Controller State Diagram

                                                               v5.9                                                   2-9
ProASICPLUS Flash Family FPGAs

Timing Control and                                                  follows (Figure 2-12 on page 2-12, Table 2-7 on page 2-
Characteristics                                                     12, and Table 2-8 on page 2-13):

ProASICPLUS Clock Management System                                 Global A (secondary clock)

ProASICPLUS devices provide designers with very flexible                Output from Global MUX A
clock conditioning capabilities. Each member of the                      Conditioned version of PLL output (fOUT) delayed
ProASICPLUS family contains two phase-locked loop (PLL)
blocks which perform the following functions:                                or advanced
                                                                         Divided version of either of the above
    Clock Phase Adjustment via Programmable Delay                      Further delayed version of either of the above
         (250 ps steps from 7 ns to +8 ns)
                                                                             (0.25 ns, 0.50 ns, or 4.00 ns delay)1
    Clock Skew Minimization
    Clock Frequency Synthesis                                     Global B
Each PLL has the following key features:
    Input Frequency Range (fIN) = 1.5 to 180 MHz                      Output from Global MUX B
    Feedback Frequency Range (fVCO) = 24 to 180 MHz                   Delayed or advanced version of fOUT
    Output Frequency Range (fOUT) = 8 to 180 MHz                      Divided version of either of the above
    Output Phase Shift = 0 and 180                                  Further delayed version of either of the above
    Output Duty Cycle = 50%
    Low Output Jitter (maximum at 25C)                                    (0.25 ns, 0.50 ns, or 4.00 ns delay)2

          fVCO <10 MHz. Jitter 1% or better                       Functional Description
          10 MHz < fVCO < 60 MHz. Jitter 2% or better
          fVCO > 60 MHz. Jitter 1% or better                      Each PLL block contains four programmable dividers as
Note: Jitter (ps) = Jitter (%) period                             shown in Figure 2-11 on page 2-11. These allow
For Example:                                                        frequency scaling of the input clock signal as follows:

Jitter in picoseconds at 100 MHz = 0.01 (1/100E6) = 100 ps             The n divider divides the input clock by integer
                                                                             factors from 1 to 32.
    Maximum Acquisition = 80 s for fVCO > 40 MHz
         Time                                                            The m divider in the feedback path allows
                                         = 30 s for fVCO < 40 MHz           multiplication of the input clock by integer factors
                                                                             ranging from 1 to 64.
    Low Power Consumption 6.9 mW (max. analog
         supply) + 7.0 W/MHz (max. digital supply)                   The two dividers together can implement any
                                                                             combination of multiplication and division
Physical Implementation                                                      resulting in a clock frequency between 24 and 180
                                                                             MHz exiting the PLL core. This clock has a fixed
Each side of the chip contains a clock conditioning circuit                  50% duty cycle.
based on a 180 MHz PLL block (Figure 2-11 on page
2-11). Two global multiplexed lines extend along each                   The output frequency of the PLL core is given by
side of the chip to provide bidirectional access to the PLL                  the formula in EQ 2-1 (fREF is the reference clock
on that side (neither MUX can be connected to the                            frequency):
opposite side's PLL). Each global line has optional LVPECL
input pads (described below). The global lines may be                    fOUT = fREF m n
driven by either the LVPECL global input pad or the
outputs from the PLL block, or both. Each global line can                                                                                      EQ 2-1
be driven by a different output from the PLL. Unused
global pins can be configured as regular I/Os or left                The third and fourth dividers (u and v) permit the
unconnected. They default to an input with pull-up. The                 signals applied to the global network to each be
two signals available to drive the global networks are as               further divided by integer factors ranging from 1
                                                                        to 4.

                                                                    The implementations shown in EQ 2-2 and EQ 2-3 enable

                                                                    the user to define a wide range of frequency multiplier

                                                                    and divisors.

                                                                                     fGLB = (---n----m-----u----)-

                                                                                     fGLA  =  -------m---------      EQ 2-2
                                                                                              (n v)                EQ 2-3

      1. This mode is available through the delay feature of the global MUX driver.

2-10                            v5.9
                                                                                              ProASICPLUS Flash Family FPGAs

The clock conditioning circuit can advance or delay the             signals relative to other signals to assist in the control of
clock up to 8 ns (in increments of 0.25 ns) relative to the         input set-up times. Not all possible combinations of input
positive edge of the incoming reference clock. The system           and output modes can be used. The degrees of freedom
also allows for the selection of output frequency clock             available in the bidirectional global pad system and in
phases of 0 and 180.                                              the clock conditioning circuit have been restricted. This
                                                                    avoids unnecessary and unwieldy design kit and software
Prior to the application of signals to the rib drivers, they        work.
pass through programmable delay units, one per global
network. These units permit the delaying of global

                                                            AVDD AGND VDD GND      GLA
                       Global MUX B OUT

Input Pins to the PLL                                         Clock Conditioning          GLB
                                                                     Circuitry     27 Flash
See Figure 2-15        External Feedback Signal                                    4 Configuration Bits
on pa+ge 2-15         Global MUX A OUT                         (Top level view)
         -                                                                                Dynamic
                                                                                   8 Configuration Bits

Clock Conditioning Circuitry Detailed Block Diagram

CLK                                 Bypass Primary

P+                                                                                OBMUX[2:0]
P-                                                                              1

Clock from Core        FIVDIV[4:0]                                              7                               DLYB[1:0]
  (GLINT mode)             n                                                                           0  Delay Line 0.0 ns, 0.25 ns, GLB
                                      PLL Core                180              6                          0.50 ns and 4.00 ns
          EXTFB            m                                    0
                       FBDIV[5:0]                                               5  u

                                                                                4 OBDIV[1:0]

                                                                                2

                                                     1

                                                                    Delay Line

                          0                                         0.25 ns to
                          1
                 XDLYSEL                             2              4.00 ns,    3

                             Deskew                                 16 steps,
                             Delay
                             2.95 ns                                0.25 ns        OADIV[1:0]

                                                     3              increments                              DLYA[1:0]

                                                              FBDLY[3:0]        2  v                      Delay Line 0.0 ns, 0.25 ns,
                                                                                                           0.50 ns and 4.00 ns
                                                                                                                                        GLA

                                                     FBSEL[1:0]                 1
                                                                                  OAMUX[1:0]

      CLKA                   Bypass Secondary

Clock from Core
(GLINT mode)

Notes:
1. FBDLY is a programmable delay line from 0 to 4 ns in 250 ps increments.
2. DLYA and DLYB are programmable delay lines, each with selectable values 0 ps, 250 ps, 500 ps, and 4 ns.
3. OBDIV will also divide the phase-shift since it takes place after the PLL Core.
Figure 2-11 PLL Block Top-Level View and Detailed PLL Block Diagram

                                                              v5.9                                                                           2-11
   ProASICPLUS Flash Family FPGAs

         Package Pins  Physical I/O                                     Global MUX   Global MUX B
                          Buffers                                Configuration Tile  OUT
                 GL
            NPECL      Std. Pad Cell                             Configuration Tile  External
            PPECL                                                                    Feedback
                       PECL Pad Cell
                                                                                     Global MUX A
         GLMX          Std. Pad Cell                                                 OUT
             GL        Std. Pad Cell

                                                       CORE

                       Legend                                    DATA Signals to the Global MUX
                            Physical Pin                         Control Signals to the Global MUX
                            DATA Signals to the Core
                            DATA Signals to the PLL Block

Note: When a signal from an I/O tile is connected to the core, it cannot be connected to the global MUX at the same time.
Figure 2-12 Input Connectors to ProASICPLUS Clock Conditioning Circuitry

Table 2-7 Clock-Conditioning Circuitry MUX Settings

MUX                                Datapath                                               Comments
FBSEL                                                            0.25 to 4 ns in 0.25 ns increments
                                                                 Fixed delay of 2.95 ns
1        Internal Feedback                                       +0.25 to +4 ns in 0.25 ns increments

2        Internal Feedback and Advance Clock Using FBDLY

3        External Feedback (EXTFB)

XDLYSEL

0        Feedback Unchanged

1        Deskew feedback by advancing clock by system delay

OBMUX                                 GLB

0        Primary bypass, no divider

1        Primary bypass, use divider

2        Delay Clock Using FBDLY

4        Phase Shift Clock by 0

5        Reserved

6        Phase Shift Clock by +180

7        Reserved

OAMUX                                 GLA

0        Secondary bypass, no divider

1        Secondary bypass, use divider

2        Delay Clock Using FBDLY                                 +0.25 to +4 ns in 0.25 ns increments

3        Phase Shift Clock by 0

2-12                                                       v5.9
                                                                   ProASICPLUS Flash Family FPGAs

Table 2-8 Clock Conditioning Circuitry Delay-Line                Sample Implementations
                  Settings
                                                                   Frequency Synthesis
Delay Line  Delay Value (ns)
                                                                   Figure 2-13 on page 2-14 illustrates an example where
DLYB                                                               the PLL is used to multiply a 33 MHz external clock up to
                                                                   133 MHz. Figure 2-14 on page 2-14 uses two dividers to
0           0                                                      synthesize a 50 MHz output clock from a 40 MHz input
                                                                   reference clock. The input frequency of 40 MHz is
1           +0.25                                                  multiplied by five and divided by four, giving an output
                                                                   clock (GLB) frequency of 50 MHz. When dividers are
2           +0.50                                                  used, a given ratio can be generated in multiple ways,
                                                                   allowing the user to stay within the operating frequency
3           +4.0                                                   ranges of the PLL. For example, in this case the input
                                                                   divider could have been two and the output divider also
DLYA                                                               two, giving us a division of the input frequency by four
                                                                   to go with the feedback loop division (effective
0           0                                                      multiplication) by five.

1           +0.25                                                  Adjustable Clock Delay

2           +0.50                                                  Figure 2-15 on page 2-15 illustrates the delay of the
                                                                   input clock by employing one of the adjustable delay
3           +4.0                                                   lines. This is easily done in ProASICPLUS by bypassing the
                                                                   PLL core entirely and using the output delay line. Notice
Lock Signal                                                        also that the output clock can be effectively advanced
                                                                   relative to the input clock by using the delay line in the
An active high Lock signal (added via the SmartGen PLL             feedback path. This is shown in Figure 2-16 on page 2-15.
development tool) indicates that the PLL has locked to
the incoming clock signal. The PLL will acquire and                Clock Skew Minimization
maintain a lock even when there is jitter on the incoming
clock signal. The PLL will maintain lock with an input             Figure 2-17 on page 2-16 indicates how feedback from
jitter up to 5% of the input period, with a maximum of             the clock network can be used to create minimal skew
5 ns. Users can employ the Lock signal as a soft reset of          between the distributed clock network and the input
the logic driven by GLB and/or GLA. Note if FIN is not             clock. The input clock is fed to the reference clock input
within specified frequencies, then both the FOUT and lock          of the PLL. The output clock (GLA) feeds a clock network.
signal are indeterminate.                                          The feedback input to the PLL uses a clock input delayed
                                                                   by a routing network. The PLL then adjusts the phase of
PLL Configuration Options                                          the input clock to match the delayed clock, thus
                                                                   providing nearly zero effective skew between the two
The PLL can be configured during design (via flash-                clocks. Refer to Actel's Using ProASICPLUS Clock
configuration bits set in the programming bitstream) or            Conditioning Circuits application note for more
dynamically during device operation, thus eliminating              information.
the need to reprogram the device. The dynamic
configuration bits are loaded into a serial-in/parallel-out
shift register provided in the clock conditioning circuit.
The shift register can be accessed either from user logic
within the device or via the JTAG port. Another option is
internal dynamic configuration via user-designed
hardware. Refer to Actel's ProASICPLUS PLL Dynamic
Reconfiguration Using JTAG application note for more
information.

For information on the clock conditioning circuit, refer
to Actel's Using ProASICPLUS Clock Conditioning Circuits
application note.

                                                             v5.9  2-13
ProASICPLUS Flash Family FPGAs

                                1

      Global MUX B OUT          n                                               180      D GLB

      33 MHz                                        PLL Core                     0    u

                                m                                                     1  133 MHz

                                4

                                                                              D        v  D GLA
                                                   D
       External Feedback

      Global MUX A OUT

Figure 2-13 Using the PLL 33 MHz In, 133 MHz Out

                                4                                 180

      Global MUX B OUT          n                  PLL Core                                             D GLB
                                                                                       u
      40 MHz                                                       0
                                                                                                       50 MHz
                                m                                                     1

                                5

                                                                               D       v  D GLA
                                                    D
       External Feedback

      Global MUX A OUT

Figure 2-14 Using the PLL 40 MHz In, 50 MHz Out

2-14                                                v5.9
                                                                                                      ProASICPLUS Flash Family FPGAs

                  1

Global MUX B OUT  n                                                        180                                   D GLB
                                                                                                  u
133 MHz                                                       PLL Core
                                                                                                                133 MHz
                  m                                                        0                    1

                  1

                                                                    D

                                                           D                                      v  D GLA
                   External Feedback
                  Global MUX A OUT

Figure 2-15 Using the PLL to Delay the Input Clock

                  1

Global MUX B OUT  n                                                          180                                  D GLB
                                                                                                  u
133 MHz                                                       PLL Core
                                                                                                                 133 MHz
                  m                                                          0                  1

                  1

                                                                                               D  v  D GLA
                                                                    D
                        External Feedback

                       Global MUX A OUT

Figure 2-16 Using the PLL to Advance the Input Clock

                                                              v5.9                                                         2-15
ProASICPLUS Flash Family FPGAs

      Off-Chip      On-Chip

                                /1

      Global MUX B              n                            180                    GL
            OUT                                                                       B
                                                                                   D
                    133 MHz                      PLL Core           u

                                m                            0

                                                                               /1

                                                           D

      External                      D

      Feedback                                                                     133 MHz

                                                                    v             D  GL
                                                                                      A
      Global MUX A
            OUT

                    Reference          Q SET D
                       Clock           Q

                                             CLR

Figure 2-17 Using the PLL for Clock Deskewing

2-16                                              v5.9
                                                                                  ProASICPLUS Flash Family FPGAs

Logic Tile Timing Characteristics                                 Timing Derating

Timing characteristics for ProASICPLUS devices fall into          Since ProASICPLUS devices are manufactured with a
three categories: family dependent, device dependent,             CMOS process, device performance will vary with
and design dependent. The input and output buffer                 temperature, voltage, and process. Minimum timing
characteristics are common to all ProASICPLUS family              parameters reflect maximum operating voltage,
members. Internal routing delays are device dependent.            minimum operating temperature, and optimal process
Design dependency means that actual delays are not                variations. Maximum timing parameters reflect minimum
determined until after placement and routing of the               operating voltage, maximum operating temperature,
user's design are complete. Delay values may then be              and worst-case process variations (within process
determined by using the Timer utility or by performing            specifications). The derating factors shown in Table 2-9
simulation with post-layout delays.                               should be applied to all timing data contained within
                                                                  this datasheet.
Critical Nets and Typical Nets
                                                                  All timing numbers listed in this datasheet represent
Propagation delays are expressed only for typical nets,           sample timing characteristics of ProASICPLUS devices.
which are used for initial design performance evaluation.         Actual timing delay values are design-specific and can be
Critical net delays can then be applied to the most               derived from the Timer tool in Actel's Designer software
timing-critical paths. Critical nets are determined by net        after place-and-route.
property assignment prior to place-and-route. Refer to
the Actel Designer User's Guide or online help for details
on using constraints.

Table 2-9   Temperature and Voltage Derating Factors
             (Normalized to Worst-Case Commercial, TJ = 70C, VDD = 2.3 V)

             55C 40C  0C   25C  70C                        85C      110C 125C 135C 150C

2.3 V        0.84  0.86   0.91  0.94                        1.00  1.02      1.05  1.13  1.18                               1.27

2.5 V        0.81  0.82   0.87  0.90                        0.95  0.98      1.01  1.09  1.13                               1.21

2.7 V        0.77  0.79   0.83  0.86                        0.91  0.93      0.96  1.04  1.08                               1.16

Notes:
1. The user can set the junction temperature in Designer software to be any integer value in the range of 55C to 175C.
2. The user can set the core voltage in Designer software to be any value between 1.4 V and 1.6 V.

                                                            v5.9                                                           2-17
ProASICPLUS Flash Family FPGAs

PLL Electrical Specifications

Parameter                                 Value TJ  40C    Value TJ > 40C                     Notes
Frequency Ranges

Reference Frequency fIN (min.)            2.0 MHz                       1.5 MHz    Clock conditioning circuitry (min.) lowest input
                                                                                   frequency

Reference Frequency fIN (max.)            180 MHz                       180 MHz    Clock conditioning circuitry (max.) highest input
                                                                                   frequency

OSC Frequency fVCO (min.)                 60                            24 MHz     Lowest output frequency voltage controlled
                                                                                   oscillator

OSC Frequency fVCO (max.)                 180                           180 MHz    Highest output frequency voltage controlled
                                                                                   oscillator

Clock Conditioning Circuitry fOUT (min.)  fIN  40 = 18 MHz               6 MHz     Lowest output frequency clock conditioning
Clock Conditioning Circuitry fOUT (max.)  fIN > 40 = 16 MHz             180 MHz    circuitry

                                          180                                      Highest output frequency clock conditioning
                                                                                   circuitry

Acquisition Time from Cold Start

Acquisition Time (max.)                   80 s                          30 s       fVCO  40 MHz
                                                                        80 s       fVCO > 40 MHz
Acquisition Time (max.)                   80 s

Long Term Jitter Peak-to-Peak Max.*

Temperature                                                        Frequency MHz

25C (or higher)                                             fVCO< 10                                                                10 CO<60 >60
                                                             1% 2% 1% Jitter(ps) = Jitter(%)*period
                                                                                           For example:
                                                                                           Jitter in picoseconds at 100 MHz
                                                                                           = 0.01 * (1/100E6) = 100 ps

0C                                                          1.5% 2.5% 1%

40C                                                        2.5% 3.5% 1%

55C                                                        2.5% 3.5% 1%

Power Consumption

Analog Supply Power (max.*)                                        6.9 mW per PLL
Digital Supply Current (max.)
                                                                     7 W/MHz

Duty Cycle                                                              50% 0.5%

                                                             5% input period (max. Maximum jitter allowable on an input

Input Jitter Tolerance                                                  5 ns)      clock to acquire and maintain lock.

Note: *High clock frequencies (>60 MHz) under typical setup conditions

2-18                                                         v5.9
                                                                             ProASICPLUS Flash Family FPGAs

PLL I/O Constraints

PLL locking is guaranteed only when the following constraints are followed:

Table 2-10 PLL I/O Constraints

                                  TJ  40C                                   Value TJ > 40C

I/O Type  PLL locking is guaranteed only when using low drive strength and    No Constraints
          low slew rate I/O. PLL locking may be inconsistent when using high
          drive strength or high slew rate I/Os

SSO       APA300                  Hermetic packages  8 SSO                    With FIN  180 MHz and

                                  Plastic packages  16 SSO                    outputs         switching
                                                                              simultaneously

          APA600                  Hermetic packages  16 SSO

          APA1000                 Plastic packages  32 SSO                    With FIN  50 MHz and half
          APA300                  Hermetic packages  16 SSO                   outputs switching on positive
          APA600                  Plastic packages  32 SSO                    clock edge, half switching on
          APA1000                 Hermetic packages  12 SSO                   the negative clock edge no less
                                  Plastic packages  20 SSO                    than 10 ns later
                                  Hermetic packages  32 SSO
                                  Plastic packages  64 SSO
                                  Hermetic packages  32 SSO
                                  Plastic packages  64 SSO

                                  v5.9                                                          2-19
ProASICPLUS Flash Family FPGAs

User Security                                                      Embedded Memory Configurations

  ProASICPLUS devices have FlashLock protection bits that,          The embedded memory in the ProASICPLUS family
  once programmed, block the entire programmed                      provides great configuration flexibility (Table 2-12). Each
  contents from being read externally. Refer to Table 2-11          ProASICPLUS block is designed and optimized as a two-
  for details on the number of bits in the key for each             port memory (one read, one write). This provides 198
  device. If locked, the user can only reprogram the device         kbits of two-port and/or single port memory in the
  employing the user-defined security key. This protects            APA1000 device.
  the device from being read back and duplicated. Since
  programmed data is stored in nonvolatile memory cells             Each memory block can be configured as FIFO or SRAM,
  (actually very small capacitors) rather than in the wiring,       with independent selection of synchronous or
  physical deconstruction cannot be used to compromise              asynchronous read and write ports (Table 2-13).
  data. This type of security breach is further discouraged         Additional characteristics include programmable flags as
  by the placement of the memory cells beneath the four             well as parity checking and generation. Figure 2-18 on
  metal layers (whose removal cannot be accomplished                page 2-22 and Figure 2-19 on page 2-23 show the block
  without disturbing the charge in the capacitor). This is          diagrams of the basic SRAM and FIFO blocks. Table 2-14
  the highest security provided in the industry. For more           on page 2-22 and Table 2-15 on page 2-23 describe
  information, refer to Actel's Design Security in                  memory block SRAM and FIFO interface signals,
  Nonvolatile Flash and Antifuse FPGAs white paper.                 respectively. A single memory block is designed to
                                                                    operate at up to 150 MHz (standard speed grade typical
Table 2-11 Flashlock Key Size by Device                           conditions). Each block is comprised of 256 9-bit words
                                                                    (one read port, one write port). The memory blocks may
Device                          Key Size                            be cascaded in width and/or depth to create the desired
                                                                    memory organization. (Figure 2-20 on page 2-24). This
APA075                          79 bits                             provides optimal bit widths of 9 (one block), 18, 36, and
                                                                    72, and optimal depths of 256, 512, 768, and 1,024. Refer
APA150                          79 bits                             to Actel's SmartGen User's Guide for more information.

APA300                          79 bits                             Figure 2-21 on page 2-24 gives an example of optimal
                                                                    memory usage. Ten blocks with 23,040 bits have been
APA450                          119 bits                            used to generate three arrays of various widths and
                                                                    depths. Figure 2-22 on page 2-24 shows how RAM blocks
APA600                          167 bits                            can be used in parallel to create extra read ports. In this
                                                                    example, using only 10 of the 88 available blocks of the
APA750                          191 bits                            APA1000 yields an effective 6,912 bits of multiple port
                                                                    RAM. The Actel SmartGen software facilitates building
APA1000                         263 bits                            wider and deeper memory configurations for optimal
                                                                    memory usage.
Embedded Memory Floorplan

The embedded memory is located across the top and
bottom of the device in 256x9 blocks (Figure 1-1 on page
1-2). Depending on the device, up to 88 blocks are
available to support a variety of memory configurations.
Each block can be programmed as an independent
memory array or combined (using dedicated memory
routing resources) to form larger, more complex memory
configurations. A single memory configuration could
include blocks from both the top and bottom memory
locations.

Table 2-12 ProASICPLUS Memory Configurations by Device

                                                               Maximum Width  Maximum Depth

Device   Bottom                            Top                 D    W         D      W

APA075   0                                 12                  256  108       1,536  9

APA150   0                                 16                  256  144       2,048  9

APA300   16                                16                  256  144       2,048  9

APA450   24                                24                  256  216       3,072  9

APA600   28                                28                  256  252       3,584  9

APA750   32                                32                  256  288       4,096  9

APA1000  44                                44                  256  396       5,632  9

2-20                                            v5.9
                                                                            ProASICPLUS Flash Family FPGAs

Table 2-13 Basic Memory Configurations

Type  Write Access                        Read Access              Parity   Library Cell Name
                                                                  Checked       RAM256x9AA
RAM   Asynchronous                        Asynchronous           Generated     RAM256x9AAP
                                                                  Checked       RAM256x9AST
RAM   Asynchronous                        Asynchronous           Generated     RAM256x9ASTP
                                                                  Checked       RAM256x9ASR
RAM   Asynchronous  Synchronous Transparent                      Generated     RAM256x9ASRP
                                                                  Checked       RAM256x9SA
RAM   Asynchronous  Synchronous Transparent                      Generated       RAM256xSAP
                                                                  Checked       RAM256x9SST
RAM   Asynchronous                        Synchronous Pipelined  Generated     RAM256x9SSTP
                                                                  Checked       RAM256x9SSR
RAM   Asynchronous                        Synchronous Pipelined  Generated     RAM256x9SSRP
                                                                  Checked        FIFO256x9AA
RAM   Synchronous                         Asynchronous           Generated      FIFO256x9AAP
                                                                  Checked       FIFO256x9AST
RAM   Synchronous                         Asynchronous           Generated     FIFO256x9ASTP
                                                                  Checked       FIFO256x9ASR
RAM   Synchronous   Synchronous Transparent                      Generated     FIFO256x9ASRP
                                                                  Checked        FIFO256x9SA
RAM   Synchronous   Synchronous Transparent                      Generated      FIFO256x9SAP
                                                                  Checked       FIFO256x9SST
RAM   Synchronous                         Synchronous Pipelined  Generated      FIFO256x9SSTP
                                                                  Checked       FIFO256x9SSR
RAM   Synchronous                         Synchronous Pipelined  Generated      FIFO256x9SSRP

FIFO  Asynchronous                        Asynchronous

FIFO  Asynchronous                        Asynchronous

FIFO  Asynchronous  Synchronous Transparent

FIFO  Asynchronous  Synchronous Transparent

FIFO  Asynchronous                        Synchronous Pipelined

FIFO  Asynchronous                        Synchronous Pipelined

FIFO  Synchronous                         Asynchronous

FIFO  Synchronous                         Asynchronous

FIFO  Synchronous   Synchronous Transparent

FIFO  Synchronous   Synchronous Transparent

FIFO  Synchronous                         Synchronous Pipelined

FIFO  Synchronous                         Synchronous Pipelined

                                                        v5.9                                   2-21
ProASICPLUS Flash Family FPGAs

               DI <0:8>                             DO <0:8>        DI <0:8>               DO <0:8>
       WADDR <0:7>                                                                         RADDR <0:7>
                              SRAM                  RADDR <0:7> WADDR <0:7>      SRAM
                    WRB       (256x9)                                           (256x9)    RDB
                WBLKB                               RDB                WRB                 RBLKB
                WCLKS       Sync Write              RBLKB                     Async Write  RCLKS
                                and                 RCLKS           WBLKB          and
                    WPE                                                WPE                 RPE
                            Sync Read               RPE                       Async Read
                               Ports                                              Ports

               DI <0:8>       PARODD                DO <0:8>        DI <0:8>     PARODD    DO <0:8>
       WADDR <0:7>                                                                         RADDR <0:7>
                               SRAM                 RADDR <0:7> WADDR <0:7>      SRAM
                    WRB       (256x9)                                           (256x9)    RDB
                WBLKB                               RDB                WRB                 RBLKB
                WCLKS       Sync Write              RBLKB           WBLKB     Async Write  RCLKS
                                and                                                and
                    WPE                             RPE             WPE                    RPE
                            Async Read                                         Sync Read
                                Ports                                             Ports

                               PARODD                                         PARODD

Note: Each RAM block contains a multiplexer (called DMUX) for each output signal, increasing design efficiency. These DMUX cells do not
          consume any core logic tiles and connect directly to high-speed routing resources between the RAM blocks. They are used when
          RAM blocks are cascaded and are automatically inserted by the software tools.

Figure 2-18 Example SRAM Block Diagrams

Table 2-14 Memory Block SRAM Interface Signals

SRAM Signal              Bits   In/Out                                                         Description
                                                    Write clock used on synchronization on write side
WCLKS                    1              In          Read clock used on synchronization on read side
                                                    Read address
RCLKS                    1              In          Read block select (active Low)
                                                    Read pulse (active Low)
RADDR<0:7>               8              In          Write address
                                                    Write block select (active Low)
RBLKB                    1              In          Input data bits <0:8>, <8> can be used for parity In
                                                    Write pulse (active Low)
RDB                      1              In          Output data bits <0:8>, <8> can be used for parity out
                                                    Read parity error (active High)
WADDR<0:7>               8              In          Write parity error (active High)
                                                    Selects odd parity generation/detect when High, even parity when Low
WBLKB                    1              In

DI<0:8>                  9              In

WRB                      1              In

DO<0:8>                  9              Out

RPE                      1              Out

WPE                      1              Out

PARODD                   1              In

Note: Not all signals shown are used in all modes.

2-22                                                          v5.9
                                                                                            ProASICPLUS Flash Family FPGAs

               DI<0:8>          FIFO              DO <0:8>              DI<0:8>       FIFO        DO <0:8>
         LEVEL<0:7>           (256x9)                             LEVEL<0:7>        (256x9)
         LGDEP<0:2>                               WPE             LGDEP<0:2>                      WPE
                            Sync Write            RPE                             Sync Write      RPE
                   WRB          and               FULL                      WRB       and         FULL
               WBLKB                              EMPTY                 WBLKB                     EMPTY
                            Sync Read             EQTH                            Async Read      EQTH
                    RDB        Ports              GEQTH                      RDB      Ports       GEQTH
                 RBLKB                            RESET                   RBLKB
             PARODD                               RCLKS               PARODD                      RESET

                WCLKS                                                    WCLKS

              DI <0:8>           FIFO    DO <0:8>                      DI <0:8>        FIFO       DO <0:8>
         LEVEL <0:7>           (256x9)                            LEVEL <0:7>        (256x9)
         LGDEP<0:2>                      WPE                      LGDEP<0:2>                      WPE
                            Async Write  RPE                                      Async Write     RPE
                   WRB           and     FULL                               WRB        and        FULL
               WBLKB                     EMPTY                          WBLKB                     EMPTY
                             Sync Read   EQTH                                     Async Read      EQTH
                    RDB         Ports    GEQTH                               RDB      Ports       GEQTH
                 RBLKB                   RESET                            RBLKB
             PARODD                      RCLKS                                                    RESET
                                                                      PARODD

Note: Each RAM block contains a multiplexer (called DMUX) for each output signal, increasing design efficiency. These DMUX cells do not
          consume any core logic tiles and connect directly to high-speed routing resources between the RAM blocks. They are used when
          RAM blocks are cascaded and are automatically inserted by the software tools.

Figure 2-19 Basic FIFO Block Diagrams

Table 2-15 Memory Block FIFO Interface Signals

FIFO Signal              Bits In/Out                                              Description

WCLKS                    1  In           Write clock used for synchronization on write side

RCLKS                    1  In           Read clock used for synchronization on read side

LEVEL <0:7>              8  In           Direct configuration implements static flag logic

RBLKB                    1  In           Read block select (active Low)

RDB                      1  In           Read pulse (active Low)

RESET                    1  In           Reset for FIFO pointers (active Low)

WBLKB                    1  In           Write block select (active Low)

DI<0:8>                  9  In           Input data bits <0:8>, <8> will be generated parity if PARGEN is true

WRB                      1  In           Write pulse (active Low)

FULL, EMPTY              2  Out FIFO flags. FULL prevents write and EMPTY prevents read

EQTH, GEQTH              2  Out EQTH is true when the FIFO holds the number of words specified by the LEVEL signal.

                                         GEQTH is true when the FIFO holds (LEVEL) words or more

DO<0:8>                  9  Out Output data bits <0:8>. <8> will be parity output if PARGEN is true.

RPE                      1  Out Read parity error (active High)

WPE                      1  Out Write parity error (active High)
LGDEP <0:2>
                         3  In           Configures DEPTH of the FIFO to 2 (LGDEP+1)

PARODD                   1  In           Parity generation/detect Even when Low, odd when High

                                                            v5.9                                                2-23
ProASICPLUS Flash Family FPGAs

                                                       Word Width                                9
                                                                                        9
                                                                                9

                                                                          9                   256

                                                        9              9                 256

                                                                                256

                                                  9                        256
                                                                   256
                                               9       256
                                       9
                                                  256

      Word                             256
      Depth
                                256

                                                            88 blocks

Figure 2-20 APA1000 Memory Block Architecture

               Word Width                                  99                               99
                      9                                256 256                         256 256
                                                       256 256         256 words x 18 bits, 1 read, 1 write
      Word 256
      Depth

                  256

                                256    512 words x 18 bits, 1 read, 1 write

                                                        256

                                   1,024 words x 9 bits, 1 read, 1 write
                                                                                                                    Total Memory Blocks Used = 10
                                                                                                                    Total Memory Bits = 23,040

Figure 2-21 Example Showing Memory Arrays with Different Widths and Depths

                                       Word Width 9         Write Port                9
                                                                                            Write Port
                                       9 99 9 9
                                                                                99

      Word                             256 256 256 256                          256 256
      Depth

                                       256 256 256 256                                   Read Ports

                                                                  256 words x 9 bits, 2 read, 1 write

      Read Ports

      512 words x 9 bits, 4 read, 1 write

      Total Memory Blocks Used = 10
      Total Memory Bits = 6,912

Figure 2-22 Multi-Port Memory Usage

2-24                                                        v5.9
                                                                 ProASICPLUS Flash Family FPGAs

Design Environment                                               With the Designer software, a user can lock the design
                                                                 pins before layout while minimally impacting the results
The ProASICPLUS family of FPGAs is fully supported by            of place-and-route. Additionally, Actel's back-annotation
both Actel's Libero Integrated Design Environment               flow is compatible with all the major simulators. Another
(IDE) and Designer FPGA Development software. Actel              tool included in the Designer software is the SmartGen
Libero IDE is an integrated design manager that                  macro builder, which easily creates popular and
seamlessly integrates design tools while guiding the user        commonly used logic functions for implementation into
through the design flow, managing all design and log             your schematic or HDL design.
files, and passing necessary design data among tools.
Additionally, Libero IDE allows users to integrate both          Actel's Designer software is compatible with the most
schematic and HDL synthesis into a single flow and verify        popular FPGA design entry and verification tools from
the entire design in a single environment (see Actel's           EDA vendors, such as Mentor Graphics, Synplicity,
website for more information about Libero IDE). Libero           Synopsys, and Cadence Design Systems. The Designer
IDE includes Synplify AE from Synplicity, ViewDraw            software is available for both the Windows and UNIX
AE from Mentor Graphics, ModelSim HDL Simulator                operating systems.
from Mentor Graphics, WaveFormer LiteTM AE from
SynaptiCAD, PALACETM AE Physical Synthesis from                 ISP
Magma, and Designer software from Actel.
                                                                 The user can generate *.bit or *.stp programming files
PALACE is an effective tool when designing with                  from the Designer software and can use these files to
ProASICPLUS. PALACE AE Physical Synthesis from Magma             program a device.
takes an EDIF netlist and optimizes the performance of           ProASICPLUS devices can be programmed in-system. For
ProASICPLUS devices through a physical placement-driven          more information on ISP of ProASICPLUS devices, refer to
process, ensuring that timing closure is easily achieved.        the In-System Programming ProASICPLUS Devices and
                                                                 Performing Internal In-System Programming Using Actel's
Actel's Designer software is a place-and-route tool that         ProASICPLUS Devices application notes. Prior to being
provides a comprehensive suite of backend support tools          programmed for the first time, the ProASICPLUS device I/Os
for FPGA development. The Designer software includes             are in a tristate condition with the pull-up resistor option
the following:                                                   enabled.

    Timer A world-class integrated static timing
         analyzer and constraints editor that supports
         timing-driven place-and-route

    NetlistViewer A design netlist schematic viewer

    ChipPlanner A graphical floorplanner viewer and
         editor

    SmartPower Allows the designer to quickly
         estimate the power consumption of a design

    PinEditor A graphical application for editing pin
         assignments and I/O attributes

    I/O Attribute Editor Displays all assigned and
         unassigned I/O macros and their attributes in a
         spreadsheet format

                                                           v5.9  2-25
   ProASICPLUS Flash Family FPGAs

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Efficient Use of ProASIC Clock Trees
http://www.actel.com/documents/A500K_Clocktree_AN.pdf
I/O Features in ProASICPLUS Flash FPGAs
http://www.actel.com/documents/APA_LVPECL_AN.pdf
Power-Up Behavior of ProASICPLUS Devices
http://www.actel.com/documents/APA_PowerUp_AN.pdf
ProASICPLUS PLL Dynamic Reconfiguration Using JTAG
http://www.actel.com/documents/APA_PLLdynamic_AN.pdf
Using ProASICPLUS Clock Conditioning Circuits
http://www.actel.com/documents/APA_PLL_AN.pdf
In-System Programming ProASICPLUS Devices
http://www.actel.com/documents/APA_External_ISP_AN.pdf
Performing Internal In-System Programming Using Actel's ProASICPLUS Devices
http://www.actel.com/documents/APA_Microprocessor_AN.pdf
ProASICPLUS RAM and FIFO Blocks
http://www.actel.com/documents/APA_RAM_FIFO_AN.pdf

White Paper

Design Security in Nonvolatile Flash and Antifuse FPGAs
http://www.actel.com/documents/DesignSecurity_WP.pdf

User's Guides

Designer User's Guide
http://www.actel.com/documents/designer_UG.pdf
SmartGen Cores Reference Guide
http://www.actel.com/documents/gen_refguide_ug.pdf
ProASIC and ProASICPLUS Macro Library Guide
http://www.actel.com/documents/pa_libguide_UG.pdf

Additional Information

The following link contains additional information on ProASICPLUS devices.
http://www.actel.com/products/proasicplus/default.aspx

2-26  v5.9
                                                                                                                                                                                                                      ProASICPLUS Flash Family FPGAs

Package Thermal Characteristics                                   surface of the integrated circuit (IC) and is 110C. P is
                                                                  defined as shown in EQ 2-4:
The ProASICPLUS family is available in several package
types with a range of pin counts. Actel has selected                                                P = -T---J-------T---A--
packages based on high pin count, reliability factors, and                                                   ja
superior thermal characteristics.
                                                                                                                                             EQ 2-4
Thermal resistance defines the ability of a package to
conduct heat away from the silicon, through the                   ja is a function of the rate (in linear feet per minute
package to the surrounding air. Junction-to-ambient               (lfpm)) of airflow in contact with the package. When the
thermal resistance is measured in degrees Celsius/Watt            estimated power consumption exceeds the maximum
and is represented as Theta ja (ja). The lower the                allowed power, other means of cooling, such as
thermal resistance, the more efficiently a package will           increasing the airflow rate, must be used. The maximum
dissipate heat.                                                   power dissipation allowed for a Military temperature
                                                                  device is specified as a function of jc. The absolute
A package's maximum allowed power (P) is a function of            maximum junction temperature is 150C.
maximum junction temperature (TJ), maximum ambient
operating temperature (TA), and junction-to-ambient               The calculation of the absolute maximum power
thermal resistance ja. Maximum junction temperature is            dissipation allowed for a Military temperature
the maximum allowable temperature on the active                   application is illustrated in the following example for a
                                                                  456-pin PBGA package:

Maximum Power Allowed               =  -M-----a---x---.---j-u---n----c--t---i-o---n-----t--e---m-----p----.-----(----C----)--------M-----a---x---.---c---a---s--e-----t--e---m-----p---.----(----C-----)  =  -1---5---0-------C----------1---2---5-------C--  =  8.333W
                                                                jc(C/W)                                                                                                                                            3.0C/W

Table 2-16 Package Thermal Characteristics                                                                                                                                                                                                                                        EQ 2-5

Plastic Packages                       Pin Count  jc              Still Air         ja                                                                                                                                   2.5 m/s                                               Units
Thin Quad Flat Pack (TQFP)                  100                     33.5                                                                                                                                              500 ft./min.                                             C/W
                                                  14.0                          1.0 m/s                                                                                                                                                                                        C/W
                                                                             200 ft./min.                                                                                                                                   25.0                                               C/W
                                                                                                                                                                                                                                                                               C/W
                                                                                  27.4                                                                                                                                                                                         C/W
                                                                                                                                                                                                                                                                               C/W
Thin Quad Flat Pack (TQFP)             144        11.0            33.5                                                                                                                                          28.0                                                25.7       C/W
Plastic Quad Flat Pack (PQFP)1                                                                                                                                                                                                                                      20.8       C/W
PQFP with heat spreader2               208        8.0             26.1                                                                                                                                          22.5                                                11.9       C/W
                                                                                                                                                                                                                                                                               C/W
                                       208        3.8             16.2                                                                                                                                          13.3                                                           C/W
                                                                                                                                                                                                                                                                               C/W
Plastic Ball Grid Array (PBGA)         456        3.0             15.6                                                                                                                                          12.5                                                11.6       C/W
                                                                                                                                                                                                                                                                               C/W
Fine Pitch Ball Grid Array (FBGA)      144        3.8             26.9                                                                                                                                          22.9                                                21.5       C/W

Fine Pitch Ball Grid Array (FBGA)      256        3.8             26.6                                                                                                                                          22.8                                                21.5
Fine Pitch Ball Grid Array (FBGA)3                                                                                                                                                                                                                                  13.6
Fine Pitch Ball Grid Array (FBGA)4     484        3.2             18.0                                                                                                                                          14.7                                                15.9

                                       484        3.2             20.5                                                                                                                                          17.0

Fine Pitch Ball Grid Array (FBGA)      676        3.2             16.4                                                                                                                                          13.0                                                12.0

Fine Pitch Ball Grid Array (FBGA)      896        2.4             13.6                                                                                                                                          10.4                                                9.4

Fine Pitch Ball Grid Array (FBGA)      1152       1.8             12.0                                                                                                                                          8.9                                                 7.9

Ceramic Quad Flat Pack (CQFP)          208        2.0             22.0                                                                                                                                          19.8                                                18.0

Ceramic Quad Flat Pack (CQFP)          352        2.0             17.9                                                                                                                                          16.1                                                14.7

Ceramic Column Grid Array (CCGA/LGA)   624        6.5             8.9                                                                                                                                           8.5                                                 8.0

Notes:
1. Valid for the following devices irrespective of temperature grade: APA075, APA150, and APA300
2. Valid for the following devices irrespective of temperature grade: APA450, APA600, APA750, and APA1000
3. Depopulated array
4. Full array

                                                            v5.9                                                                                                                                                                                                               2-27
   ProASICPLUS Flash Family FPGAs

Calculating Typical Power Dissipation

ProASICPLUS device power is calculated with both a static and an active component. The active component is a function
of both the number of tiles utilized and the system speed. Power dissipation can be calculated using the following
formula:
Total Power Consumption--Ptotal

     Ptotal = Pdc + Pac
where:

      Pdc = 7 mW for the APA075
                 8 mW for the APA150
                 11 mW for the APA300
                 12 mW for the APA450
                 12 mW for the APA600
                 13 mW for the APA750
                 19 mW for the APA1000
                 Pdc includes the static components of PVDDP + PVDD + PAVDD

      Pac = Pclock + Pstorage + Plogic + Poutputs + Pinputs + Ppll + Pmemory
Global Clock Contribution--Pclock
Pclock, the clock component of power dissipation, is given by the piece-wise model:
for R < 15000 the model is: (P1 + (P2*R) (P7*R2)) * Fs (lightly-loaded clock trees)
for R > 15000 the model is: (P10 + P11*R) * Fs (heavily-loaded clock trees)
where:

       P1 = 100 W/MHz is the basic power consumption of the clock tree per MHz of the clock
       P2 = 1.3 W/MHz is the incremental power consumption of the clock tree per storage tile also per MHz of the

                 clock
       P7 = 0.00003 W/MHz is a correction factor for partially-loaded clock trees

      P10 = 6850 W/MHz is the basic power consumption of the clock tree per MHz of the clock
      P11 = 0.4 W/MHz is the incremental power consumption of the clock tree per storage tile also per MHz of

                  the clock
        R = the number of storage tiles clocked by this clock
       Fs = the clock frequency

Storage-Tile Contribution--Pstorage
Pstorage, the storage-tile (Register) component of AC power dissipation, is given by

     Pstorage = P5 * ms * Fs
where:

      P5 = 1.1 W/MHz is the average power consumption of a storage tile per MHz of its output toggling rate.
                   The maximum output toggling rate is Fs/2.

      ms = the number of storage tiles (Register) switching during each Fs cycle
      Fs = the clock frequency

2-28  v5.9
                                                                       ProASICPLUS Flash Family FPGAs

Logic-Tile Contribution--Plogic
Plogic, the logic-tile component of AC power dissipation, is given by

     Plogic = P3 * mc * Fs

where:

P3 = 1.4 W/MHz is the average power consumption of a logic tile per MHz of its output toggling rate. The
            maximum output toggling rate is Fs/2.

mc = the number of logic tiles switching during each Fs cycle
Fs = the clock frequency

I/O Output Buffer Contribution--Poutputs
Poutputs, the I/O component of AC power dissipation, is given by

     Poutputs = (P4 + (Cload * VDDP2)) * p * Fp

where:

P4 =     326 W/MHz is the intrinsic power consumption of an output pad normalized per MHz of the output
         frequency. This is the total I/O current VDDP.
Cload =  the output load
p=
Fp =     the number of outputs

         the average output frequency

I/O Input Buffer's Buffer Contribution--Pinputs
The input's component of AC power dissipation is given by

     Pinputs = P8 * q * Fq
where:

P8 = 29 W/MHz is the intrinsic power consumption of an input pad normalized per MHz of the input
            frequency.

q = the number of inputs
Fq = the average input frequency

PLL Contribution--Ppll
     Ppll = P9 * Npll

where:

      P9 = 7.5 mW. This value has been estimated at maximum PLL clock frequency.
      NPll = number of PLLs used

RAM Contribution--Pmemory
Finally, Pmemory, the memory component of AC power consumption, is given by

     Pmemory = P6 * Nmemory * Fmemory * Ememory

where:

P6       =  175 W/MHz is the average power consumption of a memory block per MHz of the clock

Nmemory =   the number of RAM/FIFO blocks
            (1 block = 256 words * 9 bits)
Fmemory =
Ememory =   the clock frequency of the memory

            the average number of active blocks divided by the total number of blocks (N) of the memory.

                Typical values for Ememory would be 1/4 for a 1k x 8,9,16, 32 memory and 1/16 for a 4kx8,
                     9, 16, and 32 memory configuration

                In addition, an application-dependent component to Ememory can be considered. For
                     example, for a 1kx8 memory configuration using only 1 cycle out of 2, Ememory = 1/4*1/2 = 1/8

                            v5.9                                                  2-29
ProASICPLUS Flash Family FPGAs

The following is an APA750 example using a shift register design with 13,440 storage tiles (Register) and 0 logic tiles.
This design has one clock at 10 MHz, and 24 outputs toggling at 5 MHz. We then calculate the various components as
follows:
Pclock

      Fs = 10 MHz
      R = 13,440
=> Pclock = (P1 + (P2*R) - (P7*R2)) * Fs = 121.5 mW
Pstorage

      ms = 13,440 (in a shift register 100% of storage tiles are toggling at each clock cycle and Fs = 10 MHz)

=> Pstorage = P5 * ms * Fs = 147.8 mW
Plogic

      mc = 0 (no logic tiles in this shift register)

=> Plogic = 0 mW
Poutputs

      Cload  = 40 pF
      VDDP   = 3.3 V
      p      = 24

      Fp = 5 MHz

=> Poutputs = (P4 + (Cload * VDDP2)) * p * Fp = 91.4 mW
Pinputs

      q      =1

      Fq     = 10 MHz

=> Pinputs = P8 * q * Fq = 0.3 mW
Pmemory

      Nmemory = 0 (no RAM/FIFO blocks in this shift register)

=> Pmemory = 0 mW
Pac
=> 361 mW
Ptotal
Pdc + Pac = 374 mW (typical)

2-30                                                     v5.9
                                                                               ProASICPLUS Flash Family FPGAs

Operating Conditions

Table 2-17 and Table 2-18 delineate operating limits.

Table 2-17 Absolute Maximum Ratings*

Parameter                               Condition                     Minimum        Maximum     Units

Supply Voltage Core (VDD)                                             0.3           3.0         V

Supply Voltage I/O Ring (VDDP)                                        0.3           4.0         V

DC Input Voltage                                                      0.3           VDDP + 0.3  V

PCI DC Input Voltage                                                  1.0           VDDP + 1.0  V

PCI DC Input Clamp Current (absolute)   VIN < 1 or VIN = VDDP + 1 V  10                         mA

LVPECL Input Voltage                                                  0.3           VDDP + 0.5  V

GND                                                                   0              0           V

Note: *Stresses beyond those listed under "Absolute Maximum Ratings" may cause permanent damage to the device. Exposure to
          absolute maximum rated conditions for extended periods may affect device reliability. Devices should not be operated outside the
          Recommended Operating Conditions.

Table 2-18 Programming, Storage, and Operating Limits

                                                                            Storage Temperature Operating

Product Grade Programming Cycles (min.) Program Retention (min.)               Min.  Max.            TJ Max.
                                                                                                    Junction
                                                                                                 Temperature

Commercial                      500                      20 years           55C    110C       110C

Industrial                      500                      20 years           55C    110C       110C

Military                        100     Refer to Table 2-19 on page 2-32 65C       150C       150C

MIL-STD-883                     100     Refer to Table 2-19 on page 2-32 65C       150C       150C

Performance Retention                                          Example the ambient temperature of a system cycles
                                                               between 100C (25% of the time) and 50C (75% of the
For devices operated and stored at 110C or less, the          time). No forced ventilation cooling system is in use. An
performance retention period is 20 years after                 APA600-PQ208M FPGA operates in the system,
programming. For devices operated and stored at                dissipating 1 W. The package thermal resistance
temperatures greater than 110C, refer to Table 2-19 on        (junction-to-ambient) in still air ja is 20C/W, indicating
page 2-32 to determine the performance retention               that the junction temperature of the FPGA will be 120C
period. Actel does not guarantee performance if the            (25% of the time) and 70C (75% of the time). The entry
performance retention period is exceeded. Designers can        in Table 2-19 on page 2-32, which most closely matches
determine the performance retention period from the            the application, is 25% at 125C with 75% at 110C.
following table.                                               Performance retention in this example is at least 16.0
                                                               years.
Evaluate the percentage of time spent at the highest
temperature, then determine the next highest                   Note that exceeding the stated retention period may
temperature to which the device will be exposed. In            result in a performance degradation in the FPGA below
Table 2-19 on page 2-32, find the temperature profile          the worst-case performance indicated in the Actel Timer.
that most closely matches the application.                     To ensure that performance does not degrade below the
                                                               worst-case values in the Actel Timer, the FPGA must be
                                                               reprogrammed within the performance retention
                                                               period. In addition, note that performance retention is
                                                               independent of whether or not the FPGA is operating.
                                                               The retention period of a device in storage at a given
                                                               temperature will be the same as the retention period of
                                                               a device operating at that junction temperature.

                                                         v5.9                                           2-31
ProASICPLUS Flash Family FPGAs

Table 2-19 Military Temperature Grade Product Performance Retention

Minimum Time at TJ Minimum Time at TJ Minimum Time at TJ Minimum Time at TJ                  Minimum
                                                                                          Performance
110C or Below  125C or Below  135C or Below                         150C or Below  Retention (Years)

      100%                                                                                       20.0
                                                                                                 18.2
      90%       10%                                                                               16
                                                                                                 15.4
      75%       25%                                                                              13.3
                                                                                                 11.8
      90%                       10%                                                              11.4
                                                                                                  10
      50%       50%                                                                               9.1

      90%                                                              10%                         8
                                                                                                   8
      75%                       25%                                                               7.7
                                                                                                  7.3
                100%                                                                              6.7
                                                                                                  5.7
                90%             10%                                                                5
                                                                                                  4.5
      50%                       50%                                                               4.4
                                                                                                   4
                75%             25%                                                                4
                                                                                                  3.3
                90%                                                    10%                        2.5

      75%                                                              25%

                50%             50%

                75%                                                    25%

                                100%

                                90%                                    10%

      50%                                                              50%

                50%                                                    50%

                                75%                                    25%

                                50%                                    50%

                                                                       100%

2-32                            v5.9
                                                                                                ProASICPLUS Flash Family FPGAs

Table 2-20 Recommended Maximum Operating Conditions Programming and PLL Supplies

                                                      Commercial/Industrial/Military/MIL-STD-883

Parameter                       Condition             Minimum        Maximum                                           Units
                                                                                                                          V
VPP        During Programming                               15.8                                16.5                      V
                                                                                                                          V
           Normal Operation1                                0                                   16.5                      V
                                                                                                                        mA
VPN        During Programming                               13.8                               13.2                   mA
                                                            13.8                                0.5                      V
           Normal Operation2                                                                                              V

IPP        During Programming                                                                    25
IPN        During Programming                                                                    10
AVDD                                                                                            VDD
                                                            VDD                                 GND
AGND                                                        GND

Notes:
1. Please refer to the "VPP Programming Supply Pin" section on page 2-74 for more information.
2. Please refer to the "VPN Programming Supply Pin" section on page 2-74 for more information.

Table 2-21 Recommended Operating Conditions

                                                                     Limits

Parameter                                  Symbol     Commercial     Industrial                        Military/MIL-STD-883

DC Supply Voltage (2.5 V I/Os)          VDD and VDDP  2.5 V 0.2 V  2.5 V 0.2 V                                     2.5 V 0.2 V
DC Supply Voltage (3.3 V I/Os)                        3.3 V 0.3 V  3.3 V 0.3 V                                     3.3 V 0.3 V
                                             VDDP     2.5 V 0.2 V  2.5 V 0.2 V                                     2.5 V 0.2 V
                                              VDD

Operating Ambient Temperature Range        TA, TC     0C to 70C    40C to 85C 55C (TA) to 125C (TC)

Maximum Operating Junction Temperature     TJ               110C    110C                                             150C

Note: For I/O long-term reliability, external pull-up resistors cannot be used to increase output voltage above VDDP.

                                                      v5.9                                                                            2-33
ProASICPLUS Flash Family FPGAs

Table 2-22 DC Electrical Specifications (VDDP = 2.5 V 0.2V)

                                                                                     Commercial/Industrial/
                                                                                     Military/MIL-STD-8831, 2

Symbol Parameter                           Conditions                                Min.  Typ.  Max. Units

VOH     Output High Voltage

        High Drive (OB25LPH)               IOH = 6 mA                               2.1
                                           IOH = 12 mA
                                           IOH = 24 mA                              2.0
                                           IOH = 3 mA
                                           IOH = 6 mA                               1.7                                         V
                                           IOH = 8 mA
        Low Drive (OB25LPL)                                                          2.1
                                           IOL = 8 mA                                1.9
                                           IOL = 15 mA                               1.7
                                           IOL = 24 mA
VOL     Output Low Voltage
                                           IOL = 4 mA
        High Drive (OB25LPH)               IOL = 8 mA                                            0.2
                                           IOL = 15 mA
                                                                                                 0.4
                                           VIN  1.25 V
                                                                                                 0.7                             V

        Low Drive (OB25LPL)                                                                      0.2
                                                                                                 0.4
                                                                                                 0.7

VIH3    Input High Voltage                                                           1.7         VDDP + 0.3 V

VIL4    Input Low Voltage                                                            0.3        0.7                             V

RWEAKPULLUP Weak Pull-up Resistance                                                  6           56                              k
                  (OTB25LPU)

HYST    Input Hysteresis Schmitt           See Table 2-4 on page 2-6                 0.3   0.35  0.45                            V

IIN     Input Current                      with pull up (VIN = GND)                  240         20                            A

                                           without pull up (VIN = GND or VDD)        10         10                              A

IDDQ    Quiescent Supply Current           VIN = GND5 or VDD                   Std.        5.0   15                              mA

        (standby)

        Commercial

IDDQ    Quiescent Supply Current           VIN = GND5 or VDD                   Std.

        (standby)

        Industrial                                                                         5.0   20                              mA

IDDQ    Quiescent Supply Current           VIN = GND5 or VDD                   Std.

        (standby)

        Military/MIL-STD-883                                                               5.0   25                              mA

IOZ     Tristate Output Leakage Current VOH = GND or VDD                       Std. 10          10                              A

IOSH    Output Short Circuit Current High                                                                                         mA
                                                                                     120
        High Drive (OB25LPH)               VIN = VSS                                 100

        Low Drive (OB25LPL)                VIN = VSS

Notes:

1. All process conditions. Commercial/Industrial: Junction Temperature: 40 to +110C.
2. All process conditions. Military: Junction Temperature: 55 to +150C.
3. During transitions, the input signal may overshoot to VDDP +1.0V for a limited time of no larger than 10% of the duty cycle.
4. During transitions, the input signal may undershoot to -1.0V for a limited time of no larger than 10% of the duty cycle.
5. No pull-up resistor.

2-34                                                     v5.9
                                                                                  ProASICPLUS Flash Family FPGAs

Table 2-22 DC Electrical Specifications (VDDP = 2.5 V 0.2V) (Continued)

                                                                            Commercial/Industrial/
                                                                            Military/MIL-STD-8831, 2

Symbol Parameter                          Conditions                        Min.  Typ.  Max. Units

IOSL    Output Short Circuit Current Low                                                             mA
                                                                                        100
        High Drive (OB25LPH)              VIN = VDDP                                    30

        Low Drive (OB25LPL)               VIN = VDDP

CI/O    I/O Pad Capacitance                                                             10                                       pF

CCLK    Clock Input Pad Capacitance                                                     10                                       pF

Notes:

1. All process conditions. Commercial/Industrial: Junction Temperature: 40 to +110C.
2. All process conditions. Military: Junction Temperature: 55 to +150C.
3. During transitions, the input signal may overshoot to VDDP +1.0V for a limited time of no larger than 10% of the duty cycle.
4. During transitions, the input signal may undershoot to -1.0V for a limited time of no larger than 10% of the duty cycle.
5. No pull-up resistor.

                                                      v5.9                                                                       2-35
ProASICPLUS Flash Family FPGAs

Table 2-23 DC Electrical Specifications (VDDP = 3.3 V 0.3 V and VDD = 2.5 V 0.2 V)

                  Applies to Commercial and Industrial Temperature Only

                                                                                        Commercial/Industrial1

Symbol Parameter                    Conditions                                          Min. Typ. Max. Units

VOH   Output High Voltage

      3.3 V I/O, High Drive (OB33P) IOH = 14 mA                                        0.9VDDP

                                    IOH = 24 mA                                        2.4                                       V

      3.3 V I/O, Low Drive (OB33L)  IOH = 6 mA                                         0.9VDDP
                                    IOH = 12 mA                                           2.4

VOL   Output Low Voltage                                                                   1.6
                                                                                            2
      3.3 V I/O, High Drive (OB33P) IOL = 15 mA                                            1.7        0.1VDDP
                                                                                          0.3           0.4
                                    IOL = 20 mA                                           0.3
                                                                                          0.3
                                    IOL = 28 mA                                             7         0.7                         V
                                                                                            7
      3.3 V I/O, Low Drive (OB33L)

                                    IOL = 7 mA                                                        0.1VDDP
                                    IOL = 10 mA                                                          0.4
                                    IOL = 15 mA
                                                                                                         0.7

VIH2  Input High Voltage

      3.3 V Schmitt Trigger Inputs                                                                    VDDP + 0.3                  V
                                                                                                      VDDP + 0.3
      3.3 V LVTTL/LVCMOS

      2.5 V Mode                                                                                      VDDP + 0.3

VIL3  Input Low Voltage

      3.3 V Schmitt Trigger Inputs                                                                    0.8

      3.3 V LVTTL/LVCMOS                                                                              0.8                         V

      2.5 V Mode                                                                                      0.7

RWEAKPULLUP Weak Pull-up    Resistance VIN  1.5 V                                                     43                          k
                  (IOB33U)

RWEAKPULLUP Weak Pull-up    Resistance VIN  1.5 V                                                     43                          k
                  (IOB25U)

IIN   Input Current                 with pull up (VIN = GND)                            300          40                         A

                                    without pull up (VIN = GND or VDD)                  10           10                          A

IDDQ  Quiescent Supply Current      VIN = GND4 or VDD                   Std.                     5.0  15                          mA

      (standby)

      Commercial

IDDQ  Quiescent Supply Current      VIN = GND4 or VDD

      (standby)

      Industrial                                                        Std.                     5.0  20                          mA

IDDQ  Quiescent Supply Current      VIN = GND4 or VDD

      (standby)

      Military                                                          Std.                     5.0  25                          mA

Notes:

1. All process conditions. Commercial/Industrial: Junction Temperature: 40 to +110C.
2. During transitions, the input signal may overshoot to VDDP +1.0 V for a limited time of no larger than 10% of the duty cycle.
3. During transitions, the input signal may undershoot to 1.0 V for a limited time of no larger than 10% of the duty cycle.
4. No pull-up resistor required.

2-36                                               v5.9
                                                                                        ProASICPLUS Flash Family FPGAs

Table 2-23 DC Electrical Specifications (VDDP = 3.3 V 0.3 V and VDD = 2.5 V 0.2 V) (Continued)

                  Applies to Commercial and Industrial Temperature Only

                                                                                                                              Commercial/Industrial1

Symbol Parameter                      Conditions                                        Min. Typ. Max. Units

IOSH    Output Short Circuit Current

        High

        3.3 V High Drive (OB33P)      VIN = GND                                         200
        3.3 V Low Drive (OB33L)       VIN = GND                                         100

IOSL    Output Short Circuit Current

        Low

        3.3 V High Drive              VIN = VDD                                               200

        3.3 V Low Drive               VIN = VDD                                               100

CI/O    I/O Pad Capacitance                                                                   10                                                      pF

CCLK    Clock Input Pad Capacitance                                                           10                                                      pF

Notes:

1. All process conditions. Commercial/Industrial: Junction Temperature: 40 to +110C.

2. During transitions, the input signal may overshoot to VDDP +1.0 V for a limited time of no larger than 10% of the duty cycle.
3. During transitions, the input signal may undershoot to 1.0 V for a limited time of no larger than 10% of the duty cycle.
4. No pull-up resistor required.

                                                  v5.9                                                                                                2-37
ProASICPLUS Flash Family FPGAs

Table 2-24 DC Electrical Specifications (VDDP = 3.3 V 0.3 V and VDD = 2.5 V 0.2 V)

                  Applies to Military Temperature and MIL-STD-883B Temperature Only

Symbol  Parameter                     Conditions                                         Military/MIL-STD-883B1                   Units
VOH                                                                                       Min. Typ. Max.
        Output High Voltage
                                                                                        0.9VDDP
        3.3 V I/O, High Drive, High Slew IOH = 8 mA                                       2.4

        (OB33PH)                      IOH = 16 mA

        3.3V I/O, High Drive, Normal/ IOH = 3mA                                        0.9VDDP                         V
                                                                                           2.4
        Low Slew (OB33PN/OB33PL)      IOH = 8mA                                                      0.1VDDP
                                                                                        0.9VDDP          0.4
        3.3 V I/O, Low Drive, High/   IOH = 3 mA                                          2.4           0.7
        Normal/Low Slew (OB33LH/      IOH = 8 mA
        OB33LN/OB33LL)

VOL     Output Low Voltage

        3.3 V I/O, High Drive, High Slew IOL = 12 mA

        (OB33PH)                      IOL = 17 mA

                                      IOL = 28 mA

        3.3V I/O, High Drive, Normal/ IOL = 4 mA                                                      0.1VDDP                     V
        Low Slew (OB33PN/OB33PL)) IOL = 6 mA                                                             0.4

                                                  IOL = 13 mA                                         0.7

        3.3 V I/O, Low Drive, High/ IOL = 4 mA                                                        0.1VDDP
                                                                                                         0.4
        Normal/Low Slew (OB33LH/ IOL = 6 mA
                                                                                                         0.7
        OB33LN/OB33LL)                IOL = 13 mA

VIH2    Input High Voltage

        3.3 V Schmitt Trigger Inputs                                                    1.6           VDDP + 0.3                  V
                                                                                         2            VDDP + 0.3
        3.3 V LVTTL/LVCMOS

        2.5 V Mode                                                                      1.7           VDDP + 0.3

VIL3    Input Low Voltage

        3.3 V Schmitt Trigger Inputs                                                    0.3          0.7

        3.3 V LVTTL/LVCMOS                                                              0.3          0.8                         V

        2.5 V Mode                                                                      0.3          0.7

RWEAKPULLUP Weak Pull-up Resistance   VIN  1.5 V                                        7             43                          k
                  (IOB33U)

RWEAKPULLUP Weak Pull-up Resistance   VIN  1.5 V                                        7             43                          k
                  (IOB25U)

IIN     Input Current                 with pull up (VIN = GND)                          300          40                         A

                                      without pull up (VIN = GND or VDD)                10           10                          A

IDDQ    Quiescent Supply Current      VIN = GND4 or VDD                   Std.                   5.0  15                          mA

        (standby)

        Commercial

IDDQ    Quiescent Supply Current      VIN = GND4 or VDD

        (standby)

        Industrial                                                        Std.                   5.0  20                          mA

Notes:

1. All process conditions. Military Temperature / MIL-STD-883 Class B: Junction Temperature: 55 to +125C.
2. During transitions, the input signal may overshoot to VDDP +1.0 V for a limited time of no larger than 10% of the duty cycle.
3. During transitions, the input signal may undershoot to 1.0 V for a limited time of no larger than 10% of the duty cycle.
4. No pull-up resistor required.

2-38                                                           v5.9
                                                               ProASICPLUS Flash Family FPGAs

Table 2-24 DC Electrical Specifications (VDDP = 3.3 V 0.3 V and VDD = 2.5 V 0.2 V) (Continued)

                  Applies to Military Temperature and MIL-STD-883B Temperature Only

                                                                                                                              Military/MIL-STD-883B1

Symbol  Parameter                     Conditions               Min. Typ. Max. Units
IDDQ                                  VIN = GND4 or VDD
        Quiescent Supply Current
        (standby)                                        Std.        5.0                                     25                                       mA
        Military

IOZ     Tristate Output Leakage VOH = GND or VDD         Std.  10                                           10                                       A

        Current

IOSH    Output Short Circuit Current

        High

        3.3 V High Drive (OB33P)      VIN = GND                200
        3.3 V Low Drive (OB33L)       VIN = GND                100

IOSL    Output Short Circuit Current

        Low

        3.3 V High Drive              VIN = VDD                                                              200

        3.3 V Low Drive               VIN = VDD                                                              100

CI/O    I/O Pad Capacitance                                                                                  10                                       pF

CCLK    Clock Input Pad Capacitance                                                                          10                                       pF

Notes:

1. All process conditions. Military Temperature / MIL-STD-883 Class B: Junction Temperature: 55 to +125C.

2. During transitions, the input signal may overshoot to VDDP +1.0 V for a limited time of no larger than 10% of the duty cycle.
3. During transitions, the input signal may undershoot to 1.0 V for a limited time of no larger than 10% of the duty cycle.
4. No pull-up resistor required.

                                                 v5.9                                                                                                 2-39
     ProASICPLUS Flash Family FPGAs

Table 2-25 DC Specifications (3.3 V PCI Operation)1

                                                                  Commercial/       Military/MIL-STD- 8832
                                                                   Industrial2

Symbol Parameter                            Condition             Min. Max.         Min.                    Max.        Units

VDD     Supply Voltage for Core                                   2.3      2.7                     2.3      2.7         V

VDDP    Supply Voltage for I/O Ring                               3.0      3.6                     3.0      3.6         V

VIH     Input High Voltage                                        0.5VDDP VDDP + 0.5 0.5VDDP                VDDP + 0.5  V

VIL     Input Low Voltage                                         0.5 0.3VDDP      0.5                    0.3VDDP     V

IIPU    Input Pull-up Voltage3                                    0.7VDDP           0.7VDDP                             V

IIL     Input Leakage Current4              0 < VIN < VDDP Std. 10        10                      50      50          A

VOH     Output High Voltage                 IOUT = 500 A        0.9VDDP           0.9VDDP                             V

VOL     Output Low Voltage                  IOUT = 1500 A                 0.1VDDP                          0.1VDDP     V

CIN     Input Pin Capacitance (except CLK)                                 10                               10          pF

CCLK    CLK Pin Capacitance                                       5        12                      5        12          pF

Notes:

1. For PCI operation, use GL33, OTB33PH, OB33PH, IOB33PH, IB33, or IB33S macro library cell only.

2. All process conditions. Junction Temperature: 40 to +110C for Commercial and Industrial devices and 55 to +125C for Military.

3. This specification is guaranteed by design. It is the minimum voltage to which pull-up resistors are calculated to pull a floated
    network. Designers with applications sensitive to static power utilization should ensure that the input buffer is conducting minimum
    current at this input voltage.

4. Input leakage currents include hi-Z output leakage for all bidirectional buffers with tristate outputs.

2-40                                                        v5.9
                                                                                               ProASICPLUS Flash Family FPGAs

Table 2-26 AC Specifications (3.3 V PCI Revision 2.2 Operation)

                                                                        Commercial/Industrial/Military/MIL-STD- 883

Symbol Parameter                Condition                                    Min.              Max.                          Units
IOH(AC) Switching Current High  0 < VOUT  0.3VDDP*                         12VDDP
                                0.3VDDP  VOUT < 0.9VDDP*          (17.1 + (VDDP VOUT))                                    mA
                                0.7VDDP < VOUT < VDDP*
                                                                            16VDDP                                           mA
                                                                          (26.7VOUT)
                                                                                               See equation C page 124 of
                                                                                                     the PCI Specification
                                                                                                      document rev. 2.2

         (Test Point)           VOUT = 0.7VDDP*                                                32VDDP                       mA
         Switching Current Low  VDDP > VOUT  0.6VDDP*
IOL(AC)                         0.6VDDP > VOUT > 0.1VDDP 1                                                                   mA
                                0.18VDDP > VOUT > 0*
                                                                                                                             mA

                                                                                               See equation D page 124 of
                                                                                                     the PCI Specification
                                                                                                      document rev. 2.2

         (Test Point)           VOUT = 0.18VDDP                                                38VDDP                        mA

ICL      Low Clamp Current      3 < VIN  1                            25 + (VIN + 1)/0.015                                mA

ICH      High Clamp Current     VDDP + 4 > VIN  VDDP + 1 25 + (VIN VDDP 1)/0.015                                         mA

slewR    Output Rise Slew Rate 0.2VDDP to 0.6VDDP load*                  1                     4                             V/ns

slewF    Output Fall Slew Rate 0.6VDDP to 0.2VDDP load*                  1                     4                             V/ns

Note: * Refer to the PCI Specification document rev. 2.2.

                                Pad Loading Applicable to the Rising Edge PCI

                                           Pin             1/2 in. maxx
                                                                  10 pF
                                Output
                                Buffer

                                            1k

                                Pad Loading Applicable to the Falling Edge PCI

                                        Pin
                                                                 1k

                                Output                     10 pF
                                Buffer

                                                                  v5.9                                                       2-41
   ProASICPLUS Flash Family FPGAs

Tristate Buffer Delays

                                                     EN

                                                A                         PAD

                                                           OTBx                35 pF

            A    50% 50%                        EN 50% 50%                     EN     50% 50%
                        VOH                          VDDP                                    VOH
            PAD                                                     50%        PAD
            VOL         50%                50%  PAD                       10%  GND           50%  90%

                 tDLH                tDHL                     VOL                     tENZH
                                                     tENZL

Figure 2-23 Tristate Buffer Delays

Table 2-27 Worst-Case Commercial Conditions
                  VDDP = 3.0 V, VDD = 2.3 V, 35 pF load, TJ = 70C

Macro Type                                 Description                         Max.   Max.        Max. Max.       Units
                                                                               tDLH1  tDHL2       tENZH3 tENZL4     ns
OTB33PH     3.3 V, PCI Output Current, High Slew Rate                          Std.   Std.                          ns
                                                                                                   Std. Std.        ns
OTB33PN     3.3 V, High Output Current, Nominal Slew Rate                       2.0    2.2          2.2 2.0         ns
                                                                                2.2    2.9          2.4 2.1         ns
OTB33PL     3.3 V, High Output Current, Low Slew Rate                           2.5    3.2          2.7 2.8         ns
                                                                                2.6    4.0          2.8 3.0
OTB33LH     3.3 V, Low Output Current, High Slew Rate                           2.9    4.3          3.2 4.1
                                                                                3.0    5.6          3.3 5.5
OTB33LN     3.3 V, Low Output Current, Nominal Slew Rate

OTB33LL     3.3 V, Low Output Current, Low Slew Rate

Notes:

1. tDLH = Data-to-Pad High
2. tDHL = Data-to-Pad Low
3. tENZH = Enable-to-Pad, Z to High
4. tENZL = Enable-to-Pad, Z to Low

Table 2-28 Worst-Case Commercial Conditions
                  VDDP = 2.3 V, VDD = 2.3 V, 35 pF load, TJ = 70C

Macro Type                                 Description                         Max.   Max.        Max.    Max.    Units
OTB25LPHH   2.5 V, Low Power, High Output Current, High Slew Rate5             tDLH1  tDHL2       tENZH3  tENZL4    ns
OTB25LPHN   2.5 V, Low Power, High Output Current, Nominal Slew Rate5          Std.   Std.                 Std.     ns
OTB25LPHL   2.5 V, Low Power, High Output Current, Low Slew Rate5                                  Std.             ns
OTB25LPLH   2.5 V, Low Power, Low Output Current, High Slew Rate5               2.0    2.1          2.3     2.0     ns
OTB25LPLN   2.5 V, Low Power, Low Output Current, Nominal Slew Rate5            2.4    3.0          2.7     2.1     ns
OTB25LPLL   2.5 V, Low Power, Low Output Current, Low Slew Rate5                2.9    3.2          3.1     2.7     ns
                                                                                2.7    4.6          3.0     2.6
                                                                                3.5    4.2          3.8     3.8
                                                                                4.0    5.3          4.2     5.1

Notes:

1. tDLH = Data-to-Pad High
2. tDHL = Data-to-Pad Low
3. tENZH = Enable-to-Pad, Z to High
4. tENZL = Enable-to-Pad, Z to Low
5. Low power I/O work with VDDP = 2.5 V 10% only. VDDP = 2.3 V for delays.

2-42                                                                v5.9
                                                                                              ProASICPLUS Flash Family FPGAs

Table 2-29 Worst-Case Military Conditions
                  VDDP = 3.0 V, VDD = 2.3 V, 35 pF load, TJ = 125C for Military/MIL-STD-883

                                                                              Max.            Max.   Max.    Max.
                                                                              tDLH1           tDHL2  tENZH3  tENZL4
                                                                                                              Std.
Macro Type  Description                                                       Std.            Std.    Std.           Units
                                                                                                       2.3     2.1     ns
OTB33PH     3.3 V, PCI Output Current, High Slew Rate                         2.2             2.4      2.7     2.3     ns
                                                                                                       2.9     3.0     ns
OTB33PN     3.3 V, High Output Current, Nominal Slew Rate                     2.4             3.2      3.0     3.1     ns
                                                                                                       3.4     4.4     ns
OTB33PL     3.3 V, High Output Current, Low Slew Rate                         2.7             3.5      3.5     5.9     ns

OTB33LH     3.3 V, Low Output Current, High Slew Rate                         2.7             4.3

OTB33LN     3.3 V, Low Output Current, Nominal Slew Rate                      3.3             4.7

OTB33LL     3.3 V, Low Output Current, Low Slew Rate                          3.2             6.0

Notes:

1. tDLH = Data-to-Pad High
2. tDHL = Data-to-Pad Low
3. tENZH = Enable-to-Pad, Z to High
4. tENZL = Enable-to-Pad, Z to Low

Table 2-30 Worst-Case Military Conditions
                  VDDP = 2.3 V, VDD = 2.3 V, 35 pF load, TJ = 125C for Military/MIL-STD-883

                                                                              Max.            Max.   Max.    Max.
                                                                              tDLH1           tDHL2  tENZH3  tENZL4
                                                                                              Std.            Std.
Macro Type  Description                                                       Std.                    Std.           Units
                                                                                               2.3             2.1     ns
OTB25LPHH   2.5 V, Low Power, High Output Current, High Slew Rate5            2.3                      2.4             ns
                                                                                                               2.1
OTB25LPHN   2.5 V, Low Power, High Output Current, Nominal Slew 2.7                           3.2      2.8

OTB25LPHL   Rate5
OTB25LPLH
OTB25LPLN   2.5 V, Low Power, High Output Current, Low Slew Rate5             3.2             3.5    3.3     2.8     ns
OTB25LPLL
            2.5 V, Low Power, Low Output Current, High Slew Rate5             3.0             5.0    3.2     2.8     ns

            2.5 V, Low Power, Low Output Current, Nominal Slew Rate5 3.7                      4.5    4.1     4.1     ns

            2.5 V, Low Power, Low Output Current, Low Slew Rate5              4.4             5.8    4.4     5.4     ns

Notes:

1. tDLH = Data-to-Pad High
2. tDHL = Data-to-Pad Low
3. tENZH = Enable-to-Pad, Z to High
4. tENZL = Enable-to-Pad, Z to Low
5. Low power I/O work with VDDP = 2.5 V 10% only. VDDP = 2.3 V for delays.

                                                       v5.9                                                          2-43
   ProASICPLUS Flash Family FPGAs

Output Buffer Delays

                                                                          A 50% 50%

                            A             PAD                             PAD        VOH        50%
                                     OBx                                             50%
                                                       35 pF
                                                                          VOL

                                                                               tDLH       tDHL

Figure 2-24 Output Buffer Delays

Table 2-31 Worst-Case Commercial Conditions
                  VDDP = 3.0 V, VDD = 2.3 V, 35 pF load, TJ = 70C

Macro Type                                Description                                Max. tDLH1       Max. tDHL2        Units
                                                                                          Std.             Std.           ns
OB33PH      3.3 V, PCI Output Current, High Slew Rate                                      2.0              2.2           ns
                                                                                           2.2              2.9           ns
OB33PN      3.3 V, High Output Current, Nominal Slew Rate                                  2.5              3.2           ns
                                                                                           2.6              4.0           ns
OB33PL      3.3 V, High Output Current, Low Slew Rate                                      2.9              4.3           ns
                                                                                           3.0              5.6
OB33LH      3.3 V, Low Output Current, High Slew Rate                                                                   Units
                                                                                                                          ns
OB33LN      3.3 V, Low Output Current, Nominal Slew Rate                                                                  ns
                                                                                                                          ns
OB33LL      3.3 V, Low Output Current, Low Slew Rate                                                                      ns
                                                                                                                          ns
Notes:                                                                                                                    ns

1. tDLH = Data-to-Pad High                                                                                              Units
2. tDHL = Data-to-Pad Low                                                                                                 ns
                                                                                                                          ns
Table 2-32 Worst-Case Commercial Conditions
                  VDDP = 2.3 V, VDD = 2.3 V, 35 pF load, TJ = 70C

Macro Type                                   Description                                  Max. tDLH1        Max. tDHL2
OB25LPHH    2.5 V, Low Power, High Output Current, High Slew Rate3                             Std.              Std.
OB25LPHN    2.5 V, Low Power, High Output Current, Nominal Slew Rate3                           2.0               2.1
OB25LPHL    2.5 V, Low Power, High Output Current, Low Slew Rate3                               2.4               3.0
OB25LPLH    2.5 V, Low Power, Low Output Current, High Slew Rate3                               2.9               3.2
OB25LPLN    2.5 V, Low Power, Low Output Current, Nominal Slew Rate3                            2.7               4.6
OB25LPLL    2.5 V, Low Power, Low Output Current, Low Slew Rate3                                3.5               4.2
                                                                                                4.0               5.3

Notes:

1. tDLH = Data-to-Pad High
2. tDHL = Data-to-Pad Low
3. Low-power I/Os work with VDDP = 2.5 V 10% only. VDDP = 2.3 V for delays.

Table 2-33 Worst-Case Military Conditions
                  VDDP = 3.0V, VDD = 2.3V, 35 pF load, TJ = 125C for Military/MIL-STD-883

Macro Type  Description                                                                              Max.   Max.
OB33PH      3.3V, PCI Output Current, High Slew Rate                                                 tDLH1  tDHL2
OB33PN      3.3V, High Output Current, Nominal Slew Rate                                             Std.   Std.

                                                                                                      2.1    2.3

                                                                                                      2.5    3.2

2-44                                                                v5.9
                                                                                             ProASICPLUS Flash Family FPGAs

Table 2-33 Worst-Case Military Conditions
                  VDDP = 3.0V, VDD = 2.3V, 35 pF load, TJ = 125C for Military/MIL-STD-883

Macro Type Description                                                                       Max.   Max.   Units
                                                                                             tDLH1  tDHL2    ns
OB33PL      3.3V, High Output Current, Low Slew Rate                                         Std.   Std.     ns
                                                                                                             ns
OB33LH      3.3V, Low Output Current, High Slew Rate                                          2.7    3.5     ns
                                                                                              2.7    4.3
OB33LN      3.3V, Low Output Current, Nominal Slew Rate                                       3.3    4.7
                                                                                              3.3    6.1
OB33LL      3.3V, Low Output Current, Low Slew Rate

Notes:

1. tDLH = Data-to-Pad High
2. tDHL = Data-to-Pad Low

Table 2-34 Worst-Case Military Conditions
                  VDDP = 2.3 V, VDD = 2.3V, 35 pF load, TJ = 125C for Military/MIL-STD-883

Macro Type  Description                                                                      Max.   Max.   Units
OB25LPHH    2.5V, Low Power, High Output Current, High Slew Rate3                            tDLH1  tDHL2    ns
OB25LPHN    2.5V, Low Power, High Output Current, Nominal Slew Rate3                         Std.   Std.     ns
OB25LPHL    2.5V, Low Power, High Output Current, Low Slew Rate3                                             ns
OB25LPLH    2.5V, Low Power, Low Output Current, High Slew Rate3                              2.3    2.4     ns
OB25LPLN    2.5V, Low Power, Low Output Current, Nominal Slew Rate3                           2.7    3.3     ns
OB25LPLL    2.5V, Low Power, Low Output Current, Low Slew Rate3                               3.2    3.5     ns
                                                                                              3.0    5.0
                                                                                              3.9    4.6
                                                                                              4.3    5.7

Notes:

1. tDLH = Data-to-Pad High
2. tDHL = Data-to-Pad Low
3. Low power I/O work with VDDP = 2.5 V 10% only. VDDP = 2.3 V for delays.

                                                      v5.9                                                 2-45
   ProASICPLUS Flash Family FPGAs

Input Buffer Delays

            PAD                                       Y        PAD       VDDP    0V
                                              IBx                   50% 50%         50%
                                                               Y
                                                               GND          VDD
                                                                            50%

                                                                    tINYH        tINYL

Figure 2-25 Input Buffer Delays

Table 2-35 Worst-Case Commercial Conditions
                  VDDP = 3.0 V, VDD = 2.3 V, TJ = 70C

Macro Type                                     Description                       Max. tINYH1  Max. tINYL2  Units
IB33        3.3 V, CMOS Input Levels3, No Pull-up Resistor                            Std.         Std.      ns
IB33S       3.3 V, CMOS Input Levels3, No Pull-up Resistor, Schmitt Trigger            0.4          0.6      ns
                                                                                       0.6          0.8

Notes:

1. tINYH = Input Pad-to-Y High
2. tINYL = Input Pad-to-Y Low
3. LVTTL delays are the same as CMOS delays.
4. For LP Macros, VDDP=2.3 V for delays.

Table 2-36 Worst-Case Commercial Conditions
                  VDDP = 2.3 V, VDD = 2.3 V, TJ = 70C

Macro Type                                     Description                       Max. tINYH1  Max. tINYL2  Units
IB25LP      2.5 V, CMOS Input Levels3, Low Power                                      Std.         Std.      ns
IB25LPS     2.5 V, CMOS Input Levels3, Low Power, Schmitt Trigger                      0.9          0.6      ns
                                                                                       0.7          0.9

Notes:

1. tINYH = Input Pad-to-Y High
2. tINYL = Input Pad-to-Y Low
3. LVTTL delays are the same as CMOS delays.
4. For LP Macros, VDDP = 2.3 V for delays.

2-46                                                     v5.9
                                                                                ProASICPLUS Flash Family FPGAs

Table 2-37 Worst-Case Military Conditions
                  VDDP = 3.0V, VDD = 2.3V, TJ = 125C for Military/MIL-STD-883

Macro Type  Description                                                         Max. tINYH1  Max. tINYL2  Units
IB33        3.3 V, CMOS Input Levels3, No Pull-up Resistor                           Std.         Std.      ns
IB33S       3.3 V, CMOS Input Levels3, No Pull-up Resistor, Schmitt Trigger           0.5          0.6      ns
                                                                                      0.6          0.8

Notes:

1. tINYH = Input Pad-to-Y High
2. tINYL = Input Pad-to-Y Low
3. LVTTL delays are the same as CMOS delays.
4. For LP Macros, VDDP = 2.3 V for delays.

Table 2-38 Worst-Case Military Conditions
                  VDDP = 2.3V, VDD = 2.3V, TJ = 125C for Military/MIL-STD-883

Macro Type  Description                                                         Max. tINYH1  Max. tINYL2  Units
IB25LP      2.5 V, CMOS Input Levels3, Low Power                                     Std.         Std.      ns
IB25LPS     2.5 V, CMOS Input Levels3, Low Power, Schmitt Trigger                     0.9          0.7      ns
                                                                                      0.8          1.0

Notes:

1. tINYH = Input Pad-to-Y High
2. tINYL = Input Pad-to-Y Low
3. LVTTL delays are the same as CMOS delays.
4. For LP Macros, VDDP = 2.3 V for delays.

                                              v5.9                                                        2-47
ProASICPLUS Flash Family FPGAs

Global Input Buffer Delays

Table 2-39 Worst-Case Commercial Conditions
                  VDDP = 3.0 V, VDD = 2.3 V, TJ = 70C

Macro Type                      Description                                  Max. tINYH1  Max. tINYL2  Units
                                                                                 Std.3        Std.3
GL33        3.3 V, CMOS Input Levels4, No Pull-up Resistor                         1.0          1.1      ns
                                                                                   1.0          1.1      ns
GL33S       3.3 V, CMOS Input Levels4, No Pull-up Resistor, Schmitt Trigger        1.0          1.1      ns

PECL        PPECL Input Levels

Notes:

1. tINYH = Input Pad-to-Y High
2. tINYL = Input Pad-to-Y Low
3. Applies to Military ProASICPLUS devices.

4. LVTTL delays are the same as CMOS delays.

5. For LP Macros, VDDP = 2.3 V for delays.

Table 2-40 Worst-Case Commercial Conditions
                  VDDP = 2.3 V, VDD = 2.3 V, TJ = 70C

Macro Type                      Description                                  Max. tINYH1  Max. tINYL2  Units
                                                                                 Std.3        Std.3
GL25LP      2.5 V, CMOS Input Levels4, Low Power                                                         ns
                                                                                   1.1          1.0      ns
GL25LPS     2.5 V, CMOS Input Levels4, Low Power, Schmitt Trigger
                                                                                   1.3          1.0

Notes:

1. tINYH = Input Pad-to-Y High
2. tINYL = Input Pad-to-Y Low
3. Applies to Military ProASICPLUS devices.

4. LVTTL delays are the same as CMOS delays.

5. For LP Macros, VDDP = 2.3 V for delays.

2-48                                                        v5.9
                                                                                ProASICPLUS Flash Family FPGAs

Table 2-41 Worst-Case Military Conditions
                  VDDP = 3.0V, VDD = 2.3V, TJ = 125C for Military/MIL-STD-883

Macro Type                                            Description               Max. tINYH1  Max. tINYL2
GL33        3.3V, CMOS Input Levels3, No Pull-up Resistor                            Std.         Std.
GL33S       3.3V, CMOS Input Levels3, No Pull-up Resistor, Schmitt Trigger            1.1          1.1
                                                                                      1.1          1.1
PECL        PPECL Input Levels                                                        1.1          1.1

Notes:

1. tINYH = Input Pad-to-Y High
2. tINYL = Input Pad-to-Y Low
3. LVTTL delays are the same as CMOS delays.
4. For LP Macros, VDDP = 2.3 V for delays.

Table 2-42 Worst-Case Military Conditions
                  VDDP = 2.3V, VDD = 2.3V, TJ = 125C for Military/MIL-STD-883

Macro Type                                            Description               Max. tINYH1  Max. tINYL2
GL25LP      2.5V, CMOS Input Levels3, Low Power                                      Std.         Std.
GL25LPS     2.5V, CMOS Input Levels3, Low Power, Schmitt Trigger                      1.0          1.1
                                                                                      1.4          1.0

Notes:

1. tINYH = Input Pad-to-Y High
2. tINYL = Input Pad-to-Y Low
3. LVTTL delays are the same as CMOS delays.
4. For LP Macros, VDDP = 2.3 V for delays.

                                              v5.9                                           2-49
ProASICPLUS Flash Family FPGAs

Predicted Global Routing Delay

Table 2-43 Worst-Case Commercial Conditions1
                  VDDP = 3.0 V, VDD = 2.3 V, TJ = 70C

Parameter                       Description                                     Max.    Units
                                                                                Std.      ns
tRCKH      Input Low to High2                                                    1.1      ns
tRCKL      Input High to Low2                                                    1.0      ns
tRCKH      Input Low to High3                                                    0.8      ns
tRCKL      Input High to Low3                                                    0.8

Notes:

1. The timing delay difference between tile locations is less than 15 ps.

2. Highly loaded row 50%.

3. Minimally loaded row.

Table 2-44 Worst-Case Military Conditions
                  VDDP = 3.0V, VDD = 2.3V, TJ = 125C for Military/MIL-STD-883

Parameter  Description                                                          Max.    Units
                                                                                 1.1      ns
tRCKH      Input Low to High (high loaded row of 50%)                            1.0      ns
                                                                                 0.8      ns
tRCKL      Input High to Low (high loaded row of 50%)                            0.8      ns

tRCKH      Input Low to High (minimally loaded row)

tRCKL      Input High to Low (minimally loaded row)

Note: * The timing delay difference between tile locations is less than 15 ps.

Global Routing Skew

Table 2-45 Worst-Case Commercial Conditions
                  VDDP = 3.0 V, VDD = 2.3 V, TJ = 70C

Parameter                                  Description                          Max.    Units
tRCKSWH    Maximum Skew Low to High                                             Std.       ps
tRCKSHH    Maximum Skew High to Low                                              270       ps
                                                                                 270
Table 2-46 Worst-Case Commercial Conditions                                           Units
                  VDDP = 3.0V, VDD = 2.3V, TJ = 125C for Military/MIL-STD-883   Max.     ps
                                                                                   270    ps
Parameter                       Description                                        270

tRCKSWH    Maximum Skew Low to High
tRCKSHH    Maximum Skew High to Low

2-50                                                    v5.9
                                                                                                ProASICPLUS Flash Family FPGAs

Module Delays

                                                 A

                                                 B                    Y

                                                 C

                             A 50%50%

                             B                   50% 50%

                             C                                           50%50%

                             Y              50%     50% 50%              50% 50%           50%

                                                         tDBLH         tDCLH     tDCHL
                                                 tDAHL          tDBHL
                                     tDALH

Figure 2-26 Module Delays

Sample Macrocell Library Listing

Table 2-47 Worst-Case Military Conditions1
                  VDD = 2.3 V, TJ = 70 C, TJ = 70C, TJ = 125C for Military/MIL-STD-883

                                                                                                     Std.

Cell Name                                   Description                                         Max        Min  Units

NAND2      2-Input NAND                                                                         0.5             ns

AND2       2-Input AND                                                                          0.7             ns

NOR3       3-Input NOR                                                                          0.8             ns

MUX2L      2-1 MUX with Active Low Select                                                       0.5             ns

OA21       2-Input OR into a 2-Input AND                                                        0.8             ns

XOR2       2-Input Exclusive OR                                                                 0.6             ns

LDL        Active Low Latch (LH/HL)                                                        LH2                  ns

                                                                                                0.9

           CLK-Q                                                                           HL2  0.8             ns

           tsetup                                                                                          0.7  ns
           thold
           Negative Edge-Triggered D-type Flip-Flop (LH/HL)                                                0.1  ns

DFFL       CLK-Q                                                                           LH2                  ns

                                                                                                0.9

                                                                                           HL2  0.8             ns

           tsetup                                                                                          0.6  ns
           thold
                                                                                                           0.0  ns

Notes:

1. Intrinsic delays have a variable component, coupled to the input slope of the signal. These numbers assume an input slope typical of
    local interconnect.

2. LH and HL refer to the Q transitions from Low to High and High to Low, respectively.

                                                                v5.9                                                2-51
ProASICPLUS Flash Family FPGAs

Table 2-48 Recommended Operating Conditions

                                                                               Limits

Parameter                            Symbol          Commercial/Industrial             Military/MIL-STD-883
Maximum Clock Frequency*              fCLOCK
Maximum RAM Frequency*                 fRAM                180 MHz                           180 MHz
Maximum Rise/Fall Time on Inputs*
Schmitt Trigger Mode (10% to 90%)     tR/tF              150 MHz                           150 MHz
Non-Schmitt Trigger Mode (10% to      tR/tF
                                                              N/A                             100 ns
    90%)                                fTCK                100 ns                             10 ns
Maximum LVPECL Frequency*
Maximum TCK Frequency (JTAG)                               180 MHz                           180 MHz
                                                           10 MHz                            10 MHz

Table 2-49 Slew Rates Measured at C = 30pF, Nominal Power Supplies and 25C

Type    Trig. Level Rising Edge (ns) Slew Rate (V/ns) Falling Edge (ns) Slew Rate (V/ns)     PCI Mode
                                                                                                  Yes
OB33PH 10%-90%    1.60                         1.65        1.65                        1.60       No
                                                                                                  No
OB33PN 10%-90%    1.57                         1.68        3.32                        0.80       No
                                                                                                  No
OB33PL  10%-90%   1.57                         1.68        1.99                        1.32       No
                                                                                                  No
OB33LH 10%-90%    3.80                         0.70        4.84                        0.55       No
                                                                                                  No
OB33LN 10%-90%    4.19                         0.63        3.37                        0.78       No
                                                                                                  No
OB33LL  10%-90%   5.49                         0.48        2.98                        0.89       No

OB25LPHH 10%-90%  1.55                         1.29        1.56                        1.28

OB25LPHN 10%-90%  1.70                         1.18        2.08                        0.96

OB25LPHL 10%-90%  1.97                         1.02        2.09                        0.96

OB25LPLH 10%-90%  3.57                         0.56        3.93                        0.51

OB25LPLN 10%-90%  4.65                         0.43        3.28                        0.61

OB25LPLL 10%-90%  5.52                         0.36        3.44                        0.58

2-52                                                 v5.9
                                                                      ProASICPLUS Flash Family FPGAs

Table 2-50 JTAG Switching Characteristics

Description                                           Symbol   Min    Max    Unit

Output delay from TCK falling to TDI, TMS             tTCKTDI  4     4      ns

TDO Setup time before TCK rising                      tTDOTCK  10            ns

TDO Hold time after TCK rising                        tTCKTDO  0             ns
TCK period                                              tTCK
                                                               100 2  1,000  ns

RCK period                                            tRCK     100    1,000  ns

Notes:

1. For DC electrical specifications of the JTAG pins (TCK, TDI, TMS, TDO, TRST), refer to Table 2-22 on page 2-34 when VDDP = 2.5 V
    and Table 2-24 on page 2-38 when VDDP = 3.3 V.

2. If RCK is being used, there is no minimum on the TCK period.

                                     TCK

                                             tTCK

                                  TMS, TDI

                                             tTCKTDI

                                     TDO

                                             tTDOTCK
                                                    tTCKTDO

Figure 2-27 JTAG Operation Timing

                                                      v5.9                         2-53
ProASICPLUS Flash Family FPGAs

Embedded Memory Specifications                                          "Asynchronous SRAM Read, RDB Controlled"
                                                                            section on page 2-58
This section discusses ProASICPLUS SRAM/FIFO embedded
memory and its interface signals, including timing                      "Synchronous SRAM Write"
diagrams that show the relationships of signals as they
pertain to single embedded memory blocks (Table 2-51).                  Embedded Memory Specifications
Table 2-13 on page 2-21 shows basic SRAM and FIFO
configurations. Simultaneous read and write to the same            The difference between synchronous transparent and
location must be done with care. On such accesses the DI           pipeline modes is the timing of all the output signals
bus is output to the DO bus. Refer to the ProASICPLUS              from the memory. In transparent mode, the outputs will
RAM and FIFO Blocks application note for more                      change within the same clock cycle to reflect the data
information.                                                       requested by the currently valid access to the memory. If
                                                                   clock cycles are short (high clock speed), the data
Enclosed Timing Diagrams--SRAM Mode:                               requires most of the clock cycle to change to valid values
                                                                   (stable signals). Processing of this data in the same clock
    "Synchronous SRAM Read, Access Timed Output                  cycle is nearly impossible. Most designers add registers at
         Strobe (Synchronous Transparent)" section on              all outputs of the memory to push the data processing
         page 2-55                                                 into the next clock cycle. An entire clock cycle can then
                                                                   be used to process the data. To simplify use of this
    "Synchronous SRAM Read, Pipeline Mode Outputs                memory setup, suitable registers have been
         (Synchronous Pipelined)" section on page 2-56             implemented as part of the memory primitive and are
                                                                   available to the user in the synchronous pipeline mode.
    "Asynchronous SRAM Write" section on page 2-57               In this mode, the output signals will change shortly after
                                                                   the second rising edge, following the initiation of the
    "Asynchronous SRAM Read, Address Controlled,                 read access.
         RDB=0" section on page 2-58

Table 2-51 Memory Block SRAM Interface Signals

SRAM Signal  Bits               In/Out                                                Description

WCLKS        1                  In                  Write clock used on synchronization on write side

RCLKS        1                  In                  Read clock used on synchronization on read side

RADDR[0:7]   8                  In                  Read address

RBLKB        1                  In                  True read block select (active Low)

RDB          1                  In                  True read pulse (active Low)

WADDR[0:7]   8                  In                  Write address

WBLKB        1                  In                  Write block select (active Low)

DI[0:8]      9                  In                  Input data bits [0:8], [8] can be used for parity In

WRB          1                  In                  Negative true write pulse

DO[0:8]      9                  Out                 Output data bits [0:8], [8] can be used for parity Out

RPE          1                  Out                 Read parity error (active High)

WPE          1                  Out                 Write parity error (active High)

PARODD       1                  In                  Selects odd parity generation/detect when high, even when low

Note: Not all signals shown are used in all modes.

2-54                                                v5.9
                                                                                                                                         ProASICPLUS Flash Family FPGAs

Synchronous SRAM Read, Access Timed Output Strobe (Synchronous Transparent)

                                RCLKS                  Cycle Start
                         RBD, RBLKB

                         RADDR           New Valid
                                          Address

                         DO              Old Data Out               New Valid Data Out

                         RPE

                         tRACS
                         tRDCS

                                tRDCH
                                tRACH

                                         tOCH                       tCML
                                          tRPCH

                                               tCMH
                                                   tOCA
                                                     tRPCA
                                                          tCCYC

Note: The plot shows the normal operation status.
Figure 2-28 Synchronous SRAM Read, Access Timed Output Strobe (Synchronous Transparent)

Table 2-52 TJ = 0C to 110C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
                  TJ = 55C to 150C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883

Symbol txxx              Description                   Min.         Max.              Units  Notes
                                                                                        ns
CCYC         Cycle time                                7.5

CMH          Clock high phase                          3.0                            ns
CML          Clock low phase
OCA          New DO access from RCLKS                  3.0                            ns
OCH          Old DO valid from RCLKS
RACH         RADDR hold from RCLKS                     7.5                            ns
RACS         RADDR setup to RCLKS
RDCH         RDB hold from RCLKS                                    3.0               ns
RDCS         RDB setup to RCLKS
RPCA         New RPE access from RCLKS                 0.5                            ns
RPCH         Old RPE valid from RCLKS
                                                       1.0                            ns

                                                       0.5                            ns

                                                       1.0                            ns

                                                       9.5                            ns

                                                                    3.0               ns

                                                       v5.9                                         2-55
   ProASICPLUS Flash Family FPGAs

Synchronous SRAM Read, Pipeline Mode Outputs (Synchronous Pipelined)

             RCLKS                        Cycle Start
      RDB, RBLKB

             RADDR             New Valid
                  DO            Address

                                                       Old Data Out                        New Valid Data Out

             RPE                                       Old RPE Out                         New RPE Out

             tRACS                                                       tOCH       tRPCA  tOCA
                 tRACH                                               tCML                  tRPCH
                 tRDCH
                  tRDCS                                                                          Notes

                                          tCMH

                                                       tCCYC

Note: The plot shows the normal operation status.
Figure 2-29 Synchronous SRAM Read, Pipeline Mode Outputs (Synchronous Pipelined)

Table 2-53 TJ = 0C to 110C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
                  TJ = 0C to 150C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883

Symbol txxx              Description                   Min.          Max.           Units
                                                                                      ns
CCYC         Cycle time                                7.5

CMH          Clock high phase                          3.0                          ns

CML          Clock low phase                           3.0                          ns

OCA          New DO access from RCLKS                  2.0                          ns

OCH          Old DO valid from RCLKS                                 0.75           ns

RACH         RADDR hold from RCLKS                     0.5                          ns

RACS         RADDR setup to RCLKS                      1.0                          ns

RDCH         RDB hold from RCLKS                       0.5                          ns

RDCS         RDB setup to RCLKS                        1.0                          ns

RPCA         New RPE access from RCLKS                 4.0                          ns

RPCH         Old RPE valid from RCLKS                                1.0            ns

2-56                                                   v5.9
                                                                                              ProASICPLUS Flash Family FPGAs

Asynchronous SRAM Write

                                          WADDR
                                  WRB, WBLKB

                                                   DI
                                               WPE

                                 tAWRS                                                        tAWRH
                                 tWPDA                                                        tDWRH
                                                                                              tWPDH

                                                       tDWRS

                                                       tWRML          tWRMH

                                                              tWRCYC

Note: The plot shows the normal operation status.
Figure 2-30 Asynchronous SRAM Write

Table 2-54 TJ = 0C to 110C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
                  TJ = 55C to 150C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883B

Symbol txxx                 Description                Min.   Max.                     Units                  Notes
                                                                                         ns
AWRH         WADDR hold from WB                        1.0                               ns   PARGEN is inactive.
                                                                                         ns   PARGEN is active.
AWRS         WADDR setup to WB                         0.5                               ns   WPE is invalid, while PARGEN is
                                                                                         ns   active.
DWRH         DI hold from WB                           1.5                               ns
                                                                                         ns   Inactive
DWRS         DI setup to WB                            0.5                               ns   Active
                                                                                         ns
DWRS         DI setup to WB                            2.5                               ns

WPDA         WPE access from DI                        3.0

WPDH         WPE hold from DI                                 1.0

WRCYC        Cycle time                                7.5

WRMH         WB high phase                             3.0

WRML         WB low phase                              3.0

                                                       v5.9                                          2-57
   ProASICPLUS Flash Family FPGAs

Asynchronous SRAM Read, Address Controlled, RDB=0

                            RADDR

                            DO

                            RPE

                                    tOAH
                                   tRPAH

                                                      tOAA
                                                       tRPAA
                                                                tACYC

Note: The plot shows the normal operation status.
Figure 2-31 Asynchronous SRAM Read, Address Controlled, RDB = 0

Table 2-55 TJ = 0C to 110C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
                  TJ = 55C to 150C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883B

Symbol txxx  Description                              Min.         Max.                Units  Notes
                                                                                         ns
      ACYC Read cycle time                            7.5                                ns
                                                                                         ns
      OAA    New DO access from RADDR stable          7.5                                ns
                                                                                         ns
      OAH    Old DO hold from RADDR stable                         3.0

      RPAA   New RPE access from RADDR stable         10.0

      RPAH   Old RPE hold from RADDR stable                        3.0

Asynchronous SRAM Read, RDB Controlled

             RB=(RDB+RBLKB)

                            DO

                            RPE

                                   tORDH
                                  tRPRDH

                                                      tORDA                            tRDMH
                                                        tRPRDA
                                                               tRDML

                                                                        tRDCYC

Note: The plot shows the normal operation status.
Figure 2-32 Asynchronous SRAM Read, RDB Controlled

2-58                                                  v5.9
                                                                                             ProASICPLUS Flash Family FPGAs

Table 2-56 TJ = 0C to 110C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
                  TJ = 55C to 150C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883

Symbol txxx                 Description  Min.  Max.                                   Units                  Notes
                                                                                        ns
ORDA         New DO access from RB       7.5                                            ns   Inactive setup to new cycle
                                                                                        ns   Active
ORDH         Old DO valid from RB              3.0                                      ns
                                                                                        ns
RDCYC        Read cycle time             7.5                                            ns
                                                                                        ns
RDMH         RB high phase               3.0

RDML         RB low phase                3.0

RPRDA        New RPE access from RB      9.5

RPRDH        Old RPE valid from RB             3.0

                                         v5.9                                                                             2-59
   ProASICPLUS Flash Family FPGAs                  Cycle Start

Synchronous SRAM Write

                                WCLKS
                       WRB, WBLKB

                          WADDR, DI
                                    WPE

             tWRCH, tWBCH
              tWRCS, tWBCS

                tDCS, tWDCS
                                  tWPCH

                        tDCH, tWACH

                                                   tWPCA               tCML
                                                      tCMH

                                                                tCCYC

Note: The plot shows the normal operation status.
Figure 2-33 Synchronous SRAM Write

Table 2-57 TJ = 0C to 110C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
                  TJ = 55C to 150C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883

Symbol txxx              Description                            Min.   Max.              Units                  Notes
                                                                                           ns
CCYC         Cycle time                                         7.5                             WPE is invalid while
                                                                                                PARGEN is active
CMH          Clock high phase                                   3.0                      ns

CML          Clock low phase                                    3.0                      ns

DCH          DI hold from WCLKS                                 0.5                      ns

DCS          DI setup to WCLKS                                  1.0                      ns

WACH         WADDR hold from WCLKS                              0.5                      ns

WDCS         WADDR setup to WCLKS                               1.0                      ns

WPCA         New WPE access from WCLKS                          3.0                      ns

WPCH         Old WPE valid from WCLKS                                  0.5               ns

WRCH, WBCH WRB & WBLKB hold from WCLKS                          0.5                      ns

WRCS, WBCS WRB & WBLKB setup to WCLKS                           1.0                      ns

Note: On simultaneous read and write accesses to the same location, DI is output to DO.

2-60                                                            v5.9
                                                                                          ProASICPLUS Flash Family FPGAs

Synchronous Write and Read to the Same Location

                                                    tCCYC       tCML
                                          tCMH

             RCLKS

             DO Last Cycle Data                                                       New Data*

             WCLKS

                   tWCLKRCLKH
                   tWCLKRCLKS

                           tOCH
                           tOCA

Note: * New data is read if WCLKS  occurs before setup time. The data stored is read if WCLKS  occurs after hold time. The plot shows
          the normal operation status.

Figure 2-34 Synchronous Write and Read to the Same Location

Table 2-58 TJ = 0C to 110C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
                  TJ = 55C to 150C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883

Symbol txxx              Description      Min.                        Max.            Units      Notes
                                                                                        ns
CCYC         Cycle time                                    7.5

CMH          Clock high phase                              3.0                        ns

CML          Clock low phase                               3.0                        ns

WCLKRCLKS    WCLKS  to RCLKS  setup time   0.1                                       ns

WCLKRCLKH    WCLKS  to RCLKS  hold time                               7.0             ns

OCH          Old DO valid from RCLKS                                       3.0        ns         OCA/OCH displayed for
OCA          New DO valid from RCLKS                       7.5
                                                                                      ns         Access Timed Output

Notes:

1. This behavior is valid for Access Timed Output and Pipelined Mode Output. The table shows the timings of an Access Timed Output.
2. During synchronous write and synchronous read access to the same location, the new write data will be read out if the active write

    clock edge occurs before or at the same time as the active read clock edge. The negative setup time insures this behavior for WCLKS
    and RCLKS driven by the same design signal.
3. If WCLKS changes after the hold time, the data will be read.
4. A setup or hold time violation will result in unknown output data.

                                          v5.9                                                                          2-61
   ProASICPLUS Flash Family FPGAs

Asynchronous Write and Synchronous Read to the Same Location

                                             tCMH         tCML

                         RCLKS

                         DO Last Cycle Data                                                  New Data*

             WB = {WRB + WBLKB}

                           DI                                                         tDWRH

                            tWRCKS
                           tBRCLKH

                               tOCH
                               tOCA
                         tDWRRCLK

                                                   tCCYC

Note: *New data is read if WB  occurs before setup time. The stored data is read if WB  occurs after hold time. The plot shows the
          normal operation status.

Figure 2-35 Asynchronous Write and Synchronous Read to the Same Location

Table 2-59 TJ = 0C to 110C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
                  TJ = 55C to 150C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883

Symbol txxx              Description         Min.         Max.                               Units      Notes
                                                                                               ns
CCYC         Cycle time                            7.5

CMH          Clock high phase                      3.0                                       ns

CML          Clock low phase                       3.0                                       ns

WBRCLKS      WB  to RCLKS  setup time              0.1                                      ns

WBRCLKH      WB  to RCLKS  hold time                      7.0                                ns

OCH          Old DO valid from RCLKS                               3.0                       ns     OCA/OCH displayed for
OCA          New DO valid from RCLKS               7.5
                                                                                                       Access Timed Output
                                                                                             ns

DWRRCLKS     DI to RCLKS  setup time               0                                         ns

DWRH         DI to WB  hold time                          1.5                                ns

Notes:

1. This behavior is valid for Access Timed Output and Pipelined Mode Output. The table shows the timings of an Access Timed Output.

2. In asynchronous write and synchronous read access to the same location, the new write data will be read out if the active write
    signal edge occurs before or at the same time as the active read clock edge. If WB changes to low after hold time, the data will be
    read.

3. A setup or hold time violation will result in unknown output data.

2-62                                         v5.9
                                                                                               ProASICPLUS Flash Family FPGAs

Asynchronous Write and Read to the Same Location

             RB, RADDR                   OLD                                          NEW         NEWER
                        DO

       WB = {WRB+WBLKB}                                                                                  tRAWRH
                            tORDA
                            tORDH                               tOWRA
                                 tRAWRS                         tOWRH

Note: The plot shows the normal operation status.
Figure 2-36 Asynchronous Write and Read to the Same Location

Table 2-60 TJ = 0C to 110C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
                  TJ = 55C to 150C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883

Symbol txxx                 Description       Min.              Max.                       Units  Notes
                                                                                             ns
ORDA         New DO access from RB             7.5

ORDH         Old DO valid from RB                               3.0                        ns

OWRA         New DO access from WB             3.0                                         ns

OWRH         Old DO valid from WB                               0.5                        ns

RAWRS        RB  or RADDR from WB              5.0                                         ns

RAWRH        RB  or RADDR from WB              5.0                                         ns

Notes:

1. During an asynchronous read cycle, each write operation (synchronous or asynchronous) to the same location will automatically
    trigger a read operation which updates the read data. Refer to the ProASICPLUS RAM and FIFO Blocks application note for more
    information.

2. Violation or RAWRS will disturb access to the OLD data.
3. Violation of RAWRH will disturb access to the NEWER data.

                                         v5.9                                                                    2-63
   ProASICPLUS Flash Family FPGAs

Synchronous Write and Asynchronous Read to the Same Location

             RB, RADDR

             DO                         OLD                                           NEWNEWER

             WCLKS                                                                    tRAWCLKH
                  tORDA
                 tORDH                                   tOWRA
                                                        tOWRH
             tRAWCLKS

Note: The plot shows the normal operation status.
Figure 2-37 Synchronous Write and Asynchronous Read to the Same Location

Table 2-61 TJ = 0C to 110C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
                  TJ = 55C to 150C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883

Symbol txxx              Description         Min.       Max.                          Units     Notes
                                                                                        ns
ORDA         New DO access from RB                 7.5

ORDH         Old DO valid from RB                       3.0                           ns

OWRA         New DO access from WCLKS              3.0                                ns

OWRH         Old DO valid from WCLKS                    0.5                           ns

RAWCLKS      RB  or RADDR from WCLKS               5.0                                ns

RAWCLKH      RB  or RADDR from WCLKS               5.0                                ns

Notes:

1. During an asynchronous read cycle, each write operation (synchronous or asynchronous) to the same location will automatically
    trigger a read operation which updates the read data.

2. Violation of RAWCLKS will disturb access to OLD data.
3. Violation of RAWCLKH will disturb access to NEWER data.

2-64                                         v5.9
                                                                               ProASICPLUS Flash Family FPGAs

Asynchronous FIFO Full and Empty Transitions

The asynchronous FIFO accepts writes and reads while                empty flag will be asserted, the counters will reset, the
not full or not empty. When the FIFO is full, all writes are        outputs go to zero, but the internal RAM is not erased.
inhibited. Conversely, when the FIFO is empty, all reads
are inhibited. A problem is created if the FIFO is written          Enclosed Timing Diagrams FIFO Mode:
to during the transition from full to not full, or read
during the transition from empty to not empty. The                  The following timing diagrams apply only to single cell;
exact time at which the write or read operation changes             they are not applicable to cascaded cells. For more
from inhibited to accepted after the read (write) signal            information, refer to the ProASICPLUS RAM/FIFO Blocks
which causes the transition from full or empty to not full          application note.
or not empty is indeterminate. For slow cycles, this
indeterminate period starts 1 ns after the RB (WB)                      "Asynchronous FIFO Read" section on page 2-67
transition, which deactivates full or not empty and ends
3 ns after the RB (WB) transition. For fast cycles, the                  "Asynchronous FIFO Write" section on page 2-68
indeterminate period ends 3 ns (7.5 ns RDL (WRL)) after
the RB (WB) transition, whichever is later (Table 2-1 on                "Synchronous FIFO Read, Access Timed Output
page 2-4).                                                                   Strobe (Synchronous Transparent)" section on
                                                                             page 2-69
The timing diagram for write is shown in Figure 2-35 on
page 2-62. The timing diagram for read is shown in                      "Synchronous FIFO Read, Pipeline Mode Outputs
Figure 2-36 on page 2-63. For basic SRAM configurations,                     (Synchronous Pipelined)" section on page 2-70
see Table 2-14 on page 2-22. When reset is asserted, the
                                                                         "Synchronous FIFO Write" section on page 2-71

                                                                         "FIFO Reset" section on page 2-72

Table 2-62 Memory Block FIFO Interface Signals

FIFO Signal   Bits  In/Out                                          Description

WCLKS         1     In      Write clock used for synchronization on write side

RCLKS         1     In      Read clock used for synchronization on read side

LEVEL [0:7]*  8     In      Direct configuration implements static flag logic

RBLKB         1     In      Read block select (active Low)

RDB           1     In      Read pulse (active Low)

RESET         1     In      Reset for FIFO pointers (active Low)

WBLKB         1     In      Write block select (active Low)

DI[0:8]       9     In      Input data bits [0:8], [8] will be generated if PARGEN is true

WRB           1     In      Write pulse (active Low)

FULL, EMPTY   2     Out FIFO flags. FULL prevents write and EMPTY prevents read

EQTH, GEQTH*  2     Out EQTH is true when the FIFO holds the number of words specified by the LEVEL signal.

                            GEQTH is true when the FIFO holds (LEVEL) words or more

DO[0:8]       9     Out Output data bits [0:8]

RPE           1     Out Read parity error (active High)

WPE           1     Out Write parity error (active High)
LGDEP [0:2]
              3     In      Configures DEPTH of the FIFO to 2 (LGDEP+1)

PARODD        1     In      Selects Odd parity generation/detect when high, Even when low

Note: *LEVEL is always eight bits (0000.0000, 0000.0001). That means for values of DEPTH greater than 256, not all values will be
          possible, e.g. for DEPTH = 512, the LEVEL can only have the values 2, 4, . . ., 512. The LEVEL signal circuit will generate signals that
          indicate whether the FIFO is exactly filled to the value of LEVEL (EQTH) or filled equal or higher (GEQTH) than the specified LEVEL.
          Since counting starts at 0, EQTH will become true when the FIFO holds (LEVEL+1) words for 512-bit FIFOs.

                                                              v5.9                          2-65
ProASICPLUS Flash Family FPGAs

       FULL    Write Inhibited                  Write Accepted
                                                Read Accepted
          RB

      Write
      Cycle

                                    1 ns

                               3 ns
      WB

Figure 2-38 Write Timing Diagram

      EMPTY    Read Inhibited

           WB

        Read
        Cycle

                                    1 ns

                              3 ns
      RB

Figure 2-39 Read Timing Diagram

2-66                                      v5.9
                                                                                                  ProASICPLUS Flash Family FPGAs

Asynchronous FIFO Read

                                                      tRPRDA                tRDH
                                                          tRDL                               (Empty inhibits read)

                                                      Cycle Start

             RB = (RDB+RBLKB)
                             RDATA
                                 RPE
                                  WB
                             EMPTY
                                FULL

                     EQTH, GETH

                            tRDWRS                                                       tERDH, tFRDH
                                                                                         tERDA, tFRDA
                                          tORDH
                                         tRPRDH                            tTHRDH
                                                                             tTHRDA
                                                   tORDA
                                                     tRPRDA                 tRDH
                                                          tRDL

                                                                   tRDCYC

Note: The plot shows the normal operation status.
Figure 2-40 Asynchronous FIFO Read

Table 2-63 TJ = 0C to 110C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
                  TJ = 55C to 150C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883

Symbol txxx                 Description               Min. Max. Units                                            Notes

ERDH, FRDH, Old EMPTY, FULL, EQTH, & GETH valid hold               0.5               ns  Empty/full/thresh are invalid from the end
                                                                                         of hold until the new access is complete
THRDH        time from RB

ERDA         New EMPTY access from RB                 3.01                           ns

FRDA         FULL access from RB                      3.01                           ns

ORDA         New DO access from RB                    7.5                            ns

ORDH         Old DO valid from RB                                  3.0               ns

RDCYC        Read cycle time                          7.5                            ns
RDWRS                                                 3.02                           ns Enabling the read operation
             WB , clearing EMPTY, setup to                                           ns Inhibiting the read operation
             RB                                                   1.0

RDH          RB high phase                            3.0                            ns Inactive

RDL          RB low phase                             3.0                            ns Active

RPRDA        New RPE access from RB                   9.5                            ns

RPRDH        Old RPE valid from RB                                 4.0               ns

THRDA        EQTH or GETH access from RB              4.5                            ns

Notes:

1. At fast cycles, ERDA and FRDA = MAX (7.5 ns RDL), 3.0 ns.
2. At fast cycles, RDWRS (for enabling read) = MAX (7.5 ns WRL), 3.0 ns.

                                                      v5.9                                                             2-67
   ProASICPLUS Flash Family FPGAs

Asynchronous FIFO Write

                           WB = (WRB + WBLKB)            Cycle Start
                                              WDATA
                                                   WPE                                   (Full inhibits write)
                                                     RB
                                                  FULL
                                               EMPTY

                                        EQTH, GETH

                                   tWRRDS                                                tDWRH
                                                                                         tWPDH
                                                         tWPDA
                                                         tDWRS

                                                         tEWRH, tFWRH

                                                         tEWRA, tFWRA

                                                                       tTHWRH

                                                                       tTHWRA

                                                         tWRL                  tWRH

                                                                       tWRCYC

Note: The plot shows the normal operation status.
Figure 2-41 Asynchronous FIFO Write

Table 2-64 TJ = 0C to 110C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
                  TJ = 55C to 150C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883

Symbol txxx                 Description                         Min. Max. Units                                 Notes

DWRH         DI hold from WB                                    1.5                  ns  PARGEN is inactive
                                                                                         PARGEN is active
DWRS         DI setup to WB                                     0.5                  ns  Empty/full/thresh are invalid from the end
                                                                                         of hold until the new access is complete
DWRS         DI setup to WB                                     2.5                  ns
                                                                                         WPE is invalid while PARGEN is active
EWRH, FWRH, Old EMPTY, FULL, EQTH, & GETH valid hold                   0.5           ns
                                                                                         Enabling the write operation
THWRH        time after WB                                                               Inhibiting the write operation
                                                                                         Inactive
EWRA         EMPTY  access from WB                              3.01                 ns  Active

FWRA         New FULL access from WB                            3.01                 ns

THWRA        EQTH or GETH access from WB                        4.5                  ns

WPDA         WPE access from DI                                 3.0                  ns

WPDH         WPE hold from DI                                          1.0           ns

WRCYC        Cycle time                                         7.5                  ns
WRRDS        RB , clearing FULL, setup to
             WB                                                 3.02                 ns

                                                                       1.0

WRH          WB high phase                                      3.0                  ns

WRL          WB low phase                                       3.0                  ns

Notes:

1. At fast cycles, EWRA, FWRA = MAX (7.5 ns WRL), 3.0 ns.
2. At fast cycles, WRRDS (for enabling write) = MAX (7.5 ns RDL), 3.0 ns.
3. After FIFO reset, WRB needs an initial falling edge prior to any write actions.

2-68                                                            v5.9
                                                                                                                                         ProASICPLUS Flash Family FPGAs

Synchronous FIFO Read, Access Timed Output Strobe (Synchronous Transparent)

                                   RCLK           Cycle Start
                                    RDB                                  New Valid Data Out (Empty Inhibits Read)
                                RDATA OldDataOut
                                     RPE
                                EMPTY
                                   FULL
                         EQTH, GETH

                                      tRDCH                                           tECBH, tFCBH
                                   tRDCS                                              tECBA, tFCBA

                                        tOCH                        tTHCBH
                                       tRPCH                            tHCBA

                                                  tOCA                   tCML
                                                   tRPCA
                                                       tCMH

                                                             tCCYC

Note: The plot shows the normal operation status.
Figure 2-42 Synchronous FIFO Read, Access Timed Output Strobe (Synchronous Transparent)

Table 2-65 TJ = 0C to 110C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
                  TJ = 55C to 150C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883

Symbol txxx              Description                  Min. Max. Units                                              Notes

CCYC         Cycle time                               7.5                      ns

CMH          Clock high phase                         3.0                      ns

CML          Clock low phase                          3.0                      ns

ECBA         New EMPTY access from RCLKS              3.0*                     ns

FCBA         FULL  access from RCLKS                  3.0*                     ns

ECBH, FCBH, Old EMPTY, FULL, EQTH, & GETH valid hold                1.0        ns Empty/full/thresh are invalid from the end

THCBH        time from RCLKS                                                          of hold until the new access is complete

OCA          New DO access from RCLKS                 7.5                      ns

OCH          Old DO valid from RCLKS                                3.0        ns

RDCH         RDB hold from RCLKS                      0.5                      ns

RDCS         RDB setup to RCLKS                       1.0                      ns

RPCA         New RPE access from RCLKS                9.5                      ns

RPCH         Old RPE valid from RCLKS                               3.0        ns

HCBA         EQTH or GETH access from RCLKS           4.5                      ns

Note: *At fast cycles, ECBA and FCBA = MAX (7.5 ns CMH), 3.0 ns.

                                                             v5.9                                                         2-69
   ProASICPLUS Flash Family FPGAs

Synchronous FIFO Read, Pipeline Mode Outputs (Synchronous Pipelined)

                                   RCLK       Cycle Start
                                    RDB
                                RDATA                       Old Data Out              New Valid Data Out
                                     RPE                           Old RPE Out             New RPE Out
                                EMPTY
                                   FULL
                         EQTH, GETH

                                              tECBH, tFCBH                             tOCA
                                                                                       tECBA, tFCBA
                                     tRDCH                          tTHCBH             tRPCH
                                  tRDCS                                 tHCBA          tOCH

                                                                                tRPCA

                                              tCMH                  tCML

                                                            tCCYC

Note: The plot shows the normal operation status.
Figure 2-43 Synchronous FIFO Read, Pipeline Mode Outputs (Synchronous Pipelined)

Table 2-66 TJ = 0C to 110C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
                  TJ = 55C to 150C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883

Symbol txxx              Description                       Min. Max. Units                                Notes

CCYC         Cycle time                                     7.5                 ns

CMH          Clock high phase                               3.0                 ns

CML          Clock low phase                                3.0                 ns

ECBA         New EMPTY access from RCLKS                   3.0*                 ns

FCBA         FULL  access from RCLKS                       3.0*                 ns

ECBH, FCBH, Old EMPTY, FULL, EQTH, & GETH valid hold                1.0 ns Empty/full/thresh are invalid from the end of
                                                                                        hold until the new access is complete
THCBH        time from RCLKS

OCA          New DO access from RCLKS                       2.0                 ns

OCH          Old DO valid from RCLKS                                0.75 ns

RDCH         RDB hold from RCLKS                            0.5                 ns

RDCS         RDB setup to RCLKS                             1.0                 ns

RPCA         New RPE access from RCLKS                      4.0                 ns

RPCH         Old RPE valid from RCLKS                               1.0 ns

HCBA         EQTH or GETH access from RCLKS                 4.5                 ns

Note: *At fast cycles, ECBA and FCBA = MAX (7.5 ns CMS), 3.0 ns.

2-70                                                        v5.9
                                                                                                 ProASICPLUS Flash Family FPGAs

Synchronous FIFO Write

                                    WCLKS             Cycle Start
                              WRB, WBLKB
                                                                                      (Full Inhibits Write)
                                            DI

                                 WPE

                                 FULL

                               EMPTY

                              EQTH, GETH

                         tWRCH, tWBCH                                              tECBH, tFCBH
                          tWRCS, tWBCS                                             tECBA, tFCBA

                                        tDCS                                     tHCBH
                                             tWPCH
                                                tDCH                      tHCBA

                                                      tWPCA               tCML
                                                        tCMH

                                                                   tCCYC

Note: The plot shows the normal operation status.
Figure 2-44 Synchronous FIFO Write

Table 2-67 TJ = 0C to 110C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
                  TJ = 55C to 150C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883

Symbol txxx              Description                          Min. Max. Units                                Notes

CCYC         Cycle time                                       7.5                ns

CMH          Clock high phase                                 3.0                ns

CML          Clock low phase                                  3.0                ns

DCH          DI hold from WCLKS                               0.5                ns

DCS          DI setup to WCLKS                                1.0                ns

FCBA         New FULL access from WCLKS                       3.0*               ns

ECBA         EMPTY access from WCLKS                          3.0*               ns

ECBH,        Old EMPTY, FULL, EQTH, & GETH valid hold                     1.0    ns Empty/full/thresh are invalid from the end of
FCBH,        time from WCLKS
HCBH                                                                                  hold until the new access is complete

HCBA         EQTH or GETH access from WCLKS                   4.5                ns

WPCA         New WPE access from WCLKS                        3.0                ns WPE is invalid, while PARGEN is active

WPCH         Old WPE valid from WCLKS                                     0.5    ns

WRCH, WBCH WRB & WBLKB hold from WCLKS                        0.5                ns

WRCS, WBCS WRB & WBLKB setup to WCLKS                         1.0                ns

Note: * At fast cycles, ECBA and FCBA = MAX (7.5 ns CMH), 3.0 ns.

                                                                   v5.9                                                      2-71
   ProASICPLUS Flash Family FPGAs

FIFO Reset

                        RESETB                                                            Cycle Start
                   WRB/RBD1                                                                    Cycle Start
             WCLKS, RCLKS1

                            FULL
                        EMPTY
                 EQTH, GETH

             tERSA, tFRSA                       tCBRSS                                                 tCBRSH
                    tTHRSA                      tRSL                                          tWBRSH

                                                                                      tWBRSS

Notes:
1. During reset, either the enables (WRB and RBD) OR the clocks (WCLKS and RCKLS) must be low.
2. The plot shows the normal operation status.
Figure 2-45 FIFO Reset

Table 2-68 TJ = 0C to 110C; VDD = 2.3 V to 2.7 V for Commercial/Industrial
                  TJ = 55C to 150C, VDD = 2.3 V to 2.7 V for Military/MIL-STD-883

Symbol txxx                       Description         Min.  Max.                      Units                     Notes
CBRSH1       WCLKS or RCLKS  hold from RESETB          1.5                              ns      Synchronous mode only
                                                                                        ns      Synchronous mode only
CBRSS1       WCLKS or RCLKS  setup to RESETB          1.5

ERSA         New EMPTY  access from RESETB            3.0                             ns

FRSA         FULL  access from RESETB                 3.0                             ns

RSL          RESETB low phase                         7.5                             ns

THRSA        EQTH or GETH access from RESETB          4.5                             ns
                                                                                      ns Asynchronous mode only
WBRSH1       WB  hold from RESETB                     1.5                             ns Asynchronous mode only

WBRSS1       WB  setup to RESETB                      1.5

Note: During rest, the enables (WRB and RBD) must be high OR the clocks (WCLKS and RCKLS) must be low.

2-72                                            v5.9
                                                                          ProASICPLUS Flash Family FPGAs

Pin Description                                                    TMS    Test Mode Select

User Pins                                                          The TMS pin controls the use of boundary-scan circuitry.
                                                                   This pin has an internal pull-up resistor.

                                                                   TCK    Test Clock

I/O        User Input/Output                                       Clock input pin for boundary scan (maximum 10 MHz). Actel
                                                                   recommends adding a nominal 20 k pull-up resistor to this
The I/O pin functions as an input, output, tristate, or            pin.
bidirectional buffer. Input and output signal levels are
compatible with standard LVTTL and LVCMOS                          TDI    Test Data In
specifications. Unused I/O pins are configured as inputs
with pull-up resistors.                                            Serial input for boundary scan. A dedicated pull-up
                                                                   resistor is included to pull this pin high when not being
NC         No Connect                                              driven.

To maintain compatibility with other Actel ProASICPLUS             TDO    Test Data Out
products, it is recommended that this pin not be
connected to the circuitry on the board.                           Serial output for boundary scan. Actel recommends
                                                                   adding a nominal 20k pull-up resistor to this pin.
GL         Global Pin

Low skew input pin for clock or other global signals. This         TRST   Test Reset Input
pin can be configured with an internal pull-up resistor.
When it is not connected to the global network or the              Asynchronous, active low input pin for resetting
clock conditioning circuit, it can be configured and used
as a normal I/O.                                                   boundary-scan circuitry. This pin has an internal pull-up

                                                                   resistor. For more information, please refer to Power-up
                                                                   Behavior of ProASICPLUS Devices application note.

GLMX       Global Multiplexing Pin                                 Special Function Pins

Low skew input pin for clock or other global signals. This         RCK    Running Clock
pin can be used in one of two special ways (refer to
Actel's Using ProASICPLUS Clock Conditioning Circuits).            A free running clock is needed during programming if
                                                                   the programmer cannot guarantee that TCK will be
When the external feedback option is selected for the              uninterrupted. If not used, this pin has an internal pull-
PLL block, this pin is routed as the external feedback             up and can be left floating.
source to the clock conditioning circuit.
                                                                   NPECL  User Negative Input
In applications where two different signals access the
same global net at different times through the use of              Provides high speed clock or data signals to the PLL
GLMXx and GLMXLx macros, this pin will be fixed as one             block. If unused, leave the pin unconnected.
of the source pins.
                                                                   PPECL  User Positive Input
This pin can be configured with an internal pull-up
resistor. When it is not connected to the global network           Provides high speed clock or data signals to the PLL
or the clock conditioning circuit, it can be configured and        block. If unused, leave the pin unconnected.
used as any normal I/O. If not used, the GLMXx pin will
be configured as an input with pull-up.                            AVDD   PLL Power Supply

Dedicated Pins                                                     Analog VDD should be VDD (core voltage) 2.5 V (nominal)
                                                                   and be decoupled from GND with suitable decoupling
GND        Ground
                                                                   capacitors to reduce noise. For more information, refer
Common ground supply voltage.                                      to Actel's Using ProASICPLUS Clock Conditioning Circuits

VDD        Logic Array Power Supply Pin                            application note. If the clock conditioning circuitry is not

                                                                   used in a design, AVDD can either be left floating or tied

                                                                   to 2.5 V.

2.5 V supply voltage.                                              AGND   PLL Power Ground

VDDP       I/O Pad Power Supply Pin                                The analog ground can be connected to the system

2.5 V or 3.3 V supply voltage.                                     ground. For more information, refer to Actel's Using
                                                                   ProASICPLUS Clock Conditioning Circuits application note.

                                                                   If the PLLs or clock conditioning circuitry are not used in

                                                                   a design, AGND should be tied to GND.

                                                             v5.9                              2-73
ProASICPLUS Flash Family FPGAs

VPP   Programming Supply Pin                                        finite length conductors that distribute the power to the
                                                                    device. This can be accomplished by providing sufficient
This pin may be connected to any voltage between GND                bypass capacitance between the VPP and VPN pins and
                                                                    GND (using the shortest paths possible). Without
and 16.5 V during normal operation, or it can be left               sufficient bypass capacitance to counteract the
unconnected.2 For information on using this pin during              inductance, the VPP and VPN pins may incur a voltage
                                                                    spike beyond the voltage that the device can withstand.
programming, see the In-System Programming                          This issue applies to all programming configurations.
ProASICPLUS Devices application note. Actel recommends
                                                                    The solution prevents spikes from damaging the
floating the pin or connecting it to VDDP.                          ProASICPLUS devices. Bypass capacitors are required for
                                                                    the VPP and VPN pads. Use a 0.01 F to 0.1 F ceramic
VPN   Programming Supply Pin                                        capacitor with a 25 V or greater rating. To filter low-
                                                                    frequency noise (decoupling), use a 4.7 F (low ESR, <1
This pin may be connected to any voltage between 0.5 V              <, tantalum, 25 V or greater rating) capacitor. The
                                                                    capacitors should be located as close to the device pins as
and 13.8 V during normal operation, or it can be left              possible (within 2.5 cm is desirable). The smaller, high-
unconnected.3 For information on using this pin during              frequency capacitor should be placed closer to the device
                                                                    pins than the larger low-frequency capacitor. The same
programming, see the In-System Programming                          dual-capacitor circuit should be used on both the VPP and
ProASICPLUS Devices application note. Actel recommends              VPN pins (Figure 2-46).

floating the pin or connecting it to GND.                           ProASICPLUS Devices APA075, APA150,

Recommended Design Practice                                         APA300
for VPN/VPP
                                                                    These devices do not require bypass capacitors on the VPP
ProASICPLUS Devices APA450, APA600,                               and VPN pins as long as the total combined distance of
APA750, APA1000                                                     the programming cable and the trace length on the
                                                                    board is less than or equal to 30 inches. Note: For trace
Bypass capacitors are required from VPP to GND and VPN              lengths greater than 30 inches, use the bypass capacitor
to GND for all ProASICPLUS devices during programming.              recommendations in the previous section.
During the erase cycle, ProASICPLUS devices may have
current surges on the VPP and VPN power supplies. The
only way to maintain the integrity of the power
distribution to the ProASICPLUS device during these
current surges is to counteract the inductance of the

                                                       2.5cm

                                        V                                     +_
                                         PP
                                                                     Programming
                                             0.1 F               +      Header
                                                        4.7 F               or
          Actel                                 to                      Supplies
      ProASIC PLUS                           0.01 F
                                                                               _+
                                Device

                                        V               4.7 F +
                                         PN
                                                0.1 F

                                                   to

                                               0.01 F

Figure 2-46 ProASICPLUS VPP and VPN Capacitor Requirements

2. There is a nominal 40 k pull-up resistor on VPP.
3. There is a nominal 40 k pull-down resistor on VPN.

2-74                                                          v5.9
                                                     ProASICPLUS Flash Family FPGAs

Package Pin Assignments

100-Pin TQFP

                                  100
                                1

                                       100-Pin TQFP

Note

For Package Manufacturing and Environmental information, visit the Package Resource center at
http://www.actel.com/products/solutions/package/docs.aspx.

                                       v5.9                                                    3-1
ProASICPLUS Flash Family FPGAs

          100-Pin TQFP                      100-Pin TQFP                      100-Pin TQFP

     Pin  APA075 APA150                Pin  APA075 APA150                Pin  APA075 APA150

Number Function Function               Number Function Function          Number Function Function

     1    GND           GND            36   I/O           I/O            71   I/O           I/O

     2    I/O           I/O            37   VDD           VDD            72   I/O           I/O

     3    I/O           I/O            38   GND           GND            73   I/O           I/O

     4    I/O           I/O            39   VDDP          VDDP           74   I/O           I/O

     5    I/O           I/O            40   GND           GND            75   GND           GND

     6    I/O           I/O            41   I/O           I/O            76   VDDP          VDDP

     7    I/O           I/O            42   I/O           I/O            77   I/O           I/O

     8    I/O           I/O            43   I/O           I/O            78   I/O           I/O

     9    GND           GND            44   I/O           I/O            79   I/O           I/O

     10   I/O / GLMX1 I/O / GLMX1      45   I/O           I/O            80   I/O           I/O

     11   I/O / GL1     I/O / GL1      46   I/O           I/O            81   I/O           I/O

     12   AGND          AGND           47   TCK           TCK            82   I/O           I/O

     13   NPECL1        NPECL1         48   TDI           TDI            83   I/O           I/O

     14   AVDD          AVDD           49   TMS           TMS            84   I/O           I/O

     15 PPECL1 / Input PPECL1 / Input  50   VDDP          VDDP           85   I/O           I/O

     16   I/O / GL2     I/O / GL2      51   GND           GND            86   GND           GND

     17   VDD           VDD            52   VPP           VPP            87   VDDP          VDDP

     18   I/O           I/O            53   VPN           VPN            88   GND           GND

     19   I/O           I/O            54   TDO           TDO            89   VDD           VDD

     20   I/O           I/O            55   TRST          TRST           90   I/O           I/O

     21   I/O           I/O            56   RCK           RCK            91   I/O           I/O

     22   I/O           I/O            57   I/O           I/O            92   I/O           I/O

     23   I/O           I/O            58   I/O           I/O            93   I/O           I/O

     24   I/O           I/O            59   I/O           I/O            94   I/O           I/O

     25   GND           GND            60   I/O / GL3     I/O / GL3      95   I/O           I/O

     26   VDDP          VDDP           61 PPECL2 / Input PPECL2 / Input  96   I/O           I/O

     27   I/O           I/O            62   AVDD          AVDD           97   I/O           I/O

     28   I/O           I/O            63   NPECL2        NPECL2         98   I/O           I/O

     29   I/O           I/O            64   AGND          AGND           99   I/O           I/O

     30   I/O           I/O            65   I/O / GL4     I/O / GL4      100  VDDP          VDDP

     31   I/O           I/O            66   I/O / GLMX2 I/O / GLMX2

     32   I/O           I/O            67   GND           GND

     33   I/O           I/O            68   VDD           VDD

     34   I/O           I/O            69   I/O           I/O

     35   I/O           I/O            70   I/O           I/O

3-2                                         v5.9
                                                ProASICPLUS Flash Family FPGAs

144-Pin TQFP

                                  144
                               1

                                       144-Pin
                                        TQFP

Note

For Package Manufacturing and Environmental information, visit the Package Resource center at
http://www.actel.com/products/solutions/package/docs.aspx.

                                       v5.9                                                    3-3
ProASICPLUS Flash Family FPGAs

     144-Pin TQFP               144-Pin TQFP        144-Pin TQFP         144-Pin TQFP

   Pin   APA075          Pin        APA075             Pin  APA075          Pin  APA075
Number   Function     Number        Function        Number  Function     Number  Function

     1   I/O                    37  I/O             73      VPP          109     I/O

     2   I/O                    38  I/O             74      VPN          110     I/O

     3   I/O                    39  I/O             75      TDO          111     I/O

     4   I/O                    40  I/O             76      TRST         112     I/O

     5   I/O                    41  I/O             77      RCK          113     I/O

     6   I/O                    42  I/O             78      I/O          114     I/O

     7   I/O                    43  I/O             79      I/O          115     I/O

     8   I/O                    44  I/O             80      I/O          116     I/O

     9   VDD                    45  VDD             81      VDDP         117     VDDP

     10  GND                    46  GND             82      GND          118     GND

     11  VDDP                   47  VDDP            83      I/O          119     VDD

     12  I/O                    48  I/O             84      I/O          120     I/O

     13  I/O                    49  I/O             85      I/O          121     I/O

     14  I/O                    50  I/O             86      I/O          122     I/O

     15  I/O / GLMX1            51  I/O             87      I/O          123     I/O

     16  I/O / GL1              52  I/O             88      I/O / GL3    124     I/O

     17  AGND                   53  I/O             89      PPECL2 /     125     I/O

     18  NPECL1                 54  I/O                     Input        126     I/O

     19  AVDD                   55  I/O             90      AVDD         127     I/O

     20  PPECL1 /               56  I/O             91      NPECL2       128     I/O

         Input                  57  I/O             92      AGND         129     I/O

     21  I/O / GL2              58  I/O             93      I/O / GL4    130     I/O

     22  I/O                    59  I/O             94      I/O / GLMX2  131     I/O

     23  I/O                    60  I/O             95      I/O          132     I/O

     24  I/O                    61  I/O             96      I/O          133     I/O

     25  I/O                    62  VDD             97      I/O          134     VDDP

     26  I/O                    63  GND             98      VDDP         135     GND

     27  GND                    64  VDDP            99      GND          136     VDD

     28  VDDP                   65  I/O             100     VDD          137     I/O

     29  I/O                    66  I/O             101     I/O          138     I/O

     30  I/O                    67  I/O             102     I/O          139     I/O

     31  I/O                    68  I/O             103     I/O          140     I/O

     32  I/O                    69  TCK             104     I/O          141     I/O

     33  I/O                    70  TDI             105     I/O          142     I/O

     34  I/O                    71  TMS             106     I/O          143     I/O

     35  I/O                    72  NC              107     I/O          144     I/O

     36  I/O                                        108     I/O

3-4                                           v5.9
                                                     ProASICPLUS Flash Family FPGAs

208-Pin PQFP

                                1 208

                                       208-Pin PQFP

Note

For Package Manufacturing and Environmental information, visit the Package Resource center at
http://www.actel.com/products/solutions/package/docs.aspx.

                                       v5.9                                                    3-5
ProASICPLUS Flash Family FPGAs

                                        208-Pin PQFP

        Pin  APA075       APA150        APA300           APA450       APA600       APA750       APA1000
     Number  Function     Function      Function         Function     Function     Function     Function

          1  GND                GND     GND              GND          GND          GND          GND
          2
          3  I/O                I/O     I/O              I/O          I/O          I/O          I/O
          4
          5  I/O                I/O     I/O              I/O          I/O          I/O          I/O
          6
          7  I/O                I/O     I/O              I/O          I/O          I/O          I/O
          8
          9  I/O                I/O     I/O              I/O          I/O          I/O          I/O
         10
         11  I/O                I/O     I/O              I/O          I/O          I/O          I/O
         12
         13  I/O                I/O     I/O              I/O          I/O          I/O          I/O
         14
         15  I/O                I/O     I/O              I/O          I/O          I/O          I/O
         16
         17  I/O                I/O     I/O              I/O          I/O          I/O          I/O
         18
         19  I/O                I/O     I/O              I/O          I/O          I/O          I/O
         20
         21  I/O                I/O     I/O              I/O          I/O          I/O          I/O
         22
         23  I/O                I/O     I/O              I/O          I/O          I/O          I/O
         24
         25  I/O                I/O     I/O              I/O          I/O          I/O          I/O
         26
         27  I/O                I/O     I/O              I/O          I/O          I/O          I/O
         28
         29  I/O                I/O     I/O              I/O          I/O          I/O          I/O
         30
         31  VDD                VDD     VDD              VDD          VDD          VDD          VDD
         32  GND                GND     GND              GND          GND          GND          GND
         33
         34  I/O                I/O     I/O              I/O          I/O          I/O          I/O
         35
             I/O                I/O     I/O              I/O          I/O          I/O          I/O

             I/O                I/O     I/O              I/O          I/O          I/O          I/O

             I/O                I/O     I/O              I/O          I/O          I/O          I/O

                 VDDP         VDDP          VDDP             VDDP         VDDP         VDDP         VDDP
             I/O / GLMX1  I/O / GLMX1   I/O / GLMX1      I/O / GLMX1  I/O / GLMX1  I/O / GLMX1  I/O / GLMX1

             I/O / GL2    I/O / GL2     I/O / GL2        I/O / GL2    I/O / GL2    I/O / GL2    I/O / GL2

             AGND               AGND    AGND             AGND         AGND         AGND         AGND

             NPECL1             NPECL1  NPECL1           NPECL1       NPECL1       NPECL1       NPECL1

             AVDD               AVDD    AVDD             AVDD         AVDD         AVDD         AVDD

             PPECL1 / Input PPECL1 / Input PPECL1 / Input PPECL1 / Input PPECL1 / Input PPECL1 / Input PPECL1 / Input

             GND                GND     GND              GND          GND          GND          GND

             I/O / GL1    I/O / GL1     I/O / GL1        I/O / GL1    I/O / GL1    I/O / GL1    I/O / GL1

             I/O                I/O     I/O              I/O          I/O          I/O          I/O

             I/O                I/O     I/O              I/O          I/O          I/O          I/O

             I/O                I/O     I/O              I/O          I/O          I/O          I/O

             I/O                I/O     I/O              I/O          I/O          I/O          I/O

             I/O                I/O     I/O              I/O          I/O          I/O          I/O

3-6                                                v5.9
                                                                ProASICPLUS Flash Family FPGAs

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   Pin  APA075    APA150    APA300          APA450    APA600    APA750    APA1000
Number  Function  Function  Function        Function  Function  Function  Function

    36      VDD       VDD   VDD             VDD           VDD       VDD       VDD
    37      I/O       I/O                                 I/O       I/O        I/O
    38      I/O       I/O   I/O             I/O           I/O       I/O        I/O
    39      I/O       I/O                                 I/O       I/O        I/O
    40     VDDP      VDDP   I/O             I/O          VDDP      VDDP      VDDP
    41     GND       GND                                 GND       GND       GND
    42      I/O       I/O   I/O             I/O           I/O       I/O        I/O
    43      I/O       I/O                                 I/O       I/O        I/O
    44      I/O       I/O   VDDP            VDDP          I/O       I/O        I/O
    45      I/O       I/O   GND             GND           I/O       I/O        I/O
    46      I/O       I/O                                 I/O       I/O        I/O
    47      I/O       I/O   I/O             I/O           I/O       I/O        I/O
    48      I/O       I/O                                 I/O       I/O        I/O
    49      I/O       I/O   I/O             I/O           I/O       I/O        I/O
    50      I/O       I/O                                 I/O       I/O        I/O
    51      I/O       I/O   I/O             I/O           I/O       I/O        I/O
    52     GND       GND                                 GND       GND       GND
    53     VDDP      VDDP   I/O             I/O          VDDP      VDDP      VDDP
    54      I/O       I/O                                 I/O       I/O        I/O
    55      I/O       I/O   I/O             I/O           I/O       I/O        I/O
    56      I/O       I/O                                 I/O       I/O        I/O
    57      I/O       I/O   I/O             I/O           I/O       I/O        I/O
    58      I/O       I/O                                 I/O       I/O        I/O
    59      I/O       I/O   I/O             I/O           I/O       I/O        I/O
    60      I/O       I/O                                 I/O       I/O        I/O
    61      I/O       I/O   I/O             I/O           I/O       I/O        I/O
    62      I/O       I/O                                 I/O       I/O        I/O
    63      I/O       I/O   I/O             I/O           I/O       I/O        I/O
    64      I/O       I/O                                 I/O       I/O        I/O
    65     GND       GND    I/O             I/O          GND       GND       GND
    66      I/O       I/O                                 I/O       I/O        I/O
    67      I/O       I/O   GND             GND           I/O       I/O        I/O
    68      I/O       I/O                                 I/O       I/O        I/O
    69      I/O       I/O   VDDP            VDDP          I/O       I/O        I/O
    70      I/O       I/O    I/O             I/O          I/O       I/O        I/O

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                            GND             GND

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                                      v5.9                                3-7
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                                 208-Pin PQFP

        Pin  APA075    APA150    APA300          APA450    APA600    APA750    APA1000
     Number  Function  Function  Function        Function  Function  Function  Function

         71      VDD       VDD   VDD             VDD           VDD       VDD       VDD
         72     VDDP      VDDP   VDDP            VDDP         VDDP      VDDP      VDDP
         73      I/O       I/O    I/O             I/O          I/O       I/O        I/O
         74      I/O       I/O                                 I/O       I/O        I/O
         75      I/O       I/O   I/O             I/O           I/O       I/O        I/O
         76      I/O       I/O                                 I/O       I/O        I/O
         77      I/O       I/O   I/O             I/O           I/O       I/O        I/O
         78      I/O       I/O                                 I/O       I/O        I/O
         79      I/O       I/O   I/O             I/O           I/O       I/O        I/O
         80      I/O       I/O                                 I/O       I/O        I/O
         81     GND       GND    I/O             I/O          GND       GND       GND
         82      I/O       I/O                                 I/O       I/O        I/O
         83      I/O       I/O   I/O             I/O           I/O       I/O        I/O
         84      I/O       I/O                                 I/O       I/O        I/O
         85      I/O       I/O   I/O             I/O           I/O       I/O        I/O
         86      I/O       I/O                                 I/O       I/O        I/O
         87      I/O       I/O   I/O             I/O           I/O       I/O        I/O
         88      VDD       VDD                                 VDD       VDD       VDD
         89     VDDP      VDDP   GND             GND          VDDP      VDDP      VDDP
         90      I/O       I/O                                 I/O       I/O        I/O
         91      I/O       I/O   I/O             I/O           I/O       I/O        I/O
         92      I/O       I/O                                 I/O       I/O        I/O
         93      I/O       I/O   I/O             I/O           I/O       I/O        I/O
         94      I/O       I/O                                 I/O       I/O        I/O
         95      I/O       I/O   I/O             I/O           I/O       I/O        I/O
         96      I/O       I/O                                 I/O       I/O        I/O
         97     GND       GND    I/O             I/O          GND       GND       GND
         98      I/O       I/O                                 I/O       I/O        I/O
         99      I/O       I/O   I/O             I/O           I/O       I/O        I/O
        100      I/O       I/O                                 I/O       I/O        I/O
        101      TCK       TCK   I/O             I/O           TCK       TCK       TCK
        102      TDI       TDI                                 TDI       TDI       TDI
        103     TMS       TMS    VDD             VDD          TMS       TMS        TMS
        104     VDDP      VDDP   VDDP            VDDP         VDDP      VDDP      VDDP
        105     GND       GND     I/O             I/O         GND       GND       GND

                                 I/O             I/O

                                 I/O             I/O

                                 I/O             I/O

                                 I/O             I/O

                                 I/O             I/O

                                 I/O             I/O

                                 GND             GND

                                 I/O             I/O

                                 I/O             I/O

                                 I/O             I/O

                                 TCK             TCK

                                 TDI             TDI

                                 TMS             TMS

                                 VDDP            VDDP
                                 GND             GND

3-8                                        v5.9
                                                                     ProASICPLUS Flash Family FPGAs

                              208-Pin PQFP

   Pin  APA075     APA150     APA300           APA450     APA600     APA750     APA1000
Number  Function   Function   Function         Function   Function   Function   Function

   106  VPP        VPP        VPP              VPP        VPP        VPP        VPP
   107  VPN        VPN        VPN              VPN        VPN        VPN        VPN
   108  TDO        TDO        TDO              TDO        TDO        TDO        TDO
   109
   110  TRST       TRST       TRST             TRST       TRST       TRST       TRST
   111
   112  RCK        RCK        RCK              RCK        RCK        RCK        RCK
   113
   114  I/O        I/O        I/O              I/O        I/O        I/O        I/O
   115
   116  I/O        I/O        I/O              I/O        I/O        I/O        I/O
   117
   118  I/O        I/O        I/O              I/O        I/O        I/O        I/O
   119
   120  I/O        I/O        I/O              I/O        I/O        I/O        I/O
   121
   122  I/O        I/O        I/O              I/O        I/O        I/O        I/O
   123
   124  I/O        I/O        I/O              I/O        I/O        I/O        I/O
   125
   126  I/O        I/O        I/O              I/O        I/O        I/O        I/O
   127
   128  I/O        I/O        I/O              I/O        I/O        I/O        I/O
   129
   130  I/O        I/O        I/O              I/O        I/O        I/O        I/O
   131
   132  I/O        I/O        I/O              I/O        I/O        I/O        I/O
   133
   134  I/O        I/O        I/O              I/O        I/O        I/O        I/O
   135
   136  GND        GND        GND              GND        GND        GND        GND
   137
   138  VDDP       VDDP       VDDP             VDDP       VDDP       VDDP       VDDP
   139   I/O        I/O        I/O              I/O        I/O        I/O        I/O
   140
        I/O        I/O        I/O              I/O        I/O        I/O        I/O

        VDD        VDD        VDD              VDD        VDD        VDD        VDD

        I/O        I/O        I/O              I/O        I/O        I/O        I/O

        I/O / GL3  I/O / GL3  I/O / GL3        I/O / GL3  I/O / GL3  I/O / GL3  I/O / GL3

        PPECL2 / Input PPECL2 / Input PPECL2 / Input PPECL2 / Input PPECL2 / Input PPECL2 / Input PPECL2 / Input

        GND        GND        GND              GND        GND        GND        GND

        AVDD       AVDD       AVDD             AVDD       AVDD       AVDD       AVDD

        NPECL2     NPECL2     NPECL2           NPECL2     NPECL2     NPECL2     NPECL2

        AGND       AGND       AGND             AGND       AGND       AGND       AGND

        I/O / GL4  I/O / GL4  I/O / GL4        I/O / GL4  I/O / GL4  I/O / GL4  I/O / GL4

        I/O / GLMX2 I/O / GLMX2 I/O / GLMX2 I/O / GLMX2 I/O / GLMX2 I/O / GLMX2 I/O / GLMX2

        I/O        I/O        I/O              I/O        I/O        I/O        I/O

        I/O        I/O        I/O              I/O        I/O        I/O        I/O

        VDDP       VDDP       VDDP             VDDP       VDDP       VDDP       VDDP
         I/O        I/O        I/O              I/O        I/O        I/O        I/O

        I/O        I/O        I/O              I/O        I/O        I/O        I/O

                                         v5.9                                              3-9
ProASICPLUS Flash Family FPGAs

                                208-Pin PQFP

   Pin  APA075    APA150        APA300          APA450    APA600    APA750    APA1000
Number  Function  Function      Function        Function  Function  Function  Function

   141     GND       GND        GND             GND          GND       GND       GND
   142      VDD       VDD                                     VDD       VDD       VDD
   143      I/O       I/O       VDD             VDD           I/O       I/O        I/O
   144      I/O       I/O                                     I/O       I/O        I/O
   145      I/O       I/O       I/O             I/O           I/O       I/O        I/O
   146      I/O       I/O                                     I/O       I/O        I/O
   147      I/O       I/O       I/O             I/O           I/O       I/O        I/O
   148      I/O       I/O                                     I/O       I/O        I/O
   149      I/O       I/O       I/O             I/O           I/O       I/O        I/O
   150      I/O       I/O                                     I/O       I/O        I/O
   151      I/O       I/O       I/O             I/O           I/O       I/O        I/O
   152      I/O       I/O                                     I/O       I/O        I/O
   153      I/O       I/O       I/O             I/O           I/O       I/O        I/O
   154      I/O       I/O                                     I/O       I/O        I/O
   155      I/O       I/O       I/O             I/O           I/O       I/O        I/O
   156     GND       GND                                     GND       GND       GND
   157     VDDP      VDDP       I/O             I/O          VDDP      VDDP      VDDP
   158      I/O       I/O                                     I/O       I/O        I/O
   159      I/O       I/O       I/O             I/O           I/O       I/O        I/O
   160      I/O       I/O                                     I/O       I/O        I/O
   161      I/O       I/O       I/O             I/O           I/O       I/O        I/O
   162     GND       GND                                     GND       GND       GND
   163      I/O       I/O       I/O             I/O           I/O       I/O        I/O
   164      I/O       I/O                                     I/O       I/O        I/O
   165      I/O       I/O       I/O             I/O           I/O       I/O        I/O
   166      I/O       I/O                                     I/O       I/O        I/O
   167      I/O       I/O       I/O             I/O           I/O       I/O        I/O
   168      I/O       I/O                                     I/O       I/O        I/O
   169      I/O       I/O       I/O             I/O           I/O       I/O        I/O
   170     VDDP      VDDP                                    VDDP      VDDP      VDDP
   171      VDD       VDD       GND             GND           VDD       VDD       VDD
   172      I/O       I/O                                     I/O       I/O        I/O
   173      I/O       I/O       VDDP            VDDP          I/O       I/O        I/O
   174      I/O       I/O        I/O             I/O          I/O       I/O        I/O
   175      I/O       I/O                                     I/O       I/O        I/O
                                I/O             I/O

                                I/O             I/O

                                I/O             I/O

                                GND             GND

                                I/O             I/O

                                I/O             I/O

                                I/O             I/O

                                I/O             I/O

                                I/O             I/O

                                I/O             I/O

                                I/O             I/O

                                VDDP            VDDP
                                VDD             VDD
                                 I/O             I/O

                                I/O             I/O

                                I/O             I/O

                                I/O             I/O

3-10                                      v5.9
                                                                ProASICPLUS Flash Family FPGAs

                            208-Pin PQFP

   Pin  APA075    APA150    APA300          APA450    APA600    APA750    APA1000
Number  Function  Function  Function        Function  Function  Function  Function

   176      I/O       I/O   I/O             I/O           I/O       I/O        I/O
   177      I/O       I/O                                 I/O       I/O        I/O
   178     GND       GND    I/O             I/O          GND       GND       GND
   179      I/O       I/O                                 I/O       I/O        I/O
   180      I/O       I/O   GND             GND           I/O       I/O        I/O
   181      I/O       I/O                                 I/O       I/O        I/O
   182      I/O       I/O   I/O             I/O           I/O       I/O        I/O
   183      I/O       I/O                                 I/O       I/O        I/O
   184      I/O       I/O   I/O             I/O           I/O       I/O        I/O
   185      I/O       I/O                                 I/O       I/O        I/O
   186     VDDP      VDDP   I/O             I/O          VDDP      VDDP      VDDP
   187      VDD       VDD                                 VDD       VDD       VDD
   188      I/O       I/O   I/O             I/O           I/O       I/O        I/O
   189      I/O       I/O                                 I/O       I/O        I/O
   190      I/O       I/O   I/O             I/O           I/O       I/O        I/O
   191      I/O       I/O                                 I/O       I/O        I/O
   192      I/O       I/O   I/O             I/O           I/O       I/O        I/O
   193      I/O       I/O                                 I/O       I/O        I/O
   194      I/O       I/O   I/O             I/O           I/O       I/O        I/O
   195     GND       GND                                 GND       GND       GND
   196      I/O       I/O   VDDP            VDDP          I/O       I/O        I/O
   197      I/O       I/O   VDD             VDD           I/O       I/O        I/O
   198      I/O       I/O    I/O             I/O          I/O       I/O        I/O
   199      I/O       I/O                                 I/O       I/O        I/O
   200      I/O       I/O   I/O             I/O           I/O       I/O        I/O
   201      I/O       I/O                                 I/O       I/O        I/O
   202      I/O       I/O   I/O             I/O           I/O       I/O        I/O
   203      I/O       I/O                                 I/O       I/O        I/O
   204      I/O       I/O   I/O             I/O           I/O       I/O        I/O
   205      I/O       I/O                                 I/O       I/O        I/O
   206      I/O       I/O   I/O             I/O           I/O       I/O        I/O
   207      I/O       I/O                                 I/O       I/O        I/O
   208     VDDP      VDDP   I/O             I/O          VDDP      VDDP      VDDP

                            I/O             I/O

                            GND             GND

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                            I/O             I/O

                            VDDP            VDDP

                                      v5.9                                3-11
   ProASICPLUS Flash Family FPGAs

208-Pin CQFP

                                   208207206205  194193192191190189188187186  160159158157

          No. 1

      1                                                                                        156
      2                                                                                        155
      3                                                                                        154
      4                                                                                        153

          Ceramic
          Tie Bar

      31                                                                                       142
      32                                                                                       141
      33                                                                                       140
      34                                         208-Pin CQFP                                  139
      35                                                                                       138
      36                                                                                       137
      37                                                                                       136
      38                                                                                       135
      39                                                                                       134

      49                                                                                       108
      50                                                                                       107
      51                                                                                       106
      52                                                                                       105

                                   53 54 55 57   84 85 86 87 88 89 90 91 92   101102103104

Note

For Package Manufacturing and Environmental information, visit the Package Resource center at
http://www.actel.com/products/solutions/package/docs.aspx.

3-12                                                     v5.9
                                                                          ProASICPLUS Flash Family FPGAs

        208-Pin CQFP                                                208-Pin CQFP

   Pin  APA300       APA600       APA1000                      Pin  APA300    APA600    APA1000
Number  Function     Function     Function                  Number  Function  Function  Function

     1  GND          GND          GND                           36  VDD       VDD           VDD
     2                                                          37                           I/O
     3  I/O          I/O          I/O                           38  I/O       I/O            I/O
     4                                                          39                           I/O
     5  I/O          I/O          I/O                           40  I/O       I/O          VDDP
     6                                                          41                         GND
     7  I/O          I/O          I/O                           42  I/O       I/O            I/O
     8                                                          43                           I/O
     9  I/O          I/O          I/O                           44  VDDP      VDDP           I/O
    10                                                          45  GND       GND            I/O
    11  I/O          I/O          I/O                           46                           I/O
    12                                                          47                           I/O
    13  I/O          I/O          I/O                           48  I/O       I/O            I/O
    14                                                          49                           I/O
    15  I/O          I/O          I/O                           50  I/O       I/O            I/O
    16                                                          51                           I/O
    17  I/O          I/O          I/O                           52  I/O       I/O          GND
    18                                                          53                         VDDP
    19  I/O          I/O          I/O                           54  I/O       I/O            I/O
    20                                                          55                           I/O
    21  I/O          I/O          I/O                           56  I/O       I/O            I/O
    22                                                          57                           I/O
    23  I/O          I/O          I/O                           58  I/O       I/O            I/O
    24                                                          59                           I/O
    25  I/O          I/O          I/O                           60  I/O       I/O            I/O
    26                                                          61                           I/O
    27  I/O          I/O          I/O                           62  I/O       I/O            I/O
    28                                                          63                           I/O
    29  I/O          I/O          I/O                           64  I/O       I/O            I/O
    30                                                          65                         GND
    31  VDD          VDD          VDD                           66  I/O       I/O            I/O
    32  GND          GND          GND                           67                           I/O
    33                                                          68  GND       GND            I/O
    34                                                          69                           I/O
    35  I/O          I/O          I/O                           70  VDDP      VDDP           I/O
                                                                     I/O       I/O
        I/O          I/O          I/O

        I/O          I/O          I/O                               I/O       I/O

        I/O          I/O          I/O                               I/O       I/O

            VDDP         VDDP         VDDP                          I/O       I/O
        I/O / GLMX1  I/O / GLMX1  I/O / GLMX1
                                                                    I/O       I/O

        I/O / GL2    I/O / GL2    I/O / GL2                         I/O       I/O

        AGND         AGND         AGND                              I/O       I/O

        NPECL1       NPECL1       NPECL1                            I/O       I/O

        AVDD         AVDD         AVDD                              I/O       I/O

        PPECL1 / Input PPECL1 / Input PPECL1 / Input                I/O       I/O

        GND          GND          GND                               I/O       I/O

        I/O / GL1    I/O / GL1    I/O / GL1                         GND       GND

        I/O          I/O          I/O                               I/O       I/O

        I/O          I/O          I/O                               I/O       I/O

        I/O          I/O          I/O                               I/O       I/O

        I/O          I/O          I/O                               I/O       I/O

        I/O          I/O          I/O                               I/O       I/O

                                                      v5.9                              3-13
ProASICPLUS Flash Family FPGAs

        208-Pin CQFP                                         208-Pin CQFP

   Pin  APA300    APA600             APA1000            Pin  APA300     APA600     APA1000
Number  Function  Function           Function        Number  Function   Function   Function

    71  VDD       VDD                    VDD            106  VPP        VPP        VPP
    72  VDDP      VDDP                  VDDP            107  VPN        VPN        VPN
    73   I/O       I/O                    I/O           108  TDO        TDO        TDO
    74                                    I/O           109
    75  I/O                     I/O       I/O           110  TRST       TRST       TRST
    76                                    I/O           111
    77  I/O                     I/O       I/O           112  RCK        RCK        RCK
    78                                    I/O           113
    79  I/O                     I/O       I/O           114  I/O        I/O        I/O
    80                                    I/O           115
    81  I/O                     I/O     GND             116  I/O        I/O        I/O
    82                                    I/O           117
    83  I/O                     I/O       I/O           118  I/O        I/O        I/O
    84                                    I/O           119
    85  I/O                     I/O       I/O           120  I/O        I/O        I/O
    86                                    I/O           121
    87  I/O                     I/O       I/O           122  I/O        I/O        I/O
    88                                   VDD            123
    89  GND       GND                   VDDP            124  I/O        I/O        I/O
    90                                    I/O           125
    91  I/O                     I/O       I/O           126  I/O        I/O        I/O
    92                                    I/O           127
    93  I/O                     I/O       I/O           128  I/O        I/O        I/O
    94                                    I/O           129
    95  I/O                     I/O       I/O           130  I/O        I/O        I/O
    96                                    I/O           131
    97  I/O                     I/O     GND             132  I/O        I/O        I/O
    98                                    I/O           133
    99  I/O                     I/O       I/O           134  I/O        I/O        I/O
   100                                    I/O           135
   101  I/O                     I/O      TCK            136  GND        GND        GND
   102                                   TDI            137
   103  VDD       VDD                    TMS            138  VDDP       VDDP       VDDP
   104  VDDP      VDDP                  VDDP            139   I/O        I/O        I/O
   105   I/O       I/O                  GND             140
                                                             I/O        I/O        I/O

        I/O                     I/O                          VDD        VDD        VDD

        I/O                     I/O                          I/O        I/O        I/O

        I/O                     I/O                          I/O / GL3  I/O / GL3  I/O / GL3

        I/O                     I/O                          PPECL2 / Input PPECL2 / Input PPECL2 / Input

        I/O                     I/O                          GND        GND        GND

        I/O                     I/O                          AVDD       AVDD       AVDD

        GND       GND                                        NPECL2     NPECL2     NPECL2

        I/O                     I/O                          AGND       AGND       AGND

        I/O                     I/O                          I/O / GL4  I/O / GL4  I/O / GL4

        I/O                     I/O                          I/O / GLMX2 I/O / GLMX2 I/O / GLMX2

        TCK                     TCK                          I/O        I/O        I/O

        TDI                     TDI                          I/O        I/O        I/O

        TMS                     TMS                          VDDP       VDDP       VDDP
                                                              I/O        I/O        I/O
        VDDP      VDDP
        GND       GND                                        I/O        I/O        I/O

3-14                                           v5.9
                                                          ProASICPLUS Flash Family FPGAs

        208-Pin CQFP                                208-Pin CQFP

   Pin  APA300    APA600    APA1000            Pin  APA300    APA600    APA1000
Number  Function  Function  Function        Number  Function  Function  Function

   141  GND       GND          GND             176  I/O       I/O            I/O
   142                          VDD            177                           I/O
   143  VDD       VDD            I/O           178  I/O       I/O          GND
   144                           I/O           179                           I/O
   145  I/O       I/O            I/O           180  GND       GND            I/O
   146                           I/O           181                           I/O
   147  I/O       I/O            I/O           182  I/O       I/O            I/O
   148                           I/O           183                           I/O
   149  I/O       I/O            I/O           184  I/O       I/O            I/O
   150                           I/O           185                           I/O
   151  I/O       I/O            I/O           186  I/O       I/O          VDDP
   152                           I/O           187                          VDD
   153  I/O       I/O            I/O           188  I/O       I/O            I/O
   154                           I/O           189                           I/O
   155  I/O       I/O            I/O           190  I/O       I/O            I/O
   156                         GND             191                           I/O
   157  I/O       I/O          VDDP            192  I/O       I/O            I/O
   158                           I/O           193                           I/O
   159  I/O       I/O            I/O           194  I/O       I/O            I/O
   160                           I/O           195                         GND
   161  I/O       I/O            I/O           196  VDDP      VDDP           I/O
   162                         GND             197  VDD       VDD            I/O
   163  I/O       I/O            I/O           198   I/O       I/O           I/O
   164                           I/O           199                           I/O
   165  I/O       I/O            I/O           200                           I/O
   166                           I/O           201                           I/O
   167  I/O       I/O            I/O           202  I/O       I/O            I/O
   168                           I/O           203                           I/O
   169  I/O       I/O            I/O           204  I/O       I/O            I/O
   170                         VDDP            205                           I/O
   171  GND       ]GND          VDD            206  I/O       I/O            I/O
   172                           I/O           207                           I/O
   173  VDDP      VDDP           I/O           208  I/O       I/O          VDDP
   174   I/O       I/O           I/O
   175                           I/O                I/O       I/O

        I/O       I/O                               I/O       I/O

        I/O       I/O                               GND       GND

        I/O       I/O                               I/O       I/O

        GND       GND                               I/O       I/O

        I/O       I/O                               I/O       I/O

        I/O       I/O                               I/O       I/O

        I/O       I/O                               I/O       I/O

        I/O       I/O                               I/O       I/O

        I/O       I/O                               I/O       I/O

        I/O       I/O                               I/O       I/O

        I/O       I/O                               I/O       I/O

        VDDP      VDDP                              I/O       I/O
        VDD       VDD
         I/O       I/O                              I/O       I/O

                                                    I/O       I/O

        I/O       I/O                               VDDP      VDDP

        I/O       I/O

        I/O       I/O

                                      v5.9                              3-15
   ProASICPLUS Flash Family FPGAs

352-Pin CQFP

                                   352  351  350  349  339338337336  335334333332  331  268267266  265

      1                            Pin 1                                                                264
      2                                                                                                 263
      3                                                                                                 262
      4                                                                                                 261

          Ceramic
          Tie Bar

      41                                                                                                223
                                                                                                        222
      42                                                                                                221
      43
      44                                                                                                220
      45                                               352-Pin CQFP                                     219
                                                                                                        218
      46                                                                                                217
      47
      48                                                                                                216
                                                                                                        215
      49

      85                                                                                                180
      86                                                                                                179
      87                                                                                                178
      88                                                                                                177

                                   89   90   91   92   127128129130  131132133134135    173174175  176

Note

For Package Manufacturing and Environmental information, visit the Package Resource center at
http://www.actel.com/products/solutions/package/docs.aspx.

3-16                                                              v5.9
                                                               ProASICPLUS Flash Family FPGAs

            352-Pin CQFP                            352-Pin CQFP

Pin Number  APA300    APA600    APA1000                                 APA300  APA600     APA1000
        1   Function  Function  Function        Pin Number Function             Function   Function
        2
        3   I/O       I/O            I/O        38  I/O / GLMX1 I/O / GLMX1 I/O / GLMX1
        4                            I/O
        5   I/O       I/O            I/O        39  I/O / GL2                   I/O / GL2  I/O / GL2
        6                            I/O
        7   I/O       I/O            I/O        40  AGND                        AGND       AGND
        8                            I/O
        9   I/O       I/O           VDD         41  AVDD                        AVDD       AVDD
       10                          GND
       11   I/O       I/O          VDDP         42  NPECL1                      NPECL1     NPECL1
       12                            I/O
       13   I/O       I/O            I/O        43  PPECL1 / Input PPECL1 / Input PPECL1 / Input
       14                            I/O
       15   VDD       VDD            I/O        44  I/O / GL1                   I/O / GL1  I/O / GL1
       16   GND       GND            I/O
       17                            I/O        45  I/O                         I/O        I/O
       18                            I/O
       19   VDDP      VDDP           I/O        46  I/O                         I/O        I/O
       20    I/O       I/O          VDD
       21                          GND          47  VDD                         VDD        VDD
       22                          VDDP
       23   I/O       I/O            I/O        48  GND                         GND        GND
       24                            I/O
       25   I/O       I/O            I/O        49  VDDP                        VDDP       VDDP
       26                            I/O
       27   I/O       I/O            I/O        50  I/O                         I/O        I/O
       28                            I/O
       29   I/O       I/O            I/O        51  I/O                         I/O        I/O
       30                            I/O
       31   I/O       I/O           VDD         52  I/O                         I/O        I/O
       32                          GND
       33   I/O       I/O          VDDP         53  I/O                         I/O        I/O
       34                            I/O
       35   I/O       I/O            I/O        54  I/O                         I/O        I/O
       36                            I/O
       37   VDD       VDD            I/O        55  I/O                         I/O        I/O
            GND       GND            I/O
                                     I/O        56  I/O                         I/O        I/O

            VDDP      VDDP                      57  I/O                         I/O        I/O
             I/O       I/O
                                                58  VDD                         VDD        VDD

            I/O       I/O                       59  GND                         GND        GND

            I/O       I/O                       60  VDDP                        VDDP       VDDP

            I/O       I/O                       61  I/O                         I/O        I/O

            I/O       I/O                       62  I/O                         I/O        I/O

            I/O       I/O                       63  I/O                         I/O        I/O

            I/O       I/O                       64  I/O                         I/O        I/O

            I/O       I/O                       65  I/O                         I/O        I/O

            VDD       VDD                       66  I/O                         I/O        I/O
            GND       GND
                                                67  I/O                         I/O        I/O

            VDDP      VDDP                      68  I/O                         I/O        I/O
             I/O       I/O
                                                69  VDD                         VDD        VDD

            I/O       I/O                       70  GND                         GND        GND

            I/O       I/O                       71  VDDP                        VDDP       VDDP

            I/O       I/O                       72  I/O                         I/O        I/O

            I/O       I/O                       73  I/O                         I/O        I/O

            I/O       I/O                       74  I/O                         I/O        I/O

                                          v5.9                                                   3-17
ProASICPLUS Flash Family FPGAs

            352-Pin CQFP                                         352-Pin CQFP

Pin Number  APA300    APA600         APA1000         Pin Number  APA300    APA600    APA1000
       75   Function  Function       Function              112   Function  Function  Function
       76                                                  113
       77   I/O                 I/O       I/O              114   GND       GND          GND
       78                                 I/O              115                           VDD
       79   I/O                 I/O       I/O              116   VDD       VDD            I/O
       80                                 I/O              117                            I/O
       81   I/O                 I/O       I/O              118   I/O       I/O            I/O
       82                                VDD               119                            I/O
       83   I/O                 I/O     GND                120   I/O       I/O            I/O
       84                               VDDP               121                            I/O
       85   I/O                 I/O       I/O              122   I/O       I/O            I/O
       86                                 I/O              123                            I/O
       87   VDD       VDD                 I/O              124   I/O       I/O          VDDP
       88   GND       GND                 I/O              125                          GND
       89                                 I/O              126   I/O       I/O           VDD
       90                                 I/O              127                            I/O
       91   VDDP      VDDP              VDDP               128   I/O       I/O            I/O
       92    I/O       I/O              GND                129                            I/O
       93                                VDD               130   I/O       I/O            I/O
       94                                 I/O              131                            I/O
       95   I/O                 I/O       I/O              132   I/O       I/O            I/O
       96                                 I/O              133                            I/O
       97   I/O                 I/O       I/O              134   VDDP      VDDP           I/O
       98                                 I/O              135   GND       GND          VDDP
       99   I/O                 I/O       I/O              136                          GND
      100                                 I/O              137                           VDD
      101   I/O                 I/O       I/O              138   VDD       VDD            I/O
      102                               VDDP               139                            I/O
      103   I/O                 I/O     GND                140   I/O       I/O            I/O
      104                                VDD               141                            I/O
      105   VDDP      VDDP               I/O               142   I/O       I/O            I/O
      106   GND       GND                I/O               143                            I/O
      107                                I/O               144   I/O       I/O            I/O
      108                                I/O               145                            I/O
      109   VDD                 VDD      I/O               146   I/O       I/O          VDDP
      110                                I/O               147                          GND
      111   I/O                 I/O      I/O               148   I/O       I/O           VDD
                                         I/O                                              I/O
            I/O                 I/O     VDDP                     I/O       I/O            I/O

            I/O                 I/O                              I/O       I/O

            I/O                 I/O                              I/O       I/O

            I/O                 I/O                              VDDP      VDDP
                                                                 GND       GND
            I/O                 I/O

            I/O                 I/O                              VDD       VDD

            I/O                 I/O                              I/O       I/O

            VDDP      VDDP                                       I/O       I/O
            GND       GND
                                                                 I/O       I/O

            VDD                 VDD                              I/O       I/O

            I/O                 I/O                              I/O       I/O

            I/O                 I/O                              I/O       I/O

            I/O                 I/O                              I/O       I/O

            I/O                 I/O                              I/O       I/O

            I/O                 I/O                              VDDP      VDDP
                                                                 GND       GND
            I/O                 I/O

            I/O                 I/O                              VDD       VDD

            I/O                 I/O                              I/O       I/O

            VDDP      VDDP                                       I/O       I/O

3-18                                           v5.9
                                                                ProASICPLUS Flash Family FPGAs

            352-Pin CQFP                             352-Pin CQFP

Pin Number  APA300    APA600    APA1000                                 APA300  APA600     APA1000
      149   Function  Function  Function        Pin Number Function             Function   Function
      150
      151   I/O       I/O           I/O         186  I/O                        I/O        I/O
      152                           I/O
      153   I/O       I/O           I/O         187  I/O                        I/O        I/O
      154                           I/O
      155   I/O       I/O           I/O         188  I/O                        I/O        I/O
      156                           I/O
      157   I/O       I/O          VDDP         189  I/O                        I/O        I/O
      158                          GND
      159   I/O       I/O           VDD         190  I/O                        I/O        I/O
      160                           I/O
      161   I/O       I/O           I/O         191  I/O                        I/O        I/O
      162                           I/O
      163   VDDP      VDDP          I/O         192  I/O                        I/O        I/O
      164   GND       GND           I/O
      165                           I/O         193  I/O                        I/O        I/O
      166                           I/O
      167   VDD       VDD           I/O         194  VDDP                       VDDP       VDDP
      168                          VDDP
      169   I/O       I/O          GND          195  GND                        GND        GND
      170                           VDD
      171   I/O       I/O           I/O         196  VDD                        VDD        VDD
      172                           I/O
      173   I/O       I/O           I/O         197  I/O                        I/O        I/O
      174                           I/O
      175   I/O       I/O           TCK         198  I/O                        I/O        I/O
      176                           TDI
      177   I/O       I/O          TMS          199  I/O                        I/O        I/O
      178                           I/O
      179   I/O       I/O           VPP         200  I/O                        I/O        I/O
      180                           VPN
      181   I/O       I/O          TDO          201  I/O                        I/O        I/O
      182                          TRST
      183   I/O       I/O           RCK         202  I/O                        I/O        I/O
      184                           I/O
      185   VDDP      VDDP         VDDP         203  I/O                        I/O        I/O
            GND       GND          GND
                                    VDD         204  I/O                        I/O        I/O

            VDD       VDD                       205  VDDP                       VDDP       VDDP

            I/O       I/O                       206  GND                        GND        GND

            I/O       I/O                       207  VDD                        VDD        VDD

            I/O       I/O                       208  I/O                        I/O        I/O

            I/O       I/O                       209  I/O                        I/O        I/O

            TCK       TCK                       210  I/O                        I/O        I/O

            TDI       TDI                       211  I/O                        I/O        I/O

            TMS       TMS                       212  I/O                        I/O        I/O

            I/O       I/O                       213  I/O                        I/O        I/O

            VPP       VPP                       214  I/O                        I/O        I/O

            VPN       VPN                       215  I/O                        I/O        I/O

            TDO       TDO                       216  VDDP                       VDDP       VDDP

            TRST      TRST                      217  GND                        GND        GND

            RCK       RCK                       218  VDD                        VDD        VDD

            I/O       I/O                       219  I/O                        I/O        I/O

            VDDP      VDDP                      220  I/O                        I/O        I/O
            GND       GND
                                                221  I/O / GL3                  I/O / GL3  I/O / GL3

            VDD       VDD                       222  PPECL2 / Input PPECL2 / Input PPECL2 / Input

                                          v5.9                                                   3-19
ProASICPLUS Flash Family FPGAs

            352-Pin CQFP                                            352-Pin CQFP

Pin Number  APA300     APA600         APA1000           Pin Number  APA300    APA600    APA1000
      223   Function   Function       Function                260   Function  Function  Function
      224                                                     261
      225   NPECL2     NPECL2          NPECL2                 262   I/O       I/O            I/O
      226                                AVDD                 263                            I/O
      227   AVDD       AVDD             AGND                  264   I/O       I/O            I/O
      228                              I/O / GL4              265                            I/O
      229   AGND       AGND          I/O / GLMX2              266   I/O       I/O            I/O
      230                                                     267                            I/O
      231   I/O / GL4  I/O / GL4           I/O                268   I/O       I/O            I/O
      232                                  I/O                269                            I/O
      233   I/O / GLMX2 I/O / GLMX2        I/O                270   I/O       I/O            I/O
      234                                  I/O                271                            I/O
      235   I/O                 I/O        I/O                272   I/O       I/O            I/O
      236                                  I/O                273                            I/O
      237   I/O                 I/O      VDDP                 274   I/O       I/O            I/O
      238                                GND                  275                           VDD
      239   I/O                 I/O       VDD                 276   I/O       I/O          GND
      240                                  I/O                277                          VDDP
      241   I/O                 I/O        I/O                278   I/O       I/O            I/O
      242                                  I/O                279                            I/O
      243   I/O                 I/O        I/O                280   I/O       I/O            I/O
      244                                  I/O                281                            I/O
      245   I/O                 I/O        I/O                282   I/O       I/O            I/O
      246                                  I/O                283                            I/O
      247   VDDP       VDDP                I/O                284   I/O       I/O            I/O
      248   GND        GND               VDDP     &n