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AND8090D

器件型号:AND8090D
厂商名称:ON Semiconductor
厂商官网:http://www.onsemi.cn
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器件描述

AC Characteristics of ECL Devices

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AND8090D器件文档内容

AND8090/D

AC Characteristics of ECL
Devices

APPLICATION NOTE USAGE                                                                                                         http://onsemi.com
  This application note provides a general overview of the
                                                                                                                  APPLICATION NOTE
AC characteristics that are specified on the
ON Semiconductor data sheets for MECL 10KTM, 10HTM,                                           Differential Characteristics (continued)
100H, ECLinPSTM, ECLinPS LiteTM, and GigaCommTM SiGe                                               Common Mode Range . . . . . . . . . . . . . . . . . . . . . . . . . . 7
devices. Data sheet information takes precedence over this                                         Differential Input Example . . . . . . . . . . . . . . . . . . . . . . . 8
application note if there are differences. This application
note includes the following information:                                                      Single-Ended Characteristics
                                                                                                   Single-Ended Inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
AC Test Bench Information                                                                        Single-Ended 50% Points . . . . . . . . . . . . . . . . . . . . . . . 8
AC Characteristic Definitions                                                                    SingleEnded Input Voltage Range . . . . . . . . . . . . . . . 8
AC Characteristic Test Methods                                                                   SingleEnded Input Test Level . . . . . . . . . . . . . . . . . . . 8
AC Characteristic Examples                                                                       Differential Inputs (SingleEnded Mode) . . . . . . . . . . . 9
AC Characteristic Symbols
AC Characteristic References                                                                Timing Characteristics
                                                                                                   Output Rise and Fall Times . . . . . . . . . . . . . . . . . . . . . . 9
TABLE OF CONTENTS                                                                                  Propagation Delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
Lab Testing                                                                                        Skew (Duty Cycle) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
                                                                                                   Skew (Within Device) . . . . . . . . . . . . . . . . . . . . . . . . . . 11
     Test Bench Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . 2                   Skew (Device to Device) . . . . . . . . . . . . . . . . . . . . . . . 11
                                                                                                   Minimum Input Pulse Width . . . . . . . . . . . . . . . . . . . . . 11
     Test Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2           Setup and Hold Time . . . . . . . . . . . . . . . . . . . . . . . . . . 12
                                                                                                   Set and Reset Recovery Time . . . . . . . . . . . . . . . . . . 14
     Test Bench Equipment . . . . . . . . . . . . . . . . . . . . . . . . . . 3
                                                                                              Jitter
     AC Test Boards . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4              Jitter Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
                                                                                                   Random Jitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
Signal Levels                                                                                      RJ Confidence Levels . . . . . . . . . . . . . . . . . . . . . . . . . 15
                                                                                                   Total RJ Test Setup . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
     AC HIGH and LOW Levels . . . . . . . . . . . . . . . . . . . . . . 5                          Test Equipment RJ Test Setup . . . . . . . . . . . . . . . . . . 16
                                                                                                   DUT RJ Calculation . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
     Oscilloscope Averaging . . . . . . . . . . . . . . . . . . . . . . . . . 5                    Deterministic Jitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
                                                                                                   Total DJ Test Setup . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
     Input Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5          Test Equipment DJ Test Setup . . . . . . . . . . . . . . . . . . 18
                                                                                                   DUT DJ Calculation . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
     Output Levels . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
                                                                                              Symbols and Acronyms
     Output Swing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6            Symbols and Acronyms Table . . . . . . . . . . . . . . . . . . . 19

Signal Timing                                                                                 References
                                                                                                   AC Characteristic References . . . . . . . . . . . . . . . . . . . 20
     Duty Cycle . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6

     Maximum Input Frequency . . . . . . . . . . . . . . . . . . . . . . 6

Differential Characteristics

     Differential Input Application . . . . . . . . . . . . . . . . . . . . . 7

     Unused Output Termination . . . . . . . . . . . . . . . . . . . . . . 7

     Differential Crosspoint . . . . . . . . . . . . . . . . . . . . . . . . . . 7

     Input Voltage Swing . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

     Test Input Swing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

Semiconductor Components Industries, LLC, 2003                                           1  Publication Order Number:
                                                                                                                 AND8090/D
November, 2003 - Rev. 1
                                      AND8090/D

LAB TESTING                                                   The test cables are connected from the DUT test board

Test Bench Overview                                             output connectors to the appropriate digital sampling
  Specialized test benches are used to determine the AC         oscilloscope input connectors.

characteristics of the Device-Under-Test (DUT). A typical    The power supply cables are connected to the DUT test
test bench setup for a differential device is shown in
Figure 1.                                                       board power supply connectors.

Test Initialization                                           The airflow regulator is set to 500 lfpm and the desired

The test cables are connected from the pulse generator to     DUT ambient air temperature. The DUT is in this
                                                                environment for a minimum of 3 minutes before testing
   the appropriate DUT test board input connectors.             begins. Data sheet specifications are typically given for
                                                                -40C, 25C, and 85C.

                                                                   50 W COAX                           TRIGGER
                                                                                                       CHANNEL A (50 W)
                                                                   50 W COAX                           CHANNEL B (50 W)
                                      VCC
                                                                                                        OSCILLOSCOPE
TRIGGER                                                                                                CHANNEL C (50 W)

                     Q  50 W COAX  D                         Q  50 W COAX                              CHANNEL D (50 W)
    PULSE               50 W COAX
GENERATOR                          D                         Q  50 W COAX

                     Q

                                                                                           Test Board
                                                        VEE
                        Figure 1. AC Characterization Test Bench Setup

                                   http://onsemi.com
                                                2
                                                   AND8090/D

Test Bench Equipment                                        must be wide enough for accurate rise and fall time
  AC characterization equipment is carefully selected to    measurements. The test equipment that is currently used by
                                                            ON Semiconductor is listed in Table 1. Further information
ensure that the test equipment is suitable for the devices  on the test equipment can be found at the respective
to be tested, and that the measurements are accurate        manufacturer's website.
and repeatable. For example, sampling head bandwidth

Table 1. ON Semiconductor Test Bench Equipment

Test Equipment                 Manufacturer/Model                                         Equipment Notes

Digital Sampling Oscilloscope       Tektronix 11801C        Customers can use lower performance equipment for evaluation,
                               SD24/26 20 GHz Module        but may not be able to duplicate all of ON Semiconductor
                                                            measurements (e.g., rise/fall and propagation delay times).
Digital Sampling Oscilloscope    Tektronix TDS8000
                               80E03 20 GHz Module          Customers can use lower performance equipment for evaluation,
                               80E01 50 GHz Module          but may not be able to duplicate all of ON Semiconductor
                                                            measurements (e.g., rise/fall and propagation delay times). Note
Pulse/Pattern Generators       Tektronix HFS 9009           that the 50 GHz sampling module is required for GigaComm
   DC Power Supplies              Agilent 8133A             devices as they typically have rise and fall times between 20 ps
                                                            and 50 ps.
                                Advantest D3186
                                Agilent HP6624A             Maximum pulse frequency of 630 MHz.

    Test Cables                   Various Manufacturers     Maximum pulse frequency of 3.0 GHz.
Air Flow Regulator             Temptronics Thermostream
                                                            Maximum pulse frequency of 12 GHz.

                                                            Used to supply VCC, VEE, and specialized bias voltages.
                                                            Low-resistance supply voltage connections and RF quality supply
                                                            filter capacitors are designed into the AC test boards that are used
                                                            to mount the DUT.

                                                            High bandwidth, low-loss matched cables are used to ensure
                                                            accurate measurements. Each cable of an input/output cable pair
                                                            is the same length and has a characteristic impedance of 50 ohms.

                                                            Establishes the DUT ambient temperature.

                               http://onsemi.com
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AND8090/D

AC Test Boards                                                An example of an AC characteristic test board is shown in
  Each test device is mounted on a controlled impedance       Figures 2 through 4. This particular test board is used to test
                                                              ECLinPS LiteTM SOIC-8 devices.
test board that is specifically designed to measure AC
characteristics. Test boards typically have multiple layers.

Figure 2. Top Photo of the AC Test Board

Figure 3. Top Schematic of the AC Test Board                  Figure 4. Bottom Schematic of the AC Test Board

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                                            AND8090/D

SIGNAL LEVELS                                                     Output Levels - Output signals may be differential or
  AC HIGH and LOW Levels - The HIGH level referred              single-ended. AC characteristics for ON Semiconductor
                                                                devices with ECL outputs are typically measured for an
to in this application note corresponds to the IEEE "topline,"  output termination of 50 W to VTT (the termination voltage
and the LOW level corresponds to the IEEE "baseline" as         equal to VCC - 2.0 V). HIGH and LOW output levels range
shown in Figure 5. The 50% point lies halfway between the       between the boundary and threshold values for the
HIGH and LOW levels. Refer to IEEE Standard 194-1977            respective HIGH and LOW input levels specified on data
for further voltage level information.                          sheets. Output logic levels are shown in Figure 6.

VIH/VOH           HIGH                                          VOHmax  Boundary
                 (topline)                                      HIGH    Threshold
                                                                VOHmin
         50%

VIL/VOL    LOW                                                  VOLmax  Threshold
         (baseline)                                             LOW     Boundary
                                                                VOLmin
Figure 5. HIGH and LOW Waveform Definition

                                                                Figure 6. Output Logic Levels

  Input Levels - Operational differential input levels are        Oscilloscope Averaging - Digital sampling oscilloscopes
                                                                use an algorithm to determine the average level over a pulse
specified by VPP and the VIHCMR range as described in the       width to establish the HIGH and LOW levels. An example is
"Differential Characteristics" section. Operational             shown in Figure 7. The horizontal cursors at the HIGH and
                                                                LOW levels indicate the determined average levels.
single-ended input levels are specified by VIL and VIH as
described in the "Single-Ended Characteristics" section.

HIGH

LOW

         Figure 7. HIGH and LOW Waveform Levels

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                                      AND8090/D

  Output Swing - The output swing (VOUTpp) is measured              50% duty cycle input. A 50% duty cycle input/output is
between the HIGH and LOW levels of each individual                  shown in Figure 9. Note that the HIGH and LOW pulse
differential or single-ended output. The output voltage             widths (PWH and PWL respectively) are equal for a 50%
swing for each individual output is defined by the following        duty cycle signal.
equation and Figure 8.
                                                                    HIGH
                       VOUTPP + VOH * VOL
                                                                               50%
           VOH                                                      LOW

VOUTpp          50%                                                                 PWH                                            PWL

VOL                                                                       Fifty Percent Duty Cycle: PWH = PWL
      Figure 8. Output Voltage Swing
                                                                          Figure 9. Input/Output Duty Cycle

  The VOUTpp value is shown as the vertical axis in the data          Maximum Input Frequency - This is a typical device
sheet maximum frequency plots (refer to the "Maximum                performance value. It is the highest allowable input
Input Frequency" section).                                          frequency for proper device operation (fMAX). For shift
                                                                    registers, it is referred to as the Maximum Shift Frequency
SIGNAL TIMING                                                       (fSHIFT). It is the frequency where the output voltage swing
                                                                    (VOUTpp) is equal to a minimum value that is determined by
  Duty Cycle - The duty cycle is the ratio of the HIGH pulse        the device type, or it is the frequency where the device no
width (PW) to the signal period and is described by the             longer functions properly.
following equations:
Signal Period = Time between adjacent rising edges                    An output voltage swing versus input frequency plot is
Duty Cycle = (HIGH Pulse Width/Signal Period) * 100%                typically included with data sheets. For the MC100EP90
                                                                    example shown in Figure 10, the maximum listed input
  The 50% points are used to measure the HIGH pulse                 frequency of 3.0 GHz occurs at an output voltage swing of
width and the signal period. AC characteristics for                 approximately 400 mV. The jitter shown in Figure 10 is
ON Semiconductor devices are typically measured for a               described in a later section.

        900                                                                              9

        800                                                                              8

        700                                                                              7

        VOLTAGE (mV)600                                                                  6
                                                                                                                         ps (RMS)
        500                                                                              5

        400                                                                              4

        300                                                                              3

        200                                                                              2
                                                                                         1
        1000 (JITTER)
             0       1000                                     2000        3000           4000

                                      FREQUENCY (MHz)

                Figure 10. Output Voltage vs. Input Frequency Example

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DIFFERENTIAL CHARACTERISTICS                                       Test Input Swing The typical AC test input swing for
                                                                 differential inputs is shown below:
  Section Note - This section explains concepts that only
apply for differential inputs and/or outputs. Differential       VPP (AC Test) + | VIN (true) * VIN (inverted) | + 750 mV
inputs and outputs have true and inverted pins, and are often
referred to as "complimentary" inputs and outputs. An              Common Mode Range The most positive of the true
example of a differential input is a true data input (D), and    and inverted input voltages (i.e., the HIGH level) must be
an inverted data input (D).                                      within the differential HIGH input common mode range
                                                                 (VIHCMR) for proper operation. To restate, the common
  Differential Input Application True and inverted input       mode range places an upper and lower boundary on the
signals must be applied in order to obtain accurate              differential HIGH input level. The HIGH input common
differential test measurements for differential input devices.   mode range is specified in relation to the input voltage swing
The true output of the pulse generator is connected to the true  (VPP). The relationship is determined by the device type, so
input of the DUT, and the inverted output of the pulse           refer to the device data sheet for specific information. The
generator is connected to the inverted input of the DUT.         differential HIGH input common mode range is defined by
                                                                 the following equations.
  Unused Output Termination An unused output of a
differential pair must be terminated in the same manner as                    VIHCMR(min) v VIH v VIHCMR(max)
the used output in order to obtain accurate measurements.                     VIHCMR(max) varies 1 : 1 with VCC
                                                                              VIHCMR(min) varies 1 : 1 with VEE
  Differential Crosspoint Differential crosspoints are
used as a measurement point for differential input and             The example shown in Figure 13 is typical, and specifies
differential output signals. A differential crosspoint (Xpt) is  the common mode range with respect to the entire VPP
located where the true and inverted inputs or outputs            range.
intersect as shown in Figure 11.
                                                                                       VIHCMR(max)
                 D or Q

             Xpt                                                              VIH for all VPP

                 D or Q                                          VIHCMR(min)

     Figure 11. Differential Input/Output Crosspoint             Figure 13. Common Mode Range

  Input Voltage Swing The minimum input voltage                  The MC100LVEL14 example shown in Figure 14
swing (VPPmin) is found by decreasing the swing between
the true and inverted inputs until the device no longer          specifies the common mode range with respect to two VPP
performs its specified function. The maximum input voltage       ranges.
swing (VPPmax) is determined by the internal circuitry of a
specific device. The differential input voltage swing is         VIHCMR(max)  2.9 V
defined by the following equations and Figure 12.
                                                                              VIH for VPP < 0.5 V
                       VPP = | VIN(true) - VIN(inverted) |
                         VPP(min) v VPP v VPP(max)               VIHCMR(min)  1.2 V

          D

                                                                 VIHCMR(max)  2.9 V

VPP(min)     Xpt  VPP(max)

                                                                              VIH for VPP w 0.5 V

          D                                                      VIHCMR(min)  1.4 V

Figure 12. Differential Input Voltage Swing                      Figure 14. MC100LVEL14 Common Mode Range

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  Differential Input Example The relationship between                      Note from the following MC100EP116 calculations for
VPP and VIHCMR is used to completely define valid                          the 5.0 V PECL mode that the 50% point voltage is not a
differential input signals. The following MC100EP116                       fixed voltage. The 50% point varies with the input voltage
example is for the 5.0 V PECL mode (VCC = 5.0 V, VEE =                     range.
GND), and illustrates the valid input voltages for an
application which uses the minimum and maximum input                                50% Point(max) + [VIH(max) ) VIL(max)]2
voltage swings for the device. Note that both the VPP and the                                             + (4120 ) 3375)2 + 3748 mV
VIHCMR conditions are satisfied for each of the two
waveforms.                                                                           50% Point(min) + [VIH(min) ) VIL(min)]2

VIHCMR(min) + 2.0 V v VIH v VIHCMR(max) + 5.0 V                                                           + (3775 ) 3190)2 + 3483 mV

  VPP(min) + 150 mV v VPP v VPP(max) + 1200 mV                               Single-Ended Input Voltage Range Single-ended
                                                                           input HIGH and LOW levels have a boundary and a
  The top waveform in Figure 15 represents the highest                     threshold as shown in Figure 17. Once an input crosses a
possible LOW input value where:                                            logic threshold, the logic state is guaranteed to change to the
                                                                           new state.
VIL(max) + VIH(max) * VPP(min) + 5.0 * 0.15 + 4.85 V
                                                                           VIHmax  Boundary
  The bottom waveform in Figure 15 represents the lowest                   HIGH    Threshold
possible LOW input value where:                                            VIHmin

  VIL(min) + VIH(min) * VPP(max) + 2.0 * 1.2 + 0.80 V

VIHCMR(max) 5.0 V  D  VIH = 5.0 V                                          VILmax  Threshold
                      VPP = 0.15 V                                         LOW     Boundary
                      VIL = 4.85 V                                         VILmin

4.8 V              D                                                       Figure 17. Single-Ended Input Logic Levels

3.0 V                                                                        The MC100EP116 example shown in Figure 18 is for the
                                                                           5.0 V PECL mode.

VIHCMR(min) 2.0 V  D  VIH = 2.0 V
                      VPP = 1.2 V
1.0 V              D  VIL = 0.8 V                                          VIHmax  4120 mV
                                                                           HIGH    3775 mV
                                                                           VIHmin

Figure 15. MC100EP116 Differential Input Voltage                           VILmax  3375 mV
                                                                           LOW     3190 mV
SINGLE-ENDED CHARACTERISTICS                                               VILmin

  Section Note This section explains concepts that only                  Figure 18. MC100EP116 Single-Ended Input Example
apply to single-ended inputs and/or outputs.
                                                                             Single-Ended Input Test Level The AC test
  Single-Ended Inputs Many inputs/outputs are                            single-ended input swing is typically given by the following
single-ended instead of differential, i.e. they have a single              equation:
input/output instead of a pair of true and inverted
inputs/outputs.                                                                      VIN(swing) + |VIH * VIL| + 750 mV

  Single-Ended 50% Points Single-ended 50% points
are used as a measurement point for single-ended input and
output signals. A 50% point is the single-ended signal level
which lies halfway between the HIGH and LOW
input/output levels as shown in Figure 16.

                                                               VIH or VOH

                                                  50%

      VIL or VOL
Figure 16. Single-Ended Input/Output 50% Point

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                                     AND8090/D

  Differential Inputs (Single-Ended Mode) Either input          HIGH
of a differential pair may be used individually if the unused
input of the differential pair is connected to VBB (the                                                        80%
switching reference voltage). The switching reference
voltage is provided by many differential devices. Figure 19       LOW                                               20%
illustrates the use of the true input as the single-ended input.                           tR  tF
Note that the unused inverted output is terminated in the
same fashion as the true output.

VIH                          VOH                                          Figure 20. ECL Output Rise and Fall Times
                    50%
                                     50%                            Non-ECL Output Devices Refer to the translator data
                                                                  sheets as different conditions are used to specify the output
VIL                      D1  Q1 VOL                               rise and fall times. One type of condition specifies output
                                                                  rise and fall times between the 10% and 90% output levels.
                         D1                                       For example, the rise and fall times for the MC100ELT21
                                                                  PECL to TTL translator are specified between the 10% and
                         VBB Q1 Use Q1 Termination                90% output levels as shown in Figure 21.

   Figure 19. Differential Input in Single-Ended Mode             HIGH                                         90%

  The switching reference voltage provides a switching            LOW                                               10%
point that is approximately halfway between the HIGH and                                   tR  tF
LOW levels. As an example, the MC100EP116 data sheet
specifies the following switching reference voltage range                      Figure 21. TTL Output Rise and Fall
for the 5.0 V PECL mode. The MC100EP116 50% point                                           Time Percentages
range previously calculated is listed below the VBB range.
                                                                    Another type of test condition specifies non-ECL output
            3475 mV v VBB v 3675 mV                               rise and fall times between fixed output voltage levels. For
                                                                  example, the rise and fall times for the MC100EPT21
            3483 mV v 50% Point v 3748 mV                         LVPECL to LVTTL translator are specified between fixed
  Note that the VBB range is very close to the 50% point          output voltages of 0.8 V and 2.0 V as shown in Figure 22.
range. This is true because the switching reference voltage
provides a switching point for a differential input in            HIGH                         VO = 2.0 V
single-ended mode that is analogous to the 50% point range
for normal single-ended inputs.                                   LOW                                                VO = 0.8 V
                                                                                       tR      tF
TIMING CHARACTERISTICS

Output Rise and Fall Times
  ECL Output Devices The output rise time for ECL

devices is the time required to rise from the 20% level to the
80% level of the output rising edge. The output fall time for
ECL devices is the time required to fall from the 80% level
to the 20% level of the output falling edge. The output rise
and fall times for devices with ECL outputs is shown in
Figure 20.

                                                                        Figure 22. LVTTL Output Rise and Fall
                                                                                          Time Levels

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Propagation Delay                                                ECL Inputs and Non-ECL Outputs Refer to the
  Rising Edge Propagation The rising edge (LOW-              device data sheet as several methods are used to measure the
                                                               output propagation delays. One method specifies the output
to-HIGH transition) propagation delay (tPLH or tP++) is the    propagation delays from an ECL input crosspoint to a
time needed to propagate an input rising edge to the output.   non-ECL fixed output voltage. For example, the output
                                                               propagation delays for the MC100ELT21 PECL to TTL
  Falling Edge Propagation The falling edge (HIGH-           translator are specified between the ECL input crosspoint
to-LOW transition) propagation delay (tPHL or tP- -) is the    and a TTL output fixed voltage equal to 1.5 V as shown in
time needed to propagate an input falling edge to the output.  Figure 25.

  Single-Ended ECL Devices Single-ended propagation           IN
delay is measured between the 50% point of the input rising
or falling edge, and the 50% point of the identical output         Xpt                     Xpt
edge. There are many types of single-ended propagation
delays such as a clock input to data output (CLK to Q)
propagation delay. Single-ended output propagation delay
is shown in Figure 23.

                                                               IN

       50%                          50%                                             1.5 V                       1.5 V
IN
                                                                           OUT
                                                                                tPLH                   tPHL

                      50%                           50%                Figure 25. TTL Output Propagation Delay

            OUT                          tPHL                    Non-ECL Input and ECL Outputs Refer to the device
                 tPLH                                          data sheet as several methods are used to measure the output
                                                               propagation delays. One method specifies the output
    Figure 23. Single-Ended Propagation Delay                  propagation delays from a non-ECL input fixed voltage to
                                                               an ECL output 50% point. For example, the output
  Differential ECL Devices Differential propagation          propagation delays for the MC10H352 CMOS to PECL
delay is measured between the crosspoint of the input rising   translator are specified between a CMOS input fixed voltage
or falling edge, and the crosspoint of the identical output    equal to VCC/2 and the ECL output 50% point as shown in
edge. There are many types of differential input/output pairs  Figure 26.
such as inverted clock inputs to inverted data outputs (CLK
to Q). Differential output propagation delay is shown in
Figure 24.

                                                                    VCC/2                       VCC/2
                                                               IN
IN

    Xpt                        Xpt

IN                                                                                    50%                       50%
                     OUT

                          Xpt                  Xpt                         OUT                  tPHL
                                                                                tPLH

            OUT                                                        Figure 26. CMOS Input Propagation Delay
                 tPLH
                                    tPHL

    Figure 24. Differential Propagation Delay

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Skew (Duty Cycle)                                                The example shown in Figure 29 defines the within
  Duty cycle skew is also referred to as pulse skew. Duty      device skew parameters for a device with two inputs (D1,
                                                               D2) and their two associated outputs (Q1, Q2). The within
cycle skew is mathematically calculated by taking the          device skew for this example would be the higher of the
difference between the rising and falling edge propagation     following two equation results:
delays. Unequal tPLH and tPHL values cause pulse width
distortion which affects the duty cycle. Duty cycle skew is              tSKEW(Within Device) + tPLH2 * tPLH1
defined by the following equation and Figures 27 and 28 for
an input and its associated output.                                      tSKEW(Within Device) + tPHL2 * tPHL1

          tSKEW(Duty Cycle) + | tPLH-tPHL |

                                                                          50%               50%
                                                               D1 = D2
         50%                         50%
D2

                                                                                       50%                    50%

                           50%                        50%                      Q1
                                                                                   tPLH1
              Q2                                                                            tPHL1
                tPLH
                                          tPHL

     Figure 27. Single-Ended Duty Cycle Skew                                   50%                            50%

IN2                                                                            Q2           tPHL2
                                                                                 tPLH2

     Xpt                        Xpt                                            Figure 29. Within Device Skew

IN2                                                            Skew (Device to Device)
                     OUT2                                        Device to device skew is the difference between the

                           Xpt                   Xpt           identical transition propagation delays of two devices with
                                          tPHL                 a common input signal under identical operating conditions
              OUT2                                             (identical ambient temperature, VCC, VEE, etc). It is
                    tPLH                                       mathematically calculated from data sheet propagation
                                                               delay values as shown below.
     Figure 28. Differential Duty Cycle Skew
                                                                 tSKEW (Device to Device) + tPLH(max) * tPLH(min)

                                                                                                     + tPHL(max) * tPHL(min)

Skew (Within Device)                                           Minimum Input Pulse Width
  Within device skew is the difference between the identical     The minimum input pulse width (tPW) is the shortest pulse

transition propagation delays of a single multiple output      width that will guarantee proper device operation. It is
device with a common input. It is mathematically calculated    measured by decreasing the test signal generator pulse width
by obtaining the rising and falling output propagation delays  (i.e., DUT input pulse width) until the DUT outputs no
for each individual output of the device. The minimum          longer function properly. For single-ended inputs, it is
output propagation delay from the set of delays is then        measured between the 50% points of the rise and fall
subtracted from the maximum output propagation delay           transitions as shown in Figure 30.
from the set of delays as shown in the following equations.
The higher of the two equation results is taken as the within  VIH
device skew specification.
                                                                         50%
  tSKEW (Within Device Rising Edge)
                 + tPLH(max from set) * tPLH(min from set)     VIL

  tSKEW (Within Device Falling Edge)                                           tPW          tPW
                 + tPHL(max from set) * tPHL(min from set)

                                                                 Figure 30. Single-Ended Input Pulse Width

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          AND8090/D

  For differential inputs, it is measured between the            Negative hold times specify the minimum length of
crosspoints of the rise and fall transitions as shown in
Figure 31.                                                         time that the input must remain unchanged before the
                                                                   active clock edge in order to successfully clock the
   VIH                                                             input. Negative hold times therefore indicate that the
                                                                   right edge of the timing window is before the active
Xpt  Xpt                                                           clock edge.

   VIL                                                            Typical Setup and Hold Times The typical setup and
                                                                hold times specified on data sheets are not guaranteed, and
                                            tPW                 they are only included for failure analysis calculations. They
                                                                are measured by independently moving the left and right
          Figure 31. Differential Input Pulse Width             edges of the timing window about the active clock edge until
                                                                the outputs no longer function properly.
Setup and Hold Time
  Applicability Only synchronous clocked devices have           Positive Setup and Positive Hold Example The
                                                                MC100EP29 data sheet specifies the following:
setup (tS or tSETUP) and hold (tH or tHOLD) times.
  Timing Window The minimum setup requirement and             The minimum setup time of positive 100 ps indicates

the minimum hold requirement specify the timing window             that the left edge of the timing window is 100 ps before
where the input must not change in order to successfully           the active rising clock edge.
clock the input. The setup time specifies the left edge of the
timing window, and the hold time specifies the right edge of    The minimum hold time of positive 100 ps specifies
the window. Both timing requirements must be met in order
to successfully clock the input.                                   that the right edge of the timing window is 100 ps after
                                                                   the active rising clock edge.
  Measurement Points Differential crosspoints (refer to
the "Differential Characteristics" section) and single-end        The setup time requirement and the hold time requirement
50% points (refer to the "Single-Ended Characteristics"         were both met in the example shown in Figure 32, therefore
section) are used as time measurement points. Note from the     the LOW-to-HIGH output transition occurs after the CLK
following figures that the 50% point of the active clock edge   rising edge propagation delay of 420 ps. Note that the input
is the time origin of all setup and hold time measurements.     cannot change within the timing window of 200 ps. Only
                                                                one side of the differential clocks, inputs, and outputs are
  Minimum Setup Time The following is true of                 shown in Figure 32.
minimum setup times.
                                                                                                  50%
Minimum setup times are usually positive, and they            CLK

   specify the minimum length of time that the input must                 50%                          50%
   remain unchanged before the active clock edge in order
   to successfully clock the input. Positive setup times        INPUT
   therefore indicate that the left edge of the timing window      t(ps)
   is before the active clock edge.
                                                                          +100                         +100
Negative minimum setup times specify the minimum                        ts(min)                      th(min)

   length of time that the input must remain unchanged          OUTPUT
   after the active clock edge in order to successfully clock
   the input. Negative setup times therefore indicate that                                              tPHL
   the left edge of the timing window is after the active                                              420 ps
   clock edge.
                                                                Figure 32. Positive Setup and Positive Hold Example
  Minimum Hold Time The following is true of
minimum setup times.

Minimum hold times are usually positive, and they

   specify the minimum length of time that the input must
   remain unchanged after the active clock edge in order
   to successfully clock the input. Positive hold times
   therefore indicate that the right edge of the timing
   window is after the active clock edge.

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                                 AND8090/D

  Negative Setup and Positive Hold Example The                   Positive Setup and Negative Hold Example The
MC100E445 4-Bit Serial/Parallel Converter data sheet             MC100E136 6-Bit Universal Up/Down Counter data sheet
specifies the following:                                         specifies the following:

The minimum setup time of negative 200 ps indicates             The minimum setup time of positive 400 ps indicates

   that the left edge of the timing window is 200 ps after          that the left edge of the timing window is 400 ps before
   the active rising clock edge.                                    the active rising clock edge.

The minimum hold time of positive 300 ps specifies             The minimum hold time of negative 250 ps specifies

   that the right edge of the timing window is 300 ps after         that the right edge of the timing window is 250 ps
   the active rising clock edge.                                    before the active rising clock edge.

  The setup time requirement and the hold time requirement         The setup time requirement and the hold time requirement
were both met in the example shown in Figure 33, therefore       were both met in the example shown in Figure 34, therefore
the LOW-to-HIGH output transition occurs after the CLK           the LOW-to-HIGH output transition occurs after the CLK
rising edge propagation delay of 1800 ps. Note that the input    rising edge propagation delay of 1150 ps. Note that the input
cannot change within the timing window of 100 ps. Only           cannot change within the timing window of 150 ps.
one of the differential clocks and differential inputs is shown
in Figure 33.

                   50%
           CLK

                                                                          50% 50%

           INPUT
               t(ps)

                                                                 -200     +300
                                                                 ts(min)  th(min)

                                                                              50%

           OUTPUT

                                                                   tPLH
                                                                 1800 ps

           Figure 33. Negative Setup and Positive Hold Example

                                                                             50%
CLK

                                 50% 50%

INPUT
    t(ps)

                        +400                                     -250
                        ts(min)                                  th(min)

                                                                                   50%

OUTPUT                                                                               tPLH
                                                                                   1150 ps

           Figure 34. Positive Setup and Negative Hold Example

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                                                       AND8090/D

  Negative Setup and Negative Hold Comment The left          system must be designed so that Set transitions from the
edge of the timing window is the setup edge, and the right     active HIGH state to the inactive LOW state at least 150 ps
edge of the window is the hold edge. A negative setup time     before the active rising clock edge. The set recovery timing
with a negative hold time cannot occur as this principle       requirement (150 ps) and the input setup time requirement
would be violated (i.e., the hold edge would occur before the  (100 ps) were both met in the example shown in Figure 35,
set edge).                                                     therefore the output transitions from the Set state (HIGH) to
                                                               the input state (LOW). The transition takes place after the
Set and Reset Recovery Time                                    specified 420 ps HIGH-to-LOW CLK propagation delay.
  Applicability Only devices with a Set input have set
                                                                 Minimum Reset Recovery Time This parameter
recovery times (tSR), and only devices with a Reset input      defines the minimum length of time that Reset has to be
have reset recovery times (tRR).                               inactive before an active clock edge in order for the output
                                                               to enter the non-Reset state. In the non-Reset state, the
  Measurement Points Differential crosspoints (refer to      output is no longer dependent upon the Reset state.
the "Differential Characteristics" section) and single-end
50% points (refer to the "Single-Ended Characteristics"          In the MC100EP29 example shown in Figure 36, the
section) are used as time measurement points. Note from the    minimum reset recovery time of 150 ps specifies that the
following figures that the 50% point of the active clock edge  system must be designed so that Reset transitions from the
is the time origin of all set and reset recovery time          active HIGH state to the inactive LOW state at least 150 ps
measurements.                                                  before the active rising clock edge. The reset recovery
                                                               timing requirement (150 ps) and the input setup time
  Minimum Set Recovery Time This parameter defines           requirement (100 ps) were both met in the example shown
the minimum length of time that Set has to be inactive before  in Figure 36, therefore the output transitions from the Set
an active clock edge in order for the output to enter the      state (HIGH) to the input state (LOW). The transition takes
non-Set state. In the non-Set state, the output is no longer   place after the specified 420 ps HIGH-to-LOW CLK
dependent upon the Set state.                                  propagation delay.

  In the MC100EP29 example shown in Figure 35, the
minimum set recovery time of 150 ps specifies that the

                                       50%                         CLK           50%
CLK                                                            RESET             50%
SET

                                       50%

tSR(ps)                                     0                  tRR(ps)                           0
INPUT                                                                         150
              150                                                           tRR(min)

              tSR(min)

              50%                                                           50%

      ts(ps)        100                                           INPUT      100
OUTPUT             ts(min)                                         ts(min)  ts(min)

                                                       50%     OUTPUT                                                 50%

                                                tPHL                                                 tPLH
                                               420 ps                                               420 ps

              Figure 35. Set Recovery Time Example                Figure 36. Reset Recovery Time Example

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  Typical Set and Reset Recovery Times The typical set             under the distribution represents the probability that an
and reset recovery times specified on data sheets are not            actual edge location will lie within the range surrounding the
guaranteed, and they are only included for failure analysis          ideal edge location. For instance, note from Figure 37 that
calculations. They are measured by moving the                        a distribution range of plus/minus one sigma from the mean
active-to-inactive Set and Reset transitions towards the             includes 68.27% of the total distribution area. This means
active clock edge until the outputs no longer enter the              that there is a 68.27% probability that the actual edge
respective non-Set or non-Reset state.                               location will be within the plus/minus one sigma window.

JITTER                                                               RJ Confidence Levels
                                                                       As sigma increases, the confidence that the actual edge
Jitter Definition
  Jitter is defined as the deviation of an actual edge location      location will lie within the distribution range surrounding
                                                                     the ideal edge location increases. This is why the sigma level
from its ideal location. The possibility of a data transmission      is commonly referred to as the "Confidence Level."
error increases as jitter increases. Total jitter consists of        Confidence levels per sigma are specified in Table 2 where
"Random Jitter" and "Deterministic Jitter" as described in           "Sigma" represents the distribution range for one side of the
the following sections.                                              mean, and "Total Sigma" represents the distribution range
                                                                     for both sides of the mean.
Random Clock Jitter
  Random jitter (RJ, also referred to as "non-systematic"            Table 2. Confidence Level per Sigma

jitter) is characterized by an unbounded Gaussian                        Sigma      Total Sigma Confidence Level
probability density function as shown in Figure 37. Random
jitter is specified on data sheets as Cycle-to-Cycle Jitter, and     plus/minus 1       2                 68.27%
is specified as an RMS value (the one sigma value). The
function is described below, followed by a description of the        plus/minus 2       4                 95.45%
Cycle-to-Cycle Jitter specification.
                                                                     plus/minus 3       6                 99.73%
  The center of the symmetrical probability distribution is
the mean and represents an ideal edge location. The area             plus/minus 4       8                 99.99%

                  y
            0.4

            0.3

            0.2

            0.1

                                                                                        z

-3  -2  -1                                                        0  +1         +2  +3
            m $ 1s = 68.27%

            m $ 2s = 95.45%

            m $ 3s = 99.73%

    Figure 37. Gaussian Random Clock Jitter Distribution

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  As an example, the NBSG14 data sheet specifies the               Total RJ Test Setup
typical Cycle-to-Cycle Jitter as 0.5 ps RMS which is the one         The test setup shown in Figure 38 is used to sample edge
sigma value.
                                                                   locations over a large number of periods, and then measure
                                                                   the total RMS random jitter.

                    50% Duty                                  DUT       50% Duty    Oscilloscope
                   Cycle Pulse                                         Cycle Pulse   RJ (RMS)
Pattern Generator

                                                              Trigger

Total Jitter (RJ) + [Pattern Generator (RJ)]2 ) [DUT (RJ)]2 ) [Oscilloscope (RJ)]2

                               Figure 38. Total Random Jitter Test

Test Equipment RJ Test Setup
  The test setup shown in Figure 39 is used to measure the test equipment RMS random jitter.

Pattern Generator               50% Duty Cycle Pulse                                Oscilloscope
                                          Trigger                                    RJ (RMS)

                       Test Equipment Jitter (RJ) + [Pattern Generator (RJ)]2 ) [Oscilloscope (RJ)]2

                                                 Figure 39. Test Equipment Random Jitter Test

DUT RJ Calculation
  The DUT RMS random clock jitter determined with the following equation is specified as Cycle-to-Cycle Jitter.

                               DUT (RJ) + [Total Jitter (RJ)]2 * [Test Equipment Jitter (RJ)] 2

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Deterministic Jitter                                                jitter. To form an eye diagram, a PRBS (Pseudo-Random Bit
  Deterministic jitter (DJ, also referred to as "data" or           Sequence) signal is sent to the DUT input, and the DUT
                                                                    output (the eye diagram) is observed on the oscilloscope.
"systematic" jitter) is characterized by bounded
nonGaussian probability density functions. Deterministic             The NBSG14 eye diagram in Figure 41 was created by an
jitter includes Duty Cycle Distortion (DCD) which is                Advantest D3186 generating a 231-1 PRBS data pattern at
specified as Duty Cycle Skew or Pulse Skew on data sheets           10.8 Gbps. The Tektronix TDS8000 oscilloscope with an
(refer to the "Duty Cycle Skew" section). Determistic jitter        80E01 50 GHz sampling module acquired 7000 samples.
is defined for a specific test pattern, and is specified as a       The total deterministic jitter represented by the histogram at
peak-to-peak value.                                                 the top left of the eye diagram is 18.00 ps peak-to-peak. As
                                                                    deterministic jitter increases, the eye closes (i.e., the eye
Total DJ Test Setup                                                 width decreases) which increases the probability of a data
  The total DJ test setup shown in Figure 40 is used to             transmission error.

produce an eye diagram. An eye diagram is useful as it
provides a qualitative view of peak-to-peak deterministic

                   PRBS                                        DUT      PRBS  Oscilloscope
                                                                                 DJ (PP)
Pattern Generator

                                                               Trigger

Total Jitter(DJ) + Pattern Generator (DJ) ) DUT (DJ) ) Oscilloscope (DJ)
                     Figure 40. Total Deterministic Jitter Test

Figure 41. Total Deterministic Jitter Eye Diagram

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Test Equipment DJ Test Setup                               generator and oscilloscope setup that was used to generate
  The general test setup shown in Figure 42 is used to     the total deterministic jitter eye diagram. The test equipment
                                                           deterministic jitter represented by the histogram at the upper
measure the test equipment peak-to-peak deterministic      right of the eye diagram is 10.88 ps pp.
jitter.

  The NBSG14 test equipment deterministic jitter eye
diagram in Figure 43 was created by the identical pattern

Pattern Generator                                          PRBS     Oscilloscope
                                                           Trigger     DJ (PP)

Test Equipment Jitter (DJ) + Pattern Generator (DJ) ) Oscilloscope (DJ)
            Figure 42. Test Equipment Deterministic Jitter Test

Figure 43. Test Equipment Deterministic Jitter Eye Diagram

DUT DJ Calculation                                           The DUT peak-to-peak deterministic jitter for the above
  The DUT peak-to-peak deterministic jitter is determined  NBSG14 example is calculated below.

with the following equation.                                      DUT (DJ) + 18.00 ps * 10.88 ps + 7.12 ps pp

DUT (DJ) + Total Jitter (DJ) * Test Equipment Jitter (DJ)

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Table 3. Symbols and Acronyms

A          Amperes

BER        Bit Error Rate

DUT        Device Under Test

ECL        Emitter Coupled Logic

ECLinPS    Emitter Coupled Logic in PicoSeconds

fMAX       Maximum Toggle Frequency
fSHIFT     Maximum Shift Frequency
Gbps       Gigabits (109 bits) per second
GHz        Gigahertz (109 Hz)

JitterPP  Peak-to-Peak Jitter
JitterRMS  RMS Jitter
           Linear Feet Per Minute
   lfpm

LVECLinPS  Low Voltage Emitter Coupled Logic in PicoSeconds
    MHz    Megahertz (106 Hz)

NBSG       GigaComm Product Prefix
  ns       Nanoseconds (10-9 sec)

pp         Peak-to-Peak

PRBS       Pseudo-Random Binary Sequence
  ps       Picoseconds (10-12 sec)

RF         Radio Frequency

SOIC       Small Outline Integrated Circuit

    tf     Fall Time
   th      Hold Time
tJITTER    Jitter
  tPHL     Falling Edge Propagation Delay
  tPLH     Rising Edge Propagation Delay
tPWmin     Minimum Input Pulse Width
    tr     Rise Time
  tRR      Set and Reset Recovery
   tS      Setup Time
tSK++     Input Rising Edge to Output Rising Edge Skew
tSK- -    Input Falling Edge to Output Falling Edge Skew
tSKEW      Skew
  VBB      Switching Reference Voltage
  VCC      The Most Positive Supply Voltage
VCMR      Common Mode Range
  VEE      The Most Negative Supply Voltage
  VIH      Input High Voltage Level
  VIL      Input Low Voltage Level
  VIN      Input Voltage
  VOH      Output High Voltage Level
  VOL      Output Low Voltage Level
VOUT      Output Voltage
VOUTpp     Output Peak-to-Peak Voltage Swing
VPPmin     (Or VINPPmin) Minimum Input Peak-to-Peak Voltage Swing
VPPmax     (Or VINPPmax) Maximum Input Peak-to-Peak Voltage Swing
  VTT      Termination Voltage Typically Equal to VCC 2.0 V
  Xpt      Crosspoint of the True and Inverted Waveforms

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REFERENCES
  Johnson, Howard and Graham, Martin. High-Speed Digital Design: A Handbook of Black Magic. PTR Prentice-Hall.

New Jersey, 1993.
  INCITS. Methodologies for Jitter Specification. T11.2 Project 1230. http://www.t11.org.

ECLinPS, ECLinPS Lite, and GigaComm are trademarks of Semiconductor Components Industries, LLC.
MECL 10K and MECL 10H are trademarks of Motorola, Inc.

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arising out of the application or use of any product or circuit, and specifically disclaims any and all liability, including without limitation special, consequential or incidental damages.

"Typical" parameters which may be provided in SCILLC data sheets and/or specifications can and do vary in different applications and actual performance may vary over time. All

operating parameters, including "Typicals" must be validated for each customer application by customer's technical experts. SCILLC does not convey any license under its patent rights

nor the rights of others. SCILLC products are not designed, intended, or authorized for use as components in systems intended for surgical implant into the body, or other applications

intended to support or sustain life, or for any other application in which the failure of the SCILLC product could create a situation where personal injury or death may occur. Should

Buyer purchase or use SCILLC products for any such unintended or unauthorized application, Buyer shall indemnify and hold SCILLC and its officers, employees, subsidiaries, affiliates,

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