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AM79Q021JC

器件型号:AM79Q021JC
器件类别:热门应用    无线/射频/通信   
厂商名称:ETC
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器件描述

PCM CODEC, PQCC44

参数
AM79Q021JC功能数量 1
AM79Q021JC端子数量 44
AM79Q021JC最大工作温度 70 Cel
AM79Q021JC最小工作温度 0.0 Cel
AM79Q021JC加工封装描述 塑料, LCC-44
AM79Q021JC状态 TRANSFERRED
AM79Q021JC工艺 CMOS
AM79Q021JC包装形状 SQUARE
AM79Q021JC包装尺寸 芯片 CARRIER
AM79Q021JC表面贴装 Yes
AM79Q021JC端子形式 J BEND
AM79Q021JC端子间距 1.27 mm
AM79Q021JC端子位置
AM79Q021JC包装材料 塑料/环氧树脂
AM79Q021JC温度等级 COMMERCIAL
AM79Q021JC通信类型 编码解码

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AM79Q021JC器件文档内容

Am79Q02/021/031

Quad Subscriber Line Audio-Processing Circuit
(QSLACTM) Devices

DISTINCTIVE CHARACTERISTICS                                  1.536, 1.544, 2.048, 3.072, 3.088, 4.096, 6.144,

Performs the functions of four codec/filters                   6.176, or 8.192 MHz master clock derived from
Software programmable:                                         MCLK or PCLK

    -- SLIC input impedance                                  Built-in test modes with loopback, tone

    -- Transhybrid balance                                      generation, and P access to PCM data

    -- Transmit and receive gains                            Low-power, 5.0 V CMOS technology
                                                             5.0 V only operation
    -- Equalization (frequency response)                     Mixed state (analog and digital) impedance

    -- Digital I/O pins                                         scaling

    -- Programmable debouncing on one input                  Performance characteristics guaranteed over a

    -- Time slot assigner                                       12 dB gain range

    -- Programmable clock slot and PCM transmit clock        Real Time Data register with interrupt (open
        edge options
                                                                drain or TTL output)
Standard microprocessor interface
A-law, -law, or linear coding                              Supports multiplexed SLIC inputs
Single or Dual PCM ports available                          Broadcast state
                                                             256 kHz or 293 kHz chopper clock for Legerity
    -- Up to 128 channels (PCLK at 8.192 MHz) per
        PCM port                                                SLICs with switching regulator

    -- Optional supervision on the PCM highway               Maximum channel bandwidth for V.34 modems

GENERAL DESCRIPTION                                         Advanced submicron CMOS technology makes the
                                                            Am79Q02/021/031 QSLAC devices economical, with
The Am79Q02/021/031 Quad Subscriber Line Audio-             both the functionality and the low power consumption
Processing Circuit (QSLAC) devices integrate the key        needed in linecard designs to maximize linecard
functions of analog linecards into high-performance,        density at minimum cost. When used with four Legerity
very-programmable, four-channel codec-filter devices.       SLICs, a QSLAC device provides a complete software-
The QSLAC devices are based on the proven design            configurable solution to the BORSCHT functions.
of Legerity's reliable SLACTM device families. The
advanced architecture of the QSLAC devices
implements four independent channels and employs
digital filters to allow software control of transmission,
thus providing a cost-effective solution for the audio-
processing function of programmable linecards.

                                                            Publication# 080147 Rev: H Amendment: /0
                                                            Issue Date: September 2001
TABLE OF CONTENTS

                     Distinctive Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
                     General Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
                     Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
                     Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5
                     Connection Diagrams. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
                     Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
                     Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
                     Absolute Maximum Ratings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
                     Operating Ranges . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11
                     Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12

                              Transmission Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13
                              Attenuation Distortion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
                              Group Delay Distortion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
                              Variation of Gain with Input Level . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
                              Total Distortion, Including Quantizing Distortion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
                              Discrimination against Out-of-Band Input Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
                              Discrimination against 12- and 16 kHz Metering Signals . . . . . . . . . . . . . . . . . . . . . . . . . 18
                              Spurious Out-of-Band Signals at the Analog Output . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
                              Overload Compression . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
                     Switching Characteristics (PCM/MPI Mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
                              Microprocessor Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
                              PCM Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
                              Master Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
                              Auxiliary Output Clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
                     Switching Waveforms . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
                              Input and Output Waveforms for AC Tests. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
                              Master Clock Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
                              Microprocessor Interface (Input Mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
                              Microprocessor Interface (Output Mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22
                              PCM Highway Timing for XE = 0 (Transmit on Negative PCLK Edge) . . . . . . . . . . . . . . . 23
                              PCM Highway Timing for XE = 1 (Transmit on Positive PCLK Edge) . . . . . . . . . . . . . . . . 24
                     Operating the QSLAC Device . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
                              Power-Up Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
                              Channel Enable Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
                              SLIC Control and Data Lines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
                              Clock Mode Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
                              E1 Multiplex Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
                              Debounce Filters Operation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
                              Real-Time Data Register Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
                              Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
                              Interrupt Mask Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
                              Active State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
                              Inactive State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
                              Low Power State . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
                              Chopper Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
                              Reset States . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
                     Signal Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
                              Overview of Digital Filters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
                              Two-Wire Impedance Matching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
                              Frequency Response Correction and Equalization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
                              Transhybrid Balancing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
                              Gain Adjustment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33

2  Am79Q02/021/031 Data Sheet
        Transmit Signal Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
        Transmit PCM Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
        Receive Signal Processing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
        Receive PCM Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
        Analog Impedance Scaling Network (AISN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
        Speech Coding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
        Signaling on the PCM Highway . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
        Robbed-Bit Signaling Compatibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
        Default Filter Coefficients. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Command Description and Formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
        Microprocessor Interface Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
Summary of MPI Commands* . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
MPI Command Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
Programmable Filters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
        General Description of CSD Coefficients. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
        User Test States and Operating Conditions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
        A-Law and -Law Companding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
Applications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Physical Dimensions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
Revision Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

LIST OF FIGURES                 Attenuation Distortion. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
                                Group Delay Distortion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
                     Figure 1   A-Law/-Law Gain Tracking with Tone Input (Both Paths) . . . . . . . . . . . . . . . . 15
                     Figure 2   A-Law/-Law Total Distortion with Tone Input (Both Paths) . . . . . . . . . . . . . . . 16
                     Figure 3   Discrimination Against Out-of-Band Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
                     Figure 4   Spurious Out-of-Band Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18
                     Figure 5   A/A Overload Compression . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
                     Figure 6   Clock Mode Option. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
                     Figure 7   SLIC I/O, E1 Multiplex, and Real-Time Data Register Operation . . . . . . . . . . . 28
                     Figure 8   E1 Multiplex Internal Timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29
                     Figure 9   MPI Real-Time Data Register or GCI Upstream SC Channel Data . . . . . . . . . . 30
                     Figure 10  QSLAC Device Block Diagram. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
                     Figure 11  Robbed-Bit Frame . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
                     Figure 12
                     Figure 13

LIST OF TABLES                  dBm0 Voltage Definitions with Unity Gain in X, R, GX, GR, AX, and AR . . . . . 13
                                A-Law: Positive Input Values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
                     Table 1    -Law: Positive Input Values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
                     Table 2
                     Table 3

                                SLAC Products  3
BLOCK DIAGRAM                              Quad SLAC Device                      Dual/Single
                                                                                     PCM
             Analog     Signal Processing                    Time Slot Assigner
                        Channel 1 (CH 1)                             (TSA)         Highway
                 VIN1                                                             DXA
              VOUT1     Signal Processing                                         DRA
                        Channel 2 (CH 2)                                          TSCA
                 VIN2                                                             DXB
           VOUT2        Signal Processing                                         DRB
                        Channel 3 (CH 3)                                          TSCB
                 VIN3
              VOUT3     Signal Processing                                           FS
                        Channel 4 (CH 4)                                            PCLK
                 VIN4                                                               MCLK/E1
              VOUT4                           Clock
                                                &                                 RST
               VREF
                                           Reference
               SLIC                         Circuits

                CD11      SLIC
                CD21    Interface

                   C31    (SLI)
                   C41
                   C51                                Microprocessor Interface
                CD12                                              (MPI)
                CD22
                   C32
                   C42
                   C52

                CD13
                CD23

                   C33
                   C43
                   C53
                CD14
                CD24
                   C34
                   C44
                   C54
             CHCLK

                                                      INT CS DIO DCLK
                                                              Microprocessor

                                                                                 19256A-001

4                                  Am79Q02/021/031 Data Sheet
ORDERING INFORMATION
Standard Products

Legerity standard products are available in several packages and operating ranges. The order number (Valid
Combination) is formed by a combination of the elements below.

Am79Q02/021/031      J  C

                           TEMPERATURE RANGE
                            * C = Commercial (0C to 70C;

                              Relative Humidity = 15% to 95%)

                           PACKAGE TYPE
                           J = 44-Pin Plastic Leaded Chip Carrier (PL 044)
                           --Am79Q02/021 Only

                           32-Pin Plastic Leaded Chip Carrier (PL 032)
                           --Am79Q031

                           V = 44-Pin Thin Quad Flat Pack (PQT 044)
                           --Am79Q021 Only

                 DEVICE NUMBER/DESCRIPTION
                 Am79Q02/021/031

                 Quad Subscriber Line Audio-Processing Circuit (QSLAC) Device

Valid Combinations                          Valid Combinations

Am79Q02          JC        Valid Combinations list configurations planned to
                           be supported in volume for this device. Consult
Am79Q021         JC        the local Legerity sales office to confirm availabil-
                           ity of specific valid combinations, to check on new-
Am79Q031         JC        ly released combinations, and to obtain additional
                           data on Legerity's standard militarygrade prod-
Am79Q021         VC        ucts.

Note:
* Functionality of the device from 0C to +70C is guaranteed by production testing. Performance from 40C to +85C
is guaranteed by characterization and periodic sampling of production units.

                           SLAC Products                                                                              5
CONNECTION DIAGRAMS (PLCC PACKAGES)

Top View

                                            44-Pin PLCC
                             CD12
                                 CD22
                                      C32
                                          C42
                                               CD11
                                                    CD21
                                                        C31
                                                             C41
                                                                  CHCLK
                                                                  MCLK/E1
                                                                           CS

                             6 5 4 3 2 1 44 43 42 41 40

             VOUT1        7                                     39                  DCLK
                VIN1                                                                DIO
                          8                                     38                  TSCA
             VOUT2                                                                  TSCB
                VIN2      9                                     37                  DGND
                                                                                    PCLK
              VCCA        10                                    36                  VCCD
               VREF                                                                 DXA
                          11                                    35                  DXB
              AGND                                                                  FS
                          12                Am79Q02JC           34                  RST
                VIN3
             VOUT3        13                                    33

                VIN4      14                                    32
             VOUT4
                          15                                    31

                          16                                    30

                          17                                    29

                          18 19 20 21 22 23 24 25 26 27 28

                             CD13                                                   19256A-003
                                 CD23

                                      C33
                                           C43
                                               CD14
                                                    CD24
                                                        C34
                                                            C44
                                                                  DRB
                                                                       DRA
                                                                           INT

             44-Pin PLCC                                                                          32-Pin PLCC

          CD12
               CD22
                   C32
                       C42
                            C52
                                 CD11
                                      CD21
                                          C31
                                              C41
                                                   C51
                                                        MCLK/E1
                                                                                                        VOUT1
                                                                                                             CD12
                                                                                                                   CD22
                                                                                                                        CD11
                                                                                                                             CD21
                                                                                                                                  MCLK/E1
                                                                                                                                       CS

            6 5 4 3 2 1 44 43 42 41 40

VOUT1     7                   39            CS            VIN1                  5   4 3 2 1 32 31 30                                         29  DCLK
   VIN1                                     DCLK       VOUT2                                                                                     DIO
          8                   38            DIO                                 6                                                            28  TSCA
VOUT2                                       TSCA          VIN2                                                                                   DGND
   VIN2  9                    37            DGND        VCCA                    7                                                            27  PCLK
                                            PCLK        VREF                                                                                     VCCD
VCCA    10                   36            VCCD                                                                                                 DXA
VREF                                       DXA         AGND                                                                                     FS
         11                   35            FS            VIN3                  8                                                            26  RST
AGND                                       RST
   VIN3  12  Am79Q021JC       34            INT        VOUT3                    9                 Am79Q031JC                                 25
                                                          VIN4
VOUT3    13                   33                                                10                                                           24
   VIN4
         14                   32                                                11                                                           23
VOUT4
         15                   31                                                12                                                           22

         16                   30                                                13                                                           21

         17                   29                                                    14 15 16 17 18 19 20

          18 19 20 21 22 23 24 25 26 27 28
          CD13
              CD23

                   C33
                       C43
                            C53
                                 CD14
                                     CD24
                                          C34
                                               C44
                                                   C54
                                                       DRA

                                                                                                         VOUT4
                                                                                                               CD13
                                                                                                                     CD23
                                                                                                                          CD14
                                                                                                                              CD24
                                                                                                                                   DRA
                                                                                                                                        INT
                                                                                      19256A-005                                             19256A-004

   Notes:
   1. Pin 1 is marked for orientation.
   2. RSVD = Reserved pin; should not be connected externally to any signal or supply.

6                             Am79Q02/021/031 Data Sheet
CONNECTION DIAGRAM (TQFP PACKAGE)
Top View

                                                                   44-Pin TQFP

            CD12
                 CD22
                     C32
                         C42
                              C52
                                   CD11
                                        CD21
                                            C31
                                                C41
                                                     C51
                                                          MCLK/E1

         44 43 42 41 40 39 38 37 36 35 34

VOUT1    1                                                                      33   CS
   VIN1                                                                              DCLK
         2                                                                      32   DIO
VOUT2                                                                                TSCA
   VIN2  3                                                                      31   DGND
                                                                                     PCLK
VCCA    4                                                                      30   VCCD
VREF                                                                                DXA
         5                                                                      29   FS
AGND                                                                                RST
   VIN3  6   Am79Q021VC                                                         28   INT

VOUT3    7                                                                      27
   VIN4
         8                                                                      26
VOUT4
         9                                                                      25

         10                                                                     24

         11                                                                     23

         12 13 14 15 16 17 18 19 20 21 22

            CD13                                                                     19256A-023
                CD23

                     C33
                         C43
                              C53
                                   CD14
                                       CD24
                                            C34
                                                 C44
                                                     C54
                                                         DRA

Notes:
1. Pin 1 is marked for orientation.

2. RSVD = Reserved pin; should not be connected externally to any signal or supply.

             SLAC Products                                                                       7
PIN DESCRIPTIONS

   Pin Names        Type                                                          Description
   CD11CD14,  Inputs/Outputs
   CD21CD24                   Control and Data. CD1 and CD2 are TTL compatible programmable Input or Output (I/O)
               Inputs/Outputs  ports. They can be used to monitor or control the state of SLIC or any other device associ-
   C31C34,    Output          ated with subscriber line interface. The direction, input or output, is programmed using MPI
   C41C44,    Input           Command 22. As outputs, CD1 and CD2 can be used to control relays, illuminate LEDs, or
   C51C54                     perform any other function requiring a latched TTL compatible signal for control. The output
                               state of CD1 and CD2 is written using MPI Command 20. As inputs, CD1 and CD2 can be
   CHCLK                       processed by the QSLAC device (if programmed to do so). CD1 can be debounced before
   CS                          it is made available to the system. The debounce time is programmable from 0 to 15 ms in
                               1 ms increments using MPI Command 45. CD2 can be filtered using the up/down counter
                               facility and programming the sampling interval using MPI Command 52.

                               Additionally, CD1 can be demultiplexed into two separate inputs using the E1 demultiplexing
                               function. The E1 demultiplexing function of the QSLAC device was designed to interface di-
                               rectly to Legerity SLICS supporting the ground key function. With the proper Legerity SLIC and
                               the E1 function of the QSLAC enabled, the CD1 bit can be demultiplexed into an Off-Hook/
                               Ring Trip signal and Ground Key signal. In the demultiplex mode, the second bit, Ground Key,
                               takes the place of the CD2 as an input. The demultiplexed bits can be debounced (CD1) or
                               filtered (CD2) as explained previously. A more complete description of CD1, CD2, debounc-
                               ing, and filtering functions is contained in the Operating the QSLAC Device section on
                               page 25.

                               Once the CD1 and CD2 inputs are processed (Debounced, Filtered and/or Demultiplexed)
                               by the QSLAC device, the information can be accessed by the system in two ways: 1) on a
                               per channel basis along with C3, C4, and C5 of the specific channel using MPI Command
                               21, or 2) by using MPI Commands 16 and 17, which obtain the CD1 and CD2 bits from all
                               four channels simultaneously. This feature reduces the processor overhead and the time re-
                               quired to retrieve time-critical signals from the line circuits, such as off-hook and ring trip.
                               With this feature, hookswitch status and ring trip information, for example, can be obtained
                               from all four channels of a QSLAC device with one read command.

                               Control. C3, C4, and C5 are TTL-compatible programmable Input or Output (I/O) ports. They
                               can be used to monitor or control the state of SLIC or any other device associated with sub-
                               scriber line interface. The direction, input or output, is programmed using MPI Command 22.
                               As outputs, C3, C4, and C5 can be used to control relays, illuminate LEDs, or perform any
                               other function requiring a latched TTL compatible signal for control. The output state of C3,
                               C4, and C5 is written using MPI Command 20. As inputs, C3, C4, and C5 can be accessed
                               by the system by using MPI Command 21.

                               The Am79Q021 QSLAC device contains a single PCM highway and five programmable I/Os
                               per channel (CD1, CD2, C3, C4, and C5) in a 44-pin PLCC or TQFP package. In the
                               Am79Q02 QSLAC device, the C51, C52, C53, and C54 I/Os are eliminated, enabling dual
                               PCM highways and a chopper clock output in a 44-pin PLCC or TQFP package. In the
                               Am79Q031 QSLAC device, the C31C51, C32C52, C33C53, and C34C54 I/Os are elim-
                               inated, enabling a single PCM highway and two control and data I/Os (CD1, CD2) per chan-
                               nel in a 32-pin PLCC package.

                               Chopper Clock. This output provides a 256 kHz or a 292.57 kHz, 50% duty cycle, TTL-com-
                               patible clock for use by up to four SLICs with built-in switching regulators. The CHCLK fre-
                               quency is synchronous to MCLK, but the phase relationship to MCLK is random. The chopper
                               clock is not available in all package types.

                               Chip Select. The Chip Select input (active Low) enables the device so that control data can
                               be written to or read from the part. The channels selected for the write or read operation are
                               enabled by writing 1 s to the appropriate bits in the Channel Enable Register of the QSLAC
                               device prior to the command. See EC1, EC2, EC3, and EC4 of the Command 14, page 42,
                               for more information. If Chip Select is held Low for 16 rising edges of DCLK, a hardware re-
                               set is executed when Chip Select returns High.

8                              Am79Q02/021/031 Data Sheet
Pin Names       Type                                                        Description
DCLK       Input
                         Data Clock. The Data Clock input shifts data into and out of the microprocessor interface of
DIO        Input/Output  the QSLAC device. The maximum clock rate is 4.096 MHz.

DRA/DRB Inputs           Data. Control data is serially written into and read out of the QSLAC device via the DIO pin,
                         with the most significant bit first. The Data Clock determines the data rate. DIO is high im-
DXA/DXB    Outputs       pedance except when data is being transmitted from the QSLAC device.

FS         Input         PCM Data Receive A/B. The PCM data for channels 1, 2, 3, and 4 is serially received on either
                         the DRA or DRB port during user-programmed time slots. Data is always received with the
INT        Output        most significant bit first. For compressed signals, 1 byte of data for each channel is received
                         every 125 s at the PCLK rate. In the Linear state, two consecutive bytes of data for each
MCLK/E1    Input/Output  channel are received every 125 s at the PCLK rate. DRB is not available on all package types.

PCLK       Input         PCM Data Transmit. The transmit data from channels 1, 2, 3, and 4 is sent serially out on
                         either the DXA or DXB port or both ports during user-programmed time slots. Data is always
RST        Input         transmitted with the most significant bit first. The output is available every 125 s and the
                         data is shifted out in 8-bit (16-bit in Linear or PCM Signaling state) bursts at the PCLK rate.
TSCA,      Outputs       DXA and DXB are High impedance between time slots, while the device is in the Inactive
TSCB                     state with no PCM signaling, or while the Cutoff Transmit Path bit (CTP) is on. DXB is not
                         available on all package types.
VIN1VIN4 Inputs
                         Frame Sync. The Frame Sync pulse is an 8 kHz signal that identifies Time Slot 0, Clock Slot
                         0 of a system's PCM frame. The QSLAC device references individual time slots with respect
                         to this input, which must be synchronized to PCLK.

                         Interrupt. INT is an active Low output signal which is programmable as either TTL compati-
                         ble or open drain. The INT output goes Low any time one of the input bits in the Real Time
                         Data register changes state and is not masked. It also goes Low any time new transmit data
                         appears if this interrupt is armed. INT remains Low until the appropriate register is read via
                         the microprocessor interface, or the QSLAC device receives either a software or hardware
                         reset. The individual CDxy bits in the Real Time Data register can be masked from causing
                         an interrupt by using Command 26 of the MPI. The transmit data interrupt must be armed
                         with a bit in the Operating Conditions register.

                         Master Clock (Input)/Enable CD1 Multiplex (Output). The Master Clock can be a 1.536 MHz,
                         1.544 MHz, or 2.048 MHz (times 1, 2, or 4) clock for use by the digital signal processor. If the
                         internal clock is derived from the PCM Clock Input (PCLK), this pin can be used as an E1 out-
                         put to control Legerity SLICs having multiplexed hookswitch and ground-key detector out-
                         puts.

                         PCM Clock. The PCM clock determines the rate at which PCM data is serially shifted into or
                         out of the PCM ports. PCLK is an integer multiple of the frame sync frequency. The maxi-
                         mum clock frequency is 8.192 MHz and the minimum clock frequency is 128 kHz for dual
                         PCM highway versions and 256 kHz for single PCM highway versions. The minimum clock
                         rate must be doubled if Linear state or PCM signaling is used. PCLK frequencies between
                         1.03 MHz and 1.53 MHz are not allowed. Optionally, the digital signal processor clock can
                         be derived from PCLK rather than MCLK.

                         Reset. A logic Low signal at this pin resets the QSLAC device to its default state. The RST
                         pin may be tied to VCCD if it is not needed in the system.

                         Time Slot Control. The Time Slot Control outputs are open drain outputs (requiring pull-up
                         resistors to VCCD) and are normally inactive (High impedance). TSCA or TSCB is active
                         (Low) when PCM data is transmitted on the DXA or DXB pin respectively.

                         Analog. The analog voice band signal is applied to the VIN input of the QSLAC device. The
                         VIN input is biased at VREF by a large internal resistor. The audio signal is sampled, digitally
                         processed and encoded, and then made available at the TTL-compatible PCM output (DXA
                         or DXB). If the digitizer saturates in the positive or negative direction, VIN is pulled by a re-
                         duced resistance toward AGND or VCCD, respectively. VIN1 is the input for channel 1, VIN2
                         is the input for channel 2, VIN3 is the input for channel 3, and VIN4 is the input for channel 4.

                         SLAC Products  9
Pin Names       Type                                                     Description
           Outputs
VOUT1                Analog. The received digital data at DRA or DRB is processed and converted to an analog
VOUT4                 signal at the VOUT pin. VOUT1 is the output from channel 1, VOUT2 is the output for channel
                      2, VOUT3 is the output from channel 3, and VOUT4 is the output for channel 4. The VOUT
VREF       Output     voltages are referenced to VREF.

                      Analog Voltage Reference. The VREF output is provided in order for an external 0.1 F ca-
                      pacitor to be connected from VREF to ground, filtering noise present on the internal voltage
                      reference. VREF is buffered before it is used by internal circuitry. The voltage on VREF is
                      nominally 2.1 V, and the output resistance is 100 k 30%. The leakage current in the ca-
                      pacitor must be less than 20 nA.

Power Supply      Analog ground                           bits are High, all channels enabled will receive the
                  Digital ground                          programming information written; therefore, a
AGND             +5.0 V analog power supply              Broadcast state can be implemented by simply
DGND             +5.0 V digital power supply             enabling all channels in the device to receive the
VCCA                                                     information. The Channel Enable bits are contained in
VCCD                                                     the Channel Enable register, which is written and read
                                                          using Commands 14 and 15. The Broadcast state is
Two separate power supply inputs are provided to          useful in initializing QSLAC devices in a large system.
allow for noise isolation and proper power supply
decoupling techniques; however, the two pins have a       The user-programmable filters set the receive and
low impedance connection inside the part. For best        transmit gain, perform the transhybrid balancing
performance, all of the +5.0 power supply pins should     function, permit adjustment of the two-wire termination
be connected together at the connector of the printed     impedance, and provide equalization of the receive and
circuit board, and all of the grounds should be           transmit paths. All programmable digital filter
connected together at the connector of the printed        coefficients can be calculated using the AmSLAC4 or
circuit board.                                            WinSLACTM software.

FUNCTIONAL DESCRIPTION                                    Data transmitted or received on the PCM highway can
                                                          be 8-bit companded code (with an optional 8-bit
The QSLAC device performs the codec/filter and two-       signaling byte in the transmit direction) or 16-bit linear
to four-wire conversion functions required of the         code. The 8-bit codes appear 1 byte per time slot,
subscriber line interface circuitry in                    while the 16-bit code appears in two consecutive time
telecommunications equipment. These functions             slots. The compressed PCM codes can be either 8-bit
involve converting audio signals into digital PCM         companded A-law or -law. The PCM data is read from
samples and converting digital PCM samples back into      and written to the PCM highway in user-programmable
audio signals. During conversion, digital filters are     time slots at rates of 128 kHz to 8.192 MHz. The
used to band limit the voice signals. All of the digital  transmit clock edge and clock slot can be selected for
filtering is performed in digital signal processors       compatibility with other devices that can be connected
operating from a master clock, which can be derived       to the PCM highway.
either from PCLK or MCLK.
                                                          Three configurations of the QSLAC device are
Four independent channels allow the QSLAC device to       offered with single or dual PCM highways. The
function as four SLAC devices or two DSLAC               Am79Q02 and Am79Q021 QSLAC devices with dual
devices. For programming information, each channel        and single PCM highways respectively are available
has its own enable bit (EC1, EC2, EC3, and EC4) to        in the 44-pin packages. The Am79Q031JC QSLAC
allow individual channel programming. If more than        device is a single PCM highway version in a 32-pin
one Channel Enable bit is High or if all Channel Enable   PLCC package.

    PCM Highway       Programmable I/O         Chopper Clock        Package          Part Number
           Dual                 Four                   Yes    44 PLCC/TQFP   Am79Q02 JC
          Single                Five                    No    44 PLCC/TQFP   Am79Q021 JC (or VC)
          Single                Two                     No    32 PLCC        Am79Q031 JC

10                      Am79Q02/021/031 Data Sheet
ABSOLUTE MAXIMUM RATINGS                                              OPERATING RANGES

Storage Temperature . . . . . . . . 60C < TA < +125C               VCCA, Analog Supply . . . . . . . . . . . . . +5.0 V 0.25 V
                                                                      VCCA, Analog Supply . . . . . . . . . . . . . . VCCD 10 mV
Ambient Operating Temperature 40C < TA < +85C                      VCCD, Digital Supply . . . . . . . . . . . . . +5.0 V 0.25 V
Ambient Relative Humidity . . . . . . . . . . . . 5% to 95%           DGND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 0 V
                                                                      AGND . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50 mV
                                                (non-condensing)      Ambient Temperature . . . . . . . . . . . 0C < TA < +70C
VCCA with respect to AGND . . . . . . . .0.4 V to +7.0 V             Ambient Relative Humidity . . . . . . . . . . . 15% to 95%
VCCA with respect to VCCD . . . . . . . . . . . . . . 50 mV
VCCD with respect to DGND. . . . . . . .0.4 V to +7.0 V              Operating Ranges define those limits between which
VIN with respect to AGND . . .0.4 V to (VCCA +0.4 V)                 functionality of the device is guaranteed by production testing.
AGND with respect to DGND . . . . . . . . . . . . . . 0.4 V
Other pins                                                            Functionality of the device from 0C to +70C is guaranteed
                                                                      by production testing. Performance from 40C to +85C is
   with respect to DGND . . . . . 0.4 V to VCCD +0.4 V               guaranteed by characterization and periodic sampling of
Total combined CD1C5 current per device:                             production units.
Source from VCCD . . . . . . . . . . . . . . . . . . . . . 40 mA
Sink into DGND . . . . . . . . . . . . . . . . . . . . . . . . 40 mA
Latch-up immunity (any pin). . . . . . . . . . . . . 100 mA

Stresses above those listed under Absolute Maximum
Ratings may cause permanent device failure. Functionality
at or above these limits is not implied. Exposure to
Absolute Maximum Ratings for extended periods may
affect device reliability.

SLAC Products                                                         11
ELECTRICAL CHARACTERISTICS

Typical values are for TA = 25C and nominal supply voltages. Minimum and maximum values are over the
temperature and supply voltage ranges shown in Operating Ranges.

Symbol                      Parameter Descriptions                     Min       Typ    Max   Unit Note
    VIL   Input Low voltage                                             2.0              0.8    V
    VIH   Input High voltage                                            10     1.584         A
    IIL   Input leakage current                                                 0.792   +10
          Output Low voltage                                      VCCD 0.4 V                            1
   VOL                                                            VCCD 0.8 V     1     0.4  V
             CD1C5 (IOL = 4 mA)                                                1.584   0.8
   VOH       CD1C5 (IOL = 8 mA)                                        2.4     0.792   0.4        1
             TSCA, TSCB (IOL =14 mA)                                    10              0.4
    IOL      Other digital outputs (IOL = 2 mA)                                   200         A
    VIR   Output High voltage                                           50        70     10
   VIOS      CD1C5 (IOH = 4 mA)                                       0.43        18         Vpk
    ZIN      CD1C5 (IOH = 8 mA)                                         54          6    50
    IIP      Other digital outputs (IOH = 400 A)                        50       15     3.4  mV
          Output leakage current (HI = Z state)                          4       15     170  M
    IIN   Analog input voltage range(AX = 0 dB)                          70
  ZOUT    (Relative to VREF)(AX = 6.02 dB)                                               170               2
   IOUT   Offset voltage allowed on VIN                                 40               10  A
  ZREF    Analog input impedance to VREF300 to 3400 Hz                  80               4
   VOR    Current into analog input for input voltages between         0.25             130               2
  VOOS    3.8 V and 5.0 V
VOOSA    Current out of analog input for input voltages between         40               40        3
LINAISN  0 V and 0.5 V                                                                   80
          VOUT output impedance                                                         0.25  mApk
    PD    VOUT output current (F< 3400 Hz)
          VREF output impedance (F < 3400 Hz)                                            260  k
    CI    VOUT voltage range(AR = 0 dB)                                                  130
    CO    (Relative to VREF)(AR = 6.02 dB)                                                    Vpk
  PSRR    VOUT offset voltage (AISN off)                                                  25
          VOUT offset voltage (AISN on)                                                   12  mV    4
          Linearity of AISN circuitry (input = 0 dBm0)
          Power dissipation                                                                   LSB
             All channels active
             1 channel active                                                                 mW
             All channels inactive, (in normal state)                                                      5
             All channels inactive (in low power state)
          Input capacitance (Digital)                                                         pF
          Output capacitance (Digital)                                                        dB
          Power supply rejection ratio (1.02 kHz, 100 mVRMS, ei-
          ther path, GX = GR = 0 dB)

Notes:
1. The CD1, CD2, C3C5 outputs are resistive for less than a 0.8 V drop. Total current must not exceed absolute maximum ratings.

2. When the digitizer saturates, a resistor of 50 k 20 k is connected either to DGND or to VCCD -- (1 diode drop) as
    appropriate to discharge the coupling capacitor.

3. When the QSLAC device is in the Inactive state, the analog output will present either a VREF DC output level through a 15 k
    resistor (VMODE = 0) or a high impedance (VMODE = 1).

4. If there is an external DC path from VOUT to VIN with a gain of GDC and the AISN has a gain of hAISN, then the output offset
    will be multiplied by 1/[1(hAISN GDC)].

5. Power dissipation in the Inactive state is measured with all digital inputs at VIH = VCC and VIL = DGND and with no load
    connected to VOUT1, VOUT2, VOUT3, or VOUT4.

12        Am79Q02/021/031 Data Sheet
Transmission Characteristics

                   Table 1. 0 dBm0 Voltage Definitions with Unity Gain in X, R, GX, GR, AX, and AR

                        Signal at Digital Interface                                                                             Transmit     Receive      Unit
A-law digital mW or equivalent (0 dBm0)                                                                                           0.7804      0.7804      Vrms
-law digital mW or equivalent (0 dBm0)                                                                                           0.7746      0.7746
22,827 peak linear coded sine wave                                                                                               0.7804      0.7804

When relative levels (dBm0) are used in any of the following transmission specifications, the specification holds for
any setting of the GX gain from 0 dB to 12 dB and the GR loss from 0 dB to 12 dB.

             Description                         Test Conditions                                                                Min Typ Max           Unit Note
Gain accuracy, D/A or A/D
                                    0 dBm0, 1014 Hz                                                                             0.25        +0.25
Gain accuracy digital-to-digital       AX = AR = 0 dB                                                                           0.30        +0.30
Gain accuracy analog-to-analog             0 to 85C
Attenuation distortion                     40C                                                                                0.30        +0.30    dB
Single frequency distortion            AX = +6.02 dB and/or                                                                     0.40
Idle channel noise                     AR = 6.02 dB                                                                            0.25        +0.40
                                           0 to 85C                                                                            0.25
   Analog out                              40C                                                                                0.125

   Digital out                                                                                                                               +0.25
CrosstalkTX to RX
same channelRX to TX                                                                                                                         +0.25
Crosstalk between channels
                                                                    300 Hz to 3 kHz                                                          +0.125             1
   TX or RX to TX
   TX or RX to RX                                                                                                                            46                2
End-to-end group delay
                                    Digital looped back weighted                                                                             68 dBm0p 3

                                                                      unweighted                                                             55      dBm0      3

                                    Digital input = 0                                              A-law                                     78 dBm0p 3

                                    Digital input = 0                                              -law                                  0  12 dBrnc0 3, 6

                                    Analog VIN = 0 VAC                                             A-law                                     68 dBm0p 3

                                    Analog VIN = 0 VAC                                             -law                                  0  16 dBrnc0 3, 6

                                    0 dBm0                300 Hz to 3400 Hz                                                                  75      dBm0

                                    0 dBm0                300 Hz to 3400 Hz                                                                  75

                                    0 dBm0

                                                          1014 Hz, Average                                                                   76      dBm0      4

                                                          1014 Hz, Average                                                                   78

                                    B = Z = 0; X = R = 1                                                                                     678      s        5

Notes:
1. Also see Figure 1 and Figure 2.

2. 0 dBm0 input signal, 300 Hz to 3400 Hz; measurement at any other frequency, 300 Hz to 3400 Hz.

3. No single frequency component in the range above 3800 Hz may exceed a level of 55 dBm0.

4. The weighted average of the crosstalk is defined by the following equation, where C(f) is the crosstalk in dB as a function of
    frequency, fN = 3300 Hz, f1 = 300 Hz, and the frequency points (fj, j = 2..N) are closely spaced:

                                  --1--- C(fj)  --1--- C(fj 1)
                     -1---0---2--0-----------------+----1---0----2--0------------------ log     ----f--j---
                                                                                                
                                                                                                
                    ----j--------------------------------2---------------------------------------------------f--j------1---
Average = 20 log

                                                  log    f---N-
                                                      
                                                       f1

5. The End-to-End Group Delay is the sum of the transmit and receive group delays (both measured using the same time and
    clock slot).

6. Typical values not tested in production.

                                                                    SLAC Products                                                                               13
Attenuation Distortion                            QSLAC Device Specification

                   2

Attenuation (dB)                      Transmit curve 1.8 dB
                   1               Receive curve 1 dB

                                                                                             0.75 dB

      0.125                        Transmit only
            0

    0.125

                      200 300                      Frequency (Hz)             3000           3400
                                   Figure 1. Attenuation Distortion
                                                                                                      19256A-006

Group Delay Distortion

For either transmission path, the group delay distortion is within the limits shown in Figure 2. The minimum value
of the group delay is taken as the reference. The signal level should be 0 dBm0.

                      420                         QSLAC Device Specification

                                                                              (Either Path)

    Delay (s)
                          150
                            90

                                0  500 600 1000                               2600 2800

                                                  Frequency (Hz)                                      19256A-007

                                   Figure 2. Group Delay Distortion

14                                 Am79Q02/021/031 Data Sheet
Variation of Gain with Input Level

The gain deviation relative to the gain at 10 dBm0 is within the limits shown in Figure 3 for either transmission path
when the input is a sine wave signal of frequency 1014 Hz.

      1.5                  QSLAC Device Spec-

                                             ification

      0.55
      0.25

Gain       0  55 50 40                    10 0 +3        Input
dB                                                         Level
      0.25                                                 dBm0
      0.55

      1.5                                                          19256A-008
                                   a. A-law

                           QSLAC Device

      1.4                                    Specification

      0.45
      0.25

Gain       0  55 50 37                    10 0 +3        Input
dB                                                         Level
      0.25                                                 dBm0
      0.45

               1.4                                                 19256A-009
                                             b. -law
                                                                              15
Figure 3. A-law/-law Gain Tracking with Tone Input (Both Paths)
                                   SLAC Products
Total Distortion, Including Quantizing Distortion

The signal-to-total distortion will exceed the limits shown in Figure 4 for either transmission path when the input is
a sine wave signal of frequency 1014 Hz.

                  QSLAC Device                   35.5 Signal-to-Total
                      Specification                      Distortion (dB)

            35.5
        30

    25

    45 40 30                            0 +3

                 Input Level (dBm0)

                                                                          19256A-010

                 a. A-law

                        QSLAC Device             35.5 Signal-to-Total
                            Specification                Distortion (dB)

            35.5
        31

    27

    45 40 30                            0 +3

    Input Level (dBm0)

                                                                          19256A-011

                                              b. -law
    Figure 4. A-law/-law Total Distortion with Tone Input (Both Paths)

16  Am79Q02/021/031 Data Sheet
Discrimination against Out-of-Band Input Signals

When an out-of-band sine wave signal with frequency and level A is applied to the analog input, there may be
frequency components below 4 kHz at the digital output which are caused by the out-of-band signal. These
components are at least the specified dB level below the level of a signal at the same output originating from a
1014 Hz sine wave signal with a level of A dBm0 also applied to the analog input. The minimum specifications are
shown in the following table.

Frequency of Out-of-Band Signal  Amplitude of Out-of-Band Signal                           Level below A

16.6 Hz < f < 45 Hz              25 dBm0 < A  0 dBm0                                      18 dB

45 Hz < f < 65 Hz                25 dBm0 < A  0 dBm0                                      25 dB

65 Hz < f < 100 Hz               25 dBm0 < A  0 dBm0                                      10 dB

3400 Hz < f < 4600 Hz            25 dBm0 < A  0 dBm0                                      see Figure 5

4600 Hz < f < 100 kHz            25 dBm0 < A  0 dBm0                                      32 dB

                     0                        QSLAC Device Specification

                   10                     28 dBm
                                               32 dB, 25 dBm0 < input < 0 dBm0
                   20
Level (dB)

                   30

                    40

                    50

                                 3.4  4.0  4.6                                                           19256A-012

                                      Frequency (kHz)

                         Note:

                         The attenuation of the waveform below amplitude A between
                         3400 Hz and 4600 Hz is given by the formula:

                         Attenuation (db) = 14 14 sin ----(--4---0---0--0---------f--)
                                                                    1200

                       Figure 5. Discrimination Against Out-of-Band Signals

                                      SLAC Products                                                       17
Discrimination against 12- and 16-kHz Metering Signals

If the QSLAC device is used in a metering application where 12-kHz or 16-kHz tone bursts are injected onto the
telephone line toward the subscriber, a portion of those tones may also appear at the VIN terminal. These
out-of-band signals may cause frequency components to appear below 4 kHz at the digital output. For a 12 kHz or
16 kHz tone, the frequency components below 4 kHz will be reduced from the input by at least 70 dB. The sum of
the peak metering and signal voltages must be within the analog input voltage range.

Spurious Out-of-Band Signals at the Analog Output

With PCM code words representing a sine wave signal in the range of 300 Hz to 3400 Hz at a level of 0 dBm0 applied
to the digital input, the level of the spurious out-of-band signals at the analog output is less than the limits shown below.

                                   Frequency              Level
                                4.6 kHz to 40 kHz       32 dBm0
                                40 kHz to 240 kHz       46 dBm0
                                240 kHz to 1 MHz        36 dBm0

With code words representing any sine wave signal in the range 3.4 kHz to 4.0 kHz at a level of 0 dBm0 applied to
the digital input, the level of the signals at the analog output are below the limits in Figure 6. The amplitude of the
spurious out-of-band signals between 3400 Hz and 4600 Hz is given by the formula:

                                                     A = 14 14 sin ----(---f--------4---0---0---0---)dBm0
                                                                                1200

       0
                                                     QSLAC Device Specification

    10

                           20                          28 dB
    Level (dBm0)
                                                                        32 dB
                          30

                           40

    50

                                3.4  4.0           4.6

                                                   Frequency (kHz)

                                                                                 19256A-013

                                Figure 6. Spurious Out-of-Band Signals

18                              Am79Q02/021/031 Data Sheet
Overload Compression

Figure 7 shows the acceptable region of operation for input signal levels above the reference input power (0 dBm0).
The conditions for this figure are: (1) 1.2 dB < GX  12 dB; (2) 12 dB  GR < 1.2 dB; (3) PCM output connected
to PCM input; and (4) measurement analog-to-analog.

                    9                          Acceptable
                                               Region
                    8

                    7

                    6
Fundamental
Output Power 5

    (dBm0)
                    4

                    3
                 2.6

                    2

                    1

                       1  2  3  4           5  6             7  8  9

                             Fundamental Input Power (dBm0)

                                                                      19256A-014

                       Figure 7. A/A Overload Compression

                             SLAC Products                            19
SWITCHING CHARACTERISTICS over operating range (unless otherwise noted)

Min and max values are valid for all digital outputs with a 150 pF load, except CD1C5 with a 30 pF load.

Microprocessor Interface

    No.  Symbol                 Parameter                 Min    Typ     Max        Units Note
                                                          244
    1    tDCY    Data clock period                         97
                                                           97
    2    tDCH    Data clock High pulse width
                                                           70
    3    tDCL    Data clock Low pulse width                 0

    4    tDCR    Rise time of clock                        2.5           25
                                                           30                           ns
    5    tDCF    Fall time of clock                        30
                                                                         25
                                                           70
    6    tICSS   Chip select setup time, Input state        0            tDCY 10

    7    tICSH   Chip select hold time, Input state        2.5           tDCH 20

    8    tICSL   Chip select pulse width, Input state       0    8t DCY

    9    tICSO   Chip select off time, Input state          0                       s                     1
                                                           50
    10   tIDS    Input data setup time

    11   tIDH    Input data hold time

    12   tOLH    SLIC output latch valid                                   1000
                                                                                            ns
    13   tOCSS   Chip select setup time, Output state
                                                                         tDCY 10

    14   tOCSH   Chip select hold time, Output state                     tDCH 20

    15   tOCSL   Chip select pulse width, Output state           8t DCY

    16   tOCSO   Chip select off time, Output state                                 s                     1

    17   tODD    Output data turn on delay                               50                                2

    18   tODH    Output data hold time                                                  ns
                                                                         50
    19   tODOF   Output data turn off delay                              50

    20   tODC    Output data valid                                                      s

    21   tRST    Reset pulse width

PCM Interface

PCLK not to exceed 8.192 MHz.

Pull-up resistors of 360  are attached to TSCA and TSCB.

    No.  Symbol                 Parameter                 Min    Typ     Max        Units

    22   tPCY    PCM clock period                         122                                              3

    23   tPCH    PCM clock High pulse width               48

    24   tPCL    PCM clock Low pulse width                48

    25   tPCF    Fall time of clock                                         15
                                                                            15
    26   tPCR    Rise time of clock                                      t PCY 50

    27   tFSS    FS setup time                            25
                                                          50
    28   tFSH    FS hold time                             5                         ns
                                                          5
    30   tTSD    Delay to TSC valid                       5              80                                4
                                                          5
    31   tTSO    Delay to TSC off                         5              80                                4,5
                                                          25
    32   tDXD    PCM data output delay                    5              70

    33   tDXH    PCM data output hold time                               70

    34   tDXZ    PCM data output delay to High-Z                         70                                6

    35   tDRS    PCM data input setup time

    36   tDRH    PCM data input hold time

20                                   Am79Q02/021/031 Data Sheet
Master Clock

No.  Symbol                Parameter                     Min        Typ      Max   Units                           Note
                                                                             +100   ppM
37   AMCY     Master clock accuracy                      100
                                                                               15
38   tMCR     Rise time of clock                                               15

39   tMCF     Fall time of clock                                                   ns

40   tMCH     MCLK High pulse width                      48
                                                         48
41   tMCL     MCLK Low pulse width

Auxiliary Output Clocks

No.  Symbol                Parameter                          Min       Typ  Max Units                             Note

42   fCHP     Chopper clock frequency           CHP = 0                 256
                                                CHP = 1
                                                                    292.57         kHz

43   fE1      E1 output frequency (CMODE = EE1 = 1)                 4.923

44   tE1      E1 pulse width (CMODE = EE1 = 1)                      31.25          s

Notes:
1. If CFAIL = 1 (Command 23), GX, GR, Z, B1, X, R, and B2 coefficients must not be written or read without first deactivating

    all channels or switching them to default coefficients; otherwise, a chip select off time of 25 s is required. If the low power
    state (LPM = 1, Command 14) is selected and MCLK is also lost, this minimum chip select off time increases to 75 s.

2. The first data bit is enabled on the falling edge of CS or on the falling edge of DCLK, whichever occurs last.

3. The PCM clock frequency must be an integer multiple of the frame sync frequency. The maximum allowable PCM clock
    frequency is 8.192 MHz. The actual PCM clock rate is dependent on the number of channels allocated within a frame. The
    minimum clock frequency is 128 kHz in Companded state and 256 kHz in Linear state, PCM Signaling state. The minimum
    PCM clock rates should be doubled for parts with only one PCM highway in order to allow simultaneous access to all four
    channels.

4. TSC is delayed from FS by a typical value of N tPCY , where N is the value stored in the time/clock-slot register.

5. tTSO is defined as the time at which the output achieves the Open Circuit state.

6. There is a special conflict detection circuitry that will prevent high-power dissipation from occurring when the DXA or DXB
    pins of two QSLAC devices are tied together and one QSLAC device starts to transmit before the other has gone into a
    High-impedance state.

SWITCHING WAVEFORMS
Input and Output Waveforms for AC Tests

                     2.4               2.0                     2.0

                                                Test

                                       0.8      Points         0.8

                     0.45

Master Clock Timing                                                                                                19256A-015
                                                                                                                   19256A-016
                                                37

                                40
                                  VIH

                           VIL
                                            41

                                      39                            38

                                       SLAC Products                                                                     21
Microprocessor Interface (Input Mode)

                            1

    DCLK  2                      5

                VIH                      VIH
             VIL               VIL

                               3                                             7
                                             4                                                           9

    CS                         6                                        Data
    DI/O                                                                Valid
                           10               11     8
                                                                                                 12
                               Data             Data
                               Valid            Valid

Outputs                                         Data                                                            Data
C5 C1                                          Valid                                                           Valid

Microprocessor Interface (Output Mode)                                                                                      21108-019

DCLK                            VIH                                                          16
                               VIL
                                                                               19
                       13                                           14                          Three-State

    CS                                          15                                                                        21108A-020

          17                                    20

    DI/O  Three-State  VOH           Data           18                  Data
                       VOL           Valid                              Valid
                                                             Data
                                                             Valid

22                                              Am79Q02/021/031 Data Sheet
PCM Highway Timing for XE = 0 (Transmit on Negative PCLK Edge)

                                                                                                Time Slot Zero
                                                                                                Clock Slot Zero

                                                                         22

                         26                                          25

         VIH

PCLK     VIL                       23
                 27      24

                                                          28

    FS                                                                                                           31
                                                      30                                                         34

TSCA/                                                                                                                     21108A-021
TSCB

                     32                                              33

                                                          VOH

DXA/DXB                                                   First Bit
DRA/DRB
                                                          VOL            35  VIH     36

                                                              First          Second
                                                               Bit              Bit

                                                                             VIL

                                                               SLAC Products                                     23
PCM Highway Timing for XE = 1 (Transmit on Positive PCLK Edge)

                                                                                           Time Slot Zero
                                                                                           Clock Slot Zero

                                                                                22

                      26                                                        25

          VIH

    PCLK  VIL         24 23
                  27        28

           FS                                                                                               31
                                                                       30                                   34

    TSCA/                                                                                                   21108A-022
    TSCB

                          32                                                          33

                                                                           VOH

DXA/DXB                                                                    First Bit
DRA/DRB
                                                                           VOL

                                                                                35            36

                                                                                      VIH

                              First                                                   Second
                               Bit                                                       Bit

                                                                                       VIL

24                    Am79Q02/021/031 Data Sheet
OPERATING THE QSLAC DEVICE                                   multiple channel addressing is accomplished without
                                                             increasing the number of I/O pins on the device. The
The following sections describe the operation of the         Broadcast state can be further enhanced by providing
four independent channels of the QSLAC device. The           the ability to select many chips at once; however, care
description is valid for channel 1, 2, 3, or 4;              must be taken never to enable more than one chip in
consequently, the channel subscripts have been               the Read state. This can lead to an internal bus
dropped. For example, VOUT refers to either VOUT1,           contention, in which excess power is dissipated. (Bus
VOUT2, VOUT3, or VOUT4.                                      contention will not damage the device.) Most control
                                                             commands defined for the DSLAC device are
Power-Up Sequence                                            compatible with the QSLAC device, thereby minimizing
                                                             the impact to existing system software.
The recommended QSLAC device power-up
sequence is to apply:                                        SLIC Control and Data Lines

1. VCC and ground                                            The QSLAC device has up to five SLIC digital interface
                                                             pins per channel (CD1C5). Each of these pins can be
2. Signal connections and Low on RST                         programmed as either an input or an output using the
                                                             I/O Direction register (Commands 22 and 23) (see
3. High on RST                                               Figure 9). The output latches can be written with
                                                             Command 20; however, only those bits programmed
The software initialization should then include:             as outputs will actually drive the pins. The inputs can
                                                             be read with Command 21. If a pin is programmed as
1. Wait 1 ms.                                                an output, the data read from it will be the contents of
                                                             the output latch. It is recommended that any of the
2. Select master clock frequency and source                  SLIC input/output data points, which are to be
    (Commands 12 and 13). This should turn off the           programmed as outputs, be written to their desired
    CFAIL bit (Command 23) within 400 s. While the          state via Command 21 before writing the data which
    CFAIL bit is on, normal programming can proceed,         configures them as outputs with the I/O direction
    but no channels should be activated.                     register Command 22. This ensures that when the
                                                             output is activated, it is already in the correct state, and
3. Program filter coefficients and other parameters as       will prevent unwanted data from being driven from the
    required.                                                SLIC output pins.

4. Activate (Command 5).                                     Clock Mode Operation

If the power supply (VCCD) falls below approximately         The QSLAC device operates with multiple clock
1.0 V, the device is reset and will require complete         signals. The master clock (MCLK) is used for internal
reprogramming with the above sequence. A reset may           timing including operation of the digital signal
be initiated by connection of a logic Low to the RST         processing and may be derived from either the MCLK
pin, or if chip select (CS) is held low for 16 rising edges  or PCLK source. The allowed frequencies are listed
of DCLK, a hardware reset is generated when CS               under Commands 12 and 13.
returns high. The RST pin may be tied to VCCD if it is
not used in the system.                                      The PCM clock (PCLK) is used for PCM timing and is
                                                             an integer multiple of the frame sync frequency. The
Channel Enable Register                                      internal device clock (MCLK) can be optionally derived
                                                             from the PCLK source by setting the CMODE bit (bit 4,
A channel enable register has been implemented in            Commands 12 and 13, 46/47h) to one. In this mode,
the QSLAC device in order to reduce the effort               the MCLK/E1 pin is free to be used as an E1 signal
required to address individual or multiple channels of       output. Clock mode options and E1 output functions
the QSLAC device. The register is written using MPI          are shown in Figure 8.
Command 14. Each bit of the register is assigned to
one unique channel, bit 0 for channel 1, bit 1 for
channel 2, bit 2 for channel 3, and bit 3 for channel 4.
The channel or channels are enabled when their
corresponding enable bits are High. All enabled
channels will receive the data written to the QSLAC
device. This enables a Broadcast state (all channels
enabled) to be implemented simply and efficiently, and

SLAC Products                                                25
.

                                                          PCLK  MCLK/E1

      Time                                                      (= 0)     (= 1)
       Slot                                                       (= 0)     E1
    Assigner
                           (= 1)                                (= 1)     (= 0)
        DSP     CMODE                                                       EE1
    Engine
                    N
            E1
      Pulses                                              CSEL

          E1P

    Notes:                                                      Bit 4
    1. CMODE = Command 12, 13                                   Bits 03
    2. CSEL = Command 12, 13                                    Bit 7
    3. EE1 = Command 45, 46                                     Bit 6
    4. E1P = Command 45, 46

    Figure 8. Clock Mode Option

E1 Multiplex Operation                                    E1 multiplex mode enabled, the QSLAC device
                                                          generates the E1 output signal. This signal is a
The QSLAC device can multiplex input data from the        31.25 s (1/32 kHz) duration pulse occurring at a
CD1 SLIC I/O pin into two separate status bits per        4.923 kHz (64 kHz/13) rate. The polarity of this E1
channel (CD1 and CD1B bits in the SLIC Input/Output       output is selected by the E1P bit (bit 6, Command C8/
register, Commands 52/53h, and CDA and CDB bits in        C9h) allowing this multiplex mode to accommodate all
the Real Time Data register, Commands 4D/4Fh)             SLICs regardless of their E1 high/low logic definition.
using the E1 multiplex mode. This multiplex mode
provides the means to accommodate dual detect             Figure 9 shows the SLIC Input/Output register, I/O
states when connected to an Legerity SLIC device,         pins, E1 multiplex hardware operation for one QSLAC
which also supports ground-key detection in addition      device channel. It also shows the operation of the Real
to loop detect. Legerity SLICs that support ground-key    Time Register. The QSLAC device E1 output signal
detect use their E1 pin as an input to switch the SLIC's  connects directly to the E1 inputs of all four connected
single detector (DET) output between internal loop        SLICs and is used by those SLICs to select an internal
detect or ground-key detect comparators. Using the E1     comparator to route to the SLIC's DET output. This E1
multiplex mode, a single QSLAC device can monitor         signal is also used internally by the QSLAC device for
both loop detect and ground-key detect states of all      controlling the multiplex operation and timing.
four connected SLICs without additional hardware.
Although normally used for ground key detect, this        The CD1 and CD1B bits of the SLIC Input/Output
multiplex function can also be used for monitoring        register are isolated from the CD1 pin by transparent
other signal states.                                      latches. When the E1 pulse is off, the CD1 pin data is
                                                          routed directly to the CD1 bit of the SLIC I/O register
The E1 multiplex mode is selected by setting the EE1      and changes to the CD1B bit of that register are
bit (bit 7, Command C8/C9h) and CMODE bit (bit 4,         disabled by its own latch. When E1 pulses on, the CD1
Command 46/47h) in the QSLAC device. The CMODE            latch holds the last CD1 state in its register. At the
bit must be selected (CMODE=1) for the master clock       same time, the CD1B latch is enabled, which allows
to be derived from PCLK so that the MCLK/E1 pin can       CD1 pin data to be routed directly to the CD1B bit.
be used as an output for the E1 signal. The multiplex
mode is then turned on by setting the EE1 bit. With the

26  Am79Q02/021/031 Data Sheet
Therefore, during this multiplexing, the CD1 bit always  multiplex timing diagram in Figure 9. In this timing
has loop-detect status and the CD1B bit always has       diagram, the E1 signal represents the actual signal
ground-key detect status.                                presented to the E1 output pin. The GK Enable pulse
                                                         allows CD1 pin data to be routed through the CD1B
This multiplexing state changes almost                   latch. The LD Enable pulse allows CD1 pin data to be
instantaneously within the QSLAC device but the SLIC     routed through the CD1 latch. The uncertain states of
device may require a slightly longer time period to      the SLIC's DET output, and the masked times where
respond to this detect state change before its DET       that DET data is ignored are shown in this timing
output settles and becomes valid. To accommodate         diagram. Using this isolation of masked times, the CD1
this delay difference, the internal signals within the   and CD1B registers are guaranteed to contain
QSLAC device are isolated by 15.625 s before            accurate representations of the SLIC detector output.
allowing any change to the CD1 bit and CD1B bit
latches. This operation is further described by the E1

SLAC Products                                            27
                                     DQ              SLIC I/O Register                         C3 CD2 CD1
                                     EN/HOLD
                                                     MPI Command 20, 21
                                        *       -- -- CD1B C5 C4

    CD1
    CD2
    C3
    C4
    C5

I/O Direction   Output Latch                        DQ                  10
Register                                             EN/HOLD                      MUX
MPI Command 22
                                                        *

                                     LD Enable

                SLIC Output          GK Enable                           Ground Key Filter
                Data Register                                               (time set via
                MPI Command 20
                                                                        Commands 52, 53)

                         EE1 Bit     (Channel 1                                                               Debounce
                                       Shown)                                                                (time set via
                E1 Source                                                                                Commands 45, 46)
                (Internal)              {Same for
                                                             Channels
                              Delay                            2, 3, 4

MCLK/E1              See Figure 10
                        for details
                                                                                                Real Time
                E1P                                                                           Data Register
                                                                                          (Command 16, 17)

                                                                        CDB4 CDA4 CDB3 CDA3 CDB2 CDA2 CDB1 CDA1

                                                                        Interrupt Mask

         INT                         ATI (CMD 28, 29, Bit 3)                                   Register

                                                                        (Command 26, 27)

                                                MCDB4 MCDA4 MCDB3 MCDA3 MCDB2 MCDA2 MCDB1 MCDA1

Note:
* Transparent latches: When enable input is high, Q output follows D input. When enable input
goes low, Q output is latched at last state.

                Figure 9. SLIC I/O, E1 Multiplex and Real-Time Data Register Operation

28                                   Am79Q02/021/031 Data Sheet
          E1                                         Pulse Period 203.125 s
                                                    4.923 kHz (64 kHz/13) pulse rate
GK Enable                            31.25 s
LD Enable                   15.625 s 15.625 s

                                                            15.625 s

DET Output       Contains   CD1 Pin                         Contains   CD1 Pin  Contains
from SLIC        Valid LD                                   Valid GK            Valid LD
(CD1 Pin Input)              State                                      State
                  Status    Ignored                          Status    Ignored   Status
CD1 Pin
Input Data       Tracks              Hold Last State                            Tracks
                 DET State                                                      DET State
CD1
Register
Operation

CD1B             Hold Last State                              Tracks   Hold Last State
Register                                                    DET State
Operation

                 Figure 10. E1 Multiplex Internal Timing

Debounce Filters Operation                                  multiplexing is not enabled, or from the CD1B bit of
                                                            that register when E1 multiplexing is enabled. The
Each channel is equipped with two debounce filter           feature debounces ground-key signals before passing
circuits to buffer the logic status of the CD1 and CD2/     them to the Real Time Data Register, although signals
CD1B bits of the SLIC I/O Data Register (Commands           other than ground-key status can be routed to the CD2
20 and 21, 52/53h) before providing filtered bit's          pin and then through the registers.
outputs to the Real-Time Data Register (Commands
16 and 17, 4D/4Fh). One filter is used only for the CD1     The ground-key debounce filter operates as a duty-
bit. The other filter acts upon either the CD1B bit if E1   cycle detector and consists of an up/down counter
multiplexing is enabled, or on the CD2 bit if the           which can range in value between 0 and 6. This six-state
multiplexing is not enabled.                                counter is clocked by the GK timer at the sampling
                                                            period of 115 ms, as programmed by the value of the
The CD1 bit normally contains SLIC loop detect              four GK bits (GK3, GK2, GK1, GK0) of the Ground-Key
status. The CD1 debouncing time is programmable             Filter Data register (Commands 52 and 53, E8/E9h).
with the Debounce Time Register (Commands 45 and            This sampling period clocks the counter, which buffers
46, C8/C9h), and even though each channel has its           the CD2/CD1B bit's status before it is valid for
own filter, the programmed value is common to all four      presenting to the CDB bit of the Real Time Data
channels. This debounce filter is initially clocked at the  Register. When the sampled value of the ground-key (or
frame sync rate of 125 s, and any occurrence of            CD2) input is high, the counter is incremented by each
changing data at this sample rate resets a                  clock pulse. When the sampled value is low, the counter
programmable counter. This programmable counter is          is decremented. Once the counter increments to its
clocked at a 1 ms rate, and the programmed count            maximum value of 6, it sets a latch whose output is
value of 0 to 15 ms, as defined by the Debounce Time        routed to the corresponding CDB bit. If the counter
Register, must be reached before updating the CDA bit       decrements to its minimum value of 0, this latch is
of the Real Time Data register with the CD1 state.          cleared and the output bit is set to zero. All other times,
Refer to Figure 11a for this filter's operation.            the latch (and the CDB status) remains in its previous
                                                            state without change. It therefore takes at least six
The ground-key filter (Figure 11b) provides a buffering     consecutive GK clocks with the debounce input
of the signal, normally ground key detect, which            remaining at the same state to effect an output change.
appears in the CDB bit of the Real Time Data Register.      If the GK bit value is set to zero, the buffering is
Each channel has its own filter, and each filter's time     bypassed and the input status is passed directly to CDB.
can be individually programmed. The input to the filter
comes from either the CD2 bit of the SLIC I/O Data
Register (Command 20 and 21, 52/53h), when E1

                            SLAC Products                                                  29
        CD1                                                                                  D     Q  CDA
                DQ
                           DQ  DQ                                  Debounce Counter EN/HOLD
    FS
    (8 kHz)                                  DSH0DSH3                                          *

                                          Debounce Period

                                                                   (015 ms)          Q

                                          8                        CK         RST

    Notes:
     * Transparent latch: Output follows input when EN is high; output holds last state when EN is low
    Debounce Counter: Output goes high after counting to programmed (DSH) number of 1 ms clocks;

                                Counter is reset for CD1 input changes at 125 s sample period.
    DSH0DSH3 programmed value is common for all 4 channels, but debounce counter is separate per channel

                                        a. Loop Detect Debounce Filter

            CD2 or CD1B                                                       MUX
                                                                                GK=0

              GK0GK3                     UP/DN                                              CDB
           Ground-Key                             Q
    Sampling Interval                                                         GK=0

             (115 ms)

                                                                              GK

                    1 kHz      RST        Six-State
                                          Up/Down
                           Clock Divider  Counter
                           (115 ms
    Notes:                 clock output)

    Programmed value of GK0GK3 determines clock rate (115 ms) of six-state counter.

    If GK value = 0, counter is bypassed and no buffering occurs.

    Six-state up/down counter: Counts up when input is high; counts down when input is low.

                           Output goes and stays high when maximum count is reached;

                           output goes and stays low when counts down to zero.

                               b. Ground-Key Filter

            Figure 11. MPI Real-Time Data Register or GCI Upstream SC Channel Data

30                             Am79Q02/021/031 Data Sheet
Real-Time Data Register Operation                         Active State

To obtain time-critical data such as off/on-hook and      Each channel of the QSLAC device can operate in
ring trip information from the SLIC with a minimum of     either the Active (operational) or Inactive (standby)
processor time and effort, the QSLAC device contains      state. In the Active state, individual channels of the
an 8-bit Real Time Data register. This register contains  QSLAC device can transmit and receive PCM or linear
CDA and CDB bits from all four channels. The CDA bit      data and analog information. The Active state is
for each channel is a debounced version of the CD1        required when a telephone call is in progress. The
input. The CDA bit is normally used for switchhook.       activate command (MPI Command 5), puts the
The CDB bit for each channel normally contains the        selected channel(s) into this state (see channel enable
CD2 input bit; however, if the E1 multiplex operation is  register). Bringing a channel of the QSLAC device into
enabled, the CDB bit will contain the debounced value     the Active state is only possible through the MPI.
of the CD1B bit. CD1 and CD2 can be assigned to off-
hook, ring trip, ground key signals, or other signals.    Inactive State
Frame sync is needed for the debounce and the
ground key signals. If Frame sync is not provided, the    All channels of the QSLAC device are forced into the
real-time register will not work. The register is read    Inactive (standby) state by a power-up or hardware
using MPI Commands 16 and 17 (4D/4Fh), and may            reset. Individual channels can be programmed into
be read at any time regardless of the state of the        this state by the deactivate command (Command 1) or
Channel Enable Register. This allows off/on-hook, ring    by the software reset command (Command 2). Power
trip, or ground key information for all four channels to  is disconnected from all nonessential circuitry while
be obtained from the QSLAC device with one read           the MPI remains active to receive commands. The
operation versus one read per channel. If these data      analog output is tied to VREF through a resistor whose
bits are not used for supervision information, they can   value depends on the VMODE bit. All circuits that
be accessed on an individual channel basis in the         contain programmed information retain their data in
same way as C3C5; however, CD1 and CD1B will not         the Inactive state.
be debounced.
                                                          Low Power State
Interrupt
                                                          If the Low Power state is turned on by setting LPM = 1
In addition to the Real Time Data register, an interrupt  (Command 14), the internal clock speed substantially
signal has been implemented in the QSLAC device.          reduces when all four channels are deactivated. When
The interrupt signal is an active Low output signal       this happens, the CFAIL bit is set to 1, and if MCLK
which pulls Low whenever the unmasked CD bits             also is lost, the microprocessor interface requires a
change state (Low to High or High to Low); or             minimum of 75 ms off time between commands.
whenever the transmit PCM data changes on a
channel in which the Arm Transmit Interrupt (ATI) bit is  Chopper Clock
on. The interrupt control is shown in Figure 9. The
interrupt remains Low until the appropriate register is   On the Am79Q02JC there is a chopper clock output to
read. This output can be programmed as TTL or open        drive the switching regulator on some Legerity SLICs.
drain. When an interrupt is generated, all of the         The clock frequency is selectable as 256 or 292.57 kHz
unmasked bits in the Real Time Data register latch and    by the CHP bit (Command 12). The chopper output
remain latched until the interrupt is cleared. The        must be turned on with the ECH bit (Command 45).
interrupt is cleared by reading the register with
Command 17, by writing to the interrupt mask register     Reset States
(Command 26), or by a reset. If any of the inputs to the
unmasked bits in the Real Time Data register are          The QSLAC device can be reset by application of
different from the register bits when the interrupt is    power, by an active Low on the hardware Reset pin
cleared, a new interrupt is immediately generated with    (RST), by a hardware reset command, or by CS Low
the new data latched into the Real Time Data register.    for 16 or more rising edges of DCLK. This resets the
For this reason, the interrupt logic in the controller    QSLAC device to the following state:
should be level-sensitive rather than edge-sensitive.
                                                          1. A-law companding is selected.
Interrupt Mask Register
                                                          2. Default B, X, R, and Z filter values are selected and
The Real Time Data register data bits can be masked           the AISN is set to zero.
from causing an interrupt to the processor using the
interrupt mask register. The mask register can be         3. Default digital gain blocks (GX, GR) are selected.
written or read via the MPI Commands 26 and 27.               The analog gains, AX and AR, are set to 0 dB.

                                                          4. SLIC I/Os (CD1C5) are set to the Input state.

                                                          5. All of the test states in the Operating Conditions
                                                              register are turned off (0's).

                                                          6. All four channels are in the Inactive (standby) state.

SLAC Products                                             31
7. Transmit time slots and receive time slots are set to  16. The E1 Multiplex state is turned off and the polarity
    0, 1, 2, and 3 for channels 1, 2, 3, and 4,               is set for high going pulses.
    respectively. The clock slots are set to 0, with
    transmit on the negative edge.                        17. No signalling on the PCM highway.

8. DXA port is selected for all channels.                 SIGNAL PROCESSING

9. DRA port is selected for all channels.                 Overview of Digital Filters

10. The master clock frequency selected is 8.192 MHz      Several of the blocks in the signal processing section
    and is programmed to come from PCLK.                  are user programmable. These allow the user to
                                                          optimize the performance of the QSLAC device for the
11. All four channels are selected in the Channel         system. Figure 12 shows the QSLAC device signal
    Enable register.                                      processing and indicates the programmable blocks.

12. Any pending interrupts are cleared, all interrupts    The advantages of digital filters are:
    are masked, and the Interrupt Output state is set to
    open drain.                                            High reliability
                                                           No drift with time or temperature
13. The supervision debounce time is set to 8 ms.          Unit-to-unit repeatability
                                                           Superior transmission performance
14. The previously programmed B, Z, X, R, GX, and          Flexibility
    GR filters are unchanged.                              Maximum possible bandwidth for V.34 modems

15. The chopper clock frequency is set to 256 kHz but
    the chopper clock is turned off.

                                                                                                       Cutoff

                                         High Pass Filter (HPF)                                        Transmit

                                                                                                       Path

VIN             *   ADC Deci-            Deci-                     LPF              Com-               (CTP)
                               mator     mator                    & HPF            pressor
Full            AX                                        + GX X                               TSA           Digital
Digital                                                                                  TSA
Loop     AISN                                                **                      Loopback                  TX
back
(FDL)        *                        Z*                  B*                            (TLB)

VOUT          *                                                              Cutoff Receive
                                                                             Path (CRP)
           + AR
             VREF   DAC Inter-        +   Inter-          GR R LPF                   Ex-       TSA     Digital
                                                                                   pander                RX
                    polator               polator

                                                          *      L*ower Receive 0          1 kHz Tone
                                                                                              (TON)
                                                                  Gain (RG)

                    * programmable blocks

                                                                                                       21108-027

                                      Figure 12. QSLAC Device Block Diagram

32                                    Am79Q02/021/031 Data Sheet
Two-Wire Impedance Matching                                  Transmit Signal Processing

Two feedback paths on the QSLAC device synthesize            In the transmit path (A/D), the analog input signal (VIN)
the two-wire input impedance of the SLIC by providing        is A/D converted, filtered, companded (for A-law or
a programmable feedback path from VIN to VOUT. The           -law), and made available to the PCM highway in
Analog Impedance Scaling Network (AISN) is a                 A-law, -law, or linear form. If linear form is selected, the
programmable analog gain of 0.9375 to +0.9375 from          16-bit data will be transmitted in two consecutive time
VIN to VOUT . The Z filter is a programmable digital         slots starting at the programmed time slot. The signal
filter providing an additional path and programming          processor contains an ALU, RAM, ROM, and control
flexibility over the AISN in modifying the transfer          logic to implement the filter sections. The B, X, and GX
function from VIN to VOUT. Together, the AISN and the        blocks are user-programmable digital filter sections
Z-Filter enable the user to synthesize virtually all         with coefficients stored in the coefficient RAM, while
required SLIC input impedances.                              AX is an analog amplifier that can be programmed for
                                                             0 dB or 6.02 dB gain. The B, X, and GX filters can also
Frequency Response Correction and                            be operated from an alternate set of default
Equalization                                                 coefficients stored in ROM (Commands 24 and 25).

The QSLAC device contains programmable filters in            The decimator reduces the high input sampling rate to
the receive (R) and transmit (X) directions that may be      16 kHz for input to the B, GX, and X filters. The X filter
programmed for line equalization and to correct any          is a six-tap FIR section which is part of the frequency
attenuation distortion caused by the Z filter.               response correction network. The B filter operates on
                                                             samples from the receive signal path in order to
Transhybrid Balancing                                        provide transhybrid balancing in the loop. The high-
                                                             pass filter rejects low frequencies such as 50 Hz or
The QSLAC device's programmable B filter is used to          60 Hz, and may be disabled.
adjust transhybrid balance. The filter has a single pole
IIR section (BIIR) and an eight-tap FIR section (BFIR),      Transmit PCM Interface
both operating at 16 kHz.
                                                             The transmit PCM interface transmits a 16-bit linear
Gain Adjustment                                              code (when programmed) or an 8-bit compressed code
                                                             from the digital A-law/-law compressor. Transmit logic
The QSLAC device's transmit path has two                     controls the transmission of data onto the PCM
programmable gain blocks. Gain block AX is an analog         highway through output port selection and time/clock
gain of 0 dB or 6.02 dB (unity gain or gain of 2.0),         slot control circuitry. The linear data requires two
located immediately before the A/D converter. GX is a        consecutive time slots, while a single time slot is
digital gain block that is programmable from 0 dB to         required for A-law/-law data.
+12 dB, with a worst-case step size of 0.1 dB for gain
settings below +10 dB, and a worst-case step size of         In the PCM Signaling state (SMODE = 1), the transmit
0.3 dB for gain settings above +10 dB. The filters           time slot following the A-law or -law data is used for
provide a net gain in the range of 0 dB to 18 dB.            signaling information. The two time slots form a single
                                                             16-bit data block.
The QSLAC device receive path has two programmable
loss blocks. GR is a digital loss block that is              The frame sync (FS) pulse identifies time slot 0 of the
programmable from 0 dB to 12 dB, with a worst-case           transmit frame and all channels (time slots) are
step size of 0.1 dB. Loss block AR is an analog loss of      referenced to it. The logic contains user-
0 dB or 6.02 dB (unity gain or gain of 0.5), located         programmable Transmit Time Slot and Transmit Clock
immediately after the D/A converter. This provides a net     Slot registers.
loss in the range of 0 dB to 18 dB.
                                                             The Time Slot register is 7 bits wide and allows up to
An additional 6 dB attenuation is provided as part of        128 8-bit channels (using a PCLK of 8.192 MHz) in
GR, which can be inserted by setting the RG bit of           each frame. This feature allows any clock frequency
Command 70/71h. This allows writing of a single bit to       between 128 kHz and 8.192 MHz (2 to 128 channels)
introduce 6 dB of attenuation into the receive path without  in a system. The data is transmitted in bytes, with the
having to reprogram GR. This 6 dB loss is implemented        most significant bit first.
as part of GR and the total receive path attenuation must
remain in the specified 0 to 12 dB range. If the RG bit is  The Clock Slot register is 3 bits wide and may be
set, the programmed value of GR must not introduce           programmed to offset the time slot assignment by 0 to
more than an additional 6 dB attenuation.                    7 PCLK periods to eliminate any clock skew in the
                                                             system. An exception occurs when division of the
                                                             PCLK frequency by 64 kHz produces a nonzero
                                                             remainder, R, and when the transmit clock slot is
                                                             greater than R. In that case, the R-bit fractional time

SLAC Products                                                33
slot after the last full time slot in the frame will contain          The frame sync (FS) pulse identifies time slot 0 of the
random information and will have the TSC output                       receive frame, and all channels (time slots) are
turned on. For example, if the PCLK frequency is                      referenced to it. The logic contains user-
1.544 MHz (R = 1) and the transmit clock slot is greater              programmable Receive Time Slot and Receive Clock
than 1, the 1-bit fractional time slot after the last full            Slot registers. The Time Slot register is 7 bits wide and
time slot in the frame will contain random information,               allows up to 128 8-bit channels (using a PCLK of
and the TSC output will remain active during the                      8.192 MHz) in each frame. This feature allows
fractional time slot. In such cases, problems can be                  any clock frequency between 128 kHz and
avoided by not using the last time slot.                              8.192 MHz (2 to 128 channels) in a system.

The PCM data may be user programmed for output                        The Clock Slot register is 3 bits wide and can be
onto either the DXA or DXB port or both ports                         programmed to offset the time slot assignment by 0 to
simultaneously. Correspondingly, either TSCA or                       7 PCLK periods to eliminate any clock skews in the
TSCB or both are Low during transmission.                             system. An exception occurs when division of the
                                                                      PCLK frequency by 64 kHz produces a nonzero
The DXA/DXB and TSCA/TSCB outputs can be                              remainder (R), and when the receive clock slot is
programmed to change either on the negative or                        greater than R. In that case, the last full receive time
positive edge of PCLK.                                                slot in the frame is not usable. If the PCLK frequency
                                                                      is 1.544 MHz (R=1/8, or 1 clock slot within a time slot),
Tr a n s m i t d a t a c a n a l s o b e r e a d t h r o u g h t h e  the receive clock slot can be only 0 or 1 if the last time
microprocessor interface using Command 47.                            slot is to be used. The PCM data can be programmed
                                                                      for input from the DRA or DRB port.
Receive Signal Processing
                                                                      Analog Impedance Scaling Network (AISN)
In the receive path (D/A), the digital signal is expanded
(for A-law or -law), filtered, converted to analog, and              The AISN is in the QSLAC device to scale the value of
passed to the VOUT pin. The signal processor                          the external SLIC impedance. Scaling this external
contains an ALU, RAM, ROM, and Control logic to                       impedance with the AISN (along with the Z filter) allows
implement the filter sections. The Z, R, and GR blocks                matching of many different line conditions using a
are user-programmable filter sections with their                      single impedance value. Linecards can meet many
coefficients stored in the coefficient RAM, while AR is an            different specifications without any hardware changes.
analog amplifier which can be programmed for a 0 dB or
6.02 dB loss. The Z, R, and GR filters can also be                    The AISN is a programmable transfer function connected
operated from an alternate set of default coefficients                from VIN to VOUT for each QSLAC device channel. The
stored in ROM (Commands 24 and 25).                                   AISN transfer function alters the input impedance of the
                                                                      SLIC device to a new value (ZIN):
The low-pass filter band limits the signal. The R filter is
composed of a six-tap FIR section operating at a 16 kHz               ZIN = ZSL ( 1 G44 hAISN) / (1 G440 hAISN)
sampling rate and a one-tap IIR section operating at
8 kHz. It is part of the frequency response correction                where G440 is the SLIC echo gain into an open circuit,
network. The Analog Impedance Scaling Network                         G44 is the SLIC echo gain into a short circuit, and ZSL
(AISN) is a user-programmable gain block providing                    is the SLIC input impedance without the QSLAC device.
feedback from VIN to VOUT to emulate different SLIC
input impedances from a single external SLIC                          The gain can be varied from 0.9375 to +0.9375 in 31
impedance. The Z filter provides feedback from the                    steps of 0.0625. The AISN gain is determined by the
transmit signal path to the receive path and is used to               following equation:
modify the effective input impedance to the system.
The interpolator increases the sampling rate prior to                            4                  
D/A conversion.                                                                                      i
                                                                      hAISN                              16
Receive PCM Interface                                                 =  0.0625          AISNi    2      

The receive PCM interface logic controls the reception                           i = 0               
of data bytes from the PCM highway, transfers the data
to the A-law/-law expansion logic for compressed                     where AISNi = 0 or 1
signals, and then passes the data to the receive path of
the signal processor. If the data received from the PCM               There are two special cases to the formula for hAISN:
highway is programmed for linear code, the A-law/-law                1) a value of AISN = 00000 will specify a gain of 0 (or
expansion logic is bypassed and the data is presented                 cutoff), and 2) a value of AISN = 10000 is a special
to the receive path of the signal processor directly. The             case where the AISN circuitry is disabled and VOUT is
linear data requires two consecutive time slots, while                connected internally to VIN with a gain of 0 dB. This
the A-law or -law data requires a single time slot.                  allows a Full Digital Loopback state where an input
                                                                      digital PCM signal is completely processed through
                                                                      the receive section, looped back, processed through
                                                                      the transmit section, and output as digital PCM data.

34  Am79Q02/021/031 Data Sheet
During this test, the VIN input is ignored and the VOUT    only available in the -law companding mode of the
output is connected to VREF.                               device. Also, only the receive (digital-to-analog) path is
                                                           involved. There is no change of operation to the transmit
Speech Coding                                              path and PCM data coming out of the QSLAC device will
                                                           always contain complete PCM byte data for each time
The A/D and D/A conversion follows either the A-law        slot, regardless of robbed-bit signaling selection.
or the -law standard as defined in ITU-T
Recommendation G.711. A-law or -law operation is          In the absence of actual PCM data for the affected time
programmed using MPI Commands 24 and 25.                   slots, there is an uncertainty of the legitimate value of
Alternate bit inversion is performed as part of the A-law  this bit to accurately reconstruct the analog signal.
coding. The QSLAC device provides linear code as an        This bit can always be assumed to be a 1 or 0; hence,
option on both the transmit and receive sides of the       the reconstructed signal is correct half the time.
device. Linear code is selected using MPI Commands         However, the other half of the time, there is an
24 and 25. Two successive time slots are required for      unacceptable reconstruction error of a significance
linear code operation. The linear code is a 16-bit two's-  equal to the value weighting of the LSB. To reduce this
complement number which appears sign bit first on the      error and provide compatibility with the robbed bit
PCM highway. Linear code occupies two time slots.          signaling scheme, when in the robbed-bit signaling
                                                           mode, the QSLAC device ignores the LSB of each
Signaling on the PCM Highway                               received PCM byte and replace its value in the
                                                           expander with a value of half the LSB's weight. This
If the SMODE bit is set in the Configuration register,     then guarantees the reconstruction is in error by only
each data point occupies two consecutive time slots.       half this LSB weight. In the expander, the eight bits of
The first time slot contains A-law or -law data and the   the companded PCM byte are expanded into linear
second time slot will have the following information:      PCM data of several more bits within the internal signal
                                                           processing path of the device. Therefore, accuracy is
Bit 7:  Debounced CD1 bit (usually hookswitch)             not limited to the weight of the LSB, and a weight of
                                                           half this value is realizable.
Bit 6:  CD2 bit or CD1B bit
                                                           When this robbed-bit mode is selected, not every
Bits 53: Reserved                                         frame contains bits for signaling, and therefore not
                                                           every byte requires its LSB substituted with the half-
Bit 2:  CFAIL                                              LSB weight. This substitution only occurs for valid
                                                           PCM time slots within frames for which this robbed bit
Bits 10: Reserved                                         has been designated. To determine which time slots
                                                           are affected, the device monitors the frame sync (FS)
Bit 7 of the signaling byte will appear immediately after  pulse. The current frame is a robbed-bit frame and this
bit 0 of the data byte. A-law or -law Companded state     half-LSB value is used only when this criteria is met:
must be specified in order to put signaling information
on the PCM highway. The signaling time slot remains         The RBE bit is set, and
active, even when the channel is deactivated.               The device is in the -law companding mode, and
                                                            The current frame sync pulse (FS) is two PCLK
Robbed-Bit Signaling Compatibility
                                                               cycles long, and
The QSLAC device supports robbed bit signaling
compatibility. Robbed bit signaling allows periodic use     The previous frame sync pulse (FS) was not two
of the least significant bit (LSB) of the receive path
PCM data to be used to carry signaling information. In         PCLK cycles long.
this scheme, separate circuitry within the line card or
system intercepts this bit out of the PCM data stream      The frame sync pulse is sampled on the falling edge of
and uses this bit to control signaling functions within    PCLK. As shown in Figure 13, if the above criteria is
the system. The QSLAC device does not perform any          met, and if FS is high for two consecutive falling edges
processing of any of the robbed bits during this           of PCLK then low for the third falling edge, it is
operation; it simply allows for the robbed bit presence    considered a robbed-bit frame. Otherwise, it is a
by performing the LSB substitution.                        normal frame.

If the RBE bit is set, then the robbed-bit signaling
compatibility mode is enabled. Robbed-bit signaling is

                                    SLAC Products          35
        PCLK                                                  Notice that these default coefficient values are retained
                                                              in a read-only memory area within the QSLAC device,
        FS                                                    and those values cannot be read back using any data
                                                              commands. When the device is selected to use default
               Normal Frame (Not Robbed-Bit)                  coefficients, it obtains those values directly from the
                                                              read-only memory area, where the coefficient read
       PCLK                                                   operations access the programmable random access
                                                              data memory only. If an attempt is made to read back
        FS                                                    any filter values without those values first being written
                                                              with known programmed data, the values read back
                       Robbed-Bit Frame                       are totally random and do not represent the default or
                                                              any other values.
               Figure 13. Robbed-Bit Frame
                                                              COMMAND DESCRIPTION AND FORMATS
Default Filter Coefficients
                                                              Microprocessor Interface Description
The QSLAC device contains an internal set of default
coefficients for the programmable filters. These coeffi-      A microprocessor can program and control the QSLAC
cients were determined to allow reasonable system             device using the MPI. Data programmed previously
performance for initial power-up non-programmed situ-         can be read out for verification.
ations, such as may exist before a system processor
has opportunity to program any coefficients.                  Commands assign values to the following channel
The default filter coefficients are calculated assuming       parameters:
an Am7920 SLIC with 50  protection resistors, a
178 k transversal impedance (ZT), and a 90.5 k re-                            Transmit time slot
ceive impedance (ZRX). This SLIC has a transmit gain                          Receive time slot
of 0.5 (GTX) and a current gain of 500 (K1). The trans-                       Transmit clock slot
mit relative level is set to +0.28 dBr, and the receive rel-                  Receive clock slot
ative level is set to 4.39 dBr. The equalization filters (X                  Transmit gain
and R) are not optimized. The balance filter was de-                          Receive loss
signed to give acceptable balance into a variety of im-                       B-filter coefficients
pedances. The nominal input impedance was set to                              X-filter coefficients
815 . If the SLIC circuit differs significantly from this                     R-filter coefficients
design, the default filters cannot be used and must be                        Z-filter coefficients
replaced by programmed coefficients.                                          AISN coefficient
To obtain this above-system response, the default filter                      Read/Write SLIC Input/Output
coefficients are set to produce these values:                                 SLIC Input/Output Direction
GX gain = +6 dB, GR gain = 8.984 dB                                          Select A-law, -law, or linear code
AX gain = 0 dB, AR gain = 0 dB                                                Select Transmit PCM Port A or B or both
R filter: H(z) = 1, X filter: H(z) = 1                                        Select Receive PCM Port A or B
Z filter: H(z) = 0, B filter H(z) = 0                                         Programmed/Default B filter
AISN = cutoff                                                                 Programmed/Default Z filter
                                                                              Programmed/Default X filter
                                                                              Programmed/Default R filter
                                                                              Programmed/Default GX filter
                                                                              Programmed/Default GR filter
                                                                              Enable/disable AX amplifier
                                                                              Enable/disable AR amplifier
                                                                              Select test states
                                                                              Select Active or Inactive (standby) state

                                                              Commands are provided to read values from the
                                                              following channel monitors:

                                                                              SLIC status
                                                                              Transmit PCM data

36  Am79Q02/021/031 Data Sheet
Commands are provided to assign values to the              going High for at least a minimum off period before the
following global chip parameters:                          next byte is read or written. Only a single channel
                                                           should be enabled during read commands.
                Transmit PCM Clock Edge
                Interrupt Output Drive state               All commands that require additional input data to the
                Chopper Clock Frequency                    device must have the input data as the next N words
                Select Signaling on the PCM Highway        written into the device (for example, framed by the next
                Select Master Clock Frequency              N transitions of CS). Program all unused bits as 0 to
                Channel Enable register                    ensure compatibility with future parts. All commands
                Debounce Time for CD1                      that are followed by output data will cause the device
                Enable E1 Output                           to output data for the next N transitions of CS going
                E1 Polarity                                Low. The QSLAC device will not accept any
                                                           commands until all the data has been shifted out. The
Commands are provided to read values from the              output values of unused bits are not specified.
following global chip status monitors:
                                                           An MPI cycle is defined by transitions of CS and
                Real Time Data register                    DCLK. If the CS lines are held in the High state
                Power Interruption Bit                     between accesses, the DCLK may run continuously
                Clock Failure Bit                          with no change to the internal control data. Using this
                Interrupt Mask register                    method, the same DCLK may be run to a number of
                Revision Code Number                       QSLAC devices and the individual CS lines will select
The following description of the MPI (Microprocessor       the appropriate device to access. Between command
Interface) is valid for channel 14. If desired, multiple  sequences, DCLK can stay in the High state
channels may be programmed simultaneously with             indefinitely with no loss of internal control information
identical information by setting multiple Channel          regardless of any transitions on the CS lines. Between
Enable bits. Channel enables are contained in the          bytes of a multibyte read or write command sequence,
Channel Enable register and written or read using MPI      DCLK can also stay in the High state indefinitely. DCLK
Commands 14 and 15. If multiple Channel Enable bits        can stay in the Low state indefinitely with no loss of
are set for a read operation, only data from the first     internal control information, provided the CS lines
enabled channel will be read.                              remain at a High level.

The MPI physically consists of a serial data input/        If a low period of CS contains less than 8 positive
output (DIO), a data clock (DCLK), and a chip select       DCLK transitions, it will be ignored. If it contains 815
(CS). Individual Channel Enable bits EC1, EC2, EC3,        positive transitions, only the last 8 transitions matter. If
and EC4 are stored internally in the Channel Enable        it contains 16 or more positive transitions, it will cause
register of the QSLAC device. The serial input consists    a hardware reset in the part. If the chip is in the middle
of 8-bit commands which may be followed with               of a read sequence when CS goes Low, data will be
additional bytes of input data, or may be followed by      present at the DIO pin even if DCLK has no activity.
the QSLAC device sending out bytes of data. All data
input and output is MSB (D7) first and LSB (D0) last.
All data bytes are read or written one at a time, with CS

SLAC Products                                              37
SUMMARY OF MPI COMMANDS*

    Number     Hex                                            Description
          1      00       Deactivate (Standby Mode)
          2      02       Software Reset
          3      04       Hardware Reset
          4      06       No Operation
          5      0E       Activate (Operational Mode)
                          Write/Read Transmit Time Slot and PCM Highway Selection
        6,7    40/41      Write/Read Receive Time Slot and PCM Highway Selection
        8,9    42/43      Write/Read REC & TX Clock Slot and TX Edge
      10,11    44/45      Write/Read Configuration Register
      12,13    46/47      Write/Read Channel Enable & Operating Mode Register
      14,15   4A/4B       Read Real Time Data Register
        16                Read Real Time Data Register and Clear Interrupt
        17       4D       Write/Read AISN and Analog Gains
      18,19      4F       Write/Read SLIC Input/Output Register
      20,21    50/51      Write/Read SLIC Input/Output Direction and Status Bits
      22,23    52/53      Write/Read Operating Functions
      24,25    54,55      Write/Read Interrupt Mask Register
      26,27    60/61      Write/Read Operating Conditions
      28,29   6C/6D       Read Revision Code Number (RCN)
        30     70/71      Write/Read GX Filter Coefficients
      31,32      73       Write/Read GR Filter Coefficients
      33,34    80/81      Write/Read Z Filter Coefficients (FIR and IIR)
      35,36    82/83      Write/Read B1 Filter Coefficients (FIR)
      37, 38   84/85      Write/Read X Filter Coefficients
      39, 40   86/87      Write/Read R Filter Coefficients
      41, 42   88/89      Write/Read B2 Filter Coefficients (IIR)
      43, 44  8A/8B       Write/Read Debounce Time Register
      45, 46   96/97      Read Transmit PCM Data
        47    C8/C9       Write/Read Z Filter Coefficients (FIR only)
      48, 49    CD        Write/Read Z Filter Coefficients (IIR only)
      50, 51   98/99      Write/Read Ground Key Filter Sampling Interval
      52,53   9A/9B
              E8/E9h

Note:
*All codes not listed are reserved by Legerity and should not be used.

38            Am79Q02/021/031 Data Sheet
MPI COMMAND STRUCTURE

This section details each MPI command. Each command is shown along with the format of any additional data bytes
that follow. For details of the filter coefficients of the form Cxymxy, refer to the General Description of CSD Coefficients
section on page 56.

Unused bits are indicated by "RSVD"; 0's should be written to them, but 0's are not guaranteed when they are read.

*Default field values are marked by an asterisk. A hardware reset forces the default values.

1. Deactivate (Standby State)                                  MPI Command

         (00h)

                                 D7  D6         D5  D4  D3  D2  D1  D0

       Command                   0   0          0   0   0   0   0   0

       In the Deactivated mode:

2. Software Reset  All programmed information is retained.
                   The Microprocessor Interface (MPI) remains active.
         (02h)     The PCM inputs are disabled and the PCM outputs are high impedance unless
                   signaling on the PCM highway is programmed (SMODE = 1).
                   The analog output (VOUT) is disabled and biased at 2.1 V.
                   The channel status (CS) bit in the SLIC I/O Direction and Channel Status Register is
                   set to 0.

                                                                                           MPI Command

                                 D7  D6         D5  D4  D3  D2  D1  D0

       Command                   0   0          0   0   0   0   1   0

       The action of this command is identical to that of the RST pin except that it only operates on the
       channels selected by the Channel Enable Register and it does not change clock slots, time slots,
       PCM highways, or global chip parameters. See the note under the hardware reset command
       that follows.

3. Hardware Reset                                              MPI Command

(04h)

                                 D7  D6         D5  D4  D3  D2  D1  D0

       Command                   0   0          0   0   0   1   0   0

       Hardware reset is equivalent to pulling the RST on the device Low. This command does not
       depend on the state of the Channel Enable Register.

       Note: The action of a hardware reset is described in Reset States on page 31 of the section Operating
       the QSLAC Device.

                                 SLAC Products                      39
4. No Operation                                                            MPI Command

         (06h)

                                      D7    D6    D5        D4    D3    D2          D1        D0

                    Command             0   0     0         0     0     1           1         0

5. Activate Channel (Operational Mode)                                     MPI Command

         (0Eh)

                                      D7    D6    D5        D4    D3    D2          D1        D0

                    Command             0   0     0         0     1     1           1         0

              This command places the device in the Active mode and sets CSTAT = 1. No valid PCM data
              is transmitted until after the second FS pulse is received following the execution of the Activate
              command.

6, 7. Write/Read Transmit Time Slot and PCM Highway Selection              MPI Command

    (40/41h)

    R/W = 0: Write

    R/W = 1: Read

                    Command             D7   D6    D5        D4    D3    D2          D1    D0
                    I/O Data             0    1     0         0     0     0           0   R/W
                                      TPCM  TTS6  TTS5      TTS4  TTS3  TTS2        TTS1  TTS0

              Transmit PCM Highway

                           TPCM = 0*  Transmit on Highway A (see TAB in Commands 10, 11)
                           TPCM = 1   Transmit on Highway B (see TAB in Commands 10, 11)

              Transmit Time Slot

                           TTS = 0127 Time Slot Number (TTS0 is LSB, TTS6 is MSB)
              PCM Highway B is not available on the Am79Q021/031 QSLAC devices.

              * Power Up and Hardware Reset (RST) Value = 00h, 01h, 02h, 03h for Channels 1, 2, 3, and 4,
              respectively.

8, 9. Write/Read Receive Time Slot and PCM Highway Selection               MPI Command

    (42/43h)

    R/W = 0: Write

    R/W = 1: Read

                    Command             D7    D6    D5        D4    D3    D2          D1    D0
                    I/O Data             0     1     0         0     0     0           1  R/W
                                      RPCM  RTS6  RTS5      RTS4  RTS3  RTS2        RTS1  RTS0

              Receive PCM Highway

                           RPCM = 0*  Receive on Highway A
                           RPCM = 1   Receive on Highway B

              Receive Time Slot

                           RTS = 0127 Time Slot Number (RTS0 is LSB, RTS6 is MSB)
              PCM Highway B is not available on the Am79Q021 and the Am79Q031 QSLAC devices.

              * Power Up and Hardware Reset (RST) Value = 00h, 01h, 02h, 03h for Channels 1, 2, 3, and 4,
              respectively.

40                            Am79Q02/021/031 Data Sheet
10, 11. Write/Read Transmit Clock Slot, Receive Clock Slot, and Transmit Clock Edge
                                                                                                          MPI Command

         (44/45h)
         R/W = 0: Write

         R/W = 1: Read

                             D7                 D6  D5  D4     D3     D2     D1     D0
                              0
                Command     TAB                 1   0   0      0      1      0      R/W
                I/O Data
                                                XE RCS2 RCS1 RCS0 TCS2 TCS1 TCS0

Transmit on A and B

             TAB = 0*       Transmit data on highway selected by TPCM (See Commands 6,7
                            on page 40).
             TAB = 1        Transmit data on both highways A and B
Transmit Edge
                            Transmit changes on negative edge of PCLK
             XE = 0*        Transmit changes on positive edge of PCLK
             XE = 1
Receive Clock Slot

                RCS = 0*7  Receive Clock Slot number

Transmit Clock Slot

                TCS = 0*7  Transmit Clock Slot number

The XE bit and the clock slots apply to all four channels; however, they cannot be written or read
unless at least one channel is selected in the Channel Enable Register.

* Power Up and Hardware Reset (RST) Value = 00h.

12, 13. Write/Read Configuration Register                                MPI Command

(46/47h)
R/W = 0: Write

R/W = 1: Read

                Command      D7             D6     D5      D4     D3     D2     D1     D0
                I/O Data      0              1      0       0     0      1      1    R/W
                            INTM           CHP  SMODE   CMODE  CSEL3  CSEL2  CSEL1  CSEL0

Interrupt Mode

             INTM = 0       TTL-compatible output
             INTM = 1*      Open drain output

Chopper Clock Control

                CHP = 0*    Chopper Clock is 256 kHz (2048/8 kHz)
                CHP = 1     Chopper Clock is 292.57 kHz (2048/7 kHz)

PCM Signaling Mode

             SMODE = 0*     No signaling on PCM highway
             SMODE = 1      Signaling on PCM highway

Clock Source Mode

                CMODE = 0   MCLK used as master clock; no E1 multiplexing allowed
                CMODE = 1*  PCLK used as master clock; E1 multiplexing allowed if enabled in
                            commands 49, 50.

The master clock frequency can be selected by CSEL. The master clock frequency selection
affects all channels.

                            SLAC Products                                           41
    Master Clock Frequency

    CSEL = 0000              1.536 MHz
    CSEL = 0001              1.544 MHz
    CSEL = 0010              2.048 MHz
    CSEL = 0011              Reserved
    CSEL = 01xx              Two times frequency specified above (2 x 1.536 MHz,
                             2 x 1.544 MHz, or 2 x 2.048 MHz)
    CSEL = 10xx              Four times frequency specified above (4 x 1.536 MHz,
                             4 x 1.544 MHz, or 4 x 2.048 MHz)
    CSEL = 11xx              Reserved
    CSEL = 1010*             8.192 MHz is the default

    These commands do not depend on the state of the Channel Enable Register.

                           * Power Up and Hardware Reset (RST) Value = 9Ah.       MPI Command

14, 15. Write/Read Channel Enable and Operating Mode Register

         (4A/4B)
         R/W = 0: Write
         R/W = 1: Read

    Command                    D7   D6     D5           D4                    D3   D2   D1   D0
    I/O Data                    0    1      0            0                     1    0    1  R/W
                             RSVD  RBE  VMODE          LPM                   EC4  EC3  EC2  EC1

    RSVD Reserved for future use. Always write as 0, but 0 is not guaranteed when read.

    Robbed-bit Mode

                 RBE = 0*    Robbed-bit Signaling mode is disabled.
                 RBE = 1     Robbed-bit Signaling mode is enabled on PCM receiver if -law is
                             selected.
    VOUT Mode

                 VMODE = 0*  VOUT = VREF through a resistor when channel is deactivated
                 VMODE = 1   VOUT high impedance when channel is deactivated.
    Low Power Mode
                             Low Power mode off
                 LPM = 0*    Low Power mode on while all channels are inactive
                 LPM = 1
    Channel Enable 4         Disabled, Channel 4 cannot receive commands
                             Enabled, Channel 4 can receive commands
                 EC4 = 0
                 EC4 = 1*    Disabled, Channel 3 cannot receive commands
    Channel Enable 3         Enabled, Channel 3 can receive commands

                 EC3 = 0
                 EC3 = 1*
    Channel Enable 2

    EC2 = 0                  Disabled, Channel 2 cannot receive commands
    EC2 = 1*                 Enabled, Channel 2 can receive commands

    Channel Enable 1

    EC1 = 0                  Disabled, Channel 1 cannot receive commands
    EC1 = 1*                 Enabled, Channel 1 can receive commands

    * Power Up and Hardware Reset (RST) Value = 0Fh.

42                         Am79Q02/021/031 Data Sheet
16, 17. Read Real-Time Data Register                                                      MPI Command

         (4D/4Fh)
         C = 0: Do not clear interrupt

C = 1: Clear interrupt
This register writes/reads real-time data with or without clearing the interrupt.

                Command                   D7    D6         D5    D4    D3                D2    D1    D0
                Output Data                0     1          0     0     1                 1    C      1
                                        CDB4  CDA4       CDB3  CDA3  CDB2              CDA2  CDB1  CDA1

          Real Time Data

                CDA1                    Debounced data bit 1 on Channel 1
                CDB1                    Data bit 2 or multiplexed data bit 1 on Channel 1
                CDA2                    Debounced data bit 1 on Channel 2
                CDB2                    Data bit 2 or multiplexed data bit 1 on Channel 2
                CDA3                    Debounced data bit 1 on Channel 3
                CDB3                    Data bit 2 or multiplexed data bit 1 on Channel 3
                CDA4                    Debounced data bit 1 on Channel 4
                CDB4                    Data bit 2 or multiplexed data bit 1 on Channel 4

          This command does not depend on the state of the Channel Enable Register.

18, 19. Write/Read AISN and Analog Gains                                                  MPI Command

(50/51h)

R/W = 0: Write

R/W = 1: Read

                                        D7    D6         D5    D4                  D3  D2    D1    D0

                Command                 0             1  0     1                   0   0     0     R/W
                I/O Data
                                        RSVD AX          AR AISN4 AISN3 AISN2 AISN1 AISN0

          RSVD Reserved for future use. Always write as 0, but 0 is not guaranteed when read.

          Transmit Analog Gain

                       AX = 0*          0 dB gain
                       AX = 1           6.02 dB gain

          Receive Analog Loss

                       AR = 0*          0 dB loss
                       AR = 1           6.02 dB loss

          AISN coefficient

                       AISN = 0* 31 See below (Default value = 0)
                       The Impedance Scaling Network (AISN) gain can be varied from 0.9375 to 0.9375
                       in multiples of 0.0625. The gain coefficient is decoded using the following equation:
                       hAISN = 0.0625[(16 AISN4 + 8 AISN3 + 4 AISN2 + 2 AISN1 + AISN0) 16]
                       where hAISN is the gain of the AISN. A value of AISN = 10000 turns on the Full Digital
                       Loopback mode and a value of AISN = 0000* indicates a gain of 0 (cutoff).

          * Power Up and Hardware Reset (RST) Value = 00h.

                                        SLAC Products                                              43
20, 21. Write/Read SLIC Input/Output Register                                         MPI Command

         (52/53h)
         R/W = 0: Write

    R/W = 1: Read

                                          D7             D6  D5     D4         D3  D2         D1    D0

                   Command                0              1   0      1          0   0          1     R/W
                   I/O Data
                                          RSVD RSVD CD1B C5               C4       C3 CD2 CD1

              RSVD Reserved for future use. Always write as 0, but 0 is not guaranteed when read.

              Pins CD1, CD2, and C3 through C5 are set to 1 or 0. The data appears latched on the CD1,
              CD2, and C3 through C5 SLIC I/O pins, provided they were set in the Output mode (see
              Command 22). The data sent to any of the pins set to the Input mode is latched, but does not
              appear at the pins. The CD1B bit is only valid if the E1 Multiplex mode is enabled (EE1 = 1).

              * Power Up and Hardware Reset (RST) Value = 00h

22, 23. Write/Read SLIC Input/Output Direction, Read Status Bits                      MPI Command

    (54/55h)

                   Command                  D7     D6          D5    D4    D3       D2         D1    D0
                   Input Data                0      1           0     1     0        1          0   R/W
                                          RSVD  CSTAT        CFAIL  IOD5  IOD4     IOD3       IOD2  IOD1

              RSVD Reserved for future use. Always write as 0, but 0 is not guaranteed when read.

              Channel Status (Read status only, write as 0)

                   CSTAT = 0              Channel is inactive (Standby mode).
                   CSTAT = 1              Channel is active.

              Clock Fail (Read status only, write as 0)

                   CFAIL* = 0             The internal clock is synchronized to frame synch.

                   CFAIL = 1              The internal clock is not synchronized to frame synch.

                   * The CFAIL bit is independent of the Channel Enable Register.

              I/O Direction (Read/Write)

                   IOD5 = 0*              C5 is an input
                   IOD5 = 1               C5 is an output
                   IOD4 = 0*              C4 is an input
                   IOD4 = 1               C4 is an output
                   IOD3 = 0*              C3 is an input
                   IOD3 = 1               C3 is an output
                   IOD2 = 0*              CD2 is an input
                   IOD2 = 1               CD2 is an output
                   IOD1 = 0*              CD1 is an input
                   IOD1 = 1               CD1 is an output

              Pins CD1, CD2, and C3 through C5 are set to Input or Output modes individually. Pins C3C5
              are not available on the Am79Q031 QSLAC device, and C5 is available only on the Am79Q021
              QSLAC device.

              * Power Up and Hardware Reset (RST) Value = 00h

44                             Am79Q02/021/031 Data Sheet
24, 25. Write/Read Operating Functions                          MPI Command

         (60/61h)
         R/W = 0: Write
         R/W = 1: Read

                                        D7   D6  D5  D4  D3  D2  D1  D0

Command                                 0    1   1   0   0   0   0   R/W
I/O Data
                                        C/L  A/ EGR EGX EX  ER  EZ  EB

Linear Code

             C/L = 0*  Compressed coding
             C/L = 1   Linear coding

A-law or -law

             A/ = 0*  A-law coding
             A/ = 1   -law coding

GR Filter

             EGR = 0*  Default GR filter enabled
             EGR = 1   Programmed GR filter enabled

GX Filter

          EGX = 0*     Default GX filter enabled
          EGX = 1      Programmed GX filter enabled

X Filter

          EX = 0*      Default X filter enabled
          EX = 1       Programmed X filter enabled

R Filter

          ER = 0*      Default R filter enabled
          ER = 1       Programmed R filter enabled

Z Filter

          EZ = 0*      Default Z filter enabled
          EZ = 1       Programmed Z filter enabled

B Filter

          EB = 0*      Default B filter enabled
          EB = 1       Programmed B filter enabled

* Power Up and Hardware Reset (RST) Value = 00h.

                       SLAC Products                                 45
26, 27. Write/Read Interrupt Mask Register                                                MPI Command

         (6C/6Dh)
         R/W = 0: Write
         R/W = 1: Read

                    Command        D7     D6        D5         D4         D3          D2     D1     D0
                    I/O Data        0      1         1          0          1           1      0    R/W
                                MCDB4  MCDA4     MCDB3      MCDA3      MCDB2       MCDA2  MCDB1  MCDA1

              Mask CD Interrupt

                    MCDxy = 0              CDxy bit is NOT MASKED

                    MCDxy = 1*             CDxy bit is MASKED

                    x                      Bit number (A or B)

                    y                      Channel number (1 through 4)

                    Masked: A change does not cause the Interrupt Pin to go Low.

              This command does not depend on the state of the Channel Enable Register.
              * Power Up and Hardware Reset (RST) Value = FFh.

28, 29. Write/Read Operating Conditions                                                   MPI Command

    (70/71h)

    R/W = 0: Write

    R/W = 1: Read

                                       D7     D6        D5         D4         D3   D2     D1     D0

                    Command            0      1         1           1         0    0      0      R/W
                    I/O Data
                                       CTP  CRP HPF                RG         ATI  ILB    FDL TON

              Cutoff Transmit Path

                    CTP = 0*               Transmit path connected
                    CTP = 1                Transmit path cut off

              Cutoff Receive Path

                    CRP = 0*               Receive path connected
                    CRP = 1                Receive path cutoff (see note)

              High Pass Filter

                    HPF = 0*               Transmit Highpass filter enabled
                    HPF = 1                Transmit Highpass filter disabled

              Lower Receive Gain

                    RG = 0*                6 dB loss not inserted
                    RG = 1                 6 dB loss inserted

              Arm Transmit Interrupt

                    ATI = 0*               Transmit Interrupt not Armed
                    ATI = 1                Transmit Interrupt Armed

              Interface Loopback

                    ILB = 0*               TSA loopback disabled
                    ILB = 1                TSA loopback enabled

              Full Digital Loopback

                    FDL = 0*               Full digital loopback disabled
                    FDL = 1                Full digital loopback enabled

              1 kHz Receive Tone

                    TON = 0*               1 kHz receive tone off
                    TON = 1                1 kHz receive tone on

              * Power Up and Hardware Reset (RST) Value = 00h.
              The B Filter is disabled during receive cutoff.

46                                  Am79Q02/021/031 Data Sheet
30. Read Revision Code Number (RCN)                                            MPI Command

         (73h)

                Command            D7        D6    D5            D4    D3    D2    D1                 D0
                I/O Data            0         1     1             1     0     0     1                  1
                                 RCN7      RCN6  RCN5          RCN4  RCN3  RCN2  RCN1               RCN0

          This command returns an 8-bit number (RCN) describing the revision number of the QSLAC
          device. This command does not depend on the state of the Channel Enable Register.

31, 32. Write/Read GX Filter Coefficients                                      MPI Command

(80/81h)
R/W = 0: Write

R/W = 1: Read

                                 D7        D6    D5            D4    D3    D2         D1            D0

                Command          1         0                0  0     0     0           0            R/W
                I/O Data Byte 1
                I/O Data Byte 2  C40             m40                 C30         m30

                                 C20             m20                 C10         m10

          The coefficient for the GX filter is defined as:
                       HGX = 1 + (C10 2m10{1 + C20 2m20[1 + C30 2m30(1 + C40 2m40)]} )

          Power Up and Hardware Reset (RST) Values = A9F0 (Hex) (HGX = 1.995 (6 dB)).

          Note: The default value is contained in a ROM register separate from the programmable coefficient RAM.
          There is a filter enable bit in Operating Functions Register to switch between the default and programmed
          values.

33, 34. Write/Read GR Filter Coefficients                                      MPI Command

(82/83h)

R/W = 0: Write

R/W = 1: Read

                                 D7        D6    D5            D4    D3    D2         D1            D0

                Command:         1         0                0  0     0     0           1            R/W
                I/O Data Byte 1
                I/O Data Byte 2  C40             m40                 C30         m30

                                 C20             m20                 C10         m10

          The coefficient for the GR filter is defined as:

                HGR = C10 2m10{1 + C20 2m20[1 + C30 2m30(1 + C40 2m40)]}

          Power Up and Hardware Reset (RST) Values = 23A1 (Hex) (HGR = 0.35547 (8.984 dB)).
          See note under Commands 31 and 32.

                                     SLAC Products                                                  47
35, 36. Write/Read Z Filter Coefficients (FIR and IIR)                                                           MPI Command

         (84/85h)
         R/W = 0: Write

    R/W = 1: Read
    This command writes and reads both the FIR and IIR filter sections simultaneously.

                          D7   D6                       D5    D4  D3                    D2                       D1   D0

    Command               1    0                        0     0   0                     1                        0    R/W
    I/O Data Byte 1
    I/O Data Byte 2       C40                           m40       C30                                            m30
    I/O Data Byte 3
    I/O Data Byte 4       C20                           m20       C10                                            m10
    I/O Data Byte 5
    I/O Data Byte 6       C41                           m41       C31                                            m31
    I/O Data Byte 7
    I/O Data Byte 8       C21                           m21       C11                                            m11
    I/O Data Byte 9
    I/O Data Byte 10      C42                           m42       C32                                            m32
    I/O Data Byte 11
    I/O Data Byte 12      C22                           m22       C12                                            m12
    I/O Data Byte 13
    I/O Data Byte 14      C43                           m43       C33                                            m33
    I/O Data Byte 15
                          C23                           m23       C13                                            m13

                          C44                           m44       C34                                            m34

                          C24                           m24       C14                                            m14

                          C45                           m45       C35                                            m35

                          C25                           m25       C15                                            m15

                          C26                           m26       C16                                            m16

                          C47                           m47       C37                                            m37

                          C27                           m27       C17                                            m17

    The Z-transform equation for the Z filter is defined as:

    Hz(z) = z0 + z1 z1 + z2 z2 + z3 z3 + z4 z4 + z---5--------z---6--------z---7--------z-----1
                                                                         1 z7 z1

    Sample rate = 32 kHz

    For i = 0 to 5 and 7

    zi = C1i 2m1i{1 + C2i 2m2i[1 + C3i 2m3i(1 + C4i 2m4i)]}

    z6 = C16 2m16{1 + C26 2m26}

    Power Up and Hardware Reset (RST) Values = 0190 0190 0190 0190 0190 0190 01 0190 (Hex)
                 (Hz(z) = 0)

    See note under Commands 31 and 32.

    Note: Z6 is used for IIR filter scaling only. Its value is typically greater than zero but less than or equal to
    one. The input to the IIR filter section is first increased by a gain of 1/Z6, improving dynamic range and
    avoiding truncation limitations through processing within this filter. The IIR filter output is then multiplied

    by Z6 to normalize the overall gain. Z5 is the actual IIR filter gain value defined by the programmed
    coefficients, but it also includes the initial 1/Z6 gain. The theoretical effective IIR gain, without the Z6 gain
    and normalization, is actually Z5/Z6.

48                        Am79Q02/021/031 Data Sheet
37, 38. Write/Read B1 Filter Coefficients                                                              MPI Command

         (86/87h)
         R/W = 0: Write

R/W = 1: Read

                                           D7    D6   D5                                  D4  D3    D2  D1    D0

               Command                     1     0    0                                   0   0     1   1     R/W
               I/O Input Data Byte 1
               I/O Input Data Byte 2       C32        m32                                     C22       m22
               I/O Input Data Byte 3
               I/O Input Data Byte 4       C12        m12                                     C33       m33
               I/O Input Data Byte 5
               I/O Input Data Byte 6       C23        m23                                     C13       m13
               I/O Input Data Byte 7
               I/O Input Data Byte 8       C34        m34                                     C24       m24
               I/O Input Data Byte 9
               I/O Input Data Byte 10      C14        m14                                     C35       m35
               I/O Input Data Byte 11
               I/O Input Data Byte 12      C25        m25                                     C15       m15
               I/O Input Data Byte 13
               I/O Input Data Byte 14      C36        m36                                     C26       m26

                                           C16        m16                                     C37       m37

                                           C27        m27                                     C17       m17

                                           C38        m38                                     C28       m28

                                           C18        m18                                     C39       m39

                                           C29        m29                                     C19       m19

                                           C310       m310                                    C210      m210

                                           C110       m110                                    RSVD      RSVD

The Z-transform equation for the B filter is defined as:

               HB(z) = B2 z2 + ... + B9 z9 + ----B----1--0--------z-----1--0----
                                                          1 B11 z1

Sample rate = 16 kHz

The coefficients for the FIR B section and the gain of the IIR B section are defined as:

For i = 2 to 10,

               Bi = C1i 2mli[1 + C2i 2m2i(1 + C3i 2m3i)]

The feedback coefficient of the IIR B section is defined as:

               B11 = C111 2m111{1 + C211 2m211[1 + C311 2m311(1 + C411 2m411)]}

Refer to Commands 43, 44 for programming of the B11 coefficients.
Power Up and Hardware Reset (RST) Values = 36 AB B8 22 93 AB 2B 6C 46 2C 63 B6 9F 60 (Hex)

( HB(z ) = 0.254 z2 0.891 z3 0.656 z4 0.090 z5 + 0.013 z6 + 0.017 z7
                 + 0.014 z8 + 0.013 z9 + -------0---.-0---1---6---------z-----1--0------- )
                                                     1 0.97656 z1

See note under Commands 31 and 32.
RSVD Reserved for future use. Always write as 0, but 0 is not guaranteed when read.

                                       SLAC Products                                                          49
39, 40. Write/Read X Filter Coefficients                                                MPI Command

         (88/89h)
         R/W = 0: Write

    R/W = 1: Read

                                           D7   D6  D5        D4          D3   D2       D1   D0

                   Command                 1    0   0                  0  1    0        0    R/W
                   I/O Input Data Byte 1
                   I/O Input Data Byte 2   C40      m40                   C30           m30
                   I/O Input Data Byte 3
                   I/O Input Data Byte 4   C20      m20                   C10           m10
                   I/O Input Data Byte 5
                   I/O Input Data Byte 6   C41      m41                   C31           m31
                   I/O Input Data Byte 7
                   I/O Input Data Byte 8   C21      m21                   C11           m11
                   I/O Input Data Byte 9
                   I/O Input Data Byte 10  C42      m42                   C32           m32
                   I/O Input Data Byte 11
                   I/O Input Data Byte 12  C22      m22                   C12           m12

                                           C43      m43                   C33           m33

                                           C23      m23                   C13           m13

                                           C44      m44                   C34           m34

                                           C24      m24                   C14           m14

                                           C45      m45                   C35           m35

                                           C25      m25                   C15           m15

    The Z-transform equation for the X filter is defined as:

                   Hx(z) = x0 + x1z1 + x2z2 + x3z3 + x4z4 + x5z5

    Sample rate = 16 kHz
    For i = 0 to 5, the coefficients for the X filter are defined as:

                   Xi = C1i 2m1i{1 + C2i 2m2i[1 + C3i 2m3i(1 + C4i 2m4i)]}

    Power Up and Hardware Reset (RST) Values = 0111 0190 0190 0190 0190 0190 (Hex)
                 (Hx(z) = 1)

    See note under Commands 31 and 32.

50                 Am79Q02/021/031 Data Sheet
41, 42. Write/Read R Filter Coefficients                                               MPI Command

         (8A/8Bh)
         R/W = 0: Write

R/W = 1: Read

                                                             D7   D6  D5   D4  D3   D2  D1   D0

               Command                                       1    0   0    0   1    0   1    R/W
               I/O Input Data Byte 1
               I/O Input Data Byte 2                         C46      m46      C36      m36
               I/O Input Data Byte 3
               I/O Input Data Byte 4                         C26      m26      C16      m16
               I/O Input Data Byte 5
               I/O Input Data Byte 6                         C40      m40      C30      m30
               I/O Input Data Byte 7
               I/O Input Data Byte 8                         C20      m20      C10      m10
               I/O Input Data Byte 9
               I/O Input Data Byte 10                        C41      m41      C31      m31
               I/O Input Data Byte 11
               I/O Input Data Byte 12                        C21      m21      C11      m11
               I/O Input Data Byte 13
               I/O Input Data Byte 14                        C42      m42      C32      m32

                                                             C22      m22      C12      m12

                                                             C43      m43      C33      m33

                                                             C23      m23      C13      m13

                                                             C44      m44      C34      m34

                                                             C24      m24      C14      m14

                                                             C45      m45      C35      m35

                                                             C25      m25      C15      m15

               HR = HIIR HFIR

The Z-transform equation for the IIR filter is defined as:

               HIIR = ---------1---------z-----1---------
                         1 (R6 z1)

Sample rate = 8 kHz
The coefficient for the IIR filter is defined as:

               R6 = C16 2ml6{1 + C26 2m26[1 + C36 2m36(1 + C46 2m46)]}

The Z-transform equation for the FIR filter is defined as:

               HFIR(z) = R0 + R1z1 + R2z2 + R3z3 + R4z4 + R5z5

Sample rate = 16 kHz
For i = 0 to 5, the coefficients for the R2 filter are defined as:

               Ri = C1i 2m1i{1 + C2i 2m2i[1 + C3i 2m3i(1 + C4i 2m4i)]}

Power Up and Hardware Reset (RST) Values = 2E01 0111 0190 0190 0190 0190 0190 (Hex)
             (HFIR (z) = 1, R6 = 0.9902)

See note under Commands 31 and 32.

                                       SLAC Products                                         51
43, 44. Write/Read B2 Filter Coefficients (IIR)                                  MPI Command

         (96/97h)
         R/W = 0: Write

    R/W = 1: Read

                                       D7         D6  D5           D4     D3  D2                 D1   D0

                    Command            1          0   0            1      0   1                  1    R/W
                    I/O Data Byte 1
                    I/O Data Byte 2    C411           m411             C311          m311

                                       C211           m211             C111          m111

              This function is described in Write/Read B1 Filter Coefficients (FIR) on page 49.

              Power Up and Hardware Reset (RST) Values = AC01 (Hex) (B11 = 0.97656)

              See note under Commands 31 and 32.

45, 46. Write/Read Debounce Time Register**                                      MPI Command

    (C8/C9h)

    R/W = 0: Write

    R/W = 1: Read

                                       D7         D6  D5           D4     D3  D2                 D1   D0

                    Command            1          1   0            0      1   0                  0    R/W
                    I/O Data
                                       EE1 E1P DSH3 DSH2 DSH1 DSH0 RSVD ECH

              Enable E1

                           EE1 = 0*    E1 multiplexing turned off
                           EE1 = 1     E1 multiplexing turned on

              E1 Polarity

                    E1P = 0*           E1 is a high-going pulse

                    E1P = 1            E1 is a low-going pulse

                    There is no E1 output unless CMODE = 1.

              Debounce for Switchhook

                    DSH = 015         Debounce period in ms

                    DSH contains the debouncing time (in ms) of the CD1 data (usually switchhook)

                    entering the Real Time Data register described earlier. The input data must remain

                    stable for the debouncing time in order to change the appropriate real time bit.

              RSVD  Reserved for future use. Always write as 0, but 0 is not guaranteed when read.

              Enable Chopper

                    ECH = 0*           Chopper output (CHCLK) turned off
                    ECH = 1            Chopper output (CHCLK) turned on

              * Power Up and Hardware Reset (RST) Value = 20h.

              ** This command applies to all channels and does not depend on the state of the Channel
              Enable Register.

52                                   Am79Q02/021/031 Data Sheet
47. Read Transmit PCM Data                                                                                                          MPI Command

         (CDh)

          Command                    D7     D6     D5      D4          D3     D2                                                       D1     D0
          Output Data Byte 1          1      1      0       0           1      1                                                        0      1
          Output Data Byte 2      XDAT7  XDAT6  XDAT5   XDAT4       XDAT3  XDAT2                                                    XDAT1  XDAT0
                                  RSVD   RSVD   RSVD    RSVD        RSVD   RSVD                                                     RSVD   RSVD

          RSVD Reserved for future use. Always write as 0, but 0 is not guaranteed when read.

          Upper Transmit Data

                XDAT contains A-law or -law transmit data in Companded mode.
                XDAT contains upper data byte in Linear mode with sign in XDAT7.

48, 49. Write/Read FIR Z Filter Coefficients (FIR only)                                                                             MPI Command

(98/99h)

R/W = 0: Write

R/W = 1: Read

This command writes and reads only the FIR filter section without affecting the IIR.

                                         D7     D6       D5         D4     D3         D2                                            D1     D0

                Command                  1      0        0          1      1          0                                             0      R/W
                I/O Data Byte 1
                I/O Data Byte 2          C40             m40               C30                                                      m30
                I/O Data Byte 3
                I/O Data Byte 4          C20             m20               C10                                                      m10
                I/O Data Byte 5
                I/O Data Byte 6          C41             m41               C31                                                      m31
                I/O Data Byte 7
                I/O Data Byte 8          C21             m21               C11                                                      m11
                I/O Data Byte 9
                I/O Data Byte 10         C42             m42               C32                                                      m32

                                         C22             m22               C12                                                      m12

                                         C43             m43               C33                                                      m33

                                         C23             m23               C13                                                      m13

                                         C44             m44               C34                                                      m34

                                         C24             m24               C14                                                      m14

          The Z-transform equation for the Z filter is defined as:

                       Hz(z) = z0 + z1 z1 + z2 z2 + z3 z3 + z4 z4 + z---5--------z---6--------z---7--------z-----1
                                                                                             1 z7 z1

          Sample rate = 32 kHz

          For i = 0 to 5 and 7

                zi = C1i 2m1i{1 + C2i 2m2i[1 + C3i 2m3i(1 + C4i 2m4i)]}

                       z6 = C16 2m16{1 + C26 2m26}

          Power Up and Hardware Reset (RST) Values = 0190 0190 0190 0190 0190 0190 01 0190 (Hex)

                       (Hz(z) = 0)

          See note under Commands 31 and 32.

          Note: Z6 is used for IIR filter scaling only. Its value is typically greater than zero but less than or equal to
          one. The input to the IIR filter section is first increased by a gain of 1/Z6, improving dynamic range and
          avoiding truncation limitations through processing within this filter. The IIR filter output is then multiplied
          by Z6 to normalize the overall gain. Z5 is the actual IIR filter gain value defined by the programmed
          coefficients, but it also includes the initial 1/Z6 gain. The theoretical effective IIR gain, without the Z6 gain
          and normalization, is actually Z5/Z6.

                                         SLAC Products                                                                                     53
50, 51. Write/Read IIR Z Filter Coefficients (IIR only)                                                                       MPI Command

         (9A/9Bh)
         R/W = 0: Write

    R/W = 1: Read
    This command writes/reads the IIR filter section only, without affecting the FIR.

                      D7   D6                            D5   D4  D3                      D2                                  D1   D0

    Command           1    0                             0    1                        1  0                                   1    R/W
    I/O Data Byte 11
    I/O Data Byte 12  C45                                m45      C35                                                         m35
    I/O Data Byte 13
    I/O Data Byte 14  C25                                m25      C15                                                         m15
    I/O Data Byte 15
                      C26                                m26      C16                                                         m16

                      C47                                m47      C37                                                         m37

                      C27                                m27      C17                                                         m17

    The Z-transform equation for the Z filter is defined as:

                 Hz(z) = z0 + z1 z1 + z2 z2 + z3 z3 + z4 z4 + z---5--------z---6--------z---7--------z-----1
                                                                                       1 z7 z1

    Sample rate = 32 kHz

    For i = 0 to 5 and 7

    zi = C1i 2m1i{1 + C2i 2m2i[1 + C3i 2m3i(1 + C4i 2m4i)]}

    z6 = C16 2m16{1 + C26 2m26}

    Power Up and Hardware Reset (RST) Values = 0190 0190 0190 0190 0190 0190 01 0190 (Hex)

                 (Hz(z) = 0)

    See note under Commands 31 and 32.

    Note: Z6 is used for IIR filter scaling only. Its value is typically greater than zero but less than or equal to
    one. The input to the IIR filter section is first increased by a gain of 1/Z6, improving dynamic range and
    avoiding truncation limitations through processing within this filter. The IIR filter output is then multiplied
    by Z6 to normalize the overall gain. Z5 is the actual IIR filter gain value defined by the programmed
    coefficients, but it also includes the initial 1/Z6 gain. The theoretical effective IIR gain, without the Z6 gain
    and normalization, is actually Z5/Z6.

54                    Am79Q02/021/031 Data Sheet
52, 53. Write/Read Ground Key Filter                                       MPI Command

         (E8/E9h)
         R/W = 0: Write

R/W = 1: Read

               Command                  D7    D6       D5    D4        D3   D2   D1   D0
               I/O Data                  1     1        1     0         1    0    0  R/W
                                      RSVD  RSVD     RSVD  RSVD       GK3  GK2  GK1  GK0

Filter Ground Key

               GK = 015              Filter sampling period in 1 ms

GK contains the filter sampling time (in ms) of the CD1B data (usually Ground Key) or CD2
entering the Real Time Data register described earlier. A value of 0 disables the Ground Key
filter for that particular channel.

Power Up and Hardware Reset (RST) Value = 00h.

RSVD Reserved for future use. Always write as 0, but 0 is not guaranteed when read.

                                      SLAC Products                                  55
PROGRAMMABLE FILTERS

General Description of CSD Coefficients

The filter functions are performed by a series of                         Mi = the number of shifts = Mi  Mi + 1
multiplications and accumulations. A multiplication
occurs by repeatedly shifting the multiplicand and                        Bi = sign = 1
summing the result with the previous value at that                        N = number of CSD coefficients.
summation node. The method used in the QSLAC
device is known as Canonic Signed Digit (CSD)                         hi in Equation 4 represents a decimal number, broken
multiplication and splits each coefficient into a series              down into a sum of successive values of:
of CSD coefficients.
                                                                      1)  1.0 multiplied by 20, or 21, or 22 ... 27 ...

                                                                      2) 1.0 multiplied by 1, or 1/2, or 1/4 ... 1/128 ...

Each programmable FIR filter section has the following                The limit on the negative powers of 2 is determined by
general transfer function:                                            the length of the registers in the ALU.

HF(z) = h0 + h1z1 + h2z2 + ... + hnzn      Equation 1              The coefficient hi in Equation 4 is a value made up of
                                                                      N binary 1s in a binary register where the left part
where the number of taps in the filter = n + 1.
                                                                      represents whole numbers, the right part decimal
The transfer function for the IIR part of Z and B filters:
                                                                      fractions, and a decimal point separates them. The first
HI(z) = ---------------1----------------      Equation 2
           1 h(n + 1)z1                                            binary 1 is shifted M1 bits to the right of the decimal
                                                                      point; the second binary 1 is shifted M2 bits to the right
The transfer function of the IIR part of the R filter is:             of the decimal point; the third binary 1 is shifted M3 bits
                                                                      to the right of the decimal point, and so on.

HI(z) = --------1---------z-----1---------  Equation 3              When M1 is 0, the value is a binary 1 in front of the
           1 h(n + 1)z1                                            decimal point, that is, no shift. If M2 is also 0, the result
                                                                      is another binary 1 in front of the decimal point, giving
The values of the user-defined coefficients (hi) are
assigned via the MPI. Each of the coefficients (hi) is                a total value of binary 10 in front of the decimal point
defined in the following general equation:
                                                                      (i.e., a decimal value of 2.0). The value of N, therefore,
hi = B12M1 + B22M2 + ... + BN2MN           Equation 4
                                                                      determines the range of values the coefficient hi can
                                                                      take (e.g., if N = 3 the maximum and minimum values

                                                                      are 3, and if N = 4 the values are between 4).

where:

Detailed Description of QSLAC Device Coefficients
The CSD coding scheme in the QSLAC device uses a value called mi, where m1 represents the distance shifted
right of the decimal point for the first binary 1. m2 represents the distance shifted to the right of the previous binary
1, and m3 represents the number of shifts to the right of the second binary 1. Note that the range of values
determined by N is unchanged. Equation 4 is now modified (in the case of N = 4) to:

hi = B12m1 + B22m2 + B32m3 + B42m4 Equation 5

hi = C1 2m1 + C1 C2 2(m1 + m2) + C1 C2 C3 2(m1 + m2 + m3) + C1 C2 C3 C4 2(m1 + m2 + m3 + m4)
                                                                                                                                          Equation 6

hi = C1 2m1{1 + C2 2m2[1 + C3 2m3(1 + C4 2m4)]}               Equation 7
where:

M1 = m1                                       B1 = C1
M2 = m1 + m2                                  B2 = C1 C2
M3 = m1 + m2 + m3                             B3 = C1 C2 C3
M4 = m1 + m2 + m3 + m4                        B4 = C1 C2 C3 C4

56                                            Am79Q02/021/031 Data Sheet
In the QSLAC device, a coefficient, hi, consists of N CSD    User Test States and Operating Conditions
coefficients, each being made up of 4 bits and formatted
as Cxy mxy, where Cxy is 1 bit (MSB) and mxy is 3 bits.      The QSLAC device supports testing by providing test
Each CSD coefficient is broken down as follows:              states and special operating conditions as shown in
                                                             Figure 9 (see Operating Conditions register).
Cxy is the sign bit (0 = positive, 1 = negative).
                                                             Cutoff Transmit Path (CTP): When CTP = 1, DX and
mxy is the 3-bit shift code. It is encoded as a binary       TSC are high impedance and the transmit time slot
          number as follows:                                 does not exist. This state takes precedence over the
                                                             TSA Loopback (TLB) and Full Digital Loopback (FDL)
000: 0 shifts                                                states.
001: 1 shifts
010: 2 shifts                                                Cutoff Receive Path (CRP): When CRP = 1, the
011: 3 shifts                                                receive signal is forced to 0 just ahead of the low pass
100: 4 shifts                                                filter (LPF) block. This state also blocks Full Digital
101: 5 shifts                                                Loopback (FDL), the 1 kHz receive tone, and the B-
110: 6 shifts                                                filter path.
111: 7 shifts
                                                             High Pass Filter Disable (HPF): When HPF = 1, all
y  is the coefficient number (the i in hi).                  of the high pass and notch filters in the transmit path
                                                             are disabled.
x is the position of this CSD coefficient within the hi
coefficient. The most significant binary 1 is represented    Lower Receive Gain (LRG): When LRG = 1, an extra
                                                             6.02 dB of loss is inserted into the receive path.
by x = 1. The next most significant binary 1 is
                                                             Arm Transmit Interrupt (ATI) and Read Transmit
represented by x = 2, and so on.                             PCM Data: The read transmit PCM data command,
                                                             Command 47, can be used to read transmit PCM data
Thus, C13 m13 represents the sign and the relative           through the microprocessor interface. If the ATI bit is
shift position for the first (most significant) binary 1 in  set, an interrupt will be generated whenever new
the 4th (h3) coefficient.                                    transmit data appears in the channel and will be
                                                             cleared when the data is read. When combined with
The number of CSD coefficients, N, is limited to 4 in        Tone Generation and Loopback states, this allows the
the GR, GX, R, X, and Z filters; 4 in the IIR part of the    microprocessor to test channel integrity.
B filter; 3 in the FIR part of the B filter; and 2 in the
post-gain factor of the Z-IIR filter. The GX filter          TSA Loopback (TLB): When TLB = 1, data from the
coefficient equation is slightly different from the other    TSA receive path is looped back to the TSA transmit
filters.                                                     path. Any other data in the transmit path is overwritten.

               hiGX = 1 + hi  Equation 8                     Full Digital Loopback (FDL): When FDL = 1, the
                                                             VOUT output is turned off and the analog output volt-
Please refer to the section detailing the commands for       age is routed to the input of the receive path, replacing
complete details on programming the coefficients.            the voltage from VIN. The AISN path is temporarily
                                                             turned off. This test state can also be entered by writ-
                                                             ing the code 10000 into the AISN register.

                                                             1 kHz Receive Tone (TON): When TON = 1, a 1 kHz
                                                             digital milliwatt is injected into the receive path,
                                                             replacing any receive signal from the TSA.

                                             SLAC Products   57
A-Law and -Law Companding

Table 2 and Table 3 show the companding definitions used for A-law and -law PCM encoding.

                       Table 2. A-Law: Positive Input Values

    1        2         3           4         5          6                  7                8

    Segment  # Intervals Value at  Decision                    Character   Quantized   Decoder
    Number   x Interval Segment      Value                     Signal pre  Value (at   Output
                                                                            Decoder    Value No.
                Size End Points    Number n  Decision Inversion of         Output) yn
                                              Value xn Even Bits
                                             (See Note 1)

                                                                 Bit No.

                                                                12345678

                       4096        (128)     (4096)

                                   127                     11111111        4032             128
                                             3968

    7        16 x 128                                See Note 2

                                   113       2176

                       2048        112       2048    11110000              2112             113

                                                     See Note 2

    6        16 x 64               97        1088

                       1024        96        1024    11100000              1056             97

                                                     See Note 2

    5        16 x 32               81        544

                       512         80        512     11010000              528              81

                                                     See Note 2

    4        16 x 16               65        272

                       256         64        256     11000000              264              65

                                                     See Note 2

    3        16 x 8                49        136

                       128         48        128     10110000              132              49

                                                     See Note 2

    2        16 x 4                33        68

                       64          32        64      10100000              66               33

                                                     See Note 2

    1        32 x 2                1         2

                                   0         0       10000000              1                1

Notes:
1. 4096 normalized value units correspond to TMAX = 3.14 dBm0.

2. The character signals are obtained by inverting the even bits of the signals of column 6. Before this inversion, the character
    signal corresponding to positive input values between two successive decision values numbered n and n+1 (see column 4)
    is 128+n, expressed as a binary number.

3. The value at the decoder output is yn = -x---n------1-2---+----x----n , for n = 1,...127, 128.

4. x128 is a virtual decision value.
5. Bit 1 is a 0 for negative input values.

58                          Am79Q02/021/031 Data Sheet
                                            Table 3. -Law: Positive Input Values

    1        2                              3     4              5       6                                               7  8

    Segment  # Intervals Value at                 Decision                         Character   Quantized                    Decoder
    Number                                          Value                          Signal pre  Value (at                    Output
             x Interval Segment                                                                 Decoder                     Value No.
                                                  Number n       Decision Inversion of         Output) yn
             Size                     End Points                  Value xn Even Bits
                                                                 (See Note 1)

                                                                                     Bit No.

                                                                                    12345678

                                            8159  (128)          (8159)

                                                  127            7903    10000000              8031                         127

    8        16 x 256                                                    See Note 2

                                                  113            4319

                                            4063  112            4063    10001111              4191                         112

                                                                         See Note 2

    7        16 x 128                             97             2143

                                            2015  96             2015    10011111              2079                         96

                                                                         See Note 2

    6        16 x 64                              81             1055

                                            991   80             991     1 0 1 0 1 1 1 1 1023                               80

                                                                         See Note 2

    5        16 x 32                              65             511

                                            479   64             479     1 0 1 1 1 1 1 1 495                                64

                                                                         See Note 2

    4        16 x 16                              49             239

                                            223   48             223     1 1 0 0 1 1 1 1 231                                48

                                                                         See Note 2

    3        16 x 8                               33             103

                                            95    32             95      11011111              99                           32

                                                                         See Note 2

    2        16 x 4                               17             35

                                            31    16             31      1 1 1 0 1 1 1 1 33                                 16

                                                                         See Note 2

    1        15 x 2

                                                  2              3

                                                  1              1       11111110              2                            1

             1x1                                                         11111111              0                            0

                                                  0              0

Notes:
1. 8159 normalized value units correspond to TMAX = 3.17 dBm0.

2. The character signal corresponding to positive input values between two successive decision values numbered n and n+1

3.  (see column 4) is 255-n, expressed as a binary number.       -x---n---+---1-2---+-----x---n- , for n = 1, 2,...127.
    The value at the decoder is y0 = x0 = 0 for n = 0, and yn =

4. x128 is a virtual decision value.

5. Bit 1 is a 0 for negative input values.

                                                  SLAC Products                                                                        59
APPLICATIONS                                                    relative level was set to 4.39 dBr. The equalization
                                                                filters (X and R) were not optimized. The balance filter
The QSLAC device performs a programmable codec/                 was designed to give acceptable balance into a variety
filter function for four telephone lines. It interfaces to the  of impedances. The nominal input impedance was set
telephone lines through an Legerity SLIC device or a            to 815 . If the SLIC circuit differs significantly from this
transformer with external buffering. The QSLAC device           design, the default filters cannot be used and must be
provides latched digital I/O to control and monitor four        replaced by programmed coefficients.
SLICs and provides access to time-critical information,
like off/on-hook and ring trip, for all four channels via a     Calculating Coefficients with WinSLAC Software
single read operation. When various country or
transmission requirements must be met, the QSLAC                The WinSLAC software is a program that models the
device enables a single SLIC design for multiple                QSLAC device, the line conditions, the SLIC, and the
applications. The line characteristics (such as apparent        linecard components to obtain the coefficients of the
impedance, attenuation, and hybrid balance) can be              programmable filters of the QSLAC device and some
modified by programming each QSLAC device                       of the transmission performance plots.
channel's coefficients to meet desired performance. The
QSLAC device requires an external buffer to drive               The following parameters relating to the desired line
transformer SLICs.                                              conditions and the components/circuits used in the
                                                                linecard are to be provided as input to the program:
Connection to a PCM back plane is implemented by
means of a simple buffer chip. Several QSLAC devices            1. Line impedance or the balance impedance of the
can be tied together in one bus interfacing the back                line is specified by the local PTT.
plane through a single buffer. An intelligent bus
interface chip is not required because each QSLAC               2. Desired two-wire impedance that is to appear at the
device provides its own buffer control (TSXA/B). The                linecard terminals of the exchange.
QSLAC device is controlled through the
microprocessor interface, either by a microprocessor            3. Tabular data for templates describing the frequency
on the linecard or by a central processor.                          response and attenuation distortion of the design.

Controlling the SLIC                                            4. Relative analog signal levels for both the transmit
                                                                    and receive two-wire signals.
The Am79Q021 QSLAC device has five TTL-
compatible I/O pins (CD1, CD2, C3 to C5) for each               5. Component values and SLIC device selection for
channel. The Am79Q031 QSLAC device has only CD1                     the analog portion of the line circuits.
and CD2 available. The outputs are programmed using
Command 19, and the status is read back using                   6. Two-wire return loss template is usually specified
Command 20. CD1 and CD2 for all four channels can                   by the local PTT.
be read back using Command 16. The direction of the
I/O pins (input or output) is specified by programming          7. Four-wire return loss template is usually specified
the SLIC I/O direction register (Commands 21 and 22).               by the local PTT.

Default Filter Coefficients                                     The output from the WinSLAC program includes the
                                                                coefficients of the GR, GX, Z, R, X, and B filters as
The default filter coefficients were calculated assuming an     well as transmission performance plots of two-wire
Am7920 SLIC with 50  protection resistors, a 178 k              return loss, receive and transmit path frequency
transversal impedance (ZT), and a 90.5 k receive                responses, and four-wire return loss.
impedance (ZRX). This SLIC has a transmit gain of 0.5
(GTX) and a current gain of 500 (K1). The transmit              The software supports the use of the Legerity SLICs or
relative level was set to +0.28 dBr, and the receive            allows entry of a SPICE netlist describing the behavior
                                                                of any type of SLIC circuit.

60  Am79Q02/021/031 Data Sheet
PHYSICAL DIMENSIONS

PL032

                                    Dwg rev AH; 10/99

                     SLAC Products                     61
PL044

                                   Dwg rev. AN; 8/99

62     Am79Q02/021/031 Data Sheet
PQT044

                       Dwg rev AS; 08/99

        SLAC Products                     63
REVISION SUMMARY
Revision B to Revision C

In the Connection Diagrams section, "INT" was changed to "INT" for Am79Q021JC and Am79Q021VC.
"Frame sync" information was added to the first paragraph on page 31.

Revision C to Revision D

Minor changes were made to the data sheet style and format to conform to Legerity standards.
Deleted the Am79Q02VC package and all references to it.
The physical dimensions (PL032, PL044, and PQT044) were added to the Physical Dimensions section.
In the Pin Description table, the second sentence was deleted from the MCLK/E1 row and the second to last

    sentence was deleted from the PCLK row.
On page 20, row 29 was deleted.
On pages 2324, the reference to "29" was deleted.
In the Clock Mode Operation section on page 25, the second to last sentence was deleted.

Revision D to Revision E

Page 59, Table 3, changed values in column 7.

Revision E to Revision F

All the physical dimensions were updated.

Revision F to Revision G

Page 28, deleted "Old Flag (CMD 47, Bit 0)" from Figure 9.
Page 53, "47. Read Transmit PCM Data". Changed last row, last column from OLD to RSVD. Deleted text "Old

    Data Flag..."
Electrical characteristics table: "pk" added to units for Iout.

Revision G to Revision H

In the "Functional Description" section, deleted "VC" as an option for the Am79Q02 QSLAC device in the table
    listing the different configurations available.

64  Am79Q02/021/031 Data Sheet
Notes:

                    www.legerity.com
Legerity provides silicon solutions that enhance the performance, speeds time-to-market, and lowers the system
cost of our customers' products. By combining process, design, systems architecture, and a complete set of
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