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AM26LV400BB-55RWAI

器件型号:AM26LV400BB-55RWAI
器件类别:存储   
厂商名称:SPANSION
厂商官网:http://www.spansion.com/
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器件描述

512K X 8 FLASH 3V PROM, 70 ns, PDSO48

512K × 8 FLASH 3V 可编程只读存储器, 70 ns, PDSO48

参数
AM26LV400BB-55RWAI功能数量 1
AM26LV400BB-55RWAI端子数量 48
AM26LV400BB-55RWAI最小工作温度 -40 Cel
AM26LV400BB-55RWAI最大工作温度 85 Cel
AM26LV400BB-55RWAI额定供电电压 3 V
AM26LV400BB-55RWAI最小供电/工作电压 2.7 V
AM26LV400BB-55RWAI最大供电/工作电压 3.6 V
AM26LV400BB-55RWAI加工封装描述 TSOP-48
AM26LV400BB-55RWAI状态 Transferred
AM26LV400BB-55RWAIaccess_time_max 70 ns
AM26LV400BB-55RWAIjesd_30_code R-PDSO-G48
AM26LV400BB-55RWAI存储密度 4.19E6 bit
AM26LV400BB-55RWAI内存IC类型 FLASH
AM26LV400BB-55RWAI内存宽度 8
AM26LV400BB-55RWAI位数 524288 words
AM26LV400BB-55RWAI位数 512K
AM26LV400BB-55RWAI操作模式 ASYNCHRONOUS
AM26LV400BB-55RWAI组织 512KX8
AM26LV400BB-55RWAI包装材料 PLASTIC/EPOXY
AM26LV400BB-55RWAIpackage_code TSOP1
AM26LV400BB-55RWAI包装形状 RECTANGULAR
AM26LV400BB-55RWAI包装尺寸 SMALL OUTLINE, THIN PROFILE
AM26LV400BB-55RWAI串行并行 PARALLEL
AM26LV400BB-55RWAIprogramming_voltage__v_ 3
AM26LV400BB-55RWAIqualification_status COMMERCIAL
AM26LV400BB-55RWAIseated_height_max 1.2 mm
AM26LV400BB-55RWAI表面贴装 YES
AM26LV400BB-55RWAI工艺 CMOS
AM26LV400BB-55RWAI温度等级 INDUSTRIAL
AM26LV400BB-55RWAI端子形式 GULL WING
AM26LV400BB-55RWAI端子间距 0.5000 mm
AM26LV400BB-55RWAI端子位置 DUAL
AM26LV400BB-55RWAIlength 18.4 mm
AM26LV400BB-55RWAIwidth 12 mm
AM26LV400BB-55RWAIadditional_feature CONFG AS 256K X 16; EMBEDDED ALGORITHMS; 20 YEAR DATA RETENTION; TOP BOOT BLOCK

AM26LV400BB-55RWAI器件文档内容

Am29LV400B

Data Sheet

                                                                              RETIRED
                                                                             PRODUCT

This product has been retired and is not available for designs. For new and current designs,
S29AL004D supersedes Am29LV400B and is the factory-recommended migration path. Please refer
to the S29AL004D datasheet for specifications and ordering information. Availability of this docu-
ment is retained for reference and historical purposes only.

The following document contains information on Spansion memory products.

Continuity of Specifications

There is no change to this data sheet as a result of offering the device as a Spansion product. Any
changes that have been made are the result of normal data sheet improvement and are noted in the
document revision summary.

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Publication Number 21523 Revision D Amendment 4 Issue Date December 4, 2006
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DATA SHEET

Am29LV400B

4 Megabit (512 K x 8-Bit/256 K x 16-Bit)
CMOS 3.0 Volt-only Boot Sector Flash Memory

This product has been retired and is not available for designs. For new and current designs, S29AL004D supersedes Am29LV400B and is the factory-recommended migration path. Please
refer to the S29AL004D data sheet for specifications and ordering information. Availability of this document is retained for reference and historical purposes only.

DISTINCTIVE CHARACTERISTICS                                  Embedded Algorithms

Single power supply operation                                  -- Embedded Erase algorithm automatically
    -- Full voltage range: 2.7 to 3.6 volt read and write           preprograms and erases the entire chip or any
        operations for battery-powered applications                 combination of designated sectors
    -- Regulated voltage range: 3.0 to 3.6 volt read and
        write operations for compatibility with high            -- Embedded Program algorithm automatically
        performance 3.3 volt microprocessors                        writes and verifies data at specified addresses

Manufactured on 0.32 m process technology                  Minimum 1,000,000 write cycle guarantee per sector
    -- Compatible with 0.5 m Am29LV400 device               20-year data retention at 125C

High performance                                               -- Reliable operation for the life of the system
    -- Full voltage range: access times as fast as 70 ns
    -- Regulated voltage range: access times as fast as      Package option
        55 ns                                                   -- 48-ball FBGA
                                                                -- 48-pin TSOP
Ultra low power consumption (typical values at                 -- 44-pin SO
    5 MHz)                                                      -- Lead (Pb) - Free Packaging Available
    -- 200 nA Automatic Sleep mode current
    -- 200 nA standby mode current                           Compatibility with JEDEC standards
    -- 7 mA read current                                        -- Pinout and software compatible with
    -- 15 mA program/erase current                                  single-power supply Flash
                                                                -- Superior inadvertent write protection
Flexible sector architecture
    -- One 16 Kbyte, two 8 Kbyte, one 32 Kbyte, and          Data# Polling and toggle bits
        seven 64 Kbyte sectors (byte mode)                      -- Provides a software method of detecting program
    -- One 8 Kword, two 4 Kword, one 16 Kword, and                  or erase operation completion
        seven 32 Kword sectors (word mode)
    -- Supports full chip erase                              Ready/Busy# pin (RY/BY#)
    -- Sector Protection features:                              -- Provides a hardware method of detecting
    -- A hardware method of locking a sector to prevent             program or erase cycle completion
        any program or erase operations within that sector
    -- Sectors can be locked in-system or via                Erase Suspend/Erase Resume
        programming equipment                                   -- Suspends an erase operation to read data from,
                                                                    or program data to, a sector that is not being
        Temporary Sector Unprotect feature allows code              erased, then resumes the erase operation
        changes in previously locked sectors
                                                             Hardware reset pin (RESET#)
Unlock Bypass Program Command                                  -- Hardware method to reset the device to reading
    -- Reduces overall programming time when issuing                array data
        multiple program command sequences

Top or bottom boot block configurations
    available

This Data Sheet states AMD's current technical specifications regarding the Product described herein. This Data  Publication# 21523 Rev: D Amendment/4
Sheet may be revised by subsequent versions or modifications due to changes in technical specifications.         Issue Date: December 4, 2006
   DATA SHEET

GENERAL DESCRIPTION                                                   pre-programs the array (if it is not already programmed)
                                                                      before executing the erase operation. During erase,
The Am29LV400B is a 4 Mbit, 3.0 volt-only Flash                       the device automatically times the erase pulse widths
memory organized as 524,288 bytes or 262,144                          and verifies proper cell margin.
words. The device is offered in 48-ball FBGA, 44-pin
SO, and 48-pin TSOP packages. The word-wide data                      The host system can detect whether a program or
(x16) appears on DQ15DQ0; the byte-wide (x8) data                    erase operation is complete by observing the RY/BY#
appears on DQ7DQ0. This device is designed to be                     pin, or by reading the DQ7 (Data# Polling) and DQ6
programmed in-system using only a single 3.0 volt VCC                 (toggle) status bits. After a program or erase cycle
supply. No VPP is required for write or erase opera-                  has been completed, the device is ready to read array
tions. The device can also be programmed in standard                  data or accept another command.
EPROM programmers.
                                                                      The sector erase architecture allows memory sec-
This device is manufactured using AMD's 0.32 m pro-                  tors to be erased and reprogrammed without affecting
cess technology, and offers all the features and bene-                the data contents of other sectors. The device is fully
fits of the Am29LV400, which was manufactured using                   erased when shipped from the factory.
0 .5 m p r o c e s s t e c h n o l o gy. I n a d d i ti o n , th e
Am29LV400B features unlock bypass programming                         Hardware data protection measures include a low
and in-system sector protection/unprotection.                         VCC detector that automatically inhibits write opera-
                                                                      tions during power transitions. The hardware sector
The standard device offers access times of 55, 70, 90                 protection feature disables both program and erase
and 120 ns, allowing high speed microprocessors to                    operations in any combination of the sectors of mem-
operate without wait states. To eliminate bus conten-                 ory. This can be achieved in-system or via program-
tion the device has separate chip enable (CE#), write                 ming equipment.
enable (WE#) and output enable (OE#) controls.
                                                                      The Erase Suspend feature enables the user to put
The device requires only a single 3.0 volt power sup-                 erase on hold for any period of time to read data from,
ply for both read and write functions. Internally gener-              or program data to, any sector that is not selected for
ated and regulated voltages are provided for the                      erasure. True background erase can thus be achieved.
program and erase operations.
                                                                      The hardware RESET# pin terminates any operation
The device is entirely command set compatible with                    in progress and resets the internal state machine to
the JEDEC single-power-supply Flash standard.                         reading array data. The RESET# pin may be tied to
Commands are written to the command register using                    the system reset circuitry. A system reset would thus
standard microprocessor write timings. Register con-                  also reset the device, enabling the system micropro-
tents serve as input to an internal state-machine that                cessor to read the boot-up firmware from the Flash
controls the erase and programming circuitry. Write                   memory.
cycles also internally latch addresses and data
needed for the programming and erase operations.                      The device offers two power-saving features. When
Reading data out of the device is similar to reading                  addresses have been stable for a specified amount of
from other Flash or EPROM devices.                                    time, the device enters the automatic sleep mode.
                                                                      The system can also place the device into the
Device programming occurs by executing the program                    standby mode. Power consumption is greatly re-
command sequence. This initiates the Embedded                         duced in both these modes.
Program algorithm--an internal algorithm that auto-
matically times the program pulse widths and verifies                 AMD's Flash technology combines years of Flash
proper cell margin. The Unlock Bypass mode facili-                    memory manufacturing experience to produce the
tates faster programming times by requiring only two                  highest levels of quality, reliability and cost effectiveness.
write cycles to program data instead of four.                         The device electrically erases all bits within a sector si-
                                                                      multaneously via Fowler-Nordheim tunneling. The data is
Device erasure occurs by executing the erase com-                     programmed using hot electron injection.
mand sequence. This initiates the Embedded Erase
algorithm--an internal algorithm that automatically

2  Am29LV400B                                                         21523D4 December 4, 2006
                          DATA SHEET

TABLE OF CONTENTS                                                                                            Table 6. Write Operation Status ........................................................... 23

Product Selector Guide . . . . . . . . . . . . . . . . . . . . . 4                                      Absolute Maximum Ratings. . . . . . . . . . . . . . . . . 24
Connection Diagrams . . . . . . . . . . . . . . . . . . . . . . 5
Connection Diagrams . . . . . . . . . . . . . . . . . . . . . . 6                                            Figure 7. Maximum Negative Overshoot Waveform............................. 24
                                                                                                             Figure 8. Maximum Positive Overshoot Waveform .............................. 24
  Special Handling Instructions for (FBGA) ......................................7
Ordering Information . . . . . . . . . . . . . . . . . . . . . . . 8                                    DC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . 25
Device Bus Operations . . . . . . . . . . . . . . . . . . . . . 9
                                                                                                             Figure 9. ICC1 Current vs. Time (Showing Active and Automatic
     Table 1. Am29LV400B Device Bus Operations ......................................9                       Sleep Currents)..................................................................................... 26
                                                                                                             Figure 10. Typical ICC1 vs. Frequency................................................... 26
  Word/Byte Configuration ................................................................9
  Requirements for Reading Array Data ...........................................9                      Test Conditions. . . . . . . . . . . . . . . . . . . . . . . . . . . 27
  Writing Commands/Command Sequences .................................. 10
  Program and Erase Operation Status .......................................... 10                           Figure 11. Test Setup ........................................................................... 27
  Standby Mode .............................................................................. 10             Table 7. Test Specifications .................................................................. 27
  Automatic Sleep Mode ................................................................. 10                  Figure 12. Input Waveforms and Measurement Levels ........................ 27
  RESET#: Hardware Reset Pin ..................................................... 10
  Output Disable Mode ................................................................... 11            AC Characteristics . . . . . . . . . . . . . . . . . . . . . . . . 28
                                                                                                          Read Operations .......................................................................... 28
     Table 2. Am29LV400BT Top Boot Sector Address Table .....................11
     Table 3. Am29LV400BB Bottom Boot Sector Address Table ...............11                                 Figure 13. Read Operations Timings.................................................... 28

  Autoselect Mode .......................................................................... 12           Hardware Reset (RESET#) .......................................................... 29

     Table 4. Am29LV400B Autoselect Codes (High Voltage Method) ........12                                   Figure 14. RESET# Timings ................................................................. 29

  Sector Protection/Unprotection .................................................... 12                  Word/Byte Configuration (BYTE#) ............................................. 30

     Figure 1. In-System Sector Protect/Unprotect Algorithms .................... 13                         Figure 15. BYTE# Timings for Read Operations .................................. 30
                                                                                                             Figure 16. BYTE# Timings for Write Operations .................................. 30
  Temporary Sector Unprotect ........................................................ 14
                                                                                                          Erase/Program Operations .......................................................... 31
     Figure 2. Temporary Sector Unprotect Operation................................. 14
                                                                                                             Figure 17. Program Operation Timings ................................................ 32
  Hardware Data Protection ............................................................ 14                   Figure 18. Chip/Sector Erase Operation Timings ................................. 33
  Low VCC Write Inhibit .................................................................... 14              Figure 19. Data# Polling Timings (During Embedded Algorithms) ....... 34
  Write Pulse "Glitch" Protection ..................................................... 14                   Figure 20. Toggle Bit Timings (During Embedded Algorithms) ............ 34
  Logical Inhibit ............................................................................... 14         Figure 21. DQ2 vs. DQ6 ....................................................................... 35
  Power-Up Write Inhibit ................................................................. 14                Figure 22. Temporary Sector Unprotect Timing Diagram..................... 35
Command Definitions . . . . . . . . . . . . . . . . . . . . . 15                                             Figure 23. Sector Protect/Unprotect Timing Diagram........................... 36
  Reading Array Data ...................................................................... 15               Figure 24. Alternate CE# Controlled Write Operation Timings ............. 38
  Reset Command .......................................................................... 15
  Autoselect Command Sequence .................................................. 15                     Erase And Programming Performance. . . . . . . . 39
  Word/Byte Program Command Sequence ................................... 15                             Latchup Characteristics . . . . . . . . . . . . . . . . . . . 39
  Unlock Bypass Command Sequence ........................................... 16                         TSOP And SO Pin Capacitance . . . . . . . . . . . . . 39
                                                                                                        BGA Ball Capacitance . . . . . . . . . . . . . . . . . . . . . 40
     Figure 3. Program Operation ................................................................ 16    Data Retention . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

  Chip Erase Command Sequence ................................................. 16                        TS 048--48-Pin Standard TSOP ................................................. 41
  Sector Erase Command Sequence .............................................. 17                         TSR048--48-Pin Reverse TSOP ................................................. 42
  Erase Suspend/Erase Resume Commands ................................ 17                                 FBA048--48-ball Fine-Pitch Ball Grid Array (FBGA)
                                                                                                          6 x 8 mm package ........................................................................ 43
     Figure 4. Erase Operation..................................................................... 18    SO 044--44-Pin Small Outline Package ..................................... 44
     Table 5. Am29LV400B Command Definitions .......................................19                    Revision A (January 1998) ........................................................... 45
                                                                                                          Revision B (July 1998) ................................................................. 45
Write Operation Status . . . . . . . . . . . . . . . . . . . . 20                                         Revision B+1 (August 1998) ........................................................ 45
  DQ7: Data# Polling ...................................................................... 20            Revision C (January 1999) ........................................................... 45
                                                                                                          Revision C+1 (July 2, 1999) ......................................................... 45
     Figure 5. Data# Polling Algorithm ......................................................... 20       Revision D (January 3, 1999) ....................................................... 45
                                                                                                          Revision D+1 (November 8, 2000) ............................................... 45
  RY/BY#: Ready/Busy# ................................................................. 21                Revision D+2 (October 30, 2003) ................................................ 45
  DQ6: Toggle Bit I .......................................................................... 21         Revision D+3 (December 13, 2005) ............................................. 45
  DQ2: Toggle Bit II ......................................................................... 21         Revision D4 (December 4, 2006) ................................................. 45
  Reading Toggle Bits DQ6/DQ2 .................................................... 21
  DQ5: Exceeded Timing Limits ...................................................... 22
  DQ3: Sector Erase Timer ............................................................. 22

     Figure 6. Toggle Bit Algorithm............................................................... 22

December 4, 2006 21523D4  Am29LV400B                                                                    3
                                      DATA SHEET

PRODUCT SELECTOR GUIDE

Family Part Number                                                                            Am29LV400B

Speed Options       Regulated Voltage Range: 3.0 3.6 V                                 55R

                    Full Voltage Range: 2.7 3.6 V                                           70   90               120

Max access time, ns (tACC)                                                               55   70   90               120

Max CE# access time, ns (tCE)                                                            55   70   90               120

Max OE# access time, ns (tOE)                                                            30   30   35               50

Note: See "AC Characteristics" for full specifications.

BLOCK DIAGRAM                                            Sector Switches                           DQ0DQ15 (A-1)

                     RY/BY#                                Erase Voltage                              Input/Output
      VCC                                                    Generator                                   Buffers
      VSS

RESET#

    WE#           State               PGM Voltage
   BYTE#         Control                Generator

     CE#       Command
     OE#        Register

                                                           Chip Enable                        STB  Data
                                                          Output Enable
                                                                                                   Latch
                                                                Logic

                        VCC Detector  Timer                                  Y-DecoderAddress LatchY-Gating
   A0A17                                                 STB                                      Cell Matrix

                                                                             X-Decoder

4                                                        Am29LV400B                                21523D4 December 4, 2006
CONNECTION DIAGRAMS           DATA SHEET
                                    Standard TSOP
A15       1                                        48  A16

A14       2                                        47  BYTE#

A13       3                                        46  VSS

A12       4                                        45  DQ15/A-1

A11       5                                        44  DQ7

A10       6                                        43  DQ14

A9        7                                        42  DQ6

A8        8                                        41  DQ13

NC        9                                        40  DQ5

NC        10                                       39  DQ12

WE#       11                                       38  DQ4

RESET#    12                                       37  VCC

NC        13                                       36  DQ11

NC        14                                       35  DQ3

RY/BY#    15                                       34  DQ10

NC        16                                       33  DQ2

A17       17                                       32  DQ9

A7        18                                       31  DQ1

A6        19                                       30  DQ8

A5        20                                       29  DQ0

A4        21                                       28  OE#

A3        22                                       27  VSS

A2        23                                       26  CE#

A1        24                                       25  A0

A16                       1                        48  A15

BYTE#                     2                        47  A14

VSS                       3                        46  A13

DQ15/A-1                  4                        45  A12

DQ7                       5                        44  A11

DQ14                      6                        43  A10

DQ6                       7                        42  A9

DQ13                      8                        41  A8

DQ5                       9                        40  NC

DQ12                      10                       39  NC

DQ4                       11                       38  WE#

VCC                       12  Reverse TSOP         37  RESET#

DQ11                      13                       36  NC

DQ3                       14                       35  NC

DQ10                      15                       34  RY/BY#

DQ2                       16                       33  NC

DQ9                       17                       32  A17

DQ1                       18                       31  A7

DQ8                       19                       30  A6

DQ0                       20                       29  A5

OE#                       21                       28  A4

VSS                       22                       27  A3

CE#                       23                       26  A2

A0                        24                       25  A1

December 4, 2006 21523D4      Am29LV400B                       5
                                                           DATA SHEET

CONNECTION DIAGRAMS                                                                    44 RESET#

                                              NC 1                                     43 WE#
                                        RY/BY# 2
                                                                                       42 A8
                                             A17 3
                                               A7 4                                    41 A9
                                               A6 5
                                               A5 6                                    40 A10
                                               A4 7
                                               A3 8                                    39 A11
                                               A2 9
                                               A1 10                                   38 A12
                                               A0 11
                                                                                       37 A13
                                             CE# 12
                                              VSS 13                                   36 A14
                                            OE# 14
                                            DQ0 15                                     35 A15
                                            DQ8 16
                                            DQ1 17              SO                     34 A16
                                            DQ9 18
                                            DQ2 19                                     33 BYTE#
                                           DQ10 20
                                            DQ3 21                                     32 VSS
                                           DQ11 22                                     31 DQ15/A-1

                                                                                       30 DQ7

                                                                                       29 DQ14

                                                                                       28 DQ6

                                                                                       27 DQ13

                                                                                       26 DQ5

                                                                                       25 DQ12

                                                                                       24 DQ4

                                                                                       23 VCC

                                                                      FBGA
                                                      Top View, Balls Facing Down

   A6   B6                                            C6   D6       E6             F6  G6         H6

   A13  A12                                           A14  A15      A16 BYTE# DQ15/A-1 VSS

   A5   B5                                            C5   D5       E5             F5  G5         H5

   A9   A8                                            A10  A11      DQ7 DQ14 DQ13 DQ6

   A4   B4                                            C4   D4       E4             F4  G4         H4

   WE# RESET# NC                                           NC       DQ5 DQ12 VCC                 DQ4

   A3   B3                                            C3   D3       E3             F3  G3         H3

   RY/BY# NC                                          NC   NC       DQ2 DQ10 DQ11 DQ3

   A2   B2                                            C2   D2       E2             F2  G2         H2

   A7   A17                                           A6   A5       DQ0 DQ8 DQ9                  DQ1

   A1   B1                                            C1   D1       E1             F1  G1         H1

   A3   A4                                            A2   A1       A0             CE# OE#       VSS

6                                                          Am29LV400B                                 21523D4 December 4, 2006
                                     DATA SHEET

Special Handling Instructions for (FBGA)                 The package and/or data integrity may be compro-
                                                         mised if the package body is exposed to temperatures
Special handling is required for Flash Memory prod-      above 150C for prolonged periods of time.
ucts in FBGA packages.

PIN CONFIGURATION                                        LOGIC SYMBOL

A0A17 =18 addresses                                     18
                                                                     A0A17
DQ0DQ14 =15 data inputs/outputs                                                             16 or 8

DQ15/A-1 =DQ15 (data input/output, word mode),                               DQ0DQ15
                     A-1 (LSB address input, byte mode)                               (A-1)

BYTE# =Selects 8-bit or 16-bit mode                      CE#
                                                         OE#
CE#  =Chip enable                                        WE#
                                                         RESET#
OE#  =Output enable                                      BYTE#

WE#  =Write enable

RESET# =Hardware reset pin, active low                                       RY/BY#

RY/BY# =Ready/Busy# output

VCC  =3.0 volt-only single power supply

     (see Product Selector Guide for speed

     options and voltage supply tolerances)

VSS  =Device ground

NC   =Pin not connected internally

December 4, 2006 21523D4                 Am29LV400B                                                   7
                                   DATA SHEET

ORDERING INFORMATION
Standard Products

AMD standard products are available in several packages and operating ranges. The order number (Valid Combi-
nation) is formed by a combination of the elements below.

Am29LV400B  T -55R E C

                                TEMPERATURE RANGE

                                D = Commercial (0C to +70C); Lead (Pb)-Free Package

                                C = Commercial (0C to +70C)

                                F = Industrial (-40C to 85C); Lead (Pb)-Free Package

                                I  = Industrial (40C to +85C)

                                K = Extended (55C to +125C); Lead (Pb)-Free Package

                                E = Extended (55C to +125C)

                                PACKAGE TYPE
                                E = 48-Pin Thin Small Outline Package (TSOP) Standard Pinout (TS 048)
                                F = 48-Pin Thin Small Outline Package (TSOP) Reverse Pinout (TSR048)
                                S = 44-Pin Small Outline Package (SO 044)
                                WA = 48-Ball Fine Pitch Ball Grid Array (FBGA)

                                               0.80 mm pitch, 6 x 8 mm package (FBA048)

                                SPEED OPTION
                                See Product Selector Guide and Valid Combinations

                                BOOT CODE SECTOR ARCHITECTURE
                                T = Top sector
                                B = Bottom sector

                 DEVICE NUMBER/DESCRIPTION
                 Am29LV400B
                 4 Megabit (512 K x 8-Bit/256 K x 16-Bit) CMOS Flash Memory
                 3.0 Volt-only Read, Program, and Erase

   Valid Combinations for TSOP and SO Packages                     Valid Combinations for FBGA Packages

AM29LV400BT55R, ED, EF, EK, EC, EI, FC, FD, FF, FK,                Order Number                Package Marking

AM29LV400BB55R   FI, SC, SI, SD, SF, SK                                             WAC,WAI,
                                                                                    WAD,WAF,
AM29LV400BT70,          EC, EI, EE,                                AM29LV400BT55R,             L400BT55R,  C, I, D,
AM29LV400BB70            FC, FI, FE,                               AM29LV400BB55R      WAK     L400BB55R     F, K
                        SC, SI, SE,
AM29LV400BT90,   ED, EF, EK, FD, FF, FK                            AM29LV400BT70,              L400BT70V,
AM29LV400BB90           SD, SF, SK                                 AM29LV400BB70
                                                                                               L400BB70V
AM29LV400BT120,                                                    AM29LV400BT90,
AM29LV400BB120                                                     AM29LV400BB90    WAC, WAI,  L400BT90V,  C, I, E,
                                                                                    WAE,WAD,   L400BB90V   D, F, K
                                                                   AM29LV400BT120,  WAF,WAK
                                                                   AM29LV400BB120
            Valid Combinations                                                                 L400BT12V,

Valid Combinations list configurations planned to be sup-                                      L400BB12V
ported in volume for this device. Consult the local AMD sales
office to confirm availability of specific valid combinations and
to check on newly released combinations.

8                                        Am29LV400B                                 21523D4 December 4, 2006
                                        DATA SHEET

DEVICE BUS OPERATIONS                                         the register serve as inputs to the internal state ma-
                                                              chine. The state machine outputs dictate the function
This section describes the requirements and use of            of the device. Table 1 lists the device bus operations,
the device bus operations, which are initiated through        the inputs and control levels they require, and the re-
the internal command register. The command register           sulting output. The following subsections describe
itself does not occupy any addressable memory loca-           each of these operations in further detail.
tion. The register is composed of latches that store the
commands, along with the address and data informa-
tion needed to execute the command. The contents of

                           Table 1. Am29LV400B Device Bus Operations

                                                                                                       DQ8DQ15

                                                              Addresses                DQ0    BYTE#   BYTE#
                                                                (Note 1)                DQ7
         Operation         CE#    OE# WE# RESET#                                        DOUT   = VIH   = VIL
                             L                                                           DIN
Read                         L    LH    H                     AIN                      High-Z  DOUT DQ8DQ14 = High-Z,
Write
                           VCC   HL    H                     AIN                      High-Z  DIN     DQ15 = A-1
                           0.3 V                                                       High-Z
Standby                           X  X  VCC                  X                                High-Z  High-Z
                             L          0.3 V                                            DIN
                             X
Output Disable                    HH    H                     X                          DIN   High-Z  High-Z
Reset                        L                                                                 High-Z  High-Z
                                  XX    L                     X
                             L
Sector Protect (Note 2)           HL    VID                   Sector Address, A6 = L,          X       X
                                                                    A1 = H, A0 = L

Sector Unprotect (Note 2)         HL    VID                   Sector Address, A6 = H,          X       X
                                                                    A1 = H, A0 = L
Temporary Sector
Unprotect                  X XX         VID                   AIN                      DIN     DIN     High-Z

Legend:
L = Logic Low = VIL, H = Logic High = VIH, VID = 12.0 0.5 V, X = Don't Care, AIN = Addresses In, DIN = Data In, DOUT = Data Out

Notes:
1. Addresses are A17:A0 in word mode (BYTE# = VIH), A17:A-1 in byte mode (BYTE# = VIL).

2. The sector protect and sector unprotect functions may also be implemented via programming equipment. See the "Sector
    Protection/Unprotection" section.

Word/Byte Configuration                                       The internal state machine is set for reading array data
                                                              upon device power-up, or after a hardware reset. This
The BYTE# pin controls whether the device data I/O            ensures that no spurious alteration of the memory
pins DQ15DQ0 operate in the byte or word configura-          content occurs during the power transition. No com-
tion. If the BYTE# pin is set at logic `1', the device is in  mand is necessary in this mode to obtain array data.
word configuration, DQ15DQ0 are active and con-              Standard microprocessor read cycles that assert valid
trolled by CE# and OE#.                                       addresses on the device address inputs produce valid
                                                              data on the device data outputs. The device remains
If the BYTE# pin is set at logic `0', the device is in byte   enabled for read access until the command register
configuration, and only data I/O pins DQ0DQ7 are             contents are altered.
active and controlled by CE# and OE#. The data I/O
pins DQ8DQ14 are tri-stated, and the DQ15 pin is             Address access time (tACC) is the delay from stable ad-
used as an input for the LSB (A-1) address function.          dresses to valid output data. The chip enable access
                                                              time (tCE) is the delay from stable addresses and sta-
Requirements for Reading Array Data                           ble CE# to valid data at the output pins. The output en-
                                                              able access time (tOE) is the delay from the falling
To read array data from the outputs, the system must          edge of OE# to valid data at the output pins (assuming
drive the CE# and OE# pins to VIL. CE# is the power           the addresses have been stable for at least
control and selects the device. OE# is the output con-        tACCtOE time).
trol and gates array data to the output pins. WE#
should remain at VIH. The BYTE# pin determines                See "Reading Array Data" for more information. Refer
whether the device outputs array data in words or             to the AC Read Operations table for timing specifica-
bytes.

December 4, 2006 21523D4                   Am29LV400B                                                              9
    DATA SHEET

tions and to Figure 13 for the timing diagram. ICC1 in   and the outputs are placed in the high impedance
the DC Characteristics table represents the active cur-  state, independent of the OE# input.
rent specification for reading array data.
                                                         The device enters the CMOS standby mode when the
Writing Commands/Command Sequences                       CE# and RESET# pins are both held at VCC 0.3 V.
                                                         (Note that this is a more restricted voltage range than
To write a command or command sequence (which in-        VIH.) If CE# and RESET# are held at VIH, but not within
cludes programming data to the device and erasing        VCC 0.3 V, the device will be in the standby mode, but
sectors of memory), the system must drive WE# and        the standby current will be greater. The device re-
CE# to VIL, and OE# to VIH.                              quires standard access time (tCE) for read access
                                                         when the device is in either of these standby modes,
For program operations, the BYTE# pin determines         before it is ready to read data.
whether the device accepts program data in bytes or
words. Refer to "Word/Byte Configuration" for more in-   If the device is deselected during erasure or program-
formation.                                               ming, the device draws active current until the
                                                         operation is completed.
The device features an Unlock Bypass mode to facili-
tate faster programming. Once the device enters the      ICC3 in the DC Characteristics table represents the
Unlock Bypass mode, only two write cycles are re-        standby current specification.
quired to program a word or byte, instead of four. The
"Word/Byte Program Command Sequence" section             Automatic Sleep Mode
has details on programming data to the device using
both standard and Unlock Bypass command se-              The automatic sleep mode minimizes Flash device en-
quences.                                                 ergy consumption. The device automatically enables
                                                         this mode when addresses remain stable for tACC + 30
An erase operation can erase one sector, multiple sec-   ns. The automatic sleep mode is independent of the
tors, or the entire device. Tables 2 and 3 indicate the  CE#, WE#, and OE# control signals. Standard ad-
address space that each sector occupies. A "sector       dress access timings provide new data when ad-
address" consists of the address bits required to        dresses are changed. While in sleep mode, output
uniquely select a sector. The "Command Definitions"      data is latched and always available to the system.
section has details on erasing a sector or the entire    ICC4 in the DC Characteristics table represents the au-
chip, or suspending/resuming the erase operation.        tomatic sleep mode current specification.

After the system writes the autoselect command se-       RESET#: Hardware Reset Pin
quence, the device enters the autoselect mode. The
system can then read autoselect codes from the inter-    The RESET# pin provides a hardware method of re-
nal register (which is separate from the memory array)   setting the device to reading array data. When the RE-
on DQ7DQ0. Standard read cycle timings apply in         SET# pin is driven low for at least a period of tRP, the
this mode. Refer to the Autoselect Mode and Autose-      device immediately terminates any operation in
lect Command Sequence sections for more informa-         progress, tristates all output pins, and ignores all
tion.                                                    read/write commands for the duration of the RESET#
                                                         pulse. The device also resets the internal state ma-
ICC2 in the DC Characteristics table represents the ac-  chine to reading array data. The operation that was in-
tive current specification for the write mode. The "AC   terrupted should be reinitiated once the device is
Characteristics" section contains timing specification   ready to accept another command sequence, to en-
tables and timing diagrams for write operations.         sure data integrity.

Program and Erase Operation Status                       Current is reduced for the duration of the RESET#
                                                         pulse. When RESET# is held at VSS0.3 V, the device
During an erase or program operation, the system         draws CMOS standby current (ICC4). If RESET# is held
may check the status of the operation by reading the     at VIL but not within VSS0.3 V, the standby current will
status bits on DQ7DQ0. Standard read cycle timings      be greater.
and ICC read specifications apply. Refer to "Write Op-
eration Status" for more information, and to "AC Char-   If RESET# is asserted during a program or erase op-
acteristics" for timing diagrams.                        eration, the RY/BY# pin remains a "0" (busy) until the
                                                         internal reset operation is complete, which requires a
Standby Mode                                             time of tREADY (during Embedded Algorithms). The sys-
                                                         tem can thus monitor RY/BY# to determine whether
When the system is not reading or writing to the de-     the reset operation is complete. If RESET# is asserted
vice, it can place the device in the standby mode. In    when a program or erase operation is not executing
this mode, current consumption is greatly reduced,       (RY/BY# pin is "1"), the reset operation is completed
                                                         within a time of tREADY (not during Embedded Algo-

10  Am29LV400B                                           21523D4 December 4, 2006
                                DATA SHEET

rithms). The system can read data tRH after the RE-    Output Disable Mode
SET# pin returns to VIH.
                                                       When the OE# input is at VIH, output from the device is
Refer to the AC Characteristics tables for RESET# pa-  disabled. The output pins are placed in the high im-
rameters and to Figure 14 for the timing diagram.      pedance state.

                          Table 2. Am29LV400BT Top Boot Sector Address Table

                                                       Sector Size  Address Range (in hexadecimal)

                                                       (Kbytes/             (x8)          (x16)
                                                                    Address Range  Address Range
Sector A17 A16 A15 A14 A13 A12                         Kwords)

SA0   0  0                0  X  X  X                   64/32        00000h0FFFFh  00000h07FFFh

SA1   0  0                1  X  X  X                   64/32        10000h1FFFFh  08000h0FFFFh

SA2   0  1                0  X  X  X                   64/32        20000h2FFFFh  10000h17FFFh

SA3   0  1                1  X  X  X                   64/32        30000h3FFFFh  18000h1FFFFh

SA4   1  0                0  X  X  X                   64/32        40000h4FFFFh  20000h27FFFh

SA5   1  0                1  X  X  X                   64/32        50000h5FFFFh  28000h2FFFFh

SA6   1  1                0  X  X  X                   64/32        60000h6FFFFh  30000h37FFFh

SA7   1  1                1  0  X  X                   32/16        70000h77FFFh  38000h3BFFFh

SA8   1  1                1  1  0  0                   8/4          78000h79FFFh  3C000h3CFFFh

SA9   1  1                1  1  0  1                   8/4          7A000h7BFFFh  3D000h3DFFFh

SA10  1  1                1  1  1  X                   16/8         7C000h7FFFFh  3E000h3FFFFh

                          Table 3. Am29LV400BB Bottom Boot Sector Address Table

                                                       Sector Size  Address Range (in hexadecimal)

                                                       (Kbytes/             (x8)          (x16)
                                                                    Address Range  Address Range
Sector A17 A16 A15 A14 A13 A12                         Kwords)

SA0   0  0                0  0  0  X                   16/8         00000h03FFFh  00000h01FFFh

SA1   0  0                0  0  1  0                   8/4          04000h05FFFh  02000h02FFFh

SA2   0  0                0  0  1  1                   8/4          06000h07FFFh  03000h03FFFh

SA3   0  0                0  1  X  X                   32/16        08000h0FFFFh  04000h07FFFh

SA4   0  0                1  X  X  X                   64/32        10000h1FFFFh  08000h0FFFFh

SA5   0  1                0  X  X  X                   64/32        20000h2FFFFh  10000h17FFFh

SA6   0  1                1  X  X  X                   64/32        30000h3FFFFh  18000h1FFFFh

SA7   1  0                0  X  X  X                   64/32        40000h4FFFFh  20000h27FFFh

SA8   1  0                1  X  X  X                   64/32        50000h5FFFFh  28000h2FFFFh

SA9   1  1                0  X  X  X                   64/32        60000h6FFFFh  30000h37FFFh

SA10  1  1                1  X  X  X                   64/32        70000h7FFFFh  38000h3FFFFh

Note for Tables 2 and 3: Address range is A17:A-1 in byte mode and A17:A0 in word mode. See "Word/Byte Configuration"
section.

December 4, 2006 21523D4           Am29LV400B                                                       11
                                     DATA SHEET

Autoselect Mode                                           Table 4. In addition, when verifying sector protection,
                                                          the sector address must appear on the appropriate
The autoselect mode provides manufacturer and de-         highest order address bits (see Tables 2 and 3). Table
vice identification, and sector protection verification,  4 shows the remaining address bits that are don't
through identifier codes output on DQ7DQ0. This          care. When all necessary bits have been set as re-
mode is primarily intended for programming equip-         quired, the programming equipment may then read the
ment to automatically match a device to be pro-           corresponding identifier code on DQ7DQ0.
grammed with its corresponding programming
algorithm. However, the autoselect codes can also be      To access the autoselect codes in-system, the host
accessed in-system through the command register.          system can issue the autoselect command via the
                                                          command register, as shown in Table 5. This method
When using programming equipment, the autoselect          does not require VID. See "Command Definitions" for
mode requires VID (11.5 V to 12.5 V) on address pin       details on using the autoselect mode.
A9. Address pins A6, A1, and A0 must be as shown in

                      Table 4. Am29LV400B Autoselect Codes (High Voltage Method)

                                        A17 A11           A8                     A5        DQ8  DQ7
                                                                                                 to
                                        to to             to                     to        to
                                                                                                DQ0
    Description   Mode CE# OE# WE# A12 A10 A9 A7 A6 A2 A1 A0 DQ15

Manufacturer ID: AMD  L           L  H X X VID X L X L L                                   X    01h

Device ID:            Word L      L  H                                                     22h  B9h

Am29LV400B            Byte L      L  H  X                 X VID X  L             X   L  H  X    B9h
(Top Boot Block)

Device ID:            Word L      L  H                                                     22h  BAh

Am29LV400B                        L  H  X                 X VID X  L             X   L  H  X    BAh
(Bottom Boot Block) Byte L

                                                                                           X        01h
                                                                                                (protected)
Sector Protection Verification L  L  H SA X VID X L X H L
                                                                                                      00h
                                                                                           X    (unprotected)

L = Logic Low = VIL, H = Logic High = VIH, SA = Sector Address, X = Don't care.

Sector Protection/Unprotection                            The alternate method intended only for programming
                                                          equipment requires VID on address pin A9 and OE#.
The hardware sector protection feature disables both      This method is compatible with programmer routines
program and erase operations in any sector. The hard-     written for earlier 3.0 volt-only AMD flash devices.
ware sector unprotection feature re-enables both pro-     Publication number 20873 contains further details;
gram and erase operations in previously protected         contact an AMD representative to request a copy.
sectors. Sector protection/unprotection can be imple-
mented via two methods.                                   The device is shipped with all sectors unprotected.
                                                          AMD offers the option of programming and protecting
The primary method requires VID on the RESET# pin         sectors at its factory prior to shipping the device
only, and can be implemented either in-system or via      through AMD's ExpressFlashTM Service. Contact an
programming equipment. Figure 1 shows the algo-           AMD representative for details.
rithms and Figure 23 shows the timing diagram. This
method uses standard microprocessor bus cycle tim-        It is possible to determine whether a sector is pro-
ing. For sector unprotect, all unprotected sectors must   tected or unprotected. See "Autoselect Mode" for de-
first be protected prior to the first sector unprotect    tails.
write cycle.

12                                      Am29LV400B                                      21523D4 December 4, 2006
                                                     DATA SHEET

                      START                                      Protect all sectors:          START
                   PLSCNT = 1                                    The indicated portion      PLSCNT = 1
                  RESET# = VID                                    of the sector protect    RESET# = VID

                     Wait 1 s                                      algorithm must be          Wait 1 s
                                                                    performed for all
Temporary Sector  No First Write                                 unprotected sectors       First Write No Temporary Sector
Unprotect Mode           Cycle = 60h?                            prior to issuing the     Cycle = 60h?
                                                                                                                   Unprotect Mode
                                                                       first sector
                            Yes                                    unprotect address       Yes

                  Set up sector                                                 Increment  No All sectors
                     address                                                     PLSCNT              protected?

                    Sector Protect:                                                                      Yes
                  Write 60h to sector
                                                                                           Set up first sector
                      address with                                                               address
                    A6 = 0, A1 = 1,

                          A0 = 0

                          Wait 150 s                                                      Sector Unprotect:
                                                                                           Write 60h to sector
                     Verify Sector
                  Protect: Write 40h                                                           address with
                  to sector address                                                          A6 = 1, A1 = 1,

                      with A6 = 0,                                                                 A0 = 0
                    A1 = 1, A0 = 0
Increment                                               Reset                             Wait 15 ms
  PLSCNT               Read from                     PLSCNT = 1
                    sector address
          No                                                                                 Verify Sector
  PLSCNT              with A6 = 0,                                                         Unprotect: Write
                    A1 = 1, A0 = 0
    = 25?                                                                                    40h to sector
          Yes                                                                                address with
                                                                                           A6 = 1, A1 = 1,
Device failed
                                                                                                 A0 = 0

                  No                                                    No                          Read from         Set up
                         Data = 01h?                                                             sector address    next sector
                                                                 PLSCNT
                                   Yes                           = 1000?                           with A6 = 1,      address
                                                                                                 A1 = 1, A0 = 0
                                                Yes                     Yes
                       Protect another                                                     No
                                                                                                   Data = 00h?
                             sector?
                                                                                                              Yes
                                   No
                         Remove VID                                                          Last sector No
                        from RESET#                                                           verified?

Sector Protect     Write reset                                            Device failed                Yes
   Algorithm        command
                                                                 Sector Unprotect          Remove VID
                  Sector Protect                                      Algorithm            from RESET#
                     complete
                                                                                            Write reset
                                                                                             command

                                                                                           Sector Unprotect
                                                                                                complete

                          Figure 1. In-System Sector Protect/Unprotect Algorithms

December 4, 2006 21523D4                             Am29LV400B                                                                 13
    DATA SHEET

Temporary Sector Unprotect                              Hardware Data Protection

This feature allows temporary unprotection of previ-    The command sequence requirement of unlock cycles
ously protected sectors to change data in-system. The   for programming or erasing provides data protection
Sector Unprotect mode is activated by setting the RE-   against inadvertent writes (refer to Table 5 for com-
SET# pin to VID. During this mode, formerly protected   mand definitions). In addition, the following hardware
sectors can be programmed or erased by selecting the    data protection measures prevent accidental erasure
sector addresses. Once VID is removed from the RE-      or programming, which might otherwise be caused by
SET# pin, all the previously protected sectors are      spurious system level signals during VCC power-up
protected again. Figure 2 shows the algorithm, and      and power-down transitions, or from system noise.
Figure 22 shows the timing diagrams, for this feature.
                                                        Low VCC Write Inhibit
                                   START                When VCC is less than VLKO, the device does not ac-
                                                        cept any write cycles. This protects data during VCC
                              RESET# = VID              power-up and power-down. The command register
                                  (Note 1)              and all internal program/erase circuits are disabled,
                                                        and the device resets. Subsequent writes are ignored
                             Perform Erase or           until VCC is greater than VLKO. The system must pro-
                          Program Operations            vide the proper signals to the control pins to prevent
                                                        unintentional writes when VCC is greater than VLKO.
                              RESET# = VIH
                                                        Write Pulse "Glitch" Protection
                            Temporary Sector
                          Unprotect Completed           Noise pulses of less than 5 ns (typical) on OE#, CE#
                                                        or WE# do not initiate a write cycle.
                                   (Note 2)
                                                        Logical Inhibit
Notes:
1. All protected sectors unprotected.                   Write cycles are inhibited by holding any one of OE# =
2. All previously protected sectors are protected once  VIL, CE# = VIH or WE# = VIH. To initiate a write cycle,
                                                        CE# and WE# must be a logical zero while OE# is a
     again.                                             logical one.

                                                        Power-Up Write Inhibit

                                                        If WE# = CE# = VIL and OE# = VIH during power up,
                                                        the device does not accept commands on the rising
                                                        edge of WE#. The internal state machine is automati-
                                                        cally reset to reading array data on power-up.

Figure 2. Temporary Sector Unprotect Operation

14  Am29LV400B                                          21523D4 December 4, 2006
                          DATA SHEET

COMMAND DEFINITIONS                                      however, the device ignores reset commands until the
                                                         operation is complete.
Writing specific address and data commands or se-
quences into the command register initiates device op-   The reset command may be written between the se-
erations. Table 5 defines the valid register command     quence cycles in an autoselect command sequence.
sequences. Writing incorrect address and data val-       Once in the autoselect mode, the reset command
ues or writing them in the improper sequence may         must be written to return to reading array data (also
place the device in an unknown state. A reset com-       applies to autoselect during Erase Suspend).
mand is then required to return the device to reading
array data.                                              If DQ5 goes high during a program or erase operation,
                                                         writing the reset command returns the device to read-
All addresses are latched on the falling edge of WE#     ing array data (also applies during Erase Suspend).
or CE#, whichever happens later. All data is latched on
the rising edge of WE# or CE#, whichever happens         Autoselect Command Sequence
first. Refer to the appropriate timing diagrams in the
"AC Characteristics" section.                            The autoselect command sequence allows the host
                                                         system to access the manufacturer and devices
Reading Array Data                                       codes, and determine whether or not a sector is pro-
                                                         tected. Table 5 shows the address and data require-
The device is automatically set to reading array data    ments. This method is an alternative to that shown in
after device power-up. No commands are required to       Table 4, which is intended for PROM programmers
retrieve data. The device is also ready to read array    and requires VID on address bit A9.
data after completing an Embedded Program or Em-
bedded Erase algorithm.                                  The autoselect command sequence is initiated by writ-
                                                         ing two unlock cycles, followed by the autoselect com-
After the device accepts an Erase Suspend command,       mand. The device then enters the autoselect mode,
the device enters the Erase Suspend mode. The sys-       and the system may read at any address any number
tem can read array data using the standard read tim-     of times, without initiating another command se-
ings, except that if it reads at an address within       quence. A read cycle at address XX00h retrieves the
erase-suspended sectors, the device outputs status       manufacturer code. A read cycle at address XX01h in
data. After completing a programming operation in the    word mode (or 02h in byte mode) returns the device
Erase Suspend mode, the system may once again            code. A read cycle containing a sector address (SA)
read array data with the same exception. See "Erase      and the address 02h in word mode (or 04h in byte
Suspend/Erase Resume Commands" for more infor-           mode) returns 01h if that sector is protected, or 00h if
mation on this mode.                                     it is unprotected. Refer to Tables 2 and 3 for valid sec-
                                                         tor addresses.
The system must issue the reset command to re-en-
able the device for reading array data if DQ5 goes       The system must write the reset command to exit the
high, or while in the autoselect mode. See the "Reset    autoselect mode and return to reading array data.
Command" section, next.
                                                         Word/Byte Program Command Sequence
See also "Requirements for Reading Array Data" in
the "Device Bus Operations" section for more informa-    The system may program the device by word or byte,
tion. The Read Operations table provides the read pa-    depending on the state of the BYTE# pin. Program-
rameters, and Figure 13 shows the timing diagram.        ming is a four-bus-cycle operation. The program com-
                                                         mand sequence is initiated by writing two unlock write
Reset Command                                            cycles, followed by the program set-up command. The
                                                         program address and data are written next, which in
Writing the reset command to the device resets the       turn initiate the Embedded Program algorithm. The
device to reading array data. Address bits are don't     system is not required to provide further controls or
care for this command.                                   timings. The device automatically generates the pro-
                                                         gram pulses and verifies the programmed cell margin.
The reset command may be written between the se-         Table 5 shows the address and data requirements for
quence cycles in an erase command sequence before        the byte program command sequence.
erasing begins. This resets the device to reading array
data. Once erasure begins, however, the device ig-       When the Embedded Program algorithm is complete,
nores reset commands until the operation is complete.    the device then returns to reading array data and ad-
                                                         dresses are no longer latched. The system can deter-
The reset command may be written between the se-         mine the status of the program operation by using
quence cycles in a program command sequence be-
fore programming begins. This resets the device to
reading array data (also applies to programming in
Erase Suspend mode). Once programming begins,

December 4, 2006 21523D4  Am29LV400B                     15
    DATA SHEET

DQ7, DQ6, or RY/BY#. See "Write Operation Status"                              START
for information on these status bits.
                                                                                   Write Program
Any commands written to the device during the Em-                              Command Sequence
bedded Program Algorithm are ignored. Note that a
hardware reset immediately terminates the program-          Embedded            Data Poll
ming operation. The Byte Program command se-                   Program         from System
quence should be reinitiated once the device has reset        algorithm
to reading array data, to ensure data integrity.
                                                            in progress
Programming is allowed in any sequence and across
sector boundaries. A bit cannot be programmed                                  Verify Data?              No
from a "0" back to a "1". Attempting to do so may
halt the operation and set DQ5 to "1", or cause the                            Yes
Data# Polling algorithm to indicate the operation was
successful. However, a succeeding read will show that       Increment Address  No
the data is still "0". Only erase operations can convert                                  Last Address?
a "0" to a "1".
                                                                                          Yes
Unlock Bypass Command Sequence
                                                                               Programming
The unlock bypass feature allows the system to pro-                              Completed
gram bytes or words to the device faster than using the
standard program command sequence. The unlock               Note: See Table 5 for program command sequence.
bypass command sequence is initiated by first writing
two unlock cycles. This is followed by a third write                      Figure 3. Program Operation
cycle containing the unlock bypass command, 20h.
The device then enters the unlock bypass mode. A            Chip Erase Command Sequence
two-cycle unlock bypass program command sequence
is all that is required to program in this mode. The first  Chip erase is a six bus cycle operation. The chip erase
cycle in this sequence contains the unlock bypass pro-      command sequence is initiated by writing two unlock
gram command, A0h; the second cycle contains the            cycles, followed by a set-up command. Two additional
program address and data. Additional data is pro-           unlock write cycles are then followed by the chip erase
grammed in the same manner. This mode dispenses             command, which in turn invokes the Embedded Erase
with the initial two unlock cycles required in the stan-    algorithm. The device does not require the system to
dard program command sequence, resulting in faster          preprogram prior to erase. The Embedded Erase algo-
total programming time. Table 5 shows the require-          rithm automatically preprograms and verifies the entire
ments for the command sequence.                             memory for an all zero data pattern prior to electrical
                                                            erase. The system is not required to provide any con-
During the unlock bypass mode, only the Unlock By-          trols or timings during these operations. Table 5 shows
pass Program and Unlock Bypass Reset commands               the address and data requirements for the chip erase
are valid. To exit the unlock bypass mode, the system       command sequence.
must issue the two-cycle unlock bypass reset com-
mand sequence. The first cycle must contain the pro-        Any commands written to the chip during the Embed-
gram address and the data 90h. The second cycle             ded Erase algorithm are ignored. Note that a hard-
need only contain the data 00h. The device then re-         ware reset during the chip erase operation
turns to reading array data.                                immediately terminates the operation. The Chip Erase
                                                            command sequence should be reinitiated once the de-
Figure 3 illustrates the algorithm for the program oper-
ation. See the Erase/Program Operations table in "AC
Characteristics" for parameters, and to Figure 17 for
timing diagrams.

16  Am29LV400B                                                                 21523D4 December 4, 2006
                          DATA SHEET

vice has returned to reading array data, to ensure data  Once the sector erase operation has begun, only the
integrity.                                               Erase Suspend command is valid. All other com-
                                                         mands are ignored. Note that a hardware reset dur-
The system can determine the status of the erase op-     ing the sector erase operation immediately terminates
eration by using DQ7, DQ6, DQ2, or RY/BY#. See           the operation. The Sector Erase command sequence
"Write Operation Status" for information on these sta-   should be reinitiated once the device has returned to
tus bits. When the Embedded Erase algorithm is com-      reading array data, to ensure data integrity.
plete, the device returns to reading array data and
addresses are no longer latched.                         When the Embedded Erase algorithm is complete, the
                                                         device returns to reading array data and addresses
Figure 4 illustrates the algorithm for the erase opera-  are no longer latched. The system can determine the
tion. See the Erase/Program Operations tables in "AC     status of the erase operation by using DQ7, DQ6,
Characteristics" for parameters, and to Figure 18 for    DQ2, or RY/BY#. (Refer to "Write Operation Status" for
timing diagrams.                                         information on these status bits.)

Sector Erase Command Sequence                            Figure 4 illustrates the algorithm for the erase opera-
                                                         tion. Refer to the Erase/Program Operations tables in
Sector erase is a six bus cycle operation. The sector    the "AC Characteristics" section for parameters, and to
erase command sequence is initiated by writing two       Figure 18 for timing diagrams.
unlock cycles, followed by a set-up command. Two ad-
ditional unlock write cycles are then followed by the    Erase Suspend/Erase Resume
address of the sector to be erased, and the sector       Commands
erase command. Table 5 shows the address and data
requirements for the sector erase command se-            The Erase Suspend command allows the system to in-
quence.                                                  terrupt a sector erase operation and then read data
                                                         from, or program data to, any sector not selected for
The device does not require the system to preprogram     erasure. This command is valid only during the sector
the memory prior to erase. The Embedded Erase al-        erase operation, including the 50 s time-out period
gorithm automatically programs and verifies the sector   during the sector erase command sequence. The
for an all zero data pattern prior to electrical erase.  Erase Suspend command is ignored if written during
The system is not required to provide any controls or    the chip erase operation or Embedded Program algo-
timings during these operations.                         rithm. Writing the Erase Suspend command during the
                                                         Sector Erase time-out immediately terminates the
After the command sequence is written, a sector erase    time-out period and suspends the erase operation. Ad-
time-out of 50 s begins. During the time-out period,    dresses are "don't-cares" when writing the Erase Sus-
additional sector addresses and sector erase com-        pend command.
mands may be written. Loading the sector erase buffer
may be done in any sequence, and the number of sec-      When the Erase Suspend command is written during a
tors may be from one sector to all sectors. The time     sector erase operation, the device requires a maxi-
between these additional cycles must be less than 50     mum of 20 s to suspend the erase operation. How-
s, otherwise the last address and command might          ever, when the Erase Suspend command is written
not be accepted, and erasure may begin. It is recom-     during the sector erase time-out, the device immedi-
mended that processor interrupts be disabled during      ately terminates the time-out period and suspends the
this time to ensure all commands are accepted. The       erase operation.
interrupts can be re-enabled after the last Sector
Erase command is written. If the time between addi-      After the erase operation has been suspended, the
tional sector erase commands can be assumed to be        system can read array data from or program data to
less than 50 s, the system need not monitor DQ3.        any sector not selected for erasure. (The device "erase
Any command other than Sector Erase or Erase             suspends" all sectors selected for erasure.) Normal
Suspend during the time-out period resets the de-        read and write timings and command definitions apply.
vice to reading array data. The system must rewrite      Reading at any address within erase-suspended sec-
the command sequence and any additional sector ad-       tors produces status data on DQ7DQ0. The system
dresses and commands.                                    can use DQ7, or DQ6 and DQ2 together, to determine
                                                         if a sector is actively erasing or is erase-suspended.
The system can monitor DQ3 to determine if the sec-      See "Write Operation Status" for information on these
tor erase timer has timed out. (See the "DQ3: Sector     status bits.
Erase Timer" section.) The time-out begins from the
rising edge of the final WE# pulse in the command se-    After an erase-suspended program operation is com-
quence.                                                  plete, the system can once again read array data
                                                         within non-suspended sectors. The system can deter-
                                                         mine the status of the program operation using the

December 4, 2006 21523D4  Am29LV400B                     17
    DATA SHEET

DQ7 or DQ6 status bits, just as in the standard pro-     START
gram operation. See "Write Operation Status" for more
information.                                                  Write Erase
                                                         Command Sequence
The system may also write the autoselect command
sequence when the device is in the Erase Suspend                      Data Poll     Embedded
mode. The device allows reading autoselect codes                     from System    Erase
even at addresses within erasing sectors, since the                                 algorithm
codes are not stored in the memory array. When the       No                         in progress
device exits the autoselect mode, the device reverts to              Data = FFh?
the Erase Suspend mode, and is ready for another                               Yes
valid operation. See "Autoselect Command Sequence"
for more information.

The system must write the Erase Resume command
(address bits are "don't care") to exit the erase sus-
pend mode and continue the sector erase operation.
Further writes of the Resume command are ignored.
Another Erase Suspend command can be written after
the device has resumed erasing.

                                                         Erasure Completed

                                                         Notes:
                                                         1. See Table 5 for erase command sequence.
                                                         2. See "DQ3: Sector Erase Timer" for more information.

                                                                         Figure 4. Erase Operation

18  Am29LV400B                                                                      21523D4 December 4, 2006
                                                                                                  DATA SHEET

Command Definitions

                                                         Table 5. Am29LV400B Command Definitions

                  Command   Autoselect (Note 8)                                                                   Bus Cycles (Notes 25)
                   Sequence
                                                                                  Cycles   First      Second      Third      Fourth           Fifth      Sixth
                    (Note 1)
Read (Note 6)                                                                              Addr Data Addr Data  Addr Data Addr Data           Addr Data Addr Data
Reset (Note 7)
                                                                                        1 RA RD
      Manufacturer ID
                                                                                        1 XXX F0
       Device ID,
       Top Boot Block                              Word                                 4  555    AA  2AA  55   555      90 X00 01
       Device ID,                                                                                               AAA
       Bottom Boot Block                           Byte                                    AAA        555       555               X01 22B9
                                                                                                                AAA      90
                                                   Word                                 4  555    AA  2AA  55   555
                                                                                                                AAA               X02 B9
                                                   Byte                                    AAA        555                         X01 22BA
                                                                                                                555      90
                                                   Word                                 4  555    AA  2AA  55                     X02 BA
                                                                                                                AAA               (SA) XX00
                                                   Byte                                    AAA        555                         X02 XX01
                                                                                                                555      90
                            Sector Protect Verify  Word                                    555        2AA       AAA               (SA) 00
                            (Note 9)                                                                            555               X04 01
                                                                                        4         AA       55   AAA
                                                                                                                         A0 PA PD
                                                   Byte                                    AAA        555
                                                                                                                         20
Program                                            Word                                 4  555    AA  2AA  55

                                                   Byte                                    AAA        555

Unlock Bypass                                      Word  3                                 555    AA  2AA  55

                                                   Byte                                    AAA        555

Unlock Bypass Program (Note 10) 2 XXX A0 PA PD

Unlock Bypass Reset (Note 11)                            2 XXX 90 XXX 00

Chip Erase                                         Word                                 6  555    AA  2AA  55   555      80  555          AA  2AA    55  555    10
                                                                                                                AAA
                                                   Byte                                    AAA        555       555          AAA              555        AAA
                                                                                                                AAA
Sector Erase                                       Word                                 6  555    AA  2AA  55            80  555          AA  2AA    55 SA 30

                                                   Byte                                    AAA        555                    AAA              555

Erase Suspend (Note 12)                                                                 1 XXX B0

Erase Resume (Note 13)                                                                  1 XXX 30

Legend:

X = Don't care                                                                                                  PD = Data to be programmed at location PA. Data latches on the
                                                                                                                rising edge of WE# or CE# pulse, whichever happens first.
RA = Address of the memory location to be read.
                                                                                                                SA = Address of the sector to be verified (in autoselect mode) or
RD = Data read from location RA during read operation.                                                          erased. Address bits A17A12 uniquely select any sector.

PA = Address of the memory location to be programmed.
Addresses latch on the falling edge of the WE# or CE# pulse,
whichever happens later.

Notes:
1. See Table 1 for description of bus operations.

2. All values are in hexadecimal.                                                                               8. The fourth cycle of the autoselect command sequence is a
                                                                                                                     read cycle.
3. Except when reading array or autoselect data, all bus cycles
     are write operations.                                                                                      9. The data is 00h for an unprotected sector and 01h for a
                                                                                                                     protected sector. See "Autoselect Command Sequence" for
4. Data bits DQ15DQ8 are don't cares for unlock and command                                                         more information.
     cycles.
                                                                                                                10. The Unlock Bypass command is required prior to the Unlock
5. Address bits A17A11 are don't cares for unlock and                                                               Bypass Program command.
     command cycles, except when SA or PA required.
                                                                                                                11. The Unlock Bypass Reset command is required to return to
6. No unlock or command cycles required when reading array                                                           reading array data when the device is in the unlock bypass
     data.                                                                                                           mode.

7. The Reset command is required to return to reading array data                                                12. The system may read and program in non-erasing sectors, or
     when device is in the autoselect mode, or if DQ5 goes high                                                      enter the autoselect mode, when in the Erase Suspend mode.
     (while the device is providing status data).                                                                    The Erase Suspend command is valid only during a sector
                                                                                                                     erase operation.

13. The Erase Resume command is valid only during the Erase Suspend mode.

December 4, 2006 21523D4                                                                              Am29LV400B                                                19
    DATA SHEET

WRITE OPERATION STATUS                                     Table 6 shows the outputs for Data# Polling on DQ7.
                                                           Figure 5 shows the Data# Polling algorithm.
The device provides several bits to determine the sta-
tus of a write operation: DQ2, DQ3, DQ5, DQ6, DQ7,                               START
and RY/BY#. Table 6 and the following subsections
describe the functions of these bits. DQ7, RY/BY#,
and DQ6 each offer a method for determining whether
a program or erase operation is complete or in
progress. These three bits are discussed first.

DQ7: Data# Polling                                             Read DQ7DQ0
                                                                   Addr = VA
The Data# Polling bit, DQ7, indicates to the host sys-
tem whether an Embedded Algorithm is in progress or            DQ7 = Data?       Yes
completed, or whether the device is in Erase Suspend.
Data# Polling is valid after the rising edge of the final      No
WE# pulse in the program or erase command se-
quence.                                                    No  DQ5 = 1?

During the Embedded Program algorithm, the device                           Yes
outputs on DQ7 the complement of the datum pro-
grammed to DQ7. This DQ7 status also applies to pro-           Read DQ7DQ0
gramming during Erase Suspend. When the                            Addr = VA
Embedded Program algorithm is complete, the device
outputs the datum programmed to DQ7. The system                DQ7 = Data?       Yes
must provide the program address to read valid status
information on DQ7. If a program address falls within a             No                PASS
protected sector, Data# Polling on DQ7 is active for           FAIL
approximately 1 s, then the device returns to reading
array data.                                                Notes:
                                                           1. VA = Valid address for programming. During a sector
During the Embedded Erase algorithm, Data# Polling
produces a "0" on DQ7. When the Embedded Erase                 erase operation, a valid address is an address within
algorithm is complete, or if the device enters the Erase       any sector selected for erasure. During chip erase, a
Suspend mode, Data# Polling produces a "1" on DQ7.             valid address is any non-protected sector address.
This is analogous to the complement/true datum out-
put described for the Embedded Program algorithm:          2. DQ7 should be rechecked even if DQ5 = "1" because
the erase function changes all the bits in a sector to         DQ7 may change simultaneously with DQ5.
"1"; prior to this, the device outputs the "complement,"
or "0." The system must provide an address within any                 Figure 5. Data# Polling Algorithm
of the sectors selected for erasure to read valid status
information on DQ7.

After an erase command sequence is written, if all
sectors selected for erasing are protected, Data# Poll-
ing on DQ7 is active for approximately 100 s, then the
device returns to reading array data. If not all selected
sectors are protected, the Embedded Erase algorithm
erases the unprotected sectors, and ignores the se-
lected sectors that are protected.

When the system detects DQ7 has changed from the
complement to true data, it can read valid data at
DQ7DQ0 on the following read cycles. This is be-
cause DQ7 may change asynchronously with
DQ0DQ6 while Output Enable (OE#) is asserted low.
Figure 19, Data# Polling Timings (During Embedded
Algorithms), in the "AC Characteristics" section illus-
trates this.

20  Am29LV400B                                                                   21523D4 December 4, 2006
                          DATA SHEET

RY/BY#: Ready/Busy#                                         DQ6 also toggles during the erase-suspend-program
                                                            mode, and stops toggling once the Embedded Pro-
The RY/BY# is a dedicated, open-drain output pin that       gram algorithm is complete.
indicates whether an Embedded Algorithm is in
progress or complete. The RY/BY# status is valid after      Table 6 shows the outputs for Toggle Bit I on DQ6. Fig-
the rising edge of the final WE# pulse in the command       ure 6 shows the toggle bit algorithm. Figure 20 in the
sequence. Since RY/BY# is an open-drain output, sev-        "AC Characteristics" section shows the toggle bit tim-
eral RY/BY# pins can be tied together in parallel with a    ing diagrams. Figure 21 shows the differences be-
pull-up resistor to VCC.                                    tween DQ2 and DQ6 in graphical form. See also the
                                                            subsection on DQ2: Toggle Bit II.
If the output is low (Busy), the device is actively eras-
ing or programming. (This includes programming in           DQ2: Toggle Bit II
the Erase Suspend mode.) If the output is high
(Ready), the device is ready to read array data (includ-    The "Toggle Bit II" on DQ2, when used with DQ6, indi-
ing during the Erase Suspend mode), or is in the            cates whether a particular sector is actively erasing
standby mode.                                               (that is, the Embedded Erase algorithm is in progress),
                                                            or whether that sector is erase-suspended. Toggle Bit
Table 6 shows the outputs for RY/BY#. Figures 14, 17        II is valid after the rising edge of the final WE# pulse in
and 18 shows RY/BY# for reset, program, and erase           the command sequence.
operations, respectively.
                                                            DQ2 toggles when the system reads at addresses
DQ6: Toggle Bit I                                           within those sectors that have been selected for era-
                                                            sure. (The system may use either OE# or CE# to con-
Toggle Bit I on DQ6 indicates whether an Embedded           trol the read cycles.) But DQ2 cannot distinguish
Program or Erase algorithm is in progress or com-           whether the sector is actively erasing or is erase-sus-
plete, or whether the device has entered the Erase          pended. DQ6, by comparison, indicates whether the
Suspend mode. Toggle Bit I may be read at any ad-           device is actively erasing, or is in Erase Suspend, but
dress, and is valid after the rising edge of the final      cannot distinguish which sectors are selected for era-
WE# pulse in the command sequence (prior to the             sure. Thus, both status bits are required for sector and
program or erase operation), and during the sector          mode information. Refer to Table 6 to compare outputs
erase time-out.                                             for DQ2 and DQ6.

During an Embedded Program or Erase algorithm op-           Figure 6 shows the toggle bit algorithm in flowchart
eration, successive read cycles to any address cause        form, and the section "DQ2: Toggle Bit II" explains the
DQ6 to toggle. The system may use either OE# or             algorithm. See also the DQ6: Toggle Bit I subsection.
CE# to control the read cycles. When the operation is       Figure 20 shows the toggle bit timing diagram. Figure
complete, DQ6 stops toggling.                               21 shows the differences between DQ2 and DQ6 in
                                                            graphical form.
After an erase command sequence is written, if all
sectors selected for erasing are protected, DQ6 tog-        Reading Toggle Bits DQ6/DQ2
gles for approximately 100 s, then returns to reading
array data. If not all selected sectors are protected, the  Refer to Figure 6 for the following discussion. When-
Embedded Erase algorithm erases the unprotected             ever the system initially begins reading toggle bit sta-
sectors, and ignores the selected sectors that are pro-     tus, it must read DQ7DQ0 at least twice in a row to
tected.                                                     determine whether a toggle bit is toggling. Typically,
                                                            the system would note and store the value of the tog-
The system can use DQ6 and DQ2 together to deter-           gle bit after the first read. After the second read, the
mine whether a sector is actively erasing or is             system would compare the new value of the toggle bit
erase-suspended. When the device is actively erasing        with the first. If the toggle bit is not toggling, the device
(that is, the Embedded Erase algorithm is in progress),     has completed the program or erase operation. The
DQ6 toggles. When the device enters the Erase Sus-          system can read array data on DQ7DQ0 on the fol-
pend mode, DQ6 stops toggling. However, the system          lowing read cycle.
must also use DQ2 to determine which sectors are
erasing or erase-suspended. Alternatively, the system       However, if after the initial two read cycles, the system
can use DQ7 (see the subsection on DQ7: Data# Poll-         determines that the toggle bit is still toggling, the sys-
ing).                                                       tem also should note whether the value of DQ5 is high
                                                            (see the section on DQ5). If it is, the system should
If a program address falls within a protected sector,       then determine again whether the toggle bit is tog-
DQ6 toggles for approximately 2 s after the program        gling, since the toggle bit may have stopped toggling
command sequence is written, then returns to reading        just as DQ5 went high. If the toggle bit is no longer
array data.                                                 toggling, the device has successfully completed the

December 4, 2006 21523D4  Am29LV400B                        21
    DATA SHEET

program or erase operation. If it is still toggling, the de-  status check, the last command might not have been
vice did not completed the operation successfully, and        accepted. Table 6 shows the outputs for DQ3.
the system must write the reset command to return to
reading array data.                                                                   START

The remaining scenario is that the system initially de-                         Read DQ7DQ0
termines that the toggle bit is toggling and DQ5 has                                                  (Note 1)
not gone high. The system may continue to monitor
the toggle bit and DQ5 through successive read cy-                              Read DQ7DQ0
cles, determining the status as described in the previ-
ous paragraph. Alternatively, it may choose to perform            Toggle Bit        No
other system tasks. In this case, the system must start
at the beginning of the algorithm when it returns to de-          = Toggle?
termine the status of the operation (top of Figure 6).
                                                                  Yes
DQ5: Exceeded Timing Limits
                                                              No  DQ5 = 1?
DQ5 indicates whether the program or erase time has
exceeded a specified internal pulse count limit. Under            Yes
these conditions DQ5 produces a "1." This is a failure
condition that indicates the program or erase cycle               Read DQ7DQ0 (Notes
was not successfully completed.
                                                                  Twice             1, 2)
The DQ5 failure condition may appear if the system
tries to program a "1" to a location that is previously
programmed to "0." Only an erase operation can
change a "0" back to a "1." Under this condition, the
device halts the operation, and when the operation
has exceeded the timing limits, DQ5 produces a "1."

Under both these conditions, the system must issue
the reset command to return the device to reading
array data.

DQ3: Sector Erase Timer                                           Toggle Bit        No

After writing a sector erase command sequence, the                = Toggle?
system may read DQ3 to determine whether or not an
erase operation has begun. (The sector erase timer                             Yes     Program/Erase
does not apply to the chip erase command.) If addi-                                 Operation Complete
tional sectors are selected for erasure, the entire                Program/Erase
time-out also applies after each additional sector                 Operation Not
erase command. When the time-out is complete, DQ3                 Complete, Write
switches from "0" to "1." If the time between additional          Reset Command
sector erase commands from the system can be as-
sumed to be less than 50 s, the system need not              Notes:
monitor DQ3. See also the "Sector Erase Command               1. Read toggle bit twice to determine whether or not it is
Sequence" section.
                                                                  toggling. See text.
After the sector erase command sequence is written,           2. Recheck toggle bit because it may stop toggling as DQ5
the system should read the status on DQ7 (Data# Poll-
ing) or DQ6 (Toggle Bit I) to ensure the device has ac-           changes to "1". See text.
cepted the command sequence, and then read DQ3. If
DQ3 is "1", the internally controlled erase cycle has                      Figure 6. Toggle Bit Algorithm
begun; all further commands (other than Erase Sus-
pend) are ignored until the erase operation is com-
plete. If DQ3 is "0", the device will accept additional
sector erase commands. To ensure the command has
been accepted, the system software should check the
status of DQ3 prior to and following each subsequent
sector erase command. If DQ3 is high on the second

22  Am29LV400B                                                                      21523D4 December 4, 2006
                                      DATA SHEET

                                      Table 6. Write Operation Status

Standard         Operation              DQ7      DQ6         DQ5       DQ3      DQ2     RY/BY#
Mode      Embedded Program Algorithm  (Note 2)  Toggle     (Note 1)    N/A   (Note 2)       0
          Embedded Erase Algorithm              Toggle                       No toggle      0
Erase     Reading within Erase         DQ7#                    0         1     Toggle
Suspend   Suspended Sector                0                    0       N/A                  1
Mode      Reading within Non-Erase                                             Toggle
          Suspended Sector            1         No toggle      0       Data
          Erase-Suspend-Program                                        N/A
                                      Data       Data        Data            Data       1
                                      DQ7#      Toggle
                                                               0             N/A        0

Notes:
1. DQ5 switches to `1' when an Embedded Program or Embedded Erase operation has exceeded the maximum timing limits.

    See "DQ5: Exceeded Timing Limits" for more information.

2. DQ7 and DQ2 require a valid address when reading status information. Refer to the appropriate subsection for further
    details.

December 4, 2006 21523D4                    Am29LV400B                                     23
    DATA SHEET

ABSOLUTE MAXIMUM RATINGS                                             Exposure of the device to absolute maximum rating
                                                                     conditions for extended periods may affect device reliability.
Storage Temperature
Plastic Packages . . . . . . . . . . . . . . . 65C to +150C               20 ns                        20 ns

Ambient Temperature                                                  +0.8 V
with Power Applied. . . . . . . . . . . . . . 65C to +125C        0.5 V
                                                                     2.0 V
Voltage with Respect to Ground
                                                                                                       20 ns
     VCC (Note 1). . . . . . . . . . . . . . . . . 0.5 V to +4.0 V
                                                                             Figure 7. Maximum Negative
     A9, OE#, and                                                                  Overshoot Waveform
     RESET# (Note 2). . . . . . . . . . . .0.5 V to +12.5 V
                                                                                                   20 ns
     All other pins (Note 1) . . . . . .0.5 V to VCC+0.5 V
                                                                        VCC
Output Short Circuit Current (Note 3) . . . . . . 200 mA             +2.0 V

Notes:                                                                  VCC
1. Minimum DC voltage on input or I/O pins is 0.5 V.                +0.5 V

    During voltage transitions, input or I/O pins may                 2.0 V
    overshoot VSS to 2.0 V for periods of up to 20 ns. See
    Figure 7. Maximum DC voltage on input or I/O pins is                     20 ns                        20 ns
    VCC +0.5 V. During voltage transitions, input or I/O pins
    may overshoot to VCC +2.0 V for periods up to 20 ns. See                 Figure 8. Maximum Positive
    Figure 8.                                                                     Overshoot Waveform

2. Minimum DC input voltage on pins A9, OE#, and RESET#
    is 0.5 V. During voltage transitions, A9, OE#, and RESET#
    may overshoot VSS to 2.0 V for periods of up to 20 ns. See
    Figure 7. Maximum DC input voltage on pin A9 is +12.5 V
    which may overshoot to 14.0 V for periods up to 20 ns.

3. No more than one output may be shorted to ground at a
    time. Duration of the short circuit should not be greater than
    one second.

Stresses above those listed under "Absolute Maximum
Ratings" may cause permanent damage to the device. This
is a stress rating only; functional operation of the device at
these or any other conditions above those indicated in the
operational sections of this data sheet is not implied.

OPERATING RANGES

Commercial (C) Devices
Ambient Temperature (TA) . . . . . . . . . . . 0C to +70C
Industrial (I) Devices
Ambient Temperature (TA) . . . . . . . . . 40C to +85C
Extended (E) Devices
Ambient Temperature (TA) . . . . . . . . 55C to +125C
VCC Supply Voltages
VCC for regulated voltage range . . . . .+3.0 V to +3.6 V
VCC for full voltage range . . . . . . . . . .+2.7 V to +3.6 V
Operating ranges define those limits between which the functionality of the device is guaranteed.

24  Am29LV400B                                                                                     21523D4 December 4, 2006
                                       DATA SHEET

DC CHARACTERISTICS
CMOS Compatible

Parameter  Description                 Test Conditions                       Min                   Typ  Max Unit

ILI        Input Load Current          VIN = VSS to VCC,                                                1.0  A
                                       VCC = VCC max

ILIT       A9 Input Load Current       VCC = VCC max; A9 = 12.5 V                                       35    A

ILO        Output Leakage Current      VOUT = VSS to VCC,                                               1.0  A
                                       VCC = VCC max

ILR        RESET Input Load Current    VCC = VCC max, RESET# = 12.5 V                                   35    A

                                       CE# = VIL, OE# = VIH,       5 MHz                           7    12

ICC1       VCC Active Read Current     Byte Mode                   1 MHz                           2    4
           (Note 1)                    CE# = VIL, OE# = VIH,       5 MHz                           7                 mA

                                                                                                        12

                                       Word Mode                   1 MHz                           2    4

ICC2       VCC Active Write Current    CE# = VIL, OE# = VIH                                        15   30    mA
           (Notes 2, 3, 5)

ICC3       VCC Standby Current (Note 2) CE#, RESET# = VCC0.3 V                                    0.2  5     A

ICC4       VCC Reset Current (Note 2) RESET# = VSS 0.3 V                                         0.2  5     A

ICC5       Automatic Sleep Mode        VIH = VCC 0.3 V; VIL = VSS 0.3 V                        0.2  5     A
           (Notes 2, 4)

VIL        Input Low Voltage                                                    0.5                    0.8   V
                                                                             0.7 x VCC
VIH        Input High Voltage                                                                           VCC + 0.3 V
                                                                                11.5
VID        Voltage for Autoselect and  VCC = 3.3 V                                                      12.5  V
           Temporary Sector Unprotect

VOL        Output Low Voltage          IOL = 4.0 mA, VCC = VCC min                                      0.45  V
VOH1                                   IOH = 2.0 mA, VCC = VCC min
VOH2       Output High Voltage         IOH = 100 A, VCC = VCC min          0.85 VCC                         V
                                                                             VCC0.4
VLKO       Low VCC Lock-Out Voltage                                                                     2.5   V
           (Note 4)                                                             2.3

Notes:
1. The ICC current listed is typically less than 2 mA/MHz, with OE# at VIH. Typical VCC is 3.0 V.

2. Maximum ICC specifications are tested with VCC = VCCmax.
3. ICC active while Embedded Erase or Embedded Program is in progress.
4. Automatic sleep mode enables the low power mode when addresses remain stable for tACC + 30 ns.
5. Not 100% tested.

December 4, 2006 21523D4               Am29LV400B                                                             25
                                                       DATA SHEET

DC CHARACTERISTICS
Zero Power Flash

        20

               Supply Current in mA  15

                                     10

                                     5

                                     0      500  1000  1500  2000        2500              3000  3500       4000
                                         0

                                                             Time in ns

Note: Addresses are switching at 1 MHz
                  Figure 9. ICC1 Current vs. Time (Showing Active and Automatic Sleep Currents)

       10      Supply Current in mA                                                              3.6 V
        8                                                                                            2.7 V
        6
        4                                        2           3                             4                5
        2
        0                                                    Frequency in MHz
            1

Note: T = 25 C

                                                    Figure 10. Typical ICC1 vs. Frequency

26                                                           Am29LV400B                          21523D4 December 4, 2006
                                          DATA SHEET

TEST CONDITIONS                                                                       Table 7. Test Specifications

                                                       3.3                                      55R,           90,
                                                                                                 70,           120 Unit
                                                                             Test Condition
Device                                                      2.7 k                                      1 TTL gate
Under                                                              Output Load
Test                                                                                           30             100    pF
                                                                   Output Load Capacitance, CL
          CL              6.2 k                                    (including jig capacitance)         5              ns

                                                                   Input Rise and Fall Times           0.03.0        V

                                                                   Input Pulse Levels                  1.5            V

Note:Diodes are IN3064 or equivalent                               Input timing measurement            1.5            V
                   Figure 11. Test Setup                           reference levels

                                                                   Output timing measurement
                                                                   reference levels

Key To Switching Waveforms

WAVEFORM                                  INPUTS                                         OUTPUTS

                                                                        Steady

                                                                   Changing from H to L

                                                                   Changing from L to H

                          Don't Care, Any Change Permitted                            Changing, State Unknown

                                 Does Not Apply                         Center Line is High Impedance State (High Z)

3.0 V   Input             1.5 V                                    Measurement Level            1.5 V     Output
0.0 V

                          Figure 12. Input Waveforms and Measurement Levels

December 4, 2006 21523D4                                    Am29LV400B                                                27
                                           DATA SHEET

AC CHARACTERISTICS
Read Operations

    Parameter                                                                               Speed Options
                                                                                    55R 70 90 120 Unit
JEDEC Std        Description                                        Test Setup       55 70 90 120 ns
                 Read Cycle Time (Note 1)
    tAVAV  tRC                                                                 Min

    tAVQV  tACC Address to Output Delay                             CE# = VIL  Max  55 70 90 120 ns
                                                                    OE# = VIL
    tELQV  tCE Chip Enable to Output Delay                                     Max  55 70 90 120 ns
    tGLQV                                                           OE# = VIL  Max
    tEHQZ
    tGHQZ  tOE Output Enable to Output Delay                                        30 30 35 50 ns

    tAXQX  tDF Chip Enable to Output High Z (Note 1)                           Max                       16          ns

           tDF Output Enable to Output High Z (Note 1)                         Max                       16          ns

                 Output Enable       Read                                      Min                       0           ns
                 Hold Time (Note 1)
           tOEH                      Toggle and                                Min                       10          ns

                                     Data# Polling

           tOH   Output Hold Time From Addresses, CE# or                       Min                       0           ns
                 OE#, Whichever Occurs First (Note 1)

Notes:
1. Not 100% tested.

2. See Figure 11 and Table 7 for test specifications.

    Addresses                                                     tRC
            CE#                                            Addresses Stable
            OE#                                        tACC
           WE#
                                                               tOE                                  tDF
       Outputs                                         tCE
      RESET#            tOEH
       RY/BY# 0 V   HIGH Z                                                                     tOH           HIGH Z
                                                                             Output Valid

                                     Figure 13. Read Operations Timings

28                                                     Am29LV400B                                        21523D4 December 4, 2006
                          DATA SHEET

AC CHARACTERISTICS
Hardware Reset (RESET#)

Parameter

JEDEC Std Description                               Test Setup  All Speed Options                         Unit

tREADY     RESET# Pin Low (During Embedded          Max                                              20   s
           Algorithms) to Read or Write (See Note)

tREADY     RESET# Pin Low (NOT During Embedded      Max                                              500  ns
           Algorithms) to Read or Write (See Note)

tRP RESET# Pulse Width                              Min                                              500  ns
tRH RESET# High Time Before Read (See Note)
tRPD RESET# Low to Standby Mode                     Min                                              50   ns
tRB RY/BY# Recovery Time
                                                    Min                                              20   s

                                                    Min                                              0    ns

Note: Not 100% tested.

RY/BY#

CE#, OE#                                              tRH
  RESET#
                            tRP
   RY/BY#                  tReady
CE#, OE#
                          Reset Timings NOT during Embedded Algorithms
  RESET#                     Reset Timings during Embedded Algorithms

                                           tReady
                                                                                                tRB

                            tRP
                              Figure 14. RESET# Timings

December 4, 2006 21523D4  Am29LV400B                                                                      29
                                 DATA SHEET

AC CHARACTERISTICS
Word/Byte Configuration (BYTE#)

    Parameter                                                               Speed Options

JEDEC  Std. Description                                                 55R 70                  90   120 Unit

       tELFL/tELFH  CE# to BYTE# Switching Low or High     Max                              5             ns
       tFLQZ        BYTE# Switching Low to Output HIGH Z   Max
       tFHQV        BYTE# Switching High to Output Active  Min                              16            ns

                                                                        55              70      90   120  ns

                    CE#

                    OE#

       BYTE#             BYTE#   tELFL                     Data Output                  Data Output
    Switching       DQ0DQ14      tELFH                    (DQ0DQ14)                   (DQ0DQ7)
    from word
                      DQ15/A-1                                 DQ15         Address
        to byte                                               Output          Input
         mode            BYTE#
                                                           tFLQZ
       BYTE#
    Switching       DQ0DQ14             Data Output                      Data Output
    from byte         DQ15/A-1           (DQ0DQ7)                        (DQ0DQ14)

       to word                            Address                       DQ15
         mode                                Input                      Output

                                                           tFHQV

                    Figure 15. BYTE# Timings for Read Operations

                    CE#                  The falling edge of the last WE# signal
                    WE#

                    BYTE#        tSET
                                 (tAS)
                                                           tHOLD (tAH)

Note: Refer to the Erase/Program Operations table for tAS and tAH specifications.
                                         Figure 16. BYTE# Timings for Write Operations

30                               Am29LV400B                                                 21523D4 December 4, 2006
                                             DATA SHEET

AC CHARACTERISTICS
Erase/Program Operations

Parameter                                                                          Speed Options

JEDEC   Std Description                                                       55R  70       90    120  Unit
                                                                                                        ns
tAVAV   tWC Write Cycle Time (Note 1)                    Min                  55   70       90    120   ns
                                                                                                        ns
tAVWL   tAS Address Setup Time                           Min                           0                ns
                                                                                                        ns
tWLAX   tAH Address Hold Time                            Min                  45   45       45    50    ns

tDVWH   tDS Data Setup Time                              Min                  35   35       45    50    ns

tWHDX   tDH Data Hold Time                               Min                           0                ns
                                                                                                        ns
        tOES Output Enable Setup Time                    Min                           0                ns
                                                                                                        ns
tGHWL   tGHWL        Read Recovery Time Before Write     Min                           0
                     (OE# High to WE# Low)                                                              s

tELWL  tCS          CE# Setup Time                                Min                 0               sec
tWHEH   tCH          CE# Hold Time                                 Min                                  s
tWLWH   tWP          Write Pulse Width                             Min                 0                ns
tWHWL   tWPH         Write Pulse Width High                        Min                                  ns
                                                      Byte Typ                35   35       35    50
tWHWH1                                                Word Typ
                                                                                       30

        tWHWH1 Programming Operation (Note 2)                                          9

                                                                                       11

tWHWH2 tWHWH2 Sector Erase Operation (Note 2)            Typ                           0.7

        tVCS VCC Setup Time (Note 1)                     Min                           50

        tRB Recovery Time from RY/BY#                    Min                           0

        tBUSY Program/Erase Valid to RY/BY# Delay        Max                           90

Notes:
1. Not 100% tested.

2. See the "Erase And Programming Performance" section for more information.

December 4, 2006 21523D4                     Am29LV400B                                                31
                                                          DATA SHEET

AC CHARACTERISTICS

                   Program Command Sequence (last two cycles)                  Read Status Data (last two cycles)

Addresses           tWC                                   tAS                          PA          PA
                   555h                                     PA

                                                                tAH

    CE#
                                                     tCH

    OE#

                         tWP                                                   tWHWH1

       WE#         tCS              tWPH
       Data
    RY/BY#               tDS
                               tDH

                         A0h                                    PD                         Status  DOUT
                                                                        tBUSY                             tRB

    VCC

             tVCS

Notes:
1. PA = program address, PD = program data, DOUT is the true data at the program address.
2. Illustration shows device in word mode.

                                               Figure 17. Program Operation Timings

32                                                        Am29LV400B                       21523D4 December 4, 2006
                                          DATA SHEET

AC CHARACTERISTICS

                          Erase Command Sequence (last two cycles)        Read Status Data

Addresses                  tWC                    tAS                     VA                VA
        CE#               2AAh
                                                    SA

                                          555h for chip erase

                                                                tAH

OE#                               tCH
WE#                       tWP

Data               tCS                    tWPH                            tWHWH2

                                tDS

                                     tDH

                                55h                      30h                          In    Complete
                                                                                  Progress
                                                10 for Chip Erase
                                                                                                                       tRB
                                                                   tBUSY

RY/BY#       tVCS
    VCC

Notes:
1. SA = sector address (for Sector Erase), VA = Valid Address for reading status data (see "Write Operation Status").
2. Illustration shows device in word mode.

                                        Figure 18. Chip/Sector Erase Operation Timings

December 4, 2006 21523D4                        Am29LV400B                                                                  33
                                                   DATA SHEET

AC CHARACTERISTICS

    Addresses                                 tRC                    VA                    VA
                                               VA                     Complement True
             CE#                           tACC
            OE#                             tCE
            WE#
            DQ7   tCH                      tOE
                        tOEH                                    tDF

                                                             tOH                                         Valid Data      High Z
                                                     Complement                                          Valid Data      High Z

    DQ0DQ6                                        Status Data       Status Data True
      RY/BY#
                  tBUSY

Note: VA = Valid address. Illustration shows first status cycle after command sequence, last status read cycle, and array data read cycle.
                             Figure 19. Data# Polling Timings (During Embedded Algorithms)

Addresses                        tRC                                    VA             VA                            VA
                                 VA
         CE#                  tACC                                    Valid Status
        OE#                    tCE                                   (second read)
        WE#
DQ6/DQ2          tCH                      tOE
   RY/BY#
                       tOEH                        tDF

                                   High Z                  tOH                          Valid Status     Valid Data
                                                   Valid Status                        (stops toggling)
                  tBUSY                            (first read)

Note: VA = Valid address; not required for DQ6. Illustration shows first two status cycle after command sequence, last status read
cycle, and array data read cycle.

                               Figure 20. Toggle Bit Timings (During Embedded Algorithms)

34                                                                   Am29LV400B            21523D4 December 4, 2006
                                            DATA SHEET

AC CHARACTERISTICS

        Enter               Erase               Enter Erase        Erase
     Embedded             Suspend           Suspend Program       Resume

       Erasing

WE#                     Erase  Erase Suspend    Erase             Erase Suspend  Erase                        Erase
                                     Read     Suspend                   Read                                Complete
                                              Program

DQ6

    DQ2

Note: The system may use OE# and CE# to toggle DQ2 and DQ6. DQ2 toggles only when read at an address within an
erase-suspended sector.

                                                          Figure 21. DQ2 vs. DQ6

Temporary Sector Unprotect

Parameter

JEDEC Std Description                                             All Speed Options                                   Unit

     tVIDR VID Rise and Fall Time (See Note)                 Min                 500                                  ns

     tRSP    RESET# Setup Time for Temporary Sector          Min                 4                                    s
             Unprotect

Note: Not 100% tested.

             12 V

     RESET#

             0 or 3 V                                                                                       0 or 3 V

                               tVIDR                                                                 tVIDR
                                              Program or Erase Command Sequence

     CE#

     WE#

                                      tRSP

     RY/BY#

                          Figure 22. Temporary Sector Unprotect Timing Diagram

December 4, 2006 21523D4                      Am29LV400B                                                                  35
                        DATA SHEET

AC CHARACTERISTICS

                   VID

                   VIH

RESET#

SA, A6,                 Valid*                                    Valid*                      Valid*
A1, A0                                                            Verify                    Status
               Sector Protect/Unprotect                            40h
   Data
               60h      60h
    CE#
   WE#   1 s                             Sector Protect: 150 s
                                         Sector Unprotect: 15 ms

      OE#

* For sector protect, A6 = 0, A1 = 1, A0 = 0. For sector unprotect, A6 = 1, A1 = 1, A0 = 0.
                                      Figure 23. Sector Protect/Unprotect Timing Diagram

36                                       Am29LV400B                                          21523D4 December 4, 2006
                                              DATA SHEET

AC CHARACTERISTICS

Alternate CE# Controlled Erase/Program Operations

Parameter                                                                         Speed Options

JEDEC   Std               Description                                         55R 70       90    120 Unit

tAVAV   tWC               Write Cycle Time (Note 1)              Min          55  70       90    120 ns

tAVEL   tAS               Address Setup Time                     Min                  0              ns

tELAX   tAH               Address Hold Time                      Min          45  45       45    50  ns

tDVEH   tDS               Data Setup Time                        Min          35  35       45    50  ns

tEHDX   tDH               Data Hold Time                         Min                  0              ns

        tOES              Output Enable Setup Time               Min                  0              ns

tGHEL   tGHEL             Read Recovery Time Before Write        Min                  0              ns
                          (OE# High to WE# Low)

tWLEL    tWS             WE# Setup Time                         Min                  0              ns
tEHWH     tWH             WE# Hold Time
tELEH    tCP             CE# Pulse Width                        Min                  0              ns
tEHEL   tCPH             CE# Pulse Width High
                                                                 Min          35  35       35    50  ns
tWHWH1  tWHWH1            Programming Operation
                          (Note 2)                               Min                  30             ns

                                                     Byte        Typ                  9
                                                                                                                   s
                                                     Word        Typ
                                                                                      11

tWHWH2  tWHWH2 Sector Erase Operation (Note 2)                   Typ                  0.7            sec

Notes:
1. Not 100% tested.

2. See the "Erase And Programming Performance" section for more information.

December 4, 2006 21523D4                             Am29LV400B                                      37
                                  DATA SHEET

AC CHARACTERISTICS

                 555 for program  PA for program
                 2AA for erase    SA for sector erase
                                  555 for chip erase
                                                                          Data# Polling
    Addresses                                                                               PA

           WE#        tWC         tAS
            OE#
            CE#                                 tAH
           Data
      RESET#          tWH

                                  tGHEL

                                  tCP                        tWHWH1 or 2
                                                       tBUSY
                      tWS         tCPH

                                  tDS
                                      tDH

                                                                          DQ7# DOUT

                 tRH              A0 for program PD for program

                                  55 for erase       30 for sector erase

                                                     10 for chip erase

                      RY/BY#

Notes:
1. PA = program address, PD = program data, DQ7# = complement of the data written to the device, DOUT = data written to the device.
2. Figure indicates the last two bus cycles of the command sequence.
3. Word mode address used as an example.

                               Figure 24. Alternate CE# Controlled Write Operation Timings

38                                              Am29LV400B                                      21523D4 December 4, 2006
                                            DATA SHEET

ERASE AND PROGRAMMING PERFORMANCE

Parameter                                   Typ (Note 1)  Max (Note 2)          Unit                  Comments
Sector Erase Time                                 0.7            15
Chip Erase Time                                   11                            s           Excludes 00h programming
Byte Programming Time                              9            300
Word Programming Time                             11            360             s           prior to erasure (Note 4)
Chip Programming Time                             4.5           13.5
(Note 3)                                          2.9           8.7             s

                                                                                s          Excludes system level overhead

                          Byte Mode                                             s           (Note 5)
                          Word Mode
                                                                                s

Notes:
1. Typical program and erase times assume the following conditions: 25C, 3.0 V VCC, 1,000,000 cycles. Additionally,

    programming typicals assume checkerboard pattern.

2. Under worst case conditions of 90C, VCC = 2.7 V (3.0 V for regulated speed options), 1,000,000 cycles.
3. The typical chip programming time is considerably less than the maximum chip programming time listed, since most bytes

    program faster than the maximum program times listed.

4. In the pre-programming step of the Embedded Erase algorithm, all bytes are programmed to 00h before erasure.

5. System-level overhead is the time required to execute the two- or four-bus-cycle sequence for the program command. See Table 5
    for further information on command definitions.

6. The device has a minimum erase and program cycle endurance of 1,000,000 cycles.

LATCHUP CHARACTERISTICS                                                            Min                         Max
                                                                                 1.0 V
                                      Description                                1.0 V                       12.5 V
Input voltage with respect to VSS on all pins except I/O pins                   100 mA
(including A9, OE#, and RESET#)                                                                            VCC + 1.0 V
Input voltage with respect to VSS on all I/O pins                                                           +100 mA
VCC Current
Includes all pins except VCC. Test conditions: VCC = 3.0 V, one pin at a time.

TSOP AND SO PIN CAPACITANCE

Parameter                 Parameter Description                                 Test Setup  Typ Max Unit
Symbol
                                                                                  VIN = 0
CIN                          Input Capacitance                                  VOUT = 0             6    7.5          pF
COUT                        Output Capacitance                                    VIN = 0
CIN2                      Control Pin Capacitance                                                     8.5  12           pF

                                                                                                      7.5  9            pF

Notes:
1. Sampled, not 100% tested.

2. Test conditions TA = 25C, f = 1.0 MHz.

December 4, 2006 21523D4                           Am29LV400B                                                               39
                                            DATA SHEET

BGA BALL CAPACITANCE

    Parameter                 Parameter Description                Test Setup       Typ Max Unit
     Symbol
                                                                     VIN = 0
     CIN                          Input Capacitance                 VOUT = 0        4.2  5.0    pF
    COUT                        Output Capacitance                   VIN = 0
    CIN2                      Control Pin Capacitance                               5.4  6.5    pF

                                                                                    3.9  4.7    pF

Notes:

1. Sampled, not 100% tested.

2. Test conditions TA = 25C, f = 1.0 MHz.

DATA RETENTION                                         Test Conditions         Min       Unit
                                                              150C
Parameter                                                     125C            10        Years
Minimum Pattern Data Retention Time
                                                                               20        Years

40                                                     Am29LV400B                   21523D4 December 4, 2006
                              DATA SHEET

PHYSICAL DIMENSIONS*
TS 048--48-Pin Standard TSOP

                                          Dwg rev AA; 10/99

December 4, 2006 21523D4      Am29LV400B                     41
                             DATA SHEET

PHYSICAL DIMENSIONS
TSR048--48-Pin Reverse TSOP

                                                                          Dwg rev AA; 10/99

* For reference only. BSC is an ANSI standard for Basic Space Centering.

42                           Am29LV400B                                   21523D4 December 4, 2006
                                                           DATA SHEET

PHYSICAL DIMENSIONS
FBA048--48-ball Fine-Pitch Ball Grid Array (FBGA)
6 x 8 mm package

                                                                                                                                                                                           Dwg rev AF; 10/99

December 4, 2006 21523D4  Am29LV400B                                                                                                                                                                          43
                                                           DATA SHEET

PHYSICAL DIMENSIONS
SO 044--44-Pin Small Outline Package

                                                                       Dwg rev AC; 10/99

44  Am29LV400B                                                         21523D4 December 4, 2006
                          DATA SHEET

REVISION SUMMARY

Revision A (January 1998)                               Physical Dimensions
                                                        Replaced figures with more detailed illustrations. The
First release.                                          FBGA package OPN designation is now FBA048.

Revision B (July 1998)                                  Revision D+1 (November 8, 2000)

Expanded data sheet from Advanced Information to        Global
Preliminary version.                                    Added table of contents. Deleted burn-in option from
                                                        Ordering Information section.
Distinctive Characteristics
Changed "Manufactured on 0.35 m process technol-       Revision D+2 (October 30, 2003)
ogy" to "Manufactured on 0.32 m process technology".
                                                        Package Options
General Description                                     Added Lead (Pb) - Free Packaging Available option.
Second paragraph: Changed "This device is manufac-
tured using AMD's 0.35 m process technology" to        Special Handling Instructions for Fine Pitch Ball
"This device is manufactured using AMD's 0.32 m        Grid Array (FBGA)
process technology".                                    Removed first sentence of second paragraph.

Revision B+1 (August 1998)                              Standard Products - Temperature Range
                                                        Added new D, F, and K temperature ranges, and in-
Global                                                  cluded this new information in the valid combinations
Added the 55 ns speed option.                           for TSOP, SO, and FBGA Packages

Connection Diagrams                                     DC Characteristics - CMOS Compatible
Corrected the orientation identifiers on the reverse    Added ILR.
TSOP package. Changed the FBGA drawing to top           AC Characteristics - Read Operations
view, balls facing down.                                Modified speed options for tEHQZ and tGHQZ.
                                                        AC Characteristics - Word/Byte Configuration
Revision C (January 1999)                               (BYTE#)
                                                        Modified speed options for tFLQZ.
Global                                                  BGA Capacitance
Added -50R speed option.                                Added new table with specified information.

Ordering Information                                    Trademarks
Valid Combinations: Deleted the Am29LV400BT80           Updated.
and Am29LV400BB80 entries.
                                                        Revision D+3 (December 13, 2005)
Erase and Programming Performance
Note 2: Changed "(3.0 V for 55R)' to "(3.0 V for regu-  Global
lated speed options)".                                  This product has been retired and is not available for
                                                        designs. For new and current designs, S29AL004D
Revision C+1 (July 2, 1999)                             supersedes Am29LV400B and is the factory-recom-
                                                        mended migration path. Please refer to the
Global                                                  S29AL004D data sheet for specifications and ordering
Deleted references to the 50R speed option.             information. Availability of this document is retained for
                                                        reference and historical purposes only.
Revision D (January 3, 1999)
                                                        Revision D4 (December 4, 2006)
AC Characteristics--Figure 17. Program
Operations Timing and Figure 18. Chip/Sector            AC Characteristics
Erase Operations                                        Erase/Program Operations table: Changed tBUSY to a
Deleted tGHWL and changed OE# waveform to start at      maximum specification.
high.

December 4, 2006 21523D4  Am29LV400B                    45
    DATA SHEET

Colophon

The products described in this document are designed, developed and manufactured as contemplated for general use, including without limita-
tion, ordinary industrial use, general office use, personal use, and household use, but are not designed, developed and manufactured as con-
templated (1) for any use that includes fatal risks or dangers that, unless extremely high safety is secured, could have a serious effect to the
public, and could lead directly to death, personal injury, severe physical damage or other loss (i.e., nuclear reaction control in nuclear facility,
aircraft flight control, air traffic control, mass transport control, medical life support system, missile launch control in weapon system), or (2) for
any use where chance of failure is intolerable (i.e., submersible repeater and artificial satellite). Please note that Spansion Inc. will not be liable
to you and/or any third party for any claims or damages arising in connection with above-mentioned uses of the products. Any semiconductor
devices have an inherent chance of failure. You must protect against injury, damage or loss from such failures by incorporating safety design
measures into your facility and equipment such as redundancy, fire protection, and prevention of over-current levels and other abnormal operating
conditions. If any products described in this document represent goods or technologies subject to certain restrictions on export under the Foreign
Exchange and Foreign Trade Law of Japan, the US Export Administration Regulations or the applicable laws of any other country, the prior au-
thorization by the respective government entity will be required for export of those products.

Trademarks

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trademarks of Spansion Inc. Other names are for informational purposes only and may be trademarks of their respective owners.

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46  Am29LV400B  21523D4 December 4, 2006
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