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AGL125V2-FVQ144I

器件型号:AGL125V2-FVQ144I
器件类别:半导体    可编程逻辑器件   
厂商名称:Actel
厂商官网:http://www.actel.com/
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器件描述

FPGA, 24576 CLBS, 1000000 GATES, 108 MHz, PBGA144

现场可编程门阵列, 24576 CLBS, 1000000 , 108 MHz, PBGA144

参数

AGL125V2-FVQ144I功能数量 1
AGL125V2-FVQ144I端子数量 144
AGL125V2-FVQ144I最大工作温度 85 Cel
AGL125V2-FVQ144I最小工作温度 -40 Cel
AGL125V2-FVQ144I最大供电/工作电压 1.58 V
AGL125V2-FVQ144I最小供电/工作电压 1.14 V
AGL125V2-FVQ144I额定供电电压 1.2 V
AGL125V2-FVQ144I加工封装描述 13 X 13 MM, 1.45 MM HEIGHT, 1 MM PITCH, HALOGEN FREE AND ROHS COMPLIANT, FBGA-144
AGL125V2-FVQ144I无铅 Yes
AGL125V2-FVQ144I欧盟RoHS规范 Yes
AGL125V2-FVQ144I状态 ACTIVE
AGL125V2-FVQ144I工艺 CMOS
AGL125V2-FVQ144I包装形状 SQUARE
AGL125V2-FVQ144I包装尺寸 GRID ARRAY, LOW PROFILE
AGL125V2-FVQ144I表面贴装 Yes
AGL125V2-FVQ144I端子形式 BALL
AGL125V2-FVQ144I端子间距 1 mm
AGL125V2-FVQ144I端子涂层 TIN SILVER COPPER
AGL125V2-FVQ144I端子位置 BOTTOM
AGL125V2-FVQ144I包装材料 PLASTIC/EPOXY
AGL125V2-FVQ144I温度等级 INDUSTRIAL
AGL125V2-FVQ144I组织 24576 CLBS, 1000000 GATES
AGL125V2-FVQ144I最大FCLK时钟频率 108 MHz
AGL125V2-FVQ144I可配置逻辑模块数量 24576
AGL125V2-FVQ144I可编程逻辑类型 FIELD PROGRAMMABLE GATE ARRAY
AGL125V2-FVQ144I等效门电路数量 1.00E6

文档预览

AGL125V2-FVQ144I器件文档内容

                                                                                                                                    v1.3

IGLOO Low-Power Flash FPGAs                                                                                                              

with Flash*Freeze Technology

Features and Benefits                                            Advanced I/O

Low Power                                                          700 Mbps DDR, LVDS-Capable I/Os (AGL250 and above)

   1.2 V to 1.5 V Core Voltage Support for Low Power               1.2 V, 1.5 V, 1.8 V, 2.5 V, and 3.3 V Mixed-Voltage Operation
   Supports Single-Voltage System Operation
   5 W Power Consumption in Flash*Freeze Mode                     Bank-Selectable I/O Voltages--up to 4 Banks per Chip
   Low-Power Active FPGA Operation
   Flash*Freeze Technology Enables Ultra-Low Power                Single-Ended I/O Standards: LVTTL, LVCMOS
                                                                      3.3 V / 2.5 V / 1.8 V / 1.5 V / 1.2 V, 3.3 V PCI / 3.3 V PCI-X1, and
      Consumption while Maintaining FPGA Content                      LVCMOS 2.5 V / 5.0 V Input1
   Easy Entry to / Exit from Ultra-Low-Power Flash*Freeze
                                                                   Differential I/O Standards: LVPECL, LVDS, B-LVDS, and M-
      Mode
                                                                      LVDS (AGL250 and above)
High Capacity
                                                                   I/O Registers on Input, Output, and Enable Paths
   15 k to 1 Million System Gates                                  Hot-Swappable and Cold-Sparing I/Os
   Up to 144 kbits of True Dual-Port SRAM                         Programmable Output Slew Rate1 and Drive Strength
   Up to 300 User I/Os
                                                                   Weak Pull-Up/-Down
Reprogrammable Flash Technology
                                                                   IEEE 1149.1 (JTAG) Boundary Scan Test
   130-nm, 7-Layer Metal, Flash-Based CMOS Process
   Live-at-Power-Up (LAPU) Level 0 Support                         Pin-Compatible Packages across the IGLOO Family
   Single-Chip Solution
   Retains Programmed Design When Powered Off                   Clock Conditioning Circuit (CCC) and PLL1

In-System Programming (ISP) and Security                            Six CCC Blocks, One with an Integrated PLL

   Secure ISP Using On-Chip 128-Bit Advanced Encryption            Configurable Phase Shift, Multiply/Divide, Delay
      Standard (AES) Decryption (except ARM-enabled IGLOO
      devices) via JTAG (IEEE 1532compliant)1                        Capabilities, and External Feedback

   FlashLock to Secure FPGA Contents                              Wide Input Frequency Range (1.5 MHz up to 250 MHz)

High-Performance Routing Hierarchy                               Embedded Memory

   Segmented, Hierarchical Routing and Clock Structure              1SRkAbMitsoafnFdlasFhIFROOsMwUithserVaNroianbvloe-laAtsipleecMt-eRmatoiory4,608-Bit1 RAM
                                                                  
IGLOO Product Family
                                                                     Blocks (1, 2, 4, 9,  a(enxdcep1t8o1r8g)a1nizations)
                                                                      True Dual-Port SRAM

                                                                 ARM Processor Support in IGLOO FPGAs

                                                                   M1 IGLOO Devices--CortexTM-M1 Soft Processor Available

                                                                      with or without Debug

IGLOO Devices                    AGL015 AGL030 AGL060 AGL125 AGL250 AGL400 AGL600 AGL1000

ARM-Enabled IGLOO Devices                                                    M1AGL250 M1AGL400 M1AGL600 M1AGL1000

System Gates                     15 k  30 k               60 k        125 k  250 k             400 k       600 k                 1M

Typical Equivalent Macrocells    128   256                512         1,024  2,048                                             

VersaTiles (D-flip-flops)        384   768                1,536 3,072        6,144             9,216       13,824                24,576

Flash*Freeze Mode (typical, W)  5     5                     10       16     24                32           36                   53

RAM kbits (1,024 bits)                                     18       36     36                54          108                   144

4,608-Bit Blocks                                           4        8        8               12           24                   32

FlashROM Bits                    1k    1k                    1k       1k     1k                1k          1k                    1k
Secure (AES) ISP 1
Integrated PLL in CCCs 2                                Yes         Yes    Yes               Yes         Yes                   Yes
VersaNet Globals 3
                                                           1        1        1               1            1                    1

                                 6     6                     18       18     18                18           18                   18

I/O Banks                        2     2                     2        2        4               4            4                    4

Maximum User I/Os                49    81                    96       133    143               194         235                   300

Package Pins                     QN68   UC81/CS81          CS121      CS196   CS196 4          CS196       CS281                 CS281
  UC/CS                                QN48, QN68,        QN132       QN132  QN132 4,5
  QFN                                                                                          FG144,      FG144,                FG144,
                                           QN132          VQ100       VQ100    VQ100           FG256,      FG256,                FG256,
  VQFP                                     VQ100          FG144 5     FG144    FG144           FG484       FG484                 FG484
  FBGA

Notes:
1. AES is not available for ARM-enabled IGLOO devices.
2. AGL060 in CS121 does not support the PLL.
3. Six chip (main) and twelve quadrant global networks are available for AGL060 and above.
4. The M1AGL250 device does not support this package.
5. Device/package support TBD
6. For higher densities and support of additional features, refer to the IGLOOe Low-Power Flash FPGAs with Flash*Freeze

    Technology handbook.

1 AGL015 and AGL030 devices do not support this feature.               Supported only by AGL015 and AGL030 devices.

December 2008                                                                                                                            I

2008 Actel Corporation
IGLOO Low-Power Flash FPGAs

I/Os Per Package1

IGLOO Devices  AGL015 AGL030 AGL060 AGL125                         AGL250          AGL400      AGL600      AGL1000

ARM-Enabled                                                     M1AGL250 3      M1AGL400 M1AGL600 M1AGL1000
IGLOO Devices                                                      I/O Type

Package        Single-Ended I/O
                              Single-Ended I/O
                                            Single-Ended I/O
                                                           Single-Ended I/O
                                                                         Single-Ended I/O 2
                                                                                       Differential I/O Pairs
                                                                                                 Single-Ended I/O 2
                                                                                                            Differential I/O Pairs
                                                                                                                     Single-Ended I/O 2
                                                                                                                                Differential I/O Pairs
                                                                                                                                          Single-Ended I/O 2
                                                                                                                                                     Differential I/O Pairs

QN48                        34                                                                            

QN68           49            49                                                                            

UC81                        66                                                                            

CS81                        66                                                                            

CS121                                   96                                                                

VQ100                       77           71         71         68        13                                   
QN132
                            81           80         84   87 7            19 7                                 

CS196                                             133        143       35 143 35                              
FG144
                                    96 7           97         97        24    97 25 97 25 97 25

FG256                                                                     178 38 177 43 177 44

CS281                                                                           215 53 215 53

FG484                                                                     194 38 235 60 300 74

Notes:

1. When considering migrating your design to a lower- or higher-density device, refer to the IGLOO Low-Power Flash FPGAs
     handbook to ensure compliance with design and board migration requirements.

2. Each used differential I/O pair reduces the number of single-ended I/Os available by two.
3. The M1AGL250 device does not support QN132 or CS196 packages. Refer to the IGLOO Low-Power Flash FPGAs

    handbook for position assignments of the 15 LVPECL pairs.
4. FG256 and FG484 are footprint-compatible packages.
5. When the Flash*Freeze pin is used to directly enable Flash*Freeze mode and not used as a regular I/O, the number of

    single-ended user I/Os available is reduced by one.
6. "G" indicates RoHS-compliant packages. Refer to "IGLOO Ordering Information" on page III for the location of the

    "G" in the part number.
7. Device/package support TBD.

IGLOO FPGAs Package Sizes Dimensions

Package        UC81 CS81 CS121                QN68       QN132     CS196  CS281       FG144    VQ100       FG256    FG484
                                              88         88      88    10 10     13 13  14 14     17 17  23 23
Length Width 4 4 5 5 6 6
(mm \ mm)                                       64          64       64     100         169      196         289      529

Nominal Area       16 25              36       0.4         0.5       0.5     0.5         1.0      0.5         1.0      1.0
(mm2)                                          0.90       0.75      1.20    1.05        1.45     1.00        1.60     2.23

Pitch (mm)        0.4 0.5 0.5

Height (mm)    0.80 0.80 0.99

II                                                        v1.3
                                                                                                               IGLOO Low-Power Flash FPGAs

IGLOO Ordering Information

AGL1000  V2 _  FG                  G  144        I

                                                           Application (Temperature Range)

                                                               Blank = Commercial (0C to +70C Ambient Temperature)
                                                                   I = Industrial (40C to +85C Ambient Temperature)

                                                                   PP = Pre-Production
                                                                   ES = Engineering Sample (Room Temperature Only)

                                           Package Lead Count

                                                               Lead-Free Packaging

                                                                   Blank = Standard Packaging
                                                                         G= RoHS-Compliant Packaging

                                                 Package Type

                                                       UC = Micro Chip Scale Package (0.4 mm pitch)
                                                       CS = Chip Scale Package (0.4 mm and 0.5 mm pitches)
                                                       QN = Quad Flat Pack No Leads (0.4 mm and 0.5 mm pitch)
                                                       VQ = Very Thin Quad Flat Pack (0.5 mm pitch)
                                                        FG = Fine Pitch Ball Grid Array (1.0 mm pitch)
                                  Speed Grade
                                           F = 20% Slower than Standard*
                                     Blank = Standard

                 Supply Voltage

                           2 = 1.2 V to 1.5 V
                           5 = 1.5 V only

Part Number

IGLOO Devices

       AGL015 = 15,000 System Gates
       AGL030 = 30,000 System Gates
       AGL060 = 60,000 System Gates
       AGL125 = 125,000 System Gates
       AGL250 = 250,000 System Gates
       AGL400 = 400,000 System Gates
       AGL600 = 600,000 System Gates
     AGL1000 = 1,000,000 System Gates

IGLOO Devices with Cortex-M1

  M1AGL250 = 250,000 System Gates
  M1AGL400 = 400,000 System Gates
  M1AGL600 = 600,000 System Gates
M1AGL1000= 1,000,000 System Gates

Notes:

1. Marking Information: IGLOO V2 devices do not have V2 marking, but IGLOO V5 devices are marked accordingly.
2. The DC and switching characteristics for the F speed grade targets are based only on simulation.

    The characteristics provided for the F speed grade are subject to change after establishing FPGA specifications. Some
    restrictions might be added and will be reflected in future revisions of this document. The F speed grade is only
    supported in the commercial temperature range.

                                           v1.3                                                                III
IGLOO Low-Power Flash FPGAs

Temperature Grade Offerings

         AGL015       AGL030       AGL060  AGL125     AGL250                     AGL400 AGL600 AGL1000

Package                                            M1AGL250 4 M1AGL400 M1AGL600 M1AGL1000

QN48                        C, I                                                             

QN68     C, I                                                                                

UC81                        C, I                                                             

CS81                        C, I                                                             

CS121                            C, I                                                        

VQ100                       C, I  C, I    C, I                          C, I                    
QN132
                            C, I  C, I 3  C, I                          C, I 3                  

CS196                                   C, I                          C, I    C, I             
FG144
                                 C, I 3  C, I                          C, I    C, I  C, I        C, I

FG256                                                                       C, I  C, I        C, I

CS281                                                                            C, I        C, I

FG484                                                                       C, I  C, I        C, I

Notes:

1. C = Commercial temperature range: 0C to 70C ambient temperature.
2. I = Industrial temperature range: 40C to 85C ambient temperature.
3. Device/package support TBD.
4. The M1AGL250 device does not support FG256 or QN132 packages.

Speed Grade and Temperature Grade Matrix

Temperature Grade                                  F 1                                      Std.
C2
I3                                                                                          

                                                                                            

Notes:

1. The characteristics provided for the F speed grade are subject to change after establishing FPGA specifications. Some
     restrictions might be added and will be reflected in future revisions of this document. The F speed grade is only supported in
     the commercial temperature range.

2. C = Commercial temperature range: 0C to 70C ambient temperature.
3. I = Industrial temperature range: 40C to 85C ambient temperature.

References made to IGLOO devices also apply to ARM-enabled IGLOOe devices. The ARM-enabled part numbers start with
M1 (Cortex-M1).
Contact your local Actel representative for device availability:
http://www.actel.com/contact/default.aspx.

AGL015 and AGL030

The AGL015 and AGL030 are architecturally compatible; there are no RAM or PLL features.

IV                                         v1.3
1 IGLOO Device Family Overview

General Description

                  The IGLOO family of flash FPGAs, based on a 130-nm flash process, offers the lowest power FPGA, a
                  single-chip solution, small footprint packages, reprogrammability, and an abundance of advanced
                  features.
                  The Flash*Freeze technology used in IGLOO devices enables entering and exiting an ultra-low-
                  power mode that consumes as little as 5 W while retaining SRAM and register data. Flash*Freeze
                  technology simplifies power management through I/O and clock management with rapid recovery
                  to operation mode.
                  The Low Power Active capability (static idle) allows for ultra-low-power consumption (from 12 W)
                  while the IGLOO device is completely functional in the system. This allows the IGLOO device to
                  control system power management based on external inputs (e.g., scanning for keyboard stimulus)
                  while consuming minimal power.
                  Nonvolatile flash technology gives IGLOO devices the advantage of being a secure, low power,
                  single-chip solution that is live at power-up (LAPU). IGLOO is reprogrammable and offers time-to-
                  market benefits at an ASIC-level unit cost.
                  These features enable designers to create high-density systems using existing ASIC or FPGA design
                  flows and tools.
                  IGLOO devices offer 1 kbit of on-chip, reprogrammable, nonvolatile FlashROM storage as well as
                  clock conditioning circuitry based on an integrated phase-locked loop (PLL). The AGL015 and
                  AGL030 devices have no PLL or RAM support. IGLOO devices have up to 1 million system gates,
                  supported with up to 144 kbits of true dual-port SRAM and up to 300 user I/Os.
                  M1 IGLOO devices support the high-performance, 32-bit Cortex-M1 processor developed by ARM
                  for implementation in FPGAs. Cortex-M1 is a soft processor that is fully implemented in the FPGA
                  fabric. It has a three-stage pipeline that offers a good balance between low-power consumption
                  and speed when implemented in an M1 IGLOO device. The processor runs the ARMv6-M instruction
                  set, has a configurable nested interrupt controller, and can be implemented with or without the
                  debug block. Cortex-M1 is available for free from Actel for use in M1 IGLOO FPGAs.
                  The ARM-enabled devices have Actel ordering numbers that begin with M1AGL and do not support
                  AES decryption.

            Flash*Freeze Technology

                  The IGLOO device offers unique Flash*Freeze technology, allowing the device to enter and exit
                  ultra-low-power Flash*Freeze mode. IGLOO devices do not need additional components to turn off
                  I/Os or clocks while retaining the design information, SRAM content, and registers. Flash*Freeze
                  technology is combined with in-system programmability, which enables users to quickly and easily
                  upgrade and update their designs in the final stages of manufacturing or in the field. The ability of
                  IGLOO V2 devices to support a wide range of core voltage (1.2 V to 1.5 V) allows further reduction
                  in power consumption, thus achieving the lowest total system power.
                  When the IGLOO device enters Flash*Freeze mode, the device automatically shuts off the clocks
                  and inputs to the FPGA core; when the device exits Flash*Freeze mode, all activity resumes and
                  data is retained.
                  The availability of low-power modes, combined with reprogrammability, a single-chip and single-
                  voltage solution, and availability of small-footprint, high pin-count packages, make IGLOO devices
                  the best fit for portable electronics.

v1.3  1-1
IGLOO Device Family Overview

            Flash Advantages

             Low Power

                  Flash-based IGLOO devices exhibit power characteristics similar to those of an ASIC, making them
                  an ideal choice for power-sensitive applications. IGLOO devices have only a very limited power-on
                  current surge and no high-current transition period, both of which occur on many FPGAs.

                  IGLOO devices also have low dynamic power consumption to further maximize power savings;
                  power is even further reduced by the use of a 1.2 V core voltage.

                  Low dynamic power consumption, combined with low static power consumption and Flash*Freeze
                  technology, gives the IGLOO device the lowest total system power offered by any FPGA.

             Security

                  The nonvolatile, flash-based IGLOO devices do not require a boot PROM, so there is no vulnerable
                  external bitstream that can be easily copied. IGLOO devices incorporate FlashLock, which provides a
                  unique combination of reprogrammability and design security without external overhead,
                  advantages that only an FPGA with nonvolatile flash programming can offer.

                  IGLOO devices utilize a 128-bit flash-based lock and a separate AES key to secure programmed
                  intellectual property and configuration data. In addition, all FlashROM data in IGLOO devices can
                  be encrypted prior to loading, using the industry-leading AES-128 (FIPS192) bit block cipher
                  encryption standard. AES was adopted by the National Institute of Standards and Technology
                  (NIST) in 2000 and replaces the 1977 DES standard. IGLOO devices have a built-in AES decryption
                  engine and a flash-based AES key that make them the most comprehensive programmable logic
                  device security solution available today. IGLOO devices with AES-based security allow for secure,
                  remote field updates over public networks such as the Internet, and ensure that valuable IP
                  remains out of the hands of system overbuilders, system cloners, and IP thieves. The contents of a
                  programmed IGLOO device cannot be read back, although secure design verification is possible.

                  Security, built into the FPGA fabric, is an inherent component of the IGLOO family. The flash cells
                  are located beneath seven metal layers, and many device design and layout techniques have been
                  used to make invasive attacks extremely difficult. The IGLOO family, with FlashLock and AES
                  security, is unique in being highly resistant to both invasive and noninvasive attacks. Your valuable
                  IP is protected and secure, making remote ISP possible. An IGLOO device provides the most
                  impenetrable security for programmable logic designs.

             Single Chip

                  Flash-based FPGAs store their configuration information in on-chip flash cells. Once programmed,
                  the configuration data is an inherent part of the FPGA structure, and no external configuration
                  data needs to be loaded at system power-up (unlike SRAM-based FPGAs). Therefore, flash-based
                  IGLOO FPGAs do not require system configuration components such as EEPROMs or
                  microcontrollers to load device configuration data. This reduces bill-of-materials costs and PCB
                  area, and increases security and system reliability.

             Live at Power-Up

                  The Actel flash-based IGLOO devices support Level 0 of the LAPU classification standard. This
                  feature helps in system component initialization, execution of critical tasks before the processor
                  wakes up, setup and configuration of memory blocks, clock generation, and bus activity
                  management. The LAPU feature of flash-based IGLOO devices greatly simplifies total system design
                  and reduces total system cost, often eliminating the need for CPLDs and clock generation PLLs. In
                  addition, glitches and brownouts in system power will not corrupt the IGLOO device's flash
                  configuration, and unlike SRAM-based FPGAs, the device will not have to be reloaded when system
                  power is restored. This enables the reduction or complete removal of the configuration PROM,
                  expensive voltage monitor, brownout detection, and clock generator devices from the PCB design.
                  Flash-based IGLOO devices simplify total system design and reduce cost and design risk while
                  increasing system reliability and improving system initialization time.

                  IGLOO flash FPGAs allow the user to quickly enter and exit Flash*Freeze mode. This is done almost
                  instantly (within 1 s) and the device retains configuration and data in registers and RAM. Unlike
                  SRAM-based FPGAs the device does not need to reload configuration and design state from

1-2  v1.3
                                                                                                               IGLOO Low-Power Flash FPGAs

               external memory components; instead it retains all necessary information to resume operation
               immediately.

           Reduced Cost of Ownership

               Advantages to the designer extend beyond low unit cost, performance, and ease of use. Unlike
               SRAM-based FPGAs, Flash-based IGLOO devices allow all functionality to be live at power-up; no
               external boot PROM is required. On-board security mechanisms prevent access to all the
               programming information and enable secure remote updates of the FPGA logic. Designers can
               perform secure remote in-system reprogramming to support future design iterations and field
               upgrades with confidence that valuable intellectual property cannot be compromised or copied.
               Secure ISP can be performed using the industry-standard AES algorithm. The IGLOO family device
               architecture mitigates the need for ASIC migration at higher user volumes. This makes the IGLOO
               family a cost-effective ASIC replacement solution, especially for applications in the consumer,
               networking/communications, computing, and avionics markets.

           Firm-Error Immunity

               Firm errors occur most commonly when high-energy neutrons, generated in the upper atmosphere,
               strike a configuration cell of an SRAM FPGA. The energy of the collision can change the state of the
               configuration cell and thus change the logic, routing, or I/O behavior in an unpredictable way.
               These errors are impossible to prevent in SRAM FPGAs. The consequence of this type of error can be
               a complete system failure. Firm errors do not exist in the configuration memory of IGLOO flash-
               based FPGAs. Once it is programmed, the flash cell configuration element of IGLOO FPGAs cannot
               be altered by high-energy neutrons and is therefore immune to them. Recoverable (or soft) errors
               occur in the user data SRAM of all FPGA devices. These can easily be mitigated by using error
               detection and correction (EDAC) circuitry built into the FPGA fabric.

           Advanced Flash Technology

               The IGLOO family offers many benefits, including nonvolatility and reprogrammability, through an
               advanced flash-based, 130-nm LVCMOS process with seven layers of metal. Standard CMOS design
               techniques are used to implement logic and control functions. The combination of fine granularity,
               enhanced flexible routing resources, and abundant flash switches allows for very high logic
               utilization without compromising device routability or performance. Logic functions within the
               device are interconnected through a four-level routing hierarchy.

               IGLOO family FPGAs utilize design and process techniques to minimize power consumption in all
               modes of operation.

           Advanced Architecture

               The proprietary IGLOO architecture provides granularity comparable to standard-cell ASICs. The
               IGLOO device consists of five distinct and programmable architectural features (Figure 1-1 on
               page 1-4 and Figure 1-2 on page 1-4):

                   Flash*Freeze technology

                   FPGA VersaTiles

                   Dedicated FlashROM
                   Dedicated SRAM/FIFO memory
                     Extensive CCCs and PLLs

                     Advanced I/O structure

               The FPGA core consists of a sea of VersaTiles. Each VersaTile can be configured as a three-input
               logic function, a D-flip-flop (with or without enable), or a latch by programming the appropriate
               flash switch interconnections. The versatility of the IGLOO core tile as either a three-input lookup
               table (LUT) equivalent or a D-flip-flop/latch with enable allows for efficient use of the FPGA fabric.
               The VersaTile capability is unique to the Actel ProASIC family of third-generation-architecture
               flash FPGAs. VersaTiles are connected with any of the four levels of routing hierarchy. Flash
               switches are distributed throughout the device to provide nonvolatile, reconfigurable interconnect
               programming. Maximum core utilization is possible for virtually any design.

The AGL015 and AGL030 do not support PLL or SRAM.

v1.3  1-3
IGLOO Device Family Overview

                  In addition, extensive on-chip programming circuitry allows for rapid, single-voltage (3.3 V)
                  programming of IGLOO devices via an IEEE 1532 JTAG interface.

                                               Bank 0

        Bank 1                                                               Bank 0  CCC

                                                                                     RAM Block
                                                                                     4,608-Bit Dual-Port
                                                                                     SRAM or FIFO Block*

                                                                                     I/Os

                                                                                     VersaTile

        Bank 1     ISP AES   User Nonvolatile          Flash*Freeze  Charge  Bank 0
                Decryption*      FlashRom              Technology    Pumps

                                                                   Bank 1

* Not supported by AGL015 and AGL030 devices
Figure 1-1 IGLOO Device Architecture Overview with Two I/O Banks (AGL015, AGL030, AGL060, and

                   AGL125)

                             Bank 0

Bank 3                                                                       Bank 1  CCC

                                                                                     RAM Block
                                                                                     4,608-Bit Dual-Port
                                                                                     SRAM or FIFO Block

                                                                                     I/Os

                                                                                     VersaTile

Bank 3                                                                       Bank 1

                   ISP AES   User Nonvolatile  Flash*Freeze          Charge          RAM Block
                Decryption*      FlashRom      Technology            Pumps           4,608-Bit Dual-Port
                                                                                     SRAM or FIFO Block
                                                                                     (AGL600 and AGL1000)

                             Bank 2

Figure 1-2 IGLOO Device Architecture Overview with Four I/O Banks (AGL250, AGL600, AGL400, and
                   AGL1000)

1-4                                                    v1.3
                                                                                                IGLOO Low-Power Flash FPGAs

Flash*Freeze Technology

The IGLOO device has an ultra-low power static mode, called Flash*Freeze mode, which retains all
SRAM and register information and can still quickly return to normal operation. Flash*Freeze
technology enables the user to quickly (within 1 s) enter and exit Flash*Freeze mode by activating
the Flash*Freeze pin while all power supplies are kept at their original values. In addition, I/Os and
global I/Os can still be driven and can be toggling without impact on power consumption, clocks
can still be driven or can be toggling without impact on power consumption, and the device retains
all core registers, SRAM information, and states. I/O states are tristated during Flash*Freeze mode
or can be set to a certain state using weak pull-up or pull-down I/O attribute configuration. No
power is consumed by the I/O banks, clocks, JTAG pins, or PLL, and the device consumes as little as
5 W in this mode.

Flash*Freeze technology allows the user to switch to active mode on demand, thus simplifying the
power management of the device.

The Flash*Freeze pin (active low) can be routed internally to the core to allow the user's logic to
decide when it is safe to transition to this mode. It is also possible to use the Flash*Freeze pin as a
regular I/O if Flash*Freeze mode usage is not planned, which is advantageous because of the
inherent low power static (as low as 12 W) and dynamic capabilities of the IGLOO device. Refer to
Figure 1-3 for an illustration of entering/exiting Flash*Freeze mode.

                     Flash*Freeze                   Actel IGLOOe
                    Mode Control                          FPGA

                                                   Flash*Freeze Pin

Figure 1-3 IGLOO Flash*Freeze Mode

             VersaTiles

                  The IGLOO core consists of VersaTiles, which have been enhanced beyond the ProASICPLUS core
                  tiles. The IGLOO VersaTile supports the following:

                        All 3-input logic functions--LUT-3 equivalent
                        Latch with clear or set
                        D-flip-flop with clear or set
                        Enable D-flip-flop with clear or set
                  Refer to Figure 1-4 for VersaTile configurations.

  LUT-3 Equivalent  D-Flip-Flop with Clear or Set     Enable D-Flip-Flop with Clear or Set

X1                  Data                           Y  Data                      Y
X2 LUT-3 Y
X3                  CLK                D-FF           CLK                 D-FF

                    CLR                               Enable

                                                                     CLR

Figure 1-4 VersaTile Configurations

                                             v1.3                                  1-5
IGLOO Device Family Overview

             User Nonvolatile FlashROM

                  Actel IGLOO devices have 1 kbit of on-chip, user-accessible, nonvolatile FlashROM. The FlashROM
                  can be used in diverse system applications:

                        Internet protocol addressing (wireless or fixed)

                        System calibration settings

                        Device serialization and/or inventory control

                        Subscription-based business models (for example, set-top boxes)

                        Secure key storage for secure communications algorithms

                        Asset management/tracking

                        Date stamping

                        Version management

                  The FlashROM is written using the standard IGLOO IEEE 1532 JTAG programming interface. The
                  core can be individually programmed (erased and written), and on-chip AES decryption can be used
                  selectively to securely load data over public networks (except in the AGL015 and AGL030 devices),
                  as in security keys stored in the FlashROM for a user design.

                  The FlashROM can be programmed via the JTAG programming interface, and its contents can be
                  read back either through the JTAG programming interface or via direct FPGA core addressing. Note
                  that the FlashROM can only be programmed from the JTAG interface and cannot be programmed
                  from the internal logic array.

                  The FlashROM is programmed as 8 banks of 128 bits; however, reading is performed on a byte-by-
                  byte basis using a synchronous interface. A 7-bit address from the FPGA core defines which of the 8
                  banks and which of the 16 bytes within that bank are being read. The three most significant bits
                  (MSBs) of the FlashROM address determine the bank, and the four least significant bits (LSBs) of
                  the FlashROM address define the byte.
                  The Actel IGLOO development software solutions, Libero Integrated Design Environment (IDE)
                  and Designer, have extensive support for the FlashROM. One such feature is auto-generation of
                  sequential programming files for applications requiring a unique serial number in each part.
                  Another feature allows the inclusion of static data for system version control. Data for the
                  FlashROM can be generated quickly and easily using Actel Libero IDE and Designer software tools.
                  Comprehensive programming file support is also included to allow for easy programming of large
                  numbers of parts with differing FlashROM contents.

             SRAM and FIFO

                  IGLOO devices (except the AGL015 and AGL030 devices) have embedded SRAM blocks along their
                  north and south sides. Each variable-aspect-ratio SRAM block is 4,608 bits in size. Available memory
                  configurations are 25618, 5129, 1k4, 2k2, and 4k1 bits. The individual blocks have
                  independent read and write ports that can be configured with different bit widths on each port.
                  For example, data can be sent through a 4-bit port and read as a single bitstream. The embedded
                  SRAM blocks can be initialized via the device JTAG port (ROM emulation mode) using the UJTAG
                  macro (except in the AGL015 and AGL030 devices).

                  In addition, every SRAM block has an embedded FIFO control unit. The control unit allows the
                  SRAM block to be configured as a synchronous FIFO without using additional core VersaTiles. The
                  FIFO width and depth are programmable. The FIFO also features programmable Almost Empty
                  (AEMPTY) and Almost Full (AFULL) flags in addition to the normal Empty and Full flags. The
                  embedded FIFO control unit contains the counters necessary for generation of the read and write
                  address pointers. The embedded SRAM/FIFO blocks can be cascaded to create larger configurations.

             PLL and CCC

                  IGLOO devices provide designers with very flexible clock conditioning circuit (CCC) capabilities.
                  Each member of the IGLOO family contains six CCCs. One CCC (center west side) has a PLL. The
                  AGL015 and AGL030 do not have a PLL.

                  The six CCC blocks are located at the four corners and the centers of the east and west sides. One
                  CCC (center west side) has a PLL.

1-6  v1.3
                                                                                                IGLOO Low-Power Flash FPGAs

All six CCC blocks are usable; the four corner CCCs and the east CCC allow simple clock delay
operations as well as clock spine access.
The inputs of the six CCC blocks are accessible from the FPGA core or from one of several inputs
located near the CCC that have dedicated connections to the CCC block.
The CCC block has these key features:

    Wide input frequency range (fIN_CCC) = 1.5 MHz up to 250 MHz
    Output frequency range (fOUT_CCC) = 0.75 MHz up to 250 MHz
    2 programmable delay types for clock skew minimization
    Clock frequency synthesis (for PLL only)
Additional CCC specifications:
    Internal phase shift = 0, 90, 180, and 270. Output phase shift depends on the output

         divider configuration (for PLL only).
    Output duty cycle = 50% 1.5% or better (for PLL only)
    Low output jitter: worst case < 2.5% clock period peak-to-peak period jitter when single

         global network used (for PLL only)
    Maximum acquisition time is 300 s (for PLL only)
    Exceptional tolerance to input period jitter--allowable input jitter is up to 1.5 ns (for PLL

         only)
    Four precise phases; maximum misalignment between adjacent phases of 40 ps 250 MHz /

         fOUT_CCC (for PLL only)
Global Clocking
IGLOO devices have extensive support for multiple clocking domains. In addition to the CCC and
PLL support described above, there is a comprehensive global clock distribution network.
Each VersaTile input and output port has access to nine VersaNets: six chip (main) and three
quadrant global networks. The VersaNets can be driven by the CCC or directly accessed from the
core via multiplexers (MUXes). The VersaNets can be used to distribute low-skew clock signals or for
rapid distribution of high-fanout nets.

I/Os with Advanced I/O Standards
The IGLOO family of FPGAs features a flexible I/O structure, supporting a range of voltages (1.2 V,
1.5 V, 1.8 V, 2.5 V, and 3.3 V). IGLOO FPGAs support many different I/O standards--single-ended
and differential.
The I/Os are organized into banks, with two or four banks per device. The configuration of these
banks determines the I/O standards supported.
Each I/O module contains several input, output, and enable registers. These registers allow the
implementation of the following:

    Single-Data-Rate applications
    Double-Data-Rate applications--DDR LVDS, B-LVDS, and M-LVDS I/Os for point-to-point

         communications
IGLOO banks for the AGL250 device and above support LVPECL, LVDS, B-LVDS, and M-LVDS. B-LVDS
and M-LVDS can support up to 20 loads.

v1.3  1-7
IGLOO Device Family Overview

Part Number and Revision Date

                  Part Number 51700095-001-6
                  Revised December 2008

List of Changes

                  The following table lists critical changes that were made in the current version of the document.

Previous Version  Changes in Current Version (v1.3)                                                    Page
                                                                                                       N/A
v1.2              QN48 and QN68 were added to the AGL030 for the following tables:
                                                                                                       N/A
(October 2008) "IGLOO Product Family"
                                                                                                       N/A
                  "IGLOO Ordering Information"                                                         N/A

                  "Temperature Grade Offerings"                                                           I
                                                                                                       I, 1-7
                  QN132 is fully supported by AGL125 so footnote 3 was removed.
                                                                                                          I
v1.1              This document was updated to include AGL400 device information. The following
(July 2008)       sections were updated:

                  "IGLOO Product Family"

                  "IGLOO Ordering Information"

                  "Temperature Grade Offerings"

                  "IGLOO Product Family"

                  Figure 1-2 IGLOO Device Architecture Overview with Four I/O Banks (AGL250,
                  AGL600, AGL400, and AGL1000)

v1.0              As a result of the Libero IDE v8.4 release, Actel now offers a wide range of core
(March 2008)      voltage support. The document was updated to change 1.2 V / 1.5 V to 1.2 V to
                  1.5 V.

51700095-001-3    This document was divided into two sections and given a version number, starting
(March 2008)      at v1.0. The first section of the document includes features, benefits, ordering
                  information, and temperature and speed grade offerings. The second section is a
                  device family overview.

51700095-001-2 The "Low Power" section was updated to change "1.2 V and 1.5 V Core Voltage"
(February 2008) to "1.2 V and 1.5 V Core and I/O Voltage." The text "(from 12 W)" was removed

                         from "Low-Power Active FPGA Operation."

                  1.2_V was added to the list of core and I/O voltages in the "Advanced I/O" and
                  "I/Os with Advanced I/O Standards" sections.

                  The "Embedded Memory" section was updated to remove the footnote reference
                  from the section heading and place it instead after "4,608-Bit" and "True Dual-Port
                  SRAM (except 18)."

1-8                                              v1.3
                                                                              IGLOO Low-Power Flash FPGAs

Previous Version                           Changes in Current Version (v1.3)                      Page

51700095-001-1 This document was updated to include AGL015 device information. QN68 is a new N/A
(January 2008) package that was added because it is offered in the AGL015. The following

                         sections were updated:

                  "Features and Benefits"

                  "IGLOO Ordering Information"

                  "Temperature Grade Offerings"

                  "IGLOO Product Family"

                  "IGLOO FPGAs Package Sizes Dimensions"

                  "AGL015 and AGL030" note

                  "IGLOO Device Family Overview"

                  The "Temperature Grade Offerings" table was updated to include M1AGL600.        IV

                  In the "IGLOO Ordering Information" table, the QN package measurements were III
                  updated to include both 0.4 mm and 0.5 mm.

                  In the "General Description" section, the number of I/Os was updated from 288 to 1-5
                  300.

51700095-001-0    The "Low Power" section was updated to change the description of low-power I, 1-1, 1-5
(January 2008)    active FPGA operation to "from 12 W" from "from 25 W." The same update
                  was made in the "General Description" section and the "Flash*Freeze
                  Technology" section.

Advance v0.7      This document was previously in datasheet Advance v0.7. As a result of moving to N/A
(November         the handbook format, Actel has restarted the version numbers. The new version
2007)             number is 51700095-001-0.

Advance v0.6      Table 1 IGLOO Product Family, the "I/Os Per Package1" table, and the          i, ii, iv
(November         Temperature Grade Offerings table were updated to reflect the following: CS196
2007)             is now supported for AGL250; device/package support for QN132 is to be
                  determined for AGL250; the CS281 package was added for AGL600 and AGL1000.

                  Table 2 IGLOO FPGAs Package Sizes Dimensions is new, and package sizes were ii
                  removed from the "I/Os Per Package1" table.

                  The "I/Os Per Package1"table was updated to reflect 77 instead of 79 single- ii
                  ended I/Os for the VG100 package for AGL030.

Advance v0.6 A note was added to "IGLOO Ordering Information" regarding marking iii

(November         information.

2007)

Advance v0.5      Table 1 IGLOO Product Family, the "I/Os Per Package1" table, and the "IGLOO i, ii, iii, iv
(September        Ordering Information", and the Temperature Grade Offerings table were
2007)             updated to add the UC81 package.

Advance v0.4 Table 1 IGLOO Product Family was updated for AGL030 in the Package Pins            i

(September        section to change CS181 to CS81.

2007)

Advance v0.3      Cortex-M1 device information was added to Table 1 IGLOO Product Family, the i, ii, iii, iv
(August 2007)     "I/Os Per Package1" table, "IGLOO Ordering Information", and Temperature
                  Grade Offerings.

                  The number of single-ended I/Os for the CS81 package for AGL030 was updated ii
                  to 66 in the "I/Os Per Package1" table.

Advance v0.2 In Table 1 IGLOO Product Family, the CS81 package was added for AGL030. The        i

(July 2007)       CS196 was replaced by the CS121 for AGL060. Table note 3 was moved to the

                  specific packages to which it applies for AGL060: QN132 and FG144.

                  The CS81 and CS121 packages were added to the "I/Os Per Package1" table. The ii
                  number of single-ended I/Os was removed for the CS196 package in AGL060.
                  Table note 6 was moved to the specific packages to which it applies for AGL060:
                  QN132 and FG144.

                                                    v1.3                                                1-9
IGLOO Device Family Overview

Previous Version              Changes in Current Version (v1.3)                                    Page
                                                                                                     iv
                  The CS81 and CS121 packages were added to the Temperature Grade Offerings
                  table. The temperature grade offerings were removed for the CS196 package in     iii, iv
                  AGL060. Table note 3 was moved to the specific packages to which it applies for
                  AGL060: QN132 and FG144.

Advance v0.1      The words "ambient temperature" were added to the temperature range in the
                  "IGLOO Ordering Information", Temperature Grade Offerings, and "Speed Grade
                  and Temperature Grade Matrix" sections.

Datasheet Categories

             Categories

                  In order to provide the latest information to designers, some datasheets are published before data
                  has been fully characterized. Datasheets are designated as "Product Brief," "Advance,"
                  "Preliminary," and "Production." The definition of these categories are as follows:

             Product Brief

                  The product brief is a summarized version of a datasheet (advance or production) and contains
                  general product information. This document gives an overview of specific device and family
                  information.

             Advance

                  This version contains initial estimated information based on simulation, other products, devices, or
                  speed grades. This information can be used as estimates, but not for production. This label only
                  applies to the DC and Switching Characteristics chapter of the datasheet and will only be used
                  when the data has not been fully characterized.

             Preliminary

                  The datasheet contains information based on simulation and/or initial characterization. The
                  information is believed to be correct, but changes are possible.

             Unmarked (production)

                  This version contains information that is considered to be final.

            Export Administration Regulations (EAR)

                  The products described in this document are subject to the Export Administration Regulations
                  (EAR). They could require an approved export license prior to export from the United States. An
                  export includes release of product or disclosure of technology to a foreign national inside or
                  outside the United States.

Actel Safety Critical, Life Support, and High-Reliability

Applications Policy

                  The Actel products described in this advance status document may not have completed Actel's
                  qualification process. Actel may amend or enhance products during the product introduction and
                  qualification process, resulting in changes in device functionality or performance. It is the
                  responsibility of each customer to ensure the fitness of any Actel product (but especially a new
                  product) for a particular purpose, including appropriateness for safety-critical, life-support, and
                  other high-reliability applications. Consult Actel's Terms and Conditions for specific liability
                  exclusions relating to life-support applications. A reliability report covering all of Actel's products is
                  available on the Actel website at http://www.actel.com/documents/ORT_Report.pdf. Actel also
                  offers a variety of enhanced qualification and lot acceptance screening procedures. Contact your
                  local Actel sales office for additional reliability information.

1-10                          v1.3
2 IGLOO DC and Switching Characteristics

General Specifications

                  DC and switching characteristics for F speed grade targets are based only on simulation.
                  The characteristics provided for the F speed grade are subject to change after establishing FPGA
                  specifications. Some restrictions might be added and will be reflected in future revisions of this
                  document. The F speed grade is only supported in the commercial temperature range.

        Operating Conditions

        Stresses beyond those listed in Table 2-1 may cause permanent damage to the device.

        Exposure to absolute maximum rating conditions for extended periods may affect device reliability.
        Absolute Maximum Ratings are stress ratings only; functional operation of the device at these or
        any other conditions beyond those listed under the Recommended Operating Conditions specified
        in Table 2-2 on page 2-2 is not implied.

Table 2-1 Absolute Maximum Ratings

Symbol  Parameter                                          Limits                                         Units

VCC     DC core supply voltage                             0.3 to 1.65                                   V

VJTAG   JTAG DC voltage                                    0.3 to 3.75                                   V

VPUMP   Programming voltage                                0.3 to 3.75                                   V

VCCPLL  Analog power supply (PLL)                          0.3 to 1.65                                   V

VCCI and VMV 3 DC I/O buffer supply voltage                0.3 to 3.75                                   V

VI      I/O input voltage                    0.3 V to 3.6 V (when I/O hot insertion mode is enabled) V

                                             0.3 V to (VCCI + 1 V) or 3.6 V, whichever voltage is lower
                                             (when I/O hot-insertion mode is disabled)

TSTG 2  Storage Temperature                                65 to +150                                    C
TJ 2    Junction Temperature
                                                           +125                                           C

Notes:

1. The device should be operated within the limits specified by the datasheet. During transitions, the input
    signal may undershoot or overshoot according to the limits shown in Table 2-4 on page 2-3.

2. For flash programming and retention, maximum limits refer to Table 2-3 on page 2-2, and for
    recommended operating limits, refer to Table 2-2 on page 2-2.

3. VMV pins must be connected to the corresponding VCCI pins. See Pin Descriptions for further information.

                                             Advance v0.5                                                 2-1
IGLOO DC and Switching Characteristics

Table 2-2 Recommended Operating Conditions 4

Symbol                                         Parameter                      Commercial       Industrial Units
                                                                               0 to +70 6     40 to +85 7 C
TA          Ambient Temperature                                                 0 to + 85     40 to +100 C
TJ          Junction Temperature 8                                                           1.425 to 1.575 V
VCC 3       1.5 V DC core supply voltage1                                    1.425 to 1.575  1.14 to 1.575 V
                                                                             1.14 to 1.575
            1.2 V1.5 V wide range core
            voltage 2

VJTAG JTAG DC voltage                                                        1.4 to 3.6      1.4 to 3.6         V

VPUMP Programming voltage               Programming Mode                     3.15 to 3.45 3.15 to 3.45 V
                                        Operation 5
                                                                             0 to 3.45       0 to 3.45          V

VCCPLL 9 Analog power supply (PLL) 1.5 V DC core supply voltage1 1.4 to 1.6                  1.4 to 1.6         V

                                        1.2 V1.5 V wide range core 1.14 to 1.575 1.14 to 1.575 V
                                        voltage2

VCCI and 1.2 V DC core supply voltage2                                        1.14 to 1.26 1.14 to 1.26 V
VMV 10 1.5 V DC supply voltage                                               1.425 to 1.575 1.425 to 1.575 V

            1.8 V DC supply voltage                                          1.7 to 1.9      1.7 to 1.9         V

            2.5 V DC supply voltage                                          2.3 to 2.7      2.3 to 2.7         V

            3.3 V wide range DC supply                                       2.7 to 3.6      2.7 to 3.6         V
            voltage 11

            3.3 V DC supply voltage                                          3.0 to 3.6      3.0 to 3.6         V

            LVDS differential I/O                                            2.375 to 2.625 2.375 to 2.625 V

            LVPECL differential I/O                                          3.0 to 3.6      3.0 to 3.6         V

Notes:
1. For IGLOO V5 devices
2. For IGLOO V2 devices only, operating at VCCI  VCC
3. The ranges given here are for power supplies only. The recommended input voltage ranges specific to each

    I/O standard are given in Table 2-24 on page 2-23. VCCI should be at the same voltage within a given I/O
    bank.

4. All parameters representing voltages are measured with respect to GND unless otherwise specified.

5. VPUMP can be left floating during operation (not programming mode).
6. Maximum TJ = 85 C.
7. Maximum TJ = 100 C.
8. To ensure targeted reliability standards are met across ambient and junction operating temperatures, Actel

    recommends that the user follow best design practices using Actel's timing and power simulation tools.

9. VCCPLL pins should be tied to VCC pins. See Pin Descriptions for further information.
10. VMV pins must be connected to the corresponding VCCI pins. See Pin Descriptions for further information.
11. 3.3 V wide range is compliant to the JDEC8a specification and supports 3.0 V VCCI operation.

Table 2-3 Flash Programming Limits Retention, Storage, and Operating Temperature1

                                        Program Retention Maximum Storage Maximum Operating Junction

Product Grade Programming Cycles (biased/unbiased) Temperature TSTG (C) 2               Temperature TJ (C) 2

Commercial  500                         20 years                        110                  100

Industrial  500                         20 years                        110                  100

Notes:
1. This is a stress rating only; functional operation at any condition other than those indicated is not implied.
2. These limits apply for program/data retention only. Refer to Table 2-1 on page 2-1 and Table 2-2 for device

    operating conditions and absolute limits.

2-2                                                       Advance v0.5
                                                                       IGLOO DC and Switching Characteristics

Table 2-4 Overshoot and Undershoot Limits 1

VCCI           Average VCCIGND Overshoot or                           Maximum Overshoot/
2.7 V or less         Undershoot Duration                                    Undershoot2

                as a Percentage of Clock Cycle2                                    1.4 V

                                  10%

               5%                                                      1.49 V

3V             10%                                                     1.1 V

               5%                                                      1.19 V

3.3 V          10%                                                     0.79 V

               5%                                                      0.88 V

3.6 V          10%                                                     0.45 V

               5%                                                      0.54 V

Notes:

1. Based on reliability requirements at junction temperature at 85C.

2. The duration is allowed at one out of six clock cycles. If the overshoot/undershoot occurs at one out of two
    cycles, the maximum overshoot/undershoot has to be reduced by 0.15 V.

3. This table does not provide PCI overshoot/undershoot limits.

               I/O Power-Up and Supply Voltage Thresholds for Power-On Reset
               (Commercial and Industrial)

               Sophisticated power-up management circuitry is designed into every IGLOO device. These circuits
               ensure easy transition from the powered-off state to the powered-up state of the device. The many
               different supplies can power up in any sequence with minimized current spikes or surges. In
               addition, the I/O will be in a known state through the power-up sequence. The basic principle is
               shown in Figure 2-1 on page 2-4 and Figure 2-2 on page 2-5.

               There are five regions to consider during power-up.

               IGLOO I/Os are activated only if ALL of the following three conditions are met:

                   1. VCC and VCCI are above the minimum specified trip points (Figure 2-1 on page 2-4 and
                        Figure 2-2 on page 2-5).

                   2. VCCI > VCC 0.75 V (typical)
                   3. Chip is in the operating mode.

               VCCI Trip Point:
               Ramping up (V5 devices): 0.6 V < trip_point_up < 1.2 V
               Ramping down (V5 Devices): 0.5 V < trip_point_down < 1.1 V
               Ramping up (V2 devices): 0.75 V < trip_point_up < 1.05 V
               Ramping down (V2 devices): 0.65 V < trip_point_down < 0.95 V

               VCC Trip Point:
               Ramping up (V5 devices): 0.6 V < trip_point_up < 1.1 V
               Ramping down (V5 devices): 0.5 V < trip_point_down < 1.0 V
               Ramping up (V2 devices): 0.65 V < trip_point_up < 1.05 V
               Ramping down (V2 devices): 0.55 V < trip_point_down < 0.95 V

               VCC and VCCI ramp-up trip points are about 100 mV higher than ramp-down trip points. This
               specifically built-in hysteresis prevents undesirable power-up oscillations and current surges. Note
               the following:

                   During programming, I/Os become tristated and weakly pulled up to VCCI.
                   JTAG supply, PLL power supplies, and charge pump VPUMP supply have no influence on I/O

                        behavior.

               Advance v0.5                                                                2-3
IGLOO DC and Switching Characteristics

                  PLL Behavior at Brownout Condition

                        Actel recommends using monotonic power supplies or voltage regulators to ensure proper power-
                        up behavior. Power ramp-up should be monotonic at least until VCC and VCCPLX exceed brownout
                        activation levels (see Figure 2-1 and Figure 2-2 on page 2-5 for more details).
                        When PLL power supply voltage and/or VCC levels drop below the VCC brownout levels (0.75 V
                        0.25 V for V5 devices, and 0.75 V 0.2 V for V2 devices), the PLL output lock signal goes low and/or
                        the output clock is lost. Refer to the Brownout Voltage section in the Power-Up/-Down Behavior of
                        Low-Power Flash Devices chapter of the ProASIC3 and ProASIC3E handbooks for information on
                        clock and lock recovery.

                  Internal Power-Up Activation Sequence

                             1. Core
                             2. Input buffers
                             3. Output buffers, after 200 ns delay from input buffer activation
                        To make sure the transition from input buffers to output buffers is clean, ensure that there is no
                        path longer than 100 ns from input buffer to output buffer in your design.

                               VCC = VCCI + VT
                               where VT can be from 0.58 V to 0.9 V (typically 0.75 V)

                          VCC  Region 1: I/O Buffers are OFF    Region 4: I/O               Region 5: I/O buffers are ON
             VCC = 1.575 V                                    buffers are ON.               and power supplies are within
                                                                                            specification.
             VCC = 1.425 V                                    I/Os are functional           I/Os meet the entire datasheet
                                                                                            and timer specifications for
   Activation trip point:                                     (except differential inputs)  speed, VIH/VIL , VOH/VOL , etc.
     Va = 0.85 V 0.25 V
                                                            but slower because VCCI is
Deactivation trip point:                                 below specification. For the
    Vd = 0.75 V 0.25 V
                                                   same reason, input buffers do not

                                   meet V /V levels, and output

                                                  IH IL

                               buffers do not meet VOH/VOL levels.

                               Region 2: I/O buffers are ON.                                Region 3: I/O buffers are ON.
                                                                                            I/Os are functional; I/O DC
                               I/Os are functional (except differential inputs)             specifications are met,
                                                                                            but I/Os are slower because
                               but slower because V /V are below                            the VCC is below specification.

                                                                      CCI CC

                               specification. For the same reason, input

                               buffers do not meet V /V levels, and

                                                                       IH IL

                               output buffers do not meet VOH/VOL levels.

                               Region 1: I/O buffers are OFF

                               Activation trip point:         Min VCCI datasheet specification                               VCCI

                               Va = 0.9 V 0.3 V             voltage at a selected I/O

                               Deactivation trip point:       standard; i.e., 1.425 V or 1.7 V

                               Vd = 0.8 V 0.3 V                      or 2.3 V or 3.0 V

Figure 2-1 V5 Devices I/O State as a Function of VCCI and VCC Voltage Levels

2-4                                                      Advance v0.5
                                                                                             IGLOO DC and Switching Characteristics

                                VCC = VCCI + VT
                                where VT can be from 0.58 V to 0.9 V (typically 0.75 V)

                           VCC  Region 1: I/O Buffers are OFF    Region 4: I/O               Region 5: I/O buffers are ON
             VCC = 1.575 V                                     buffers are ON.               and power supplies are within
                                                                                             specification.
             VCC = 1.14 V                                      I/Os are functional           I/Os meet the entire datasheet
                                                                                             and timer specifications for
   Activation trip point:                                      (except differential inputs)  speed, VIH/VIL , VOH/VOL , etc.
      Va = 0.85 V 0.2 V
                                                             but slower because VCCI is
Deactivation trip point:                                  below specification. For the
      Vd = 0.75 V 0.2 V
                                same reason, input buffers do not

                                    meet VIH/VIL levels, and output
                                buffers do not meet V /V levels.

                                                                        OH OL

                                Region 2: I/O buffers are ON.                                Region 3: I/O buffers are ON.
                                                                                             I/Os are functional; I/O DC
                                I/Os are functional (except differential inputs)             specifications are met,
                                                                                             but I/Os are slower because
                                but slower because VCCI/VCC are below                        the VCC is below specification.
                                specification. For the same reason, input

                                buffers do not meet VIH/VIL levels, and
                                output buffers do not meet VOH/VOL levels.

                                Region 1: I/O buffers are OFF

                                Activation trip point:         Min VCCI datasheet specification                               VCCI

                                Va = 0.9 V 0.15 V            voltage at a selected I/O

                                Deactivation trip point:       standard; i.e., 1.14 V,1.425 V, 1.7 V,

                                Vd = 0.8 V 0.15 V                     2.3 V, or 3.0 V

Figure 2-2 V2 Devices I/O State as a Function of VCCI and VCC Voltage Levels

Thermal Characteristics

Introduction

The temperature variable in the Actel Designer software refers to the junction temperature, not
the ambient temperature. This is an important distinction because dynamic and static power
consumption cause the chip junction to be higher than the ambient temperature.

EQ 2-1 can be used to calculate junction temperature.

TJ = Junction Temperature = T + TA

                                                                                                                                    EQ 2-1

where:

TA = Ambient Temperature
T = Temperature gradient between junction (silicon) and ambient T = ja * P
ja = Junction-to-ambient of the package. ja numbers are located in Table 2-5 on page 2-6.
P = Power dissipation

                                                          Advance v0.5                                                              2-5
IGLOO DC and Switching Characteristics

       Package Thermal Characteristics

       The device junction-to-case thermal resistivity is jc and the junction-to-ambient air thermal
       resistivity is ja. The thermal characteristics for ja are shown for two air flow rates. The absolute
       maximum junction temperature is 110C. EQ 2-2 shows a sample calculation of the absolute

       maximum power dissipation allowed for a 484-pin FBGA package at commercial temperature and

       in still air.

     Maximum Power Allowed = M------a---x---.---j-u---n----c--t---i-o---n-----t--e---m-----p----.-----(-----C----)--------M-----a---x---.---a---m-----b----i-e---n---t----t--e---m-----p---.----(-----C----) = 1----0---0-------C-----------7---0-------C--- = 1.463 W
                                              ja( C/W)                           20.5C/W

                                                                                                      EQ 2-2

Table 2-5 Package Thermal Resistivities

Package Type                                  Device     Pin          Still Air      ja     500 ft./  Units
Quad Flat No Lead                             AGL015   Count jc         TBD       200 ft./    min.    C/W

                                                         68 TBD                     min.      TBD

                                                                                    TBD

                                              AGL030         132 0.4 21.4         16.8      15.3 C/W

                                              AGL060         132 0.3 21.2         16.6      15.0 C/W

                                              AGL125         132 0.2 21.1         16.5      14.9 C/W

                                              AGL250         132 0.1 21.0         16.4      14.8 C/W

Very Thin Quad Flat Pack (VQFP)               All devices 100 10.0 35.3           29.4      27.1 C/W

Chip Scale Package (CSP)                      All devices 196               57.8  47.6      43.3 C/W

Fine Pitch Ball Grid Array (FBGA)             See note* 144 3.8 26.9              22.9      21.5 C/W

                                              See note* 256 3.8 26.6              22.8      21.5 C/W

                                              See note* 484 3.2 20.5              17.0      15.9 C/W

                                              See note* 896 2.4 13.6              10.4      9.4       C/W

                                              AGL060         144 18.6 55.2        49.4      47.2 C/W

                                              AGL1000        144 6.3        31.6  26.2      24.2 C/W

                                              AGL250         256 12.0 38.6        34.7      33.0 C/W

                                              AGL1000        256 6.6        28.1  24.4      22.7 C/W

                                              AGL1000        484 8.0        23.3  19.0      16.7 C/W

* This information applies to all IGLOO devices except those listed below. Detailed device/package thermal
   information for all IGLOO devices will be available in future revisions of the datasheet.

       Temperature and Voltage Derating Factors

Table 2-6 Temperature and Voltage Derating Factors for Timing Delays (normalized to TJ = 70C,
                   VCC = 1.425 V)
                   For IGLOO V2 or V5 devices, 1.5 V DC Core Supply Voltage

Array Voltage                                 Junction Temperature (C)
VCC (V)
                   40C                0C            25C    70C               85C            110C
1.425               0.95                                                                           1.02
                                        0.96           0.98           1.00        1.01

1.5                0.88                 0.89           0.91           0.93        0.93            0.94

1.575              0.82                 0.84           0.85           0.87        0.88            0.89

2-6                                           Advance v0.5
                                                                          IGLOO DC and Switching Characteristics

Table 2-7 Temperature and Voltage Derating Factors for Timing Delays (normalized to TJ = 70C,
                   VCC = 1.14 V)
                   For IGLOO V2, 1.2 V DC Core Supply Voltage

Array Voltage                                    Junction Temperature (C)
VCC (V)
                      40C        0C           25C               70C              85C          110C
1.14                   0.97                                                                          1.01
                                   0.98          0.99               1.00              1.01

1.2                   0.86         0.87          0.89               0.89              0.90              0.91

1.26                  0.79         0.80          0.81               0.82              0.83              0.83

Calculating Power Dissipation

             Quiescent Supply Current

             Quiescent supply current (IDD) calculation depends on multiple factors, including operating
             voltages (VCC, VCCI, and VJTAG), operating temperature, system clock frequency, and power modes
             usage. Actel recommends using the PowerCalculator and SmartPower software estimation tools to

             evaluate the projected static and active power based on the user design, power mode usage,

             operating voltage, and temperature.

Table 2-8 Quiescent Supply Current (IDD) Characteristics, IGLOO Flash*Freeze Mode*           AGL1000  Units

                 Core
               Voltage AGL015 AGL030 AGL060 AGL125 AGL250 AGL400 AGL600

Typical 1.2 V         4         4           8    13            20         27          30       44             A

(25C)       1.5 V    6         6           10   18            34         51          72       127            A

* IDD includes VCC, VPUMP, VCCI, VJTAG, and VCCPLL currents. Values do not include I/O static contribution (PDC6 and
   PDC7).

Table 2-9   Quiescent Supply Current (IDD) Characteristics, IGLOO Sleep Mode (VCC = 0 V)*

                              Core
                            Voltage AGL015 AGL030 AGL060 AGL125 AGL250 AGL400 AGL600 AGL1000 Units

VCCI/ VJTAG = 1.2 V (per 1.2 V     1.7      1.7  1.7           1.7  1.7          1.7      1.7      1.7 A

bank) Typical (25C)

VCCI/VJTAG = 1.5 V (per 1.2 V / 1.8         1.8  1.8           1.8  1.8          1.8      1.8      1.8 A

bank) Typical (25C)     1.5 V

VCCI / VJTAG = 1.8 V 1.2 V / 1.9            1.9  1.9           1.9  1.9          1.9      1.9      1.9 A

(per bank) Typical 1.5 V

(25C)

VCCI / VJTAG = 2.5 V 1.2 V / 2.2            2.2  2.2           2.2  2.2          2.2      2.2      2.2 A

(per bank) Typical 1.5 V

(25C)

VCCI / VJTAG = 3.3 V 1.2 V / 2.5            2.5  2.5           2.5  2.5          2.5      2.5      2.5 A

(per bank) Typical 1.5 V

(25C)

* IDD includes VCC, VPUMP, and VCCPLL currents. Values do not include I/O static contribution (PDC6 and PDC7).

Table 2-10 Quiescent Supply Current (IDD) Characteristics, IGLOO Shutdown Mode (VCC, VCCI = 0 V)*

                             Core Voltage        AGL015                   AGL030               Units

Typical (25C)               1.2 V / 1.5 V       0                            0                     A

* IDD includes VCC, VPUMP, VCCI, VJTAG , and VCCPLL currents. Values do not include I/O static contribution (PDC6
   and PDC7).

                                                 Advance v0.5                                                     2-7
IGLOO DC and Switching Characteristics

Table 2-11 Quiescent Supply Current (IDD), No IGLOO Flash*Freeze Mode1

                             Core
                           Voltage AGL015 AGL030 AGL060 AGL125 AGL250 AGL400 AGL600 AGL1000 Units

ICCA Current2

Typical (25C)             1.2 V        5  6    10   13       18          25   28   42                  A

                           1.5 V 14        16   20   28       44          66   82   137 A

ICCI or IJTAG Current3, 4

VCCI/VJTAG = 1.2 V 1.2 V          1.7      1.7  1.7  1.7      1.7         1.7  1.7  1.7 A

(per bank) Typical

(25C)

VCCI / VJTAG = 1.5 V 1.2 V / 1.8           1.8  1.8  1.8      1.8         1.8  1.8  1.8 A

(per bank) Typical 1.5 V

(25C)

VCCI/VJTAG = 1.8 V 1.2 V / 1.9             1.9  1.9  1.9      1.9         1.9  1.9  1.9 A

(per bank) Typical 1.5 V

(25C)

VCCI/VJTAG = 2.5 V 1.2 V / 2.2             2.2  2.2  2.2      2.2         2.2  2.2  2.2 A

(per bank) Typical 1.5 V

(25C)

VCCI/VJTAG = 3.3 V 1.2 V / 2.5             2.5  2.5  2.5      2.5         2.5  2.5  2.5 A

(per bank) Typical 1.5 V

(25C)

Notes:

1. To calculate total device IDD, multiply the number of banks used by ICCI and add ICCA contribution.
2. Includes VCC, VPUMP and VCCPLL currents.
3. Per VCCI or VJTAG bank
4. Values do not include I/O static contribution (PDC6 and PDC7).

2-8                                             Advance v0.5
                                                                        IGLOO DC and Switching Characteristics

              Power per I/O Pin

Table 2-12 Summary of I/O Input Buffer Power (per pin) Default I/O Software Settings
                   Applicable to Advanced I/O Banks

                                 VCCI (V)      Static Power             Dynamic Power
                                               PDC6 (mW)1               PAC9 (W/MHz)2

Single-Ended

3.3 V LVTTL /                    3.3                                                     16.27
3.3 V LVCMOS

2.5 V LVCMOS                     2.5                                                     4.65

1.8 V LVCMOS                     1.8                                                     1.61

1.5 V LVCMOS (JESD8-11)          1.5                                                     0.96
1.2 V LVCMOS3
                                 1.2                                                     0.58

3.3 V PCI                        3.3                                                     17.67

3.3 V PCI-X                      3.3                                                     17.67

Differential

LVDS                             2.5                              2.26                    0.89

LVPECL                           3.3                              5.72                    1.63

Notes:

1. PDC6 is the static power (where applicable) measured on VCCI.
2. PAC9 is the total dynamic power measured on VCCI.
3. Applicable for IGLOO V2 devices only

Table 2-13 Summary of I/O Input Buffer Power (per pin) Default I/O Software Settings
                   Applicable to Standard Plus I/O Banks

                                 VCCI (V)      Static Power             Dynamic Power
                                               PDC6 (mW)1               PAC9 (W/MHz)2

Single-Ended

3.3 V LVTTL /                    3.3                                                     16.41
3.3 V LVCMOS

2.5 V LVCMOS                     2.5                                                     4.75

1.8 V LVCMOS                     1.8                                                     1.66

1.5 V LVCMOS (JESD8-11)          1.5                                                     1.00
1.2 V LVCMOS3
                                 1.2                                                     0.61

3.3 V PCI                        3.3                                                     17.78

3.3 V PCI-X                      3.3                                                     17.78

Notes:

1. PDC6 is the static power (where applicable) measured on VCCI.
2. PAC9 is the total dynamic power measured on VCCI.
3. Applicable for IGLOO V2 devices only.

                                 Advance v0.5                                                    2-9
IGLOO DC and Switching Characteristics

Table 2-14 Summary of I/O Input Buffer Power (per pin) Default I/O Software Settings
                   Applicable to Standard I/O Banks

                                           VCCI (V)            Static Power     Dynamic Power
                                                               PDC6 (mW)1       PAC9 (W/MHz)2

Single-Ended

3.3 V LVTTL /                               3.3                                            17.24
3.3 V LVCMOS

2.5 V LVCMOS                                2.5                                            5.64

1.8 V LVCMOS                                1.8                                            2.63

1.5 V LVCMOS (JESD8-11)                     1.5                                            1.97
1.2 V LVCMOS3
                                            1.2                                            0.57

Notes:

1. PDC6 is the static power (where applicable) measured on VCCI.
2. PAC9 is the total dynamic power measured on VCCI.
3. Applicable for IGLOO V2 devices only.

Table 2-15 Summary of I/O Output Buffer Power (per pin) Default I/O Software Settings1
                   Applicable to Advanced I/O Banks

                                        CLOAD (pF)   VCCI (V)     Static Power   Dynamic Power
                                                                  PDC7 (mW)2    PAC10 (W/MHz)3

Single-Ended

3.3 V LVTTL / 3.3 V LVCMOS              5            3.3                                   136.95

2.5 V LVCMOS                            5            2.5                                   76.84

1.8 V LVCMOS                            5            1.8                                   49.31

1.5 V LVCMOS (JESD8-11)                 5            1.5                                   33.36
1.2 V LVCMOS4                                                                               16.24
                                        5            1.2

3.3 V PCI                               10           3.3                                   194.05

3.3 V PCI-X                             10           3.3                                   194.05

Differential

LVDS                                                2.5             7.74                   78.72

LVPECL                                              3.3             19.54                  143.99

Notes:

1. Dynamic power consumption is given for standard load and software default drive strength and output
    slew.

2. PDC7 is the static power (where applicable) measured on VCCI.
3. PAC10 is the total dynamic power measured on VCCI.
4. Applicable for IGLOO V2 devices only.

2-10                                        Advance v0.5
                                                                  IGLOO DC and Switching Characteristics

Table 2-16 Summary of I/O Output Buffer Power (per pin) Default I/O Software Settings1
                   Applicable to Standard Plus I/O Banks

                            CLOAD (pF)  VCCI (V)                  Static Power   Dynamic Power
                                                                  PDC7 (mW)2    PAC10 (W/MHz)3

Single-Ended

3.3 V LVTTL / 3.3 V LVCMOS  5           3.3                                                122.16

2.5 V LVCMOS                5           2.5                                                68.37

1.8 V LVCMOS                5           1.8                                                34.53

1.5 V LVCMOS (JESD8-11)     5           1.5                                                23.66
1.2 V LVCMOS4                                                                               14.90
                            5           1.2                       

3.3 V PCI                   10          3.3                                                181.06

3.3 V PCI-X                 10          3.3                                                181.06

Notes:

1. Dynamic power consumption is given for standard load and software default drive strength and output
    slew.

2. PDC7 is the static power (where applicable) measured on VCCI.
3. PAC10 is the total dynamic power measured on VCCI.
4. Applicable for IGLOO V2 devices only.

Table 2-17 Summary of I/O Output Buffer Power (per pin) Default I/O Software Settings1
                   Applicable to Standard I/O Banks

                            CLOAD (pF)  VCCI (V)                  Static Power   Dynamic Power
                                                                  PDC7 (mW)2    PAC10 (W/MHz)3

Single-Ended

3.3 V LVTTL / 3.3 V LVCMOS  5           3.3                                                104.38

2.5 V LVCMOS                5           2.5                                                59.86

1.8 V LVCMOS                5           1.8                                                31.26

1.5 V LVCMOS (JESD8-11)     5           1.5                                                21.96
1.2 V LVCMOS4                                                                               13.49
                            5           1.2                       

Notes:

1. Dynamic power consumption is given for standard load and software default drive strength and output
    slew.

2. PDC7 is the static power (where applicable) measured on VCCI.
3. PAC10 is the total dynamic power measured on VCCI.
4. Applicable for IGLOO V2 devices only.

                                Advance v0.5                                                        2 - 11
IGLOO DC and Switching Characteristics

           Power Consumption of Various Internal Resources

Table 2-18 Different Components Contributing to Dynamic Power Consumption in IGLOO Devices
                   For IGLOO V2 or V5 Devices, 1.5 V DC Core Supply Voltage

                                         Device Specific Dynamic Power
                                                       (W/MHz)

Parameter  Definition                   AGL1000 AGL600 AGL400 AGL250 AGL125 AGL060 AGL030 AGL015

PAC1       Clock contribution of a 14.48 12.77 12.77 11.03 11.03 9.3    9.3                           9.3

           Global Rib

PAC2       Clock contribution of a 2.48  1.85 1.58 1.58 0.81 0.81 0.41 0.41
           Global Spine

PAC3       Clock contribution of a                     0.81

           VersaTile row

PAC4       Clock contribution of a                     0.11

           VersaTile used as a

           sequential module

PAC5       First contribution of a                     0.057
           VersaTile used as a
           sequential module

PAC6       Second contribution of                      0.207
           a VersaTile used as a
           sequential module

PAC7       Contribution of a                           0.17

           VersaTile used as a

           combinatorial module

PAC8       Average contribution                        0.7

           of a routing net

PAC9       Contribution of an I/O       See Table 2-12 on page 2-9 through Table 2-14 on page 2-10.
           input pin (standard-
           dependent)

PAC10      Contribution of an I/O       See Table 2-15 on page 2-10 through Table 2-17 on page 2-11.
           output pin (standard-
           dependent)

PAC11      Average contribution                        25.00
           of a RAM block during
           a read operation

PAC12      Average contribution                        30.00
           of a RAM block during
           a write operation

PAC13      Dynamic PLL                                 2.70

           contribution

* For a different output load, drive strength, or slew rate, Actel recommends using the Actel power spreadsheet
   calculator or SmartPower tool in Actel Libero Integrated Design Environment (IDE).

2-12                                     Advance v0.5
                                                  IGLOO DC and Switching Characteristics

Table 2-19 Different Components Contributing to the Static Power Consumption in IGLOO Devices
                   For IGLOO V2 or V5 Devices, 1.5 V DC Core Supply Voltage

                                    Device-Specific Static Power (mW)

Parameter  Definition               AGL1000 AGL600 AGL400 AGL250 AGL125 AGL060 AGL030 AGL015

PDC1       Array static power in    See Table 2-11 on page 2-8.
           Active mode

PDC2       Array static power in    See Table 2-10 on page 2-7.
           Static (Idle) mode

PDC3       Array static power in    See Table 2-8 on page 2-7.
           Flash*Freeze mode

PDC4       Static PLL contribution                                         1.84
PDC5                                                       See Table 2-11 on page 2-8.
           Bank quiescent power
PDC6       (VCCI-dependent)         See Table 2-12 on page 2-9 through Table 2-14 on page 2-10.

           I/O input pin static
           power (standard-
           dependent)

PDC7       I/O output pin static    See Table 2-15 on page 2-10 through Table 2-17 on page 2-11.
           power (standard-
           dependent)

* For a different output load, drive strength, or slew rate, Actel recommends using the Actel power spreadsheet
   calculator or SmartPower tool in Actel Libero Integrated Design Environment (IDE).

                                    Advance v0.5                                                  2 - 13
IGLOO DC and Switching Characteristics

Table 2-20 Different Components Contributing to Dynamic Power Consumption in IGLOO Devices
                   For IGLOO V2 Devices, 1.2 V DC Core Supply Voltage

                                         Device Specific Dynamic Power
                                                       (W/MHz)

Parameter  Definition                   AGL1000 AGL600 AGL400 AGL250 AGL125 AGL060 AGL030 AGL015

PAC1       Clock contribution of a 9.28  8.19 8.19 7.07 7.07 5.96 5.96 5.96
           Global Rib

PAC2       Clock contribution of a 1.59  1.19 1.01 1.01 0.52 0.52 0.26 0.26
           Global Spine

PAC3       Clock contribution of a                     0.52

           VersaTile row

PAC4       Clock contribution of a                     0.07

           VersaTile used as a

           sequential module

PAC5       First contribution of a                     0.045
           VersaTile used as a
           sequential module

PAC6       Second contribution of                      0.186
           a VersaTile used as a
           sequential module

PAC7       Contribution of a                           0.11

           VersaTile used as a

           combinatorial module

PAC8       Average contribution                        0.45

           of a routing net

PAC9       Contribution of an I/O       See Table 2-12 on page 2-9 through Table 2-14 on page 2-10.
           input pin (standard-
           dependent)

PAC10      Contribution of an I/O       See Table 2-15 on page 2-10 through Table 2-17 on page 2-11.
           output pin (standard-
           dependent)

PAC11      Average contribution                        25.00
           of a RAM block during
           a read operation

PAC12      Average contribution                        30.00
           of a RAM block during
           a write operation

PAC13      Dynamic PLL                                 2.10

           contribution

* For a different output load, drive strength, or slew rate, Actel recommends using the Actel power spreadsheet
   calculator or SmartPower tool in Libero IDE.

2-14                                     Advance v0.5
                                                  IGLOO DC and Switching Characteristics

Table 2-21 Different Components Contributing to the Static Power Consumption in IGLOO Device
                   For IGLOO V2 Devices, 1.2 V DC Core Supply Voltage

                                    Device Specific Static Power (mW)

Parameter  Definition               AGL1000 AGL600 AGL400 AGL250 AGL125 AGL060 AGL030 AGL015

PDC1       Array static power in    See Table 2-11 on page 2-8.
           Active mode

PDC2       Array static power in    See Table 2-10 on page 2-7.
           Static (Idle) mode

PDC3       Array static power in    See Table 2-8 on page 2-7.
           Flash*Freeze mode

PDC4       Static PLL contribution                                         0.90
PDC5                                                       See Table 2-11 on page 2-8.
           Bank quiescent power
PDC6       (VCCI-Dependent)         See Table 2-12 on page 2-9 through Table 2-14 on page 2-10.

           I/O input pin static
           power (standard-
           dependent)

PDC7       I/O output pin static    See Table 2-15 on page 2-10 through Table 2-17 on page 2-11.
           power (standard-
           dependent)

* For a different output load, drive strength, or slew rate, Actel recommends using the Actel power spreadsheet
   calculator or SmartPower tool in Actel Libero Integrated Design Environment (IDE).

                                    Advance v0.5                                                  2 - 15
IGLOO DC and Switching Characteristics

   Power Calculation Methodology

                        This section describes a simplified method to estimate power consumption of an application. For
                        more accurate and detailed power estimations, use the SmartPower tool in Actel Libero IDE
                        software.

                        The power calculation methodology described below uses the following variables:

                              The number of PLLs as well as the number and the frequency of each output clock
                                 generated

                              The number of combinatorial and sequential cells used in the design

                              The internal clock frequencies

                              The number and the standard of I/O pins used in the design

                              The number of RAM blocks used in the design

                              Toggle rates of I/O pins as well as VersaTiles--guidelines are provided in Table 2-22 on
                                 page 2-18.

                              Enable rates of output buffers--guidelines are provided for typical applications in
                                 Table 2-23 on page 2-18.

                              Read rate and write rate to the memory--guidelines are provided for typical applications in
                                 Table 2-23 on page 2-18. The calculation should be repeated for each clock domain defined
                                 in the design.

                  Methodology

                     Total Power Consumption--PTOTAL
                             PTOTAL = PSTAT + PDYN
                                  PSTAT is the total static power consumption.
                                  PDYN is the total dynamic power consumption.

                     Total Static Power Consumption--PSTAT
                             PSTAT = (PDC1 or PDC2 or PDC3) + NBANKS * PDC5 + NINPUTS * PDC6 + NOUTPUTS * PDC7
                                  NINPUTS is the number of I/O input buffers used in the design.
                                  NOUTPUTS is the number of I/O output buffers used in the design.
                                  NBANKS is the number of I/O banks powered in the design.

                     Total Dynamic Power Consumption--PDYN
                             PDYN = PCLOCK + PS-CELL + PC-CELL + PNET + PINPUTS + POUTPUTS + PMEMORY + PPLL

                     Global Clock Contribution--PCLOCK
                             PCLOCK = (PAC1 + NSPINE* PAC2 + NROW * PAC3 + NS-CELL* PAC4) * FCLK
                                  NSPINE is the number of global spines used in the user design--guidelines are provided
                                  in Table 2-22 on page 2-18.

                                  NROW is the number of VersaTile rows used in the design--guidelines are provided in
                                  Table 2-22 on page 2-18.

                                  FCLK is the global clock signal frequency.
                                  NS-CELL is the number of VersaTiles used as sequential modules in the design.
                                  PAC1, PAC2, PAC3, and PAC4 are device-dependent.
                     Sequential Cells Contribution--PS-CELL

                     PS-CELL = NS-CELL * (PAC5 + 1 / 2 * PAC6) * FCLK

                                  NS-CELL is the number of VersaTiles used as sequential modules in the design. When a
                                  multi-tile sequential cell is used, it should be accounted for as 1.

                           1 is the toggle rate of VersaTile outputs--guidelines are provided in Table 2-22 on

                                  page 2-18.

                                  FCLK is the global clock signal frequency.

2-16  Advance v0.5
                                                                                         IGLOO DC and Switching Characteristics

Combinatorial Cells Contribution--PC-CELL

    PC-CELL = NC-CELL* 1 / 2 * PAC7 * FCLK

           NC-CELL is the number of VersaTiles used as combinatorial modules in the design.

         1 is the toggle rate of VersaTile outputs--guidelines are provided in Table 2-22 on

           page 2-18.

           FCLK is the global clock signal frequency.

Routing Net Contribution--PNET

   PNET = (NS-CELL + NC-CELL) * 1 / 2 * PAC8 * FCLK

           NS-CELL is the number of VersaTiles used as sequential modules in the design.
           NC-CELL is the number of VersaTiles used as combinatorial modules in the design.

         1 is the toggle rate of VersaTile outputs--guidelines are provided in Table 2-22 on

           page 2-18.

           FCLK is the global clock signal frequency.

I/O Input Buffer Contribution--PINPUTS

    PINPUTS = NINPUTS * 2 / 2 * PAC9 * FCLK

           NINPUTS is the number of I/O input buffers used in the design.

         2 is the I/O buffer toggle rate--guidelines are provided in Table 2-22 on page 2-18.

           FCLK is the global clock signal frequency.

I/O Output Buffer Contribution--POUTPUTS

   POUTPUTS = NOUTPUTS * 2 / 2 * 1 * PAC10 * FCLK

           NOUTPUTS is the number of I/O output buffers used in the design.

         2 is the I/O buffer toggle rate--guidelines are provided in Table 2-22 on page 2-18.
         1 is the I/O buffer enable rate--guidelines are provided in Table 2-23 on page 2-18.

           FCLK is the global clock signal frequency.

RAM Contribution--PMEMORY

     PMEMORY = PAC11 * NBLOCKS * FREAD-CLOCK * 2 + PAC12 * NBLOCK * FWRITE-CLOCK * 3

           NBLOCKS is the number of RAM blocks used in the design.
           FREAD-CLOCK is the memory read clock frequency.

         2 is the RAM enable rate for read operations.

           FWRITE-CLOCK is the memory write clock frequency.

         3 is the RAM enable rate for write operations--guidelines are provided in Table 2-23

           on page 2-18.

PLL Contribution--PPLL
    PPLL = PDC4 + PAC13 *FCLKOUT
           FCLKOUT is the output clock frequency.1

1. If a PLL is used to generate more than one output clock, include each output clock in the formula by adding its
      corresponding contribution (PAC13* FCLKOUT product) to the total PLL contribution.

Advance v0.5  2 - 17
IGLOO DC and Switching Characteristics

      Guidelines

      Toggle Rate Definition
      A toggle rate defines the frequency of a net or logic element relative to a clock. It is a percentage.
      If the toggle rate of a net is 100%, this means that this net switches at half the clock frequency.
      Below are some examples:

       The average toggle rate of a shift register is 100% because all flip-flop outputs toggle at
          half of the clock frequency.

       The average toggle rate of an 8-bit counter is 25%:

       Bit 0 (LSB) = 100%

       Bit 1     = 50%

       Bit 2     = 25%

      ...

       Bit 7 (MSB) = 0.78125%

       Average toggle rate = (100% + 50% + 25% + 12.5% + . . . + 0.78125%) / 8

      Enable Rate Definition
      Output enable rate is the average percentage of time during which tristate outputs are enabled.
      When nontristate output buffers are used, the enable rate should be 100%.

      Table 2-22 Toggle Rate Guidelines Recommended for Power Calculation

      Component                                  Definition                  Guideline
                  Toggle rate of VersaTile outputs                              10%
      1           I/O buffer toggle rate                                        10%
      2

      Table 2-23 Enable Rate Guidelines Recommended for Power Calculation

      Component                                  Definition                  Guideline
                  I/O output buffer enable rate                                100%
      1           RAM enable rate for read operations                          12.5%
      2           RAM enable rate for write operations                         12.5%
      3

2-18                                    Advance v0.5
                                                                                                              IGLOO DC and Switching Characteristics

User I/O Characteristics

            Timing Model

                                                                                                 I/O Module
                                                                                              (Non-Registered)

                                            Combinational Cell Combinational Cell                                  LVPECL (Applicable to
                                                                                                                   Advanced I/O Banks Only)L
                                                           Y                               Y

                                               tPD = 1.22 ns               tPD = 1.20 ns
                                        Combinational Cell
                                                                                                    tDP = 1.72 ns

                                                                                  I/O Module
                                                                               (Non-Registered)

                                            Y                                                          LVTTL  Output drive strength  =  12  mA
                                                                                                              High slew rate

                                            tPD = 1.80 ns                                  tDP = 3.05 ns (Advanced I/O Banks)

                                            Combinational Cell                                I/O Module
                                                                                           (Non-Registered)

           LVPECL        I/O Module                              Y                                                   LVTTL Output drive strength = 8 mA
     (Applicable        (Registered)                                                                                          High slew rate
   to Advanced      tPY = 1.20 ns              tPD = 1.49 ns
I/O Banks only)                             Combinational Cell                               tDP = 4.12 ns (Advanced I/O Banks)
                                    DQ
                                                                                              I/O Module
                                                                                           (Non-Registered)

                    tICLKQ = 0.43 ns                                                    Y                          LVCMOS 1.5 V Output drive strength = 4 mA
                    tISUD = 0.47 ns                                     tPD = 0.86 ns                                                  High slew rate

                                                                                           tDP = 4.42 ns (Advanced I/O Banks)

Input LVTTL                                                                                            I/O Module
Clock                                                                                                  (Registered)

                                        Register Cell Combinational Cell Register Cell

tPY = 0.87 ns (Advanced I/O Banks)      DQ                              Y  DQ                          DQ                      LVTTL 3.3 V Output drive

                         I/O Module         tPD = 0.92 ns                                                                             strength = 12 mA High slew rate
                      (Non-Registered)                                                                             tDP = 3.05 ns
                                                                                                                   (Advanced I/O Banks)

             LVDS,                      tCLKQ = 0.90 ns                    tCLKQ = 0.90 ns             tOCLKQ = 1.02 ns
           BLVDS,                       tSUD = 0.82 ns                     tSUD = 0.82 ns              tOSUD = 0.52 ns
          M-LVDS
(Applicable for     tPY = 1.35 ns                          Input LVTTL                    Input LVTTL
  Advanced I/O                                             Clock                         Clock
    Banks only)
                                              tPY = 0.87 ns                      tPY = 0.87 ns
                                        (Advanced I/O Banks)               (Advanced I/O Banks)

Figure 2-3 Timing Model

                   Operating Conditions: Std. Speed, Commercial Temperature Range (TJ = 70C), Worst-Case
                   VCC = 1.425 V, for DC 1.5 V Core Voltage, Applicable to V2 and V5 Devices

                                            Advance v0.5                                                                                                      2 - 19
IGLOO DC and Switching Characteristics                                        tDIN                 DIN
                                                                      DQ                                 To Array
                                           tPY
                PAD                                                    CLK

                                                                   Y

             tPY = MAX(tPY(R), tPY(F))                                I/O Interface
             tDIN = MAX(tDIN(R), tDIN(F))

                     VIH

      PAD    Vtrip        Vtrip                                       VIL

                          VCC

      Y       50%                                                                50%
        GND
             tPY                                                      tPY
             (R)                                                      (F)

             DIN      50%                                             VCC
                GND                                                                           50%
                     tDOUT
                       (R)                                                       tDOUT
                                                                                   (F)

Figure 2-4 Input Buffer Timing Model and Delays (example)

2-20                        Advance v0.5
                                                                   IGLOO DC and Switching Characteristics

                         tDOUT                                tDP
                    DQ
                     CLK          DOUT                             PAD

                D  I/O Interface                                                   Std
From Array                                                                        Load

                                                       tDP = MAX(tDP(R), tDP(F))
                                                       tDOUT = MAX(tDOUT(R), tDOUT(F))

                         tDOUT                         tDOUT
                           (R) VCC                       (F)

                   D     50%      50%                         0V

                                  VCC

                   DOUT           50%                  50%
                   PAD                                                        0V
                                   Vtrip
                                    tDP                 VOH
                                    (R)
                                                                            Vtrip
                                                                                     VOL

                                                                   tDP
                                                                   (F)

Figure 2-5 Output Buffer Model and Delays (example)

                                  Advance v0.5                                            2 - 21
IGLOO DC and Switching Characteristics

                  tEOUT

             DQ

      E      CLK                             tZL, tZH, tHZ, tLZ, tZLS, tZHS

             DQ                                          EOUT                    PAD
                                        DOUT

      D      CLK

            I/O Interface                    tEOUT = MAX(tEOUT(r), tEOUT(f))
                                             VCC

      D                                                                    VCC
      E
             50%                             50%                            50%   VCC      50%
      EOUT       tEOUT (R)                        tEOUT (F)                tZH   VCCI      tLZ
      PAD
                50%                             50%                                              10% VCCI
              tZL
                                              tHZ
                   Vtrip VOL                          90% VCCI

                                                                           Vtrip

                                                                      VCC
      D

      E 50%       tEOUT (R)             50%    tEOUT (F)                   VCC
      EOUT
      PAD                    VCC             50%                           50%
                                              VOH                          tZHS
                  50%
                                                                                    Vtrip
                  tZLS
                         Vtrip VOL

Figure 2-6 Tristate Output Buffer Timing Model and Delays (example)

2-22                                         Advance v0.5
                                                                        IGLOO DC and Switching Characteristics

             Overview of I/O Performance

             Summary of I/O DC Input and Output Levels Default I/O Software
             Settings

Table 2-24 Summary of Maximum and Minimum DC Input and Output Levels Applicable to Commercial and
                   Industrial Conditions--Software Default Settings
                   Applicable to Advanced I/O Banks

               Drive Slew          VIL                       VIH        VOL           VOH                                 IOL1 IOH1
                                                                                    Min., V                               mA mA
I/O Standard   Strength Rate Min., V Max., V  Min., V Max., V Max., V

3.3 V LVTTL / 12 mA High 0.3           0.8             2         3.6   0.4         2.4                                   12 12

3.3 V LVCMOS

3.3 V LVCMOS Any2 High 0.3             0.8             2         3.6   0.2         VCCI 0.2 0.1 0.1

Wide Range

2.5 V LVCMOS 12 mA High 0.3            0.7             1.7       2.7   0.7         1.7                                   12 12

1.8 V LVCMOS 12 mA High 0.3 0.35 * VCCI 0.65 * VCCI 1.9                0.45        VCCI                                 12 12
                                                                                    0.45

1.5 V LVCMOS 12 mA High            0.3 0.35 * VCCI 0.65 * VCCI 1.575 0.25 * VCCI   0.75 *                                12 12
1.2 V LVCMOS3 2 mA High            0.3 0.35 * VCCI 0.65 * VCCI 1.26 0.25 * VCCI     VCCI                                 22
3.3 V PCI
                                                            Per PCI specifications  0.75 *
                                                                                     VCCI

3.3 V PCI-X                                   Per PCI-X specifications

Notes:

1. Currents are measured at 85C junction temperature.

2. All LVMCOS 3.3 V software macros support LVCMOS 3.3 V wide range as specified in the JDEC8a specification.

3. Applicable to V2 Devices only.

Table 2-25 Summary of Maximum and Minimum DC Input and Output Levels Applicable to Commercial and
                   Industrial Conditions--Software Default Settings
                   Applicable to Standard Plus I/O Banks

               Drive Slew          VIL                          VIH       VOL        VOH                                  IOL IOH
                                                        Min, V Max, V   Max, V      Min, V                                mA mA
I/O Standard   Strength Rate Min., V Max, V

3.3 V LVTTL /  12 mA High 0.3          0.8             2         3.6   0.4         2.4                                   12 12

3.3 V LVCMOS

3.3 V LVCMOS Any2 High 0.3             0.8             2         3.6   0.2         VCCI 0.2 0.1 0.1

Wide Range

2.5 V LVCMOS 12 mA High 0.3            0.7             1.7       2.7   0.7         1.7                                   12 12

1.8 V LVCMOS   8 mA High 0.3 0.35 * VCCI 0.65 * VCCI 1.9               0.45        VCCI                                 88
                                                                                     0.45

1.5 V LVCMOS   4 mA High 0.3 0.35 * VCCI 0.65 * VCCI 1.575 0.25 * VCCI 0.75 *                                            44
1.2 V LVCMOS3                                                                                                       VCCI  22
3.3 V PCI
               2 mA High 0.3 0.35 * VCCI 0.65 * VCCI 1.26 0.25 * VCCI 0.75 *
                                                                                                                    VCCI

                                                              Per PCI specifications

3.3 V PCI-X                                   Per PCI-X specifications

Notes:

1. Currents are measured at 85C junction temperature.

2. All LVMCOS 3.3 V software macros support LVCMOS 3.3 V wide range as specified in the JDEC8a specification.

3. Applicable to V2 Devices only.

                                        Advance v0.5                                                                      2 - 23
IGLOO DC and Switching Characteristics

Table 2-26 Summary of Maximum and Minimum DC Input and Output Levels Applicable to Commercial and
                   Industrial Conditions--Software Default Settings
                   Applicable to Standard I/O Banks

                  Drive Slew             VIL                    VIH                                 VOL         VOH    IOL1 IOH1
                                                        Min, V Max, V                             Max, V       Min, V  mA mA
I/O Standard   Strength Rate Min, V Max, V

3.3 V LVTTL /     8 mA High 0.3              0.8       2                                    3.6  0.4          2.4          88

3.3 V LVCMOS

3.3 V LVCMOS Any2 High 0.3                   0.8       2                                    3.6  0.2     VCCI 0.2 0.1 0.1

Wide Range

2.5 V LVCMOS 8 mA High 0.3                   0.7       1.7                                  2.7  0.7          1.7          88

1.8 V LVCMOS 4 mA High 0.3 0.35 * VCCI 0.65 * VCCI 1.9                                           0.45         VCCI        4    4

                                                                                                               0.45

1.5 V LVCMOS 2 mA High 0.3 0.35 * VCCI 0.65 * VCCI 1.575 0.25 * VCCI 0.75 * 2 2

                                                                                                               VCCI

1.2 V LVCMOS3 1 mA High 0.3 0.35 * VCCI 0.65 * VCCI 1.26 0.25 * VCCI 0.75 *                                                1    1

                                                                                                               VCCI

Notes:

1. Currents are measured at 85C junction temperature.

2. All LVMCOS 3.3 V software macros support LVCMOS 3.3 V wide range as specified in the JDEC8a
    specification.

3. Applicable to V2 Devices only.

Table 2-27 Summary of Maximum and Minimum DC Input Levels                                                    Industrial2
                   Applicable to Commercial and Industrial Conditions

                                                                                Commercial1

                                                   IIL                                       IIH          IIL               IIH

DC I/O Standards                                   A                                        A           A                A

3.3 V LVTTL / 3.3 V LVCMOS                         10                                        10           15                15

3.3 V LVCMOS Wide Range                            10                                        10           15                15

2.5 V LVCMOS                                       10                                        10           15                15

1.8 V LVCMOS                                       10                                        10           15                15

1.5 V LVCMOS                                       10                                        10           15                15
1.2 V LVCMOS3
                                                   10                                        10           15                15

3.3 V PCI                                          10                                        10           15                15

3.3 V PCI-X                                        10                                        10           15                15

Notes:

1. Commercial range (0C < TA < 70C)
2. Industrial range (40C < TA < 85C)
3. Applicable to V2 Devices only.

2-24                                          Advance v0.5
                                                                   IGLOO DC and Switching Characteristics

Summary of I/O Timing Characteristics Default I/O Software Settings

Table 2-28 Summary of AC Measuring Points                Measuring Trip Point (Vtrip)
Standard                                                                 1.4 V
3.3 V LVTTL / 3.3 V LVCMOS                                                1.2 V
2.5 V LVCMOS                                                             0.90 V
1.8 V LVCMOS                                                             0.75 V
1.5 V LVCMOS                                                            0.60 V
1.2 V LVCMOS
3.3 V PCI                                                         0.285 * VCCI (RR)
                                                                   0.615 * VCCI (FF)
3.3 V PCI-X                                                       0.285 * VCCI (RR)
                                                                   0.615 * VCCI (FF)

Table 2-29 I/O AC Parameter Definitions

Parameter                                    Parameter Definition

tDP        Data to Pad delay through the Output Buffer
tPY        Pad to Data delay through the Input Buffer
tDOUT      Data to Output Buffer delay through the I/O interface
tEOUT      Enable to Output Buffer Tristate Control delay through the I/O interface
tDIN       Input Buffer to Data delay through the I/O interface
tHZ        Enable to Pad delay through the Output Buffer--HIGH to Z
tZH        Enable to Pad delay through the Output Buffer--Z to HIGH
tLZ        Enable to Pad delay through the Output Buffer--LOW to Z
tZL        Enable to Pad delay through the Output Buffer--Z to LOW
tZHS       Enable to Pad delay through the Output Buffer with delayed enable--Z to HIGH
tZLS       Enable to Pad delay through the Output Buffer with delayed enable--Z to LOW

                                             Advance v0.5                                2 - 25
IGLOO DC and Switching Characteristics

      Table 2-30 Summary of I/O Timing Characteristics--Software Default Settings, Std. Speed Grade,
                         Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 3.0 V
                         Applicable to Advanced I/O Banks

      I/O Standard
                        Drive Strength (mA)
                                    Slew Rate
                                             Capacitive Load (pF)
                                                      External Resistor ()
                                                              tDOUT (ns)
                                                                       tDP (ns)
                                                                               tDIN (ns)
                                                                                       tPY (ns)
                                                                                               tEOUT (ns)
                                                                                                       tZL (ns)
                                                                                                               tZH (ns)
                                                                                                                       tLZ (ns)
                                                                                                                               tHZ (ns)
                                                                                                                                       tZLS (ns)
                                                                                                                                               tZHS (ns)
                                                                                                                                                      Units

3.3 V LVTTL / 12 mA High 5 pF 0.97 2.09 0.19 0.85 0.66 2.13 1.67 2.67 3.04 5.66 5.20 ns
3.3 V LVCMOS

2.5 V LVCMOS 12 mA High 5 pF 0.97 2.09 0.19 1.07 0.66 2.13 1.82 2.73 2.93 5.66 5.35 ns

1.8 V LVCMOS 12 mA High 5 pF 0.97 2.24 0.19 1.01 0.66 2.28 1.99 3.02 3.39 5.81 5.52 ns

1.5 V LVCMOS 12 mA High 5 pF         0.97 2.50 0.19 1.17 0.66 2.55 2.26 3.20 3.48 6.08 5.79 ns
                                  25 2 0.97 2.32 0.19 0.73 0.66 2.36 1.77 2.67 3.04 5.89 5.30 ns
3.3 V PCI    Per PCI High 10pF
              spec                25 2 0.97 2.32 0.19 0.70 0.66 2.36 1.77 2.67 3.04 5.89 5.30 ns

3.3 V PCI-X  Per PCI-X High 10pF
                spec

LVDS         24 mA High 0.97 1.67 0.19 1.31 ns

LVPECL       24 mA High 0.97 1.67 0.19 1.16 ns

Notes:

1. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
    values.

2. Resistance is used to measure I/O propagation delays as defined in PCI specifications. See Figure 2-12 on
    page 2-62 for connectivity. This resistor is not required during normal operation.

2-26                              Advance v0.5
                                                                                                           IGLOO DC and Switching Characteristics

Table 2-31 Summary of I/O Timing Characteristics--Software Default Settings, Std. Speed Grade,
                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 3.0 V
                   Applicable to Standard Plus I/O Banks

I/O Standard
                  Drive Strength (mA)
                             Slew Rate
                                      Capacitive Load (pF)
                                                External Resistor ()
                                                        tDOUT (ns)
                                                                tDP (ns)
                                                                         tDIN (ns)
                                                                                 tPY (ns)
                                                                                         tEOUT (ns)
                                                                                                 tZL (ns)
                                                                                                         tZH (ns)
                                                                                                                 tLZ (ns)
                                                                                                                         tHZ (ns)
                                                                                                                                 tZLS (ns)
                                                                                                                                         tZHS (ns)
                                                                                                                                                Units

3.3 V LVTTL / 12 mA High 5 pF 0.97 1.75 0.19 0.85 0.66 1.78 1.39 2.36 2.79 5.31 4.92 ns
3.3 V LVCMOS

2.5 V LVCMOS 12 mA High 5 pF 0.97 1.75 0.19 1.08 0.66 1.78 1.51 2.38 2.69 5.32 5.04 ns

1.8 V LVCMOS 8 mA High 5 pF 0.97 1.97 0.19 1.01 0.66 2.01 1.76 2.46 2.66 5.54 5.29 ns

1.5 V LVCMOS    4 mA    High 5 pF    0.97 2.25 0.19 1.17 0.66 2.29 1.99 2.53 2.68 5.82 5.52 ns
3.3 V PCI               High 10pF  25 2 0.97 1.96 0.19 0.73 0.66 2.00 1.50 2.36 2.79 5.53 5.03 ns
               Per PCI
3.3 V PCI-X     spec    High 10pF  25 2 0.97 1.96 0.19 0.70 0.66 2.00 1.50 2.36 2.79 5.53 5.03 ns

                 Per
                PCI-X
                spec

Notes:

1. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
    values.

2. Resistance is used to measure I/O propagation delays as defined in PCI specifications. See Figure 2-12 on
    page 2-62 for connectivity. This resistor is not required during normal operation.

Table 2-32 Summary of I/O Timing Characteristics--Software Default Settings, Std. Speed Grade,

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 3.0 V
                   Applicable to Standard I/O Banks

I/O Standard
                  Drive Strength (mA)
                             Slew Rate
                                       Capacitive Load (pF)
                                                External Resistor ()
                                                         tDOUT (ns)
                                                                  tDP (ns)
                                                                            tDIN (ns)
                                                                                     tPY (ns)
                                                                                               tEOUT (ns)
                                                                                                        tZL (ns)
                                                                                                                  tZH (ns)
                                                                                                                           tLZ (ns)
                                                                                                                                     tHZ (ns)
                                                                                                                                             Units

3.3 V LVTTL /  8 mA High 5 pF 0.97 1.85 0.19 0.83 0.66 1.88 1.45 1.96 2.26 ns
3.3 V LVCMOS

2.5 V LVCMOS 8 mA High 5 pF 0.97 1.88 0.19 1.04 0.66 1.92 1.62 1.95 2.14 ns

1.8 V LVCMOS 4 mA High 5 pF 0.97 2.18 0.19 0.98 0.66 2.22 1.93 1.96 2.06 ns

1.5 V LVCMOS 2 mA High 5 pF 0.97 2.51 0.19 1.13 0.66 2.56 2.20 1.99 2.03 ns

Notes:

1. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
    values.

2. Resistance is used to measure I/O propagation delays as defined in PCI specifications. See Figure 2-12 on
    page 2-62 for connectivity. This resistor is not required during normal operation.

                                   Advance v0.5                                                              2 - 27
IGLOO DC and Switching Characteristics

      Table 2-33 Summary of I/O Timing Characteristics--Software Default Settings, Std. Speed Grade,
                         Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 3.0 V
                         Applicable to Advanced I/O Banks

      I/O Standard
                        Drive Strength (mA)
                                    Slew Rate
                                             Capacitive Load (pF)
                                                      External Resistor ()
                                                              tDOUT (ns)
                                                                      tDP (ns)
                                                                              tDIN (ns)
                                                                                      tPY (ns)
                                                                                              tEOUT (ns)
                                                                                                       tZL (ns)
                                                                                                               tZH (ns)
                                                                                                                       tLZ (ns)
                                                                                                                               tHZ (ns)
                                                                                                                                       tZLS (ns)
                                                                                                                                               tZHS (ns)
                                                                                                                                                      Units

3.3 V LVTTL / 12 mA High 5 pF 1.55 2.66 0.26 0.98 1.10 2.71 2.18 3.23 3.92 8.52 7.99 ns
3.3 V LVCMOS

2.5 V LVCMOS 12 mA High 5 pF 1.55 2.63 0.26 1.20 1.10 2.68 2.30 3.28 3.77 8.48 8.10 ns

1.8 V LVCMOS 12 mA High 5 pF 1.55 2.71 0.26 1.11 1.10 2.76 2.44 3.56 4.17 8.57 8.24 ns

1.5 V LVCMOS 12 mA High 5 pF 1.55 2.95 0.26 1.27 1.10 3.00 2.70 3.74 4.21 8.81 8.51 ns

1.2 V LVCMOS 2 mA High 5 p 1.55 3.61 0.26 1.58 1.10 3.45 3.33 3.94 3.66 9.05 8.93 ns

3.3 V PCI    Per PCI High 10pF 25 2 1.55 2.90 0.26 0.86 1.10 2.95 2.29 3.23 3.92 8.76 8.10 ns
              spec

3.3 V PCI-X  Per PCI-X High 10pF 25 2 1.55 2.90 0.25 0.86 1.10 2.95 2.29 3.23 3.92 8.76 8.10 ns
                spec

LVDS         24 mA High 1.55 2.19 0.25 1.52 ns

LVPECL       24 mA High 1.55 2.24 0.25 1.37 ns

Notes:

1. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
    values.

2. Resistance is used to measure I/O propagation delays as defined in PCI specifications. See Figure 2-12 on
    page 2-62 for connectivity. This resistor is not required during normal operation.

2-28         Advance v0.5
                                                                                                           IGLOO DC and Switching Characteristics

Table 2-34 Summary of I/O Timing Characteristics--Software Default Settings, Std. Speed Grade,
                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 3.0 V
                   Applicable to Standard Plus I/O Banks

I/O Standard
                  Drive Strength (mA)
                             Slew Rate
                                      Capacitive Load (pF)
                                               External Resistor ()
                                                       tDOUT (ns)
                                                               tDP (ns)
                                                                       tDIN (ns)
                                                                               tPY (ns)
                                                                                       tEOUT (ns)
                                                                                               tZL (ns)
                                                                                                       tZH (ns)
                                                                                                               tLZ (ns)
                                                                                                                       tHZ (ns)
                                                                                                                               tZLS (ns)
                                                                                                                                       tZHS (ns)
                                                                                                                                               Units

3.3 V LVTTL / 12 mA High 5 pF 1.55 2.30 0.26 0.97 1.10 2.34 1.87 2.91 3.62 8.15 7.67 ns
3.3 V LVCMOS

2.5 V LVCMOS 12 mA High 5 pF 1.55 2.28 0.26 1.20 1.10 2.32 1.95 2.92 3.50 8.13 7.75 ns

1.8 V LVCMOS 8 mA High 5 pF 1.55 2.42 0.26 1.11 1.10 2.47 2.16 2.98 3.38 8.28 7.97 ns

1.5 V LVCMOS 4 mA High 5 pF 1.55 2.67 0.26 1.27 1.10 2.72 2.39 3.05 3.36 8.53 8.20 ns

1.2 V LVCMOS 2 mA High 5 pF 1.55 3.23 0.26 1.58 1.10 3.09 2.76 3.30 3.49 8.69 8.36 ns

3.3 V PCI      Per PCI High 10pF 25 2 1.55 2.52 0.26 0.85 1.10 2.57 1.98 2.91 3.62 8.37 7.78 ns
                spec

3.3 V PCI-X    Per PCI-X High 10pF 25 2 1.55 2.52 0.25 0.85 1.10 2.57 1.98 2.91 3.62 8.37 7.78 ns
                  spec

Notes:

1. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
    values.

2. Resistance is used to measure I/O propagation delays as defined in PCI specifications. See Figure 2-12 on
    page 2-62 for connectivity. This resistor is not required during normal operation.

Table 2-35 Summary of I/O Timing Characteristics--Software Default Settings, Std. Speed Grade,

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 3.0 V
                   Applicable to Standard I/O Banks

I/O Standard
                  Drive Strength (mA)
                             Slew Rate
                                       Capacitive Load (pF)
                                                External Resistor ()
                                                         tDOUT (ns)
                                                                  tDP (ns)
                                                                            tDIN (ns)
                                                                                     tPY (ns)
                                                                                               tEOUT (ns)
                                                                                                        tZL (ns)
                                                                                                                  tZH (ns)
                                                                                                                           tLZ (ns)
                                                                                                                                     tHZ (ns)
                                                                                                                                             Units

3.3 V LVTTL /  8 mA High 5 pF 1.55 2.37 0.26 0.94 1.10 2.42 1.92 2.39 2.94 ns
3.3 V LVCMOS

2.5 V LVCMOS 8 mA High 5 pF 1.55 2.38 0.26 1.15 1.10 2.42 2.05 2.37 2.79 ns

1.8 V LVCMOS 4 mA High 5 pF 1.55 2.60 0.26 1.08 1.10 2.64 2.33 2.37 2.61 ns

1.5 V LVCMOS 2 mA High 5 pF 1.55 2.91 0.26 1.22 1.10 2.96 2.60 2.39 2.54 ns

1.2 V LVCMOS 1 mA High 5 pF 1.55 3.60 0.26 1.52 1.10 3.45 3.04 2.52 2.50 ns

Notes:

1. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
    values.

2. Resistance is used to measure I/O propagation delays as defined in PCI specifications. See Figure 2-12 on
    page 2-62 for connectivity. This resistor is not required during normal operation.

               Advance v0.5                                                                                 2 - 29
IGLOO DC and Switching Characteristics

          Detailed I/O DC Characteristics

Table 2-36 Input Capacitance

Symbol                      Definition                      Conditions            Min. Max. Units

CIN       Input capacitance                                 VIN = 0, f = 1.0 MHz  8         pF
CINCLK    Input capacitance on the clock pin                VIN = 0, f = 1.0 MHz
                                                                                  8         pF

Table 2-37 I/O Output Buffer Maximum Resistances1
                   Applicable to Advanced I/O Banks

Standard                                Drive Strength      RPULL-DOWN            RPULL-UP
                                                                 ()2                ()3

3.3 V LVTTL / 3.3 V LVCMOS              2 mA                100                   300

                                        4 mA                100                   300

                                        6 mA                50                    150

                                        8 mA                50                    150

                                        12 mA               25                    75

                                        16 mA               17                    50

                                        24 mA               11                    33

2.5 V LVCMOS                            2 mA                100                   300

                                        4 mA                100                   300

                                        6 mA                50                    150

                                        8 mA                50                    150

                                        12 mA               25                    75

                                        16 mA               17                    50

                                        24 mA               11                    33

1.8 V LVCMOS                            2 mA                100                   200

                                        4 mA                100                   200

                                        6 mA                50                    100

                                        8 mA                50                    100

                                        12 mA               25                    50

                                        16 mA               20                    40

1.5 V LVCMOS                            2 mA                200                   224

                                        4 mA                100                   112

                                        6 mA                67                    75

                                        8 mA                33                    37

                                        12 mA               33                    37

1.2 V LVCMOS                            2 mA                TBD                   TBD

3.3 V PCI/PCI-X                         Per PCI/PCI-X       25                    75

                                        specification

Notes:

1. These maximum values are provided for informational reasons only. Minimum output buffer resistance
    values depend on VCCI, drive strength selection, temperature, and process. For board design considerations
    and detailed output buffer resistances, use the corresponding IBIS models located on the Actel website at
    http://www.actel.com/download/ibis/default.aspx.

2. R(PULL-DOWN-MAX) = (VOLspec) / IOLspec
3. R(PULL-UP-MAX) = (VCCImax VOHspec) / IOHspec

2-30                                          Advance v0.5
                                                               IGLOO DC and Switching Characteristics

Table 2-38 I/O Output Buffer Maximum Resistances1
                   Applicable to Standard Plus I/O Banks

Standard                    Drive Strength                RPULL-DOWN  RPULL-UP
                                                               ()2      ()3

3.3 V LVTTL / 3.3 V LVCMOS  2 mA                          100         300

                            4 mA                          100         300

                            6 mA                          50          150

                            8 mA                          50          150

                            12 mA                         25          75

                            16 mA                         25          75

2.5 V LVCMOS                2 mA                          100         200

                            4 mA                          100         200

                            6 mA                          50          100

                            8 mA                          50          100

                            12 mA                         25          50

1.8 V LVCMOS                2 mA                          200         225

                            4 mA                          100         112

                            6 mA                          50          56

                            8 mA                          50          56

1.5 V LVCMOS                2 mA                          200         224

                            4 mA                          100         112

1.2 V LVCMOS                2 mA                          TBD         TBD

3.3 V PCI/PCI-X             Per PCI/PCI-X                 25          75

                            specification

Notes:

1. These maximum values are provided for informational reasons only. Minimum output buffer resistance
    values depend on VCCI, drive strength selection, temperature, and process. For board design considerations
    and detailed output buffer resistances, use the corresponding IBIS models located on the Actel website at
    http://www.actel.com/download/ibis/default.aspx.

2. R(PULL-DOWN-MAX) = (VOLspec) / IOLspec
3. R(PULL-UP-MAX) = (VCCImax VOHspec) / IOHspec

                            Advance v0.5                                        2 - 31
IGLOO DC and Switching Characteristics

Table 2-39 I/O Output Buffer Maximum Resistances1
                   Applicable to Standard I/O Banks

Standard                                Drive Strength               RPULL-DOWN              RPULL-UP
                                                                          ()2                  ()3

3.3 V LVTTL / 3.3 V LVCMOS                      2 mA                 100                     300

                                                4 mA                 100                     300

                                                6 mA                 50                      150

                                                8 mA                 50                      150

2.5 V LVCMOS                                    2 mA                 100                     200

                                                4 mA                 100                     200

                                                6 mA                 50                      100

                                                8 mA                 50                      100

1.8 V LVCMOS                                    2 mA                 200                     225

                                                4 mA                 100                     112

1.5 V LVCMOS                                    2 mA                 200                     224

1.2 V LVCMOS                                    1 mA                 TBD                     TBD

Notes:

1. These maximum values are provided for informational reasons only. Minimum output buffer resistance
    values depend on VCCI, drive strength selection, temperature, and process. For board design considerations
    and detailed output buffer resistances, use the corresponding IBIS models located on the Actel website at
    http://www.actel.com/download/ibis/default.aspx.

2. R(PULL-DOWN-MAX) = (VOLspec) / IOLspec
3. R(PULL-UP-MAX) = (VCCImax VOHspec) / IOHspec

Table 2-40 I/O Weak Pull-Up/Pull-Down Resistances
                   Minimum and Maximum Weak Pull-Up/Pull-Down Resistance Values

                                        R(WEAK              1                    R(WEAK                    2
                                                PULL-UP)                                 PULL-DOWN)

                                        ()                                               ()

VCCI                        Min.                               Max.       Min.               Max.
3.3 V                       10 k                               45 k       10 k                45 k

2.5 V                       11 k                               55 k       12 k               74 k

1.8 V                       18 k                               70 k       17 k               110 k

1.5 V                       19 k                               90 k       19 k               140 k

1.2 V                       TBD                                TBD        TBD                TBD

Notes:
1. R(WEAK PULL-UP-MAX) = (VOLspec) / I(WEAK PULL-UP-MIN)
2. R(WEAK PULL-UP-MAX) = (VCCImax VOHspec) / I(WEAK PULL-UP-MIN)

2-32                                            Advance v0.5
                                                                   IGLOO DC and Switching Characteristics

Table 2-41 I/O Short Currents IOSH/IOSL
                   Applicable to Advanced I/O Banks

                            Drive Strength                         IOSL (mA)*  IOSH (mA)*
                                                                        25          27
3.3 V LVTTL / 3.3 V LVCMOS  2 mA                                        25          27
                                                                        51          54
                            4 mA                                        51          54
                                                                       103          109
                            6 mA                                       132          127
                                                                       268          181
                            8 mA                                        16          18
                                                                        16          18
                            12 mA                                       32          37
                                                                        32          37
                            16 mA                                       65          74
                                                                        83          87
                            24 mA                                      169          124
                                                                         9          11
2.5 V LVCMOS                2 mA                                        17          22
                                                                        35          44
                            4 mA                                        45          51
                                                                        91          74
                            6 mA                                        91          74
                                                                        13          16
                            8 mA                                        25          33
                                                                        32          39
                            12 mA                                       66          55
                                                                        66          55
                            16 mA                                      TBD         TBD
                                                                       103          109
                            24 mA

1.8 V LVCMOS                2 mA

                            4 mA

                            6 mA

                            8 mA

                            12 mA

                            16 mA

1.5 V LVCMOS                2 mA

                            4 mA

                            6 mA

                            8 mA

                            12 mA

1.2 V LVCMOS                2 mA

3.3 V PCI/PCI-X             Per PCI/PCI-X
                            specification

* TJ = 100C

                                                     Advance v0.5                          2 - 33
IGLOO DC and Switching Characteristics

Table 2-42 I/O Short Currents IOSH/IOSL
                   Applicable to Standard Plus I/O Banks

                                        Drive Strength             IOSL (mA)*  IOSH (mA)*
                                                                        25          27
3.3 V LVTTL / 3.3 V LVCMOS              2 mA                            25          27
                                                                        51          54
                                        4 mA                            51          54
                                                                       103          109
                                        6 mA                           103          109
                                                                        16          18
                                        8 mA                            16          18
                                                                        32          37
                                        12 mA                           32          37
                                                                        65          74
                                        16 mA                            9          11
                                                                        17          22
2.5 V LVCMOS                            2 mA                            35          44
                                                                        35          44
                                        4 mA                            13          16
                                                                        25          33
                                        6 mA                           TBD         TBD
                                                                       103          109
                                        8 mA
                                                                   IOSL (mA)*  IOSH (mA)*
                                        12 mA                           25          27
                                                                        25          27
1.8 V LVCMOS                            2 mA                            51          54
                                                                        51          54
                                        4 mA                            16          18
                                                                        16          18
                                        6 mA                            32          37
                                                                        32          37
                                        8 mA                             9          11
                                                                        17          22
1.5 V LVCMOS                            2 mA                            13          16
                                                                       TBD         TBD
                                        4 mA

1.2 V LVCMOS                            2 mA

3.3 V PCI/PCI-X                         Per PCI/PCI-X
                                        specification

* TJ = 100C

Table 2-43 I/O Short Currents IOSH/IOSL
                   Applicable to Standard I/O Banks

                                        Drive Strength

3.3 V LVTTL / 3.3 V LVCMOS              2 mA

                                        4 mA

                                        6 mA

                                        8 mA

2.5 V LVCMOS                            2 mA

                                        4 mA

                                        6 mA

                                        8 mA

1.8 V LVCMOS                            2 mA

                                        4 mA

1.5 V LVCMOS                            2 mA

1.2 V LVCMOS                            1 mA

* TJ = 100C

2-34                                                 Advance v0.5
                                                             IGLOO DC and Switching Characteristics

The length of time an I/O can withstand IOSH/IOSL events depends on the junction temperature. The
reliability data below is based on a 3.3 V, 12 mA I/O setting, which is the worst case for this type of
analysis.

For example, at 110C, the short current condition would have to be sustained for more than three
months to cause a reliability concern. The I/O design does not contain any short circuit protection,
but such protection would only be needed in extremely prolonged stress conditions.

Table 2-44 Duration of Short Circuit Event before Failure  Time before Failure
Temperature                                                       > 20 years
40C                                                             > 20 years
0C                                                               > 20 years
25C                                                                5 years
70C                                                                2 years
85C                                                               6 months
100C                                                              3 months
110C

Table 2-45 I/O Input Rise Time, Fall Time, and Related I/O Reliability

Input Buffer         Input Rise/Fall Time  Input Rise/Fall Time           Reliability
                              (min.)                (max.)

LVTTL/LVCMOS         No requirement        10 ns *                        20 years (110C)

LVDS/B-LVDS/M-LVDS/  No requirement        10 ns *                        10 years (100C)
LVPECL

* The maximum input rise/fall time is related to the noise induced into the input buffer trace. If the
   noise is low, then the rise time and fall time of input buffers can be increased beyond the
   maximum value. The longer the rise/fall times, the more susceptible the input signal is to the
   board noise. Actel recommends signal integrity evaluation/characterization of the system to
   ensure that there is no excessive noise coupling into input signals.

                     Advance v0.5                                                           2 - 35
IGLOO DC and Switching Characteristics

          Single-Ended I/O Characteristics

          3.3 V LVTTL / 3.3 V LVCMOS

          Low-Voltage TransistorTransistor Logic (LVTTL) is a general-purpose standard (EIA/JESD) for 3.3 V
          applications. It uses an LVTTL input buffer and push-pull output buffer. Furthermore, all LVCMOS
          3.3 V software macros comply with LVCMOS 3.3 V wide range as specified in the JESD8a
          specification.

Table 2-46 Minimum and Maximum DC Input and Output Levels
                   Applicable to Advanced I/O Banks

3.3 V LVTTL /  VIL                         VIH       VOL           VOH IOL IOH  IOSL  IOSH  IIL IIH
3.3 V LVCMOS
               Min., V Max., V Min., V Max., V Max., V Min., V mA mA Max., mA1 Max., mA1 A2 A2
Drive
Strength

2 mA           0.3 0.8                 2       3.6  0.4           2.4 2 2      25    27    10 10

4 mA           0.3 0.8                 2       3.6  0.4           2.4 4 4      25    27    10 10

6 mA           0.3 0.8                 2       3.6  0.4           2.4 6 6      51    54    10 10

8 mA           0.3 0.8                 2       3.6  0.4           2.4 8 8      51    54    10 10

12 mA          0.3 0.8                 2       3.6  0.4           2.4 12 12 103      109   10 10

16 mA          0.3 0.8                 2       3.6  0.4           2.4 16 16 132      127   10 10

24 mA          0.3 0.8                 2       3.6  0.4           2.4 24 24 268      181   10 10

Notes:
1. Currents are measured at 100C junction temperature and maximum voltage.
2. Currents are measured at 85C junction temperature.
3. Software default selection highlighted in gray.

Table 2-47 Minimum and Maximum DC Input and Output Levels
                   Applicable to Standard Plus I/O Banks

3.3 V LVTTL /

3.3 V LVCMOS   VIL                         VIH       VOL  VOH IOL IOH           IOSL  IOSH  IIL IIH

Drive          Min., V Max., V Min., V Max., V Max., V Min., V mA mA Max., mA1 Max., mA1 A2 A2
Strength

2 mA           0.3 0.8                 2       3.6  0.4  2.4 2 2               25    27    10 10

4 mA           0.3 0.8                 2       3.6  0.4  2.4 4 4               25    27    10 10

6 mA           0.3 0.8                 2       3.6  0.4  2.4 6 6               51    54    10 10

8 mA           0.3 0.8                 2       3.6  0.4  2.4 8 8               51    54    10 10

12 mA          0.3 0.8                 2       3.6  0.4  2.4 12 12 103               109   10 10

16 mA          0.3 0.8                 2       3.6  0.4  2.4 16 16 103               109   10 10

Notes:
1. Currents are measured at 100C junction temperature and maximum voltage.
2. Currents are measured at 85C junction temperature.
3. Software default selection highlighted in gray.

2-36                                                 Advance v0.5
                                                                     IGLOO DC and Switching Characteristics

Table 2-48 Minimum and Maximum DC Input and Output Levels
                   Applicable to Standard I/O Banks

3.3 V LVTTL /      VIL             VIH        VOL       VOH IOL IOH          IOSL            IOSH  IIL IIH
3.3 V LVCMOS
               Min., V Max., V Min., V Max., V Max., V Min., V mA mA Max., mA1 Max., mA1 A2 A2
Drive
Strength

2 mA           0.3 0.8       2         3.6   0.4          2.4 2 2           25              27    10 10

4 mA           0.3 0.8       2         3.6   0.4          2.4 4 4           25              27          10 10

6 mA           0.3 0.8       2         3.6   0.4          2.4 6 6           51              54    10 10

8 mA           0.3 0.8       2         3.6   0.4          2.4 8 8           51              54          10 10

Notes:
1. Currents are measured at 100C junction temperature and maximum voltage.
2. Currents are measured at 85C junction temperature.
3. Software default selection highlighted in gray.

Table 2-49 Minimum and Maximum DC Input and Output Levels for LVCMOS 3.3 V Wide Range
                   Applicable to Advanced, Standard Plus, and Standard I/O Banks

3.3 V LVCMOS Wide

Range                    VIL                  VIH            VOL     VOH           IOL IOH IIL           IIH

Drive              Min., V Max., V Min., V Max., V Max., V Min., V mA mA A2 A2
Strength

All2               0.3       0.8       2          3.6       0.2 VCCI 0.2 0.1 0.1 10 10

Notes:

1. Currents are measured at 100C junction temperature and maximum voltage.

2. All LVMCOS 3.3 V software macros support LVCMOS 3.3 V wide range as specified in the JDEC8a
    specification.

               Test Point                       R=1k       R to VCCI for tLZ/tZL/tZLS
               Datapath 5 pF             Test Point        R to GND for tHZ/tZH/tZHS
                                        Enable Path
                                                           35 pF for tZH/tZHS/tZL/tZLS
                                                           5 pF for tHZ/tLZ

Figure 2-7 AC Loading

Table 2-50 AC Waveforms, Measuring Points, and Capacitive Loads

Input LOW (V)                 Input HIGH (V)       Measuring Point* (V)                      CLOAD (pF)
                                                                                                   5
0                                  3.3                       1.4

* Measuring point = Vtrip. See Table 2-28 on page 2-25 for a complete table of trip points.

                                             Advance v0.5                                                2 - 37
IGLOO DC and Switching Characteristics

       Timing Characteristics

                Applies to 1.5 V DC Core Voltage

Table 2-51 3.3 V LVTTL / 3.3 V LVCMOS Low Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 3.0 V
                   Applicable to Advanced I/O Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

4 mA            Std.  0.97 4.46 0.19 0.85 0.66 4.55 3.88 2.24 2.19 8.08 7.41 ns

6 mA            Std.  0.97 3.74 0.19 0.85 0.66 3.81 3.36 2.49 2.63 7.34 6.89 ns

8 mA            Std.  0.97 3.74 0.19 0.85 0.66 3.81 3.36 2.49 2.63 7.34 6.89 ns

12 mA           Std.  0.97 3.23 0.19 0.85 0.66 3.29 2.97 2.66 2.91 6.82 6.50 ns

16 mA           Std.  0.97 3.08 0.19 0.85 0.66 3.13 2.88 2.70 2.99 6.66 6.41 ns

24 mA           Std.  0.97 3.00 0.19 0.85 0.66 3.05 2.90 2.74 3.27 6.58 6.43 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

Table 2-52 3.3 V LVTTL / 3.3 V LVCMOS High Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 3.0 V
                   Applicable to Advanced I/O Banks

Drive Strength  Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units
4 mA
                Std.  0.97 2.73 0.19 0.85 0.66 2.78 2.21 2.25 2.31 6.31 5.74 ns

6 mA            Std.  0.97 2.31 0.19 0.85 0.66 2.36 1.84 2.50 2.76 5.89 5.37 ns

8 mA            Std.  0.97 2.31 0.19 0.85 0.66 2.36 1.84 2.50 2.76 5.89 5.37 ns

12 mA           Std.  0.97 2.09 0.19 0.85 0.66 2.13 1.67 2.67 3.04 5.66 5.20 ns

16 mA           Std.  0.97 2.05 0.19 0.85 0.66 2.09 1.63 2.70 3.12 5.62 5.16 ns

24 mA           Std.  0.97 2.07 0.19 0.85 0.66 2.11 1.59 2.75 3.41 5.64 5.12 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating

    values.

Table 2-53 3.3 V LVTTL / 3.3 V LVCMOS Low Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 3.0 V
                   Applicable to Standard Plus Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

4 mA            Std.  0.97 3.94 0.19 0.85 0.66 4.01 3.45 1.98 2.02 7.54 6.98 ns

6 mA            Std.  0.97 3.24 0.19 0.85 0.66 3.30 2.98 2.20 2.42 6.83 6.51 ns

8 mA            Std.  0.97 3.24 0.19 0.85 0.66 3.30 2.98 2.20 2.42 6.83 6.51 ns

12 mA           Std.  0.97 2.76 0.19 0.85 0.66 2.81 2.62 2.36 2.68 6.35 6.15 ns

16 mA           Std.  0.97 2.76 0.19 0.85 0.66 2.81 2.62 2.36 2.68 6.35 6.15 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

2-38                                    Advance v0.5
                                                           IGLOO DC and Switching Characteristics

Table 2-54 3.3 V LVTTL / 3.3 V LVCMOS High Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 3.0 V
                   Applicable to Standard Plus Banks

Drive Strength  Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units
4 mA
                Std.         0.97 2.32 0.19 0.85 0.66 2.36 1.89 1.98 2.13 5.89 5.42 ns

6 mA            Std.         0.97 1.94 0.19 0.85 0.66 1.98 1.56 2.20 2.53 5.51 5.09 ns

8 mA            Std.         0.97 1.94 0.19 0.85 0.66 1.98 1.56 2.20 2.53 5.51 5.09 ns

12 mA           Std.         0.97 1.75 0.19 0.85 0.66 1.78 1.39 2.36 2.79 5.31 4.92 ns

16 mA           Std.         0.97 1.75 0.19 0.85 0.66 1.78 1.39 2.36 2.79 5.31 4.92 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating

    values.

Table 2-55 3.3 V LVTTL / 3.3 V LVCMOS Low Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 3.0 V
                   Applicable to Standard Banks

Drive Strength  Speed Grade  tDOUT  tDP tDIN tPY    tEOUT   tZL tZH tLZ tHZ                                  Units
2 mA                  Std.    0.97  3.80 0.19 0.83  0.66   3.87 3.40 1.74 1.78                                 ns

4 mA            Std.         0.97 3.80 0.19 0.83 0.66 3.87 3.40 1.74 1.78 ns

6 mA            Std.         0.97 3.15 0.19 0.83 0.66 3.20 2.93 1.96 2.17 ns

8 mA            Std.         0.97 3.15 0.19 0.83 0.66 3.20 2.93 1.96 2.17 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

Table 2-56 3.3 V LVTTL / 3.3 V LVCMOS High Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 3.0 V
                   Applicable to Standard Banks

Drive Strength  Speed Grade  tDOUT  tDP tDIN tPY    tEOUT   tZL tZH tLZ tHZ                                  Units
2 mA                  Std.    0.97  2.19 0.19 0.83  0.66   2.23 1.79 1.74 1.87                                 ns

4 mA            Std.         0.97 2.19 0.19 0.83 0.66 2.23 1.79 1.74 1.87 ns

6 mA            Std.         0.97 1.85 0.19 0.83 0.66 1.88 1.45 1.96 2.26 ns

8 mA            Std.         0.97 1.85 0.19 0.83 0.66 1.88 1.45 1.96 2.26 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating

    values.

                                    Advance v0.5                                                             2 - 39
IGLOO DC and Switching Characteristics

       Applies to 1.2 V DC Core Voltage

Table 2-57 3.3 V LVTTL / 3.3 V LVCMOS Low Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 3.0 V
                   Applicable to Advanced I/O Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

4 mA   Std.  1.55 5.11 0.26 0.98 1.10 5.21 4.47 2.80 3.01 11.01 10.28 ns

6 mA   Std.  1.55 4.37 0.26 0.98 1.10 4.45 3.93 3.05 3.46 10.26 9.74 ns

8 mA   Std.  1.55 4.37 0.26 0.98 1.10 4.45 3.93 3.05 3.46 10.26 9.74 ns

12 mA  Std.  1.55 3.84 0.26 0.98 1.10 3.91 3.53 3.23 3.75 9.72 9.34 ns

16 mA  Std.  1.55 3.68 0.26 0.98 1.10 3.75 3.44 3.27 3.83 9.56 9.25 ns

24 mA  Std.  1.55 3.60 0.26 0.98 1.10 3.67 3.46 3.31 4.12 9.48 9.27 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

Table 2-58 3.3 V LVTTL / 3.3 V LVCMOS High Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 3.0 V
                   Applicable to Advanced I/O Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

4 mA   Std.  1.55 3.32 0.26 0.98 1.10 3.38 2.75 2.80 3.16 9.19 8.56 ns

6 mA   Std.  1.55 2.90 0.26 0.98 1.10 2.95 2.37 3.06 3.62 8.76 8.18 ns

8 mA   Std.  1.55 2.90 0.26 0.98 1.10 2.95 2.37 3.06 3.62 8.76 8.18 ns

12 mA  Std.  1.55 2.66 0.26 0.98 1.10 2.71 2.18 3.23 3.92 8.52 7.99 ns

16 mA  Std.  1.55 2.62 0.26 0.98 1.10 2.67 2.15 3.27 3.99 8.48 7.95 ns

24 mA  Std.  1.55 2.64 0.26 0.98 1.10 2.69 2.10 3.32 4.29 8.50 7.91 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating

    values.

Table 2-59 3.3 V LVTTL / 3.3 V LVCMOS Low Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 3.0 V
                   Applicable to Standard Plus Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

4 mA   Std.  1.55 4.55 0.26 0.97 1.10 4.64 3.98 2.52 2.81 10.44 9.79 ns

6 mA   Std.  1.55 3.83 0.26 0.97 1.10 3.90 3.50 2.75 3.22 9.71 9.31 ns

8 mA   Std.  1.55 3.83 0.26 0.97 1.10 3.90 3.50 2.75 3.22 9.71 9.31 ns

12 mA  Std.  1.55 3.34 0.26 0.97 1.10 3.40 3.13 2.92 3.49 9.21 8.94 ns

16 mA  Std.  1.55 3.34 0.26 0.97 1.10 3.40 3.13 2.92 3.49 9.21 8.94 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

2-40                                    Advance v0.5
                                                           IGLOO DC and Switching Characteristics

Table 2-60 3.3 V LVTTL / 3.3 V LVCMOS High Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 3.0 V
                   Applicable to Standard Plus Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

4 mA            Std.  1.55 2.88 0.26 0.97 1.10 2.93 2.38 2.52 2.94 8.74 8.19 ns

6 mA            Std.  1.55 2.49 0.26 0.97 1.10 2.54 2.04 2.75 3.36 8.35 7.85 ns

8 mA            Std.  1.55 2.49 0.26 0.97 1.10 2.54 2.04 2.75 3.36 8.35 7.85 ns

12 mA           Std.  1.55 2.30 0.26 0.97 1.10 2.34 1.87 2.91 3.62 8.15 7.67 ns

16 mA           Std.  1.55 2.30 0.26 0.97 1.10 2.34 1.87 2.91 3.62 8.15 7.67 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating

    values.

Table 2-61 3.3 V LVTTL / 3.3 V LVCMOS Low Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 3.0 V
                   Applicable to Standard Banks

Drive Strength  Speed Grade  tDOUT  tDP tDIN tPY    tEOUT   tZL tZH tLZ tHZ                                 Units
2 mA                  Std.    1.55  4.38 0.26 0.94  1.10   4.46 3.91 2.16 2.43                                ns

4 mA            Std.         1.55 4.38 0.26 0.94 1.10 4.46 3.91 2.16 2.43 ns

6 mA            Std.         1.55 3.71 0.26 0.94 1.10 3.78 3.43 2.39 2.83 ns

8 mA            Std.         1.55 3.71 0.26 0.94 1.10 3.78 3.43 2.39 2.83 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

Table 2-62 3.3 V LVTTL / 3.3 V LVCMOS High Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 3.0 V
                   Applicable to Standard Banks

Drive Strength  Speed Grade  tDOUT  tDP tDIN tPY    tEOUT   tZL tZH tLZ tHZ                                 Units
2 mA                  Std.    1.55  2.73 0.26 0.94  1.10   2.78 2.26 2.16 2.54                                ns

4 mA            Std.         1.55 2.73 0.26 0.94 1.10 2.78 2.26 2.16 2.54 ns

6 mA            Std.         1.55 2.37 0.26 0.94 1.10 2.42 1.92 2.39 2.94 ns

8 mA            Std.         1.55 2.37 0.26 0.94 1.10 2.42 1.92 2.39 2.94 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating

    values.

                                    Advance v0.5                                                            2 - 41
IGLOO DC and Switching Characteristics

          2.5 V LVCMOS

          Low-Voltage CMOS for 2.5 V is an extension of the LVCMOS standard (JESD8-5) used for general-
          purpose 2.5 V applications. It uses a 5 Vtolerant input buffer and push-pull output buffer.

Table 2-63 Minimum and Maximum DC Input and Output Levels
                   Applicable to Advanced I/O Banks

2.5 V           VIL                     VIH       VOL  VOH IOL IOH  IOSH     IOSL  IIL IIH
LVCMOS
          Min., V Max., V Min., V Max., V Max., V Min., V mA mA Max., mA1    Max., mA1 A2 A2
Drive
Strength

2 mA      0.3       0.7  1.7                2.7  0.7  1.7 2 2      16       18    10 10

4 mA      0.3       0.7  1.7                2.7  0.7  1.7 4 4      16       18    10 10

6 mA      0.3       0.7  1.7                2.7  0.7  1.7 6 6      32       37    10 10

8 mA      0.3       0.7  1.7                2.7  0.7  1.7 8 8      32       37    10 10

12 mA     0.3       0.7  1.7                2.7  0.7  1.7 12 12    65       74    10 10

16 mA     0.3       0.7  1.7                2.7  0.7  1.7 16 16    83       87    10 10

24 mA     0.3       0.7  1.7                2.7  0.7  1.7 24 24    169      124   10 10

Notes:
1. Currents are measured at 100C junction temperature and maximum voltage.
2. Currents are measured at 85C junction temperature.
3. Software default selection highlighted in gray.

Table 2-64 Minimum and Maximum DC Input and Output Levels
                   Applicable to Standard Plus I/O Banks

2.5 V

LVCMOS          VIL                     VIH       VOL  VOH IOL IOH  IOSH     IOSL  IIL IIH

Drive
Strength Min., V Max., V Min., V Max., V Max., V Min., V mA mA Max., mA1 Max., mA1 A2 A2

2 mA      0.3 0.7        1.7                2.7  0.7  1.7 2 2      16       18    10 10

4 mA      0.3 0.7        1.7                2.7  0.7  1.7 4 4      16       18    10 10

6 mA      0.3 0.7        1.7                2.7  0.7  1.7 6 6      32       37    10 10

8 mA      0.3 0.7        1.7                2.7  0.7  1.7 8 8      32       37    10 10

12 mA     0.3 0.7        1.7                2.7  0.7  1.7 12 12    65       74    10 10

Notes:
1. Currents are measured at 100C junction temperature and maximum voltage.
2. Currents are measured at 85C junction temperature.
3. Software default selection highlighted in gray.

2-42                                              Advance v0.5
                                                                   IGLOO DC and Switching Characteristics

Table 2-65 Minimum and Maximum DC Input and Output Levels
                   Applicable to Standard I/O Banks

2.5 V           VIL            VIH        VOL  VOH IOL IOH         IOSH                      IOSL  IIL IIH
LVCMOS
          Min., V Max., V Min., V Max., V Max., V Min., V mA mA Max., mA1    Max., mA1 A2 A2
Drive
Strength

2 mA      0.3       0.7  1.7       2.7   0.7  1.7 2 2             16                        18    10 10

4 mA      0.3       0.7  1.7       2.7   0.7  1.7 4 4             16                        18    10 10

6 mA      0.3       0.7  1.7       2.7   0.7  1.7 6 6             32                        37    10 10

8 mA      0.3       0.7  1.7       2.7   0.7  1.7 8 8             32                        37    10 10

Notes:
1. Currents are measured at 100C junction temperature and maximum voltage.
2. Currents are measured at 85C junction temperature.
3. Software default selection highlighted in gray.

                Test Point                       R=1k  R to VCCI for tLZ/tZL/tZLS
                Datapath 5 pF             Test Point   R to GND for tHZ/tZH/tZHS
                                         Enable Path
                                                       35 pF for tZH/tZHS/tZL/tZLS
                                                       5 pF for tHZ/tLZ

Figure 2-8 AC Loading

Table 2-66 AC Waveforms, Measuring Points, and Capacitive Loads

Input LOW (V)             Input HIGH (V)       Measuring Point* (V)                          CLOAD (pF)
                                                                                                   5
0                                   2.5                      1.2

* Measuring point = Vtrip. See Table 2-28 on page 2-25 for a complete table of trip points.

                                         Advance v0.5                                                    2 - 43
IGLOO DC and Switching Characteristics

       Timing Characteristics

       Applies to 1.5 V DC Core Voltage

Table 2-67 2.5 V LVCMOS Low Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 2.3 V
                   Applicable to Advanced I/O Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

4 mA   Std.  0.97 4.96 0.19 1.07 0.66 5.05 4.58 2.26 1.99 8.58 8.11 ns

6 mA   Std.  0.97 4.15 0.19 1.07 0.66 4.23 3.93 2.54 2.51 7.76 7.46 ns

8 mA   Std.  0.97 4.15 0.19 1.07 0.66 4.23 3.93 2.54 2.51 7.76 7.46 ns

12 mA  Std.  0.97 3.57 0.19 1.07 0.66 3.64 3.46 2.73 2.83 7.17 6.99 ns

16 mA  Std.  0.97 3.39 0.19 1.07 0.66 3.45 3.35 2.77 2.92 6.98 6.88 ns

24 mA  Std.  0.97 3.37 0.19 1.07 0.66 3.37 3.37 2.83 3.25 6.90 6.90 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

Table 2-68 2.5 V LVCMOS High Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 2.3 V
                   Applicable to Advanced I/O Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

4 mA   Std.  0.97 2.77 0.19 1.07 0.66 2.82 2.59 2.26 2.08 6.35 6.12 ns

6 mA   Std.  0.97 2.34 0.19 1.07 0.66 2.38 2.07 2.54 2.60 5.91 5.60 ns

8 mA   Std.  0.97 2.34 0.19 1.07 0.66 2.38 2.07 2.54 2.60 5.91 5.60 ns

12 mA  Std.  0.97 2.09 0.19 1.07 0.66 2.13 1.82 2.73 2.93 5.66 5.35 ns

16 mA  Std.  0.97 2.04 0.19 1.07 0.66 2.08 1.77 2.77 3.01 5.61 5.31 ns

24 mA  Std.  0.97 2.05 0.19 1.07 0.66 2.09 1.71 2.83 3.35 5.62 5.24 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating

    values.

Table 2-69 2.5 V LVCMOS Low Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 2.3 V
                   Applicable to Standard Plus Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

4 mA   Std.  0.97 4.42 0.19 1.08 0.66 4.50 4.09 1.96 1.85 8.03 7.62 ns

6 mA   Std.  0.97 3.62 0.19 1.08 0.66 3.69 3.51 2.21 2.31 7.22 7.04 ns

8 mA   Std.  0.97 3.62 0.19 1.08 0.66 3.69 3.51 2.21 2.31 7.22 7.04 ns

12 mA  Std.  0.97 3.08 0.19 1.08 0.66 3.14 3.08 2.39 2.61 6.67 6.61 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

2-44                                    Advance v0.5
                                                           IGLOO DC and Switching Characteristics

Table 2-70 2.5 V LVCMOS High Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 2.3 V
                   Applicable to Standard Plus Banks

Drive Strength  Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units
4 mA
                Std.  0.97 2.36 0.19 1.08 0.66 2.40 2.21 1.96 1.92 5.93 5.74 ns

6 mA            Std.  0.97 1.97 0.19 1.08 0.66 2.00 1.74 2.21 2.39 5.53 5.27 ns

8 mA            Std.  0.97 1.97 0.19 1.08 0.66 2.00 1.74 2.21 2.39 5.53 5.27 ns

12 mA           Std.  0.97 1.75 0.19 1.08 0.66 1.78 1.51 2.38 2.69 5.32 5.04 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating

    values.

Table 2-71 2.5 V LVCMOS Low Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 2.3 V
                   Applicable to Standard Banks

Drive Strength  Speed Grade  tDOUT  tDP tDIN tPY    tEOUT   tZL tZH tLZ tHZ                                  Units
2 mA                  Std.    0.97  4.27 0.19 1.04  0.66   4.35 4.06 1.71 1.62                                 ns

4 mA            Std.         0.97 4.27 0.19 1.04 0.66 4.35 4.06 1.71 1.62 ns

6 mA            Std.         0.97 3.54 0.19 1.04 0.66 3.60 3.47 1.95 2.07 ns

8 mA            Std.         0.97 3.54 0.19 1.04 0.66 3.60 3.47 1.95 2.07 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

Table 2-72 2.5 V LVCMOS High Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 2.3 V
                   Applicable to Standard Banks

Drive Strength  Speed Grade  tDOUT  tDP tDIN tPY    tEOUT   tZL tZH tLZ tHZ                                  Units
2 mA                  Std.    0.97  2.24 0.19 1.04  0.66   2.28 2.08 1.71 1.68                                 ns

4 mA            Std.         0.97 2.24 0.19 1.04 0.66 2.28 2.08 1.71 1.68 ns

6 mA            Std.         0.97 1.88 0.19 1.04 0.66 1.92 1.62 1.95 2.14 ns

8 mA            Std.         0.97 1.88 0.19 1.04 0.66 1.92 1.62 1.95 2.14 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating

    values.

                                    Advance v0.5                                                             2 - 45
IGLOO DC and Switching Characteristics

       Applies to 1.2 V Core Voltage

Table 2-73 2.5 V LCMOS Low Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 2.3 V
                   Applicable to Advanced I/O Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

4 mA   Std.  1.55 5.58 0.26 1.20 1.10 5.68 5.14 2.80 2.78 11.49 10.95 ns

6 mA   Std.  1.55 4.75 0.26 1.20 1.10 4.84 4.47 3.09 3.31 10.65 10.28 ns

8 mA   Std.  1.55 4.75 0.26 1.20 1.10 4.84 4.47 3.09 3.31 10.65 10.28 ns

12 mA  Std.  1.55 4.15 0.26 1.20 1.10 4.23 3.99 3.28 3.65 10.04 9.80 ns

16 mA  Std.  1.55 3.97 0.26 1.20 1.10 4.04 3.88 3.33 3.74 9.85 9.69 ns

24 mA  Std.  1.55 3.90 0.26 1.20 1.10 3.96 3.90 3.38 4.07 9.77 9.71 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

Table 2-74 2.5 V LCMOS High Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 2.3 V
                   Applicable to Advanced I/O Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

4 mA   Std.  1.55 3.32 0.26 1.20 1.10 3.38 3.09 2.80 2.89 9.19 8.90 ns

6 mA   Std.  1.55 2.88 0.26 1.20 1.10 2.93 2.56 3.09 3.43 8.74 8.37 ns

8 mA   Std.  1.55 2.88 0.26 1.20 1.10 2.93 2.56 3.09 3.43 8.74 8.37 ns

12 mA  Std.  1.55 2.63 0.26 1.20 1.10 2.68 2.30 3.28 3.77 8.48 8.10 ns

16 mA  Std.  1.55 2.58 0.26 1.20 1.10 2.63 2.25 3.33 3.86 8.44 8.06 ns

24 mA  Std.  1.55 2.59 0.26 1.20 1.10 2.64 2.19 3.39 4.21 8.45 8.00 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating

    values.

Table 2-75 2.5 V LCMOS Low Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 2.3 V
                   Applicable to Standard Plus Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

4 mA   Std.  1.55 5.01 0.26 1.20 1.10 5.11 4.60 2.49 2.60 10.92 10.41 ns

6 mA   Std.  1.55 4.20 0.26 1.20 1.10 4.28 4.00 2.74 3.08 10.08 9.81 ns

8 mA   Std.  1.55 4.20 0.26 1.20 1.10 4.28 4.00 2.74 3.08 10.08 9.81 ns

12 mA  Std.  1.55 3.64 0.26 1.20 1.10 3.71 3.56 2.92 3.39 9.52 9.36 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

2-46                                    Advance v0.5
                                                           IGLOO DC and Switching Characteristics

Table 2-76 2.5 V LCMOS High Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 2.3 V
                   Applicable to Standard Plus Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

4 mA            Std.  1.55 2.90 0.26 1.20 1.10 2.95 2.66 2.48 2.70 8.76 8.47 ns

6 mA            Std.  1.55 2.50 0.26 1.20 1.10 2.54 2.18 2.74 3.19 8.35 7.99 ns

8 mA            Std.  1.55 2.50 0.26 1.20 1.10 2.54 2.18 2.74 3.19 8.35 7.99 ns

12 mA           Std.  1.55 2.28 0.26 1.20 1.10 2.32 1.95 2.92 3.50 8.13 7.75 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating

    values.

Table 2-77 2.5 V LCMOS Low Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 2.3 V
                   Applicable to Standard Banks

Drive Strength  Speed Grade  tDOUT  tDP tDIN tPY    tEOUT   tZL tZH tLZ tHZ                                 Units
2 mA                  Std.    1.55  4.84 0.26 1.15  1.10   4.93 4.56 2.12 2.22                                ns

4 mA            Std.         1.55 4.84 0.26 1.15 1.10 4.93 4.56 2.12 2.22 ns

6 mA            Std.         1.55 4.08 0.26 1.15 1.10 4.16 3.96 2.37 2.69 ns

8 mA            Std.         1.55 4.08 0.26 1.15 1.10 4.16 3.96 2.37 2.69 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

Table 2-78 2.5 V LCMOS High Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 2.3 V
                   Applicable to Standard Banks

Drive Strength  Speed Grade  tDOUT  tDP tDIN tPY    tEOUT   tZL tZH tLZ tHZ                                 Units
2 mA                  Std.    1.55  2.75 0.26 1.15  1.10   2.80 2.53 2.12 2.31                                ns

4 mA            Std.         1.55 2.75 0.26 1.15 1.10 2.80 2.53 2.12 2.31 ns

6 mA            Std.         1.55 2.38 0.26 1.15 1.10 2.42 2.05 2.37 2.79 ns

8 mA            Std.         1.55 2.38 0.26 1.15 1.10 2.42 2.05 2.37 2.79 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating

    values.

                                    Advance v0.5                                                            2 - 47
IGLOO DC and Switching Characteristics

        1.8 V LVCMOS

        Low-voltage CMOS for 1.8 V is an extension of the LVCMOS standard (JESD8-5) used for general-
        purpose 1.8 V applications. It uses a 1.8 V input buffer and a push-pull output buffer.

Table 2-79 Minimum and Maximum DC Input and Output Levels
                   Applicable to Advanced I/O Banks

1.8 V

LVCMOS  VIL                             VIH         VOL    VOH  IOL IOH IOSH     IOSL  IIL IIH

Drive                     Min., V Max., V Max., V Min., V mA mA Max., mA1 Max., mA1 A2 A2
Strength Min., V Max., V

2 mA    0.3 0.35 * VCCI 0.65 * VCCI 1.9 0.45 VCCI 0.45 2 2                9   11    10 10

4 mA    0.3 0.35 * VCCI 0.65 * VCCI 1.9 0.45 VCCI 0.45 4 4                17  22    10 10

6 mA    0.3 0.35 * VCCI 0.65 * VCCI 1.9 0.45 VCCI 0.45 6 6                35  44    10 10

8 mA    0.3 0.35 * VCCI 0.65 * VCCI 1.9 0.45 VCCI 0.45 8 8                45  51    10 10

12 mA 0.3 0.35 * VCCI 0.65 * VCCI 1.9 0.45 VCCI 0.45 12 12                91  74    10 10

16 mA 0.3 0.35 * VCCI 0.65 * VCCI 1.9 0.45 VCCI 0.45 16 16                91  74    10 10

Notes:

1. Currents are measured at 100C junction temperature and maximum voltage.

2. Currents are measured at 85C junction temperature.

3. Software default selection highlighted in gray.

Table 2-80 Minimum and Maximum DC Input and Output Levels
                   Applicable to Standard Plus I/O Banks

1.8 V

LVCMOS  VIL                             VIH         VOL    VOH  IOL IOH IOSH     IOSL  IIL IIH

Drive                     Min., V Max., V Max., V Min., V mA mA Max., mA1 Max., mA1 A2 A2
Strength Min., V Max., V

2 mA    0.3 0.35 * VCCI 0.65 * VCCI 1.9 0.45 VCCI 0.45 2 2                9   11    10 10

4 mA    0.3 0.35 * VCCI 0.65 * VCCI 1.9 0.45 VCCI 0.45 4 4                17  22    10 10

6 mA    0.3 0.35 * VCCI 0.65 * VCCI 1.9 0.45 VCCI 0.45 6 6                35  44    10 10

8 mA    0.3 0.35 * VCCI 0.65 * VCCI 1.9 0.45 VCCI 0.45 8 8                35  44    10 10

Notes:

1. Currents are measured at 100C junction temperature and maximum voltage.

2. Currents are measured at 85C junction temperature.

3. Software default selection highlighted in gray.

2-48                                         Advance v0.5
                                                                   IGLOO DC and Switching Characteristics

Table 2-81 Minimum and Maximum DC Input and Output Levels
                   Applicable to Standard I/O Banks

1.8 V

LVCMOS         VIL        VIH                       VOL  VOH       IOL IOH IOSH              IOSL        IIL IIH

Drive                     Min., V Max., V Max., V Min., V mA mA Max., mA1 Max., mA1 A2 A2
Strength Min., V Max., V

2 mA    0.3 0.35 * VCCI 0.65 * VCCI 1.9 0.45 VCCI 0.45 2 2                  9             11          10 10

4 mA    0.3 0.35 * VCCI 0.65 * VCCI 1.9 0.45 VCCI 0.45 4 4                  17            22          10 10

Notes:

1. Currents are measured at 100C junction temperature and maximum voltage.

2. Currents are measured at 85C junction temperature.

3. Software default selection highlighted in gray.

               Test Point                  R=1k          R to VCCI for tLZ/tZL/tZLS
               Datapath 5 pF        Test Point           R to GND for tHZ/tZH/tZHS
                                   Enable Path
                                                         35 pF for tZH/tZHS/tZL/tZLS
                                                         5 pF for tHZ/tLZ

Figure 2-9 AC Loading

Table 2-82 AC Waveforms, Measuring Points, and Capacitive Loads

Input LOW (V)             Input HIGH (V)                 Measuring Point* (V)                CLOAD (pF)
                                                                                                   5
0                             1.8                             0.9

* Measuring point = Vtrip. See Table 2-28 on page 2-25 for a complete table of trip points.

                                   Advance v0.5                                                          2 - 49
IGLOO DC and Switching Characteristics

       Timing Characteristics

       1.5 V DC Core Voltage

Table 2-83 1.8 V LVCMOS Low Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 1.7 V
                   Applicable to Advanced I/O Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

2 mA   Std.  0.97 6.38 0.19 1.01 0.66 6.49 5.92 2.33 1.56 10.03 9.45 ns

4 mA   Std.  0.97 5.35 0.19 1.01 0.66 5.45 5.04 2.67 2.38 8.98 8.57 ns

6 mA   Std.  0.97 4.62 0.19 1.01 0.66 4.70 4.43 2.90 2.78 8.23 7.96 ns

8 mA   Std.  0.97 4.37 0.19 1.01 0.66 4.45 4.30 2.95 2.89 7.98 7.83 ns

12 mA  Std.  0.97 4.31 0.19 1.01 0.66 4.37 4.31 3.03 3.29 7.90 7.84 ns

16 mA  Std.  0.97 4.31 0.19 1.01 0.66 4.37 4.31 3.03 3.29 7.90 7.84 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

Table 2-84 1.8 V LVCMOS High Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 1.7 V
                   Applicable to Advanced I/O Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

2 mA   Std.  0.97 3.24 0.19 1.01 0.66 3.20 3.24 2.33 1.61 6.73 6.78 ns

4 mA   Std.  0.97 2.62 0.19 1.01 0.66 2.67 2.50 2.66 2.46 6.20 6.04 ns

6 mA   Std.  0.97 2.31 0.19 1.01 0.66 2.35 2.14 2.89 2.87 5.88 5.67 ns

8 mA   Std.  0.97 2.25 0.19 1.01 0.66 2.29 2.07 2.95 2.98 5.82 5.60 ns

12 mA  Std.  0.97 2.24 0.19 1.01 0.66 2.28 1.99 3.02 3.39 5.81 5.52 ns

16 mA  Std.  0.97 2.24 0.19 1.01 0.66 2.28 1.99 3.02 3.39 5.81 5.52 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating

    values.

Table 2-85 1.8 V LVCMOS Low Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 1.7 V
                   Applicable to Standard Plus Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

2 mA   Std.  0.97 5.78 0.19 1.01 0.66 5.89 5.31 1.95 1.46 9.42 8.84 ns

4 mA   Std.  0.97 4.75 0.19 1.01 0.66 4.84 4.53 2.25 2.21 8.37 8.06 ns

6 mA   Std.  0.97 4.07 0.19 1.01 0.66 4.14 3.97 2.46 2.57 7.67 7.50 ns

8 mA   Std.  0.97 4.07 0.19 1.01 0.66 4.14 3.97 2.46 2.57 7.67 7.50 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

2-50                                    Advance v0.5
                                                           IGLOO DC and Switching Characteristics

Table 2-86 1.8 V LVCMOS High Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 1.7 V
                   Applicable to Standard Plus Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

2 mA            Std.         0.97 2.75 0.19 1.01 0.66 2.79 2.75 1.94 1.51 6.32 6.28 ns

4 mA            Std.         0.97 2.25 0.19 1.01 0.66 2.29 2.09 2.24 2.29 5.82 5.62 ns

6 mA            Std.         0.97 1.97 0.19 1.01 0.66 2.01 1.76 2.46 2.66 5.54 5.29 ns

8 mA            Std.         0.97 1.97 0.19 1.01 0.66 2.01 1.76 2.46 2.66 5.54 5.29 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating

    values.

Table 2-87 1.8 V LVCMOS Low Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 1.7 V
                   Applicable to Standard Banks

Drive Strength  Speed Grade  tDOUT  tDP   tDIN tPY tEOUT    tZL  tZH tLZ tHZ Units
2 mA                  Std.    0.97  5.63  0.19 0.98 0.66   5.73  5.29 1.68 1.24 ns

4 mA            Std.         0.97 4.69 0.19 0.98 0.66 4.78 4.51 1.97 1.98 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

Table 2-88 1.8 V LVCMOS High Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 1.7 V
                   Applicable to Standard Banks

Drive Strength  Speed Grade  tDOUT  tDP tDIN tPY    tEOUT   tZL tZH tLZ tHZ                                  Units
2 mA                  Std.    0.97  2.62 0.19 0.98  0.66   2.67 2.59 1.67 1.29                                 ns

4 mA            Std.         0.97 2.18 0.19 0.98 0.66 2.22 1.93 1.96 2.06 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating

    values.

                                    Advance v0.5                                                             2 - 51
IGLOO DC and Switching Characteristics

       1.2 V DC Core Voltage

Table 2-89 1.8 V LCMOS Low Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 1.7 V
                   Applicable to Advanced I/O Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

2 mA   Std.  1.55 6.96 0.26 1.11 1.10 7.09 6.49 2.85 2.27 12.89 12.29 ns

4 mA   Std.  1.55 5.90 0.26 1.11 1.10 6.01 5.57 3.20 3.12 11.82 11.38 ns

6 mA   Std.  1.55 5.15 0.26 1.11 1.10 5.24 4.95 3.44 3.54 11.05 10.76 ns

8 mA   Std.  1.55 4.89 0.26 1.11 1.10 4.98 4.81 3.49 3.65 10.79 10.62 ns

12 mA  Std.  1.55 4.83 0.26 1.11 1.10 4.90 4.83 3.57 4.06 10.71 10.64 ns

16 mA  Std.  1.55 4.83 0.26 1.11 1.10 4.90 4.83 3.57 4.06 10.71 10.64 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

Table 2-90 1.8 V LCMOS High Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 1.7 V
                   Applicable to Advanced I/O Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

2 mA   Std.  1.55 3.73 0.26 1.11 1.10 3.71 3.73 2.85 2.32 9.52 9.54 ns

4 mA   Std.  1.55 3.11 0.26 1.11 1.10 3.16 2.97 3.19 3.21 8.97 8.78 ns

6 mA   Std.  1.55 2.78 0.26 1.11 1.10 2.84 2.60 3.43 3.63 8.64 8.40 ns

8 mA   Std.  1.55 2.72 0.26 1.11 1.10 2.77 2.52 3.49 3.74 8.58 8.33 ns

12 mA  Std.  1.55 2.71 0.26 1.11 1.10 2.76 2.44 3.56 4.17 8.57 8.24 ns

16 mA  Std.  1.55 2.71 0.26 1.11 1.10 2.76 2.44 3.56 4.17 8.57 8.24 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating

    values.

Table 2-91 1.8 V LCMOS Low Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 1.7 V
                   Applicable to Standard Plus Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

2 mA   Std.  1.55 6.31 0.26 1.11 1.10 6.43 5.81 2.46 2.14 12.24 11.62 ns

4 mA   Std.  1.55 5.26 0.26 1.11 1.10 5.35 5.01 2.77 2.91 11.16 10.82 ns

6 mA   Std.  1.55 4.55 0.26 1.11 1.10 4.64 4.44 2.98 3.29 10.45 10.25 ns

8 mA   Std.  1.55 4.55 0.26 1.11 1.10 4.64 4.44 2.98 3.29 10.45 10.25 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

2-52                                    Advance v0.5
                                                           IGLOO DC and Switching Characteristics

Table 2-92 1.8 V LCMOS High Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 1.7 V
                   Applicable to Standard Plus Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

2 mA            Std.         1.55 3.21 0.26 1.11 1.10 3.26 3.18 2.45 2.18 9.07 8.99 ns

4 mA            Std.         1.55 2.71 0.26 1.11 1.10 2.76 2.50 2.76 2.99 8.56 8.31 ns

6 mA            Std.         1.55 2.42 0.26 1.11 1.10 2.47 2.16 2.98 3.38 8.28 7.97 ns

8 mA            Std.         1.55 2.42 0.26 1.11 1.10 2.47 2.16 2.98 3.38 8.28 7.97 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating

    values.

Table 2-93 1.8 V LCMOS Low Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 1.7 V
                   Applicable to Standard Banks

Drive Strength  Speed Grade  tDOUT  tDP   tDIN tPY tEOUT    tZL  tZH tLZ tHZ Units
2 mA                  Std.    1.55  6.13  0.26 1.08 1.10   6.24  5.79 2.07 1.77 ns

4 mA            Std.         1.55 5.16 0.26 1.08 1.10 5.26 4.99 2.37 2.53 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

Table 2-94 1.8 V LCMOS High Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 1.7 V
                   Applicable to Standard Banks

Drive Strength  Speed Grade  tDOUT  tDP tDIN tPY    tEOUT   tZL tZH tLZ tHZ                                 Units
2 mA                  Std.    1.55  3.05 0.26 1.08  1.10   3.11 3.01 2.07 1.81                                ns

4 mA            Std.         1.55 2.60 0.26 1.08 1.10 2.64 2.33 2.37 2.61 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating

    values.

                                    Advance v0.5                                                            2 - 53
IGLOO DC and Switching Characteristics

        1.5 V LVCMOS (JESD8-11)

        Low-Voltage CMOS for 1.5 V is an extension of the LVCMOS standard (JESD8-5) used for general-
        purpose 1.5 V applications. It uses a 1.5 V input buffer and a push-pull output buffer.

Table 2-95 Minimum and Maximum DC Input and Output Levels
                   Applicable to Advanced I/O Banks

1.5 V

LVCMOS  VIL                             VIH         VOL      VOH    IOL IOH IOSH   IOSL  IIL IIH
                                                           Min., V
Drive                     Min., V Max., V Max., V                   m
Strength Min., V Max., V                                            A mA Max., mA1 Max., mA1 A2 A2

2 mA    0.3 0.35 * VCCI 0.65 * VCCI 1.575 0.25 * VCCI 0.75 * VCCI 2 2       13    16    10 10

4 mA    0.3 0.35 * VCCI 0.65 * VCCI 1.575 0.25 * VCCI 0.75 * VCCI 4 4       25    33    10 10

6 mA    0.3 0.35 * VCCI 0.65 * VCCI 1.575 0.25 * VCCI 0.75 * VCCI 6 6       32    39    10 10

8 mA    0.3 0.35 * VCCI 0.65 * VCCI 1.575 0.25 * VCCI 0.75 * VCCI 8 8       66    55    10 10

12 mA 0.3 0.35 * VCCI 0.65 * VCCI 1.575 0.25 * VCCI 0.75 * VCCI 12 12       66    55    10 10

Notes:

1. Currents are measured at 100C junction temperature and maximum voltage.

2. Currents are measured at 85C junction temperature.

3. Software default selection highlighted in gray.

Table 2-96 Minimum and Maximum DC Input and Output Levels
                   Applicable to Standard Plus I/O Banks

1.5 V

LVCMOS  VIL                             VIH         VOL    VOH      IOL IOH  IOSH  IOSL  IIL IIH

Drive                     Min., V Max., V Max., V          Min., V mA mA Max., mA1 Max., mA1 A2 A2
Strength Min., V Max., V

2 mA    0.3 0.35 * VCCI 0.65 * VCCI 1.575 0.25 * VCCI 0.75 * VCCI 2 2       13    16    10 10

4 mA    0.3 0.35 * VCCI 0.65 * VCCI 1.575 0.25 * VCCI 0.75 * VCCI 4 4       25    33    10 10

Notes:

1. Currents are measured at 100C junction temperature and maximum voltage.

2. Currents are measured at 85C junction temperature.

3. Software default selection highlighted in gray.

Table 2-97 Minimum and Maximum DC Input and Output Levels
                   Applicable to Standard I/O Banks

1.5 V

LVCMOS  VIL                             VIH         VOL    VOH      IOL IOH  IOSH  IOSL  IIL IIH

Drive                     Min., V Max., V Max., V          Min., V mA mA Max., mA1 Max., mA1 A2 A2
Strength Min., V Max., V

2 mA    0.3 0.35 * VCCI 0.65 * VCCI 1.575 0.25 * VCCI 0.75 * VCCI 2 2       13    16    10 10

Notes:

1. Currents are measured at 100C junction temperature and maximum voltage.

2. Currents are measured at 85C junction temperature.

3. Software default selection highlighted in gray.

2-54                                         Advance v0.5
                                                                   IGLOO DC and Switching Characteristics

                Test Point                     R=1k  R to VCCI for tLZ/tZL/tZLS
                Datapath 5 pF           Test Point   R to GND for tHZ/tZH/tZHS
                                       Enable Path
                                                     35 pF for tZH/tZHS/tZL/tZLS
                                                     5 pF for tHZ/tLZ

Figure 2-10 AC Loading

Table 2-98 AC Waveforms, Measuring Points, and Capacitive Loads

Input LOW (V)             Input HIGH (V)  Measuring Point* (V)                               CLOAD (pF)
                                                                                                   5
0                                 1.5                0.75

* Measuring point = Vtrip. See Table 2-28 on page 2-25 for a complete table of trip points.

       Timing Characteristics
           1.5 V DC Core Voltage

Table 2-99 1.5 V LVCMOS Low Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 1.4 V
                   Applicable to Advanced I/O Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

2 mA            Std.      0.97 6.62 0.19 1.17 0.66 6.74 6.05 2.79 2.31 10.28 9.58 ns

4 mA            Std.      0.97 5.74 0.19 1.17 0.66 5.85 5.33 3.06 2.78 9.38 8.86 ns

6 mA            Std.      0.97 5.43 0.19 1.17 0.66 5.53 5.18 3.12 2.90 9.06 8.71 ns

8 mA            Std.      0.97 5.35 0.19 1.17 0.66 5.45 5.19 3.21 3.36 8.98 8.72 ns

12 mA           Std.      0.97 5.35 0.19 1.17 0.66 5.45 5.19 3.21 3.36 8.98 8.72 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

Table 2-100 1.5 V LVCMOS High Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 1.4 V
                   Applicable to Advanced I/O Banks

Drive Strength  Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units
2 mA
                Std.      0.97 2.97 0.19 1.17 0.66 3.03 2.89 2.78 2.40 6.56 6.43 ns

4 mA            Std.      0.97 2.60 0.19 1.17 0.66 2.64 2.44 3.05 2.88 6.18 5.97 ns

6 mA            Std.      0.97 3.63 0.19 1.17 0.66 3.62 3.63 3.06 3.00 7.15 7.16 ns

8 mA            Std.      0.97 2.50 0.19 1.17 0.66 2.55 2.26 3.20 3.48 6.08 5.79 ns

12 mA           Std.      0.97 2.50 0.19 1.17 0.66 2.55 2.26 3.20 3.48 6.08 5.79 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating

    values.

                                       Advance v0.5                                                          2 - 55
IGLOO DC and Switching Characteristics

Table 2-101 1.5 V LVCMOS Low Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 1.4 V
                   Applicable to Standard Plus Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

2 mA            Std.  0.97 5.93 0.19 1.17 0.66 6.04 5.46 2.30 2.15 9.57 8.99 ns

4 mA            Std.  0.97 5.11 0.19 1.17 0.66 5.20 4.79 2.54 2.58 8.73 8.32 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

Table 2-102 1.5 V LVCMOS High Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 1.4 V
                   Applicable to Standard Plus Banks

Drive Strength  Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units
2 mA
                Std.         0.97 2.58 0.19 1.17 0.66 2.63 2.40 2.29 2.24 6.16 5.94 ns

4 mA            Std.         0.97 2.25 0.19 1.17 0.66 2.29 1.99 2.53 2.68 5.82 5.52 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating

    values.

Table 2-103 1.5 V LVCMOS Low Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 1.4 V
                   Applicable to Standard Banks

Drive Strength  Speed Grade             tDOUT  tDP tDIN tPY    tEOUT   tZL tZH tLZ tHZ                       Units
2 mA                  Std.               0.97  5.88 0.19 1.13  0.66   5.99 5.45 1.99 1.93                      ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

Table 2-104 1.5 V LVCMOS High Slew Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 1.4 V
                   Applicable to Standard Banks

Drive Strength  Speed Grade             tDOUT  tDP tDIN tPY    tEOUT   tZL tZH tLZ tHZ                       Units
2 mA                  Std.               0.97  2.51 0.19 1.13  0.66   2.56 2.20 1.99 2.03                      ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating

    values.

                1.2 V DC Core Voltage

2-56                                           Advance v0.5
                           IGLOO DC and Switching Characteristics

Table 2-105 1.5 V LCMOS Low Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 1.4 V
                   Applicable to Advanced I/O Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

2 mA   Std.  1.55 7.16 0.26 1.27 1.10 7.29 6.60 3.32 3.01 13.10 12.41 ns

4 mA   Std.  1.55 6.26 0.26 1.27 1.10 6.37 5.86 3.59 3.49 12.18 11.67 ns

6 mA   Std.  1.55 5.93 0.26 1.27 1.10 6.04 5.70 3.65 3.62 11.85 11.51 ns

8 mA   Std.  1.55 5.85 0.26 1.27 1.10 5.96 5.72 3.75 4.10 11.77 11.52 ns

12 mA  Std.  1.55 5.85 0.26 1.27 1.10 5.96 5.72 3.75 4.10 11.77 11.52 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

Table 2-106 1.5 V LCMOS High Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 1.4 V
                   Applicable to Advanced I/O Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

2 mA   Std.  1.55 3.43 0.26 1.27 1.10 3.49 3.36 3.31 3.10 9.30 9.16 ns

4 mA   Std.  1.55 3.04 0.26 1.27 1.10 3.10 2.89 3.58 3.59 8.91 8.70 ns

6 mA   Std.  1.55 4.11 0.26 1.27 1.10 4.10 4.11 3.59 3.72 9.91 9.92 ns

8 mA   Std.  1.55 2.95 0.26 1.27 1.10 3.00 2.70 3.74 4.21 8.81 8.51 ns

12 mA  Std.  1.55 2.95 0.26 1.27 1.10 3.00 2.70 3.74 4.21 8.81 8.51 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating

    values.

Table 2-107 1.5 V LCMOS Low Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 1.4 V
                   Applicable to Standard Plus Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

2 mA   Std.  1.55 6.42 0.26 1.27 1.10 6.54 5.95 2.81 2.81 12.35 11.76 ns

4 mA   Std.  1.55 5.58 0.26 1.27 1.10 5.68 5.27 3.06 3.25 11.49 11.08 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

Table 2-108 1.5 V LCMOS High Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 1.4 V
                   Applicable to Standard Plus Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

2 mA   Std.  1.55 3.01 0.26 1.27 1.10 3.07 2.81 2.80 2.90 8.88 8.62 ns

4 mA   Std.  1.55 2.67 0.26 1.27 1.10 2.72 2.39 3.05 3.36 8.53 8.20 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating

    values.

             Advance v0.5                                                                                   2 - 57
IGLOO DC and Switching Characteristics

Table 2-109 1.5 V LCMOS Low Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 1.4 V
                   Applicable to Standard Banks

Drive Strength  Speed Grade             tDOUT  tDP tDIN tPY    tEOUT   tZL tZH tLZ tHZ                      Units
2 mA                  Std.               1.55  6.35 0.26 1.22  1.10   6.46 5.93 2.39 2.45                     ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

Table 2-110 1.5 V LCMOS High Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 1.4 V
                   Applicable to Standard Banks

Drive Strength  Speed Grade             tDOUT  tDP tDIN tPY    tEOUT   tZL tZH tLZ tHZ                      Units
2 mA                  Std.               1.55  2.91 0.26 1.22  1.10   2.96 2.60 2.39 2.54                     ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating

    values.

2-58                                           Advance v0.5
                                                              IGLOO DC and Switching Characteristics

        1.2 V LVCMOS (JESD8-12A)

        Low-Voltage CMOS for 1.2 V complies with the LVCMOS standard JESD8-12A for general purpose
        1.2 V applications. It uses a 1.2 V input buffer and a push-pull output buffer.

Table 2-111 Minimum and Maximum DC Input and Output Levels
                   Applicable to Advanced I/O Banks

1.2 V

LVCMOS  VIL               VIH                       VOL  VOH  IOL IOH IOSH1           IOSL1 IIL2 IIH2

Drive                     Min., V Max., V Max., V        Min., V mA mA Max., mA Max., mA A A
Strength Min., V Max., V

2 mA    0.3 0.35 * VCCI 0.65 * VCCI 1.26 0.25 * VCCI 0.75 * VCCI 2 2        TBD      TBD 10 10

Notes:

1. Currents are measured at 100C junction temperature and maximum voltage.

2. Currents are measured at 85C junction temperature.

3. Software default selection highlighted in gray.

Table 2-112 Minimum and Maximum DC Input and Output Levels
                   Applicable to Standard Plus I/O Banks

1.2 V

LVCMOS  VIL               VIH                       VOL  VOH  IOL IOH IOSH1           IOSL1 IIL2 IIH2

Drive                     Min., V Max., V Max., V        Min., V mA mA Max., mA Max., mA A A
Strength Min., V Max., V

2 mA    0.3 0.35 * VCCI 0.65 * VCCI 1.26 0.25 * VCCI 0.75 * VCCI 2 2        TBD      TBD 10 10

Notes:

1. Currents are measured at 100C junction temperature and maximum voltage.

2. Currents are measured at 85C junction temperature.

3. Software default selection highlighted in gray.

Table 2-113 Minimum and Maximum DC Input and Output Levels
                   Applicable to Standard I/O Banks

1.2 V

LVCMOS  VIL               VIH                       VOL  VOH  IOL IOH IOSH1           IOSL1 IIL2 IIH2

Drive                     Min., V Max., V Max., V        Min., V mA mA Max., mA Max., mA A A
Strength Min., V Max., V

1 mA    0.3 0.35 * VCCI 0.65 * VCCI 1.26 0.25 * VCCI 0.75 * VCCI 1 1        TBD      TBD 10 10

Notes:

1. Currents are measured at 100C junction temperature and maximum voltage.

2. Currents are measured at 85C junction temperature.

3. Software default selection highlighted in gray.

                       Test Point              R=1k      R to VCCI for tLZ/tZL/tZLS
                        Datapath 5 pF   Test Point       R to GND for tHZ/tZH/tZHS
                                       Enable Path
Figure 2-11 AC Loading                                 35 pF for tZH/tZHS/tZL/tZLS
                                                         5 pF for tHZ/tLZ

                                       Advance v0.5                                   2 - 59
IGLOO DC and Switching Characteristics

Table 2-114 AC Waveforms, Measuring Points, and Capacitive Loads

Input LOW (V)         Input HIGH (V)                Measuring Point* (V)                     CLOAD (pF)
                                                                                                   5
0                                       1.2                0.6

* Measuring point = Vtrip. See Table 2-28 on page 2-25 for a complete table of trip points.

        Timing Characteristics

                1.2 V DC Core Voltage

Table 2-115 1.2 V LVCMOS Low Slew

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 1.4 V
                   Applicable to Advanced I/O Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

2 mA            Std.  0.97 6.62 0.19 1.17 0.66 6.74 6.05 2.79 2.31 10.28 9.58 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

Table 2-116 1.2 V LVCMOS High Slew

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 1.14 V
                   Applicable to Advanced I/O Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

2 mA            Std.  1.55 3.61 0.26 1.58 1.10 3.45 3.33 3.94 3.66 9.05 8.93 ns

Notes:

1. Software default selection highlighted in gray.

2. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
    values.

Table 2-117 1.2 V LVCMOS High Slew

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 1.14 V
                   Applicable to Standard Plus I/O Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

2 mA            Std.  1.55 7.60 0.26 1.58 1.10 7.27 6.52 3.31 3.36 12.86 12.12 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

Table 2-118 1.2 V LVCMOS High Slew

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 1.14 V
                   Applicable to Standard Plus I/O Banks

Drive Strength Speed Grade tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS Units

2 mA            Std.  1.55 3.23 0.26 1.58 1.10 3.09 2.76 3.30 3.49 8.69 8.36 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating

    values.

Table 2-119 1.2 V LVCMOS High Slew

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 1.14 V
                   Applicable to Standard Banks

Drive Strength  Speed Grade             tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ Units
1 mA                  Std.               1.55 8.58 0.26 1.52 1.10 8.21 7.36 2.52 2.40 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

2-60                                         Advance v0.5
                                           IGLOO DC and Switching Characteristics

Table 2-120 1.2 V LCMOS High Slew Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 1.14 V
                   Applicable to Standard Banks

Drive Strength  Speed Grade  tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ Units
1 mA                  Std.    1.55 3.60 0.26 1.52 1.10 3.45 3.04 2.52 2.50 ns

Notes:
1. Software default selection highlighted in gray.
2. For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating

    values.

                             Advance v0.5                                                                    2 - 61
IGLOO DC and Switching Characteristics

        3.3 V PCI, 3.3 V PCI-X

        Peripheral Component Interface for 3.3 V standard specifies support for 33 MHz and 66 MHz PCI
        Bus applications.

Table 2-121 Minimum and Maximum DC Input and Output Levels
                   Applicable to Advanced and Standard Plus I/Os

3.3 V PCI/PCI-X          VIL            VIH          VOL  VOH IOL IOH              IOSH      IOSL   IIL IIH

Drive Strength Min, V Max, V Min, V Max, V Max, V Min, V mA mA Max, mA1 Max, mA1 A2 A2

Per PCI                                              Per PCI curves                                10 10
specification

Notes:

1. Currents are measured at 100C junction temperature and maximum voltage.

2. Currents are measured at 85C junction temperature.

        AC loadings are defined per the PCI/PCI-X specifications for the datapath; Actel loadings for enable
        path characterization are described in Figure 2-12.

                 R = 25       R to VCCI for tDP (F)            R=1k  R to VCCI for tLZ/tZL/t ZLS
        Test Point            R to GND for tDP (R)    Test Point     R to GND for tHZ/tZH/tZHS
        Datapath                                     Enable Path
                                                                     10 pF for tZH /tZHS /tZL/tZLS
                                                                     5 pF for tHZ /tLZ

Figure 2-12 AC Loading

        AC loadings are defined per PCI/PCI-X specifications for the datapath; Actel loading for tristate is
        described in Table 2-122.

Table 2-122 AC Waveforms, Measuring Points, and Capacitive Loads

Input LOW (V)                 Input HIGH (V)              Measuring Point* (V)               CLOAD (pF)
                                                                                                  10
0                                       3.3               0.285 * VCCI for tDP(R)

                                                          0.615 * VCCI for tDP(F)

* Measuring point = Vtrip. See Table 2-28 on page 2-25 for a complete table of trip points.

2-62                                         Advance v0.5
                                                  IGLOO DC and Switching Characteristics

Timing Characteristics

             1.5 V DC Core Voltage

Table 2-123 3.3 V PCI/PCI-X

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 3.0 V
                   Applicable to Advanced I/O Banks

Speed Grade  tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS                                             Units
Std.          0.97 2.32 0.19 0.70 0.66 2.36 1.77 2.67 3.04 5.89 5.30                                          ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

Table 2-124 3.3 V PCI/PCI-X

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 3.0 V
                   Applicable to Standard Plus I/O Banks

Speed Grade  tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS                                             Units
Std.          0.97 1.96 0.19 0.70 0.66 2.00 1.50 2.36 2.79 5.53 5.03                                          ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

             1.2 V DC Core Voltage

Table 2-125 3.3 V PCI/PCI-X

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 3.0 V
                   Applicable to Advanced I/O Banks

Speed Grade  tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS                                             Units
Std.          1.55 2.90 0.25 0.86 1.10 2.95 2.29 3.23 3.92 8.76 8.10                                          ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

Table 2-126 3.3 V PCI/PCI-X

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 3.0 V
                   Applicable to Standard Plus I/O Banks

Speed Grade  tDOUT tDP tDIN tPY tEOUT tZL tZH tLZ tHZ tZLS tZHS                                             Units
Std.          1.55 2.52 0.25 0.85 1.10 2.57 1.98 2.91 3.62 8.37 7.78                                          ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

                                    Advance v0.5                                                             2 - 63
IGLOO DC and Switching Characteristics

                Differential I/O Characteristics

                  Physical Implementation

                        Configuration of the I/O modules as a differential pair is handled by Actel Designer software when
                        the user instantiates a differential I/O macro in the design.
                        Differential I/Os can also be used in conjunction with the embedded Input Register (InReg), Output
                        Register (OutReg), Enable Register (EnReg), and Double Data Rate (DDR). However, there is no
                        support for bidirectional I/Os or tristates with the LVPECL standards.

                  LVDS

                        Low-Voltage Differential Signaling (ANSI/TIA/EIA-644) is a high-speed, differential I/O standard. It
                        requires that one data bit be carried through two signal lines, so two pins are needed. It also
                        requires external resistor termination.
                        The full implementation of the LVDS transmitter and receiver is shown in an example in
                        Figure 2-13. The building blocks of the LVDS transmitter-receiver are one transmitter macro, one
                        receiver macro, three board resistors at the transmitter end, and one resistor at the receiver end.
                        The values for the three driver resistors are different from those used in the LVPECL
                        implementation because the output standard specifications are different.
                        Along with LVDS I/O, IGLOO also supports Bus LVDS structure and Multipoint LVDS (M-LVDS)
                        configuration (up to 40 nodes).

                                  Bourns Part Number: CAT16-LV4F12

                         FPGA  P  165           Z0 = 50                  P     FPGA
OUTBUF_LVDS
                                                                                  +
                                                140                100              INBUF_LVDS

                                          165   Z0 = 50
                               N                                            N

Figure 2-13 LVDS Circuit Diagram and Board-Level Implementation

2-64                                            Advance v0.5
                                                                          IGLOO DC and Switching Characteristics

Table 2-127 Minimum and Maximum DC Input and Output Levels

DC Parameter                          Description                   Min.   Typ.              Max.            Units
                                                                    2.375   2.5              2.625             V
VCCI           Supply Voltage                                              1.075              1.25             V
                                                                     0.9   1.425                               V
VOL            Output LOW Voltage                                   1.25   0.91               1.6             mA
                                                                    0.65   0.91              1.16             mA
VOH            Output HIGH Voltage                                  0.65                     1.16              V
IOL 4          Output Lower Current                                         350              2.925            A
IOH 4          Output HIGH Current                                    0    1.25               10              A
                                                                           1.25               10              mV
VI             Input Voltage                                         250    350               450              V
                                                                    1.125                    1.375             V
IIH 3          Input HIGH Leakage Current                           0.05                      2.35            mV
                                                                     100
IIL 3          Input LOW Leakage Current

VODIFF         Differential Output Voltage

VOCM           Output Common-Mode Voltage

VICM           Input Common-Mode Voltage

VIDIFF         Input Differential Voltage

Notes:

1. 5%

2. Differential input voltage = 350 mV.

3. Currents are measured at 85C junction temperature.

4. IOL/IOH is defined by VODIFF/(resistor network).

Table 2-128 AC Waveforms, Measuring Points, and Capacitive Loads

Input LOW (V)                                Input HIGH (V)                Measuring Point* (V)

1.075                                                1.325                 Cross point

* Measuring point = Vtrip. See Table 2-28 on page 2-25 for a complete table of trip points.

         Timing Characteristics

               1.5 V DC Core Voltage

Table 2-129 LVDS Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 2.3 V
                   Applicable to Standard Banks

Speed Grade                           tDOUT             tDP         tDIN   tPY                      Units
Std.                                   0.97             1.67        0.19   1.31                       ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 and Table 2-7
          on page 2-7 for derating values.

               1.2 V DC Core Voltage

Table 2-130 LVDS Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 2.3 V
                   Applicable to Standard Banks

Speed Grade                           tDOUT             tDP         tDIN   tPY                      Units
Std.                                   1.55             2.19        0.25   1.52                       ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 and Table 2-7
          on page 2-7 for derating values.

                                             Advance v0.5                                                    2 - 65
IGLOO DC and Switching Characteristics

                   B-LVDS/M-LVDS

                   Bus LVDS (B-LVDS) and Multipoint LVDS (M-LVDS) specifications extend the existing LVDS standard
                   to high-performance multipoint bus applications. Multidrop and multipoint bus configurations
                   may contain any combination of drivers, receivers, and transceivers. Actel LVDS drivers provide the
                   higher drive current required by B-LVDS and M-LVDS to accommodate the loading. The drivers
                   require series terminations for better signal quality and to control voltage swing. Termination is
                   also required at both ends of the bus since the driver can be located anywhere on the bus. These
                   configurations can be implemented using the TRIBUF_LVDS and BIBUF_LVDS macros along with
                   appropriate terminations. Multipoint designs using Actel LVDS macros can achieve up to 200 MHz
                   with a maximum of 20 loads. A sample application is given in Figure 2-14. The input and output
                   buffer delays are available in the LVDS section in Table 2-129 on page 2-65 and Table 2-130 on
                   page 2-65.

                   Example: For a bus consisting of 20 equidistant loads, the following terminations provide the
                   required differential voltage, in worst-case Industrial operating conditions, at the farthest receiver:
                   RS = 60  and RT = 70 , given Z0 = 50  (2") and Zstub = 50  (~1.5").

       Receiver                  Transceiver                Driver                Receiver                   Transceiver

                      EN                     EN                D EN                        EN                            EN  BIBUF_LVDS

                R  -                   T  -                    -                     R  -                          T  -

             +                      +                       +                     +                             +

                RS RS                  RS RS                   RS RS                 RS RS                         RS RS

      Zstub           Zstub  Zstub           Zstub   Zstub          Zstub  Zstub           Zstub ...
      Z0                     Z0                     Z0                     Z0
                                                                                                         Z0                  Z0

RT Z0                        Z0                     Z0                     Z0                            Z0                  Z0          RT

Figure 2-14 B-LVDS/M-LVDS Multipoint Application Using LVDS I/O Buffers

             LVPECL

                  Low-Voltage Positive Emitter-Coupled Logic (LVPECL) is another differential I/O standard. It
                  requires that one data bit be carried through two signal lines. Like LVDS, two pins are needed. It
                  also requires external resistor termination.

                  The full implementation of the LVDS transmitter and receiver is shown in an example in
                  Figure 2-15. The building blocks of the LVPECL transmitter-receiver are one transmitter macro, one
                  receiver macro, three board resistors at the transmitter end, and one resistor at the receiver end.
                  The values for the three driver resistors are different from those used in the LVDS implementation
                  because the output standard specifications are different.

                                                 Bourns Part Number: CAT16-PC4F12

OUTBUF_LVPECL FPGA                           P                                                        P  FPGA
                                                                           Z0 = 50
                                                    100

                                                                     187 W                 100               +           INBUF_LVPECL

                                                                                                            

                                                      100                  Z0 = 50                    N
                                             N

Figure 2-15 LVPECL Circuit Diagram and Board-Level Implementation

2-66                                                           Advance v0.5
                                                                             IGLOO DC and Switching Characteristics

Table 2-131 Minimum and Maximum DC Input and Output Levels

DC Parameter   Description                           Min. Max. Min. Max. Min. Max. Units

VCCI           Supply Voltage                                3.0                3.3               3.6         V
VOL            Output LOW Voltage
VOH            Output HIGH Voltage                   0.96 1.27 1.06 1.43 1.30 1.57 V
VIL, VIH       Input LOW, Input HIGH Voltages
VODIFF         Differential Output Voltage           1.8 2.11 1.92 2.28 2.13 2.41 V
VOCM           Output Common-Mode Voltage
VICM           Input Common-Mode Voltage             0            3.3        0       3.6     0         3.9 V
VIDIFF         Input Differential Voltage
                                                     0.625 0.97 0.625 0.97 0.625 0.97 V

                                                     1.762 1.98 1.762 1.98 1.762 1.98 V

                                                     1.01 2.57 1.01 2.57 1.01 2.57 V

                                                     300               300                   300              mV

Table 2-132 AC Waveforms, Measuring Points, and Capacitive Loads

Input LOW (V)                                Input HIGH (V)                          Measuring Point* (V)

1.64                                           1.94                                       Cross point

* Measuring point = Vtrip. See Table 2-28 on page 2-87 for a complete table of trip points.

          Timing Characteristics

               1.5 V DC Core Voltage

Table 2-133 LVPECL Applies to 1.5 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V, Worst-Case VCCI = 3.0 V
                   Applicable to Standard Banks

Speed Grade                           tDOUT    tDP                     tDIN          tPY               Units
Std.                                   0.97    1.67                    0.19          1.16                ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

               1.2 V DC Core Voltage

Table 2-134 LVPECL Applies to 1.2 V DC Core Voltage

                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V, Worst-Case VCCI = 3.0 V
                   Applicable to Standard Banks

Speed Grade                           tDOUT    tDP                     tDIN          tPY               Units
Std.                                   1.55    2.24                    0.25          1.37                ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

                                             Advance v0.5                                                     2 - 67
IGLOO DC and Switching Characteristics

                I/O Register Specifications
                  Fully Registered I/O Buffers with Synchronous Enable and Asynchronous
                  Preset

Preset  INBUF                                                                                                   L
  Data
                                                D                                                                                              Pad Out
Enable                                                                                                                       TRIBUF
    CLK                                                                                                                  DOUT

         INBUF                                  PRE     EY                                  Data_out             PRE
                                                                                                           F
                          D                          Q                               Core                     D       Q
                                                                                     Array                G
                          C DFN1E1P1                                                                          DFN1E1P1

         INBUF CLKBUF                        E                                                                E
                       B                                                                                                        EOUT

                       A                                                                           H
                                                                                                   I
                                                                                                   J             PRE
                                                                                                   K
                                                                                                              D       Q

                                                                                                              DFN1E1P1

                          Data Input I/O Register with:                                                       E
                                 Active High Enable
                                 Active High Preset                                  INBUF  INBUF             Data Output Register and
                                 Positive-Edge Triggered                                                      Enable Output Register with:

                                                                             CLKBUF                                    Active High Enable
                                                                                                                       Active High Preset
                                                                                                                       Postive-Edge Triggered

                                                        CLK
                                                                       Enable
                                                                                       D_Enable

Figure 2-16 Timing Model of Registered I/O Buffers with Synchronous Enable and Asynchronous Preset

2-68                                                    Advance v0.5
                                                                      IGLOO DC and Switching Characteristics

Table 2-135 Parameter Definition and Measuring Nodes

Parameter Name  Parameter Definition                                              Measuring Nodes
                                                                                      (from, to)*
tOCLKQ          Clock-to-Q of the Output Data Register                                  H, DOUT
                                                                                           F, H
tOSUD           Data Setup Time for the Output Data Register                               F, H
                                                                                           G, H
tOHD            Data Hold Time for the Output Data Register                                G, H
                                                                                        L, DOUT
tOSUE           Enable Setup Time for the Output Data Register                             L, H
                                                                                           L, H
tOHE            Enable Hold Time for the Output Data Register                           H, EOUT
                                                                                           J, H
tOPRE2Q         Asynchronous Preset-to-Q of the Output Data Register                       J, H
                                                                                           K, H
tOREMPRE        Asynchronous Preset Removal Time for the Output Data Register              K, H
                                                                                         I, EOUT
tORECPRE        Asynchronous Preset Recovery Time for the Output Data Register              I, H
                                                                                            I, H
tOECLKQ         Clock-to-Q of the Output Enable Register                                   A, E
                                                                                           C, A
tOESUD          Data Setup Time for the Output Enable Register                             C, A
                                                                                           B, A
tOEHD           Data Hold Time for the Output Enable Register                              B, A
                                                                                           D, E
tOESUE          Enable Setup Time for the Output Enable Register                           D, A
                                                                                           D, A
tOEHE           Enable Hold Time for the Output Enable Register

tOEPRE2Q        Asynchronous Preset-to-Q of the Output Enable Register

tOEREMPRE       Asynchronous Preset Removal Time for the Output Enable Register

tOERECPRE       Asynchronous Preset Recovery Time for the Output Enable Register

tICLKQ          Clock-to-Q of the Input Data Register

tISUD           Data Setup Time for the Input Data Register

tIHD            Data Hold Time for the Input Data Register

tISUE           Enable Setup Time for the Input Data Register

tIHE            Enable Hold Time for the Input Data Register

tIPRE2Q         Asynchronous Preset-to-Q of the Input Data Register

tIREMPRE        Asynchronous Preset Removal Time for the Input Data Register

tIRECPRE        Asynchronous Preset Recovery Time for the Input Data Register

* See Figure 2-16 on page 2-68 for more information.

                Advance v0.5                                                      2 - 69
IGLOO DC and Switching Characteristics

                  Fully Registered I/O Buffers with Synchronous Enable and Asynchronous
                  Clear

                                                                                                      DOUT                    Pad Out
                                                                                                            TRIBUF
        INBUF                            Y                        Core   Data_out FF
                                                                  Array
  Data              D       Q                                                          D              Q
Enable
                CC                   EE                                                DFN1E1C1
   CLK              DFN1E1C1
   CLR
                                                                                   GG

        INBUF       E                                                                       E            EOUT
                                                                                                 CLR
                BB     CLR
                                                                                   LL

        CLKBUF                                                                     HH

                AA

        INBUF                                                                      JJ  D              Q

                DD                                                                          DFN1E1C1
                                                                                   KK
                Data Input I/O Register with
                          Active High Enable                                                E
                          Active High Clear
                          Positive-Edge Triggered                                         CLR

                                                           INBUF  INBUF  CLKBUF    Data Output Register and
                                                                                   Enable Output Register with

                                                                                               Active High Enable
                                                                                               Active High Clear
                                                                                               Positive-Edge Triggered

                                            Enable
                                                            D_Enable

                                                                              CLK

Figure 2-17 Timing Model of the Registered I/O Buffers with Synchronous Enable and Asynchronous Clear

2-70                                     Advance v0.5
                                                                       IGLOO DC and Switching Characteristics

Table 2-136 Parameter Definition and Measuring Nodes

Parameter Name  Parameter Definition                                             Measuring Nodes
                                                                                     (from, to)*
tOCLKQ          Clock-to-Q of the Output Data Register                                HH, DOUT
                                                                                         FF, HH
tOSUD           Data Setup Time for the Output Data Register                             FF, HH
                                                                                        GG, HH
tOHD            Data Hold Time for the Output Data Register                             GG, HH
                                                                                      LL, DOUT
tOSUE           Enable Setup Time for the Output Data Register                          LL, HH
                                                                                        LL, HH
tOHE            Enable Hold Time for the Output Data Register                         HH, EOUT
                                                                                         JJ, HH
tOCLR2Q         Asynchronous Clear-to-Q of the Output Data Register                      JJ, HH
                                                                                        KK, HH
tOREMCLR        Asynchronous Clear Removal Time for the Output Data Register            KK, HH
                                                                                       II, EOUT
tORECCLR        Asynchronous Clear Recovery Time for the Output Data Register            II, HH
                                                                                         II, HH
tOECLKQ         Clock-to-Q of the Output Enable Register                                AA, EE
                                                                                        CC, AA
tOESUD          Data Setup Time for the Output Enable Register                          CC, AA
                                                                                        BB, AA
tOEHD           Data Hold Time for the Output Enable Register                           BB, AA
                                                                                        DD, EE
tOESUE          Enable Setup Time for the Output Enable Register                        DD, AA
                                                                                        DD, AA
tOEHE           Enable Hold Time for the Output Enable Register

tOECLR2Q        Asynchronous Clear-to-Q of the Output Enable Register

tOEREMCLR       Asynchronous Clear Removal Time for the Output Enable Register

tOERECCLR       Asynchronous Clear Recovery Time for the Output Enable Register

tICLKQ          Clock-to-Q of the Input Data Register

tISUD           Data Setup Time for the Input Data Register

tIHD            Data Hold Time for the Input Data Register

tISUE           Enable Setup Time for the Input Data Register

tIHE            Enable Hold Time for the Input Data Register

tICLR2Q         Asynchronous Clear-to-Q of the Input Data Register

tIREMCLR        Asynchronous Clear Removal Time for the Input Data Register

tIRECCLR        Asynchronous Clear Recovery Time for the Input Data Register

* See Figure 2-17 on page 2-70 for more information.

                Advance v0.5                                                     2 - 71
IGLOO DC and Switching Characteristics

                  Input Register

                                                                                                   tICKMPWH tICKMPWL

CLK               50%                     50%               50%                50%            50%  50%                50%
Data                 1
                                          tISUD tIHD

                                     50%       0       50%

Enable            50%                                  tIWPRE     tIRECPRE                         tIREMPRE
Preset                         tIHE                                                                  50%
Clear                                             50%             50%
Out_1                     tISUE

                                                                            tIWCLR  tIRECCLR                          tIREMCLR
                                                                                                                      50%
                                                                  50%               50%

                                                         tIPRE2Q

                                                    50%        50%             50%
                                               tICLKQ                 tICLR2Q

Figure 2-18 Input Register Timing Diagram

           Timing Characteristics

                  1.5 V DC Core Voltage

Table 2-137 Input Data Register Propagation Delays
                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V

Parameter                                                   Description                                      Std. Units

tICLKQ     Clock-to-Q of the Input Data Register                                                             0.42 ns

tISUD      Data Setup Time for the Input Data Register                                                       0.47 ns

tIHD       Data Hold Time for the Input Data Register                                                        0.00 ns

tISUE      Enable Setup Time for the Input Data Register                                                     0.67 ns

tIHE       Enable Hold Time for the Input Data Register                                                      0.00 ns

tICLR2Q    Asynchronous Clear-to-Q of the Input Data Register                                                0.79 ns

tIPRE2Q    Asynchronous Preset-to-Q of the Input Data Register                                               0.79 ns

tIREMCLR   Asynchronous Clear Removal Time for the Input Data Register                                       0.00 ns

tIRECCLR   Asynchronous Clear Recovery Time for the Input Data Register                                      0.24 ns

tIREMPRE   Asynchronous Preset Removal Time for the Input Data Register                                      0.00 ns

tIRECPRE   Asynchronous Preset Recovery Time for the Input Data Register                                     0.24 ns

tIWCLR     Asynchronous Clear Minimum Pulse Width for the Input Data Register                                0.19 ns

tIWPRE     Asynchronous Preset Minimum Pulse Width for the Input Data Register                               0.19 ns

tICKMPWH Clock Minimum Pulse Width HIGH for the Input Data Register                                          0.31 ns

tICKMPWL Clock Minimum Pulse Width LOW for the Input Data Register                                           0.28 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating

         values.

2-72                                                     Advance v0.5
                                                                           IGLOO DC and Switching Characteristics

                  1.2 V DC Core Voltage

Table 2-138 Input Data Register Propagation Delays
                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V

Parameter                                        Description                                          Std. Units

tICLKQ     Clock-to-Q of the Input Data Register                                                      0.68 ns

tISUD      Data Setup Time for the Input Data Register                                                0.97 ns

tIHD       Data Hold Time for the Input Data Register                                                 0.00 ns

tISUE      Enable Setup Time for the Input Data Register                                              1.02 ns

tIHE       Enable Hold Time for the Input Data Register                                               0.00 ns

tICLR2Q    Asynchronous Clear-to-Q of the Input Data Register                                         1.19 ns

tIPRE2Q    Asynchronous Preset-to-Q of the Input Data Register                                        1.19 ns

tIREMCLR   Asynchronous Clear Removal Time for the Input Data Register                                0.00 ns

tIRECCLR   Asynchronous Clear Recovery Time for the Input Data Register                               0.24 ns

tIREMPRE   Asynchronous Preset Removal Time for the Input Data Register                               0.00 ns

tIRECPRE   Asynchronous Preset Recovery Time for the Input Data Register                              0.24 ns

tIWCLR     Asynchronous Clear Minimum Pulse Width for the Input Data Register                         0.19 ns

tIWPRE     Asynchronous Preset Minimum Pulse Width for the Input Data Register                        0.19 ns

tICKMPWH Clock Minimum Pulse Width HIGH for the Input Data Register                                   0.31 ns

tICKMPWL Clock Minimum Pulse Width LOW for the Input Data Register                                    0.28 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating

         values.

           Output Register

                                                                                       tOCKMPWH tOCKMPWL

CLK               50%               50%          50%                  50%              50%  50%           50%
Data_out             1
                                    tOSUD tOHD

                              50%        0       50%

Enable            50%                            tOWPRE tORECPRE                            tOREMPRE
Preset                                                                                      50%
Clear                         tOHE

                       tOSUE                50%           50%

                                                                      tOWCLR tORECCLR                     tOREMCLR
                                                                                                             50%
                                                          50%         50%

                                                 tOPRE2Q

DOUT                                        50%       50%             50%
                                                             tOCLR2Q

                                         tOCLKQ

Figure 2-19 Output Register Timing Diagram

                                                 Advance v0.5                                                       2 - 73
IGLOO DC and Switching Characteristics

           Timing Characteristics

                 1.5 V DC Core Voltage

Table 2-139 Output Data Register Propagation Delays

           Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V

Parameter                               Description                              Std. Units

tOCLKQ     Clock-to-Q of the Output Data Register                                1.00 ns

tOSUD      Data Setup Time for the Output Data Register                          0.51 ns

tOHD       Data Hold Time for the Output Data Register                           0.00 ns

tOSUE      Enable Setup Time for the Output Data Register                        0.70 ns

tOHE       Enable Hold Time for the Output Data Register                         0.00 ns

tOCLR2Q    Asynchronous Clear-to-Q of the Output Data Register                   1.34 ns

tOPRE2Q    Asynchronous Preset-to-Q of the Output Data Register                  1.34 ns

tOREMCLR Asynchronous Clear Removal Time for the Output Data Register            0.00 ns

tORECCLR   Asynchronous Clear Recovery Time for the Output Data Register         0.24 ns

tOREMPRE Asynchronous Preset Removal Time for the Output Data Register           0.00 ns

tORECPRE   Asynchronous Preset Recovery Time for the Output Data Register        0.24 ns

tOWCLR     Asynchronous Clear Minimum Pulse Width for the Output Data Register   0.19 ns

tOWPRE     Asynchronous Preset Minimum Pulse Width for the Output Data Register  0.19 ns

tOCKMPWH Clock Minimum Pulse Width HIGH for the Output Data Register             0.31 ns

tOCKMPWL Clock Minimum Pulse Width LOW for the Output Data Register              0.28 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating

        values.

                 1.2 V DC Core Voltage

Table 2-140 Output Data Register Propagation Delays

           Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V

Parameter                               Description                              Std. Units

tOCLKQ     Clock-to-Q of the Output Data Register                                1.52 ns

tOSUD      Data Setup Time for the Output Data Register                          1.15 ns

tOHD       Data Hold Time for the Output Data Register                           0.00 ns

tOSUE      Enable Setup Time for the Output Data Register                        1.11 ns

tOHE       Enable Hold Time for the Output Data Register                         0.00 ns

tOCLR2Q    Asynchronous Clear-to-Q of the Output Data Register                   1.96 ns

tOPRE2Q    Asynchronous Preset-to-Q of the Output Data Register                  1.96 ns

tOREMCLR Asynchronous Clear Removal Time for the Output Data Register            0.00 ns

tORECCLR   Asynchronous Clear Recovery Time for the Output Data Register         0.24 ns

tOREMPRE Asynchronous Preset Removal Time for the Output Data Register           0.00 ns

tORECPRE   Asynchronous Preset Recovery Time for the Output Data Register        0.24 ns

tOWCLR     Asynchronous Clear Minimum Pulse Width for the Output Data Register   0.19 ns

tOWPRE     Asynchronous Preset Minimum Pulse Width for the Output Data Register  0.19 ns

tOCKMPWH Clock Minimum Pulse Width HIGH for the Output Data Register             0.31 ns

tOCKMPWL Clock Minimum Pulse Width LOW for the Output Data Register              0.28 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating

        values.

2-74                                    Advance v0.5
                                                                                   IGLOO DC and Switching Characteristics

           Output Enable Register

                                                                                      tOECKMPWH tOECKMPWL

                 50%                     50%          50%                50%          50%  50%        50%
                    1                   tOESUD tOEHD
CLK                                50% 0 50%
D_Enable

Enable           50%                       tOEWPRE            tOERECPRE                    tOEREMPRE
Preset                tOESUEtOEHE       50%                   50%                              50%
Clear
EOUT                                                               tOEWCLR tOERECCLR                  tOEREMCLR
                                                                                                         50%
                                                              50%             50%

                                                    tOEPRE2Q       tOECLR2Q
                                            50% 50%                     50%
                                   tOECLKQ

Figure 2-20 Output Enable Register Timing Diagram

           Timing Characteristics

                 1.5 V DC Core Voltage

Table 2-141 Output Enable Register Propagation Delays
                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V

Parameter                                             Description                                     Std. Units

tOECLKQ    Clock-to-Q of the Output Enable Register                                                   0.75 ns

tOESUD     Data Setup Time for the Output Enable Register                                             0.51 ns

tOEHD      Data Hold Time for the Output Enable Register                                              0.00 ns

tOESUE     Enable Setup Time for the Output Enable Register                                           0.73 ns

tOEHE      Enable Hold Time for the Output Enable Register                                            0.00 ns

tOECLR2Q   Asynchronous Clear-to-Q of the Output Enable Register                                      1.13 ns

tOEPRE2Q   Asynchronous Preset-to-Q of the Output Enable Register                                     1.13 ns

tOEREMCLR Asynchronous Clear Removal Time for the Output Enable Register                              0.00 ns

tOERECCLR Asynchronous Clear Recovery Time for the Output Enable Register                             0.24 ns

tOEREMPRE Asynchronous Preset Removal Time for the Output Enable Register                             0.00 ns

tOERECPRE Asynchronous Preset Recovery Time for the Output Enable Register                            0.24 ns

tOEWCLR    Asynchronous Clear Minimum Pulse Width for the Output Enable Register                      0.19 ns

tOEWPRE    Asynchronous Preset Minimum Pulse Width for the Output Enable Register                     0.19 ns

tOECKMPWH Clock Minimum Pulse Width HIGH for the Output Enable Register                               0.31 ns

tOECKMPWL Clock Minimum Pulse Width LOW for the Output Enable Register                                0.28 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating

        values.

                                                      Advance v0.5                                         2 - 75
IGLOO DC and Switching Characteristics

           1.2 V DC Core Voltage

Table 2-142 Output Enable Register Propagation Delays
                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V

Parameter                               Description                                Std. Units

tOECLKQ    Clock-to-Q of the Output Enable Register                                1.10 ns

tOESUD     Data Setup Time for the Output Enable Register                          1.15 ns

tOEHD      Data Hold Time for the Output Enable Register                           0.00 ns

tOESUE     Enable Setup Time for the Output Enable Register                        1.22 ns

tOEHE      Enable Hold Time for the Output Enable Register                         0.00 ns

tOECLR2Q   Asynchronous Clear-to-Q of the Output Enable Register                   1.65 ns

tOEPRE2Q   Asynchronous Preset-to-Q of the Output Enable Register                  1.65 ns

tOEREMCLR Asynchronous Clear Removal Time for the Output Enable Register           0.00 ns

tOERECCLR Asynchronous Clear Recovery Time for the Output Enable Register          0.24 ns

tOEREMPRE Asynchronous Preset Removal Time for the Output Enable Register          0.00 ns

tOERECPRE Asynchronous Preset Recovery Time for the Output Enable Register         0.24 ns

tOEWCLR    Asynchronous Clear Minimum Pulse Width for the Output Enable Register   0.19 ns

tOEWPRE    Asynchronous Preset Minimum Pulse Width for the Output Enable Register  0.19 ns

tOECKMPWH Clock Minimum Pulse Width HIGH for the Output Enable Register            0.31 ns

tOECKMPWL Clock Minimum Pulse Width LOW for the Output Enable Register             0.28 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

2-76                                    Advance v0.5
                                                                           IGLOO DC and Switching Characteristics

             DDR Module Specifications
             Input DDR Module

                                                                Input DDR

                INBUF                                                           D  Out_QF
                                A

Data

                                                                                   (to core)

                                                                           FF1

                                B                                               E  Out_QR
CLK
                                                                                   (to core)
               CLKBUF
                                                                           FF2

                               C
CLR

             INBUF

                                              DDR_IN

Figure 2-21 Input DDR Timing Model

Table 2-143 Parameter Definitions

Parameter Name                       Parameter Definition                  Measuring Nodes (from, to)
                                                                                           B, D
tDDRICLKQ1      Clock-to-Out Out_QR                                                         B, E
tDDRICLKQ2      Clock-to-Out Out_QF                                                        A, B
tDDRISUD        Data Setup Time of DDR input                                               A, B
tDDRIHD         Data Hold Time of DDR input                                                C, D
tDDRICLR2Q1     Clear-to-Out Out_QR                                                         C, E
tDDRICLR2Q2     Clear-to-Out Out_QF                                                        C, B
tDDRIREMCLR     Clear Removal                                                              C, B
tDDRIRECCLR     Clear Recovery

                                      Advance v0.5                                                     2 - 77
IGLOO DC and Switching Characteristics

     CLK                                                                 tDDRISUD          tDDRIHD
    Data
             1  2                       3  4                          5  6              7  8            9
     CLR
                                                                                           tDDRIRECCLR
Out_QF
Out_QR               tDDRIREMCLR           tDDRICLKQ1                       4              6
             tDDRICLR2Q1                                        2
             tDDRICLR2Q2                                                 tDDRICLKQ2
                                                                   3
                                                                                     5     7

Figure 2-22 Input DDR Timing Diagram

             Timing Characteristics

             1.5 V DC Core Voltage

Table 2-144 Input DDR Propagation Delays
                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.25 V

Parameter                                     Description                                           Std. Units

tDDRICLKQ1      Clock-to-Out Out_QR for Input DDR                                                   0.48 ns

tDDRICLKQ2      Clock-to-Out Out_QF for Input DDR                                                   0.65 ns

tDDRISUD1       Data Setup for Input DDR (negedge)                                                  0.50 ns

tDDRISUD2       Data Setup for Input DDR (posedge)                                                  0.40 ns

tDDRIHD1        Data Hold for Input DDR (negedge)                                                   0.00 ns

tDDRIHD2        Data Hold for Input DDR (posedge)                                                   0.00 ns

tDDRICLR2Q1     Asynchronous Clear-to-Out Out_QR for Input DDR                                      0.82 ns

tDDRICLR2Q2     Asynchronous Clear-to-Out Out_QF for Input DDR                                      0.98 ns

tDDRIREMCLR     Asynchronous Clear Removal Time for Input DDR                                       0.00 ns

tDDRIRECCLR     Asynchronous Clear Recovery Time for Input DDR                                      0.23 ns

tDDRIWCLR       Asynchronous Clear Minimum Pulse Width for Input DDR                                0.19 ns

tDDRICKMPWH     Clock Minimum Pulse Width HIGH for Input DDR                                        0.31 ns

tDDRICKMPWL     Clock Minimum Pulse Width LOW for Input DDR                                         0.28 ns

FDDRIMAX        Maximum Frequency for Input DDR                                                     TBD MHz

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

2-78                                       Advance v0.5
                                                                   IGLOO DC and Switching Characteristics

             1.2 V DC Core Voltage

Table 2-145 Input DDR Propagation Delays
                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V

Parameter                           Description                                    Std. Units

tDDRICLKQ1   Clock-to-Out Out_QR for Input DDR                                     0.76 ns

tDDRICLKQ2   Clock-to-Out Out_QF for Input DDR                                     0.94 ns

tDDRISUD1    Data Setup for Input DDR (negedge)                                    0.93 ns

tDDRISUD2    Data Setup for Input DDR (posedge)                                    0.84 ns

tDDRIHD1     Data Hold for Input DDR (negedge)                                     0.00 ns

tDDRIHD2     Data Hold for Input DDR (posedge)                                     0.00 ns

tDDRICLR2Q1  Asynchronous Clear-to-Out Out_QR for Input DDR                        1.23 ns

tDDRICLR2Q2  Asynchronous Clear-to-Out Out_QF for Input DDR                        1.42 ns

tDDRIREMCLR  Asynchronous Clear Removal Time for Input DDR                         0.00 ns

tDDRIRECCLR  Asynchronous Clear Recovery Time for Input DDR                        0.24 ns

tDDRIWCLR    Asynchronous Clear Minimum Pulse Width for Input DDR                  0.19 ns

tDDRICKMPWH  Clock Minimum Pulse Width HIGH for Input DDR                          0.31 ns

tDDRICKMPWL  Clock Minimum Pulse Width LOW for Input DDR                           0.28 ns

FDDRIMAX     Maximum Frequency for Input DDR                                       TBD MHz

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

                                    Advance v0.5                                   2 - 79
IGLOO DC and Switching Characteristics

                  Output DDR Module

                                                     Output DDR

             Data_F                     A
             (from core)                  X

                                                     FF1

                                        B                                           Out
                                                                    0
             CLK                           X
                                                                             E
                   CLKBUF               C                                      X

                                           X

      Data_R                            D                           1  OUTBUF
      (from core)                         X

                                                      FF2

             CLR                        BX

                   INBUF                CX

                                                           DDR_OUT

Figure 2-23 Output DDR Timing Model

Table 2-146 Parameter Definitions

Parameter Name                       Parameter Definition              Measuring Nodes (from, to)
                                                                                       B, E
tDDROCLKQ                 Clock-to-Out                                                  C, E
tDDROCLR2Q                Asynchronous Clear-to-Out                                    C, B
tDDROREMCLR               Clear Removal                                                C, B
tDDRORECCLR               Clear Recovery                                               A, B
tDDROSUD1                 Data Setup Data_F                                            D, B
tDDROSUD2                 Data Setup Data_R                                            A, B
tDDROHD1                  Data Hold Data_F                                             D, B
tDDROHD2                  Data Hold Data_R

2-80                                          Advance v0.5
                                                                         IGLOO DC and Switching Characteristics

CLK

                                          tDDROSUD2 tDDROHD2

Data_F       1           2                        3                4                              5

                tDDROREMCLR tDDROHD1                                                           10
                                                                                   tDDRORECCLR
Data_R 6                 7                8                        9                                    11
                                                                                                     10
CLR             tDDROREMCLR

             tDDROCLR2Q                tDDROCLKQ

Out                                    7             2          8     3            9  4

Figure 2-24 Output DDR Timing Diagram

             Timing Characteristics

                1.5 V DC Core Voltage

Table 2-147 Output DDR Propagation Delays
                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V

Parameter                                            Description                                     Std. Units

tDDROCLKQ       Clock-to-Out of DDR for Output DDR                                                   1.07 ns

tDDROSUD1       Data_F Data Setup for Output DDR                                                     0.67 ns

tDDROSUD2       Data_R Data Setup for Output DDR                                                     0.67 ns

tDDROHD1        Data_F Data Hold for Output DDR                                                      0.00 ns

tDDROHD2        Data_R Data Hold for Output DDR                                                      0.00 ns

tDDROCLR2Q      Asynchronous Clear-to-Out for Output DDR                                             1.38 ns

tDDROREMCLR     Asynchronous Clear Removal Time for Output DDR                                       0.00 ns

tDDRORECCLR     Asynchronous Clear Recovery Time for Output DDR                                      0.23 ns

tDDROWCLR1      Asynchronous Clear Minimum Pulse Width for Output DDR                                0.19 ns

tDDROCKMPWH     Clock Minimum Pulse Width HIGH for the Output DDR                                    0.31 ns

tDDROCKMPWL     Clock Minimum Pulse Width LOW for the Output DDR                                     0.28 ns

FDDOMAX         Maximum Frequency for the Output DDR                                                 TBD MHz

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

                                                  Advance v0.5                                       2 - 81
IGLOO DC and Switching Characteristics

             1.2 V DC Core Voltage

Table 2-148 Output DDR Propagation Delays
                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V

Parameter                               Description                                Std. Units

tDDROCLKQ    Clock-to-Out of DDR for Output DDR                                    1.60 ns

tDDROSUD1    Data_F Data Setup for Output DDR                                      1.09 ns

tDDROSUD2    Data_R Data Setup for Output DDR                                      1.16 ns

tDDROHD1     Data_F Data Hold for Output DDR                                       0.00 ns

tDDROHD2     Data_R Data Hold for Output DDR                                       0.00 ns

tDDROCLR2Q   Asynchronous Clear-to-Out for Output DDR                              1.99 ns

tDDROREMCLR  Asynchronous Clear Removal Time for Output DDR                        0.00 ns

tDDRORECCLR  Asynchronous Clear Recovery Time for Output DDR                       0.24 ns

tDDROWCLR1   Asynchronous Clear Minimum Pulse Width for Output DDR                 0.19 ns

tDDROCKMPWH  Clock Minimum Pulse Width HIGH for the Output DDR                     0.31 ns

tDDROCKMPWL  Clock Minimum Pulse Width LOW for the Output DDR                      0.28 ns

FDDOMAX      Maximum Frequency for the Output DDR                                  TBD MHz

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

2-82                                    Advance v0.5
                                                              IGLOO DC and Switching Characteristics

VersaTile Characteristics

   VersaTile Specifications as a Combinatorial Module

   The IGLOO library offers all combinations of LUT-3 combinatorial functions. In this section, timing
   characteristics are presented for a sample of the library. For more details, refer to the IGLOO,
   Fusion, and ProASIC3 Macro Library Guide.

                                                           A                        Y

                                                                         INV

A                                                          A

   OR2   Y                                                               NOR2       Y

B                                                          B

A                                                                        A
                                                                                 NAND2 Y
   AND2     Y
                                                                         B
B

A                                                          A

   XOR2        Y                                           B                  XOR3        Y

B                                                          C

                  A                                                   A       0
                                MAJ3                       Y
A                                                                             MUX2        Y
B NAND3           B                                                   B
C                                                                             1
                  C                                                   S

Figure 2-25 Sample of Combinatorial Cells

                                             Advance v0.5                                    2 - 83
IGLOO DC and Switching Characteristics

                                                                         tPD

      Fanout = 4                                          A
                                       Net
                                                                   NAND2 or Any      Y
                          Length = 1 VersaTile
                                                                   Combinatorial
                                                       A
                                Net                       B              Logic
                  Length = 1 VersaTile
                                                          NAND2 or Any            tPD = MAX(tPD(RR), tPD(RF),
                                                       B  Combinatorial           tPD(FF), tPD(FR)) where edges are
                                                       A                          applicable for a particular
                                Net                             Logic
                  Length = 1 VersaTile                                          Y combinatorial cell
                                                       B
                                                       A  NAND2 or Any Y
                                Net                       Combinatorial
                  Length = 1 VersaTile
                                                       B        Logic
                                         VCC
                                                          NAND2 or Any Y
                                                          Combinatorial

                                                                Logic

                     50%                  50%
                                          VCC
      A, B, C                                                            GND

                       50%                                               50%

      OUT             tPD                                     tPD
                GND  (RR)                                    (FF)

                VCC       tPD                                       tPD
      OUT               (RF)                                      (FR)

                                          50%             GND                   50%

Figure 2-26 Timing Model and Waveforms

2-84                                      Advance v0.5
                                                  IGLOO DC and Switching Characteristics

       Timing Characteristics

       1.5 V DC Core Voltage

Table 2-149 Combinatorial Cell Propagation Delays
                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V

Combinatorial Cell             Equation           Parameter                         Std.  Units

INV                            Y =!A              tPD                               0.80  ns

AND2                           Y=AB              tPD                               0.84  ns

NAND2                          Y = !(A B)       tPD                               0.90  ns

OR2                            Y=A+B              tPD                               1.19  ns

NOR2                           Y = !(A + B)       tPD                               1.10  ns
XOR2
                               Y=A B              tPD                               1.37  ns

MAJ3                           Y = MAJ(A , B, C)  tPD                               1.33  ns
XOR3
                               Y=AB C             tPD                               1.79  ns

MUX2                           Y = A !S + B S     tPD                               1.48  ns

AND3                           Y=ABC            tPD                               1.21  ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

       1.2 V DC Core Voltage

Table 2-150 Combinatorial Cell Propagation Delays
                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V

Combinatorial Cell             Equation           Parameter                         Std.  Units

INV                            Y = !A             tPD                               1.34  ns

AND2                           Y=AB              tPD                               1.43  ns

NAND2                          Y = !(A B)       tPD                               1.59  ns

OR2                            Y=A+B              tPD                               2.30  ns

NOR2                           Y = !(A + B)       tPD                               2.07  ns
XOR2
                               Y=A B              tPD                               2.46  ns

MAJ3                           Y = MAJ(A , B, C)  tPD                               2.46  ns
XOR3
                               Y=AB C             tPD                               3.12  ns

MUX2                           Y = A !S + B S     tPD                               2.83  ns

AND3                           Y=ABC            tPD                               2.28  ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

                               Advance v0.5                                                   2 - 85
IGLOO DC and Switching Characteristics

                VersaTile Specifications as a Sequential Module

                        The IGLOO library offers a wide variety of sequential cells, including flip-flops and latches. Each has
                        a data input and optional enable, clear, or preset. In this section, timing characteristics are
                        presented for a representative sample from the library. For more details, refer to the IGLOO,
                        Fusion, and ProASIC3 Macro Library Guide.

      Data                   Out                Data               Out
               D        Q                                 D  Q

                  DFN1                          En DFN1E1
      CLK
                                                CLK

                                                PRE

      Data              Q Out                   Data               Out
               D                                         D   Q

                  DFN1C1                        En DFI1E1P1

      CLK                                       CLK

                                CLR

      Figure 2-27 Sample of Sequential Cells

2-86                    Advance v0.5
                                                                               IGLOO DC and Switching Characteristics

                                                                                         tCKMPWH tCKMPWL

CLK        50%                    50%               50%           50%               50%  50% 50%
Data
                                         tHD
                                  tSUD

                50%                      0    50%

EN         50%                                tWPRE tRECPRE                              tREMPRE
PRE                                                                                      50%
CLR                          tHE            50%     50%
Out               tSUE

                                                         tWCLR        tRECCLR                               tREMCLR
                                                             50%  50%                                     50%

                                            tPRE2Q  50%           tCLR2Q
                                              50%                 50%

                                  tCLKQ

Figure 2-28 Timing Model and Waveforms

           Timing Characteristics

           1.5 V DC Core Voltage

Table 2-151 Register Delays
                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V

Parameter                                           Description                                   Std. Units

tCLKQ      Clock-to-Q of the Core Register                                                        0.89 ns

tSUD       Data Setup Time for the Core Register                                                  0.81 ns

tHD        Data Hold Time for the Core Register                                                   0.00 ns

tSUE       Enable Setup Time for the Core Register                                                0.73 ns

tHE        Enable Hold Time for the Core Register                                                 0.00 ns

tCLR2Q     Asynchronous Clear-to-Q of the Core Register                                           0.60 ns

tPRE2Q     Asynchronous Preset-to-Q of the Core Register                                          0.62 ns

tREMCLR    Asynchronous Clear Removal Time for the Core Register                                  0.00 ns

tRECCLR    Asynchronous Clear Recovery Time for the Core Register                                 0.24 ns

tREMPRE    Asynchronous Preset Removal Time for the Core Register                                 0.00 ns

tRECPRE    Asynchronous Preset Recovery Time for the Core Register                                0.23 ns

tWCLR      Asynchronous Clear Minimum Pulse Width for the Core Register                           0.30 ns

tWPRE      Asynchronous Preset Minimum Pulse Width for the Core Register                          0.30 ns

tCKMPWH    Clock Minimum Pulse Width HIGH for the Core Register                                   0.56 ns

tCKMPWL    Clock Minimum Pulse Width LOW for the Core Register                                    0.56 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

                                                    Advance v0.5                                          2 - 87
IGLOO DC and Switching Characteristics

           1.2 V DC Core Voltage

Table 2-152 Register Delays
                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V

Parameter                                          Description                     Std. Units

tCLKQ             Clock-to-Q of the Core Register                                  1.61 ns

tSUD              Data Setup Time for the Core Register                            1.17 ns

tHD               Data Hold Time for the Core Register                             0.00 ns

tSUE              Enable Setup Time for the Core Register                          1.29 ns

tHE               Enable Hold Time for the Core Register                           0.00 ns

tCLR2Q            Asynchronous Clear-to-Q of the Core Register                     0.87 ns

tPRE2Q            Asynchronous Preset-to-Q of the Core Register                    0.89 ns

tREMCLR           Asynchronous Clear Removal Time for the Core Register            0.00 ns

tRECCLR           Asynchronous Clear Recovery Time for the Core Register           0.24 ns

tREMPRE           Asynchronous Preset Removal Time for the Core Register           0.00 ns

tRECPRE           Asynchronous Preset Recovery Time for the Core Register          0.24 ns

tWCLR             Asynchronous Clear Minimum Pulse Width for the Core Register     0.46 ns

tWPRE             Asynchronous Preset Minimum Pulse Width for the Core Register    0.46 ns

tCKMPWH           Clock Minimum Pulse Width HIGH for the Core Register             0.95 ns

tCKMPWL           Clock Minimum Pulse Width LOW for the Core Register              0.95 ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating

         values.

2-88                                               Advance v0.5
                                 IGLOO DC and Switching Characteristics

Global Resource Characteristics

     AGL250 Clock Tree Topology

     Clock delays are device-specific. Figure 2-29 is an example of a global tree used for clock routing.
     The global tree presented in Figure 2-29 is driven by a CCC located on the west side of the AGL250
     device. It is used to drive all D-flip-flops in the device.

                                                                                Central
                                                                                Global Rib

CCC                                                                             VersaTile

                                                                                Rows

                                                                                Global Spine

Figure 2-29 Example of Global Tree Use in an AGL250 Device for Clock Routing

     Advance v0.5                                                                          2 - 89
IGLOO DC and Switching Characteristics

           Global Tree Timing Characteristics

           Global clock delays include the central rib delay, the spine delay, and the row delay. Delays do not
           include I/O input buffer clock delays, as these are I/O standarddependent, and the clock may be
           driven and conditioned internally by the CCC module. For more details on clock conditioning
           capabilities, refer to the "Clock Conditioning Circuits" section on page 2-98. Table 2-153 to
           Table 2-168 on page 2-97 present minimum and maximum global clock delays within each device.
           Minimum and maximum delays are measured with minimum and maximum loading.

           Timing Characteristics

           1.5 V DC Core Voltage

Table 2-153 AGL015 Global Resource
                   Commercial-Case Conditions: TJ = 70C, VCC = 1.425 V

Parameter                               Description                             Std.  Units
                                                                         Min.1 Max.2

tRCKL      Input LOW Delay for Global Clock                              1.21 1.42    ns

tRCKH      Input HIGH Delay for Global Clock                             1.23 1.49    ns

tRCKMPWH   Minimum Pulse Width HIGH for Global Clock                                  ns

tRCKMPWL   Minimum Pulse Width LOW for Global Clock                                   ns

tRCKSW     Maximum Skew for Global Clock                                 0.27         ns

FRMAX      Maximum Frequency for Global Clock                                         MHz

Notes:

1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
    element, located in a lightly loaded row (single element is connected to the global net).

2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
    located in a fully loaded row (all available flip-flops are connected to the global net in the row).

3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
    values.

Table 2-154 AGL030 Global Resource
                   Commercial-Case Conditions: TJ = 70C, VCC = 1.425 V

Parameter                               Description                             Std.  Units
                                                                         Min.1 Max.2

tRCKL      Input LOW Delay for Global Clock                              1.21 1.42    ns

tRCKH      Input HIGH Delay for Global Clock                             1.23 1.49    ns

tRCKMPWH   Minimum Pulse Width HIGH for Global Clock                                  ns

tRCKMPWL   Minimum Pulse Width LOW for Global Clock                                   ns

tRCKSW     Maximum Skew for Global Clock                                 0.27         ns

FRMAX      Maximum Frequency for Global Clock                                         MHz

Notes:

1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
    element, located in a lightly loaded row (single element is connected to the global net).

2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
    located in a fully loaded row (all available flip-flops are connected to the global net in the row).

3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
    values.

2-90                                    Advance v0.5
                                                                         IGLOO DC and Switching Characteristics

Table 2-155 AGL060 Global Resource
                   Commercial-Case Conditions: TJ = 70C, VCC = 1.425 V

Parameter  Description                                                          Std.  Units
                                                                         Min.1 Max.2

tRCKL      Input LOW Delay for Global Clock                              1.33 1.55    ns

tRCKH      Input HIGH Delay for Global Clock                             1.35 1.62    ns

tRCKMPWH   Minimum Pulse Width HIGH for Global Clock                                  ns

tRCKMPWL   Minimum Pulse Width LOW for Global Clock                                   ns

tRCKSW     Maximum Skew for Global Clock                                 0.27         ns

FRMAX      Maximum Frequency for Global Clock                                         MHz

Notes:

1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
    element, located in a lightly loaded row (single element is connected to the global net).

2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
    located in a fully loaded row (all available flip-flops are connected to the global net in the row).

3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
    values.

Table 2-156 AGL125 Global Resource
                   Commercial-Case Conditions: TJ = 70C, VCC = 1.425 V

Parameter  Description                                                          Std.  Units
                                                                         Min.1 Max.2

tRCKL      Input LOW Delay for Global Clock                              1.36 1.71    ns

tRCKH      Input HIGH Delay for Global Clock                             1.39 1.82    ns

tRCKMPWH   Minimum Pulse Width HIGH for Global Clock                                  ns

tRCKMPWL   Minimum Pulse Width LOW for Global Clock                                   ns

tRCKSW     Maximum Skew for Global Clock                                 0.43         ns

FRMAX      Maximum Frequency for Global Clock                                         MHz

Notes:

1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
    element, located in a lightly loaded row (single element is connected to the global net).

2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
    located in a fully loaded row (all available flip-flops are connected to the global net in the row).

3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
    values.

           Advance v0.5                                                               2 - 91
IGLOO DC and Switching Characteristics

Table 2-157 AGL250 Global Resource
                   Commercial-Case Conditions: TJ = 70C, VCC = 1.425 V

Parameter                               Description                             Std.    Units
                                                                         Min.1 Max.2

tRCKL      Input LOW Delay for Global Clock                              1.39 1.73      ns

tRCKH      Input HIGH Delay for Global Clock                             1.41 1.84      ns

tRCKMPWH   Minimum Pulse Width HIGH for Global Clock                                    ns

tRCKMPWL   Minimum Pulse Width LOW for Global Clock                                     ns

tRCKSW     Maximum Skew for Global Clock                                 0.43           ns

FRMAX      Maximum Frequency for Global Clock                                           MHz

Notes:

1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
    element, located in a lightly loaded row (single element is connected to the global net).

2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
    located in a fully loaded row (all available flip-flops are connected to the global net in the row).

3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
    values.

Table 2-158 AGL400 Global Resource
                   Commercial-Case Conditions: TJ = 70C, VCC = 1.425 V

Parameter                               Description                              Std.   Units
                                                                         Min. 1 Max. 2

tRCKL      Input Low Delay for Global Clock                              1.45 1.79      ns

tRCKH      Input High Delay for Global Clock                             1.48 1.91      ns

tRCKMPWH   Minimum Pulse Width High for Global Clock                                    ns

tRCKMPWL   Minimum Pulse Width Low for Global Clock                                     ns

tRCKSW     Maximum Skew for Global Clock                                 0.43           ns

FRMAX      Maximum Frequency for Global Clock                                           MHz

Notes:

1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
    element, located in a lightly loaded row (single element is connected to the global net).

2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
    located in a fully loaded row (all available flip-flops are connected to the global net in the row).

3. For specific junction temperature and voltage-supply levels, refer to Table 2-6 on page 2-6 for derating
    values.

2-92                                    Advance v0.5
                                                                         IGLOO DC and Switching Characteristics

Table 2-159 AGL600 Global Resource
                   Commercial-Case Conditions: TJ = 70C, VCC = 1.425 V

Parameter  Description                                                          Std.  Units
                                                                         Min.1 Max.2

tRCKL      Input LOW Delay for Global Clock                              1.48 1.82    ns

tRCKH      Input HIGH Delay for Global Clock                             1.52 1.94    ns

tRCKMPWH   Minimum Pulse Width HIGH for Global Clock                                  ns

tRCKMPWL   Minimum Pulse Width LOW for Global Clock                                   ns

tRCKSW     Maximum Skew for Global Clock                                 0.42         ns

FRMAX      Maximum Frequency for Global Clock                                         MHz

Notes:

1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
    element, located in a lightly loaded row (single element is connected to the global net).

2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
    located in a fully loaded row (all available flip-flops are connected to the global net in the row).

3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
    values.

Table 2-160 AGL1000 Global Resource
                   Commercial-Case Conditions: TJ = 70C, VCC = 1.425 V

Parameter  Description                                                          Std.  Units
                                                                         Min.1 Max.2

tRCKL      Input LOW Delay for Global Clock                              1.55 1.89    ns

tRCKH      Input HIGH Delay for Global Clock                             1.60 2.02    ns

tRCKMPWH   Minimum Pulse Width HIGH for Global Clock                                  ns

tRCKMPWL   Minimum Pulse Width LOW for Global Clock                                   ns

tRCKSW     Maximum Skew for Global Clock                                 0.42         ns

FRMAX      Maximum Frequency for Global Clock                                         MHz

Notes:

1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
    element, located in a lightly loaded row (single element is connected to the global net).

2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
    located in a fully loaded row (all available flip-flops are connected to the global net in the row).

3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
    values.

           Advance v0.5                                                               2 - 93
IGLOO DC and Switching Characteristics

           1.2 V DC Core Voltage

Table 2-161 AGL015 Global Resource
                   Commercial-Case Conditions: TJ = 70C, VCC = 1.14 V

Parameter                               Description                            Std.  Units
                                                                        Min.1 Max.2

tRCKL      Input LOW Delay for Global Clock                             1.79 2.09    ns

tRCKH      Input HIGH Delay for Global Clock                            1.87 2.26    ns

tRCKMPWH   Minimum Pulse Width HIGH for Global Clock                                 ns

tRCKMPWL   Minimum Pulse Width LOW for Global Clock                                  ns

tRCKSW     Maximum Skew for Global Clock                                0.39         ns

FRMAX      Maximum Frequency for Global Clock                                        MHz

Notes:

1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
    element, located in a lightly loaded row (single element is connected to the global net).

2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
    located in a fully loaded row (all available flip-flops are connected to the global net in the row).

3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
    values.

Table 2-162 AGL030 Global Resource
                   Commercial-Case Conditions: TJ = 70C, VCC = 1.14 V

Parameter                               Description                            Std.  Units
                                                                        Min.1 Max.2

tRCKL      Input LOW Delay for Global Clock                             1.80 2.09    ns

tRCKH      Input HIGH Delay for Global Clock                            1.88 2.27    ns

tRCKMPWH   Minimum Pulse Width HIGH for Global Clock                                 ns

tRCKMPWL   Minimum Pulse Width LOW for Global Clock                                  ns

tRCKSW     Maximum Skew for Global Clock                                0.39         ns

FRMAX      Maximum Frequency for Global Clock                                        MHz

Notes:

1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
    element, located in a lightly loaded row (single element is connected to the global net).

2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
    located in a fully loaded row (all available flip-flops are connected to the global net in the row).

3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
    values.

2-94                                    Advance v0.5
                                                                        IGLOO DC and Switching Characteristics

Table 2-163 AGL060 Global Resource
                   Commercial-Case Conditions: TJ = 70C, VCC = 1.14 V

Parameter  Description                                                         Std.  Units
                                                                        Min.1 Max.2

tRCKL      Input LOW Delay for Global Clock                             2.04 2.33    ns

tRCKH      Input HIGH Delay for Global Clock                            2.10 2.51    ns

tRCKMPWH   Minimum Pulse Width HIGH for Global Clock                                 ns

tRCKMPWL   Minimum Pulse Width LOW for Global Clock                                  ns

tRCKSW     Maximum Skew for Global Clock                                0.40         ns

FRMAX      Maximum Frequency for Global Clock                                        MHz

Notes:

1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
    element, located in a lightly loaded row (single element is connected to the global net).

2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
    located in a fully loaded row (all available flip-flops are connected to the global net in the row).

3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
    values.

Table 2-164 AGL125 Global Resource
                   Commercial-Case Conditions: TJ = 70C, VCC = 1.14 V

Parameter  Description                                                         Std.  Units
                                                                        Min.1 Max.2

tRCKL      Input LOW Delay for Global Clock                             2.08 2.54    ns

tRCKH      Input HIGH Delay for Global Clock                            2.15 2.77    ns

tRCKMPWH   Minimum Pulse Width HIGH for Global Clock                                 ns

tRCKMPWL   Minimum Pulse Width LOW for Global Clock                                  ns

tRCKSW     Maximum Skew for Global Clock                                0.62         ns

FRMAX      Maximum Frequency for Global Clock                                        MHz

Notes:

1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
    element, located in a lightly loaded row (single element is connected to the global net).

2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
    located in a fully loaded row (all available flip-flops are connected to the global net in the row).

3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
    values.

           Advance v0.5                                                              2 - 95
IGLOO DC and Switching Characteristics

Table 2-165 AGL250 Global Resource
                   Commercial-Case Conditions: TJ = 70C, VCC = 1.14 V

Parameter                               Description                            Std.  Units
                                                                        Min.1 Max.2

tRCKL      Input LOW Delay for Global Clock                             2.11 2.57    ns

tRCKH      Input HIGH Delay for Global Clock                            2.19 2.81    ns

tRCKMPWH   Minimum Pulse Width HIGH for Global Clock                                 ns

tRCKMPWL   Minimum Pulse Width LOW for Global Clock                                  ns

tRCKSW     Maximum Skew for Global Clock                                0.62         ns

FRMAX      Maximum Frequency for Global Clock                                        MHz

Notes:

1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
    element, located in a lightly loaded row (single element is connected to the global net).

2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
    located in a fully loaded row (all available flip-flops are connected to the global net in the row).

3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
    values.

Table 2-166 AGL400 Global Resource
                   Commercial-Case Conditions: TJ = 70C, VCC = 1.14 V

Parameter                               Description                            Std.  Units
                                                                        Min.1 Max.2

tRCKL      Input LOW Delay for Global Clock                             2.18 2.64    ns

tRCKH      Input HIGH Delay for Global Clock                            2.27 2.89    ns

tRCKMPWH   Minimum Pulse Width HIGH for Global Clock                                 ns

tRCKMPWL   Minimum Pulse Width LOW for Global Clock                                  ns

tRCKSW     Maximum Skew for Global Clock                                0.62         ns

FRMAX      Maximum Frequency for Global Clock                                        MHz

Notes:

1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
    element, located in a lightly loaded row (single element is connected to the global net).

2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
    located in a fully loaded row (all available flip-flops are connected to the global net in the row).

3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
    values.

2-96                                    Advance v0.5
                                                                        IGLOO DC and Switching Characteristics

Table 2-167 AGL600 Global Resource
                   Commercial-Case Conditions: TJ = 70C, VCC = 1.14 V

Parameter  Description                                                         Std.  Units
                                                                        Min.1 Max.2

tRCKL      Input LOW Delay for Global Clock                             2.22 2.67    ns

tRCKH      Input HIGH Delay for Global Clock                            2.32 2.93    ns

tRCKMPWH   Minimum Pulse Width HIGH for Global Clock                                 ns

tRCKMPWL   Minimum Pulse Width LOW for Global Clock                                  ns

tRCKSW     Maximum Skew for Global Clock                                0.61         ns

FRMAX      Maximum Frequency for Global Clock                                        MHz

Notes:

1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
    element, located in a lightly loaded row (single element is connected to the global net).

2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
    located in a fully loaded row (all available flip-flops are connected to the global net in the row).

3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
    values.

Table 2-168 AGL1000 Global Resource
                   Commercial-Case Conditions: TJ = 70C, VCC = 1.14 V

Parameter  Description                                                         Std.  Units
                                                                        Min.1 Max.2

tRCKL      Input LOW Delay for Global Clock                             2.31 2.76    ns

tRCKH      Input HIGH Delay for Global Clock                            2.42 3.03    ns

tRCKMPWH   Minimum Pulse Width HIGH for Global Clock                                 ns

tRCKMPWL   Minimum Pulse Width LOW for Global Clock                                  ns

tRCKSW     Maximum Skew for Global Clock                                0.61         ns

FRMAX      Maximum Frequency for Global Clock                                        MHz

Notes:

1. Value reflects minimum load. The delay is measured from the CCC output to the clock pin of a sequential
    element, located in a lightly loaded row (single element is connected to the global net).

2. Value reflects maximum load. The delay is measured on the clock pin of the farthest sequential element,
    located in a fully loaded row (all available flip-flops are connected to the global net in the row).

3. For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
    values.

           Advance v0.5                                                              2 - 97
IGLOO DC and Switching Characteristics

Clock Conditioning Circuits

           CCC Electrical Specifications

           Timing Characteristics

Table 2-169 IGLOO CCC/PLL Specification
                   For IGLOO V2 or V5 Devices, 1.5 V DC Core Supply Voltage

Parameter                                                                    Min.   Typ.  Max. Units

Clock Conditioning Circuitry Input Frequency fIN_CCC                         1.5          250 MHz
Clock Conditioning Circuitry Output Frequency fOUT_CCC
Delay Increments in Programmable Delay Blocks 1, 2                           0.75         250 MHz

                                                                                    360                  ps

Number of Programmable Values in Each Programmable Delay Block                            32
Serial Clock (SCLK) for Dynamic PLL3
                                                                                          100            ns

Input Cycle-to-Cycle Jitter (peak magnitude)                                              1              ns

CCC Output Peak-to-Peak Period Jitter FCCC_OUT                               Maximum Peak-to-Peak Period Jitter

                                                                             1 Global External 3 Global

                                                                     Network FB Used Networks

                                                                             Used         Used

      0.75 MHz to 24 MHz                                                     0.50% 0.75% 0.70%

      24 MHz to 100 MHz                                                      1.00% 1.50% 1.20%

      100 MHz to 250 MHz                                                     2.50% 3.75% 2.75%

Acquisition Time

                                                    LockControl = 0                       300            s

                                                    LockControl = 1                       6.0            ms

Tracking Jitter

                                                    LockControl = 0                       2.5            ns

                                                    LockControl = 1                       1.5            ns

Output Duty Cycle                                                            48.5         51.5           %
Delay Range in Block: Programmable Delay 1 1, 2, 4
Delay Range in Block: Programmable Delay 2 1, 2, 4                           1.25         15.65          ns
Delay Range in Block: Fixed Delay 1, 2, 4
                                                                             0.025        15.65          ns

                                                                                    3.5                  ns

Notes:

1. This delay is a function of voltage and temperature. See Table 2-6 on page 2-6 and Table 2-7 on page 2-7
    for deratings.

2. TJ = 25C, VCC = 1.5 V
3. Maximum value obtained for a Std. speed grade device in Worst-Case Commercial Conditions. For specific

    junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating values.

4. For the definitions of Type 1 and Type 2, refer to the PLL Block Diagram in the Clock Conditioning Circuits
    in IGLOO and ProASIC3 Devices chapter of the handbook.

5. The AGL030 device does not support PLL.

6. Tracking jitter is defined as the variation in clock edge position of PLL outputs with reference to the PLL
    input clock edge. Tracking jitter does not measure the variation in PLL output period, which is covered by
    the period jitter parameter.

2-98                                            Advance v0.5
                                                                       IGLOO DC and Switching Characteristics

Table 2-170 IGLOO CCC/PLL Specification
                   For IGLOO V2 Devices, 1.2 V DC Core Supply Voltage

Parameter                                                              Min.  Typ.            Max. Units

Clock Conditioning Circuitry Input Frequency fIN_CCC                    1.5                  160    MHz
Clock Conditioning Circuitry Output Frequency fOUT_CCC                 0.75
Delay Increments in Programmable Delay Blocks 1, 2                                           160    MHz
                                                                                       580
                                                                                                    ps

Number of Programmable Values in Each Programmable Delay Block                               32
Serial Clock (SCLK) for Dynamic PLL3
                                                                                             60     ns

Input Cycle-to-Cycle Jitter (peak magnitude)                                                 0.25   ns

CCC Output Peak-to-Peak Period Jitter FCCC_OUT                         Maximum Peak-to-Peak Period Jitter

                                                                       1 Global External 3 Global

                                                                       Network FB Used Networks

                                                                       Used                  Used

0.75 MHz to 24 MHz                                                     0.50% 0.75% 0.70%

24 MHz to 100 MHz                                                      1.00% 1.50% 1.20%

100 MHz to 160 MHz                                                     2.50% 3.75% 2.75%

Acquisition Time

                                                    LockControl = 0                          300    s

                                                    LockControl = 1                          6.0    ms

Tracking Jitter

                                                    LockControl = 0                          4      ns

                                                    LockControl = 1                          3      ns

Output Duty Cycle                                                       48.5                 51.5   %
Delay Range in Block: Programmable Delay 1 1, 2, 4                      2.3
Delay Range in Block: Programmable Delay 2 1, 2, 4                     0.025                 20.86  ns
Delay Range in Block: Fixed Delay 1, 2, 4
                                                                                        5.7  20.86  ns

                                                                                                    ns

Notes:

1. This delay is a function of voltage and temperature. See Table 2-6 on page 2-6 and Table 2-7 on page 2-7
    for deratings.

2. TJ = 25C, VCC = 1.5 V
3. Maximum value obtained for a Std. speed grade device in Worst-Case Commercial Conditions. For specific

    junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating values.

4. For the definitions of Type 1 and Type 2, refer to the PLL Block Diagram in the Clock Conditioning Circuits
    in IGLOO and ProASIC3 Devices chapter of the handbook.

5. The AGL030 device does not support PLL.

6. Tracking jitter is defined as the variation in clock edge position of PLL outputs with reference to the PLL
    input clock edge. Tracking jitter does not measure the variation in PLL output period, which is covered by
    the period jitter parameter.

                                                Advance v0.5                                        2 - 99
IGLOO DC and Switching Characteristics

       Output Signal

                                        Tperiod_max   Tperiod_min

Note: Peak-to-peak jitter measurements are defined by Tpeak-to-peak = Tperiod_max Tperiod_min.
Figure 2-30 Peak-to-Peak Jitter Definition

2-100                                   Advance v0.5
                                                                                                           IGLOO DC and Switching Characteristics

Embedded SRAM and FIFO Characteristics

            SRAM

         RAM4K9                         RAM512X18

ADDRA11 DOUTA8                          RADDR8           RD17
ADDRA10 DOUTA7                          RADDR7           RD16

ADDRA0                    DOUTA0        RADDR0           RD0
DINA8
DINA7

DINA0                                   RW1
                                        RW0
WIDTHA1
WIDTHA0                                 PIPE
PIPEA
WMODEA                                  REN
BLKA                                    RCLK
WENA                                    WADDR8
CLKA                                    WADDR7

ADDRB11 DOUTB8                          WADDR0
ADDRB10 DOUTB7                          WD17
                                        WD16
ADDRB0 DOUTB0
                                        WD0
DINB8                                   WW1
DINB7                                   WW0

DINB0                                   WEN
WIDTHB1                                 WCLK
WIDTHB0
PIPEB                                             RESET
WMODEB
BLKB
WENB
CLKB

          RESET

Figure 2-31 RAM Models

                          Advance v0.5                         2 -101
IGLOO DC and Switching Characteristics

                  Timing Waveforms

                                tCYC    tCKL
                        tCKH

       CLK    tAS tAH
       ADD
       BLK_B        A0                          A1                  A2
       WEN_B                                                                   tBKH
       DO     tBKS
                                                                      tENH
              tENS

                                                    tCKQ1

              Dn                                D0                  D1               D2

                                                    tDOH1

Figure 2-32 RAM Read for Pass-Through Output

                              tCYC

                        tCKH            tCKL

       CLK    t         tAH
       ADD
       BLK_B   AS
       WEN_B
       DO           A0                          A1                  A2
                                                                               tBKH
              tBKS
                                                                      tENH
              tENS

                                                             tCKQ2  D0               D1
                             Dn

                                                                        tDOH2

Figure 2-33 RAM Read for Pipelined Output

2-102                                         Advance v0.5
                                                                     IGLOO DC and Switching Characteristics

                                     tCYC

                               tCKH        tCKL

CLK                tAS tAH
ADD
BLK_B                    A0                      A1                  A2
WEN_B                                                                            tBKH
DI                 tBKS
                                                                           A2
                   tENS                                tENH
                                                                           DI2
                                                 tDS tDH                           DI1

                   DI0                           DI1                 DI0

DO                                                     Dn                               D2
                                                                                           DI1
Figure 2-34 RAM Write, Output Retained (WMODE = 0)

                                           tCYC

                                     tCKH        tCKL

    CLK                  tAS tAH
   ADD
BLK_B                         A0                          A1
WEN_B
                         tBKS
       DI
                                                               tBKH

                         tENS

                                                 tDS tDH

                             DI0                       DI1

               DO  Dn                                  DI0
(pass-through)

          DO                               Dn
(pipelined)

Figure 2-35 RAM Write, Output as Write Data (WMODE = 1)

                                                 Advance v0.5                                   2 -103
IGLOO DC and Switching Characteristics

           CLK1     tAS tAH                 A1                A3
          ADD1           A0
                                            D2                D3
              DI1   tDS tDH
           CLK2          D1                     tAS tAH
       WEN_B1             tCCKH
       WEN_B2                                             A0      A4
          ADD2                     A0

       DI2                              D0                                                D4
                                                              tCKQ1
       DO2                              Dn
                                                                                D0
(pass-through)                                                                                tCKQ2

       DO2                              Dn                                                                      D0

       (pipelined)

Figure 2-36 Write Access after Write onto Same Address

2-104                                       Advance v0.5
                                                                           IGLOO DC and Switching Characteristics

CLK1

                   tAS tAH

ADD1               A0                                    A2                A3

                   tDS tDH

DI1                D0                                    D2                D3

                   tWRO

CLK2

WEN_B1

        WEN_B2             A0                               tAS tAH               A4
                              tCKQ1                             A1         D1
            ADD2                                                           D0
                   Dn                                    D0
              DO2                                                   tCKQ2
(pass-through)              Dn

              DO2
     (pipelined)

Figure 2-37 Read Access after Write onto Same Address

                            Advance v0.5                                              2 -105
IGLOO DC and Switching Characteristics

        CLK1   tAS tAH                                  A1                          A0
       ADD1          A0                                                             tCKQ1
                                                        D0
        WEN_B1           tCKQ1                           tCKQ2                                        D1
       DO1                                                                        D0
(pass-through) Dn                                           tAS tAH
                                                                  A1                          A3
    DO1                         Dn                                D2                          D3
(pipelined)              tCCKH

        CLK2

       ADD2                             A0

       DI2                              D1

       WEN_B2

Figure 2-38 Write Access after Read onto Same Address

                                            tCYC

                         tCKH                     tCKL

       CLK

RESET_B

       DO      Dm                                                         tRSTBQ
                                                                Dn

Figure 2-39 RAM Reset

2-106                                             Advance v0.5
                                                             IGLOO DC and Switching Characteristics

           Timing Characteristics

           1.5 V DC Core Voltage

Table 2-171 RAM4K9
                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V

Parameter                             Description                                   Std. Units

tAS        Address setup time                                                       0.83 ns
tAH        Address hold time                                                        0.16 ns
tENS       REN_B, WEN_B setup time                                                  0.81 ns
tENH       REN_B, WEN_B hold time                                                   0.16 ns
tBKS       BLK_B setup time                                                         1.65 ns
tBKH       BLK_B hold time                                                          0.16 ns
tDS        Input data (DI) setup time                                               0.71 ns
tDH        Input data (DI) hold time                                                0.36 ns
tCKQ1      Clock HIGH to new data valid on DO (output retained, WMODE = 0)          3.53 ns
           Clock HIGH to new data valid on DO (flow-through, WMODE = 1)             3.06 ns

tCKQ2      Clock HIGH to new data valid on DO (pipelined)                           1.81 ns
tWRO
tCCKH      Address collision clk-to-clk delay for reliable read access after write on same address TBD ns

           Address collision clk-to-clk delay for reliable write access after write/read on same TBD ns
           address

tRSTBQ     RESET_B LOW to data out LOW on DO (flow-through)                         2.06 ns
           RESET_B LOW to data out LOW on DO (pipelined)                            2.06 ns

tREMRSTB RESET_B removal                                                            0.61 ns

tRECRSTB RESET_B recovery                                                           3.21 ns

tMPWRSTB RESET_B minimum pulse width                                                0.68 ns

tCYC       Clock cycle time                                                         6.24 ns

FMAX       Maximum frequency                                                        160 MHz

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating

        values.

                                      Advance v0.5                                  2 -107
IGLOO DC and Switching Characteristics

Table 2-172 RAM512X18
                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V

Parameter                               Description                                 Std. Units

tAS        Address setup time                                                       0.83 ns
tAH
tENS       Address hold time                                                        0.16 ns
tENH
tDS        REN_B, WEN_B setup time                                                  0.73 ns
tDH
tCKQ1      REN_B, WEN_B hold time                                                   0.08 ns
tCKQ2
tWRO       Input data (DI) setup time                                               0.71 ns
tCCKH
           Input data (DI) hold time                                                0.36 ns

           Clock HIGH to new data valid on DO (output retained, WMODE = 0)          4.21 ns

           Clock HIGH to new data valid on DO (pipelined)                           1.71 ns

           Address collision clk-to-clk delay for reliable read access after write on same address TBD ns

           Address collision clk-to-clk delay for reliable write access after write/read on same TBD ns
           address

tRSTBQ     RESET_B LOW to data out LOW on DO (flow-through)                         2.06 ns
           RESET_B LOW to data out LOW on DO (pipelined)                            2.06 ns

tREMRSTB RESET_B removal                                                            0.61 ns

tRECRSTB RESET_B recovery                                                           3.21 ns

tMPWRSTB RESET_B minimum pulse width                                                0.68 ns

tCYC       Clock cycle time                                                         6.24 ns

FMAX       Maximum frequency                                                        160 MHz

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

2-108                                   Advance v0.5
                                                             IGLOO DC and Switching Characteristics

           1.2 V DC Core Voltage

Table 2-173 RAM4K9
                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V

Parameter                             Description                                  Std. Units

tAS        Address setup time                                                      1.53 ns
tAH        Address hold time                                                       0.29 ns
tENS       REN_B, WEN_B setup time                                                 1.50 ns
tENH       REN_B, WEN_B hold time                                                  0.29 ns
tBKS       BLK_B setup time                                                        3.05 ns
tBKH       BLK_B hold time                                                         0.29 ns
tDS        Input data (DI) setup time                                              1.33 ns
tDH        Input data (DI) hold time                                               0.66 ns
tCKQ1      Clock HIGH to new data valid on DO (output retained, WMODE = 0)         6.61 ns
           Clock HIGH to new data valid on DO (flow-through, WMODE = 1)            5.72 ns

tCKQ2      Clock HIGH to new data valid on DO (pipelined)                          3.38 ns
tWRO
tCCKH      Address collision clk-to-clk delay for reliable read access after write on same address TBD ns

           Address collision clk-to-clk delay for reliable write access after write/read on same TBD ns
           address

tRSTBQ     RESET_B LOW to data out LOW on DO (flow-through)                        3.86 ns
           RESET_B LOW to data out LOW on DO (pipelined)                           3.86 ns

tREMRSTB RESET_B removal                                                           1.12 ns

tRECRSTB RESET_B recovery                                                          5.93 ns

tMPWRSTB RESET_B minimum pulse width                                               1.18 ns

tCYC       Clock cycle time                                                        10.90 ns

FMAX       Maximum frequency                                                       92 MHz

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

                                      Advance v0.5                                 2 -109
IGLOO DC and Switching Characteristics

Table 2-174 RAM512X18
                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V

Parameter                               Description                                Std. Units

tAS        Address setup time                                                      1.53 ns
tAH
tENS       Address hold time                                                       0.29 ns
tENH
tDS        REN_B, WEN_B setup time                                                 1.36 ns
tDH
tCKQ1      REN_B, WEN_B hold time                                                  0.15 ns
tCKQ2
tWRO       Input data (DI) setup time                                              1.33 ns
tCCKH
           Input data (DI) hold time                                               0.66 ns

           Clock HIGH to new data valid on DO (output retained, WMODE = 0)         7.88 ns

           Clock HIGH to new data valid on DO (pipelined)                          3.20 ns

           Address collision clk-to-clk delay for reliable read access after write on same address TBD ns

           Address collision clk-to-clk delay for reliable write access after write/read on same TBD ns
           address

tRSTBQ     RESET_B LOW to data out LOW on DO (flow through)                        3.86 ns
           RESET_B LOW to data out LOW on DO (pipelined)                           3.86 ns

tREMRSTB RESET_B removal                                                           1.12 ns

tRECRSTB RESET_B recovery                                                          5.93 ns

tMPWRSTB RESET_B minimum pulse width                                               1.18 ns

tCYC       Clock cycle time                                                        10.90 ns

FMAX       Maximum frequency                                                       92 MHz

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

2-110                                   Advance v0.5
                                                           IGLOO DC and Switching Characteristics

FIFO                      FIFO4K18

Figure 2-40 FIFO Model  RW2                       RD17
                          RW1                       RD16
                          RW0
                          WW2                         RD0
                          WW1
                          WW0                       FULL
                          ESTOP                   AFULL
                          FSTOP                  EMPTY
                                               AEMPTY
                          AEVAL11
                          AEVAL10

                          AEVAL0

                          AFVAL11
                          AFVAL10

                          AFVAL0
                          REN
                          RBLK
                          RCLK

                          WD17
                          WD16

                          WD0
                          WEN
                          WBLK
                          WCLK
                          RPIPE

                                        RESET

                          Advance v0.5                     2 -111
IGLOO DC and Switching Characteristics

                  Timing Waveforms

                   RCLK/                           tMPWRSTB        tRSTCK
                   WCLK    tRSTFG
                RESET_B
                                 tRSTAF
                  EMPTY    tRSTFG

                AEMPTY           tRSTAF

                     FULL                MATCH (A0)

                   AFULL
                  WA/RA
  (Address Counter)
Figure 2-41 FIFO Reset

           RCLK                         tCYC                                      tRCKEF
         EMPTY                                              tCKAF
       AEMPTY

               WA/RA                    NO MATCH                   Dist = AEF_TH  MATCH (EMPTY)
(Address Counter) NO MATCH

Figure 2-42 FIFO EMPTY Flag and AEMPTY Flag Assertion

2-112                                   Advance v0.5
                                                                                    IGLOO DC and Switching Characteristics

WCLK                                           tCYC                                      tWCKFF
  FULL                                                             tCKAF

AFULL

               WA/RA  NO MATCH                 NO MATCH                   Dist = AFF_TH          MATCH (FULL)
(Address Counter)

Figure 2-43 FIFO FULL Flag and AFULL Flag Assertion

WCLK

               WA/RA MATCH  NO MATCH           NO MATCH              NO MATCH       NO MATCH     Dist = AEF_TH + 1
(Address Counter) (EMPTY)

RCLK                  1st Rising      2nd Rising
                         Edge            Edge

                      After 1st        After 1st
                        Write            Write
                                                      tRCKEF

EMPTY

                                                                                              tCKAF

AEMPTY

Figure 2-44 FIFO EMPTY Flag and AEMPTY Flag Deassertion

RCLK

               WA/RA  MATCH (FULL) NO MATCH          NO MATCH             NO MATCH  NO MATCH Dist = AFF_TH 1
(Address Counter)                                                                                    tCKAF
                                   1st Rising  1st Rising
                WCLK                  Edge        Edge

                                    After 1st  After 2nd
                                      Read        Read
                                                              tWCKF

FULL

AFULL

Figure 2-45 FIFO FULL Flag and AFULL Flag Deassertion

                                               Advance v0.5                                          2 -113
IGLOO DC and Switching Characteristics

           Timing Characteristics

           1.5 V DC Core Voltage

Table 2-175 FIFO
                   Worst Commercial-Case Conditions: TJ = 70C, VCC = 1.425 V

Parameter                               Description                             Std.  Units
                                                                               1.99     ns
tENS       REN_B, WEN_B Setup Time                                             0.16     ns
tENH       REN_B, WEN_B Hold Time                                              0.30     ns
tBKS       BLK_B Setup Time                                                    0.00     ns
tBKH       BLK_B Hold Time                                                     0.76     ns
tDS        Input Data (DI) Setup Time                                          0.25     ns
tDH        Input Data (DI) Hold Time                                           3.33     ns
tCKQ1      Clock HIGH to New Data Valid on DO (flow-through)                   1.80     ns
tCKQ2      Clock HIGH to New Data Valid on DO (pipelined)                      3.53     ns
tRCKEF     RCLK HIGH to Empty Flag Valid                                       3.35     ns
tWCKFF     WCLK HIGH to Full Flag Valid                                        12.85    ns
tCKAF      Clock HIGH to Almost Empty/Full Flag Valid                          3.48     ns
tRSTFG     RESET_B LOW to Empty/Full Flag Valid                                12.72    ns
tRSTAF     RESET_B LOW to Almost Empty/Full Flag Valid                         2.02     ns
tRSTBQ     RESET_B LOW to Data Out LOW on DO (flow-through)                    2.02     ns
           RESET_B LOW to Data Out LOW on DO (pipelined)

tREMRSTB   RESET_B Removal                                                     0.61   ns

tRECRSTB   RESET_B Recovery                                                    3.21   ns

tMPWRSTB   RESET_B Minimum Pulse Width                                         0.68   ns

tCYC       Clock Cycle Time                                                    6.24   ns

FMAX       Maximum Frequency for FIFO                                          160 MHz

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

2-114                                   Advance v0.5
                                                                              IGLOO DC and Switching Characteristics

           1.2 V DC Core Voltage

Table 2-176 FIFO
                   Worst Commercial-Case Conditions: TJ = 70C, VCC = 1.14 V

Parameter                               Description                           Std. Units

tENS       REN_B, WEN_B Setup Time                                            4.13   ns
tENH       REN_B, WEN_B Hold Time
tBKS       BLK_B Setup Time                                                   0.31   ns
tBKH       BLK_B Hold Time
tDS        Input Data (DI) Setup Time                                         0.47   ns
tDH        Input Data (DI) Hold Time
tCKQ1      Clock HIGH to New Data Valid on DO (flow-through)                  0.00   ns
tCKQ2      Clock HIGH to New Data Valid on DO (pipelined)
tRCKEF     RCLK HIGH to Empty Flag Valid                                      1.56   ns
tWCKFF     WCLK HIGH to Full Flag Valid
tCKAF      Clock HIGH to Almost Empty/Full Flag Valid                         0.49   ns
tRSTFG     RESET_B LOW to Empty/Full Flag Valid
tRSTAF     RESET_B LOW to Almost Empty/Full Flag Valid                        6.80   ns
tRSTBQ     RESET_B LOW to Data Out LOW on DO (flow-through)
           RESET_B LOW to Data Out LOW on DO (pipelined)                      3.62   ns

                                                                              7.23   ns

                                                                              6.85   ns

                                                                              26.61  ns

                                                                              7.12   ns

                                                                              26.33  ns

                                                                              4.09   ns

                                                                              4.09   ns

tREMRSTB   RESET_B Removal                                                    1.23   ns

tRECRSTB   RESET_B Recovery                                                   6.58   ns

tMPWRSTB   RESET_B Minimum Pulse Width                                        1.18   ns

tCYC       Clock Cycle Time                                                   10.90  ns

FMAX       Maximum Frequency for FIFO                                         92     MHz

Note: For specific junction temperature and voltage supply levels, refer to Table 2-7 on page 2-7 for derating
          values.

                                        Advance v0.5                                 2 -115
IGLOO DC and Switching Characteristics

   Embedded FlashROM Characteristics

       CLK  tSU                     tSU                                        tSU
                     tHOLD                   tHOLD                                      tHOLD

Address                       A0                                  A1                           tCKQ2
    Data                                                                                           D1
                                         tCKQ2                    tCKQ2
                                                D0                      D0                      Units
                                                                                                  ns
Figure 2-46 Timing Diagram                                                                      ns
                                                                                                  ns
            Timing Characteristics
                                                                                                MHz
            1.5 V DC Core Voltage
                                                                                                Units
Table 2-177 Embedded FlashROM Access Time                                                       ns
                   Worst Commercial-Case Conditions: TJ = 70C, VCC = 1.425 V                     ns
                                                                                                  ns
Parameter                                           Description                Std.
                                                                               0.57             MHz
tSU         Address Setup Time                                                 0.00
tHOLD       Address Hold Time                                                  34.14
tCK2Q       Clock to Out                                                         15
FMAX        Maximum Clock Frequency
                                                                               Std.
            1.2 V DC Core Voltage                                              0.59
                                                                               0.00
Table 2-178 Embedded FlashROM Access Time                                    52.90
                   Worst Commercial-Case Conditions: TJ = 70C, VCC = 1.14 V     10

Parameter                                           Description

tSU         Address Setup Time
tHOLD       Address Hold Time
tCK2Q       Clock to Out
FMAX        Maximum Clock Frequency

2-116                                               Advance v0.5
                                                IGLOO DC and Switching Characteristics

JTAG 1532 Characteristics

                  JTAG timing delays do not include JTAG I/Os. To obtain complete JTAG timing, add I/O buffer
                  delays to the corresponding standard selected; refer to the I/O timing characteristics in the "User
                  I/O Characteristics" section on page 2-19 for more details.

             Timing Characteristics

Table 2-179 JTAG 1532
                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.425 V

Parameter                         Description                                       Std.   Units

tDISU      Test Data Input Setup Time                                               1.00   ns

tDIHD      Test Data Input Hold Time                                                2.00   ns

tTMSSU     Test Mode Select Setup Time                                              1.00   ns

tTMDHD     Test Mode Select Hold Time                                               2.00   ns

tTCK2Q     Clock to Q (data out)                                                    8.00   ns

tRSTB2Q    Reset to Q (data out)                                                    25.00  ns

FTCKMAX    TCK Maximum Frequency                                                    15     MHz

tTRSTREM   ResetB Removal Time                                                      0.58   ns

tTRSTREC   ResetB Recovery Time                                                     0.00   ns

tTRSTMPW   ResetB Minimum Pulse                                                     TBD    ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

Table 2-180 JTAG 1532
                   Commercial-Case Conditions: TJ = 70C, Worst-Case VCC = 1.14 V

Parameter                         Description                                       Std.   Units

tDISU      Test Data Input Setup Time                                               1.50   ns

tDIHD      Test Data Input Hold Time                                                3.00   ns

tTMSSU     Test Mode Select Setup Time                                              1.50   ns

tTMDHD     Test Mode Select Hold Time                                               3.00   ns

tTCK2Q     Clock to Q (data out)                                                    11.00  ns

tRSTB2Q    Reset to Q (data out)                                                    30.00  ns

FTCKMAX    TCK Maximum Frequency                                                    9.00   MHz

tTRSTREM   ResetB Removal Time                                                      1.18   ns

tTRSTREC   ResetB Recovery Time                                                     0.00   ns

tTRSTMPW   ResetB Minimum Pulse                                                     TBD    ns

Note: For specific junction temperature and voltage supply levels, refer to Table 2-6 on page 2-6 for derating
          values.

                                  Advance v0.5                                                 2 -117
IGLOO DC and Switching Characteristics

Part Number and Revision Date

                  Part Number 51700095-002-4
                  Revised October 2008

List of Changes

                  The following table lists critical changes that were made in the current version of the chapter.

Previous Version                        Changes in Current Version (Advance v0.5)            Page
Advance v0.4
(August 2008)     The tables in the "Quiescent Supply Current" section were updated with 2-7
                  values for AGL400.
Advance v0.3
(July 2008)       The tables in the "Power Consumption of Various Internal Resources" section 2-12
                  were updated with values for AGL400.
Advance v0.2
(July 2008)       Table 2-158 AGL400 Global Resource is new.                               2-92
Advance v0.1
(January 2008)    3.0 V LVCMOS wide range support data was added to 2-2
                  Table 2-2 Recommended Operating Conditions 4.

                  3.3 V LVCMOS wide range support data was added to Table 2-24 Summary of  2-23 to
                  Maximum and Minimum DC Input and Output Levels Applicable to                2-24
                  Commercial and Industrial Conditions--Software Default Settings to
                  Table 2-26 Summary of Maximum and Minimum DC Input and Output Levels
                  Applicable to Commercial and Industrial Conditions--Software Default
                  Settings.

                  3.3 V LVCMOS wide range support data was added to Table 2-27 Summary of 2-24
                  Maximum and Minimum DC Input Levels.

                  3.3 V LVCMOS wide range support text was added to Table 2-49 Minimum 2-37
                  and Maximum DC Input and Output Levels for LVCMOS 3.3 V Wide Range.

                  Table 2-49 Minimum and Maximum DC Input and Output Levels for LVCMOS 2-37
                  3.3 V Wide Range is new.

                  As a result of the Libero IDE v8.4 release, Actel now offers a wide range of N/A
                  core voltage support. The document was updated to change 1.2 V / 1.5 V to
                  1.2 V to 1.5 V.

                  Tables have been updated to reflect default values in the software. The N/A
                  default I/O capacitance is 5 pF. Tables have been updated to include the
                  LVCMOS 1.2 V I/O set.

                  DDR Tables have two additional data points added to reflect both edges for
                  Input DDR setup and hold time.

                  The power data table has been updated to match SmartPower data rather
                  then simulation values.

                  AGL015 global clock delays have been added.

                  Table 2-1 Absolute Maximum Ratings was updated to combine the VCCI and 2-1
                  VMV parameters in one row. The word "output" from the parameter

                  description for VCCI and VMV, and table note 3 was added.

2-118                                   Advance v0.5
                                IGLOO DC and Switching Characteristics

Previous Version                          Changes in Current Version (Advance v0.5)               Page
                                                                                                   2-2
Advance v0.1      Table 2-2 Recommended Operating Conditions 4 was updated to add
(January 2008)    references to tables notes 4, 6, 7, and 8. VMV was added to the VCCI parameter
                  row, and table note 9 was added.

                  In Table 2-3 Flash Programming Limits Retention, Storage, and Operating 2-2
                  Temperature1, the maximum operating junction temperature was changed
                  from 110 to 100.

                  VMV was removed from Table 2-4 Overshoot and Undershoot Limits 1. The 2-3
                  table title was modified to remove "as measured on quiet I/Os." Table note 2
                  was revised to remove "estimated SSO density over cycles." Table note 3 was
                  revised to remove "refers only to overshoot/undershoot limits for
                  simultaneous switching I/Os."

                  The "PLL Behavior at Brownout Condition" section is new.                        2-4

                  Figure 2-2 V2 Devices I/O State as a Function of VCCI and VCC Voltage Levels 2-5
                  is new.

                  EQ 2-2 was updated. The temperature was changed to 100C, and therefore 2-6
                  the end result changed.

                  The table notes for Table 2-8 Quiescent Supply Current (IDD) Characteristics, 2-7
                  IGLOO Flash*Freeze Mode*, Table 2-9 Quiescent Supply Current (IDD)
                  Characteristics, IGLOO Sleep Mode (VCC = 0 V)*, and Table 2-10 Quiescent

                  Supply Current (IDD) Characteristics, IGLOO Shutdown Mode (VCC, VCCI = 0
                  V)* were updated to remove VMV and include PDC6 and PDC7. VCCI and VJTAG
                  were removed from the statement about IDD in the table note for
                  Table 2-9 Quiescent Supply Current (IDD) Characteristics, IGLOO Sleep Mode
                  (VCC = 0 V)*.

                  Note 2 of Table 2-11 Quiescent Supply Current (IDD), No IGLOO Flash*Freeze 2-8
                  Mode1 was updated to include VCCPLL. Note 4 was updated to include PDC6
                  and PDC7.

                  Table 2-12 Summary of I/O Input Buffer Power (per pin) Default I/O             2-9
                  Software Settings, Table 2-13 Summary of I/O Input Buffer Power (per pin)    through
                  Default I/O Software Settings, Table 2-14 Summary of I/O Input Buffer Power
                  (per pin) Default I/O Software Settings, and Table 2-15 Summary of I/O        2-10
                  Output Buffer Power (per pin) Default I/O Software Settings1 were updated
                  to change PDC2 to PDC6 and PDC3 to PDC7. The table notes were updated to
                  reflect that power was measured on VCCI.

                  Table 2-19 Different Components Contributing to the Static Power              2-13,
                  Consumption in IGLOO Devices and Table 2-21 Different Components              2-15
                  Contributing to the Static Power Consumption in IGLOO Device were updated
                  to add PDC6 and PDC7, and to change the definition for PDC5 to bank quiescent
                  power. Subtitles were added to indicate type of devices and core supply
                  voltage.

                  The "Total Static Power Consumption--PSTAT" section was updated to revise       2-16
                  the calculation of PSTAT, including PDC6 and PDC7.                              2-12

                  In Table 2-18 Different Components Contributing to Dynamic Power
                  Consumption in IGLOO Devices, the description for PAC13 was changed from
                  Static to Dynamic.

                  Footnote 1 was updated to include information about PAC13. The PLL              2-17
                  Contribution equation was changed from: PPLL = PAC13 + PAC14 * FCLKOUT to PPLL
                  = PDC4 + PAC13 * FCLKOUT.

                  Advance v0.5                                                                    2 -119
IGLOO DC and Switching Characteristics

Previous Version                          Changes in Current Version (Advance v0.5)             Page
Advance v0.6                                                                                    2-19
(November 2007)   The "Timing Model" was updated to be consistent with the revised timing       2-24
                  numbers.
Advance v0.6                                                                                     N/A
(continued)       In Table 2-26 Summary of Maximum and Minimum DC Input and Output            2-59
                  Levels Applicable to Commercial and Industrial Conditions--Software Default    N/A
Advance v0.3      Settings, TJ was changed to TA in notes 1 and 2.
(August 2007)     All AC Loading figures for single-ended I/O standards were changed from       2-19,
Advance v0.2      Datapaths at 35 pF to 5 pF.                                                   2-20
(July 2007)                                                                                      N/A
Advance v0.1      The "1.2 V LVCMOS (JESD8-12A)" section is new.
                                                                                                2-57
                  This document was previously in datasheet Advance v0.7. As a result of        2-61
                  moving to the handbook format, Actel has restarted the version numbers. The
                  new version number is Advance v0.1.                                           2-55
                                                                                                 3-6
                  Table 2-4 IGLOO CCC/PLL Specification and Table 2-5 IGLOO CCC/PLL          3-6
                  Specification were updated.                                                    3-6
                                                                                                 3-7
                  The former Table 2-16 Maximum I/O Frequency for Single-Ended and            3-58
                  Differential I/Os in All Banks in IGLOO Devices (maximum drive strength and   3-104
                  high slew selected) was removed.                                              2-51
                                                                                                2-61
                  The "During Flash*Freeze Mode" section was updated to include information      3-2
                  about the output of the I/O to the FPGA core.

                  Table 2-31 Flash*Freeze Pin Location in IGLOO Family Packages (device-
                  independent) was updated to add UC81 and CS281. Flash*Freeze pins were
                  assigned for CS81, CS121, and CS196.

                  Figure 2-40 Flash*Freeze Mode Type 2 Timing Diagram was updated to
                  modify the LSICC Signal.

                  Information regarding calculation of the quiescent supply current was added
                  to the "Quiescent Supply Current" section.

                  Table 3-8 Quiescent Supply Current (IDD) Characteristics, IGLOO
                  Flash*Freeze Mode was updated.

                  Table 3-9 Quiescent Supply Current (IDD) Characteristics, IGLOO Sleep Mode
                  (VCC = 0 V) was updated.

                  Table 3-11 Quiescent Supply Current (IDD), No IGLOO Flash*Freeze Mode1
                  was updated.

                  Table 3-115 Minimum and Maximum DC Input and Output Levels was
                  updated.

                  Table 3-156 JTAG 1532 was updated and Table 3-155 JTAG 1532 is new.

                  The "Power Conservation Techniques" section was updated to recommend
                  that unused I/O signals be left floating.

                  The CS81 and CS121 packages were added to Table 2-31 Flash*Freeze Pin
                  Location in IGLOO Family Packages (device-independent).

                  The TJ parameter in Table 3-2 Recommended Operating Conditions was
                  changed to TA, ambient temperature, and table notes 46 were added.

2-120                                   Advance v0.5
                                                                                                           IGLOO DC and Switching Characteristics

Actel Safety Critical, Life Support, and High-Reliability
Applications Policy

                  The Actel products described in this advance status datasheet may not have completed Actel's
                  qualification process. Actel may amend or enhance products during the product introduction and
                  qualification process, resulting in changes in device functionality or performance. It is the
                  responsibility of each customer to ensure the fitness of any Actel product (but especially a new
                  product) for a particular purpose, including appropriateness for safety-critical, life-support, and
                  other high-reliability applications. Consult Actel's Terms and Conditions for specific liability
                  exclusions relating to life-support applications. A reliability report covering all of Actel's products is
                  available on the Actel website at http://www.actel.com/documents/ORT_Report.pdf. Actel also
                  offers a variety of enhanced qualification and lot acceptance screening procedures. Contact your
                  local Actel sales office for additional reliability information.

Advance v0.5  2 -121
                             IGLOO Packaging

3 Package Pin Assignments

81-Pin CSP

                                                                      A1 Ball Pad Corner

                              987654321
                                                                    A
                                                                    B
                                                                    C
                                                                    D
                                                                    E
                                                                    F
                                                                    G
                                                                    H
                                                                    J

Note: This is the bottom view of the package.
Figure 3-1

             Note

                  For Package Manufacturing and Environmental information, visit the Resource Center at
                  http://www.actel.com/products/solutions/package/docs.aspx.

v1.7                                                                                                     3-1
Package Pin Assignments

         81-Pin CSP                 81-Pin CSP                 81-Pin CSP

Pin Number AGL030 Function       Pin Number AGL030 Function  Pin Number AGL030 Function

     A1  IO00RSB0                E1  GEB0/IO71RSB1           J1  IO63RSB1

     A2  IO02RSB0                E2  GEA0/IO72RSB1           J2  IO61RSB1

     A3  IO06RSB0                E3  GEC0/IO73RSB1           J3  IO59RSB1

     A4  IO11RSB0                E4        VCCIB1            J4  IO56RSB1

     A5  IO16RSB0                E5        VCC               J5  IO52RSB1

     A6  IO19RSB0                E6        VCCIB0            J6  IO44RSB1

     A7  IO22RSB0                E7  GDC0/IO32RSB0           J7  TCK

     A8  IO24RSB0                E8  GDA0/IO33RSB0           J8  TMS

     A9  IO26RSB0                E9  GDB0/IO34RSB0           J9  VPUMP

     B1  IO81RSB1                F1        IO68RSB1

     B2  IO04RSB0                F2        IO67RSB1

     B3  IO10RSB0                F3        IO64RSB1

     B4  IO13RSB0                F4        GND

     B5  IO15RSB0                F5        VCCIB1

     B6  IO20RSB0                F6        IO47RSB1

     B7  IO21RSB0                F7        IO36RSB0

     B8  IO28RSB0                F8        IO38RSB0

     B9  IO25RSB0                F9        IO40RSB0

     C1  IO79RSB1                G1        IO65RSB1

     C2  IO80RSB1                G2        IO66RSB1

     C3  IO08RSB0                G3        IO57RSB1

     C4  IO12RSB0                G4        IO53RSB1

     C5  IO17RSB0                G5        IO49RSB1

     C6  IO14RSB0                G6        IO45RSB1

     C7  IO18RSB0                G7        IO46RSB1

     C8  IO29RSB0                G8        VJTAG

     C9  IO27RSB0                G9        TRST

     D1  IO74RSB1                H1        IO62RSB1

     D2  IO76RSB1                H2  FF/IO60RSB1

     D3  IO77RSB1                H3        IO58RSB1

     D4                  VCC     H4        IO54RSB1

     D5                  VCCIB0  H5        IO48RSB1

     D6                  GND     H6        IO43RSB1

     D7  IO23RSB0                H7        IO42RSB1

     D8  IO31RSB0                H8        TDI

     D9  IO30RSB0                H9        TDO

3-2                                  v1.7
                  IGLOO Packaging

81-Pin CSP

                                                                     A1 Ball Pad Corner

                             987654321

                                                                   A
                                                                   B
                                                                   C
                                                                   D
                                                                   E
                                                                   F
                                                                   G
                                                                   H
                                                                   J

Note: This is the bottom view of the package.
Figure 3-2

             Note

                  For Package Manufacturing and Environmental information, visit the Resource Center at
                  http://www.actel.com/products/solutions/package/docs.aspx.

            v1.7                                                                                         3-3
Package Pin Assignments

         81-Pin CSP                  81-Pin CSP                  81-Pin CSP

Pin Number AGL030 Function       Pin Number AGL030 Function  Pin Number AGL030 Function

     A1  IO00RSB0                E1  GEB0/IO71RSB1           J1  IO63RSB1

     A2  IO02RSB0                E2  GEA0/IO72RSB1           J2  IO61RSB1

     A3  IO06RSB0                E3  GEC0/IO73RSB1           J3  IO59RSB1

     A4  IO11RSB0                E4        VCCIB1            J4  IO56RSB1

     A5  IO16RSB0                E5              VCC         J5  IO52RSB1

     A6  IO19RSB0                E6        VCCIB0            J6  IO45RSB1

     A7  IO22RSB0                E7  GDC0/IO32RSB0           J7              TCK

     A8  IO24RSB0                E8  GDA0/IO33RSB0           J8              TMS

     A9  IO26RSB0                E9  GDB0/IO34RSB0           J9  VPUMP

     B1  IO81RSB1                F1        IO68RSB1

     B2  IO04RSB0                F2        IO67RSB1

     B3  IO10RSB0                F3        IO64RSB1

     B4  IO13RSB0                F4        GND

     B5  IO15RSB0                F5        VCCIB1

     B6  IO20RSB0                F6        IO47RSB1

     B7  IO21RSB0                F7        IO36RSB0

     B8  IO28RSB0                F8        IO38RSB0

     B9  IO25RSB0                F9        IO40RSB0

     C1  IO79RSB1                G1        IO65RSB1

     C2  IO80RSB1                G2        IO66RSB1

     C3  IO08RSB0                G3        IO57RSB1

     C4  IO12RSB0                G4        IO53RSB1

     C5  IO17RSB0                G5        IO49RSB1

     C6  IO14RSB0                G6        IO44RSB1

     C7  IO18RSB0                G7        IO46RSB1

     C8  IO29RSB0                G8        VJTAG

     C9  IO27RSB0                G9        TRST

     D1  IO74RSB1                H1        IO62RSB1

     D2  IO76RSB1                H2  FF/IO60RSB1

     D3  IO77RSB1                H3        IO58RSB1

     D4                  VCC     H4        IO54RSB1

     D5                  VCCIB0  H5        IO48RSB1

     D6                  GND     H6        IO43RSB1

     D7  IO23RSB0                H7        IO42RSB1

     D8  IO31RSB0                H8              TDI

     D9  IO30RSB0                H9              TDO

3-4                                  v1.7
                   IGLOO Packaging

121-Pin CSP

                          11 10 9 8 7 6 5 4 3 2 1

                                                                        A
                                                                        B
                                                                        C
                                                                        D
                                                                        E
                                                                        F
                                                                        G
                                                                        H
                                                                         J
                                                                        K
                                                                        L

Note: This is the bottom view of the package.
Figure 3-3

             Note

                  For Package Manufacturing and Environmental information, visit the Resource Center at
                  http://www.actel.com/products/solutions/package/docs.aspx.

             v1.7                                                                                        3-5
Package Pin Assignments

          121-Pin CSP               121-Pin CSP                 121-Pin CSP

Pin Number AGL060 Function     Pin Number AGL060 Function  Pin Number AGL060 Function

     A1                  GNDQ  D9   GCA2/IO41RSB0          H6   GEC2/IO66RSB1

     A2   IO01RSB0             D10        IO30RSB0         H7   IO54RSB1

     A3   GAA1/IO03RSB0        D11        IO33RSB0         H8   GDC2/IO53RSB1

     A4   GAC1/IO07RSB0        E1         IO87RSB1         H9   VJTAG

     A5   IO15RSB0             E2   GFC0/IO85RSB1          H10  TRST

     A6   IO13RSB0             E3         IO92RSB1         H11  IO44RSB0

     A7   IO17RSB0             E4         IO94RSB1         J1   GEC1/IO74RSB1

     A8   GBB1/IO22RSB0        E5         VCC              J2   GEC0/IO73RSB1

     A9   GBA1/IO24RSB0        E6         VCCIB0           J3   GEB1/IO72RSB1

     A10                 GNDQ  E7         GND              J4   GEA0/IO69RSB1

     A11                 VMV0  E8   GCC0/IO36RSB0          J5   FF/GEB2/IO67RSB1

     B1   GAA2/IO95RSB1        E9         IO34RSB0         J6   IO62RSB1

     B2   IO00RSB0             E10  GCB1/IO37RSB0          J7   GDA2/IO51RSB1

     B3   GAA0/IO02RSB0        E11  GCC1/IO35RSB0          J8   GDB2/IO52RSB1

     B4   GAC0/IO06RSB0        F1         VCOMPLF          J9   TDI

     B5   IO08RSB0             F2   GFB0/IO83RSB1          J10  TDO

     B6   IO12RSB0             F3   GFA0/IO82RSB1          J11  GDC1/IO45RSB0

     B7   IO16RSB0             F4   GFC1/IO86RSB1          K1   GEB0/IO71RSB1

     B8   GBC1/IO20RSB0        F5         VCCIB1           K2   GEA1/IO70RSB1

     B9   GBB0/IO21RSB0        F6         VCC              K3   GEA2/IO68RSB1

     B10  GBB2/IO27RSB0        F7         VCCIB0           K4   IO64RSB1

     B11  GBA2/IO25RSB0        F8   GCB2/IO42RSB0          K5   IO60RSB1

     C1   IO89RSB1             F9   GCC2/IO43RSB0          K6   IO59RSB1

     C2   GAC2/IO91RSB1        F10  GCB0/IO38RSB0          K7   IO56RSB1

     C3   GAB1/IO05RSB0        F11  GCA1/IO39RSB0          K8   TCK

     C4   GAB0/IO04RSB0        G1         VCCPLF           K9   TMS

     C5   IO09RSB0             G2   GFB2/IO79RSB1          K10  VPUMP

     C6   IO14RSB0             G3   GFA1/IO81RSB1          K11  GDB1/IO47RSB0

     C7   GBA0/IO23RSB0        G4   GFB1/IO84RSB1          L1   VMV1

     C8   GBC0/IO19RSB0        G5         GND              L2   GNDQ

     C9   IO26RSB0             G6         VCCIB1           L3   IO65RSB1

     C10  IO28RSB0             G7         VCC              L4   IO63RSB1

     C11  GBC2/IO29RSB0        G8   GDC0/IO46RSB0          L5   IO61RSB1

     D1   IO88RSB1             G9   GDA1/IO49RSB0          L6   IO58RSB1

     D2   IO90RSB1             G10  GDB0/IO48RSB0          L7   IO57RSB1

     D3   GAB2/IO93RSB1        G11  GCA0/IO40RSB0          L8   IO55RSB1

     D4   IO10RSB0             H1         IO75RSB1         L9   GNDQ

     D5   IO11RSB0             H2         IO76RSB1         L10  GDA0/IO50RSB0

     D6   IO18RSB0             H3   GFC2/IO78RSB1          L11  VMV1

     D7   IO32RSB0             H4   GFA2/IO80RSB1

     D8   IO31RSB0             H5         IO77RSB1

3-6                                 v1.7
                                                                                                 IGLOO Packaging

196-Pin CSP

                                                                       A1 Ball Pad Corner

                               14 13 12 11 10 9 8 7 6 5 4 3 2 1
                                                                                              A
                                                                                              B
                                                                                              C
                                                                                              D
                                                                                              E
                                                                                              F
                                                                                              G
                                                                                              H
                                                                                              J
                                                                                              K
                                                                                              L
                                                                                              M
                                                                                              N
                                                                                              P

Note: This is the bottom view of the package.
Figure 3-4

             Note

                  For Package Manufacturing and Environmental information, visit the Resource Center at
                  http://www.actel.com/products/solutions/package/docs.aspx.

v1.7                                                                                                     3-7
Package Pin Assignments

          196-Pin CSP                 196-Pin CSP                 196-Pin CSP

Pin Number AGL125 Function       Pin Number AGL125 Function  Pin Number AGL125 Function

     A1                  GND     C9         IO23RSB0         F3   IO113RSB1

     A2   GAA0/IO00RSB0          C10        IO29RSB0         F4   IO112RSB1

     A3   GAC0/IO04RSB0          C11        VCCIB0           F5   IO111RSB1

     A4   GAC1/IO05RSB0          C12        IO42RSB0         F6   NC

     A5   IO09RSB0               C13        GNDQ             F7   VCC

     A6   IO15RSB0               C14        IO44RSB0         F8   VCC

     A7   IO18RSB0               D1   IO127RSB1              F9   NC

     A8   IO22RSB0               D2   IO129RSB1              F10  IO07RSB0

     A9   IO27RSB0               D3   GAA2/IO132RSB1         F11  IO25RSB0

     A10  GBC0/IO35RSB0          D4   IO126RSB1              F12  IO10RSB0

     A11  GBB0/IO37RSB0          D5         IO06RSB0         F13  IO33RSB0

     A12  GBB1/IO38RSB0          D6         IO13RSB0         F14  IO47RSB0

     A13  GBA1/IO40RSB0          D7         IO19RSB0         G1   GFB1/IO121RSB1

     A14                 GND     D8         IO21RSB0         G2   GFA0/IO119RSB1

     B1                  VCCIB1  D9         IO26RSB0         G3   GFA2/IO117RSB1

     B2                  VMV0    D10        IO31RSB0         G4   VCOMPLF

     B3   GAA1/IO01RSB0          D11        IO30RSB0         G5   GFC0/IO122RSB1

     B4   GAB1/IO03RSB0          D12        VMV0             G6   VCC

     B5                  GND     D13        IO46RSB0         G7   GND

     B6   IO16RSB0               D14  GBC2/IO45RSB0          G8   GND

     B7   IO20RSB0               E1   IO125RSB1              G9   VCC

     B8   IO24RSB0               E2         GND              G10  GCC0/IO52RSB0

     B9   IO28RSB0               E3   IO131RSB1              G11  GCB1/IO53RSB0

     B10                 GND     E4         VCCIB1           G12  GCA0/IO56RSB0

     B11  GBC1/IO36RSB0          E5         NC               G13  IO48RSB0

     B12  GBA0/IO39RSB0          E6         IO08RSB0         G14  GCC2/IO59RSB0

     B13  GBA2/IO41RSB0          E7         IO17RSB0         H1   GFB0/IO120RSB1

     B14  GBB2/IO43RSB0          E8         IO12RSB0         H2   GFA1/IO118RSB1

     C1   GAC2/IO128RSB1         E9         IO11RSB0         H3   VCCPLF

     C2   GAB2/IO130RSB1         E10        NC               H4   GFB2/IO116RSB1

     C3                  GNDQ    E11        VCCIB0           H5   GFC1/IO123RSB1

     C4                  VCCIB0  E12        IO32RSB0         H6   VCC

     C5   GAB0/IO02RSB0          E13        GND              H7   GND

     C6   IO14RSB0               E14        IO34RSB0         H8   GND

     C7                  VCCIB0  F1   IO124RSB1              H9   VCC

     C8                  NC      F2   IO114RSB1              H10  GCC1/IO51RSB0

3-8                                   v1.7
                  &nbs