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ADUC7020

器件型号:ADUC7020
器件类别:微处理器
文件大小:840.79KB,共0页
厂商名称:AD [Analog Devices]
厂商官网:http://www.analog.com/
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器件描述

32-BIT, FLASH, 45.5 MHz, MICROCONTROLLER,

32位, FLASH, 45.5 MHz, 单片机,

参数

ADUC7020功能数量 1
ADUC7020端子数量 40
ADUC7020最大工作温度 85 Cel
ADUC7020最小工作温度 -40 Cel
ADUC7020最大供电/工作电压 3.6 V
ADUC7020最小供电/工作电压 2.7 V
ADUC7020额定供电电压 3.3 V
ADUC7020外部数据总线宽度 0.0
ADUC7020输入输出总线数量 16
ADUC7020线速度 45.5 MHz
ADUC7020加工封装描述 6 X 6 MM, MO-220VJJD-2, LFCSP-40
ADUC7020状态 ACTIVE
ADUC7020包装形状 SQUARE
ADUC7020包装尺寸 CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
ADUC7020表面贴装 Yes
ADUC7020端子形式 NO LEAD
ADUC7020端子间距 0.5000 mm
ADUC7020端子涂层 TIN LEAD
ADUC7020端子位置 QUAD
ADUC7020包装材料 UNSPECIFIED
ADUC7020温度等级 INDUSTRIAL
ADUC7020ADC通道 Yes
ADUC7020地址总线宽度 0.0
ADUC7020位数 32
ADUC7020最大FCLK时钟频率 0.0328 MHz
ADUC7020DAC通道 Yes
ADUC7020微处理器类型 MICROCONTROLLER
ADUC7020PWM通道 Yes
ADUC7020ROM编程 FLASH

文档预览

ADUC7020器件文档内容

Preliminary Technical Data                                                                  Precision Analog Microcontroller
                                                                                         12-bit Analog I/O, ARM7TDMI MCU

                                                                                                          ADuC702x Series

FEATURES                                                                                              4 X General Purpose Timers
                                                                                                      Wake-up and Watchdog Timers
Analog I/O                                                                                            Power Supply Monitor
   Multi-Channel, 12-bit, 1MSPS ADC                                                                   Three-phase 16-bit PWM generator*
      - Up to 16 ADC channels *                                                                       PLA Programmable Logic (Array)
   Fully differential and single-ended modes                                                       Power
   0 to VREF Analog Input Range                                                                       Specified for 3V operation
   12-bit Voltage Output DACs                                                                         Active Mode: 3mA (@1MHz)
      - Up to 4 DAC outputs available*
   On-Chip 20ppm/C Voltage Reference                                                                                      50mA (@45MHz)
   On-Chip Temperature Sensor (3C)                                                               Packages and Temperature Range
   Uncommitted Voltage Comparator
                                                                                                      From 40 lead 6x6mm LFCSP to 80 pin LQFP*
Microcontroller                                                                                       Fully specified for 40C to 125C operation
   ARM7TDMI Core, 16/32-bit RISC architecture                                                      Tools
   JTAG Port supports code download and debug                                                         Low-Cost QuickStart Development System
                                                                                                      Full Third-Party Support
Clocking options: - Trimmed On-Chip Oscillator ( 3%)
                        - External Watch crystal                                                   * Package, PWM, GPIO availability and number of Analog I/O
                        - External clock source                                                    depend on part model. See page 9.

   45MHz PLL with Programmable Divider                                                             APPLICATIONS
Memory
                                                                                                   Industrial Control and Automation Systems
   62k Bytes Flash/EE Memory, 8k Bytes SRAM                                                        Smart Sensors, Precision Instrumentation
   In-Circuit Download, JTAG based Debug                                                           Base Station Systems, Optical Networking
   Software triggered in-circuit re-programmability
On-Chip Peripherals                                                                                                                   (See general description on page 11)
   UART, 2 X I2C and SPI Serial I/O
   Up to 40-Pin GPIO Port*

                            FUNCTIONAL BLOCK DIAGRAM

  ADC0 ...                     1MSPS                                                     ADuC7026*       12-BIT DAC   DAC0
...                         12-BIT ADC                                                                   12-BIT DAC
  ADC11     MUX                                                                                          12-BIT DAC   DAC1
                                 TEMP                                                                    12-BIT DAC
   CMP0     +                  SENSOR                                                                                 DAC2
   CMP1     -
CMPOUT                       BANDGAP                                                                                  DAC3
    VREF                          REF
   XCLKI                                                                                                              PWM0H
  XCLKO     OSC             ARM7TDMI-BASED MCU WITH                                                      Three-       PWM0L
            & PLL            ADDITIONAL PERIPHERALS                                                      phase        PWM1H
     RST    PSM                                                                                          PWM          PWM1L
                            PLA          2kX32 SRAM                                                GPIO               PWM2H
            POR                  31kX16 FLASH/EEPROM                                                     EXT. MEMORY  PWM2L
                                                                                                           INTERFACE
                             4 GEN. PUR-                 SERIAL I/O                                JTAG
                            POSE TIMERS                UART, SPI, I2C

                                                                                         Figure 1

Rev. PrB                                                                                           One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

Information furnished by Analog Devices is believed to be accurate and reliable.                   Tel: 781.329.4700         www.analog.com
However, no responsibility is assumed by Analog Devices for its use, nor for any
infringements of patents or other rights of third parties that may result from its use.            Fax: 781.326.8703 2004 Analog Devices, Inc. All rights reserved.
Specifications subject to change without notice. No license is granted by implication
or otherwise under any patent or patent rights of Analog Devices. Trademarks and
registered trademarks are the property of their respective companies.
ADuC702x Series                                                                                                  Preliminary Technical Data

TABLE OF CONTENTS                                                                                       Reset and Remap ........................................................................ 36
                                                                                                      Other analog peripherals............................................................... 37
ADuC702x--Specifications ............................................................ 3
Terminology ...................................................................................... 6    DAC.............................................................................................. 37
Absolute Maximum Ratings............................................................ 7                  Power Supply Monitor ............................................................... 39
                                                                                                        Comparator ................................................................................. 39
  Ordering Guide............................................................................. 9         Oscillator and PLL - Power control ......................................... 40
Pin function descriptions .............................................................. 10           Digital peripherals.......................................................................... 42
General Description ....................................................................... 19          Three-phase PWM..................................................................... 42
                                                                                                        General Purpose I/O.................................................................. 49
  Overview of the ARM7TDMI core.......................................... 19                            Serial Port Mux........................................................................... 52
  Memory organisation................................................................. 21               Programmable Logic Array (PLA)........................................... 62
ADC circuit information ............................................................... 26            Processor reference peripherals.................................................... 65
  General Overview....................................................................... 26            Interrupt System ......................................................................... 65
  ADC Transfer Function............................................................. 26                 Timers .......................................................................................... 67
  Typical Operation....................................................................... 27         ADuC702x Hardware Design considerations ............................ 75
  Converter operation................................................................... 29             Power supplies ............................................................................ 75
  Driving the analog inputs.......................................................... 30                Grounding and Board Layout Recommendations................. 75
  ADC Calibration ........................................................................ 30           Clock Oscillator .......................................................................... 76
  Temperature Sensor ................................................................... 30             Power-on reset operation .......................................................... 76
  Bandgap Reference ..................................................................... 30            Typical sysem configuration ..................................................... 77
Nonvolatile Flash/EE Memory ..................................................... 32                  Development Tools ........................................................................ 78
  Flash/EE memory overview ...................................................... 32                    In-Circuit Serial Downloader................................................... 78
  Flash/EE Memory and the ADuC702x.................................... 32                             Outline Dimensions ....................................................................... 79
  Flash/EE memory security ........................................................ 32
  Flash/EE Control Interface........................................................ 33
  Execution time from SRAM and FLASH/EE ......................... 34

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Preliminary Technical Data                                                  ADuC702x Series

ADUC702X--SPECIFICATIONS 1

Table 1. (AVDD = IOVDD = 2.7 V to 3.6 V, VREF = 2.5 V Internal Reference, fCORE = 45MHz, All specifications TA = TMAX to TMIN,
unless otherwise noted.)

Parameter                             ADuC702x     Unit                     Test Conditions/Comments
ADC CHANNEL SPECIFICATIONS
ADC Powerup Time                      500          uS                       fSAMPLE = 1MSPS
DC Accuracy 2, 3                                                            2.5V internal reference
                                      12           Bits                     2.5V internal reference
   Resolution                         1.5         LSB max                  1.0V external reference
   Integral Nonlinearity              0.5         LSB typ                  2.5V internal reference
                                      2.0         LSB max                  2.5V internal reference
   Integral Nonlinearity 4            +1/-0.9      LSB max                  1.0V external reference
   Differential Nonlinearity          0.5         LSB typ                  ADC input is a dc voltage
                                      +1/-0.9      LSB max
   Differential Nonlinearity 4        1            LSB typ                  Fin = 10kHz Sine Wave, fSAMPLE = 1MSPS
   DC Code Distribution
CALIBRATED ENDPOINT ERRORS 5          5           LSB max
   Offset Error                       1           LSB typ
   Offset Error Match                 5           LSB max
   Gain Error                         1           LSB typ
   Gain Error Match
DYNAMIC PERFORMANCE                   71           dB typ
   Signal-to-Noise Ratio (SNR) 6      -78          dB typ
   Total Harmonic Distortion (THD)    -78          dB typ
   Peak Harmonic or Spurious Noise    -80          dB typ
   Channel-to-Channel Crosstalk 7
ANALOG INPUT                          VCM8VREF/2  Volts                    During ADC Acquisition
   Input Voltage Ranges               0 to VREF    Volts                    0.47F from VREF to AGND
                                      5           A max                   Measured at TA = 25C
      Differential mode               20           pF typ
      Single-ended mode                                                     RL = 5k, CL = 100pF
   Leakage Current                    2.5          V
   Input Capacitance                  10          mV max                   Guaranteed Monotonic
ON-CHIP VOLTAGE REFERENCE             10          ppm/C typ               DAC output unbuffered
   Output Voltage                     80           dB typ                   DAC output buffered
   Accuracy                           10            typ                     % of fullscale on DAC0
   Reference Temperature Coefficient  1            ms typ
   Power Supply Rejection Ratio
   Output Impedance                   0.625        V min
   Internal VREF Power-On Time        AVDD         V max
EXTERNAL REFERENCE INPUT9             TBD          K typ
   Input Voltage Range
                                      12           Bits
   Input Impedance                    2           LSB typ
DAC CHANNEL SPECIFICATIONS            1           LSB max
DC ACCURACY                           2           mV max
                                      5           mV max
   Resolution                         0.5         % max
   Relative Accuracy                  TBD          % typ
   Differential Nonlinearity
   Offset Error

   Gain Error
   Gain Error Mismatch

                                                   Rev. PrB | Page 3 of 80
ADuC702x Series                                                    Preliminary Technical Data

Parameter                            ADuC702x          Unit        Test Conditions/Comments
ANALOG OUTPUTS                                                     DACREF range: DACGND to DACVDD
                                     0 to DACREF       V typ
   Output Voltage Range_0            0 to 2.5V         V typ
   Ouput Voltage Range_1             0 to DACVDD       V typ
   Output Voltage Range_2            10                 typ
   Output Impedance
DAC AC CHARACTERISTICS               10                s typ      DAC Output buffered
   Voltage Output Settling Time      15                s typ      DAC Output unbuffered
   Voltage Output Settling Time      TBD               nV-sec typ  I LSB change at major carry
   Digital to Analog Glitch Energy
COMPARATOR                           10               mV          Hysteresis can be turned on or off via the
   Input Offset Voltage              5                 nA typ      CMPHYST bit in the CMPCON register
   Input Bias Current                AGND to AVDD-1.2  Vmin/Vmax
   Input Voltage Range               7                 pF typ      Response time may be modified via the CMPRES
   Input Capacitance                 5                 mV min      bits in the CMPCON register
   Hysteresis                        10                mv max
                                     1                 s min
   Response Time                     10                s max

TEMPERATURE SENSOR                   TBD               mV typ
   Voltage Output at 25C            -1.5              mV/C typ
   Voltage TC                        3                C typ
   Accuracy
                                     2.79              V           Two selectable Trip Points
POWER SUPPLY MONITOR (PSM)           3.07              V           Of the selected nominal Trip Point Voltage
   IOVDD Trip Point Selection        2.5              % max

   Power Supply Trip Point Accuracy  0                 ms min
Watchdog Timer (WDT)4                TBD               ms max

   Timeout Period                    10,000            Cycles min  TJ = 55C
                                     30                Years min   All digital inputs including XTAL1 and XTAL2
Flash/EE MEMORY
   Endurance10                       10               A max      All Logic inputs including XTAL1 and XTAL2
   Data Retention11                  1                A typ
                                     10                pF typ
Digital Inputs
   Input Leakage Current             0.4               V max
                                     2.0               V min
   Input Capacitance
Logic Inputs4                        IOVDD 400mV     V min       ISOURCE = 1.6mA
                                     0.4               V max       ISINK = 1.6mA
   VINL, Input Low Voltage           355.5             kHz min     8 programmable core clock selections within this
   VINH, Input High Voltage          45.5              MHz max     range
Logic Outputs
                                     TBD                           Core Clock = TBD MHz
   VOH, Output High Voltage          TBD
   VOL, Output Low Voltage12         TBD               ns typ      From input pin to output pin
MCU CLOCK RATE
                                     TBD
STARTUP TIME
   At Power-On
   From Idle Mode
   From Power-Down Mode

Programmable Logic Array (PLA)
   Propagation Delay

                                     Rev. PrB | Page 4 of 80
Preliminary Technical Data                                                                                    ADuC702x Series

Parameter                                               ADuC702x         Unit                     Test Conditions/Comments
POWER REQUIREMENTS 13, 14
                                                        2.7              V min                    1MHz clock
   Power Supply Voltage Range                           3.6              V max                    1MHz clock
   AVDD AGND and IOVDD - IOGND                                                                  45MHz clock
                                                        3mA              mA typ                   45MHz clock
   Power Supply Current Normal Mode                     5                mA max
                                                        50               mA typ                   External Crystal or Internal Osc ON
   Power Supply Current Idle Mode                       60               mA max                   External Crystal or Internal Osc ON
   Power Supply Current Power Down
   Mode                                                 1                mA max

                                                        30               A typ
                                                        100              A max

1 Temperature Range -40 to +85C

2 All ADC Channel Specifications are guaranteed during normal MicroConverter core operation.

3 These specification apply to all ADC input channels.

4 These numbers are not production tested but are supported by design and/or characterization data on production release.

5 Based on external ADC system components, the user may need to execute a system calibration to remove external endpoint and achieve these specifications..

6 SNR calculation includes distortion and noise components.

7 Channel-to-channel crosstalk is measured on adjacent channels.

8 The input signal can be centered on any dc common-mode voltage (VCM) as long as this value is within the ADC voltage input range specified.

9 When using an external reference input pin, the internal reference must be disabled by setting the lsb in the REFCON Memeory Mapped Register to 0.

10 Endurance is qualified to 50,000 cycles as per JEDEC Std. 22 method A117 and measured at -40C, +25C and +85C. Typical endurance at 25C is 70,000 cycles.

11 Retention lifetime equivalent at junction temperature (Tj) = 55C as per JEDEC Std. 22 method A117. Retention lifetime will derate with junction temperature.

12 Test carried out with a maximum of 20 I/O set to a low output level.

13 Power supply current consumption is measured in normal, idle and power-down modes under the following conditions:

Normal Mode: TBD

Idle Mode:  TBD

Power-Down: TBD

14 DVDD power supply current increases typically by TBD mA during a Flash/EE memory program or erase cycle.

                                                                         Rev. PrB | Page 5 of 80
ADuC702x Series                                                                    Preliminary Technical Data

TERMINOLOGY                                                             fundamental. Noise is the rms sum of all nonfundamental
                                                                        signals up to half the sampling frequency (fS/2), excluding dc.
ADC Specifications                                                      The ratio is dependent upon the number of quantization levels
Integral Nonlinearity                                                   in the digitisation process; the more levels, the smaller the
                                                                        quantization noise. The theoretical signal to (noise + distortion)
This is the maximum deviation of any code from a straight line          ratio for an ideal N-bit converter with a sine wave input is given
passing through the endpoints of the ADC transfer function.             by:
The endpoints of the transfer function are zero scale, a point 1/2
LSB below the first code transition and full scale, a point 1/2         Signal to (Noise + Distortion) = (6.02N + 1.76) dB
LSB above the last code transition.
                                                                        Thus for a 12-bit converter, this is 74 dB.
Differential Nonlinearity
                                                                        Total Harmonic Distortion
This is the difference between the measured and the ideal 1 LSB
change between any two adjacent codes in the ADC.                       Total Harmonic Distortion is the ratio of the rms sum of the
                                                                        harmonics to the fundamental.
Offset Error                                                            DAC SPECIFICATIONS
                                                                        Relative Accuracy
This is the deviation of the first code transition (0000 . . . 000) to
(0000 . . . 001) from the ideal, i.e., +1/2 LSB.                        Relative accuracy or endpoint linearity is a measure of the
                                                                        maximum deviation from a straight line passing through the
Gain Error                                                              endpoints of the DAC transfer function. It is measured after
                                                                        adjusting for zero error and full-scale error.
This is the deviation of the last code transition from the ideal
AIN voltage (Full Scale 1.5 LSB) after the offset error has been      Voltage Output Settling Time
adjusted out.
                                                                        This is the amount of time it takes for the output to settle to
Signal to (Noise + Distortion) Ratio                                    within a 1 LSB level for a full-scale input change..

This is the measured ratio of signal to (noise + distortion) at the
output of the ADC. The signal is the rms amplitude of the

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Preliminary Technical Data                                                   ADuC702x Series

ABSOLUTE MAXIMUM RATINGS

Table 2. Absolute Maximum Ratings (TA = 25C unless otherwise noted) DVDD = IOVDD , AGND = REFGND = DACGND =
GNDREF

Parameter                       Rating
AVDD to DVDD                    -0.3V to +0.3V
AGND to DGND                    -0.3V to +0.3V
DVDD to DGND, AVDD to AGND      -0.3V to +7V
Digital Input Voltage to DGND   -0.3V to +5.5V
Digital Output Voltage to DGND  -0.3V to +5.5V
VREF to AGND                    -0.3V to AVDD+0.3V
Analog Inputs to AGND           -0.3V to AVDD+0.3V
Operating Temperature Range     40C to +125C
Industrial ADuC702x
Storage Temperature Range       TBD
Junction Temperature            125C
JA Thermal Impedance (CSP)      TBD
JA Thermal Impedance (LQFP)     TBD
Lead Temperature, Soldering
                                TBD
   Vapor Phase (60 sec)         TBD
   Infrared (15 sec)

Stresses above those listed under Absolute Maximum Ratings may cause permanent damage to the device. This is a stress rating only;
functional operation of the device at these or any other conditions above those listed in the operational sections of this specification is not
implied. Exposure to absolute maximum rating conditions for extended periods may affect device reliability.

ESD Caution

ESD (electrostatic discharge) sensitive device. Electrostatic charges as high as 4000 V readily accumulate on the
human body and test equipment and can discharge without detection. Although this product features
proprietary ESD protection circuitry, permanent damage may occur on devices subjected to high-energy
electrostatic discharges. Therefore, proper ESD precautions are recommended to avoid performance
degradation or loss of functionality.

                                                    Rev. PrB | Page 7 of 80
ADuC702x Series                                                                                           Preliminary Technical Data

              PIN CONFIGURATION

                          40-Lead CSP

              40                           31

   1                 PIN 1                     30                                                    64-Lead LQFP

                  IDENTIFIER                                                                       64

                     ADuC7020/21/22                                                   1                                                       49
                         TOP VIEW                                                                        PIN 1                                               48
                                                                                                         IDENTIFIER
                       (Not to Scale)

   10                                                21                                                   ADuC7024/ADuC7025
             11                            20
                                                                                                               64-LEAD LQFP

                                                                                                                       TOP VIEW
                                                                                                                     (Not to Scale)

                          64-Lead CSP                                                 16                                                                     33
                                                                                                      17                                      32
   64                                          49
                                                         48
1             PIN 1

              IDENTIFIER

                     ADuC7024/ADuC7025                                                                    80-Lead LQFP                        61
                             TOP VIEW                                                                                                                      60
                                                                                                   80
                           (Not to Scale)
                                                                                      1
                                                                                                         PIN 1
                                                                                                         IDENTIFIER

16                                                       33
          17                                   32

                                                                                                          ADuC7026/ADuC7027 80-LEAD
                                                                                                                            LQFP

                                                                                                                                TOP VIEW
                                                                                                                              (Not to Scale)

                                                                                      20                                                                   41
                                                                                                     21                                       40

                                                             Rev. PrB | Page 8 of 80
Preliminary Technical Data                                                      ADuC702x Series

ORDERING GUIDE

Model            ADC         DAC            FLASH /   PWM Ext        GPIO Temp  Package        Package
                 Channels    Channels       RAM
                             4              62kB/8kB  Memory             Range  Description Option
                             2              62kB/8kB
ADuC7020BCP62 5              2              32kB/4kB  Single         14  40C to + 40-Lead Chip CP-40
                             2              32kB/4kB
                                            62kB/8kB  Single             85C   Scale Package
                             2              32kB/4kB
ADuC7021BCP62 8              2              62kB/8kB  Single         13  40C to + 40-Lead Chip CP-40
                                            62kB/8kB
                                            62kB/8kB  Single             85C   Scale Package

ADuC7021BCP32 8                                       Single         13  40C to + 40-Lead Chip CP-40

                                                      Single             85C   Scale Package

ADuC7021ACP32    8 (10 Bit                            Single         13  40C to + 40-Lead Chip CP-40
ADuC7022BCP62    NMC)
                                                      Three              85C   Scale Package
                 10                                   Phase
                                                      Three          13  40C to + 40-Lead Chip CP-40
                                                      Phase
                                                                         85C   Scale Package
                                                      Three
ADuC7022BCP32 10                                      Phase          13  40C to + 40-Lead Chip CP-40
                                                      Three
                                                      Phase              85C   Scale Package
                                                      Three Yes
ADuC7022ACP32    10 (10 Bit                           Phase          13  40C to + 40-Lead Chip CP-40
ADuC7024BCP62    NMC)
                                                      Three Yes          85C   Scale Package
                 10                                   Phase
                                                                     30  40C to + 64-Lead Chip CP-64-1
                                                      Three Yes
                                                      Phase              85C   Scale Package

ADuC7024BST62 10                                                     30  40C to + 64 Lead    ST-64

                                                                         125C  Plastic Quad

                                                                                Flatpack

ADuC7025BCP62 12                            62kB/8kB                 30  40C to + 64-Lead Chip CP-64-1
                                            32kB/4kB
                                            62kB/8kB                     85C   Scale Package

ADuC7025BCP32 12                                                     30  40C to + 64-Lead Chip CP-64-1

                                                                         85C   Scale Package

ADuC7026BST62 12             4                                       40  40C to + 80 Lead    ST-80

                                                                         125C  Plastic Quad

                                                                                Flatpack

ADuC7027BST62 16                            62kB/8kB                 40  40C to + 80 Lead    ST-80

                                                                         125C  Plastic Quad

                                                                                Flatpack

ADuC7027AST62    16 (10 Bit                 62kB/8kB                 40  40C to + 80 Lead    ST-80
                 NMC)
                                                                         125C  Plastic Quad

                                                                                Flatpack

EVAL-ADuC7020QS                                                                 Development
                                                                                System

EVAL-ADuC7024QS                                                                 Development
                                                                                System

EVAL-ADuC7026QS                                                                 Development
                                                                                System

Contact the factory for chip availability.

                                            Rev. PrB | Page 9 of 80
ADuC702x Series                                                            Preliminary Technical Data

PIN FUNCTION DESCRIPTIONS ADUC7020/ADUC7021/ADUC7022

Table 3. Pin Function Descriptions

      Pin# ADuC702X        Mnemonic           Type* Function

7020  7021           7022  ADC0               I Single-ended or differential Analog input 0
38    37             36
39    38             37   ADC1               I Single-ended or differential Analog input 1
40    39             38
  1    40             39   ADC2/CMP0          I Single-ended or differential Analog input 2 / Comparator Positive Input
  2     1             40
  -     2              1   ADC3/CMP1          I Single-ended or differential Analog input 3 / Comparator Negative Input
  -     3              2
  -     4              3   ADC4               I Single-ended or differential Analog input 4
  -     -              4
  -     -              5   ADC5               I Single-ended or differential Analog input 5

                           ADC6               I Single-ended or differential Analog input 6

                           ADC7               I Single-ended or differential Analog input 7

                           ADC8               I Single-ended or differential Analog input 8

                           ADC9               I Single-ended or differential Analog input 9

3     5              6     GNDREF             S    Ground voltage reference for the ADC. For optimal performance the
                                                   analog power supply should be separated from IOGND and DGND

4     6              -     DAC0/ADC12         I/O DAC0 Voltage Output / Single-ended or differential Analog input 12

5     7              -     DAC1/ADC13         I/O DAC1 Voltage Output / Single-ended or differential Analog input 13

6     -              -     DAC2/ADC14         I/O DAC2 Voltage Output / Single-ended or differential Analog input 14

7     -              -     DAC3/ADC15         I/O DAC3 Voltage Output / Single-ended or differential Analog input 15

8     8              7     TMS                I JTAG Test Port Input - Test Mode Select. Debug and download access

9     9              8     TDI                I JTAG Test Port Input Test Data In. Debug and download access

                                                   Multifunction I/O pin:

10    10             9     BM/P0.0/CMPOUT/P   I/O  Boot Mode. The ADuC702X will enter serial download mode if BM is low
                           LAI[7]                  at reset and will execute code if BM is pulled high at reset through a

                                                   1kOhm resistor/ General Purpose Input-Output Port 0.0 / Voltage

                                                   Comparator Output/ Programmable Logic Array Input Element 7

                           P0.6/T1/MRST/PLA        Multifunction pin: driven low after reset
                           O[3]
11    11             10                       O    General Purpose Output Port 0.6 / Timer 1 Input / Power on reset output

                                                   / Programmable Logic Array Output Element 3

12    12             11    TCK                I JTAG Test Port Input - Test Clock. Debug and download access

13    13             12    TDO                O JTAG Test Port Output - Test Data Out. Debug and download access

14    14             13    IOGND              S Ground for GPIO. Typically connected to DGND

15    15             14    IOVDD              S 3.3V Supply for GPIO and input of the on-chip voltage regulator.

16    16             15    LVDD               S    2.5V. Output of the on-chip voltage regulator. Must be connected to a

                                                   0.47F capacitor to DGND

17    17             16    DGND               S Ground for core logic.

18    18             17    P0.3/TRST/ADCBUSY  I    General Purpose Input-Output Port 0.3 / JTAG Test Port Input Test
                                                   Reset. Debug and download access / ADCBUSY signal output

19    19             18    RST                I Reset Input. (active low)

20    20             19    IRQ0/P0.4/CONVST            Multifunction I/O pin:
                           ART/PLAO[1]
                                              I/O External Interrupt Request 0, active high / General Purpose Input-Output
                                                       Port 0.4 / Start conversion input signal for ADC / Programmable Logic
                                                       Array Output Element 1

                           IRQ1/P0.5/ADCBUSY       Multifunction I/O pin:
                           /PLAO[2]
21    21             20                       I/O  External Interrupt Request 1, active high / General Purpose Input-Output

                                                   Port 0.5 / ADCBUSY signal / Programmable Logic Array Output Element 2

22    22             21    P2.0/SPM9/PLAO[             Serial Port Multiplexed:
                           5]/CONVSTART       I/O General Purpose Input-Output Port 2.0 / UART / Programmable Logic

                                                       Array Output Element 5/ Start conversion input signal for ADC

23    23             22    P0.7/ECLK/SPM8/             Serial Port Multiplexed:
                           PLAO[4]/XCLK       I/O General Purpose Input-Output Port 0.7 / Output for External Clock signal

                                                       / UART / Programmable Logic Array Output Element 4/ Input to the

                                              Rev. PrB | Page 10 of 80
Preliminary Technical Data                                                                              ADuC702x Series

    Pin# ADuC702X                     Mnemonic           Type* Function

7020 7021          7022

                                                              internal clock generator circuits

24  24             23                 XCLKO              O Output from the crystal oscillator inverter

25  25             24                 XCLKI              I    Input to the crystal oscillator inverter and input to the internal clock
                                                              generator circuits

26  26             25                 P1.7/SPM7/PLAO[             Serial Port Multiplexed:
                                      0]                 I/O General Purpose Input-Output Port 1.7 / UART / SPI / Programmable

                                                                  Logic Array Output Element 0

27  27             26                                                        Serial Port Multiplexed:
                                      P1.6/SPM6/PLAI[6] I/O General Purpose Input-Output Port 1.6 / UART / SPI / Programmable

                                                                             Logic Array Input Element 6

                                      P1.5/SPM5/PLAI[5]       Serial Port Multiplexed:
                                      /IRQ3
28  28             27                                    I/O  General Purpose Input-Output Port 1.5 / UART / SPI / Programmable

                                                              Logic Array Input Element 5/ External Interrupt Request 3, active high

                                      P1.4/SPM4/PLAI[4]       Serial Port Multiplexed:
                                      /IRQ2
29  29             28                                    I/O  General Purpose Input-Output Port 1.4 / UART / SPI / Programmable

                                                              Logic Array Input Element 4/ External Interrupt Request 2, active high

                                                              Serial Port Multiplexed:

30  30             29                 P1.3/SPM3/PLAI[3] I/O General Purpose Input-Output Port 1.3/ UART / I2C1 /Programmable
                                                                             Logic Array Input Element 3

                                                              Serial Port Multiplexed:

31  31             30                 P1.2/SPM2/PLAI[2] I/O General Purpose Input-Output Port 1.2 / UART / I2C1 /Programmable
                                                                             Logic Array Input Element 2

                                                              Serial Port Multiplexed:

32  32             31                 P1.1/SPM1/PLAI[1] I/O General Purpose Input-Output Port 1.1 / UART / I2C0 / Programmable
                                                                             Logic Array Input Element 1

                                      P1.0/T1/SPM0/PLA        Serial Port Multiplexed:
                                      I[0]
33  33             32                                    I/O  General Purpose Input-Output Port 1.0/ Timer 1 Input / UART / I2C0 /

                                                              Programmable Logic Array Input Element 0

34  -              -                  P4.2/PLAO[10]      I/O  General Purpose Input-Output Port 4.2 / Programmable Logic Array
                                                              Output Element 10

35  34             33                 VREF               I/O  2.5V internal Voltage Reference. Must be connected to a 0.47uF capacitor
                                                              when using the internal reference.

36  35             34                 AGND               S Analog Ground. Ground reference point for the analog circuitry

37  36             35                 AVDD               S 3.3V Analog Power

* I = Input, O = Output, S = Supply.
- No pin assigned.

                                                         Rev. PrB | Page 11 of 80
ADuC702x Series                                           Preliminary Technical Data

PIN FUNCTION DESCRIPTIONS ADUC7024/ADUC7025

Table 4. Pin Function Descriptions

Pin# Mnemonic              Type* Function

1 ADC4                     I Single-ended or differential Analog input 4
2 ADC5
3 ADC6                     I Single-ended or differential Analog input 5
4 ADC7
5 ADC8                     I Single-ended or differential Analog input 6
6 ADC9
                           I Single-ended or differential Analog input 7

                           I Single-ended or differential Analog input 8

                           I Single-ended or differential Analog input 9

7  GNDREF                  S    Ground voltage reference for the ADC. For optimal performance the analog
                                power supply should be separated from IOGND and DGND

8 ADCNEG                           Bias point or Negative Analog Input of the ADC in pseudo differential mode.
                           I Must be connected to the ground of the signal to convert. This bias point
9 DAC0**/ADC12
10 DAC1**/ADC13                    must be between 0V and 1V
11 TMS
12 TDI                     I/O DAC0 Voltage Output / Single-ended or differential Analog input 12
13 P4.6/PLAO[14]
                           I/O DAC1 Voltage Output / Single-ended or differential Analog input 13
14 P4.7/PLAO[15]
                           I JTAG Test Port Input - Test Mode Select. Debug and download access

                           I JTAG Test Port Input Test Data In. Debug and download access

                           I/O  General Purpose Input-Output Port 4.6/ Programmable Logic Array Output
                                Element 14

                           I/O  General Purpose Input-Output Port 4.7/ Programmable Logic Array Output
                                Element 15

                                Multifunction I/O pin:

15 BM/P0.0/CMPOUT/PLAI[7]           Boot Mode. The ADuC7024/ADuC7025 will enter download mode if BM is low
                           I/O at reset and will execute code if BM is pulled high at reset through a 1kOhm

                                    resistor/ General Purpose Input-Output Port 0.0 / Voltage Comparator
                                    Output/ Programmable Logic Array Input Element 7

16 P0.6/T1/MRST/PLAO[3]            Multifunction pin: driven low after reset
                           O General Purpose Output Port 0.6 / Timer 1 Input / Power on reset output /
17 TCK
18 TDO                             Programmable Logic Array Output Element 3
19 IOGND
20 IOVDD                   I JTAG Test Port Input - Test Clock. Debug and download access
21 LVDD
22 DGND                    O JTAG Test Port Output - Test Data Out. Debug and download access
23 P3.0/PWM0H/PLAI[8]
                           S Ground for GPIO. Typically connected to DGND
24 P3.1/PWM0L/PLAI[9]
                           S 3.3V Supply for GPIO and input of the on-chip voltage regulator.
25 P3.2/PWM1H/PLAI[10]
                           S    2.5V. Output of the on-chip voltage regulator. Must be connected to a 0.47F
26 P3.3/PWM1L/PLAI[11]          capacitor to DGND

27 P0.3/TRST/ADCBUSY       S Ground for core logic.
28 RST
29 P3.4/PWM2H/PLAI[12]     I/O  General Purpose Input-Output Port 3.0/ PWM phase 0 high side output /
                                Programmable Logic Array Input Element 8
30 P3.5/PWM2L/PLAI[13]
                           I/O  General Purpose Input-Output Port 3.1/ PWM phase 0 low side output /
                                Programmable Logic Array Input Element 9

                           I/O  General Purpose Input-Output Port 3.2/ PWM phase 1 high side output /
                                Programmable Logic Array Input Element 10

                           I/O  General Purpose Input-Output Port 3.3/ PWM phase 1 low side output /
                                Programmable Logic Array Input Element 11

                           I/O  General Purpose Input-Output Port 0.3 / JTAG Test Port Input Test Reset.
                                Debug and download access / ADCBUSY signal output

                           I Reset Input. (active low)

                           I/O  General Purpose Input-Output Port 3.4 / PWM phase 2 high side output /
                                Programmable Logic Array Input 12

                           I/O  General Purpose Input-Output Port 3.5 / PWM phase 2 low side output /
                                Programmable Logic Array Input Element 13

                                Rev. PrB | Page 12 of 80
Preliminary Technical Data                                                               ADuC702x Series

Pin# Mnemonic                            Type* Function
31 IRQ0/P0.4/CONVSTART/PLAO[1]
                                              Multifunction I/O pin:
32 IRQ1/P0.5/ADCBUSY/PLAO[2]
                                         I/O External Interrupt Request 0, active high / General Purpose Input-Output Port
33 P2.0/PWMTRIP/SPM9/PLAO[5]/CONVSTART           0.4 / Start conversion input signal for ADC / Programmable Logic Array
                                                  Output Element 1
34 P0.7/ECLK/SPM8/PLAO[4]/XCLK
35 XCLKO                                     Multifunction I/O pin:
36 XCLKI
37 P3.6/PWMTRIP/PLAI[14]                I/O External Interrupt Request 1, active high / General Purpose Input-Output Port
38 P3.7/PWMSYNC/PLAI[15]                         0.5 / ADCBUSY signal / Programmable Logic Array Output Element 2
39 P1.7/SPM7/PLAO[0]
40 P1.6/SPM6/PLAI[6]                         Serial Port Multiplexed:
41 IOGND
42 IOVDD                                I/O General Purpose Input-Output Port 2.0 / PWM safety cut off / UART /
43 P4.0/PLAO[8]                                  Programmable Logic Array Output Element 5/ Start conversion input signal
44 P4.1/PLAO[9]                                  for ADC
45 P1.5/SPM5/PLAI[5]/IRQ3
46 P1.4/SPM4/PLAI[4]/IRQ2                    Serial Port Multiplexed:
47 P1.3/SPM3/PLAI[3]
48 P1.2/SPM2/PLAI[2]                    I/O General Purpose Input-Output Port 0.7 / Output for External Clock signal /
49 P1.1/SPM1/PLAI[1]                             UART / Programmable Logic Array Output Element 4/ Input to the internal
50 P1.0/T1/SPM0/PLAI[0]                          clock generator circuits
51 P4.2/PLAO[10]
                                         O Output from the crystal oscillator inverter

                                         I    Input to the crystal oscillator inverter and input to the internal clock
                                              generator circuits

                                         I/O  General Purpose Input-Output Port 3.6/ PWM safety cut off / Programmable
                                              Logic Array Input Element 14

                                         I/O  General Purpose Input-Output Port 3.7/ PWM synchronisation input output
                                              /Programmable Logic Array Input Element 15

                                              Serial Port Multiplexed:

                                         I/O General Purpose Input-Output Port 1.7 / UART / SPI / Programmable Logic
                                                  Array Output Element 0

                                              Serial Port Multiplexed:

                                         I/O General Purpose Input-Output Port 1.6 / UART / SPI / Programmable Logic
                                                  Array Input Element 6

                                         S Ground for GPIO. Typically connected to DGND

                                         S 3.3V Supply for GPIO and input of the on-chip voltage regulator.

                                         I/O  General Purpose Input-Output Port 4.0 / Programmable Logic Array Output
                                              Element 8

                                         I/O  General Purpose Input-Output Port 4.1 / Programmable Logic Array Output
                                              Element 9

                                                  Serial Port Multiplexed:
                                         I/O General Purpose Input-Output Port 1.5 / UART / SPI / Programmable Logic

                                                  Array Input Element 5/ External Interrupt Request 3, active high

                                                  Serial Port Multiplexed:
                                         I/O General Purpose Input-Output Port 1.4 / UART / SPI / Programmable Logic

                                                  Array Input Element 4/ External Interrupt Request 2, active high

                                                  Serial Port Multiplexed:
                                         I/O General Purpose Input-Output Port 1.3/ UART / I2C1 /Programmable Logic

                                                  Array Input Element 3

                                                  Serial Port Multiplexed:
                                         I/O General Purpose Input-Output Port 1.2 / UART / I2C1 /Programmable Logic

                                                  Array Input Element 2

                                                  Serial Port Multiplexed:
                                         I/O General Purpose Input-Output Port 1.1 / UART / I2C0 / Programmable Logic

                                                  Array Input Element 1

                                                  Serial Port Multiplexed:
                                         I/O General Purpose Input-Output Port 1.0/ Timer 1 Input / UART / I2C0 /

                                                  Programmable Logic Array Input Element 0

                                         I/O  General Purpose Input-Output Port 4.2 / Programmable Logic Array Output
                                              Element 10

                                              Rev. PrB | Page 13 of 80
ADuC702x Series                                                        Preliminary Technical Data

Pin# Mnemonic                           Type* Function

  52 P4.3/PLAO[11]                      I/O  General Purpose Input-Output Port 4.3 / Programmable Logic Array Output
                                             Element 11
  53 P4.4/PLAO[12]
                                        I/O  General Purpose Input-Output Port 4.4 / Programmable Logic Array Output
  54 P4.5/PLAO[13]                           Element 12

  55 VREF                               I/O  General Purpose Input-Output Port 4.5 / Programmable Logic Array Output
  56 DACREF                                  Element 13
  57 DACGND
  58 AGND                               I/O  2.5V internal Voltage Reference. Must be connected to a 0.47uF capacitor
  59 AVDD                                    when using the internal reference.
  60 DACVDD
  61 ADC0                               I External Voltage Reference for the DACs. Range: DACGND to DACVDD
  62 ADC1
  63 ADC2/CMP0                          S Ground for the DAC. Typically connected to AGND
  64 ADC3/CMP1
                                        S Analog Ground. Ground reference point for the analog circuitry
* I = Input, O = Output, S = Supply.
** DAC outputs not present on ADuC7025  S 3.3V Analog Power

                                        S 3.3V Power Supply for the DACs. Typically connected to AVDD

                                        I Single-ended or differential Analog input 0

                                        I Single-ended or differential Analog input 1

                                        I Single-ended or differential Analog input 2/ Comparator positive input

                                        I Single-ended or differential Analog input 3/ Comparator negative input

                                             Rev. PrB | Page 14 of 80
Preliminary Technical Data                                                  ADuC702x Series

PIN FUNCTION DESCRIPTIONS ADUC7026/ADUC7027

Table 5. Pin Function Descriptions

Pin# Mnemonic               Type* Function

1 ADC4                      I Single-ended or differential Analog input 4
2 ADC5
3 ADC6                      I Single-ended or differential Analog input 5
4 ADC7
5 ADC8                      I Single-ended or differential Analog input 6
6 ADC9
7 ADC10                     I Single-ended or differential Analog input 7

                            I Single-ended or differential Analog input 8

                            I Single-ended or differential Analog input 9

                            I Single-ended or differential Analog input 10

8  GNDREF                   S    Ground voltage reference for the ADC. For optimal performance the analog
                                 power supply should be separated from IOGND and DGND

9 ADCNEG                            Bias point or Negative Analog Input of the ADC in pseudo differential mode.
                            I Must be connected to the ground of the signal to convert. This bias point
10 DAC0/ADC12
11 DAC1/ADC13                       must be between 0V and 1V
12 DAC1/ADC14
13 DAC1/ADC15               I/O DAC0 Voltage Output / Single-ended or differential Analog input 12
14 TMS
15 TDI                      I/O DAC1 Voltage Output / Single-ended or differential Analog input 13
16 P0.1/BLE
17 P2.3/AE                  I/O DAC2 Voltage Output / Single-ended or differential Analog input 14

18 P4.6/AD14/PLAO[14]       I/O DAC3 Voltage Output / Single-ended or differential Analog input 15

19 P4.7/AD15/PLAO[15]       I JTAG Test Port Input - Test Mode Select. Debug and download access

                            I JTAG Test Port Input Test Data In. Debug and download access

                            I/O General Purpose Input-Output Port 0.1/ External memory byte low enable

                            I/O  General Purpose Input-Output Port 4.6/ External Memory
                                 Interface/Programmable Logic Array Output Element 14

                            I/O  General Purpose Input-Output Port 4.7/ External Memory Interface /
                                 Programmable Logic Array Output Element 15

                                 Multifunction I/O pin:

20 BM/P0.0/CMPOUT/PLAI[7]            Boot Mode. The ADuC7026 will enter UART download mode if BM is low at
                            I/O reset and will execute code if BM is pulled high at reset through a 1kOhm

                                     resistor/ General Purpose Input-Output Port 0.0 / Voltage Comparator
                                     Output/ Programmable Logic Array Input Element 7

21 P0.6/T1/MRST/PLAO[3]/AE          Multifunction pin: driven low after reset
                            O General Purpose Output Port 0.6 / Timer 1 Input / Power on reset output /
22 TCK
23 TDO                              Programmable Logic Array Output Element 3
24 P0.2/BHE
25 IOGND                    I JTAG Test Port Input - Test Clock. Debug and download access
26 IOVDD
27 LVDD                     O JTAG Test Port Output - Test Data Out. Debug and download access
28 DGND
29 P3.0/AD0/PWM0H/PLAI[8]   I/O General Purpose Input-Output Port 0.2/ External memory byte high enable

30 P3.1/AD1/PWM0L/PLAI[9]   S Ground for GPIO. Typically connected to DGND

31 P3.2/AD2/PWM1H/PLAI[10]  S 3.3V Supply for GPIO and input of the on-chip voltage regulator.

32 P3.3/AD3/PWM1L/PLAI[11]  S    2.5V. Output of the on-chip voltage regulator. Must be connected to a 0.47F
33 P2.4/MS0                      capacitor to DGND

                            S Ground for core logic.

                            I/O  General Purpose Input-Output Port 3.0 / External Memory Interface/ PWM
                                 phase 0 high side output / Programmable Logic Array Input Element 8

                            I/O  General Purpose Input-Output Port 3.1 / External Memory Interface / PWM
                                 phase 0 low side output / Programmable Logic Array Input Element 9

                            I/O  General Purpose Input-Output Port 3.2 / External Memory Interface / PWM
                                 phase 1 high side output / Programmable Logic Array Input Element 10

                            I/O  General Purpose Input-Output Port 3.3 / External Memory Interface / PWM
                                 phase 1 low side output / Programmable Logic Array Input Element 11

                            I/O General Purpose Input-Output Port 2.4 / External Memory select 0

                                 Rev. PrB | Page 15 of 80
ADuC702x Series                                                        Preliminary Technical Data

Pin# Mnemonic                           Type* Function

34 P0.3/TRST/A16/ADCBUSY               I/O  General Purpose Input-Output Port 0.3 / JTAG Test Port Input Test Reset.
35 P2.5/MS1                                 Debug and download access / ADCBUSY signal output
36 P2.6/MS2
37 RST                                 I/O General Purpose Input-Output Port 2.5 / External Memory select 1
38 P3.4/AD4/PWM2H/PLAI[12]
                                        I/O General Purpose Input-Output Port 2.6 / External Memory select 2
39 P3.5/AD5/PWM2L/PLAI[13]
                                        I Reset Input. (active low)

                                        I/O  General Purpose Input-Output Port 3.4 / External Memory Interface / PWM
                                             phase 2 high side output / Programmable Logic Array Input 12

                                        I/O  General Purpose Input-Output Port 3.5 / External Memory Interface /PWM
                                             phase 2 low side output / Programmable Logic Array Input Element 13

                                             Multifunction I/O pin:

40 IRQ0/P0.4/CONVSTART/PLAO[1]          I/O External Interrupt Request 0, active high / General Purpose Input-Output Port
                                                 0.4 / Start conversion input signal for ADC / Programmable Logic Array
41 IRQ1/P0.5/ADCBUSY/PLAO[2]                     Output Element 1

42 P2.0/PWMTRIP/SPM9/PLAO[5]/CONVSTART           Multifunction I/O pin:
                                        I/O External Interrupt Request 1, active high / General Purpose Input-Output Port
43 P0.7/ECLK/SPM8/PLAO[4]/XCLK
44 XCLKO                                         0.5 / ADCBUSY signal / Programmable Logic Array Output Element 2
45 XCLKI
46 P3.6/AD6/PWMTRIP/PLAI[14]                 Serial Port Multiplexed:
47 P3.7/AD7/ECLK/PLAI[15]
48 P2.7/MS3                             I/O General Purpose Input-Output Port 2.0 / PWM safety cut off / UART /
49 P2.1/WS                                       Programmable Logic Array Output Element 5/ Start conversion input signal
50 P2.2/RS                                       for ADC
51 P1.7/SPM7/PLAO[0]
                                             Serial Port Multiplexed:
52 P1.6/SPM6/PLAI[6]
53 IOGND                                I/O General Purpose Input-Output Port 0.7 / Output for External Clock signal /
54 IOVDD                                         UART / Programmable Logic Array Output Element 4/ Input to the internal
55 P4.0/AD8/PLAO[8]                              clock generator circuits.
56 P4.1/AD9/PLAO[9]
57 P1.5/SPM5/PLAI[5]/IRQ3               O Output from the crystal oscillator inverter

58 P1.4/SPM4/PLAI[4]/IRQ2               I    Input to the crystal oscillator inverter and input to the internal clock
59 P1.3/SPM3/PLAI[3]                         generator circuits

                                        I/O  General Purpose Input-Output Port 3.6 / External Memory Interface / PWM
                                             safety cut off / Programmable Logic Array Input Element 14

                                        I/O  General Purpose Input-Output Port 3.7/ / External Memory Interface / Output
                                             for External Clock signal /Programmable Logic Array Input Element 15

                                        I/O General Purpose Input-Output Port 2.7 / External Memory select 3

                                        I/O General Purpose Input-Output Port 2.1 / External Memory Write Strobe

                                        I/O General Purpose Input-Output Port 2.2 / External Memory Read Strobe

                                                 Serial Port Multiplexed:
                                        I/O General Purpose Input-Output Port 1.7 / UART / SPI / Programmable Logic

                                                 Array Output Element 0

                                             Serial Port Multiplexed:

                                        I/O General Purpose Input-Output Port 1.6 / UART / SPI / Programmable Logic
                                                 Array Input Element 6

                                        S Ground for GPIO. Typically connected to DGND

                                        S 3.3V Supply for GPIO and input of the on-chip voltage regulator.

                                        I/O  General Purpose Input-Output Port 4.0 / External Memory Interface /
                                             Programmable Logic Array Output Element 8

                                        I/O  General Purpose Input-Output Port 4.1 / External Memory Interface
                                             /Programmable Logic Array Output Element 9

                                             Serial Port Multiplexed:

                                        I/O General Purpose Input-Output Port 1.5 / UART / SPI / Programmable Logic
                                                 Array Input Element 5/ External Interrupt Request 3, active high

                                             Serial Port Multiplexed:

                                        I/O General Purpose Input-Output Port 1.4 / UART / SPI / Programmable Logic
                                                 Array Input Element 4 / External Interrupt Request 2, active high

                                        I/O Serial Port Multiplexed:

                                             Rev. PrB | Page 16 of 80
Preliminary Technical Data                                                            ADuC702x Series

Pin# Mnemonic                         Type* Function

  60 P1.2/SPM2/PLAI[2]                     General Purpose Input-Output Port 1.3/ UART / I2C1 /Programmable Logic
                                           Array Input Element 3
  61 P1.1/SPM1/PLAI[1]
                                           Serial Port Multiplexed:
  62 P1.0/T1/SPM0/PLAI[0]
                                      I/O General Purpose Input-Output Port 1.2 / UART / I2C1 /Programmable Logic
  63 P4.2/AD10/PLAO[10]                        Array Input Element 2

  64 P4.3/AD11/PLAO[11]                    Serial Port Multiplexed:
  65 P4.4/AD12/PLAO[12]
  66 P4.5/AD13/PLAO[13]               I/O General Purpose Input-Output Port 1.1 / UART / I2C0 / Programmable Logic
  67 REFGND                                    Array Input Element 1
  68 VREF
  69 DACREF                                Serial Port Multiplexed:
  70 DACGND
  71 AGND                             I/O General Purpose Input-Output Port 1.0/ Timer 1 Input / UART / I2C0 /
  72 AGND                                      Programmable Logic Array Input Element 0
  73 AVDD
  74 AVDD                             I/O  General Purpose Input-Output Port 4.2 / External Memory Interface /
  75 DACVDD                                Programmable Logic Array Output Element 10
  76 ADC11
  77 ADC0                             I/O  General Purpose Input-Output Port 4.3 / External Memory Interface
  78 ADC1                                  /Programmable Logic Array Output Element 11
  79 ADC2/CMP0
  80 ADC3/CMP1                        I/O  General Purpose Input-Output Port 4.4 / External Memory Interface
                                           /Programmable Logic Array Output Element 12
* I = Input, O = Output, S = Supply.
                                      I/O  General Purpose Input-Output Port 4.5 / External Memory Interface
                                           /Programmable Logic Array Output Element 13

                                      S Ground for the reference. Typically connected to AGND

                                      I/O  2.5V internal Voltage Reference. Must be connected to a 0.47uF capacitor
                                           when using the internal reference.

                                      I External Voltage Reference for the DACs. Range: DACGND to DACVDD

                                      S Ground for the DAC. Typically connected to AGND

                                      S Analog Ground. Ground reference point for the analog circuitry

                                      S Analog Ground. Ground reference point for the analog circuitry

                                      S 3.3V Analog Power

                                      S 3.3V Analog Power

                                      S 3.3V Power Supply for the DACs. Typically connected to AVDD

                                      I Single-ended or differential Analog input 11

                                      I Single-ended or differential Analog input 0

                                      I Single-ended or differential Analog input 1

                                      I Single-ended or differential Analog input 2/ Comparator positive input

                                      I Single-ended or differential Analog input 3/ Comparator negative input

                                           Rev. PrB | Page 17 of 80
ADuC702x Series                                                                                                  Preliminary Technical Data

                               GNDREF
                                     AGND
                                           AGN D
                                                REFGND
                                                      AVDD
                                                            AVDD
                                                                            IOGND
                                                                                  IOVDD
                                                                                        IOGND
                                                                                              IOVDD
                                                                                                              DGND
                                                                                                                     LVDD
                                                                                                                            RESET
                                                                                                                                                                                                      DACVDD
                                                                                                                                                                                                             DACGND
                                                                                                                                                                                                                  DACREF

         ADC0                                                                 ADuC7026*                               12-BIT  BUF                                                                                                    DAC0*/ADC12
         ADC1                                                                                                      VOLTAGE    BUF
ADC2/CMP0                                                                                                   DAC  OUTPUT DAC   BUF                                                                                                    DAC1*/ADC13
ADC3/CMP1                                                                                               CONTROL               BUF
         ADC4                                                                                                         12-BIT                                                                                                         DAC2*/ADC14
         ADC5                                           12-BIT SAR          ADC                                    VOLTAGE
         ADC6                                           ADC 1MSPS       CONTROL                                  OUTPUT DAC                                                                                                          DAC3*/ADC15
         ADC7
         ADC8                          MUX                                                                            12-BIT                                                                                                         P3.0/PWM0H/PLAI/AD0
         ADC9                                                                                                      VOLTAGE                                                                                                           P3.1/PWM0L/PLAI/AD1
       ADC10                                                                                                     OUTPUT DAC                                                                                                          P3.2/PWM1H/PLAI/AD2
       ADC11                                                                                                                                                                                                                         P3.3/PWM1L/PLAI/AD3
     ADCNEG                                                                                                           12-BIT                                                                                                         P3.4/PWM2H/PLAI/AD4
                                                                                                                   VOLTAGE                                                                                                           P3.5/PWM2L/PLAI/AD5
                                                                                                                 OUTPUT DAC                                                                                                          P3.6/PWMTRIP/PLAI/AD6

                                                    TEMP                                                                                                                                                                             XCLKO
                                                  SENSOR                                                                                                                                                                             XCLKI
                                                                                                                                                                                                                                     P3.7/ECLK/PLAI/AD7
                                                                    62 KBYTES FLASH/EE                                  Three-                                                                                                       IRQ0/P0.4/CONVSTART/PLAO
                                                                         (31k X 16 bits)                                phase                                                                                                        IRQ1/P0.5/ADCBUSY/PLAO
                                                                                                                        PWM                                                                                                          P0.0
BM/P0.0/CMPOUT/PLAI            DAC     MUX        CMPOUT/IRQ 8192 BYTES USER RAM          ARM7TDMI            WAKEUP/
                        VR EF     DAC        MUX  VREF                                                       RTC TIMER            OSC
                                                                        (2k X 32 bits)        MCU                        PLL
                                                                                             CORE         POWER SUPPLY
                                                                                                              MONITOR
                                                                        DOWNLOADER
                                                                                                           PROG. CLOCK
                                        BAND GAP                                                               DIVIDER
                                       REFERENCE

P4.6/PLAO/AD14                                          SPI/I2C SERIAL  UART              JTAG
P4.7/PLAO/AD15                                                                               EMULATOR
                               PROG. LOGIC              INTERFACE       SERIAL PORT                                      INTERRUPT
                                   ARRAY                                                                                CONTROLLER
                                                                                                          POR

                                                        SERIAL PORT MULTIPLEXER

                               P4.0/PLAO/AD8                                                                            * See selection table for
                                    P4.1/PLAO/AD9                                                                       feature availability on
                                         P4.2/PLAO/AD10                                                                 different models.
                                               P4.3/PLAO/AD11
                                                    P4.4/PLAO/AD12
                                                          P4.5/PLAO/AD13
                                                                 P1.0/SPM0/PLAI/T1
                                                                       P1.1/SPM1/PLAI
                                                                            P1.2/SPM2/PLAI
                                                                                 P1.3/SPM3/PLAI
                                                                                       P1.4/SPM4/PLAI
                                                                                            P1.5/SPM5/PLAI
                                                                                                  P1.6/SPM6/PLAI
                                                                                                        P1.7/SPM7/PLAI
                                                                                                             P0.7/ECLK/SPM8/PLAO
                                                                                                                   P2.0/PWMTRIP/SPM9/PLAO/CONVSTART

                                                                                                                                    TMS
                                                                                                                                          TDI
                                                                                                                                                TDO
                                                                                                                                                     TCK/XCLK
                                                                                                                                                           P0.3/TRST/A16/ADCBUSY
                                                                                                                                                                        P0.6/MRST/PLAO/AE/T1
                                                                                                                                                                                  P2.1/WS
                                                                                                                                                                                       P2.2/RS
                                                                                                                                                                                            P2.3/AE
                                                                                                                                                                                                 P2.4/MS0
                                                                                                                                                                                                       P2.5/MS1
                                                                                                                                                                                                           P2.6/MS2
                                                                                                                                                                                                                 P2.7/MS3
                                                                                                                                                                                                                      P0.2/BHE
                                                                                                                                                                                                                           P0.1/BLE

                                                                        Figure 2: Detailed Block Diagram

                                                                              Rev. PrB | Page 18 of 80
Preliminary Technical Data                                          ADuC702x Series

GENERAL DESCRIPTION                                                   system debugging.

The ADuC702x is fully integrated, 1MSPS, 12-bit data                Thumb mode (T)
acquisition system incorporating a high performance multi-
channel ADC, a 16/32-bit MCU and Flash/EE Memory on a               An ARM instruction is 32-bits long. The ARM7TDMI
single chip.                                                        processor supports a second instruction set that has been
                                                                    compressed into 16-bits, the Thumb instruction set. Faster
The ADC consists of up to 12 single-ended inputs. An                execution from 16-bit memory and greater code density can
additional 4 inputs are available but are multiplexed with the 4    usually be achieved by using the Thumb instruction set instead
DAC output pins. The 4 DAC outputs are only available on            of the ARM instruction set, which makes the ARM7TDMI core
certain models of the ADuC702x, though in many cases where          particularly suitable for embedded applications.
the DAC is not present this pin can still be used as an additional
ADC input, giving a maximum of 16 ADC input channels. The           However the Thumb mode has two limitations:
ADC can operate in single-ended or differential input modes.        - Thumb code usually uses more instructions for the same job,
The ADC input voltage is 0 to VREF. Low drift bandgap
reference, temperature sensor and voltage comparator complete         so ARM code is usually best for maximising the performance
the ADC peripheral set.                                               of the time-critical code.
                                                                    - The Thumb instruction set does not include some
The ADuC702x also integrates 4 buffered voltage output DACs           instructions that are needed for exception handling, so the
on-chip. The DAC output range is programmable to one of               core will automatically switch to ARM code for exception
three voltage ranges.                                                 handling.

The device operates from an on-chip oscillator and PLL              See ARM7TDMI User Guide for details on the core
generating an internal high-frequency clock of 45 MHz. This         architecture, the programming model and both the ARM and
clock is routed through a programmable clock divider from           ARM Thumb instruction sets.
which the MCU core clock operating frequency is generated.
The microcontroller core is an ARM7TDMI, 16/32-bit RISC             Long Multiply (M)
machine, offering up to 45 MIPS peak performance. 62k Bytes
of non-volatile Flash/EE are provided on-chip as well as 8k         The ARM7TDMI instruction set includes four extra
Bytes of SRAM. The ARM7TDMI core views all memory and               instructions which perform 32-bit by 32-bit multiplication with
registers as a single linear array.                                 64-bit result and 32-bit by 32-bit multiplication-accumulation
                                                                    (MAC) with 64-bit result. This result is achieved in a reduced
On-chip factory firmware supports in-circuit serial download        number of cycles than required on a standard ARM7 core.
via the UART and JTAG serial interface ports while non-
intrusive emulation is also supported via the JTAG interface.       EmbeddedICE (I)
These features are incorporated into a low-cost QuickStart
Development System supporting this MicroConverter family.           EmbeddedICE provides integrated on-chip support for the core.
                                                                    The EmbeddedICE module contains the breakpoint and
The parts operate from 2.7V to 3.6V and are specified over an       watchpoint registers which allow code to be halted for
industrial temperature range of -40C to 125C. When                debugging purposes. These registers are controlled through the
operating at 45MHz the power dissipation is 150mW. The              JTAG test port.
ADuC702x is available in a variety of memory models and
packages. These are detailed on page 9.                             When a breakpoint or watchpoint is encountered, the processor
                                                                    halts and enters debug state. Once in a debug state, the
OVERVIEW OF THE ARM7TDMI CORE                                       processor registers may be inspected as well as the Flash/EE, the
                                                                    SRAM and the Memory Mapped Registers.
The ARM7 core is a 32-bit Reduced Instruction Set Computer
(RISC). It uses a single 32-bit bus for instruction and data. The   Exceptions
length of the data can be 8, 16 or 32 bits and the length of the
instruction word is 32 bits.                                        ARM supports five types of exceptions, and a privileged
                                                                    processing mode for each type. The five type of exceptions are:
The ARM7TDMI is an ARM7 core with 4 additional features:            - Normal interrupt or IRQ. It is provided to service general-
- T support for the Thumb (16 bit) instruction set.
- D support for debug                                                 purpose interrupt handling of internal and external events
- M support for long multiplies                                     - Fast interrupt or FIQ. It is provided to service data transfer or
- I include the EmbeddedICE module to support embedded
                                                                      communication channel with low latency. FIQ has priority
                                                                      over IRQ

                            Rev. PrB | Page 19 of 80
ADuC702x Series                                                         Preliminary Technical Data

- Memory abort                                                         Interrupt latency
- Attempted execution of an undefined instruction
- Software interrupt (SWI) instruction which can be used to            The worst case latency for an FIQ consists of the longest time
                                                                       the request can take to pass through the synchronizer, plus the
  make a call to an operating system.                                  time for the longest instruction to complete (the longest
                                                                       instruction is an LDM) which loads all the registers including
Typically the programmer will define interrupts as IRQ but for         the PC, plus the time for the data abort entry, plus the time for
higher priority interrupt, i.e. faster response time, the              FIQ entry. At the end of this time, the ARM7TDMI will be
programmer can define interrupt as FIQ.                                executing the instruction at 0x1C (FIQ interrupt vector
                                                                       address). The maximum total time is 50 processor cycles, which
ARM Registers                                                          is just over 1.1S in a system using a continuous 45 MHz
                                                                       processor clock. The maximum IRQ latency calculation is
ARM7TDMI has a total of 37 registers, of which 31 are general          similar, but must allow for the fact that FIQ has higher priority
purpose registers and six are status registers. Each operating         and could delay entry into the IRQ handling routine for an
mode has dedicated banked registers.                                   arbitrary length of time. This time can be reduced to 42 cycles
                                                                       if the LDM command is not used, some compilers have an
When writing user-level programs, 15 general purpose 32-bit            option to compile without using this command. Another option
registers (r0 to r14), the program counter (r15) and the current       is to run the part in THUMB mode where this is reduced to 22
program status register (CPSR) are usable. The remaining               cycles.
registers are used only for system-level programming and for
exception handling.                                                    The minimum latency for FIQ or IRQ interrupts is five cycles in
                                                                       total which consists of the shortest time the request can take
When an exception occurs, some of the standard register are            through the synchronizer plus the time to enter the exception
replaced with registers specific to the exception mode. All            mode.
exception modes have replacement banked registers for the
stack pointer (r13) and the link register (r14) as represented in      Note that the ARM7TDMI will always be run in ARM (32-bit)
Figure 3. The fast interrupt mode has more registers (8 to 12)         mode when in privileged modes, i.e. when executing interrupt
for fast interrupt processing, so that the interrupt processing        service routines.
can begin without the need to save or restore these registers and
thus save critical time in the interrupt handling process.

r0                                            usable in user mode
r1
r2                                            system modes only
r3
r4         r8_fiq
r5
r6         r9_fiq
r7
r8         r10_fiq
r9
r10        r11_fiq                                       r13_und
r11                                           r13_irq r14_und
r12        r12_fiq          r13_abt           r14_irq
r13        r13_fiq r13_svc r14_abt
r14        r14_fiq r14_svc
r15 (PC)
                           SPSR_svc SPSR_abt                 SPSR_und
CPSR       SPSR_fiq                           SPSR_irq

user mode    fiq     svc abort irq undefined
           mode     mode mode mode mode

           Figure 3: register organisation

More information relative to the programmer's model and the
ARM7TDMI core architecture can be found in the following
documents from ARM:
- DDI0029G, ARM7TDMI Technical Reference Manual.
- DDI0100E, ARM Architecture Reference Manual.

                                              Rev. PrB | Page 20 of 80
Preliminary Technical Data                                                                ADuC702x Series

MEMORY ORGANISATION                                                 Flash/EE Memory

The part incorporates two separate blocks of memory, 8kByte of      The total 64kBytes of Flash/EE are organised as 32k X 16 bits.
SRAM and 64kByte of On-Chip Flash/EE memory. 62kByte of             31k X 16 bits are user space and 1k X 16 bits is reserved for the
On-Chip Flash/EE memory are available to the user, and the          on chip kernel. The page size of this Flash/EE memory is
remaining 2kBytes are reserved for the factory configured boot      512Bytes.
page. These two blocks are mapped as shown in
                                                                    62kBytes of Flash/EE are available to the user as code and non-
Figure 4.                                                           volatile data memory. There is no distinction between data and
                                                                    program as ARM code shares the same space. The real width of
Note that by default, after a reset, the Flash/EE memory is         the Flash/EE memory is 16 bits, which means that in ARM
mirrored at address 0x00000000. It is possible to remap the         mode (32-bit instruction), two accesses to the Flash/EE are
SRAM at address 0x00000000 by clearing bit 0 of the REMAP           necessary for each instruction fetch. It is therefore
MMR. This remap function is described in more details in the        recommended to use Thumb mode when executing from
Flash/EE memory chapter.                                            Flash/EE memory for optimum access speed. The maximum
                                                                    access speed for the Flash/EE memory is 45MHz in Thumb
                       FFFFFFFFh                                    mode and 22.5MHz in full ARM mode. More details on
                                                                    Flash/EE access time are outlined later in `Execution from
                                MMRs                                SRAM and Flash/EE' section of this datasheet.

     FFFF0000h                                                      SRAM

                                Reserved                            8kBytes of SRAM are available to the user, organized as 2k X 32
                                                                    bits, i.e. 2kWords. ARM code can run directly from SRAM at
                       0008FFFFh                                    45MHz , given that the SRAM array is configured as a 32-bit
                                                                    wide memory array. More details on SRAM access time are
                                Flash/EE                            outlined later in `Execution from SRAM and Flash/EE' section
                                                                    of this datasheet.
     00080000h
                                                                    Memory Mapped Registers
                                Reserved
                                                                    The Memory Mapped Register (MMR) space is mapped into
                       00011FFFh                                    the upper 2 pages of the memory array and accessed by indirect
                                                                    addressing through the ARM7 banked registers.
                                SRAM                                The MMR space provides an interface between the CPU and all
                                                                    on-chip peripherals. All registers except the core registers
     00010000h                                                      reside in the MMR area. All shaded locations shown in Figure 6
                       0000FFFFh                                    are unoccupied or reserved locations and should not be
                                                                    accessed by user software. Table 6 shows a full MMR memory
                                Re-mappable Memory Space            map.
                                (Flash/EE or SRAM)

     00000000h

                           Figure 4: Physical memory map

Memory Access

The ARM7 core sees memory as a linear array of 232 byte
location where the different blocks of memory are mapped as
outlined in

Figure 4.

The ADuC702x memory organisation is configured in little
endian format: the least significant byte is located in the lowest
byte address and the most significant byte in the highest byte
address.

bit31                                           bit0

           Byte3 Byte2 Byte1 Byte0

                                           ...        0xFFFFFFFFh
                                ...
                     ...
           ...

           B  A  9  8

           7  6  5  4                                 0x00000004h

           3  2  1  0                                 0x00000000h

               32 bits
              Figure 5: little endian format

                                                                   Rev. PrB | Page 21 of 80
ADuC702x Series                                                Preliminary Technical Data

0xFFFFFFFF       PWM
0xFFFFFC3C
0xFFFFFC00

0xFFFFF820       Flash Control
0xFFFFF800          Interface

0xFFFFF46C       GPIO
0xFFFFF400

0xFFFF0B54       PLA
0xFFFF0B00

0xFFFF0A14       SPI
0xFFFF0A00       I2C1
0xFFFF0948       I2C0
0xFFFF0900
0xFFFF0848
0xFFFF0800

0xFFFF0730       UART
0xFFFF0700

0xFFFF0620       DAC
0xFFFF0600

0xFFFF0538       ADC
0xFFFF0500

0xFFFF0490       Bandgap
0xFFFF048C       Reference

0xFFFF0448       Power Supply
0xFFFF0440           Monitor

0xFFFF0420              PLL &
0xFFFF0404       Oscillator Control

0xFFFF0370       Watchdog
0xFFFF0360          Timer

0xFFFF0350       Wake Up
0xFFFF0340         Timer

0xFFFF0334       General Purpose
0xFFFF0320              Timer

0xFFFF0310       Timer 0
0xFFFF0300

0xFFFF0238           Remap &
0xFFFF0220       System Control

0xFFFF0110       Interrupt
0xFFFF0000       Controller

Figure 6: Memory Mapped

                                     Rev. PrB | Page 22 of 80
Preliminary Technical Data                                                            ADuC702x Series

Table 6. Complete MMRs list

Address Name   Byte Access                   Page  Address Name            Byte Access             Page

                                 Type Cycle                                           Type  Cycle

IRQ address base = 0xFFFF0000                      0x0414 PLLCON 2                    RW    2      41

0x0000 IRQSTA  4                 R  1        65    0x0418 PLLKEY2 2                   W     2      41

0x0004 IRQSIG  4                 R  1        65    PSM address base = 0xFFFF0440

0x0008 IRQEN   4                 RW 1        65    0x0440 PSMCON 2                    RW    2      39

0x000C IRQCLR  4                 W  1        65    0x0444 CMPCON 2                    RW    2      39

0x0010 SWICFG 4                  W  1        66    Reference address base = 0xFFFF0480

0x0100 FIQSTA  4                 R  1        65    0x048C REFCON 1                    RW    2      31

0x0104 FIQSIG  4                 R  1        65    ADC address base = 0xFFFF0500

0x0108 FIQEN   4                 RW 1        65    0x0500 ADCCON 1                    RW    2      27

0x010C FIQCLR  4                 W  1        65    0x0504 ADCCP            1          RW    2      28

System Control address base = 0xFFFF0200           0x0508 ADCCN 1                     RW    2      28

0x0220 REMAP   1                 RW 1        36    0x050C ADCSTA 1                    RW    2      27

0x0230 RSTSTA  1                 R  1        36    0x0510 ADCDAT 4                    R     2      27

0x0234 RSTCLR 1                  W  1        36    0x0514 ADCRST 1                    RW    2      27

Timer address base = 0xFFFF0300                    0x0530 ADCGN 2                     RW    2      30

0x0300 T0LD    2                 RW 2        67    0x0534 ADCOF            2          RW    2      30

0x0304 T0VAL   2                 R  2        67    DAC address base = 0xFFFF0600

0x0308 T0CON   2                 RW 2        67    0x0600 DAC0CON 1                   RW    2      37

0x030C T0CLRI  1                 W  2        67    0x0604 DAC0DAT 4                   RW    2      37

0x0320 T1LD    4                 RW 2        68    0x0608 DAC1CON 1                   RW    2      37

0x0324 T1VAL   4                 R  2        68    0x060C DAC1DAT 4                   RW    2      37

0x0328 T1CON   2                 RW 2        68    UART base address = 0xFFFF0700

0x032C T1CLRI  1                 W  2        68    0x0700 COMTX 1                     RW    2      53

0x0330 T1CAP   4                 RW 2        68                            COMRX 1    R     2      53

0x0340 T2LD    4                 RW 2        69                            COMDIV0 1  RW    2      53

0x0344 T2VAL   4                 R  2        69    0x0704 COMIEN0 1                   RW    2      54

0x0348 T2CON   2                 RW 2        69                            COMDIV1 1  R/W   2      53

0x034C T2CLRI  1                 W  2        69    0x0708 COMIID0 1                   R     2      54

0x0360 T3LD    2                 RW 2        70    0x070C COMCON0 1                   RW    2      53

0x0364 T3VAL   2                 R  2        70    0x0710 COMCON1 1                   RW    2      55

0x0368 T3CON   2                 RW 2        70    0x0714 COMSTA0 1                   R     2      54

0x036C T3CLRI  1                 W  2        70    0x0718 COMSTA1 1                   R     2      55

PLL base address = 0xFFFF0400                      0x071C COMSCR 1                    RW    2      53

0x0404 POWKEY1 2                 W  2        41    0x0720 COMIEN1 1                   RW    2      56

0x0408 POWCON 2                  RW 2        41    0x0724 COMIID1 1                   R     2      56

0x040C POWKEY2 2                 W  2        41    0x0728 COMADR 1                    RW    2      53

0x0410 PLLKEY1 2                 W  2        41    0X072C COMDIV2 2                   RW    2      55

                                                 Rev. PrB | Page 23 of 80
ADuC702x Series                                                       Preliminary Technical Data

Address Name   Byte Access                  Page  Address Name        Byte Access             Page

                                Type Cycle  60                                    Type Cycle  57
                                            60                                                57
I2C0 base address = 0xFFFF0800              59    0x0A04 SPIRX        1           R  2        57
                                            59                                                57
0x0800 I2C0MSTA 1               R  2        59    0x0A08 SPITX        1           W  2
                                            59                                                62
0x0804 I2C0SSTA 1               R  2        59    0x0A0C SPIDIV       1           RW 2        62
                                            59                                                62
0x0808 I2C0SRX 1                R  2        59    0x0A10 SPICON 2                 RW 2        62
                                            59                                                62
0x080C I2C0STX 1                W  2        59    PLA base address = 0xFFFF0B00               62
                                            59                                                62
0x0810 I2C0MRX 1                R  2        59    0x0B00 PLAELM0 2                RW 2        62
                                            59                                                62
0x0814 I2C0MTX 1                W  2        59    0x0B04 PLAELM1 2                RW 2        62
                                            59                                                62
0x0818 I2C0CNT 1                RW 2        59    0x0B08 PLAELM2 2                RW 2        62
                                                                                              62
0x081C I2C0ADR 1                RW 2        60    0x0B0C PLAELM3 2                RW 2        62
                                            60                                                62
0x0824 I2C0BYTE 1               RW 2        59    0x0B10 PLAELM4 2                RW 2        62
                                            59                                                63
0x0828 I2C0ALT 1                RW 2        59    0x0B14 PLAELM5 2                RW 2        63
                                            59                                                64
0x082C I2C0CFG 1                RW 2        59    0x0B18 PLAELM6 2                RW 2        64
                                            59                                                64
0x0830 I2C0DIVH 1               RW 2        59    0x0B1C PLAELM7 2                RW 2
                                            59                                                71
0x0834 I2C0DIVL 1               RW 2        59    0x0B20 PLAELM8 2                RW 2        71
                                            59                                                71
0x0838 I2C0ID0 1                RW 2        59    0x0B24 PLAELM9 2                RW 2        71
                                            59                                                71
0x083C I2C0ID1 1                RW 2        59    0x0B28 PLAELM10 2               RW 2        71
                                            59                                                71
0x0840 I2C0ID2 1                RW 2        59    0x0B2C PLAELM11 2               RW 2        71
                                                                                              71
0x0844 I2C0ID3 1                RW 2        57    0x0B30 PLAELM12 2               RW 2
                                                                                              49
I2C1 base address = 0xFFFF0900                    0x0B34 PLAELM13 2               RW 2        49

0x0900 I2C1MSTA 1               R  2              0x0B38 PLAELM14 2               RW 2

0x0904 I2C1SSTA 1               R  2              0x0B3C PLAELM15 2               RW 2

0x0908 I2C1SRX 1                R  2              0x0B40 PLACLK 1                 RW 2

0x090C I2C1STX 1                W  2              0x0B44 PLAIRQ 4                 RW 2

0x0910 I2C1MRX 1                R  2              0x0B48 PLAADC 4                 RW 2

0x0914 I2C1MTX 1                W  2              0x0B4C PLADIN 4                 R  2

0x0918 I2C1CNT 1                RW 2              0x0B50 PLADOUT 4                RW 2

0x091C I2C1ADR 1                RW 2              External Memory base address = 0xFFFFF000

0x0924 I2C1BYTE 1               RW 2              0xF000 XMCFG 1                  RW 2

0x0928 I2C1ALT 1                RW 2              0xF010 XM0CON 1                 RW 2

0x092C I2C1CFG 1                RW 2              0xF014 XM1CON 1                 RW 2

0x0930 I2C1DIVH 1               RW 2              0xF018 XM2CON 1                 RW 2

0x0934 I2C1DIVL 1               RW 2              0xF01C XM3CON 1                 RW 2

0x0938 I2C1ID0 1                RW 2              0xF020 XM0PAR 2                 RW 2

0x093C I2C1ID1 1                RW 2              0xF024 XM1PAR 2                 RW 2

0x0940 I2C1ID2 1                RW 2              0xF028 XM2PAR 2                 RW 2

0x0944 I2C1ID3 1                RW 2              0xF02C XM3PAR 2                 RW 2

SPI base address = 0xFFFF0A00                     GPIO base address = 0xFFFFF400

0x0A00 SPISTA  1                R  2              0xF400 GP0CON 4                 RW 1

                                                  0xF404 GP1CON 4                 RW 1

                                            Rev. PrB | Page 24 of 80
Preliminary Technical Data                                              ADuC702x Series

Address Name   Byte Access                Page  The `Access' column corresponds to the access time reading or
                                                writing a MMR. It depends on the AMBA (Advanced
                              Type Cycle        Microcontroller Bus Architecture) bus used to access the
                                                peripheral. The processor has two AMBA busses, AHB
0xF408 GP2CON 4               RW 1        49    (Advanced High-performance Bus) used for system modules
                                                and APB (Advanced Peripheral Bus) used for lower
0xF40C GP3CON 4               RW 1        49    performance peripheral.

0xF410 GP4CON 4               RW 1        49

0xF420 GP0DAT 4               RW 1        51

0xF424 GP0SET 1               W     1     51

0xF428 GP0CLR 1               W     1     51

0xF430 GP1DAT 4               RW 1        51

0xF434 GP1SET 1               W     1     51

0xF438 GP1CLR 1               W     1     51

0xF440 GP2DAT 4               RW 1        51

0xF444 GP2SET 1               W     1     51

0xF448 GP2CLR 1               W     1     51

0xF450 GP3DAT 4               RW 1        51

0xF454 GP3SET 1               W     1     51

0xF458 GP3CLR 1               W     1     51

0xF460 GP4DAT 4               RW 1        51

0xF464 GP4SET 1               W     1     51

0xF468 GP4CLR 1               W     1     51

Flash/EE base address = 0xFFFFF800

0xF800 FEESTA  1              R     1     33

0xF804 FEEMOD 1               RW 1        33

0xF808 FEECON 1               RW 1        33

0xF80C FEEDAT 2               RW 1        33

0xF810 FEEADR 2               RW 1        33

0xF818 FEESIGN 3              R     1     33

0xF81C FEEPRO 4               RW 1        34

0xF820 FEEHIDE 4              RW 1        34

PWM base address= 0xFFFFFC00

0xFC00 PWMCON 2               RW 1        47

0xFC04 PWMSTA 2               RW 1        47

0xFC08 PWMDAT0 2              RW 1        47

0xFC0C PWMDAT1 2              RW 1        47

0xFC10 PWMCFG 2               RW 1        47

0xFC14 PWMCH0 2               RW 1        47

0xFC18 PWMCH1 2               RW 1        47

0xFC1C PWMCH2 2               RW 1        47

0xFC20 PWMEN 2                RW 1        48

0xFC24 PWMDAT2 2              RW 1        48

                                              Rev. PrB | Page 25 of 80
ADuC702x Series                                                                              Preliminary Technical Data

ADC CIRCUIT INFORMATION                                                    ADC TRANSFER FUNCTION

GENERAL OVERVIEW                                                           Pseudo-differential and single-ended modes

The Analog Digital Converter (ADC) incorporates a fast, multi-             In pseudo-differential or single-ended mode, the input range is
channel, 12-bit ADC. It can operate from 2.7V to 3.6V supplies             0 V to VREF. The output coding is straight binary in pseudo
and is capable of providing a throughput of up to 1MSPS when               differential and single-ended modes with 1 LSB = FS/4096 or
the clock source is 45MHz. This block provides the user with               2.5 V/4096 = 0.61 mV or 610 V when VREF = 2.5 V. The ideal
multi-channel multiplexer, differential track-and-hold, on-chip            code transitions occur midway between successive integer LSB
reference and ADC.                                                         values (i.e. 1/2 LSB, 3/2 LSBs, 5/2 LSBs, . . ., FS 3/2 LSBs). The
                                                                           ideal input/output transfer characteristic is shown in Figure 8.
The ADC consists of a 12-bit successive-approximation
converter based around two capacitor DACs. It can operate in                         OUTPUT
one of three different modes, depending on the input signal                           CODE
configuration :
                                                                           1111 1111 1111
      fully differential mode, for small and balanced signals
      single-ended mode, for any single-ended signals                     1111 1111 1110
      pseudo-differential mode, for any single-ended signals,
                                                                           1111 1111 1101
           taking advantage of the common mode rejection
           offered by the pseudo differential input.                       1111 1111 1100

The converter accepts an analog input range of 0 to VREF when                                1LSB = FS
operating in single-ended mode or pseudo-differential mode. In                                         4096
fully differential mode, the input signal must be balanced
around a common mode voltage VCM, in the range 0V to AVDD                  0000 0000 0011                                +FS - 1LSB
and with a maximum amplitude of 2 VREF (see Figure 7).                     0000 0000 0010

                                                                           0000 0000 0001
                                                                           0000 0000 0000

                                                                                                 0V 1LSB

                                                                                                          VOLTAGE INPUT

AVDD                                                                       Figure 8: ADC transfer function in pseudo differential mode or single-ended
VCM                                                                                                                mode

                          VCM           2VREF
                          2VREF
                                                                           Fully differential mode
                     VCM         2VREF
0                                                                          The amplitude of the differential signal is the difference
                                                                           between the signals applied to the VIN+ and VIN pins (i.e., VIN+
       Figure 7: examples of balanced signals for fully differential mode  VIN). The maximum amplitude of the differential signal is
                                                                           therefore VREF to +VREF p-p (i.e. 2 X VREF). This is regardless of
A high precision, low drift, and factory calibrated 2.5 V                  the common mode (CM). The common mode is the average of
reference is provided on-chip. An external reference can also be           the two signals, i.e. (VIN+ + VIN)/2 and is therefore the voltage
connected as described later.                                              that the two inputs are centred on. This results in the span of
                                                                           each input being CM VREF/2. This voltage has to be set up
Single or continuous conversion modes can be initiated in                  externally and its range varies with VREF, (see driving the ADC).
software. An external CONVSTART pin, an output generated from
the on-chip PLA or a Timer1 or a Timer2 overflow can also be               The output coding is two's complement in fully differential
used to generate a repetitive trigger for ADC conversions.                 mode with 1 LSB = 2VREF/4096 or 2x2.5 V/4096 = 1.22 mV
A voltage output from an on-chip bandgap reference                         when VREF = 2.5 V. The designed code transitions occur midway
proportional to absolute temperature can also be routed                    between successive integer LSB values (i.e., 1/2 LSB, 3/2 LSBs,
through the front end ADC multiplexer (effectively an                      5/2 LSBs, . . ., FS 3/2 LSBs). The ideal input/output transfer
additional ADC channel input) facilitating an internal                     characteristic is shown in Figure 9.
temperature sensor channel, measuring die temperature to an
accuracy of 3C.

                                               Rev. PrB | Page 26 of 80
Preliminary Technical Data                                                                                      ADuC702x Series

          OUTPUT  1LSB = 2xVREF                                                               ADC MMRS interface
           CODE                4096
                                                                                              The ADC is controlled and configured via a number of MMRs
0111 1111 1111                                                                                that are listed below and described in detail in the following
                                                                                              pages:
0111 1111 1110
                                                                                              - ADCCON: ADC Control Register allows the programmer to
0111 1111 1101                                                                                   enable the ADC peripheral, to select the mode of operation of
                                                                                                 the ADC, either Single-ended, pseudo-differential or fully
0000 0000 0001                                                                                   differential mode and the conversion type. This MMR is
0000 0000 0000                                                                                   described Table 7.
1111 1111 1111
                                                                                              - ADCCP: ADC positive Channel selection Register
1000 0000 0010                                                                                - ADCCN: ADC negative Channel selection Register

1000 0000 0001                        0LSB         +VREF - 1LSB                                  ADCSTA: ADC Status Register, indicates when an ADC
                                                                                                 conversion result is ready. The ADCSTA register contains
1000 0000 0000                                                                                   only one bit, bit (bit 0), representing the status of the ADC.
                        -VREF + 1LSB                                                             This bit is set at the end of an ADC conversion generating an
                                                                                                 ADC interrupt, it is cleared automatically by reading the
                      VOLTAGE INPUT (Vin+ - Vin-)                                                ADCDAT MMR. When the ADC is performing a conversion,
                                                                                                 the status of the ADC can be read externally via the
           Figure 9: ADC transfer function in differential mode                                  ADCBusy pin. This pin is high during a conversion. When
                                                                                                 the conversion is finished, ADCBusy goes back low. This
TYPICAL OPERATION                                                                                information can be available on P0.3 (see chapter on GPIO) if
                                                                                                 enabled in ADCCON register.
Once configured via the ADC control and channel selection                                        ADCDAT: ADC Data Result Register, hold the 12-bit ADC
registers, the ADC will convert the analog input and provide a                                   result as shown Figure 10
12-bit result in the ADC data register.                                                      0 - ADCRST: ADC Reset Register. Resets all the ADC registers
                                                                                                 to their default value.
The top 4 bits are the sign bits and the 12-bit result is placed                              - ADCOF: Offset calibration register. 10-bit register
from bit 16 to 27 as shown in Figure 10. Again, it should be                                  - ADCGN: Gain calibration register. 10-bit register
noted that in fully differential mode, the result is represented in
two's complement format, and in pseudo differential and single-
ended mode, the result is represented in straight binary format.

   31             27                                                                  16 15

SIGN BITS                                                          12-bit ADC RESULT

                      Figure 10: ADC Result Format

The same format is used in DACxDAT, simplifying the software.

                                                   Table 7: ADCCON MMR Bit Designations

Bit Description

7 Enable Conversion

           Set by the user to enable conversion mode
           Cleared by the user to disable conversion mode

6          Enable ADCBUSY

           Set by the user to enable the ADCBUSY pin
           Cleared by the user to disable the ADCBUSY pin

5 ADC power control:

           Set by the user to place the ADC in normal mode, the ADC must be powered up for at least 500uS before it will convert
           correctly.
           Cleared by the user to place the ADC in power-down mode

4-3 Conversion Mode:

         00 Single Ended Mode
         01 Differential Mode
         10 Pseudo-Differential Mode
         11 Reserved
2-0 Conversion Type:

                                                                                      Rev. PrB | Page 27 of 80
ADuC702x Series                                                             Preliminary Technical Data

000    Enable CONVSTART pin as a conversion input
001    Enable timer 1 as a conversion input
010    Enable timer 0 as a conversion input
011    Single software conversion, will be set to 000 after conversion.
100    Continuous software conversion
101    PLA conversion
Other  Reserved

             Table 8: ADCCP* MMR bit designation               Table 9: ADCCN* MMR bit designation
Bit Description                                   Bit Description
7-5 Reserved                                      7-5 Reserved
4-0 Positive Channel Selection Bits               4-0 Negative Channel Selection Bits

          00000 ADC0                                        00000 ADC0
          00001 ADC1                                        00001 ADC1
          00010 ADC2                                        00010 ADC2
          00011 ADC3                                        00011 ADC3
          00100 ADC4                                        00100 ADC4
          00101 ADC5                                        00101 ADC5
          00110 ADC6                                        00110 ADC6
          00111 ADC7                                        00111 ADC7
          01000 ADC8                                        01000 ADC8
          01001 ADC9                                        01001 ADC9
          01010 ADC10                                       01010 ADC10
          01011 ADC11                                       01011 ADC11
          01100 DAC0/ADC12                                  01100 DAC0/ADC12
          01101 DAC1/ADC13                                  01101 DAC1/ADC13
          01110 DAC2/ADC14                                  01110 DAC2/ADC14
          01111 DAC3/ADC15                                  01111 DAC3/ADC15
          10000 Temperature sensor                          10000 Reference
          10001 AGND
          10010 Reference                                   Others Reserved
          10011 AVDD/2
                                                  * ADC and DAC channel availability depends on part model.
          Others Reserved                         See page 9 for details.

                                                  Rev. PrB | Page 28 of 80
Preliminary Technical Data                                                                                                         ADuC702x Series

CONVERTER OPERATION                                                     of the ADuC702x and SW2 switches between A (Channel-) and
                                                                        B (VREF). VIN- pin must be connected to Ground or a low
The ADC incorporates a successive approximation (SAR)                   voltage. The input signal on VIN+ can then vary from VIN- to
architecture involving a charge-sampled input stage. This               VREF + VIN-. Note VIN- must be chosen so that VREF + VIN- does
architecture is described below for the three different modes of        not exceed AVDD.
operation.

                                                                        AIN0                                                                   CAPACITIVE
                                                                                                                                                    DAC

Differential mode                                                       ...                            B        Cs                 COMPARATOR
                                                                                             Channel+
The ADuC702x contains a successive approximation ADC                                MUX                A SW1                       SW3         CONTROL
based on two capacitive DACs. Figure 11 and Figure 12 show              AIN11                                                                    LOGIC
simplified schematics of the ADC in acquisition and conversion                                         A SW2
phase, respectively. The ADC is comprised of control logic, a
SAR, and two capacitive DACs. In Figure 11 (the acquisition                                            B        Cs
phase), SW3 is closed and SW1 and SW2 are in Position A, the
comparator is held in a balanced condition, and the sampling                                              VREF
capacitor arrays acquire the differential signal on the input.
                                                                        VIN-                                                                   CAPACITIVE
                                                                                                                                                    DAC
                                                                                           Channel-

                                                                                           Figure 13: ADC in pseudo-differential mode

                                                            CAPACITIVE  Single-ended mode
                                                                 DAC
                                                                        In Single-ended mode, SW2 is always connected internally to
AIN0                                                                    ground. The VIN- pin can be floating. The input signal range on
                                                                        VIN+ is 0V to VREF.
            Channel+      B          Cs  COMPARATOR

...    MUX                A SW1          SW3                CONTROL
                                                              LOGIC
                          A SW2
                                                                                                                                               CAPACITIVE
            Channel-      B          Cs                                 AIN0                                                                        DAC

AIN11                        VREF

                                                            CAPACITIVE  ...                Channel+ B           Cs                 COMPARATOR
                                                                 DAC
                                                                                      MUX              A SW1

                                                                                                                                   SW3         CONTROL
                                                                                                                                                 LOGIC
                          Figure 11: ADC acquisition phase
                                                                        AIN11                          Channel-
                                                                                                                               Cs

When the ADC starts a conversion (Figure 12), SW3 will open             VIN-                                                                   CAPACITIVE
and SW1 and SW2 will move to Position B, causing the                                                                                                DAC
comparator to become unbalanced. Both inputs are
disconnected once the conversion begins. The control logic and                             Figure 14: ADC in single-ended mode
the charge redistribution DACs are used to add and subtract
fixed amounts of charge from the sampling capacitor arrays to           Analog Input Structure
bring the comparator back into a balanced condition. When the
comparator is rebalanced, the conversion is complete. The               Figure 15 shows the equivalent circuit of the analog input
control logic generates the ADC's output code. The output               structure of the ADC. The four diodes provides ESD protection
impedances of the sources driving the VIN+ and VIN pins must           for the analog inputs. Care must be taken to ensure that the
be matched; otherwise, the two inputs will have different               analog input signals never exceed the supply rails by more than
settling times, resulting in errors.                                    300 mV. This would cause these diodes to become forward
                                                                        biased and start conducting into the substrate. These diodes can
                                                            CAPACITIVE  conduct up to 10 mA without causing irreversible damage to
                                                                 DAC    the part.

AIN0                                                                    The capacitors C1 in Figure 15 are typically 4 pF and can
                                                                        primarily be attributed to pin capacitance. The resistors are
            Channel+      B          Cs  COMPARATOR                     lumped components made up of the ON resistance of the
                                                                        switches. The value of these resistors is typically about 100  .
...    MUX                A SW1          SW3                CONTROL     The capacitors, C2, are the ADC's sampling capacitors and
                Channel-                                      LOGIC     have a capacitance of 16 pF typically.
                          A SW2
                                                                        For AC applications, removing high-frequency components
                          B          Cs                                 from the analog input signal is recommended by the use of an
                               VREF                                     RC low-pass filter on the relevant analog input pins. In
                                                                        applications where harmonic distortion and signal-to-noise
AIN11

                                                            CAPACITIVE
                                                                 DAC

                          Figure 12: ADC conversion phase

Pseudo-differential mode

In pseudo-differential mode, Channel- is linked to the VIN- pin

                                                            Rev. PrB | Page 29 of 80
ADuC702x Series                                                               Preliminary Technical Data

ratio are critical, the analog input should be driven from a low   ADCOF and ADCGN.
impedance source. Large source impedances will significantly
affect the AC performance of the ADC. This may necessitate         For offset error correction, either an external pin must be tied to
the use of an input buffer amplifier. The choice of the op amp     AGND (system calibration) or the internal AGND channel
will be a function of the particular application.                  must be selected (device calibration). A software loop must be
                                                                   implemented to tweak the value in ADCOF register each time
              AVDD    R1 C2                                        until the transition of ADCDAT reads code 0 to 1. Offset error
               D                                                   correction is done digitally and has a resolution of 0.25 lsb and
                                                                   a range of +/- 3.125% of VREF.
      C1      D
                                                                   For gain error correction, either an external pin must be tied to
              AVDD    R1 C2                                        VREF (system calibration) or the internal reference channel
               D                                                   must be selected (device calibration). A software loop must be
                                                                   implemented to tweak the value in ADCGN register each time
      C1      D                                                    until the transition of ADCDAT reads code 4094 to 4095.
                                                                   Similar to the offset calibration, the gain calibration resolution
                     Figure 15: Equivalent Analog Input Circuit    is 0.25 lsb with a range of +/- 3% of VREF.
                         Conversion Phase: Switches Open
                            Track Phase: Switches Closed           TEMPERATURE SENSOR

When no amplifier is used to drive the analog input, the source    The ADuC702x provides a voltage output from an on-chip
impedance should be limited to values lower than 1 k . The         bandgap reference proportional to absolute temperature. It can
maximum source impedance will depend on the amount of              also be routed through the front end ADC multiplexer
total harmonic distortion (THD) that can be tolerated. The         (effectively an additional ADC channel input) facilitating an
THD will increase as the source impedance increases and the        internal temperature sensor channel, measuring die
performance will degrade.                                          temperature to an accuracy of 3C.

DRIVING THE ANALOG INPUTS                                          BANDGAP REFERENCE

Internal or external reference can be used for the ADC. In         The ADuC702x provides an on-chip bandgap reference of 2.5V,
differential mode of operation, there are restrictions on          which can be used for the ADC and for the DAC. This internal
common mode input signal (VCM) that are dependant on               reference also appears on the VREF pin. When using the internal
reference value and supply voltage used to ensure that the signal  reference, a capacitor of 0.47F must be connected from the
remains within the supply rails. Table 10 gives some calculated    external VREF pin to AGND, to ensure stability and fast response
VCM min VCM max for some conditions.                               during ADC conversions. This reference can also be connected
                                                                   to an external pin (VREF) and used as a reference for other
              Table 10: VCM ranges                                 circuits in the system. An external buffer would be required
                                                                   because of the low drive capability of the VREF output. A
AVDD  VREF    VCM min VCM max       Signal                         programmable option also allows an external reference input on
3.3V                                Peak-Peak                      the VREF pin.
      2.5V    1.25V   2.05V         2.5V
3.0V  2.048V  1.024V  2.276V        2.048V                         The bandgap reference interface consists on a 8-bit MMR,
      1.25    0.75V   2.55V         1.25                           REFCON described in
      2.5V    1.25V   1.75V         2.5V
      2.048V  1.024V  1.976V        2.048V                         Table 11.
      1.25    0.75V   2.25V         1.25

ADC CALIBRATION

System calibration or device calibration are performed in
software. Two 10-bit registers are available for calibration,

                                    Rev. PrB | Page 30 of 80
Preliminary Technical Data                                                                          ADuC702x Series

                                       Table 11: REFCON MMR bit designations

Bit  Description

7-2  Reserved

1    Internal reference powerdown enable

     Set by user to place the internal reference in power-down mode and use an external reference

     Cleared by user to place the internal reference in normal mode and use it for ADC conversions

0    Internal reference output enable

     Set by user to connect the internal 2.5V reference to the VREF pin. The reference can be used for external component but will

     need to be buffered.

     Cleared by user to disconnect the reference from the VREF pin.

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ADuC702x Series                                                   Preliminary Technical Data

NONVOLATILE FLASH/EE MEMORY                                       (3) JTAG access

FLASH/EE MEMORY OVERVIEW                                          The JTAG protocol uses the on-chip JTAG interface to facilitate
                                                                  code download and debug.
The ADuC702x incorporates Flash/EE memory technology on-
chip to provide the user with non-volatile, in-circuit            FLASH/EE MEMORY SECURITY
reprogrammable memory space.
                                                                  The 62kByte of Flash/EE memory available to the user can be
Like EEPROM, Flash memory can be programmed in-system at          read and write protected.
a byte level, although it must first be erased; the erase being
performed in page blocks. Thus, Flash memory is often and         Bit 31 of the FEEPRO/FEEHIDE MMR protects the 62kBytes
more correctly referred to as Flash/EE memory.                    from being read through JTAG and also in parallel
                                                                  programming mode. The other 31 bits of this register protect
Overall, Flash/EE memory represents a step closer to the ideal    writing to the flash memory, each bit protects 4 pages, i.e.
memory device that includes non-volatility, in-circuit            2kBytes. Write protection is activated for all type of access.
programmability, high density, and low cost. Incorporated in
the ADuC702x, Flash/EE memory technology allows the user to       There are two levels of protection:
update program code space in-circuit, without the need to
replace one time programmable (OTP) devices at remote             - Protection can be set and removed by writing directly into
operating nodes.                                                  FEEHIDE MMR.
                                                                  - FEEPRO can be protected by a key to avoid direct access to
FLASH/EE MEMORY AND THE ADUC702X                                  FEEPRO. The key is saved once and must be entered again to
                                                                  modify FEEPRO. A mass erase will set the key back to 0xFFFF
The ADuC702x contains a 64 kByte array of Flash/EE Memory.        but will also erase all the user code.
The lower 62 Kbytes is available to the user and the upper 2
kBytes of this Flash/EE program memory array contain              Sequence to write the key:
permanently embedded firmware, allowing in circuit serial
download. These 2 Kbytes of embedded firmware also contain a      1. Enter an address in FEEADR.
power-on configuration routine that downloads factory             2. Do a single READ command, wait for the read to be
calibrated coefficients to the various calibrated peripherals     successful by monitoring FEESTA.
(ADC, temperature sensor, bandgap references and so on). This     3. Run a verify command.
2 kByte embedded firmware is hidden from user code.               4. Write the bit in FEEPRO corresponding to the page to be
                                                                  protected.
The 62kBytes of Flash/EE memory can be programmed in-             5. Enable key protection by setting bits 7 to 4 of FEEMOD.
circuit, using the serial download mode or the JTAG mode          6. Write a 32 bit key in FEEADR, FEEDAT
provided or via parallel programming.                             7. Run the write key command 0x0C in FEECON, wait for the
                                                                  read to be successful by monitoring FEESTA.
(1) Serial Downloading (In-Circuit Programming)
                                                                  To remove or modify the protection the same sequence can be
The ADuC702x facilitates code download via the standard           used with a modified value of FEEPRO.
UART serial port or via the I2C port. The ADuC702x will enter
serial download mode after a reset or power cycle if the BM pin   The sequence above is illustrated in the following example, this
is pulled low through an external 1kOhm resistor. Once in serial  protects writing pages 4 to 7 of the FLASH:
download mode, the user can download code to the full
62kBytes of Flash/EE memory while the device is in circuit in     FEEADR = 0x800;             //Any address,
its target application hardware. A PC serial download             FEECON=0x01;                //Read command
executable is provided as part of the development system for      while (!(FEESTA & 0x01)){}  //Wait for read
serial downloading via the UART. An application note is           FEECON=0x04;                //Verify Command
available at www.analog.com/microconverter describing the         FEEPRO=0xFFFFFFFD;          //Protect pages 4 to 7
protocol for serial downloading via the UART and I2C.             FEEMOD=(FEEMOD & 0xF0);     //Write key enable
                                                                  FEEADR=0xAA55;              //16 bit key value
(2) Parallel Programming                                          FEEDAT=0xAA55;              //16 bit key value
                                                                  FEECON= 0x0C;               // Write key command
The parallel programming protocol allows the on-chip Flash/EE     while (!(FEESTA & 0x01)){}  //Wait for command
memory be programmed by industry standard third party
programmers.

                 Rev. PrB | Page 32 of 80
Preliminary Technical Data                                                      ADuC702x Series

FLASH/EE CONTROL INTERFACE                                      - FEEDAT: 16-bit data register.
                                                                - FEEADR: 16-bit address register.
Serial, parallel and JTAG programming use the Flash/EE          - FEESIGN: 24-bit code signature
Control Interface, which includes seven MMRs:                   - FEEPRO: protection following subsequent reset MMR.

- FEESTA: read only register, reflects the status of the Flash    Requires software key. See description Table 15
  Control Interface
                                                                - FEEHIDE: Immediate Protection MMR. Does not require
- FEEMOD: sets the operating mode of the Flash Control            any software keys. See description Table 15
  Interface

- FEECON: 8-bit command register. The commands are
  described Table 14

                                   Table 12: FEESTA MMR bit designations

Bit    Description

15-6 Reserved

5      Burst command enable

       Set when the command is a burst command: 0x07, 0x08 or 0x09

       Cleared when other command

4      Reserved

3      Flash interrupt status bit

       Set automatically when an interrupt occurs, i.e. when a command is complete and the Flash/EE interrupt enable bit in the

       FEEMOD register is set

       Cleared when reading FEESTA register

2      Flash/EE controller busy

       Set automatically when the controller is busy

       Cleared automatically when the controller is not busy

1      Command fail

       Set automatically when a command completes unsuccessfully

       Cleared automatically when reading FEESTA register

0      Command complete

       Set by MicroConverter when a command is complete

       Cleared automatically when reading FEESTA register

                                   Table 13: FEEMOD MMR bit designations

Bit    Description

7-5    Reserved

4      Flash/EE interrupt enable:

       Set by user to enable the Flash/EE interrupt. The interrupt will occur when a command is complete.

       Cleared by user to disable the Flash/EE interrupt

3-0    Reserved

Code   command                                 Table 14: command codes in FEECON
0x00*  Null
0x01*  Single Read    Description
0x02*  Single Write   Idle state
0x03*  Erase-Write    Load FEEDAT with the 16-bit data indexed by FEEADR

0x04*  Single Verify  Write FEEDAT at the address pointed by FEEADR. This operation takes 20s.
                      Erase the page indexed by FEEADR and write FEEDAT at the location pointed by FEEADR. This operation
0x05*  Single Erase   takes 20ms
                      Compare the contents of the location pointed by FEEADR to the data in FEEDAT. The result of the
                      comparison is returned in FEESTA bit 1
                      Erase the page indexed by FEEADR

                                                      Rev. PrB | Page 33 of 80
ADuC702x Series                                                                           Preliminary Technical Data

0x06*  Mass erase   Erase 62kByte of user space. The 2kByte of kernel are protected. This operation takes 2.48s To prevent
                    accidental execution a command sequence is required to execute this instruction, this is described below.
0x07   Burst read   Default command. No write is allowed. This operation takes 2 cycles
0x08   Burst read-  Write can handle a maximum of 8 data of 16 bits and takes a maximum of 8 x 20 s
       write
0x09   Erase Burst  Will automatically erase the page indexed by the write, allow to write pages without running an erase
       read-write   command. This command takes 20 ms to erase the page + 20 s per data to write
0x0A   Burst        Stops the running burst to allow execution from Flash/EE immediately
       termination
0x0B   Signature    Give a signature of the 64kBytes of Flash/EE in the 24-bit FEESIGN MMR. This operation takes 32778 clock
                    cycles.
0x0C   Protect      This command can be run only once. The value of FEEPRO is saved and can be removed only with a mass
                    erase (0x06) or with the key
0x0D   Reserved     Reserved
0x0E   Reserved     Reserved
0x0F   Ping         No operation, interrupt generated

* The FEECON will always read 0x07 immediately after execution of any of these commands.

Command Sequence for executing a Mass Erase

FEEADR = 0x800;             //Any address
FEECON=0x01;                //Read command
while (!(FEESTA & 0x01)){}  //Wait for read
FEECON=0x04;                //Verify Command
FEEDAT=0x06;                //Mass erase enable
FEECON=0x06;                //Mass erase command

                            Table 15: FEEPRO and FEEHIDE MMR bit designations

Bit    Description

31     Read protection

       Cleared by user to protect all code

       Set by user to allow reading the code

30-0 Write protection for pages 123 to 120, for pages 119 to 116... and for pages 0 to 3

       Cleared by user to protect the pages in writing

       Set by user to allow writing the pages

EXECUTION TIME FROM SRAM AND                                        Execution from Flash/EE
FLASH/EE
                                                                    Because the Flash/EE width is 16-bit and access time for 16-bit
This chapter describes SRAM and Flash/EE access times during        words is 22ns, execution from Flash/EE cannot be done in one
execution for applications where execution time is critical.        cycle as from SRAM when CD bit =0. Also some dead times are
                                                                    needed before accessing data for any value of CD bits.

Execution from SRAM                                                 In ARM mode, where instructions are 32 bits, two cycles are
                                                                    needed to fetch any instruction when CD = 0 and in Thumb
Fetching instructions from SRAM takes one clock cycle as the        mode, where instructions are 16 bits, one cycle is needed to
access time of the SRAM is 2ns and a clock cycle is 22ns            fetch any instruction.
minimum. However, if the instruction involve reading or
writing data to memory, one extra cycle must be added if the        Timing is identical in both mode when executing instructions
data is in SRAM, or three cycle if the data is in Flash/EE, one     that involve using the Flash/EE for data memory. If the
cycle to execute the instruction and two cycles to get the 32-bit   instruction to be executed is a control flow instruction, an extra
data from Flash/EE. A control flow instruction, for example a       cycle is needed to decode the new address of the program
branch instruction will take one cycle to fetch but also two cycle  counter and then four cycles are needed to fill the pipe-line. A
to fill the pipeline with the new instructions.                     data processing instruction involving only core register doesn't
                                                                    require any extra clock cycle but if it involves data in Flash/EE,
                                                                    an extra clock cycle is needed to decode the address of the data
                                                                    and two cycles to get the 32-bit data from Flash/EE. An extra

                                                        Rev. PrB | Page 34 of 80
Preliminary Technical Data                                                           ADuC702x Series

cycle must also be added before fetching another instruction.  LDM/PUSH 2/1       N  2xn       N
Data transfer instruction are more complex and are
summarised Table 16.                                           STR           2/1  1  2 x 20s  1

                                                               STRH          2/1  1  20s      1

     Table 16: execution cycles in ARM/Thumb mode              STRM/POP 2/1       N  2 x N x 20s N

Instructions Fetch Dead Data access  Dead                      With 1                    cycles time       time                      load/store instruction.

LD   2/1  1  2                       1

LDH  2/1  1  1                       1                         The SWAP instruction combine a LD and STR instruction with
                                                               only one fetch giving a total of 8 cycles plus 40s.

                                                   Rev. PrB | Page 35 of 80
ADuC702x Series                                                                                Preliminary Technical Data

RESET AND REMAP

The ARM exception vectors are all situated at the bottom of the              Remap operation
memory array, from address 0x00000000 to address 0x00000020
as shown Figure 16.                                                          When a reset occurs on the ADuC702x, execution starts
                                                                             automatically in factory programmed internal configuration
                                                                  FFFFFFFFh  code. This so called kernel is hidden and cannot be accessed by
                                                                             user code. If the ADuC702x is in normal mode (BM pin is
                kernel                                0008FFFFh              high), it will execute the power-on configuration routine of the
                                                                             kernel and then jump to the reset vector address, 0x00000000, to
          interrupt                                            Flash/EE      execute the users reset exception routine.
     service routines                                                        Because the Flash/EE is mirrored at the bottom of the memory
                                    00080000h                                array at reset, the reset interrupt routine must always be written
                                                                             in Flash/EE.
          interrupt                                   00011FFFh              The remap is done from Flash/EE by setting bit0 of the REMAP
     service routines                                                        register. Precaution must be taken to execute this command
                                                               SRAM          from Flash/EE, above address 0x00080020, and not from the
                                                                             bottom of the array as this will be replaced by the SRAM.
                                    00010000h
                                                                             This operation is reversible: the Flash/EE can be remapped at
                                                         Mirror Space        address 0x00000000 by clearing Bit0 of the REMAP MMR.
                                                                             Precaution must again be taken to execute the remap function
ARM exception           0x00000020                                           from outside the mirrored area. Any kind of reset will remap the
                                                                             Flash /EE memory at the bottom of the array.
vector addresses 0x00000000         00000000h
                                                                             Reset
               Figure 16: remap for exception execution
                                                                             There are four kinds of reset: external reset, Power-on-reset,
By default and after any reset, the Flash/EE is mirrored at the              watchdog expiation and software force. The RSTSTA register
bottom of the memory array. The remap function allows the                    indicates the source of the last reset and RSTCLR allows to clear
programmer to mirror the SRAM at the bottom of the memory                    the RSTSTA register. These registers can be used during a reset
array, facilitating execution of exception routines from SRAM                exception service routine to identify the source of the reset. If
instead of from Flash/EE. This means exceptions are executed                 RSTSTA is null, the reset was external.
twice as fast, exception being executed in ARM mode (32 bit)
and the SRAM being 32-bit wide instead of 16-bit wide
Flash/EE memory.

Bit  Name                                             Table 17: REMAP MMR bit designations

0    Remap                          Description

                                    Remap Bit.
                                    Set by the user to remap the SRAM to address 0x00000000.
                                    Cleared automatically after reset to remap the Flash/EE memory to address 0x00000000.

                                               Table 18: RSTSTA MMR bit designations

Bit  Description

7-3  Reserved

2    Software reset

     Set by user to force a software reset.

     Cleared by setting the corresponding bit in RSTCLR

1    Watchdog timeout

     Set automatically when a watchdog timeout occurs

     Cleared by setting the corresponding bit in RSTCLR

0    Power-on-reset

     Set automatically when a power-on-reset occurs

     Cleared by setting the corresponding bit in RSTCLR

                                                                     Rev. PrB | Page 36 of 80
Preliminary Technical Data                                                                ADuC702x Series

OTHER ANALOG PERIPHERALS                                     DAC. The signal range is 0V to AVDD.

DAC                                                          DAC MMRs interface

The ADuC702x incorporate dual 12-bit voltage output DACs     Each DAC is configurable independently through a Control
on-chip. Each DAC has a rail-to-rail voltage output buffer   register and a Data register. These two registers are identical for
capable of driving 5k/100pF. Each buffer can be bypassed.    the four DACs and only DAC0CON and DAC0DAT will be
                                                             described in detail.
Each DAC has three selectable ranges, 0V to VREF (internal
bandgap 2.5V reference), 0V to DACREF (pin 56) and 0V to
AVDD. DACREF is equivalent to an external reference for the

                             Table 19: DAC0CON MMR bit designations

Bit    Name    Description

6      DACBYP  Buffer bypass bit:
               Set by the user to bypass the output buffer.
5      DACCLK  Cleared by user to buffer the DAC output. By default the DAC is buffered.
               DAC update rate:
4      DACCLR  Set by the user to update the DAC using timer1.
               Cleared by user to update the DAC using the core clock.
3              DAC clear bit:
               Set by the user to enable normal DAC operation.
               Cleared by user to reset data register of the DAC to zero.
               Reserved This bit should be left at `0'

2              Reserved This bit should be left at `0'

1-0            DAC range bits

               00 Power down mode. The DAC output is in tri-state

               01            0-DACREF range

               10            0-VREF (2.5V) range

               11            0-AVDD range

                               Table 20: DAC0DAT MMR bit designations

Bit    Description
31-28  Reserved
27-16  12-bit data for DAC0
15-0   Reserved

                                                  Rev. PrB | Page 37 of 80
ADuC702x Series                                                              Preliminary Technical Data

Using the DACs                                                       that Figure 18 represents a transfer function in 0-to-AVDD mode
                                                                     only. In 0-to-VREF or 0-to-DACREF modes (with VREF < AVDD or
The on-chip DAC architecture consists of a resistor string DAC       DACREF < AVDD) the lower nonlinearity would be similar, but
followed by an output buffer amplifier, the functional               the upper portion of the transfer function would follow the
equivalent of which is illustrated in Figure 17.                     "ideal" line right to the end (V in this case, not AVDD),

AVDD               OUTPUT                                                                                                             REF
VREF               BUFFER
                 BYPASSED                                            showing no signs of endpoint linearity errors.
DACREF  R        FROM MCU
                                                                                           AVDD
        R                                    DAC0
                                                                                AVDD-100mV

        R

                                                                                    ~  ~~

        R
        R

                                                                             100mV

                                                                             000h      ~

                                                                                           FFFh

                               Figure 17: DAC structure                      Figure 18: endpoint nonlinearities due to amplifier saturation

As illustrated in Figure 17, the reference source for each DAC is    The endpoint nonlinearities conceptually illustrated in Figure
user selectable in software. It can be either AVDD, VREF or          18 get worse as a function of output loading. Most of the
DACREF. In 0-to-AVDD mode, the DAC output transfer                   ADuC702x's datasheet specifications assume a 5 k resistive
function spans from 0 V to the voltage at the AVDD pin. In 0-        load to ground at the DAC output. As the output is forced to
to-DACREF mode, the DAC output transfer function spans               source or sink more current, the nonlinear regions at
from 0 V to the voltage at the DACREF pin. In 0-to-VREF              the top or bottom (respectively) of Figure 18 become larger.
mode, the DAC output transfer function spans from 0 V to the         With larger current demands, this can significantly limit output
internal 2.5V reference, VREF. The DAC output buffer amplifier       voltage swing.
features a true rail-to-rail output stage implementation. This
means that, unloaded, each output is capable of swinging to          To reduce the effects of the saturation of the output amplifier at
within less than 5 mV of both AVDD and ground. Moreover,             values close to ground and to give reduced offset and gain
the DAC's linearity specification (when driving a 5k resistive       errors, the internal buffer can be bypassed in the DAC control
load to ground) is guaranteed through the full transfer function     register. This allows a full rail-to-rail output from the DAC
except codes 0 to 100, and, in 0-to-AVDD mode only, codes            which should then be buffered externally using a dual supply
3995 to 4095. Linearity degradation near ground and VDD is           op-amp in order to get a rail-to-rail output. This external buffer
caused by saturation of the output amplifier, and a general          should be located as near as physically possible to the DAC
representation of its effects (neglecting offset and gain error) is  output pin on the PCB.
illustrated in Figure 18. The dotted line in Figure 18 indicates
the ideal transfer function, and the solid line represents what
the transfer function might look like with endpoint
nonlinearities due to saturation of the output amplifier. Note

                                                   Rev. PrB | Page 38 of 80
Preliminary Technical Data                                                                          ADuC702x Series

POWER SUPPLY MONITOR

The Power Supply Monitor monitors the IOVDD supply on the          This monitor function allows the user to save working registers
ADuC702x. It indicate when IOVDD supply pin drops below one        to avoid possible data loss due to the low supply or brown-out
of two supply trip points. The monitor function is controlled via  conditions, and also ensures that normal code execution will
the PSMCON register. If enabled in the IRQEN or FIQEN              not resume until a safe supply level has been established.
register, the monitor will interrupt the core using the PSMI bit
in the PSMCON MMR. This bit will be cleared immediately
once CMP goes high.

Bit    Name                    Table 21: PSMCON MMR bit descriptions

3      CMP    Description

2      TP     Comparator Bit
              This is a read-only bit and directly reflects the state of the comparator
1      PSMEN  Read `1' indicates the IOVDD supply is above its selected trip point.
              Read `0' indicates the IOVDD supply is below its selected trip point.
0      PSMI   Trip Point Selection Bits

              0 - 2.79V
              1 - 3.07V
              Power Supply Monitor Enable Bit
              Set to `1' by the user to enable the Power Supply Monitor circuit
              Clear to `0' by the user to disable the Power Supply Monitor circuit
              Power Supply Monitor Interrupt Bit.
              This bit will be set high by the MicroConverter if CMP is low, indicating low I/O supply. The PSMI Bit
              can be used to interrupt the processor. Once CMP returns high, the PSMI bit may be cleared by writing
              a `1' to this location. A write of `0' has no effect. There is no timeout delay, PSMI may be cleared
              immediately once CMP goes high.

COMPARATOR

The ADuC702x also integrates an uncommitted voltage                 ADC2/CMP0                       MUX  PLA
comparator.                                                         ADC3/CMP1
                                                                                                         IRQ
The positive input is multiplexed with ADC2 and the negative                              DAC0 MUX       ADC START
input has two options: ADC3 or DAC0. The output of the                                                   CONVERSION
comparator can be configured to generate a system interrupt,       P0.0/CMPOUT
can be routed directly to the Programmable Logic Array, can
start an ADC conversion or be on an external pin, CMPOUT.

                                                                                                   Figure 19: Comparator

                                                                   The comparator interface consists on a 16-bit MMR, CMPCON
                                                                   described below.

                            Table 22: CMPCON MMR bit descriptions

Bit    Name   Description
15-11  CMPEN
10            Reserved

              Comparator enable bit:

              Set by user to enable the comparator

              Cleared by user to disable the comparator

9-8    CMPIN  Comparator negative input select bits:

              00        Reserved

              01        ADC3 input

                                      Rev. PrB | Page 39 of 80
ADuC702x Series                                                                       Preliminary Technical Data

                 10       DAC0

                 11       Reserved

7-6  CMPOC       Comparator output configuration bits:

                 00       Start ADC conversion

                 01       Reserved

                 10       Output on CMPOUT

                 11       IRQ

5    CMPOL       Comparator output logic state bit

                 When low the comparator output is high when the positive input (CMP0) is above the negative input

                 (CMP1).

                 When high, the comparator output is high when the positive input is below the negative input

4-3  CMPRES      Response time

                 00       10s

                 01       5s

                 10       1s

                 11       0.5s

2    CMPHYST     Comparator hysteresis bit:

                 Set by user to have an hysteresis of about 7.5mV

                 Cleared by user to have no hysteresis

1    CMPORI      Comparator output rising edge interrupt

                 Set automatically when a rising edge occurs on the monitored voltage (CMP0)

                 Cleared by user by writing a 1 to this bit.

0    CMPOFI      Comparator output falling edge interrupt

                 Set automatically when a falling edge occurs on the monitored voltage (CMP0)

                 Cleared by user

OSCILLATOR AND PLL - POWER CONTROL                                  WAKEUP            SCLKS                              CRYSTAL           XCLKO
                                                                       TIMER                         INT. 32kHz *      OSCILLATOR          XCLKI
The ADuC702x integrates a 32.768kHz oscillator, a clock                                             OSCILLATOR
divider and a PLL. The PLL locks onto a multiple (1376) of the     WATCHDOG                                                                XCLK
internal oscillator to provide a stable 45MHz clock for the            TIMER
system. The core can operate at this frequency, or at binary                                                       AT
submultiples of it, to allow power saving. The default core clock
is the PLL clock divided by 8 (CD = 3) or 5.6 MHz. The core                                                        POWER
clock frequency can be output on the ECLK pin as described
Figure 20. A power down mode is available on the ADuC702x.                            32.768kHz                    UP     MDCLK
                                                                                                     PLL
The operating mode, clocking mode and programmable clock                                                           45MHz
divider are controlled via two MMRs, PLLCON and POWCON.
PLLCON controls operating mode of the clock system while                                                                      MDCLK
POWCON controls the core clock frequency and the power-
down mode.                                                                                                                        ANALOG
                                                                                                                              PERIPHERALS

                                                                                      CD
                                                                                                    /2CD

                                                                                      CORE

                                                                   * 32.768kHz +/-3%                               P0.7/ECLK

                                                                                      Figure 20: clocking system

                                                                   A certain sequence has to be followed to write in the PLLCON
                                                                   and POWCON registers, to prevent accidental programming.

                                                                   PLLCON:                                         POWCON:
                                                                   PLLKEY1 = 0xAA                                  POWKEY1 = 0x01
                                                                   PLLCON = 0x01                                   POWCON = 0x00
                                                                   PLLKEY2 = 0x55                                  POWKEY1 = 0xF4

                                             Rev. PrB | Page 40 of 80
Preliminary Technical Data                                            ADuC702x Series

                            Table 23: PLLCON MMR bit designations

Bit  Name   Description

7-3         Reserved

2    SCLKS  Slow clock selection for watchdog timer:

            Set by the user to use the internal 32kHz for the timer. This bit must be set to use watchdog timer if there

            is no external crystal

            Cleared by user to use the external 32kHz crystal

1-0  MDCLK  Clocking modes

            00        Reserved

            01        PLL + 32kHz oscillator default configuration

            10        Reserved

            11        XCLK pin

                         Table 24: POWCON MMR bit designations

Bit  Name   Description

7           Reserved

6-4  PC     Operating modes:

            000       Normal mode

            011       Power down mode enable. XIRQ0, XIRQ1, timer2 and timer3 can wake-up the ADuC702x.

            Others Reserved

3    FINT   Fast interrupt response bit

            Set by user to enable the fast interrupt response. If an interrupt occurs when FINT is set, the CPU will run

            at the fastest clock frequency in the interrupt service routine. After completing the ISR, execution resumes

            at the clock speed set by the CD bits

            Cleared by user to disable the fast interrupt response

2-0  CD     CPU clock divider bits

            000 45.088 MHz

            001 22.544 MHz

            010 11.272 MHz

            011 5.636 MHz

            100 2.818 MHz

            101 1.409 MHz

            110 704.5 kHz

            111 352.2 kHz

                                         Rev. PrB | Page 41 of 80
ADuC702x Series                                                     Preliminary Technical Data

DIGITAL PERIPHERALS                                                 controllers to change the average voltage applied to the machine
                                                                    windings at a faster rate and so permits faster closed loop
THREE-PHASE PWM                                                     bandwidths to be achieved. The operating mode of the PWM
                                                                    block is selected by a control bit in the PWMCON register. In
General overview                                                    single update mode a PWMSYNC pulse is produced at the start
                                                                    of each PWM period. In double update mode, an additional
The ADuC702x provides a flexible, programmable, three-phase         PWMSYNC pulse is produced at the midpoint of each PWM
PWM waveform generator that can be programmed to generate           period.
the required switching patterns to drive a three-phase voltage
source inverter for ac induction (ACIM) motor control.              The PWM block can also provide an internal synchronisation
                                                                    pulse on the SYNC pin that is synchronise to the PWM
The PWM generator produces three pairs of PWM signal on             switching frequency. In single update mode a pulse is produce
the six PWM output pins (PWM0H, PWM0L, PWM1H,                       at the start of each PWM period. In double update mode, an
PWM1L, PWM2H, and PWM2L). The six PWM output signals                additional pulse is also produced at the mid-point of each
consist of three high-side drive signals and three low-side drive   PWM period. The width of the pulse is programmable through
signals.                                                            the PWMDAT2 register. The PWM block can also accept an
                                                                    external synchronisation pulse on the SYNC pin. The selection
The switching frequency and dead time of the generated PWM          of external synchronisation or internal synchronisation is in the
patterns are programmable using the PWMDAT0 and                     PWMCON register. The SYNC input timing can be
PWMDAT1 MMRs. In addition, three duty-cycle control                 synchronised to the internal peripheral clock, which is selected
registers (PWMCH0, PWMCH1 and PWMCH2) directly                      in the PWMCON register. If the external synchronisation pulse
control the duty cycles of the three-pairs of PWM signals.          from the chip pin is asynchronous to the internal peripheral
                                                                    clock (typical case), the external SYNC is considered
Each of the six PWM output signals can be enabled or disabled       asynchronous and should be synchronised. The synchronisation
by separate output enable bits of the PWMEN register. In            logic will add latency add jitter from the external pulse to the
addition, three control bits of the PWMEN register permit           actual PWM outputs. The size of the pulse on the SYNC pin
crossover of the two signals of a PWM pair. In crossover mode,      must be greater than two core clock periods.
the PWM signal destined for the high side switch is diverted to
the complementary low side output and the signal destined for       The PWM signals produced by the ADuC702x can be shut off
the low side switch is diverted to the corresponding high side      via a dedicated asynchronous PWM shutdown pin, PWMTRIP,
output signal.                                                      that, when brought low, instantaneously places all six PWM
                                                                    outputs in the OFF state (high). This hardware shutdown
In many applications, there is a need to provide an isolation       mechanism is asynchronous so that the associated PWM
barrier in the gate-drive circuits that turns on the power devices  disable circuitry does not go through any clocked logic, thereby
of the inverter. In general, there are two common isolation         ensuring correct PWM shutdown even in the event of a loss of
techniques, optical isolation using opto-couplers and               the core clock.
transformer isolation using pulse transformers. The PWM
controller permits mixing of the output PWM signals with a          Status information about the PWM system is available to the
high frequency chopping signal to permit easy interface to such     user in the PWMSTA register. In particular, the state of the
pulse transformers. The features of this gate-drive chopping        PWMTRIP pin is available, as well as a status bit that indicates
mode can be controlled by the PWMCFG register. An 8-bit             whether operation is in the first half or the second half of the
value within the PWMCFG register directly controls the              PWM period.
chopping frequency. High frequency chopping can be
independently enabled for the high-side and the low-side            Description of the PWM block
outputs using separate control bits in the PWMCFG register.
                                                                    A functional block diagram of the PWM controller is shown in
The PWM generator is capable of operating in two distinct           Figure 21. The generation of the six output PWM signals on
modes, single update mode or double update mode. In single          pins PWM0H to PWM2L is controlled by four important
update mode the duty cycle values are programmable only once        blocks:
per PWM period, so that the resultant PWM patterns are
symmetrical about the midpoint of the PWM period. In the             The Three-Phase PWM Timing Unit, which is the core of the
double update mode, a second updating of the PWM duty cycle         PWM controller. It generates three pairs of complemented and
values is implemented at the midpoint of the PWM period. In         dead-time-adjusted centre-based PWM signals.
this mode, it is possible to produce asymmetrical PWM
patterns, that produce lower harmonic distortion in three-phase      The Output Control Unit allows the redirection of the outputs
PWM inverters. This technique also permits closed loop              of the Three-Phase Timing Unit for each channel to either the

                 Rev. PrB | Page 42 of 80
Preliminary Technical Data                                                                ADuC702x Series

high-side or the low-side output. In addition, the Output               The PWM sync pulse control unit generates the internal
Control Unit allows individual enabling/disabling of each of the        synchronisation pulse and also controls whether the external
six PWM output signals.                                                 SYNC pin is used or not.

The Gate Drive Unit permits the generation of the high                The PWM controller is driven by the ADuC702x core clock
frequency chopping frequency and its subsequent mixing with             frequency and is capable of generating two interrupts to the
the PWM signals.                                                        ARM core. One interrupt is generated on the occurrence of a
                                                                        PWMSYNC pulse and the other is generated on the occurrence
The PWM Shutdown Controller takes care of the PWM                     of any PWM shutdown action.
shutdown via the PWMTRIP pin and generates the correct
RESET signal for the Timing Unit.

              Configuration

              Registers Duty Cycle

              PWMCON Registers

              PWMDAT0        PWMCH0                                        PWMCFG
              PWMDAT1        PWMCH1
              PWMDAT2        PWMCH2 PWMEN

                            Three-Phase                           Output   Gate    PWM0H
                            PWM Timing                            Control  Drive   PWM0L
                                                                           Unit    PWM1H
                                  Unit                              Unit           PWM1L
                                                                                   PWM2H
                                                                  Sync             PWM2L

              core clock

to interrupt                                                                       PWMSYNC
controller                                                                        PWMTRIP

                            Figure 21: Overview of the PWM controller

Three-phase timing unit                                                 should not be used.
PWM Switching Frequency, PWMDAT0 MMR
                                                                        PWM Switching Dead Time, PWMDAT1 MMR
The PWM switching frequency is controlled by the PWM
period register, PWMDAT0. The fundamental timing unit of                The second important parameter that must be set up in the
the PWM controller is tCORE = 1/fCORE where fCORE is the core           initial configuration of the PWM block is the switching dead
frequency of the MicroConverter. Therefore, for a 45 MHz                time. This is a short delay time introduced between turning off
fCORE, the fundamental time increment is 21 ns. The value               one PWM signal (e.g. AH) and turning on the complementary
written to the PWMDAT0 register is effectively the number of            signal (AL). This short time delay is introduced to permit the
tCORE clock increments in half a PWM period. The required               power switch being turned off (in this case, AH) to completely
PWMDAT0 value is a function of the desired PWM switching                recover its blocking capability before the complementary switch
frequency (fPWM) and is given by:                                       is turned on. This time delay prevents a potentially destructive
                                                                        short-circuit condition from developing across the dc link
                    PWMDAT0 = fcore / (2 x fPWM)                        capacitor of a typical voltage source inverter.

Therefore, the PWM switching period, Ts, can be written as:             The dead time is controlled by the 10-bit, read/write
                                                                        PWMDAT1 register. There is only one dead-time register that
                     Ts = 2 x PWMDAT0 x tCORE                           controls the dead time inserted into all three pairs of PWM
                                                                        output signals. The dead time, TD, is related to the value in the
The largest value that can be written to the 16-bit PWMDAT0             PWMDAT1 register by:
MMR is 0xFFFF = 65535 which corresponds to a minimum
PWM switching frequency of:                                                                  TD = PWMDAT1 2 tCORE

            fPWM(min) = 45 x 106 / (2 x 65535) = 343.99 Hz              Therefore, a PWMDAT1 value of 0x00A (= 10), introduces an
                                                                        426 ns delay between the turn-off on any PWM signal (say, AH)
Note that PWMDAT0 value of 0 and 1 are not defined and                  and the turn-on of its complementary signal (AL). The amount

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ADuC702x Series                                                                    Preliminary Technical Data

of the dead time can therefore be programmed in increments of      The advantage of double update mode is that lower harmonic
2tCORE (or 42 ns for a 45 MHz core clock). The PWMDAT1             voltages can be produced by the PWM process and faster
register is a 10-bit register so that its maximum value is 0x3FF   control bandwidths are possible. However, for a given PWM
(= 1023), corresponding to a maximum programmed dead time          switching frequency, the PWMSYNC pulses occur at twice the
of:                                                                rate in the double update mode. Since new duty cycle values
                                                                   must be computed in each PWMSYNC interrupt service
   TD(max) = 1023 2 tCORE = 1023 2 22 109 = 45.37 s     routine, there is a larger computational burden on the ARM
                                                                   core in double update mode.
for a core clock of 45 MHz. Obviously, the dead time can be
programmed to be zero by writing 0 to the PWMDAT1 register.        PWM Duty Cycles, PWMCH0, PWMCH1, PWMCH2
                                                                   MMRs
PWM Operating Mode, PWMCON and PWMSTA MMRs
                                                                   The duty cycles of the six PWM output signals on pins AH to
The PWM controller of the ADuC702x can operate in two              CL are controlled by the three 16-bit read/write duty cycle
distinct modes, single update mode and double update mode.         registers, PWMCH0, PWMCH1 and PWMCH2. The duty cycle
The operating mode of the PWM controller is determined by          registers are programmed in integer counts of the fundamental
the state of Bit 2 of the PWMCON register. If this bit is cleared  time unit, tCORE, and define the desired on-time of the high-side
the PWM operates in the single update mode. Setting Bit 2          PWM signal produced by the three-phase timing unit over half
places the PWM in the double update mode. The default              the PWM period. The switching signals produced by the three-
operating mode is single update mode.                              phase timing unit are also adjusted to incorporate the
                                                                   programmed dead time value in the PWMDAT1 register. The
In single update mode, a single PWMSYNC pulse is produced          three-phase timing unit produces active low signals so that a
in each PWM period. The rising edge of this signal marks the       low level corresponds to a command to turn on the associated
start of a new PWM cycle and is used to latch new values from      power device.
the PWM configuration registers (PWMDAT0 and
PWMDAT1) and the PWM duty cycle registers (PWMCH0,                                                                    PWMCH0 PWMCH0
PWMCH1 and PWMCH2) into the three-phase timing unit. In
addition, the PWMEN register is also latched into the output       0H
control unit on the rising edge of the PWMSYNC pulse. In
effect, this means that the characteristics and resultant duty                 2x                         2x
cycles of the PWM signals can be updated only once per PWM                                      PWMDAT1
period at the start of each cycle. The result is that PWM          0L          PWMDAT1
patterns that are symmetrical about the midpoint of the                                     PWMDAT2+1
switching period are produced.
                                                                   PWMSYNC
In double update mode, there is an additional PWMSYNC
pulse produced at the midpoint of each PWM period. The             PWMSTA (0)
rising edge of this new PWMSYNC pulse is again used to latch
new values of the PWM configuration registers, duty cycle                          PWMDAT0  PWMDAT0
registers and the PWMEN register. As a result it is possible to
alter both the characteristics (switching frequency and dead       Figure 22: Typical PWM outputs of Three-Phase timing unit in single update
time) as well as the output duty cycles at the midpoint of each                                             mode
PWM cycle. Consequently, it is possible to produce PWM
switching patterns that are no longer symmetrical about the        A typical pair of PWM outputs (in this case for AH and AL)
midpoint of the period (asymmetrical PWM patterns). In             from the timing unit are shown in Figure 22 for operation in
double update mode, it may be necessary to know whether            single update mode. All illustrated time values indicate the
operation at any point in time is in either the first half or the  integer value in the associated register and can be converted to
second half of the PWM cycle. This information is provided by      time by simply multiplying by the fundamental time increment,
Bit 0 of the PWMSTA register, which is cleared during              tCORE. First, it is noted that the switching patterns are perfectly
operation in the first half of each PWM period (between the        symmetrical about the midpoint of the switching period in this
rising edge of the original PWMSYNC pulse and the rising edge      single update mode since the same values of PWMCH0,
of the new PWMSYNC pulse introduced in double update               PWMDAT0 and PWMDAT1 are used to define the signals in
mode). Bit 0 of the PWMSTA register is set during operation in     both half cycles of the period. It can be seen how the
the second half of each PWM period. This status bit allows the     programmed duty cycles are adjusted to incorporate the desired
user to make a determination of the particular half-cycle during   dead time into the resultant pair of PWM signals. Clearly, the
implementation of the PWMSYNC interrupt service routine, if        dead time is incorporated by moving the switching instants of
required.                                                          both PWM signals (0H and 0L) away from the instant set by the
                                                                   PWMCH0 register. Both switching edges are moved by an
                                                                   equal amount (PWMDAT1 x tCORE) to preserve the

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Preliminary Technical Data                                               ADuC702x Series

symmetrical output patterns.                                             T0L = (PWMDAT01 + PWMDAT02 - PWMCH01 - PWMCH02
                                                                         PWMDAT11 PWMDAT12) x tCORE
Also shown is the PWMSYNC pulse and Bit 0 of the PWMSTA
register that indicates whether operation is in the first or             where the subscript 1 refers to the value of that register during
second half cycle of the PWM period.                                     the first half cycle and the subscript 2 refers to the value during
                                                                         the second half cycle. The corresponding duty cycles are:
The resultant on-times of the PWM signals over the full PWM
period (two half periods) produced by the timing unit can be             d0H = T0H / Ts = (PWMCH01 + PWMCH02 PWMDAT11
written as:                                                              PWMDAT12) / (PWMDAT01 + PWMDAT02)

            T0H = 2 x (PWMCH0 - PWMDAT1) x tCORE                         d0L = T0L /Ts = (PWMDAT01 + PWMDAT02 - PWMCH01 -
                                                                         PWMCH02 PWMDAT11 PWMDAT12) / (PWMDAT01 +
T0L = 2 x (PWMDAT0 PWMCH0 PWMDAT1) x tCORE                          PWMDAT02)

And the corresponding duty cycles:                                       since for the completely general case in double update mode,
                                                                         the switching period is given by:
  d0H = T0H / Ts = (PWMCH0 PWMDAT1) / PWMDAT0
                                                                                     Ts = (PWMDAT01 + PWMDAT02) x tCORE
d0L = T0L / Ts = (PWMDAT0 PWMCH0 PWMDAT1) /
                             PWMDAT0                                     Again, the values of T0H and T0L are constrained to lie between
                                                                         zero and TS.
The minimum permissible T0H and T0L values are zero,
corresponding to a 0% duty cycle. In a similar fashion, the              PWM signals similar to those illustrated in Figure 22 and
maximum value is TS, corresponding to a 100% duty cycle.                 Figure 23 can be produced on the 1H, 1L, 2H and 2L outputs by
                                                                         programming the PWMCH1 and PWMCH2 registers in a
The output signals from the timing unit for operation in double          manner identical to that described for PWMCH0. The PWM
update mode are shown in Figure 23. This illustrates a                   controller does not produce any PWM outputs until all of the
completely general case where the switching frequency, dead              PWMDAT0, PWMCH0, PWMCH1 and PWMCH2 registers
time and duty cycle are all changed in the second half of the            have been written to at least once. Once these registers have
PWM period. Of course, the same value for any or all of these            been written, internal counting of the timers in the three-phase
quantities could be used in both halves of the PWM cycle.                timing unit is enabled. Writing to the PWMDAT0 register
However, it can be seen that there is no guarantee that                  starts the internal timing of the main PWM timer. Provided the
symmetrical PWM signals will be produced by the timing unit              PWMDAT0 register is written prior to the PWMCH0,
in double update mode. Additionally, it is seen that the dead            PWMCH1 and PWMCH2 registers in the initialisation, the
time is inserted into the PWM signals in the same way as in the          first PWMSYNC pulse and interrupt (if enabled) appear 1.5 x
single update mode.                                                      tCORE x PWMDAT0 seconds after the initial write to the
                                                                         PWMDAT0 register in single update mode. In double update
                                              PWMCH01 PWMCH02            mode, the first PWMSYNC pulse appears after PWMDAT0 x
                                                                         tCORE seconds.
0H
                                                                         Output Control Unit
            2x                             2x
                              PWMDAT12                                   The operation of the Output Control Unit is controlled by the
0L          PWMDAT11                                                     9-bit read/write PWMEN register. This register controls two
                            PWMDAT22+1                                   distinct features of the Output Control Unit that are directly
PWMSYNC         PWMDAT21+1                                               useful in the control of ECM or BDCM. The PWMEN register
                                                                         contains three crossover bits, one for each pair of PWM outputs.
PWMSTA (0)                                                               Setting Bit 8 of the PWMEN register enables the crossover
                                                                         mode for the 0H/0L pair of PWM signals, setting Bit 7 enables
                PWMDAT01    PWMDAT02                                     crossover on the 1H/1L pair of PWM signals and setting Bit 6
                                                                         enables crossover on the 2H/2L pair of PWM signals. If
Figure 23: Typical PWM outputs of the Three-phase timing unit in double  crossover mode is enabled for any pair of PWM signals, the
                                   update mode                           high-side PWM signal from the timing unit (0H, for example) is
                                                                         diverted to the associated low-side output of the Output
In general the on-times of the PWM signals in double update              Control Unit so that the signal will ultimately appear at the 0L
mode can be defined as:                                                  pin. Of course, the corresponding low-side output of the Timing
                                                                         Unit is also diverted to the complementary high-side output of
T0H = (PWMCH01 + PWMCH02 PWMDAT11 PWMDAT12)
                                  x tCORE

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ADuC702x Series                                                       Preliminary Technical Data

the Output Control Unit so that the signal appears at the 0H            PWMCH0 = PWMCH1, crossover BH/BL pair and disable 0L, 1H, 2H and 2L
pin. Following a reset, the three crossover bits are cleared so that                     outputs. Operation is in single update mode.
the crossover mode is disabled on all three pairs of PWM
signals. The PWMEN register also contains six bits (Bits 0 to 5)      In addition, the other four signals (0L, 1H, 2H and 2L) have
that can be used to individually enable or disable each of the six    been disabled by setting the appropriate enable/disable bits of
PWM outputs. If the associated bit of the PWMEN register is           the PWMEN register. For the situation illustrated in Figure 24,
set, the corresponding PWM output is disabled irrespective of         the appropriate value for the PWMEN register is 0x00A7. In
the value of the corresponding duty cycle register. This PWM          normal ECM operation, each inverter leg is disabled for certain
output signal will remain in the OFF state as long as the             periods of time so that the PWMEN register is changed based
corresponding enable/disable bit of the PWMEN register is set.        on the position of the rotor shaft (motor commutation).
The implementation of this output enable function is
implemented after the crossover function.                             Gate Drive Unit

Following a reset, all six enable bits of the PWMEN register are      The Gate Drive Unit of the PWM controller adds features that
cleared so that all PWM outputs are enabled by default. In a          simplify the design of isolated gate drive circuits for PWM
manner identical to the duty cycle registers, the PWMEN is            inverters. If a transformer-coupled power device gate drive
latched on the rising edge of the PWMSYNC signal so that              amplifier is used then the active PWM signal must be chopped
changes to this register only become effective at the start of each   at a high frequency. The 10-bit read/write PWMCFG register
PWM cycle in single update mode. In double update mode, the           allows the programming of this high frequency chopping mode.
PWMEN register can also be updated at the midpoint of the             The chopped active PWM signals may be required for the high-
PWM cycle.                                                            side drivers only, for the low-side drivers only or for both the
                                                                      high-side and low-side switches. Therefore, independent
In the control of an ECM only two inverter legs are switched at       control of this mode for both high- and low-side switches is
any time and often the high-side device in one leg must be            included with two separate control bits in the PWMCFG
switched ON at the same time as the low-side driver in a second       register.
leg. Therefore, by programming identical duty cycles values for
two PWM channels (e.g. PWMCH0 = PWMCH1) and setting                   Typical PWM output signals with high frequency chopping
Bit 7 of the PWMEN register to cross over the 1H/1L pair of           enabled on both high-side and low-side signals are shown in
PWM signals, it is possible to turn ON the high-side switch of        Figure 25. Chopping of the high side PWM outputs (0H, 1H
Phase A and the low-side switch of Phase B at the same time. In       and 2H) is enabled by setting Bit 8 of the PWMCFG register.
the control of ECM, it is usual for the third inverter leg (Phase     Chopping of the low-side PWM outputs (0L, 1L and 2L) is
C in this example) to be disabled for a number of PWM cycles.         enabled by setting Bit 9 of the PWMCFG register. The high
This function is implemented by disabling both the 2H and 2L          frequency chopping frequency is controlled by the 8-bit word
PWM outputs by setting Bits 0 and 1 of the PWMEN register.            (GDCLK) placed in Bits 0 to 7 of the PWMCFG register. The
                                                                      period of this high frequency carrier is:
This situation is illustrated in Figure 24, where it can be seen
that both the 0H and 1L signals are identical, since PWMCH0 =                           Tchop = (4 x (GDCLK + 1)) x tCORE
PWMCH1 and the crossover bit for phase B is set.
                                                                      and the chopping frequency is therefore an integral subdivision
                                            PWMCH0 PWMCH0             of the MicroConverter core frequency:
                                            = PWMCH1 = PWMCH1
                                                                                         fchop = fCORE / (4 x (GDCLK + 1))
0H                   2 x PWMDAT1
        2 x PWMDAT1                                                   The GDCLK value may range from 0 to 255, corresponding to a
                                                                      programmable chopping frequency rate from 45.9 kHz to 11.75
0L                                                                    MHz for a 45 MHz core frequency. The gate drive features
                                                                      must be programmed before operation of the PWM controller
1H                                                                    and typically are not changed during normal operation of the
                                                                      PWM controller. Following a reset, all bits of the PWMCFG
1L                                                                    register are cleared so that high frequency chopping is disabled,
                                                                      by default.
2H

2L

    PWMDAT0          PWMDAT0

Figure 24. Example active LO PWM signals suitable for ECM control,

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Preliminary Technical Data                                                                ADuC702x Series

                         PWMCH0 PWMCH0                                    Following a PWM shutdown, the PWM can only be re-enabled
                                                                          (in a PWMTRIP interrupt service routine, for example) by
0H                                                 2 x PWMDAT1            writing to all of the PWMDAT0, PWMCH0, PWMCH1 and
            2 x PWMDAT1                                                   PWMCH2 registers. Provided the external fault has been
                                                                          cleared and the PWMTRIP has returned to a high level,
0L                                                                        internal timing of the three-phase timing unit resumes and new
                         4 x (GDCLK + 1 ) x tCORE                         duty-cycle values are latched on the next PWMSYNC
                                                                          boundary.
       PWMDAT0                                     PWMDAT0
                                                                          PWM MMRs interface
Figure 25: typical PWM signals with high frequency gate chopping enabled
                    on both high-side and low-side switches               The PWM block is controlled via the following nine MMRs:

PWM shutdown                                                              - PWMCON: control register, enable the PWM, choose the
                                                                            update rate
In the event of external fault conditions, it is essential that the
PWM system be instantaneously shut down in a safe fashion. A              - PWMSTA: reflects the status of the PWM
low level on the PWMTRIP pin provides an instantaneous,                   - PWMDAT0: unsigned 16-bit register for switching period
asynchronous (independent of the MicroConverter core clock)               - PWMDAT1: unsigned 10-bit register for dead time
shutdown of the PWM controller. All six PWM outputs are                   - PWMCFG: gate chopping
placed in the OFF state, i.e. high state. In addition, the                - PWMCH0,CH1,CH2: channel duty cycle for the three
PWMSYNC pulse is disabled. The PWMTRIP pin has an
internal pull-down resistor so that if the pin becomes                      phases
disconnected the PWM will be disabled. The state of the                   - PWMEN: allows enabling channel outputs and crossover. See
PWMTRIP pin can be read from Bit 3 of the PWMSTA
register.                                                                   bit definition Table 28.
                                                                          - PWMDAT2: unsigned 10-bit register for PWM sync pulse

                                                                            width.

On the occurrence of a PWM shutdown command, a
PWMTRIP interrupt will be generated, internal timing of the
three-phase timing unit of the PWM controller is stopped.

                                                   Table 25: PWMCON MMR Bit Descriptions

Bit    Name              Description

7-5                      Reserved

4      PWM_SYNCSEL External sync select

                         Set to use external sync

                         Cleared to use internal sync

3      PWM_EXTSYNC External sync select

                         Set to select external synchronous sync signal

                         Cleared for asynchronous sync signal

2      PWMDBL            Double Update Mode

                         Set to `1' by the user to enable double update mode

                         Clear to `0' by the user to enable single update mode

1      PWM_SYNC_EN PWM synchronisation enable

                         Set by user to enable synchronisation

                         Cleared by user to disable synchronisation

0      PWMEN             PWM Enable Bit

                         Set to `1' by the user to enable the PWM

                         Clear to `0' by the user to disable the PWM. Also cleared automatically with PWMTRIP

                                                   Table 26: PWMSTA MMR Bit Descriptions

Bit    Name              Description

15-10                    Reserved

9      PWMSYNCINT PWM sync interrupt bit

                                                                Rev. PrB | Page 47 of 80
ADuC702x Series                                                               Preliminary Technical Data

8    PWMTRIPINT PWM trip interrupt bit

3    PWMTRIP     Raw signal from the PWMTRIP pin

2-1              Reserved

0    PWMPHASE    PWM Phase Bit

                 Set to `1' by the MicroConverter when the timer is counting down (1st half)

                 Clear to `0' by the MicroConverter when the timer is counting up (2nd half)

Bit  Name                        Table 27: PWMCFG MMR Bit Descriptions
                 Description
9    CHOPLO      low-side Gate Chopping enable bit
                 high-side Gate Chopping enable bit
8    CHOPHI      PWM Gate Chopping Period (unsigned)

0:7  GDCLK

                              Table 28: PWMEN MMR bit descriptions

Bit  Name        Description

8    0H0L_XOVR   Channel 0 Output Crossover Enable Bit

                 Set to `1' by the user to enable channel 0 output crossover

                 Clear to `0' by the user to disable channel 0 output crossover

7    1H1L_XOVR   Channel 1 Output Crossover Enable Bit

                 Set to `1' by the user to enable channel 1 output crossover

                 Clear to `0' by the user to disable channel 1 output crossover

6    2H2L_XOVR   Channel 2 Output Crossover Enable Bit

                 Set to `1' by the user to enable channel 2 output crossover

                 Clear to `0' by the user to disable channel 2 output crossover

5    0L_EN       AL Output Enable Bit

                 Set to `1' by the user to disable the 0L output of the PWM

                 Clear to `0' by the user to enable the 0L output of the PWM

4    0H_EN       AH Output Enable Bit

                 Set to `1' by the user to disable the 0H output of the PWM

                 Clear to `0' by the user to enable the 0H output of the PWM

3    1L_EN       BL Output Enable Bit

                 Set to `1' by the user to disable the 1L output of the PWM

                 Clear to `0' by the user to enable the 1L output of the PWM

2    1H_EN       BH Output Enable Bit

                 Set to `1' by the user to disable the 1H output of the PWM

                 Clear to `0' by the user to enable the 1H output of the PWM

1    2L_EN       CL Output Enable Bit

                 Set to `1' by the user to disable the 2L output of the PWM

                 Clear to `0' by the user to enable the 2L output of the PWM

0    2H_EN       CH Output Enable Bit

                 Set to `1' by the user to disable the 2H output of the PWM

                 Clear to `0' by the user to enable the 2H output of the PWM

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Preliminary Technical Data                                                                    ADuC702x Series

GENERAL PURPOSE I/O                                                     Table 30: GPIO pin function Descriptions

The ADuC702x provides 40 General Purpose bi-directional I/O      Port Pin                Configuration
pins (GPIO). All I/O pins are 5V tolerant which means that the                       00
GPIOs support an input voltage of 5V. In general many of the                             01       10        11
GPIO pins have multiple functions, see Table 30 for the pin                                             PLAI[7]
function definition. By default the GPIO pins are configured in         P0.0 GPIO CMP             MS2
GPIO mode. All GPIO pins have internal pull up resistor and                                                  -
their drive capability is 1.6mA.                                        P0.1 GPIO PWM2H BLE                  -
                                                                                                        ADCBUSY
                                                                        P0.2 GPIO PWM2L BHE             PLAO[1]

                                                                        P0.3 GPIO TRST            A16

The 40 GPIO are grouped in 5 ports, port 0 to 4. Each port is    0 P0.4 GPIO PWMTRIP MS1
controlled by four MMRs:                                                         IRQ0
- GPxCON: Port x Control Register, selects the function of
                                                                        P0.5 GPIO        ADCBUSY  MS0 PLAO[2]
  each pin of port x. as described in Table 29                                   IRQ1
- GPxDAT: Port x Configuration and Data Register. It
                                                                        P0.6 GPIO        MRST      AE   PLAO[3]
  configures the direction of the GPIO pins of port x, sets the         P0.7 GPIO        ECLK      SIN  PLAO[4]
  output value for the pins configured as output and receives           P1.0 GPIO         SIN     SCL0  PLAI[0]
  the stores the input value of the pins configured as input.           P1.1 GPIO        SOUT     SDA0  PLAI[1]
- GPxSET: data set port x                                               P1.2 GPIO         RTS     SCL1  PLAI[2]
- GPxCLR: data clear port x                                             P1.3 GPIO         CTS     SDA1  PLAI[3]
With x representing the port number.                             1 P1.4 GPIO                      CLK   PLAI[4]
                                                                                           RI
See Table 6 page 3 for address location of these 20 registers.                   IRQ2

The default value of GPxCON is 0x00000000, all port pins are            P1.5 GPIO        DCD      MISO PLAI[5]
defined as GPIO, except GP0CON which is 0x01001000 in                            IRQ3
order to make the TRST and MRST functions available at reset.
                                                                        P1.6 GPIO        DSR      MOSI PLAI[6]

       Table 29: GPxCON MMR Bit Descriptions                            P1.7 GPIO        DTR      CSL PLAO[0]
        Description
Bit     Reserved                                                        P2.0 GPIO CONVS SOUT PLAO[5]
31-30   Select function of Px.7 pin
29-28   Reserved                                                        P2.1 GPIO PWM0H WS PLAO[6]
27-26   Select function of Px.6 pin
25-24   Reserved                                                        P2.2 GPIO PWM0L           RS PLAO[7]
23-22   Select function of Px.5 pin
21-20   Reserved                                                 2 P2.3 GPIO             -        AE              -
19-18   Select function of Px.4 pin
17-16   Reserved                                                        P2.4 GPIO PWM0H MS0                       -
15-14   Select function of Px.3 pin
13-12   Reserved                                                        P2.5 GPIO PWM0L MS1                       -
11-10   Select function of Px.2 pin
9-8     Reserved                                                        P2.6 GPIO PWM1H MS2                       -
7-6     Select function of Px.1 pin
5-4     Reserved                                                        P2.7 GPIO PWM1L MS3                       -
3-2     Select function of Px.0 pin
1-0                                                                     P3.0 GPIO PWM0H AD0 PLAI[8]

                                                                        P3.1 GPIO PWM0L AD1 PLAI[9]

                                                                        P3.2 GPIO PWM1H AD2 PLAI[10]

                                                                 3 P3.3 GPIO PWM1L                AD3 PLAI[11]
                                                                        P3.4 GPIO PWM2H           AD4 PLAI[12]

                                                                        P3.5 GPIO PWM2L AD5 PLAI[13]

                                                                        P3.6 GPIO PWMTRIP AD6 PLAI[14]

                                                                        P3.7 GPIO PWMSYNC AD7 PLAI[15]

                                                                 4 P4.0 GPIO             -        AD8 PLAO[8]

                                                                        P4.1 GPIO        -        AD9 PLAO[9]

                                                                        P4.2 GPIO        -        AD10 PLAO[10]

                                                                        P4.3 GPIO        -        AD11 PLAO[11]

                                                                        P4.4 GPIO        -        AD12 PLAO[12]

                                                                        P4.5 GPIO        -        AD13 PLAO[13]

                                                                        P4.6 GPIO        -        AD14 PLAO[14]

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ADuC702x Series                               Preliminary Technical Data

P4.7 GPIO        -  AD15 PLAO[15]

                    Rev. PrB | Page 50 of 80
Preliminary Technical Data                                                                                 ADuC702x Series

Bit                                               Table 31: GPxDAT MMR Bit Descriptions
31-24
       Description
23-16
15-8   Direction of the data:
7-0    Set to `1' by the user to configure the GPIO pin as an output
       Clear to `0' by the user to configure the GPIO pin as an input
       Port x data output

       Reflect the state of Port x pins at reset (read only)

       Port x data input (read only)

Bit                                                Table 32: GPxSET MMR Bit Descriptions
31-24
23-16  Description

15-0   Reserved

       Data port x set bit:
       Set to `1' by the user to set bit on port x. will also set the corresponding bit in the GPxDAT MMR
       Clear to `0' by the user will not affect the data out
       Reserved

Bit                                               Table 33: GPxCLR MMR Bit Descriptions
31-24
23-16  Description

15-0   Reserved

       Data port x clear bit:
       Set to `1' by the user to clear bit on port x, will also clear the corresponding bit in the GPxDAT MMR
       Clear to `0' by the user will not affect the data out
       Reserved

                            Rev. PrB | Page 51 of 80
ADuC702x Series                                                                   Preliminary Technical Data

SERIAL PORT MUX                                                   supports various word length, stop bits and parity generation
                                                                  options selectable in the configuration register.

The Serial Port Mux multiplexes the serial port peripherals (two  Baud rate generation
I2C, SPI, UART) and the Programmable Logic Array (PLA) to a
set of ten GPIO pins. Each pin must be configured to one of its   There is two way of generating the UART baudrate.
specific I/O function as described in Table 34.                   - Normal 450 UART baudrate generation:
                                                                  The baudrate is a divided version of the core clock using the
      GPIO         UART UART/I2C/SPI                PLA           value in COMDIV0 and COMDIV1 MMRs (16-bit value, DL).
        00                                            11
      P1.0          01   10                       PLAI[0]
      P1.1                                        PLAI[1]
SPM0  P1.2         SIN   I2C0SCL                  PLAI[2]
SPM1  P1.3                                        PLAI[3]
SPM2  P1.4         SOUT  I2C0SDA                  PLAI[4]                         Baudrate     =     45.088MHz
SPM3  P1.5                                        PLAI[5]                                         2CD 16 2 DL
SPM4  P1.6         RTS   I2C1SCL                  PLAI[6]
SPM5  P1.7                                        PLAO[0]
SPM6  P0.7         CTS   I2C1SDA                  PLAO[4]         The following table gives some common baudrate values:
SPM7  P2.0                                        PLAO[5]
SPM8                RI   SPICLK
SPM9
                   DCD   SPIMISO                                  Baudrate CD                  DL          Actual   % error
                                                                                                          baudrate
                   DSR   SPIMOSI

                   DTR   SPICSL                                   9600            0            92h        9651      0.53%

                   ECLK  SIN                                      19200           0            49h        19301     0.53%

               CONV      SOUT                                     115200          0            0Ch        117417    1.92%

               Table 34: SPM configuration                        9600            3            12h        9785      1.92%

Table 34 details the mode for each of the SPMUX GPIO pins.        19200           3            9h         19569     1.92%
This configuration has to be done via the GP0CON, GP1CON
and GP2CON MMRs. By default these ten pins are configured         115200          3            1h         88062     23.55%
as GPIOs.
                                                                               Table 36: baudrate using the normal baudrate generator

UART SERIAL INTERFACE                                             - Using the fractional divider:

The UART peripheral is a full-duplex Universal Asynchronous       The fractional divider combined with the normal baudrate
Receiver/Transmitter, fully compatible with the 16450 serial      generator allows the generating of a wider range of more
port standard. The UART performs serial-to-parallel conversion    accurate baudrates.
on data characters received from a peripheral device or a
MODEM, and parallel-to-serial conversion on data characters       Core Clock      /2                FBEN
received from the CPU. The UART includes a fractional divider
for baudrate generation and has a network addressable mode.                                               /16DL     UART
The UART function is made available on the following 10 pins
of the ADuC702x:                                                                  /(M+N/2048)

Pin            Signal Description                                                       Figure 26: baudrate generation options
SPM0 (mode 1)
SPM1 (mode 1)  RTS       Request To Send                          Calculation of the baudrate using fractional divider is as follow:
SPM2 (mode 1)
SPM3 (mode 1)  CTS       Clear To Send                                                              45.088MHz
SPM4 (mode 1)
SPM5 (mode 1)  SIN       Serial Receive Data                      Baudrate =            2CD 16 DL 2 (M + N )
SPM6 (mode 1)
SPM7 (mode 1)  SOUT Serial Transmit Data
SPM8 (mode 2)
SPM9 (mode 2)  RI        Ring Indicator                                                                             2048

               DCD       Data Carrier Detect                                       N                 45.088MHz
                                                                                  2048     Baudrate 2CD 16
               DSR       Data Set Ready                                     M  +        =                           DL 2

               DTR       Data Terminal Ready

               SIN       Serial Receive Data                      Example:

                 SOUT Serial Transmit Data                        Generation of 9600 baud with CD bits = 3. The previous table
                                                                  gives DL = 12h.
               Table 35: UART signal description

The serial communication adopts a asynchronous protocol that

                                                  Rev. PrB | Page 52 of 80
Preliminary Technical Data                                                      ADuC702x Series

     M + N = 45.088MHz                                    UART registers definition
           2048 9600 23 16 18 2
                                                          The UART interface consists on 12 registers namely:
                     M + N = 1.019
                           2048                           - COMTX: 8-bit transmit register
                                                          - COMRX: 8-bit receive register
M = 1 and N = 0.019 x 2048 = 39                           - COMDIV0: divisor latch (low byte)

     Baudrate =      45.088MHz                              COMTX, COMRX and COMDIV0 share the same address
                                                            location. COMTX and COMTX can be accessed when bit 7
                     23 16 18 2 (1 + 39 )             in COMCON0 register is cleared. COMDIV0 can be accessed
                                    2048                    when bit 7 of COMCON0 is set.
                                                          - COMDIV1: divisor latch (high byte)
Baudrate = 9602 bps                                       - COMCON0: line control register
                                                          - COMSTA0: line status register
Error = 0.02% compared to 1.92% with the normal baudrate  - COMIEN0: interrupt enable register
generator.                                                - COMIID0: interrupt identification register
                                                          - COMCON1: modem control register
                                                          - COMSTA1: modem status register
                                                          - COMDIV2: 16-bit fractional baud divide register
                                                          - COMSCR: 8-bit scratch register used for temporary storage.
                                                            Also used in network addressable UART mode.

Bit  Name                            Table 37: COMCON0 MMR Bit Descriptions

7    DLAB            Description

6    BRK             Divisor latch access
                     Set by user to enable access to COMDIV0 and COMDIV1 registers
5    SP              Cleared by user to disable access to COMDIV0 and COMDIV1 and enable access to COMRX and
                     COMTX
4    EPS             Set break.
                     Set by user to force SOUT to 0
3    PEN             Cleared to operate in normal mode
                     Stick parity
2    STOP            Set by user to force parity to defined values:
                     1 if EPS = 1 and PEN = 1
1-0  WLS             0 if EPS = 0 and PEN = 1
                     Even parity select bit
                     Set for even parity
                     Cleared for odd parity
                     Parity enable bit:
                     Set by user to transmit and check the parity bit
                     Cleared by user for no parity transmission or checking
                     Stop bit
                     Set by user to transmit 1.5 Stop bit if the Word Length is 5 bits or 2 Stop bits if the word length is 6, 7
                     or 8 bits. The receiver checks the first Stop bit only, regardless of the number of Stop bits selected
                     Cleared by user to generate 1 Stop bit in the transmitted data
                     Word length select:
                     00 = 5 bits
                     01 = 6 bits
                     10 = 7 bits
                     11 = 8 bits

                                                 Rev. PrB | Page 53 of 80
ADuC702x Series                                                     Preliminary Technical Data

Bit  Name                           Table 38: COMSTA0 MMR Bit Descriptions

7                   Description

6    TEMT           Reserved

5    THRE           COMTX empty status bit
                    Set automatically if COMTX is empty
4    BI             Cleared automatically when writing to COMTX
                    COMTX and COMRX empty
3    FE             Set automatically if COMTX and COMRX are empty
                    Cleared automatically when one of the register receives data
2    PE             Break error
                    Set when SIN is held low for more than the maximum word length
1    OE             Cleared automatically
                    Framing error
0    DR             Set when invalid stop bit
                    Cleared automatically
                    Parity error
                    Set when a parity error occurs
                    Cleared automatically
                    Overrun error
                    Set automatically if data are overwrite before been read
                    Cleared automatically
                    Data ready
                    Set automatically when COMRX is full
                    Cleared by reading COMRX

Bit  Name                           Table 39: COMIEN0 MMR Bit Descriptions

7-4                 Description

3    EDSSI          Reserved

2    ELSI           Modem status interrupt enable bit
                    Set by user to enable generation of an interrupt if any of COMSTA1[3:0] are set
1    ETBEI          Cleared by user
                    RX status interrupt enable bit
0    ERBFI          Set by user to enable generation of an interrupt if any of COMSTA0[3:0] are set
                    Cleared by user
                    Enable transmit buffer empty interrupt
                    Set by user to enable interrupt when buffer is empty during a transmission
                    Cleared by user
                    Enable receive buffer full interrupt
                    Set by user to enable interrupt when buffer is full during a reception
                    Cleared by user

                              Table 40: COMIID0 MMR Bit Descriptions

Bit 2-1      Bit 0  Priority  Definition                              Clearing operation
Status bits  NINT
00           1      1         No interrupt                            Read COMSTA0
11           0      2         Receive line status interrupt           Read COMRX
10           0      3         Receive buffer full interrupt           Write data to COMTX or read COMIID0
01           0      4         Transmit buffer empty interrupt         Read COMSTA1 register
00           0                Modem status interrupt

                                          Rev. PrB | Page 54 of 80
Preliminary Technical Data                                                        ADuC702x Series

Bit    Name                       Table 41: COMCON1 MMR Bit Descriptions

7-5               Description

4      LOOPBACK   Reserved

1      RTS        Loop back
                  Set by user to enable loop back mode. In loop back mode the SOUT is forced high. Also the modem
0      DTR        signals are directly connected to the status inputs (RTS to CTS, DTR to DSR, OUT1 to RI and OUT2 to
                  DCD)
                  Request to send
                  Set by user to force the RTS output to 0
                  Cleared by user to force the RTS output to 1
                  Data terminal ready
                  Set by user to force the DTR output to 0
                  Cleared by user to force the DTR output to 1

Bit    Name                       Table 42: COMSTA1 MMR Bit Descriptions

7      DCD        Description

6      RI         Data carrier detect

5      DSR        Ring indicator

4      CTS        Data set ready

3      DDCD       Clear to send

2      TERI       Delta DCD
                  Set automatically if DCD changed state since COMSTA1 last read
1      DDSR       Cleared automatically by reading COMSTA1
                  Trailing edge RI
0      DCTS       Set if NRI changed from 0 to 1 since COMSTA1 last read
                  Cleared automatically by reading COMSTA1
                  Delta DSR
                  Set automatically if DSR changed state since COMSTA1 last read
                  Cleared automatically by reading COMSTA1
                  Delta CTS
                  Set automatically if CTS changed state since COMSTA1 last read
                  Cleared automatically by reading COMSTA1

Bit    Name                       Table 43: COMDIV2 MMR Bit Descriptions

15     FBEN       Description

14-13  FBM[1-0]   Fractional baudrate generator enable bit
12-11  FBN[10-0]  Set by user to enable the fractional baudrate generator
10-0              Cleared by user to generate baudrate using the standard 450 UART baudrate generator
                  Reserved

                  M. if FBM = 0, M = 4

                  N

                            Rev. PrB | Page 55 of 80
ADuC702x Series                                                                Preliminary Technical Data

Network addressable UART mode                                         scratch register is the transmitted network address control bit.
                                                                      If set to 1, the device is transmitting an address. If cleared to
This mode allows connecting the MicroConverter on a 256-              0, the device is transmitting data.
node serial network, either as a hardware single-master or via      - COMIEN1: 8-bit network enable register.
software in a multi-master network. Bit 7 of COMIEN1 (ENAM          - COMIID1: 8-bit network interrupt register. Bit 7 to 4 are
bit) must be set to enable UART in network addressable mode.          reserved. See Table 45.
                                                                    - COMADR: 8-bit read and write network address register.
Note that there is no parity check in this mode, the parity bit is    Holds the address the network addressable UART checks for.
used for address.                                                     On receiving this address the device interrupts the processor
                                                                      and/or sets the appropriate status bit in COMIID1.
Network addressable UART register definitions                         COMIEN1, COMIID1 and COMADR are used only in
                                                                      network addressable UART mode.
Three additional register:
- COMSCR: 8-bit scratch register used for temporary storage.

  In network address mode, the least significant bit of the

Bit  Name                           Table 44: COMIEN1 MMR Bit Descriptions

7    ENAM           Description

6    E9BT           Network address mode Enable bit
                    set by user to enable network address mode
5    E9BR           cleared by user to disable network address mode
                    9-bit transmit enable bit
4    ENI            Set by user to enable 9-bit transmit. ENAM must be set
                    Cleared by user to disable 9-bit transmit
3    E9BD           9-bit receive enable bit
                    Set by user to enable 9-bit receive. ENAM must be set
2    ETD            Cleared by user to disable 9-bit receive
                    network interrupt Enable bit
1    NABP
                    Word length
0    NAB            Set for 9-bit data. E9BT has to be cleared.
                    Cleared for 8-bit data
                    Transmitter pin driver Enable bit
                    Set by user to enable SOUT pin as an output in slave mode or multi-master mode
                    Cleared by user, SOUT is three-state
                    Network address bit, interrupt polarity bit

                    Network address bit
                    Set by user to transmit the slave's address
                    Cleared by user to transmit data

                              Table 45: COMIID1 MMR Bit Descriptions

Bit 3-1      Bit 0  priority  Definition                              Clearing operation
Status bits  NINT
000          1      2         No interrupt                            Read COMRX
110          0      3         Matching network address                Write data to COMTX or read COMIID0
101          0      1         Address transmitted, buffer empty       Read COMSTA0
011          0      2         Receive line status interrupt           Read COMRX
010          0      3         Receive buffer full interrupt           Write data to COMTX or read COMIID0
001          0      4         Transmit buffer empty interrupt         Read COMSTA1 register
000          0                Modem status interrupt

                                          Rev. PrB | Page 56 of 80
Preliminary Technical Data                                                                     ADuC702x Series

SERIAL PERIPHERAL INTERFACE                                        SPIDIV register as follow:

The ADuC702x integrates a complete hardware Serial                 f serialclock  =                 f coreclock
Peripheral Interface (SPI) on-chip. SPI is an industry standard                                2 (1 + SPIDIV )
synchronous serial interface that allows eight bits of data to be
synchronously transmitted and received simultaneously, i.e., full  The maximum serial bit clock frequency is 1/8 of the core clock
duplex up to a maximum bit rate of 5.6Mbs. The SPI Port can        which, based on a maximum core clock frequency of 45MHz is
be configured for Master or Slave operation and typically          just above 5.6Mbs.
consists of four pins, namely:
                                                                   In slave mode the SPICON register must be configured with the
MISO (Master In, Slave Out Data I/O Pin)                           phase and polarity of the expected input clock.
The MISO (master in slave out) pin is configured as an input
line in master mode and an output line in slave mode. The          In both master and slave modes, the data is transmitted on one
MISO line on the master (data in) should be connected to the       edge of the SCL signal and sampled on the other. It is important
MISO line in the slave device (data out). The data is transferred  therefore that the polarity and phase are configured the same
as byte wide (8-bit) serial data, MSB first.                       for the master and slave devices.

MOSI (Master Out, Slave In Pin)                                    Chip Select (CS) Input Pin
The MOSI (master out slave in) pin is configured as an output
line in master mode and an input line in slave mode.               In SPI Slave Mode, a transfer is initiated by the assertion of CS
The MOSI line on the master (data out) should be connected to      which is an active low input signal. The SPI port will then
the MOSI line in the slave device (data in). The data is           transmit and receive 8-bit data until the transfer is concluded by
transferred as byte wide (8-bit) serial data, MSB first.           desassertion of CS . In slave mode CS is always an input.

SCL (Serial Clock I/O Pin)                                         SPI registers definition
The master serial clock (SCL) is used to synchronize the data
being transmitted and received through the MOSI SCL period.        The following MMR registers are used to control the SPI
Therefore, a byte is transmitted/received after eight SCL          interface:
periods. The SCL pin is configured as an output in master mode
and as an input in slave mode.                                     - SPICON: 16-bit control register
                                                                   - SPISTA: 8-bit read only status register
In master mode polarity and phase of the clock are controlled      - SPIDIV: 8-bit serial clock divider register
by the SPICON register, and the bit-rate is defined in the         - SPITX: 8-bit write only transmit register
                                                                   - SPIRX: 8-bit read only receive register

Bit                                                Table 46: SPICON MMR Bit Descriptions
15-13
12     Description

11     Reserved
10
9      Continuous transfer enable
8      Set by user to enable continuous transfer.
       In master mode the transfer will continue until no valid data is available in the TX register. CS will be asserted and remain
       asserted for the duration of each 8-bit serial transfer until TX is empty
       Cleared by user to disable continuous transfer. Each transfer consists of a single 8-bit serial transfer. If valid data exists in
       the SPITX register then a new transfer is initiated after a stall period
       Loop back enable
       Set by user to connect MISO to MOSI and test software
       Cleared by user to be in normal mode
       Slave output enable
       Set by user to enable the slave output
       Cleared by user to disable slave output
       Slave select input enable
       Set by user in master mode to enable the output
       SPIRX overflow overwrite enable
       Set by user, the valid data in the RX register is overwritten by the new serial byte received

                                                                                 Rev. PrB | Page 57 of 80
ADuC702x Series                                                                         Preliminary Technical Data

     Cleared by user, the new serial byte received is discarded

7    SPITX underflow mode

     Set by user to transmit the previous data

     Cleared by user to transmit 0

6    Transfer and interrupt mode (master mode)

     Set by user to initiate transfer with a write to the SPITX register. Interrupt will occur when TX is empty

     Cleared by user to initiate transfer with a read of the COMRX register. Interrupt will occur when RX is full

5    LSB first transfer enable bit

     Set by user the LSB is transmitted first

     Cleared by user the MSB is transmitted first

4    Reserved

3    Serial clock polarity mode bit

     Set by user, the serial clock idles high

     Cleared by user the serial clock idles low

2    Serial clock phase mode bit

     Set by user, the serial clock pulses at the beginning of each serial bit transfer

     Cleared by user, the serial clock pulses eat end of each serial bit transfer

1    Master mode enable bit

     Set by user to enable master mode

     Cleared by user to enable slave mode

0    SPI enable bit

     Set by user to enable the SPI

     Cleared to disable the SPI

                                              Table 47: SPISTA MMR Bit Descriptions

Bit  Description

7-6  Reserved

5    SPIRX data register overflow status bit

     Set if SPIRX is overflowing

     Cleared by reading SPISRX register

4    SPIRX data register IRQ

     Set automatically if bit 3 or 5 are set

     Cleared by reading SPIRX register

3    SPIRX data register full status bit

     Set automatically if a valid data is present in the SPIRX register

     Cleared by reading SPIRX register

2    SPITX data register underflow status bit

     Set automatically if SPITX is under flowing

     Cleared by writing in the SPITX register

1    SPITX data register IRQ

     Set automatically if bit 0 is clear or bit 2 is set

     Cleared by writing in the SPITX register or if finished transmission disabling the SPI

0    SPITX data register empty status bit

     Set by writing to SPITX to send data. This bit is set during transmission of data

     Cleared when SPITX is empty

                                                          Rev. PrB | Page 58 of 80
Preliminary Technical Data                                                                     ADuC702x Series

I2C COMPATIBLE INTERFACES                                                 f serialclock  =                  f coreclock
                                                                                            2 (2 + I 2C0DIVH + I 2C0DIVL)
The ADuC702x supports two fully licensed* I2C interfaces. The I2C
interfaces are both implemented as a full hardware master and      Slave addresses
slave interface. The two I2C interfaces being identical, this
document will describe only I2C0 in detail.                        The registers I2C0ID0, I2C0ID1, I2C0ID2 and I2C0ID3
                                                                   contain the device IDs. The device compares the four I2C0IDx
The two pins used for data transfer, SDA and SCL are               registers to the address byte. The 7 most significant bits of
configured in a Wired-AND format that allows arbitration in a      either ID register must be identical to that of the 7 most
multi-master system.                                               significant bits of the first address byte received to be correctly
                                                                   addressed. The LSB of the ID registers, transfer direction bit, is
The I2C bus peripheral's addresses in the I2C bus system is        ignored in the process of address recognition.
programmed by the user. This ID can be modified at any time
while a transfer is not in progress. The user can configure the    I2C registers description
interface to respond to four slave addresses.
                                                                   The I2C peripheral interface consists on 17 8-bit MMRs:
The transfer sequence of a I2C system consists of a master device
initiating a transfer by generating a START condition while the    - I2C0CFG: configuration register described Table 48
bus is idle. The master transmits the address of the slave device  - I2C0DIVH, I2C0DIVL: clock divider registers
and the direction of the data transfer in the initial address      - I2C0SRX, I2C0STX, and I2C0SSTA: respectively receive,
transfer. If the master does not loose arbitration and the slave
acknowledges then the data transfer is initiated. This continues     transmit and status register for the slave channel. The status
until the master issues a STOP condition and the bus becomes         register is described Table 49.
idle.                                                              - I2C0ID0, I2C0ID1, I2C0ID2 and I2C0ID3: slave address
                                                                     device ID register
The I2C peripheral master and slave functionality are              - I2C0MRX, I2C0MTX, and I2C0MSTA: respectively receive,
independent and may be active simultaneously.                        transmit and status register for the master channel. The status
                                                                     register is described Table 50.
A slave is activated when a transfer has been initiated on the     - I2C0CNT: Master receive data count register. If a master read
bus. If it is not being addressed it will remain inactive until      transfer sequence is initiated, the I2C0CNT register denotes
another transfer is initiated. This also allows a master device      the number of bytes to be read from the slave device.
which looses arbitration to respond as a slave in the same cycle.  - I2C0ADR: master address byte register. The I2C0ADR value
                                                                     is the address of the device the master wants to communicate
Serial Clock Generation                                              with, it will be transmitted automatically at the start of a
The I2C master in the system generates the serial clock for a        master transfer sequence if there is no valid data in the
transfer. The master channel can be configured to operate in         I2C0MTX register when setting the master enable bit.
Fast mode (400 kHz) or Standard mode (100 kHz).                    - I2C0ALT: hardware general call ID register, used in slave
                                                                     mode

The bit-rate is defined in the I2C0DIVH and I2C0DIVL
MMRs as follow :

                                     Table 48: I2C0CFG MMR Bit Descriptions

Bit  Description

7    Master serial clock enable bit

     Set by user to enable generation of the serial clock in master mode

     Cleared by user to disable serial clock in master mode

6    Loop back enable bit

     Set by user to internally connect the transition to the reception, to test user software

     Cleared by user to operate in normal mode

5    START back-off disable bit

     Set by user in multi-master mode. If losing arbitration the master will try to transmit again straight away

     Cleared by user to enable START back-off. The master after losing arbitration will wait before trying to transmit again

4    Hardware general call enable (bit 3 must be set)

     Set by user to enable hardware general call

     Cleared by user to disable hardware general call

                                                       Rev. PrB | Page 59 of 80
ADuC702x Series                                                                  Preliminary Technical Data

3    General call enable bit

     Set by user to address every device on the I2C bus

     Cleared by user to operate in normal mode

2    Reserved

1    Master enable bit

     Set by user to enable the master I2C channel

     Cleared by user to disable the master I2C channel

0    Slave enable bit

     Set by user to enable the slave I2C channel. A slave transfer sequence will be monitored for the device address in I2C0ID0,

     I2C0ID1, I2C0ID2 and I2C0ID3. if the device address is recognised the part will participate in the slave transfer sequence

     Cleared by user to disable the slave I2C channel

                                       Table 49: I2C0SSTA MMR Bit Descriptions

Bit  Description

7    Transmit FIFO flush

     Set by user to flush the transmit FIFO

     Cleared by user to operate in normal mode

6    Slave busy

     Set automatically if the slave is busy

     Cleared automatically

5    No ACK

     Set if master asking for data and no data is available

     Cleared automatically

4    Slave receive FIFO overflow

     Set automatically if the slave receive FIFO is overflowing

     Cleared automatically by reading I2C0SRX

3    Slave receive IRQ

     Set after receiving data

     Cleared automatically by reading the I2C0SRX register

2    Slave transmit IRQ

     Set at the end of a transmission

     Cleared automatically by writing to the I2C0STX register

1    Slave transmit FIFO underflow

     Set automatically if the slave transmit FIFO is underflowing

     Cleared automatically by writing to the I2C0STX register

0    Slave transmit FIFO empty

     Set automatically if the slave transmit FIFO is empty

     Cleared automatically by writing to the I2C0STX register

                                       Table 50: I2C0MSTA MMR Bit Descriptions

Bit  Description

7    Transmit FIFO flush

     Set by user to flush the transmit FIFO

     Cleared by user to operate in normal mode

6    Master busy

     Set automatically if the master is busy

     Cleared automatically

5    Arbitration loss

     Set in multi-master mode if another master has the bus

     Cleared when the bus becomes available

                                                       Rev. PrB | Page 60 of 80
Preliminary Technical Data                                                  ADuC702x Series

4  No ACK

   Set automatically, if the master receive FIFO is full, the master doesn't acknowledge the data received

   Cleared automatically

3  Master receive FIFO overflow

   Set automatically if the master receive FIFO is overflowing

   Cleared automatically by reading I2C0MRX

2  Master receive IRQ

   Set after receiving data

   Cleared automatically by reading the I2C0MRX register

1  Master transmit IRQ

   Set at the end of a transmission

   Cleared automatically by writing to the I2C0MTX register

0  Master TX FIFO empty

   Set automatically if the master transmit FIFO is empty

   Cleared automatically by writing to the I2C0MTX register

* Purchase of licensed I2C components of Analog Devices or one of its
sublicensed Associated Companies conveys a license for the purchaser
under the Philips I2C Patent Rights to use the ADuC702X in an I2C system,
provided that the system conforms to the I2C Standard Specification as
defined by Philips.

                                             Rev. PrB | Page 61 of 80
ADuC702x Series                                                                 Preliminary Technical Data

PROGRAMMABLE LOGIC ARRAY (PLA)                                      of block 0 is fed back to the input 0 of mux 0 of element 0 of
                                                                    block 1.
The ADuC702x integrates a fully Programmable Logic Array
(PLA) which consists of two independent but interconnected                      PLA Block 0   PLA Block 1
PLA blocks. Each block consists of eight PLA elements, which
gives a total of 16 PLA elements.                                   Element Input Output Element Input Output

A PLA element contains a two-input lookup table that can be         0           P1.0 P1.7 8              P3.0 P4.0
configured to generate any logic output function based on two
inputs and a flip-flop as represented in Figure 27 below.           1           P1.1 P0.4 9              P3.1 P4.1

                                                                    2           P1.2 P0.5 10             P3.2 P4.2

                                                                    3           P1.3 P0.6 11             P3.3 P4.3

                                                                    4           P1.4 P0.7 12             P3.4 P4.4

     0          2A                                                  5           P1.5 P2.0 13             P3.5 P4.5

                                             4                      6           P1.6 P2.1 14             P3.6 P4.6

                      LOOK-UP

                3 B TABLE                                           7           P0.0 P2.2 15             P3.7 P4.7

     1                                                                          Table 51: element input/output

                                                                    PLA MMRs interface

                Figure 27: PLA element                              The PLA peripheral interface consists on 21 MMRs:

In total, 30 GPIO pins are available on the ADuC702x for the        - PLAELMx: element0 to element 15 control registers,
PLA. These include 16 input pins and 14 output pins. They need        configure the input and output mux of each element, select
to be configured in the GPxCON register as PLA pins before            the function in the lookup table and bypass/use the flip-flop.
using the PLA. Note that the comparator output is also included
as one of the 16 input pins.                                        - PLACLK: clock selection for the flip-flops of block 0 and
                                                                      clock selection for the flip-flops of block 1
The PLA is configured via a set of user MMRs and the output(s)
of the PLA can be routed to the internal interrupt system, to the   - PLAIRQ: enable IRQ0 or/and IRQ1 and select the source of
CONVSTART signal of the ADC, to a MMR or to any of the 16             the IRQ
PLA output pins.
                                                                    - PLAADC: PLA source fro ADC start conversion signal
The interconnection between the two blocks is supported by          - PLADIN: data input MMR for PLA
connecting output of element 7 of block 1 fed back to the input     - PLADOUT: data output MMR for PLA. This register is
0 of mux 0 of element 0 of block 0, and the output of element 7
                                                                      always updated.

                                                                    A PLA tool is provided in the development system to easily
                                                                    configure the PLA.

                                        Table 52: PLAELMx MMR Bit Descriptions

Bit  Description                                      PLAELM0                   PLAELM1 - 7  PLAELM8 PLAELM9-15

31-11 Reserved

10-9 Mux (0) control, select feedback from:        00 element 15              element 0    element 7          element 8
                                                                                element 2    element 10         element 10
                                                   01 element 2               element 4    element 12         element 12
                                                                                element 6    element 14         element 14
                                                   10 element 4               element 1    element 9          element 9
                                                                                element 3    element 11         element 11
                                                   11 element 6               element 5    element 13         element 13
                                                                                element 7    element 15         element 15
8-7  Mux (1) control, select feedback from:        00 element 1

                                                   01 element 3

                                                   10 element 5

                                                   11 element 7

6    Mux (2) control

     Set by user to select the output of mux (1)

     Cleared by user to select the bit value from PLADIN

5    Mux (3) control

     Set by user to select the input pin of the particular element

     Cleared by user to select the output of mux (0)

4-1  Look-up table control 0000 0

                               0001 NOR

                               0010 B AND NOT A

                                                      Rev. PrB | Page 62 of 80
Preliminary Technical Data                                                               ADuC702x Series

                                 0011 NOT A

                                 0100 A AND NOT B

                                 0101 NOT B

                                 0110 EXOR

                                 0111 NAND

                                 1000 AND

                                 1001 EXNOR

                                 1010 B

                                 1011 NOT A OR B

                                 1100 A

                                 1101 A OR NOT B

                                 1110 OR

                                 1111 1

0      Mux (4) control

       Set by user to bypass the flip-flop

       Cleared by user to select the flip-flop. Cleared by default

                                            Table 53: PLACLK MMR Bit Descriptions

Bit    Description

7      Reserved

6-4    Block1 clock source selection:

       000 GPIO clock on P0.5

       001 GPIO clock on P0.0

       010 GPIO clock on P0.7

       011 HCLK

       100 OCLK

       101 - Timer 1 overflow

       Other Reserved

3      Reserved

2-0    Block0 clock source selection:

       000 GPIO clock on P0.5

       001 GPIO clock on P0.0

       010 GPIO clock on P0.7

       011 HCLK

       100 OCLK

       101 - Timer 1 overflow

       Other Reserved

Bit                                               Table 54: PLAIRQ MMR Bit Descriptions
15-13
12     Description

11-8   Reserved

7-5    PLA IRQ1 enable bit
4      Set by user to enable IRQ1 output from PLA
       Cleared by user to disable IRQ1 output from PLA
       PLA IRQ1 source
       0000 PLA element 0
       0001 PLA element 1
       ...
       1111 PLA element 15
       Reserved

       PLA IRQ0 enable bit
       Set by user to enable IRQ0 output from PLA
       Cleared by user to disable IRQ0 output from PLA

                                                     Rev. PrB | Page 63 of 80
ADuC702x Series                                                                Preliminary Technical Data

3-0    PLA IRQ0 source

       0000 PLA element 0

       0001 PLA element 1

       ...

       1111 PLA element 15

                                        Table 55: PLAADC MMR Bit Descriptions

Bit    Description

31-5 Reserved

4      ADC start conversion enable bit

       Set by user to enable ADC start conversion from PLA

       Cleared by user to disable ADC start conversion from PLA

3-0    ADC start conversion source

       0000 PLA element 0

       0001 PLA element 1

       ...

       1111 PLA element 15

                                        Table 56: PLADIN MMR Bit Descriptions

Bit    Description
31-16  Reserved
15-0   Input Bit to element 15-0

                                        Table 57: PLADOUT MMR Bit Descriptions

Bit    Description
31-16  Reserved
15-0   Output Bit from element 15-0

                                        Rev. PrB | Page 64 of 80
Preliminary Technical Data                                      ADuC702x Series

PROCESSOR REFERENCE PERIPHERALS                                 IRQ

INTERRUPT SYSTEM                                                The IRQ is the exception signal to enter the IRQ mode of the
                                                                processor. It is used to service general purpose interrupt
There are 24 interrupt sources on the ADuC702x which are        handling of internal and external events.
controlled by the Interrupt Controller. Most interrupts are
generated from the on-chip peripherals like ADC, UART, etc.     The four 32-bit registers dedicated to IRQ are:
and two additional interrupt sources are generated from
external interrupt request pins, XIRQ0 and XIRQ1. The           - IRQSIG, reflects the status of the different IRQ sources. If a
ARM7TDMI CPU core will only recognise interrupts as one of        peripheral generate an IRQ signal, the corresponding bit in
two types, a normal interrupt request IRQ and a fast interrupt    the IRQSIG will be set, otherwise it is cleared. The IRQSIG
request FIQ. All the interrupts can be masked separately.         bits are cleared when the interrupt in the particular
                                                                  peripheral is cleared. All IRQ sources can be masked in the
The control and configuration of the interrupt system is          IRQEN MMR. IRQSIG is read-only.
managed through nine interrupt-related registers, four
dedicated to IRQ, four dedicated to FIQ. An additional MMR is   - IRQEN, provides the value of the current enable mask. When
used to select the programmed interrupt source. The bits in       bit is set to 1, the source request is enabled to create an IRQ
each IRQ and FIQ registers represent the same interrupt source    exception. When bit is set to 0, the source request is disabled
as described in Table 58.                                         or masked which will not create an IRQ exception.

                      Table 58: IRQ/FIQ MMRs bit description    - IRQCLR, (write-only register) allows clearing the IRQEN
                                                                  register in order to mask an interrupt source. Each bit set to 1
                 Bit Description                                  will clear the corresponding bit in the IRQEN register
                 0 All interrupts OR'ed                           without affecting the remaining bits. The pair of registers
                 1 SWI:                                           IRQEN and IRQCLR allows independent manipulation of
                                                                  the enable mask without requiring an atomic read-modify-
                         not used in IRQEN/CLR                    write.
                         and FIQEN/CLR
                                                                - IRQSTA, (read-only register) provides the current enabled
                 2 Timer 0                                        IRQ source status. When set to 1 that source should generate
                 3 Timer 1                                        an active IRQ request to the ARM7TDMI core. There is no
                 4 Wake Up timer Timer 2                        priority encoder or interrupt vector generation. This function
                 5 Watchdog timer Timer 3                       is implemented in software in a common interrupt handler
                 6 Flash control                                  routine. All 32 bits are logically OR'ed to create the IRQ signal
                 7 ADC channel                                    to the ARM7TDMI core.
                 8 PLL lock
                 9 I2C0 Slave                                   FIQ
                 10 I2C0 Master
                 11 I2C1 Master                                 The FIQ (Fast Interrupt reQuest) is the exception signal to
                 12 SPI Slave                                   enter the FIQ mode of the processor. It is provided to service
                 13 SPI Master                                  data transferor communication channel tasks with low latency.
                 14 UART                                        The FIQ interface is identical to the IRQ interface providing the
                 15 External IRQ0                               second level interrupt (highest priority). Four 32-bit registers
                 16 Comparator                                  are dedicated to FIQ, FIQSIG, FIQEN, FIQCLR and FIQSTA.
                 17 PSM
                 18 External IRQ1                               Bit 31 to 1 of FIQSTA are logically OR'ed to create the FIQ
                 19 PLA IRQ0                                    signal to the core and the bit 0 of both the FIQ and IRQ
                 20 PLA IRQ1                                    registers (FIQ source).
                 21 External IRQ2
                 22 External IRQ3                               The logic for FIQEN and FIQCLR will not allow an interrupt
                 23 PWM trip                                    source to be enabled in both IRQ and FIQ masks. A bit set to `1'
                 24 PWM sync                                    in FIQEN will, as a side-effect, clear the same bit in IRQEN. A
                                                                bit set to `1' in IRQEN will, as a side-effect, clear the same bit in
                                                                FIQEN. An interrupt source can be disabled in both IRQEN
                                                                and FIQEN masks.

                                                                Programmed interrupts

                                                                As the programmed interrupts are non-mask-able, they are
                                                                controlled by another register, SWICFG, which write into both
                                                                IRQSTA and IRQSIG registers or/and FIQSTA and FIQSIG

                            Rev. PrB | Page 65 of 80
ADuC702x Series                                                        Preliminary Technical Data

registers at the same time.                                      programmed source interrupt.

The 32-bit register dedicated to software interrupt is SWICFG
described Table 59. This MMR allows the control of

                                Table 59: SWICFG MMR Bit Descriptions

Bit   Description

31-3  Reserved

2     Programmed Interrupt-FIQ

      Setting/clearing this bit correspond in setting/clearing bit 1 of FIQSTA and FIQSIG

1     Programmed Interrupt-IRQ

      Setting/clearing this bit correspond in setting/clearing bit 1 of IRQSTA and IRQSIG

0     Reserved

Note that any interrupt signal must be active for at least the
equivalent of the interrupt latency time, to be detected by the
interrupt controller and to be detected by user in the
IRQSTA/FIQSTA register.

                                Rev. PrB | Page 66 of 80
Preliminary Technical Data                                                                      ADuC702x Series

TIMERS                                                              Timer0 RTOS timer

The ADuC702x has four general purpose Timer/Counters:               Timer0 is a general purpose 16-bit count-down timer with a
                                                                    programmable prescaler. The prescaler source is the core clock
                       - Timer0,                                    frequency and can be scaled by factors of 1, 16 or 256.
                       - Timer1,
                       - Timer2 or Wake-up Timer,                                                                           16-bit Load
                       - Timer3 or Watchdog Timer.
                                                                    Core Clock    Prescaler     16-bit Down Counter  Timer0IRQ
The four timers in their normal mode of operation can be                        / 1, 16 or 256
either free-running or periodic.
- In free-running mode the counter decrements/increments                                                                   Timer0 Value

  from the maximum/minimum value until zero/full scale and                                    Figure 28:timer 0 block diagram
  starts again at the maximum /minimum value.
- In periodic mode the counter decrements/increments from           Timer0 interface consists in four MMRS:
  the value in the Load Register(TxLD MMR,) until zero/full
  scale and starts again at the value stored in the Load Register.  - T0LD and T0VAL are 16-bit registers (bit 0 to 15) and hold
                                                                      16-bit unsigned integers. T0VAL is read-only.
The value of a counter can be read at any time by accessing its
value register (TxVAL). Timers are started by writing in the        - T0CLRI is an 8-bit register. Writing any value to this register
Control register of the corresponding timer (TxCON).                  will clear the interrupt

In normal mode, an IRQ is generated each time the value of the      - T0CON is the configuration MMR described in Table 60
counter reaches zero, if counting down, or full-scale, if counting    below
up. An IRQ can be cleared by writing any value to Clear register
of the particular timer (TxCLRI).

                            Table 60: T0CON MMR Bit Descriptions

Bit   Name  Description

31-8        Reserved

7           Timer0 enable bit:
            Set by user to enable timer 0
6           Cleared by user to disable timer 0. by default.
            Timer 0 mode:
5-4         Set by user to operate in periodic mode
3-2         Cleared by user to operate in free-running mode. Default mode
            Reserved

            Prescale:

            00         Core clock / 1. value by default

            01         Core clock / 16

            10         Core clock / 256

            11         Undefined. Equivalent to 00

1-0         Reserved

Timer1                                                              Timer1 has a capture register (T1CAP), which can be triggered
                                                                    by a selected IRQ source initial assertion. This feature can be
Timer1 is a 32-bit general purpose timer, count-down or count-      used to determine the assertion of an event with more accuracy
up, with a programmable prescaler. The prescaler source can be      than the precision allowed by the RTOS timer at the time the
the 32kHz Oscillator, the core clock frequency, or an external      IRQ is serviced.
GPIO, P1.0 or P0.6. This source can be scaled by a factor of 1,
16, 256 or 32768.                                                   Timer 1 can be used to start ADC conversions as shown in the
                                                                    block diagramFigure 29.
The counter can be formatted as a standard 32-bit value or as
Hours:Minutes:Seconds:Hundreths.                                    Timer1 interface consists in five MMRS:

                                                                    - T1LD, T1VAL and T1CAP are 32-bit registers and hold 32-

                                         Rev. PrB | Page 67 of 80
ADuC702x Series                                                                            Preliminary Technical Data

  bit unsigned integers. T1VAL and T1CAP are read-only.            - T1CON is the configuration MMR described in Table 61
- T1CLRI is an 8-bit register. Writing any value to this register    below.

  will clear the timer1 interrupt.                                  32-bit Load

                   32kHz Oscillator             Prescaler          32-bit Up/Down Counter             Timer1IRQ
            Core Clock Frequency               / 1, 16, 256                                           ADC conversion

                                    P0.6        or 32768
                                    P1.0

                                                                                        Timer1 Value

                                            IRQ[31:0]              Capture

                                                       Figure 29:timer 1 block diagram

                                            Table 61: T1CON MMR Bit Descriptions

Bit    Description
31-18
17     Reserved
16-12
11-9   Event Select bit:

8      Set by user to enable time capture of an event
7
6      Cleared by user to disable time capture of an event
5-4
       Event select range, 0 to 31
3-0
       The events are as described in Table 58. All events are offset by 2, i.e. event 2 in Table 58 becomes event zero for the

       purposes of timer 1.

       Clock select:

       000        Core clock

       001        Oscillator 32.768kHz

       010        P1.0 raising edge triggered

       011        P0.6 raising edge triggered

       Count up:

       Set by user for timer 1 to count up

       Cleared by user for timer 1 to count down. by default

       Timer1 enable bit:

       Set by user to enable timer 1

       Cleared by user to disable timer 1. by default.

       Timer 1 mode:

       Set by user to operate in periodic mode

       Cleared by user to operate in free-running mode. Default mode

       Format:

       00         Binary

       01         Reserved

       10         Hr:Min:Sec:Hundredths 23 hours to 0 hour

       11         Hr:Min:Sec:Hundredths 255 hours to 0 hour

       Prescale:

       0000       Source clock / 1

       0100       Source clock / 16

       1000       Source clock / 256

       1111       Source clock / 32768

Timer2 - Wake-Up Timer                                             internal 32.768kHz oscillator. The wake-up timer will continue
                                                                   to run when the core clock is disabled. The clock source can be
Timer2 is a 32-bit wake-up timer, count-down or count-up,          scaled by a factor of 1, 16, 256 or 32768.
with a programmable prescaler. It is clocked directly by the

                                                        Rev. PrB | Page 68 of 80
Preliminary Technical Data                                                                      ADuC702x Series

The counter can be formatted as plain 32-bit value or as                                        32-bit Load
Hours:Minutes:Seconds:Hundreths.
                                                                   32.768kHz     Prescaler                                           Timer2IRQ
Timer 2 can be used to start ADC conversions as shown in the       Oscillator   / 1, 16, 256    32-bit Up/Down Counter
block diagram Figure 30..
                                                                                 or 32768                                           ADC conversion
Timer2 interface consists in four MMRS:
                                                                                                Timer2 Value
- T2LD and T2VAL are 32-bit registers and hold 32-bit
  unsigned integers. T2VAL is read-only.                                        Figure 30:timer 2 block diagram

- T2CLRI is an 8-bit register. Writing any value to this register
  will clear the timer2 interrupt.

- T2CON is the configuration MMR described in Table 62
  below.

                                          Table 62: T2CON MMR Bit Descriptions

Bit  Description

31-9 Reserved

8    Count up:

     Set by user for timer 2 to count up

     Cleared by user for timer 2 to count down. by default

7    Timer2 enable bit:

     Set by user to enable timer 2

     Cleared by user to disable timer 2. by default.

6    Timer 2 mode:

     Set by user to operate in periodic mode

     Cleared by user to operate in free-running mode. Default mode

5-4  Format:

     00           Binary

     01           Reserved

     10           Hr:Min:Sec:Hundredths 23 hours to 0 hour

     11           Hr:Min:Sec:Hundredths 255 hours to 0 hour

3-0  Prescale:

     0000         Source clock / 1 by default

     0100         Source clock / 16

     1000         Source clock / 256 expected for format 2 and 3

     1111         Source clock / 32768

Timer3 - Watchdog Timer                                                                         16-bit Load

Timer3 has two modes of operation, normal mode and                 32.768kHz      Prescaler     16-bit Up/Down Counter  Watchdog Reset
watchdog mode. The Watchdog timer is used to recover from                       / 1, 16 or 256                                 Timer3IRQ
an illegal software state. Once enabled it requires periodic
servicing to prevent it from forcing a reset of the processor.                                                              Timer3 Value

Normal mode:                                                                                 Figure 31:timer 3 block diagram
The Timer3 in normal mode is identical to Timer0 except for
the clock source and the count-up functionality. The clock         Watchdog mode:
source is 32kHz from the PLL and can be scaled by a factor of 1,   Watchdog mode is entered by setting bit 5 in T3CON MMR.
16 or 256.                                                         Timer3 decrements from the value present in T3LD Register
                                                                   until zero. T3LD is used as timeout. The timeout can be 512
                                                                   seconds maximum, using the maximum prescaler, /256, full-
                                                                   scale in T3LD. Timer3 is clocked by the internal 32kHZ crystal
                                                                   when operating in the Watchdog mode.

                                                                   If the timer reaches 0, a reset or an interrupt occurs, depending
                                                                   on bit 1 in T3CON register. To avoid reset or interrupt, any

                                                      Rev. PrB | Page 69 of 80
ADuC702x Series                                                                       Preliminary Technical Data

value must be written to T3ICLR before the expiration period.       initial value or seed is written to T3ICLR before entering
This reloads the counter with T3LD and begins a new timeout         watchdog mode. After entering watchdog mode, a write to
period.                                                             T3ICLR must match this expected value. If it matches, the
                                                                    LFSR is advanced to the next state when the counter reload
As soon watchdog mode is entered, T3LD and T3CON are                happens. If it fails to match the expected state, reset is
write-protected. These two registers can not be modified until a    immediately generated, even if the count has not yet expired.
reset clears the watchdog enable bit and causes Timer3 to exit      The value 0x00 should not be used as an initial seed due to the
watchdog mode.                                                      properties of the polynomial. The value 0x00 will always be
                                                                    guaranteed to force an immediate reset. The value of the LFSR
Timer3 interface:                                                   can not be read; it must be tracked/generated in software.
It consists in four MMRS:
                                                                      Q DQ D          QD    Q DQ DQ DQ D                          QD
- T3LD and T3VAL are 16-bit registers (bit 0 to 15) and hold                    7  6     5  4  3                            2  1     0
  16-bit unsigned integers. T0VAL is read-only.
                                                                    Clock
- T3CLRI is an 8-bit register. Writing any value to this register
  will clear the timer3 interrupt in normal mode or will reset a                                     Figure 32: 8-bit LFSR
  new timeout period in watchdog mode.
                                                                    Example of sequence:
- T3CON is the configuration MMR described in Table 63.

Secure bit clear (watchdog mode only):                              1) entered initial seed in T3ICLR, 0xAA, before starting timer 3
                                                                    in watchdog mode
The secure clear bit is provided for a higher level of protection.  2) enter 0xAA in T3ICLR, timer 3 is reloaded
When set, a specific sequential value must be written to            3) enter 0x37 in T3ICLR, timer 3 is reloaded
T3ICLR to avoid a watchdog reset. The value is a sequence           4) enter 0x6E in T3ICLR, timer 3 is reloaded
generated by the 8-bit LFSR (Linear Feedback Shift Register)        5) enter 0x66. 0xDC was expected, the watchdog reset the chip.
polynomial = X8 + X6 + X5 + X + 1 as shown Figure 32. The

                                          Table 63: T3CON MMR Bit Descriptions

Bit  Description

31-9 Reserved

8    Count up:

     Set by user for timer 3 to count up

     Cleared by user for timer 3 to count down. by default

7    Timer3 enable bit:

     Set by user to enable timer 3

     Cleared by user to disable timer 3. by default.

6    Timer 3 mode:

     Set by user to operate in periodic mode

     Cleared by user to operate in free-running mode. Default mode

5    Watchdog mode enable bit:

     Set by user to enable watchdog mode

     Cleared by user to disable watchdog mode. by default.

4    Secure Clear bit:

     Set by user to use the secure clear option

     Cleared by user to disable the secure clear option. by default.

3-2  Prescale:

     00         Source clock / 1 by default

     01         Source clock / 16

     10         Source clock / 256

     11         Undefined. Equivalent to 00

1    Watchdog IRQ option bit:

     Set by user to produce an IRQ instead of a reset when the watchdog reaches 0

     Cleared by user to disable the IRQ option.

0    Reserved

                                                      Rev. PrB | Page 70 of 80
Preliminary Technical Data                                                                         ADuC702x Series

External Memory Interfacing                                        documented in the table below.

The only ADuC702x models which feature an external memory          Address Start              Address End  Contents
interface are the ADuC7026 and ADuC7027. The external              0x10000000                 0x1001FFFF   External Memory 0
memory interface requires a larger number of pins, this is why it  0x20000000                 0x2001FFFF   External Memory 1
is only available on larger pin count package.

The pins required for interfacing to an external memory are:

                                                                   0x30000000                 0x3001FFFF   External Memory 2

Pin                    Function                                    0x40000000                 0x4001FFFF   External Memory 3

AD[15:0}               Address/Data Bus

A16                    Extended Addressing                         Each external memory region can be controlled through the
MS[3:0}                Memory Select Pins                          following three MMRs
WR                     Write Strobe
RS                     Read Strobe                                   XMCFG is set to 1 to enable external memory access. This
AE                     Address Latch Enable                          must be set to 1 before any port pins will function as external
BHE, BLE               Byte Write Capability                         memory access pins. The port pins must also be individually
                                                                     enabled via the GPxCON MMR

                                                                     XMxCON are registers that enable/disable a memory region.
                                                                     This register also controls the data bus width of the memory
                                                                     region.

There are four external memory regions available. These are        XMxPAR are registers that define the protocol used for
                                                                   accessing the external memory for each memory region.

                                 Table 64: XMxCON MMR Bit Descriptions

Bit       Description

1         Selects between 8 and 16 bit data bus width.

          Set by the user to select a 16 bit data bus

          Cleared by the user to select an 8 bit data bus.

0         Enables Memory Region

          Set by the user to enable memory region

          Cleared by the user to disable the memory region

                                 Table 65: XMxPAR MMR Bit Descriptions

Bit       Description
15
14-12     Enable Byte write strobe
11        Set by the user gates the BHE and BLE outputs with the WR output. This allows byte write capability without using
          Number of wait states on the Address latch enable strobe.
10
          Enable dynamic addressing
9         Set by the user to enable 16 bit addressing mode
          Cleared by the user to enable 8 bit addressing mode
          Extra address hold time
          Set by the user to disable extra hold time
          Cleared by the user to enable one clock cycle of hold on address in read and write
          Extra bus transition time on Read
          Set by the user to disable extra bus transition time

                                                            Rev. PrB | Page 71 of 80
ADuC702x Series                                                                                                 Preliminary Technical Data

     Cleared by the user to enable one extra clock before and after the Read Strobe, RS

8    Extra bus transition time on Write

     Set by the user to disable extra bus transition time

     Cleared by the user to enable one extra clock before and after the Write Strobe, WS

7-4  Number of Write Wait States

     Set by the user to select the number of wait states added to the length of the WS pulse.

     0x0 is 1clock

     0xF is 16 clock cycles (default value)

3-0  Number of Read Wait States

     Set by the user to select the number of wait states added to the length of the RS pulse.

     0x0 is 1clock

     0xF is 16 clock cycles (default value)

                                                      A16  LATCH                           EPROM
                                                 AD15:0                              A16
                                  ADuC7026                                           D0-D15
                                  ADuC7027
                                                                                     A0:15
                                                       AE
                                                                                     CS
                                                     MS0
                                                     MS1                             WE
                                                      WS                             OE

                                                       RS

                                                                                                        RAM
                                                                                                        A16
                                                                                                        D0-D15
                                                                                                        A0:15

                                                                                                        CS

                                                                                                        WE
                                                                                                        OE

                                             Figure 33 Interfacing to external EPROM/RAM

                                                           Rev. PrB | Page 72 of 80
Preliminary Technical Data                                                                                          ADuC702x Series

MCLK     ADDRESS                       DA TA
AD 16:0

MSx
AE

RS

  WS

Figure 34: External Memory Read Cycle

MCLK     ADDRESS                       DATA
AD 16:0

MSx

AE

RS

  WS

Figure 35: External Memory Read cycle with Address hold and Bus turn cycles

                                                                                          Rev. PrB | Page 73 of 80
ADuC702x Series                                                                      Preliminary Technical Data

MCLK     ADDRESS                                                           DATA
AD 16:0

MSx

AE

RS

  WS

Figure 36: External Memory Write Cycle with address and write hold cycles

MCLK     ADDRESS                                                           DATA
AD 16:0

MSx

AE

RS

WS

  Figure 37: External Memory Write Cycle with wait states

                                                           Rev. PrB | Page 74 of 80
Preliminary Technical Data                                                                          ADuC702x Series

ADUC702X HARDWARE DESIGN                                           AVDD pin with trace lengths as short as possible. Connect the
CONSIDERATIONS                                                     ground terminal of each of these capacitors directly to the
                                                                   underlying ground plane. Finally, it should also be noted that,
POWER SUPPLIES                                                     at all times, the analog and digital ground pins on the
                                                                   ADuC702x must be referenced to the same system ground
The ADuC702X operational power supply voltage range is 2.7V        reference point.
to 3.6V. Separate analog and digital power supply pins (AVDD
and IOVDD, respectively) allow AVDD to be kept relatively free     Linear Voltage regulator
of noisy digital signals often present on the system IOVDD line.
In this mode, the part can also operate with split supplies; that  The ADuC702x requires a single 3.3V supply but the core logic
is, using different voltage supply levels for each supply. For     requires a 2.5V supply. An on-chip linear regulator generates the
example, this means that the system can be designed to operate     2.5V from IOVDD for the core logic. LVDD pin 21 is the 2.5V
with a IOVDD voltage level of 3.3 V while the AVDD level can be    supply for the core logic. An external compensation capacitor of
at 3 V, or vice versa if required. A typical split supply          0.47 F must be connected between LVDD and DGND (as close
configuration is shown in Figure 38.                               as possible to these pins) to act as a tank of charge as shown
                                                                   Figure 40.
DIGITAL SUPPLY                           ANALOG SUPPLY
                                                                                                                 ADuC7026
                                          10F
+      10F                                                   +
                                                              -

-                 ADuC7026                                                                    LVDD
                                                                                              DGND
                                                                                      0.47F

                  IOVDD     AVDD
                         DACVDD

0.1F                     GNDREF                     0.1F

                  IOGND  DACGND                                                         Figure 40: voltage regulator connections
                            AGND
                                                                   The LVDD pin should not be used for any other chip. It is also
                         REFGND                                    recommended that the IOVDD has excellent power supply
                                                                   decoupling this to help improving line regulation performance
                    Figure 38: External dual supply connections    of the on-chip voltage regulator.

As an alternative to providing two separate power supplies, the    GROUNDING AND BOARD LAYOUT
user can help keep AVDD quiet by placing a small series resistor   RECOMMENDATIONS
and/or ferrite bead between it and IOVDD, and then decoupling
AVDD separately to ground. An example of this configuration is     As with all high resolution data converters, special attention
shown in Figure 39. With this configuration other analog           must be paid to grounding and PC board layout of ADuC702x-
circuitry (such as op amps, voltage reference, and so on) can be   based designs in order to achieve optimum performance from
powered from the AVDD supply line as well.                         the ADCs and DAC.

   DIGITAL SUPPLY                                                  Although the ADuC702x has separate pins for analog and
                                                                   digital ground (AGND and IOGND), the user must not tie
+                               BEAD     1.6V  10uF                these to two separate ground planes unless the two ground
-                                                                  planes are connected together very close to the ADuC702x, as
                         ADuC7026                                  illustrated in the simplified example of Figure 41a. In systems
     10uF                                                          where digital and analog ground planes are connected together
                         IOVDD     AVDD                            somewhere else (at the system's power supply for example),
           0.1uF                DACVDD                             they cannot be connected again near the ADuC702x since a
                                                                   ground loop would result. In these cases, tie the ADuC702x's
                                 GNDREF              0.1uF         AGND and IOGND Pins all to the analog ground plane, as
                                                                   illustrated in Figure 41b. In systems with only one ground
                  IOGND         DACGND                             plane, ensure that the digital and analog components are
                                   AGND                            physically separated onto separate halves of the board such that
                                                                   digital return currents do not flow near analog circuitry and
                                REFGND                             vice versa. The ADuC702x can then be placed between the

                   Figure 39: external single supply connections

Notice that in both Figure 38 and Figure 39, a large value (10
F) reservoir capacitor sits on IOVDD and a separate 10 F
capacitor sits on AVDD. Also, local small-value (0.1 F)
capacitors are located at each AVDD and IOVDD pin of the chip.
As per standard design practice, be sure to include all of these
capacitors, and ensure the smaller capacitors are close to each

                                                            Rev. PrB | Page 75 of 80
ADuC702x Series                                                                             Preliminary Technical Data

digital and analog sections, as illustrated in Figure 41c.           XCLKI and XCLKO and connect a capacitor from each pin to
                                                                     ground as shown Figure 42 This crystal allows the PLL to lock
a.     PLACE ANALOG          PLACE DIGITAL                           correctly to give a frequency of 45.088MHz. If no external
    COMPONENTS HERE       COMPONENTS HERE                            crystal is present, the internal oscillator will be used to give a
                                                                     frequency of 45.088MHz 5% typically.
                                         DGND
                                                                                                        ADuC7026

    AGND                                                                                         XCLKO

                                                                                      12pF

                                                                                      32.768kHz         TO INTERNAL
                                                                                                        PLL
                                                                                      12pF       XCLKI

b.  PLACE ANALOG          PLACE DIGITAL
     COMPONENTS           COMPONENTS

    HERE                         HERE                                            Figure 42: external parallel resonant crystal connections

    AGND                              DGND                           To use an external source clock input instead of the PLL, bit 1
                                                                     and bit 0 of PLLCON must be modified. The external clock
                                                                     uses pin 17, XCLK.

                                                                                                                            ADuC7026

c.  PLACE ANALOG          PLACE DIGITAL                                                     XCLKI
     COMPONENTS           COMPONENTS

    HERE                         HERE

                     GND                                                              EXTERNAL
                                                                                        CLOCK
                                                                                       SOURCE XCLK      TO FREQUENCY
                                                                                                        DIVIDER

                       Figure 41:. System grounding schemes                            Figure 43:connecting an external clock source

In all of these scenarios, and in more complicated real-life         Whether using the internal PLL or an external clock source, the
applications, keep in mind the flow of current from the supplies     ADuC702x's specified operational clock speed range is 50kHz
and back to ground. Make sure the return paths for all currents      to 20MHz to ensure correct operation of the analog peripherals
are as close as possible to the paths the currents took to reach     and Flash/EE.
their destinations. For example, do not power components on
the analog side of Figure 41b with IOVDD since that would force      POWER-ON RESET OPERATION
return currents from IOVDD to flow through AGND. Also, try
to avoid digital currents flowing under analog circuitry, which      An internal POR (Power-On Reset) is implemented on the
could happen if the user placed a noisy digital chip on the left     ADuC702x. For LVDD below 1.98 V, the internal POR will hold
half of the board in Figure 41c. Whenever possible, avoid large      the ADuC702x in reset. As LVDD rises above 1.98 V, an internal
discontinuities in the ground plane(s) (such as are formed by a      timer will time out for typically 128 ms before the part is
long trace on the same layer), since they force return signals to    released from reset. The user must ensure that the power
travel a longer path. And of course, make all connections to the     supply IOVDD has reached a stable 2.7 V minimum level by this
ground plane directly, with little or no trace separating the pin    time. Likewise on power-down, the internal POR will hold the
from its via to ground.                                              ADuC702x in reset until LVDD has dropped below 1.98V.
                                                                     Figure 44 illustrates the operation of the internal POR in detail.
If the user plans to connect fast logic signals (rise/fall time < 5
ns) to any of the ADuC702x's digital inputs, add a series
resistor to each relevant line to keep rise and fall times longer
than 5 ns at the ADuC702x input pins. A value of 100 or
200 is usually sufficient to prevent high speed signals from
coupling capacitively into the ADuC702x and affecting the
accuracy of ADC conversions.

CLOCK OSCILLATOR

The clock source for the ADuC702x can be generated by the
internal PLL or by an external clock input. To use the internal
PLL, connect a 32.768kHz parallel resonant crystal between

                                                            Rev. PrB | Page 76 of 80
Preliminary Technical Data                                                                                           ADuC702x Series

                                                                     3.3V

IOVDD                         2.5V

       1.98V TYP                    1.98V TYP

LVDD

                  128ms TYP

POR

                  0.12ms TYP

MRST

Figure 44:. ADuC7024/ADuC7025 Internal Power-on-Reset operation

TYPICAL SYSEM CONFIGURATION

A typical ADuC7024/ADuC7025 configuration is shown in Figure 45. It summarizes some of the hardware considerations discussed in
the previous paragraphs.

                                                                           Figure 45:. Typical System Configuration
                                                                                      Rev. PrB | Page 77 of 80
ADuC702x Series                                                              Preliminary Technical Data

DEVELOPMENT TOOLS                                                 IN-CIRCUIT SERIAL DOWNLOADER

An entry level, low cost development system is available for the  The Serial Downloader is a Windows application that allows
ADuC702X family. This system consists of the following PC-        the user to serially download an assembled program to the on-
based (Windows compatible) hardware and software                 chip program FLASH/EE memory via the serial port on a
development tools:                                                standard PC.

Hardware:
  - ADuC702x Evaluation board
  - Serial Port programming cable
  - JTAG emulator

Software:
  - Integrated Development Environment, incorporating
     assembler, compiler and non intrusive JTAG-based
     debugger
  - Serial Downloader software
  - Example Code

Miscellaneous:
  - CD-ROM Documentation

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Preliminary Technical Data                                                                                                  ADuC702x Series

OUTLINE DIMENSIONS

a                                         40-Lead Lead Frame Chip Scale Package [LFCSP]
                                                                   6 x 6 mm Body
                                                                        (CP-40)

                                                     Dimensions shown in millimeters

                                 6.00                                                     0.60 MAX
                               BSC SQ
                                                                                                                            PIN 1
                                                                0.60 MAX                                                    INDICATOR

                                                                                      31                 40  1                 4.25
                                                                                                                               4.10 SQ
                 PIN 1                                                                30                                       3.95
        INDICATOR
                                                                            0.50                                            0.25 MIN
                                 TOP                     5.75               BSC            EXPOSED
                                 VIEW                  BSC SQ                                  PAD
                                                                            0.50
                                                                            0.40          (BOTTOM VIEW)
                                                                            0.30
                                                                                      21                 10

                                                                                      20                 11

              12 8MA X                                                                      4.50

                                          0.80 MAX                                          REF

                                          0.65 TYP

                                                       0.05 MAX

        1.00                                           0.02 NOM

        0.85                              0.30

        0.80            SEATING           0.23         0.20 REF COPLANARITY

                        PLANE             0.18                   0.08

                                          COMPLIANT TO JEDEC STANDARDS MO-220-VJJD-2

        Figure 6. 40-Lead Frame Chip Scale Package [LFCSP] (CP-40)--Dimensions shown in millimetres

                                          6 4 -Lead Lead Frame Chip Scale Package [ LFCSP]
                                                                   9 x 9 mm Body
                                                                       ( CP-6 4 -1 )

                                                      Dimensions shown in millimet ers

                                  9 .0 0                        0 .6 0 MAX             0 .6 0 MAX        0 .3 0
                                BSC SQ                                                                   0 .2 5
                                                                                     49                  0 .1 8             PIN 1
                        PIN 1                                                     48                                        INDICATOR
                        INDICAT OR                                                                                  64
                                                                                                                         1    4 .8 5
                                                                                                                              4 .7 0 SQ
                               T OP                     8 .7 5                             EXPOSED PAD                        4 .5 5
                               V IEW                   BSC SQ                             ( BOT TOM VIEW)

                                                                0 .4 5

                                                                0 .4 0            33                            16

                                                                0 .3 5            32                            17

                                          0 .8 0 MAX                                        7 .5 0
                                          0 .6 5 TYP                                        REF

1 .0 0  1 2 MAX                          0 .5 0 BSC
0 .8 5
0 .8 0                                                          0 .05 MAX
                                                                0 .02 NOM
              SEATING
              PLANE                                    0 .2 0 REF

                                          COMPLIANT TO JEDEC STANDARDS MO-2 2 0 -VMMD

        Figure 46. 64-Lead Frame Chip Scale Package [LFCSP] (CP-64-1)--Dimensions shown in millimetres
                                                           Rev. 0 | Page 79 of 80
ADuC702x Series                                                                            Preliminary Technical Data

                            0.063 (1.60) MAX                   0.47(12.0)
                                                                   BSC
                 0.006(0.15)
                 0.002(0.05)                                0.39(10.0) BSC

                 0.024 0.006

                 (0.60 0.15)                12o       64                                 49

                                              TYP    1                                     48

                 SEATING                                                                                               PR04955-0-8/04(PrB)

                 PLANE

                                                                        TOP VIEW

                                      0o             16                                       33
                                3.5o 3.5o             17                                 32

                                                        0.02 (0.50) 0.0087 0.002

                                                        BSC                                (0.22 0.05)

                 Figure 47. 64-Lead LQF Package [LQFP] (S-64)--Dimensions shown in millimetres

                               0.063 (1.60)           0.559 (14.20)
                               MAX                    0.543 (13.80)
                                                      0.480 (12.20)
                 0.030 (0.75)                         0.465 (11.80)

                 0.020 (0.50)                 80                                  61
                                                                                    60
                                              1
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                 SE AT IN G                          (PINS DOWN)                           0.480 (12.20)
                 PLANE                                                                        0.465 (11.80)
                                                                                                   0.543 (14.20)
                                                                                                       0.543 (13.80)

                        0.003                 20                                       41
                        (0.08)
                        MAX                      21                                    40
                 0.006 (0.15)
                 0.002 (0.05)                    0.019 (0.50) BSC 0.011 (0.27)
                                                                         0.007 (0.17)
                                0.057 (1.45)
                                0.053 (1.35)

                 Figure 2. 80-Lead LQF Package [LQFP] (S-80)--Dimensions shown in millimetres

                                              Rev. PrB | Page 80 of 80
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