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ADSP-BF534BBCZ-5B

器件型号:ADSP-BF534BBCZ-5B
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:ADI [Analog Devices Inc]
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器件描述

16-BIT, 500 MHz, OTHER DSP, PBGA208

16位, 500 MHz, 其它数字信号处理器, PBGA208

参数
ADSP-BF534BBCZ-5B功能数量 1
ADSP-BF534BBCZ-5B端子数量 208
ADSP-BF534BBCZ-5B最大工作温度 85 Cel
ADSP-BF534BBCZ-5B最小工作温度 -40 Cel
ADSP-BF534BBCZ-5B最大供电/工作电压 1.32 V
ADSP-BF534BBCZ-5B最小供电/工作电压 0.8000 V
ADSP-BF534BBCZ-5B额定供电电压 1.2 V
ADSP-BF534BBCZ-5B外部数据总线宽度 16
ADSP-BF534BBCZ-5B加工封装描述 ROHS COMPLIANT, MO-205调幅, CSPBGA-208
ADSP-BF534BBCZ-5B无铅 Yes
ADSP-BF534BBCZ-5B状态 ACTIVE
ADSP-BF534BBCZ-5B包装形状 SQUARE
ADSP-BF534BBCZ-5B包装尺寸 GRID 阵列, FINE PITCH
ADSP-BF534BBCZ-5B表面贴装 Yes
ADSP-BF534BBCZ-5B端子形式 BALL
ADSP-BF534BBCZ-5B端子间距 0.8000 mm
ADSP-BF534BBCZ-5B端子涂层 锡 银 铜
ADSP-BF534BBCZ-5B端子位置 BOTTOM
ADSP-BF534BBCZ-5B包装材料 塑料/环氧树脂
ADSP-BF534BBCZ-5B温度等级 INDUSTRIAL
ADSP-BF534BBCZ-5B地址总线宽度 19
ADSP-BF534BBCZ-5B桶形移位器 Yes
ADSP-BF534BBCZ-5B边界扫描 Yes
ADSP-BF534BBCZ-5B最大FCLK时钟频率 500 MHz
ADSP-BF534BBCZ-5B内部总线架构
ADSP-BF534BBCZ-5B低功耗模式 Yes
ADSP-BF534BBCZ-5B微处理器类型 其它数字信号处理器
ADSP-BF534BBCZ-5B数据处理位数 40

文档预览

ADSP-BF534BBCZ-5B器件文档内容

                                                                Blackfin
                                                  Embedded Processor

                                ADSP-BF534/ADSP-BF536/ADSP-BF537

FEATURES                                                                                 PERIPHERALS

Up to 600 MHz high performance Blackfin processor                                        IEEE 802.3-compliant 10/100 Ethernet MAC (ADSP-BF536 and
   Three 16-bit MACs, two 40-bit ALUs, four 8-bit video ALUs,                               ADSP-BF537 only)
      40-bit shifter
   RISC-like register and instruction model for ease of                                  Controller area network (CAN) 2.0B interface
      programming and compiler-friendly support                                          Parallel peripheral interface (PPI), supporting ITU-R 656
   Advanced debug, trace, and performance monitoring
                                                                                            video data formats
0.8 V to 1.3 V core VDD with on-chip voltage regulation                                  2 dual-channel, full-duplex synchronous serial ports
2.5 V and 3.3 V-compliant I/O with specific 5 V-tolerant pins
182-ball and 208-ball CSP_BGA packages                                                      (SPORTs), supporting eight stereo I2S channels
                                                                                         12 peripheral DMAs, 2 mastered by the Ethernet MAC
MEMORY                                                                                   2 memory-to-memory DMAs with external request lines
                                                                                         Event handler with 32 interrupt inputs
Up to 132K bytes of on-chip memory                                                       Serial peripheral interface (SPI) compatible
   Instruction SRAM/cache and instruction SRAM                                           2 UARTs with IrDA support
   Data SRAM/cache plus additional dedicated data SRAM                                   2-wire interface (TWI) controller
   Scratchpad SRAM (see Table 1 on Page 3 for available                                  Eight 32-bit timer/counters with PWM support
      memory configurations)                                                             Real-time clock (RTC) and watchdog timer
                                                                                         32-bit core timer
External memory controller with glueless support for SDRAM                               48 general-purpose I/Os (GPIOs), 8 with high current drivers
   and asynchronous 8-bit and 16-bit memories                                            On-chip PLL capable of 0.5 to 64 frequency multiplication
                                                                                         Debug/JTAG interface
Flexible booting options from external flash, SPI and TWI
   memory or from SPI, TWI, and UART host devices

Memory management unit providing memory protection

VOLTAGE REGULATOR      JTAG TEST AND EMULATION

                                                                                         PERIPHERAL ACCESS BUS

                                                                                                                                WATCHDOG TIMER

B                                INTERRUPT                                                               PERIPHERAL ACCESS BUS  RTC
                                CONTROLLER                                                                                      CAN

                   L1       L1         DMA                                                                                                  TWI   PORT
          INSTRUCTION    DATA   CONTROLLER                                                                                               SPORT0      J
                       MEMORY                                                                                                            SPORT1
              MEMORY                                                                                                                              GPIO
                       DMA CORE BUS  DMA                                                 DMA ACCESS BUS                                     PPI   PORT
EXTERNAL                                EXTERNAL                                                                                        UART 0-1
ACCESS                                                                                                                                              G
     BUS                                    BUS                                                                                             SPI
                                                                                                                                      TIMERS 0-7  GPIO
      EXTERNAL PORT                                                                                                               ETHERNET MAC    PORT
FLASH, SDRAM CONTROL                                                                                                                (ADSP-BF536/
                                                                                                                                ADSP-BF537 ONLY)     F
16
                                               BOOT ROM                                                                                           GPIO
                                                                                                                                                  PORT

                                                                                                                                                     H

                                Figure 1. Functional Block Diagram

Blackfin and the Blackfin logo are registered trademarks of Analog Devices, Inc.         One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106 U.S.A.

Rev. E                                                                                   Tel: 781.329.4700                                              www.analog.com

Information furnished by Analog Devices is believed to be accurate and reliable.         Fax: 781.461.3113 2008 Analog Devices, Inc. All rights reserved.
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infringements of patents or other rights of third parties that may result from its use.
Specifications subject to change without notice. No license is granted by implication
or otherwise under any patent or patent rights of Analog Devices. Trademarks and
registered trademarks are the property of their respective owners.
ADSP-BF534/ADSP-BF536/ADSP-BF537                                                Clock Signals ...................................................... 14
                                                                                Booting Modes ................................................... 16
TABLE OF CONTENTS                                                               Instruction Set Description .................................... 17
                                                                                Development Tools .............................................. 17
Features ................................................................. 1    Designing an Emulator-Compatible Processor Board ... 18
Memory ................................................................ 1       Related Documents .............................................. 18
Peripherals ............................................................. 1   Pin Descriptions .................................................... 19
Revision History ...................................................... 2     Specifications ........................................................ 24
General Description ................................................. 3         Operating Conditions ........................................... 24
                                                                                Electrical Characteristics ....................................... 26
  Automotive Products ............................................. 3           Absolute Maximum Ratings ................................... 29
  Portable Low Power Architecture ............................. 3               ESD Sensitivity ................................................... 30
  System Integration ................................................ 3         Package Information ............................................ 30
  Blackfin Processor Peripherals ................................. 3            Timing Specifications ........................................... 31
  Blackfin Processor Core .......................................... 4          Output Drive Currents ......................................... 53
  Memory Architecture ............................................ 5            Power Dissipation ............................................... 55
  DMA Controllers .................................................. 8          Test Conditions .................................................. 55
  Real-Time Clock ................................................... 9         Thermal Characteristics ........................................ 59
  Watchdog Timer .................................................. 9         182-Ball CSP_BGA Ball Assignment ........................... 60
  Timers ............................................................... 9    208-Ball Sparse CSP_BGA Ball Assignment .................. 63
  Serial Ports (SPORTs) .......................................... 10         Outline Dimensions ................................................ 66
  Serial Peripheral Interface (SPI) Port ....................... 10             Surface Mount Design .......................................... 67
  UART Ports ...................................................... 10        Ordering Guide ..................................................... 68
  Controller Area Network (CAN) ............................ 11
  TWI Controller Interface ...................................... 11
  10/100 Ethernet MAC .......................................... 11
  Ports ................................................................ 12
  Parallel Peripheral Interface (PPI) ........................... 12
  Dynamic Power Management ................................ 13
  Voltage Regulation .............................................. 14

REVISION HISTORY

3/08--Rev. D to Rev. E
Added new Automotive section. See Automotive Products 3
Added all 600 MHz data. See Processor Comparison ........ 3
Operating Conditions ............................................. 23
Electrical Characteristics .......................................... 25
Timing Specifications ............................................. 30
Added detailed static and dynamic power data and Activity
Scaling Factors.
Static CurrentLow Power Process (mA) ..................... 27
Static CurrentHigh Speed Process (mA) ..................... 27
Activity Scaling Factors ........................................... 28
Corrected General-Purpose Port Timing ..................... 45
Revised Figure 30, 10/100 Ethernet MAC Controller Timing:
RMII Receive Signal ............................................... 51
Revised Ordering Guide .......................................... 67

Rev. E | Page 2 of 68 | March 2008
                                                                         ADSP-BF534/ADSP-BF536/ADSP-BF537

GENERAL DESCRIPTION                                                      AUTOMOTIVE PRODUCTS

The ADSP-BF534/ADSP-BF536/ADSP-BF537 processors are                      Some ADSP-BF534 models are available for automotive appli-
members of the Blackfin family of products, incorporating the           cations with controlled manufacturing. Note that these special
Analog Devices/Intel Micro Signal Architecture (MSA).                    models may have specifications which differ from the general
Blackfin processors combine a dual-MAC, state-of-the-art sig-            release models. For information on which models are available
nal processing engine, the advantages of a clean, orthogonal             as automotive, see the Ordering Guide on Page 67.
RISC-like microprocessor instruction set, and single-instruc-
tion, multiple-data (SIMD) multimedia capabilities into a single         PORTABLE LOW POWER ARCHITECTURE
instruction-set architecture.
                                                                         Blackfin processors provide world-class power management
The ADSP-BF534/ADSP-BF536/ADSP-BF537 processors are                      and performance. They are produced with a low power and low
completely code and pin compatible. They differ only with                voltage design methodology and feature on-chip dynamic
respect to their performance, on-chip memory, and presence of            power management, which is the ability to vary both the voltage
the Ethernet MAC module. Specific performance, memory, and               and frequency of operation to significantly lower overall power
feature configurations are shown in Table 1.                             consumption. This capability can result in a substantial reduc-
                                                                         tion in power consumption, compared with just varying the
Table 1. Processor Comparison                                            frequency of operation. This allows longer battery life for
                                                                         portable appliances.
Features                       ADSP-BF534
                                              ADSP-BF536                 SYSTEM INTEGRATION
                                                             ADSP-BF537
                                                                         The Blackfin processor is a highly integrated system-on-a-chip
Ethernet MAC                   --         1         1                    solution for the next generation of embedded network-con-
                               1                                         nected applications. By combining industry-standard interfaces
CAN                            1          1         1                    with a high performance signal processing core, cost-effective
                               2                                         applications can be developed quickly, without the need for
TWI                            2          1         1                    costly external components. The system peripherals include an
                               1                                         IEEE-compliant 802.3 10/100 Ethernet MAC (ADSP-BF536 and
SPORTs                         8          2         2                    ADSP-BF537 only), a CAN 2.0B controller, a TWI controller,
                               1                                         two UART ports, an SPI port, two serial ports (SPORTs), nine
UARTs                          1          2         2                    general-purpose 32-bit timers (eight with PWM capability), a
                               1                                         real-time clock, a watchdog timer, and a parallel peripheral
SPI                            48         1         1                    interface (PPI).
                               16K bytes
GP Timers                                 8         8                    BLACKFIN PROCESSOR PERIPHERALS
                               48K bytes
Watchdog Timers                           1         1                    The ADSP-BF534/ADSP-BF536/ADSP-BF537 processors con-
                               32K bytes                                 tain a rich set of peripherals connected to the core via several
RTC                                       1         1                    high bandwidth buses, providing flexibility in system configura-
                               32K bytes                                 tion as well as excellent overall system performance (see
Parallel Peripheral Interface  4K bytes   1         1                    Figure 1). The processors contain dedicated network communi-
                               2K bytes                                  cation modules and high speed serial and parallel ports, an
GPIOs                          500 MHz    48        48                   interrupt controller for flexible management of interrupts from
                                                                         the on-chip peripherals or external sources, and power manage-
               L1 Instruction  208-Ball   16K bytes 16K bytes            ment control functions to tailor the performance and power
               SRAM/Cache      182-Ball                                  characteristics of the processor and system to many application
                                                                         scenarios.
               L1 Instruction             48K bytes 48K bytes
               SRAM                                                      All of the peripherals, except for the general-purpose I/O, CAN,
Memory                                    32K bytes 32K bytes            TWI, real-time clock, and timers, are supported by a flexible
Configuration  L1 Data                                                   DMA structure. There are also separate memory DMA channels
               SRAM/Cache                                                dedicated to data transfers between the processor's various
                                                                         memory spaces, including external SDRAM and asynchronous
               L1 Data SRAM               --        32K bytes            memory. Multiple on-chip buses running at up to 133 MHz
                                          4K bytes  4K bytes             provide enough bandwidth to keep the processor core running
               L1 Scratchpad              2K bytes  2K bytes             along with activity on all of the on-chip and external
                                          400 MHz   600 MHz              peripherals.
               L3 Boot ROM

Maximum Speed Grade

Package Options:                          208-Ball 208-Ball
Sparse CSP_BGA                            182-Ball 182-Ball
CSP_BGA

By integrating a rich set of industry-leading system peripherals
and memory, the Blackfin processors are the platform of choice
for next-generation applications that require RISC-like pro-
grammability, multimedia support, and leading-edge signal
processing in one integrated package.

                                              Rev. E | Page 3 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

The Blackfin processors include an on-chip voltage regulator in               tasks. These include bit operations such as field extract and pop-
support of the processors' dynamic power management capabil-                  ulation count, modulo 232 multiply, divide primitives, saturation
ity. The voltage regulator provides a range of core voltage levels            and rounding, and sign/exponent detection. The set of video
when supplied from a single 2.25 V to 3.6 V input. The voltage                instructions include byte alignment and packing operations,
regulator can be bypassed at the user's discretion.                           16-bit and 8-bit adds with clipping, 8-bit average operations,
                                                                              and 8-bit subtract/absolute value/accumulate (SAA) operations.
BLACKFIN PROCESSOR CORE                                                       Also provided are the compare/select and vector search
                                                                              instructions.
As shown in Figure 2, the Blackfin processor core contains two
16-bit multipliers, two 40-bit accumulators, two 40-bit ALUs,                 For certain instructions, two 16-bit ALU operations can be per-
four video ALUs, and a 40-bit shifter. The computation units                  formed simultaneously on register pairs (a 16-bit high half and
process 8-, 16-, or 32-bit data from the register file.                       16-bit low half of a compute register). If the second ALU is used,
                                                                              quad 16-bit operations are possible.
The compute register file contains eight 32-bit registers. When
performing compute operations on 16-bit operand data, the                     The 40-bit shifter can perform shifts and rotates, and is used to
register file operates as 16 independent 16-bit registers. All                support normalization, field extract, and field deposit
operands for compute operations come from the multiported                     instructions.
register file and instruction constant fields.
                                                                              The program sequencer controls the flow of instruction execu-
Each MAC can perform a 16-bit by 16-bit multiply in each                      tion, including instruction alignment and decoding. For
cycle, accumulating the results into the 40-bit accumulators.                 program flow control, the sequencer supports PC relative and
Signed and unsigned formats, rounding, and saturation                         indirect conditional jumps (with static branch prediction), and
are supported.                                                                subroutine calls. Hardware is provided to support zero-over-
                                                                              head looping. The architecture is fully interlocked, meaning that
The ALUs perform a traditional set of arithmetic and logical                  the programmer need not manage the pipeline when executing
operations on 16-bit or 32-bit data. In addition, many special                instructions with data dependencies.
instructions are included to accelerate various signal processing

                                                   ADDRESS ARITHMETIC UNIT

                          I3 L3 B3                 M3                                             SP
                                                                                                  FP
                          I2 L2 B2                 M2                                             P5
                                                                                                  P4
                          I1 L1 B1                 M1               DAG1                          P3
                                                                                                  P2
                          I0 L0 B0                 M0                         DAG0                P1
                                                                                                  P0
           DA1 32
           DA0 32                                                                                        32
                                                                                                         PREG
TO MEMORY                 32
                          RAB

             SD 32             32                                                                 ASTAT
           LD1 32                     32                                                              8
           LD0 32

                    R7.H  R7.L                         16                                    16                 SEQUENCER
                    R6.H  R6.L                                                8
                    R5.H  R5.L            8                         8                                                ALIGN
                    R4.H  R4.L                                                                40                   DECODE
                    R3.H  R3.L            BARREL                                                               LOOP BUFFER
                    R2.H  R2.L
                    R1.H  R1.L            SHIFTER          40                                                      CONTROL
                    R0.H  R0.L                                                                                         UNIT

                                                       A0              40 40          A1

                                                   32      32

                                                       DATA ARITHMETIC UNIT

                                                   Figure 2. Blackfin Processor Core

                                             Rev. E | Page 4 of 68 | March 2008
The address arithmetic unit provides two addresses for simulta-    ADSP-BF534/ADSP-BF536/ADSP-BF537
neous dual fetches from memory. It contains a multiported
register file consisting of four sets of 32-bit index, modify,     The memory DMA controller provides high bandwidth data-
length, and base registers (for circular buffering), and eight     movement capability. It can perform block transfers of code or
additional 32-bit pointer registers (for C-style indexed stack     data between the internal memory and the external
manipulation).                                                     memory spaces.

Blackfin processors support a modified Harvard architecture in     Internal (On-Chip) Memory
combination with a hierarchical memory structure. Level 1 (L1)
memories are those that typically operate at the full processor    The ADSP-BF534/ADSP-BF536/ADSP-BF537 processors have
speed with little or no latency. At the L1 level, the instruction  three blocks of on-chip memory providing high-bandwidth
memory holds instructions only. The two data memories hold         access to the core.
data, and a dedicated scratchpad data memory stores stack and
local variable information.                                        The first block is the L1 instruction memory, consisting of
                                                                   64K bytes SRAM, of which 16K bytes can be configured as a
In addition, multiple L1 memory blocks are provided, offering a    four-way set-associative cache. This memory is accessed at full
configurable mix of SRAM and cache. The memory manage-             processor speed.
ment unit (MMU) provides memory protection for individual
tasks that may be operating on the core and can protect system     The second on-chip memory block is the L1 data memory, con-
registers from unintended access.                                  sisting of up to two banks of up to 32K bytes each. Each memory
                                                                   bank is configurable, offering both cache and SRAM functional-
The architecture provides three modes of operation: user mode,     ity. This memory block is accessed at full processor speed.
supervisor mode, and emulation mode. User mode has
restricted access to certain system resources, thus providing a    The third memory block is a 4K byte scratchpad SRAM, which
protected software environment, while supervisor mode has          runs at the same speed as the L1 memories, but is only accessible
unrestricted access to the system and core resources.              as data SRAM, and cannot be configured as cache memory.

The Blackfin processor instruction set has been optimized so       External (Off-Chip) Memory
that 16-bit opcodes represent the most frequently used instruc-
tions, resulting in excellent compiled code density. Complex       External memory is accessed via the EBIU. This 16-bit interface
DSP instructions are encoded into 32-bit opcodes, representing     provides a glueless connection to a bank of synchronous DRAM
fully featured multifunction instructions. Blackfin processors     (SDRAM) as well as up to four banks of asynchronous memory
support a limited multi-issue capability, where a 32-bit instruc-  devices including flash, EPROM, ROM, SRAM, and memory
tion can be issued in parallel with two 16-bit instructions,       mapped I/O devices.
allowing the programmer to use many of the core resources in a
single instruction cycle.                                          The PC133-compliant SDRAM controller can be programmed
                                                                   to interface to up to 512M bytes of SDRAM. A separate row can
The Blackfin processor assembly language uses an algebraic syn-    be open for each SDRAM internal bank, and the SDRAM con-
tax for ease of coding and readability. The architecture has been  troller supports up to 4 internal SDRAM banks, improving
optimized for use in conjunction with the C/C++ compiler,          overall performance.
resulting in fast and efficient software implementations.
                                                                   The asynchronous memory controller can be programmed to
MEMORY ARCHITECTURE                                                control up to four banks of devices with very flexible timing
                                                                   parameters for a wide variety of devices. Each bank occupies a
The ADSP-BF534/ADSP-BF536/ADSP-BF537 processors view               1M byte segment regardless of the size of the devices used, so
memory as a single unified 4G byte address space, using 32-bit     that these banks are only contiguous if each is fully populated
addresses. All resources, including internal memory, external      with 1M byte of memory.
memory, and I/O control registers, occupy separate sections of
this common address space. The memory portions of this             I/O Memory Space
address space are arranged in a hierarchical structure to provide
a good cost/performance balance of some very fast, low latency     The ADSP-BF534/ADSP-BF536/ADSP-BF537 processors do
on-chip memory as cache or SRAM, and larger, lower cost, and       not define a separate I/O space. All resources are mapped
performance off-chip memory systems. (See Figure 3).               through the flat 32-bit address space. On-chip I/O devices have
                                                                   their control registers mapped into memory-mapped registers
The on-chip L1 memory system is the highest performance            (MMRs) at addresses near the top of the 4G byte address space.
memory available to the Blackfin processor. The off-chip mem-      These are separated into two smaller blocks, one which contains
ory system, accessed through the external bus interface unit       the control MMRs for all core functions, and the other which
(EBIU), provides expansion with SDRAM, flash memory, and           contains the registers needed for setup and control of the on-
SRAM, optionally accessing up to 516M bytes of                     chip peripherals outside of the core. The MMRs are accessible
physical memory.                                                   only in supervisor mode and appear as reserved space to on-
                                                                   chip peripherals.

Rev. E | Page 5 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

ADSP-BF534/ADSP-BF537 MEMORY MAP                                                         ADSP-BF536 MEMORY MAP

0xFFFF FFFF   CORE MMR REGISTERS (2M BYTES)           INTERNAL MEMORY MAP  0xFFFF FFFF   CORE MMR REGISTERS (2M BYTES)           INTERNAL MEMORY MAP
0xFFE0 0000   SYSTEM MMR REGISTERS (2M BYTES)                              0xFFE0 0000   SYSTEM MMR REGISTERS (2M BYTES)
0xFFC0 0000   RESERVED                                EXTERNAL MEMORY MAP  0xFFC0 0000   RESERVED                                EXTERNAL MEMORY MAP
0xFFB0 1000   SCRATCHPAD SRAM (4K BYTES)                                   0xFFB0 1000   SCRATCHPAD SRAM (4K BYTES)
0xFFB0 0000   RESERVED                                                     0xFFB0 0000   RESERVED
0xFFA1 4000   INSTRUCTION SRAM/CACHE (16K BYTES)                           0xFFA1 4000   INSTRUCTION SRAM/CACHE (16K BYTES)
0xFFA1 0000   RESERVED                                                     0xFFA1 0000   RESERVED
0xFFA0 C000   INSTRUCTION BANK B SRAM (16K BYTES)                          0xFFA0 C000   INSTRUCTION BANK B SRAM (16K BYTES)
0xFFA0 8000   INSTRUCTION BANK A SRAM (32K BYTES)                          0xFFA0 8000   INSTRUCTION BANK A SRAM (32K BYTES)
0xFFA0 0000   RESERVED                                                     0xFFA0 0000   RESERVED
0xFF90 8000   DATA BANK B SRAM/CACHE (16K BYTES)                           0xFF90 8000   DATA BANK B SRAM/CACHE (16K BYTES)
0xFF90 4000   DATA BANK B SRAM (16K BYTES)                                 0xFF90 4000   RESERVED
0xFF90 0000   RESERVED                                                     0xFF90 0000   RESERVED
0xFF80 8000   DATA BANK A SRAM/CACHE (16K BYTES)                           0xFF80 8000   DATA BANK A SRAM/CACHE (16K BYTES)
0xFF80 4000   DATA BANK A SRAM (16K BYTES)                                 0xFF80 4000   RESERVED
0xFF80 0000   RESERVED                                                     0xFF80 0000   RESERVED
0xEF00 0800   BOOT ROM (2K BYTES)                                          0xEF00 0800   BOOT ROM (2K BYTES)
0xEF00 0000   RESERVED                                                     0xEF00 0000   RESERVED
0x2040 0000  ASYNC MEMORY BANK 3 (1M BYTES)                                0x2040 0000  ASYNC MEMORY BANK 3 (1M BYTES)
0x2030 0000  ASYNC MEMORY BANK 2 (1M BYTES)                                0x2030 0000  ASYNC MEMORY BANK 2 (1M BYTES)
0x2020 0000  ASYNC MEMORY BANK 1 (1M BYTES)                                0x2020 0000  ASYNC MEMORY BANK 1 (1M BYTES)
0x2010 0000  ASYNC MEMORY BANK 0 (1M BYTES)                                0x2010 0000  ASYNC MEMORY BANK 0 (1M BYTES)
0x2000 0000  SDRAM MEMORY (16M BYTES TO 512M BYTES)                        0x2000 0000  SDRAM MEMORY (16M BYTES TO 512M BYTES)
0x0000 0000                                                                0x0000 0000

              Figure 3. ADSP-BF534/ADSP-BF536/ADSP-BF537 Memory Maps

Booting                                                                      Nonmaskable Interrupt (NMI) The NMI event can be
                                                                                generated by the software watchdog timer or by the NMI
The Blackfin processor contains a small on-chip boot kernel,                    input signal to the processor. The NMI event is frequently
which configures the appropriate peripheral for booting. If the                 used as a power-down indicator to initiate an orderly shut-
Blackfin processor is configured to boot from boot ROM mem-                     down of the system.
ory space, the processor starts executing from the on-chip boot
ROM. For more information, see Booting Modes on Page 16.                      Exceptions Events that occur synchronously to program
                                                                                flow (in other words, the exception is taken before the
Event Handling                                                                  instruction is allowed to complete). Conditions such as
                                                                                data alignment violations and undefined instructions cause
The event controller on the Blackfin processor handles all asyn-                exceptions.
chronous and synchronous events to the processor. The
Blackfin processor provides event handling that supports both                Interrupts Events that occur asynchronously to program
nesting and prioritization. Nesting allows multiple event service               flow. They are caused by input pins, timers, and other
routines to be active simultaneously. Prioritization ensures that               peripherals, as well as by an explicit software instruction.
servicing of a higher priority event takes precedence over servic-
ing of a lower priority event. The controller provides support for         Each event type has an associated register to hold the return
five different types of events:                                            address and an associated return-from-event instruction. When
                                                                           an event is triggered, the state of the processor is saved on the
   Emulation An emulation event causes the processor to                 supervisor stack.
     enter emulation mode, allowing command and control of
     the processor via the JTAG interface.                                 The Blackfin processor event controller consists of two stages:
                                                                           the core event controller (CEC) and the system interrupt con-
   Reset This event resets the processor.                               troller (SIC). The core event controller works with the system
                                                                           interrupt controller to prioritize and control all system events.

                                  Rev. E | Page 6 of 68 | March 2008
                                                                    ADSP-BF534/ADSP-BF536/ADSP-BF537

Conceptually, interrupts from the peripherals enter into the        Table 3. System Interrupt Controller (SIC)
SIC, and are then routed directly into the general-purpose inter-
rupts of the CEC.                                                   Peripheral Interrupt Event       Default    Peripheral
                                                                                                     Mapping    Interrupt ID
Core Event Controller (CEC)                                                                                     0
                                                                    PLL Wakeup                       IVG7       1
The CEC supports nine general-purpose interrupts (IVG157),                                                     1
in addition to the dedicated interrupt and exception events. Of     DMA Error (Generic)              IVG7       1
these general-purpose interrupts, the two lowest priority                                                       1
interrupts (IVG1514) are recommended to be reserved for            DMAR0 Block Interrupt            IVG7       1
software interrupt handlers, leaving seven prioritized interrupt                                                2
inputs to support the peripherals of the Blackfin processor.        DMAR1 Block Interrupt            IVG7       2
Table 2 describes the inputs to the CEC, identifies their names
in the event vector table (EVT), and lists their priorities.        DMAR0 Overflow Error             IVG7       2
                                                                                                                2
                                                                    DMAR1 Overflow Error             IVG7       2
                                                                                                                2
                                                                    CAN Error                        IVG7       2
                                                                                                                2
Table 2. Core Event Controller (CEC)                                Ethernet Error (ADSP-BF536 and IVG7         3
                                                                    ADSP-BF537 only)                            4
                                                                                                                5
                                                                    SPORT 0 Error                    IVG7       6
                                                                                                                7
Priority                                                            SPORT 1 Error                    IVG7       8
(0 Is Highest)                                                                                                  9
0               Event Class                   EVT Entry             PPI Error                        IVG7       10
1               Emulation/Test Control        EMU                                                               11
2               Reset                         RST                   SPI Error                        IVG7       12
3               Nonmaskable Interrupt         NMI                                                               13
4               Exception                     EVX                   UART0 Error                      IVG7       14
5               Reserved                      --                                                                15
6               Hardware Error                IVHW                  UART1 Error                      IVG7       16
7               Core Timer                    IVTMR                                                             17
8               General-Purpose Interrupt 7   IVG7                  Real-Time Clock                  IVG8
9               General-Purpose Interrupt 8   IVG8                                                              17
10              General-Purpose Interrupt 9   IVG9                  DMA Channel 0 (PPI)              IVG8       18
11              General-Purpose Interrupt 10  IVG10
12              General-Purpose Interrupt 11  IVG11                 DMA Channel 3 (SPORT 0 Rx)       IVG9       18
13              General-Purpose Interrupt 12  IVG12                                                             19
14              General-Purpose Interrupt 13  IVG13                 DMA Channel 4 (SPORT 0 Tx)       IVG9       20
15              General-Purpose Interrupt 14  IVG14                                                             21
                General-Purpose Interrupt 15  IVG15                 DMA Channel 5 (SPORT 1 Rx)       IVG9       22
                                                                                                                23
                                                                    DMA Channel 6 (SPORT 1 Tx)       IVG9       24
                                                                                                                25
                                                                    TWI                              IVG10      26
                                                                                                                27
                                                                    DMA Channel 7 (SPI)              IVG10      28

                                                                    DMA Channel 8 (UART0 Rx)         IVG10

                                                                    DMA Channel 9 (UART0 Tx)         IVG10

                                                                    DMA Channel 10 (UART1 Rx)        IVG10

                                                                    DMA Channel 11 (UART1 Tx)        IVG10

                                                                    CAN Rx                           IVG11

                                                                    CAN Tx                           IVG11

System Interrupt Controller (SIC)                                   DMA Channel 1 (Ethernet Rx,      IVG11

The system interrupt controller provides the mapping and rout-      ADSP-BF536 and ADSP-BF537 only)
ing of events from the many peripheral interrupt sources to the
prioritized general-purpose interrupt inputs of the CEC.            Port H Interrupt A               IVG11
Although the processor provides a default mapping, the user
can alter the mappings and priorities of interrupt events by writ-  DMA Channel 2 (Ethernet Tx,      IVG11
ing the appropriate values into the interrupt assignment
registers (IAR). Table 3 describes the inputs into the SIC and the  ADSP-BF536 and ADSP-BF537 only)
default mappings into the CEC.
                                                                    Port H Interrupt B               IVG11

                                                                    Timer 0                          IVG12

                                                                    Timer 1                          IVG12

                                                                    Timer 2                          IVG12

                                                                    Timer 3                          IVG12

                                                                    Timer 4                          IVG12

                                                                    Timer 5                          IVG12

                                                                    Timer 6                          IVG12

                                                                    Timer 7                          IVG12

                                                                    Port F, G Interrupt A            IVG12

                                                                    Port G Interrupt B               IVG12

                                              Rev. E | Page 7 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

Table 3. System Interrupt Controller (SIC) (Continued)                  SIC interrupt wake-up enable register (SIC_IWR) By
                                                                          enabling the corresponding bit in this register, a peripheral
Peripheral Interrupt Event  Default  Peripheral                           can be configured to wake up the processor, should the
DMA Channels 12 and 13      Mapping  Interrupt ID                         core be idled when the event is generated. (For more infor-
(Memory DMA Stream 0)                                                     mation, see Dynamic Power Management on Page 13.)
DMA Channels 14 and 15      IVG13    29
(Memory DMA Stream 1)                                                Because multiple interrupt sources can map to a single general-
Software Watchdog Timer     IVG13    30                              purpose interrupt, multiple pulse assertions can occur simulta-
Port F Interrupt B                                                   neously, before or during interrupt processing for an interrupt
                            IVG13    31                              event already detected on this interrupt input. The IPEND reg-
                                                                     ister contents are monitored by the SIC as the interrupt
                            IVG13    31                              acknowledgement.

Event Control                                                        The appropriate ILAT register bit is set when an interrupt rising
                                                                     edge is detected (detection requires two core clock cycles). The
The Blackfin processor provides a very flexible mechanism to         bit is cleared when the respective IPEND register bit is set. The
control the processing of events. In the CEC, three registers are    IPEND bit indicates that the event has entered into the proces-
used to coordinate and control events. Each register is              sor pipeline. At this point the CEC recognizes and queues the
16 bits wide:                                                        next rising edge event on the corresponding event input. The
                                                                     minimum latency from the rising edge transition of the general-
   CEC interrupt latch register (ILAT) Indicates when             purpose interrupt to the IPEND output asserted is three core
     events have been latched. The appropriate bit is set when       clock cycles; however, the latency can be much higher, depend-
     the processor has latched the event and cleared when the        ing on the activity within and the state of the processor.
     event has been accepted into the system. This register is
     updated automatically by the controller, but it may be writ-    DMA CONTROLLERS
     ten only when its corresponding IMASK bit is cleared.
                                                                     The Blackfin processors have multiple, independent DMA
   CEC interrupt mask register (IMASK) Controls the               channels that support automated data transfers with minimal
     masking and unmasking of individual events. When a bit is       overhead for the processor core. DMA transfers can occur
     set in the IMASK register, that event is unmasked and is        between the processor's internal memories and any of its DMA-
     processed by the CEC when asserted. A cleared bit in the        capable peripherals. Additionally, DMA transfers can be accom-
     IMASK register masks the event, preventing the processor        plished between any of the DMA-capable peripherals and
     from servicing the event even though the event may be           external devices connected to the external memory interfaces,
     latched in the ILAT register. This register may be read or      including the SDRAM controller and the asynchronous mem-
     written while in supervisor mode. (Note that general-pur-       ory controller. DMA-capable peripherals include the Ethernet
     pose interrupts can be globally enabled and disabled with       MAC (ADSP-BF536 and ADSP-BF537 only), SPORTs, SPI port,
     the STI and CLI instructions, respectively.)                    UARTs, and PPI. Each individual DMA-capable peripheral has
                                                                     at least one dedicated DMA channel.
   CEC interrupt pending register (IPEND) The IPEND
     register keeps track of all nested events. A set bit in the     The DMA controller supports both one-dimensional (1-D) and
     IPEND register indicates the event is currently active or       two-dimensional (2-D) DMA transfers. DMA transfer initial-
     nested at some level. This register is updated automatically    ization can be implemented from registers or from sets of
     by the controller but may be read while in supervisor mode.     parameters called descriptor blocks.

The SIC allows further control of event processing by providing      The 2-D DMA capability supports arbitrary row and column
three 32-bit interrupt control and status registers. Each register   sizes up to 64K elements by 64K elements, and arbitrary row
contains a bit corresponding to each of the peripheral interrupt     and column step sizes up to 32K elements. Furthermore, the
events shown in Table 3 on Page 7.                                   column step size can be less than the row step size, allowing
                                                                     implementation of interleaved data streams. This feature is
   SIC interrupt mask register (SIC_IMASK) Controls the           especially useful in video applications where data can be de-
     masking and unmasking of each peripheral interrupt event.       interleaved on the fly.
     When a bit is set in the register, that peripheral event is
     unmasked and is processed by the system when asserted. A        Examples of DMA types supported by the DMA controller
     cleared bit in the register masks the peripheral event, pre-    include
     venting the processor from servicing the event.
                                                                        A single, linear buffer that stops upon completion
   SIC interrupt status register (SIC_ISR) As multiple
     peripherals can be mapped to a single event, this register         A circular, auto-refreshing buffer that interrupts on each
     allows the software to determine which peripheral event              full or fractionally full buffer
     source triggered the interrupt. A set bit indicates the
     peripheral is asserting the interrupt, and a cleared bit indi-    1-D or 2-D DMA using a linked list of descriptors
     cates the peripheral is not asserting the event.
                                                                        2-D DMA using an array of descriptors, specifying only the
                                                                          base DMA address within a common page.

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                                                                    ADSP-BF534/ADSP-BF536/ADSP-BF537

In addition to the dedicated peripheral DMA channels, there are       RTXI                       RTXO
two memory DMA channels provided for transfers between the          C1      R1
various memories of the processor system. This enables trans-
fers of blocks of data between any of the memories--including               X1
external SDRAM, ROM, SRAM, and flash memory--with mini-                                       C2
mal processor intervention. Memory DMA transfers can be
controlled by a very flexible descriptor-based methodology or           SUGGESTED COMPONENTS:
by a standard register-based autobuffer mechanism.                      ECLIPTEK EC38J (THROUGH-HOLE PACKAGE)
                                                                        EPSON MC405 12pF LOAD (SURFACE MOUNT PACKAGE)
The ADSP-BF534/ADSP-BF536/ADSP-BF537 processors also                    C1 = 22pF
have an external DMA controller capability via dual external            C2 = 22pF
DMA request pins when used in conjunction with the external             R1 = 10M
bus interface unit (EBIU). This functionality can be used when a        NOTE: C1 AND C2 ARE SPECIFIC TO CRYSTAL SPECIFIED FOR X1.
high speed interface is required for external FIFOs and high            CONTACT CRYSTAL MANUFACTURER FOR DETAILS. C1 AND C2
bandwidth communications peripherals such as USB 2.0. It                SPECIFICATIONS ASSUME BOARD TRACE CAPACITANCE OF 3pF.
allows control of the number of data transfers for memDMA.
The number of transfers per edge is programmable. This feature                            Figure 4. External Components for RTC
can be programmed to allow memDMA to have an increased
priority on the external bus relative to the core.                  general-purpose interrupt, if the timer expires before being reset
                                                                    by software. The programmer initializes the count value of the
REAL-TIME CLOCK                                                     timer, enables the appropriate interrupt, then enables the timer.
                                                                    Thereafter, the software must reload the counter before it
The real-time clock (RTC) provides a robust set of digital watch    counts to zero from the programmed value. This protects the
features, including current time, stopwatch, and alarm. The         system from remaining in an unknown state where software,
RTC is clocked by a 32.768 kHz crystal external to the              which would normally reset the timer, has stopped running due
processor. The RTC peripheral has dedicated power supply pins       to an external noise condition or software error.
so that it can remain powered up and clocked even when the
rest of the processor is in a low-power state. The RTC provides     If configured to generate a hardware reset, the watchdog timer
several programmable interrupt options, including interrupt         resets both the core and the processor peripherals. After a reset,
per second, minute, hour, or day clock ticks, interrupt on pro-     software can determine if the watchdog was the source of the
grammable stopwatch countdown, or interrupt at a                    hardware reset by interrogating a status bit in the watchdog
programmed alarm time.                                              timer control register.

The 32.768 kHz input clock frequency is divided down to a 1 Hz      The timer is clocked by the system clock (SCLK), at a maximum
signal by a prescaler. The counter function of the timer consists   frequency of fSCLK.
of four counters: a 60-second counter, a 60-minute counter, a
24-hour counter, and an 32,768-day counter.                         TIMERS

When enabled, the alarm function generates an interrupt when        There are nine general-purpose programmable timer units in
the output of the timer matches the programmed value in the         the processor. Eight timers have an external pin that can be con-
alarm control register. There are two alarms: The first alarm is    figured either as a pulse width modulator (PWM) or timer
for a time of day, while the second alarm is for a day and time of  output, as an input to clock the timer, or as a mechanism for
that day.                                                           measuring pulse widths and periods of external events. These
                                                                    timers can be synchronized to an external clock input to the sev-
The stopwatch function counts down from a programmed                eral other associated PF pins, to an external clock input to the
value, with one-second resolution. When the stopwatch is            PPI_CLK input pin, or to the internal SCLK.
enabled and the counter underflows, an interrupt is generated.
                                                                    The timer units can be used in conjunction with the two UARTs
Like the other peripherals, the RTC can wake up the processor       and the CAN controller to measure the width of the pulses in
from sleep mode upon generation of any RTC wake-up event.           the data stream to provide a software auto-baud detect function
Additionally, an RTC wake-up event can wake up the processor        for the respective serial channels.
from deep sleep mode, and wake up the on-chip internal voltage
regulator from the hibernate operating mode.                        The timers can generate interrupts to the processor core provid-
                                                                    ing periodic events for synchronization, either to the system
Connect RTC pins RTXI and RTXO with external components             clock or to a count of external signals.
as shown in Figure 4.
                                                                    In addition to the eight general-purpose programmable timers,
WATCHDOG TIMER                                                      a ninth timer is also provided. This extra timer is clocked by the
                                                                    internal processor clock and is typically used as a system tick
The ADSP-BF534/ADSP-BF536/ADSP-BF537 processors                     clock for generating periodic interrupts in an operating system.
include a 32-bit timer that can be used to implement a software
watchdog function. A software watchdog can improve system
availability by forcing the processor to a known state through
generation of a system reset, nonmaskable interrupt (NMI), or

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ADSP-BF534/ADSP-BF536/ADSP-BF537                                     port provides a full-duplex, synchronous serial interface, which
                                                                     supports both master/slave modes and multimaster
SERIAL PORTS (SPORTs)                                                environments.

The ADSP-BF534/ADSP-BF536/ADSP-BF537 processors                      The SPI port's baud rate and clock phase/polarities are pro-
incorporate two dual-channel synchronous serial ports                grammable, and it has an integrated DMA controller,
(SPORT0 and SPORT1) for serial and multiprocessor commu-             configurable to support transmit or receive data streams. The
nications. The SPORTs support the following features:                SPI's DMA controller can only service unidirectional accesses at
                                                                     any given time.
   I2S capable operation.
                                                                     The SPI port's clock rate is calculated as:
   Bidirectional operation Each SPORT has two sets of inde-
     pendent transmit and receive pins, enabling eight channels      SPI Clock Rate   =  ------------f--S--C----L--K-------------
     of I2S stereo audio.                                                                2 SPI_BAUD

   Buffered (8-deep) transmit and receive ports Each port         Where the 16-bit SPI_BAUD register contains a value of 2
     has a data register for transferring data words to and from     to 65,535.
     other processor components and shift registers for shifting
     data in and out of the data registers.                          During transfers, the SPI port simultaneously transmits and
                                                                     receives by serially shifting data in and out on its two serial data
   Clocking Each transmit and receive port can either use an      lines. The serial clock line synchronizes the shifting and sam-
     external serial clock or generate its own, in frequencies       pling of data on the two serial data lines.
     ranging from (fSCLK/131,070) Hz to (fSCLK/2) Hz.
                                                                     UART PORTS
   Word length Each SPORT supports serial data words
     from 3 bits to 32 bits in length, transferred most significant  The ADSP-BF534/ADSP-BF536/ADSP-BF537 processors pro-
     bit first or least significant bit first.                       vide two full-duplex universal asynchronous receiver and
                                                                     transmitter (UART) ports, which are fully compatible with PC-
   Framing Each transmit and receive port can run with or         standard UARTs. Each UART port provides a simplified UART
     without frame sync signals for each data word. Frame sync       interface to other peripherals or hosts, supporting full-duplex,
     signals can be generated internally or externally, active high  DMA-supported, asynchronous transfers of serial data. A
     or low, and with either of two pulse widths and early or late   UART port includes support for five to eight data bits, one or
     frame sync.                                                     two stop bits, and none, even, or odd parity. Each UART port
                                                                     supports two modes of operation:
   Companding in hardware Each SPORT can perform
     A-law or -law companding according to ITU recommen-                PIO (programmed I/O) The processor sends or receives
     dation G.711. Companding can be selected on the transmit             data by writing or reading I/O mapped UART registers.
     and/or receive channel of the SPORT without additional               The data is double-buffered on both transmit and receive.
     latencies.
                                                                        DMA (direct memory access) The DMA controller trans-
   DMA operations with single-cycle overhead Each SPORT                fers both transmit and receive data. This reduces the
     can automatically receive and transmit multiple buffers of           number and frequency of interrupts required to transfer
     memory data. The processor can link or chain sequences of            data to and from memory. The UART has two dedicated
     DMA transfers between a SPORT and memory.                            DMA channels, one for transmit and one for receive. These
                                                                          DMA channels have lower default priority than most DMA
   Interrupts Each transmit and receive port generates an              channels because of their relatively low service rates.
     interrupt upon completing the transfer of a data word or
     after transferring an entire data buffer, or buffers,           Each UART port's baud rate, serial data format, error code gen-
     through DMA.                                                    eration and status, and interrupts are programmable:

   Multichannel capability Each SPORT supports 128 chan-             Supporting bit rates ranging from (fSCLK/1,048,576) to
     nels out of a 1024-channel window and is compatible with             (fSCLK/16) bits per second.
     the H.100, H.110, MVIP-90, and HMVIP standards.
                                                                        Supporting data formats from 7 bits to 12 bits per frame.
SERIAL PERIPHERAL INTERFACE (SPI) PORT
                                                                        Both transmit and receive operations can be configured to
The ADSP-BF534/ADSP-BF536/ADSP-BF537 processors have                      generate maskable interrupts to the processor.
an SPI-compatible port that enables the processor to communi-
cate with multiple SPI-compatible devices.                           The UART port's clock rate is calculated as:

The SPI interface uses three pins for transferring data: two data    UART Clock Rate  =  -------------------f--S---C---L--K---------------------
pins (Master Output-Slave Input, MOSI, and Master Input-                                 16 UARTx_Divisor
Slave Output, MISO) and a clock pin (serial clock, SCK). An SPI
chip select input pin (SPISS) lets other SPI devices select the      Where the 16-bit UARTx_Divisor comes from the
processor, and seven SPI chip select output pins (SPISEL71) let     UARTx_DLH register (most significant 8 bits) and
the processor select other SPI devices. The SPI select pins are      UARTx_DLL register (least significant 8 bits).
reconfigured programmable flag pins. Using these pins, the SPI

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                                                                   ADSP-BF534/ADSP-BF536/ADSP-BF537

In conjunction with the general-purpose timer functions, auto-     10/100 ETHERNET MAC
baud detection is supported.
                                                                   The ADSP-BF536 and ADSP-BF537 processors offer the capa-
The capabilities of the UARTs are further extended with sup-       bility to directly connect to a network by way of an embedded
port for the infrared data association (IrDA) serial infrared     fast Ethernet Media Access Controller (MAC) that supports
physical layer link specification (SIR) protocol.                  both 10-BaseT (10 Mbps) and 100-BaseT (100 Mbps) operation.
                                                                   The 10/100 Ethernet MAC peripheral is fully compliant to the
CONTROLLER AREA NETWORK (CAN)                                      IEEE 802.3-2002 standard, and it provides programmable fea-
                                                                   tures designed to minimize supervision, bus use, or message
The ADSP-BF534/ADSP-BF536/ADSP-BF537 processors offer              processing by the rest of the processor system.
a CAN controller that is a communication controller imple-
menting the CAN 2.0B (active) protocol. This protocol is an        Some standard features are
asynchronous communications protocol used in both industrial
and automotive control systems. The CAN protocol is well-             Support of MII and RMII protocols for external PHYs.
suited for control applications due to its capability to communi-
cate reliably over a network, since the protocol incorporates         Full duplex and half duplex modes.
CRC checking message error tracking, and fault node
confinement.                                                          Data framing and encapsulation: generation and detection
                                                                        of preamble, length padding, and FCS.
The CAN controller offers the following features:
                                                                      Media access management (in half-duplex operation): col-
   32 mailboxes (eight receive only, eight transmit only, 16           lision and contention handling, including control of
     configurable for receive or transmit).                             retransmission of collision frames and of back-off timing.

   Dedicated acceptance masks for each mailbox.                      Flow control (in full-duplex operation): generation and
                                                                        detection of PAUSE frames.
   Additional data filtering on first two bytes.
                                                                      Station management: generation of MDC/MDIO frames
   Support for both the standard (11-bit) and extended                 for read-write access to PHY registers.
     (29-bit) identifier (ID) message formats.
                                                                      SCLK operating range down to 25 MHz (active and sleep
   Support for remote frames.                                          operating modes).

   Active or passive network support.                               Internal loopback from Tx to Rx.

   CAN wake-up from hibernation mode (lowest static power         Some advanced features are
     consumption mode).
                                                                      Buffered crystal output to external PHY for support of a
   Interrupts, including: Tx complete, Rx complete, error,             single crystal system.
     global.
                                                                      Automatic checksum computation of IP header and IP
The electrical characteristics of each network connection are           payload fields of Rx frames.
very demanding so the CAN interface is typically divided into
two parts: a controller and a transceiver. This allows a single       Independent 32-bit descriptor-driven Rx and Tx DMA
controller to support different drivers and CAN networks. The           channels.
CAN module represents only the controller part of the interface.
The controller interface supports connection to 3.3 V high-          Frame status delivery to memory via DMA, including
speed, fault-tolerant, single-wire transceivers.                        frame completion semaphores, for efficient buffer queue
                                                                        management in software.
TWI CONTROLLER INTERFACE
                                                                      Tx DMA support for separate descriptors for MAC header
The ADSP-BF534/ADSP-BF536/ADSP-BF537 processors                         and payload to eliminate buffer copy operations.
include a 2-wire interface (TWI) module for providing a simple
exchange method of control data between multiple devices. The         Convenient frame alignment modes support even 32-bit
TWI is compatible with the widely used I2C bus standard. The           alignment of encapsulated Rx or Tx IP packet data in mem-
TWI module offers the capabilities of simultaneous master and           ory after the 14-byte MAC header.
slave operation, support for both 7-bit addressing and multime-
dia data arbitration. The TWI interface utilizes two pins for         Programmable Ethernet event interrupt supports any com-
transferring clock (SCL) and data (SDA) and supports the                bination of
protocol at speeds up to 400 kbps. The TWI interface pins are
compatible with 5 V logic levels.                                           Any selected Rx or Tx frame status conditions.

Additionally, the processor's TWI module is fully compatible                PHY interrupt condition.
with serial camera control bus (SCCB) functionality for easier
control of various CMOS camera sensor devices.                              Wake-up frame detected.

                                                                            Any selected MAC management counter(s) at
                                                                              half-full.

                                                                            DMA descriptor error.

                                                                      47 MAC management statistics counters with selectable
                                                                        clear-on-read behavior and programmable interrupts on
                                                                        half maximum value.

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ADSP-BF534/ADSP-BF536/ADSP-BF537                                          GPIO pins defined as inputs can be configured to generate
                                                                          hardware interrupts, while output pins can be triggered by
   Programmable Rx address filters, including a 64-bit                   software interrupts.
     address hash table for multicast and/or unicast frames, and
     programmable filter modes for broadcast, multicast, uni-          GPIO interrupt sensitivity registers The two GPIO inter-
     cast, control, and damaged frames.                                   rupt sensitivity registers specify whether individual pins are
                                                                          level- or edge-sensitive and specify--if edge-sensitive--
   Advanced power management supporting unattended                       whether just the rising edge or both the rising and falling
     transfer of Rx and Tx frames and status to/from external             edges of the signal are significant. One register selects the
     memory via DMA during low power sleep mode.                          type of sensitivity, and one register selects which edges are
                                                                          significant for edge-sensitivity.
   System wake-up from sleep operating mode upon magic
     packet or any of four user-definable wake-up frame filters.     PARALLEL PERIPHERAL INTERFACE (PPI)

   Support for 802.3Q tagged VLAN frames.                           The processor provides a parallel peripheral interface (PPI) that
                                                                     can connect directly to parallel A/D and D/A converters, video
   Programmable MDC clock rate and preamble suppression.            encoders and decoders, and other general-purpose peripherals.
                                                                     The PPI consists of a dedicated input clock pin, up to three
   In RMII operation, 7 unused pins may be configured as            frame synchronization pins, and up to 16 data pins. The input
     GPIO pins for other purposes.                                   clock supports parallel data rates up to half the system clock rate
                                                                     and the synchronization signals can be configured as either
PORTS                                                                inputs or outputs.

The ADSP-BF534/ADSP-BF536/ADSP-BF537 processors                      The PPI supports a variety of general-purpose and ITU-R 656
group the many peripheral signals to four ports--Port F, Port G,     modes of operation. In general-purpose mode, the PPI provides
Port H, and Port J. Most of the associated pins are shared by        half-duplex, bidirectional data transfer with up to 16 bits of
multiple signals. The ports function as multiplexer controls.        data. Up to three frame synchronization signals are also pro-
Eight of the pins (Port F70) offer high source/high sink current    vided. In ITU-R 656 mode, the PPI provides half-duplex
capabilities.                                                        bidirectional transfer of 8- or 10-bit video data. Additionally,
                                                                     on-chip decode of embedded start-of-line (SOL) and start-of-
General-Purpose I/O (GPIO)                                           field (SOF) preamble packets is supported.

The processors have 48 bidirectional, general-purpose I/O            General-Purpose Mode Descriptions
(GPIO) pins allocated across three separate GPIO modules--
PORTFIO, PORTGIO, and PORTHIO, associated with Port F,               The general-purpose modes of the PPI are intended to suit a
Port G, and Port H, respectively. Port J does not provide GPIO       wide variety of data capture and transmission applications.
functionality. Each GPIO-capable pin shares functionality with       Three distinct submodes are supported:
other processor peripherals via a multiplexing scheme; however,
the GPIO functionality is the default state of the device upon         1. Input mode Frame syncs and data are inputs into the PPI.
power-up. Neither GPIO output or input drivers are active by
default. Each general-purpose port pin can be individually con-        2. Frame capture mode Frame syncs are outputs from the
trolled by manipulation of the port control, status, and interrupt        PPI, but data are inputs.
registers:
                                                                       3. Output mode Frame syncs and data are outputs from the
   GPIO direction control register Specifies the direction of          PPI.
     each individual GPIO pin as input or output.
                                                                     Input Mode
   GPIO control and status registers The processors employ
     a "write one to modify" mechanism that allows any combi-        Input mode is intended for ADC applications, as well as video
     nation of individual GPIO pins to be modified in a single       communication with hardware signaling. In its simplest form,
     instruction, without affecting the level of any other GPIO      PPI_FS1 is an external frame sync input that controls when to
     pins. Four control registers are provided. One register is      read data. The PPI_DELAY MMR allows for a delay (in
     written in order to set pin values, one register is written in  PPI_CLK cycles) between reception of this frame sync and the
     order to clear pin values, one register is written in order to  initiation of data reads. The number of input data samples is
     toggle pin values, and one register is written in order to      user programmable and defined by the contents of the
     specify a pin value. Reading the GPIO status register allows    PPI_COUNT register. The PPI supports 8-bit and 10-bit
     software to interrogate the sense of the pins.                  through 16-bit data, programmable in the PPI_CONTROL
                                                                     register.
   GPIO interrupt mask registers The two GPIO interrupt
     mask registers allow each individual GPIO pin to function
     as an interrupt to the processor. Similar to the two GPIO
     control registers that are used to set and clear individual
     pin values, one GPIO interrupt mask register sets bits to
     enable interrupt function, and the other GPIO interrupt
     mask register clears bits to disable interrupt function.

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                                                                       ADSP-BF534/ADSP-BF536/ADSP-BF537

Frame Capture Mode                                                     Full-On Operating Mode--Maximum Performance

Frame capture mode allows the video source(s) to act as a slave        In the full-on mode, the PLL is enabled and is not bypassed,
(for frame capture for example). The ADSP-BF534/                       providing capability for maximum operational frequency. This
ADSP-BF536/ADSP-BF537 processors control when to read                  is the power-up default execution state in which maximum per-
from the video source(s). PPI_FS1 is an HSYNC output and               formance can be achieved. The processor core and all enabled
PPI_FS2 is a VSYNC output.                                             peripherals run at full speed.

Output Mode                                                            Active Operating Mode--Moderate Power Savings

Output mode is used for transmitting video or other data with          In the active mode, the PLL is enabled but bypassed. Because the
up to three output frame syncs. Typically, a single frame sync is      PLL is bypassed, the processor's core clock (CCLK) and system
appropriate for data converter applications, whereas two or            clock (SCLK) run at the input clock (CLKIN) frequency. In this
three frame syncs could be used for sending video with hard-           mode, the CLKIN to CCLK multiplier ratio can be changed,
ware signaling.                                                        although the changes are not realized until the full-on mode is
                                                                       entered. DMA access is available to appropriately configured
ITU-R 656 Mode Descriptions                                            L1 memories.

The ITU-R 656 modes of the PPI are intended to suit a wide             In the active mode, it is possible to disable the PLL through the
variety of video capture, processing, and transmission applica-        PLL control register (PLL_CTL). If disabled, the PLL must be
tions. Three distinct submodes are supported:                          re-enabled before transitioning to the full-on or sleep modes.

  1. Active video only mode                                            Sleep Operating Mode--High Dynamic Power Savings

  2. Vertical blanking only mode                                       The sleep mode reduces dynamic power dissipation by disabling
                                                                       the clock to the processor core (CCLK). The PLL and system
  3. Entire field mode                                                 clock (SCLK), however, continue to operate in this mode. Typi-
                                                                       cally an external event or RTC activity wakes up the processor.
Active Video Mode                                                      When in the sleep mode, asserting wake-up causes the processor
                                                                       to sense the value of the BYPASS bit in the PLL control register
Active video only mode is used when only the active video por-         (PLL_CTL). If BYPASS is disabled, the processor transitions to
tion of a field is of interest and not any of the blanking intervals.  the full on mode. If BYPASS is enabled, the processor transi-
The PPI does not read in any data between the end of active            tions to the active mode.
video (EAV) and start of active video (SAV) preamble symbols,
or any data present during the vertical blanking intervals. In this    System DMA access to L1 memory is not supported in
mode, the control byte sequences are not stored to memory;             sleep mode.
they are filtered by the PPI. After synchronizing to the start of
Field 1, the PPI ignores incoming samples until it sees an SAV         Table 4. Power Settings
code. The user specifies the number of active video lines per
frame (in PPI_COUNT register).                                                                  Core        System   Internal
                                                                                                            Clock    Power
Vertical Blanking Interval Mode                                                            PLL  Clock       (SCLK)   (VDDINT)
                                                                                                                     On
In this mode, the PPI only transfers vertical blanking interval        Mode PLL            Bypassed (CCLK)  Enabled
(VBI) data.                                                                                                          On
                                                                       Full On Enabled     No   Enabled     Enabled
Entire Field Mode
                                                                       Active  Enabled/    Yes  Enabled
In this mode, the entire incoming bit stream is read in through                Disabled
the PPI. This includes active video, control preamble sequences,
and ancillary data that may be embedded in horizontal and ver-         Sleep Enabled       --   Disabled Enabled On
tical blanking intervals. Data transfer starts immediately after
synchronization to Field 1. Data is transferred to or from the         Deep    Disabled    --   Disabled Disabled On
synchronous channels through eight DMA engines that work               Sleep
autonomously from the processor core.
                                                                       Hibernate Disabled  --   Disabled Disabled Off
DYNAMIC POWER MANAGEMENT
                                                                       Deep Sleep Operating Mode--Maximum Dynamic Power
The ADSP-BF534/ADSP-BF536/ADSP-BF537 processors pro-                   Savings
vide five operating modes, each with a different performance
and power profile. In addition, dynamic power management               The deep sleep mode maximizes dynamic power savings by dis-
provides the control functions to dynamically alter the proces-        abling the clocks to the processor core (CCLK) and to all
sor core supply voltage, further reducing power dissipation.           synchronous peripherals (SCLK). Asynchronous peripherals,
Control of clocking to each of the peripherals also reduces            such as the RTC, may still be running but cannot access internal
power consumption. See Table 4 for a summary of the power              resources or external memory. This powered-down mode can
settings for each mode. Also, see Table 15, Table 16 and               only be exited by assertion of the reset interrupt (RESET) or by
Table 17.                                                              an asynchronous interrupt generated by the RTC. When in deep
                                                                       sleep mode, an RTC asynchronous interrupt causes the

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ADSP-BF534/ADSP-BF536/ADSP-BF537

processor to transition to the active mode. Assertion of RESET         reduction in power dissipation, while reducing the voltage by
while in deep sleep mode causes the processor to transition to         25% reduces power dissipation by more than 40%. Further,
the full-on mode.                                                      these power savings are additive, in that if the clock frequency
                                                                       and supply voltage are both reduced, the power savings can be
Hibernate State--Maximum Static Power Savings                          dramatic, as shown in the following equations.

The hibernate state maximizes static power savings by disabling        The power savings factor (PSF) is calculated as:
the voltage and clocks to the processor core (CCLK) and to all of
the synchronous peripherals (SCLK). The internal voltage regu-                 -f--C---C---L--K---R--E---D--       V-V----D-D--D-D--I-IN-N--T-T--N-R--OE---DM--  2       -T----R---E--D--  
lator for the processor can be shut off by writing b#00 to the                 fCCLKNOM                                                                                  TNOM              
FREQ bits of the VR_CTL register. This disables both CCLK              PSF  =                                                                                      
and SCLK. Furthermore, it sets the internal power supply volt-
age (VDDINT) to 0 V to provide the greatest power savings. To          where:
preserve the processor state, prior to removing power, any criti-      fCCLKNOM is the nominal core clock frequency
cal information stored internally (memory contents, register           fCCLKRED is the reduced core clock frequency
contents, etc.) must be written to a nonvolatile storage device.       VDDINTNOM is the nominal internal supply voltage
                                                                       VDDINTRED is the reduced internal supply voltage
Since VDDEXT is still supplied in this mode, all of the external pins  TNOM is the duration running at fCCLKNOM
three-state, unless otherwise specified. This allows other devices     TRED is the duration running at fCCLKRED
that are connected to the processor to still have power applied        The percent power savings is calculated as
without drawing unwanted current.
                                                                                      % power savings = (1 PSF) 100%
The Ethernet or CAN modules can wake up the internal supply
regulator. If the PH6 pin does not connect as PHYINT signal to         VOLTAGE REGULATION
an external PHY device, it can be pulled low by any other device
to wake the processor up. The regulator can also be woken up by        The ADSP-BF534/ADSP-BF536/ADSP-BF537 processors pro-
a real-time clock wake-up event or by asserting the RESET pin.         vide an on-chip voltage regulator that can generate appropriate
All hibernate wake-up events initiate the hardware reset               VDDINT voltage levels from the VDDEXT supply. See Operating
sequence. Individual sources are enabled by the VR_CTL                 Conditions on Page 23 for regulator tolerances and acceptable
register.                                                              VDDEXT ranges for specific models.

With the exception of the VR_CTL and the RTC registers, all            Figure 5 shows the typical external components required to
internal registers and memories lose their content in the hiber-       complete the power management system. The regulator con-
nate state. State variables may be held in external SRAM or            trols the internal logic voltage levels and is programmable with
SDRAM. The SCKELOW bit in the VR_CTL register controls                 the voltage regulator control register (VR_CTL) in increments
whether SDRAM operates in self-refresh mode which allows it            of 50 mV. To reduce standby power consumption, the internal
to retain its content while the processor is in reset.                 voltage regulator can be programmed to remove power to the
                                                                       processor core while keeping I/O power supplied. While in
Power Savings                                                          hibernate mode, VDDEXT can still be applied, eliminating the need
                                                                       for external buffers. The voltage regulator can be activated from
As shown in Table 5, the processors support three different            this power-down state by asserting the RESET pin, which then
power domains which maximizes flexibility, while maintaining           initiates a boot sequence. The regulator can also be disabled and
compliance with industry standards and conventions. By isolat-         bypassed at the user's discretion. For additional information on
ing the internal logic of the processor into its own power             voltage regulation, see Switching Regulator Design Consider-
domain, separate from the RTC and other I/O, the processor             ations for the ADSP-BF533 Blackfin Processors (EE-228).
can take advantage of dynamic power management, without
affecting the RTC or other I/O devices. There are no sequencing
requirements for the various power domains.

Table 5. Power Domains               VDD Range
                                     VDDINT
Power Domain                        VDDRTC
All internal logic, except RTC      VDDEXT
RTC internal logic and crystal I/O
All other I/O

The dynamic power management feature allows both the pro-
cessor's input voltage (VDDINT) and clock frequency (fCCLK) to be
dynamically controlled.

The power dissipated by a processor is largely a function of its
clock frequency and the square of the operating voltage. For
example, reducing the clock frequency by 25% results in a 25%

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                                                                               ADSP-BF534/ADSP-BF536/ADSP-BF537

2.25V TO 3.6V                   VDDEXT   SET OF DECOUPLING                                                                BLACKFIN
INPUT VOLTAGE          (LOW-INDUCTANCE)       CAPACITORS
RANGE                                                                                                                                  TO PLL CIRCUITRY
                                                                               CLKOUT                       EN
                                                            +          VDDEXT  CLKBUF
                                                100F                  VDDINT
                100nF                  10H
                                                                       VROU T
             +                                            +            VROU T                               EN
100F                                                                  GND
                       FDS9431A                    100F                                                        CLKIN            XTAL
                                 ZHCS1000                                                                                  330*
                                                                                                                                       FOR OVERTONE
   10F                                                                                                                                OPERATION ONLY:
LOW ESR

                                                                                                                18pF*            18pF*

                                                       SHORT AND LOW-                  NOTE: VALUES MARKED WITH * MUST BE CUSTOMIZED
                                                      INDUCTANCE WIRE                  DEPENDING ON THE CRYSTAL AND LAYOUT. PLEASE
                                                                                       ANALYZE CAREFULLY.
NOTE: DESIGNER SHOULD MINIMIZE
TRACE LENGTH TO FDS9431A.                                                                             Figure 6. External Crystal Connections

                         Figure 5. Voltage Regulator Circuit                   system. In this type of application, a single 25 MHz or 50 MHz
                                                                               crystal may be applied directly to the processors. The 25 MHz or
CLOCK SIGNALS                                                                  50 MHz output of CLKBUF can then be connected to an exter-
                                                                               nal Ethernet MII or RMII PHY device.
The ADSP-BF534/ADSP-BF536/ADSP-BF537 processors can
be clocked by an external crystal, a sine wave input, or a buff-               Because of the default 10 PLL multiplier, providing a 50 MHz
ered, shaped clock derived from an external clock oscillator.                  CLKIN exceeds the recommended operating conditions of the
                                                                               lower speed grades. Because of this restriction, an RMII PHY
If an external clock is used, it should be a TTL compatible signal             requiring a 50 MHz clock input cannot be clocked directly from
and must not be halted, changed, or operated below the speci-                  the CLKBUF pin for the lower speed grades. In this case, either
fied frequency during normal operation. This signal is                         provide a separate 50 MHz clock source, or use an RMII PHY
connected to the processor's CLKIN pin. When an external                       with 25 MHz clock input options. The CLKBUF output is active
clock is used, the XTAL pin must be left unconnected.                          by default and can be disabled using the VR_CTL register for
                                                                               power savings.
Alternatively, because the processors include an on-chip oscilla-
tor circuit, an external crystal may be used. For fundamental                  The Blackfin core runs at a different clock rate than the on-chip
frequency operation, use the circuit shown in Figure 6. A                      peripherals. As shown in Figure 7, the core clock (CCLK) and
parallel-resonant, fundamental frequency, microprocessor-                      system peripheral clock (SCLK) are derived from the input
grade crystal is connected across the CLKIN and XTAL pins.                     clock (CLKIN) signal. An on-chip PLL is capable of multiplying
The on-chip resistance between CLKIN and the XTAL pin is in                    the CLKIN signal by a programmable 0.5 to 64 multiplication
the 500 k range. Further parallel resistors are typically not rec-             factor (bounded by specified minimum and maximum VCO
ommended. The two capacitors and the series resistor shown in                  frequencies). The default multiplier is 10, but it can be modi-
Figure 6 fine-tune phase and amplitude of the sine frequency.                  fied by a software instruction sequence in the PLL_CTL register.

The capacitor and resistor values shown in Figure 6 are typical                On-the-fly CCLK and SCLK frequency changes can be effected
values only. The capacitor values are dependent upon the crystal               by simply writing to the PLL_DIV register. Whereas the maxi-
manufacturers' load capacitance recommendations and the PCB                    mum allowed CCLK and SCLK rates depend on the applied
physical layout. The resistor value depends on the drive level                 voltages VDDINT and VDDEXT, the VCO is always permitted to run
specified by the crystal manufacturer. The user should verify the              up to the frequency specified by the part's speed grade. The
customized values based on careful investigations of multiple                  CLKOUT pin reflects the SCLK frequency to the off-chip world.
devices over temperature range.                                                It belongs to the SDRAM interface, but it functions as reference
                                                                               signal in other timing specifications as well. While active by
A third-overtone crystal can be used for frequencies above                     default, it can be disabled using the EBIU_SDGCTL and
25 MHz. The circuit is then modified to ensure crystal operation               EBIU_AMGCTL registers.
only at the third overtone, by adding a tuned inductor circuit as
shown in Figure 6. A design procedure for third-overtone oper-                 All on-chip peripherals are clocked by the system clock (SCLK).
ation is discussed in detail in the application note Using Third               The system clock frequency is programmable by means of the
Overtone Crystals with the ADSP-218x DSP (EE-168).                             SSEL30 bits of the PLL_DIV register. The values programmed
                                                                               into the SSEL fields define a divide ratio between the PLL output
The CLKBUF pin is an output pin, and is a buffer version of the                (VCO) and the system clock. SCLK divider values are 1 through
input clock. This pin is particularly useful in Ethernet applica-              15. Table 6 illustrates typical system clock ratios.
tions to limit the number of required clock sources in the

                                                                       Rev. E | Page 15 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

                                                                  Table 8. Booting Modes

       FINE ADJUSTMENT      COURSE ADJUSTMENT                     BMODE2 0              Description
REQUIRES PLL SEQUENCING            ON-THE-F LY                    000                     Execute from 16-bit external memory (bypass
                                                                                          boot ROM)
CLKI N        PLL                    1, 2, 4, 8  CCLK             001                     Boot from 8-bit or 16-bit memory
        0.5 TO 64           VCO                  SCLK                                     (EPROM/flash)
                                                                  010                     Reserved
                                      1 TO 15                     011                     Boot from serial SPI memory (EEPROM/flash)
                                                                  100                     Boot from SPI host (slave mode)
                   SCLK  CCLK                                     101                     Boot from serial TWI memory (EEPROM/flash)
                    SCLK  133MHz                                  110                     Boot from TWI host (slave mode)
                                                                  111                     Boot from UART host (slave mode)
        Figure 7. Frequency Modification Methods

Note that the divisor ratio must be chosen to limit the system    The BMODE pins of the reset configuration register, sampled
clock frequency to its maximum of fSCLK. The SSEL value can be    during power-on resets and software-initiated resets, imple-
changed dynamically without any PLL lock latencies by writing     ment the following modes:
the appropriate values to the PLL divisor register (PLL_DIV).
                                                                     Execute from 16-bit external memory Execution starts
Table 6. Example System Clock Ratios                                   from address 0x2000 0000 with 16-bit packing. The boot
                                                                       ROM is bypassed in this mode. All configuration settings
                            Example Frequency Ratios                   are set for the slowest device possible (3-cycle hold time;
                                                                       15-cycle R/W access times; 4-cycle setup).
Signal Name  Divider Ratio (MHz)
SSEL30                                                             Boot from 8-bit and 16-bit external flash memory The
0001         VCO/SCLK VCO                        SCLK                  8-bit or 16-bit flash boot routine located in Boot ROM
0110                                                                   memory space is set up using asynchronous memory
1010         1:1            100                  100                   bank 0. All configuration settings are set for the slowest
                                                                       device possible (3-cycle hold time; 15-cycle R/W access
             6:1            300                  50                    times; 4-cycle setup). The Boot ROM evaluates the first
                                                                       byte of the boot stream at address 0x2000 0000. If it is 0x40,
             10:1           500                  50                    8-bit boot is performed. A 0x60 byte assumes a 16-bit
                                                                       memory device and performs 8-bit DMA. A 0x20 byte also
The core clock (CCLK) frequency can also be dynamically                assumes 16-bit memory but performs 16-bit DMA.
changed by means of the CSEL10 bits of the PLL_DIV register.
Supported CCLK divider ratios are 1, 2, 4, and 8, as shown in       Boot from serial SPI memory (EEPROM or flash) 8-, 16-,
Table 7. This programmable core clock capability is useful for         or 24-bit addressable devices are supported as well as
fast core frequency modifications.                                     AT45DB041, AT45DB081, AT45DB161, AT45DB321,
                                                                       AT45DB642, and AT45DB1282 DataFlash devices from
Table 7. Core Clock Ratios                                             Atmel. The SPI uses the PF10/SPI SSEL1 output pin to
                                                                       select a single SPI EEPROM/flash device, submits a read
                            Example Frequency Ratios                   command and successive address bytes (0x00) until a valid
                                                                       8-, 16-, or 24-bit, or Atmel addressable device is detected,
Signal Name  Divider Ratio (MHz)                                       and begins clocking data into the processor.
CSEL10
00           VCO/CCLK VCO                        CCLK                Boot from SPI host device The Blackfin processor oper-
01                                                                     ates in SPI slave mode and is configured to receive the bytes
10           1:1            300                  300                   of the .LDR file from an SPI host (master) agent. To hold
11                                                                     off the host device from transmitting while the boot ROM
             2:1            300                  150                   is busy, the Blackfin processor asserts a GPIO pin, called
                                                                       host wait (HWAIT), to signal the host device not to send
             4:1            500                  125                   any more bytes until the flag is deasserted. The flag is cho-
                                                                       sen by the user and this information is transferred to the
             8:1            200                  25                    Blackfin processor via bits 10:5 of the FLAG header.

The maximum CCLK frequency not only depends on the part's            Boot from UART Using an autobaud handshake
speed grade (see Ordering Guide on Page 67), it also depends on        sequence, a boot-stream-formatted program is downloaded
the applied VDDINT voltage (see Table 10, Table 11, and Table 12       by the host. The host agent selects a baud rate within the
on Page 24 for details). The maximal system clock rate (SCLK)          UART's clocking capabilities. When performing the auto-
depends on the chip package and the applied VDDEXT voltage (see        baud, the UART expects an "@" (boot stream) character
Table 14 on Page 24).

BOOTING MODES

The ADSP-BF534/ADSP-BF536/ADSP-BF537 processor has six
mechanisms (listed in Table 8) for automatically loading inter-
nal and external memory after a reset. A seventh mode is
provided to execute from external memory, bypassing the boot

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                                                                       ADSP-BF534/ADSP-BF536/ADSP-BF537

     (8 bits data, 1 start bit, 1 stop bit, no parity bit) on the RXD  The assembly language, which takes advantage of the proces-
     pin to determine the bit rate. It then replies with an            sor's unique architecture, offers the following advantages:
     acknowledgement that is composed of 4 bytes: 0xBF, the
     value of UART_DLL, the value of UART_DLH, and 0x00.                  Seamlessly integrated DSP/MCU features are optimized for
     The host can then download the boot stream. When the                   both 8-bit and 16-bit operations.
     processor needs to hold off the host, it deasserts CTS.
     Therefore, the host must monitor this signal.                        A multi-issue load/store modified-Harvard architecture,
                                                                            which supports two 16-bit MAC or four 8-bit ALU + two
   Boot from serial TWI memory (EEPROM/flash) The                        load/store + two pointer updates per cycle.
     Blackfin processor operates in master mode and selects the
     TWI slave with the unique ID 0xA0. It submits successive             All registers, I/O, and memory are mapped into a unified
     read commands to the memory device starting at 2-byte                  4G byte memory space, providing a simplified program-
     internal address 0x0000 and begins clocking data into the              ming model.
     processor. The TWI memory device should comply with
     Philips I2C Bus Specification version 2.1 and have the capa-         Microcontroller features, such as arbitrary bit and bit-field
     bility to auto-increment its internal address counter such             manipulation, insertion, and extraction; integer operations
     that the contents of the memory device can be read                     on 8-, 16-, and 32-bit data-types; and separate user and
     sequentially.                                                          supervisor stack pointers.

   Boot from TWI host The TWI host agent selects the slave             Code density enhancements, which include intermixing of
     with the unique ID 0x5F. The processor replies with an                 16-bit and 32-bit instructions (no mode switching, no code
     acknowledgement and the host can then download the                     segregation). Frequently used instructions are encoded
     boot stream. The TWI host agent should comply with                      in 16 bits.
     Philips I2C Bus Specification version 2.1. An I2C multi-
     plexer can be used to select one processor at a time when         DEVELOPMENT TOOLS
     booting multiple processors from a single TWI.
                                                                       Blackfin processors are supported with a complete set of
For each of the boot modes, a 10-byte header is first brought in       CROSSCORE software and hardware development tools,
from an external device. The header specifies the number of            including Analog Devices emulators and the VisualDSP++
bytes to be transferred and the memory destination address.            development environment. The same emulator hardware that
Multiple memory blocks may be loaded by any boot sequence.             supports other Analog Devices processors also fully emulates
Once all blocks are loaded, program execution commences from           the Blackfin processor family.
the start of L1 instruction SRAM.
                                                                       The VisualDSP++ project management environment lets pro-
In addition, Bit 4 of the reset configuration register can be set by   grammers develop and debug an application. This environment
application code to bypass the normal boot sequence during a           includes an easy to use assembler that is based on an algebraic
software reset. For this case, the processor jumps directly to the     syntax, an archiver (librarian/library builder), a linker, a loader,
beginning of L1 instruction memory.                                    a cycle-accurate instruction-level simulator, a C/C++ compiler,
                                                                       and a C/C++ runtime library that includes DSP and mathemati-
To augment the boot modes, a secondary software loader can be          cal functions. A key point for these tools is C/C++ code
added to provide additional booting mechanisms. This second-           efficiency. The compiler has been developed for efficient
ary loader could provide the capability to boot from flash,            translation of C/C++ code to Blackfin assembly. The Blackfin
variable baud rate, and other sources. In all boot modes except        processor has architectural features that improve the efficiency
bypass, program execution starts from on-chip L1 memory                of compiled C/C++ code.
address 0xFFA0 0000.
                                                                       The VisualDSP++ debugger has a number of important fea-
INSTRUCTION SET DESCRIPTION                                            tures. Data visualization is enhanced by a plotting package that
                                                                       offers a significant level of flexibility. This graphical representa-
The Blackfin processor family assembly language instruction set        tion of user data enables the programmer to quickly determine
employs an algebraic syntax designed for ease of coding and            the performance of an algorithm. As algorithms grow in com-
readability. The instructions have been specifically tuned to pro-     plexity, this capability can have increasing significance on the
vide a flexible, densely encoded instruction set that compiles to      designer's development schedule, increasing productivity. Sta-
a very small final memory size. The instruction set also provides      tistical profiling enables the programmer to nonintrusively poll
fully featured multifunction instructions that allow the               the processor as it is running the program. This feature, unique
programmer to use many of the processor core resources in a            to VisualDSP++, enables the software developer to passively
single instruction. Coupled with many features more often seen         gather important code execution metrics without interrupting
on microcontrollers, this instruction set is very efficient when       the real-time characteristics of the program. Essentially, the
compiling C and C++ source code. In addition, the architecture         developer can identify bottlenecks in software quickly and effi-
supports both user (algorithm/application code) and supervisor
(O/S kernel, device drivers, debuggers, ISRs) modes of opera-           CROSSCORE is a registered trademark of Analog Devices, Inc.
tion, allowing multiple levels of access to core processor              VisualDSP++ is a registered trademark of Analog Devices, Inc.
resources.

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ADSP-BF534/ADSP-BF536/ADSP-BF537                                   Analog Devices emulators use the IEEE 1149.1 JTAG test access
                                                                   port of the Blackfin to monitor and control the target board
ciently. By using the profiler, the programmer can focus on        processor during emulation. The emulator provides full-speed
those areas in the program that impact performance and take        emulation, allowing inspection and modification of memory,
corrective action.                                                 registers, and processor stacks. Nonintrusive in-circuit emula-
                                                                   tion is assured by the use of the processor's JTAG interface--the
Debugging both C/C++ and assembly programs with the                emulator does not affect target system loading or timing.
VisualDSP++ debugger, programmers can
                                                                   In addition to the software and hardware development tools
   View mixed C/C++ and assembly code (interleaved source         available from Analog Devices, third parties provide a wide
     and object information).                                      range of tools supporting the Blackfin processor family. Third
                                                                   party software tools include DSP libraries, real-time operating
   Insert breakpoints.                                            systems, and block diagram design tools.

   Set conditional breakpoints on registers, memory, and          EZ-KIT Lite Evaluation Board
     stacks.
                                                                   For evaluation of ADSP-BF534/ADSP-BF536/ADSP-BF537
   Trace instruction execution.                                   processors, use the ADSP-BF537 EZ-KIT Lite board available
                                                                   from Analog Devices. Order part number
   Perform linear or statistical profiling of program execution.  ADDS-BF537-EZLITE. The board comes with on-chip
                                                                   emulation capabilities and is equipped to enable software
   Fill, dump, and graphically plot the contents of memory.       development. Multiple daughter cards are available.

   Perform source level debugging.                                DESIGNING AN EMULATOR-COMPATIBLE
                                                                   PROCESSOR BOARD
   Create custom debugger windows.
                                                                   The Analog Devices family of emulators are tools that every sys-
The VisualDSP++ IDE lets programmers define and manage             tem developer needs in order to test and debug hardware and
software development. Its dialog boxes and property pages let      software systems. Analog Devices has supplied an IEEE 1149.1
programmers configure and manage all development tools,            JTAG Test Access Port (TAP) on each JTAG processor. The
including color syntax highlighting in the VisualDSP++ editor.     emulator uses the TAP to access the internal features of the pro-
These capabilities permit programmers to                           cessor, allowing the developer to load code, set breakpoints,
                                                                   observe variables, observe memory, and examine registers. The
   Control how the development tools process inputs and           processor must be halted to send data and commands, but once
     generate outputs.                                             an operation has been completed by the emulator, the processor
                                                                   system is set running at full speed with no impact on
   Maintain a one-to-one correspondence with the tool's           system timing.
     command line switches.
                                                                   To use these emulators, the target board must include a header
The VisualDSP++ Kernel (VDK) incorporates scheduling and           that connects the processor's JTAG port to the emulator.
resource management tailored specifically to address the mem-
ory and timing constraints of embedded, real-time                  For details on target board design issues including mechanical
programming. These capabilities enable engineers to develop        layout, single processor connections, multiprocessor scan
code more effectively, eliminating the need to start from the      chains, signal buffering, signal termination, and emulator pod
very beginning when developing new application code. The           logic, see Analog Devices JTAG Emulation Technical Reference
VDK features include threads, critical and unscheduled regions,    (EE-68) on the Analog Devices website under
semaphores, events, and device flags. The VDK also supports        www.analog.com/ee-notes. This document is updated regularly
priority-based, pre-emptive, cooperative, and time-sliced sched-   to keep pace with improvements to emulator support.
uling approaches. In addition, the VDK was designed to be
scalable. If the application does not use a specific feature, the  RELATED DOCUMENTS
support code for that feature is excluded from the target system.
                                                                   The following publications that describe the ADSP-BF534/
Because the VDK is a library, a developer can decide whether to    ADSP-BF536/ADSP-BF537 processors (and related processors)
use it or not. The VDK is integrated into the VisualDSP++          can be ordered from any Analog Devices sales office or accessed
development environment, but can also be used with standard        electronically on our website:
command line tools. When the VDK is used, the development
environment assists the developer with many error prone tasks         Getting Started with Blackfin Processors
and assists in managing system resources, automating the gen-
eration of various VDK-based objects, and visualizing the             ADSP-BF537 Blackfin Processor Hardware Reference
system state when debugging an application that uses the VDK.
                                                                      ADSP-BF53x/ADSP-BF56x Blackfin Processor Program-
The expert linker can be used to visually manipulate the place-         ming Reference
ment of code and data in the embedded system. Memory
utilization can be viewed in a color-coded graphical form. Code       ADSP-BF534/ADSP-BF536/ADSP-BF537 Blackfin Proces-
and data can be easily moved to different areas of the processor        sor Anomaly List
or external memory with the drag of the mouse. Runtime stack
and heap usage can be examined. The expert linker is fully com-
patible with existing linker definition file (LDF), allowing the
developer to move between the graphical and textual
environments.

Rev. E | Page 18 of 68 | March 2008
                                                                     ADSP-BF534/ADSP-BF536/ADSP-BF537

PIN DESCRIPTIONS

The ADSP-BF534/ADSP-BF536/ADSP-BF537 processors pin                  control and address lines are driven high, with the exception of
definitions are listed in Table 9. In order to maintain maximum      CLKOUT, which toggles at the system clock rate. If, however
functionality and reduce package size and pin count, some pins       the BR pin is asserted, then the memory pins are also three-
have dual, multiplexed functions. In cases where pin function is     stated.
reconfigurable, the default state is shown in plain text, while the
alternate function is shown in italics. Pins shown with an aster-    All I/O pins have their input buffers disabled with the exception
isk after their name (*) offer high source/high sink current         of the pins noted in the data sheet that need pull-ups or pull-
capabilities.                                                        downs if unused.

All pins are three-stated during and immediately after reset,        The SDA (serial data) and SCL (serial clock) pins are open drain
with the exception of the external memory interface, asynchro-       and therefore require a pull-up resistor. Consult version 2.1 of
nous and synchronous memory control, and the buffered XTAL           the I2C specification for the proper resistor value.
output pin (CLKBUF). On the external memory interface, the

Table 9. Pin Descriptions

Pin Name                     Type Function                                                 Driver
Memory Interface                                                                           Type1
                             O Address Bus for Async Access
ADDR191                    I/O Data Bus for Async/Sync Access                            A
DATA150                    O Byte Enables/Data Masks for Async/Sync Access               A
ABE10/SDQM10              I Bus Request (This pin should be pulled high when not used)  A
BR                          O Bus Grant
BG                          O Bus Grant Hang                                              A
BGH                                                                                       A
Asynchronous Memory Control  O Bank Select
AMS30                       I Hardware Ready Control                                      A
ARDY                        O Output Enable
AOE                         O Read Enable                                                 A
ARE                         O Write Enable                                                A
AWE                                                                                       A
Synchronous Memory Control   O Row Address Strobe
SRAS                        O Column Address Strobe                                       A
SCAS                        O Write Enable                                                A
SWE                         O Clock Enable (This pin is three-stated during hibernate.    A
SCKE                        O Clock Output                                                A
CLKOUT                      O A10 Pin                                                     B
SA10                        O Bank Select                                                 A
SMS                                                                                       A

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ADSP-BF534/ADSP-BF536/ADSP-BF537

Table 9. Pin Descriptions (Continued)

Pin Name                               Type Function                                                        Driver
Port F: GPIO/UART10/Timer70/SPI/                                                                          Type1
External DMA Request/PPI
(* = High Source/High Sink Pin)        I/O GPIO/UART0 Transmit/DMA Request 0                                C

PF0* GPIO/UART0 TX/DMAR0            I/O GPIO/UART0 Receive/DMA Request 1/Timer1 Alternate Input Capture  C
PF1* GPIO/UART0
  RX/DMAR1/TACI1                       I/O GPIO/UART1 Transmit/Timer7                                       C
PF2* GPIO/UART1 TX/TMR7
PF3* GPIO/UART1 RX/TMR6/TACI6       I/O GPIO/UART1 Receive/Timer6/Timer6 Alternate Input Capture         C
PF4* GPIO/TMR5/SPI SSEL6
PF5* GPIO/TMR4/SPI SSEL5            I/O GPIO/Timer5/SPI Slave Select Enable 6                            C
PF6* GPIO/TMR3/SPI SSEL4
PF7* GPIO/TMR2/PPI FS3              I/O GPIO/Timer4/SPI Slave Select Enable 5                            C
PF8 GPIO/TMR1/PPI FS2
PF9 GPIO/TMR0/PPI FS1               I/O GPIO/Timer3/SPI Slave Select Enable 4                            C
PF10 GPIO/SPI SSEL1
PF11 GPIO/SPI MOSI                  I/O GPIO/Timer2/PPI Frame Sync 3                                     C
PF12 GPIO/SPI MISO
                                       I/O GPIO/Timer1/PPI Frame Sync 2                                     C
PF13 GPIO/SPI SCK
PF14 GPIO/SPI SS/TACLK0             I/O GPIO/Timer0/PPI Frame Sync 1                                     C

PF15 GPIO/PPI CLK/TMRCLK            I/O GPIO/SPI Slave Select Enable 1                                   C
Port G: GPIO/PPI/SPORT1
                                       I/O GPIO/SPI Master Out Slave In                                     C
PG0 GPIO/PPI D0
PG1 GPIO/PPI D1                     I/O GPIO/SPI Master In Slave Out (This pin should be pulled high through a 4.7 k C
PG2 GPIO/PPI D2                             resistor if booting via the SPI port)
PG3 GPIO/PPI D3
PG4 GPIO/PPI D4                     I/O GPIO/SPI Clock                                                   D
PG5 GPIO/PPI D5
PG6 GPIO/PPI D6                     I/O GPIO/SPI Slave Select/Alternate Timer0                           C
PG7 GPIO/PPI D7
PG8 GPIO/PPI D8/DR1SEC              Clock Input

PG9 GPIO/PPI D9/DT1SEC              I/O GPIO/PPI Clock/External Timer Reference                          C
PG10 GPIO/PPI D10/RSCLK1
PG11 GPIO/PPI D11/RFS1              I/O GPIO/PPI Data 0                                                  C
PG12 GPIO/PPI D12/DR1PRI
PG13 GPIO/PPI D13/TSCLK1            I/O GPIO/PPI Data 1                                                  C
PG14 GPIO/PPI D14/TFS1
PG15 GPIO/PPI D15/DT1PRI            I/O GPIO/PPI Data 2                                                  C

                                       I/O GPIO/PPI Data 3                                                  C

                                       I/O GPIO/PPI Data 4                                                  C

                                       I/O GPIO/PPI Data 5                                                  C

                                       I/O GPIO/PPI Data 6                                                  C

                                       I/O GPIO/PPI Data 7                                                  C

                                       I/O GPIO/PPI Data 8/SPORT1 Receive Data                              C

                                       Secondary

                                       I/O GPIO/PPI Data 9/SPORT1 Transmit Data Secondary                   C

                                       I/O GPIO/PPI Data 10/SPORT1 Receive Serial Clock                     D

                                       I/O GPIO/PPI Data 11/SPORT1 Receive Frame Sync                       C

                                       I/O GPIO/PPI Data 12/SPORT1 Receive Data Primary                     C

                                       I/O GPIO/PPI Data 13/SPORT1 Transmit Serial Clock                    D

                                       I/O GPIO/PPI Data 14/SPORT1 Transmit Frame Sync                      C

                                       I/O GPIO/PPI Data 15/SPORT1 Transmit Data Primary                    C

                                       Rev. E | Page 20 of 68 | March 2008
                                                                    ADSP-BF534/ADSP-BF536/ADSP-BF537

Table 9. Pin Descriptions (Continued)

Pin Name                               Type Function                                                               Driver
Port H: GPIO/10/100 Ethernet MAC (On                                                                               Type1
ADSP-BF534, these pins are GPIO only)
                                       I/O GPIO/Ethernet MII or RMII Transmit D0                                   E
PH0 GPIO/ETxD0
PH1 GPIO/ETxD1                      I/O GPIO/Ethernet MII or RMII Transmit D1                                   E
PH2 GPIO/ETxD2
PH3 GPIO/ETxD3                      I/O GPIO/Ethernet MII Transmit D2                                           E
PH4 GPIO/ETxEN
PH5 GPIO/MII TxCLK/RMII             I/O GPIO/Ethernet MII Transmit D3                                           E
REF_CLK
PH6 GPIO/MII PHYINT/RMII            I/O GPIO/Ethernet MII or RMII Transmit Enable                               E
MDINT
PH7 GPIO/COL                        I/O GPIO/Ethernet MII Transmit Clock/RMII Reference Clock                   E
PH8 GPIO/ERxD0
PH9 GPIO/ERxD1                      I/O GPIO/Ethernet MII PHY Interrupt/RMII Management Data Interrupt (This pin E
PH10 GPIO/ERxD2                             should be pulled high when used as a hibernate wake-up.)
PH11 GPIO/ERxD3
PH12 GPIO/ERxDV/TACLK5              I/O GPIO/Ethernet Collision                                                 E
PH13 GPIO/ERxCLK/TACLK6
                                       I/O GPIO/Ethernet MII or RMII Receive D0                                    E
PH14 GPIO/ERxER/TACLK7
PH15 GPIO/MII CRS/RMII CRS_DV       I/O GPIO/Ethernet MII or RMII Receive D1                                    E

Port J: SPORT0/TWI/SPI Select/CAN      I/O GPIO/Ethernet MII Receive D2                                            E
PJ0 MDC
                                       I/O GPIO/Ethernet MII Receive D3                                            E
PJ1 MDIO
                                       I/O GPIO/Ethernet MII Receive Data Valid/Alternate Timer5 Input Clock       E
PJ2 SCL
PJ3 SDA                             I/O GPIO/Ethernet MII Receive Clock/Alternate                               E
PJ4 DR0SEC/CANRX/TACI0
PJ5 DT0SEC/CANTX/SPI SSEL7          Timer6 Input Clock
PJ6 RSCLK0/TACLK2
PJ7 RFS0/TACLK3                     I/O GPIO/Ethernet MII or RMII Receive Error/Alternate Timer7 Input Clock    E
PJ8 DR0PRI/TACLK4
PJ9 TSCLK0/TACLK1                   I/O GPIO/Ethernet MII Carrier Sense/Ethernet RMII Carrier Sense and Receive Data E
PJ10 TFS0/SPI SSEL3                         Valid
PJ11 DT0PRI/SPI SSEL2
Real-Time Clock                        O Ethernet Management Channel Clock (On ADSP-BF534 processors, do not E
RTXI                                          connect this pin, and tie PJ1 to ground)
RTXO
JTAG Port                              I/O Ethernet Management Channel Serial Data (On ADSP-BF534 processors, tie this E
TCK                                           pin to ground)
TDO
TDI                                   I/O TWI Serial Clock                                                        F
TMS
TRST                                  I/O TWI Serial Data                                                         F
EMU
                                       I SPORT0 Receive Data Secondary/CAN Receive/Timer0 Alternate Input Capture

                                       O SPORT0 Transmit Data Secondary/CAN Transmit/SPI Slave Select Enable 7     C

                                       I/O SPORT0 Receive Serial Clock/Alternate Timer2 Clock Input                D

                                       I/O SPORT0 Receive Frame Sync/Alternate Timer3 Clock Input                  C

                                       I SPORT0 Receive Data Primary/Alternate Timer4 Clock Input

                                       I/O SPORT0 Transmit Serial Clock/Alternate Timer1 Clock Input               D

                                       I/O SPORT0 Transmit Frame Sync/SPI Slave Select Enable 3                    C

                                       O SPORT0 Transmit Data Primary/SPI Slave Select Enable 2                    C

                                       I RTC Crystal Input (This pin should be pulled low when not used)
                                       O RTC Crystal Output

                                       I JTAG Clock

                                       O JTAG Serial Data Out                                                      C

                                       I JTAG Serial Data In

                                       I JTAG Mode Select

                                       I JTAG Reset (This pin should be pulled low if the JTAG port is not used)

                                       O Emulation Output                                                          C

                                       Rev. E | Page 21 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

Table 9. Pin Descriptions (Continued)

Pin Name                               Type Function                                                           Driver
                                                                                                               Type1
Clock
                                                                                                               E
CLKIN                                  I  Clock/Crystal Input

XTAL                                   O Crystal Output

CLKBUF                                 O Buffered XTAL Output

Mode Controls

RESET                                  I Reset

NMI                                    I Nonmaskable Interrupt (This pin should be pulled high when not used)

BMODE20                               I  Boot Mode Strap 2-0

Voltage Regulator

VROUT0                                 O External FET Drive

VROUT1                                 O External FET Drive

Supplies

VDDEXT                                 P I/O Power Supply
VDDINT                                 P Internal Power Supply (regulated from 2.25 V to 3.6 V)
VDDRTC                                 P Real-Time Clock Power Supply
GND                                    G External Ground

1 See Output Drive Currents on Page 52 for more information about each driver types.

                                          Rev. E | Page 22 of 68 | March 2008
                                                                 ADSP-BF534/ADSP-BF536/ADSP-BF537

SPECIFICATIONS

Note that component specifications are subject to change
without notice.

OPERATING CONDITIONS

Parameter                           Conditions                                       Min           Nominal Max     Unit

VDDINT Internal Supply Voltage1 Nonautomotive 300 MHz, 400 MHz and 500 MHz speed 0.8               1.2   1.32      V

                                    grade models2

VDDINT    Internal Supply Voltage1  Nonautomotive 533 MHz speed grade models2        0.8           1.25  1.375     V
VDDINT    Internal Supply Voltage1  Nonautomotive 600 MHz speed grade models2
VDDINT    Internal Supply Voltage1  Automotive grade models2                         0.8           1.3   1.43      V
VDDEXT    External Supply Voltage   Nonautomotive grade models2
VDDEXT    External Supply Voltage   Automotive grade models2                         0.95          1.2   1.32      V
VDDRTC    Real-Time Clock Power
          Supply Voltage                                                             2.25          2.5 or 3.3 3.6  V

                                                                                     2.7           3.0 or 3.3 3.6  V

                                                                                     2.25                3.6       V

VIH       High Level Input Voltage3, 4 @ VDDEXT = Maximum                            2.0                 3.6       V
VIHCLKIN  High Level Input Voltage5 @ VDDEXT = Maximum                               2.2
VIH5V                                                                                0.7 VDDEXT        3.6       V
          5.0 V Tolerant Pins, High
          Level Input Voltage6                                                                           5.5       V

VIH5V 5.0 V Tolerant Pins, High @ VDDEXT = Maximum                                   2.0                 5.5       V
          Level Input Voltage7

VIL       Low Level Input Voltage3, 8 @ VDDEXT = Minimum                             0.3                +0.6      V

VIL5V 5.0 V Tolerant Pins, Low                                                       0.3                0.3 VDDEXT V
          Level Input Voltage6

VIL5V 5.0 V Tolerant Pins, Low      @ VDDEXT = Minimum                               0.3                +0.8      V
          Level Input Voltage6, 7

TJ        Junction Temperature      208-Ball Chip Scale Package Ball Grid Array (CSP_BGA) @ 40          +120      C

                                    TAMBIENT = 40C to + 105C

TJ        Junction Temperature      208-Ball Chip Scale Package Ball Grid Array (CSP_BGA) @ 40          +105      C

                                    TAMBIENT = 40C to + 85C

TJ        Junction Temperature      208-Ball Chip Scale Package Ball Grid Array (CSP_BGA) @ 0            +95       C

                                    TAMBIENT = 0C to + 70C

TJ        Junction Temperature      182-Ball Chip Scale Package Ball Grid Array (CSP_BGA) @ 40          +105      C

                                    TAMBIENT = 40C to + 85C

TJ        Junction Temperature      182-Ball Chip Scale Package Ball Grid Array (CSP_BGA) @ 0            +100      C

                                    TAMBIENT = 0C to +70C

1 The regulator can generate VDDINT at levels of 0.85V to 1.2 V with 5% to +10% tolerance, 1.25 V with 4% to +10% tolerance, and 1.3 V with 0% to +10% tolerance. The
  required VDDINT is a function of speed grade and operating frequency. See Table 10, Table 11, and Table 12 for details.

2 See Ordering Guide on Page 67.
3 Bidirectional pins (DATA150, PF150, PG150, PH150, TFS0, TSCLK0, RSCLK0, RFS0, MDIO) and input pins (BR, ARDY, DR0PRI, DR0SEC, RTXI, TCK, TDI, TMS,

  TRST, CLKIN, RESET, NMI, and BMODE20) of the ADSP-BF534/ADSP-BF536/ADSP-BF537 are 3.3 V-tolerant (always accept up to 3.6 V maximum VIH). Voltage
  compliance (on outputs, VOH) is limited by the VDDEXT supply voltage.
4 Parameter value applies to all input and bidirectional pins except CLKIN, SDA, and SCL.
5 Parameter value applies to CLKIN pin only.
6 Applies to pins PJ2/SCL and PJ3/SDA which are 5.0 V tolerant (always accept up to 5.5 V maximum VIH). Voltage compliance (on outputs, VOH) is limited by the VDDEXT supply
  voltage.
7 Applies to pin PJ4/DR0SEC/CANRX/TACI0 which is 5.0 V tolerant (always accepts up to 5.5 V maximum VIH). Voltage compliance (on outputs, VOH) is limited by the VDDEXT
  supply voltage.
8 Parameter value applies to all input and bidirectional pins except SDA and SCL.

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ADSP-BF534/ADSP-BF536/ADSP-BF537

Table 10 through Table 12 describe the Voltage/Frequency                           ratios so as not to exceed the maximum core clock and system
requirements for the ADSP-BF534/ADSP-BF536/ADSP-BF537                              clock. Table 13 describes phase-locked loop operating
processor clocks. Take care in selecting MSEL, SSEL, and CSEL                      conditions.

Table 10. Core Clock Requirements--500 MHz, 533 MHz and 600 MHz Speed Grades1

Parameter                                                                         Internal Regulator Setting  Max                                            Unit
fCCLK Core Clock Frequency (VDDINT =1.30 V Minimum)2                                                                                                         MHz
fCCLK Core Clock Frequency (VDDINT = 1.20 V Minimum)3                             1.30 V                      600                                            MHz
fCCLK Core Clock Frequency (VDDINT =1.14 V Minimum)                                                                                                          MHz
fCCLK Core Clock Frequency (VDDINT =1.045 V Minimum)                              1.25 V                      533                                            MHz
fCCLK Core Clock Frequency (VDDINT = 0.95 V Minimum)                                                                                                         MHz
fCCLK Core Clock Frequency (VDDINT = 0.85 V Minimum)                              1.20 V                      500                                            MHz
fCCLK Core Clock Frequency (VDDINT = 0.8 V Minimum)                                                                                                          MHz
                                                                                   1.10 V                      444
1 See Ordering Guide on Page 67.
2 Applies to 600 MHz models only. See Ordering Guide on Page 67.                   1.00 V                      400
3 Applies to 533 and 600 MHz models only. See Ordering Guide on Page 67.
                                                                                   0.90 V                      333

                                                                                   0.85 V                      250

Table 11. Core Clock Requirements--400 MHz Speed Grade1

Parameter                                          Internal Regulator Setting              120C  TJ > 105C                                   All2 Other TJ  Unit
                                                                                           Max                                                 Max            MHz
fCCLK Core Clock Frequency (VDDINT =1.14 V Minimum) 1.20 V                                 400                                                 400            MHz
                                                                                           333                                                 363            MHz
fCCLK Core Clock Frequency (VDDINT =1.045 V Minimum) 1.10 V                                295                                                 333            MHz
fCCLK Core Clock Frequency (VDDINT = 0.95 V Minimum) 1.00 V                                                                                    280            MHz
fCCLK Core Clock Frequency (VDDINT = 0.85 V Minimum) 0.90 V                                                                                    250
fCCLK Core Clock Frequency (VDDINT = 0.8 V Minimum) 0.85 V

1 See Ordering Guide on Page 67.
2 See Operating Conditions on Page 23.

Table 12. Core Clock Requirements--300 MHz Speed Grade1                   Internal Regulator Setting           Max                                            Unit
                                                                          1.20 V                               300                                            MHz
Parameter                                                                1.10 V                               255                                            MHz
fCCLK Core Clock Frequency (VDDINT = 1.14 V Minimum)                     1.00 V                               210                                            MHz
fCCLK Core Clock Frequency (VDDINT = 1.045 V Minimum)                    0.90 V                               180                                            MHz
fCCLK Core Clock Frequency (VDDINT = 0.95 V Minimum)                     0.85 V                               160                                            MHz
fCCLK Core Clock Frequency (VDDINT = 0.85 V Minimum)
fCCLK Core Clock Frequency (VDDINT = 0.8 V Minimum)

1 See Ordering Guide on Page 67.

Table 13. Phase-Locked Loop Operating Conditions

Parameter                                                                                  Min                                                 Max            Unit

fVCO       Voltage Controlled Oscillator (VCO) Frequency                                   50                                                  Speed Grade1   MHz

1 See Ordering Guide on Page 67.

Table 14. System Clock Requirements

Parameter                               Condition                                          Max                                                                Unit
                                                                                                                                                              MHz
fSCLK                                   VDDEXT = 3.3 V or 2.5 V, VDDINT  1.14 V1           1332                                                               MHz

fSCLK                                   VDDEXT = 3.3 V or 2.5 V, VDDINT < 1.14 V1          100

1 fSCLK must be less than or equal to fCCLK and is subject to additional restrictions for SDRAM interface operation. See Table 26 on Page 34.
2 Rounded number. Actual test specification is SCLK period of 7.5 ns. See Table 26 on Page 34.

                                                   Rev. E | Page 24 of 68 | March 2008
                                                                         ADSP-BF534/ADSP-BF536/ADSP-BF537

ELECTRICAL CHARACTERISTICS

                                                                         Low Power1                High Speed2

Parameter                  Test Conditions                 Min           Typ Max     Min           Typ Max      Unit
                                                                                                                V
VOH3       High Level      @ VDDEXT = 3.3 V 10%,         VDDEXT 0.5              VDDEXT 0.5               V
                           IOH = 0.5 mA                   VDDEXT 0.5              VDDEXT 0.5
           Output Voltage  @ VDDEXT = 2.5 V 10%,                                                              V
                           IOH = 0.5 mA                                                                        V
VOH4                                                       VDDEXT 0.5              VDDEXT 0.5
                           @ VDDEXT = 3.3 V 10%,         VDDEXT 0.5              VDDEXT 0.5               V
                           IOH = 8 mA                                                                          mA
VOH5                       @ VDDEXT = 2.5 V 10%,         VDDEXT 0.5              VDDEXT 0.5               mA
                           IOH = 6 mA                                                                          V

                           IOH = 2 mA                                                                          V
                                                                                                                V
IOH        High Level      VOH = VDDEXT 0.5 V Min                      64                       64
IOH6                                                                     144                      144         V
VOL3       Output Current                                                0.4                       0.4          mA
                                                                                                                A
VOL4                       VOH = VDDEXT 0.5 V Min                      0.5                                    mA
                                                                         0.5                                    A
VOL5       Low Level       @ VDDEXT = 3.3 V 10%,                                                              A
IOL6                                                                     0.5                                    A
IIH        Output Voltage IOL = 2.0 mA                                   64                                     A
IOL6                                                                     10
IIH5V                      @ VDDEXT = 2.5 V 10%,                       144                                    A
IIL                        IOL = 2.0 mA                                  10
IIHP                                                                     10                                     A
IOZH                       @ VDDEXT = 3.3 V 10%,                       50                        0.5
                           IOL = 8 mA                                    10                        0.5          pF
IOZH5V
                           @ VDDEXT = 2.5 V 10%,                       10                        0.5
IOZL                       IOL = 6 mA                                                              64
                                                                         10                        10
CIN                        IOL = 2 mA                                                              144
                                                                         8                         10
                           VOL = 0.5 V Max                                                         10
                                                                                                   50
           High Level Input @ VDDEXT =3.6 V, VIN = 3.6 V                                           10
           Current7
                                                                                                   10
           Low Level       VOL = 0.5 V Max
                                                                                                   10
           Output Current
                                                                                                   8
           High Level Input @ VDDEXT =3.6 V, VIN = 5.5 V
           Current8

           Low Level Input @ VDDEXT =3.6 V, VIN = 0 V
           Current2

           High Level Input @ VDDEXT = 3.6 V, VIN = 3.6 V
           Current JTAG9

           Three-State     @ VDDEXT = 3.6 V, VIN = 3.6 V

           Leakage
           Current10

           Three-State     @ VDDEXT = 3.6 V, VIN = 5.5 V

           Leakage
           Current11

           Three-State     @ VDDEXT = 3.6 V, VIN = 0 V

           Leakage
           Current5

           Input           fIN = 1 MHz, TAMBIENT = 25C,

           Capacitance12, 13 VIN = 2.5 V

                                            Rev. E | Page 25 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

                                                                       Low Power1                         High Speed2

Parameter                        Test Conditions                  Min  Typ Max                       Min  Typ Max                                        Unit
                                                                       6                                                                                 mA
I 14          VDDINT Current in  VDDINT = 1.0 V, fCCLK = 0 MHz,                                           16
              Deep Sleep         TJ = 25C, ASF = 0.00
DDDEEPSLEEP

              Mode

IDDSLEEP      VDDINT Current in  VDDINT = 1.0 V, fCCLK = 25 MHz,       9.5                                19.5                                           mA
IDD-IDLE      Sleep Mode         TJ = 25C                             14
IDD-TYP       VDDINT Current in                                        100                                24                                             mA
IDD-TYP       Idle               VDDINT = 1.0 V, fCCLK = 50 MHz,       125
IDD-TYP       VDDINT Current     TJ = 25C, ASF = 0.43                                                    113                                            mA
IDD-TYP                                                                25
I 14          VDDINT Current     VDDINT = 1.14 V, fCCLK = 300                                             138                                            mA
                                 MHz, TJ = 25C, ASF = 1.00            20
DDHIBERNATE  VDDINT Current                                                     Table 15 + (0.14        185                                            mA
                                 VDDINT = 1.14 V, fCCLK = 400                    VDDINT fSCLK)
IDDRTC        VDDINT Current     MHz, TJ = 25C, ASF = 1.00                      Table 15                 227                                            mA
I 14, 15
              VDDEXT Current in  VDDINT = 1.14 V, fCCLK = 533                    Table 15 +               25                                             A
DDSLEEP      Hibernate State    MHz, TJ = 25C, ASF = 1.00                      (Table 18 ASF)
                                                                                                          20                                             A
I 14          VDDRTC Current     VDDINT = 1.14 V, fCCLK = 600
              VDDINT Current in  MHz, TJ = 25C, ASF = 1.00                                                                            Table 16 + (0.14 mA
DDDEEPSLEEP  Sleep Mode                                                                                                               VDDINT fSCLK)
                                 VDDEXT = 3.30 V, TJ = 25C
I 15, 16                         with voltage regulator off
                                 (VDDINT = 0 V)
DDINT                           VDDRTC = 3.3 V, TJ= 25C

                                 fSCLK = 0 MHz

              VDDINT Current in  fCCLK = 0 MHz                                                                                         Table 16          mA
              Deep Sleep
              Mode

              VDDINT Current     fCCLK > 0 MHz                                                                                         Table 16 +        mA

                                                                                                                                       (Table 18 ASF)

1 Applies to all 300 MHz and 400 MHz speed grade models. See Ordering Guide on Page 67.
2 Applies to all 500 MHz, 533 MHz, and 600 MHz speed grade models. See Ordering Guide on Page 67.
3 Applies to all output and bidirectional pins except port F pins, port G pins, and port H pins.
4 Applies to port F pins PF70.
5 Applies to port F pins PF158, all port G pins, and all port H pins.
6 Maximum total current for all port F, port G, and port H pins.
7 Applies to all input pins except PJ4.
8 Applies to input pin PJ4 only.
9 Applies to JTAG input pins (TCK, TDI, TMS, TRST).
10Applies to three-statable pins.
11Applies to bidirectional pins PJ2 and PJ3.
12Applies to all signal pins.
13Guaranteed, but not tested.
14See the ADSP-BF537 Blackfin Processor Hardware Reference Manual for definition of sleep, deep sleep, and hibernate operating modes.
15Guaranteed maximum specifications.
16See Table 17 for the list of IDDINT power vectors covered.

                                                  Rev. E | Page 26 of 68 | March 2008
                                                                     ADSP-BF534/ADSP-BF536/ADSP-BF537

System designers should refer to Estimating Power for the            current dissipation for internal circuitry (VDDINT). IDDDEEPSLEEP speci-
ADSP-BF534/BF536/BF537 Blackfin Processors (EE-297), which           fies static power dissipation as a function of voltage (VDDINT) and
provides detailed information for optimizing designs for lowest      temperature (see Table 15 or Table 16), and IDDINT specifies the
power. All topics discussed in this section are described in detail  total power specification for the listed test conditions, including
in EE-297. Total power dissipation has two components:               the dynamic component as a function of voltage (VDDINT) and fre-
                                                                     quency (Table 18).
  1. Static, including leakage current
                                                                     The dynamic component is also subject to an Activity Scaling
  2. Dynamic, due to transistor switching characteristics            Factor (ASF) which represents application code running on the
                                                                     processor (Table 17).
Many operating conditions can also affect power dissipation,
including temperature, voltage, operating frequency, and pro-
cessor activity. Electrical Characteristics on Page 25 shows the

Table 15. Static CurrentLow Power Process (mA)1

                                                                                  Voltage (VDDINT)        1.25 V    1.30 V  1.32 V  1.35 V  1.40 V
TJ (C) 0.80 V 0.85 V 0.90 V 0.95 V 1.00 V 1.05 V 1.10 V 1.15 V 1.20 V                                    12.50     13.90   14.80   16.10   18.20
                                                                                                          19.60     21.70   23.11   25.40   28.40
-40 2.60 3.20 3.70 4.50 5.50 6.60 7.90 9.30 10.50                                                         31.80     35.70   37.21   39.60   43.60
                                                                                                          42.90     47.60   49.50   52.50   58.20
0  6.60 7.80 8.40 9.90 10.90 12.30 13.80 15.50 17.50                                                      59.40     66.10   68.40   72.00   79.90
                                                                                                          84.00     92.20   94.98   99.30   108.40
25 12.20 13.50 14.80 16.40 18.20 19.90 22.70 25.60 28.40                                                  115.30    124.60  128.12  133.60  144.70
                                                                                                          153.20    164.80  169.73  177.40  191.90
40 17.20 19.00 20.60 22.90 25.90 28.20 31.60 34.90 38.90                                                  167.40    179.80  185.43  194.20  209.20
                                                                                                          198.80    213.40  219.66  229.40  244.90
55 25.70 27.80 30.90 33.70 37.30 41.40 44.80 50.00 54.80                                                  217.70    232.30  238.65  248.50  266.20

70 37.60 41.30 44.80 48.90 53.90 58.60 63.90 69.70 76.90

85 53.70 58.30 63.70 69.00 75.90 82.90 90.50 98.40 106.40

100 75.10 82.30 88.50 95.80 104.00 112.50 121.80 130.60 141.30

105 84.50 91.20 98.20 106.00 114.20 123.00 132.40 143.30 155.00
1152 103.80 111.80 120.30 127.60 138.00 148.50 159.60 171.40 184.60
1202 115.50 123.60 132.20 141.90 152.30 163.70 175.60 189.30 202.80

1 Values are guaranteed maximum IDDDEEPSLEEP specifications for 300 MHz and 400 MHz speed-grade devices.
2 Applies to automotive grade models only.

Table 16. Static CurrentHigh Speed Process (mA)1

                                                                                 Voltage (VDDINT)                   1.30 V  1.32 V  1.35 V  1.40 V
TJ (C) 0.80 V 0.85 V 0.90 V 0.95 V 1.00 V 1.05 V 1.10 V 1.15 V 1.20 V 1.25 V                                       27.1    28.57   30.9    35.5
                                                                                                                    61.0    63.82   68.3    75.8
-40 3.9  4.7  6.8  8.2  9.9                        12.0 14.6 17.3 20.3 24.1                                         104.5   109.14  116.5   128.9
                                                                                                                    142.6   148.50  157.8   173.7
0  17.0 19.2 21.9 25.0 28.2 32.1 36.9 41.8 47.7 53.8                                                                194.4   201.45  212.5   232.5
                                                                                                                    259.8   268.80  282.9   306.7
25 35.0 39.2 44.3 50.8 56.1 63.3 69.1 76.4 84.7 93.5                                                                341.1   351.19  366.9   398.0
                                                                                                                    440.4   453.39  473.6   511.3
40 53.0 59.2 65.3 71.9 79.1 88.0 96.6 108.0 120.0 130.7                                                             477.8   492.19  514.6   553.3

55 76.7 84.6 93.6 103.1 113.7 123.9 136.3 148.3 162.8 178.4

70 110.1 120.0 130.9 142.2 156.5 171.3 185.2 201.7 220.6 239.7

85 150.1 164.5 178.7 193.2 210.4 228.9 247.7 268.8 291.4 314.1

100 202.3 219.2 236.5 255.8 277.8 299.8 323.8 351.2 378.8 407.5

105 223.8 241.4 260.4 282.0 303.4 328.7 354.5 381.7 410.8 443.6

1 Values are guaranteed maximum IDDDEEPSLEEP specifications for 500 MHz, 533 MHz, and 600 MHz speed-grade devices.

                             Rev. E | Page 27 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

Table 17. Activity Scaling Factors

IDDINT Power Vector1       Activity Scaling Factor (ASF)2

IDD-PEAK                   1.33

IDD-HIGH                   1.29

IDD-TYP                    1.00

IDD-APP                    0.88

IDD-NOP                    0.72

IDD-IDLE                   0.43

1 See EE-297 for power vector definitions.
2 All ASF values determined using a 10:1 CCLK:SCLK ratio.

Table 18. Dynamic Current (mA, with ASF = 1.0)1

Frequency                                                                  Voltage (VDDINT)
           0.80 V 0.85 V 0.90 V 0.95 V 1.00 V 1.05 V 1.10 V 1.15 V 1.20 V 1.25 V 1.30 V 1.32 V 1.35 V 1.40 V

50 MHz     11.00 13.70 19.13 18.20 18.67 19.13 19.60 21.20 24.10 25.50 28.50 28.64 28.85 29.20

100 MHz    27.90 22.70 30.80 28.40 29.30 30.80 32.90 35.30 37.80 40.60 43.50 43.74 44.10 45.80

200 MHz    36.90 42.60 55.00 49.20 51.50 55.00 58.30 62.90 67.00 69.70 73.00 74.08 75.70 80.70

300 MHz    N/A 61.50 79.20 70.40 74.60 79.20 84.40 90.70 94.30 99.10 103.90 105.54 108.00 113.40

400 MHz    N/A N/A 104.30 92.40 97.20 104.30 109.80 116.50 121.90 128.00 134.60 136.68 139.80 145.10

500 MHz    N/A N/A N/A N/A N/A N/A 134.30 142.30 149.30 157.50 164.70 166.74 169.80 176.90

533 MHz    N/A N/A N/A N/A N/A N/A N/A N/A 158.60 167.03 174.37 176.66 180.10 187.93

600 MHz    N/A N/A N/A N/A N/A N/A N/A N/A N/A N/A 193.70 196.50 200.70 210.00

1 The values are not guaranteed as stand-alone maximum specifications, they must be combined with static current per the equations of Electrical Characteristics on Page 25.

ABSOLUTE MAXIMUM RATINGS                                                              Table 20. Maximum Duty Cycle for Input1 Transient Voltage

Stresses greater than those listed in Table 19 may cause perma-                       VIN Min (V)  VIN Max (V)2  Maximum Duty Cycle
nent damage to the device. These are stress ratings only.                             0.50        +3.80         100%
Functional operation of the device at these or any other condi-
tions greater than those indicated in the operational sections of                     0.70        +4.00         40%
this specification is not implied. Exposure to absolute maximum
rating conditions for extended periods may affect device                              0.80        +4.10         25%
reliability.
                                                                                      0.90        +4.20         15%

                                                                                      1.00        +4.30         10%

Table 19. Absolute Maximum Ratings                                                    1 Applies to all signal pins with the exception of CLKIN, XTAL, and VROUT10.
                                                                                      2 Only one of the listed options can apply to a particular design.

Parameter                                Rating

Internal (Core) Supply Voltage (VDDINT)  0.3 V to +1.43 V
External (I/O) Supply Voltage (VDDEXT)   0.3 V to +3.8 V
Input Voltage1                           0.5 V to +3.6 V
Input Voltage1, 2                        0.5 V to +5.5 V

Output Voltage Swing                      0.5 V to VDDEXT + 0.5 V
Load Capacitance3                        200 pF

Storage Temperature Range                65C to +150C

Junction Temperature Underbias           +125C

1 Applies only when VDDEXT is within specifications. When VDDEXT is outside specifi-
  cations, the range is VDDEXT 0.2 V.

2 Applies to 5 V tolerant pins SCL, SDA, and PJ4. For duty cycles, see Table 20.
3 For proper SDRAM controller operation, the maximum load capacitance is 50 pF

(at 3.3 V) or 30 pF (at 2.5 V) for ADDR191, DATA150, ABE10/SDQM10,

CLKOUT, SCKE, SA10, SRAS, SCAS, SWE, and SMS.

                                                           Rev. E | Page 28 of 68 | March 2008
                                                                    ADSP-BF534/ADSP-BF536/ADSP-BF537

ESD SENSITIVITY

           ESD (electrostatic discharge) sensitive device.

           Charged devices and circuit boards can discharge
           without detection. Although this product features
           patented or proprietary protection circuitry, damage
           may occur on devices subjected to high energy ESD.
           Therefore, proper ESD precautions should be taken to
           avoid performance degradation or loss of functionality.

PACKAGE INFORMATION

The information presented in Figure 8 and Table 21 provide
details about the package branding for the Blackfin processors.
For a complete listing of product availability, see Ordering
Guide on Page 67.

                  a

                         ADSP-BF5xx

                            tppZccc
                         vvvvvv.x n.n
                 yyww country_of_origin

                     B

           Figure 8. Product Information on Package

Table 21. Package Brand Information

Brand Key        Field Description
t                Temperature Range
pp               Package Type
Z                Lead Free Option (optional)
ccc              See Ordering Guide
vvvvvv.x         Assembly Lot Code
n.n              Silicon Revision
yyww             Date Code

                                                     Rev. E | Page 29 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

TIMING SPECIFICATIONS

Table 22. Clock Input and Reset Timing

Parameter                                                                        Min                 Max    Unit

Timing Requirements

tCKIN      CLKIN Period1, 2, 3, 4                                                20.0                100.0  ns
tCKINL     CLKIN Low Pulse
tCKINH     CLKIN High Pulse                                                      8.0                        ns
tBUFDLAY   CLKIN to CLKBUF Delay
tWRST      RESET Asserted Pulse Width Low5                                       8.0                        ns

                                                                                                     10     ns

                                                                                 11 tCKIN                   ns

1 Combinations of the CLKIN frequency and the PLL clock multiplier must not exceed the allowed fVCO, fCCLK, and fSCLK settings discussed in Table 10 through Table 14. Since
  by default the PLL is multiplying the CLKIN frequency by 10, 300 MHz and 400 MHz speed grade parts can not use the full CLKIN period range.

2 Applies to PLL bypass mode and PLL non bypass mode.
3 CLKIN frequency must not change on the fly.
4 If the DF bit in the PLL_CTL register is set, then the maximum tCKIN period is 50 ns.
5 Applies after power-up sequence is complete. At power-up, the processor's internal phase-locked loop requires no more than 2000 CLKIN cycles while RESET is asserted,

  assuming stable power supplies and CLKIN (not including start-up time of external clock oscillator).

                             tCKIN

            CLKIN    tCKINL         tCKINH
           CLKBUF
                                                                                           tBUFDLAY

                                            tBUFDLAY

           RESET                              tWRST

                                            Figure 9. Clock and Reset Timing

                                            Rev. E | Page 30 of 68 | March 2008
                                                                       ADSP-BF534/ADSP-BF536/ADSP-BF537

Asynchronous Memory Read Cycle Timing

Table 23. Asynchronous Memory Read Cycle Timing

Parameter                                                                                                             Min                Max       Unit

Timing Requirements

tSDAT             DATA150 Setup Before CLKOUT                                                                        2.1                          ns

tHDAT             DATA150 Hold After CLKOUT                                                                          0.8                          ns

tSARDY            ARDY Setup Before CLKOUT                                                                            4.0                          ns

tHARDY            ARDY Hold After CLKOUT                                                                              0.0                          ns

Switching Characteristics

tDO               Output Delay After CLKOUT1                                                                                             6.0       ns

tHO               Output Hold After CLKOUT 1                                                                          0.8                          ns

1 Output pins include AMS30, ABE10, ADDR191, AOE, ARE.

                             SETUP            PROGRAMMED READ ACCESS               ACCESS EXTENDED                                HOLD
                           2 CYCLES                          4 CYCLES                     3 CYCLES                              1 CYCLE

        CLKOUT                tDO                                                                                                             tHO
        AMSx

        ABE10                                                     BE, ADDRESS
        ADDR191
        AOE                                   tDO                      tHARDY                                         tHO
        ARE                                                tSARDY                                                       tHARDY
        ARDY
                                                                                                              tSARDY  tSDAT     tHDAT
        DATA150                                                                                                        READ
                                          Figure 10. Asynchronous Memory Read Cycle Timing

                                              Rev. E | Page 31 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

Asynchronous Memory Write Cycle Timing

Table 24. Asynchronous Memory Write Cycle Timing

Parameter                                                                                                 Min  Max  Unit

Timing Requirements

tSARDY               ARDY Setup Before CLKOUT                                                             4.0       ns

tHARDY               ARDY Hold After CLKOUT                                                               0.0       ns

Switching Characteristics

tDDAT                DATA150 Disable After CLKOUT                                                             6.0  ns
tENDAT               DATA150 Enable After CLKOUT
tDO                  Output Delay After CLKOUT1                                                           1.0       ns
tHO                  Output Hold After CLKOUT 1
                                                                                                               6.0  ns

                                                                                                          0.8       ns

1 Output pins include AMS30, ABE10, ADDR191, DATA150, AOE, AWE.

                                                          ACCESS

                             SETUP       PROGRAMMED WRITE EXTENDED HOLD
                           2 CYCLES
                                         ACCESS 2 CYCLES  1 CYCLE 1 CYCLE

        CLKOUT

                                    tDO                                                      tHO

        AMSx

            ABE10                         BE, ADDRESS    tHO
        ADDR191                    tDO                   t HARDY

                AWE                 t SARDY

              ARDY                                        tSARDY

        DATA150           t ENDAT                                                                t DDAT

                                         WRITE DATA

                                             Figure 11. Asynchronous Memory Write Cycle Timing

                                                        Rev. E | Page 32 of 68 | March 2008
                                                                    ADSP-BF534/ADSP-BF536/ADSP-BF537

External Port Bus Request and Grant Cycle Timing

Table 25 and Figure 12 describe external port bus request and
bus grant operations.

Table 25. External Port Bus Request and Grant Cycle Timing

Parameter1, 2                                                                                                    Min  Max               Unit

Timing Requirements

tBS            BR Asserted to CLKOUT Low Setup                                                                   4.6                    ns

tBH            CLKOUT Low to BR Deasserted Hold Time                                                             0.0                    ns

Switching Characteristics

tSD            CLKOUT Low to AMSx, Address, and ARE/AWE Disable                                                       4.5               ns

tSE            CLKOUT Low to AMSx, Address, and ARE/AWE Enable                                                        4.5               ns

tDBG           CLKOUT High to BG Asserted Setup                                                                       3.6               ns

tEBG           CLKOUT High to BG Deasserted Hold Time                                                                 3.6               ns

tDBH           CLKOUT High to BGH Asserted Setup                                                                      3.6               ns

tEBH           CLKOUT High to BGH Deasserted Hold Time                                                                3.6               ns

1 These are preliminary timing parameters that are based on worst-case operating conditions.
2 The pad loads for these timing parameters are 20 pF.

      CLKOUT               tBS                                 tBH

      BR                                                                                      tSD
      AMSx
                                                                                              tSD                                  tSE
       ADDR19-1                                                                               tSD                                  tSE
      ABE1-0                                                                                                                       tSE
      AWE                                                                                                  tDBG       tEBG
       ARE                                                                                                 tDBH       tEBH
      BG
                           Figure 12. External Port Bus Request and Grant Cycle Timing
      BGH

                                Rev. E | Page 33 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

SDRAM Interface Timing

Table 26. SDRAM Interface Timing

Parameter                                                                                                     Min                        Max  Unit

Timing Requirements                                                                                                                      4.0  ns
                                                                                                                                         6.0  ns
tSSDAT     DATA150 Setup Before CLKOUT                                                                       1.5
                                                                                                                                              ns
tHSDAT     DATA150 Hold After CLKOUT                                                                         0.8                             ns
                                                                                                                                              ns
Switching Characteristics                                                                                                                     ns
                                                                                                                                              ns
tDCAD      COMMAND, ADDR191, DATA150 Delay After CLKOUT1                                                                                    ns
                                                                                                                                              ns
tHCAD      COMMAND, ADDR191, DATA150 Hold After CLKOUT1                                                     1.0                             ns

tDSDAT     DATA150 Disable After CLKOUT

tENSDAT    DATA150 Enable After CLKOUT                                                                       1.0

tSCLK      CLKOUT Period TJ  +105C2                                                                          7.5

tSCLK      CLKOUT Period TJ > +105C2                                                                         10

tSCLKH     CLKOUT Width High                                                                                  2.5

tSCLKL     CLKOUT Width Low                                                                                   2.5

1 Command pins include: SRAS, SCAS, SWE, SDQM, SMS, SA10, SCKE.
2 These limits are specific to the SDRAM interface only. In addition, CLKOUT must always comply with the limits in Table 14 on Page 24.

                                                        tSCLK                                                 tSCLKH

                                        CLKOUT  tSSDAT                               tSCLKL
                               DATA15-0 (IN)
                                                        tHSDAT
                            DATA15-0 (OUT)
                     COMMAND ADDR19-1                            tDCAD                                        tDSDAT

                                (OUT)                   tENSDAT                      tHCAD

                                                                       tDCAD

                                                                                                       tHCAD
                                                NOTE: COMMAND = SRAS, SCAS, SWE, SDQM, SMS, SA10, SCKE.

                                                    Figure 13. SDRAM Interface Timing

                                                Rev. E | Page 34 of 68 | March 2008
                                                          ADSP-BF534/ADSP-BF536/ADSP-BF537

External DMA Request Timing

Table 27 and Figure 14 describe the external DMA request
operations.

Table 27. External DMA Request Timing

Parameter                                                                      Min           Max  Unit

Timing Requirements                                                                               ns
                                                                                                  ns
tDR         DMARx Asserted to CLKOUT High Setup                                6.0                ns
tDH         CLKOUT High to DMARx Deasserted Hold Time                          0.0                ns
tDMARACT    DMARx Active Pulse Width                                           1.0 tSCLK
tDMARINACT  DMARx Inactive Pulse Width                                         1.75 tSCLK

                  CLKOUT   tDR                            tDH
                             tDMARACT                              tDMARINACT
               DMAR0/1
            (ACTIVE LOW)

                DMAR0/1    tDMARACT                       tDMARINACT
            (ACTIVE HIGH)

                                       Figure 14. External DMA Request Timing

                                       Rev. E | Page 35 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

Parallel Peripheral Interface Timing

Table 28 and Figure 15 on Page 36, Figure 19 on Page 40, and
Figure 20 on Page 41 describe parallel peripheral interface
operations.

Table 28. Parallel Peripheral Interface Timing

Parameter                                                                                              Min   Max  Unit

Timing Requirements

tPCLKW                 PPI_CLK Width1                                                                  6.0        ns

tPCLK                  PPI_CLK Period1                                                                 15.0       ns

Timing Requirements--GP Input and Frame Capture Modes

tSFSPE                 External Frame Sync Setup Before PPI_CLK                                        6.7        ns

                       (Nonsampling Edge for Rx, Sampling Edge for Tx)

tHFSPE                 External Frame Sync Hold After PPI_CLK                                          1.0        ns

tSDRPE                 Receive Data Setup Before PPI_CLK                                               3.5        ns

tHDRPE                 Receive Data Hold After PPI_CLK                                                 1.5        ns

Switching Characteristics--GP Output and Frame Capture Modes

tDFSPE                 Internal Frame Sync Delay After PPI_CLK                                               8.0  ns
tHOFSPE                Internal Frame Sync Hold After PPI_CLK
tDDTPE                 Transmit Data Delay After PPI_CLK                                               1.7        ns
tHDTPE                 Transmit Data Hold After PPI_CLK
                                                                                                             8.0  ns

                                                                                                       1.8        ns

1 PPI_CLK frequency cannot exceed fSCLK/2.

                                            FRAME                  DATA0
                                            SYNC IS                IS
                                            DRIVEN                 SAMPLED
                                            OUT

POLC = 0                                                   tDFSPE
PPI_CLK                                     tHOFSPE

PPI_CLK                                                 tSDRPE     tHDRPE
POLC = 1

             POLS = 1
PPI_FS1

             POLS = 0

             POLS = 1
PPI_FS2

             POLS = 0

PPI_DATA

                                            Figure 15. PPI GP Rx Mode with Internal Frame Sync Timing

                                                        Rev. E | Page 36 of 68 | March 2008
                                                                               ADSP-BF534/ADSP-BF536/ADSP-BF537

                                         DATA0 IS            DATA1 IS
                                         SAMPLED             SAMPLED

PPI_CLK                          tSFSPE  tHFSPE
POLC = 0
PPI_CLK                                            tSDRPE       tHDRPE
POLC = 1

              POLS = 1
PPI_FS1

              POLS = 0

              POLS = 1
PPI_FS2

              POLS = 0

PPI_DATA

                                                   Figure 16. PPI GP Rx Mode with External Frame Sync Timing

                        FRAME                      DATA0 IS
                        SYNC IS                    DRIVEN
                        DRIVEN                     OUT
                        OUT

PPI_CLK                          tDFSPE
POLC = 0
PPI_CLK                 tHOFSPE
POLC = 1

             POLS = 1
PPI_FS1

             POLS = 0

             POLS = 1                                   tDDTPE
PPI_FS2                                            tHDTPE

             POLS = 0                                                   DATA0

PPI_DATA

                                                   Figure 17. PPI GP Tx Mode with Internal Frame Sync Timing

                                                   Rev. E | Page 37 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

                        DATA              DATA
                        DRIVING/          DRIVING/
                        FRAME             FRAME
                        SYNC              SYNC
                        SAMPLING          SAMPLING
                        EDGE              EDGE

PPI_CLK                                   tHFSPE
POLC = 0
PPI_CLK                           tSFSPE
POLC = 1
                                          tDDTPE
              POLS = 1
PPI_FS1                           tHDTPE

              POLS = 0

              POLS = 1
PPI_FS2

              POLS = 0

PPI_DATA

                                  Figure 18. PPI GP Tx Mode with External Frame Sync Timing

                                          Rev. E | Page 38 of 68 | March 2008
                                                               ADSP-BF534/ADSP-BF536/ADSP-BF537

Serial Ports

Table 29 through Table 32 on Page 40 and Figure 19 on Page 40
through Figure 20 on Page 41 describe serial port operations.

Table 29. Serial Ports--External Clock

Parameter                                                                            Min   Max   Unit

Timing Requirements

tSFSE      TFSx/RFSx Setup Before TSCLKx/RSCLKx1                                     3.0         ns

tHFSE      TFSx/RFSx Hold After TSCLKx/RSCLKx1                                       3.0         ns

tSDRE      Receive Data Setup Before RSCLKx1                                         3.0         ns

tHDRE      Receive Data Hold After RSCLKx1                                           3.0         ns

tSCLKEW    TSCLKx/RSCLKx Width                                                       4.5         ns

tSCLKE     TSCLKx/RSCLKx Period                                                      15.0        ns

Switching Characteristics

tDFSE      TFSx/RFSx Delay After TSCLKx/RSCLK (Internally Generated TFSx/RFSx)2            10.0  ns
tHOFSE     TFSx/RFSx Hold After TSCLKx/RSCLK (Internally Generated TFSx/RFSx)2
tDDTE      Transmit Data Delay After TSCLKx2                                         0           ns
tHDTE      Transmit Data Hold After TSCLKx2
                                                                                           10.0  ns

                                                                                     0           ns

1 Referenced to sample edge.
2 Referenced to drive edge.

Table 30. Serial Ports--Internal Clock

Parameter                                                                            Min   Max   Unit

Timing Requirements

tSFSI      TFSx/RFSx Setup Before TSCLKx/RSCLKx1                                     8.0         ns

tHFSI      TFSx/RFSx Hold After TSCLKx/RSCLKx1                                       1.5        ns

tSDRI      Receive Data Setup Before RSCLKx1                                         8.0         ns

tHDRI      Receive Data Hold After RSCLKx1                                           1.5        ns

tSCLKEW    TSCLKx/RSCLKx Width                                                       4.5         ns

tSCLKE     TSCLKx/RSCLKx Period                                                      15.0        ns

Switching Characteristics

tDFSI      TFSx/RFSx Delay After TSCLKx/RSCLKx (Internally Generated TFSx/RFSx)2           3.0   ns
tHOFSI     TFSx/RFSx Hold After TSCLKx/RSCLKx (Internally Generated TFSx/RFSx)2
tDDTI      Transmit Data Delay After TSCLKx2                                         -1.0        ns
tHDTI      Transmit Data Hold After TSCLKx2
tSCLKIW                                                                                    3.0   ns
           TSCLKx/RSCLKx Width
                                                                                     -1.0        ns

                                                                                     4.5         ns

1 Referenced to sample edge.
2 Referenced to drive edge.

Table 31. Serial Ports--Enable and Three-State

Parameter                                                                            Min   Max   Unit

Switching Characteristics

tDTENE     Data Enable Delay from External TSCLKx1                                   0           ns
tDDTTE     Data Disable Delay from External TSCLKx1
tDTENI     Data Enable Delay from Internal TSCLKx1                                         10.0  ns
tDDTTI     Data Disable Delay from Internal TSCLKx1
                                                                                     2.0        ns

                                                                                           3.0   ns

1 Referenced to drive edge.

                                                Rev. E | Page 39 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

Table 32. External Late Frame Sync

Parameter                                                                                                                           Min       Max            Unit

Switching Characteristics

tDDTLFSE             Data Delay from Late External TFSx or External RFSx with MCE = 1, MFD = 01, 2                                            10.0           ns
tDTENLFS
                     Data Enable from Late FS or MCE = 1, MFD = 01, 2                                                               0                        ns

1 MCE = 1, TFSx enable and TFSx valid follow tDDTENFS and tDDTLFS.
2 If external RFSx/TFSx setup to RSCLKx/TSCLKx > tSCLKE/2, then tDDTE/I and tDTENE/I apply, otherwise tDDTLFSE and tDTENLFS apply.

          DATA RECEIVE--INTERNAL CLOCK                       SAMPLE                DATA RECEIVE--EXTERNAL CLOCK                               SAMPLE
                                                               EDGE                                                                             EDGE
                          DRIVE                                                                  DRIVE
                          EDGE                                                                   EDGE

                                             tSCLKIW                                                               tSCLKEW

RSCLKx               tDFSI                                                   RSCLKx                       tDFSE
           tHOFSI                                                                        tHOFSE
                                                      tSFSI          tHFSI                                                             tSFSE          tHFSE
                                                                                                                                                      tHDRE
RFSx                                                                         RFSx
                                                                                                                                                      tHFSE
                                                      tSDRI          tHDR I                                                            tSDRE

DRx                                                                          DRx

                     NOTE: EITHER THE RISING EDGE OR FALLING EDGE OF RSCLKx OR TSCLKx CAN BE USED AS THE ACTIVE SAMPLING EDGE.

          DATA TRANSMIT--INTERNAL CLOCK                      SAMPLE                DATA TRANSMIT--EXTERNAL CLOCK                              SAMPLE
                                                               EDGE                                                                             EDGE
                       DRIVE                                                                  DRIVE
                       EDGE                                                                    EDGE

                                           tSCLKIW                                                               tSCLKEW

TSCLKx                     tDFSI                                             TSCLKx                       tDFSE
             tHOFSI                                                                      tHOFSE
                                                      tSFSI          tHFSI                                                             tSFSE

TFSx                                                                         TFSx
                                                                                           tHDTE
                           tDDTI                                                                          tDDTE

           tHDTI

DTx                                                                          DTx

                     NOTE: EITHER THE RISING EDGE OR FALLING EDGE OF RSCLKx OR TSCLKx CAN BE USED AS THE ACTIVE SAMPLING EDGE.

                                                                         Figure 19. Serial Ports

                                                                     Rev. E | Page 40 of 68 | March 2008
                                                    ADSP-BF534/ADSP-BF536/ADSP-BF537

EXTERNAL RFSx WITH MCE = 1, MFD = 0

        DRIVE                              SAMPLE   DRIVE
                                                            tHOFSE/I
RSCLKx                            tSFSE/I

RFSx    tDTENLFS                                         tDDTTE/I
DTx     tDD TL F SE                                tDTENE/I

                                           1ST BIT                         2ND BIT
                                                                       2ND BIT
LATE EXTERNAL TFSx                         SAMPLE   DRIVE
                           DRIVE                             tHOFSE/I

TSCLKx                            tSFSE/I

TFSx    tDTENLFS                                     tDDTTE/I
DTx    tDDTLFSE                                    tDTENE/I

                                           1ST BIT

                                  Figure 20. External Late Frame Sync

                                  Rev. E | Page 41 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

Serial Peripheral Interface Port--Master Timing
Table 33 and Figure 21 describe SPI port master operations.

Table 33. Serial Peripheral Interface (SPI) Port--Master Timing

Parameter                                                                                                                  Min              Max   Unit

Timing Requirements                                                                                                                               ns
                                                                                                                                                  ns
tSSPIDM    Data Input Valid to SCK Edge (Data Input Setup)                                                                 7.5
                                                                                                                           1.5                   ns
tHSPIDM    SCK Sampling Edge to Data Input Invalid                                                                                                ns
                                                                                                                                                  ns
Switching Characteristics                                                                                                                         ns
                                                                                                                                                  ns
tSDSCIM    SPISELx Low to First SCK Edge                                                                                   2 tSCLK 1.5        ns
tSPICHM    Serial Clock High Period                                                                                                               ns
tSPICLM    Serial Clock Low Period                                                                                         2 tSCLK 1.5        ns
tSPICLK    Serial Clock Period
tHDSM      Last SCK Edge to SPISELx High                                                                                   2 tSCLK 1.5
tSPITDM    Sequential Transfer Delay
tDDSPIDM   SCK Edge to Data Out Valid (Data Out Delay)                                                                     4 tSCLK 1.5
tHDSPIDM   SCK Edge to Data Out Invalid (Data Out Hold)
                                                                                                                           2 tSCLK 1.5

                                                                                                                           2 tSCLK 1.5

                                                                                                                           0                6

                                                                                                                           1.0             +4.0

            SPISELx         tSDSCIM  tSPICHM    tSPICLM              tSPICLK                    tHDSM                         tSPITDM
           (OUTPUT)
                                     tSPICLM    tSPICHM
                SCK
           (CPOL = 0)
            (OUTPUT)

                SCK
           (CPOL = 1)
            (OUTPUT)

                                                tDDSPIDM             tHDSPIDM

              MOSI                              MSB                                             LSB
           (OUTPUT)

          CPHA = 1                   tSSPIDM               tHSPIDM   tSSPIDM                                      tHSPIDM

                     MISO                       MSB VALID                       LSB VALID
                   (INPUT)

                                                           tDDSPIDM            tHDSPIDM

              MOSI                   MSB                                        LSB
           (OUTPUT)

          CPHA = 0          tSSPIDM             tHSPIDM

                     MISO            MSB VALID                       LSB VALID
                   (INPUT)

                                                Figure 21. Serial Peripheral Interface (SPI) Port--Master Timing

                                                           Rev. E | Page 42 of 68 | March 2008
                                                                            ADSP-BF534/ADSP-BF536/ADSP-BF537

Serial Peripheral Interface Port--Slave Timing
Table 34 and Figure 22 describe SPI port slave operations.

Table 34. Serial Peripheral Interface (SPI) Port--Slave Timing

Parameter                                                                                                          Min              Max  Unit

Timing Requirements                                                                                                                      ns
                                                                                                                                         ns
tSPICHS            Serial Clock High Period                                                                        2 tSCLK 1.5       ns
                                                                                                                   2 tSCLK 1.5       ns
tSPICLS            Serial Clock Low Period                                                                         4 tSCLK 1.5       ns
                                                                                                                   2 tSCLK 1.5       ns
tSPICLK            Serial Clock Period                                                                             2 tSCLK 1.5       ns
                                                                                                                   2 tSCLK 1.5       ns
tHDS               Last SCK Edge to SPISS Not Asserted                                                             1.6
                                                                                                                                         ns
tSPITDS            Sequential Transfer Delay                                                                       1.6                   ns
                                                                                                                                         ns
tSDSCI             SPISS Assertion to First SCK Edge                                                                                     ns

tSSPID             Data Input Valid to SCK Edge (Data Input Setup)

tHSPID             SCK Sampling Edge to Data Input Invalid

Switching Characteristics

tDSOE              SPISS Assertion to Data Out Active                                                              0                8
tDSDHI             SPISS Deassertion to Data High Impedance
tDDSPID            SCK Edge to Data Out Valid (Data Out Delay)                                                     0                8
tHDSPID            SCK Edge to Data Out Invalid (Data Out Hold)
                                                                                                                   0                10

                                                                                                                   0                10

            SPISS                           tSPICHS    tSPICLS              tSPICLK                   tHDS         tSPITDS
           (INPUT)
                                    tSDSCI  tSPICLS    tSPICHS
                SCK
           (CPOL = 0)               tDSOE   tDDSPID

             (INPUT)                                    tHDSPID             tDDSPID                   tDSDHI
                                                       MSB                       tSSPID               LSB
                SCK
           (CPOL = 1)                                                                                      tHSPID

             (INPUT)

              MISO
           (OUTPUT)

         CPHA = 1                           tSSPID     tHSPID

                     MOSI                   MSB VALID                                    LSB VALID
                    (INPUT)

                             tDSOE          tDDSPID                                                 tDSDHI

              MISO                          MSB                                          LSB
           (OUTPUT)

         CPHA = 0                                                                             tHSPID

                                                                    tSSPID

            MOSI                            MSB VALID                       LSB VALID
           (INPUT)

                                             Figure 22. Serial Peripheral Interface (SPI) Port--Slave Timing

                                                       Rev. E | Page 43 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537                                internal UART interrupts and the external data operations.
                                                                These latencies are negligible at the data transmission rates for
Universal Asynchronous Receiver-Transmitter                     the UART.
(UART) Ports--Receive and Transmit Timing
Figure 23 describes the UART ports receive and transmit opera-
tions. The maximum baud rate is SCLK/16. As shown in
Figure 23 there is some latency between the generation of

      CLKOUT
(SAMPLE CLOCK)

               RX       START  DATA(58)                        STOP
                               DATA(58)
RECEIVE                                                                            UART RECEIVE BIT SET BY DATA STOP;
                                                                                               CLEARED BY FIFO READ
             INTERNAL
         UART RECEIVE                                              STOP (12)

           INTERRUPT                                                                                                 UART TRANSMIT BIT SET BY PROGRAM;
                                                                                                                          CLEARED BY WRITE TO TRANSMIT
               TX
                               Figure 23. UART Ports--Receive and Transmit Timing
TRANSMIT
              INTERNAL

         UART TRANSMIT
             INTERRUPT

                               Rev. E | Page 44 of 68 | March 2008
                                                       ADSP-BF534/ADSP-BF536/ADSP-BF537

General-Purpose Port Timing

Table 35 and Figure 24 describe general-purpose
port operations.

Table 35. General-Purpose Port Timing

Parameter                                                                                          Min        Max  Unit
                                                                                                   tSCLK + 1  6    ns
Timing Requirement                                                                                 0               ns

tWFI       General-Purpose Port Pin Input Pulse Width

Switching Characteristic

tGPOD      General-Purpose Port Pin Output Delay from CLKOUT Low

                  CLKOUT                                                                   tGPO D
           GPP OUTPUT                                             tWFI

              GPP INPUT                          Figure 24. General-Purpose Port Timing

                                                 Rev. E | Page 45 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

Timer Cycle Timing

Table 36 and Figure 25 describe timer expired operations. The
input signal is asynchronous in "width capture mode" and
"external clock mode" and has an absolute maximum input fre-
quency of (fSCLK/2) MHz.

Table 36. Timer Cycle Timing

Parameter                                                                      Min        Max  Unit

Timing Characteristics

tWL        Timer Pulse Width Input Low (Measured In SCLK Cycles)1              1 tSCLK       ns
                                                                               1 tSCLK       ns
tWH        Timer Pulse Width Input High (Measured In SCLK Cycles)1             5               ns
                                                                               2              ns
tTIS       Timer Input Setup Time Before CLKOUT Low2
                                                                               1 tSCLK
tTIH       Timer Input Hold Time After CLKOUT Low2

Switching Characteristics

tHTO       Timer Pulse Width Output (Measured In SCLK Cycles)                             (2321) tSCLK ns

tTOD       Timer Output Update Delay After CLKOUT High                                    6    ns

1 The minimum pulse widths apply for TMRx signals in width capture and external clock modes. They also apply to the PF15 or PPI_CLK signals in PWM output mode.
2 Either a valid setup and hold time or a valid pulse width is sufficient. There is no need to resynchronize programmable flag inputs.

                     CLKOUT                                             tTO D
           TIMER OUTPUT                                              tH T O

              TIMER INPUT     tTIS                             tTIH

                                           tWH, tWL

                              Figure 25. Timer Cycle Timing

                              Rev. E | Page 46 of 68 | March 2008
                                                         ADSP-BF534/ADSP-BF536/ADSP-BF537

Timer Clock Timing
Table 37 and Figure 26 describe timer clock timing.

Table 37. Timer Clock Timing

Parameter                                                                                                      Min  Max  Unit

Switching Characteristic

tTODP      Timer Output Update Delay After PPI_CLK High                                                             12   ns

                  PPI CLOCK                                                                             tTODP
           TIMER OUTPUT                              Figure 26. Timer Clock Timing

                                                     Rev. E | Page 47 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

JTAG Test and Emulation Port Timing
Table 38 and Figure 27 describe JTAG port operations.

Table 38. JTAG Port Timing

Parameter                                                                               Min  Max  Unit

Timing Parameters

tTCK               TCK Period                                                           20        ns

tSTAP              TDI, TMS Setup Before TCK High                                       4         ns

tHTAP              TDI, TMS Hold After TCK High                                         4         ns

tSSYS              System Inputs Setup Before TCK High1                                 4         ns

tHSYS              System Inputs Hold After TCK High1                                   5         ns

tTRSTW             TRST Pulse Width2 (Measured in TCK Cycles)                           4         TCK

Switching Characteristics

tDTDO              TDO Delay From TCK Low                                                    10   ns
tDSYS              System Outputs Delay After TCK Low3
                                                                                        0    12   ns

1 System Inputs = DATA150, BR, ARDY, SCL, SDA, TFS0, TSCLK0, RSCLK0, RFS0, DR0PRI, DR0SEC, PF150, PG150, PH150, MDIO, TCK, TD1, TMS, TRST, RESET,
  NMI, BMODE20.

2 50 MHz maximum
3 System Outputs = DATA150, ADDR191, ABE10, AOE, ARE, AWE, AMS30, SRAS, SCAS, SWE, SCKE, CLKOUT, SA10, SMS, SCL, SDA, TSCLK0, TFS0, RFS0, RSCLK0,

  DT0PRI, DT0SEC, PF150, PG150, PH150, RTXO, TDO, EMU, XTAL, VROUT.

                                                   tTCK

           TCK                        tSTAP              tHTAP

           TMS                        tDTDO
           TDI
                                      tSSYS              tHSYS
           TDO
                               tDSYS
           SYSTEM
           INPUTS

            SYSTEM
           OUTPUTS

                                                         Figure 27. JTAG Port Timing

                                                   Rev. E | Page 48 of 68 | March 2008
                                                                                ADSP-BF534/ADSP-BF536/ADSP-BF537

10/100 Ethernet MAC Controller Timing

Table 39 through Table 44 and Figure 28 through Figure 33
describe the 10/100 Ethernet MAC controller operations. This
feature is only available on the ADSP-BF536 and ADSP-BF537
processors. For more information, see Table 1 on Page 3.

Table 39. 10/100 Ethernet MAC Controller Timing: MII Receive Signal

Parameter1  ERxCLK Frequency (fSCLK = SCLK Frequency)                                         Min                  Max             Unit
tERXCLKF                                                                                      None                                 ns
                                                                                                                   25 MHz + 1%     ns
tERXCLKW    ERxCLK Width (tERxCLK = ERxCLK Period)                                            tERxCLK 35%        fSCLK + 1%      ns
                                                                                              7.5                  tERxCLK 65%   ns
                                                                                              7.5
tERXCLKIS   Rx Input Valid to ERxCLK Rising Edge (Data In Setup)                                                                   Unit
                                                                                                                                   ns
tERXCLKIH   ERxCLK Rising Edge to Rx Input Invalid (Data In Hold)                                                                  ns
                                                                                                                                   ns
1 MII inputs synchronous to ERxCLK are ERxD30, ERxDV, and ERxER.                                                                  ns

Table 40. 10/100 Ethernet MAC Controller Timing: MII Transmit Signal                                                               Unit
                                                                                                                                   ns
Parameter1  ETxCLK Frequency (fSCLK = SCLK Frequency)                                         Min                  Max             ns
tETF                                                                                          None                                 ns
                                                                                              tETxCLK 35%        25 MHz + 1%     ns
tETXCLKW    ETxCLK Width (tETxCLK = ETxCLK Period)                                                                 fSCLK + 1%
                                                                                              0                    tETxCLK 65%   Unit
tETXCLKOV   ETxCLK Rising Edge to Tx Output Valid (Data Out Valid)                                                 20              ns
                                                                                                                                   ns
tETXCLKOH   ETxCLK Rising Edge to Tx Output Invalid (Data Out Hold)

1 MII outputs synchronous to ETxCLK are ETxD30.

Table 41. 10/100 Ethernet MAC Controller Timing: RMII Receive Signal

Parameter1  REF_CLK Frequency (fSCLK = SCLK Frequency)                                        Min                  Max
tEREFCLKF                                                                                     None
                                                                                                                   50 MHz + 1%
tEREFCLKW   EREF_CLK Width (tEREFCLK = EREFCLK Period)                                        tEREFCLK 35%       2 fSCLK + 1%
                                                                                              4                    tEREFCLK 65%
                                                                                              2
tEREFCLKIS  Rx Input Valid to RMII REF_CLK Rising Edge (Data In Setup)

tEREFCLKIH  RMII REF_CLK Rising Edge to Rx Input Invalid (Data In Hold)

1 RMII inputs synchronous to RMII REF_CLK are ERxD10, RMII CRS_DV, and ERxER.

Table 42. 10/100 Ethernet MAC Controller Timing: RMII Transmit Signal

Parameter1                                                                                                    Min  Max

tEREFCLKOV  RMII REF_CLK Rising Edge to Tx Output Valid (Data Out Valid)                                           7.5
tEREFCLKOH  RMII REF_CLK Rising Edge to Tx Output Invalid (Data Out Hold)
                                                                                                              2

1 RMII outputs synchronous to RMII REF_CLK are ETxD10.

                                                         Rev. E | Page 49 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

Table 43. 10/100 Ethernet MAC Controller Timing: MII/RMII Asynchronous Signal

Parameter1, 2                                                                                                    Min            Max  Unit

tECOLH          COL Pulse Width High                                                                             tETxCLK 1.5       ns

tECOLL          COL Pulse Width Low                                                                              tERxCLK 1.5       ns

tECRSH          CRS Pulse Width High                                                                             tETxCLK 1.5       ns
tECRSL          CRS Pulse Width Low
                                                                                                                 tERxCLK 1.5       ns

                                                                                                                 tETxCLK 1.5       ns

                                                                                                                 tETxCLK 1.5       ns

1 MII/RMII asynchronous signals are COL, CRS. These signals are applicable in both MII and RMII modes. The asynchronous COL input is synchronized separately to both
  the ETxCLK and the ERxCLK, and must have a minimum pulse width high or low at least 1.5 times the period of the slower of the two clocks.

2 The asynchronous CRS input is synchronized to the ETxCLK, and must have a minimum pulse width high or low at least 1.5 times the period of ETxCLK.

Table 44. 10/100 Ethernet MAC Controller Timing: MII Station Management

Parameter1                                                                                                       Min            Max  Unit

tMDIOS          MDIO Input Valid to MDC Rising Edge (Setup)                                                      10                  ns
tMDCIH          MDC Rising Edge to MDIO Input Invalid (Hold)
tMDCOV          MDC Falling Edge to MDIO Output Valid                                                            10                  ns
tMDCOH          MDC Falling Edge to MDIO Output Invalid (Hold)
                                                                                                                 25                  ns

                                                                                                                 1                  ns

1 MDC/MDIO is a 2-wire serial bidirectional port for controlling one or more external PHYs. MDC is an output clock whose minimum period is programmable as a multiple
  of the system clock SCLK. MDIO is a bidirectional data line.

                                                               tERXC LK

        ERxCLK                                       tERXCLKW

        ERxD3-0                tERXCLKIS  tERXCLKIH
        ERxDV
        ERxER                             Figure 28. 10/100 Ethernet MAC Controller Timing: MII Receive Signal

                    MII TxCLK                        tETXCLK

                   ETxD3-0                tETXCLKW
                   ETxEN
                                          tETXCLKOH

                                                       tETXCLKOV

                                          Figure 29. 10/100 Ethernet MAC Controller Timing: MII Transmit Signal

                                                     Rev. E | Page 50 of 68 | March 2008
                                                         ADSP-BF534/ADSP-BF536/ADSP-BF537

                                             tR EF CL K

RMII_REF_CLK                      tREFCLKW

ERxD1-0
ERxDV
ERxER

                       tERXCLKIS  tERXCLKIH

                                  Figure 30. 10/100 Ethernet MAC Controller Timing: RMII Receive Signal

         RMII REF_CLK                                     tREFC LK
                                  tEREFCLKOH
         ETxD1-0
         ETxEN                               tEREFCLKOV

                                  Figure 31. 10/100 Ethernet MAC Controller Timing: RMII Transmit Signal

MII CRS, COL

                                  tECRSH                 tECRSL
                                  tECOLH                 tECOLL

                                  Figure 32. 10/100 Ethernet MAC Controller Timing: Asynchronous Signal

MDC (OUTPUT)                                                   tMDCOH
MDIO (OUTPUT)                                                                      tMDCOV
MDIO (INPUT)
                                                                                                              tMDIOS tMDCIH

                                  Figure 33. 10/100 Ethernet MAC Controller Timing: MII Station Management

                                             Rev. E | Page 51 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

OUTPUT DRIVE CURRENTS                                                                                    SOURCE CURRENT (mA)   150                                  VDD EX T = 2. 25V @ 95C
                                                                                                                               100                                  VDDE XT = 2.50V @ 25 C
Figure 34 through Figure 45 show typical current-voltage char-                                                                                                       VDDE XT = 2.75V @ -40C
acteristics for the output drivers of the processors. The curves                                                                 50
represent the current drive capability of the output drivers as a                                                                 0                                                               VOH
function of output voltage. See Table 9 on Page 19 for informa-                                                                -50
tion about which driver type corresponds to a particular pin.                                                                 -100
                                                                                                                              -150
SOURCE CURRENT (mA)   120                                        VDDE XT = 2.25V @ 95C                                                                                                        VOL
                      100                                        VDDE XT = 2.50V @ 25C                                              0
                                                                 VDDE XT = 2.75V @ -40C
                        80
                        60                                                     VOH
                        40
                        20                                                                                                                    0.5        1. 0  1.5       2 .0            2. 5          3.0

                         0                                                                                                                                     SOURCE VOLTAGE (V)
                      -2 0
                      -4 0                                                 VOL                                                          Figure 36. Drive Current B (Low VDDEXT)
                      -6 0
                      -8 0            0.5        1.0        1.5       2.0        2.5               3. 0                        200                                       VDDE XT = 3.0V @ 95C
                     -100                                                                                                      150                                       VDDE XT = 3.3V @ 25C
                                                                                                                               100                                       VDDEX T = 3.6V @ - 40C
                             0
                                                                                                                                 50                                                       VO H
                                                      SOURCE VOL TAGE (V)                                                         0
                                                                                                                               -50
                                Figure 34. Drive Current A (Low VDDEXT)                                  SOURCE CURRENT (mA)  -100
                                                                                                                              -150
SOURCE CURRENT (mA)   15 0                                            VDDEX T = 3.0V @ 95C                                   -200                                                             VOL
                      10 0                                            VDDEX T = 3.3V @ 25C
                                                                      VDDEX T = 3.6V @ -40C                                         0
                        50
                         0                                                                   VO H

                      -50                                                                                                               0. 5       1 .0  1 .5  2.0  2.5            3. 0  3.5           4.0
                     -10 0
                     -15 0                                                                                                                                     SOURCE VOLTAGE (V)

                            0                                                    VOL                                                    Figure 37. Drive Current B (High VDDEXT)

                                0. 5       1 .0       1 .5  2.0  2.5       3. 0       3.5          4.0

                                                      SOURCE VOLTAGE (V)

                                Figure 35. Drive Current A (High VDDEXT)

                                                                                 Rev. E | Page 52 of 68 | March 2008
                                                                                                      ADSP-BF534/ADSP-BF536/ADSP-BF537

SOURCE CURRENT (mA)   80                                        VD DEXT = 2.25V @ 95C                SOURCE CURRENT (mA)   15 0                                           VDDE XT = 3.0V @ 95 C
                      60                                        VD DEXT = 2.50V @ 25C                                      10 0                                           VDDE XT = 3.3V @ 25 C
                      40                                        VD DEX T = 2.75V @ -40C                                                                                   VDDE XT = 3.6V @ -40C
                      20                                                                                                      50
                        0                                                                   VOH                                0                                                             VOH
                     -20
                     -40                                                                                                    -50                                                             VOL
                     -60                                                                                                   -100
                                                                                       VOL                                 -150
                           0
                                    0.5        1. 0       1.5        2 .0        2. 5            3.0                              0  0. 5       1 .0       1 .5  2.0  2.5       3. 0       3.5              4.0

                                                     SOURCE VOLTAGE (V)                                                                                    SOURCE VOLTAGE (V)

                              Figure 38. Drive Current C (Low VDDEXT)                                                                Figure 41. Drive Current D (High VDDEXT)

SOURCE CURRENT (mA)  10 0                                       VDDEX T = 3. 0V @ 95 C               SOURCE CURRENT (mA)   50                                        VD DEX T = 2.25V @ 95 C
                      80                                        VDDEX T = 3. 3V @ 25 C                                     40                                        VD DEX T = 2.50V @ 25 C
                      60                                        VDDE XT = 3.6V @ -40C                                      30                                        VD DEX T = 2.75V @ - 40C
                      40                                                                                                    20
                      20                                                         VOH                                        10                                                                  VOH
                        0
                     -20                                                         VO L                                         0                                                            VOL
                     -40                                                                                                   -10
                     -60      0. 5       1 .0       1 .5  2.0   2.5        3. 0        3.5       4.0                       -20             0.5        1.0        1.5       2.0        2.5                   3. 0
                     -80                                                                                                   -30
                           0                                                                                               -40
                                                                                                                           -50

                                                                                                                                 0

                                                     SOURCE VOLTAGE (V)                                                                                    SOURCE VOL TAGE (V)

                              Figure 39. Drive Current C (High VDDEXT)                                                               Figure 42. Drive Current E (Low VDDEXT)

SOURCE CURRENT (mA)  10 0                                       VDDE XT = 2.25V @ 95C                SOURCE CURRENT (mA)   80                                             VDDEX T = 3. 0V @ 95C
                      80                                        VDDE XT = 2.50V @ 25C                                      60                                             VDDEX T = 3. 3V @ 25C
                      60                                        VD DE XT = 2.75V @ -40C                                    40                                             VDD E XT = 3.6V @ -40C
                      40                                                                                                    20
                      20                                                                 VOH                                                                                                          VO H
                        0                                                                                                     0
                     -20                                                               VOL                                 -20                                                             VOL
                     -40                                                                                                   -40
                     -60            0.5        1.0        1. 5       2.0         2. 5            3.0                       -60       0. 5       1 .0       1 .5  2.0  2.5       3. 0       3.5              4.0
                     -80                                                                                                   -80
                           0
                                                                                                                                 0

                                                     SOURCE VOLTAGE (V)                                                                                    SOURCE VOLTAGE (V)

                              Figure 40. Drive Current D (Low VDDEXT)                                                                Figure 43. Drive Current E (High VDDEXT)

                                                                                 Rev. E | Page 53 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

SOURCE CURRENT (mA)     0                                              VDDE XT = 2.25V @ 95C         tENA_MEASURED is the interval from when the reference signal
                     - 10                                              VDDE XT = 2.50V @ 25C         switches to when the output voltage reaches 2.0 V (output high)
                     - 20                                              VDDEX T = 2.75V @ -40 C       or 1.0 V (output low). Time tTRIP is the interval from when the
                     - 30                                                                             output starts driving to when the output reaches the 1.0 V or
                     - 40                                                       VOL                   2.0 V trip voltage. Time tENA is calculated as shown in
                     - 50                                                                             the equation:
                     - 60           0.5        1 .0        1 .5        2.0        2 .5           3.0
                                                                                                                           tENA = tENA_MEASURED tTRIP
                           0
                                                                                                      If multiple pins (such as the data bus) are enabled, the measure-
                                                     SOURCE VOLTAGE (V)                               ment value is that of the first pin to start driving.

                              Figure 44. Drive Current F (Low VDDEXT)                                 Output Disable Time

SOURCE CURRENT (mA)     0                                              VDD EX T = 3. 0V @ 95C        Output pins are considered to be disabled when they stop driv-
                     -1 0                                              VDD EX T = 3. 3V @ 25C        ing, go into a high impedance state, and start to decay from their
                     -2 0                                              VD DEXT = 3.6V @ -40C         output high or low voltage. The time for the voltage on the bus
                     -3 0                                                                             to decay by V is dependent on the capacitive load, CL, and the
                     -4 0                                                              VOL            load current, IL. This decay time can be approximated by
                     -5 0                                                                             the equation:
                     -6 0
                     -7 0                                                                                                      tDECAY = (CLV) / IL
                     -8 0
                                                                                                      The output disable time tDIS is the difference between
                           0                                                                          tDIS_MEASURED and tDECAY as shown in Figure 46. The time
                                                                                                      tDIS_MEASURED is the interval from when the reference signal
                                                                                                      switches to when the output voltage decays V from the mea-
                                                                                                      sured output-high or output-low voltage. The time tDECAY is
                                                                                                      calculated with the test loads CL and IL, and with V
                                                                                                      equal to 0.5 V.

                              0. 5       1 .0        1 .5  2.0   2 .5       3. 0        3.5      4.0

                                                     SOURCE VOLTAGE (V)

                              Figure 45. Drive Current F (High VDDEXT)                                                 REFERENCE
                                                                                                                          SIGNAL

POWER DISSIPATION                                                                                                      tDIS_MEASURED        tENA _MEASURED

Many operating conditions can affect power dissipation. System                                           tDIS                         tENA           VOH(MEASURED)
designers should refer to Estimating Power for                                                              VOH                               VTRIP(HIGH)
ADSP-BF531/BF532/BF533 Blackfin Processors (EE-229) on the                                                             VOH (MEASURED)  V      VTRIP(LOW)
Analog Devices website (www.analog.com)--use site search on                                           (MEASURED)       VOL (MEASURED) + V
"EE-229." This document provides detailed information for                                                                                            VOL(MEASURED)
optimizing your design for lowest power.                                                                    VOL             tDECAY              tTRIP
                                                                                                      (MEASURED)
See the ADSP-BF537 Blackfin Processor Hardware Reference
Manual for definitions of the various operating modes and for                                         OUTPUT STOPS DRIVING                  OUTPUT STARTS DRIVING
instructions on how to minimize system power.
                                                                                                                            HIGH IMPEDANCE STATE
TEST CONDITIONS
                                                                                                                       Figure 46. Output Enable/Disable
All timing parameters appearing in this data sheet were
measured under the conditions described in this section.                                              Example System Hold Time Calculation

Output Enable Time                                                                                    To determine the data output hold time in a particular system,
                                                                                                      first calculate tDECAY using the equation given above. Choose V
Output pins are considered to be enabled when they have made                                          to be the difference between the processor's output voltage and
a transition from a high impedance state to the point when they                                       the input threshold for the device requiring the hold time. A
start driving. The output enable time tENA is the interval from                                       typical V is 0.4 V. CL is the total bus capacitance (per data line),
the point when a reference signal reaches a high or low voltage
level to the point when the output starts driving as shown in the
Output Enable/Disable diagram (Figure 46). The time

                                                                                  Rev. E | Page 54 of 68 | March 2008
                                                                                                                           ADSP-BF534/ADSP-BF536/ADSP-BF537

and IL is the total leakage or three-state current (per data line).                                                                                            12
The hold time is tDECAY plus the minimum disable time (for
example, tDSDAT for an SDRAM write cycle).                                                                                 RISE AND FALL TIME ns (10% to 90%)

                                            TO                        50                                    VLOAD                                              10
                                        OUTPUT         30pF                                                                                                                                                    RISE TIME

                                           PIN                                                                                                                  8
                                                                                                                                                                                                                                    FALL TIME

                                                                                                                                                                6

                                                                                                                                                               4

                                           Figure 47. Equivalent Device Loading for AC Measurements                                                            2
                                           (Includes All Fixtures)

                                                                                                                                                               0   0  50  100  150                                                             200  250

                                     INPUT      VMEAS                                                       VM E A S                                                      LOAD CAPACITANCE (pF)
                                        OR

                                    OUTPUT

                                                                                                                                                               Figure 50. Typical Output Delay or Hold for Driver A at VDDEXT Max

        Figure 48. Voltage Reference Levels for AC Measurements (Except                                                                                        12
        Output Enable/Disable)
                                                                                                                           RISE AND FALL TIME ns (10% to 90%)  10
Capacitive Loading                                                                                                                                                                                             RISE TIME

Output delays and holds are based on standard capacitive loads:                                                                                                 8
30 pF on all pins (see Figure 47). Figure 49 through Figure 58 on
Page 57 show how output rise time varies with capacitance. The                                                                                                                                                                         FALL TIME
delay and hold specifications given should be derated by a factor                                                                                               6
derived from these figures. The graphs in these figures may not
be linear outside the ranges shown.

                                                                                                                                                               4

                                    14                                                                                                                         2

RISE AND FALL TIME ns (10% to 90%)  12                                                                                                                         0   0  50  100  150                                                             200  250
                                                                                      RISE TIME
                                                                                                                                                                          LOAD CAPACITANCE (pF)
                                    10

                                    8                                                            FALL TIME                                                     Figure 51. Typical Output Delay or Hold for Driver B at VDDEXT Min

                                    6

                                    4

                                    2

                                    0   0       50     100  150                                  200                  250

                                                       LOAD CAPACITANCE (pF)

                                    Figure 49. Typical Output Delay or Hold for Driver A at VDDEXT Min

                                                                                                            Rev. E | Page 55 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

                                    10                                                                                                                              20

RISE AND FALL TIME ns (10% to 90%)  9                                                                                           RISE AND FALL TIME ns (10% to 90%)  18

                                    8                                                                                                                               16

                                                                                    RISE TIME                                                                                                                         RISE TIME
                                    7                                                                                                                               14

                                    6                                                                                                                               12
                                                                                                        FALL TIME
                                                                                                                                                                    10                                                           FALL TIME
                                    5

                                    4                                                                                                                               8

                                    3                                                                                                                               6

                                    2                                                                                                                               4

                                    1                                                                                                                               2

                                    0   0  50  100  150                                                            200     250                                      0   0  50  100  150                                                              200  250

                                               LOAD CAPACITANCE (pF)                                                                                                           LOAD CAPACITANCE (pF)

                                    Figure 52. Typical Output Delay or Hold for Driver B at VDDEXT Max                          Figure 54. Typical Output Delay or Hold for Driver C at VDDEXT Max

                                    30                                                                                                                              18

RISE AND FALL TIME ns (10% to 90%)                                                                                              RISE AND FALL TIME ns (10% to 90%)  16

                                    25                                                                                                                              14
                                                                                                                                                                                                                      RISE TIME
                                                                                      RISE TIME
                                    20                                                                                                                              12

                                    15                                                                                                                              10
                                                                                                           FALL TIME                                                                                                                      FALL TIME

                                    10                                                                                                                               8

                                                                                                                                                                    6

                                                                                                                                                                    4

                                    5

                                                                                                                                                                    2

                                    0   0  50  100  150                                                               200  250                                      0   0  50  100  150                                                              200  250

                                               LOAD CAPACITANCE (pF)                                                                                                           LOAD CAPACITANCE (pF)

                                    Figure 53. Typical Output Delay or Hold for Driver C at VDDEXT Min                          Figure 55. Typical Output Delay or Hold for Driver D at VDDEXT Min

                                                                                                                      Rev. E | Page 56 of 68 | March 2008
                                                                                                                               ADSP-BF534/ADSP-BF536/ADSP-BF537

                                    14

RISE AND FALL TIME ns (10% to 90%)  12                                                                                         RISE AND FALL TIME ns (10% to 90%)  36
                                                                                     RISE TIME                                                                     32

                                    10                                                                                                                             28
                                                                                                          FALL TIME                                                                                                                  RISE TIME

                                     8                                                                                                                             24

                                                                                                                                                                   20

                                    6                                                                                                                              16
                                    4                                                                                                                                                                                                      FALL TIME

                                                                                                                                                                   12

                                    2                                                                                                                              8

                                                                                                                                                                   4

                                    0   0  50  100  150                                                              200  250

                                               LOAD CAPACITANCE (pF)                                                                                               0

                                                                                                                                                                       0  50  100  150                                                          200   250

                                                                                                                                                                              LOAD CAPACITANCE (pF)

                                    Figure 56. Typical Output Delay or Hold for Driver D at VDDEXT Max

                                                                                                                                                                   Figure 58. Typical Output Delay or Hold for Driver E at VDDEXT Max

                                    36

RISE AND FALL TIME ns (10% to 90%)  32                                                                                         RISE AND FALL TIME ns (10% to 90%)  36
                                                                                                                                                                   32
                                    28
                                                                                      RISE TIME                                                                    28
                                                                                                                                                                                                                                     RISE TIME
                                    24
                                                                                                                                                                   24

                                    20                                                                                                                             20
                                                                                                         FALL TIME

                                    16

                                    12                                                                                                                             16
                                                                                                                                                                                                                                           FALL TIME

                                                                                                                                                                   12

                                    8

                                                                                                                                                                   8

                                    4

                                                                                                                                                                   4

                                    0

                                        0  50  100  150                                                             200   250                                      0

                                               LOAD CAPACITANCE (pF)                                                                                                   0  50  100  150                                                          200   250

                                                                                                                                                                              LOAD CAPACITANCE (pF)

                                    Figure 57. Typical Output Delay or Hold for Driver E at VDDEXT Min

                                                                                                                                                                   Figure 59. Typical Output Delay or Hold for Driver F at VDDEXT Min

                                                                                                                     Rev. E | Page 57 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

RISE AND FALL TIME ns (10% to 90%)  36                                                                                      JESD51-9 (BGA). The junction-to-case measurement complies
                                    32                                                                                      with MIL-STD-883 (Method 1012.1). All measurements use a
                                                                                                                            2S2P JEDEC test board.
                                    28
                                                                                                      RISE TIME             Industrial applications using the 208-ball BGA package require
                                                                                                                            thermal vias, to an embedded ground plane, in the PCB. Refer to
                                    24                                                                                      JEDEC standard JESD51-9 for printed circuit board thermal
                                                                                                                            ball land and thermal via design information.

                                    20                                                                                      Table 45. Thermal Characteristics (182-Ball BGA)

                                    16                                                                                      Parameter                       Condition              Typical  Unit
                                                                                                            FALL TIME       JA                              0 linear m/s air flow  32.80    C/W
                                                                                                                            JMA                             1 linear m/s air flow  29.30    C/W
                                    12                                                                                      JMA                             2 linear m/s air flow  28.00    C/W
                                                                                                                            JB                                                     20.10    C/W
                                    8                                                                                       JC                              0 linear m/s air flow  7.92     C/W
                                                                                                                            JT                              1 linear m/s air flow  0.19     C/W
                                    4                                                                                       JT                              2 linear m/s air flow  0.35     C/W
                                                                                                                            JT                                                     0.45     C/W
                                    0

                                        0  50  100  150                                                          200   250

                                               LOAD CAPACITANCE (pF)

      Figure 60. Typical Output Delay or Hold for Driver F at VDDEXT Max                                                    Table 46. Thermal Characteristics (208-Ball BGA Without
                                                                                                                            Thermal Vias in PCB)
THERMAL CHARACTERISTICS
                                                                                                                            Parameter                       Condition              Typical  Unit
To determine the junction temperature on the application                                                                    JA                              0 linear m/s air flow  23.30    C/W
printed circuit board use:                                                                                                  JMA                             1 linear m/s air flow  20.20    C/W
                                                                                                                            JMA                             2 linear m/s air flow  19.20    C/W
                       TJ = TCASE + (JT PD)                                                                               JB                                                     13.05    C/W
                                                                                                                            JC                              0 linear m/s air flow  6.92     C/W
where:                                                                                                                      JT                              1 linear m/s air flow  0.18     C/W
TJ = Junction temperature (C)                                                                                               JT                              2 linear m/s air flow  0.27     C/W
TCASE = Case temperature (C) measured by customer at top                                                                    JT                                                     0.32     C/W
center of package.
JT = From Table 45                                                                                                          Table 47. Thermal Characteristics (208-Ball BGA with
PD = Power dissipation (see Power Dissipation on Page 54 for                                                                Thermal Vias in PCB)
the method to calculate PD)
Values of JA are provided for package comparison and printed                                                                Parameter                       Condition              Typical  Unit
circuit board design considerations. JA can be used for a first                                                             JA                              0 linear m/s air flow  22.60    C/W
order approximation of TJ by the equation:                                                                                  JMA                             1 linear m/s air flow  19.40    C/W
                                                                                                                            JMA                             2 linear m/s air flow  18.40    C/W
                         TJ = TA + (JA PD)                                                                                JB                                                     13.20    C/W
                                                                                                                            JC                              0 linear m/s air flow  6.85     C/W
where:                                                                                                                      JT                              1 linear m/s air flow  0.16     C/W
TA = Ambient temperature (C)                                                                                                JT                              2 linear m/s air flow  0.27     C/W
Values of JC are provided for package comparison and printed                                                                JT                                                     0.32     C/W
circuit board design considerations when an external heat sink
is required.
Values of JB are provided for package comparison and printed
circuit board design considerations.
In Table 45 through Table 47, airflow measurements comply
with JEDEC standards JESD51-2 and JESD51-6, and the junc-
tion-to-board measurement complies with JESD51-8. Test
board and thermal via design comply with JEDEC standards

                                                                                                                       Rev. E | Page 58 of 68 | March 2008
                                                              ADSP-BF534/ADSP-BF536/ADSP-BF537

182-BALL CSP_BGA BALL ASSIGNMENT

Table 48 lists the CSP_BGA ball assignment by signal mne-
monic. Table 49 on Page 60 lists the CSP_BGA ball assignment
by ball number.

Table 48. 182-Ball CSP_BGA Ball Assignment (Alphabetically by Signal Mnemonic)

Mnemonic  Ball No.  Mnemonic  Ball No.  Mnemonic              Ball No.  Mnemonic  Ball No.  Mnemonic  Ball No.
ABE0      H13       CLKOUT    B14       GND                   L6        PG8       E3        SRAS      D13
ABE1      H12       DATA0     M9        GND                   L8        PG9       E4        SWE       D12
ADDR1     J14       DATA1     N9        GND                   L10       PH0       C2        TCK       P2
ADDR10    M13       DATA10    N6        GND                   M4        PH1       C3        TDI       M3
ADDR11    M14       DATA11    P6        GND                   M10       PH10      B6        TDO       N3
ADDR12    N14       DATA12    M5        GND                   P14       PH11      A2        TMS       N2
ADDR13    N13       DATA13    N5        NMI                   B10       PH12      A3        TRST      N1
ADDR14    N12       DATA14    P5        PF0                   M1        PH13      A4        VDDEXT    A1
ADDR15    M11       DATA15    P4        PF1                   L1        PH14      A5        VDDEXT    C12
ADDR16    N11       DATA2     P9        PF10                  J2        PH15      A6        VDDEXT    E6
ADDR17    P13       DATA3     M8        PF11                  J3        PH2       C4        VDDEXT    E11
ADDR18    P12       DATA4     N8        PF12                  H1        PH3       C5        VDDEXT    F4
ADDR19    P11       DATA5     P8        PF13                  H2        PH4       C6        VDDEXT    F12
ADDR2     K14       DATA6     M7        PF14                  H3        PH5       B1        VDDEXT    H5
ADDR3     L14       DATA7     N7        PF15                  H4        PH6       B2        VDDEXT    H10
ADDR4     J13       DATA8     P7        PF2                   L2        PH7       B3        VDDEXT    J11
ADDR5     K13       DATA9     M6        PF3                   L3        PH8       B4        VDDEXT    J12
ADDR6     L13       EMU       M2        PF4                   L4        PH9       B5        VDDEXT    K7
ADDR7     K12       GND       A10       PF5                   K1        PJ0       C7        VDDEXT    K9
ADDR8     L12       GND       A14       PF6                   K2        PJ1       B7        VDDEXT    L7
ADDR9     M12       GND       D4        PF7                   K3        PJ10      D10       VDDEXT    L9
AMS0      E14       GND       E7        PF8                   K4        PJ11      D11       VDDEXT    L11
AMS1      F14       GND       E9        PF9                   J1        PJ2       B11       VDDEXT    P1
AMS2      F13       GND       F5        PG0                   G1        PJ3       C11       VDDINT    E5
AMS3      G12       GND       F6        PG1                   G2        PJ4       D7        VDDINT    E8
AOE       G13       GND       F10       PG10                  D1        PJ5       D8        VDDINT    E10
ARDY      E13       GND       F11       PG11                  D2        PJ6       C8        VDDINT    G10
ARE       G14       GND       G4        PG12                  D3        PJ7       B8        VDDINT    K5
AWE       H14       GND       G5        PG13                  D5        PJ8       D9        VDDINT    K8
BG        P10       GND       G11       PG14                  D6        PJ9       C9        VDDINT    K10
BGH       N10       GND       H11       PG15                  C1        RESET     C10       VDDRTC    B9
BMODE0    N4        GND       J4        PG2                   G3        RTXO      A8        VROUT0    A13
BMODE1    P3        GND       J5        PG3                   F1        RTXI      A9        VROUT1    B12
BMODE2    L5        GND       J9        PG4                   F2        SA10      E12       XTAL      A11
BR        D14       GND       J10       PG5                   F3        SCAS      C14
CLKBUF    A7        GND       K6        PG6                   E1        SCKE      B13
CLKIN     A12       GND       K11       PG7                   E2        SMS       C13

                                        Rev. E | Page 59 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

Table 49. 182-Ball CSP_BGA Ball Assignment (Numerically by Ball Number)

Ball No.  Mnemonic  Ball No.  Mnemonic  Ball No.  Mnemonic               Ball No.  Mnemonic  Ball No.  Mnemonic
A1        VDDEXT    C10       RESET     F5        GND                    J14       ADDR1     M9        DATA0
A2        PH11      C11       PJ3       F6        GND                    K1        PF5       M10       GND
A3        PH12      C12       VDDEXT    F10       GND                    K2        PF6       M11       ADDR15
A4        PH13      C13       SMS       F11       GND                    K3        PF7       M12       ADDR9
A5        PH14      C14       SCAS      F12       VDDEXT                 K4        PF8       M13       ADDR10
A6        PH15      D1        PG10      F13       AMS2                   K5        VDDINT    M14       ADDR11
A7        CLKBUF    D2        PG11      F14       AMS1                   K6        GND       N1        TRST
A8        RTXO      D3        PG12      G1        PG0                    K7        VDDEXT    N2        TMS
A9        RTXI      D4        GND       G2        PG1                    K8        VDDINT    N3        TDO
A10       GND       D5        PG13      G3        PG2                    K9        VDDEXT    N4        BMODE0
A11       XTAL      D6        PG14      G4        GND                    K10       VDDINT    N5        DATA13
A12       CLKIN     D7        PJ4       G5        GND                    K11       GND       N6        DATA10
A13       VROUT0    D8        PJ5       G10       VDDINT                 K12       ADDR7     N7        DATA7
A14       GND       D9        PJ8       G11       GND                    K13       ADDR5     N8        DATA4
B1        PH5       D10       PJ10      G12       AMS3                   K14       ADDR2     N9        DATA1
B2        PH6       D11       PJ11      G13       AOE                    L1        PF1       N10       BGH
B3        PH7       D12       SWE       G14       ARE                    L2        PF2       N11       ADDR16
B4        PH8       D13       SRAS      H1        PF12                   L3        PF3       N12       ADDR14
B5        PH9       D14       BR        H2        PF13                   L4        PF4       N13       ADDR13
B6        PH10      E1        PG6       H3        PF14                   L5        BMODE2    N14       ADDR12
B7        PJ1       E2        PG7       H4        PF15                   L6        GND       P1        VDDEXT
B8        PJ7       E3        PG8       H5        VDDEXT                 L7        VDDEXT    P2        TCK
B9        VDDRTC    E4        PG9       H10       VDDEXT                 L8        GND       P3        BMODE1
B10       NMI       E5        VDDINT    H11       GND                    L9        VDDEXT    P4        DATA15
B11       PJ2       E6        VDDEXT    H12       ABE1                   L10       GND       P5        DATA14
B12       VROUT1    E7        GND       H13       ABE0                   L11       VDDEXT    P6        DATA11
B13       SCKE      E8        VDDINT    H14       AWE                    L12       ADDR8     P7        DATA8
B14       CLKOUT    E9        GND       J1        PF9                    L13       ADDR6     P8        DATA5
C1        PG15      E10       VDDINT    J2        PF10                   L14       ADDR3     P9        DATA2
C2        PH0       E11       VDDEXT    J3        PF11                   M1        PF0       P10       BG
C3        PH1       E12       SA10      J4        GND                    M2        EMU       P11       ADDR19
C4        PH2       E13       ARDY      J5        GND                    M3        TDI       P12       ADDR18
C5        PH3       E14       AMS0      J9        GND                    M4        GND       P13       ADDR17
C6        PH4       F1        PG3       J10       GND                    M5        DATA12    P14       GND
C7        PJ0       F2        PG4       J11       VDDEXT                 M6        DATA9
C8        PJ6       F3        PG5       J12       VDDEXT                 M7        DATA6
C9        PJ9       F4        VDDEXT    J13       ADDR4                  M8        DATA3

                              Rev. E | Page 60 of 68 | March 2008
                                                                                      ADSP-BF534/ADSP-BF536/ADSP-BF537

Figure 61 shows the top view of the CSP_BGA
ball configuration. Figure 62 shows the bottom view of the
CSP_BGA ball configuration.

1 2 3 4 5 6 7 8 9 10 11 12 13 14                                                      14 13 12 11 10 9 8 7 6 5 4 3 2 1

                                                                                   A                                                                                     A
                                                                                   B                                                                                     B
                                                                                   C                                                                                     C
                                                                                   D                                                                                     D
                                                                                   E                                                                                     E
                                                                                   F                                                                                     F
                                                                                   G                                                                                     G
                                                                                   H                                                                                     H
                                                                                   J                                                                                     J
                                                                                   K                                                                                     K
                                                                                   L                                                                                     L
                                                                                   M                                                                                     M
                                                                                   N                                                                                     N
                                                                                   P                                                                                     P

KEY:               GND  VDDRTC                                                        KEY:                                 GND  VDDRTC
          VDDINT        VROUT                                                                   VDDINT                          VROUT
           VDDEXT  I/O                                                                           VDDEXT                    I/O

Figure 61. 182-Ball CSP_BGA Configuration (Top View)                                  Figure 62. 182-Ball CSP_BGA Configuration (Bottom View)

                                                                                      Rev. E | Page 61 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

208-BALL SPARSE CSP_BGA BALL ASSIGNMENT

Table 50 lists the sparse CSP_BGA ball assignment by signal
mnemonic. Table 51 on Page 63 lists the sparse CSP_BGA ball
assignment by ball number.

Table 50. 208-Ball Sparse CSP_BGA Ball Assignment (Alphabetically by Signal Mnemonic)

Mnemonic  Ball No.  Mnemonic  Ball No.  Mnemonic             Ball No.  Mnemonic        Ball No.  Mnemonic  Ball No.
ABE0      P19       DATA12    Y4        GND                  M13       PG6             E2        TDI       V1
ABE1      P20       DATA13    W4        GND                  N9        PG7             D1        TDO       Y2
ADDR1     R19       DATA14    Y3        GND                  N10       PG8             D2        TMS       U2
ADDR10    W18       DATA15    W3        GND                  N11       PG9             C1        TRST      U1
ADDR11    Y18       DATA2     Y9        GND                  N12       PH0             B4        VDDEXT    G7
ADDR12    W17       DATA3     W9        GND                  N13       PH1             A5        VDDEXT    G8
ADDR13    Y17       DATA4     Y8        GND                  P11       PH10            B9        VDDEXT    G9
ADDR14    W16       DATA5     W8        GND                  V2        PH11            A10       VDDEXT    G10
ADDR15    Y16       DATA6     Y7        GND                  W2        PH12            B10       VDDEXT    H7
ADDR16    W15       DATA7     W7        GND                  W19       PH13            A11       VDDEXT    H8
ADDR17    Y15       DATA8     Y6        GND                  Y1        PH14            B11       VDDEXT    J7
ADDR18    W14       DATA9     W6        GND                  Y13       PH15            A12       VDDEXT    J8
ADDR19    Y14       EMU       T1        GND                  Y20       PH2             B5        VDDEXT    K7
ADDR2     T20       GND       A1        NMI                  C20       PH3             A6        VDDEXT    K8
ADDR3     T19       GND       A13       PF0                  T2        PH4             B6        VDDEXT    L7
ADDR4     U20       GND       A20       PF1                  R1        PH5             A7        VDDEXT    L8
ADDR5     U19       GND       B2        PF10                 L2        PH6             B7        VDDEXT    M7
ADDR6     V20       GND       G11       PF11                 K1        PH7             A8        VDDEXT    M8
ADDR7     V19       GND       H9        PF12                 K2        PH8             B8        VDDEXT    N7
ADDR8     W20       GND       H10       PF13                 J1        PH9             A9        VDDEXT    N8
ADDR9     Y19       GND       H11       PF14                 J2        PJ0             B12       VDDEXT    P7
AMS0      M20       GND       H12       PF15                 H1        PJ1             B13       VDDEXT    P8
AMS1      M19       GND       H13       PF2                  R2        PJ10            B19       VDDEXT    P9
AMS2      G20       GND       J9        PF3                  P1        PJ11            C19       VDDEXT    P10
AMS3      G19       GND       J10       PF4                  P2        PJ2             D19       VDDINT    G12
AOE       N20       GND       J11       PF5                  N1        PJ3             E19       VDDINT    G13
ARDY      J19       GND       J12       PF6                  N2        PJ4             B18       VDDINT    G14
ARE       N19       GND       J13       PF7                  M1        PJ5             A19       VDDINT    H14
AWE       R20       GND       K9        PF8                  M2        PJ6             B15       VDDINT    J14
BG        Y11       GND       K10       PF9                  L1        PJ7             B16       VDDINT    K14
BGH       Y12       GND       K11       PG0                  H2        PJ8             B17       VDDINT    L14
BMODE0    W13       GND       K12       PG1                  G1        PJ9             B20       VDDINT    M14
BMODE1    W12       GND       K13       PG10                 C2        RESET           D20       VDDINT    N14
BMODE2    W11       GND       L9        PG11                 B1        RTXO            A15       VDDINT    P12
BR        F19       GND       L10       PG12                 A2        RTXI            A14       VDDINT    P13
CLKBUF    B14       GND       L11       PG13                 A3        SA10            L20       VDDINT    P14
CLKIN     A18       GND       L12       PG14                 B3        SCAS            K20       VDDRTC    A16
CLKOUT    H19       GND       L13       PG15                 A4        SCKE            H20       VROUT0    E20
DATA0     Y10       GND       M9        PG2                  G2        SMS             J20       VROUT1    F20
DATA1     W10       GND       M10       PG3                  F1        SRAS            K19       XTAL      A17
DATA10    Y5        GND       M11       PG4                  F2        SWE             L19
DATA11    W5        GND       M12       PG5                  E1        TCK             W1

                                        Rev. E | Page 62 of 68 | March 2008
                                                                ADSP-BF534/ADSP-BF536/ADSP-BF537

Table 51 lists the sparse CSP_BGA ball assignment by ball num-
ber. Table 50 on Page 62 lists the sparse CSP_BGA ball
assignment by signal mnemonic.

Table 51. 208-Ball Sparse CSP_BGA Ball Assignment (Numerically by Ball Number)

Ball No.  Mnemonic  Ball No.  Mnemonic  Ball No.                Mnemonic  Ball No.  Mnemonic  Ball No.  Mnemonic
A1        GND       C19       PJ11      J9                      GND       M19       AMS1      W1        TCK
A2        PG12      C20       NMI       J10                     GND       M20       AMS0      W2        GND
A3        PG13      D1        PG7       J11                     GND       N1        PF5       W3        DATA15
A4        PG15      D2        PG8       J12                     GND       N2        PF6       W4        DATA13
A5        PH1       D19       PJ2       J13                     GND       N7        VDDEXT    W5        DATA11
A6        PH3       D20       RESET     J14                     VDDINT    N8        VDDEXT    W6        DATA9
A7        PH5       E1        PG5       J19                     ARDY      N9        GND       W7        DATA7
A8        PH7       E2        PG6       J20                     SMS       N10       GND       W8        DATA5
A9        PH9       E19       PJ3       K1                      PF11      N11       GND       W9        DATA3
A10       PH11      E20       VROUT0    K2                      PF12      N12       GND       W10       DATA1
A11       PH13      F1        PG3       K7                      VDDEXT    N13       GND       W11       BMODE2
A12       PH15      F2        PG4       K8                      VDDEXT    N14       VDDINT    W12       BMODE1
A13       GND       F19       BR        K9                      GND       N19       ARE       W13       BMODE0
A14       RTXI      F20       VROUT1    K10                     GND       N20       AOE       W14       ADDR18
A15       RTXO      G1        PG1       K11                     GND       P1        PF3       W15       ADDR16
A16       VDDRTC    G2        PG2       K12                     GND       P2        PF4       W16       ADDR14
A17       XTAL      G7        VDDEXT    K13                     GND       P7        VDDEXT    W17       ADDR12
A18       CLKIN     G8        VDDEXT    K14                     VDDINT    P8        VDDEXT    W18       ADDR10
A19       PJ5       G9        VDDEXT    K19                     SRAS      P9        VDDEXT    W19       GND
A20       GND       G10       VDDEXT    K20                     SCAS      P10       VDDEXT    W20       ADDR8
B1        PG11      G11       GND       L1                      PF9       P11       GND       Y1        GND
B2        GND       G12       VDDINT    L2                      PF10      P12       VDDINT    Y2        TDO
B3        PG14      G13       VDDINT    L7                      VDDEXT    P13       VDDINT    Y3        DATA14
B4        PH0       G14       VDDINT    L8                      VDDEXT    P14       VDDINT    Y4        DATA12
B5        PH2       G19       AMS3      L9                      GND       P19       ABE0      Y5        DATA10
B6        PH4       G20       AMS2      L10                     GND       P20       ABE1      Y6        DATA8
B7        PH6       H1        PF15      L11                     GND       R1        PF1       Y7        DATA6
B8        PH8       H2        PG0       L12                     GND       R2        PF2       Y8        DATA4
B9        PH10      H7        VDDEXT    L13                     GND       R19       ADDR1     Y9        DATA2
B10       PH12      H8        VDDEXT    L14                     VDDINT    R20       AWE       Y10       DATA0
B11       PH14      H9        GND       L19                     SWE       T1        EMU       Y11       BG
B12       PJ0       H10       GND       L20                     SA10      T2        PF0       Y12       BGH
B13       PJ1       H11       GND       M1                      PF7       T19       ADDR3     Y13       GND
B14       CLKBUF    H12       GND       M2                      PF8       T20       ADDR2     Y14       ADDR19
B15       PJ6       H13       GND       M7                      VDDEXT    U1        TRST      Y15       ADDR17
B16       PJ7       H14       VDDINT    M8                      VDDEXT    U2        TMS       Y16       ADDR15
B17       PJ8       H19       CLKOUT    M9                      GND       U19       ADDR5     Y17       ADDR13
B18       PJ4       H20       SCKE      M10                     GND       U20       ADDR4     Y18       ADDR11
B19       PJ10      J1        PF13      M11                     GND       V1        TDI       Y19       ADDR9
B20       PJ9       J2        PF14      M12                     GND       V2        GND       Y20       GND
C1        PG9       J7        VDDEXT    M13                     GND       V19       ADDR7
C2        PG10      J8        VDDEXT    M14                     VDDINT    V20       ADDR6

                              Rev. E | Page 63 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

Figure 63 shows the top view of the sparse CSP_BGA ball con-
figuration. Figure 64 shows the bottom view of the sparse
CSP_BGA ball configuration.

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20               20 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1

                                                              A                                                           A
                                                              B                                                           B
                                                              C                                                           C
                                                              D                                                           D
                                                              E                                                           E
                                                              F                                                           F
                                                              G                                                           G
                                                              H                                                           H
                                                              J                                                           J
                                                              K                                                           K
                                                              L                                                           L
                                                              M                                                           M
                                                              N                                                           N
                                                              P                                                           P
                                                              R                                                           R
                                                              T                                                           T
                                                              U                                                           U
                                                              V                                                           V
                                                              W                                                           W
                                                              Y                                                           Y

KEY:                                                             KEY:
                                                                           VDDINT
      VDDINT  GND  VDDRTC                                                   VDDEXT  GND  VDDRTC
      VDDEXT       VROUT                                                                 VROUT
              I/O                                                                   I/O

Figure 63. 208-Ball CSP_BGA Configuration (Top View)             Figure 64. 208-Ball CSP_BGA Configuration (Bottom View)

                           Rev. E | Page 64 of 68 | March 2008
                                                                ADSP-BF534/ADSP-BF536/ADSP-BF537

OUTLINE DIMENSIONS

Dimensions in Figure 65 and Figure 66 are shown in
millimeters.

          12.00 BSC SQ                                                                              A1 CORNER
                                                                                                    INDEX AREA
            PIN A1
            INDICATOR                                                 14 13 12 11 10 9 8 7 6 5 4 3 2 1
            LOCATION                                                                                                              A
                                                                                                                                  B
                                                         10.40  0.80                                                              C
                                                         BSC    BSC                                                               D
                                                          SQ    TYP                                                               E
                                                                                                                                  F
          TOP VIEW                                                                                                                G
                                                                                                                                  H
1.70 MAX                                            DETAIL A                                                                      J
                                                                                                                                  K
                                                                                                                                  L
                                                                                                                                  M
                                                                                                                                  N
                                                                                                                                  P

                                                                                   BOTTOM VIEW

                                                                                                                       1.31
                                                                                                                       1.21
                                                                                                                       1.10

                                                                                                                            0.25 MIN

                                                                      SEATING  0.50      0.12
                                                                      PLANE
                                                                               0.45      COPLANARITY

          NOTES:                                                               0.40

          1. COMPLIANT TO JEDEC STANDARD MO-205-AE,                            (BALL
             EXCEPT FOR BALL DIAMETER.                                         DIAMETER)

          2. CENTER DIMENSIONS ARE NOMINAL.                                    DETAIL A
          3. THE ACTUAL POSITION OF THE BALL GRID IS

             WITHIN 0.15 OF ITS IDEAL POSITION RELATIVE
             TO THE PACKAGE EDGES

          Figure 65. 182-Ball Chip Scale Package Ball Grid Array [CSP_BGA] (BC-182)
                                  Dimensions shown in millimeters

                        Rev. E | Page 65 of 68 | March 2008
ADSP-BF534/ADSP-BF536/ADSP-BF537

                                    17.10                                                                 A1 CORNER
                                    17.00 SQ                                                             INDEX AREA
                                    16.90
                                                                            20 18 16 14 12 10 8 6 4 2
A1 BALL                                                         15.20          19 17 15 13 11 9 7 5 3 1
CORNER                                                        BSC SQ
                                                                                                                                         A
                                                                      0.80                                                               B
                                                                     BSC                                                                 C
                                                                                                                                         D
                                     TOP VIEW                                                                                            E
                                    DETAIL A                                                                                             F
                                                                                                                                         G
                                                                                                                                         H
                                                                                                                                         J
                                                                                                                                         K
                                                                                                                                         L
                                                                                                                                         M
                                                                                                                                         N
                                                                                                                                         P
                                                                                                                                         R
                                                                                                                                         T
                                                                                                                                         U
                                                                                                                                         V
                                                                                                                                         W
                                                                                                                                         Y

                                                                                          BOTTOM VIEW

*1.75                                                                       DETAIL A  1.36
1.61                                                                                 1.26
1.46                                                                                 1.16

                                                                                           0.35 NOM
                                                                                           0.30 MIN

                                               SEATING                         *0.50  COPLANARITY
                                                  PLANE                               0.12
                                                                                0.45

                                                                                0.40
                                                                               BALL
                                                                            DIAMETER

                                    *COMPLIANT TO JEDEC STANDARDS MO-205-AM WITH
                                     EXCEPTION TO PACKAGE HEIGHT AND BALL DIAMETER.

         Figure 66. 208-Ball Chip Scale Package Ball Grid Array [CSP_BGA] (BC-208-2)
                                   Dimensions shown in millimeters

SURFACE MOUNT DESIGN

The following table is provided as an aid to PCB design. For
industry-standard design recommendations, refer to IPC-7351,
Generic Requirements for Surface Mount Design and Land Pat-
tern Standard.

Package                             Ball Attach Type                        Solder Mask Opening                                             Ball Pad Size
182-Ball CSP_BGA (BC-182)           Solder Mask Defined                     0.40 mm diameter                                                0.55 mm diameter
208-Ball Sparse CSP_BGA (BC-208-2)  Solder Mask Defined                     0.40 mm diameter                                                0.55 mm diameter

                                    Rev. E | Page 66 of 68 | March 2008
                                                  ADSP-BF534/ADSP-BF536/ADSP-BF537

ORDERING GUIDE

                     Temperature     Speed Grade                                                         Package
                     Range1                                                                              Option
Model                                (Max)        Operating Voltage (Nominal) Package Description

ADSP-BF534BBC-4A     40C to +85C 400 MHz 1.2 V internal, 2.5 V or 3.3 V I/O 182-Ball CSP_BGA          BC-182

ADSP-BF534BBCZ-4A2, 3 40C to +85C 400 MHz      1.2 V internal, 2.5 V or 3.3 V I/O 182-Ball CSP_BGA    BC-182

ADSP-BF534BBC-5A     40C to +85C 500 MHz       1.26 V internal, 2.5 V or 3.3 V I/O 182-Ball CSP_BGA   BC-182
ADSP-BF534BBCZ-5A2   40C to +85C 500 MHz       1.26 V internal, 2.5 V or 3.3 V I/O 182-Ball CSP_BGA   BC-182

ADSP-BF534BBCZ-4B2, 3 40C to +85C 400 MHz      1.2 V internal, 2.5 V or 3.3 V I/O 208-Ball Sparse CSP_BGA BC-208-2

ADSP-BF534YBCZ-4B2, 3 40C to +105C 400 MHz     1.2 V internal, 2.5 V or 3.3 V I/O 208-Ball Sparse CSP_BGA BC-208-2

ADSP-BF534BBCZ-5B2 40C to +85C 500 MHz         1.26 V internal, 2.5 V or 3.3 V I/O 208-Ball Sparse CSP_BGA BC-208-2

ADSP-BF536BBC-3A     40C to +85C 300 MHz       1.2 V internal, 2.5 V or 3.3 V I/O   182-Ball CSP_BGA  BC-182
ADSP-BF536BBCZ-3A2   40C to +85C 300 MHz       1.2 V internal, 2.5 V or 3.3 V I/O   182-Ball CSP_BGA  BC-182

ADSP-BF536BBC-4A     40C to +85C 400 MHz 1.2 V internal, 2.5 V or 3.3 V I/O 182-Ball CSP_BGA          BC-182

ADSP-BF536BBCZ-4A2   40C to +85C  400 MHz      1.2 V internal, 2.5 V or 3.3 V I/O   182-Ball CSP_BGA  BC-182
ADSP-BF536BBCZ-3B2   40C to +85C  300 MHz      1.2 V internal, 2.5 V or 3.3 V I/O
ADSP-BF536BBCZ-4B2   40C to +85C  400 MHz      1.2 V internal, 2.5 V or 3.3 V I/O   208-Ball Sparse CSP_BGA BC-208-2

                                                                                       208-Ball Sparse CSP_BGA BC-208-2

ADSP-BF537BBC-5A     40C to +85C 500 MHz 1.26 V internal, 2.5 V or 3.3 V I/O 182-Ball CSP_BGA         BC-182

ADSP-BF537BBCZ-5A2 40C to +85C 500 MHz         1.26 V internal, 2.5 V or 3.3 V I/O 182-Ball CSP_BGA   BC-182

ADSP-BF537BBCZ-5B2   40C to +85C  500 MHz      1.26 V internal, 2.5 V or 3.3 V I/O  208-Ball Sparse CSP_BGA BC-208-2
ADSP-BF537BBCZ-5AV2  40C to +85C  533 MHz      1.25 V internal, 3.3 V I/O
ADSP-BF537BBCZ-5BV2  40C to +85C  533 MHz      1.25 V internal, 3.3 V I/O           182-Ball CSP_BGA  BC-182

                                                                                       208-Ball Sparse CSP_BGA BC-208-2

ADSP-BF537KBCZ-6AV2 0C to +70C     600 MHz 1.3 V internal, 3.3 V I/O                 182-Ball CSP_BGA  BC-182

ADSP-BF537KBCZ-6BV2 0C to +70C     600 MHz 1.3 V internal, 3.3 V I/O                 208-Ball Sparse CSP_BGA BC-208-2

1 Referenced temperature is ambient temperature.
2 Z = RoHS compliant part.
3 A similar part is available for use in specific automotive applications. Contact your local ADI sales office for ADBF534W automotive ordering information.

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ADSP-BF534/ADSP-BF536/ADSP-BF537

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                                                                    D05317-0-3/08(E)

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