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ADSP-2191MKCAZ-160

器件型号:ADSP-2191MKCAZ-160
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:Analog Devices Inc.
标准:
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器件描述

Digital Signal Processors & Controllers - DSP, DSC 16B Fixed-Point 160 MIPS 160Kb RAM

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Analog Devices Inc.
产品种类:
Product Category:
Digital Signal Processors & Controllers - DSP, DSC
RoHS:YES
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
BGA-144
系列:
Series:
ADSP-2191M
产品:
Product:
DSPs
Core:Enhanced Harvard
Maximum Clock Frequency:160 MHz
Program Memory Size:96 kB
Data RAM Size:64 kB
工作电源电压:
Operating Supply Voltage:
2.5 V
最小工作温度:
Minimum Operating Temperature:
0 C
最大工作温度:
Maximum Operating Temperature:
+ 70 C
封装:
Packaging:
Tray
高度:
Height:
0.85 mm (Min)
长度:
Length:
10 mm
宽度:
Width:
10 mm
商标:
Brand:
Analog Devices
Data Bus Width:16 bit
Moisture Sensitive:Yes
Number of Cores:1 Core
Number of Timers/Counters:3 Timer
产品类型:
Product Type:
DSP - Digital Signal Processors & Controllers
工厂包装数量:
Factory Pack Quantity:
184
子类别:
Subcategory:
Embedded Processors & Controllers
单位重量:
Unit Weight:
0.015757 oz

ADSP-2191MKCAZ-160器件文档内容

a                                                                                                                DSP Microcomputer

                                                                                                                               ADSP-2191M

PERFORMANCE FEATURES                                                             Multifunction Instructions

6.25 ns Instruction Cycle Time, for up to 160 MIPS                               Pipelined Architecture Supports Efficient Code

Sustained Performance                                                                      Execution

ADSP-218x Family Code Compatible with the Same                                   Architectural Enhancements for Compiled C and C++

Easy to Use Algebraic Syntax                                                               Code Efficiency

Single-Cycle Instruction Execution                                               Architectural Enhancements beyond ADSP-218x Family

Single-Cycle Context Switch between Two Sets of Com-                                       are Supported with Instruction Set Extensions for

putation and Memory Instructions                                                           Added Registers, and Peripherals

Instruction Cache Allows Dual Operand Fetches in Every                           Flexible Power Management with User-Selectable

Instruction Cycle                                                                          Power-Down and Idle Modes

                                                          FUNCTIONAL BLOCK DIAGRAM

                                                                                           INTERNAL MEMORY

                                                                                 FOUR      INDEPENDENT BLOCKS          BLOCK0

ADSP-219x                                                         ADDRESS                  24 BIT          DATA                BLOCK1  BLOCK2  BLOCK3       JTAG      6

DSP CORE                                                                         ADDRESS   24 BIT          DATA

                                            CACHE                                ADDRESS   16 BIT                DATA                                       TEST &

                                            64 ؋ 24-BIT                                            16 BIT        DATA                                  EMULATION

                                                                                 ADDRESS

DAG1            DAG2                     PROGRAM

4 ؋ 4 ؋ 16      4 ؋ 4 ؋ 16               SEQUENCER

                                                                                                                                                       EXTERNAL PORT

                            PM ADDRESS BUS                24

                                                                                 I/O ADDRESS        18                                                                22

                DM ADDRESS BUS                   24                                                                                                    ADDR BUS

                                                                                                                                                       MUX

                                                              24  DMA ADDRESS

                                            DMA                   24             DMA DATA

                                         CONNECT

                            PM DATA BUS                   24

            PX                                                                                                                                         DATA BUS       16

                                                          16                                                                                           MUX

                            DM DATA BUS

                                                                  16             I/O DATA

DATA

REGISTER                                                                                                                                               I/O PROCESSOR

      FILE

                INPUT                                                                                                                                                                24

                REGISTERS                                                                                                                              HOST PORT

                RESULT                                                                     I/O REGISTERS

                REGISTERS                                                        (MEMORY-MAPPED)                                                                                     18

                             BARREL                                                                                                                    SERIAL PORTS

MULT            16 ؋ 16-BIT  SHIFTER                 ALU                                   CONTROL               DMA                                   (3)

                                                                                           STATUS          CONTROLLER                                                                6

                                                                                           BUFFERS                                                     SPI PORTS

                                                                                                                                                       (2)

                                                                                                                                                                                     2

                                                                                                                                                       UART PORT

                                                                                                                                                       (1)

                                                                                                                                                                                     3

                                                                                 SYSTEM INTERRUPT CONTROLLER                   PROGRAMMABLE            TIMERS (3)

                                                                                                                                       FLAGS (16)

REV. A

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Last Content Update: 09/09/2017

COMPARABLE PARTS                                      DOCUMENTATION

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                                                         ADSP-2185/2186

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                                                      •  EE-122: Coding for Performance on the ADSP-219x

                                                      •  EE-123: An Overview of the ADSP-219x Pipeline

                                                      •  EE-124: Booting up the ADSP-2192

                                                      •  EE-125: ADSP-218x Embedded System Software

                                                         Management and In-System-Programming (ISP)

                                                      •  EE-128: DSP in C++: Calling Assembly Class Member

                                                         Functions From C++

                                                      •  EE-129: ADSP-2192 Interprocessor Communication

                                                      •  EE-130: Making Fast Transition from ADSP-21xx to

                                                         ADSP-219x

                                                      •  EE-131: Booting the ADSP-2191/95/96 DSPs

                                                      •  EE-133: Converting From Legacy Architecture Files To

                                                         Linker Description Files for the ADSP-218x

                                                      •  EE-139: Interfacing the ADSP-2191 to an AD7476 via the

                                                         SPI Port

                                                      •  EE-142: Autobuffering, C and FFTs on the ADSP-218x

                                                      •  EE-144: Creating a Master-Slave SPI Interface Between

                                                         Two ADSP-2191 DSPs

                                                      •  EE-145: SPI Booting of the ADSP-2191 using the Atmel

                                                         AD25020N on an EZ-KIT Lite Evaluation Board

                                                      •  EE-146: Implementing a Boot Manager for ADSP-218x

                                                         Family DSPs

                                                      •  EE-152: Using Software Overlays with the ADSP-219x and

                                                         VisualDSP 2.0++

                                                      •  EE-153: ADSP-2191 Programmable PLL

                                                      •  EE-154: ADSP-2191 Host Port Interface
•  EE-156: Support for the H.100 protocol on the ADSP-2191     •  EE-89: Implementing A Software UART on the ADSP-2181

•  EE-158: ADSP-2181 EZ-Kit Lite IDMA to PC Printer Port          EZ-Kit-Lite

   Interface                                                   •  EE-96: Interfacing Two AD73311 Codecs to the ADSP-218x

•  EE-159: Initializing DSP System & Control Registers From C  Data Sheet

   and C++                                                     •  ADSP-2191M: DSP Microcomputer Data Sheet

•  EE-164: Advanced EPROM Boot and No-boot Scenarios           Evaluation Kit Manuals

   with ADSP-219x DSPs                                            ADSP-2191 EZ-KIT Lite® Manual

•  EE-168: Using Third Overtone Crystals with the ADSP-218x    •

   DSP                                                         Integrated Circuit Anomalies

•  EE-17: ADSP-2187L Memory Organization                       •  ADSP-2191/95/96 Anomaly List for Revision 1.0

•  EE-18: Choosing and Using FFTs for ADSP-21xx                Processor Manuals

•  EE-188: Using C To Implement Interrupt-Driven Systems       •  ADSP-219x/2191 DSP Hardware Reference

   On ADSP-219x DSPs                                           •  ADSP 21xx Processors: Manuals

•  EE-2: Using ADSP-218x I/O Space                             •  ADSP-219x DSP Instruction Set Reference

•  EE-226: ADSP-2191 DSP Host Port Booting                     •  ADSP-219x/2192 DSP Hardware Reference (Rev 1.1, April

•  EE-227: CAN Configuration Procedure for ADSP-21992             2004)

   DSPs                                                        •  Using the ADSP-2100 Family Volume 1

•  EE-249: Implementing Software Overlays on ADSP-218x         •  Using the ADSP-2100 Family Volume 2

   DSPs with VisualDSP++®                                      Product Highlight

•  EE-261: Understanding Jitter Requirements of PLL-Based      •  ADSP-2191 16-Bit Fixed Point DSP Product Brief

   Processors

•  EE-32: Language Extensions: Memory Storage Types, ASM       Software Manuals

   & Inline Constructs                                         •  VisualDSP++ 3.5 Assembler and Preprocessor Manual for

•  EE-35: Troubleshooting your ADSP-218x EZ-ICE                   ADSP-218x and ADSP-219x DSPs

•  EE-356: Emulator and Evaluation Hardware                    •  VisualDSP++ 3.5 C Compiler and Library Manual for

   Troubleshooting Guide for CCES Users                           ADSP-218x DSPs

•  EE-38: ADSP-2181 IDMA Port - Cycle Steal Timing             •  VisualDSP++ 3.5 C/C++ Compiler and Library Manual for

                                                                  ADSP-219x Processors

•  EE-39: Interfacing 5V Flash Memory to an ADSP-218x (Byte    •  VisualDSP++ 3.5 Component Software Engineering User's

   Programming Algorithm)                                         Guide for 16-Bit Processors

•  EE-5: ADSP-218x Full Memory Mode vs. Host Memory            •  VisualDSP++ 3.5 Getting Started Guide for 16-Bit

   Mode                                                           Processors

•  EE-60: Simulating an RS-232 UART Using the Synchronous      •  VisualDSP++ 3.5 Kernel VDK User's Guide for 16-Bit

   Serial Ports on the ADSP-21xx Family DSPs                      Processors

•  EE-64: Setting Mode Pins on Reset                           •  VisualDSP++ 3.5 Linker and Utilities Manual for 16-Bit

•  EE-68: Analog Devices JTAG Emulation Technical                 Processors

   Reference                                                   •  VisualDSP++ 3.5 Loader Manual for 16-Bit Processors

•  EE-71: Minimum Rise Time Specs for Critical Interrupt and   •  VisualDSP++ 3.5 Quick Installation Reference Card

   Clock Signals on the ADSP-21x1/21x5

•  EE-74: Analog Devices Serial Port Development and           •  VisualDSP++ 3.5 User's Guide for 16-Bit Processors

   Troubleshooting Guide                                       SOFTWARE AND SYSTEMS REQUIREMENTS

•  EE-78: BDMA Usage on 100 pin ADSP-218x DSPs

   Configured for IDMA Use                                     •  Software and Tools Anomalies Search

•  EE-79: EPROM Booting In Host Mode with 100 Pin 218x

   Processors

•  EE-82: Using an ADSP-2181 DSP's IO Space to IDMA Boot

   Another ADSP-2181
TOOLS AND SIMULATIONS                                    DISCUSSIONS

•  ADSP-2191M: LQFP package                              View all ADSP-2191M EngineerZone Discussions.

•  ADSP-21xx Processors: Software and Tools

•  ADSP-2191M IBIS Datafile (BGA Package), Version 2.1   SAMPLE AND BUY

•  ADSP-2191M IBIS Datafile (LQFP Package)               Visit the product page to see pricing options.

•  ADSP-2191M IBIS Datafile (LQFP Package), Version 2.1

                                                         TECHNICAL SUPPORT

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•  ADI Complementary Parts Guide - Supervisory Devices   DOCUMENT FEEDBACK

   and DSP Processors

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DESIGN RESOURCES

•  ADSP-2191M Material Declaration

•  PCN-PDN Information

•  Quality And Reliability

•  Symbols and Footprints

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ADSP-2191M

INTEGRATION FEATURES                                          TABLE OF CONTENTS

160K Bytes On-Chip RAM Configured as 32K Words 24-Bit         GENERAL DESCRIPTION . . . . . . . . .                      .  .  .  .  .  .  .  .  .  .  . .3

Memory RAM and 32K Words 16-Bit Memory RAM                    DSP Core Architecture . . . . . . . . . . . .              .  .  .  .  .  .  .  .  .  .  . .3

Dual-Purpose 24-Bit Memory for Both Instruction and           DSP Peripherals Architecture  .......                      .  .  .  .  .  .  .  .  .  .  . .4

Data Storage                                                  Memory Architecture     .............                      .  .  .  .  .  .  .  .  .  .  . .5

Independent ALU, Multiplier/Accumulator, and Barrel           Interrupts  ......................                         .  .  .  .  .  .  .  .  .  .  . .6

Shifter Computational Units with Dual 40-Bit                  DMA Controller . . . . . . . . . . . . . . . . .           .  .  .  .  .  .  .  .  .  .  . .7

Accumulators                                                  Host Port   ......................                         .  .  .  .  .  .  .  .  .  .  . .7

Unified Memory Space Allows Flexible Address Genera-          DSP Serial Ports (SPORTs)     ........                     .  .  .  .  .  .  .  .  .  .  . .8

tion, Using Two Independent DAG Units                         Serial Peripheral Interface (SPI) Ports .                  .  .  .  .  .  .  .  .  .  .  . .9

Powerful Program Sequencer Provides Zero-Overhead             UART Port . . . . . . . . . . . . . . . . . . . . .        .  .  .  .  .  .  .  .  .  .  . .9

Looping and Conditional Instruction Execution                 Programmable Flag (PFx) Pins  ......                       .  .  .  .  .  .  .  .  .  .  . .9

Enhanced Interrupt Controller Enables Programming of          Low Power Operation . . . . . . . . . . . . .              .  .  .  .  .  .  .  .  .  .  .10

Interrupt Priorities and Nesting Modes                        Clock Signals   ...................                        .  .  .  .  .  .  .  .  .  .  .11

SYSTEM INTERFACE FEATURES                                     Reset . . . . . . . . . . . . . . . . . . . . . . . . . .  .  .  .  .  .  .  .  .  .  .  .11

Host Port with DMA Capability for Glueless 8- or 16-Bit       Power Supplies   ..................                        .  .  .  .  .  .  .  .  .  .  .11

Host Interface                                                Booting Modes    ..................                        .  .  .  .  .  .  .  .  .  .  .11

16-Bit External Memory Interface for up to 16M Words of       Bus Request and Bus Grant     ........                     .  .  .  .  .  .  .  .  .  .  .12

Addressable Memory Space                                      Instruction Set Description   .........                    .  .  .  .  .  .  .  .  .  .  .13

Three Full-Duplex Multichannel Serial Ports, with             Development Tools . . . . . . . . . . . . . . .            .  .  .  .  .  .  .  .  .  .  .13

Support for H.100 and up to 128 TDM Channels with             Additional Information  ............                       .  .  .  .  .  .  .  .  .  .  .15

A-Law and ␮-Law Companding Optimized for Telecom-             PIN FUNCTION DESCRIPTIONS . . .                            .  .  .  .  .  .  .  .  .  .  .15

munications Systems                                           SPECIFICATIONS . . . . . . . . . . . . . . . .             .  .  .  .  .  .  .  .  .  .  .18

Two SPI-Compatible Ports with DMA Support                     ABSOLUTE MAXIMUM RATINGS                                   .  .  .  .  .  .  .  .  .  .  .19

UART Port with DMA Support                                    ESD SENSITIVITY . . . . . . . . . . . . . .                .  .  .  .  .  .  .  .  .  .  .19

16 General-Purpose I/O Pins with Integrated Interrupt         Power Dissipation . . . . . . . . . . . . . . . .          .  .  .  .  .  .  .  .  .  .  .19

Support                                                       TIMING SPECIFICATIONS         ......                       .  .  .  .  .  .  .  .  .  .  .20

Three Programmable Interval Timers with PWM                   Output Drive Currents   ............                       .  .  .  .  .  .  .  .  .  .  .40

Generation, PWM Capture/Pulsewidth Measurement,               Power Dissipation . . . . . . . . . . . . . . . .          .  .  .  .  .  .  .  .  .  .  .40

and External Event Counter Capabilities                       Test Conditions  .................                         .  .  .  .  .  .  .  .  .  .  .40

Up to 11 DMA Channels Can Be Active at Any Given Time         Environmental Conditions      .........                    .  .  .  .  .  .  .  .  .  .  .41

for High I/O Throughput                                       144-Lead LQFP Pinout         ...........                   .  .  .  .  .  .  .  .  .  .  .43

On-Chip Boot ROM for Automatic Booting from External          144-Lead Mini-BGA Pinout      ........                     .  .  .  .  .  .  .  .  .  .  .45

8- or 16-Bit Host Device, SPI ROM, or UART with               OUTLINE DIMENSIONS           ..........                    .  .  .  .  .  .  .  .  .  .  .47

Autobaud Detection                                            ORDERING GUIDE       ..............                        .  .  .  .  .  .  .  .  .  .  .48

Programmable PLL Supports 1؋ to 32؋ Input Frequency           Revision History . . . . . . . . . . . . . . . . . . .     .  .  .  .  .  .  .  .  .  .  .48

Multiplication and Can Be Altered during Runtime

IEEE JTAG Standard 1149.1 Test Access Port Supports

On-Chip Emulation and System Debugging

2.5 V Internal Operation and 3.3 V I/O

144-Lead LQFP and 144-Ball Mini-BGA Packages

                                                         –2–                                                                                  REV. A
                                                                                                              ADSP-2191M

GENERAL DESCRIPTION                                                    uses an algebraic syntax for ease of coding and readability. A

The ADSP-2191M DSP is a single-chip microcomputer                      comprehensive set of development tools supports program

optimized for digital signal processing (DSP) and other high           development.

speed numeric processing applications.                                 The functional block diagram on Page 1 shows the architecture

The ADSP-2191M combines the ADSP-219x family base                      of the ADSP-219x core. It contains three independent compu-

architecture (three computational units, two data address gener-       tational units: the ALU, the multiplier/accumulator (MAC), and

ators, and a program sequencer) with three serial ports, two           the shifter. The computational units process 16-bit data from the

SPI-compatible ports, one UART port, a DMA controller, three           register file and have provisions to support multiprecision com-

programmable timers, general-purpose Programmable Flag                 putations. The ALU performs a standard set of arithmetic and

pins, extensive interrupt capabilities, and on-chip program and        logic operations; division primitives are also supported. The

data memory spaces.                                                    MAC performs single-cycle multiply, multiply/add, and multi-

The ADSP-2191M architecture is code-compatible with DSPs               ply/subtract operations. The MAC has two 40-bit accumulators,

of the ADSP-218x family. Although the architectures are                which help with overflow. The shifter performs logical and arith-

compatible, the ADSP-2191M architecture has a number of                metic shifts, normalization, denormalization, and derive

enhancements over the ADSP-218x architecture. The enhance-             exponent operations. The shifter can be used to efficiently

ments to computational units, data address generators, and             implement numeric format control, including multiword and

program sequencer make the ADSP-2191M more flexible and                block floating-point representations.

even easier to program.                                                Register-usage rules influence placement of input and results

Indirect addressing options provide addressing flexibility—            within the computational units. For most operations, the com-

premodify with no update, pre- and post-modify by an immediate         putational units’ data registers act as a data register file,

8-bit, two’s-complement value and base address registers for           permitting any input or result register to provide input to any unit

easier implementation of circular buffering.                           for a computation. For feedback operations, the computational

The ADSP-2191M integrates 64K words of on-chip memory                  units let the output (result) of any unit be input to any unit on

configured as 32K words (24-bit) of program RAM, and                   the next cycle. For conditional or multifunction instructions,

32K words (16-bit) of data RAM. Power-down circuitry is also           there are restrictions on which data registers may provide inputs

provided to reduce power consumption. The ADSP-2191M is                or receive results from each computational unit. For more infor-

available in 144-lead LQFP and 144-ball mini-BGA packages.             mation, see the ADSP-219x DSP Instruction Set Reference.

Fabricated in a high speed, low power, CMOS process, the               A powerful program sequencer controls the flow of instruction

ADSP-2191M operates with a 6.25 ns instruction cycle time              execution. The sequencer supports conditional jumps, subrou-

(160 MIPS). All instructions, except single-word instructions,         tine calls, and low interrupt overhead. With internal loop

execute in one processor.                                              counters and loop stacks, the ADSP-2191M executes looped

                                                                       code with zero overhead; no explicit jump instructions are

The ADSP-2191M’s flexible architecture and comprehensive               required to maintain loops.

instruction set support multiple operations in parallel. For           Two data address generators (DAGs) provide addresses for

example, in one processor cycle, the ADSP-2191M can:                   simultaneous dual operand fetches (from data memory and

• Generate an address for the next instruction fetch                   program memory). Each DAG maintains and updates four

• Fetch the next instruction                                           16-bit address pointers. Whenever the pointer is used to access

• Perform one or two data moves                                        data (indirect addressing), it is pre- or post-modified by the value

                                                                       of one of four possible modify registers. A length value and base

• Update one or two data address pointers                              address may be associated with each pointer to implement

• Perform a computational operation                                    automatic modulo addressing for circular buffers. Page registers

These operations take place while the processor continues to:          in the DAGs allow circular addressing within 64K-word bound-

• Receive and transmit data through two serial ports                   aries of each of the 256 memory pages, but these buffers may not

                                                                       cross page boundaries. Secondary registers duplicate all the

• Receive and/or transmit data from a Host                             primary registers in the DAGs; switching between primary and

•  Receive or transmit data through the UART                           secondary registers provides a fast context switch.

•  Receive or transmit data over two SPI ports                         Efficient data transfer in the core is achieved with the use of

•  Access external memory through the external memory                  internal buses:

   interface                                                           • Program Memory Address (PMA) Bus

• Decrement the timers                                                 •  Program Memory Data (PMD) Bus

DSP Core Architecture                                                  •  Data Memory Address (DMA) Bus

The ADSP-2191M instruction set provides flexible data moves            •  Data Memory Data (DMD) Bus

and multifunction (one or two data moves with a computation)           •  DMA Address Bus

instructions. Every single-word instruction can be executed in a       • DMA Data Bus

single processor cycle. The ADSP-2191M assembly language

REV. A                                                            –3–
ADSP-2191M

The two address buses (PMA and DMA) share a single external

address bus, allowing memory to be expanded off-chip, and the                                    ADSP-2191M                                   EXTERNAL

two data buses (PMD and DMD) share a single external data                                                                                     MEMORY

                                                                          CLOCK            CLKIN          CLKOUT                              (OPTIONAL)

bus. Boot memory space and I/O memory space also share the                OR

                                                                          CRYSTAL          XTAL           ADDR21–0                            ADDR21–0

external buses.                                                                                           DATA15–8                            DATA15–8

                                                                          TIMER

Program memory can store both instructions and data, permit-              OUT OR           TMR2–0         DATA7–0                             DATA7–0

                                                                          CAPTURE                         MS3–0                               CS

ting the ADSP-2191M to fetch two operands in a single cycle,                                                    RD

one from program memory and one from data memory. The                     CLOCK            MSEL6–0/PF6–0                                      OE

                                                                          MULTIPLY         DF/PF7               WR                            WE

DSP’s dual memory buses also let the ADSP-219x core fetch an              AND

operand from data memory and the next instruction from                    RANGE            BYPASS               ACK                           ACK

program memory in a single cycle.                                         BOOT             BMODE1–0                   CONTROL  ADDRESS

                                                                          AND OP           OPMODE                                       DATA  BOOT

                                                                          MODE                                                                MEMORY

DSP Peripherals Architecture                                                                                                                  (OPTIONAL)

The functional block diagram on Page 1 shows the DSP’s                                     SPORT0                                             ADDR21–0

on-chip peripherals, which include the external memory inter-                              TCLK0                                              DATA15–8

face, Host port, serial ports, SPI-compatible ports, UART port,                            TFS0                                               DATA7–0

JTAG test and emulation port, timers, flags, and interrupt con-           SERIAL           DT0                  BMS                           CS

                                                                          DEVICE           RCLK0                                              OE

troller. These on-chip peripherals can connect to off-chip devices        (O PTIONAL )

as shown in Figure 1.                                                                      RFS0                                               WE

                                                                                           DR0                                                ACK

The ADSP-2191M has a 16-bit Host port with DMA capability                                  SPORT1               BR

that lets external Hosts access on-chip memory. This 24-pin                                TCLK1                BG                            EXTERNAL

                                                                                                                                              I/O MEMORY

parallel port consists of a 16-pin multiplexed data/address bus                            TFS1                 BGH                           (OPTIONA L)

and provides a lowservice overhead data move capability. Con-             SERIAL           DT1                                                ADDR17–0

                                                                          DEVICE                                                              DATA15–8

figurable for 8 or 16 bits, this port provides a glueless interface       (OPTIONAL)       RCLK1

to a wide variety of 8- and 16-bit microcontrollers. Two                                   RFS1                                               DATA7–0

chip-selects provide Hosts access to the DSP’s entire memory                               DR1                  IOMS                          CS

map. The DSP is bootable through this port.                                                SPORT2                                             OE

                                                                                           TCLK2/SCK0                                         WE

The ADSP-2191M also has an external memory interface that is                               TFS2/MOSI0     SPI0                                ACK

shared by the DSP’s core, the DMA controller, and DMA                     SERIAL           DT2/MISO0

capable peripherals, which include the UART, SPORT0,                      DEVICE           RCLK2/SCK1                                             HOST

                                                                          (O PTIONAL )                                                        PROCESSOR

SPORT1, SPORT2, SPI0, SPI1, and the Host port. The external                                RFS2/MOSI1     SPI1                                (OPTIONA L)

port consists of a 16-bit data bus, a 22-bit address bus, and                              DR2/MISO1      HAD15–0                             ADDR15–0/

control signals. The data bus is configurable to provide an 8- or                                                                             DATA15–0

                                                                                                                HA16                          ADDR16

16-bit interface to external memory. Support for word packing                                   UART      HCMS                                CS0

lets the DSP access 16- or 24-bit words from external memory              UART             RXD            HCIOMS                              CS1

regardless of the external data bus width. When configured for            DEVICE           TXD                  HRD                           RD

                                                                          (O PTIONAL )

an 8-bit interface, the unused eight lines provide eight program-                                               HWR                           WR

mable, bidirectional general-purpose Programmable Flag lines,                              RESET          HACK                                ACK

six of which can be mapped to software condition signals.                               6                       HALE                          ALE

                                                                                           JTAG           HACK_P

The memory DMA controller lets the ADSP-2191M move data

and instructions from between memory spaces: internal-to-exter-                            Figure 1. System Diagram

nal, internal-to-internal, and external-to-external. On-chip

peripherals can also use this controller for DMA transfers.               of operation. Each serial port can transmit or receive an internal

The ADSP-2191M can respond to up to seventeen interrupts at               or external, programmable serial clock and frame syncs. Each

any given time: three internal (stack, emulator kernel, and               serial port supports 128-channel Time Division Multiplexing.

power-down), two external (emulator and reset), and twelve user-          The ADSP-2191M provides up to sixteen general-purpose I/O

defined (peripherals) interrupts. The programmer assigns a                pins, which are programmable as either inputs or outputs. Eight

peripheral to one of the 12 user-defined interrupts. The priority         of these pins are dedicated-general purpose Programmable Flag

of each peripheral for interrupt service is determined by these           pins. The other eight of them are multifunctional pins, acting as

assignments.                                                              general-purpose I/O pins when the DSP connects to an 8-bit

There are three serial ports on the ADSP-2191M that provide a             external data bus and acting as the upper eight data pins when

complete synchronous, full-duplex serial interface. This interface        the DSP connects to a 16-bit external data bus. These Program-

includes optional companding in hardware as well as a wide                mable Flag pins can implement edge- or level-sensitive

variety of framed or frameless data transmit and receive modes            interrupts, some of which can be used to base the execution of

                                                                          conditional instructions.

                                                                     –4–                                                                           REV. A
                                                                                                           ADSP-2191M

Three programmable interval timers generate periodic inter-                  pulsewidth register. A single status register supports all three

rupts. Each timer can be independently set to operate in one of              timers. A bit in each timer’s configuration register enables or

three modes:                                                                 disables the corresponding timer independently of the others.

• Pulse Waveform Generation mode                                             Memory Architecture

• Pulsewidth Count/Capture mode                                              The ADSP-2191M DSP provides 64K words of on-chip SRAM

• External Event Watchdog mode                                               memory. This memory is divided into four 16K blocks located

Each timer has one bidirectional pin and four registers that                 on memory Page 0 in the DSP’s memory map. In addition to the

implement its mode of operation: A 7-bit configuration register,             internal and external memory space, the ADSP-2191M can

a 32-bit count register, a 32-bit period register, and a 32-bit              address two additional and separate off-chip memory spaces: I/O

                                                                             space and boot space.

                          64K WORD                                LOGICAL       LOWER PAGE BOUNDARIES      MEMORY SELECTS (MS)

                          MEMORY                                 ADDRESS        ARE CONFIGURABLE FOR       FOR PORTIONS OF THE

                          PAGES                                                 BANKS OF EXTERNAL MEMORY.  MEMORY MAP APPEAR

                                                                 0xFF FFFF      BOUNDARIES SHOWN ARE       WITH THE SELECTED

              INTERNAL                   RESERVED                0xFF 0400      BANK SIZES AT RESET.                   MEMORY.

              MEMORY       PAGE 255

                                         BOOT ROM, 24-BIT        0xFF 03FF

                                                                 0xFF 0000

                          PAGES 192–254  BANK3

                                         (MS3)

                                                                 0xC0 0000

                          PAGES 128–191  BANK2

                                         (MS2)                                  BOOT MEMORY                I/O MEMORY

              EXTERNAL                                           0x80  0000     16-BIT                     16-BIT

              MEMORY                                                            (BMS)

              (16-BIT)                                                                       LOGICAL       1K WORD

                          PAGES 64–127   BANK1                                               ADDRESS

                                         (MS1)                                  64K WORD                   PAGES 8–255

                                                                 0x40  0000                  0xFE FFFF     1K WORD      LOGICAL

                                                                                                           PAGES 0–7    ADDRESS

                          PAGES 1–63     BANK0                                  PAGES 1–254

                                         (MS0)                                                                          0xFF 3FF

                                                                 0x01  0000                  0x01 0000

                                         BLOCK3, 16-BIT                                                    EXTERNAL

                                                                 0x00  C000                                (IOMS)

              INTERNAL                   BLOCK2, 16-BIT          0x00  8000                                             0x08 000

              MEMORY       PAGE 0                                                                                       0x07 3FF

                                         BLOCK1, 24-BIT          0x00  4000                                INTERNAL

                                                                                                                        0x00 000

                                         BLOCK0, 24-BIT          0x00  0000

                                                                                                                        8-BIT  10-BIT

                                                         Figure 2. Memory Map

As shown in Figure 2, the DSP’s two internal memory blocks                   different mechanisms to generate a 24-bit address for each bus.

populate all of Page 0. The entire DSP memory map consists of                The DSP has three functions that support access to the full

256 pages (Pages 0−255), and each page is 64K words long.                    memory map.

External memory space consists of four memory banks (banks                   •  The DAGs generate 24-bit addresses for data fetches from

0–3) and supports a wide variety of SRAM memory devices. Each                   the entire DSP memory address range. Because DAG

bank is selectable using the memory select pins (MS3–0) and has                 index (address) registers are 16 bits wide and hold the

configurable page boundaries, waitstates, and waitstate modes.                  lower 16 bits of the address, each of the DAGs has its own

The 1K word of on-chip boot-ROM populates the top of                            8-bit page register (DMPGx) to hold the most significant

Page 255 while the remaining 254 pages are addressable off-chip.                eight address bits. Before a DAG generates an address,

I/O memory pages differ from external memory pages in that I/O                  the program must set the DAG’s DMPGx register to the

pages are 1K word long, and the external I/O pages have their                   appropriate memory page.

own select pin (IOMS). Pages 0–7 of I/O memory space reside                  •  The Program Sequencer generates the addresses for

on-chip and contain the configuration registers for the peripher-               instruction fetches. For relative addressing instructions,

als. Both the core and DMA-capable peripherals can access the                   the program sequencer bases addresses for relative jumps,

DSP’s entire memory map.                                                        calls, and loops on the 24-bit Program Counter (PC). In

Internal (On-Chip) Memory                                                       direct addressing instructions (two-word instructions),

The ADSP-2191M’s unified program and data memory space

consists of 16M locations that are accessible through two 24-bit

address buses, the PMA and DMA buses. The DSP uses slightly

REV. A                                                                 –5–
ADSP-2191M

   the instruction provides an immediate 24-bit address                  8-bit I/O page (IOPG) register and a 10-bit immediate value

   value. The PC allows linear addressing of the full 24-bit             supplied in the instruction. Both the ADSP-219x core and a Host

   address range.                                                        (through the Host Port Interface) can access I/O memory space.

•  For indirect jumps and calls that use a 16-bit DAG                    Boot Memory Space

   address register for part of the branch address, the                  Boot memory space consists of one off-chip bank with 63 pages.

   Program Sequencer relies on an 8-bit Indirect Jump page               The BMS memory bank pin selects boot memory space. Both

   (IJPG) register to supply the most significant eight                  the ADSP-219x core and DMA-capable peripherals can access

   address bits. Before a cross page jump or call, the program           the DSP’s off-chip boot memory space. After reset, the DSP

   must set the program sequencer’s IJPG register to the                 always starts executing instructions from the on-chip boot ROM.

   appropriate memory page.                                              Depending on the boot configuration, the boot ROM code can

The ADSP-2191M has 1K word of on-chip ROM that holds                     start booting the DSP from boot memory. For more information,

boot routines. If peripheral booting is selected, the DSP starts         see “Booting Modes” on Page 11.

executing instructions from the on-chip boot ROM, which starts

the boot process from the selected peripheral. For more informa-         Interrupts

tion, see “Booting Modes” on Page 11. The on-chip boot ROM               The interrupt controller lets the DSP respond to 17 interrupts

is located on Page 255 in the DSP’s memory space map.                    with minimum overhead. The controller implements an interrupt

                                                                         priority scheme as shown in Table 1. Applications can use the

External (Off-Chip) Memory                                               unassigned slots for software and peripheral interrupts.

Each of the ADSP-2191M’s off-chip memory spaces has a                    Table 2 shows the ID and priority at reset of each of the periph-

separate control register, so applications can configure unique          eral interrupts. To assign the peripheral interrupts a different

access parameters for each space. The access parameters include          priority, applications write the new priority to their correspond-

read and write wait counts, waitstate completion mode, I/O clock         ing control bits (determined by their ID) in the Interrupt Priority

divide ratio, write hold time extension, strobe polarity, and data       Control register. The peripheral interrupt’s position in the

bus width. The core clock and peripheral clock ratios influence          IMASK and IRPTL register and its vector address depend on its

the external memory access strobe widths. For more information,          priority level, as shown in Table 1. Because the IMASK and

see “Clock Signals” on Page 11. The off-chip memory                      IRPTL registers are limited to 16 bits, any peripheral interrupts

spaces are:                                                              assigned a priority level of 11 are aliased to the lowest priority bit

• External memory space (MS3–0 pins)                                     position (15) in these registers and share vector address

• I/O memory space (IOMS pin)                                            0x00 01E0.

• Boot memory space (BMS pin)                                            Table 1. Interrupt Priorities/Addresses

All of these off-chip memory spaces are accessible through the

External Port, which can be configured for data widths of                                                 IMASK/    Vector

8 or 16 bits.                                                            Interrupt                        IRPTL     Address1

                                                                         Emulator (NMI)—                  NA        NA

External Memory Space                                                    Highest Priority

External memory space consists of four memory banks. These               Reset (NMI)                      0         0x00            0000

banks can contain a configurable number of 64K word pages. At            Power-Down (NMI)                 1         0x00            0020

reset, the page boundaries for external memory have Bank0                Loop and PC Stack                2         0x00            0040

containing Pages 1−63, Bank1 containing Pages 64−127, Bank2              Emulation Kernel                 3         0x00            0060

containing Pages 128−191, and Bank3 that contains Pages                  User Assigned Interrupt          4         0x00            0080

192−254. The MS3–0 memory bank pins select Banks 3–0,                    User Assigned Interrupt          5         0x00            00A0

respectively. The external memory interface is byte-addressable          User Assigned Interrupt          6         0x00            00C0

and decodes the 8 MSBs of the DSP program address to select              User Assigned Interrupt          7         0x00            00E0

one of the four banks. Both the ADSP-219x core and DMA-capa-             User Assigned Interrupt          8         0x00            0100

ble peripherals can access the DSP’s external memory space.              User Assigned Interrupt          9         0x00            0120

I/O Memory Space                                                         User Assigned Interrupt          10        0x00            0140

The ADSP-2191M supports an additional external memory                    User Assigned Interrupt          11        0x00            0160

called I/O memory space. This space is designed to support               User Assigned Interrupt          12        0x00            0180

simple connections to peripherals (such as data converters and           User Assigned Interrupt          13        0x00            01A0

external registers) or to bus interface ASIC data registers. I/O         User Assigned Interrupt          14        0x00            01C0

space supports a total of 256K locations. The first 8K addresses         User Assigned Interrupt—         15        0x00            01E0

are reserved for on-chip peripherals. The upper 248K addresses           Lowest Priority

are available for external peripheral devices. The DSP’s instruc-        1These interrupt vectors start at address 0x10000 when the DSP is in

tion set provides instructions for accessing I/O space. These            “no-boot,” run from external memory mode.

instructions use an 18-bit address that is assembled from an

                                                                    –6–                                                                REV. A
                                                                                                                ADSP-2191M

Table 2. Peripheral Interrupts and  Priority at Reset                        The following instructions globally enable or disable interrupt

                                                      Reset                  servicing, regardless of the state of IMASK.

Interrupt                           ID                Priority               ENA  INT;

                                                                             DIS  INT;

Slave DMA/Host Port Interface       0                 0                      At reset, interrupt servicing is disabled.

SPORT0 Receive                      1                 1

SPORT0 Transmit                     2                 2                      For quick servicing of interrupts, a secondary set of DAG and

SPORT1 Receive                      3                 3                      computational registers exist. Switching between the primary

SPORT1 Transmit                     4                 4                      and secondary registers lets programs quickly service interrupts,

SPORT2 Receive/SPI0                 5                 5                      while preserving the DSP’s state.

SPORT2 Transmit/SPI1                6                 6                      DMA Controller

UART Receive                        7                 7                      The ADSP-2191M has a DMA controller that supports

UART Transmit                       8                 8                      automated data transfers with minimal overhead for the DSP

Timer 0                             9                 9                      core. Cycle stealing DMA transfers can occur between the

Timer 1                             10                10                     ADSP-2191M’s internal memory and any of its DMA-capable

Timer 2                             11                11                     peripherals. Additionally, DMA transfers can be accomplished

Programmable Flag A (any PFx)       12                11                     between any of the DMA-capable peripherals and external

Programmable Flag B (any PFx)       13                11                     devices connected to the external memory interface. DMA-capa-

Memory DMA port                     14                11                     ble peripherals include the Host port, SPORTs, SPI ports, and

                                                                             UART. Each individual DMA-capable peripheral has a dedicated

Interrupt routines can either be nested with higher priority inter-          DMA channel. To describe each DMA sequence, the DMA con-

rupts taking precedence or processed sequentially. Interrupts can            troller uses a set of parameters—called a DMA descriptor. When

be masked or unmasked with the IMASK register. Individual                    successive DMA sequences are needed, these DMA descriptors

interrupt requests are logically ANDed with the bits in IMASK;               can be linked or chained together, so the completion of one DMA

the highest priority unmasked interrupt is then selected. The                sequence auto-initiates and starts the next sequence. DMA

emulation, power-down, and reset interrupts are nonmaskable                  sequences do not contend for bus access with the DSP core;

with the IMASK register, but software can use the DIS INT                    instead DMAs “steal” cycles to access memory.

instruction to mask the power-down interrupt.                                All DMA transfers use the DMA bus shown in the functional

The Interrupt Control (ICNTL) register controls interrupt                    block diagram on Page 1. Because all of the peripherals use the

nesting and enables or disables interrupts globally.                         same bus, arbitration for DMA bus access is needed. The arbi-

The general-purpose Programmable Flag (PFx) pins can be con-                 tration for DMA bus access appears in Table 4.

figured as outputs, can implement software interrupts, and (as

inputs) can implement hardware interrupts. Programmable Flag                 Table 4. I/O Bus Arbitration Priority

pin interrupts can be configured for level-sensitive, single                 DMA Bus Master                     Arbitration Priority

edge-sensitive, or dual edge-sensitive operation.

                                                                             SPORT0 Receive DMA                 0—Highest

Table 3. Interrupt Control (ICNTL) Register Bits                             SPORT1 Receive DMA                 1

                                                                             SPORT2 Receive DMA                 2

Bit        Description                                                       SPORT0 Transmit DMA                3

0–3        Reserved                                                          SPORT1 Transmit DMA                4

4          Interrupt Nesting Enable                                          SPORT2 Transmit DMA                5

5          Global Interrupt Enable                                           SPI0 Receive/Transmit DMA          6

6          Reserved                                                          SPI1 Receive/Transmit DMA          7

7          MAC-Biased Rounding Enable                                        UART Receive DMA                   8

8–9        Reserved                                                          UART Transmit DMA                  9

10         PC Stack Interrupt Enable                                         Host Port DMA                      10

11         Loop Stack Interrupt Enable                                       Memory DMA                         11—Lowest

12–15      Reserved

                                                                             Host Port

The IRPTL register is used to force and clear interrupts. On-                The ADSP-2191M’s Host port functions as a slave on the

chip stacks preserve the processor status and are automatically              external bus of an external Host. The Host port interface lets a

maintained during interrupt handling. To support interrupt,                  Host read from or write to the DSP’s memory space, boot space,

loop, and subroutine nesting, the PC stack is 33 levels deep, the            or internal I/O space. Examples of Hosts include external micro-

loop stack is eight levels deep, and the status stack is 16 levels           controllers, microprocessors, or ASICs.

deep. To prevent stack overflow, the PC stack can generate a                 The Host port is a multiplexed address and data bus that provides

stack-level interrupt if the PC stack falls below three locations full       both an 8-bit and a 16-bit data path and operates using an asyn-

or rises above 28 locations full.                                            chronous transmission protocol. Through this port, an off-chip

REV. A                                                                  –7–
ADSP-2191M

Host can directly access the DSP’s entire memory space map,               The functional modes selected by HPCR [7:6] are as follows

boot memory space, and internal I/O space. To access the DSP’s            (assuming active high signal):

internal memory space, a Host steals one cycle per access from            •  ACK Mode—Acknowledge is active on strobes; HACK

the DSP. A Host access to the DSP’s external memory uses the                 goes high from the leading edge of the strobe to indicate

external port interface and does not stall (or steal cycles from)            when the access can complete. After the Host samples the

the DSP’s core. Because a Host can access internal I/O memory                HACK active, it can complete the access by removing the

space, a Host can control any of the DSP’s I/O mapped                        strobe.The Host port then removes the HACK.

peripherals.                                                              •  Ready Mode—Ready active on strobes, goes low to insert

The Host port is most efficient when using the DSP as a slave                waitstate during the access.If the Host port cannot

and uses DMA to automate the incrementing of addresses for                   complete the access, it deasserts the HACK/READY line.

these accesses. In this case, an address does not have to be trans-          In this case, the Host has to extend the access by keeping

ferred from the Host for every data transfer.                                the strobe asserted. When the Host samples the HACK

Host Port Acknowledge (HACK) Modes                                           asserted, it can then proceed and complete the access by

The Host port supports a number of modes (or protocols) for                  deasserting the strobe.

generating a HACK output for the host. The host selects ACK               While in Address Cycle Control (ACC) mode and the ACK or

or Ready modes using the HACK_P and HACK pins. The Host                   Ready acknowledge modes, the HACK is returned active for any

port also supports two modes for address control: Address Latch           address cycle.

Enable (ALE) and Address Cycle Control (ACC) modes. The                   Host Port Chip Selects

DSP auto-detects ALE versus ACC mode from the HALE and                    There are two chip-select signals associated with the Host port:

HWR inputs.                                                               HCMS and HCIOMS. The Host Chip Memory Select (HCMS)

The Host port HACK signal polarity is selected (only at reset) as         lets the Host select the DSP and directly access the DSP’s inter-

active high or active low, depending on the value driven on the           nal/external memory space or boot memory space. The Host

HACK_P pin.The HACK polarity is stored into the Host port                 Chip I/O Memory Select (HCIOMS) lets the Host select the

configuration register as a read only bit.                                DSP and directly access the DSP’s internal I/O memory space.

The DSP uses HACK to indicate to the Host when to complete                Before starting a direct access, the Host configures Host port

an access. For a read transaction, a Host can proceed and                 interface registers, specifying the width of external data bus

complete an access when valid data is present in the read buffer          (8- or 16-bit) and the target address page (in the IJPG register).

and the Host port is not busy doing a write. For a write transac-         The DSP generates the needed memory select signals during the

tions, a Host can complete an access when the write buffer is not         access, based on the target address. The Host port interface

full and the Host port is not busy doing a write.                         combines the data from one, two, or three consecutive Host

Two mode bits in the Host Port configuration register HPCR                accesses (up to one 24-bit value) into a single DMA bus access

[7:6] define the functionality of the HACK line. HPCR6 is ini-            to prefetch Host direct reads or to post direct writes. During

tialized at reset based on the values driven on HACK and                  assembly of larger words, the Host port interface asserts ACK for

HACK_P pins (shown in Table 5); HPCR7 is always cleared (0)               each byte access that does not start a read or complete a write.

at reset. HPCR [7:6] can be modified after reset by a write access        Otherwise, the Host port interface asserts ACK when it has

to the Host port configuration register.                                  completed the memory access successfully.

Table 5. Host Port Acknowledge Mode Selection                             DSP Serial Ports (SPORTs)

                                                                          The ADSP-2191M incorporates three complete synchronous

Values Driven At    HPCR [7:6]                                            serial ports (SPORT0, SPORT1, and SPORT2) for serial and

Reset               Initial Values             Acknowledge                multiprocessor communications. The SPORTs support the

HACK_P        HACK  Bit 7  Bit 6               Mode                       following features:

0             0     0      1                   Ready Mode                 • Bidirectional operation—each SPORT has independent

0             1     0      0                   ACK Mode                      transmit and receive pins.

1             0     0      0                   ACK Mode                   •  Double-buffered transmit and receive ports—each port

1             1     0      1                   Ready Mode                    has a data register for transferring data words to and from

                                                                             memory and shift registers for shifting data in and out of

                                                                             the data registers.

                                                                          •  Clocking—each transmit and receive port can either use

                                                                             an external serial clock (40 MHz) or generate its own, in

                                                                             frequencies ranging from 19 Hz to 40 MHz.

                                                                          •  Word length—each SPORT supports serial data words

                                                                             from 3 to 16 bits in length transferred in Big Endian

                                                                             (MSB) or Little Endian (LSB) format.

                                                                     –8–                                                          REV. A
                                                                                                                              ADSP-2191M

•  Framing—each transmit and receive port can run with or                              During transfers, the SPI ports simultaneously transmit and

   without frame sync signals for each data word. Frame sync                           receive by serially shifting data in and out on their two serial data

   signals can be generated internally or externally, active                           lines. The serial clock line synchronizes the shifting and sampling

   high or low, and with either of two pulsewidths and early                           of data on the two serial data lines.

   or late frame sync.

•  Companding in hardware—each SPORT can perform                                       UART Port

   A-law or µ-law companding according to ITU recommen-                                The UART port provides a simplified UART interface to another

   dation G.711. Companding can be selected on the                                     peripheral or Host. It performs full duplex, asynchronous

   transmit and/or receive channel of the SPORT without                                transfers of serial data. Options for the UART include support

   additional latencies.                                                               for 5–8 data bits; 1 or 2 stop bits; and none, even, or odd parity.

                                                                                       The UART port supports two modes of operation:

•  DMA operations with single-cycle overhead—each                                      • Programmed I/O

   SPORT can automatically receive and transmit multiple

   buffers of memory data, one data word each DSP cycle.                                  The DSP’s core sends or receives data by writing or

   Either the DSP’s core or a Host processor can link or chain                            reading I/O-mapped THR or RBR registers, respectively.

   sequences of DMA transfers between a SPORT and                                         The data is double-buffered on both transmit and receive.

   memory. The chained DMA can be dynamically allocated                                • DMA (direct memory access)

   and updated through the DMA descriptors (DMA                                           The DMA controller transfers both transmit and receive

   transfer parameters) that set up the chain.                                            data. This reduces the number and frequency of inter-

•  Interrupts—each transmit and receive port generates an                                 rupts required to transfer data to and from memory. The

   interrupt upon completing the transfer of a data word or                               UART has two dedicated DMA channels. These DMA

   after transferring an entire data buffer or buffers through                            channels have lower priority than most DMA channels

   DMA.                                                                                   because of their relatively low service rates.

•  Multichannel capability—each SPORT supports the                                     The UART’s baud rate (see following equation for UART clock

   H.100 standard.                                                                     rate calculation), serial data format, error code generation and

Serial Peripheral Interface (SPI) Ports                                                status, and interrupts are programmable:

The DSP has two SPI-compatible ports that enable the DSP to                            •  Supported bit rates range from 9.5 bits to 5M bits per

communicate with multiple SPI-compatible devices. These ports                             second (80 MHz peripheral clock).

are multiplexed with SPORT2, so either SPORT2 or the SPI                               •  Supported data formats are 7- to 12-bit frames.

ports are active, depending on the state of the OPMODE pin                             • Transmit and receive status can be configured to generate

during hardware reset.                                                                    maskable interrupts to the DSP’s core.

The SPI interface uses three pins for transferring data: two data                      The timers can be used to provide a hardware-assisted autobaud

pins (Master Output-Slave Input, MOSIx, and Master                                     detection mechanism for the UART interface.

Input-Slave Output, MISOx) and a clock pin (Serial Clock,

SCKx). Two SPI chip select input pins (SPISSx) let other SPI

devices select the DSP, and fourteen SPI chip select output pins                                  UART Clock Rate             =  H-1---6--C---×-L----D-K---

(SPIxSEL7–1) let the DSP select other SPI devices. The SPI

select pins are reconfigured Programmable Flag pins. Using

these pins, the SPI ports provide a full duplex, synchronous serial                    Where D is the programmable divisor = 1 to 65536.

interface, which supports both master and slave modes and mul-                         Programmable Flag (PFx) Pins

timaster environments.                                                                 The ADSP-2191M has 16 bidirectional, general-purpose I/O,

Each SPI port’s baud rate and clock phase/polarities are program-                      Programmable Flag (PF15–0) pins. The PF7–0 pins are

mable (see equation below for SPI clock rate calculation), and                         dedicated to general-purpose I/O. The PF15–8 pins serve either

each has an integrated DMA controller, configurable to support                         as general-purpose I/O pins (if the DSP is connected to an 8-bit

both transmit and receive data streams. The SPI’s DMA control-                         external data bus) or serve as DATA15–8 lines (if the DSP is

ler can only service unidirectional accesses at any given time.                        connected to a 16-bit external data bus). The Programmable Flag

                                                                                       pins have special functions for clock multiplier selection and for

                          =  -2----×-----S-H---P--C--I--BL-----KA-----U-----D---       SPI port operation. For more information, see Serial Peripheral

         SPI Clock Rate

REV. A                                                                            –9–
ADSP-2191M

Interface (SPI) Ports on Page 9 and Clock Signals on Page 11.              To enter Idle mode, the DSP can execute the IDLE instruction

Ten memory-mapped registers control operation of the Program-              anywhere in code. To exit Idle mode, the DSP responds to an

mable Flag pins:                                                           interrupt and (after two cycles of latency) resumes executing

• Flag Direction register                                                  instructions with the instruction after the IDLE.

   Specifies the direction of each individual PFx pin as input             Power-Down Core Mode

   or output.                                                              When the ADSP-2191M is in Power-Down Core mode, the DSP

• Flag Control and Status registers                                        core clock is off, but the DSP retains the contents of the pipeline

   Specify the value to drive on each individual PFx output                and keeps the PLL running. The peripheral bus keeps running,

   pin. As input, software can predicate instruction                       letting the peripherals receive data.

   execution on the value of individual PFx input pins                     To enter Power-Down Core mode, the DSP executes an IDLE

   captured in this register. One register sets bits, and one              instruction after performing the following tasks:

   register clears bits.                                                   • Enter a power-down interrupt service routine

•  Flag Interrupt Mask registers                                           • Check for pending interrupts and I/O service routines

   Enable and disable each individual PFx pin to function                  • Clear (= 0) the PDWN bit in the PLLCTL register

   as an interrupt to the DSP’s core. One register sets bits to            • Clear (= 0) the STOPALL bit in the PLLCTL register

   enable interrupt function, and one register clears bits to              • Set (= 1) the STOPCK bit in the PLLCTL register

   disable interrupt function. Input PFx pins function as

   hardware interrupts, and output PFx pins function as                    To exit Power-Down Core mode, the DSP responds to an

   software interrupts—latching in the IMASK and IRPTL                     interrupt and (after two cycles of latency) resumes executing

   registers.                                                              instructions with the instruction after the IDLE.

•  Flag Interrupt Polarity register                                        Power-Down Core/Peripherals Mode

   Specifies the polarity (active high or low) for interrupt               When the ADSP-2191M is in Power-Down Core/Peripherals

   sensitivity on each individual PFx pin.                                 mode, the DSP core clock and peripheral bus clock are off, but

• Flag Sensitivity registers                                               the DSP keeps the PLL running. The DSP does not retain the

                                                                           contents of the instruction pipeline.The peripheral bus is

   Specify whether individual PFx pins are level- or                       stopped, so the peripherals cannot receive data.

   edge-sensitive and specify—if edge-sensitive—whether                    To enter Power-Down Core/Peripherals mode, the DSP executes

   just the rising edge or both the rising and falling edges of            an IDLE instruction after performing the following tasks:

   the signal are significant. One register selects the type of

   sensitivity, and one register selects which edges are signif-           • Enter a power-down interrupt service routine

   icant for edge-sensitivity.                                             • Check for pending interrupts and I/O service routines

Low Power Operation                                                        • Clear (= 0) the PDWN bit in the PLLCTL register

The ADSP-2191M has four low power options that significantly               • Set (= 1) the STOPALL bit in the PLLCTL register

reduce the power dissipation when the device operates under                To exit Power-Down Core/Peripherals mode, the DSP responds

standby conditions. To enter any of these modes, the DSP                   to a wake-up event and (after five to six cycles of latency) resumes

executes an IDLE instruction. The ADSP-2191M uses configu-                 executing instructions with the instruction after the IDLE.

ration of the PDWN, STOPCK, and STOPALL bits in the

PLLCTL register to select between the low power modes as the               Power-Down All Mode

DSP executes the IDLE. Depending on the mode, an IDLE shuts                When the ADSP-2191M is in Power-Down All mode, the DSP

off clocks to different parts of the DSP in the different modes.           core clock, the peripheral clock, and the PLL are all stopped. The

The low power modes are:                                                   DSP does not retain the contents of the instruction pipeline. The

• Idle                                                                     peripheral bus is stopped, so the peripherals cannot receive data.

• Power-Down Core                                                          To enter Power-Down All mode, the DSP executes an IDLE

• Power-Down Core/Peripherals                                              instruction after performing the following tasks:

• Power-Down All                                                           • Enter a power-down interrupt service routine

                                                                           • Check for pending interrupts and I/O service routines

Idle Mode                                                                  • Set (= 1) the PDWN bit in the PLLCTL register

When the ADSP-2191M is in Idle mode, the DSP core stops

executing instructions, retains the contents of the instruction            To exit Power-Down Core/Peripherals mode, the DSP responds

pipeline, and waits for an interrupt. The core clock and peripheral        to an interrupt and (after 500 cycles to restabilize the PLL)

clock continue running.                                                    resumes executing instructions with the instruction after

                                                                           the IDLE.

                                                                     –10–                                                               REV. A
                                                                                                                   ADSP-2191M

Clock Signals

The ADSP-2191M can be clocked by a crystal oscillator or a                                              1M⍀

buffered, shaped clock derived from an external clock oscillator.

If a crystal oscillator is used, the crystal should be connected                                     25MHz

across the CLKIN and XTAL pins, with two capacitors and a                                     CLKIN          XTAL  CLKOUT

1 MΩ shunt resistor connected as shown in Figure 3. Capacitor                                 MSEL0 (PF0)

values are dependent on crystal type and should be specified by                          VDD                 ADSP-2196M

the crystal manufacturer. A parallel-resonant, fundamental fre-

quency, microprocessor-grade crystal should be used for this                                  MSEL1 (PF1)

                                                                                         VDD

configuration.

If a buffered, shaped clock is used, this external clock connects                             MSEL2 (PF2)

to the DSP’s CLKIN pin. CLKIN input cannot be halted,                           RUNTIME

changed, or operated below the specified frequency during                       PF  PIN I/O   MSEL3 (PF3)

normal operation. When an external clock is used, the XTAL

input must be left unconnected.                                                               MSEL4 (PF4)

The DSP provides a user-programmable 1؋ to 32؋ multiplica-

tion of the input clock, including some fractional values, to                                 MSEL5 (PF5)

support 128 external to internal (DSP core) clock ratios. The                                                         THE PULL-UP/PULL-DOWN

MSEL6–0, BYPASS, and DF pins decide the PLL multiplication                                    MSEL6 (PF6)             RESISTORS ON THE MSEL,

factor at reset. At runtime, the multiplication factor can be con-                                                    DF, AND BYPASS PINS

                                                                                                                      SELECT THE CORE CLOCK

trolled in software. The combination of pullup and pull-down                                  DF (PF7)                RATIO.

resistors in Figure 3 sets up a core clock ratio of 6:1, which                                                        HERE, THE SELECTION (6:1)

                                                                                                                      AND 25MHz INPUT CLOCK

produces a 150 MHz core clock from the 25 MHz input. For                                      BYPASS                  PRODUCE A 150MHz CORE

other clock multiplier settings, see the ADSP-219x/ADSP-2191                                                          CLOCK.

DSP Hardware Reference.                                                         RESET         RESET

                                                                                SOURCE

The peripheral clock is supplied to the CLKOUT pin.

All on-chip peripherals for the ADSP-2191M operate at the rate                               Figure 3. External Crystal Connections

set by the peripheral clock. The peripheral clock is either equal

to the core clock rate or one-half the DSP core clock rate. This          The master reset sets all internal stack pointers to the empty stack

selection is controlled by the IOSEL bit in the PLLCTL register.          condition, masks all interrupts, and resets all registers to their

The maximum core clock is 160 MHz and the maximum periph-                 default values (where applicable). When RESET is released, if

eral clock is 80 MHz—the combination of the input clock and               there is no pending bus request and the chip is configured for

core/peripheral clock ratios may not exceed these limits.                 booting, the boot-loading sequence is performed. Program

                                                                          control jumps to the location of the on-chip boot ROM

Reset                                                                     (0xFF 0000).

The RESET signal initiates a master reset of the ADSP-2191M.

The RESET signal must be asserted during the powerup                      Power Supplies

sequence to assure proper initialization. RESET during initial            The ADSP-2191M has separate power supply connections for

powerup must be held long enough to allow the internal clock to           the internal (VDDINT) and external (VDDEXT) power supplies. The

stabilize.                                                                internal supply must meet the 2.5 V requirement. The external

The powerup sequence is defined as the total time required for            supply must be connected to a 3.3 V supply. All external supply

the crystal oscillator circuit to stabilize after a valid VDD is applied  pins must be connected to the same supply.

to the processor, and for the internal phase-locked loop (PLL) to         Power-Up Sequence

lock onto the specific crystal frequency. A minimum of 100 µs             Power up together the two supplies VDDEXT and VDDINT. If they

ensures that the PLL has locked, but does not include the crystal         cannot be powered up together, power up the internal (core)

oscillator start-up time. During this powerup sequence the                supply first (powering up the core supply first reduces the risk of

RESET signal should be held low. On any subsequent resets, the            latchup events.

RESET signal must meet the minimum pulsewidth specifica-

tion, tWRST.                                                              Booting Modes

The RESET input contains some hysteresis. If using an RC                  The ADSP-2191M has five mechanisms (listed in Table 6) for

circuit to generate your RESET signal, the circuit should use an          automatically loading internal program memory after reset. Two

external Schmidt trigger.                                                 no-boot modes are also supported.

REV. A                                                                    –11–
ADSP-2191M

Table 6. Select Boot Mode (OPMODE, BMODE1, and                           •  Execute from memory external 8 bits (No Boot)—

BMODE0)                                                                     Execution starts from Page 1 of external memory space,

   OPMODE                                                                   packing either 8- or 16-bit external data into 24-bit

           BMODE1  BMODE0                                                   internal data. The External Port Interface is config-

                                                                            ured for the default clock multiplier (128) and read

                                                                            waitstates (7).

                           Function                                      •  Boot from UART—Using an autobaud handshake

   0       0       0       Execute from external memory   16 bits           sequence, a boot-stream-formatted program is down-

                           (No Boot)                                        loaded by the Host. The Host agent selects a baud rate

   0       0       1       Boot from EPROM                                  within the UART’s clocking capabilities. After a hardware

   0       1       0       Boot from Host                                   reset, the DSP’s UART expects a 0xAA character (eight

   0       1       1       Reserved                                         bits data, one start bit, one stop bit, no parity bit) on the

   1       0       0       Execute from external memory   8 bits            RXD pin to determine the bit rate; and then replies with

                           (No Boot)                                        an OK string. Once the host receives this OK it downloads

   1       0       1       Boot from UART                                   the boot stream without further handshake.The UART

   1       1       0       Boot from SPI, up to 4K bits                     boot routine is located in internal ROM memory space

   1       1       1       Boot from SPI, >4K bits up to                    and uses the top 16 locations of Page 0 program memory

                           512K bits                                        and the top 272 locations of Page 0 data memory.

                                                                         •  Boot from SPI, up to 4K bits—The SPI0 port uses the

The OPMODE, BMODE1, and BMODE0 pins, sampled                                SPI0SEL1 (reconfigured PF2) output pin to select a

during hardware reset, and three bits in the Reset Configuration            single serial EEPROM device, submits a read command

Register implement these modes:                                             at address 0x00, and begins clocking consecutive data into

•  Execute from memory external 16 bits—The memory                          internal or external memory. Use only SPI-compatible

   boot routine located in boot ROM memory space                            EEPROMs of ≤ 4K bit (12-bit address range). The SPI0

   executes a boot-stream-formatted program located at                      boot routine located in internal ROM memory space

   address 0x010000 of boot memory space, packing 16-bit                    executes a boot-stream-formatted program, using the top

   external data into 24-bit internal data. The External Port               16 locations of Page 0 program memory and the top 272

   Interface is configured for the default clock multiplier                 locations of Page 0 data memory. The SPI boot configu-

   (128) and read waitstates (7).                                           ration is SPIBAUD0=60 (decimal), CPHA=1,

                                                                            CPOL=1, 8-bit data, and MSB first.

•  Boot from EPROM—The EPROM boot routine located                        •  Boot from SPI, from >4K bits to 512K bits—The SPI0

   in boot ROM memory space fetches a boot-stream-for-                      port uses the SPI0SEL1 (re-configured PF2) output pin

   matted program located at physical address 0x00 0000 of                  to select a single serial EEPROM device, submits a read

   boot memory space, packing 8- or 16-bit external data                    command at address 0x00, and begins clocking consecu-

   into 24-bit internal data. The External Port Interface is                tive data into internal or external memory. Use only

   configured for the default clock multiplier (32) and read                SPI-compatible EEPROMs of ≥ 4K bit (16-bit address

   waitstates (7).                                                          range). The SPI0 boot routine, located in internal ROM

•  Boot from Host—The (8- or 16-bit) Host downloads a                       memory space, executes a boot-stream-formatted

   boot-stream-formatted program to internal or external                    program, using the top 16 locations of Page 0 program

   memory. The Host’s boot routine is located in internal                   memory and the top 272 locations of Page 0 data memory.

   ROM memory space and uses the top 16 locations of                     As indicated in Table 6, the OPMODE pin has a dual role, acting

   Page 0 program memory and the top 272 locations of                    as a boot mode select during reset and determining SPORT or

   Page 0 data memory.                                                   SPI operation at runtime. If the OPMODE pin at reset is the

   The internal boot ROM sets semaphore A (an IO register                opposite of what is needed in an application during runtime, the

   within the Host port) and then polls until the semaphore              application needs to set the OPMODE bit appropriately during

   is reset. Once detected, the internal boot ROM will remap             runtime prior to using the corresponding peripheral.

   the interrupt vector table to Page 0 internal memory and

   jump to address 0x00 0000 internal memory. From the                   Bus Request and Bus Grant

   point of view of the host interface, an external host has             The ADSP-2191M can relinquish control of the data and ad-

   full control of the DSP’s memory map. The Host has the                dress buses to an external device. When the external device

   freedom to directly write internal memory, external                   requires access to the bus, it asserts the bus request (BR) signal.

   memory, and internal I/O memory space. The DSP core                   The (BR) signal is arbitrated with core and peripheral requests.

   execution is held off until the Host clears the semaphore             External Bus requests have the lowest priority. If no other internal

   register. This strategy allows the maximum flexibility for            request is pending, the external bus request will be granted.

   the Host to boot in the program and data code, by leaving

   it up to the programmer.

                                                                   –12–                                                            REV. A
                                                                                                         ADSP-2191M

Because of synchronizer and arbitration delays, bus grants will    Development Tools

be provided with a minimum of three peripheral clock delays.       The ADSP-2191M is supported with a complete set of software

ADSP-2191M DSPs will respond to the bus grant by:                  and hardware development tools, including Analog Devices

• Three-stating the data and address buses and the MS3–0,          emulators and VisualDSP++® development environment. The

   BMS, IOMS, RD, and WR output drivers.                           same emulator hardware that supports other ADSP-219x DSPs,

• Asserting the bus grant (BG) signal.                             also fully emulates the ADSP-2191M.

The ADSP-2191M will halt program execution if the bus is           The VisualDSP++ project management environment lets pro-

granted to an external device and an instruction fetch or data     grammers develop and debug an application. This environment

read/write request is made to external general-purpose or periph-  includes an easy-to-use assembler that is based on an algebraic

eral memory spaces. If an instruction requires two external        syntax; an archiver (librarian/library builder), a linker, a loader,

memory read accesses, bus requests will not be granted between     a cycle-accurate instruction-level simulator, a C/C++ compiler,

the two accesses. If an instruction requires an external memory    and a C/C++ run-time library that includes DSP and mathemat-

read and an external memory write access, the bus may be           ical functions. Two key points for these tools are:

granted between the two accesses. The external memory              •     Compiled ADSP-219x C/C++ code efficiency—the

interface can be configured so that the core will have exclusive         compiler has been developed for efficient translation of

use of the interface. DMA and Bus Requests will be granted.              C/C++ code to ADSP-219x assembly. The DSP has

When the external device releases BR, the DSP releases BG and            architectural features that improve the efficiency of

continues program execution from the point at which it stopped.          compiled C/C++ code.

The bus request feature operates at all times, even while the DSP  •     ADSP-218x family code compatibility—The assembler

is booting and RESET is active.                                          has legacy features to ease the conversion of existing

The ADSP-2191M asserts the BGH pin when it is ready to start             ADSP-218x applications to the ADSP-219x.

another external port access, but is held off because the bus was  Debugging both C/C++ and assembly programs with the Visu-

previously granted. This mechanism can be extended to define       alDSP++ debugger, programmers can:

more complex arbitration protocols for implementing more           • View mixed C/C++ and assembly code (interleaved

elaborate multimaster systems.                                           source and object information)

Instruction Set Description                                        • Insert break points

The ADSP-2191M assembly language instruction set has an            • Set conditional breakpoints on registers, memory, and

algebraic syntax that was designed for ease of coding and read-          stacks

ability. The assembly language, which takes full advantage of the  • Trace instruction execution

processor’s unique architecture, offers the following benefits:    • Perform linear or statistical profiling of program

•  ADSP-219x assembly language syntax is a superset of and               execution

   source-code-compatible (except for two data registers           • Fill, dump, and graphically plot the contents of memory

   and DAG base address registers) with ADSP-218x family           • Source level debugging

   syntax. It may be necessary to restructure ADSP-218x

   programs to accommodate the ADSP-2191M’s unified                • Create custom debugger windows

   memory space and to conform to its interrupt vector map.        The VisualDSP++ IDE lets programmers define and manage

• The algebraic syntax eliminates the need to remember             DSP software development. Its dialog boxes and property pages

   cryptic assembler mnemonics. For example, a typical             let programmers configure and manage all of the ADSP-219x

   arithmetic add instruction, such as AR = AX0 + AY0,             development tools, including the syntax highlighting in the Visu-

   resembles a simple equation.                                    alDSP++ editor. This capability permits:

•  Every instruction, but two, assembles into a single, 24-bit     • Control how the development tools process inputs and

   word that can execute in a single instruction cycle. The              generate outputs.

   exceptions are two dual word instructions. One writes 16-       • Maintain a one-to-one correspondence with the tool’s

   or 24-bit immediate data to memory, and the other is an               command line switches.

   absolute jump/call with the 24-bit address specified in the     Analog Devices DSP emulators use the IEEE 1149.1 JTAG test

   instruction.                                                    access port of the ADSP-2191M processor to monitor and

• Multifunction instructions allow parallel execution of an        control the target board processor during emulation. The

   arithmetic, MAC, or shift instruction with up to two            emulator provides full-speed emulation, allowing inspection and

   fetches or one write to processor memory space during a         modification of memory, registers, and processor stacks. Nonin-

   single instruction cycle.                                       trusive in-circuit emulation is assured by the use of the processor’s

• Program flow instructions support a wider variety of con-        JTAG interface—the emulator does not affect target system

   ditional and unconditional jumps/calls and a larger set of      loading or timing.

   conditions on which to base execution of conditional

   instructions.

REV. A                                                             –13–
ADSP-2191M

In addition to the software and hardware development tools               As can be seen in Figure 4, there are two sets of signals on the

available from Analog Devices, third parties provide a wide range        header. There are the standard JTAG signals TMS, TCK, TDI,

of tools supporting the ADSP-219x processor family. Hardware             TDO, TRST, and EMU used for emulation purposes (via an

tools include ADSP-219x PC plug-in cards. Third party software           emulator). There are also secondary JTAG signals BTMS,

tools include DSP libraries, real-time operating systems, and            BTCK, BTDI, and BTRST that are optionally used for

block diagram design tools.                                              board-level (boundary scan) testing.

Designing an Emulator-Compatible DSP Board                               When the emulator is not connected to this header, place jumpers

(Target)                                                                 across BTMS, BTCK, BTRST, and BTDI as shown in Figure 5.

The White Mountain DSP (Product Line of Analog Devices,                  This holds the JTAG signals in the correct state to allow the DSP

Inc.) family of emulators are tools that every DSP developer             to run free. Remove all the jumpers when connecting the

needs to test and debug hardware and software systems. Analog            emulator to the JTAG header.

Devices has supplied an IEEE 1149.1 JTAG Test Access Port

(TAP) on each JTAG DSP. The emulator uses the TAP to access

the internal features of the DSP, allowing the developer to load                                         1      2       EMU

code, set breakpoints, observe variables, observe memory, and                                  GND

examine registers. The DSP must be halted to send data and                                               3      4

commands, but once an operation has been completed by the                           KEY        (NO PIN)                 GND

emulator, the DSP system is set running at full speed with no                                            5      6

impact on system timing.                                                                       BTMS                     TMS

To use these emulators, the target’s design must include the                                             7      8

                                                                                               BTCK                     TCK

interface between an Analog Devices JTAG DSP and the

emulation header on a custom DSP target board.                                                 BTRST     9      10      TRST

Target Board Header                                                                                      11     12

The emulator interface to an Analog Devices JTAG DSP is a                                      BTDI                     TDI

14-pin header, as shown in Figure 4. The customer must supply                                            13     14

this header on the target board in order to communicate with the                               GND                      TDO

emulator. The interface consists of a standard dual row 0.025"

square post header, set on 0.1" ؋ 0.1" spacing, with a minimum                                           TOP VIEW

post length of 0.235". Pin 3 is the key position used to prevent         Figure 5. JTAG Target Board Connector with No Local

the pod from being inserted backwards. This pin must be clipped          Boundary Scan

on the target board.

Also, the clearance (length, width, and height) around the header        JTAG Emulator Pod Connector

must be considered. Leave a clearance of at least 0.15" and 0.10"        Figure 6 details the dimensions of the JTAG pod connector at the

around the length and width of the header, and reserve a height          14-pin target end. Figure 7 displays the keep-out area for a target

clearance to attach and detach the pod connector.                        board header. The keep-out area allows the pod connector to

                                                                         properly seat onto the target board header. This board area

                                                                         should contain no components (chips, resistors, capacitors, etc.).

                                1   2                                    The dimensions are referenced to the center of the 0.25" square

                      GND                 EMU                            post pin.

                                3   4

          KEY         (NO PIN)            GND

                                5   6

                      BTMS                TMS

                                7   8

                      BTCK                TCK

                                9   10

                      BTRST               TRST

                                                                                    0.64"

                                11  12

                      BTDI                TDI

                                13  14

                      GND                 TDO

                                TOP VIEW                                                       0.88"

                                                                                                         0.24"

Figure 4. JTAG Target Board Connector for          JTAG

Equipped Analog Devices DSP (Jumpers in            Place)                Figure            6.  JTAG      Pod Connector  Dimensions

                                                                   –14–                                                             REV. A
                                                                                           ADSP-2191M

                                                                   Additional Information

                                                                   This data sheet provides a general overview of the ADSP-2191M

                                    0 .10 "                        architecture and functionality. For detailed information on the

                                                                   core architecture of the ADSP-219x family, refer to the

                                                                   ADSP-219x/ADSP-2191 DSP Hardware Reference. For details on

                                                                   the instruction set, refer to the ADSP-219x Instruction Set

           0.15"                                                   Reference.

     Figure 7. JTAG Pod Connector Keep-Out Area                    PIN FUNCTION DESCRIPTIONS

Design-for-Emulation Circuit Information                           ADSP-2191M pin definitions are listed in Table 7. All

For details on target board design issues including: single        ADSP-2191M inputs are asynchronous and can be asserted

processor connections, multiprocessor scan chains, signal buff-    asynchronously to CLKIN (or to TCK for TRST).

ering, signal termination, and emulator pod logic, see the EE-68:  Tie or pull unused inputs to VDDEXT or GND, except for

Analog Devices JTAG Emulation Technical Reference on the Analog    ADDR21–0, DATA15–0, PF7-0, and inputs that have internal

Devices website (www.analog.com)—use site search on                pull-up or pull-down resistors (TRST, BMODE0, BMODE1,

“EE-68.” This document is updated regularly to keep pace with      OPMODE, BYPASS, TCK, TMS, TDI, and RESET)—these

improvements to emulator support.                                  pins can be left floating. These pins have a logic-level hold circuit

                                                                   that prevents input from floating internally.

                                                                   The following symbols appear in the Type column of Table 7: G

                                                                   = Ground, I = Input, O = Output, P = Power Supply, and T =

                                                                   Three-State.

Table 7. Pin Function Descriptions

Pin        Type   Function

A21–0      O/T    External Port Address Bus

D7–0       I/O/T  External Port Data Bus, least significant 8 bits

D15        I/O/T  Data 15 (if 16-bit external bus)/Programmable Flags 15 (if 8-bit external bus)/SPI1 Slave

/PF15      I/O    Select output 7 (if 8-bit external bus, when SPI1 enabled)

/SPI1SEL7  I

D14        I/O/T  Data 14 (if 16-bit external bus)/Programmable Flags 14 (if 8-bit external bus)/SPI0 Slave

/PF14      I/O    Select output 7 (if 8-bit external bus, when SPI0 enabled)

/SPI0SEL7  I

D13        I/O/T  Data 13 (if 16-bit external bus)/Programmable Flags 13 (if 8-bit external bus)/SPI1 Slave

/PF12      I/O    Select output 6 (if 8-bit external bus, when SPI1 enabled)

/SPI1SEL6  I

D12        I/O/T  Data 12 (if 16-bit external bus)/Programmable Flags 12 (if 8-bit external bus)/SPI0 Slave

/PF12      I/O    Select output 6 (if 8-bit external bus, when SPI0 enabled)

/SPI0SEL6  I

D11        I/O/T  Data 11 (if 16-bit external bus)/Programmable Flags 11 (if 8-bit external bus)/SPI1 Slave

/PF11      I/O    Select output 5 (if 8-bit external bus, when SPI1 enabled)

/SPI1SEL5  I

D10        I/O/T  Data 10 (if 16-bit external bus)/Programmable Flags 10 (if 8-bit external bus)/SPI0 Slave

/PF10      I/O    Select output 5 (if 8-bit external bus, when SPI0 enabled)

/SPI0SEL5  I

D9         I/O/T  Data 9 (if 16-bit external bus)/Programmable Flags 9 (if 8-bit external bus)/SPI1 Slave Select

/PF9       I/O    output 4 (if 8-bit external bus, when SPI1 enabled)

/SPI1SEL4  I

D8         I/O/T  Data 8 (if 16-bit external bus)/Programmable Flags 8 (if 8-bit external bus)/SPI0 Slave Select

/PF8       I/O    output 4 (if 8-bit external bus, when SPI0 enabled)

/SPI0SEL4  I

PF7        I/O/T  Programmable Flags 7/SPI1 Slave Select output 3 (when SPI0 enabled)/Divisor Frequency

/SPI1SEL3  I      (divisor select for PLL input during boot)

/DF        I

PF6        I/O/T  Programmable Flags 6/SPI0 Slave Select output 3 (when SPI0 enabled)/Multiplier Select 6

/SPI0SEL3  I      (during boot)

/MSEL6     I

REV. A                                                             –15–
ADSP-2191M

Table 7.  Pin Function Descriptions  (continued)

Pin         Type   Function

PF5         I/O/T  Programmable Flags 5/SPI1 Slave Select output 2 (when SPI0 enabled)/Multiplier Select 5

/SPI1SEL2   I      (during boot)

/MSEL5      I

PF4         I/O/T  Programmable Flags 4/SPI0 Slave Select output 2 (when SPI0 enabled)/Multiplier Select 4

/SPI0SEL2   I      (during boot)

/MSEL4      I

PF3         I/O/T  Programmable Flags 3/SPI1 Slave Select output 1 (when SPI0 enabled)/Multiplier Select 3

/SPI1SEL1   I      (during boot)

/MSEL3      I

PF2         I/O/T  Programmable Flags 2/SPI0 Slave Select output 1 (when SPI0 enabled)/Multiplier Select 2

/SPI0SEL1   I      (during boot)

/MSEL2      I

PF1         I/O/T  Programmable Flags 1/SPI1 Slave Select input (when SPI1 enabled)/Multiplier Select 1

/SPISS1     I      (during boot)

/MSEL1      I

PF0         I/O/T  Programmable Flags 0/SPI0 Slave Select input (when SPI0 enabled)/Multiplier Select 0

/SPISS0     I      (during boot)

/MSEL0      I

RD          O/T    External Port Read Strobe

WR          O/T    External Port Write Strobe

ACK         I      External Port Access Ready Acknowledge

BMS         O/T    External Port Boot Space Select

IOMS        O/T    External Port IO Space Select

MS3–0       O/T    External Port Memory Space Selects

BR          I      External Port Bus Request

BG          O      External Port Bus Grant

BGH         O      External Port Bus Grant Hang

HAD15–0     I/O/T  Host Port Multiplexed Address and Data Bus

HA16        I      Host Port MSB of Address Bus

HACK_P      I      Host Port ACK Polarity

HRD         I      Host Port Read Strobe

HWR         I      Host Port Write Strobe

HACK        O      Host Port Access Ready Acknowledge

HALE        I      Host Port Address Latch Strobe or Address Cycle Control

HCMS        I      Host Port Internal Memory–Internal I/O Memory–Boot Memory Select

HCIOMS      I      Host Port Internal I/O Memory Select

CLKIN       I      Clock Input/Oscillator Input

XTAL        O      Oscillator Output

BMODE1–0    I      Boot Mode 1–0. The BMODE1 and BMODE0 pins have 85 kΩ internal pull-up resistors.

OPMODE      I      Operating Mode. The OPMODE pin has a 85 kΩ internal pull-up resistor.

CLKOUT      O      Clock Output

BYPASS      I      Phase-Lock-Loop (PLL) Bypass Mode. The BYPASS pin has a 85 kΩ internal pull-up resistor.

RCLK1–0     I/O/T  SPORT1–0 Receive Clock

RCLK2/SCK1  I/O/T  SPORT2 Receive Clock/SPI1 Serial Clock

RFS1–0      I/O/T  SPORT1–0 Receive Frame Sync

RFS2/MOSI1  I/O/T  SPORT2 Receive Frame Sync/SPI1 Master-Output, Slave-Input Data

TCLK1–0     I/O/T  SPORT1–0 Transmit Clock

TCLK2/SCK0  I/O/T  SPORT2 Transmit Clock/SPI0 Serial Clock

TFS1–0      I/O/T  SPORT1–0 Transmit Frame Sync

TFS2/MOSI0  I/O/T  SPORT2 Transmit Frame Sync/SPI0 Master-Output, Slave-Input Data

DR1–0       I/T    SPORT1–0 Serial Data Receive

DR2/MISO1   I/O/T  SPORT2 Serial Data Receive/SPI1 Master-Input, Slave-Output Data

DT1–0       O/T    SPORT1–0 Serial Data Transmit

DT2/MISO0   I/O/T  SPORT2 Serial Data Transmit/SPI0 Master-Input, Slave-Output Data

                                                  –16–                                                   REV. A
                                                                        ADSP-2191M

Table 7. Pin  Function Descriptions  (continued)

Pin           Type   Function

TMR2–0        I/O/T  Timer Output or Capture

RXD           I      UART Serial Receive Data

TXD           O      UART Serial Transmit Data

RESET         I      Processor Reset. Resets the ADSP-2191M to a known state and begins execution at the

                     program memory location specified by the hardware reset vector address. The RESET input

                     must be asserted (low) at powerup. The RESET pin has an 85 kΩ internal pull-up resistor.

TCK           I      Test Clock (JTAG). Provides a clock for JTAG boundary scan. The TCK pin has an 85 kΩ

                     internal pull-up resistor.

TMS           I      Test Mode Select (JTAG). Used to control the test state machine. The TMS pin has an 85 kΩ

                     internal pull-up resistor.

TDI           I      Test Data Input (JTAG). Provides serial data for the boundary scan logic. The TDI pin has a

                     85 kΩ internal pull-up resistor.

TDO           O      Test Data Output (JTAG). Serial scan output of the boundary scan path.

TRST          I      Test Reset (JTAG). Resets the test state machine. TRST must be asserted (pulsed low) after

                     powerup or held low for proper operation of the ADSP-2191M. The TRST pin has a 65 kΩ

                     internal pull-down resistor.

EMU           O      Emulation Status (JTAG). Must be connected to the ADSP-2191M emulator target board

                     connector only.

VDDINT        P      Core Power Supply. Nominally 2.5 V dc and supplies the DSP’s core processor. (four pins)

VDDEXT        P      I/O Power Supply. Nominally 3.3 V dc. (nine pins)

GND           G      Power Supply Return. (twelve pins)

NC                   Do Not Connect. Reserved pins that must be left open and unconnected.

REV. A                                                 –17–
ADSP-2191M

SPECIFICATIONS

RECOMMENDED OPERATING CONDITIONS

                                                                             K Grade  (Commercial)    B Grade    (Industrial)

Parameter                                             Test Conditions  Min              Max           Min        Max              Unit

VDDINT     Internal (Core) Supply                                      2.37             2.63          2.37       2.63             V

           Voltage

VDDEXT     External (I/O) Supply                                       2.97             3.6           2.97       3.6              V

           Voltage

VIH        High Level Input Voltage                   @ VDDINT = max,  2.0              VDDEXT + 0.3  2.0        VDDEXT + 0.3     V

                                                      VDDEXT = max

VIL        Low Level Input Voltage                    @ VDDINT = min,  –0.3             + 0.8         –0.3       + 0.8            V

                                                      VDDEXT = min

TAMB       Ambient Operating                                           0                70            – 40       + 85             ºC

           Temperature

Specifications subject to change without notice.

ELECTRICAL CHARACTERISTICS

                                                                                                      K and B Grades

Parameter                                                              Test Conditions         Min          Typ       Max      Unit

VOH                           High Level Output Voltage1               @ VDDEXT = min,         2.4                             V

                                                                             IOH = –0.5 mA

VOL                           Low Level Output Voltage1                @ VDDEXT = min,                                0.4      V

                                                                             IOL = 2.0 mA

IIH                           High Level Input Current2, 3             @ VDDEXT = max,                                10       µA

                                                                             VIN = VDD max

IIL                           Low Level Input Current3, 4              @ VDDEXT = max,                                10       µA

                                                                             VIN = 0 V

IIHP                          High Level Input Current5                @ VDDEXT = max,         30                     100      µA

                                                                             VIN = VDD max

IILP                          Low Level Input Current4                 @ VDDEXT = max,         20                     70       µA

                                                                             VIN = 0 V

IOZH                          Three-State Leakage Current5             @ VDDEXT = max,                                10       µA

                                                                             VIN = VDD max

IOZL                          Three-State Leakage Current6             @ VDDEXT = max,                                10       µA

                                                                             VIN = 0 V

CIN                           Input Capacitance6, 7                    fIN = 1 MHz,                                   8        pF

                                                                       TCASE = 25°C,

                                                                       VIN = 2.5 V

Specifications subject to change without notice.

1Applies to output and bidirectional pins: DATA15–0, ADDR21–0, HAD15–0, MS3–0, IOMS, RD, WR, CLKOUT, HACK, PF7–0, TMR2–0, BGH,

BG, DT0, DT1, DT2/MISO0, TCLK0, TCLK1, TCLK2/SCK0, RCLK0, RCLK1, RCLK2/SCK1, TFS0, TFS1, TFS2/MOSI0, RFS0, RFS1,

RFS2/MOSI1, BMS, TDO, TXD, EMU, DR2/MISO1.

2Applies to input pins: ACK, BR, HCMS, HCIOMS, HA16, HALE, HRD, HWR, CLKIN, DR0, DR1, RXD, HACK_P.

3Applies to input pins with internal pull-ups: BMODE0, BMODE1, OPMODE, BYPASS, TCK, TMS, TDI, RESET.

4Applies to input pin with internal pull-down: TRST.

5Applies to three-statable pins: DATA15–0, ADDR21–0, MS3–0, RD, WR, PF7–0, BMS, IOMS, TFSx, RFSx, TDO, EMU, TCLKx, RCLKx, DTx,

HAD15–0, TMR2–0.

6Applies to all signal pins.

7Guaranteed, but not tested.

                                                                       –18–                                                     REV. A
                                                                                                                     ADSP-2191M

ABSOLUTE MAXIMUM RATINGS

VDDINT Internal (Core) Supply Voltage1 . . . –0.3 V to +3.0 V

VDDEXT External (I/O) Supply Voltage . . . . –0.3 V to +4.6 V

VIL–VIH Input Voltage . . . . . . . . . . –0.5 V to VDDEXT +0.5 V

VOL–VOH Output Voltage Swing. . . –0.5 V to VDDEXT +0.5 V

TSTORE Storage Temperature Range . . . . . .–65ºC to +150ºC

TLEAD Lead Temperature of ST-144 (5 seconds) . . . . 185ºC

1Stresses greater than those listed above may cause permanent damage to the

device. These are stress ratings only; functional operation of the device at these

or any other conditions greater than those indicated in the operational sections

of this specification is not implied. Exposure to absolute maximum rating

conditions for extended periods may affect device reliability.

ESD SENSITIVITY

CAUTION

ESD (electrostatic discharge) sensitive device. Electrostatic charges as high as 4000 V

readily accumulate on the human body and test equipment and can discharge without

detection. Although the ADSP-2191M features proprietary ESD protection circuitry,

permanent damage may occur on devices subjected to high energy electrostatic

discharges. Therefore, proper ESD precautions are recommended to avoid perfor-

mance degradation or loss of functionality.

Power Dissipation

Using the operation-versus-current information in Table 8, designers can estimate the ADSP-2191M’s internal power supply (VDDINT)

input current for a specific application, according to the formula for IDDINT calculation beneath Table 8. For calculation of external

supply current and total supply current, see Power Dissipation on Page 40.

Table 8. Operation Types Versus Input Current

                                                        K-Grade                                          B-Grade

                              IDDINT(mA) CCLK = 160 MHz                                            IDDINT(mA)1 CCLK = 140 MHz

                              Core                                    Peripheral                   Core                    Peripheral

Activity              Typ1    Max2                              Typ1                Max2   Typ1    Max2              Typ1  Max2

Power Down3           100 µA  600 µA                            0                   50 µA  100 µA  500 µA            0     50 µA

Idle 14               1       2                                 5                   8      1       2                 4     7

Idle 25               1       2                                 60                  70     1       2                 55    62

Typical6              184     210                               60                  70     165     185               55    62

Peak7                 215     240                               60                  70     195     210               55    62

1Test conditions: VDDINT= 2.50 V; HCLK (peripheral clock) frequency = CCLK/2 (core clock/2) frequency; TAMB = 25ºC.
2Test conditions: VDDINT= 2.65 V; HCLK (peripheral clock) frequency = CCLK/2 (core clock/2) frequency; TAMB = 25ºC.
3PLL, Core, peripheral clocks, and CLKIN are disabled.

4PLL is enabled and Core and peripheral clocks are disabled.

5Core CLK is disabled and peripheral clock is enabled.

6All instructions execute from internal memory. 50% of the instructions are repeat MACs with dual operand addressing, with changing data fetched using

a linear address sequence. 50% of the instructions are type 3 instructions.

7All instructions execute from internal memory. 100% of the instructions are MACs with dual operand addressing, with changing data fetched using a linear

address sequence.

          IDDINT   =  (%Typical × IDDINT-TYPICAL) + (%Idle × IDDINT-IDLE) + (%Power Down × IDDINT-PWRDWN)

REV. A                                                                       –19–
ADSP-2191M

TIMING SPECIFICATIONS

This section contains timing information for the DSP’s external             Timing requirements apply to signals that are controlled by

signals. Use the exact information given. Do not attempt to derive          circuitry external to the processor, such as the data input for a

parameters from the addition or subtraction of other information.           read operation.Timing requirements guarantee that the

While addition or subtraction would yield meaningful results for            processor operates correctly with other devices.

an individual device, the values given in this data sheet reflect           Clock In and Clock Out Cycle Timing

statistical variations and worst cases. Consequently, parameters            Table 9 and Figure 8 describe clock and reset operations. Com-

cannot be added meaningfully to derive longer times.                        binations of CLKIN and clock multipliers must not select

Switching characteristics specify how the processor changes its             core/peripheral clocks in excess of 160/80 MHz for commercial

signals. No control is possible over this timing; circuitry external        grade and 140/70 MHz for industrial grade, when the peripheral

to the processor must be designed for compatibility with these              clock rate is one-half the core clock rate. If the peripheral clock

signal characteristics. Switching characteristics indicate what the         rate is equal to the core clock rate, the maximum peripheral clock

processor will do in a given circumstance. Switching character-             rate is 80 MHz for both commercial and industrial grade parts.

istics can also be used to ensure that any timing requirement of            The peripheral clock is supplied to the CLKOUT pins.

a device connected to the processor (such as memory) is satisfied.          When changing from bypass mode to PLL mode, allow 512

                                                                            HCLK cycles for the PLL to stabilize.

Table 9. Clock In and Clock Out Cycle Timing

Parameter                                                                          Min                              Max                          Unit

Switching Characteristics

tCKOD           CLKOUT Delay from CLKIN                                            0                                5.8                          ns

tCKO            CLKOUT Period1                                                     12.5                                                          ns

Timing Requirements

tCK             CLKIN Period2, 3                                                   10                               200                          ns

tCKL            CLKIN Low Pulse                                                    4.5                                                           ns

tCKH            CLKIN High Pulse                                                   4.5                                                           ns

tWRST           RESET Asserted Pulsewidth Low                                      200tCLKOUT                                                    ns

tMSS            MSELx/BYPASS Stable Before RESET Deasserted Setup                  40                                                            µs

tMSH            MSELx/BYPASS Stable After RESET Deasserted Hold                    1000                                                          ns

tMSD            MSELx/BYPASS Stable After RESET Asserted                                                            200                          ns

tPFD            Flag Output Disable Time After RESET Asserted                                                       10                           ns

1CLKOUT jitter can be as great as 8 ns when CLKOUT frequency is less than 20 MHz. For frequencies greater than  20  MHz, jitter  is  less  than  1 ns.

2In clock multiplier mode and MSEL6–0 set for 1:1 (or CLKIN = CCLK), tCK = tCCLK.
3In bypass mode, tCK = tCCLK.

                                     tCK

       CLKIN

                               tCKL       tCDD

                                                            tWRST

       RESET

                                                tPFD  tMSD            tMSS  tMSH

       MSEL6–0

       BYPASS

           DF

                                                                            tCKOD              tCKO

       CLKOUT

                                                Figure 8. Clock In and Clock Out Cycle Timing

                                                                      –20–                                                                       REV. A
                                                                                                           ADSP-2191M

Programmable Flags Cycle Timing

Table 10 and Figure 9 describe Programmable Flag operations.

Table 10. Programmable Flags Cycle Timing

Parameter                                                                                             Min  Max             Unit

Switching Characteristics

tDFO       Flag Output Delay with Respect to CLKOUT                                                        7               ns

tHFO       Flag Output Hold After CLKOUT High                                                              6               ns

Timing Requirement

tHFI       Flag Input Hold is Asynchronous                                                            3                    ns

        CLKOUT

                                                tDFO                        tHFO

           PF

        (OUTPUT)

                                                               FLAG OUTPUT

                                                               tHFI

           PF

           (INPUT)                                             FLAG INPUT

                                 Figure 9. Programmable Flags Cycle Timing

Timer PWM_OUT Cycle Timing

Table 11 and Figure 10 describe timer expired operations. The

input signal is asynchronous in “width capture mode” and has

an absolute maximum input frequency of 40 MHz.

Table 11. Timer PWM_OUT Cycle Timing

Parameter                                                                                       Min        Max             Unit

Switching Characteristic

tHTO       Timer Pulsewidth Output1                                                             12.5       (232–1) cycles  ns

1The minimum time for tHTO is one cycle, and the maximum time for tHTO equals (232 –1) cycles.

           HCLK

                                                                           tHTO

        PWM_OUT

                                 Figure 10. Timer PWM_OUT Cycle Timing

REV. A                                                         –21–
ADSP-2191M

External Port Write Cycle Timing                                                 edge of EMI clock. ACK low causes the DSP to wait, and the

Table 12 and Figure 11 describe external port write operations.                  DSP requires two EMI clock cycles after ACK goes high to finish

The external port lets systems extend read/write accesses in three               the access. For more information, see the External Port chapter

ways: waitstates, ACK input, and combined waitstates and ACK.                    in the ADSP-219x/ADSP-2191 DSP Hardware Reference.

To add waits with ACK, the DSP must see ACK low at the rising

Table 12. External Port Write Cycle Timing

Parameter1, 2                                                                          Min                    Max                    Unit

Switching  Characteristics

tCSWS          Chip Select Asserted to WR Asserted Delay                               0.5tHCLK – 4                                  ns

tAWS           Address Valid to WR Setup and Delay                                     0.5tHCLK – 3                                  ns

tWSCS          WR Deasserted to Chip Select Deasserted                                 0.5tHCLK – 4                                  ns

tWSA           WR Deasserted to Address Invalid                                        0.5tHCLK – 3                                  ns

tWW            WR Strobe Pulsewidth                                                    tHCLK – 2 + W3                                ns

tCDA           WR to Data Enable Access Delay                                                                 0                      ns

tCDD           WR to Data Disable Access Delay                                         0.5tHCLK – 3           0.5tHCLK + 4           ns

tDSW           Data Valid to WR Deasserted Setup                                       tHCLK + 1 +W3          tHCLK + 7 + W3         ns

tDHW           WR Deasserted to Data Invalid Hold Time;                     E_WHC4     3.4                                           ns

tDHW           WR Deasserted to Data Invalid Hold Time;                     E_WHC4     tHCLK + 3.4                                   ns

tWWR           WR Deasserted to WR, RD Asserted                                        tHCLK

Timing Requirements

tAKW           ACK Strobe Pulsewidth                                                   12.5                                          ns

tDWSAK         ACK Delay from WR Low                                                   0                                             ns

1tHCLK is the peripheral clock period.
2These are timing parameters that are based on worst-case operating conditions.

3W = (number of waitstates specified in wait register) ؋ tHCLK.
4Write hold cycle–memory select control registers (MS ؋ CTL).

                                               tCSW S                                               tW S C S

           MS3–0

           IOM S

           BMS

           A21–0

                                        tAW S                          tWW                          tW S A

               WR

                                               tD W S A K        tAKW                                tW WR

           ACK

                                                                                              tCDD

                                               tCDA                              tDSW         tDHW

           D15–0

               RD

                                               Figure 11. External Port Write Cycle Timing

                                                                       –22–                                                          REV. A
                                                                                                             ADSP-2191M

External Port Read Cycle Timing

Table 13 and Figure 12 describe external port read operations.

For additional information on the ACK signal, see the discussion

on Page 22.

Table 13. External Port Read Cycle Timing

Parameter1, 2                                                                         Min                    Max            Unit

Switching Characteristics

tCSRS          Chip Select Asserted to RD Asserted Delay                              0.5tHCLK –   3                        ns

tARS           Address Valid to RD Setup and Delay                                    0.5tHCLK –   3                        ns

tRSCS          RD Deasserted to Chip Select Deasserted Setup                          0.5tHCLK –   2                        ns

tRW            RD Strobe Pulsewidth                                                   tHCLK – 2 +  W3                       ns

tRSA           RD Deasserted to Address Invalid Setup                                 0.5tHCLK –   2                        ns

tRWR           RD Deasserted to WR, RD Asserted                                       tHCLK

Timing Requirements

tAKW           ACK Strobe Pulsewidth                                                  tHCLK                                 ns

tRDA           RD Asserted to Data Access Setup                                                              tHCLK – 4 +W3  ns

tADA           Address Valid to Data Access Setup                                                            tHCLK + W3     ns

tSDA           Chip Select Asserted to Data Access Setup                                                     tHCLK + W3     ns

tSD            Data Valid to RD Deasserted Setup                                      7                                     ns

tHRD           RD Deasserted to Data Invalid Hold                                     0                                     ns

tDRSAK         ACK Delay from RD Low                                                  0                                     ns

1tHCLK is the peripheral clock period.
2These are timing parameters that are based on worst-case operating conditions.

3W = (number of waitstates specified in wait register) ؋ tHCLK.

                                        tCSRS                                                         tRSCS

             MS3--0

             IOMS

             BMS

             A21–0

                                        tARS                             tRW                          tRSA

               RD

                                                                 tDRSAK                            tRWR

                                                                         tAKW

             ACK

                                                                 tCDA            tSD               tH R D

             D15–0

                                                                         tRDA

                                                                         tADA

                                                                         tSDA

               WR

                                        Figure 12. External Port Read            Cycle Timing

REV. A                                                                   –23–
ADSP-2191M

External Port Bus Request and Grant Cycle Timing

Table 14 and Figure 13 describe external port bus request and

bus grant operations.

Table 14. External Port Bus Request and Grant Cycle Timing

Parameter1, 2                                                                               Min                  Max           Unit

Switching Characteristics

tSD            CLKOUT High to xMS, Address, and RD/WR Disable                                                    0.5tHCLK +1   ns

tSE            CLKOUT Low to xMS, Address, and RD/WR Enable                                 0                    4             ns

tDBG           CLKOUT High to BG Asserted Setup                                             0                    4             ns

tEBG           CLKOUT High to BG Deasserted Hold Time                                       0                    4             ns

tDBH           CLKOUT High to BGH Asserted Setup                                            0                    4             ns

tEBH           CLKOUT High to BGH Deasserted Hold Time                                      0                    4             ns

Timing Requirements

tBS            BR Asserted to CLKOUT High Setup                                             4.6                                ns

tBH            CLKOUT High to BR Deasserted Hold Time                                       0                                  ns

1tHCLK is the peripheral clock period.
2These are timing parameters that are based on worst-case operating conditions.

      CLKOUT

                           tBS                       tBH

      BR

                                                                                 tSD                                      tSE

      MS3--0

      IOMS

      BMS

                                                                                 tSD                                      tSE

      A21–0

                                                                                 tSD                                      tSE

      WR

      RD

                                                                                 tDBG                               tEBG

      BG

                                                                                 tDBH                               tEBH

      BGH

                                        Figure  13.  External  Port  Bus  Request      and  Grant Cycle  Timing

                                                                          –24–                                                 REV. A
                                                                                ADSP-2191M

Host Port ALE Mode Write Cycle Timing

Table 15 and Figure 14 describe Host port write operations in

Address Latch Enable (ALE) mode. For more information on

ACK, Ready, ALE, and ACC mode selection, see the Host port

modes description on Page 8.

Table 15. Host Port ALE Mode Write Cycle Timing

Parameter                                                                  Min  Max                                                                            Unit

Switching Characteristics

tWHKS1             HWR Asserted to HACK Asserted (Setup, ACK Mode) First   10   5tHCLK +tNH1                                                                   ns

                   Byte

tWHKS2             HWR Asserted to HACK Asserted (Setup, ACK Mode)2             10                                                                             ns

tWHKH              HWR Deasserted to HACK Deasserted (Hold, ACK Mode)           10                                                                             ns

tWHS               HWR Asserted to HACK Asserted (Setup, Ready Mode)            10                                                                             ns

tWHH               HWR Asserted to HACK Deasserted (Hold, Ready Mode)      0    5tHCLK +tNH1                                                                   ns

                   First Byte

Timing Requirements

tCSAL              HCMS or HCIOMS Asserted to HALE Asserted                0                                                                                   ns

tALPW              HALE Asserted Pulsewidth                                4                                                                                   ns

tALCSW             HALE Deasserted to HCMS or HCIOMS Deasserted            1                                                                                   ns

tWCSW              HWR Deasserted to HCMS or HCIOMS Deasserted             0                                                                                   ns

tALW               HALE Deasserted to HWR Asserted                         1                                                                                   ns

tWCS               HWR Deasserted (After Last Byte) to HCMS or             0                                                                                   ns

                   HCIOMS Deasserted (Ready for Next Write)

tHKWD              HACK Asserted to HWR Deasserted (Hold, ACK Mode)        1.5                                                                                 ns

tAALS              Address Valid to HALE Deasserted (Setup)                2                                                                                   ns

tALAH              HALE Deasserted to Address Invalid (Hold)               4                                                                                   ns

tDWS               Data Valid to HWR Deasserted (Setup)                    4                                                                                   ns

tWDH               HWR Deasserted to Data Invalid (Hold)                   1                                                                                   ns

1tNH are peripheral bus latencies (n؋tHCLK); these are internal DSP latencies related to the number of peripheral DMAs attempting to access DSP memory

at the same time.

2Measurement is for the second, third, or fourth byte of a host write transaction. The quantity of bytes to complete a host write transaction is dependent on

the data bus size (8 or 16 bits) and the data type (16 or 24 bits).

REV. A                                                               –25–
ADSP-2191M

HCMS

HIO MS

                      tA LPW          tA LC SW

t CS A L                                                      tW C SW

HALE

                      tA LW                                                     t WC S

HWR

                                                t H KW D

                                t WHKS                     t  WH KH

HACK

(ACK                                                                                          HACK EACH BYTE

MODE )

                                                tW H H

                               tWH S

HACK

(READY                                                                                        HACK FIRS T BY TE

MODE )                tA LA H

                                                t DWS

             tAA  LS                                          t WD H

H A D 15– 0           ADDRE SS                  DATA                   DATA                   ADDRESS

H A1 6                VALID                     VALID                  V ALI D                V ALID

                      START                     FI RS T                LAST                   S TART

                      FIRST WORD                BY TE                  BY TE                  NEX T WORD

                               Figure   14.     Host Port  ALE Mode    Write    Cycle Timing

                                                              –26–                                               REV. A
                                                                                   ADSP-2191M

Host Port ACC Mode Write Cycle Timing

Table 16 and Figure 15 describe Host port write operations in

Address Cycle Control (ACC) mode. For more information on

ACK, Ready, ALE, and ACC mode selection, see the Host port

modes description on Page 8.

Table 16. Host Port ACC Mode Write Cycle Timing

Parameter                                                                     Min  Max                                                                       Unit

Switching  Characteristics

tWHKS1             HWR Asserted to  HACK Asserted (ACK Mode) First Byte       10   5tHCLK +tNH1                                                              ns

tWHKS2             HWR Asserted to  HACK Asserted (Setup, ACK Mode)2               12                                                                        ns

tWHKH              HWR Deasserted   to HACK Deasserted (Hold, ACK Mode)            10                                                                        ns

tWHS               HWR Asserted to  HACK Asserted (Setup, Ready Mode)              10                                                                        ns

tWHH               HWR Asserted to  HACK Deasserted (Hold, Ready Mode)        0    5tHCLK +tNH1                                                              ns

                   First Byte

tWSHKS             HWR Asserted to  HACK Asserted (Setup) During Address           10                                                                        ns

                   Latch

tWHHKH             HWR Deasserted   to HACK Deasserted (Hold) During               10                                                                        ns

                   Address Latch

Timing  Requirements

tWAL               HWR Asserted to HALE Deasserted (Delay)                    1.5                                                                            ns

tCSAL              HCMS or HCIOMS Asserted to HALE Asserted (Delay)           0                                                                              ns

tALCS              HALE Deasserted to Optional HCMS or HCIOMS                 1                                                                              ns

                   Deasserted

tWCSW              HWR Deasserted to HCMS or HCIOMS Deasserted                0                                                                              ns

tALW               HALE Asserted to HWR Asserted                              0.5                                                                            ns

tCSW               HCMS or HCIOMS Asserted to HWR Asserted                    0                                                                              ns

tWCS               HWR Deasserted (After Last Byte) to HCMS or                0                                                                              ns

                   HCIOMS Deasserted (Ready for Next Write)

tALEW              HALE Deasserted to HWR Asserted                            1                                                                              ns

tHKWD              HACK Asserted to HWR Deasserted (Hold, ACK Mode)           1.5                                                                            ns

tADW               Address Valid to HWR Asserted (Setup)                      3                                                                              ns

tWAD               HWR Deasserted to Address Invalid (Hold)                   3                                                                              ns

tDWS               Data Valid to HWR Deasserted (Setup)                       2                                                                              ns

tWDH               HWR Deasserted to Data Invalid (Hold)                      2                                                                              ns

tHKWAL             HACK Asserted to HWR Deasserted (Hold) During Address      2                                                                              ns

                   Latch2

1tNH are peripheral bus latencies (n؋tHCLK); these are internal DSP latencies related to the number of peripheral DMAs attempting to access DSP memory

at the same time.

2 Measurement is for the second, third, or fourth byte of a host write transaction. The quantity of bytes to complete a host write transaction is dependent

on the data bus size (8 or 16 bits) and the data type (16 or 24 bits).

REV. A                                                                  –27–
ADSP-2191M

HCMS

HIOMS

                      tAL CS

tC SAL                tW A L                                tW C SW

HALE

                                            tC SW

                      tA LW                 t ALE W                           tW C S

HWR

            tHKW AL               tH K W D

            tWS H KS                                   tW H K H

HACK                              tWHK S

(ACK                                                                                          HACK EACH BYT E

MO DE)

                      t WHHK H    tW H S             tW HH

HACK

(READY                                                                                        HACK FI RST BYTE

MO DE)

                      tWA D

            tAD W                 tD WS                     t WDH

HAD15–0               ADDRE SS              DATA                     DATA                     ADDRE SS

HA16                  VALID                 V ALID                   V ALI D                  VALID

                      START                 FIRST                    LAST                     START

                      FIRST WORD            BY TE                    BYTE                     NEXT WORD

                                Figure 15.  Host Port       ACC Mode Write    Cycle   Timing

                                                            –28–                                                REV. A
                                                                                    ADSP-2191M

Host Port ALE Mode Read Cycle Timing

Table 17 and Figure 16 describe Host port read operations in

Address Latch Enable (ALE) mode. For more information on

ACK, Ready, ALE, and ACC mode selection, see the Host port

modes description on Page 8.

Table 17. Host Port ALE Mode Read Cycle Timing

Parameter                                                                  Min      Max                                                                      Unit

Switching Characteristics

tRHKS1          HRD Asserted to HACK Asserted (ACK Mode) First Byte        12tHCLK  15tHCLK +tNH1                                                            ns

tRHKS2          HRD Asserted to HACK Asserted (Setup, ACK Mode)2                    12                                                                       ns

tRHKH           HRD Deasserted to HACK Deasserted (Hold, ACK Mode)                  10                                                                       ns

tRHS            HRD Asserted to HACK Asserted (Setup, Ready Mode)                   10                                                                       ns

tRHH            HRD Asserted to HACK Deasserted (Hold, Ready Mode)         12tHCLK  15tHCLK +tNH1                                                            ns

                First Byte

tRDH            HRD Deasserted to Data Invalid (Hold)                      1                                                                                 ns

tRDD            HRD Deasserted to Data Disable                                      10                                                                       ns

Timing Requirements

tCSAL           HCMS or HCIOMS Asserted to HALE Asserted (Delay)           0                                                                                 ns

tALCS           HALE Deasserted to Optional HCMS or HCIOMS                 1                                                                                 ns

                Deasserted

tRCSW           HRD Deasserted to HCMS or HCIOMS Deasserted                0                                                                                 ns

tALR            HALE Deasserted to HRD Asserted                            5                                                                                 ns

tRCS            HRD Deasserted (After Last Byte) to HCMS or                0                                                                                 ns

                HCIOMS Deasserted (Ready for Next Read)

tALPW           HALE Asserted Pulsewidth                                   4                                                                                 ns

tHKRD           HACK Asserted to HRD Deasserted (Hold, ACK Mode)           1.5                                                                               ns

tAALS           Address Valid to HALE Deasserted (Setup)                   2                                                                                 ns

tALAH           HALE Deasserted to Address Invalid (Hold)                  4                                                                                 ns

1tNH are peripheral bus latencies (n ؋tHCLK); these are internal DSP latencies related to the number of peripherals attempting to access DSP memory at

the same time.

2Measurement is for the second, third, or fourth byte of a host read transaction. The quantity of bytes to complete a host read transaction is dependent on

the data bus size (8 or 16 bits) and the data type (16 or 24 bits).

REV. A                                                               –29–
ADSP-2191M

HCMS

HIO MS

tC S AL                               t ALCS                    tR C S W

HAL E

            tALP W                                                                   tRC S

                                              tAL R

HRD

                             t RH KS               t HK R D     tRH K H

HACK

(ACK                                                                                                HACK FOR EACH BYTE

M ODE )                                       t RH H

                              t RH S

HA CK

(READY                                                                                              HACK FIRST BYTE

MO DE)

                    tA L AH

            tA A L S                                            tR D H                      tR D D

HAD 15– 0             ADDRE SS                        DATA                DATA                      ADDRES S

HA1 6                 VALID                          VALID                VALID                     V ALI D

                      S TART                         FIRST                LAST                      START

                      FI RST WO RD                    BYTE                BYTE                      NEXT WORD

                                Figure        16.    Host Port  ALE       Mode Read  Cycle Timing

                                                                –30–                                                    REV. A
                                                                                    ADSP-2191M

Host Port ACC Mode Read Cycle Timing

Table 18 and Figure 17 describe Host port read operations in

Address Cycle Control (ACC) mode. For more information on

ACK, Ready, ALE, and ACC mode selection, see the Host port

modes description on Page 8.

Table 18. Host Port ACC Mode Read Cycle Timing

Parameter                                                                  Min      Max                                                                      Unit

Switching  Characteristics

tRHKS1          HRD Asserted to HACK Asserted (ACK Mode) First Byte        12tHCLK  15tHCLK +tNH1                                                            ns

tRHKS2          HRD Asserted to HACK Asserted (Setup, ACK Mode)2                    10                                                                       ns

tRHKH           HRD Deasserted to HACK Deasserted (Hold, ACK Mode)                  10                                                                       ns

tRHS            HRD Asserted to HACK Asserted (Setup, Ready Mode)                   10                                                                       ns

tRHH            HRD Asserted to HACK Deasserted (Hold, Ready Mode)         12tHCLK  15tHCLK +tNH1                                                            ns

                First Byte

tRDH            HRD Deasserted to Data Invalid (Hold)                      1                                                                                 ns

tWSHKS          HWR Asserted to HACK Asserted (Setup) During Address                10                                                                       ns

                Latch

tWHHKH          HWR Deasserted to HACK Deasserted (Hold) During                     10                                                                       ns

                Address Latch

tRDD            HRD Deasserted to Data Disable                                      10                                                                       ns

Timing  Requirements

tCSAL           HCMS or HCIOMS Asserted to HALE Asserted (Delay)           0                                                                                 ns

tALCS           HALE Deasserted to Optional HCMS or HCIOMS                 1                                                                                 ns

                Deasserted

tRCSW           HRD Deasserted to HCMS or HCIOMS Deasserted                0                                                                                 ns

tALW            HALE Asserted to HWR Asserted                              0.5                                                                               ns

tALER           HALE Deasserted to HWR Asserted                            1                                                                                 ns

tCSR            HCMS or HCIOMS Asserted to HRD Asserted                    0                                                                                 ns

tRCS            HRD Deasserted (After Last Byte) to HCMS or                0                                                                                 ns

                HCIOMS Deasserted (Ready for Next Read)

tWAL            HWR Deasserted to HALE Deasserted (Delay)                  2.5                                                                               ns

tHKRD           HACK Asserted to HRD Deasserted (Hold, ACK Mode)           1.5                                                                               ns

tADW            Address Valid to HWR Deasserted (Setup)                    2                                                                                 ns

tWAD            HWR Deasserted to Address Invalid (Hold)                   1                                                                                 ns

tHKWAL          HACK Asserted to HWR Deasserted (Hold) During Address      2                                                                                 ns

                Latch2

1tNH are peripheral bus latencies (n ؋tHCLK); these are internal DSP latencies related to the number of peripherals attempting to access DSP memory at

the same time.

2Measurement is for the second, third, or fourth byte of a host read transaction. The quantity of bytes to complete a host read transaction is dependent on

the data bus size (8 or 16 bits) and the data type (16 or 24 bits).

REV. A                                                               –31–
ADSP-2191M

HCMS

HIO MS

tC S A L                        t ALC S                                    t RC S W

HALE

                                t WAL                                                        t t R CS

             tA LW

HWR

                                         tCS R

                                t ALE R

HRD

                                              t HK W AL    t H K RD

                                          t R H KS                         t R HK H

HACK         t WSH K S

(ACK                                                                                                       HACK EACH BYTE

MODE )

                        t WH H KH                                  tR H H

                                              tRHS

HACK

(READY                                                                                                     HACK FIRS T BY TE

MODE )

                        tA D W                      t WAD                  tRDH              tR D D

H A D 15– 0                     ADDRE SS                   DATA                      DATA                  ADDRE SS

H A1 6                          VALID                      V ALID                    V ALID                VALID

                                START                      FIRS T                    L AST                 START

                                FI RS T WORD               BY TE                     BY TE                 NE XT WORD

                                         Figure 17.        Host Port       ACC Mode Read     Cycle Timing

                                                                           –32–                                               REV.  A
                                                                                                          ADSP-2191M

Serial Ports

Table 19 and Figure 18 describe SPORT transmit and receive

operations, while Figure 19 and Figure 20 describe SPORT

Frame Sync operations.

Table 19. Serial Ports1, 2

Parameter                                                                                 Min             Max                                    Unit

External Clock Timing Requirements

tSFSE         TFS/RFS Setup Before TCLK/RCLK3                                             4                                                      ns

tHFSE         TFS/RFS Hold After TCLK/RCLK3                                               4                                                      ns

tSDRE         Receive Data Setup Before RCLK3                                             1.5                                                    ns

tHDRE         Receive Data Hold After RCLK3                                               4                                                      ns

tSCLKW        TCLK/RCLK Width                                                             0.5tHCLK – 1                                           ns

tSCLK         TCLK/RCLK Period                                                            2tHCLK                                                 ns

Internal Clock Timing Requirements

tSFSI         TFS Setup Before TCLK4; RFS Setup Before           RCLK3                    4                                                      ns

tHFSI         TFS/RFS Hold After TCLK/RCLK3                                               3                                                      ns

tSDRI         Receive Data Setup Before RCLK3                                             2                                                      ns

tHDRI         Receive Data Hold After RCLK3                                               5                                                      ns

External or Internal Clock Switching Characteristics

tDFSE         TFS/RFS Delay After TCLK/RCLK (Internally                                                   14                                     ns

              Generated FS)4

tHOFSE        TFS/RFS Hold After TCLK/RCLK (Internally                                    3                                                      ns

              Generated FS)4

External Clock Switching Characteristics

tDDTE         Transmit Data Delay After TCLK4                                                             13.4                                   ns

tHDTE         Transmit Data Hold After TCLK4                                              4                                                      ns

Internal Clock Switching Characteristics

tDDTI         Transmit Data Delay After TCLK4                                                             13.4                                   ns

tHDTI         Transmit Data Hold After TCLK4                                              4                                                      ns

tSCLKIW       TCLK/RCLK Width                                                             0.5tHCLK – 3.5  0.5tHCLK+ 2.5                          ns

Enable and Three-State5 Switching Characteristics

tDTENE        Data Enable from External TCLK4                                             0               12.1                                   ns

tDDTTE        Data Disable from External TCLK4                                                            13                                     ns

tDTENI        Data Enable from Internal TCLK4                                             0               13                                     ns

tDDTTI        Data Disable from External TCLK4                                                            12                                     ns

External Late Frame Sync Switching Characteristics

tDDTLFSE      Data Delay from Late External TFS with MCE= 1, MFD=06, 7                                    10.5                                   ns

tDTENLFSE     Data Enable from Late FS or MCE=1, MFD=06, 7                                3.5                                                    ns

1To determine whether communication is possible between two devices at clock speed n, the following specifications must be confirmed: 1)  frame  sync  delay

and frame sync setup-and-hold, 2) data delay and data setup-and-hold, and 3) SCLK width.

2Word selected timing for I2S mode is the same as TFS/RFS timing (normal framing only).

3Referenced to sample edge.

4Referenced to drive edge.

5Only applies to SPORT0/1.

6MCE=1, TFS enable, and TFS valid follow tDDTENFS and tDDTLFSE.
7If external RFSD/TFS setup to RCLK/TCLK >0.5tLSCK, tDDTLSCK and tDTENLSCK apply; otherwise tDDTLFSE and tDTENLFS apply.

REV. A                                                           –33–
ADSP-2191M

DATA  RECEIVE-INTERNAL CLOCK                                                                  DATA  RECEIVE-EXTERNAL CLOCK

      DRIVE                                      SAMPLE                                             DRIVE                         SAMPLE

      EDGE                                       EDGE                                               EDGE                          EDGE

                                 tSCLKIW                                                                           tSCLKW

RCLK                                                                                       RCLK

                    tDFSE                                                                                  tDFSE

                    tHOFSE                tSFSI        tHFSI                                        tHOFSE                 tSFSE          tHFSE

RFS                                                                                        RFS

                                          tSDRI        tHDRI                                                               tSDRE          tHDRE

DR                                                                                         DR

                    NOTE: EITHER THE RISING EDGE OR           FALLING  EDGE  OF  RCLK  OR  TCLK CAN BE USED AS THE ACTIVE SAMPLING EDGE.

DATA  TRANSMIT-INTERNAL CLOCK                                                              DATA     TRANSMIT-EXTERNAL CLOCK

      DRIVE                                      SAMPLE                                             DRIVE                         SAMPLE

      EDGE                                       EDGE                                               EDGE                          EDGE

                                 tSCLKIW                                                                           tSCLKW

TCLK                                                                                       TCLK

                    tDFSE                                                                                  tDFSE

                    tHOFSE                tSFSI        tHFSI                                        tHOFSE                 tSFSE          tHFSE

TFS                                                                                        TFS

                    tHDTI tDDTI                                                                     tHDTE tDDTE

DT                                                                                         DT

                    NOTE: EITHER THE RISING EDGE OR           FALLING  EDGE  OF  RCLK  OR  TCLK CAN BE USED AS THE ACTIVE SAMPLING EDGE.

                    DRIVE                                                                           DRIVE

                    EDGE                                                                            EDGE

TCLK (EXT)                                                                         TCLK/RCLK

TFS (“LATE,” EXT.)

                            tDDTEN                                                                          tDDTTE

      DT

                    DRIVE                                                                           DRIVE

                    EDGE                                                                            EDGE

      TCLK (INT)                                                                   TCLK/RCLK

TFS (“LATE,” INT.)          tDDTIN

                                                                                                           tDDTTI

      DT

                                                              Figure   18.   Serial Ports

                                                                             –34–                                                                REV. A
                                                                                                          ADSP-2191M

        EXTERNAL      RFS   WITH MCE = 1, MFD = 0

                            DRIVE                  SAMPLE       DRIVE

                RCLK

                                   tSFSE / I                      tHOSFSE/ I

                RFS

                                   tDTENLFSE                           tDDTE/        I

                                                                       tHDTE / I

                DT                                    1ST  BIT                                2ND BIT

                            tDDTLFSE

        LATE EXTERNAL TFS

                            DRIVE             SAMPLE       DRIVE

                TCLK

                                                                  tHOSFSE/ I

                                   tSFSE / I

                TFS

                                   tDTENLFSE                           tDDTE / I

                                                                  tHDTE/ I

                DT                                    1ST BIT                                 2ND BIT

                            tDDTLFSE

        Figure  19. Serial  Ports—External         Late Frame     Sync (Frame           Sync  Setup    >  0.5tSCLK)

        EXTERNAL      RFS   WITH MCE = 1, MFD = 0

                            DRIVE             SAMPLE       DRIVE

                RCLK

                                   tSFSE/ I                       tHOFSE/ I

                RFS

                                   tDTENLFSE                      tHDTtED/DI TE / I

                DT                                    1ST  BIT                                2ND BIT

                            tDDTLFSE

        LATE EXTERNAL TFS

                            DRIVE             SAMPLE       DRIVE

                TCLK

                                   tSFSE/ I                       tHOFSE/ I

                TFS

                                   tDTENLFSE                           tDDTE/ I

                                                                  tHDTE/ I

                DT                                    1ST BIT                                 2ND BIT

                            tDDTLFSE

        Figure 20. Serial Ports—External Late Frame Sync (Frame                         Sync  Setup    <  0.5tHCLK)

REV. A                                                     –35–
ADSP-2191M

Serial Peripheral Interface (SPI) Port—Master Timing

Table 20 and Figure 21 describe SPI port master operations.

Table 20. Serial Peripheral Interface (SPI) Port—Master Timing

Parameter                                                                                        Min                          Max  Unit

Switching Characteristics

tSDSCIM            SPIxSEL Low to First SCLK edge (x=0 or 1)                                     2tHCLK – 3                        ns

tSPICHM            Serial Clock High Period                                                      2tHCLK – 3                        ns

tSPICLM            Serial Clock Low Period                                                       2tHCLK – 3                        ns

tSPICLK            Serial Clock Period                                                           4tHCLK – 1                        ns

tHDSM              Last SCLK Edge to SPIxSEL High (x=0 or 1)                                     2tHCLK – 3                        ns

tSPITDM            Sequential Transfer Delay                                                     2tHCLK – 2                        ns

tDDSPID            SCLK Edge to Data Output Valid (Data Out Delay)                               0                            6    ns

tHDSPID            SCLK Edge to Data Output Invalid (Data Out Hold)                              0                            5    ns

Timing Requirements

tSSPID             Data Input Valid to SCLK Edge (Data Input Setup)                              8                                 ns

tHSPID             SCLK Sampling Edge to Data Input Invalid (Data In Hold)                       1                                 ns

           SPIxSEL                        tSPICHM

           (OUTPUT)

         (x = 0 or 1)

                                 tSDSCIM               tSPICLM                 tSPICLK              tHDSM          tSPITD  M

                   SCLK

         (CPOL = 0)

           (OUTPUT)

                                 tSPICLM                        tSPICHM

           SCLK

         (CPOL = 1)

           (OUTPUT)

                                                       tDDSPID                 tHDSPID

                   MOSI                                MSB                                            LSB

           (OU TPU T)

         CPHA = 1                tSSPID                tHSPID                  tSSPID                      tHSPID

                   MISO                        MSB                                      LSB

           (INPUT)                             VALID                                    VALID

                                                                tDDSPID                 tHDSPID

                   MOSI                   MSB                                           LSB

           (OUTPUT)

         CPHA = 0        tSSPID                tHSPID

                   MISO          MSB                                           LSB

           (INPUT)               VALID                                         VALID

                                 Figure 21. Serial Peripheral Interface (SPI) Port—Master Timing

                                                                         –36–                                                      REV. A
                                                                                                                ADSP-2191M

Serial Peripheral Interface (SPI) Port—Slave Timing

Table 21 and Figure 22 describe SPI port slave operations.

Table 21. Serial Peripheral Interface (SPI) Port—Slave Timing

Parameter                                                                                       Min             Max         Unit

Switching Characteristics

tDSOE             SPISS Assertion to Data Out Active                                            0               8           ns

tDSDHI            SPISS Deassertion to Data High Impedance                                      0               10          ns

tDDSPID           SCLK Edge to Data Out Valid (Data Out Delay)                                  0               10          ns

tHDSPID           SCLK Edge to Data Out Invalid (Data Out Hold)                                 0               10          ns

Timing Requirements

tSPICHS           Serial Clock High Period                                                      2tHCLK                      ns

tSPICLS           Serial Clock Low Period                                                       2tHCLK                      ns

tSPICLK           Serial Clock Period                                                           4tHCLK                      ns

tHDS              Last SPICLK Edge to SPISS Not Asserted                                        2tHCLK                      ns

tSPITDS           Sequential Transfer Delay                                                     2tHCLK + 4                  ns

tSDSCI            SPISS Assertion to First SPICLK Edge                                          2tHCLK                      ns

tSSPID            Data Input Valid to SCLK Edge (Data Input Setup)                              1.6                         ns

tHSPID            SCLK Sampling Edge to Data Input Invalid (Data In               Hold)         2.4                         ns

                  SPISS

              (INPUT)

                           tSPICHS                          tSPICLS               tSPICLK               tHDS    tSPITDS

                  SCLK

         (CPOL = 0)

              (INPUT)

                           tSPICLS                          tS PIC HS

                           tSDSCI

                  SCLK

         (CPOL = 1)

              (INPUT)

                  tDSOE                tDDSPID  tHDSPID                           tDDSPID               tDSDHI

                  MISO                          MSB                                                     LSB

              (OUTPUT)

        CPHA = 1                       tSSPID   tHSPID                            tSSPID                tHSPID

                  MOSI                 MSB                                                      LSB

              (INPUT)                  VALID                                                    VALID

                  tDSOE                tDDSPID                                                          tDSDHI

                  MISO                 MSB                                                 LSB

              (OUTPUT)

        CPHA  =0                                                       tSSPID                   tHSPID

                  MOSI                 MSB                                        LSB

              (INPUT)                  VALID                                      VALID

                           Figure 22. Serial Peripheral                Interface  (SPI) Port—Slave      Timing

REV. A                                                                 –37–
ADSP-2191M

Universal Asynchronous Receiver-Transmitter (UART)

Port—Receive and Transmit Timing

Figure 23 describes UART port receive and transmit operations.

The maximum baud rate is HCLK/16. As shown in Figure 23

there is some latency between the generation internal UART

interrupts and the external data operations. These latencies are

negligible at the data transmission rates for the UART.

HCLK

(SAMPLE

CLOCK)

         RXD                                                      DATA(5–8)

                                                                                  STOP

RECEIVE

INTERNAL

UART RECEIVE                                                                                  UART RECEIVE BIT SET BY DATA STOP;

INTERRUPT                                                                                          CLEARED BY FIFO READ

                           START

         TXD                                                      DATA(5–8)       STOP (1–2)

               AS DATA

TRANSMIT       WRITTEN TO

               BUFFER

INTERNAL                                                                                      UART TRANSMIT BIT SET BY PROGRAM;

UART TRANSMIT                                                                                 CLEARED BY WRITE TO TRANSMIT

INTERRUPT

                           Figure  23.  UART             Port—Receive        and  Transmit Timing

                                                                  –38–                                                            REV.  A
                                                                                    ADSP-2191M

JTAG Test And Emulation Port Timing

Table 22 and Figure 24 describe JTAG port operations.

Table 22. JTAG Port Timing

Parameter                                                                    Min    Max                                         Unit

Switching Characteristics

tDTDO            TDO Delay from TCK Low                                             8                                           ns

tDSYS            System Outputs Delay After TCK Low1                         0      22                                          ns

Timing Requirements

tTCK             TCK Period                                                  20                                                 ns

tSTAP            TDI, TMS Setup Before TCK High                                     4                                           ns

tHTAP            TDI, TMS Hold After TCK High                                       4                                           ns

tSSYS            System Inputs Setup Before TCK Low2                                4                                           ns

tHSYS            System Inputs Hold After TCK Low2                                  5                                           ns

tTRSTW           TRST Pulsewidth3                                            4tTCK                                              ns

1System Outputs = DATA15–0, ADDR21–0, MS3–0, RD, WR, ACK, CLKOUT, BG, PF7–0, TIMEXP, DT0, DT1, TCLK0, TCLK1, RCLK0, RCLK1,

TFS0, TFS1, RFS0, RFS1, BMS.

2System Inputs = DATA15–0, ADDR21–0, RD, WR, ACK, BR, BG, PF7–0, DR0, DR1, TCLK0, TCLK1, RCLK0, RCLK1, TFS0, TFS1, RFS0, RFS1,

CLKIN, RESET.

350 MHz max.

                                            tTCK

              TCK

                                     tSTAP             tH TA P

              TMS

              TDI

                                   tDTDO

              TDO

                                                                      tSSYS  tHSYS

        SYSTEM

        INPUTS

                                     tDSYS

        SYSTEM

        OUTPUTS

                                            Figure 24. JTAG Port Timing

REV. A                                                          –39–
ADSP-2191M

Output Drive Currents                                                                                    The external component of total power dissipation is caused by

Figure 25 shows typical I-V characteristics for the output drivers                                       the switching of output pins. Its magnitude depends on:

of the ADSP-2191M. The curves represent the current drive                                                •  Number of output pins that switch during each cycle (O)

capability of the output drivers as a function of output voltage.                                        • The maximum frequency at which they can switch (f)

                                                                                                         • Their load capacitance (C)

                                 60                        VDDEXT = 3.65V @ – 40°C                       • Their voltage swing (VDD)

                                 40                                  VDDEXT = 3.3V @ + 25°C              and is calculated by the formula below.

   SOURCE (VDDEXT) CURRENT – mA                                                VO H

                                 20

                                                OUTPUT CURRENT                                                            PEXT  =     O  ×  C  ×  VD     2  ×  f

                                 0                                                                                                                    D

                                                                     VDDEXT = 3.0V @ + 85°C

                                 – 20                                VDDEXT = 3.0V @ + 85°C

                                                           VOL                                           The load capacitance includes the processor’s package capaci-

                                 – 40                                VDDEXT = 3.3V @ + 25°C              tance (CIN). The switching frequency includes driving the load

                                 – 60                                                                    high and then back low. Address and data pins can drive high and

                                                                     VDDEXT = 3.65V @ – 40°C             low at a maximum rate of 1/(2tCK). The write strobe can switch

                                 – 80                                                                    every cycle at a frequency of 1/tCK. Select pins switch at 1/(2tCK),

                                                      INPUT CURRENT                                      but selects can switch on each cycle. For example, estimate PEXT

                                 – 100

                                        0  0.5  1.0   1.5       2.0  2.5  3.0        3.5      4.0        with the following assumptions:

                                                SOURCE (VDDEXT) VOLTAGE – V

                                                                                                         • A system with one bank of external data memory—asyn-

                                           Figure 25. Typical Drive Currents                                chronous RAM (16-bit)

Power Dissipation                                                                                        • One 64K؋16 RAM chip is used with a load of 10 pF

Total power dissipation has two components, one due to internal                                          • Maximum peripheral speed CCLK = 80 MHz, HCLK =

circuitry and one due to the switching of external output drivers.                                          80 MHz

Internal power dissipation is dependent on the instruction                                               •  External data memory writes occur every other cycle,               a

execution sequence and the data operands involved.                                                          rate of 1/(4tHCLK), with 50% of the pins switching

                                                                                                         •  The bus cycle time is 80 MHz (tHCLK = 12.5 ns)

                                                                                                         The PEXT equation is calculated for each class of pins that can

                                                                                                         drive as shown in Table 23.

Table 23.                                  PEXT Calculation Example

Pin Type                                   # of Pins            % Switching               ؋C                ؋f                  ؋ VDD2                   = PEXT

Address                                    15                   50                        10 pF             ؋20 MHz             ؋10.9 V                  = 0.01635 W

MSx                                        1                    0                         10 pF             ؋20 MHz             ؋10.9 V                  = 0.0 W

WR                                         1                    —                         10 pF             ؋40 MHz             ؋10.9 V                  = 0.00436 W

Data                                       16                   50                        10 pF             ؋20 MHz             ؋10.9 V                  = 0.01744 W

CLKOUT                                     1                    —                         10 pF             ؋80 MHz             ؋10.9 V                  = 0.00872 W

                                                                                                                                                         PEXT = 0.04687 W

A typical power consumption can now be calculated for these                                              Note that the conditions causing a worst-case PEXT are different

conditions by adding a typical internal power dissipation with the                                       from those causing a worst-case PINT. Maximum PINT cannot

following formula.                                                                                       occur while 100% of the output pins are switching from all ones

                                                                                                         to all zeros. Note also that it is not common for an application to

                                                PTOTAL=    PEXT + PINT                                   have 100% or even 50% of the outputs switching simultaneously.

Where:                                                                                                   Test Conditions

                                                                                                         The DSP is tested for output enable, disable, and hold time.

•  PEXT is from Table 23                                                                                 Output Disable Time

•  PINT is IDDINT ؋ 2.5 V, using the calculation IDDINT listed                                           Output pins are considered to be disabled when they stop driving,

   in Power Dissipation on Page 19.                                                                      go into a high impedance state, and start to decay from their

                                                                                                         output high or low voltage. The time for the voltage on the bus

                                                                                                         to decay by –V is dependent on the capacitive load, CL and the

                                                                                                         load current, IL. This decay time can be approximated by the

                                                                                                         equation below.

                                                                                                   –40–                                                               REV. A
                                                                                                                                      ADSP-2191M

                                                                          output has reached a specified high or low trip point, as shown

                                  =  C-----L---∆----V---                  in the Output Enable/Disable diagram (Figure 26). If multiple

                      tDECAY                 IL                           pins (such as the data bus) are enabled, the measurement value

                                                                          is that of the first pin to start driving.

The output disable time tDIS is the difference between tMEASURED          Example System Hold Time Calculation

and tDECAY as shown in Figure 26. The time tMEASURED is the               To determine the data output hold time in a particular system,

interval from when the reference signal switches to when the              first calculate tDECAY using the equation at Output Disable Time

output voltage decays –V from the measured output high or                 on Page 40. Choose –V to be the difference between the

output low voltage. The tDECAY is calculated with test loads CL           ADSP-2191M’s output voltage and the input threshold for the

and IL, and with –V equal to 0.5 V.                                       device requiring the hold time. A typical –V will be 0.4 V. CL is

                                                                          the total bus capacitance (per data line), and IL is the total leakage

                                                                          or three-state current (per data line). The hold time will be tDECAY

REFERENCE                                                                 plus the minimum disable time (i.e., tDATRWH for the

        SIGNAL                                                            write cycle).

                                  tMEASURED                     tENA      Capacitive Loading

                tDIS                                                      Output delays and holds are based on standard capacitive loads:

VOH (MEASURED)                                                            50 pF on all pins (see Figure 30). The delay and hold specifica-

                                  VOH (MEASURED) – ⌬V           2.0V      tions given should be derated by a factor of 1.5 ns/50 pF for loads

VOL (MEASURED)                    VOL (MEASURED) + ⌬V           1.0V      other than the nominal value of 50 pF. Figure 28 and Figure 29

                                  tDECAY                                  show how output rise time varies with capacitance. These figures

                                                                          also show graphically how output delays and holds vary with load

                    OUTPUT STOPS                          OUTPUT STARTS   capacitance. (Note that this graph or derating does not apply to

                      DRIVING                                   DRIVING

                                     HIGH IMPEDANCE STATE.                output disable delays; see Output Disable Time on Page 40.) The

                                  TEST CONDITIONS CAUSE THIS VOLTAGE      graphs in these figures may not be linear outside the ranges

                                  TO BE APPROXIMATELY 1.5V

                                                                          shown.

        Figure 26. Output Enable/Disable

                                                                                                                      40

                                     IOL                                        RISE AND FALL TIMES – ns (10% – 90%)

                                                                                                                      30

                                                                                                                                      RISE TIME

                TO

        OUTPUT                                                  1.5V                                                  20

               PIN    50pF

                                                                                                                                                 FALL TIME

                                                                                                                      10

                                     IOH

                                                                                                                      0

Figure 27. Equivalent Device Loading for                              AC                                                  0  50  100  150               200  250

Measurements (Includes All Fixtures)                                                                                             LOAD CAPACITANCE – pF

                                                                                Figure 29. Typical Output Rise Time (10%-90%,

                                                                                VDDEXT = Minimum at Maximum Ambient Operating

        INPUT                                                                   Temperature) vs. Load Capacitance

        OR                  1.5V                          1.5V

        OUTPUT

                                                                          Environmental Conditions

Figure 28. Voltage Reference Levels for AC                                The thermal characteristics in which the DSP is operating

Measurements (Except Output Enable/Disable)                               influence performance.

Output Enable Time                                                        Thermal Characteristics

Output pins are considered to be enabled when they have made              The ADSP-2191M comes in a 144-lead LQFP or 144-lead Ball

a transition from a high impedance state to when they start               Grid Array (mini-BGA) package. The ADSP-2191M is specified

driving. The output enable time tENA is the interval from when a          for an ambient temperature (TAMB) as calculated using the

reference signal reaches a high or low voltage level to when the          formula below.

REV. A                                                                    –41–
ADSP-2191M

                           30                                                                TAMB = TCASE – PD × θCA

OUTPUT DELAY OR HOLD – ns                                                    Where:

                           20                                                • TAMB = Ambient temperature (measured near top surface

                                                                                of package)

                           10                                                •  PD = Power dissipation in W (this value depends upon

                                                                                the specific application; a method for calculating PD is

                                                                                shown under Power Dissipation).

                           0                                                 •  θCA = Value from Table 24.

                                                                             •  For the LQFP package: θJC = 0.96°C/W

                                                                                For the mini-BGA package: θJC = 8.4°C/W

– 10

                               0  50  100  150               200  250                   θCA Values

                                      LOAD CAPACITANCE – pF                  Table 24.

Figure 30. Typical Output Delay or Hold vs. Load                             Airflow                0       100   200    400   600

Capacitance (at Maximum Case Temperature)                                    (Linear Ft./Min.)

                                                                             Airflow                0       0.5   1      2     3

To ensure that the TAMB data sheet specification is not exceeded,            (Meters/Second)

a heatsink and/or an air flow source may be used. A heatsink                 LQFP:                  44.3    41.4  38.5   35.3  32.1

should be attached to the ground plane (as close as possible to              θCA (°C/W)

the thermal pathways) with a thermal adhesive.                               Mini-BGA:              26      24    22     20.9  19.8

                                                                             θCA (°C/W)

                                                                       –42–                                                    REV. A
                                                                                       ADSP-2191M

144-Lead LQFP Pinout

Table 25 lists the LQFP pinout by signal name. Table 26 lists

the LQFP pinout by pin.

Table 25. 144-Lead LQFP Pins (Alphabetically by Signal)

        Pin                      Pin                                 Pin          Pin              Pin

Signal  No.              Signal  No.  Signal                         No.  Signal  No.  Signal      No.

A0      84               BYPASS  72   GND                            33   HCMS    27   TCLK1       65

A1      85               CLKIN   132  GND                            54   HCIOMS  28   TCLK2       47

A2      86               CLKOUT  130  GND                            55   HRD     31   TDI         75

A3      87               D0      123  GND                            77   HWR     32   TDO         74

A4      88               D1      124  GND                            80   IOMS    114  TFS0        59

A5      89               D2      125  GND                            94   MS0     115  TFS1        66

A6      91               D3      126  GND                            105  MS1     116  TFS2        48

A7      92               D4      128  GND                            129  MS2     117  TMR0        43

A8      93               D5      135  GND                            134  MS3     119  TMR1        44

A9      95               D6      136  HA16                           23   OPMODE  83   TMR2        45

A10     96               D7      137  HACK                           26   PF0     34   TMS         76

A11     97               D8      138  HACK_P                         24   PF1     35   TRST        79

A12     98               D9      139  HAD0                           3    PF2     36   TXD         53

A13     99               D10     140  HAD1                           4    PF3     37   VDDEXT      13

A14     101              D11     141  HAD2                           6    PF4     38   VDDEXT      25

A15     102              D12     142  HAD3                           7    PF5     39   VDDEXT      40

A16     103              D13     144  HAD4                           8    PF6     41   VDDEXT      63

A17     104              D14     1    HAD5                           9    PF7     42   VDDEXT      90

A18     106              D15     2    HAD6                           10   RCLK0   61   VDDEXT      100

A19     107              DR0     60   HAD7                           11   RCLK1   68   VDDEXT      118

A20     108              DR1     67   HAD8                           12   RCLK2   50   VDDEXT      131

A21     109              DR2     49   HAD9                           14   RD      122  VDDEXT      143

ACK     120              DT0     56   HAD10                          15   RESET   73   VDDINT      19

BG      111              DT1     64   HAD11                          17   RFS0    62   VDDINT      58

BGH     110              DT2     46   HAD12                          18   RFS1    69   VDDINT      82

BMODE0  70               EMU     81   HAD13                          20   RFS2    51   VDDINT      127

BMODE1  71               GND     5    HAD14                          21   RXD     52   WR          121

BMS     113              GND     16   HAD15                          22   TCK     78   XTAL        133

BR      112              GND     29   HALE                           30   TCLK0   57

REV. A                                                         –43–
ADSP-2191M

Table  26. 144-Lead  LQFP Pins (Numerically  by Pin  Number)

Pin                  Pin                     Pin               Pin          Pin

No.    Signal        No.  Signal             No.     Signal    No.  Signal  No.  Signal

1      D14           30   HALE               59      TFS0      88   A4      117  MS2

2      D15           31   HRD                60      DR0       89   A5      118  VDDEXT

3      HAD0          32   HWR                61      RCLK0     90   VDDEXT  119  MS3

4      HAD1          33   GND                62      RFS0      91   A6      120  ACK

5      GND           34   PF0                63      VDDEXT    92   A7      121  WR

6      HAD2          35   PF1                64      DT1       93   A8      122  RD

7      HAD3          36   PF2                65      TCLK1     94   GND     123  D0

8      HAD4          37   PF3                66      TFS1      95   A9      124  D1

9      HAD5          38   PF4                67      DR1       96   A10     125  D2

10     HAD6          39   PF5                68      RCLK1     97   A11     126  D3

11     HAD7          40   VDDEXT             69      RFS1      98   A12     127  VDDINT

12     HAD8          41   PF6                70      BMODE0    99   A13     128  D4

13     VDDEXT        42   PF7                71      BMODE1    100  VDDEXT  129  GND

14     HAD9          43   TMR0               72      BYPASS    101  A14     130  CLKOUT

15     HAD10         44   TMR1               73      RESET     102  A15     131  VDDEXT

16     GND           45   TMR2               74      TDO       103  A16     132  CLKIN

17     HAD11         46   DT2                75      TDI       104  A17     133  XTAL

18     HAD12         47   TCLK2              76      TMS       105  GND     134  GND

19     VDDINT        48   TFS2               77      GND       106  A18     135  D5

20     HAD13         49   DR2                78      TCK       107  A19     136  D6

21     HAD14         50   RCLK2              79      TRST      108  A20     137  D7

22     HAD15         51   RFS2               80      GND       109  A21     138  D8

23     HA16          52   RXD                81      EMU       110  BGH     139  D9

24     HACK_P        53   TXD                82      VDDINT    111  BG      140  D10

25     VDDEXT        54   GND                83      OPMODE    112  BR      141  D11

26     HACK          55   GND                84      A0        113  BMS     142  D12

27     HCMS          56   DT0                85      A1        114  IOMS    143  VDDEXT

28     HCIOMS        57   TCLK0              86      A2        115  MS0     144  D13

29     GND           58   VDDINT             87      A3        116  MS1

                                                         –44–                            REV.  A
                                                                                       ADSP-2191M

144-Lead Mini-BGA Pinout

Table 27 lists the mini-BGA pinout by signal name. Table 28

lists the mini-BGA pinout by ball number.

Table 27. 144-Lead Mini-BGA Pins (Alphabetically by Signal)

        Ball                               Ball                    Ball          Ball              Ball

Signal  No.   Signal                       No.   Signal            No.   Signal  No.   Signal      No.

A0      J11   BYPASS                       M11   GND               F7    HALE    J1    TCLK0       J6

A1      H9    CLKIN                        A5    GND               F8    HCIOMS  J3    TCLK1       M9

A2      H10   CLKOUT                       C6    GND               F9    HCMS    H1    TCLK2       K5

A3      G12   D0                           D7    GND               G4    HRD     J2    TDI         K12

A4      H11   D1                           A7    GND               G5    HWR     K2    TDO         L11

A5      G10   D2                           C7    GND               G6    IOMS    E8    TFS0        M8

A6      F12   D3                           A6    GND               H5    MS0     D9    TFS1        J8

A7      G11   D4                           B7    GND               L6    MS1     A9    TFS2        M5

A8      F10   D5                           A4    GND               M1    MS2     C9    TMR0        K4

A9      F11   D6                           C5    GND               M12   MS3     D8    TMR1        L4

A10     E12   D7                           B5    HACK              H3    OPMODE  H12   TMR2        J4

A11     E11   D8                           D5    HACK_P            G1    PF0     K1    TMS         K10

A12     E10   D9                           A3    HAD0              C1    PF1     L1    TRST        J12

A13     E9    D10                          C4    HAD1              B3    PF2     M2    TXD         M7

A14     D11   D11                          B4    HAD2              C2    PF3     L2    VDDEXT      E5

A15     D10   D12                          C3    HAD3              D1    PF4     M3    VDDEXT      E6

A16     D12   D13                          A2    HAD4              D4    PF5     L3    VDDEXT      F5

A17     C11   D14                          B1    HAD5              D3    PF6     K3    VDDEXT      F6

A18     C12   D15                          B2    HAD6              D2    PF7     M4    VDDEXT      G7

A19     B12   DR0                          L7    HAD7              E1    RCLK0   K7    VDDEXT      G8

A20     B11   DR1                          K9    HAD8              E4    RCLK1   J9    VDDEXT      H7

A21     A11   DR2                          L5    HAD9              E2    RCLK2   J5    VDDEXT      H8

ACK     A8    DT0                          H6    HAD10             F1    RD      B8    VDDINT      D6

BG      C10   DT1                          L8    HAD11             E3    RESET   L12   VDDINT      F4

BGH     B10   DT2                          H4    HAD12             F2    RFS0    K8    VDDINT      G9

BMODE0  L10   EMU                          J10   HAD13             G2    RFS1    M10   VDDINT      J7

BMODE1  L9    GND                          A1    HAD14             F3    RFS2    M6    WR          C8

BMS     A10   GND                          A12   HAD15             G3    RXD     K6    XTAL        B6

BR      B9    GND                          E7    HA16              H2    TCK     K11

REV. A                                                       –45–
ADSP-2191M

Table  28. 144-Lead  Mini-BGA  Pins (Numerically by  Ball Number)

Ball                 Ball              Ball                        Ball          Ball

No.    Signal        No.       Signal  No.           Signal        No.   Signal  No.   Signal

A1     GND           C6        CLKOUT  E11           A11           H4    DT2     K9    DR1

A2     D13           C7        D2      E12           A10           H5    GND     K10   TMS

A3     D9            C8        WR      F1            HAD10         H6    DT0     K11   TCK

A4     D5            C9        MS2     F2            HAD12         H7    VDDEXT  K12   TDI

A5     CLKIN         C10       BG      F3            HAD14         H8    VDDEXT  L1    PF1

A6     D3            C11       A17     F4            VDDINT        H9    A1      L2    PF3

A7     D1            C12       A18     F5            VDDEXT        H10   A2      L3    PF5

A8     ACK           D1        HAD3    F6            VDDEXT        H11   A4      L4    TMR1

A9     MS1           D2        HAD6    F7            GND           H12   OPMODE  L5    DR2

A10    BMS           D3        HAD5    F8            GND           J1    HALE    L6    GND

A11    A21           D4        HAD4    F9            GND           J2    HRD     L7    DR0

A12    GND           D5        D8      F10           A8            J3    HCIOMS  L8    DT1

B1     D14           D6        VDDINT  F11           A9            J4    TMR2    L9    BMODE1

B2     D15           D7        D0      F12           A6            J5    RCLK2   L10   BMODE0

B3     HAD1          D8        MS3     G1            HACK_P        J6    TCLK0   L11   TDO

B4     D11           D9        MS0     G2            HAD13         J7    VDDINT  L12   RESET

B5     D7            D10       A15     G3            HAD15         J8    TFS1    M1    GND

B6     XTAL          D11       A14     G4            GND           J9    RCLK1   M2    PF2

B7     D4            D12       A16     G5            GND           J10   EMU     M3    PF4

B8     RD            E1        HAD7    G6            GND           J11   A0      M4    PF7

B9     BR            E2        HAD9    G7            VDDEXT        J12   TRST    M5    TFS2

B10    BGH           E3        HAD11   G8            VDDEXT        K1    PF0     M6    RFS2

B11    A20           E4        HAD8    G9            VDDINT        K2    HWR     M7    TXD

B12    A19           E5        VDDEXT  G10           A5            K3    PF6     M8    TFS0

C1     HAD0          E6        VDDEXT  G11           A7            K4    TMR0    M9    TCLK1

C2     HAD2          E7        GND     G12           A3            K5    TCLK2   M10   RFS1

C3     D12           E8        IOMS    H1            HCMS          K6    RXD     M11   BYPASS

C4     D10           E9        A13     H2            HA16          K7    RCLK0   M12   GND

C5     D6            E10       A12     H3            HACK          K8    RFS0

                                                     –46–                                      REV.  A
                                                                                                                         ADSP-2191M

                                           OUTLINE DIMENSIONS

                        144-Lead Metric Thin Plastic Quad Flatpack [LQFP]

                                                        (ST-144)

                                                                                     22.00 BSC SQ

                                                                                                       20.00 BSC SQ

                                                                   144                                                   109

                                                                   1                                                          108

                                                                              PIN 1 INDICATOR

        0.27                               0.50

        0.22 TYP                           BSC

        0.17                               TYP

                                           (LEAD

                                           PITCH)

              SEATING

                PLANE

        0.08 MAX (LEAD

        COPLANARITY)

                0.15

                0.05

                0.75        1.45

                0.60        1.40

                0.45        1.35                                   36                                                         73

                        1.60 MAX                                       37                                                72

                                                                   DETAIL A

                        DETAIL A                                                  TOP VIEW (PINS                DOWN)

        NOTES:

        1. DIMENSIONS ARE IN MILLIMETERS AND COMPLY WITH JEDEC STANDARD MS-026-BFB.

        2. ACTUAL POSITION OF EACH LEAD IS WITHIN 0.08 OF ITS

        IDEAL POSITION, WHEN MEASURED IN THE LATERAL DIRECTION.

        3. CENTER DIMENSIONS ARE NOMINAL.

                                           144-Ball Mini-BGA [PBGA]

                                                        (CA-144-2)

                        10.00 BSC SQ

                                                                       12  11 10  9  8  7  6  5  4  3  2  1

                                                                                                             A

                        PIN A1 INDICATOR                                                                     B

                                                     8.80                                                    C

                                                     BSC                                                     D

                                                     SQ                                                      E

                                                                                                             F

                                                           0.80                                              G

                                                           BSC                                               H

                                                           (BALL                                             J

                                                           PITCH)                                            K

                                                                                                             L

                                                                                                             M

                        TOP VIEW                                             BOTTOM           VIEW

        1.70                                     DETAIL A

        MAX                                                                                                     0.85

                                                                                                                MIN

                                                     0.25

                                                     MIN

        NOTES:                                                         0.55                                     SEATING

        1. DIMENSIONS ARE IN MILLIMETERS AND COMPLY                    0.50                                     PLANE

        WITH JEDEC STANDARD MO-205-AC.                                 0.45

        2. ACTUAL POSITION OF THE BALL GRID IS                         (BALL                           0.10 MAX (BALL

        WITHIN 0.15 OF ITS IDEAL POSITION, RELATIVE TO            DIAMETER)                            COPLANARITY)

        THE PACKAGE EDGES.

        3. ACTUAL POSITION OF EACH BALL IS WITHIN 0.08 OF                         DETAIL A

        ITS IDEAL POSITION, RELATIVE TO THE BALL GRID.

        4. CENTER DIMENSIONS ARE NOMINAL.

REV. A                                                     –47–
ADSP-2191M

                                                   ORDERING GUIDE

                                                              Instruction                                Package

Part Number1, 2                    Ambient Temperature Range  Rate (MHz)                                 Description        Operating Voltage

ADSP-2191MKST-160                  0ºC to 70ºC                160                                        144-Lead LQFP      2.5 Int./3.3 Ext. V

ADSP-2191MBST-140                  –40ºC to +85ºC             140                                        144-Lead LQFP      2.5 Int./3.3 Ext. V

ADSP-2191MKCA-160                  0ºC to 70ºC                160                                        144-Ball Mini-BGA  2.5 Int./3.3 Ext. V

ADSP-2191MBCA-140                  –40ºC to +85ºC             140                                        144-Ball Mini-BGA  2.5 Int./3.3 Ext. V

1ST = Plastic Thin Quad Flatpack (LQFP).

2CA = Mini Ball Grid Array (PBGA)

Revision History                                                                                                                                            C02936–0–7/02(A)

Location                                                                                                                    Page

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                                                                                                                                                            PRINTED IN U.S.A.

                                                              –48–                                                          REV. A
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2191MKCAZ-160  ADSP-2191MKSTZ-160
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