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ADSP-2189NBST-320

器件型号:ADSP-2189NBST-320
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:ADI [Analog Devices Inc]
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器件描述

24-BIT, 40 MHz, OTHER DSP, PQFP100

24位, 40 MHz, 其它数字信号处理器, PQFP100

参数
ADSP-2189NBST-320功能数量 1
ADSP-2189NBST-320端子数量 100
ADSP-2189NBST-320最大工作温度 70 Cel
ADSP-2189NBST-320最小工作温度 0.0 Cel
ADSP-2189NBST-320最大供电/工作电压 1.89 V
ADSP-2189NBST-320最小供电/工作电压 1.71 V
ADSP-2189NBST-320额定供电电压 1.8 V
ADSP-2189NBST-320外部数据总线宽度 24
ADSP-2189NBST-320加工封装描述 MS-026BED, LQFP-100
ADSP-2189NBST-320状态 ACTIVE
ADSP-2189NBST-320工艺 CMOS
ADSP-2189NBST-320包装形状 SQUARE
ADSP-2189NBST-320包装尺寸 FLATPACK, LOW PROFILE, FINE PITCH
ADSP-2189NBST-320表面贴装 Yes
ADSP-2189NBST-320端子形式 GULL WING
ADSP-2189NBST-320端子间距 0.5000 mm
ADSP-2189NBST-320端子涂层 TIN LEAD
ADSP-2189NBST-320端子位置 QUAD
ADSP-2189NBST-320包装材料 PLASTIC/EPOXY
ADSP-2189NBST-320温度等级 COMMERCIAL
ADSP-2189NBST-320地址总线宽度 14
ADSP-2189NBST-320桶形移位器 Yes
ADSP-2189NBST-320最大FCLK时钟频率 40 MHz
ADSP-2189NBST-320内部总线架构 MULTIPLE
ADSP-2189NBST-320低功耗模式 Yes
ADSP-2189NBST-320微处理器类型 OTHER DSP
ADSP-2189NBST-320数据处理位数 16

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ADSP-2189NBST-320器件文档内容

a                                                                                                            DSP Microcomputer
                                                                                                            ADSP-218xN Series

PERFORMANCE FEATURES                                                            Programmable 16-Bit Interval Timer with Prescaler
12.5 ns Instruction Cycle Time @1.8 V (Internal), 80 MIPS                       100-Lead LQFP and 144-Ball Mini-BGA

   Sustained Performance                                                        SYSTEM INTERFACE FEATURES
Single-Cycle Instruction Execution                                              Flexible I/O Allows 1.8 V, 2.5 V or 3.3 V Operation
Single-Cycle Context Switch
3-Bus Architecture Allows Dual Operand Fetches in                                  All Inputs Tolerate up to 3.6 V Regardless of Mode
                                                                                16-Bit Internal DMA Port for High-Speed Access to On-
   Every Instruction Cycle
Multifunction Instructions                                                         Chip Memory (Mode Selectable)
Power-Down Mode Featuring Low CMOS Standby                                      4M-Byte Memory Interface for Storage of Data Tables

   Power Dissipation with 200 CLKIN Cycle Recovery                                 and Program Overlays (Mode Selectable)
   from Power-Down Condition                                                    8-Bit DMA to Byte Memory for Transparent Program and
Low Power Dissipation in Idle Mode
                                                                                   Data Memory Transfers (Mode Selectable)
INTEGRATION FEATURES                                                            Programmable Memory Strobe and Separate I/O
ADSP-2100 Family Code Compatible (Easy to Use
                                                                                   Memory Space Permits "Glueless" System Design
   Algebraic Syntax), with Instruction Set Extensions                           Programmable Wait State Generation
Up to 256K Bytes of On-Chip RAM, Configured as                                  Two Double-Buffered Serial Ports with Companding

   Up to 48K Words Program Memory RAM                                              Hardware and Automatic Data Buffering
   Up to 56K Words Data Memory RAM                                              Automatic Booting of On-Chip Program Memory from
Dual-Purpose Program Memory for Both Instruction and
   Data Storage                                                                    Byte-Wide External Memory, e.g., EPROM, or through
Independent ALU, Multiplier/Accumulator, and Barrel                                Internal DMA Port
   Shifter Computational Units                                                  Six External Interrupts
Two Independent Data Address Generators                                         13 Programmable Flag Pins Provide Flexible System
Powerful Program Sequencer Provides Zero Overhead                                  Signaling
   Looping Conditional Instruction Execution                                    UART Emulation through Software SPORT
                                                                                   Reconfiguration
                                                                                ICE-PortTM Emulator Interface Supports Debugging in
                                                                                   Final Systems

                                                 FUNCTIONAL BLOCK DIAGRAM

                                                 POWER-DOWN
                                                    CONTROL

                                                 MEMORY                                                             FULL MEMORY MODE

DATA ADDRESS    PROGRAM                          PROGRAM                          DATA               PROGRAMMABLE          EXTERNAL
GENERATORS                                       MEMORY                        MEMORY                         I/O          ADDRESS
                                                                                                              AND
                                                    UP TO                         UP TO                                         BUS
                blSoEcQkUdENiaCgErRaPmRDOAGhTReAAr4eMM8.EKMMEOM2RO4Y-RBAYITDADDRDER5S6ESKSS                 FLAGS
DAG1 DAG2                                                                                    16-BIT                        EXTERNAL
                                        PROGRAM MEMORY DATA                                                                    DATA
   Insert chip                                                                                                                  BUS
                                            DATA MEMORY DATA
                                                                                                                           BYTE DMA
     ARITHMETIC UNITS                               SERIAL PORTS                                     TIMER               CONTROLLER
                                                 SPORT0 SPORT1
ALU  MAC SHIFTER                                                                                                               OR

     ADSP-2100 BASE                                                                                                        EXTERNAL
     ARCHITECTURE                                                                                                              DATA
                                                                                                                                BUS

                                                                                                                            INTERNAL
                                                                                                                                DMA
                                                                                                                               PORT

                                                                                                                         HOST MODE

ICE-Port is a trademark of Analog Devices, Inc.

REV. 0

Information furnished by Analog Devices is believed to be accurate and reli-    One Technology Way, P.O.Box 9106, Norwood, MA 02062-9106, U.S.A.
able. However, no responsibility is assumed by Analog Devices for its use,
nor for any infringements of patents or other rights of third parties that may  Tel:781/329-4700                    http://www.analog.com
result from its use. No license is granted by implication or otherwise under
any patent or patent rights of Analog Devices.                                  Fax:781/326-8703                     Analog Devices, Inc., 2001
ADSP-218xN Series

GENERAL DESCRIPTION                                                      This takes place while the processor continues to:
The ADSP-218xN series consists of six single chip micro-
computers optimized for digital signal processing applica-                Receive and transmit data through the two serial ports
tions. The high-level block diagram for the ADSP-218xN
series members appears on the previous page. All series                   Receive and/or transmit data through the
members are pin-compatible and are differentiated solely by                internal DMA port
the amount of on-chip SRAM. This feature, combined with
ADSP-21xx code compatibility, provides a great deal of                   Receive and/or transmit data through the byte DMA port
flexibility in the design decision. Specific family members
are shown in Table 1.                                                    Decrement timer

Table 1. ADSP-218xN DSP Microcomputer Family                             DEVELOPMENT SYSTEM
                                                                         Analog Devices' wide range of software and hardware
Device      Program    Data Memory                                       development tools supports the ADSP-218xN series. The
            Memory     (K Words)                                         DSP tools include an integrated development environment,
ADSP-2184N  (K Words)                                                    an evaluation kit, and a serial port emulator.
ADSP-2185N             4
ADSP-2186N  4          16                                                VisualDSP++TM is an integrated development environment,
ADSP-2187N  16         8                                                 allowing for fast and easy development, debug, and deploy-
ADSP-2188N  8          32                                                ment. The VisualDSP++ project management environment
ADSP-2189N  32         56                                                lets programmers develop and debug an application. This
            48         48                                                environment includes an easy-to-use assembler that is based
            32                                                           on an algebraic syntax; an archiver (librarian/library build-
                                                                         er); a linker; a PROM-splitter utility; a cycle-accurate,
ADSP-218xN series members combine the ADSP-2100                          instruction-level simulator; a C compiler; and a C run-time
family base architecture (three computational units, data                library that
address generators, and a program sequencer) with two                    includes DSP and mathematical functions.
serial ports, a 16-bit internal DMA port, a byte DMA port,
a programmable timer, Flag I/O, extensive interrupt capa-                Debugging both C and assembly programs with the
bilities, and on-chip program and data memory.                           VisualDSP++ debugger, programmers can:

ADSP-218xN series members integrate up to 256K bytes                      View mixed C and assembly code (interleaved source and
of on-chip memory configured as up to 48K words (24-bit)                   object information)
of program RAM, and up to 56K words (16-bit) of data
RAM. Power-down circuitry is also provided to meet the                   Insert break points
low power needs of battery-operated portable equipment.
The ADSP-218xN is available in a 100-lead LQFP package                   Set conditional breakpoints on registers, memory, and
and 144-Ball Mini-BGA.                                                     stacks

Fabricated in a high-speed, low-power, 0.18 m CMOS                      Trace instruction execution
process, ADSP-218xN series members operate with a
12.5 ns instruction cycle time. Every instruction can                     Fill and dump memory
execute in a single processor cycle.
                                                                         Source level debugging
The ADSP-218xN's flexible architecture and comprehen-
sive instruction set allow the processor to perform multiple             The VisualDSP++ IDE lets programmers define and
operations in parallel. In one processor cycle, ADSP-218xN               manage DSP software development. The dialog boxes and
series members can:                                                      property pages let programmers configure and manage all
                                                                         of the ADSP-218xN development tools, including the
Generate the next program address                                      syntax highlighting in the VisualDSP++ editor. This capa-
                                                                         bility controls how the development tools process inputs and
Fetch the next instruction                                             generate outputs.

Perform one or two data moves                                          The ADSP-2189M EZ-KIT LiteTM provides developers
                                                                         with a cost-effective method for initial evaluation of the
Update one or two data address pointers                                powerful ADSP-218xN DSP family architecture. The
                                                                         ADSP-2189M EZ-KIT Lite includes a stand-alone ADSP-
Perform a computational operation                                      2189M DSP board supported by an evaluation suite of
                                                                         VisualDSP++. With this EZ-KIT Lite, users can learn
                                                                         about DSP hardware and software development and evalu-
                                                                         ate potential applications of the ADSP-218xN series. The
                                                                         ADSP-2189M EZ-KIT Lite provides an evaluation suite of
                                                                         the VisualDSP++ development environment with the
                                                                         C compiler, assembler, and linker. The size of the DSP
                                                                         erxecutable that can be built using the EZ-KIT Lite tools is
                                                                         limited to 8K words.

VisualDSP++ and EZ-KIT Lite are trademarks of Analog Devices, Inc.

                                                                    2  REV. 0
                                                                   ADSP-218xN Series

The EZ-KIT Lite includes the following features:                   units process 16-bit data directly and have provisions to
                                                                   support multiprecision computations. The ALU performs
75 MHz ADSP-2189M                                                a standard set of arithmetic and logic operations; division
                                                                   primitives are also supported. The MAC performs single-
Full 16-Bit Stereo Audio I/O with AD73322 Codec                  cycle multiply, multiply/add, and multiply/subtract opera-
                                                                   tions with 40 bits of accumulation. The shifter performs
RS-232 Interface                                                 logical and arithmetic shifts, normalization, denormaliza-
                                                                   tion, and derive exponent operations.
EZ-ICE Connector for Emulator Control
                                                                   The shifter can be used to efficiently implement numeric
DSP Demonstration Programs                                       format control, including multiword and block floating-
                                                                   point representations.
Evaluation Suite of VisualDSP++
The ADSP-218x EZ-ICE Emulator provides an easier and              The internal result (R) bus connects the computational
more cost-effective method for engineers to develop and            units so that the output of any unit may be the input of any
optimize DSP systems, shortening product development               unit on the next cycle.
cycles for faster time-to-market. ADSP-218xN series
members integrate on-chip emulation support with a 14-pin          A powerful program sequencer and two dedicated data
ICE-Port interface. This interface provides a simpler target       address generators ensure efficient delivery of operands to
board connection that requires fewer mechanical clearance          these computational units. The sequencer supports condi-
considerations than other ADSP-2100 Family EZ-ICEs.                tional jumps, subroutine calls, and returns in a single cycle.
ADSP-218xN series members need not be removed from                 With internal loop counters and loop stacks, ADSP-218xN
the target system when using the EZ-ICE, nor are any adapt-        series members execute looped code with zero overhead; no
ers needed. Due to the small footprint of the EZ-ICE con-          explicit jump instructions are required to maintain loops.
nector, emulation can be supported in final board
designs.The EZ-ICE performs a full range of functions,             Two data address generators (DAGs) provide addresses for
including:                                                         simultaneous dual operand fetches (from data memory and
                                                                   program memory). Each DAG maintains and updates four
In-target operation                                              address pointers. Whenever the pointer is used to access
                                                                   data (indirect addressing), it is post-modified by the value
Up to 20 breakpoints                                             of one of four possible modify registers. A length value may
                                                                   be associated with each pointer to implement automatic
Single-step or full-speed operation                              modulo addressing for circular buffers.

Registers and memory values can be examined                      Five internal buses provide efficient data transfer:
  and altered
                                                                   Program Memory Address (PMA) Bus
PC upload and download functions
                                                                   Program Memory Data (PMD) Bus
Instruction-level emulation of program booting
  and execution                                                    Data Memory Address (DMA) Bus

Complete assembly and disassembly of instructions                Data Memory Data (DMD) Bus

C source-level debugging                                          Result (R) Bus

Additional Information                                             The two address buses (PMA and DMA) share a single
This data sheet provides a general overview of ADSP-               external address bus, allowing memory to be expanded off-
218xN series functionality. For additional information on          chip, and the two data buses (PMD and DMD) share a
the architecture and instruction set of the processor, refer       single external data bus. Byte memory space and I/O
to the ADSP-218x DSP Hardware Reference and the ADSP-              memory space also share the external buses.
218x DSP Instruction Set Reference.
                                                                   Program memory can store both instructions and data, per-
ARCHITECTURE OVERVIEW                                              mitting ADSP-218xN series members to fetch two oper-
The ADSP-218xN series instruction set provides flexible            ands in a single cycle, one from program memory and one
data moves and multifunction (one or two data moves with           from data memory. ADSP-218xN series members can fetch
a computation) instructions. Every instruction can be exe-         an operand from program memory and the next instruction
cuted in a single processor cycle. The ADSP-218xN assem-           in the same cycle.
bly language uses an algebraic syntax for ease of coding and
readability. A comprehensive set of development tools sup-         In lieu of the address and data bus for external memory
ports program development.                                         connection, ADSP-218xN series members may be config-
                                                                   ured for 16-bit Internal DMA port (IDMA port) connec-
The functional block diagram is an overall block diagram of        tion to external systems. The IDMA port is made up of 16
the ADSP-218xN series. The processor contains three in-
dependent computational units: the ALU, the multiplier/
accumulator (MAC), and the shifter. The computational

EZ-ICE is a registered trademark of Analog Devices, Inc.

REV. 0                                                        3
ADSP-218xN Series                                                    SPORTs have independent framing for the receive and
                                                                      transmit sections. Sections run in a frameless mode or
data/address pins and five control pins. The IDMA port                with frame synchronization signals internally or externally
provides transparent, direct access to the DSP's on-chip              generated. Frame sync signals are active high or inverted,
program and data RAM.                                                 with either of two pulsewidths and timings.

An interface to low-cost byte-wide memory is provided by             SPORTs support serial data word lengths from 3 to
the Byte DMA port (BDMA port). The BDMA port is                       16 bits and provide optional A-law and -law compand-
bidirectional and can directly address up to four megabytes           ing, according to CCITT recommendation G.711.
of external RAM or ROM for off-chip storage of program
overlays or data tables.                                             SPORT receive and transmit sections can generate
                                                                      unique interrupts on completing a data word transfer.
The byte memory and I/O memory space interface supports
slow memories and I/O memory-mapped peripherals with                SPORTs can receive and transmit an entire circular buffer
programmable wait state generation. External devices can              of data with only one overhead cycle per data word. An
gain control of external buses with bus request/grant signals         interrupt is generated after a data buffer transfer.
(BR, BGH, and BG). One execution mode (Go Mode)
allows the ADSP-218xN to continue running from on-chip               SPORT0 has a multichannel interface to selectively
memory. Normal execution mode requires the processor to               receive and transmit a 24 or 32 word, time-division mul-
halt while buses are granted.                                         tiplexed, serial bitstream.

ADSP-218xN series members can respond to eleven inter-               SPORT1 can be configured to have two external inter-
rupts. There can be up to six external interrupts (one edge-          rupts (IRQ0 and IRQ1) and the FI and FO signals. The
sensitive, two level-sensitive, and three configurable) and           internally generated serial clock may still be used in this
seven internal interrupts generated by the timer, the serial          configuration.
ports (SPORT), the Byte DMA port, and the power-down
circuitry. There is also a master RESET signal. The two             PIN DESCRIPTIONS
serial ports provide a complete synchronous serial interface        ADSP-218xN series members are available in a 100-lead
with optional companding in hardware and a wide variety             LQFP package and a 144-Ball Mini-BGA package. In order
of framed or frameless data transmit and receive modes of           to maintain maximum functionality and reduce package size
operation.                                                          and pin count, some serial port, programmable flag, inter-
                                                                    rupt and external bus pins have dual, multiplexed function-
Each port can generate an internal programmable serial              ality. The external bus pins are configured during RESET
clock or accept an external serial clock.                           only, while serial port pins are software configurable during
                                                                    program execution. Flag and interrupt functionality is
ADSP-218xN series members provide up to 13 general-                 retained concurrently on multiplexed pins. In cases where
purpose flag pins. The data input and output pins on                pin functionality is reconfigurable, the default state is shown
SPORT1 can be alternatively configured as an input flag             in plain text in Table 2, while alternate functionality is
and an output flag. In addition, eight flags are programma-         shown in italics.
ble as inputs or outputs, and three flags are always outputs.

A programmable interval timer generates periodic inter-
rupts. A 16-bit count register (TCOUNT) decrements
every n processor cycle, where n is a scaling value stored
in an 8-bit register (TSCALE). When the value of the count
register reaches zero, an interrupt is generated and the
count register is reloaded from a 16-bit period register
(TPERIOD).

Serial Ports
ADSP-218xN series members incorporate two complete
synchronous serial ports (SPORT0 and SPORT1) for serial
communications and multiprocessor communication.

Following is a brief list of the capabilities of the ADSP-
218xN SPORTs. For additional information on Serial
Ports, refer to the ADSP-218x DSP Hardware Reference.

SPORTs are bidirectional and have a separate, double-
  buffered transmit and receive section.

SPORTs can use an external serial clock or generate their
  own serial clock internally.

                                                               4  REV. 0
                                                                             ADSP-218xN Series

        Table 2. Common-Mode Pins

        Pin Name        # of Pins I/O   Function

        RESET           1          I    Processor Reset Input
        BR
        BG              1          I    Bus Request Input
        BGH
        DMS             1          O    Bus Grant Output
        PMS
        IOMS            1          O    Bus Grant Hung Output
        BMS
                        1          O    Data Memory Select Output

                        1          O    Program Memory Select Output

                        1          O    Memory Select Output

                        1          O    Byte Memory Select Output

        CMS             1          O    Combined Memory Select Output

        RD              1          O    Memory Read Enable Output

        WR              1          O    Memory Write Enable Output

        IRQ2            1          I    Edge- or Level-Sensitive Interrupt Request1

        PF7                        I/O  Programmable I/O pin

        IRQL1           1          I    Level-Sensitive Interrupt Requests1

        PF6                        I/O  Programmable I/O Pin

        IRQL0           1          I    Level-Sensitive Interrupt Requests1

        PF5                        I/O  Programmable I/O Pin

        IRQE            1          I    Edge-Sensitive Interrupt Requests1

        PF4                        I/O  Programmable I/O Pin

        Mode D          1          I    Mode Select Input--Checked Only During RESET

        PF3                        I/O  Programmable I/O Pin During Normal Operation

        Mode C          1          I    Mode Select Input--Checked Only During RESET

        PF2                        I/O  Programmable I/O Pin During Normal Operation

        Mode B          1          I    Mode Select Input--Checked Only During RESET

        PF1                        I/O  Programmable I/O Pin During Normal Operation

        Mode A          1          I    Mode Select Input--Checked Only During RESET

        PF0                        I/O  Programmable I/O Pin During Normal Operation

        CLKIN           1          I    Clock Input

        XTAL            1          O    Quartz Crystal Output

        CLKOUT          1          O    Processor Clock Output

        SPORT0          5          I/O  Serial Port I/O Pins

        SPORT1          5          I/O  Serial Port I/O Pins

        IRQ10, FI, FO                  Edge- or Level-Sensitive Interrupts, FI, FO2

        PWD             1          I    Power-Down Control Input

        PWDACK          1          O    Power-Down Acknowledge Control Output

        FL0, FL1, FL2 3            O    Output Flags

        VDDINT          2          I    Internal VDD (1.8 V) Power (LQFP)

        VDDEXT          4          I    External VDD (1.8 V, 2.5 V, or 3.3 V) Power (LQFP)

        GND             10         I    Ground (LQFP)

        VDDINT          4          I    Internal VDD (1.8 V) Power (Mini-BGA)

        VDDEXT          7          I    External VDD (1.8 V, 2.5 V, or 3.3 V) Power (Mini-

                                        BGA)

        GND             20         I    Ground (Mini-BGA)

        EZ-Port         9          I/O  For Emulation Use

        1Interrupt/Flag pins retain both functions concurrently. If IMASK is set to enable the corresponding interrupts, the DSP will

         vector to the appropriate interrupt vector address when the pin is asserted, either by external devices or set as a programmable

         flag.
        2SPORT configuration determined by the DSP System Control Register. Software configurable.

REV. 0                                  5
ADSP-218xN Series                                               signals at specific pins of the DSP during either of the two
                                                                operating modes (Full Memory or Host). A signal in one
Memory Interface Pins                                           table shares a pin with a signal from the other table, with the
ADSP-218xN series members can be used in one of two             active signal determined by the mode that is set. For the
modes: Full Memory Mode, which allows BDMA operation            shared pins and their alternate signals (e.g., A4/IAD3), refer
with full external overlay memory and I/O capability, or        to the package pinouts in Table 27 on page 40 and Table 28
Host Mode, which allows IDMA operation with limited             on page 42.
external addressing capabilities.

The operating mode is determined by the state of the Mode
C pin during RESET and cannot be changed while the
processor is running. Table 3 and Table 4 list the active

Table 3. Full Memory Mode Pins (Mode C = 0)

Pin Name # of Pins I/O                Function

A13 0     14  O                     Address Output Pins for Program, Data, Byte, and I/O Spaces
                                      Data I/O Pins for Program, Data, Byte, and I/O Spaces (8 MSBs are also used
D23 0     24  I/O                   as Byte Memory Addresses.)

Table 4. Host Mode Pins (Mode C = 1)

Pin Name # of Pins I/O                Function

IAD150 16      I/O                   IDMA Port Address/Data Bus

A0          1   O                     Address Pin for External I/O, Program, Data, or Byte Access1

D23 8     16  I/O                   Data I/O Pins for Program, Data, Byte, and I/O Spaces

IWR         1   I                     IDMA Write Enable

IRD         1   I                     IDMA Read Enable

IAL         1   I                     IDMA Address Latch Pin

IS          1   I                     IDMA Select

IACK        1   O                     IDMA Port Acknowledge Configurable in Mode D; Open Drain

1In Host Mode, external peripheral addresses can be decoded using the A0, CMS, PMS, DMS, and IOMS signals.

Terminating Unused Pins
Table 5 shows the recommendations for terminating
unused pins.

Table 5. Unused Pin Terminations

Pin Name1       I/O                   Reset     Hi-Z3 Caused By   Unused Configuration
                3-State               State
XTAL            (Z)2                            BR, EBR           Float
CLKOUT                                O         IS                Float4
A131 or        O                     O         BR, EBR           Float
                O                     Hi-Z      BR, EBR           Float
IAD12 0      O (Z)                 Hi-Z      BR, EBR           Float
A0              I/O (Z)               Hi-Z                        Float
D23 8         O (Z)                 Hi-Z      BR, EBR           Float
D7 or           I/O (Z)               Hi-Z      BR, EBR           High (Inactive)
                I/O (Z)               I                           Float
IWR            I                     Hi-Z      BR, EBR           High (Inactive)
D6 or           I/O (Z)               I                           Float
                I                     Hi-Z                        Low (Inactive)
IRD            I/O (Z)               I                           Float
D5 or           I                     Hi-Z                        High (Inactive)
                I/O (Z)               I
IAL            I
D4 or

IS

                                                           6                                              REV. 0
                                                       ADSP-218xN Series

Table 5. Unused Pin Terminations (Continued)

Pin Name1    I/O      Reset                            Unused Configuration
                      State Hi-Z3 Caused By
             3-State
             (Z)2

D3 or        I/O (Z)  Hi-Z BR, EBR                     Float
IACK                                                  Float
             I/O (Z)  Hi-Z                    BR, EBR
D20 or      I/O (Z)  Hi-Z                    IS       Float
IAD15 13  O (Z)    O                       BR, EBR  Float
             O (Z)    O                       BR, EBR  Float
PMS          O (Z)    O                       BR, EBR  Float
DMS          O (Z)    O                       BR, EBR  Float
BMS          O (Z)    O                       BR, EBR  Float
IOMS         O (Z)    O                       BR, EBR  Float
CMS          O (Z)    O                       BR, EBR  Float
RD           I        I                                Float
WR           O (Z)    O                       EE       High (Inactive)
BR           O        O                                Float
BG           I/O (Z)  I                                Float
BGH                                                    Input = High (Inactive) or Program as
IRQ2/PF7     I/O (Z)  I                                Output, Set to 1, Let Float5
                                                       Input = High (Inactive) or Program as
IRQL1/PF6    I/O (Z)  I                                Output, Set to 1, Let Float5
                                                       Input = High (Inactive) or Program as
IRQL0/PF5    I/O (Z)  I                                Output, Set to 1, Let Float5
                                                       Input = High (Inactive) or Program as
IRQE/PF4     I        I                                Output, Set to 1, Let Float5
             I/O      I                                High
PWD          I/O      I                                Input = High or Low, Output = Float
SCLK0        I        I                                High or Low
RFS0         I/O      I                                High or Low
DR0          O        O                                High or Low
TFS0         I/O      I                                Float
DT0          I/O      I                                Input = High or Low, Output = Float
SCLK1        I        I                                High or Low
RFS1/IRQ0    I/O      I                                High or Low
DR1/FI       O        O                                High or Low
TFS1/IRQ1    I        I                                Float
DT1/FO       I        I                                Float
EE           O        O                                Float
EBR          I        I                                Float
EBG          O        O                                Float
ERESET       I        I                                Float
EMS          I        I                                Float
EINT         I        I                                Float
ECLK         O        O                                Float
ELIN                                                   Float
ELOUT

1CLKIN, RESET, and PF30/Mode D A are not included in this table because these pins must be used.
2All bidirectional pins have three-stated outputs. When the pin is configured as an output, the output is Hi-Z (high impedance) when inactive.
3Hi-Z = High Impedance.
4If the CLKOUT pin is not used, turn it OFF, using CLKODIS in SPORT0 autobuffer control register.
5If the Interrupt/Programmable Flag pins are not used, there are two options: Option 1: When these pins are configured as INPUTS at reset and function

as interrupts and input flag pins, pull the pins High (inactive). Option 2: Program the unused pins as OUTPUTS, set them to 1 prior to enabling interrupts,

and let pins float.

REV. 0                                        7
ADSP-218xN Series

Interrupts                                                            The IFC register is a write-only register used to force and
The interrupt controller allows the processor to respond to           clear interrupts. On-chip stacks preserve the processor
the eleven possible interrupts and reset with minimum over-           status and are automatically maintained during interrupt
head. ADSP-218xN series members provide four dedicated                handling. The stacks are 12 levels deep to allow interrupt,
external interrupt input pins: IRQ2, IRQL0, IRQL1, and                loop, and subroutine nesting. The following instructions
IRQE (shared with the PF74 pins). In addition, SPORT1                allow global enable or disable servicing of the interrupts
may be reconfigured for IRQ0, IRQ1, FI and FO, for a total            (including power-down), regardless of the state of IMASK:
of six external interrupts. The ADSP-218xN also supports
internal interrupts from the timer, the byte DMA port, the            ENA INTS;
two serial ports, software, and the power-down control cir-           DIS INTS;
cuit. The interrupt levels are internally prioritized and indi-
vidually maskable (except power-down and reset). The                  Disabling the interrupts does not affect serial port auto-
IRQ2, IRQ0, and IRQ1 input pins can be programmed to                  buffering or DMA. When the processor is reset, interrupt
be either level- or edge-sensitive. IRQL0 and IRQL1 are               servicing is enabled.
level-sensitive and IRQE is edge-sensitive. The priorities
and vector addresses of all interrupts are shown in Table 6.          LOW-POWER OPERATION
                                                                      ADSP-218xN series members have three low-power modes
Table 6. Interrupt Priority and Interrupt Vector                      that significantly reduce the power dissipation when the
Addresses                                                             device operates under standby conditions. These modes are:

Source Of Interrupt      Interrupt Vector Address                      Power-Down
                         (Hex)
Reset (or Power-Up with  0x0000 (Highest Priority)                     Idle
PUCR = 1)
Power-Down               0x002C                                        Slow Idle
(Nonmaskable)
IRQ2                     0x0004                                       The CLKOUT pin may also be disabled to reduce external
IRQL1                    0x0008                                       power dissipation.
IRQL0                    0x000C
SPORT0 Transmit          0x0010                                       Power-Down
SPORT0 Receive           0x0014                                       ADSP-218xN series members have a low-power feature that
IRQE                     0x0018                                       lets the processor enter a very low-power dormant state
BDMA Interrupt           0x001C                                       through hardware or software control. Following is a brief
SPORT1 Transmit or       0x0020                                       list of power-down features. Refer to the ADSP-218x DSP
IRQ1                                                                  Hardware Reference, "System Interface" chapter, for detailed
SPORT1 Receive or IRQ0   0x0024                                       information about the power-down feature.
Timer                    0x0028 (Lowest Priority)
                                                                      Quick recovery from power-down. The processor begins
Interrupt routines can either be nested with higher priority            executing instructions in as few as 200 CLKIN cycles.
interrupts taking precedence or processed sequentially. In-
terrupts can be masked or unmasked with the IMASK reg-                Support for an externally generated TTL or CMOS
ister. Individual interrupt requests are logically ANDed                processor clock. The external clock can continue running
with the bits in IMASK; the highest priority unmasked in-               during power-down without affecting the lowest power
terrupt is then selected. The power-down interrupt is non-              rating and 200 CLKIN cycle recovery.
maskable.
                                                                      Support for crystal operation includes disabling the oscil-
ADSP-218xN series members mask all interrupts for one                   lator to save power (the processor automatically waits
instruction cycle following the execution of an instruction             approximately 4096 CLKIN cycles for the crystal oscilla-
that modifies the IMASK register. This does not affect serial           tor to start or stabilize), and letting the oscillator run to
port autobuffering or DMA transfers.                                    allow 200 CLKIN cycle start-up.

The interrupt control register, ICNTL, controls interrupt             Power-down is initiated by either the power-down pin
nesting and defines the IRQ0, IRQ1, and IRQ2 external                   (PWD) or the software power-down force bit. Interrupt
interrupts to be either edge- or level-sensitive. The IRQE              support allows an unlimited number of instructions to be
pin is an external edge-sensitive interrupt and can be forced           executed before optionally powering down. The power-
and cleared. The IRQL0 and IRQL1 pins are external level                down interrupt also can be used as a nonmaskable, edge-
sensitive interrupts.                                                   sensitive interrupt.

                                                                      Context clear/save control allows the processor to
                                                                        continue where it left off or start with a clean context when
                                                                        leaving the power-down state.

                                                                 8  REV. 0
                                                                                                                                                                                                ADSP-218xN Series

The RESET pin also can be used to terminate power-                        When the IDLE (n) instruction is used, it effectively slows
  down.                                                                     down the processor's internal clock and thus its response
                                                                            time to incoming interrupts. The one-cycle response time
Power-down acknowledge pin (PWDACK) indicates                             of the standard idle state is increased by n, the clock divisor.
  when the processor has entered power-down.                                When an enabled interrupt is received, ADSP-218xN series
                                                                            members remain in the idle state for up to a maximum of n
Idle                                                                        processor cycles (n = 16, 32, 64, or 128) before resuming
When the ADSP-218xN is in the Idle Mode, the processor                      normal operation.
waits indefinitely in a low-power state until an interrupt
occurs. When an unmasked interrupt occurs, it is serviced;                  When the IDLE (n) instruction is used in systems that have
execution then continues with the instruction following the                 an externally generated serial clock (SCLK), the serial clock
IDLE instruction. In Idle mode IDMA, BDMA, and auto-                        rate may be faster than the processor's reduced internal
buffer cycle steals still occur.                                            clock rate. Under these conditions, interrupts must not be
                                                                            generated at a faster rate than can be serviced, due to the
Slow Idle                                                                   additional time the processor takes to come out of the idle
The IDLE instruction is enhanced on ADSP-218xN series                       state (a maximum of n processor cycles).
members to let the processor's internal clock signal be
slowed, further reducing power consumption. The reduced                     SYSTEM INTERFACE
clock frequency, a programmable fraction of the normal                      Figure 1 shows typical basic system configurations with the
clock rate, is specified by a selectable divisor given in the               ADSP-218xN series, two serial devices, a byte-wide
IDLE instruction.                                                           EPROM, and optional external program and data overlay
                                                                            memories (mode-selectable). Programmable wait state gen-
The format of the instruction is:                                           eration allows the processor to connect easily to slow periph-
                                                                            eral devices. ADSP-218xN series members also provide
IDLE (N);                                                                   four external interrupts and two serial ports or six external
                                                                            interrupts and one serial port. Host Memory Mode allows
where N = 16, 32, 64, or 128. This instruction keeps the                    access to the full external data bus, but limits addressing to
processor fully functional, but operating at the slower clock               a single address bit (A0). Through the use of external hard-
rate. While it is in this state, the processor's other internal             ware, additional system peripherals can be added in this
clock signals, such as SCLK, CLKOUT, and timer clock,                       mode to generate and latch address signals.
are reduced by the same ratio. The default form of the in-
struction, when no clock divisor is given, is the standard
IDLE instruction.

                                FULL MEMORY MODE                                                                                                                                                HOST MEMORY MODE

                                ADSP-218xN                                                                                                                                                           ADSP-218xN
                                                                                                                                                                                                CLKIN
                  1/2X CLOCK    CLKIN                                                                                                                                             1/2X CLOCK
                        OR                                                                                                                                                              OR
                                XTAL       ADDR130 14      A130                                                                                                                               XTAL
                   CRYSTAL                                                                                                                                                         CRYSTAL      FL02
                                FL02                       D2316 A0A21                                                                                                                                               1
                        SERIAL                                                                                                                                                         SERIAL                    A0
                        DEVICE                                                                                                                                                         DEVICE
                        SERIAL  IRQ2/PF7           24       D158             BYTE                                                                                                              IRQ2/PF7                    16
                        DEVICE                                              MEMORY                                                                                                      SERIAL
                                IRQE/PF4 DATA230                  DATA                                                                                                                 DEVICE  IRQE/PF4 DATA238
REV. 0
                                IRQL0/PF5                                                                                                                                         SYSTEM        IRQL0/PF5
                                IRQL1/PF6                                                                                                                                      INTERFACE
                                              BMS                  CS                                                                                                                           IRQL1/PF6        BMS
                                                                                                                                                                                     OR
                                              WR            A100                                                                                                            CONTROLLER        MODE D/PF3       WR

                                MODE D/PF3       RD         systeDADm212333i008nterfAADDCaDDAAScDDTTeAARRdi2a(0Pg4ErI8O/MRaTOLVImWEPOESMHOCRPOEhAAL8RReAKCTAYrIYEOeLNSS)                     MODE C/PF2       RD
                                MODE C/PF2    IOMS                                            PM SEGMENTS                                                                                       MODE A/PF0
                                MODE A/PF0
                                MODE B/PF1    DPMMSSInsert                                         TWO 8K                                                                                       MODE B/PF1
                                                                                              DM SEGMENTS
                                    SPORT1     CMS                                                                                                                                              SPORT1           IOMS
                                SCLK1
                                RFS1 OR IRQ0                                                                                                                                                    SCLK1
                                TFS1 OR IRQ1                                                                                                                                                    RFS1 OR IRQ0
                                DT1 OR FO                                                                                                                                                       TFS1 OR IRQ1
                                DR1 OR FI
                                                                                                                                                                                                DT1 OR FO
                                  SPORT0
                                                                                                                                                                                                DR1 OR FI        PMS
                                SCLK0         BR                                                                                                                                                                 DMS
                                                                                                                                                                                                 SPORT0          CMS
                                RFS0          BG                                                                                                                                                SCLK0
                                                                                                                                                                                                RFS0               BR
                                TFS0          BGH                                                                                                                                               TFS0               BG
                                                                                                                                                                                                DT0

                                DT0           PWD                                                                                                                                               DR0                    BGH
                                                                                                                                                                                                                       PWD
                                DR0        PWDACK                                                                                                                                               IDMA PORT
                                                                                                                                                                                                IRD/D6           PWDACK
                                                                                                                                                                                                IWR/D7
                                                                                                                                                                                                IS/D4

                                                                                                                                                                                                IAL/D5
                                                                                                                                                                                                IACK/D3

                                                                                                                                                                                                        IAD15-0
                                                                                                                                                                                                16

                                                        Figure 1. Basic System Interface

                                                                       9
ADSP-218xN Series                                               RESET
                                                                The RESET signal initiates a master reset of the ADSP-
Clock Signals                                                   218xN. The RESET signal must be asserted during the
ADSP-218xN series members can be clocked by either a            power-up sequence to assure proper initialization. RESET
crystal or a TTL-compatible clock signal.                       during initial power-up must be held long enough to allow
                                                                the internal clock to stabilize. If RESET is activated any time
The CLKIN input cannot be halted, changed during oper-          after power-up, the clock continues to run and does not
ation, nor operated below the specified frequency during        require stabilization time.
normal operation. The only exception is while the processor
is in the power-down state. For additional information, refer   The power-up sequence is defined as the total time required
to the ADSP-218x DSP Hardware Reference, for detailed           for the crystal oscillator circuit to stabilize after a valid VDD
information on this power-down feature.                         is applied to the processor, and for the internal phase-locked
                                                                loop (PLL) to lock onto the specific crystal frequency. A
If an external clock is used, it should be a TTL-compatible     minimum of 2000 CLKIN cycles ensures that the PLL has
signal running at half the instruction rate. The signal is      locked, but does not include the crystal oscillator start-up
connected to the processor's CLKIN input. When an exter-        time. During this power-up sequence the RESET signal
nal clock is used, the XTAL pin must be left unconnected.       should be held low. On any subsequent resets, the RESET
                                                                signal must meet the minimum pulse-width specification
ADSP-218xN series members use an input clock with a             (tRSP).
frequency equal to half the instruction rate; a 40 MHz input
clock yields a 12.5 ns processor cycle (which is equivalent     The RESET input contains some hysteresis; however, if an
to 80 MHz). Normally, instructions are executed in a single     RC circuit is used to generate the RESET signal, the use of
processor cycle. All device timing is relative to the internal  an external Schmitt trigger is recommended.
instruction clock rate, which is indicated by the CLKOUT
signal when enabled.                                            The master reset sets all internal stack pointers to the empty
                                                                stack condition, masks all interrupts, and clears the MSTAT
Because ADSP-218xN series members include an on-chip            register. When RESET is released, if there is no pending
oscillator circuit, an external crystal may be used. The        bus request and the chip is configured for booting, the boot-
crystal should be connected across the CLKIN and XTAL           loading sequence is performed. The first instruction is
pins, with two capacitors connected as shown in Figure 2.       fetched from on-chip program memory location 0x0000
Capacitor values are dependent on crystal type and should       once boot loading completes.
be specified by the crystal manufacturer. A parallel-
resonant, fundamental frequency, microprocessor-grade           POWER SUPPLIES
crystal should be used.                                         ADSP-218xN series members have separate power supply
                                                                connections for the internal (VDDINT) and external (VDDEXT)
A clock output (CLKOUT) signal is generated by the pro-         power supplies. The internal supply must meet the 1.8 V
cessor at the processor's cycle rate. This can be enabled and   requirement. The external supply can be connected to a
disabled by the CLKODIS bit in the SPORT0 Autobuffer            1.8 V, 2.5 V, or 3.3 V supply. All external supply pins must
Control Register.                                               be connected to the same supply. All input and I/O pins can
                                                                tolerate input voltages up to 3.6 V, regardless of the external
CLKIN  XTAL  CLKOUT                                             supply voltage. This feature provides maximum flexibility
                                                                in mixing 1.8 V, 2.5 V, or 3.3 V components.
       DSP

Figure 2. External Crystal Connections

                                        10                    REV. 0
                                                                 ADSP-218xN Series

MODES OF OPERATION
The ADSP-218xN series modes of operation appear in
Table 7.

Table 7. Modes of Operation

Mode D Mode C Mode B Mode A Booting Method

X       0  0                 0  BDMA feature is used to load the first 32 program memory words

                                from the byte memory space. Program execution is held off until all

                                32 words have been loaded. Chip is configured in Full Memory
                                Mode.1

X       0  1                 0  No automatic boot operations occur. Program execution starts at

                                external memory location 0. Chip is configured in Full Memory

                                Mode. BDMA can still be used, but the processor does not automat-

                                ically use or wait for these operations.

0       1  0                 0  BDMA feature is used to load the first 32 program memory words

                                from the byte memory space. Program execution is held off until all

                                32 words have been loaded. Chip is configured in Host Mode. IACK

                                has active pull-down. (Requires additonal hardware.)

0       1  0                 1  IDMA feature is used to load any internal memory as desired.

                                Program execution is held off until the host writes to internal

                                program memory location 0. Chip is configured in Host Mode.
                                IACK has active pull-down.1

1       1  0                 0  BDMA feature is used to load the first 32 program memory words

                                from the byte memory space. Program execution is held off until all

                                32 words have been loaded. Chip is configured in Host Mode; IACK

                                requires external pull-down. (Requires additonal hardware.)

1       1  0                 1  IDMA feature is used to load any internal memory as desired.

                                Program execution is held off until the host writes to internal

                                program memory location 0. Chip is configured in Host Mode.
                                IACK requires external pull-down.1

1Considered as standard operating settings. Using these configurations allows for easier design and better memory management.

Setting Memory Mode                                              Active Configuration
Memory Mode selection for the ADSP-218xN series is               Active Configuration involves the use of a three-statable
made during chip reset through the use of the Mode C pin.        external driver connected to the Mode C pin. A driver's
This pin is multiplexed with the DSP's PF2 pin, so care must     output enable should be connected to the DSP's RESET
be taken in how the mode selection is made. The two meth-        signal such that it only drives the PF2 pin when RESET is
ods for selecting the value of Mode C are active and passive.    active (low). When RESET is deasserted, the driver should
                                                                 be three-state, thus allowing full use of the PF2 pin as either
Passive Configuration                                            an input or output. To minimize power consumption during
Passive Configuration involves the use of a pull-up or pull-     power-down, configure the programmable flag as an output
down resistor connected to the Mode C pin. To minimize           when connected to a three-stated buffer. This ensures that
power consumption, or if the PF2 pin is to be used as            the pin will be held at a constant level, and will not oscillate
an output in the DSP application, a weak pull-up or pull-        should the three-state driver's level hover around the logic
down resistance, on the order of 10 k, can be used. This         switching point.
value should be sufficient to pull the pin to the desired level
and still allow the pin to operate as a programmable flag        IDMA ACK Configuration
output without undue strain on the processor's output            Mode D = 0 and in host mode: IACK is an active, driven
driver. For minimum power consumption during power-              signal and cannot be "wire ORed." Mode D = 1 and in host
down, reconfigure PF2 to be an input, as the pull-up or pull-    mode: IACK is an open drain and requires an external
down resistance will hold the pin in a known state, and will     pull-down, but multiple IACK pins can be "wire ORed"
not switch.                                                      together.

REV. 0                                              11
ADSP-218xN Series                                            Refer to Figure 3 through Figure 8, Table 8 on page 14, and
                                                             Table 9 on page 14 for PM and DM memory allocations in
MEMORY ARCHITECTURE                                          the ADSP-218xN series.
The ADSP-218xN series provides a variety of memory and
peripheral interface options. The key functional groups are
Program Memory, Data Memory, Byte Memory, and I/O.

        PROGRAM MEMORY           PROGRAM MEMORY                      DATA MEMORY
              MODEB = 1                MODEB = 0

0X3FFF                   0X3FFF    PM OVERLAY 1,2            0X3FFF
                                   (EXTERNAL PM)
        RESERVED         0X2000     PM OVERLAY 0             0X3FE0   32 MEMORY-MAPPED
                         0X1FFF                              0X3FDF  CONTROL REGISTERS
0X2000  EXTERNAL PM      0X1000       (RESERVED)             0X3000
0X1FFF                   0X0FFF                              0X2FFF      4064 RESERVED
                         0X0000        RESERVED              0X2000            WORDS
0X0000                                                       0X1FFF
                                     INTERNAL PM                         INTERNAL DM
                                                             0X0000
                                                                        DM OVERLAY 1,2
                                                                         (EXTERNAL DM)
                                                                         DM OVERLAY 0

                                                                           (RESERVED)

                     Figure 3. ADSP-2184 Memory Architecture

        PROGRAM MEMORY           PROGRAM MEMORY                      DATA MEMORY
              MODEB = 1               MODEB = 0

0X3FFF                   0X3FFF    PM OVERLAY 1,2            0X3FFF
                                    (EXTERNAL PM)
        RESERVED         0X2000     PM OVERLAY 0             0X3FE0   32 MEMORY-MAPPED
                         0X1FFF                              0X3FDF  CONTROL REGISTERS
                                      (RESERVED)
                                                                          INTERNAL DM

0X2000  EXTERNAL PM              INTERNAL PM                 0X2000  DM OVERLAY 1,2
0X1FFF                                                       0X1FFF  (EXTERNAL DM)

0X0000                                                       0X0000   DM OVERLAY 0
                                                                      (INTERNAL DM)

                         0X0000

                     Figure 4. ADSP-2185 Memory Architecture

        PROGRAM MEMORY           PROGRAM MEMORY                      DATA MEMORY
              MODEB = 1               MODEB = 0

0X3FFF                   0X3FFF    PM OVERLAY 1,2            0X3FFF
                                   (EXTERNAL PM)
        RESERVED         0X2000     PM OVERLAY 0             0X3FE0   32 MEMORY-MAPPED
                         0X1FFF                              0X3FDF  CONTROL REGISTERS
                                      (RESERVED)
                                                                          INTERNAL DM

0X2000  EXTERNAL PM              INTERNAL PM                 0X2000  DM OVERLAY 1,2
0X1FFF                                                       0X1FFF  (EXTERNAL DM)

0X0000                                                       0X0000  DM OVERLAY 0
                                                                       (RESERVED)

                         0X0000

                     Figure 5. ADSP-2186 Memory Architecture                            REV. 0
                                              12
                                                                    ADSP-218xN Series

                PROGRAM MEMORY           PROGRAM MEMORY             DATA MEMORY
                      MODEB = 1               MODEB = 0

        0X3FFF                   0X3FFF    PM OVERLAY 1,2   0X3FFF
                                           (EXTERNAL PM)
                RESERVED         0X2000   PM OVERLAY 0,4,5  0X3FE0   32 MEMORY-MAPPED
                                 0X1FFF     (INTERNAL PM)   0X3FDF  CONTROL REGISTERS

                                                                         INTERNAL DM

        0X2000  EXTERNAL PM              INTERNAL PM        0X2000   DM OVERLAY 1,2
        0X1FFF                                              0X1FFF    (EXTERNAL DM)

        0X0000                                              0X0000  DM OVERLAY 0,4,5
                                                                      (INTERNAL DM)

                                 0X0000

                          Figure 6. ADSP-2187 Memory Architecture

                PROGRAM MEMORY           PROGRAM MEMORY                DATA MEMORY
                      MODEB = 1               MODEB = 0
                                                                     32 MEMORY-MAPPED
        0x3FFF                   0x3FFF    PM OVERLAY 1,2   0x3FFF  CONTROL REGISTERS
                                           (EXTERNAL PM)    0x3FE0
                RESERVED         0x2000                     0x3FDF       INTERNAL DM
                                 0x1FFF      PM OVERLAY
                                                 0,4,5,6,7  0x2000     DM OVERLAY 1,2
                                                            0x1FFF      (EXTERNAL DM)
                                            (INTERNAL PM)
                                                            0x0000        DM OVERLAY
        0x2000  EXTERNAL PM              INTERNAL PM                         0,4,5,6,7,8
        0x1FFF
                                 0x0000                                  (INTERNAL DM)
        0x0000

                          Figure 7. ADSP-2188 Memory Architecture

                PROGRAM MEMORY           PROGRAM MEMORY             DATA MEMORY
                      MODEB = 1               MODEB = 0

        0X3FFF                   0X3FFF    PM OVERLAY 1,2   0X3FFF
                                           (EXTERNAL PM)
                RESERVED         0X2000                     0X3FE0   32 MEMORY-MAPPED
                                 0X1FFF   PM OVERLAY 0,4,5  0X3FDF  CONTROL REGISTERS
                                            (INTERNAL PM)
                                                                         INTERNAL DM

        0X2000  EXTERNAL PM              INTERNAL PM        0X2000  DM OVERLAY 1,2
        0X1FFF                                              0X1FFF  (EXTERNAL DM)
                                 0X0000
        0X0000                                              0X0000     DM OVERLAY
                                                                          0,4,5,6,7

                                                                     (INTERNAL DM)

                          Figure 8. ADSP-2189 Memory Architecture

REV. 0                                   13
ADSP-218xN Series                                           Program Memory (Host Mode) allows access to all internal
                                                            memory. External overlay access is limited by a single exter-
Program Memory                                              nal address line (A0). External program execution is not
Program Memory (Full Memory Mode) is a 24-bit-wide          available in host mode due to a restricted data bus that is
space for storing both instruction opcodes and data. The    only 16 bits wide.
ADSP-218xN series has up to 48K words of Program
Memory RAM on chip, and the capability of accessing up
to two 8K external memory overlay spaces, using the exter-
nal data bus.

Table 8. PMOVLAY Bits

Processor       PMOVLAY         Memory                      A13             A12 0
ADSP-2184N                      Not Applicable              Not Applicable  Not Applicable
                No Internal
ADSP-2185N      Overlay Region  Internal Overlay            Not Applicable  Not Applicable
ADSP-2186N      0               Not Applicable              Not Applicable  Not Applicable
                No Internal
ADSP-2187N      Overlay Region  Internal Overlay            Not Applicable  Not Applicable
ADSP-2188N      0, 4, 5         Internal Overlay            Not Applicable  Not Applicable
ADSP-2189N      0, 4, 5, 6, 7   Internal Overlay            Not Applicable  Not Applicable
All Processors  0, 4, 5         External Overlay 1          0               13 LSBs of Address Between 0x2000 and
                1                                                           0x3FFF
                                                                            13 LSBs of Address Between 0x2000 and
All Processors 2                External Overlay 2 1                        0x3FFF

Data Memory                                                 plete in one cycle. Accesses to external memory are timed
Data Memory (Full Memory Mode) is a 16-bit-wide space       using the wait states specified by the DWAIT register and
used for the storage of data variables and for memory-      the wait state mode bit.
mapped control registers. The ADSP-218xN series has up
to 56K words of Data Memory RAM on-chip. Part of this       Data Memory (Host Mode) allows access to all internal
space is used by 32 memory-mapped registers. Support also   memory. External overlay access is limited by a single exter-
exists for up to two 8K external memory overlay spaces      nal address line (A0).
through the external data bus. All internal accesses com-

Table 9. DMOVLAY Bits

Processor       DMOVLAY              Memory                      A13             A12 0
ADSP-2184N                           Not Applicable              Not Applicable
                No Internal Overlay                                              Not Applicable
ADSP-2185N      Region               Internal Overlay            Not Applicable
ADSP-2186N      0                    Not Applicable              Not Applicable  Not Applicable
                No Internal Overlay                                              Not Applicable
ADSP-2187N      Region               Internal Overlay            Not Applicable
ADSP-2188N      0, 4, 5              Internal Overlay            Not Applicable  Not Applicable
ADSP-2189N      0, 4, 5, 6, 7, 8     Internal Overlay            Not Applicable  Not Applicable
All Processors  0, 4, 5, 6, 7        External Overlay 1          0               Not Applicable
                1                                                                13 LSBs of Address
                                     External Overlay 2          1               Between 0x0000
All Processors 2                                                                 and 0x1FFF
                                                                                 13 LSBs of Address
                                                                                 Between 0x0000
                                                                                 and 0x1FFF

                                                           14                  REV. 0
                                                                               ADSP-218xN Series

Memory-Mapped Registers (New to the ADSP-218xM                                          WAIT STATE CONTROL
and N series)
ADSP-218xN series members have three memory-mapped               W01 ==AIRN2TN1AO15SNR+TGM1A11I4DATNMWELGO1A1MM3FDITROOE1ODD12(PMEEW1I(S01OP1AIETWWnILOT1sEAA1,0eC7IIDrTT)TtW,391WDAWIaT8I1AiO,tIIWTOS,71AWtIaOIATtWe26I1TAC0IITo51O30nW=t3Ar412o=INTlN1+3R1 W1egAW21IiOIsATtWIeST11ArTSIATT0T10AETSE,DSM, (0X3FFE)
registers that differ from other ADSP-21xx Family DSPs.
The slight modifications to these registers (Wait State Con-            RANGING FROM 0 TO 15)
trol, Programmable Flag and Composite Select Control,
and System Control) provide the ADSP-218xN's wait state                      Figure 9. Wait State Control Register
and BMS control features. Default bit values at reset are
shown; if no value is shown, the bit is undefined at reset.    Composite Memory Select
Reserved bits are shown on a grey field. These bits should     ADSP-218xN series members have a programmable
always be written with zeros.                                  memory select signal that is useful for generating memory
                                                               select signals for memories mapped to more than one space.
I/O Space (Full Memory Mode)                                   The CMS signal is generated to have the same timing as
ADSP-218xN series members support an additional exter-         each of the individual memory select signals (PMS, DMS,
nal memory space called I/O space. This space is designed      BMS, IOMS) but can combine their functionality. Each bit
to support simple connections to peripherals (such as data     in the CMSSEL register, when set, causes the CMS signal
converters and external registers) or to bus interface ASIC    to be asserted when the selected memory select is asserted.
data registers. I/O space supports 2048 locations of 16-bit    For example, to use a 32K word memory to act as both
wide data. The lower eleven bits of the external address bus   program and data memory, set the PMS and DMS bits in
are used; the upper three bits are undefined.                  the CMSSEL register and use the CMS pin to drive the chip
                                                               select of the memory, and use either DMS or PMS as the
Two instructions were added to the core ADSP-2100              additional address bit.
Family instruction set to read from and write to I/O memory
space. The I/O space also has four dedicated three-bit wait    The CMS pin functions like the other memory select signals
state registers, IOWAIT03 as shown in Figure 9, which in      with the same timing and bus request logic. A 1 in the enable
combination with the wait state mode bit, specify up to 15     bit causes the assertion of the CMS signal at the same time
wait states to be automatically generated for each of four     as the selected memory select signal. All enable bits default
regions. The wait states act on address ranges, as shown       to 1 at reset, except the BMS bit.
in Table 10.
                                                               See Figure 10 and Figure 11 for illustration of the program-
Note: In Full Memory Mode, all 2048 locations of I/O space     mable flag and composite control register and the system
are directly addressable. In Host Memory Mode, only            control register.
address pin A0 is available; therefore, additional logic is
required externally to achieve complete addressability of the
2048 I/O space locations.

Table 10. Wait States

Address Range  Wait State Register                               PROGRAMMABLE FLAG AND COMPOSITE       DM(0X3FE6)
0x0000x1FF                                                                         SELECT CONTROL
0x2000x3FF    IOWAIT0 and Wait State Mode
0x4000x5FF    Select Bit                                      15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
0x6000x7FF    IOWAIT1 and Wait State Mode
               Select Bit                                      11 11101100000000
               IOWAIT2 and Wait State Mode
               Select Bit                                      BMWAIT  CMSSEL  PFT YP E
               IOWAIT3 and Wait State Mode                             0 = D ISA BL E CMS 0 = IN PU T
               Select Bit                                              1 = ENA BL E CMS 1 = O UT PUT

                                                               (WHERE BIT: 11-IOM, 10-BM, 9-DM, 8-PM)

                                                               Figure 10. Programmable Flag and Composite Control
                                                               Register

REV. 0                                      15
ADSP-218xN Series

                   SYSTEM CONTROL                                                          BDMA CONTROL

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0                                 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
0 0 0 0 0 1 0 0 0 0 0 0 0 1 1 1 DM(0X3FFF)
                                                                      0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 DM (0x3FE3)

RESERVED           RESERVED, ALWAYS   PWAIT                                 BMPAGE          BDMA        BTYPE
  SET TO 0                   SET TO 0  PROGRAM MEMORY                                     OVERLAY
                                       WAIT STATES                                                        BDIR
SPORT0 ENABLE                                                                                BITS         0 = LOAD FROM BM
0 = DISABLE                                                                          (SEE TABLE 12)       1 = STORE TO BM
1 = ENABLE                                                                                           BCR
                    DI SA BL E BMS                                                                   0 = RUN DURING BDMA
     SPORT1 ENABLE  0 = EN AB LE BMS                                                                 1 = HALT DURING BDMA
     0 = DISABLE    1 = DISABL E BMS
     1 = ENABLE
                                                                             Figure 12. BDMA Control Register

SPORT1 CONFIGURE                                               The BDMA circuit supports four different data formats that
0 = FI, FO, IRQ0, IRQ1, SC LK                                  are selected by the BTYPE register field. The appropriate
1 = SPORT1                                                     number of 8-bit accesses are done from the byte memory
                                                                space to build the word size selected. Table 11 shows the
NOTE: RESERVED BITS ARE SHOWN ON A GRAY FIELD. THESE BITS       data formats supported by the BDMA circuit.
           SHOULD ALWAYS BE WRITTEN WITH ZEROS.

Figure 11. System Control Register

Byte Memory Select                                              Table 11. Data Formats
The ADSP-218xN's BMS disable feature combined with
the CMS pin allows use of multiple memories in the byte               BTYPE  Internal      Word Size Alignment
memory space. For example, an EPROM could be attached                 00     Memory Space
to the BMS select, and a flash memory could be connected                                   24        Full Word
to CMS. Because at reset BMS is enabled, the EPROM                    01     Program
would be used for booting. After booting, software could              10     Memory        16        Full Word
disable BMS and set the CMS signal to respond to BMS,                 11     Data Memory
enabling the flash memory.                                                   Data Memory   8         MSBs
                                                                             Data Memory
Byte Memory                                                                                8         LSBs
The byte memory space is a bidirectional, 8-bit-wide,
external memory space used to store programs and data.          Unused bits in the 8-bit data memory formats are filled with
Byte memory is accessed using the BDMA feature. The byte        0s. The BIAD register field is used to specify the starting
memory space consists of 256 pages, each of which is            address for the on-chip memory involved with the transfer.
16K  8 bits.                                                    The 14-bit BEAD register specifies the starting address for
                                                                the external byte memory space. The 8-bit BMPAGE reg-
The byte memory space on the ADSP-218xN series sup-             ister specifies the starting page for the external byte memory
ports read and write operations as well as four different data  space. The BDIR register field selects the direction of the
formats. The byte memory uses data bits 158 for data. The      transfer. Finally, the 14-bit BWCOUNT register specifies
byte memory uses data bits 2316 and address bits 130          the number of DSP words to transfer and initiates the
to create a 22-bit address. This allows up to a 4 meg  8        BDMA circuit transfers.
(32 megabit) ROM or RAM to be used without glue logic.
All byte memory accesses are timed by the BMWAIT reg-           BDMA accesses can cross page boundaries during sequen-
ister and the wait state mode bit.                              tial addressing. A BDMA interrupt is generated on the com-
                                                                pletion of the number of transfers specified by the
Byte Memory DMA (BDMA, Full Memory Mode)                        BWCOUNT register.
The byte memory DMA controller (Figure 12) allows
loading and storing of program instructions and data using      The BWCOUNT register is updated after each transfer so
the byte memory space. The BDMA circuit is able to access       it can be used to check the status of the transfers. When
the byte memory space while the processor is operating          it reaches zero, the transfers have finished and a BDMA
normally and steals only one DSP cycle per 8-, 16-, or 24-      interrupt is generated. The BMPAGE and BEAD registers
bit word transferred.                                           must not be accessed by the DSP during BDMA operations.

                                                                The source or destination of a BDMA transfer will always
                                                                be on-chip program or data memory.

                                                                When the BWCOUNT register is written with a nonzero
                                                                value the BDMA circuit starts executing byte memory
                                                                accesses with wait states set by BMWAIT. These accesses
                                                                continue until the count reaches zero. When enough access-
                                                                es have occurred to create a destination word, it is trans-
                                                                ferred to or from on-chip memory. The transfer takes one

                                                                16                                           REV. 0
                                                                           ADSP-218xN Series

DSP cycle. DSP accesses to external memory have priority       Table 12. IDMA/BDMA Overlay Bits
over BDMA byte memory accesses.
                                                               Processor   IDMA/BDMA             IDMA/BDMA
The BDMA Context Reset bit (BCR) controls whether the                      PMOVLAY               DMOVLAY
processor is held off while the BDMA accesses are occur-       ADSP-2184N
ring. Setting the BCR bit to 0 allows the processor to con-    ADSP-2185N  0                     0
tinue operations. Setting the BCR bit to 1 causes the          ADSP-2186N  0                     0
processor to stop execution while the BDMA accesses are        ADSP-2187N  0                     0
occurring, to clear the context of the processor, and start    ADSP-2188N  0, 4, 5               0, 4, 5
execution at address 0 when the BDMA accesses have             ADSP-2189N  0, 4, 5, 6, 7         0, 4, 5, 6, 7, 8
completed.
                                                                           0, 4, 5               0, 4, 5, 6, 7
The BDMA overlay bits specify the OVLAY memory blocks
to be accessed for internal memory. Set these bits as indi-    The IDMA port has a 16-bit multiplexed address and data
cated in.                                                      bus and supports 24-bit program memory. The IDMA port
                                                               is completely asynchronous and can be written while the
Note: BDMA cannot access external overlay memory               ADSP-218xN is operating at full speed.
regions 1 and 2.
                                                               The DSP memory address is latched and then automatically
The BMWAIT field, which has four bits on ADSP-218xN            incremented after each IDMA transaction. An external
series members, allows selection up to 15 wait states for      device can therefore access a block of sequentially addressed
BDMA transfers.                                                memory by specifying only the starting address of the block.
                                                               This increases throughput as the address does not have to
Internal Memory DMA Port (IDMA Port; Host Memory               be sent for each memory access.
Mode)
The IDMA Port provides an efficient means of communi-          IDMA Port access occurs in two phases. The first is the
cation between a host system and ADSP-218xN series             IDMA Address Latch cycle. When the acknowledge is as-
members. The port is used to access the on-chip program        serted, a 14-bit address and 1-bit destination type can be
memory and data memory of the DSP with only one DSP            driven onto the bus by an external device. The address spec-
cycle per word overhead. The IDMA port cannot, however,        ifies an on-chip memory location, the destination type spec-
be used to write to the DSP's memory-mapped control reg-       ifies whether it is a DM or PM access. The falling edge of
isters. A typical IDMA transfer process is shown as follows:   the IDMA address latch signal (IAL) or the missing edge of
                                                               the IDMA select signal (IS) latches this value into the
1. Host starts IDMA transfer.                                  IDMAA register.

2. Host checks IACK control line to see if the DSP is          Once the address is stored, data can be read from, or written
     busy.                                                     to, the ADSP-218xN's on-chip memory. Asserting the
                                                               select line (IS) and the appropriate read or write line (IRD
3. Host uses IS and IAL control lines to latch either the      and IWR respectively) signals the ADSP-218xN that a par-
     DMA starting address (IDMAA) or the PM/DM                 ticular transaction is required. In either case, there is a one-
     OVLAY selection into the DSP's IDMA control regis-        processor-cycle delay for synchronization. The memory
     ters. If Bit 15 = 1, the value of bits 70 represent the  access consumes one additional processor cycle.
     IDMA overlay; bits 148 must be set to 0. If Bit 15 = 0,
     the value of Bits 130 represent the starting address     Once an access has occurred, the latched address is auto-
     of internal memory to be accessed and Bit 14 reflects     matically incremented, and another access can occur.
     PM or DM for access. Set IDDMOVLAY and
     IDPMOVLAY bits in the IDMA overlay register as            Through the IDMAA register, the DSP can also specify the
     indicted in Table 12.                                     starting address and data format for DMA operation.
                                                               Asserting the IDMA port select (IS) and address latch
4. Host uses IS and IRD (or IWR) to read (or write) DSP        enable (IAL) directs the ADSP-218xN to write the address
     internal memory (PM or DM).                               onto the IAD140 bus into the IDMA Control Register
                                                               (Figure 13). If Bit 15 is set to 0, IDMA latches the address.
5. Host checks IACK line to see if the DSP has completed       If Bit 15 is set to 1, IDMA latches into the OVLAY register.
     the previous IDMA operation.                              This register, also shown in Figure 13, is memory-mapped
                                                               at address DM (0x3FE0). Note that the latched address
6. Host ends IDMA transfer.                                    (IDMAA) cannot be read back by the host.

                                                               When Bit 14 in 0x3FE7 is set to zero, short reads use the
                                                               timing shown in Figure 34 on page 37. When Bit 14 in
                                                               0x3FE7 is set to 1, timing in Figure 35 on page 38 applies
                                                               for short reads in short read only mode. Set IDDMOVLAY

REV. 0  17
ADSP-218xN Series                                             IDMA Port Booting
                                                              ADSP-218xN series members can also boot programs
and IDPMOVLAY bits in the IDMA overlay register as            through its Internal DMA port. If Mode C = 1, Mode B =
indicated in Table 12. Refer to the ADSP-218x DSP Hard-       0, and Mode A = 1, the ADSP-218xN boots from the IDMA
ware Reference for additional details.                        port. IDMA feature can load as much on-chip memory as
                                                              desired. Program execution is held off until the host writes
Note: In full memory mode all locations of 4M-byte            to on-chip program memory location 0.
memory space are directly addressable. In host memory
mode, only address pin A0 is available, requiring additional  BUS REQUEST AND BUS GRANT
external logic to provide address information for the byte.   ADSP-218xN series members can relinquish control of the
                                                              data and address buses to an external device. When the
                     IDMA OVERLAY                             external device requires access to memory, it asserts the Bus
                                                              Request (BR) signal. If the ADSP-218xN is not performing
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0                         an external memory access, it responds to the active BR
                                                              input in the following processor cycle by:
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 DM (0x3FE7)
                                                               Three-stating the data and address buses and the PMS,
RESERVED SET TO 0  IDDMOVLAY IDPMOVLAY                          DMS, BMS, CMS, IOMS, RD, WR output drivers,
RESERVED SET TO 0          (SEE TABLE 12)
                                                               Asserting the bus grant (BG) signal, and
                   SHORT READ ONLY
                   0 = DISABLE                                 Halting program execution.
                   1 = ENABLE
                                                              If Go Mode is enabled, the ADSP-218xN will not halt
IDMA CONTROL (U = UNDEFINED AT RESET)                         program execution until it encounters an instruction that
                                                              requires an external memory access.
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
                                                              If an ADSP-218xN series member is performing an external
0 U U U U U U U U U U U U U U U DM (0x3FE0)                   memory access when the external device asserts the BR
                                                              signal, it will not three-state the memory interfaces nor
IDMAA ADDRESS                                                 assert the BG signal until the processor cycle after the access
                                                              completes. The instruction does not need to be completed
RESERVED SET TO 0  IDMAD DESTINATION MEMORY                   when the bus is granted. If a single instruction requires two
                   TYPE                                       external memory accesses, the bus will be granted between
                   0 = PM                                     the two accesses.
                   1 = DM
                                                              When the BR signal is released, the processor releases the
NOTE: RESERVED BITS ARE SHOWN ON A GRAY FIELD. THESE          BG signal, re-enables the output drivers, and continues
           BITS SHOULD ALWAYS BE WRITTEN WITH ZEROS.          program execution from the point at which it stopped.

Figure 13. IDMA OVLAY/Control Registers                       The bus request feature operates at all times, including
                                                              when the processor is booting and when RESET is active.
Bootstrap Loading (Booting)
ADSP-218xN series members have two mechanisms to              The BGH pin is asserted when an ADSP-218xN series
allow automatic loading of the internal program memory        member requires the external bus for a memory or BDMA
after reset. The method for booting is controlled by the      access, but is stopped. The other device can release the bus
Mode A, B, and C configuration bits.                          by deasserting bus request. Once the bus is released, the
                                                              ADSP-218xN deasserts BG and BGH and executes the
When the mode pins specify BDMA booting, the ADSP-            external memory access.
218xN initiates a BDMA boot sequence when reset is
released.                                                     FLAG I/O PINS
                                                              ADSP-218xN series members have eight general-purpose
The BDMA interface is set up during reset to the following    programmable input/output flag pins. They are controlled
defaults when BDMA booting is specified: the BDIR,            by two memory-mapped registers. The PFTYPE register
BMPAGE, BIAD, and BEAD registers are set to 0, the            determines the direction, 1 = output and 0 = input. The
BTYPE register is set to 0 to specify program memory 24-      PFDATA register is used to read and write the values on the
bit words, and the BWCOUNT register is set to 32. This        pins. Data being read from a pin configured as an input is
causes 32 words of on-chip program memory to be loaded        synchronized to the ADSP-218xN's clock. Bits that are pro-
from byte memory. These 32 words are used to set up the       grammed as outputs will read the value being output. The
BDMA to load in the remaining program code. The BCR           PF pins default to input during reset.
bit is also set to 1, which causes program execution to be
held off until all 32 words are loaded into on-chip program
memory. Execution then begins at address 0.

The ADSP-2100 Family development software (Revision
5.02 and later) fully supports the BDMA booting feature
and can generate byte memory space-compatible boot code.

The IDLE instruction can also be used to allow the proces-
sor to hold off execution while booting continues through
the BDMA interface. For BDMA accesses while in Host
Mode, the addresses to boot memory must be constructed
externally to the ADSP-218xN. The only memory address
bit provided by the processor is A0.

                                                      18    REV. 0
                                                                ADSP-218xN Series

In addition to the programmable flags, ADSP-218xN series        if the RESET pin is being used as a method of setting the
members have five fixed-mode flags, FI, FO, FL0, FL1, and       value of the mode pins, the effects of an emulator reset must
FL2. FL0FL2 are dedicated output flags. FI and FO are          be taken into consideration.
available as an alternate configuration of SPORT1.
                                                                One method of ensuring that the values located on the mode
Note: Pins PF0, PF1, PF2, and PF3 are also used for device      pins are those desired is to construct a circuit like the one
configuration during reset.                                     shown in Figure 14. This circuit forces the value located on
                                                                the Mode A pin to logic high, regardless of whether it is
INSTRUCTION SET DESCRIPTION                                     latched via the RESET or ERESET pin.
The ADSP-218xN series assembly language instruction set
has an algebraic syntax that was designed for ease of coding                                                                    ERESET
and readability. The assembly language, which takes full                                                                        RESET
advantage of the processor's unique architecture, offers the
following benefits:                                                                                               ADSP-218xN

The algebraic syntax eliminates the need to remember                                                         1k
  cryptic assembler mnemonics. For example, a typical                                                                           MODE A/PF0
  arithmetic add instruction, such as AR = AX0 + AY0,
  resembles a simple equation.                                                                                                PROGRAMMABLE I/O

Every instruction assembles into a single, 24-bit word that                 Figure 14. Mode A Pin/EZ-ICE Circuit
  can execute in a single instruction cycle.
                                                                The ICE-Port interface consists of the following ADSP-
The syntax is a superset ADSP-2100 Family assembly            218xN pins: EBR, EINT, EE, EBG, ECLK, ERESET,
  language and is completely source and object code com-        ELIN, EMS, and ELOUT.
  patible with other family members. Programs may need
  to be relocated to utilize on-chip memory and conform to      These ADSP-218xN pins must be connected only to the
  the ADSP-218xN's interrupt vector and reset vector map.       EZ-ICE connector in the target system. These pins have no
                                                                function except during emulation, and do not require pull-
Sixteen condition codes are available. For conditional        up or pull-down resistors. The traces for these signals
  jump, call, return, or arithmetic instructions, the           between the ADSP-218xN and the connector must be kept
  condition can be checked and the operation executed in        as short as possible, no longer than 3 inches.
  the same instruction cycle.
                                                                The following pins are also used by the EZ-ICE: BR, BG,
Multifunction instructions allow parallel execution of an     RESET, and GND.
  arithmetic instruction, with up to two fetches or one write
  to processor memory space, during a single instruc-           The EZ-ICE uses the EE (emulator enable) signal to take
  tion cycle.                                                   control of the ADSP-218xN in the target system. This
                                                                causes the processor to use its ERESET, EBR, and EBG
DESIGNING AN EZ-ICE-COMPATIBLE SYSTEM                           pins instead of the RESET, BR, and BG pins. The BG
ADSP-218xN series members have on-chip emulation                output is three-stated. These signals do not need to be
support and an ICE-Port, a special set of pins that interface   jumper-isolated in the system.
to the EZ-ICE. These features allow in-circuit emulation
without replacing the target system processor by using only     The EZ-ICE connects to the target system via a ribbon cable
a 14-pin connection from the target system to the EZ-ICE.       and a 14-pin female plug. The female plug is plugged onto
Target systems must have a 14-pin connector to accept the       the 14-pin connector (a pin strip header) on the target
EZ-ICE's in-circuit probe, a 14-pin plug.                       board.

Note: The EZ-ICE uses the same VDD voltage as the VDD           Target Board Connector for EZ-ICE Probe
voltage used for VDDEXT. Because the input pins of the          The EZ-ICE connector (a standard pin strip header) is
ADSP-218xN series members are tolerant to input voltages        shown in Figure 15. This connector must be added to the
up to 3.6 V, regardless of the value of VDDEXT, the voltage     target board design to use the EZ-ICE. Be sure to allow
setting for the EZ-ICE must not exceed 3.3 V.                   enough room in the system to fit the EZ-ICE probe onto
                                                                the 14-pin connector.
Issuing the chip reset command during emulation causes
the DSP to perform a full chip reset, including a reset of its  The 14-pin, 2-row pin strip header is keyed at the Pin 7
memory mode. Therefore, it is vital that the mode pins are      location--Pin 7 must be removed from the header. The pins
set correctly PRIOR to issuing a chip reset command from        must be 0.025 inch square and at least 0.20 inch in length.
the emulator user interface. If a passive method of maintain-
ing mode information is being used (as discussed in Setting
Memory Mode on page 11), it does not matter that the
mode information is latched by an emulator reset. However,

REV. 0  19
ADSP-218xN Series

                   1   2                                         Target System Interface Signals
                                                                 When the EZ-ICE board is installed, the performance on
             GND   3   4     BG                                  some system signals changes. Design the system to be com-
            EBG              BR                                  patible with the following system interface signal changes
             EBR   5   6     EINT                                introduced by the EZ-ICE board:
KEY (NO PIN)                 ELIN
        ELOUT      7   8     ECLK                                 EZ-ICE emulation introduces an 8 ns propagation
                             EMS                                   delay between the target circuitry and the DSP on the
               EE            ERESET                                RESET signal.
         RESET
                   9   10                                        EZ-ICE emulation introduces an 8 ns propagation
                                                                   delay between the target circuitry and the DSP on the BR
                   11  12                                          signal.

                   13  14                                        EZ-ICE emulation ignores RESET and BR, when
                                                                   single-stepping.
                   TOP VIEW
                                                                  EZ-ICE emulation ignores RESET and BR when in
Figure 15. Target Board Connector for EZ-ICE                       Emulator Space (DSP halted).

Pin spacing should be 0.1  0.1 inches. The pin strip header       EZ-ICE emulation ignores the state of target BR in certain
must have at least 0.15 inch clearance on all sides to accept      modes. As a result, the target system may take control of
the EZ-ICE probe plug.                                             the DSP's external memory bus only if bus grant (BG) is
                                                                   asserted by the EZ-ICE board's DSP.
Pin strip headers are available from vendors such as 3M,
McKenzie, and Samtec.

Target Memory Interface
For the target system to be compatible with the EZ-ICE
emulator, it must comply with the memory interface guide-
lines listed below.

PM, DM, BM, IOM, and CM
Design the Program Memory (PM), Data Memory (DM),
Byte Memory (BM), I/O Memory (IOM), and Composite
Memory (CM) external interfaces to comply with worst-
case device timing requirements and switching characteris-
tics as specified in this data sheet. The performance of the
EZ-ICE may approach published worst-case specification
for some memory access timing requirements and switching
characteristics.

Note: If the target does not meet the worst-case chip spec-
ification for memory access parameters, the circuitry may
not be able to be emulated at the desired CLKIN frequency.
Depending on the severity of the specification violation, the
system may be difficult to manufacture, as DSP compo-
nents statistically vary in switching characteristic and timing
requirements, within published limits.

Restriction: All memory strobe signals on the ADSP-
218xN (RD, WR, PMS, DMS, BMS, CMS, and IOMS)
used in the target system must have 10 k pull-up resistors
connected when the EZ-ICE is being used. The pull-up
resistors are necessary because there are no internal pull-
ups to guarantee their state during prolonged three-state
conditions resulting from typical EZ-ICE debugging ses-
sions. These resistors may be removed when the EZ-ICE is
not being used.

                                                               20  REV. 0
                                                                             ADSP-218xN Series

SPECIFICATIONS

RECOMMENDED OPERATING CONDITIONS

                                           K Grade (Commercial)              B Grade (Industrial)

Parameter1                              Min                Max        Min              Max          Unit

VDDINT                                  1.71               1.89       1.8              2.0          V

VDDEXT                                  1.71             3.6          1.8              3.6          V
VINPUT2
                                        VIL = 0.3      VIH = + 3.6  VIL = 0.3      VIH = + 3.6  V
TAMB
                                        0                  70          40             + 85         C

1Specifications subject to change without notice.
2The ADSP-218xN is 3.3 V tolerant (always accepts up to 3.6 V max VIH), but voltage compliance (on outputs, VOH) depends on the input VDDEXT,
because VOH (max) approximately equals VDDEXT (max). This 3.3 V tolerance applies to bidirectional pins (D23D0, RFS0, RFS1, SCLK0, SCLK1,
TFS0, TFS1, A13 A 1, PF7PF0) and input-only pins (CLKIN, RESET, BR, DR0, DR1, PWD).

ELECTRICAL CHARACTERISTICS

Parameter1 Description                     Test Conditions            Min          Typ Max             Unit
                                                                                                       V
VIH         Hi-Level Input Voltage2, 3     @ VDDEXT = 1.71 to 2.0 V, 1.25
                                                                                                       V
                                           VDDINT = max                                                V
                                                                                                       V
                                           @ VDDEXT = 2.1 to 3.6 V,                                    V
                                                                                                       V
            Lo-Level Input Voltage2, 3     VDDINT = max                                                V
                                                                                                       V
VIL                                        @ VDDEXT  2.0 V,                                 0.6        A
                                                                                                       A
                                           VDDINT = min                                                A
                                                                                                       A
                                           @ VDDEXT  2.0 V,                                 0.7        mA

                                           VDDINT = min                                                mA

VOH         Hi-Level Output Voltage2, 4, 5 @ VDDEXT = 1.71 to 2.0 V, 1.35

                                           IOH = 0.5 mA

                                           @ VDDEXT = 2.1 to 2.9 V, IOH 2.0

                                           = 0.5 mA

                                           @ VDDEXT = 3.0 to 3.6 V, IOH 2.4
                                           = 0.5 mA

                                           @ VDDEXT = 1.71 to 3.6 V, VDDEXT 0.3
                                           IOH = 100 A6
            Lo-Level Output Voltage2, 4, 5 @ VDDEXT = 1.71 to 3.6 V,
VOL                                                                                         0.4

                                           IOL = 2.0 mA

IIH         Hi-Level Input Current3        @ VDDINT = max,                                  10

                                           VIN = 3.6 V

IIL         Lo-Level Input Current3        @ VDDINT = max,                                  10

                                           VIN = 0 V

IOZH        Three-State Leakage            @ VDDEXT = max,                                  10

            Current7                       VIN = 3.6 V8

IOZL        Three-State Leakage            @ VDDEXT = max,                                  10
                                                                                   6
            Current7                       VIN = 0 V8

IDD         Supply Current (Idle)9         @ VDDINT = 1.8 V,

                                           tCK = 12.5 ns,

                                           TAMB = 25C
            Supply Current (Dynamic)10 @ VDDINT = 1.8 V,
IDD                                                                                25

                                           tCK = 12.5 ns11,

                                           TAMB = 25C

REV. 0                                               21
ADSP-218xN Series
ELECTRICAL CHARACTERISTICS (CONTINUED)

Parameter1 Description          Test Conditions                                      Min  Typ Max  Unit

IDD  Supply Current (Idle)9     @ VDDINT = 1.9 V,                                         6.5      mA

                                tCK = 12.5 ns,

                                TAMB = 25C

IDD  Supply Current (Dynamic)10 @ VDDINT = 1.9 V,                                         26       mA

                                tCK = 12.5 ns11,

                                TAMB = 25C

IDD  Supply Current (Power-     @ VDDINT = 1.8 V,                                         100      A

     Down)12                    TAMB = 25C

                                in Lowest Power Mode

CI   Input Pin Capacitance3, 6  @ VIN = 1.8 V,                                                 8   pF

                                fIN = 1.0 MHz,

                                TAMB = 25C

CO   Output Pin                 @ VIN = 1.8 V,                                                 8   pF

     Capacitance6, 7, 12, 13    fIN = 1.0 MHz,

                                TAMB = 25C

1Specifications subject to change without notice.
2Bidirectional pins: D230, RFS0, RFS1, SCLK0, SCLK1, TFS0, TFS1, A131, PF70.
3Input only pins: CLKIN, RESET, BR, DR0, DR1, PWD.
4Output pins: BG, PMS, DMS, BMS, IOMS, CMS, RD, WR, PWDACK, A0, DT0, DT1, CLKOUT, FL2 FL0, BGH.
5Although specified for TTL outputs, all ADSP-218xN outputs are CMOS-compatible and will drive to VDDEXT and GND, assuming no dc loads.
6Guaranteed but not tested.
7Three-statable pins: A13A1, D23D0, PMS, DMS, BMS, IOMS, CMS, RD, WR, DT0, DT1, SCLK0, SCLK1, TFS0, TFS1, RFS0, RFS1, PF7PF0.
80 V on BR.
9Idle refers to ADSP-218xN state of operation during execution of IDLE instruction. Deasserted pins are driven to either VDD or GND.
10IDD measurement taken with all instructions executing from internal memory. 50% of the instructions are multifunction (Types 1, 4, 5, 12, 13, 14), 30%

are Type 2 and Type 6, and 20% are idle instructions.
11VIN = 0 V and 3 V. For typical values for supply currents, refer to Power Dissipation section.
12See ADSP-218x DSP Hardware Reference for details.
13Output pin capacitance is the capacitive load for any three-stated output pin.

ABSOLUTE MAXIMUM RATINGS
Internal Supply Voltage (VDDINT)1 . . . . . . . . 0.3 V to +2.2 V
External Supply Voltage (VDDEXT) . . . . . . . . 0.3 V to +4.0 V
Input Voltage2 . . . . . . . . . . . . . . . . . . . . . . 0.5 V to +4.0 V
Output Voltage Swing3 . . . . . . . . . . .0.5 V to VDDEXT +0.5 V
Operating Temperature Range . . . . . . . . . . . 40C to +85C

Storage Temperature Range . . . . . . . . . . . . 65C to +150C

Lead Temperature (5 sec) LQFP . . . . . . . . . . . . . . . 280C

1Stresses greater than those listed above may cause permanent damage to the
device. These are stress ratings only. Functional operation of the device at these
or any other conditions greater than those indicated in the operational sections
of this specification is not implied. Exposure to absolute maximum rating condi-
tions for extended periods may affect device reliability.
2Applies to Bidirectional pins (D230, RFS0, RFS1, SCLK0, SCLK1, TFS0,
TFS1, A131, PF70) and Input only pins (CLKIN, RESET, BR, DR0, DR1,
PWD).
3Applies to Output pins (BG, PMS, DMS, BMS, IOMS, CMS, RD, WR,
PWDACK, A0, DT0, DT1, CLKOUT, FL2 0, BGH).

                                22                                                               REV. 0
                                                                                          ADSP-218xN Series

ESD SENSITIVITY

CAUTION
ESD (electrostatic discharge) sensitive device. Electrostatic charges as high as 4000 V
readily accumulate on the human body and test equipment and can discharge without
detection. Although the ADSP-218xN features proprietary ESD protection circuitry,
permanent damage may occur on devices subjected to high-energy electrostatic
discharges. Therefore, proper ESD precautions are recommended to avoid perfor-
mance degradation or loss of functionality.

Power Dissipation                                              Assumptions:
To determine total power dissipation in a specific applica-
tion, the following equation should be applied for each         External data memory is accessed every cycle with 50%
output: C  VDD2  f                                               of the address pins switching.

where: C = load capacitance, f = output switching frequency.    External data memory writes occur every other cycle with
                                                                 50% of the data pins switching.
Example: In an application where external data memory
is used and no other outputs are active, power dissipation is   Each address and data pin has a 10 pF total load at the pin.
calculated as follows:
                                                                Application operates at VDDEXT = 3.3 V and tCK = 30 ns.
                                                               Total Power Dissipation = PINT + (C VDDEXT2  f)

                                                               P INT = internal power dissipation from Figure 20 on
                                                               page 26.
                                                               (C  VDDEXT2  f) is calculated for each output, as in the
                                                               example in Table 13.

Table 13. Example Power Dissipation Calculation

Parameters       # of Pins                   C (pF)          VDDEXT2 (V)               f (MHz)  PD (mW)
                                                               3.32
Address          7                           10                3.32                       20.0          15.25
Data Output, WR  9                           10                3.32                       20.0          19.59
RD               1                           10                3.32                       20.0          2.18
CLKOUT, DMS      2                           10                                           40.0          8.70
                                                                                                       45.72

Total power dissipation for this example is
PINT + 45.72 mW.

REV. 0                                           23
ADSP-218xN Series                                                            REFERENCE
                                                                                   SIGNAL
Environmental Conditions
Table 14. Thermal Resistance                                                               tMEASURED

Rating Description1                   LQFP              Mini-                              VOH tDIS                                           tENA
                       Symbol (C/W)                    BGA                     (MEASURED)
                                                        (C/W)                                                                                         VOH
                                                        63.3                 OUTPUT                                                                    (MEASURED)

                                                        70.7                                  VOL    VOH (MEASURED) 0.5V                    2.0V
                                                                                 (MEASURED)
Thermal Resistance     CA          48                   7.4                                          VOL (MEASURED) + 0.5V                    1.0V
                                                                                                       tDECAY
(Case-to-Ambient)                                                                                                                                   VOL
                                                                                                                                                    (MEASURED)
                       JA
Thermal Resistance                 50                                                                                                         OUTPUT STARTS
                                                                                                                                                    DRIVING
(Junction-to-Ambient)                                                                      OUTPUT STOPS
                                                                                                DRIVING
Thermal Resistance     JC          2
                                                                                                     HIGH-IMPEDANCE STATE. TEST CONDITIONS CAUSE
(Junction-to-Case)                                                                                   THIS VOLTAGE LEVEL TO BE APPROXIMATELY 1.5V.

1Where the Ambient Temperature Rating (TAMB) is:                                           Figure 18. Output Enable/Disable

TAMB = TCASE (PD CA)                                              Output Disable Time
TCASE = Case Temperature in C                                        Output pins are considered to be disabled when they have
                                                                       stopped driving and started a transition from the measured
PD = Power Dissipation in W                                           output high or low voltage to a high impedance state. The
                                                                       output disable time (tDIS) is the difference of tMEASURED and
Test Conditions                                                        tDECAY, as shown in Figure 18. The time is the interval from
                                                                       when a reference signal reaches a high or low voltage level
INPUT                                 1.5V                             to when the output voltages have changed by 0.5 V from the
                                                                       measured output high or low voltage.
OUTPUT                                   2.0V
                                       1.5V                            The decay time, tDECAY, is dependent on the capacitive load,
                                      0.8V                             CL, and the current load, iL, on the output pin. It can be
                                                                       approximated by the following equation:
Figure 16. Voltage Reference Levels for AC
Measurements (Except Output Enable/Disable)                                                                 C-----L---------0---.--5---V---
                                                                                                                 iL
                                                                                           tDECAY        =

                              IOL

        TO                                        1.5V                 from which
OUTPUT                                                                                     tDIS = tMEASURED tDECAY
                 50pF
       PIN                                                             is calculated. If multiple pins (such as the data bus) are
                                                                       disabled, the measurement value is that of the last pin to
                                                                  IOH  stop driving.

Figure 17. Equivalent Loading for AC Measurements                      Output Enable Time
(Including All Fixtures)                                               Output pins are considered to be enabled when they have
                                                                       made a transition from a high-impedance state to when they
                                                                       start driving. The output enable time (tENA) is the interval
                                                                       from when a reference signal reaches a high or low voltage
                                                                       level to when the output has reached a specified high or low
                                                                       trip point, as shown in Figure 18. If multiple pins (such as
                                                                       the data bus) are enabled, the measurement value is that of
                                                                       the first pin to start driving.

                                                                       24                                                                         REV. 0
                                                                                                                    ADSP-218xN Series

                                                                                      80

TIMING SPECIFICATIONS                                                                 60      VOH                   VDDEXT = 3.6V @ 40C
                                                                                                                               VDDEXT = 3.3V @ +25C
This section contains timing information for the DSP's
external signals.                                                SOURCE CURRENT mA  40      VDDEXT = 2.5V @ +85C

General Notes                                                                         20
Use the exact timing information given. Do not attempt to
derive parameters from the addition or subtraction of                                 0 VDDEXT = 1.8V @ +85C
others. While addition or subtraction would yield meaning-
ful results for an individual device, the values given in this                        20                     VDDEXT = 3.6V @ 40C
data sheet reflect statistical variations and worst cases. Con-
sequently, parameters cannot be added up meaningfully to                              40          VOL              VVDDDDEEXXTT==11.8.8/2/2.5.5VV@@++8855CC
derive longer times.
                                                                                                                    VDDEXT = 3.3V @ +25C
Timing Notes
Switching characteristics specify how the processor changes                           60
its signals. Designers have no control over this timing--
circuitry external to the processor must be designed for                              80  0  0.5  1.0 1.5          2.0 2.5  3.0 3.5 4.0
compatibility with these signal characteristics. Switching
characteristics tell what the processor will do in a given                                              SOURCE VOLTAGE V
circumstance. Switching characteristics can also be used to
ensure that any timing requirement of a device connected         Figure 19. Typical Output Driver Characteristics
to the processor (such as memory) is satisfied.                  for VDDEXT at 3.6 V, 3.3 V, 2.5 V, and 1.8 V

Timing requirements apply to signals that are controlled by
circuitry external to the processor, such as the data input
for a read operation. Timing requirements guarantee that
the processor operates correctly with other devices.

Frequency Dependency For Timing Specifications
tCK is defined as 0.5 tCKI. The ADSP-218xN uses an input
clock with a frequency equal to half the instruction rate. For
example, a 40 MHz input clock (which is equivalent to
25 ns) yields a 12.5 ns processor cycle (equivalent to
80 MHz). tCK values within the range of 0.5 tCKI period
should be substituted for all relevant timing parameters to
obtain the specification value.

Example: tCKH = 0.5 tCK 2 ns = 0.5 (12.5 ns) 2 ns= 4.25 ns

Output Drive Currents
Figure 19 shows typical I-V characteristics for the output
drivers on the ADSP-218xN series.The curves represent the
current drive capability of the output drivers as a function
of output voltage.

Figure 21 shows the typical power-down supply current.

Capacitive Loading
Figure 22 and Figure 23 on page 26 show the capacitive
loading characteristics of the ADSP-218xN.

REV. 0  25
ADSP-218xN Series

                     60                      POWER, INTERNAL1, 2, 3                                                               1000                                                                          VDD = 2.0V
                                                                                                                                   100                                                                          VDD = 1.9V
                     55                                       2.0V           55mW                CURRENT (LOG SCALE) A                                                                                       VDD = 1.8V
                                                              1 .9V          50mW                                                                                                                               VDD = 1.7V
                     50                                       1.8V           45mW
POWER (PINT) mW                                V DDINT   =  1.71V          40mW
                     45                          V DDINT   =
                             42mW                V DD INT  =
                                                 V DDINT   =
                     40
                             38mW                                                                                                 10

                     35 34 mW
                     30 30 mW

                     25

                     20                                                                                                                                       0

                     55                  60  65             70       75  80            85                                                                        0                 25                 55        85

                                                 1/tCK MHz                                                                      NOTES                                            TEMPERATURE C

                                               POWER, IDLE1, 2, 4                                                                 1. REFLECTS ADSP-218xN OPERATION IN LOWEST POWER

                     15 .0                                                                                                                                    MODE. (SEE THE "SYSTEM INTERFACE" CHAPTER OF THE

                     14 .0                                                   13.5mW                                                                           ADSP-218x DSP HARDWARE REFERENCE FOR DETAILS.)
                     13 .0                                                   12mW
                     12 .0                                     2.0V          10.5mW                                               2. CURRENT REFLECTS DEVICE OPERATING WITH NO
                                                               1.9V          9mW
                                                 V D D INT  =                                                                                                 INPUT LOADS.
                                                 V DDINT    =
POWER (PIDLE) mW   11.0                                                                                                                                           Figure 21. Typical Power-Down Current
                             10 .5m W
                                                 V DD IN T = 1.8V
                     10.0 9 . 5 m W
                      9.0                        VDDINT = 1.71V                                                                                               30
                               8.5mW                                                                                                                                  T = 85C
                      8.0                                                                                                                                             VDD = 0V TO 2.0V
                               7.5mW
                      7.0                                                                                                                                     25

                     6.0                                                                                                          RISE TIME (0.4V2.4V) ns

                     5.0  55             60  65             70       75  80            85                                                                     20
                                                                                                                                                              15
                                                 1/tCK MHz

                                             POWER, IDLE n MODES2

                     12 .0                                                   1 2.0 mW                                                                         10
                                                                             1 0.5 mW
                     10 .0
POWER (PIDLEn) mW             9.5mW                                                                                                                         5
                               8.5mW
                                             VDD CORE = 1.9V                 5.2mW                                                                            0            50      100  150           200  250  300
                      8.0                    VDD CORE = 1.8V                                                                                                   0
                                                                             4 .9m W
                      6.0                                                    4 .7m W                                                                                                    CL pF
                                4 .2m W                                      4.3mW
                                                                                           Figure 22. Typical Output Rise Time vs. Load Capacitance
                      4.0 3.8mW                                                            (at Maximum Ambient Operating Temperature)
                                3.4mW

                     2.0

                     0.0                                                                                                                                            18

                     55                  60  65             70       75  80            85                                                                           16
                                                                                                                                                                    14
                                                 1/tCK MHz                                     VALID OUTPUT DELAY OR HOLD ns

NOT ES

                     VALID FOR ALL TEMPERATURE GRADES.                                                                                                              12
                     1 POWER REFLECTS DEVICE OPERATING WITH NO OUTPUT
                                                                                                                                                                    10
                       LOADS.
                     2 TYPICAL POWER DISSIPATION AT 1.8V OR 1.9V VDDINT AND                                                                                         8

                       25C, EXCEPT WHERE SPECIFIED.                                                                                                                6
                                                                                                                                                                    4
                     3 IDD MEASUREMENT TAKEN WITH ALL INSTRUCTIONS
                       EXECUTING FROM INTERNAL MEMORY. 50% OF THE                                                                            2
                       INSTRUCTIONS ARE MULTIFUNCTION (TYPES 1, 4, 5, 12, 13,                                                     NOMINAL
                       14), 30% ARE TYPE 2 AND TYPE 6, AND 20% ARE IDLE
                       IN ST RU C T IO N S.                                                                                                                         2
                                                                                                                                                                    4
                     4 IDLE REFERS TO STATE OF OPERATION DURING EXECUTION
                       OF IDLE INSTRUCTION. DEASSERTED PINS ARE DRIVEN TO                                                                                           6
                       EITHER VDD OR GND.

                                                                                                                                                                        0      50       100           150  200       250

                              Figure 20. Power vs. Frequency                                                                                                                                 CL pF

                                                                                           Figure 23. Typical Output Valid Delay or Hold vs. Load

                                                                                           Capacitance, CL (at Maximum Ambient Operating
                                                                                           Temperature)

                                                                                           26                                                                                                                      REV. 0
                                                                                          ADSP-218xN Series

Clock Signals and Reset

Table 15. Clock Signals and Reset

Parameter                                                                          Min         Max  Unit

Timing Requirements:

tCKI       CLKIN Period                                                            25          40   ns

tCKIL      CLKIN Width Low                                                         8                ns

tCKIH      CLKIN Width High                                                        8                ns

Switching Characteristics:

tCKL       CLKOUT Width Low                                                        0.5tCK 3       ns

tCKH       CLKOUT Width High                                                       0.5tCK 3       ns

tCKOH      CLKIN High to CLKOUT High                                               0           8    ns

Control Signals Timing Requirements:

tRSP       RESET Width Low                                                         5tCK1            ns

tMS        Mode Setup before RESET High                                            7                ns

tMH        Mode Hold after RESET High                                              5                ns

1Applies after power-up sequence is complete. Internal phase lock loop requires no more than 2000 CLKIN cycles, assuming stable CLKIN (not including
crystal oscillator start-up time).

                                          tCKI
                                                                            tCKIH

                               CLKIN      tCKIL
                            CLKOUT
                                                                 tCKOH
                                                                   tCKH

                                                      tCKL

                            MODE A D             tMS        tMH
                                   RESET

                                          tRSP

                                          Figure 24. Clock Signals and Reset

REV. 0                                                27
ADSP-218xN Series

Interrupts and Flags

Table 16. Interrupts and Flags

Parameter                                                                                           Min           Max         Unit

Timing Requirements:

tIFS       IRQx, FI, or PFx Setup before CLKOUT Low1, 2, 3, 4                                       0.25tCK + 10              ns

tIFH       IRQx, FI, or PFx Hold after CLKOUT High1, 2, 3, 4                                        0.25tCK                   ns

Switching Characteristics:

tFOH       Flag Output Hold after CLKOUT Low5                                                       0.5tCK 5                ns

tFOD       Flag Output Delay from CLKOUT Low5                                                                     0.5tCK + 4  ns

1If IRQx and FI inputs meet tIFS and tIFH setup/hold requirements, they will be recognized during the current clock cycle; otherwise the signals will be
recognized on the following cycle. (Refer to "Interrupt Controller Operation" in the Program Control chapter of the ADSP-218x DSP Hardware Reference

for further information on interrupt servicing.)
2Edge-sensitive interrupts require pulsewidths greater than 10 ns; level-sensitive interrupts must be held low until serviced.

3IRQx = IRQ0, IRQ1, IRQ2, IRQL0, IRQL1, IRQLE.

4PFx = PF0, PF1, PF2, PF3, PF4, PF5, PF6, PF7.
5Flag Outputs = PFx, FL0, FL1, FL2, FO.

                                 CLKOUT                           tFOD
                                                                tFOH
                                     FLAG
                                OUTPUTS                                             tIFH
                                                                                              tIFS
                                       IRQx
                                           FI  Figure 25. Interrupts and Flags

                                        PFx

                                               28                                                                           REV. 0
                                                                                           ADSP-218xN Series

Bus RequestBus Grant

Table 17. Bus RequestBus Grant

Parameter                                                                   Min            Max          Unit

Timing Requirements:

tBH        BR Hold after CLKOUT High1                                       0.25tCK + 2                 ns

tBS        BR Setup before CLKOUT Low1                                      0.25tCK + 8                 ns

Switching Characteristics:

tSD        CLKOUT High to xMS, RD, WR Disable2                                             0.25tCK + 8  ns
tSDB
tSE        xMS, RD, WR Disable to BG Low                                    0                           ns
tSEC
tSDBH      BG High to xMS, RD, WR Enable                                    0                           ns
tSEH
           xMS, RD, WR Enable to CLKOUT High                                0.25tCK 3                 ns
           xMS, RD, WR Disable to BGH Low3
           BGH High to xMS, RD, WR Enable3                                  0                           ns

                                                                            0                           ns

1BR is an asynchronous signal. If BR meets the setup/hold requirements, it will be recognized during the current clock cycle; otherwise the signal will be

recognized on the following cycle. Refer to the ADSP-2100 Family User's Manual for BR/BG cycle relationships.
2xMS = PMS, DMS, CMS, IOMS, BMS.
3BGH is asserted when the bus is granted and the processor or BDMA requires control of the bus to continue.

                                                          tBH
                            CLKOUT

                                      BR                       tBS

                              CLKOUT      tSD                                        tSEC
                            PMS, DMS
                                                               tSDB            tSE
                              BMS, RD
                            CMS, WR,                           tSDBH

                                  IOMS
                                      BG

                                    BGH

                                                                               tSEH

                                          Figure 26. Bus RequestBus Grant

REV. 0                                                                29
ADSP-218xN Series

Memory Read

Table 18. Memory Read

Parameter                                                            Min              Max          Unit

Timing Requirements:

tRDD         RD Low to Data Valid1                                                    0.5tCK 5 + w ns

tAA          A130, xMS to Data Valid2                                                0.75tCK 6 + w ns

tRDH         Data Hold from RD High                                  0                             ns

Switching Characteristics:

tRP          RD pulsewidth                                           0.5tCK 3 + w                ns

tCRD         CLKOUT High to RD Low                                   0.25tCK 2      0.25tCK + 4  ns

tASR         A130, xMS Setup before RD Low                          0.25tCK 3                   ns

tRDA         A130, xMS Hold after RD Deasserted                     0.25tCK 3                   ns

tRWR         RD High to RD or WR Low                                 0.5tCK 3                    ns

1w = wait states x tCK.
2xMS = PMS, DMS, CMS, IOMS, BMS.

                          CLKOUT             tASR        tRP         tRDA
                             A0A13                                             tRWR
                                             tCRD
                       DMS, PMS,                                             tRDH
                      BMS, IOMS,                               tRDD
                                                  tAA
                                 CMS
                                   RD

                             D0D23

                                  WR

                                        Figure 27. Memory Read

                                                   30                                            REV. 0
                                                                                             ADSP-218xN Series

Memory Write

Table 19. Memory Write

Parameter                                                                           Min              Max  Unit

Switching Characteristics:

tDW           Data Setup before WR High1                                            0.5tCK 4 + w         ns

tDH           Data Hold after WR High                                               0.25tCK 1           ns

tWP           WR pulsewidth                                                         0.5tCK 3 + w        ns

tWDE          WR Low to Data Enabled                                                0                     ns

tASW          A130, xMS Setup before WR Low2                                       0.25tCK 3           ns

tDDR          Data Disable before WR or RD Low                                      0.25tCK 3           ns

tCWR          CLKOUT High to WR Low                                                 0.25tCK 2      0.25tCK + 4 ns

tAW           A130, xMS Setup before WR Deasserted                                 0.75tCK 5 + w       ns

tWRA          A130, xMS Hold after WR Deasserted                                   0.25tCK 1           ns

tWWR          WR High to RD or WR Low                                               0.5tCK 3            ns

1w = wait states  tCK.
2xMS = PMS, DMS, CMS, IOMS, BMS.

                 CLKOUT                                                       tWRA
                   A0A13
                                                    tASW        tWP                    tWWR
              DMS, PMS,                   tCWR            tAW
              BMS, CMS,                                                       tDH            tDDR

                      IOMS                                               tDW
                        WR                                tWDE

                   D0D23

                          RD

                                                Figure 28. Memory Write

REV. 0                                                    31
ADSP-218xN Series

Serial Ports

Table 20. Serial Ports

Parameter                                                                  Min            Max          Unit

Timing Requirements:                                                       30             0.25tCK + 6  ns
                                                                           4              12           ns
tSCK          SCLK Period                                                  7              12           ns
                                                                           12             12           ns
tSCS          DR/TFS/RFS Setup before SCLK Low                                            12
                                                                           0.25tCK        12           ns
tSCH          DR/TFS/RFS Hold after SCLK Low                               0                           ns
                                                                                                       ns
tSCP          SCLKIN Width                                                 0                           ns
                                                                                                       ns
Switching Characteristics:                                                 0                           ns
                                                                           0                           ns
tCC           CLKOUT High to SCLKOUT                                                                   ns
tSCDE         SCLK High to DT Enable                                                                   ns
tSCDV         SCLK High to DT Valid                                                                    ns
tRH           TFS/RFSOUT Hold after SCLK High
tRD           TFS/RFSOUT Delay from SCLK High
tSCDH         DT Hold after SCLK High
tTDE          TFS (Alt) to DT Enable
tTDV          TFS (Alt) to DT Valid
tSCDD         SCLK High to DT Disable
tRDV          RFS (Multichannel, Frame Delay Zero) to DT Valid

                       CLKOUT       tCC           tCC                      tSCK

                           SCLK                                     tSCP

                               DR                 tSCS tSCH                         tSCP
                          TFSIN
                          RFSIN              tRD
                                    tRH
                       RFSOUT
                       TFSOUT              tSCDV                    tSCDD

                               DT   tSCDE                    tSCDH

                       TFSOUT       tTDE

                    AL T ER N A TE         tTDV
                            FRAME
                              MODE         tRDV

                       RFSOUT       tTDE

              MULTICHANNEL                 tTDV
                             MODE,
                                           tRDV
              FRAME DELAY 0
                         (MFD = 0)

                          TFSIN

                    ALTERNATE
                            FRAME
                              MODE

                          RFSIN

              MULTICHANNEL
                             MODE,

              FRAME DELAY 0
                         (MFD = 0)

                                                  Figure 29. Serial Ports

                                                       32                                            REV. 0
                                                                                         ADSP-218xN Series

IDMA Address Latch

Table 21. IDMA Address Latch

Parameter                                                                      Min       Max  Unit

Timing Requirements:

tIALP      Duration of Address Latch1, 2                                       10             ns

tIASU      IAD150 Address Setup before Address Latch End2                     5              ns

tIAH       IAD150 Address Hold after Address Latch End2                       3              ns

tIKA       IACK Low before Start of Address Latch2, 3                          0              ns

tIALS      Start of Write or Read after Address Latch End2, 3                  3              ns

tIALD      Address Latch Start after Address Latch End1, 2                     2              ns

1Start of Address Latch = IS Low and IAL High.
2End of Address Latch = IS High or IAL Low.
3Start of Write or Read = IS Low and IWR Low or IRD Low.

                          IACK    tIKA                           tIALD
                            IAL
                              IS                          tIALP         tIALP

                      IAD150                             tIASU  tIAH   tIASU  tIAH
                                                                                tIALS
                      IRD OR
                           IWR

                                                          Figure 30. IDMA Address Latch

REV. 0                                                           33
ADSP-218xN Series

IDMA Write, Short Write Cycle

Table 22. IDMA Write, Short Write Cycle

Parameter                                                                                Min  Max  Unit
                                                                                              10
Timing Requirements:                                                                     0         ns
                                                                                         10        ns
tIKW       IACK Low before Start of Write1                                               3         ns
tIWP       Duration of Write1, 2                                                         2         ns
tIDSU      IAD150 Data Setup before End of Write2, 3, 4
tIDH       IAD150 Data Hold after End of Write2, 3, 4                                             ns

Switching Characteristic:

tIKHW      Start of Write to IACK High

1Start of Write = IS Low and IWR Low.
2End of Write = IS High or IWR High.
3If Write Pulse ends before IACK Low, use specifications tIDSU, tIDH.
4If Write Pulse ends after IACK Low, use specifications tIKSU, tIKH.

                                         tIKW

                              IACK                                     tIKHW
                                   IS
                                                                       tIWP
                               IWR
                           IAD150                                     tIDSU       tIDH

                                                                             DATA

                                         Figure 31. IDMA Write, Short Write Cycle

                                                                             34                  REV. 0
                                                                                 ADSP-218xN Series

IDMA Write, Long Write Cycle

Table 23. IDMA Write, Long Write Cycle

Parameter                                                         Min            Max  Unit

Timing Requirements:

tIKW       IACK Low before Start of Write1                        0                   ns
tIKSU      IAD150 Data Setup before End of Write2, 3, 4
                                                                  0.5tCK + 5          ns

tIKH       IAD150 Data Hold after End of Write2, 3, 4            0                   ns

Switching Characteristics:

tIKLW      Start of Write to IACK Low4                            1.5tCK              ns

tIKHW      Start of Write to IACK High                                           10   ns

1Start of Write = IS Low and IWR Low.
2If Write Pulse ends before IACK Low, use specifications tIDSU, tIDH.
3If Write Pulse ends after IACK Low, use specifications tIKSU, tIKH.
4This is the earliest time for IACK Low from Start of Write. For IDMA Write cycle relationships, please refer to the ADSP-2100 Family User's Manual.

                                        tIKW

                            IACK              tIKHW
                                IS
                                                        tIKLW

                                IWR                  tIKSU        tIKH
                            IAD150
                                                            DATA

                                        Figure 32. IDMA Write, Long Write Cycle

REV. 0                                        35
ADSP-218xN Series

IDMA Read, Long Read Cycle

Table 24. IDMA Read, Long Read Cycle

Parameter                                                                        Min              Max  Unit

Timing Requirements:                                                             0                10   ns
                                                                                 2                10   ns
tIKR       IACK Low before Start of Read1                                                         11
                                                                                 0.5tCK 3            ns
tIRK       End of read after IACK Low2                                           0                     ns
                                                                                 0                     ns
Switching Characteristics:                                                       2tCK 5              ns
                                                                                 tCK 5               ns
tIKHR      IACK High after Start of Read1                                                              ns
                                                                                                       ns
tIKDS      IAD150 Data Setup before IACK Low                                                          ns
tIKDH      IAD15 0 Data Hold after End of Read2
tIKDD      IAD150 Data Disabled after End of Read2

tIRDE      IAD150 Previous Data Enabled after Start of Read

tIRDV      IAD150 Previous Data Valid after Start of Read
tIRDH1     IAD150 Previous Data Hold after Start of Read (DM/PM1)3
tIRDH2     IAD150 Previous Data Hold after Start of Read (PM2)4

1Start of Read = IS Low and IRD Low.
2End of Read = IS High or IRD High.
3DM read or first half of PM read.
4Second half of PM read.

                               IACK    tIKR          tiKHR
                                   IS
                                                                tIRK
                                 IRD
                            IAD150    tIRDE                    tIKDS                     tIKD H
                                                                                 tiKDD
                                                     PREVIOUS              READ
                                                        DATA               DATA

                                              tIRDV

                                              tIRDH1 OR tIRDH2

                                              Figure 33. IDMA Read, Long Read Cycle

                                                     36                                              REV. 0
                                                                                   ADSP-218xN Series

IDMA Read, Short Read Cycle

Table 25. IDMA Read, Short Read Cycle

Parameter1, 2                                                      Min             Max       Unit

Timing Requirements:

tIKR           IACK Low before Start of Read3                      0                         ns

tIRP1          Duration of Read (DM/PM1)4                          10              2tCK 5  ns

tIRP2          Duration of Read (PM2)5                             10              tCK 5   ns

Switching Characteristics:

tIKHR          IACK High after Start of Read3                                      10        ns

tIKDH          IAD150 Data Hold after End of Read6                0                         ns

tIKDD          IAD150 Data Disabled after End of Read6                            10        ns

tIRDE          IAD150 Previous Data Enabled after Start of Read   0                         ns

tIRDV          IAD150 Previous Data Valid after Start of Read                     10        ns

1Short Read Only must be disabled in the IDMA overlay memory mapped register. This mode is disabled by clearing (=0) bit 14 of the IDMA overlay

register, and is disabled by default upon reset.
2Consider using the Short Read Only mode, instead, because Short Read mode is not applicable at high clock frequencies.
3Start of Read = IS Low and IRD Low.
4DM Read or first half of PM Read.
5Second half of PM Read.
6End of Read = IS High or IRD High.

                             IACK                tIKHR
                                           tIKR

                                 IS

                                                        tIRP

                                   IRD  tIRDE                               tIKDH
                             IAD150                               tIKDD
                                                         PREVIOUS
                                                            DATA

                                                 tiRDV

                                        Figure 34. IDMA Read, Short Read Cycle

REV. 0                                           37
ADSP-218xN Series

IDMA Read, Short Read Cycle in Short Read Only Mode

Table 26. IDMA Read, Short Read Cycle in Short Read Only Mode

Parameter1                                                                            Min                 Max  Unit

Timing Requirements:

tIKR        IACK Low before Start of Read2                                            0                        ns

tIRP        Duration of Read3                                                         10                       ns

Switching Characteristics:

tIKHR       IACK High after Start of Read2                                                                10   ns

tIKDH       IAD150 Previous Data Hold after End of Read3                             0                        ns

tIKDD       IAD150 Previous Data Disabled after End of Read3                                             10   ns

tIRDE       IAD150 Previous Data Enabled after Start of Read                         0                        ns

tIRDV       IAD150 Previous Data Valid after Start of Read                                               10   ns

1Short Read Only is enabled by setting Bit 14 of the IDMA overlay Register to 1 (0x3FE7). Short Read Only can be enabled by the processor core writing

to the register or by an external host writing to the register. Disabled by default.
2Start of Read = IS Low and IRD Low. Previous data remains until end of read.
3End of Read = IS High or IRD High.

                               IA CK      tIKR
                                   IS
                                                   tIK HR

                                                                                tIRP
                               IRD

                                          tIR D E                                                tIK D H
                                                                                      tIK D D
                               IAD 15 0                    PR EVIO U S
                                                                DA TA

                                                   tIR D V

                               LEGEND:
                                       IMPLIES TH AT IS AND IRD CAN BE

                                       HELD INDEFINITELY BY HOST

                            Figure 35. IDMA Read, Short Read Cycle in Short Read Only Mode

                                                   38                                                        REV. 0
                                                                                                                                                      ADSP-218xN Series

LQFP Package Pinout                                           deassertion of RESET. The multiplexed pins DT1/FO,
The LQFP package pinout is shown in the illustration below    TFS1/IRQ1, RFS1/IRQ0, and DR1/FI, are mode
and in Table 27. Pin names in bold text in the table replace  selectable by setting Bit 10 (SPORT1 configure) of the
the plain-text-named functions when Mode C = 1. A + sign      System Control Register. If Bit 10 = 1, these pins have serial
separates two functions when either function can be active    port functionality. If Bit 10 = 0, these pins are the external
for either major I/O mode. Signals enclosed in brackets [ ]   interrupt and flag pins. This bit is set to 1 by default, upon
are state bits latched from the value of the pin at the       reset.

                         100-LEAD LQFP PIN CONFIGURATION

                         100 A3/IAD2
                             99 A2/IAD1
                                  98 A1/IAD0
                                       97 A0
                                            96 PWDACK
                                                95 BGH
                                                      94 PF0 [MODE A]
                                                           93 PF1 [MODE B]
                                                               92 GND
                                                                    91 PWD
                                                                         90 VDDEXT
                                                                              89 PF2 [MODE C]
                                                                                   88 PF3 [MODE D]
                                                                                        87 FL0
                                                                                             86 FL1
                                                                                                 85 FL2
                                                                                                      84 D23
                                                                                                           83 D22
                                                                                                                82 D21
                                                                                                                     81 D20
                                                                                                                          80 GND
                                                                                                                               79 D19
                                                                                                                                   78 D18
                                                                                                                                        77 D17
                                                                                                                                              76 D16

           A4/IAD3 1     PIN 1                                                                                                                        75 D15
           A5/IAD4 2     IDENTIFIER                                                                                                                   74 D14
                                                                                                                                                      73 D13
               GND 3                 ADSP-218xN                                                                                                       72 D12
           A6/IAD5 4                                                                                                                                  71 GND
           A7/IAD6 5                    TOP VIEW                                                                                                      70 D11
           A8/IAD7 6                  (Not to Scale)                                                                                                  69 D10
           A9/IAD8 7                                                                                                                                  68 D9
         A10/IAD9 8                                                                                                                                   67 VDDEXT
        A11/IAD10 9                                                                                                                                   66 GND
        A12/IAD11 10                                                                                                                                  65 D8
                                                                                                                                                      64 D7/IWR
        A13/IAD12 11                                                                                                                                  63 D6/IRD
               GND 12                                                                                                                                 62 D5/IAL
                                                                                                                                                      61 D4/IS
             CLKIN 13
              XTAL 14                                                                                                                                 60 GND
           VDDEXT 15                                                                                                                                  59 VDD INT
         CLKOUT 16                                                                                                                                    58 D3/IACK

               GND 17                                                                                                                                 57 D2/IAD15
            VDDINT 18                                                                                                                                 56 D1/IAD14
                                                                                                                                                      55 D0/IAD13
                 WR 19                                                                                                                                54 BG
                  RD 20                                                                                                                               53 EBG
               BMS 21                                                                                                                                 52 BR
               DMS 22                                                                                                                                 51 EBR
               PMS 23
              IOMS 24
               CMS 25

                         IRQE+PF4 26
                              IRQL0+PF5 27

                                   GND 28
                                       IRQL1+PF6 29

                                            IRQ2+PF7 30
                                                  DT0 31

                                                       TFS0 32
                                                           RFS0 33

                                                                DR0 34
                                                                     SCLK0 35
                                                                          VDDEXT 36
                                                                               DT1/FO 37
                                                                                   TFS1/IRQ1 38
                                                                                        RFS1/IRQ0 39
                                                                                             DR1/FI 40

                                                                                                  GND 41
                                                                                                       SCLK1 42
                                                                                                           ERESET 43
                                                                                                                RESET 44

                                                                                                                     EMS 45
                                                                                                                           EE 46

                                                                                                                               ECLK 47
                                                                                                                                    ELOUT 48

                                                                                                                                         ELIN 49
                                                                                                                                             EINT 50

REV. 0                                                        39
ADSP-218xN Series

Table 27. LQFP Package Pinout  Table 27. LQFP Package Pinout (Continued)

Pin #  Pin Name                      Pin #  Pin Name

1      A4/IAD3                       52     BR
2      A5/IAD4                       53     EBG
3      GND                           54     BG
4      A6/IAD5                       55     D0/IAD13
5      A7/IAD6                       56     D1/IAD14
6      A8/IAD7                       57     D2/IAD15
7      A9/IAD8                       58     D3/IACK
8      A10/IAD9                      59     VDDINT
9      A11/IAD10                     60     GND
10     A12/IAD11                     61     D4/IS
11     A13/IAD12                     62     D5/IAL
12     GND                           63     D6/IRD
13     CLKIN                         64     D7/IWR
14     XTAL                          65     D8
15     VDDEXT                        66     GND
16     CLKOUT                        67     VDDEXT
17     GND                           68     D9
18     VDDINT                        69     D10
19     WR                            70     D11
20     RD                            71     GND
21     BMS                           72     D12
22     DMS                           73     D13
23     PMS                           74     D14
24     IOMS                          75     D15
25     CMS                           76     D16
26     IRQE + PF4                    77     D17
27     IRQL0 + PF5                   78     D18
28     GND                           79     D19
29     IRQL1 + PF6                   80     GND
30     IRQ2 + PF7                    81     D20
31     DT0                           82     D21
32     TFS0                          83     D22
33     RFS0                          84     D23
34     DR0                           85     FL2
35     SCLK0                         86     FL1
36     VDDEXT                        87     FL0
37     DT1/FO                        88     PF3 [Mode D]
38     TFS1/IRQ1                     89     PF2 [Mode C]
39     RFS1/IRQ0                     90     VDDEXT
40     DR1/FI                        91     PWD
41     GND                           92     GND
42     SCLK1                         93     PF1 [Mode B]
43     ERESET                        94     PF0 [Mode A]
44     RESET                         95     BGH
45     EMS                           96     PWDACK
46     EE                            97     A0
47     ECLK                          98     A1/IAD0
48     ELOUT                         99     A2/IAD1
49     ELIN                          100    A3/IAD2
50     EINT
51     EBR

                               40                                       REV. 0
                                                                                              ADSP-218xN Series

Mini-BGA Package Pinout                                        at the deassertion of RESET. The multiplexed pins
The Mini-BGA package pinout is shown in the illustration       DT1/FO, TFS1/IRQ1, RFS1/IRQ0, and DR1/FI, are mode
below and in Table 28. Pin names in bold text in the table     selectable by setting Bit 10 (SPORT1 configure) of the
replace the plain text named functions when Mode C = 1.        System Control Register. If Bit 10 = 1, these pins have serial
A + sign separates two functions when either function can      port functionality. If Bit 10 = 0, these pins are the external
be active for either major I/O mode. Signals enclosed in       interrupt and flag pins. This bit is set to 1 by default upon
brackets [ ] are state bits latched from the value of the pin  reset.

                              144-BALL MINI-BGA PACKAGE PINOUT (BOTTOM VIEW)

12      11          10        9       8         7                    6  5           4         3          2          1

GND     GND         D22       NC      NC        NC             GND      NC          A0        GND        A1/IAD0 A2/IAD1       A

D16     D17         D18       D20     D23       VDDEXT         GND      NC          NC        GND        A3/IAD2 A4/IAD3       B

D14    NC          D15       D19     D21       VDDEXT         PWD      A7/IAD6     A5/IAD4   RD         A6/IAD5    PWDACK C
GND
D10    NC          D12       D13     NC        PF2            PF1      A9/IAD8     BGH       NC         WR         NC         D
                              GND
D9                                             [MODE C] [MODE B]

        GND         VDDEXT            GND           PF3        FL2          PF0     FL0       A8/IAD7    VDDEXT     VDDEXT     E
                                                [MODE D]                [MODE A]

        NC          D8        D11     D7/IWR    NC             NC       FL1         A11/IAD10 A12/IAD11  NC         A13/IAD12 F

D4/IS   NC          NC        D5/IAL  D6/IRD    NC             NC       NC          A10/IAD9  GND        NC         XTAL       G
  GND
        NC          GND       D3/IACK D2/IAD15  TFS0           DT0      VD D I N T  GND       GND        GND        CLKIN      H

VDDINT  VD D I N T  D1/IAD14  BG      RFS1/IRQ0 D0/IAD13       SC L K0  VDDEXT      VDDEXT    NC         VD D I NT  CLKOUT     J

EBG     BR          EBR       ERESET  SC L K1   TFS1/IRQ1      RFS0     DMS         BMS       NC         NC         NC         K

EINT    ELOUT       ELIN      RESET   GND       DR0            PMS      GND         IOMS IRQL1 + PF6     NC IRQ E + PF 4 L

ECLK    EE          EMS       NC      GND       DR1/FI         DT1/FO   GND         CMS       NC IRQ 2 + PF 7 I RQ L 0 + PF 5 M

REV. 0                                                         41
ADSP-218xN Series                  Table 28. Mini-BGA Package Pinout
                                   (Continued)
Table 28. Mini-BGA Package Pinout

Ball #  Pin Name                         Ball #  Pin Name

A01     A2/IAD1                          E03     A8/IAD7
A02     A1/IAD0                          E04     FL0
A03     GND                              E05     PF0 [MODE A]
A04     A0                               E06     FL2
A05     NC                               E07     PF3 [MODE D]
A06     GND                              E08     GND
A07     NC                               E09     GND
A08     NC                               E10     VDDEXT
A09     NC                               E11     GND
A10     D22                              E12     D10
A11     GND                              F01     A13/IAD12
A12     GND                              F02     NC
B01     A4/IAD3                          F03     A12/IAD11
B02     A3/IAD2                          F04     A11/IAD10
B03     GND                              F05     FL1
B04     NC                               F06     NC
B05     NC                               F07     NC
B06     GND                              F08     D7/IWR
B07     VDDEXT                           F09     D11
B08     D23                              F10     D8
B09     D20                              F11     NC
B10     D18                              F12     D9
B11     D17                              G01     XTAL
B12     D16                              G02     NC
C01     PWDACK                           G03     GND
C02     A6/IAD5                          G04     A10/IAD9
C03     RD                               G05     NC
C04     A5/IAD4                          G06     NC
C05     A7/IAD6                          G07     NC
C06     PWD                              G08     D6/IRD
C07     VDDEXT                           G09     D5/IAL
C08     D21                              G10     NC
C09     D19                              G11     NC
C10     D15                              G12     D4/IS
C11     NC                               H01     CLKIN
C12     D14                              H02     GND
D01     NC                               H03     GND
D02     WR                               H04     GND
D03     NC                               H05     VDDINT
D04     BGH                              H06     DT0
D05     A9/IAD8                          H07     TFS0
D06     PF1 [MODE B]                     H08     D2/IAD15
D07     PF2 [MODE C]                     H09     D3/IACK
D08     NC                               H10     GND
D09     D13                              H11     NC
D10     D12                              H12     GND
D11     NC                               J01     CLKOUT
D12     GND                              J02     VDDINT
E01     VDDEXT                           J03     NC
                                                 VDDEXT
E02     VDDEXT                           J04
                                         J05     VDDEXT

                                   42                               REV. 0
                                         ADSP-218xN Series

Table 28. Mini-BGA Package Pinout
(Continued)

Ball #  Pin Name

J06     SCLK0
J07     D0/IAD13
J08     RFS1/IRQ0
J09     BG
J10     D1/IAD14
J11     VDDINT
J12     VDDINT
K01     NC
K02     NC
K03     NC
K04     BMS
K05     DMS
K06     RFS0
K07     TFS1/IRQ1
K08     SCLK1
K09     ERESET
K10     EBR
K11     BR
K12     EBG
L01     IRQE + PF4
L02     NC
L03     IRQL1 + PF6
L04     IOMS
L05     GND
L06     PMS
L07     DR0
L08     GND
L09     RESET
L10     ELIN
L11     ELOUT
L12     EINT
M01     IRQL0 + PF5
M02     IRQL2 + PF7
M03     NC
M04     CMS
M05     GND
M06     DT1/FO
M07     DR1/FI
M08     GND
M09     NC
M10     EMS
M11     EE
M12     ECLK

REV. 0                             43
ADSP-218xN Series

                                                                 OUTLINE DIMENSIONS
                                      Dimensions in outline dimension drawings are shown in millimeters.

                                                                  144-BALL MINI-BGA
                                                                            (CA-144)

                10.10                                       A1 CORNER INDEX
                10.00 SQ                                          TRIANGLE
                 9.90
                                           8.80        12 11 10 9 8 7 6 5 4 3 2 1
                TOP VIEW                   BSC
                                           SQ                                                     A
                                                                                                  B
                                                 0.80                                             C
                                                                                                  D
                                                 BSC                                              E
                                                BALL                                              F
                                               PITCH                                              G
                                                                                                  H
                                                                                                  J
                                                                                                  K
                                                                                                  L
                                                                                                  M

                                                            BOTTOM VIEW

                                          DETAIL A

1.40                                                                                         1.00
MAX                                                                                          0.85

NOTES:                                    0.43

1. DIMENSIONS IN MILLIMETERS .            0.25

2. ACTUAL POSITION OF THE BALL GRID IS                          0.55                   0.10          SEATING
   WITHIN 0.15 OF ITS IDEAL POSITION, RELATIVE                  0.50                   MAX           PLANE
   TO THE PACKAGE EDGES.                                        0.45
                                                               BALL
3. ACTUAL POSITION OF EACH BALL IS WITHIN 0.08              DIAMETER
   OF ITS IDEAL POSITION, RELATIVE TO THE
   BALL GRID.

4. CENTER DIMENSIONS ARE NOMINAL.                           DETAIL A

        100-LEAD METRIC THIN PLASTIC QUAD FLATPACK (LQFP)
                                                 (ST-100)

                      1.60 MAX            16.20
                                          16.00 SQ
        0.75                    12   100  15.80
        0.60 TYP                TYP  1
        0.50                                 14.05
                                             14.00 SQ
                                             13.95

                                                 12.00 TYP BSC

                                                                                 76
                                                                                   75

        SEATING
           PLANE

                                             TOP VIEW
                                           (PINS DOWN)

                0.08                 25                     51

        MAX LEAD                                            50

      COPLANARITY               6 4 26

        0 - 7                             0.50              0.27
                   0.15                   BSC (LEAD PITCH)  0.22 TYP (LEAD WIDTH)
                                                            0.17
        NOTES:        0.05

        1. DIMENSIONS IN MILLIMETERS.

        2. THE ACTUAL POSITION OF EACH LEAD IS WITHIN 0.08 OF ITS
            IDEAL POSITION, WHEN MEASURED IN THE LATERAL DIRECTION.

        3. CENTER DIMENSIONS ARE NOMINAL.

                                                    44                                                      REV. 0
                                                       ADSP-218xN Series

                          ORDERING GUIDE

Table 29. Ordering Guide  Ambient         Instruction  Package        Package
                          Temperature     Rate (MHz)   Description    Option
  Part                    Range
  Number                                  80           100-Lead LQFP  ST-100
                          0C to 70C     80           100-Lead LQFP  ST-100
ADSP-2184NKST-320        40C to +85C  80           100-Lead LQFP  ST-100
ADSP-2184NBST-320        0C to 70C     80           100-Lead LQFP  ST-100
ADSP-2185NKST-320        40C to +85C  80           100-Lead LQFP  ST-100
ADSP-2185NBST-320        0C to 70C     80           100-Lead LQFP  ST-100
ADSP-2186NKST-320        40C to +85C  80           100-Lead LQFP  ST-100
ADSP-2186NBST-320        0C to 70C     80           100-Lead LQFP  ST-100
ADSP-2187NKST-320        40C to +85C  80           100-Lead LQFP  ST-100
ADSP-2187NBST-320        0C to 70C     80           100-Lead LQFP  ST-100
ADSP-2188NKST-320        40C to +85C  80           100-Lead LQFP  ST-100
ADSP-2188NBST-320        0C to 70C     80           100-Lead LQFP  ST-100
ADSP-2189NKST-320        40C to +85C  80           144-Ball MBGA  CA-144
ADSP-2189NBST-320        0C to 70C     80           144-Ball MBGA  CA-144
ADSP-2184NKCA-320        40C to 85C   80           144-Ball MBGA  CA-144
ADSP-2184NBCA-320        0C to 70C     80           144-Ball MBGA  CA-144
ADSP-2185NKCA-320        40C to +85C  80           144-Ball MBGA  CA-144
ADSP-2185NBCA-320        0C to 70C     80           144-Ball MBGA  CA-144
ADSP-2186NKCA-320        40C to +85C  80           144-Ball MBGA  CA-144
ADSP-2186NBCA-320        0C to 70C     80           144-Ball MBGA  CA-144
ADSP-2187NKCA-320        40C to +85C  80           144-Ball MBGA  CA-144
ADSP-2187NBCA-320        0C to 70C     80           144-Ball MBGA  CA-144
ADSP-2188NKCA-320        40C to +85C  80           144-Ball MBGA  CA-144
ADSP-2188NBCA-320        0C to 70C     80           144-Ball MBGA  CA-144
ADSP-2189NKCA-320        40C to +85C
ADSP-2189NBCA-320

REV. 0                                    45
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