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ADSP-21061

器件型号:ADSP-21061
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:ADI [Analog Devices Inc]
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器件描述

48-BIT, 40 MHz, OTHER DSP, PQFP240

参数

ADSP-21061功能数量 1
ADSP-21061端子数量 240
ADSP-21061最大工作温度 85 Cel
ADSP-21061最小工作温度 0.0 Cel
ADSP-21061最大供电/工作电压 5.25 V
ADSP-21061最小供电/工作电压 4.75 V
ADSP-21061额定供电电压 5 V
ADSP-21061外部数据总线宽度 48
ADSP-21061加工封装描述 MQFP-240
ADSP-21061状态 ACTIVE
ADSP-21061工艺 CMOS
ADSP-21061包装形状 SQUARE
ADSP-21061包装尺寸 FLATPACK, HEAT SINK/SLUG, FINE PITCH
ADSP-21061表面贴装 Yes
ADSP-21061端子形式 GULL WING
ADSP-21061端子间距 0.5000 mm
ADSP-21061端子涂层 锡 铅
ADSP-21061端子位置
ADSP-21061包装材料 塑料/环氧树脂
ADSP-21061温度等级 COMMERCIAL EXTENDED
ADSP-21061地址总线宽度 32
ADSP-21061桶形移位器 Yes
ADSP-21061边界扫描 Yes
ADSP-21061最大FCLK时钟频率 40 MHz
ADSP-21061浮点运算单元 Yes
ADSP-21061内部总线架构
ADSP-21061微处理器类型 其它数字信号处理器
ADSP-21061数据处理位数 32

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ADSP-21061器件文档内容

a                                                                                             ADSP-2106x SHARC
                                                                                        DSP Microcomputer Family

                                                                                        ADSP-21061/ADSP-21061L

SUMMARY                                                                           Pin-Compatible with ADSP-21060 (4 Mbit) and
High Performance Signal Computer for Speech, Sound,                                  ADSP-21062 (2 Mbit)

   Graphics and Imaging Applications                                              Flexible Data Formats and 40-Bit Extended Precision
Super Harvard Architecture Computer (SHARC)--                                     32-Bit Single-Precision and 40-Bit Extended-Precision

  Four Independent Buses for Dual Data, Instructions,                                IEEE Floating-Point Data Formats
     and I/O                                                                      32-Bit Fixed-Point Data Format, Integer and Fractional,

32-Bit IEEE Floating-Point Computation Units--                                       with 80-Bit Accumulators
  Multiplier, ALU and Shifter
                                                                                  Parallel Computations
1 Megabit On-Chip SRAM Memory and Integrated I/O                                  Single-Cycle Multiply and ALU Operations in Parallel with
   Peripherals--A Complete System-On-A-Chip
                                                                                    Dual Memory Read/Writes and Instruction Fetch
Integrated Multiprocessing Features                                               Multiply with Add and Subtract for Accelerated FFT

KEY FEATURES                                                                        Butterfly Computation
50 MIPS, 20 ns Instruction Rate, Single-Cycle Instruction                         1024-Point Complex FFT Benchmark: 0.37 ms (18,221 Cycles)

   Execution                                                                      1 Megabit Configurable On-Chip SRAM
120 MFLOPS Peak, 80 MFLOPS Sustained Performance                                  Dual-Ported for Independent Access by Core Processor
Dual Data Address Generators with Modulo and Bit-
                                                                                     and DMA
   Reverse Addressing                                                             Configurable as 32K Words Data Memory (32-Bit), 16K
Efficient Program Sequencing with Zero-Overhead
                                                                                     Words Program Memory (48-Bit) or Combinations of
   Looping: Single-Cycle Loop Setup                                                 Both Up to 1 Mbit
IEEE JTAG Standard 1149.1 Test Access Port and
                                                                                  Off-Chip Memory Interfacing
  On-Chip Emulation                                                               4-Gigawords Addressable (32-Bit Address)
240-Lead MQFP Package                                                             Programmable Wait State Generation, Page-Mode DRAM
225-Ball Plastic Ball Grid Array (PBGA)
                                                                                     Support

            CORE PROCESSOR                                                        DUAL-PORTED SRAM

                         TIMER  INSTRUCTION                                         TWO INDEPENDENT             BLOCK 0                 JTAG 7
                                    CACHE                                         DUAL-PORTED BLOCKS                    BLOCK 1
                                    32 x 48-BIT                                                                                           TEST &
                                                                                                                                       EMULATION
                                                           PROCESSOR PORT                          I/O PORT
                                                                                                                                 EXTERNAL
                                                 ADDR                             DATA        DATA        ADDR                      PORT

                                                                            ADDR        DATA        DATA        ADDR                                         32
                                                                                                                                 ADDR BUS
DAG1 DAG2                PROGRAM
8 x 4 x 32 8 x 4 x 24    SEQUENCER                                                                                                    MUX

                                                                                                     IOD        IOA

            PM ADDRESS BUS             24                                                            48         17

                       DM ADDRESS BUS  32

                         PM DATA BUS   48                                                                                        MULTIPROCESSOR
                                                                                                                                      INTERFACE
   BUS                   DM DATA BUS 40/32
CONNECT                                                                                                                                                           48
                                                                                                                                      DATA BUS
    (PX)
                                                                                                                                           MUX

                                                                                                                                       HOST PORT

               DATA                                                                           IOP               DMA              4
            REGISTER
                                                                                     REGISTERS               CONTROLLER
                FILE                                                              (MEMORY MAPPED)
MULTIPLIER               BARREL                                                                                                  6
            16 x 40-BIT  SHIFTER
                                       ALU
                                                                                                             SERIAL PORTS
                                                                                                                                 6
                                                                                        CONTROL,                      (2)

                                                                                        STATUS &

                                                                                        DATA BUFFERS

                                                                                                   I/O PROCESSOR

                         Figure 1. ADSP-21061/ADSP-21061L Block Diagram

SHARC is a registered trademark of Analog Devices, Inc.                           One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

REV. B                                                                            Tel: 781/329-4700 World Wide Web Site: http://www.analog.com

Information furnished by Analog Devices is believed to be accurate and            Fax: 781/326-8703                               Analog Devices, Inc., 2000
reliable. However, no responsibility is assumed by Analog Devices for its
use, nor for any infringements of patents or other rights of third parties
which may result from its use. No license is granted by implication or
otherwise under any patent or patent rights of Analog Devices.
ADSP-21061/ADSP-21061L                                                                           Multiprocessing
                                                                                                 Glueless Connection for Scalable DSP Multiprocessing
DMA Controller
6 DMA Channels                                                                                    Architecture
Background DMA Transfers at 50 MHz, in Parallel with                                            Distributed On-Chip Bus Arbitration for Parallel Bus

    Full-Speed Processor Execution                                                                  Connect of Up To Six ADSP-21061s Plus Host
Performs Transfers Between ADSP-21061 Internal Memory                                           300 Mbytes/s Transfer Rate Over Parallel Bus

    and External Memory, External Peripherals, Host                                              Serial Ports
    Processor, or Serial Ports                                                                   Two 40 Mbit/s Synchronous Serial Ports
                                                                                                 Independent Transmit and Receive Functions
Host Processor Interface                                                                        3- to 32-Bit Data Word Width
Efficient Interface to 16- and 32-Bit Microprocessors                                           -Law/A-Law Hardware Companding
Host can Directly Read/Write ADSP-21061 Internal Memory                                         TDM Multichannel Mode
                                                                                                 Multichannel Signaling Protocol

TABLE OF CONTENTS                                                                                  ADSP-21061L EZ-ICE Emulator (Jumpers in Place) . . . 12
GENERAL DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . . 3                          Figure 6. JTAG Scan Path Connections for Multiple
ADSP-21000 FAMILY CORE ARCHITECTURE . . . . . . . 4
ADSP-21061 FEATURES . . . . . . . . . . . . . . . . . . . . . . . . . . 4                          ADSP-21061/ADSP-21061L Systems . . . . . . . . . . . . . . . 12
DEVELOPMENT TOOLS . . . . . . . . . . . . . . . . . . . . . . . . . . 8                          Figure 7. JTAG Clocktree for Multiple ADSP-21061/
ADDITIONAL INFORMATION . . . . . . . . . . . . . . . . . . . . . 8
PIN DESCRIPTIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9                       ADSP-21061L Systems . . . . . . . . . . . . . . . . . . . . . . . . . . 13
TARGET BOARD CONNECTOR FOR EZ-ICE                                                               Figure 8. Clock Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
                                                                                                 Figure 9. Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
   PROBE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12          Figure 10. Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
RECOMMENDED OPERATING CONDITIONS (5 V) . 14                                                      Figure 11. Timer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
ELECTRICAL CHARACTERISTICS (5 V) . . . . . . . . . . . 14                                        Figure 12. Flags . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
POWER DISSIPATION ADSP-21061 (5 V) . . . . . . . . . . . . 15                                    Figure 13. Memory Read--Bus Master . . . . . . . . . . . . . . . . 21
RECOMMENDED OPERATING CONDITIONS (3.3 V) 16                                                      Figure 14. Memory Write--Bus Master . . . . . . . . . . . . . . . 22
ELECTRICAL CHARACTERISTICS (3.3 V) . . . . . . . . . . 16                                        Figure 15. Synchronous Read/Write--Bus Master . . . . . . . 24
POWER DISSIPATION ADSP-21061L (3.3 V) . . . . . . . . . 17                                       Figure 16. Synchronous Read/Write--Bus Slave . . . . . . . . . 25
ABSOLUTE MAXIMUM RATINGS . . . . . . . . . . . . . . . . 18                                      Figure 17. Multiprocessor Bus Request and Host Bus
TIMING SPECIFICATIONS . . . . . . . . . . . . . . . . . . . . . . . 18
                                                                                                   Request . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
   Memory Read--Bus Master . . . . . . . . . . . . . . . . . . . . . . . 21                      Figure 18a. Synchronous REDY Timing . . . . . . . . . . . . . . 28
   Memory Write--Bus Master . . . . . . . . . . . . . . . . . . . . . . 22                       Figure 18b. Asynchronous Read/Write--Host to
   Synchronous Read/Write--Bus Master . . . . . . . . . . . . . . 23
   Synchronous Read/Write--Bus Slave . . . . . . . . . . . . . . . . 25                            ADSP-21061/ADSP-21061L . . . . . . . . . . . . . . . . . . . . . . 29
   Multiprocessor Bus Request and Host Bus Request . . . . . 26                                  Figure 19a. Three-State Timing (Bus Transition Cycle,
   Asynchronous Read/Write--Host to ADSP-21061 . . . . . . 28
   Three-State Timing--Bus Master, Bus Slave,                                                      SBTS Assertion) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
                                                                                                 Figure 19b. Three-State Timing (Host Transition Cycle) . . 31
      HBR, SBTS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30             Figure 20. DMA Handshake Timing . . . . . . . . . . . . . . . . . 33
   DMA Handshake . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32                Figure 21. Serial Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
   Serial Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34       Figure 22. External Late Frame Sync . . . . . . . . . . . . . . . . . 36
   JTAG Test Access Port and Emulation . . . . . . . . . . . . . . . 37                          Figure 23. JTAG Test Access Port and Emulation . . . . . . . 37
OUTPUT DRIVE CURRENTS . . . . . . . . . . . . . . . . . . . . . 38                               Figure 24. Output Enable/Disable . . . . . . . . . . . . . . . . . . . 39
POWER DISSIPATION . . . . . . . . . . . . . . . . . . . . . . . . . . . 38                       Figure 25. Equivalent Device Loading for AC Measurements
TEST CONDITIONS . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
ENVIRONMENTAL CONDITIONS . . . . . . . . . . . . . . . . 41                                        (Includes All Fixtures) . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
240-LEAD METRIC MQFP PIN CONFIGURATIONS . . 42                                                   Figure 26. Voltage Reference Levels for AC Measurements
OUTLINE DIMENSIONS . . . . . . . . . . . . . . . . . . . . . . 43, 44
ADSP-21061L 225-Ball Plastic Ball Grid Array (PBGA)                                                (Except Output Enable/Disable) . . . . . . . . . . . . . . . . . . . . 39
   Package Pinout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45           Figure 27. ADSP-2106x Typical Drive Currents
225-Ball Plastic Ball Grid Array (PBGA) Package Pinout . . . . . 46
OUTLINE DIMENSIONS . . . . . . . . . . . . . . . . . . . . . . . . . 47                            (VDD = 5 V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
ORDERING GUIDE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47                      Figure 28. Typical Output Rise Time (10%90% VDD) vs.

FIGURES                                                                                            Load Capacitance (VDD = 5 V) . . . . . . . . . . . . . . . . . . . . 40
Figure 1. ADSP-21061/ADSP-21061L Block Diagram . . . . 1                                         Figure 29. Typical Output Rise Time (0.8 V2.0 V) vs. Load
Figure 2. ADSP-21061/ADSP-21061L System . . . . . . . . . . . 4
Figure 3. Multiprocessing System . . . . . . . . . . . . . . . . . . . . . 6                       Capacitance (VDD = 5 V) . . . . . . . . . . . . . . . . . . . . . . . . . 40
Figure 4. ADSP-21061/ADSP-21061L Memory Map . . . . . 7                                          Figure 30. Typical Output Delay or Hold vs. Load Capacitance
Figure 5. Target Board Connector For ADSP-21061/
                                                                                                   (at Maximum Case Temperature) (VDD = 5 V) . . . . . . . . 40
EZ-ICE is a registered trademark of Analog Devices, Inc.                                         Figure 31. ADSP-2106x Typical Drive Currents

                                                                                                   (VDD = 3.3 V) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
                                                                                                 Figure 32. Typical Output Rise Time (10%90% VDD) vs.

                                                                                                   Load Capacitance (VDD = 3.3 V) . . . . . . . . . . . . . . . . . . . 40
                                                                                                 Figure 33. Typical Output Rise Time (0.8 V2.0 V) vs. Load

                                                                                                   Capacitance (VDD = 3.3 V) . . . . . . . . . . . . . . . . . . . . . . . 41
                                                                                                 Figure 34. Typical Output Delay or Hold vs. Load Capacitance

                                                                                                   (at Maximum Case Temperature) (VDD = 3.3 V) . . . . . . . 41

                                                                                            2  REV. B
                                                                         ADSP-21061/ADSP-21061L

S

GENERAL NOTE                                                        Figure 1 shows a block diagram of the ADSP-21061/ADSP-
This data sheet represents production released specifications       21061L, illustrating the following architectural features:
for the ADSP-21061 5 V and ADSP-21061L 3.3 V proces-
sors. ADSP-21061 is used throughout this data sheet to refer to       Computation Units (ALU, Multiplier and Shifter) with a
both devices unless expressly noted.                                     Shared Data Register File

GENERAL DESCRIPTION                                                   Data Address Generators (DAG1, DAG2)
The ADSP-21061 is a member of the powerful SHARC family               Program Sequencer with Instruction Cache
of floating point processors. The SHARC--Super Harvard                Interval Timer
Architecture Computer--are signal processing microcomputers           1 Mbit On-Chip SRAM
that offer new capabilities and levels of integration and perfor-     External Port for Interfacing to Off-Chip Memory and
mance. The ADSP-21061 is a 32-bit processor optimized for
high performance DSP applications. The ADSP-21061 com-                   Peripherals
bines the ADSP-21000 DSP core with a dual-ported on-chip              Host Port & Multiprocessor Interface
SRAM and an I/O processor with a dedicated I/O bus to form a          DMA Controller
complete system-in-a-chip.                                            Serial Ports
                                                                      JTAG Test Access Port
Fabricated in a high-speed, low-power CMOS process, the
ADSP-21061 has a 20 ns instruction cycle time operating at up       Figure 2 shows a typical single-processor system. A multi-
to 50 MIPS. With its on-chip instruction cache, the processor can   processing system is shown in Figure 3.
execute every instruction in a single cycle. Table I shows perfor-
mance benchmarks for the ADSP-21061/ADSP-21061L.                    Table I. ADSP-21061/ADSP-21061L Benchmarks (@ 50 MHz)

The ADSP-21061 SHARC combines a high-performance float-             1024-Pt. Complex FFT             0.37 ms       18,221 Cycles
ing-point DSP core with integrated, on-chip system features,          (Radix 4, with Digit Reverse)
including a 1 Mbit SRAM memory, host processor interface,                                            20 ns         1 Cycle
DMA controller, serial ports and parallel bus connectivity for      FIR Filter (per Tap)
glueless DSP multiprocessing.                                       IIR Filter (per Biquad)          80 ns         4 Cycles
                                                                    Divide (y/x)
                                                                    Inverse Square Root (1/x)        120 ns        6 Cycles
                                                                    DMA Transfer Rate
                                                                                                     180 ns        9 Cycles

                                                                                                     300 Mbytes/s

REV. B                                                              3
ADSP-21061/ADSP-21061L

ADSP-21000 FAMILY CORE ARCHITECTURE                                                           Instruction Cache
The ADSP-21061 includes the following architectural features                                  The ADSP-21061 includes an on-chip instruction cache that
of the ADSP-21000 family core. The ADSP-21061 is code and                                     enables three-bus operation for fetching an instruction and two
function compatible with the ADSP-21060/ADSP-21062 and                                        data values. The cache is selective--only the instructions whose
the ADSP-21020.                                                                               fetches conflict with PM bus data accesses are cached. This
                                                                                              allows full-speed execution of core, looped operations such as
Independent, Parallel Computation Units                                                       digital filter multiply-accumulates and FFT butterfly processing.
The arithmetic/logic unit (ALU), multiplier and shifter all per-
form single-cycle instructions. The three units are arranged in                               Data Address Generators with Hardware Circular Buffers
parallel, maximizing computational throughput. Single multi-                                  The ADSP-21061's two data address generators (DAGs) imple-
function instructions execute parallel ALU and multiplier op-                                 ment circular data buffers in hardware. Circular buffers allow
erations. These computation units support IEEE 32-bit single-                                 efficient programming of delay lines and other data structures
precision floating-point, extended precision 40-bit floating-                                 required in digital signal processing, and are commonly used in
point and 32-bit fixed-point data formats.                                                    digital filters and Fourier transforms. The ADSP-21061 two
                                                                                              DAGs contain sufficient registers to allow the creation of up to
                      ADSP-21061/                                                             32 circular buffers (16 primary register sets, 16 secondary). The
                      ADSP-21061L                                                             DAGs automatically handle address pointer wraparound, reduc-
                                                                                              ing overhead, increasing performance and simplifying imple-
1x CLOCK             CLKIN      BMS                                 CS  BOOT                 mentation. Circular buffers can start and end at any memory
        TO GND        EBOOT                                                                   location.
               3      LBOOT                    CONTROL               ADDR EPROM
                   4                                   ADDRESS                                Flexible Instruction Set
                                                               DATA  DATA (OPTIONAL)          The 48-bit instruction word accommodates a variety of parallel
   SERIAL                                                                                     operations, for concise programming. For example, the ADSP-
   DEVICE             IRQ2-0     ADDR31-0                            ADDR                     21061 can conditionally execute a multiply, an add, a subtract
(OPTIONAL)            FLAG3-0                                                                 and a branch, all in a single instruction.
                      TIMEXP     DATA47-0                            DATA MEMORY
   SERIAL                                                                           AND       ADSP-21061 FEATURES
   DEVICE             TCLK0                RD                                                 Augmenting the ADSP-21000 family core, the ADSP-21061
(OPTIONAL)            RCLK0               WR                         OE PERIPHERALS           adds the following architectural features:
                      TFS0              ACK                          WE (OPTIONAL)
                      RSF0             MS3-0                         ACK                      Dual-Ported On-Chip Memory
                      DT0                                            CS                       The ADSP-21061 contains 1 megabit of on-chip SRAM, orga-
                      DR0              PAGE                                                   nized as two banks of 0.5 Mbits each. Each bank has eight 16-
                                       SBTS                              DMA DEVICE           bit columns with 4K 16-bit words per column. Each memory
                      TCLK1                                               (OPTIONAL)          block is dual-ported for single-cycle, independent accesses by
                      RCLK1               SW                                                  the core processor and I/O processor or DMA controller. The
                      TFS1        ADRCLK                             DATA                     dual-ported memory and separate on-chip buses allow two data
                      RSF1                                                                    transfers from the core and one from I/O, all in a single cycle
                      DT1          DMAR1-2                                    HOST            (see Figure 4 for the ADSP-21061 Memory Map).
                      DR1         DMAG1-2                                PROCESSOR
                                                                          INTERFACE           On the ADSP-21061, the memory can be configured as a maxi-
                                           CS                             (OPTIONAL)          mum of 32K words of 32-bit data, 64K words for 16-bit data,
                                        HBR                                                   16K words of 48-bit instructions (and 40-bit data) or combina-
                                        HBG                          ADDR                     tions of different word sizes up to 1 megabit. All the memory
                                       REDY                                                   can be accessed as 16-bit, 32-bit or 48-bit.
                                                                     DATA
                      RPBA           BR1-6                                                    A 16-bit floating-point storage format is supported that effec-
                      ID2-0            CPA                                                    tively doubles the amount of data that may be stored on chip.
                                                                                              Conversion between the 32-bit floating-point and 16-bit floating-
                          RESET  JTAG                                                         point formats is done in a single instruction.

                                 7                                                            While each memory block can store combinations of code and
                                                                                              data, accesses are most efficient when one block stores data,
         Figure 2. ADSP-21061/ADSP-21061L System                                              using the DM bus for transfers, and the other block stores in-
                                                                                              structions and data, using the PM bus for transfers. Using the
Data Register File                                                                            DM and PM buses in this way, with one dedicated to each
A general purpose data register file is used for transferring data                            memory block, assures single-cycle execution with two data
between the computation units and the data buses, and for                                     transfers. In this case, the instruction must be available in the
storing intermediate results. This 10-port, 32-register (16 pri-                              cache. Single-cycle execution is also maintained when one of the
mary, 16 secondary) register file, combined with the ADSP-                                    data operands is transferred to or from off-chip, via the ADSP-
21000 Harvard architecture, allows unconstrained data flow                                    21061's external port.
between computation units and internal memory.

Single-Cycle Fetch of Instruction and Two Operands
The ADSP-21061 features an enhanced Harvard architecture in
which the data memory (DM) bus transfers data and the pro-
gram memory (PM) bus transfers both instructions and data
(see Figure 1). With its separate program and data memory
buses and on-chip instruction cache, the processor can simulta-
neously fetch two operands and an instruction (from the cache),
all in a single cycle.

                                                                                         4  REV. B
                                                                         ADSP-21061/ADSP-21061L

Off-Chip Memory and Peripherals Interface                           Six channels of DMA are available on the ADSP-21061--four
The ADSP-21061's external port provides the processor's inter-      via the serial ports, and two via the processor's external port (for
face to off-chip memory and peripherals. The 4-gigaword off-        either host processor, other ADSP-21061s, memory or I/O
chip address space is included in the ADSP-21061's unified          transfers). Programs can be downloaded to the ADSP-21061
address space. The separate on-chip buses--for program              using DMA transfers. Asynchronous off-chip peripherals can
memory, data memory and I/O--are multiplexed at the external        control two DMA channels using DMA Request/Grant lines
port to create an external system bus with a single 32-bit address  (DMAR1-2, DMAG1-2). Other DMA features include interrupt
bus and a single 48-bit (or 32-bit) data bus. The on-chip           generation upon completion of DMA transfers and DMA chain-
Super Harvard Architecture provides three-bus performance,          ing for automatic linked DMA transfers.
while the off-chip unified address space gives flexibility to the
designer.                                                           Serial Ports
                                                                    The ADSP-21061 features two synchronous serial ports that
Addressing of external memory devices is facilitated by on-chip     provide an inexpensive interface to a wide variety of digital and
decoding of high order address lines to generate memory bank        mixed-signal peripheral devices. The serial ports can operate at
select signals. Separate control lines are also generated for sim-  the full clock rate of the processor, providing each with a maxi-
plified addressing of page-mode DRAM. The ADSP-21061                mum data rate of 40 Mbit/s. Independent transmit and receive
provides programmable memory wait states and external memory        functions provide greater flexibility for serial communications.
acknowledge controls to allow interfacing to DRAM and peripher-     Serial port data can be automatically transferred to and from
als with variable access, hold and disable time requirements.       on-chip memory via DMA. Each of the serial ports offers TDM
                                                                    multichannel mode.
Host Processor Interface
The ADSP-21061's host interface allows easy connection to           The serial ports can operate with little-endian or big-endian
standard microprocessor buses, both 16-bit and 32-bit, with         transmission formats, with word lengths selectable from three
little additional hardware required. Asynchronous transfers at      bits to 32 bits. They offer selectable synchronization and trans-
speeds up to the full clock rate of the processor are supported.    mit modes as well as optional -law or A-law companding.
The host interface is accessed through the ADSP-21061's exter-      Serial port clocks and frame syncs can be internally or externally
nal port and is memory-mapped into the unified address space.       generated. The serial ports also include keyword and keymask
Two channels of DMA are available for the host interface; code      features to enhance interprocessor communication.
and data transfers are accomplished with low software overhead.
                                                                    Multiprocessing
The host processor requests the ADSP-21061's external bus           The ADSP-21061 offers powerful features tailored to multipro-
with the host bus request (HBR), host bus grant (HBG) and           cessing DSP systems. The unified address space allows direct
ready (REDY) signals. The host can directly read and write the      interprocessor accesses of each ADSP-21061's internal memory.
internal memory of the ADSP-21061, and can access the               Distributed bus arbitration logic is included on-chip for simple,
DMA channel setup and mailbox registers. Vector interrupt           glueless connection of systems containing up to six ADSP-21061s
support is provided for efficient execution of host commands.       and a host processor. Master processor changeover incurs only
                                                                    one cycle of overhead. Bus arbitration is selectable as either
DMA Controller                                                      fixed or rotating priority. Bus lock allows indivisible read-modify-
The ADSP-21061's on-chip DMA controller allows zero-                write sequences for semaphores. A vector interrupt is provided
overhead, nonintrusive data transfers without processor inter-      for interprocessor commands. Maximum throughput for inter-
vention. The DMA controller operates independently and              processor data transfer is 500 Mbytes/sec over the external port.
invisibly to the processor core, allowing DMA operations to         Broadcast writes allow simultaneous transmission of data to
occur while the core is simultaneously executing its program        all ADSP-21061s and can be used to implement reflective
instructions.                                                       semaphores.

DMA transfers can occur between the ADSP-21061's internal           Program Booting
memory and either external memory, external peripherals, or a       The internal memory of the ADSP-21061 can be booted at
host processor. DMA transfers can also occur between the            system power-up from either an 8-bit EPROM or a host proces-
ADSP-21061's internal memory and its serial ports. DMA              sor. Selection of the boot source is controlled by the BMS (Boot
transfers between external memory and external peripheral           Memory Select), EBOOT (EPROM Boot), and LBOOT (Host
devices are another option. External bus packing to 16-, 32-        Boot) pins. 32-bit and 16-bit host processors can be used for
or 48-bit words is performed during DMA transfers.                  booting. See the BMS pin in the Pin Function Descriptions
                                                                    section of this data sheet.

REV. B                                                              5
ADSP-21061/ADSP-21061L

                        ADSP-2106x #6             CONTROL
                        ADSP-2106x #5                     ADDRESS
                        ADSP-2106x #4                              DATA

                        ADSP-2106x #3

                        CLKIN    ADDR31-0

                        RESET    DATA47-0

                        RPBA

               3        I D 2-0
       011

                        CONTROL

                                 CPA

                                 BR1-2, BR4-6  5

                                 BR3

                        ADSP-2106x #2

                        CLKIN    ADDR31-0
                        RESET    DATA47-0

                3       RPBA
       010              I D 2-0

                        CONTROL

                                          CPA
                                 BR1, BR3-6 5

                                          BR2

                        ADSP-2106x #1             CONTROL
                                                          ADDRESS
   1x                   CLKIN                                      DATA
CLOCK                   RESET
                        RPBA     ADDR31-0                                ADDR
RESET                   I D 2-0  DATA47-0
                                                                         DATA  GLOBAL
                                          RD                                   MEMORY
                                         WR
               3                       ACK                               OE           AND
       001                            MS3-0                              WE    PERIPHERALS

                                                                         ACK    (OPTIONAL)
                                                                         CS

                        CONTROL        BMS                               CS        BOOT
                                                                         ADDR     EPROM
                                     PAGE                                DATA  (OPTIONAL)
                                     SBTS
                                                                                    HOST
                                        SW                                     PROCESSOR
                                                                                INTERFACE
                                 ADRCLK                                        (OPTIONAL)
                                         CS

                                       HBR
                                       HBG
                                     REDY

                                  CPA                                    ADDR
                                 BR2-6 5
                                                                         DATA
                                   BR1

                        Figure 3. Multiprocessing System

                                 6                                                        REV. B
                                                                                                 ADSP-21061/ADSP-21061L

                         IOP REGISTERS           0x0000 0000                                                  0x0040 0000
                                                 0x0002 0000                                                                 MS0
             INTERNAL                                                                                BANK 0
               MEMORY    NORMAL WORD ADDRESSING                                                       DRAM                   MS1
                  SPACE                                                                           (OPTIONAL)
                                                 0x0004 0000                                         BANK 1                  MS2
MULTIPROCESSOR
   MEMORY SPACE          SHORT WORD ADDRESSING                                                       BANK 2                  MS3
                                                                                                               BANK SIZE IS
                                                 0x0008 0000                                         BANK 3    SELECTED BY
                                                                                                               MSIZE BIT FIELD OF
                         INTERNAL MEMORY SPACE                                                   NONBANKED     SYSCON
                                  OF ADSP-2106x                                                                REGISTER.
                                    WITH ID=001
                                                                                                              0xFFFF FFFF
                                                 0x0010 0000

                         INTERNAL MEMORY SPACE
                                  OF ADSP-2106x
                                    WITH ID=010

                                                 0x0018 0000

                         INTERNAL MEMORY SPACE                                       EXTERNAL
                                  OF ADSP-2106x                                        MEMORY
                                    WITH ID=011                                           SPACE

                                                 0x0020 0000

                         INTERNAL MEMORY SPACE
                                  OF ADSP-2106x
                                    WITH ID=100

                                                 0x0028 0000

                         INTERNAL MEMORY SPACE
                                  OF ADSP-2106x
                                    WITH ID=101

                                                 0x0030 0000

                         INTERNAL MEMORY SPACE
                                  OF ADSP-2106x
                                    WITH ID=110

                                                 0x0038 0000

                         BROADCAST WRITE
                                  TO ALL

                              ADSP-2106xs

                                                 0x003F FFFF

        NORMAL WORD ADDRESSING: 32-BIT DATA WORDS
                                                      48-BIT INSTRUCTION WORDS

        SHORT WORD ADDRESSING: 16-BIT DATA WORDS

                         Figure 4. ADSP-21061/ADSP-21061L Memory Map

REV. B                                                                          7
ADSP-21061/ADSP-21061L                                                    The same EZ-ICE hardware can be used for the ADSP-21060/
                                                                          ADSP-21062, to fully emulate the ADSP-21061, with the excep-
Porting Code from ADSP-21060 or ADSP-21062 to the                         tion of displaying and modifying the two new SPORTS
ADSP-21061                                                                registers. The emulator will not display these two registers,
The ADSP-21061 is pin compatible with the ADSP-21060/                     but your code can use them.
ADSP-21061/ADSP-21062 processors. The ADSP-21061 pins
that correspond to the Link Port pins of the ADSP-21060/                  Analog Devices ADSP-21000 Family Development Software
ADSP-21062 are no-connects.                                               includes an easy to use Assembler based on an algebraic syntax,
                                                                          Assembly Library/Librarian, Linker, instruction-level Simulator,
The ADSP-21061 is object code compatible with the ADSP-                   an ANSI C optimizing Compiler, the CBUGTM C Source--
21060/ADSP-21062 except for the following functional                      Level Debugger and a C Runtime Library including DSP and
changes:                                                                  mathematical functions. The Optimizing Compiler includes
                                                                          Numerical C extensions based on the work of the ANSI Nu-
  The ADSP-21061 memory is organized into two blocks                      merical C Extensions Group. Numerical C provides extensions
  with eight columns that are 4K deep per block. The                      to the C language for array selections, vector math operations,
  ADSP-21060/ADSP-21062 memory has 16 columns per block.                  complex data types, circular pointers and variably dimensioned
                                                                          arrays. The ADSP-21000 Family Development Software is
  Link port functions are not available.                                  available for both the PC and Sun platforms.
  Handshake external port DMA pins DMAR2 and DMAG2
  are assigned to external port DMA Channel 6 instead of                  The EZ-ICE Emulator uses the IEEE 1149.1 JTAG test access
  Channel 8.                                                              port of the ADSP-21061 processor to monitor and control the
                                                                          target board processor during emulation. The EZ-ICE provides
  2-D DMA capability of the SPORT is not available.                       full-speed emulation, allowing inspection and modification of
                                                                          memory, registers, and processor stacks. Nonintrusive in-circuit
  The modify registers in SPORT DMA are not programmable.                 emulation is assured by the use of the processor's JTAG inter-
                                                                          face--the emulator does not affect target system loading or
On the ADSP-21061, Block 0 starts at the beginning of internal            timing.
memory, normal word address 0x0002 0000. Block 1 starts at
the end of Block 0, with contiguous addresses. The remaining              Further details and ordering information are available in the
addresses in internal memory are divided into blocks that alias           ADSP-21000 Family Hardware and Software Development Tools
into Block 1. This allows any code or data stored in Block 1 on           data sheet (ADDS-210xx-TOOLS). This data sheet can be
the ADSP-21062 to retain the same addresses on the ADSP-                  requested from any Analog Devices sales office or distributor.
21061--these addresses will alias into the actual Block 1 of each
processor.                                                                In addition to the software and hardware development tools
                                                                          available from Analog Devices, third parties provide a wide
If you develop your application using the ADSP-21062, but will            range of tools supporting the SHARC processor family. Hard-
migrate to the ADSP-21061, use only the first eight columns of            ware tools include SHARC PC plug-in cards multiprocessor
each memory bank. Limit your application to 8K of instructions            SHARC VME boards, and daughter and modules with multiple
or up to 16K of data in each bank of the ADSP-21062, or any               SHARCs and additional memory. These modules are based on
combinations of instructions or data that does not exceed the             the SHARCPACTM module specification. Third Party software
memory bank.                                                              tools include an Ada compiler, DSP libraries, operating systems
                                                                          and block diagram design tools.
DEVELOPMENT TOOLS
The ADSP-21061 is supported with a complete set of software               ADDITIONAL INFORMATION
and hardware development tools, including an EZ-ICE In-                   This data sheet provides a general overview of the ADSP-21061
Circuit Emulator, EZ-Kit Lite, and development software. The              architecture and functionality. For detailed information on the
SHARC EZ-Kit Lite (ADDS-2106x-EZ-Lite) is a complete low                  ADSP-21000 Family core architecture and instruction set, refer to
cost package for DSP evaluation and prototyping. The EZ-Kit               the ADSP-2106x SHARC User's Manual, Second Edition.
Lite contains an evaluation board with an ADSP-21061 (5 V)
processor and provides a serial connection to your PC. The EZ-
Kit Lite also includes an optimizing compiler, assembler, in-
struction level simulator, run-time libraries, diagnostic utilities
and a complete set of example programs.

CBUG and SHARCPAC are trademarks of Analog Devices, Inc.

                                                                     8  REV. B
                                                                            ADSP-21061/ADSP-21061L

PIN DESCRIPTIONS                                                DRx, TCLKx, RCLKx, TMS and TDI)--these pins can be left
ADSP-21061 pin definitions are listed below. Inputs identified  floating. These pins have a logic-level hold circuit that prevents
as synchronous (S) must meet timing requirements with respect   the input from floating internally.
to CLKIN (or with respect to TCK for TMS, TDI). Inputs
identified as asynchronous (A) can be asserted asynchronously   I = Input   S = Synchronous       P = Power Supply
to CLKIN (or to TCK for TRST).
                                                                (O/D) = Open Drain O = Output     A = Asynchronous
Unused inputs should be tied or pulled to IVDD or IGND,
except for ADDR31-0, DATA47-0, FLAG3-0, SW and inputs that      G = Ground  (A/D) = Active Drive
have internal pull-up or pull-down resistors (CPA, ACK, DTx,
                                                                T = Three-State (when SBTS is asserted, or when the

                                                                ADSP-2106x is a bus slave)

Pin       Type                      PIN FUNCTION DESCRIPTIONS
ADDR31-0  I/O/T
                 Function
DATA47-0  I/O/T
                 External Bus Address. The ADSP-21061 outputs addresses for external memory and peripherals
MS3-0     O/T    on these pins. In a multiprocessor system the bus master outputs addresses for read/writes of the
                 internal memory or IOP registers of other ADSP-2106xs. The ADSP-21061 inputs addresses when a
RD        I/O/T  host processor or multiprocessing bus master is reading or writing its internal memory or IOP registers.
WR        I/O/T
PAGE      O/T    External Bus Data. The ADSP-21061 inputs and outputs data and instructions on these pins.
                 The external data bus transfers 32-bit single-precision floating-point data and 32-bit fixed-point
ADRCLK    O/T    data over Bits 47-16. 40-bit extended-precision floating-point data is transferred over Bits 47-8 of
SW        I/O/T  the bus. 16-bit short word data is transferred over Bits 31-16 of the bus. Pull-up resistors on un-
                 used DATA pins are not necessary.
ACK       I/O/S
                 Memory Select Lines. These lines are asserted (low) as chip selects for the corresponding banks
                 of external memory. Memory bank size must be defined in the ADSP-21061's system control regis-
                 ter (SYSCON). The MS3-0 lines are decoded memory address lines that change at the same time as
                 the other address lines. When no external memory access is occurring the MS3-0 lines are inactive;
                 they are active, however, when a conditional memory access instruction is executed, whether or not the
                 condition is true. MS0 can be used with the PAGE signal to implement a bank of DRAM memory
                 (Bank 0). In a multiprocessor system the MS3-0 lines are output by the bus master.

                 Memory Read Strobe. This pin is asserted (low) when the ADSP-21061 reads from external
                 memory devices or from the internal memory of other ADSP-21061s. External devices (including
                 other ADSP-21061s) must assert RD to read from the ADSP-21061's internal memory. In a multi-
                 processor system RD is output by the bus master and is input by all other ADSP-21061s.

                 Memory Write Strobe. This pin is asserted (low) when the ADSP-21061 writes to external memory
                 devices or to the internal memory of other ADSP-21061s. External devices must assert WR to write to
                 the ADSP-21061's internal memory. In a multiprocessor system WR is output by the bus master and is
                 input by all other ADSP-21061s.

                 DRAM Page Boundary. The ADSP-21061 asserts this pin to signal that an external DRAM page
                 boundary has been crossed. DRAM page size must be defined in the ADSP-21061's memory con-
                 trol register (WAIT). DRAM can only be implemented in external memory Bank 0; the PAGE
                 signal can only be activated for Bank 0 accesses. In a multiprocessor system PAGE is output by the
                 bus master.

                 Address Clock for synchronous external memories. Addresses on ADDR31-0 are valid before the
                 rising edge of ADRCLK. In a multiprocessing system ADRCLK is output by the bus master.

                 Synchronous Write Select. This signal is used to interface the ADSP-2106x to synchronous memory
                 devices (including other ADSP-21061s). The ADSP-21061 asserts SW (low) to provide an early indica-
                 tion of an impending write cycle, which can be aborted if WR is not later asserted (e.g. in a conditional
                 write instruction). In a multiprocessor system, SW is output by the bus master and is input by all other
                 ADSP-21061s to determine if the multiprocessor memory access is a read or write. SW is asserted at the
                 same time as the address output. A host processor using synchronous writes must assert this pin when
                 writing to the ADSP-21061(s).

                 Memory Acknowledge. External devices can deassert ACK (low) to add wait states to an external
                 memory access. ACK is used by I/O devices, memory controllers or other peripherals to hold off
                 completion of an external memory access. The ADSP-21061 deasserts ACK as an output to add
                 wait states to a synchronous access of its internal memory. In a multiprocessor system, a slave
                 ADSP-21061 deasserts the bus master's ACK input to add wait state(s) to an access of its internal
                 memory. The bus master has a keeper latch on its ACK pin that maintains the input at the level it
                 was last driven to.

REV. B                                                          9
ADSP-21061/ADSP-21061L

Pin      Type   Function
SBTS     I/S
                Suspend Bus Three-State. External devices can assert SBTS (low) to place the external bus address,
IRQ2-0   I/A    data, selects, and strobes in a high impedance state for the following cycle. If the ADSP-21061
FLAG3-0  I/O/A  attempts to access external memory while SBTS is asserted, the processor will halt and the memory
                access will not be completed until SBTS is deasserted. SBTS should only be used to recover from
TIMEXP   O      PAGE faults or host processor/ADSP-21061 deadlock.

HBR      I/A    Interrupt Request Lines. May be either edge-triggered or level-sensitive.

HBG      I/O    Flag Pins. Each is configured via control bits as either an input or an output. As an input, it can be
                tested as a condition. As an output, it can be used to signal external peripherals.
CS       I/A
                Timer Expired. Asserted for four cycles when the timer is enabled and TCOUNT decrements to
REDY (O/D) O    zero.

DMAR1    I/A    Host Bus Request. Must be asserted by a host processor to request control of the ADSP-21061's
DMAR2    I/A    external bus. When HBR is asserted in a multiprocessing system, the ADSP-21061 that is bus master
DMAG1    O/T    will relinquish the bus and assert HBG. To relinquish the bus, the ADSP-21061 places the address,
DMAG2    O/T    data, select, and strobe lines in a high impedance state. HBR has priority over all ADSP-21061 bus
BR6-1    I/O/S  requests (BR6-1) in a multiprocessing system.
                Host Bus Grant. Acknowledges an HBR bus request, indicating that the host processor may take
ID2-0    I      control of the external bus. HBG is asserted (held low) by the ADSP-21061 until HBR is released. In a
                multiprocessing system, HBG is output by the ADSP-21061 bus master and is monitored by all others.
RPBA     I/S
                Chip Select. Asserted by host processor to select the ADSP-21061.
CPA (O/D) I/O
                Host Bus Acknowledge. The ADSP-2106x deasserts REDY (low) to add wait states to an asynchro-
DTx      O      nous access of its internal memory or IOP registers by a host. Open drain output (O/D) by default; can
                be programmed in ADREDY bit of SYSCON register to be active drive (A/D). REDY will only be
DRx      I      output if the CS and HBR inputs are asserted.

TCLKx    I/O    DMA Request 1 (DMA Channel 7).

RCLKx    I/O    DMA Request 2 (DMA Channel 6).

                DMA Grant 1 (DMA Channel 7).

                DMA Grant 2 (DMA Channel 6).

                Multiprocessing Bus Requests. Used by multiprocessing ADSP-21061s to arbitrate for bus master-
                ship. An ADSP-21061 only drives its own BRx line (corresponding to the value of its ID2-0 inputs) and
                monitors all others. In a multiprocessor system with less than six ADSP-21061s, the unused BRx pins
                should be tied high; the processor's own BRx line must not be tied high or low because it is an output.
                Multiprocessing ID. Determines which multiprocessing bus request (BR1BR6) is used by ADSP-
                21061. ID = 001 corresponds to BR1, ID = 010 corresponds to BR2, etc. ID = 000 in single-processor
                systems. These lines are a system configuration selection which should be hardwired or only changed at
                reset.

                Rotating Priority Bus Arbitration Select. When RPBA is high, rotating priority for multiprocessor
                bus arbitration is selected. When RPBA is low, fixed priority is selected. This signal is a system con-
                figuration selection which must be set to the same value on every ADSP-21061. If the value of RPBA is
                changed during system operation, it must be changed in the same CLKIN cycle on every ADSP-21061.
                Core Priority Access. Asserting its CPA pin allows the core processor of an ADSP-21061 bus slave
                to interrupt background DMA transfers and gain access to the external bus. CPA is an open drain
                output that is connected to all ADSP-2106Ls in the system. The CPA pin has an internal 5 k pull-up
                resistor. If core access priority is not required in a system, the CPA pin should be left unconnected.

                Data Transmit (Serial Ports 0, 1). Each DT pin has a 50 k internal pull-up resistor.

                Data Receive (Serial Ports 0, 1). Each DR pin has a 50 k internal pull-up resistor.
                Transmit Clock (Serial Ports 0, 1). Each TCLK pin has a 50 k internal pull-up resistor.

                Receive Clock (Serial Ports 0, 1). Each RCLK pin has a 50 k internal pull-up resistor.

                        10  REV. B
                                                          ADSP-21061/ADSP-21061L

Pin     Type    Function
TFSx    I/O
RFSx    I/O     Transmit Frame Sync (Serial Ports 0, 1).
EBOOT   I
                Receive Frame Sync (Serial Ports 0, 1).
LBOOT   I
BMS     I/O/T*  EPROM Boot Select. When EBOOT is high, the ADSP-21061 is configured for booting from an 8-
                bit EPROM. When EBOOT is low, the LBOOT and BMS inputs determine booting mode. See table
CLKIN   I
RESET   I/A     below. This signal is a system configuration selection which should be hardwired.

TCK     I       Link Boot--Must be tied to GND.
TMS     I/S
TDI     I/S     Boot Memory Select. Output: Used as chip select for boot EPROM devices (when EBOOT = 1,
TDO     O       LBOOT = 0). In a multiprocessor system, BMS is output by the bus master. Input: When low, indi-
TRST    I/A     cates that no booting will occur and that ADSP-21061 will begin executing instructions from external
EMU     O       memory. See table below. This input is a system configuration selection which should be hardwired.
ICSA    O       *Three-statable only in EPROM boot mode (when BMS is an output).
VDD     P
GND     G       EBOOT     LBOOT  BMS                      Booting Mode
NC
                1         0      Output                   EPROM (Connect BMS to EPROM chip select.)

                0         0      1 (Input)                Host Processor

                0         0      0 (Input)                No Booting. Processor executes from external memory.

                Clock In. External clock input to the ADSP-21061. The instruction cycle rate is equal to CLKIN.
                CLKIN may not be halted, changed, or operated below the specified frequency.

                Processor Reset. Resets the ADSP-21061 to a known state and begins execution at the program
                memory location specified by the hardware reset vector address. This input must be asserted (low) at
                power-up.

                Test Clock (JTAG). Provides an asynchronous clock for JTAG boundary scan.
                Test Mode Select (JTAG). Used to control the test state machine. TMS has a 20 k internal pull-up
                resistor.
                Test Data Input (JTAG). Provides serial data for the boundary scan logic. TDI has a 20 k internal
                pull-up resistor.

                Test Data Output (JTAG). Serial scan output of the boundary scan path.
                Test Reset (JTAG). Resets the test state machine. TRST must be asserted (pulsed low) after power-
                up or held low for proper operation of the ADSP-21061. TRST has a 20 k internal pull-up resistor.
                Emulation Status. Must be connected to the ADSP-21061 EZ-ICE target board connector only.

                Reserved, leave unconnected.

                Power Supply; nominally +3.3 V dc for ADSP-21061L, +5.0 V dc for ADSP-21061.

                Power Supply Return.

                Do Not Connect. Reserved pins which must be left open and unconnected.

REV. B                           11
ADSP-21061/ADSP-21061L

TARGET BOARD CONNECTOR FOR EZ-ICE PROBE                                       The 14-pin, 2-row pin strip header is keyed at the Pin 3 location --
The ADSP-2106x EZ-ICE Emulator uses the IEEE 1149.1                           Pin 3 must be removed from the header. The pins must be
JTAG test access port of the ADSP-2106x to monitor and control                0.025 inch square and at least 0.20 inch in length. Pin spacing
the target board processor during emulation. The EZ-ICE                       should be 0.1 0.1 inches. Pin strip headers are available from
probe requires the ADSP-2106x's CLKIN, TMS, TCK,                              vendors such as 3M, McKenzie and Samtec.
TRST, TDI, TDO, EMU, and GND signals be made acces-
sible on the target system via a 14-pin connector (a 2 row 7                The BTMS, BTCK, BTRST and BTDI signals are provided so
pin strip header) such as that shown in Figure 5. The EZ-ICE                  the test access port can also be used for board-level testing.
probe plugs directly onto this connector for chip-on-board                    When the connector is not being used for emulation, place
emulation. You must add this connector to your target board                   jumpers between the Bxxx pins and the xxx pins. If the test
design if you intend to use the ADSP-2106x EZ-ICE. The total                  access port will not be used for board testing, tie BTRST to GND
trace length between the EZ-ICE connector and the furthest                    and tie or pull BTCK up to VDD. The TRST pin must be
device sharing the EZ-ICE JTAG pins should be limited to 15                   asserted after power-up (through BTRST on the connector) or
inches maximum for guaranteed operation. This length restric-                 held low for proper operation of the ADSP-2106x. None of the
tion must include EZ-ICE JTAG signals that are routed to one                  Bxxx pins (Pins 5, 7, 9, 11) are connected on the EZ-ICE probe.
or more ADSP-2106x devices, or a combination of ADSP-
2106x devices and other JTAG devices on the chain.                            The JTAG signals are terminated on the EZ-ICE probe as
                                                                              follows:
              1                  2
GND                                       EMU                                 Signal Termination

                           3     4                                            TMS Driven through 22  Resistor (16 mA Driver)
KEY (NO PIN)                              CLKIN (OPTIONAL)                    TCK Driven at 10 MHz through 22  Resistor (16 mA

                5                6                                                       Driver)
BTMS                                      TMS                                 TRST* Active Low Driven through 22  Resistor (16 mA

                7                8                                                       Driver) (Pulled Up by On-Chip 20 k Resistor)
BTCK                                      TCK                                 TDI Driven by 22  Resistor (16 mA Driver)
                                                                              TDO One TTL Load, Split Termination (160/220)
       9                         10                                           CLKIN One TTL Load, Split Termination (160/220)
                                                                              EMU Active Low 4.7 k Pull-Up Resistor, One TTL Load
BTRST                         9      TRST
                                                                                         (Open-Drain Output from the DSP)
             11                  12
BTDI                                       TDI                                *TRST is driven low until the EZ-ICE probe is turned on by the emulator at
                                                                               software start-up. After software start-up, TRST is driven high.
             13                  14
GND                                        TDO                                Figure 6 shows JTAG scan path connections for systems that
                                                                              contain multiple ADSP-2106x processors.

                                                   TOP VIEW

Figure 5. Target Board Connector For ADSP-21061/ADSP-
21061L EZ-ICE Emulator (Jumpers in Place)

                                                                    ADSP-2106x         JTAG    ADSP-2106x
                                                                           #1         DEVICE          #n
                                                                                   (OPTIONAL)

                                                TDI                 TDI       TDO  TDI  TDO    TDI  TDO

                                                   EZ-ICE           TCK
                                                     JTAG                 TMS
                                                                                 EMU
                                                CONNECTOR                              TRST
                                                                                                      TCK
                                                               TCK                                          TMS
                                                               TMS                                                       TRST
                                                               EMU                                                                             TCK
                                                             TRST                                                                                     TMS
                                                               TDO                                                                                          EMU
                                                            CLKIN                                                                                                 TRST

          OTHER
            JTAG

CONTROLLER

                                                                    OPTIONAL

Figure 6. JTAG Scan Path Connections for Multiple ADSP-21061/ADSP-21061L Systems

                                                                         12                                                                                           REV. B
                                                                              ADSP-21061/ADSP-21061L

Connecting CLKIN to Pin 4 of the EZ-ICE header is optional.        should be laid out as short as possible on your board. If TCK,
The emulator only uses CLKIN when directed to perform op-          TMS and CLKIN are driving a large number of ADSP-2106x
erations such as starting, stopping and single-stepping multiple   (more than eight) in your system, then treat them as a clock tree
ADSP-2106x in a synchronous manner. If you do not need these       using multiple drivers to minimize skew. (See Figure 7, JTAG
operations to occur synchronously on the multiple processors,      Clock Tree, and Clock Distribution in the High Frequency
simply tie Pin 4 of the EZ-ICE header to ground.                   Design Considerations section of the ADSP-2106x User's
                                                                   Manual, Second Edition.)
If synchronous multiprocessor operations are needed and
CLKIN is connected, clock skew between the multiple ADSP-          If synchronous multiprocessor operations are not needed (i.e.,
21061x processors and the CLKIN pin on the EZ-ICE header           CLKIN is not connected), just use appropriate parallel termina-
must be minimal. If the skew is too large, synchronous operations  tion on TCK and TMS. TDI, TDO, EMU and TRST are not
may be off by one or more cycles between processors. For syn-      critical signals in terms of skew.
chronous multiprocessor operation TCK, TMS, CLKIN and
EMU should be treated as critical signals in terms of skew, and    For complete information on the SHARC EZ-ICE, see the ADSP-
                                                                   21000 Family JTAG EZ-ICE User's Guide and Reference.

                                           TDI TDO TDI TDO               TDI TDO

                            5k
                 *

                                 TDI TDO TDI TDO                         TDI TDO

            TDI              5k
          EMU    *
           TCK
           TMS                                                                    SYSTEM
         TRST                                                                     CLKIN
           TDO
        CLKIN

                 *OPEN DRAIN DRIVER OR EQUIVALENT, i.e.,                 EMU

        Figure 7. JTAG Clocktree for Multiple ADSP-21061/ADSP-21061L Systems

REV. B                                                             13
ADSP-21061/ADSP-21061L

ADSP-21061SPECIFICATIONS

RECOMMENDED OPERATING CONDITIONS (5 V)

                                                                                          K Grade

Parameter                                   Test Conditions                         Min   Max        Unit

VDD        Supply Voltage                   @ VDD = max                             4.75  5.25       V
TCASE                                       @ VDD = max                                              C
VIH1       Case Operating Temperature       @ VDD = min                             0     +85        V
VIH2       High Level Input Voltage1                                                                 V
VIL        High Level Input Voltage2                                                2.0   VDD + 0.5  V
           Low Level Input Voltage1, 2
                                                                                    2.2   VDD + 0.5

                                                                                    0.5  0.8

NOTES

1Applies to input and bidirectional pins: DATA 47-0, ADDR 31-0, RD, WR, SW, ACK, SBTS, IRQ2-0, FLAG3-0, HBG, CS, DMAR1, DMAR2, BR6-1, ID2-0, RPBA,
CPA, TFS0, TFS1, RFS0, RFS1, LxDAT3-0, LxCLK, LxACK, EBOOT, LBOOT, BMS, TMS, TDI, TCK, HBR, DR0, DR1, TCLK0, TCLK1, RCLK0, RCLK1.
2Applies to input pins: CLKIN, RESET, TRST.

ELECTRICAL CHARACTERISTICS (5 V)

Parameter                                   Test Conditions                         Min   Max        Unit

VOH        High Level Output Voltage1       @ VDD = min, IOH = 2.0 mA2             4.1   0.4        V
VOL                                                                                       10         V
IIH        Low Level Output Voltage1        @ VDD = min, IOL = 4.0 mA2                    10         A
IIL                                                                                       150        A
IILP       High Level Input Current3, 4     @ VDD = max, VIN = VDD max                    10         A
IOZH                                                                                      10         A
IOZL       Low Level Input Current3         @ VDD = max, VIN = 0 V                        350        A
IOZHP                                                                                     1.5        A
IOZLC      Low Level Input Current4         @ VDD = max, VIN = 0 V                        350        mA
IOZLA                                                                                     4.2        A
IOZLAR     Three-State Leakage Current5, 6, 7, 8 @ VDD = max, VIN = VDD max               150        mA
IOZLS                                                                                     4.7        A
CIN        Three-State Leakage Current5, 9  @ VDD = max, VIN = 0 V                                   pF

           Three-State Leakage Current9     @ VDD = max, VIN = VDD max

           Three-State Leakage Current7     @ VDD = max, VIN = 0 V

           Three-State Leakage Current10    @ VDD = max, VIN = 1.5 V

           Three-State Leakage Current8     @ VDD = max, VIN = 0 V

           Three-State Leakage Current6     @ VDD = max, VIN = 0 V

           Input Capacitance11, 12          fIN = 1 MHz, TCASE = 25C, VIN = 2.5 V

NOTES
11Applies to output and bidirectional pins: DATA47-0, ADDR31-0, MS3-0, RD, WR, PAGE, ADRCLK, SW, ACK, FLAG3-0, TIMEXP, HBG, REDY, DMAG1,

  DMAG2, BR6-1, CPA, DT0, DT1, TCLK0, TCLK1, RCLK0, RCLK1, TFS0, TFS1, RFS0, RFS1, LxDAT 3-0, LxCLK, LxACK, BMS, TDO, EMU, ICSA.
12See Output Drive Currents section for typical drive current capabilities.
13Applies to input pins: ACK SBTS, IRQ2-0, HBR, CS, DMAR1, DMAR2, ID2-0, RPBA, EBOOT, LBOOT, CLKIN, RESET, TCK. Note that ACK is pulled up

  internally with 2 k during reset in a multiprocessor system, when ID20 = 001 and another ADSP-2106x is not requesting bus mastership.)
14Applies to input pins with internal pull-ups: DR0, DR1, TRST, TMS, TDI.
15Applies to three-statable pins: DATA47-0, ADDR31-0, MS3-0, RD, WR, PAGE, ADRCLK, SW, ACK, FLAG3-0, REDY, HBG, DMAG1, DMAG2, BMS, BR61,

  TFSX, RFSX, TDO, EMU. (Note that ACK is pulled up internally with 2 k during reset in a multiprocessor system, when ID2-0 = 001 and another ADSP-2106x is

  not requesting bus mastership.)
16Applies to three-statable pins with internal pull-ups: DT0, DT1, TCLK0, TCLK1, RCLK0, RCLK1.
17Applies to CPA pin.
18Applies to ACK pin when pulled up. (Note that ACK is pulled up internally with 2 k during reset in a multiprocessor system, when ID2-0 = 001 and another

  ADSP-21061x is not requesting bus mastership).
19Applies to three-statable pins with internal pull-downs: LxDAT3-0, LxCLK, LxACK.
10Applies to ACK pin when keeper latch enabled.
11Applies to all signal pins.
12Guaranteed but not tested.

Specifications subject to change without notice.

                                            14                                                     REV. B
                                                               ADSP-21061/ADSP-21061L

POWER DISSIPATION ADSP-21061 (5 V)
These specifications apply to the internal power portion of VDD only. See the Power Dissipation section of this data sheet for calcula-
tion of external supply current and total supply current. For a complete discussion of the code used to measure power dissipation, see
the technical note "SHARC Power Dissipation Measurements."

Specifications are based on the following operating scenarios:

Operation            Peak Activity (IDDINPEAK)  High Activity (IDDINHIGH)       Low Activity (IDDINLOW)
Instruction Type     Multifunction              Multifunction                   Single Function
Instruction Fetch    Cache                      Internal Memory                 Internal Memory
Core Memory Access   2 per Cycle (DM and PM)    1 per Cycle (DM)                None
Internal Memory DMA  1 per Cycle                1 per 2 Cycles                  1 per 2 Cycles

To estimate power consumption for a specific application, use the following equation where % is the amount of time your program
spends in that state:

%PEAK IDDINPEAK + %HIGH IDDINHIGH + %LOW IDDINLOW + %IDLE IDDIDLE + %IDLE16 IDDIDLE16 = power consumption

Parameter                              Test Conditions                     Max  Unit

IDDINPEAK  Supply Current (Internal)1  tCK = 30 ns, VDD = max              595  mA

                                       tCK = 25 ns, VDD = max              680  mA

                                       tCK = 20 ns, VDD = max              850  mA

IDDINHIGH  Supply Current (Internal)2  tCK = 30 ns, VDD = max              460  mA

                                       tCK = 25 ns, VDD = max              540  mA

                                       tCK = 20 ns, VDD = max              670  mA

IDDINLOW   Supply Current (Internal)3  tCK = 30 ns, VDD = max              270  mA

                                       tCK = 25 ns, VDD = max              320  mA

                                       tCK = 20 ns, VDD = max              390  mA

IDDIDLE    Supply Current (Idle)4      VDD = max                           200  mA

IDDIDLE16  Supply Current (Idle16)5    VDD = max                           55   mA

NOTES
1The test program used to measure IDDINPEAK represents worst case processor operation and is not sustainable under normal application conditions. Actual internal

power measurements made using typical applications are less than specified.
2IDDINHIGH is a composite average based on a range of high activity code.
3IDDINLOW is a composite average based on a range of low activity code.
4Idle denotes ADSP-21061 state during execution of IDLE instruction.
5Idle16 denotes ADSP-21061 state during execution of IDLE16 instruction.

REV. B                                          15
ADSP-21061/ADSP-21061L

ADSP-21061LSPECIFICATIONS

RECOMMENDED OPERATING CONDITIONS (3.3 V)

                                                             A Grade                         K Grade

Parameter                                   Test Conditions  Min             Max        Min   Max        Unit

VDD        Supply Voltage                   @ VDD = max      3.15            3.45       3.15  3.45       V
TCASE                                       @ VDD = max                                                  C
VIH1       Case Operating Temperature       @ VDD = min      40             +85        0     +85        V
VIH2       High Level Input Voltage1                                                                     V
VIL        High Level Input Voltage2                         2.0             VDD + 0.5  2.0   VDD + 0.5  V
           Low Level Input Voltage1, 2
                                                             2.2             VDD + 0.5  2.2   VDD + 0.5

                                                             0.5            0.8        0.5  0.8

NOTES

1Applies to input and bidirectional pins: DATA 47-0, ADDR 31-0, RD, WR, SW, ACK, SBTS, IRQ2-0, FLAG3-0, HBG, CS, DMAR1, DMAR2, BR6-1, ID2-0, RPBA,
CPA, TFS0, TFS1, RFS0, RFS1, LxDAT3-0, LxCLK, LxACK, EBOOT, LBOOT, BMS, TMS, TDI, TCK, HBR, DR0, DR1, TCLK0, TCLK1, RCLK0, RCLK1.
2Applies to input pins: CLKIN, RESET, TRST.

ELECTRICAL CHARACTERISTICS (3.3 V)

Parameter                                   Test Conditions                             Min   Max        Unit

VOH        High Level Output Voltage1       @ VDD = min, IOH = 2.0 mA2                 2.4   0.4        V
VOL                                                                                           10         V
IIH        Low Level Output Voltage1        @ VDD = min, IOL = 4.0 mA2                        10         A
IIL                                                                                           150        A
IILP       High Level Input Current3, 4     @ VDD = max, VIN = VDD max                        10         A
IOZH                                                                                          10         A
IOZL       Low Level Input Current3         @ VDD = max, VIN = 0 V                            350        A
IOZHP                                                                                         1.5        A
IOZLC      Low Level Input Current4         @ VDD = max, VIN = 0 V                            350        mA
IOZLA                                                                                         4.2        A
IOZLAR     Three-State Leakage Current5, 6, 7, 8 @ VDD = max, VIN = VDD max                   150        mA
IOZLS                                                                                         4.7        A
CIN        Three-State Leakage Current5, 9  @ VDD = max, VIN = 0 V                                       pF

           Three-State Leakage Current9     @ VDD = max, VIN = VDD max

           Three-State Leakage Current7     @ VDD = max, VIN = 0 V

           Three-State Leakage Current10    @ VDD = max, VIN = 1.5 V

           Three-State Leakage Current8     @ VDD = max, VIN = 0 V

           Three-State Leakage Current6     @ VDD = max, VIN = 0 V

           Input Capacitance11, 12          fIN = 1 MHz, TCASE = 25C, VIN = 2.5 V

NOTES
11Applies to output and bidirectional pins: DATA47-0, ADDR31-0, MS3-0, RD, WR, PAGE, ADRCLK, SW, ACK, FLAG3-0, TIMEXP, HBG, REDY, DMAG1,

  DMAG2, BR6-1, CPA, DT0, DT1, TCLK0, TCLK1, RCLK0, RCLK1, TFS0, TFS1, RFS0, RFS1, LxDAT 3-0, LxCLK, LxACK, BMS, TDO, EMU, ICSA.
12See "Output Drive Currents" for typical drive current capabilities.
13Applies to input pins: ACK SBTS, IRQ2-0, HBR, CS, DMAR1, DMAR2, ID2-0, RPBA, EBOOT, LBOOT, CLKIN, RESET, TCK. Note that ACK is pulled up

  internally with 2 k during reset in a multiprocessor system, when ID20 = 001 and another ADSP-2106x is not requesting bus mastership.)
14Applies to input pins with internal pull-ups: DR0, DR1, TRST, TMS, TDI.
15Applies to three-statable pins: DATA47-0, ADDR31-0, MS3-0, RD, WR, PAGE, ADRCLK, SW, ACK, FLAG3-0, REDY, HBG, DMAG1, DMAG2, BMS, BR61,

  TFSX, RFSX, TDO, EMU. (Note that ACK is pulled up internally with 2 k during reset in a multiprocessor system, when ID2-0 = 001 and another ADSP-2106x is

  not requesting bus mastership.)
16Applies to three-statable pins with internal pull-ups: DT0, DT1, TCLK0, TCLK1, RCLK0, RCLK1.
17Applies to CPA pin.
18Applies to ACK pin when pulled up. (Note that ACK is pulled up internally with 2 k during reset in a multiprocessor system, when ID2-0 = 001 and another

  ADSP-21061L is not requesting bus mastership).
19Applies to three-statable pins with internal pull-downs: LxDAT3-0, LxCLK, LxACK.
10Applies to ACK pin when keeper latch enabled.
11Applies to all signal pins.
12Guaranteed but not tested.

Specifications subject to change without notice.

                                            16                                                         REV. B
                                                                 ADSP-21061/ADSP-21061L

POWER DISSIPATION ADSP-21061L (3.3 V)
These specifications apply to the internal power portion of VDD only. See the Power Dissipation section of this data sheet for calcula-
tion of external supply current and total supply current. For a complete discussion of the code used to measure power dissipation,
see the technical note "SHARC Power Dissipation Measurements."

Specifications are based on the following operating scenarios:

Operation            Peak Activity (IDDINPEAK)  High Activity (IDDINHIGH)       Low Activity (IDDINLOW)
Instruction Type     Multifunction              Multifunction                   Single Function
Instruction Fetch    Cache                      Internal Memory                 Internal Memory
Core Memory Access   2 per Cycle (DM and PM)    1 per Cycle (DM)                None
Internal Memory DMA  1 per Cycle                1 per 2 Cycles                  1 per 2 Cycles

To estimate power consumption for a specific application, use the following equation where % is the amount of time your program
spends in that state:

%PEAK IDDINPEAK + %HIGH IDDINHIGH + %LOW IDDINLOW + %IDLE IDDIDLE + %IDLE16 IDDIDLE16 = power consumption

Parameter                              Test Conditions                     Max  Unit

IDDINPEAK  Supply Current (Internal)1  tCK = 25 ns, VDD = max              480  mA

                                       tCK = 22.5 ns, VDD = max            535  mA

IDDINHIGH  Supply Current (Internal)2  tCK = 25 ns, VDD = max              380  mA

                                       tCK = 22.5 ns, VDD = max            425  mA

IDDINLOW   Supply Current (Internal)3  tCK = 25 ns, VDD = max              220  mA

                                       tCK = 22.5 ns, VDD = max            245  mA

IDDIDLE    Supply Current (Idle)4      VDD = max                           180  mA

IDDIDLE16  Supply Current (Idle16)5    VDD = max                           50   mA

NOTES
1The test program used to measure IDDINPEAK represents worst case processor operation and is not sustainable under normal application conditions. Actual internal

power measurements made using typical applications are less than specified.
2IDDINHIGH is a composite average based on a range of high activity code.
3IDDINLOW is a composite average based on a range of low activity code.
4Idle denotes ADSP-21061L state during execution of IDLE instruction.
5Idle16 denotes ADSP-21061L state during execution of IDLE16 instruction.

REV. B                                          17
ADSP-21061/ADSP-21061L                                                                  ABSOLUTE MAXIMUM RATINGS (3.3 V DEVICE)*
                                                                                        Supply Voltage . . . . . . . . . . . . . . . . . . . . . . . 0.3 V to +4.6 V
ABSOLUTE MAXIMUM RATINGS (5 V DEVICE)*                                                  Input Voltage . . . . . . . . . . . . . . . . . . . . 0.5 V to VDD + 0.5 V
Supply Voltage . . . . . . . . . . . . . . . . . . . . . . . . . 0.3 V to +7 V         Output Voltage Swing . . . . . . . . . . . . . 0.5 V to VDD + 0.5 V
Input Voltage . . . . . . . . . . . . . . . . . . . . 0.5 V to VDD + 0.5 V             Load Capacitance . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 pF
Output Voltage Swing . . . . . . . . . . . . . 0.5 V to VDD + 0.5 V                    Junction Temperature Under Bias . . . . . . . . . . . . . . . . 130C
Load Capacitance . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200 pF         Storage Temperature Range . . . . . . . . . . . . 65C to +150C
Junction Temperature Under Bias . . . . . . . . . . . . . . . . 130C                   Lead Temperature (5 seconds) . . . . . . . . . . . . . . . . . +280C
Storage Temperature Range . . . . . . . . . . . . 65C to +150C
Lead Temperature (5 seconds) . . . . . . . . . . . . . . . . . +280C                   *Stresses greater than those listed above may cause permanent damage to the
                                                                                         device. These are stress ratings only; functional operation of the device at these or
*Stresses greater than those listed above may cause permanent damage to the              any other conditions greater than those indicated in the operational sections of this
device. These are stress ratings only; functional operation of the device at these or   specification is not implied. Exposure to absolute maximum rating conditions for
any other conditions greater than those indicated in the operational sections of this   extended periods may affect device reliability.
specification is not implied. Exposure to absolute maximum rating conditions for
extended periods may affect device reliability.

ESD SENSITIVITY                                                                                   WARNING!

ESD (electrostatic discharge) sensitive device. Electrostatic charges as high as 4000 V readily                      ESD SENSITIVE DEVICE
accumulate on the human body and test equipment and can discharge without detection. Although
the ADSP-2106x features proprietary ESD protection circuitry, permanent damage may occur on
devices subjected to high-energy electrostatic discharges. Therefore, proper ESD precautions are
recommended to avoid performance degradation or loss of functionality.

TIMING SPECIFICATIONS                                                                   Switching Characteristics specify how the processor changes its
                                                                                        signals. You have no control over this timing--circuitry external
GENERAL NOTES                                                                           to the processor must be designed for compatibility with these
The following timing specifications are target specifications and                       signal characteristics. Switching characteristics tell you what the
are based on device simulation only.                                                    processor will do in a given circumstance. You can also use switch-
                                                                                        ing characteristics to ensure that any timing requirement of a de-
The timing specifications shown are based on a CLKIN frequency                          vice connected to the processor (such as memory) is satisfied.
of 40 MHz (tCK = 25 ns). The DT derating allows specifications
at other CLKIN frequencies (within the minmax range of the                             Timing Requirements apply to signals that are controlled by
tCK specification; see Clock Input below). DT is the differ-                            circuitry external to the processor, such as the data input for a
ence between the actual CLKIN period and a CLKIN period                                 read operation. Timing requirements guarantee that the proces-
of 25 ns:                                                                               sor operates correctly with other devices.

                             DT = tCK 25 ns                                           (O/D) = Open Drain
                                                                                        (A/D) = Active Drive
Use the exact timing information given. Do not attempt to
derive parameters from the addition or subtraction of others.
While addition or subtraction would yield meaningful results for
an individual device, the values given in this data sheet reflect
statistical variations and worst cases. Consequently, you cannot
meaningfully add parameters to derive longer times.

See Figure 26 under Test Conditions for voltage reference
levels.

18                                                                                              REV. B
                                                                                                   ADSP-21061/ADSP-21061L

                                                                                       ADSP-21061 (5 V)

                                                                  33 MHz                          40 MHz                  50 MHz

Parameter                                                    Min            Max               Min         Max         Min         Max  Unit

Clock Input                                                                                                                            ns
                                                                                                                                       ns
Timing Requirements:                                                                                                                   ns
                                                                                                                                       ns
tCK          CLKIN Period                                    30             100               25          100         20          100
tCKL         CLKIN Width Low                                                                                                           Unit
tCKH         CLKIN Width High                                7                                7                       7
tCKRF        CLKIN Rise/Fall (0.4 V2.0 V)                                                                                             ns
                                                             5                                5                       5                ns
                                                                                                                                       ns
                                                                            3                             3                       3    ns

                                                                                                 ADSP-21061L (3.3 V)

                                                                               40 MHz                                 44 MHz

Parameter                                                                Min           Max                      Min            Max

Clock Input

Timing Requirements:

tCK          CLKIN Period                                                25            100                      22.5           100
tCKL         CLKIN Width Low
tCKH         CLKIN Width High                                            7                                      7
tCKRF        CLKIN Rise/Fall (0.4 V2.0 V)
                                                                         5                                      5

                                                                                       3                                       3

                                                                                 t CK

                                 CLKIN

                                                                  t CKH                t CKL

                                                             Figure 8. Clock Input

                                                                  ADSP-21061 (5 V)                        ADSP-21061L (3.3 V)

Parameter                                                         Min                  Max                Min             Max          Unit

Reset

Timing Requirements:

tWRST        RESET Pulsewidth Low1                                4tCK                                    4tCK                         ns

tSRST        RESET Setup before CLKIN High2                       14 + DT/2 tCK                           14 + DT/2 tCK                ns

NOTES
1Applies after the power-up sequence is complete. At power-up, the processor's internal phase-locked loop requires no more than 2000 CLKIN cycles while RESET is

low, assuming stable VDD and CLKIN (not including start-up time of external clock oscillator).
2Only required if multiple ADSP-2106xs must come out of reset synchronous to CLKIN with program counters (PC) equal (i.e., for a SIMD system). Not required

for multiple ADSP-2106xs communicating over the shared bus (through the external port), because the bus arbitration logic automatically synchronizes itself after reset.

                       CLKIN                                                 t WRST                t SRST
                      RESET
                                                                 Figure 9. Reset

                                                                         ADSP-21061 (5 V)                 ADSP-21061L (3.3 V)

Parameter                                                         Min                  Max                Min             Max          Unit

Interrupts                                                                                                                             ns
                                                                                                                                       ns
Timing Requirements:                                                                                                                   ns

tSIR         IRQ2-0 Setup before CLKIN High1                      18 + 3DT/4                              18 + 3DT/4
                                                                  2 + tCK                                 2 + tCK
tHIR         IRQ2-0 Hold before CLKIN High1                                            12 + 3DT/4                         12 + 3DT/4

tIPW         IRQ2-0 Pulsewidth2

NOTES
1Only required for IRQx recognition in the following cycle.
2Applies only if tSIR and tHIR requirements are not met.

REV. B                                                                   19
ADSP-21061/ADSP-21061L

                                        CLKIN                               t SIR
                                        IRQ2-0
                                                                                   t HIR

                                                                      t IPW

                                                            Figure 10. Interrupts

                                                                   ADSP-21061 (5 V)                                       ADSP-21061L (3.3 V)

Parameter                                                          Min             Max           Min                      Max                  Unit

Timer                                                                                                                                          ns

Switching Characteristics:                                                                                                                     Unit
                                                                                                                                               ns
tDTEX      CLKIN High to TIMEXP                                                    15                                     15                   ns
                                                                                                                                               ns
            CLKIN              t DTEX                                                                                            t DTEX        ns
           TIMEXP                                                                                                                              ns
                                                                                                                                               ns
                                                            Figure 11. Timer                                                                   ns
                                                                                                                                               ns
                                                                      ADSP-21061 (5 V)                                    ADSP-21061L (3.3 V)

Parameter                                                          Min             Max           Min                      Max

Timing Requirements:

tSFI       FLAG3-0IN Setup before CLKIN High1                      8 + 5DT/16      5 + 7DT/16    8 + 5DT/16               5 + 7DT/16
tHFI       FLAG3-0IN Hold after CLKIN High1                        0 5DT/16                    0 5DT/16
tDWRFI     FLAG3-0IN Delay after RD/WR Low1
tHFIWR     FLAG3-0IN Hold after RD/WR Deasserted1                  0                             0

Switching Characteristics:

tDFO       FLAG3-0OUT Delay after CLKIN High                                       16                                     16
tHFO       FLAG3-0OUT Hold after CLKIN High
tDFOE      CLKIN High to FLAG3-0OUT Enable                         4                             4
tDFOD      CLKIN High to FLAG3-0OUT Disable
                                                                   3                             3

                                                                                   14                                     14

NOTE
1Flag inputs meeting these setup and hold times will affect conditional instructions in the following instruction cycle.

                CLKIN  t DFOE                                                             t DFO
        FLAG 3-0OUT                                                                t HFO
                                                            t DFO                                                         tDFOD

                                                                   FLAG OUTPUT

              CLKIN                     t SFI      t HFI
        FLAG3-0I N
                               t DWRFI             t HFIWR
           RD, WR

                                       FLAG INPUT

                                                            Figure 12. Flags

                                                                      20                                                                     REV. B
                                                                            ADSP-21061/ADSP-21061L

Memory Read--Bus Master                                             characteristics also apply for bus master synchronous read/write
Use these specifications for asynchronous interfacing to memo-      timing (see Synchronous Read/Write--Bus Master). If these
ries (and memory-mapped peripherals) without reference to           timing requirements are met, the synchronous read/write timing
CLKIN. These specifications apply when the ADSP-21061 is            can be ignored (and vice versa).
the bus master accessing external memory space. These switching

                                                          ADSP-21061 (5 V)                          ADSP-21061L (3.3 V)

Parameter                                         Min               Max             Min               Max                Unit

Timing Requirements:

tDAD    Address, Selects Delay to Data Valid1, 2                    18 + DT + W                       18 + DT + W        ns
                                                                    12 + 5DT/8 + W
tDRLD RD Low to Data Valid1                                                                           12 + 5DT/8 + W ns
                                                                                               0.5
tHDA    Data Hold from Address, Selects3          0.5                                          2.0                       ns
                                                                    15 + 7DT/8 + W
tHDRH Data Hold from RD High3                     2.0               8 + DT/2 + W                                         ns

tDAAK ACK Delay from Address, Selects2, 4                                                             15 + 7DT/8 + W ns

tDSAK ACK Delay from RD Low4                                                                          8 + DT/2 + W       ns

Switching Characteristics:

tDRHA   Address, Selects Hold after RD High       0+H                               0+H                                  ns
tDARL   Address, Selects to RD Low2               2 + 3DT/8
tRW     RD Pulsewidth                             12.5 + 5DT/8 + W                  2 + 3DT/8                            ns
tRWR    RD High to WR, RD, DMAGx Low              8 + 3DT/8 + HI
                                                                                    12.5 + 5DT/8 + W                     ns
                                                  0 + DT/4
                                                                                    8 + 3DT/8 + HI                       ns

tSADADC Address, Selects Setup before

        ADRCLK High2                                                                0 + DT/4                             ns

W = (number of wait states specified in WAIT register) tCK.
HI = tCK (if an address hold cycle or bus idle cycle occurs, as specified in WAIT register; otherwise HI = 0).
H = tCK (if an address hold cycle occurs as specified in WAIT register; otherwise H = 0).

NOTES
1Data Delay/Setup: User must meet tDAD or tDRLD or synchronous specification tSSDATI.
2The falling edge of MSx, SW, and BMS is referenced.
3Data Hold: User must meet tHDA or tHDRH or synchronous specification tHSDATI. See System Hold Time Calculation under Test Conditions for the calculation of hold
times given capacitive and dc loads.
4ACK Delay/Setup: User must meet tDAAK or tDSAK or synchronous specification tSACKC for deassertion of ACK (Low), all three specifications must be met for asser-
tion of ACK (High).

           ADDRESS             t DARL                               t RW                                t DRHA
             MSx, SW
                   BMS                                    t DRLD                                       t HDA
                     RD                                                                             t HDRH
                                                  t DAD
                 DATA                                                                                     t RWR
                                                  t DSAK
                   ACK
                                       t DAAK

           WR, DMAG          t SADADC

             ADRCLK                             Figure 13. Memory Read--Bus Master
                  (OUT)

REV. B                                                            21
ADSP-21061/ADSP-21061L                                                 characteristics also apply for bus master synchronous read/write
                                                                       timing (see Synchronous Read/Write--Bus Master). If these
Memory Write--Bus Master                                               timing requirements are met, the synchronous read/write timing
Use these specifications for asynchronous interfacing to memo-         can be ignored (and vice versa).
ries (and memory-mapped peripherals) without reference to
CLKIN. These specifications apply when the ADSP-21061 is
the bus master accessing external memory space. These switching

                                                           ADSP-21061 (5 V)                        ADSP-21061L (3.3 V)

Parameter                                          Min                 Max                    Min                    Max           Unit

Timing Requirements:

tDAAK  ACK Delay from Address, Selects1, 2                             15 + 7DT/8 + W                                15 + 7DT/8 + W ns
tDSAK  ACK Delay from WR Low1                                          8 + DT/2 + W
                                                                                                                     8 + DT/2 + W  ns

Switching Characteristics:

tDAWH Address, Selects to WR Deasserted2           17 + 15DT/16 + W                           17 + 15DT/16 + W                     ns

tDAWL Address, Selects to WR Low2                  3 + 3DT/8                                  3 + 3DT/8                            ns

tWW    WR Pulsewidth                               13 + 9DT/16 + W                            13 + 9DT/16 + W                      ns

tDDWH Data Setup before WR High                    7 + DT/2 + W                               7 + DT/2 + W                         ns

tDWHA Address Hold after WR Deasserted             1 + DT/16 + H                              0.5 + DT/16 + H                      ns

tDATRWH Data Disable after WR Deasserted3          1 + DT/16 + H       6 + DT/16 + H          1 + DT/16 + H 6 + DT/16 + H          ns

tWWR WR High to WR, RD, DMAGx Low                  8 + 7DT/16 + H                             8 + 7DT/16 + H                       ns

tDDWR Data Disable before WR or RD Low             5 + 3DT/8 + I                              5 + 3DT/8 + I                        ns

tWDE   WR Low to Data Enabled                      1 + DT/16                                 1 + DT/16                           ns

tSADADC Address, Selects to ADRCLK High2           0 + DT/4                                   0 + DT/4                             ns

W = (number of wait states specified in WAIT register) tCK.
H = tCK (if an address hold cycle occurs, as specified in WAIT register; otherwise H = 0).
I = tCK (if a bus idle cycle occurs, as specified in WAIT register; otherwise I = 0).

NOTES
1ACK Delay/Setup: User must meet tDAAK or tDSAK or synchronous specification tSACKC for deassertion of ACK (Low), all three specifications must be met for asser-
tion of ACK (High)
2The falling edge of MSx, SW, and BMS is referenced.
3See System Hold Time Calculation under Test Conditions for calculation of hold times given capacitive and dc loads.

           ADDRESS                                             t DAWH                                        t DWHA
            MSx , SW
                                 t DAWL                                t WW
                   BMS
                                                        t WDE                         t DDWH                         t WWR
                    WR                                                                                                   t DDWR
                                                                                                        t DATRWH
                 DATA
                                                   t DSAK
                    ACK
                                           t DAAK

           RD, DMAG         t SADADC

              ADRCLK                        Figure 14. Memory Write--Bus Master
                  (OUT)

                                                                   22                                                            REV. B
                                                                                 ADSP-21061/ADSP-21061L

Synchronous Read/Write--Bus Master                              When accessing a slave ADSP-2106x, these switching character-
Use these specifications for interfacing to external memory     istics must meet the slave's timing requirements for synchronous
systems that require CLKIN--relative timing or for accessing a  read/writes (see Synchronous Read/Write--Bus Slave). The
slave ADSP-21061 (in multiprocessor memory space). These        slave ADSP-21061 must also meet these (bus master) timing
synchronous switching characteristics are also valid during     requirements for data and acknowledge setup and hold times.
asynchronous memory reads and writes (see Memory Read--
Bus Master and Memory Write--Bus Master).

                                                ADSP-21061 (5 V)                      ADSP-21061L (3.3 V)

Parameter                                  Min                  Max              Min            Max          Unit

Timing Requirements:

tSSDATI    Data Setup before CLKIN         2 + DT/8                              2 + DT/8                                  ns
                                           1.5 + DT/8
tSSDATI (50 MHz) Data Setup before CLKIN,  3.5 DT/8                                                                      ns
                                                                                                                           ns
           tCK = 20 ns1                    6.5 + DT/4
                                           1 DT/4                                            15 + 7 DT/8 + W ns
tHSDATI    Data Hold after CLKIN                                                 3.5 DT/8                                ns
tDAAK      ACK Delay after Address, MSx,                                                                                   ns
           SW, BMS2, 3
                                                                15 + 7 DT/8 + W

tSACKC     ACK Setup before CLKIN2                                               6.5 + DT/4
tHACK      ACK Hold after CLKIN                                                  1 DT/4

Switching Characteristics:

tDADRO     Address, MSx, BMS, SW Delay
           after CLKIN2
                                                                6.5 DT/8                      6.5 DT/8   ns

tHADRO     Address, MSx, BMS, SW Hold
           after CLKIN
                                           1 DT/8                             1 DT/8                   ns

tDPGC      PAGE Delay after CLKIN          9 + DT/8             16 + DT/8        9 + DT/8       16 + DT/8    ns

tDRDO      RD High Delay after CLKIN       1.5 DT/8          4 DT/8         1.5 DT/8    4 DT/8     ns

tDWRO      WR High Delay after CLKIN       2.5 3DT/16        4 3DT/16       2.5 3DT/16  4 3DT/16   ns

tDWRO (50 MHz) WR High Delay after CLKIN,

           tCK = 20 ns1                    1.5 3DT/16        4 3DT/16                                   ns

tDRWL      RD/WR Low Delay after CLKIN 8 + DT/4                 12 + DT/4        8 + DT/4       12 + DT/4    ns

tSDDATO    Data Delay after CLKIN                               19 + 5DT/16                     19 + 5DT/16  ns

tDATTR     Data Disable after CLKIN4       0 DT/8             7 DT/8         0 DT/8       7 DT/8     ns

tDADCCK    ADRCLK Delay after CLKIN 4 + DT/8                    10 + DT/8        4 + DT/8       10 + DT/8    ns

tADRCK     ADRCLK Period                   tCK                                   tCK                         ns

tADRCKH    ADRCLK Width High               (tCK/2 2)                           (tCK/2 2)                 ns

tADRCKL    ADRCLK Width Low                (tCK/2 2)                           (tCK/2 2)                 ns

W = (number of Wait states specified in WAIT register) tCK.

NOTES
1This specification applies to the ADSP-21061KS-200 (5 V, 50 MHz) operating at t CK < 25 ns. For all other devices, use the preceding timing specification of the
same name.
2ACK Delay/Setup: User must meet tDAAK or tDSAK or synchronous specification tSACKC for deassertion of ACK (Low), all three specifications must be met for assertion
of ACK (High).
3Data Hold: User must meet tHDA or tHDRH or synchronous specification tHDATI. See System Hold Time Calculation under Test Conditions for the calculation of hold
times given capacitive and dc loads.
4See System Hold Time Calculation under Test Conditions for calculation of hold times given capacitive and dc loads.

REV. B                                                          23
ADSP-21061/ADSP-21061L

CLKIN

ADRCLK                t DADCCK                           t ADRCKH  t ADRCK                    t ADRCKL
              t DADRO                    t DAAK                         t SACKC            t HADRO
ADDRESS
         SW                      t DPGC                                                    t HACK

      PAGE

ACK
(IN)

READ CYCLE    t DRWL                                                                       t DRDO

         RD                                                                                t HSDATI

     DATA                                                                        t SSDATI
        (IN)

WRITE CYCLE   t DRWL                                                                       t DWRO
                        t SDDATO                                                               t DATTR
        WR

     DATA
     (OUT)

              Figure 15. Synchronous Read/Write--Bus Master

                                         24                                                            REV. B
                                                                                         ADSP-21061/ADSP-21061L

Synchronous Read/Write--Bus Slave                               memory space). The bus master must meet these (bus slave)
Use these specifications for ADSP-21061 bus master accesses of  timing requirements.
a slave's IOP registers or internal memory (in multiprocessor

                                                        ADSP-21061 (5 V)                       ADSP-21061L (3.3 V)

Parameter                                          Min                     Max              Min                  Max         Unit

Timing Requirements:

tSADRI     Address, SW Setup before CLKIN          14 + DT/2                                14 + DT/2                        ns
tHADRI     Address, SW Hold before CLKIN
tSRWLI     RD/WR Low Setup before CLKIN1           8.5 + 5DT/16            5 + DT/2                              5 + DT/2    ns
tHRWLI     RD/WR Low Hold after CLKIN              4 5DT/16             8 + 7DT/16
tHRWLI     RD/WR Low Hold after CLKIN                                      8 + 7DT/16       8.5 + 5DT/16                     ns
                                                   3.5 5DT/16
                                                   3                                        4 5DT/16          8 + 7DT/16  ns
                                                   3
           44 MHz/50 MHz2                          1                                        3.5 5DT/16 8 + 7DT/16         ns

tRWHPI     RD/WR Pulse High                                                                 3                                ns
tSDATWH    Data Setup before WR High
tHDATWH    Data Hold after WR High                                                          3                                ns

                                                                                            1                                ns

Switching Characteristics:

tSDDATO    Data Delay after CLKIN                                          19 + 5DT/16                           19 + 5DT/16 ns
tDATTR     Data Disable after CLKIN3                                       7 DT/8
tDACKAD    ACK Delay after Address, SW4            0 DT/8                8                0 DT/8             7 DT/8    ns
tACKTR     ACK Disable after CLKIN4                1 DT/8               6 DT/8         1 DT/8
                                                                                                                 8           ns

                                                                                                                 6 DT/8    ns

NOTES
1tSRWLI (min) = 9.5 + 5DT/16 when Multiprocessor Memory Space Wait State (MMSWS bit in WAIT register) is disabled; when MMSWS is enabled, t SRWLI (min)
= 4 + DT/8.
2This specification applies to the ADSP-21061LKS-176 (3.3 V, 44 MHz) and the ADSP-21061KS-200 (5 V, 50 MHz), o perating at tCK <25 ns. For all other devices,
use the preceding timing specification of the same name.
3See System Hold Time Calculation under Test Conditions for calculation of hold times given capacitive and dc loads.
4tDACKAD is true only if the address and SW inputs have setup times (before CLKIN) greater than 10 + DT/8 and less than 19 + 3DT/4. If the address and SW inputs have
setup times greater than 19 + 3DT/4, then ACK is valid 15.5 + DT/4 (max) after CLKIN. A slave that sees an address with an M field match will respond with ACK

regardless of the state of MMSWS or strobes. A slave will three-state ACK every cycle with t ACKTR.

             CLKIN                                                t SADRI       t HADRI
                                                   t DACKAD
         ADDRESS                                                                                        t ACKTR
                  SW

                ACK

         READ ACCESS                                                       t SRWLI             t HRWLI           t RWHPI

                     RD                  t SDDATO                                                       t DATTR

                 DATA                                                      t SRWLI             t HRWLI           t RWHPI
                 (OUT)                                                            t SDATWH     t HDATWH

         WRITE ACCESS

                     WR

                 DATA
                     (IN)

REV. B                                                          25
ADSP-21061/ADSP-21061L

Multiprocessor Bus Request and Host Bus Request

Use these specifications for passing of bus mastership between
multiprocessing ADSP-21061s (BRx) or a host processor
(HBR, HBG).

                                             ADSP-21061 (5 V)                     ADSP-21061L (3.3 V)

Parameter                                    Min                      Max         Min           Max         Unit

Timing Requirements:                                                                                        ns
                                                                                                            ns
tHBGRCSV   HBG Low to RD/WR/CS Valid1        20 + 3DT/4               20+ 5DT/4   20 + 3DT/4    20 + 5DT/4  ns
tSHBRI     HBR Setup before CLKIN2           13 + DT/2                14 + 3DT/4  13 + DT/2     14 + 3DT/4  ns
tHHBRI     HBR Hold before CLKIN2            13 + DT/2                6 + DT/2    13 + DT/2     6 + DT/2    ns
tSHBGI     HBG Setup before CLKIN            20 + 3DT/4               6 + DT/2    20 + 3DT/4    6 + DT/2    ns
tHHBGI     HBG Hold before CLKIN High                                 12 + 3DT/4                12 + 3DT/4  ns
tSBRI      BRx, CPA Setup before CLKIN3                                                                     ns
tHBRI      BRx, CPA Hold before CLKIN High                                                                  ns

tSRPBAI    RPBA Setup before CLKIN

tHRPBAI    RPBA Hold before CLKIN

Switching Characteristics:

tDHBGO     HBG Delay after CLKIN                                      7 DT/8                  7 DT/8    ns
tHHBGO     HBG Hold after CLKIN                                       5.5 DT/8
tDBRO      BRx Delay after CLKIN             2 DT/8                6.5 DT/8  2 DT/8                 ns
tHBRO      BRx Hold after CLKIN              2 DT/8                4.5 DT/8  2 DT/8
tDCPAO     CPA Low Delay after CLKIN         2 DT/8                8           2 DT/8     5.5 DT/8  ns
tTRCPA     CPA Disable after CLKIN
                                             44 + 27DT/16             10                                    ns

                                                                                                8.5 DT/8  ns

                                                                                                4.5 DT/8  ns

tDRDYCS    REDY (O/D) or (A/D) Low from
           CS and HBR Low4
                                                                                                12          ns

tTRDYHG    REDY (O/D) Disable or REDY (A/D)
           High from HBG4
                                                                                  40 + 27DT/16              ns

tARDYTR    REDY (A/D) Disable from CS or
           HBR High4
                                                                                                10          ns

NOTES
1For first asynchronous access after HBR and CS asserted, ADDR31-0 must be a non-MMS value 1/2 tCK before RD or WR goes low or by tHBGRCSV after HBG goes
low. This is easily accomplished by driving an upper address signal high when HBG is asserted. See the Host Processor Control of the ADSP-2106x section in the

ADSP-2106x SHARC User's Manual, Second Edition.
2Only required for recognition in the current cycle.
3CPA assertion must meet the setup to CLKIN; deassertion does not need to meet the setup to CLKIN.
4(O/D) = open drain, (A/D) = active drive.

                                                                26                                        REV. B
                                                                                                 ADSP-21061/ADSP-21061L

                  CLKIN     t SHBRI             t HHBRI
                                                        t HHBGO
                    HBR                                  t HBRO  t DHBGO

                     HBG                                         t DBRO
                   (OUT)
                                                                 t DCPAO                                   t TRCPA
                      BRx
                   (OUT)                                                                 t SHBGI
            CPA (OUT)
                    (O/D)                                                                         t HHBGI

               HBG (IN)                                                                  t SBRI

               BRx (IN)                                                                           t HBRI
        CPA (IN) (O/D)
                                      t SRPBAI
                    RPBA
                      HBR                       t HRPBAI
                        CS
                            t DRDYCS                                           t TRDYHG
            REDY (O/D)                                           t HBGRCSV
                                                                                                                    t ARDYTR
            REDY (A/D)

            HBG (OUT)

        RD
        WR
        CS

                        O/D = OPEN DRAIN, A/D = ACTIVE DRIVE

                             Figure 17. Multiprocessor Bus Request and Host Bus Request

REV. B                                                           27
ADSP-21061/ADSP-21061L                                                 drive the RD and WR pins to access the ADSP-21061's internal
                                                                       memory or IOP registers. HBR and HBG are assumed low for
Asynchronous Read/Write--Host to ADSP-21061
Use these specifications for asynchronous host processor accesses      this timing.
of an ADSP-21061, after the host has asserted CS and HBR
(low). After HBG is returned by the ADSP-21061, the host can

                                                                               ADSP-21061 (5 V)     ADSP-21061L (3.3 V)

Parameter                                                                 Min         Max        Min         Max         Unit

Read Cycle

Timing Requirements:

tSADRDL               Address Setup/CS Low before RD Low1                 0                      0                       ns
tHADRDH               Address Hold/CS Hold Low after RD                   0
tWRWH                 RD/WR High Width                                    6                      0                       ns
tDRDHRDY              RD High Delay after REDY (O/D) Disable              0
tDRDHRDY              RD High Delay after REDY (A/D) Disable              0                      6                       ns

                                                                                                 0                       ns

                                                                                                 0                       ns

Switching Characteristics:

tSDATRDY              Data Valid before REDY Disable from Low             2                      2                       ns
tDRDYRDL              REDY (O/D) or (A/D) Low Delay after RD Low
tRDYPRD                                                                               10                     13.5        ns
tHDARWH               REDY (O/D) or (A/D) Low Pulsewidth for Read
                      Data Disable after RD High                          45 + DT                45 + DT                 ns

                                                                          2           8          2           8           ns

Write Cycle

Timing Requirements:

tSCSWRL               CS Low Setup before WR Low                          0                      0                       ns

tHCSWRH               CS Low Hold after WR High                           0                      0                       ns

tSADWRH               Address Setup before WR High                        5                      5                       ns

tHADWRH               Address Hold after WR High                          2                      2                       ns

tWWRL                 WR Low Width                                        8                      8                       ns

tWRWH                 RD/WR High Width                                    6                      6                       ns

tDWRHRDY              WR High Delay after REDY (O/D) or (A/D) Disable     0                      0                       ns

tSDATWH               Data Setup before WR High                           3                      3                       ns

tSDATWH (50 MHz) Data Setup before WR High, tCK = 20 ns2                  2.5                                            ns

tHDATWH               Data Hold after WR High                             1                      1                       ns

Switching Characteristics:

tDRDYWRL              REDY (O/D) or (A/D) Low Delay after WR/CS Low                   11                     13.5        ns
                                                                                                         15
tRDYPWR               REDY (O/D) or (A/D) Low Pulsewidth for Write        15                                             ns
                                                                          1 + 7DT/16  8 + 7DT/16 1 + 7DT/16
tSRDYCK               REDY (O/D) or (A/D) Disable to CLKIN                                                   8 + 7DT/16 ns

NOTES
1Not required if RD and address are valid tHBGRCSV after HBG goes low. For first access after HBR asserted, ADDR31-0 must be a non-MMS value 1/2 tCLK before RD
or WR goes low or by tHBGRCSV after HBG goes low. This is easily accomplished by driving an upper address signal high when HBG is asserted. See the Host Proces-

sor Control of the ADSP-2106x section in the ADSP-2106x SHARC User's Manual, Second Edition.
2This specification applies to the ADSP-21061KS-200 (5 V, 50 MHz) operating at t CK < 25 ns. For all other devices, use the preceding timing specification of the

same name.

                                          CLKIN                                    t SRDYCK
                                    REDY (O/D)

                                    REDY (A/D)
                                                      O/D = OPEN DRAIN, A/D = ACTIVE DRIVE

                                                    Figure 18a. Synchronous REDY Timing

                                                                    28                                                 REV. B
                                                        ADSP-21061/ADSP-21061L

    READ CYCLE    tSADRDL                                                tHADRDH
                                                                                     tWRWH
ADDRESS/CS
              RD                                                     tHDARWH

  DATA (OUT)                                  tSDATRDY  tDRDHRDY
                                              tRDYPRD
  REDY (O/D)                        tDRDYRDL
   REDY (A/D)

WRITE CYCLE               tSCSWRL                      tSADWRH      tHADWRH

  ADDRESS                                               tHCSWRH

           CS                                 tWWRL                                   tWRWH
           WR                                               tSDATWH  tHDATWH
  DATA (IN)
REDY (O/D)                                              tDWRHRDY

                                    tDRDYWRL  tRDYPWR

REDY (A/D)
                  O/D = OPEN DRAIN, A/D = ACTIVE DRIVE

                                     Figure 18b. Asynchronous Read/Write--Host to ADSP-2106x

REV. B                              29
ADSP-21061/ADSP-21061L

Three-State Timing--Bus Master, Bus Slave, HBR, SBTS
These specifications show how the memory interface is disabled
(stops driving) or enabled (resumes driving) relative to CLKIN
and the SBTS pin. This timing is applicable to bus master tran-
sition cycles (BTC) and host transition cycles (HTC) as well as
the SBTS pin.

                                                          ADSP-21061 (5 V)    ADSP-21061L (3.3 V)

Parameter                                            Min          Max         Min                                                  Max         Unit

Timing Requirements:                                                                                                                           ns
                                                                                                                                               ns
tSTSCK     SBTS Setup before CLKIN                   12 + DT/2    6 + DT/2    12 + DT/2                                            6 + DT/2
tHTSCK     SBTS Hold before CLKIN                                                                                                              ns
                                                     1 DT/8    0 DT/4    1 DT/8                                            0 DT/4    ns
Switching Characteristics:                           1.5 DT/8  1.5 DT/4  1.5 DT/8                                          1.5 DT/4  ns
                                                     1.5 DT/8  2 DT/4    1.5 DT/8                                          2 DT/4    ns
tMIENA     Address/Select Enable after CLKIN                      7 DT/8                                                         7 DT/8    ns
tMIENS     Strobes Enable after CLKIN1               9 + 5DT/16   6 DT/8    9 + 5DT/16                                           6 DT/8    ns
tMIENHG    HBG Enable after CLKIN                    0 DT/8     8 DT/4    0 DT/8                                             8 DT/4    ns
tMITRA                                               7.5 + DT/4               7.5 + DT/4                                                       ns
tMITRS     Address/Select Disable after CLKIN        1 DT/8                1 DT/8                                                        ns
tMITRHG    Strobes Disable after CLKIN1              2 DT/8                2 DT/8                                                        ns
tDATEN     HBG Disable after CLKIN                                                                                                             ns
tDATTR     Data Enable after CLKIN2                  0 + DT/8                 0 + DT/8                                                         ns
tACKEN     Data Disable after CLKIN2                 19 + DT                  19 + DT                                                          ns
tACKTR     ACK Enable after CLKIN2                                                                                                             ns
tADCEN     ACK Disable after CLKIN2
tADCTR
tMTRHBG    ADRCLK Enable after CLKIN

tMENHBG    ADRCLK Disable after CLKIN
           Memory Interface Disable before HBG Low3
           Memory Interface Enable after HBG High3

NOTES
1Strobes = RD, WR, MSx, SW, PAGE, DMAG, BMS.
2In addition to bus master transition cycles, these specifications also apply to bus master and bus slave synchronous read/write.
3Memory Interface = Address, RD, WR, MSx, SW, HBG, PAGE, DMAGx, BMS (in EPROM boot mode).

                                                          30                                                                                 REV. B
                                                                        ADSP-21061/ADSP-21061L

               CLKIN

                                                      t STSCK  t HTSCK

                        SBTS  t MIEN                                    tMITRA, tMITRS, tMITRHG
                                             t DATEN                        t DATTR
                  MEMORY
               INTERFACE

                       DATA

                    ACK                     t ACKEN                         t ACKTR
               ADRCLK         t ADCEN                                   t ADCTR

               Figure 19a. Three-State Timing (Bus Transition Cycle, SBTS Assertion)

          HBG                 t MENHBG                                                             tMTRHBG

   MEMORY
INTERFACE

               MEMORY INTERFACE = ADDRESS, RD, WR, MSx, SW, PAGE, DMAGx. BMS (IN EPROM BOOT MODE)

                       Figure 19b. Three-State Timing (Host Transition Cycle)

REV. B                                                31
ADSP-21061/ADSP-21061L                                            transfer is controlled by ADDR31-0, RD, WR, MS3-0 and ACK
                                                                  (not DMAG). For Paced Master mode, the Memory ReadBus
DMA Handshake
These specifications describe the three DMA handshake modes.      Master, Memory WriteBus Master, and Synchronous Read/
In all three modes DMAR is used to initiate transfers. For hand-  WriteBus Master timing specifications for ADDR31-0, RD,
shake mode, DMAG controls the latching or enabling of data        WR, MS3-0, SW, PAGE, DATA47-0 and ACK also apply.
externally. For external handshake mode, the data transfer is
controlled by the ADDR31-0, RD, WR, SW, PAGE, MS3-0,
ACK and DMAG signals. For Paced Master mode, the data

                                                  ADSP-21061 (5 V)               ADSP-21061L (3.3 V)

Parameter                                      Min                Max         Min              Max         Unit

Timing Requirements:

tSDRLC     DMARx Low Setup before CLKIN1       5                              5                            ns
tSDRHC     DMARx High Setup before CLKIN1      5
tWDR       DMARx Width Low (Nonsynchronous)    6                              5                            ns
tSDATDGL   Data Setup after DMAGx Low2
                                               2                              6                            ns

                                               23 + 7DT/8         10 + 5DT/8                   10 + 5DT/8  ns
                                               6                  16 + 7DT/8
tHDATIDG Data Hold after DMAGx High                                           2                            ns
tDATDRH Data Valid after DMARx High2
                                                                                               16 + 7DT/8  ns

tDMARLL DMAGx Low Edge to Low Edge                                            23.5 + 7DT/8                 ns

tDMARH DMAGx Width High                                                       6                            ns

Switching Characteristics:

tDDGL      DMAGx Low Delay after CLKIN         9 + DT/4           15 + DT/4   9 + DT/4         15 + DT/4   ns
tWDGH      DMAGx High Width
tWDGL      DMAGx Low Width                     6 + 3DT/8                      6 + 3DT/8                    ns
tHDGC      DMAGx High Delay after CLKIN
tDADGH     Address Select Valid to DMAGx High  12 + 5DT/8                     12 + 5DT/8                   ns
tDDGHA     Address Select Hold to DMAGx High
tVDATDGH   Data Valid before DMAGx High3       2 DT/8          6 DT/8    2 DT/8        6 DT/8    ns
tDATRDGH   Data Disable after DMAGx High4
tDGWRL     WR Low before DMAGx Low             17 + DT                        17 + DT                      ns
tDGWRH     DMAGx Low before WR High
tDGWRR     WR High before DMAGx High           0.5                           1.0                         ns
tDGRDL     RD Low before DMAGx Low
tDRDGH     RD Low before DMAGx High            8 + 9DT/16                     8 + 9DT/16                   ns
tDGRDR     RD High before DMAGx High
                                               0                  7           0                7           ns

                                               0                  2           0                2           ns

                                               10 + 5DT/8 + W                 10 + 5DT/8 + W               ns

                                               1 + DT/16          3 + DT/16   1 + DT/16        3 + DT/16   ns

                                               0                  2           0                2           ns

                                               11 + 9DT/16 + W                11 + 9DT/16 + W              ns

                                               0                  3           0                3           ns

tDGWR      DMAGx High to WR, RD, DMAGx Low     5 + 3DT/8 + HI                 5 + 3DT/8 + HI               ns

W = (number of wait states specified in WAIT register) tCK.
HI = tCK (if an address hold cycle or bus idle cycle occurs, as specified in WAIT register; otherwise HI = 0).

NOTES
1Only required for recognition in the current cycle.
2tSDATDGL is the data setup requirement if DMARx is not being used to hold off completion of a write. Otherwise, if DMARx low holds off completion of the write, the
data can be driven tDATDRH after DMARx is brought high.
3tVDATDGH is valid if DMARx is not being used to hold off completion of a read. If DMARx is used to prolong the read, then tVDATDGH = 8 + 9DT/16 + (n tCK) where
n equals the number of extra cycles that the access is prolonged.
4See System Hold Time Calculation under Test Conditions for calculation of hold times given capacitive and dc loads.

                                                        32                                               REV. B
                                                                     ADSP-21061/ADSP-21061L

        CLKIN

                            t SDRLC

                                                           t DMARLL

                                     t WDR                                        t SDRHC
                                                                                            t DMARH

        DMARx                               t DDGL                                                   t HDGC
        DMAGx
                                                                                  t WDGL                                        t WDGH

TRANSFERS BETWEEN ADSP-2106x INTERNAL MEMORY AND EXTERNAL DEVICE                                             t DATRDGH
                                                                                                             tHDATIDG
                                                                                            t VDATDGH

        DATA (FROM                                                                t DATDRH
    ADSP-2106x TO                                                    t SDATDGL
EXTERNAL DRIVE)

        DATA (FROM
EXTERNAL DRIVE

   TO ADSP-2106x)

TRANSFERS BETWEEN EXTERNAL DEVICE AND EXTERNAL MEMORY* (EXTERNAL HANDSHAKE MODE)

                        WR                        t DGWRL            t DGWRH                t DGWRR
(EXTERNAL DEVICE                                  t DGRDL                t DRDGH              t DGRDR
                                            t DADGH
        TO EXTERNAL                                                                                         t DDGHA
              MEMORY)

                        RD
            (EXTERNAL
          MEMORY TO
EXTERNAL DEVICE)

        ADDRESS
          SW, MSx

                            *"MEMORY READ BUS MASTER," "MEMORY WRITE BUS MASTER" AND "SYNCHRONOUS READ/WRITE BUS MASTER"
                             TIMING SPECIFICATIONS FOR ADDR31-0, RD, WR, SW, MS3-0 AND ACK ALSO APPLY HERE.

                                     Figure 20. DMA Handshake Timing

REV. B                                              33
ADSP-21061/ADSP-21061L

Serial Ports

                                                           ADSP-21061 (5 V)                     ADSP-21061L (3.3 V)

Parameter                                                  Min              Max              Min   Max               Unit

External Clock

Timing Requirements:

tSFSE    TFS/RFS Setup before TCLK/RCLK1                   3.5                               3.5                     ns
tHFSE    TFS/RFS Hold after TCLK/RCLK1, 2                  4
tSDRE    Receive Data Setup before RCLK1                   1.5                               4                       ns
tHDRE    Receive Data Hold after RCLK1                     4
tSCLKW                                                     9                                 1.5                     ns
tSCLK    TCLK/RCLK Width                                   tCK
                                                                                             4                       ns
         TCLK/RCLK Period                                  8
                                                           1                                 9                       ns
                                                           3
                                                           3                                 tCK                     ns

Internal Clock                                             3

Timing Requirements:                                       3
                                                           5
tSFSI    TFS Setup before TCLK1; RFS Setup before RCLK1                                      8                       ns
tHFSI    TFS/RFS Hold after TCLK/RCLK1, 2                  1.5
tSDRI    Receive Data Setup before RCLK1                   0                                 1                       ns
tHDRI    Receive Data Hold after RCLK1                     (tSCLK/2) 2.5
                                                                                             3                       ns
                                                           4.5
                                                           0                                 3                       ns

External or Internal Clock                                 3.5              13                     13                ns

Switching Characteristics:                                                  13               3                       ns
tDFSE RFS Delay after RCLK (Internally Generated RFS)3                      16
tHOFSE RFS Hold after RCLK (Internally Generated RFS)3
                                                                            4.5
External Clock                                                              7.5
Switching Characteristics:                                                  (tSCLK/2) + 2.5

tDFSE    TFS Delay after TCLK (Internally Generated TFS)3                   10.5                   13                ns
tHOFSE   TFS Hold after TCLK (Internally Generated TFS)3                    3
tDDTE    Transmit Data Delay after TCLK3                                    22 + 3DT/8       3                       ns
tHODTE   Transmit Data Hold after TCLK3                                     17
                                                                                                   16                ns
                                                                            12
                                                                                             5                       ns

Internal Clock

Switching Characteristics:

tDFSI    TFS Delay after TCLK (Internally Generated TFS)3                                          4.5               ns
tHOFSI   TFS Hold after TCLK (Internally Generated TFS)3
tDDTI    Transmit Data Delay after TCLK3                                                     1.5                    ns
tHDTI    Transmit Data Hold after TCLK3
tSCLKIW                                                                                            7.5               ns
         TCLK/RCLK Width
                                                                                             0                       ns

                                                                                             (tSCLK/2) 2.5 (tSCLK/2) + 2.5 ns

Enable and Three-State

Switching Characteristics:

tDDTEN   Data Enable from External TCLK3                                                     3.5                     ns
tDDTTE   Data Disable from External TCLK3
tDDTIN   Data Enable from Internal TCLK3                                                           10.5              ns
tDDTTI   Data Disable from Internal TCLK3
                                                                                             0.5                    ns

                                                                                                   3                 ns

tDCLK TCLK/RCLK Delay from CLKIN                                                                   22 + 3DT/8        ns

tDPTR SPORT Disable after CLKIN                                                                    17                ns

External Late Frame Sync                                                                           12                ns

Switching Characteristics:                                                                   3.5                     ns

tDDTLFSE Data Delay from Late External TFS or
            External RFS with MCE = 1, MFD = 04

tDDTENFS Data Enable from late FS or MCE = 1, MFD = 04

To determine whether communication is possible between two devices at clock speed n, the following specifications must be confirmed: 1) frame sync delay and frame
sync setup and hold, 2) data delay and data setup and hold, and 3) SCLK width.

NOTES
1Referenced to sample edge.
2RFS hold after RCK when MCE = 1, MFD = 0 is 0 ns minimum from drive edge. TFS hold after TCK for late external. TFS is 0 ns minimum from drive edge.
3Referenced to drive edge.
4MCE = 1, TFS enable and TFS valid follow tDDTLFSE and tDDTENFS.

                                                                34                                                 REV. B
                                                                                                   ADSP-21061/ADSP-21061L

DATA RECEIVE INTERNAL CLOCK                                                                 DATA RECEIVE EXTERNAL CLOCK

             DRIVE                                SAMPLE                                           DRIVE                             SAMPLE
             EDGE                                   EDGE                                           EDGE                                EDGE

                              t SCLKIW                    t HFSI                                                  t SCLKW                    t HFSE

RCLK                                                                                         RCLK

                  t DFSE                t SFSI                                                          t DFSE             t SFSE
             t HOFSE                                                                               t HOFSE

        RFS                                                                                  RFS

                                        t SDRI    t HDRI                                                                   t SDRE    t HDRE

        DR                                                                                   DR

             NOTE: EITHER THE RISING EDGE OR FALLING EDGE OF RCLK, TCLK CAN BE USED AS THE ACTIVE SAMPLING EDGE.

DATA TRANSMIT INTERNAL CLOCK                                                                DATA TRANSMIT EXTERNAL CLOCK

             DRIVE                                SAMPLE                                           DRIVE                             SAMPLE
             EDGE                                   EDGE                                           EDGE                                EDGE

                              t SCLKIW                    t HFSI                                                  t SCLKW

TCLK                                                                                         TCLK

                   t DFSI               t SFSI                                                          t DFSE             t SFSE    t HFSE
             t HOFSI                                                                               t HOFSE

        TFS                                                                                  TFS

             t       t  DDTI                                                                              t DDTE
                                                                                                   t HDTE
                HDTI

        DT                                                                                   DT

             NOTE: EITHER THE RISING EDGE OR FALLING EDGE OF RCLK, TCLK CAN BE USED AS THE ACTIVE SAMPLING EDGE.

                      TCLK (EXT)     DRIVE                                                         TCLK / RCLK       DRIVE
             TFS ("LATE" EXT)        EDGE                                                                            EDGE

                                 DT      t DDTEN                                                                            t DDTTE

                       TCLK (INT)    DRIVE                                                         TCLK / RCLK       DRIVE
             TFS ("LATE", INT)       EDGE                                                                            EDGE

                                         t DDTIN                                                                          t DDTTI

                              DT

                                                  CLKIN                              t DPTR        SPORT ENABLE AND
                                                                                                   THREE-STATE
                                         TCLK, RCLK               SPORT DISABLE DELAY              LATENCY
                                        TFS, RFS, DT                FROM INSTRUCTION               IS TWO CYCLES

                                           TCLK (INT)                           t DCLK
                                           RCLK (INT)

                                                                             LOW TO HIGH ONLY

                                                                  Figure 21. Serial Ports

REV. B                                                            35
ADSP-21061/ADSP-21061L

EXTERNAL RFS WITH MCE = 1, MFD = 0

      DRIVE                                           SAMPLE   DRIVE
                                                                         tHFSE /I*
RCLK
                                                                                  t DDTE / I
                                          t SFSE / I                      t HDTE/I

RFS

      t DDTENFS

DT                                                    1ST BIT                                 2ND BIT
                                                                                                2ND BIT
             t DDTLFSE

LATE EXTERNAL TFS                                     SAMPLE   DRIVE
                                                                         t HFSE / I*
                                   DRIVE
       TCLK

                                          t SFSE / I

TFS

      t DDTENFS                                                              t DDTE / I
                                                                     t HDTE/I

DT                                                    1ST BIT

             t DDTLFSE

*RFS HOLD AFTER RCK WHEN MCE = 1, MFD = 0 IS 0ns MINIMUM FROM DRIVE EDGE.
TFS HOLD AFTER TCK FOR LATE EXTERNAL. TFS IS 0ns MINIMUM FROM DRIVE EDGE.

                                          Figure 22. External Late Frame Sync

                                                               36                                      REV. B
                                                                                   ADSP-21061/ADSP-21061L

JTAG Test Access Port and Emulation                              ADSP-21061 (5 V)                  ADSP-21061L (3.3 V)
Parameter
                                                              Min         Max                      Min           Max    Unit

Timing Requirements:

tTCK TCK Period                                               tCK                                  tCK                  ns

tSTAP TDI, TMS Setup before TCK High                          tCK                                  tCK                  ns

tHTAP TDI, TMS Hold after TCK High                            6                                    6                    ns

tSSYS System Inputs Setup before TCK Low1                     7                                    7                    ns

tHSYS System Inputs Hold after TCK Low1                       18                                   18                   ns
tTRSTW TRST Pulsewidth                                        4tCK
                                                                                                   4tCK                 ns

Switching Characteristics:

tDTDO TDO Delay from TCK Low                                              13                                     13     ns

tDSYS System Outputs Delay after TCK Low2                                 18.5                                   18.5   ns

NOTES

1System Inputs = DATA47-0, ADDR31-0, RD, WR, ACK, SBTS, SW, HBR, HBG, CS, DMAR1, DMAR2, BR6-1, ID2-0, RPBA, IRQ2-0, FLAG3-0, DR0, DR1,
TCLK0, TCLK1, RCLK0, RCLK1, TFS0, TFS1, RFS0, RFS1, EBOOT, LBOOT, BMS, CLKIN, RESET.

2System Outputs = DATA47-0, ADDR31-0, MS3-0, RD, WR, ACK, PAGE, ADRCLK, SW, HBG, REDY, DMAG1, DMAG2, BR6-1, CPA, FLAG3-0, TIMEXP, DT0,
DT1, TCLK0, TCLK1, RCLK0, RCLK1, TFS0, TFS1, RFS0, RFS1, BMS.

                              TCK                     t STAP        t TCK                                t HSYS
                                     t DTDO                         t HTAP
                             TMS
                               TDI                    t DSYS                               t SSYS

                             TDO

                        SYSTEM
                         INPUTS

                        SYSTEM
                      OUTPUTS

                                    Figure 23. JTAG Test Access Port and Emulation

REV. B                                                              37
ADSP-21061/ADSP-21061L

OUTPUT DRIVE CURRENTS                                                     Table III. External Power Calculations (3.3 V Device)
Figure 27 shows typical I-V characteristics for the output drivers
of the ADSP-2106x. The curves represent the current drive           Pin      # of %
capability of the output drivers as a function of output voltage.   Type
                                                                             Pins Switching  C  f          VDD2 = PEXT

POWER DISSIPATION                                                   Address  15 50    44.7 pF   10 MHz   10.9 V = 0.037 W
Total power dissipation has two components, one due to inter-       MS0      10       44.7 pF   10 MHz   10.9 V = 0.000 W
nal circuitry and one due to the switching of external output       WR       1       44.7 pF   20 MHz   10.9 V = 0.010 W
drivers. Internal power dissipation is dependent on the instruc-                      14.7 pF   10 MHz   10.9 V = 0.026 W
tion execution sequence and the data operands involved. Inter-      Data     32 50
nal power dissipation is calculated in the following way:                            4.7 pF    20 MHz   10.9 V = 0.001 W
                                                                    ADDRCLK 1
                             PINT = IDDIN VDD
                                                                                                                                                 PEXT = 0.074 W
The external component of total power dissipation is caused by
the switching of output pins. Its magnitude depends on:             A typical power consumption can now be calculated for these
                                                                    conditions by adding a typical internal power dissipation:
   the number of output pins that switch during each cycle (O)
   the maximum frequency at which they can switch (f)                                  PTOTAL = PEXT + (IDDIN2 5.0 V )
   their load capacitance (C)
   their voltage swing (VDD)                                       Note that the conditions causing a worst-case PEXT are different
                                                                    from those causing a worst-case PINT. Maximum PINT cannot
and is calculated by:                                               occur while 100% of the output pins are switching from all ones
                                                                    to all zeros. Note also that it is not common for an application to
                        PEXT = O C VDD2 f                     have 100% or even 50% of the outputs switching simultaneously.

The load capacitance should include the processor's package         TEST CONDITIONS
capacitance (CIN). The switching frequency includes driving the
load high and then back low. Address and data pins can drive        Output Disable Time
high and low at a maximum rate of 1/(2tCK). The write strobe        Output pins are considered to be disabled when they stop driv-
can switch every cycle at a frequency of 1/tCK. Select pins switch  ing, go into a high impedance state, and start to decay from
at 1/(2tCK), but selects can switch on each cycle.                  their output high or low voltage. The time for the voltage on the
                                                                    bus to decay by V is dependent on the capacitive load, CL and
Example:                                                            the load current, IL. This decay time can be approximated by
                                                                    the following equation:
Estimate PEXT with the following assumptions:
                                                                                     t DECAY    = CL V
  A system with one bank of external data memory RAM (32-bit)                                       IL
  Four 128K 8 RAM chips are used, each with a load of 10 pF
  External data memory writes occur every other cycle, a rate      The output disable time tDIS is the difference between tMEASURED
    of 1/(4tCK), with 50% of the pins switching                     and tDECAY as shown in Figure 24. The time tMEASURED is the
  The instruction cycle rate is 40 MHz (tCK = 25 ns).              interval from when the reference signal switches to when the
                                                                    output voltage decays V from the measured output high or
The PEXT equation is calculated for each class of pins that can
drive:                                                              output low voltage. tDECAY is calculated with test loads CL and
                                                                    IL, and with V equal to 0.5 V.
       Table II. External Power Calculations (5 V Device)
                                                                    Output Enable Time
Pin      # of %                                                     Output pins are considered to be enabled when they have made
Type                                                                a transition from a high impedance state to when they start
         Pins Switching  C  f          VDD2 = PEXT                  driving. The output enable time tENA is the interval from when a
                                                                    reference signal reaches a high or low voltage level to when the
Address  15 50    44.7 pF   10 MHz   25 V  = 0.084 W             output has reached a specified high or low trip point, as shown
MS0      10       44.7 pF   10 MHz   25 V  = 0.000 W             in the Output Enable/Disable diagram (Figure 24). If multiple
WR       1       44.7 pF   20 MHz   25 V  = 0.022 W             pins (such as the data bus) are enabled, the measurement value
                  14.7 pF   10 MHz   25 V  = 0.059 W             is that of the first pin to start driving.
                                              = 0.002 W
Data     32 50    4.7 pF    20 MHz   25 V

ADDRCLK 1

                                      PEXT = 0.167 W

                                                    38                                                  REV. B
                                                                                             ADSP-21061/ADSP-21061L

Example System Hold Time Calculation                                         Capacitive Loading
                                                                             Output delays and holds are based on standard capacitive loads:
To determine the data output hold time in a particular system,               50 pF on all pins (see Figure 25). The delay and hold specifica-
first calculate tDECAY using the equation given above. Choose V              tions given should be derated by a factor of 1.5 ns/50 pF for
to be the difference between the ADSP-2106x's output voltage                 loads other than the nominal value of 50 pF. Figures 2829,
                                                                             3233 show how output rise time varies with capacitance. Fig-
and the input threshold for the device requiring the hold time. A            ures 30, 34 show graphically how output delays and holds vary
typical V will be 0.4 V. CL is the total bus capacitance (per                with load capacitance. (Note that this graph or derating does
data line), and IL is the total leakage or three-state current (per          not apply to output disable delays; see the previous section
data line). The hold time will be tDECAY plus the minimum                    Output Disable Time under Test Conditions.) The graphs of
disable time (i.e., tDATRWH for the write cycle).                            Figures 28, 29 and 30 may not be linear outside the ranges
                                                                             shown.
REFERENCE
       SIGNAL

                           t MEASURED          t ENA                               INPUT OR  1.5V  1.5V
                                                                                     OUTPUT
                t DIS
VOH (MEASURED)             VOH (MEASURED) V  2.0V          VOH (MEASURED)        Figure 26. Voltage Reference Levels for AC Measure-
                           VOL (MEASURED) + V  1.0V          VOL (MEASURED)        ments (Except Output Enable/Disable)
  OUTPUT
VOL (MEASURED)                t DECAY

               OUTPUT STOPS                    OUTPUT STARTS
                    DRIVING                          DRIVING

                                 HIGH-IMPEDANCE STATE.
                                 TEST CONDITIONS CAUSE
                                 THIS VOLTAGE TO BE
                                 APPROXIMATELY 1.5V

               Figure 24. Output Enable/Disable

                                       IOL

                       TO                             +1.5V
               OUTPUT
                           50pF
                      PIN

                                                               IOH

Figure 25. Equivalent Device Loading for AC Measure-
ments (Includes All Fixtures)

REV. B                                                                       39
ADSP-21061/ADSP-21061L

                              100                                                                                                             5
                                75
SOURCE CURRENT mA             50           5.25V, 40C                                                OUTPUT DELAY OR HOLD ns             4
                                25                           5.0V, +25C
                                  0                                                                                                           3
                                                                                     4.75V, +85C                                                                          Y = 0.03X 1.45
                              25
                              50                              4.75V, +85C                                                                    2
                              75                                      5.0V, +25C 5.25V, 40C
                             100                                                                                                             1
                             125
                             150                                                                       NOMINAL
                             175
                             200            0.75 1.50 2.25 3.00 3.75 4.50 5.25                                                               1   25  50         75  100                  125           150 175         200
                                                               SOURCE VOLTAGE V
                                    0

                                                                                                                                                                     LOAD CAPACITANCE pF

Figure 27. ADSP-2106x Typical Drive Currents (VDD = 5 V)                                          Figure 30. Typical Output Delay or Hold vs. Load Capaci-
                                                                                                  tance (at Maximum Case Temperature) (VDD = 5 V)

                             16.0                                                                                                             120

                             14.0                                                                                                             100

RISE AND FALL TIMES ns                                                                                                                      80
   (0.5V 4.5V, 10% 90%)
                             12.0                                                                                                                      3.3V +25C                    3.6V 40C

                                                                      RISE TIME                         SOURCE CURRENT mA                   60
                             10.0
                                                                                                                                              40

                                                                                                                                                       3.0V +85C      VOH

                                                                                                                                              20

                                        8.0  Y = 0.005X + 3.7                                                                                 0

                                                                                     FALL TIME                                                20

                                        6.0

                                                                                                                                              40                                                             3.0V +85C

                                        4.0                                                                                                   60

                                        2.0  Y = 0.0031X + 1.1                                                                      80                                                                       3.3V +25C
                                                                                                                                   100
                                                                                                                                                                      VOL                                     3.6V 40C

                                        0                                                                                          120            0   0.5        1   1.5                  2             2.5  3          3.6
                                          0 20 40 60 80 100 120 140 160 180 200
                                                                     LOAD CAPACITANCE pF                                                                        SOURCE VOLTAGE Volts

Figure 28. Typical Output Rise Time (10%90% VDD) vs.                                                   Figure 31. ADSP-2106x Typical Drive Currents (VDD = 3.3 V)
Load Capacitance (VDD = 5 V)

                                        3.5                                                                                                   18

RISE AND FALL TIMES ns (0.8V 2.0V)                                                                  RISE AND FALL TIMES ns (10% 90%)  16

                                        3.0

                                        2.5                                                                                                   14
                                                                                                                                                                                     Y = 0.0796X + 1.17
                                                                          RISE TIME
                                        2.0                                                                                                   12

                                                     Y = 0.009X + 1.1                                                                         10

                                        1.5                                                                                                                              RISE TIME
                                                                                                                                               8

                                                                                                                                              6                                                 Y = 0.0467X + 0.55

                                        1.0                                          FALL TIME                                                4

                                                                                                                                                                                    FALL TIME

                                                                 Y = 0.005X + 0.6                                                             2
                                        0.5

                0                                                                                                     0
                  0 20 40 60 80 100 120 140 160 180 200                                                                 0 20 40 60 80 100 120 140 160 180 200
                                             LOAD CAPACITANCE pF                                                                                 LOAD CAPACITANCE pF

Figure 29. Typical Output Rise Time (0.8 V2.0 V) vs.                                                   Figure 32. Typical Output Rise Time (10%90% VDD) vs.
Load Capacitance (VDD = 5 V)                                                                            Load Capacitance (VDD = 3.3 V)

                                                                                                  40                                                                                                                   REV. B
                                                                                                                                   ADSP-21061/ADSP-21061L

                                        9                                                                             ENVIRONMENTAL CONDITIONS
                                                                                                                      Thermal Characteristics
RISE AND FALL TIMES ns (0.8V 2.0V)  8                                                                             The ADSP-21061KS (5 V) device is packaged in a 240-lead
                                                                                                                      thermally enhanced MQFP. The top surface of the package
                                        7                                                                             contains a copper slug from which most of the die heat is dissi-
                                                                                                                      pated. The slug is flush with the top surface of the package.
                                        6               Y = 0.0391X + 0.36                                            Note that the copper slug is internally connected to GND
                                                                                                                      through the device substrate. The ADSP-21061LKS is packaged
                                        5                                                                             in a 240-lead MQFP without a copper heat slug. The ADSP-
                                                                                                                      21061L is also available in a 225-Ball PBGA package. The
                                        4           RISE TIME                                Y = 0.0305X + 0.24       PBGA has a JC of 1.7C/W. The ADSP-2106x is specified for a
                                                                                                                      case temperature (TCASE). To ensure that the TCASE data sheet
                                        3                                                                             specification is not exceeded, a heatsink and/or an air flow
                                                                                                                      source may be used. A heatsink should be attached with a ther-
                                                                                  FALL TIME                           mal adhesive.
                                        2
                                                                                                                                             TCASE = TAMB + ( PD CA )
                                        1
                                                                                                                      TCASE = Case temperature (measured on top surface of package)
              0                                                                                                       PD = Power dissipation in W (this value depends upon the
                 0 20 40 60 80 100 120 140 160 180 200
                                            LOAD CAPACITANCE pF                                                                 specific application; a method for calculating PD is
                                                                                                                                  shown under Power Dissipation).
Figure 33. Typical Output Rise Time (0.8 V2.0 V) vs.                                                                 CA = Value from tables below.
Load Capacitance (VDD = 3.3 V)
                                                                                                                                         ADSP-21061 (5 V MQFP Package)
                                        5

OUTPUT DELAY OR HOLD ns               4                           Y = 0.0329X 1.65

                                        3                                                                             JC = 0.3C/W
                                                                                                                      Airflow
                                        2                                                                             (Linear Ft./Min.) 0     100 200 400 600

                                        1                                                                             CA (C/W)          10 9    8                          7     6

NOMINAL                                                                                                               NOTES

                                                                                                                      This represents thermal resistance at total power of 5 W.
                                                                                                                      With air flow, no variance is seen in CA with power.
                                                                                                                      CA at 0 LFM varies with power: at 2W, CA = 14C/W, at 3W CA = 11C/W.

                                        1  25  50  75         100  125                      150 175             200

                                                    LOAD CAPACITANCE pF                                                        ADSP-21061L (3.3 V MQFP Package)

Figure 34. Typical Output Delay or Hold vs. Load Capaci-                                                              JC = 6.3C/W
tance (at Maximum Case Temperature) (VDD = 3.3 V)                                                                     Airflow
                                                                                                                      (Linear Ft./Min.) 0
                                                                                                                                              100 200                       400   600
                                                                                                                                                                            13.9  12.2
                                                                                                                      CA (C/W)          19.6 17.6 15.6

                                                                                                                      NOTE
                                                                                                                      With air flow, no variance is seen in CA with power.

                                                                                                                                 ADSP-21061L (3.3 V PBGA Package)

                                                                                                                      JC = 1.7C/W
                                                                                                                      Airflow

                                                                                                                      (Linear Ft./Min.)    0     200                              400
                                                                                                                                                                                  11.2
                                                                                                                      CA (C/W)            19.0  13.6

                                                                                                                      NOTE
                                                                                                                      With air flow, no variance is seen in CA with power.

REV. B                                                                                                                41
ADSP-21061/ADSP-21061L

           240-LEAD METRIC MQFP PIN CONFIGURATIONS

                             240      TOP VIEW  181
                        1                               180

                         60                             121
                                                120
                                  61
Pin Pin    Pin Pin                          Pin Pin          Pin Pin     Pin Pin
No. Name   No. Name     Pin Pin
                        No. Name            No. Name         No. Name    No. Name
1 TDI      41 ADDR20
2 TRST     42 ADDR21    81 TCLK0            121 DATA41       161 DATA14  201 NC
3 VDD                   82 TFS0             122 DATA40       162 DATA13  202 NC
4 TDO      43 GND       83 DR0              123 DATA39       163 DATA12  203 NC
5 TIMEXP   44 ADDR22    84 RCLK0            124 VDD          164 GND     204 NC
6 EMU      45 ADDR23    85 RFS0             125 DATA38       165 DATA11  205 VDD
7 ICSA                  86 VDD              126 DATA37       166 DATA10  206 NC
8 FLAG3    46 ADDR24    87 VDD              127 DATA36       167 DATA9   207 NC
9 FLAG2    47 VDD       88 GND              128 GND          168 VDD     208 NC
10 FLAG1   48 GND       89 ADRCLK           129 NC           169 DATA8   209 NC
11 FLAG0                90 REDY             130 DATA35       170 DATA7   210 NC
12 GND     49 VDD       91 HBG              131 DATA34       171 DATA6   211 NC
13 ADDR0   50 ADDR25    92 CS               132 DATA33       172 GND     212 GND
14 ADDR1   51 ADDR26    93 RD               133 VDD          173 DATA5   213 NC
15 VDD                  94 WR               134 VDD          174 DATA4   214 NC
16 ADDR2   52 ADDR27    95 GND              135 GND          175 DATA3   215 NC
17 ADDR3   53 GND       96 VDD              136 DATA32       176 VDD     216 NC
18 ADDR4   54 MS3       97 GND              137 DATA31       177 DATA2   217 NC
19 GND     55 MS2       98 CLKIN            138 DATA30       178 DATA1   218 NC
20 ADDR5   56 MS1       99 ACK              139 GND          179 DATA0   219 VDD
21 ADDR6   57 MS0       100 DMAG2           140 DATA29       180 GND     220 GND
22 ADDR7   58 SW        101 DMAG1           141 DATA28       181 GND     221 VDD
23 VDD     59 BMS       102 PAGE            142 DATA27       182 NC      222 NC
24 ADDR8   60 ADDR28    103 VDD             143 VDD          183 NC      223 NC
25 ADDR9                104 BR6             144 VDD          184 NC      224 NC
26 ADDR10  61 GND       105 BR5             145 DATA26       185 NC      225 NC
27 GND     62 VDD       106 BR4             146 DATA25       186 NC      226 NC
28 ADDR11  63 VDD       107 BR3             147 DATA24       187 NC      227 NC
29 ADDR12               108 BR2             148 GND          188 VDD     228 GND
30 ADDR13  64 ADDR29    109 BR1             149 DATA23       189 NC      229 ID2
31 VDD     65 ADDR30    110 GND             150 DATA22       190 NC      230 ID1
32 ADDR14  66 ADDR31    111 VDD             151 DATA21       191 NC      231 ID0
33 ADDR15               112 GND             152 VDD          192 NC      232 LBOOT
34 GND     67 GND       113 DATA47          153 DATA20       193 NC      233 RPBA
35 ADDR16  68 SBTS      114 DATA46          154 DATA19       194 NC      234 RESET
36 ADDR17  69 DMAR2     115 DATA45          155 DATA18       195 GND     235 EBOOT
37 ADDR18  70 DMAR1     116 VDD             156 GND          196 GND     236 IRQ2
38 VDD     71 HBR       117 DATA44          157 DATA17       197 VDD     237 IRQ1
39 VDD     72 DT1       118 DATA43          158 DATA16       198 NC      238 IRQ0
40 ADDR19               119 DATA42          159 DATA15       199 NC      239 TCK
           73 TCLK1     120 GND             160 VDD          200 NC      240 TMS
           74 TFS1
           75 DR1

           76 RCLK1
           77 RFS1
           78 GND
           79 CPA
           80 DT0

                                      42                               REV. B
                                          ADSP-21061/ADSP-21061L

                                OUTLINE DIMENSIONS

                                 Dimensions shown in inches and (mm).

        240-Lead Metric Thermally Enhanced MQFP (5 V Device Only)

                               0.161 (4.10)    240       1.372 (34.85)         181
                                    MAX      1           1.362 (34.60) TYP SQ      180
                                                         1.352 (34.35)
        0.030 (0.75)                                     1.264 (32.10)
        0.024 (0.60) TYP                                 1.260 (32.00) TYP SQ
        0.020 (0.50)                                     1.256 (31.90)
                                                         1.161 (29.50) BSC SQ
                 SEATING
                     PLANE                           240 LEAD METRIC MQFP
                                                     TOP VIEW (PINS DOWN)

            LEAD PITCH                                     HEAT
           0.01969 (0.50)                                  SLUG

                         TYP                               GND

        LEAD WIDTH
        0.011 (0.27)
        0.009 (0.22) TYP
        0.007 (0.17)

                                             60      INCHES (MILLIMETERS)          121
                                                 61                            120
        0.003 (0.08)
                 MAX

        0.010 (0.25)                         THE THERMALLY ENHANCED MQFP PACKAGE CONTAINS A
                   MIN                       COPPER HEAT SLUG FLUSH WITH ITS TOP SURFACE; THE
                                             SLUG IS EITHER CONNECTED TO GROUND OR FLOATING.
                        0.138 (3.50)         THE HEAT SLUG DIAMETER IS 24.1 (0.949) mm.
                        0.134 (3.40) TYP

                      0.130 (3.30)           NOTE:
                                             THE ACTUAL POSITION OF EACH LEAD IS WITHIN (0.08)
                                             0.0032 FROM ITS IDEAL POSITION WHEN MEASURED IN THE
                                             LATERAL DIRECTION.
                                             CENTER FIGURES ARE TYPICAL UNLESS OTHERWISE NOTED.

REV. B                                               43
ADSP-21061/ADSP-21061L

                                                                     OUTLINE DIMENSIONS

                                                                              Dimensions shown in inches and (mm).

                                                         240-Lead Metric MQFP (3.3 V Device Only)

              0.161 (4.10)                   1.372 (34.85)
                  MAX                        1.362 (34.60) TYP SQ
                                             1.352 (34.35)
0.030 (0.75)                                 1.264 (32.10)
                                             1.260 (32.00) TYP SQ
0.024 (0.60) TYP                             1.256 (31.90)
                                             1.161 (29.50) BSC SQ
0.020 (0.50)                       240                                                                              181
                                  1       240 LEAD METRIC MQFP                                                         180
                                          TOP VIEW (PINS DOWN)
SEATING

PLANE

   LEAD PITCH
  0.01969 (0.50)

                TYP

LEAD WIDTH
0.011 (0.27)
0.009 (0.22) TYP
0.007 (0.17)

                                  60      INCHES (MILLIMETERS)                                                         121
                                      61                                                                            120
0.003 (0.08)
         MAX

0.010 (0.25)                      NOTE:
          MIN                     THE ACTUAL POSITION OF EACH LEAD IS WITHIN (0.08)
                                  0.0032 FROM ITS IDEAL POSITION WHEN MEASURED IN THE
                0.138 (3.50)      LATERAL DIRECTION.
                0.134 (3.40) TYP  CENTER FIGURES ARE TYPICAL UNLESS OTHERWISE NOTED.
                0.130 (3.30)

                                          44                                                                              REV. B
                                                ADSP-21061/ADSP-21061L

                ADSP-21061L 225-Ball Plastic Ball Grid Array (PBGA) Package Pinout

Ball #  Name    Ball #  Name    Ball #  Name    Ball #  Name                        Ball #  Name

A01     BMS     D01     ADDR25  G01     ADDR14  K01     ADDR6                       N01     EMU
A02     ADDR30  D02     ADDR26  G02     ADDR15  K02     ADDR5                       N02     TDO
A03     DMAR2   D03     MS2     G03     ADDR16  K03     ADDR3                       N03     IRQ0
A04     DT1     D04     ADDR29  G04     ADDR19  K04     ADDR0                       N04     IRQ1
A05     RCLK1   D05     DMAR1   G05     GND     K05     ICSA                        N05     ID2
A06     TCLK0   D06     TFS1    G06     VDD     K06     GND                         N06     NC
A07     RCLK0   D07     CPA     G07     VDD     K07     VDD                         N07     NC
A08     ADRCLK  D08     HBG     G08     VDD     K08     VDD                         N08     NC
A09     CS      D09     DMAG2   G09     VDD     K09     VDD                         N09     NC
A10     CLKIN   D10     BR5     G10     VDD     K10     GND                         N10     NC
A11     PAGE    D11     BR1     G11     GND     K11     GND                         N11     NC
A12     BR3     D12     DATA40  G12     DATA22  K12     DATA8                       N12     NC
A13     DATA47  D13     DATA37  G13     DATA25  K13     DATA11                      N13     NC
A14     DATA44  D14     DATA35  G14     DATA24  K14     DATA13                      N14     DATA1
A15     DATA42  D15     DATA34  G15     DATA23  K15     DATA14                      N15     DATA3

B01     MS0     E01     ADDR21  H01     ADDR12  L01     ADDR2                       P01     TRST
B02     SW      E02     ADDR22  H02     ADDR11  L02     ADDR1                       P02     TMS
B03     ADDR31  E03     ADDR24  H03     ADDR13  L03     FLAG0                       P03     EBOOT
B04     HBR     E04     ADDR27  H04     ADDR10  L04     FLAG3                       P04     ID0
B05     DR1     E05     GND     H05     GND     L05     RPBA                        P05     NC
B06     DT0     E06     GND     H06     VDD     L06     GND                         P06     NC
B07     DR0     E07     GND     H07     VDD     L07     GND                         P07     NC
B08     REDY    E08     GND     H08     VDD     L08     GND                         P08     NC
B09     RD      E09     GND     H09     VDD     L09     GND                         P09     NC
B10     ACK     E10     GND     H10     VDD     L10     GND                         P10     NC
B11     BR6     E11     NC      H11     GND     L11     NC                          P11     NC
B12     BR2     E12     DATA33  H12     DATA18  L12     DATA4                       P12     NC
B13     DATA45  E13     DATA30  H13     DATA19  L13     DATA7                       P13     NC
B14     DATA43  E14     DATA32  H14     DATA21  L14     DATA9                       P14     NC
B15     DATA39  E15     DATA31  H15     DATA20  L15     DATA10                      P15     DATA0

C01     MS3     F01     ADDR17  J01     ADDR9   M01     FLAG1                       R01     TCK
C02     MS1     F02     ADDR18  J02     ADDR8   M02     FLAG2                       R02     IRQ2
C03     ADDR28  F03     ADDR20  J03     ADDR7   M03     TIMEXP                      R03     RESET
C04     SBTS    F04     ADDR23  J04     ADDR4   M04     TDI                         R04     ID1
C05     TCLK1   F05     GND     J05     GND     M05     GND                         R05     NC
C06     RFS1    F06     GND     J06     VDD     M06     NC                          R06     NC
C07     TFS0    F07     VDD     J07     VDD     M07     NC                          R07     NC
C08     RFS0    F08     VDD     J08     VDD     M08     NC                          R08     NC
C09     WR      F09     VDD     J09     VDD     M09     NC                          R09     NC
C10     DMAG1   F10     GND     J10     VDD     M10     NC                          R10     NC
C11     BR4     F11     GND     J11     GND     M11     NC                          R11     NC
C12     DATA46  F12     DATA29  J12     DATA12  M12     NC                          R12     NC
C13     DATA41  F13     DATA26  J13     DATA15  M13     DATA2                       R13     NC
C14     DATA38  F14     DATA28  J14     DATA16  M14     DATA5                       R14     NC
C15     DATA36  F15     DATA27  J15     DATA17  M15     DATA6                       R15     NC

REV. B                                  45
ADSP-21061/ADSP-21061L

                                                225-Ball Plastic Ball Grid Array (PBGA) Package Pinout
                                                                              Bottom View

15 14 13 12 11 10                        9    8     7     6    5        4                               3     2     1

DATA42 DATA44 DATA47 BR3     PAGE CLKIN  CS   ADRCLK RCLK0 TCLK0 RCLK1  DT1                             DMAR2 ADDR30 BMS  A

DATA39 DATA43 DATA45 BR2     BR6  ACK    RD   REDY  DR0   DT0  DR1      HBR ADDR31 SW                               MS0 B

DATA36 DATA38 DATA41 DATA46 BR4 DMAG1    WR   RFS0  TFS0  RFS1 TCLK1 SBTS ADDR28 MS1                                MS3 C

DATA34 DATA35 DATA37 DATA40 BR1   BR5 DMAG2 HBG     CPA   TFS1 DMAR1 ADDR29 MS2 ADDR26 ADDR25 D

DATA31 DATA32 DATA30 DATA33  NC   GND    GND  GND   GND   GND  GND ADDR27 ADDR24 ADDR22 ADDR21 E

DATA27 DATA28 DATA26 DATA29 GND   GND    VDD  VDD   VDD   GND  GND ADDR23 ADDR20 ADDR18 ADDR17 F

DATA23 DATA24 DATA25 DATA22 GND   VDD    VDD  VDD   VDD   VDD  GND ADDR19 ADDR16 ADDR15 ADDR14 G

DATA20 DATA21 DATA19 DATA18 GND   VDD    VDD  VDD   VDD   VDD  GND ADDR10 ADDR13 ADDR11 ADDR12 H

DATA17 DATA16 DATA15 DATA12 GND   VDD    VDD  VDD   VDD   VDD  GND ADDR4 ADDR7 ADDR8 ADDR9 J

DATA14 DATA13 DATA11 DATA8 GND    GND    VDD  VDD   VDD   GND  ICSA ADDR0 ADDR3 ADDR5 ADDR6 K
                                  GND    GND  GND   GND
DATA10 DATA9 DATA7 DATA4     NC                           GND  RPBA FLAG3 FLAG0 ADDR1 ADDR2 L

DATA6 DATA5 DATA2    NC      NC   NC     NC   NC    NC    NC   GND      TDI                             TIMEXP FLAG2 FLAG1 M

DATA3 DATA1      NC  NC      NC   NC     NC   NC    NC    NC   ID2      IRQ1                            IRQ0  TDO   EMU N

DATA0  NC        NC  NC      NC   NC     NC   NC    NC    NC   NC       ID0                             EBOOT TMS   TRST P

NC     NC        NC  NC      NC   NC     NC   NC    NC    NC   NC       ID1                             RESET IRQ2  TCK R

NC = NO CONNECT

                                              46                                                                        REV. B
                                                                    ADSP-21061/ADSP-21061L

                                                OUTLINE DIMENSIONS

                                             Dimensions shown in inches and (mm).

                                             Plastic Ball Grid Array (PBGA)

               0.791 (20.10)  0.913 (23.20)  0.913 (23.20)                0.700         15141312 1110 9 8 7 6 5 4 3 2 1
               0.787 (20.00)  0.906 (23.00)  0.906 (23.00)               (17.78)
               0.783 (19.90)  0.898 (22.80)  0.898 (22.80)                                                                                      A
                                                                          BSC                                                                   B
             0.101 (2.57)     TOP VIEW                                                                                                          C
             0.091 (2.32)                                                        0.050                                                          D
             0.081 (2.06)     0.791 (20.10)                                     (1.27)                                                          E
                              0.787 (20.00)                                                                                                     F
                              0.783 (19.90)                                       BSC                                                           G
                                                                                                                                                H
                                                                                                                                                J
                                                                                                                                                K
                                                                                                                                                L
                                                                                                                                                M
                                                                                                                                                N
                                                                                                                                                P
                                                                                                                                                R

                                                                                            0.050 (1.27) BSC
                                                                                        0.700 (17.78) BSC

                                             DETAIL A                                   DETAIL A

                                                               0.026 (0.65)                                   0.051 (1.30)
                                                               0.024 (0.61)                                   0.047 (1.20)
                                                               0.022 (0.57)                                   0.043 (1.10)

             NOTE                                                        SEATING            0.035 (0.90) 0.006 (0.15) MAX
             THE ACTUAL POSITION OF THE BALL GRID IS WITHIN                 PLANE           0.030 (0.75)
                                                                                            0.024 (0.60)
             0.012 (0.30) OF ITS IDEAL POSITION RELATIVE TO THE PACKAGE                 BALL DIAMETER

             EDGES. THE ACTUAL POSITION OF EACH BALL IS WITHIN 0.004 (0.10)

             OF ITS IDEAL POSITION RELATIVE TO THE BALL GRID.

                                             ORDERING GUIDE

Part Number        Case Temperature                          Instruction Rate           On-Chip               Operating                            Package
                   Range                                                                SRAM                  Voltage                              Option

ADSP-21061KS-133   0C to +85C                              33 MHz                     1 Mbit                5V                                   MQFP
ADSP-21061KS-160   0C to +85C                              40 MHz                     1 Mbit                5V                                   MQFP
ADSP-21061KS-200   0C to +85C                              50 MHz                     1 Mbit                5V                                   MQFP
ADSP-21061LKS-160  0C to +85C                              40 MHz                     1 Mbit                3.3 V                                MQFP
ADSP-21061LKS-176  0C to +85C                              44 MHz                     1 Mbit                3.3 V                                MQFP
ADSP-21061LAS-160  40C Case to +85C Case                  40 MHz                     1 Mbit                3.3 V                                MQFP
ADSP-21061LAS-176  40C Case to +85C Case                  44 MHz                     1 Mbit                3.3 V                                MQFP
ADSP-21061LKB-160  0C to +85C                              40 MHz                     1 Mbit                3.3 V                                PBGA
ADSP-21061LKB-176  0C to +85C                              44 MHz                     1 Mbit                3.3 V                                PBGA

The package options are as follows: the ADSP-21061 (5 V) is available in the 240-lead thermally enhanced package and the ADSP-21061L (3.3 V) is available in the
240-lead standard (no heat slug) package, and 225-Ball PBGA.

REV. B                                                         47
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