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ADSP-2101BG-100

器件型号:ADSP-2101BG-100
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:ADI [Analog Devices Inc]
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器件描述

24-BIT, 16.67 MHz, OTHER DSP, PQFP80

参数

ADSP-2101BG-100功能数量 1
ADSP-2101BG-100端子数量 80
ADSP-2101BG-100最大工作温度 85 Cel
ADSP-2101BG-100最小工作温度 -40 Cel
ADSP-2101BG-100最大供电/工作电压 5.5 V
ADSP-2101BG-100最小供电/工作电压 4.5 V
ADSP-2101BG-100额定供电电压 5 V
ADSP-2101BG-100外部数据总线宽度 24
ADSP-2101BG-100加工封装描述 METRIC, PLASTIC, QFP-80
ADSP-2101BG-100状态 ACTIVE
ADSP-2101BG-100工艺 CMOS
ADSP-2101BG-100包装形状 SQUARE
ADSP-2101BG-100包装尺寸 FLATPACK
ADSP-2101BG-100表面贴装 Yes
ADSP-2101BG-100端子形式 GULL WING
ADSP-2101BG-100端子间距 0.6500 mm
ADSP-2101BG-100端子涂层 TIN LEAD
ADSP-2101BG-100端子位置 QUAD
ADSP-2101BG-100包装材料 PLASTIC/EPOXY
ADSP-2101BG-100温度等级 INDUSTRIAL
ADSP-2101BG-100地址总线宽度 14
ADSP-2101BG-100桶形移位器 Yes
ADSP-2101BG-100最大FCLK时钟频率 16.67 MHz
ADSP-2101BG-100内部总线架构 MULTIPLE
ADSP-2101BG-100低功耗模式 Yes
ADSP-2101BG-100微处理器类型 OTHER DSP
ADSP-2101BG-100数据处理位数 16

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ADSP-2101BG-100器件文档内容

a                                                                                                        ADSP-2100 Family
                                                                                                       DSP Microcomputers

                                                                                                                          ADSP-21xx

    SUMMARY                                                                                 FUNCTIONAL BLOCK DIAGRAM
    16-Bit Fixed-Point DSP Microprocessors with
                                                                            DATA ADDRESS                            MEMORY             FLAGS
       On-Chip Memory                                                        GENERATORS                                            (ADSP-2111)
    Enhanced Harvard Architecture for Three-Bus                                              PROGRAM             PROGRAM    DATA
                                                                               DAG 1 DAG 2  SEQUENCER             MEMORY  MEMORY                   EXTERNAL
       Performance: Instruction Bus & Dual Data Buses                                                                                               ADDRESS
    Independent Computation Units: ALU, Multiplier/                                            PROGRAM MEMORY ADDRESS
                                                                                                                                                        BUS
       Accumulator, and Shifter
    Single-Cycle Instruction Execution & Multifunction                                         DATA MEMORY ADDRESS

       Instructions                                                                         PROGRAM MEMORY DATA
    On-Chip Program Memory RAM or ROM
                                                                                               DATA MEMORY DATA
       & Data Memory RAM
    Integrated I/O Peripherals: Serial Ports, Timer,                                                                                            EXTERNAL

       Host Interface Port (ADSP-2111 Only)                                                                                                     DATA

    FEATURES                                                                                                                       HOST         BUS
    25 MIPS, 40 ns Maximum Instruction Rate
    Separate On-Chip Buses for Program and Data Memory                       ARITHMETIC UNITS           SERIAL PORTS        TIMER
    Program Memory Stores Both Instructions and Data                        ALU MAC SHIFTER            SPORT 0 SPORT 1
                                                                                                                                   INTERFACE
       (Three-Bus Performance)                                                ADSP-2100 CORE
    Dual Data Address Generators with Modulo and                                                                                   PORT

       Bit-Reverse Addressing                                                                                                      (ADSP-2111)
    Efficient Program Sequencing with Zero-Overhead
                                                                            This data sheet describes the following ADSP-2100 Family
       Looping: Single-Cycle Loop Setup                                     processors:
    Automatic Booting of On-Chip Program Memory from
                                                                            ADSP-2101                  3.3 V Version of ADSP-2101
       Byte-Wide External Memory (e.g., EPROM )                             ADSP-2103                  Low Cost DSP
    Double-Buffered Serial Ports with Companding Hardware,                  ADSP-2105                  DSP with Host Interface Port
                                                                            ADSP-2111
       Automatic Data Buffering, and Multichannel Operation                 ADSP-2115                  Custom ROM-programmed DSPs
    ADSP-2111 Host Interface Port Provides Easy Interface                   ADSP-2161/62/63/64

       to 68000, 80C51, ADSP-21xx, Etc.                                     The following ADSP-2100 Family processors are not included
    Automatic Booting of ADSP-2111 Program Memory                           in this data sheet:

       Through Host Interface Port                                          ADSP-2100A                 DSP Microprocessor
    Three Edge- or Level-Sensitive Interrupts
    Low Power IDLE Instruction                                              ADSP-2165/66               ROM-programmed ADSP-216x processors
    PGA, PLCC, PQFP, and TQFP Packages                                                                 with powerdown and larger on-chip
    MIL-STD-883B Versions Available                                                                    memories (12K Program Memory ROM,
                                                                                                       1K Program Memory RAM, 4K Data
GENERAL DESCRIPTION                                                                                    Memory RAM)
The ADSP-2100 Family processors are single-chip micro-
computers optimized for digital signal processing (DSP)                     ADSP-21msp5x               Mixed-Signal DSP Processors with
and other high speed numeric processing applications. The                                              integrated on-chip A/D and D/A plus
ADSP-21xx processors are all built upon a common core. Each                                            powerdown
processor combines the core DSP architecture--computation
units, data address generators, and program sequencer--with                 ADSP-2171                  Speed and feature enhanced ADSP-2100
differentiating features such as on-chip program and data                                              Family processor with host interface port,
memory RAM, a programmable timer, one or two serial ports,                                             powerdown, and instruction set extensions
and, on the ADSP-2111, a host interface port.                                                          for bit manipulation, multiplication, biased
                                                                                                       rounding, and global interrupt masking
REV. B
                                                                            ADSP-2181                  ADSP-21xx processor with ADSP-2171
Information furnished by Analog Devices is believed to be accurate and                                 features plus 80K bytes of on-chip RAM
reliable. However, no responsibility is assumed by Analog Devices for its                              configured as 16K words of program
use, nor for any infringements of patents or other rights of third parties                             memory and 16K words of data memory.
which may result from its use. No license is granted by implication or
otherwise under any patent or patent rights of Analog Devices.              Refer to the individual data sheet of each of these processors for
                                                                            further information.

                                                                                                                           Analog Devices, Inc., 1996

                                                                            One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

                                                                            Tel: 617/329-4700                                      Fax: 617/326-8703
ADSP-21xx                                                                                     Receive and transmit data via one or two serial ports
                                                                                              Receive and/or transmit data via the host interface port
Fabricated in a high speed, submicron, double-layer metal
CMOS process, the highest-performance ADSP-21xx proces-                                        (ADSP-2111 only)
sors operate at 25 MHz with a 40 ns instruction cycle time.
Every instruction can execute in a single cycle. Fabrication in                              The ADSP-2101, ADSP-2105, and ADSP-2115 comprise the
CMOS results in low power dissipation.                                                       basic set of processors of the family. Each of these three devices
                                                                                             contains program and data memory RAM, an interval timer,
The ADSP-2100 Family's flexible architecture and compre-                                     and one or two serial ports. The ADSP-2103 is a 3.3 volt
hensive instruction set support a high degree of parallelism.                                power supply version of the ADSP-2101; it is identical to the
In one cycle the ADSP-21xx can perform all of the following                                  ADSP-2101 in all other characteristics. Table I shows the
operations:                                                                                  features of each ADSP-21xx processor.

Generate the next program address                                                          The ADSP-2111 adds a 16-bit host interface port (HIP) to the
Fetch the next instruction                                                                 basic set of ADSP-21xx integrated features. The host port
Perform one or two data moves                                                              provides a simple interface to host microprocessors or
Update one or two data address pointers                                                    microcontrollers such as the 8031, 68000, or ISA bus.
Perform a computation

TABLE OF CONTENTS                                                                            Capacitive Loading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
GENERAL DESCRIPTION . . . . . . . . . . . . . . . . . . . . . . . . 1                        Test Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24
Development Tools . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
Additional Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4             SPECIFICATIONS (ADSP-2103/2162/2164) . . . . . . . . . 25
                                                                                             Recommended Operating Conditions . . . . . . . . . . . . . . . . 25
ARCHITECTURE OVERVIEW . . . . . . . . . . . . . . . . . . . . 4                              Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . 25
                                                                                             Supply Current & Power . . . . . . . . . . . . . . . . . . . . . . . . . . 26
Serial Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5     Power Dissipation Example . . . . . . . . . . . . . . . . . . . . . . . . 27
Host Interface Port (ADSP-2111) . . . . . . . . . . . . . . . . . . . . 6                    Environmental Conditions . . . . . . . . . . . . . . . . . . . . . . . . . 27
Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6   Capacitive Loading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27
Pin Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7      Test Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

SYSTEM INTERFACE . . . . . . . . . . . . . . . . . . . . . . . . . . . 7                     TIMING PARAMETERS
                                                                                               (ADSP-2101/2105/2111/2115/2161/2163) . . . . . . . . . . . . 29
Clock Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8  Clock Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
Program Memory Interface . . . . . . . . . . . . . . . . . . . . . . . . 10                  Interrupts & Flags . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31
Program Memory Maps . . . . . . . . . . . . . . . . . . . . . . . . . . . 10                 Bus RequestBus Grant . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
Data Memory Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . 12               Memory Read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33
Data Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12               Memory Write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
Boot Memory Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . 12               Serial Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
Bus Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 12       Host Interface Port (ADSP-2111) . . . . . . . . . . . . . . . . . . . 36
Low Power IDLE Instruction . . . . . . . . . . . . . . . . . . . . . . 13
ADSP-216x Prototyping . . . . . . . . . . . . . . . . . . . . . . . . . . 13                 TIMING PARAMETERS (ADSP-2103/2162/2164) . . . . 44
Ordering Procedure for ADSP-216x ROM Processors . . . . 13                                   Clock Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45
Wafer Products . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14          Interrupts & Flags . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46
Functional Differences for Older Revision Devices . . . . . . 14                             Bus RequestBus Grant . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Instruction Set . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15       Memory Read . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
                                                                                             Memory Write . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49
SPECIFICATIONS                                                                               Serial Ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50

  (ADSP-2101/2105/2115/2161/2163) . . . . . . . . . . . . . . . 17                           PIN CONFIGURATIONS
Recommended Operating Conditions . . . . . . . . . . . . . . . . 17                          68-Pin PGA (ADSP-2101) . . . . . . . . . . . . . . . . . . . . . . . . 51
Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . 17            68-Lead PLCC (ADSP-2101/2103/2105/2115/216x) . . . . 52
Supply Current & Power (ADSP-2101/2161/2163) . . . . . . 18                                  80-Lead PQFP (ADSP-2101/2103/2115/216x) . . . . . . . . . 53
Power Dissipation Example . . . . . . . . . . . . . . . . . . . . . . . . 19                 80-Lead TQFP (ADSP-2115) . . . . . . . . . . . . . . . . . . . . . . 53
Environmental Conditions . . . . . . . . . . . . . . . . . . . . . . . . . 19                100-Pin PGA (ADSP-2111) . . . . . . . . . . . . . . . . . . . . . . . 54
Capacitive Loading . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19            100-Lead PQFP (ADSP-2111) . . . . . . . . . . . . . . . . . . . . . 55
Test Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
                                                                                             PACKAGE OUTLINE DIMENSIONS
SPECIFICATIONS                                                                               68-Pin PGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
                                                                                             68-Lead PLCC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
  (ADSP-2111) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21           80-Lead PQFP, 80-Lead TQFP . . . . . . . . . . . . . . . . . . . . 58
Recommended Operating Conditions . . . . . . . . . . . . . . . . 21                          100-Pin PGA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
Electrical Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . 21            100-Lead PQFP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
Supply Current & Power . . . . . . . . . . . . . . . . . . . . . . . . . . 22
Power Dissipation Example . . . . . . . . . . . . . . . . . . . . . . . . 23                 ORDERING GUIDE . . . . . . . . . . . . . . . . . . . . . . . . . . 61-62
Environmental Conditions . . . . . . . . . . . . . . . . . . . . . . . . . 23

                                                                                             2  REV. B
                                                                                                             ADSP-21xx

        Table I. ADSP-21xx Processor Features

        Feature                                2101 2103 2105 2115 2111

        Data Memory (RAM)                      1K            1K            1/2 K 1/2 K 1K
        Program Memory (RAM)
        Timer                                  2K         2K         1K         1K         2K
        Serial Port 0 (Multichannel)                                       
        Serial Port 1                                                               
        Host Interface Port                                                
        Speed Grades (Instruction Cycle Time)
                                                                                                
          10.24 MHz (76.9 ns)                                                                     
          13.0 MHz (76.9 ns)                                             
          13.824 MHz (72.3 ns)                                                           
          16.67 MHz (60 ns)                                 
          20.0 MHz (50 ns)                                               
          25 MHz (40 ns)                                    
        Supply Voltage
        Packages                               5 V 3.3 V 5 V 5 V 5 V
          68-Pin PGA
          68-Lead PLCC                                                                  
          80-Lead PQFP                                                                              
          80-Lead TQFP                                                                          
          100-Pin PGA                                                               
          100-Lead PQFP                                                                          
        Temperature Grades                                                
          K Commercial 0C to +70C
          B Industrial 40C to +85C                                                       
          T Extended 55C to +125C
                                                                                     

        Table II. ADSP-216x ROM-Programmed Processor Features

        Feature                                       2161 2162 2163 2164

        Data Memory (RAM)                             1/2 K         1/2 K       1/2 K         1/2 K
        Program Memory (ROM)
        Program Memory (RAM)                          8K 8K 4K 4K
        Timer
        Serial Port 0 (Multichannel)                  
        Serial Port 1                                 5 V 3.3 V 5 V 3.3 V
        Supply Voltage
        Speed Grades (Instruction Cycle Time)                                           

          10.24 MHz (97.6 ns)                                                              
          16.67 MHz (60 ns)                                                                 
          25 MHz (40 ns)
        Packages                                      
          68-Lead PLCC
          80-Lead PQFP                                
        Temperature Grades
          K Commercial 0C to +70C
          B Industrial 40C to +85C

REV. B                                         3
ADSP-21xx

The ADSP-216x series are memory-variant versions of the              ARCHITECTURE OVERVIEW
ADSP-2101 and ADSP-2103 that contain factory-programmed              Figure 1 shows a block diagram of the ADSP-21xx architecture.
on-chip ROM program memory. These devices offer different            The processors contain three independent computational units:
amounts of on-chip memory for program and data storage.              the ALU, the multiplier/accumulator (MAC), and the shifter.
Table II shows the features available in the ADSP-216x series of     The computational units process 16-bit data directly and have
custom ROM-coded processors.                                         provisions to support multiprecision computations. The ALU
                                                                     performs a standard set of arithmetic and logic operations;
The ADSP-216x products eliminate the need for an external            division primitives are also supported. The MAC performs
boot EPROM in your system, and can also eliminate the need           single-cycle multiply, multiply/add, and multiply/subtract
for any external program memory by fitting the entire applica-       operations. The shifter performs logical and arithmetic shifts,
tion program in on-chip ROM. These devices thus provide an           normalization, denormalization, and derive exponent operations.
excellent option for volume applications where board space and       The shifter can be used to efficiently implement numeric format
system cost constraints are of critical concern.                     control including multiword floating-point representations.

Development Tools                                                    The internal result (R) bus directly connects the computational
The ADSP-21xx processors are supported by a complete set of          units so that the output of any unit may be used as the input of
tools for system development. The ADSP-2100 Family Devel-            any unit on the next cycle.
opment Software includes C and assembly language tools that
allow programmers to write code for any of the ADSP-21xx             A powerful program sequencer and two dedicated data address
processors. The ANSI C compiler generates ADSP-21xx                  generators ensure efficient use of these computational units.
assembly source code, while the runtime C library provides           The sequencer supports conditional jumps, subroutine calls,
ANSI-standard and custom DSP library routines. The ADSP-             and returns in a single cycle. With internal loop counters and
21xx assembler produces object code modules which the linker         loop stacks, the ADSP-21xx executes looped code with zero
combines into an executable file. The processor simulators           overhead--no explicit jump instructions are required to
provide an interactive instruction-level simulation with a           maintain the loop.
reconfigurable, windowed user interface. A PROM splitter
utility generates PROM programmer compatible files.                  Two data address generators (DAGs) provide addresses for
                                                                     simultaneous dual operand fetches (from data memory and
EZ-ICE in-circuit emulators allow debugging of ADSP-21xx            program memory). Each DAG maintains and updates four
systems by providing a full range of emulation functions such as     address pointers. Whenever the pointer is used to access data
modification of memory and register values and execution             (indirect addressing), it is post-modified by the value of one of
breakpoints. EZ-LAB demonstration boards are complete DSP           four modify registers. A length value may be associated with
systems that execute EPROM-based programs.                           each pointer to implement automatic modulo addressing for
                                                                     circular buffers. The circular buffering feature is also used by
The EZ-Kit Lite is a very low-cost evaluation/development            the serial ports for automatic data transfers to (and from) on-
platform that contains both the hardware and software needed         chip memory.
to evaluate the ADSP-21xx architecture.
                                                                     Efficient data transfer is achieved with the use of five internal
Additional details and ordering information is available in the      buses:
ADSP-2100 Family Software & Hardware Development Tools data
sheet (ADDS-21xx-TOOLS). This data sheet can be requested             Program Memory Address (PMA) Bus
from any Analog Devices sales office or distributor.                  Program Memory Data (PMD) Bus
                                                                      Data Memory Address (DMA) Bus
Additional Information                                                Data Memory Data (DMD) Bus
This data sheet provides a general overview of ADSP-21xx             Result (R) Bus
processor functionality. For detailed design information on the
architecture and instruction set, refer to the ADSP-2100 Family      The two address buses (PMA, DMA) share a single external
User's Manual, available from Analog Devices.                        address bus, allowing memory to be expanded off-chip, and the
                                                                     two data buses (PMD, DMD) share a single external data bus.
                                                                     The BMS, DMS, and PMS signals indicate which memory
                                                                     space is using the external buses.

                                                                     Program memory can store both instructions and data, permit-
                                                                     ting the ADSP-21xx to fetch two operands in a single cycle, one
                                                                     from program memory and one from data memory. The
                                                                     processor can fetch an operand from on-chip program memory
                                                                     and the next instruction in the same cycle.

                                                                     The memory interface supports slow memories and memory-
                                                                     mapped peripherals with programmable wait state generation.
                                                                     External devices can gain control of the processor's buses with
                                                                     the use of the bus request/grant signals (BR, BG).

EZ-ICE and EZ-LAB are registered trademarks of Analog Devices, Inc.

                                                                     4  REV. B
                                                                                                                        ADSP-21xx

                                             INSTRUCTION  PROGRAM               DATA                             FLAGS
                                               REGISTER    MEMORY             MEMORY
                                                                                                                 (ADSP-2111 Only) 3
                                              PROGRAM        SRAM               SRAM
     DATA          DATA                      SEQUENCER      or ROM                                     BOOT
  ADDRESS       ADDRESS
GENERATOR     GENERATOR                                                                               ADDRESS    TIMER
                                                                                                    GENERATOR
       #1            #2

                                 14 PMA BUS                            24             16   PMA BUS

                       14 DMA BUS                                                          DMA BUS                                   14  EXTERNAL
                                                                                                                        MUX              ADDRESS
                                                                                                                                         BUS

           24 PMD BUS                                                                      PMD BUS
                                                                                           DMD BUS
                                                               BUS                                                           24 EXTERNAL
                                                          EXCHANGE
                                                                                                                        MUX              DATA

           16 DMD BUS                                                                                                                    BUS

  INPUT REGS    INPUT REGS                     INPUT REGS                             COMPANDING                           HOST           11
       ALU           MAC                         SHIFTER                                CIRCUITRY                          PORT
                                                                                                                        CONTROL          EXTERNAL
OUTPUT REGS   OUTPUT REGS                    OUTPUT REGS                  TRANSMIT REG             TRANSMIT REG                          HOST PORT
                                                                   16                              RECEIVE REG             HOST
                                                                           RECEIVE REG                                     PORT               BUS
                                                              R Bus                                     SERIAL             DATA            16
                                                                               SERIAL                    PORT 1
                                                                               PORT 0
                                                                       (Not on ADSP-2105)

                                                                           5                        5                   HOST INTERFACE PORT
                                                                                                                            (ADSP-2111 Only)

                                             Figure 1. ADSP-21xx Block Diagram

One bus grant execution mode (GO Mode) allows the ADSP-                       Serial Ports
21xx to continue running from internal memory. A second                       The ADSP-21xx processors include two synchronous serial
execution mode requires the processor to halt while buses are                 ports ("SPORTs") for serial communications and multiproces-
granted.                                                                      sor communication. All of the ADSP-21xx processors have two
                                                                              serial ports (SPORT0, SPORT1) except for the ADSP-2105,
Each ADSP-21xx processor can respond to several different                     which has only SPORT1.
interrupts. There can be up to three external interrupts,
configured as edge- or level-sensitive. Internal interrupts can be            The serial ports provide a complete synchronous serial interface
generated by the timer, serial ports, and, on the ADSP-2111,                  with optional companding in hardware. A wide variety of
the host interface port. There is also a master RESET signal.                 framed or frameless data transmit and receive modes of opera-
                                                                              tion are available. Each SPORT can generate an internal
Booting circuitry provides for loading on-chip program memory                 programmable serial clock or accept an external serial clock.
automatically from byte-wide external memory. After reset,
three wait states are automatically generated. This allows, for               Each serial port has a 5-pin interface consisting of the following
example, a 60 ns ADSP-2101 to use a 200 ns EPROM as                           signals:
external boot memory. Multiple programs can be selected and
loaded from the EPROM with no additional hardware.                            Signal Name  Function

The data receive and transmit pins on SPORT1 (Serial Port 1)                  SCLK         Serial Clock (I/O)
can be alternatively configured as a general-purpose input flag               RFS          Receive Frame Synchronization (I/O)
and output flag. You can use these pins for event signalling to               TFS          Transmit Frame Synchronization (I/O)
and from an external device. The ADSP-2111 has three                          DR           Serial Data Receive
additional flag outputs whose states are controlled through                   DT           Serial Data Transmit
software.
                                                                              The ADSP-21xx serial ports offer the following capabilities:
A programmable interval timer can generate periodic interrupts.
A 16-bit count register (TCOUNT) is decremented every n                       Bidirectional--Each SPORT has a separate, double-buffered
cycles, where n1 is a scaling value stored in an 8-bit register              transmit and receive function.
(TSCALE). When the value of the count register reaches zero,
an interrupt is generated and the count register is reloaded from             Flexible Clocking--Each SPORT can use an external serial
a 16-bit period register (TPERIOD).                                           clock or generate its own clock internally.

REV. B                                                                 5
ADSP-21xx                                                             of the ADSP-2111. The two status registers provide status
                                                                      information to both the ADSP-2111 and the host processor.
Flexible Framing--The SPORTs have independent framing                 HSR7 contains a software reset bit which can be set by both the
for the transmit and receive functions; each function can run in      ADSP-2111 and the host.
a frameless mode or with frame synchronization signals inter-
nally generated or externally generated; frame sync signals may       HIP transfers can be managed using either interrupts or polling.
be active high or inverted, with either of two pulse widths and       The HIP generates an interrupt whenever an HDR register
timings.                                                              receives data from a host processor write. It also generates an
                                                                      interrupt when the host processor has performed a successful
Different Word Lengths--Each SPORT supports serial data               read of any HDR. The read/write status of the HDRs is also
word lengths from 3 to 16 bits.                                       stored in the HSR registers.

Companding in Hardware--Each SPORT provides optional                  The HMASK register bits can be used to mask the generation of
A-law and -law companding according to CCITT recommen-               read or write interrupts from individual HDR registers. Bits in
dation G.711.                                                         the IMASK register enable and disable all HIP read interrupts
                                                                      or all HIP write interrupts. So, for example, a write to HDR4
Flexible Interrupt Scheme--Receive and transmit functions             will cause an interrupt only if both the HDR4 Write bit in
can generate a unique interrupt upon completion of a data word        HMASK and the HIP Write interrupt enable bit in IMASK are
transfer.                                                             set.

Autobuffering with Single-Cycle Overhead--Each SPORT                  The HIP provides a second method of booting the ADSP-2111
can automatically receive or transmit the contents of an entire       in which the host processor loads instructions into the HIP. The
circular data buffer with only one overhead cycle per data word;      ADSP-2111 automatically transfers the data, in this case
an interrupt is generated after the transfer of the entire buffer is  opcodes, to internal program memory. The BMODE pin
completed.                                                            determines whether the ADSP-2111 boots from the host
                                                                      processor through the HIP or from external EPROM over the
Multichannel Capability (SPORT0 Only)--SPORT0                         data bus.
provides a multichannel interface to selectively receive or
transmit a 24-word or 32-word, time-division multiplexed serial       Interrupts
bit stream; this feature is especially useful for T1 or CEPT          The ADSP-21xx's interrupt controller lets the processor
interfaces, or as a network communication scheme for multiple         respond to interrupts with a minimum of overhead. Up to three
processors. (Note that the ADSP-2105 includes only SPORT1,            external interrupt input pins, IRQ0, IRQ1, and IRQ2, are
not SPORT0, and thus does not offer multichannel operation.)          provided. IRQ2 is always available as a dedicated pin; IRQ1 and
                                                                      IRQ0 may be alternately configured as part of Serial Port 1. The
Alternate Configuration--SPORT1 can be alternatively                  ADSP-21xx also supports internal interrupts from the timer, the
configured as two external interrupt inputs (IRQ0, IRQ1) and          serial ports, and the host interface port (on the ADSP-2111).
the Flag In and Flag Out signals (FI, FO).                            The interrupts are internally prioritized and individually
                                                                      maskable (except for RESET which is non-maskable). The
Host Interface Port (ADSP-2111)                                       IRQx input pins can be programmed for either level- or edge-
The ADSP-2111 includes a Host Interface Port (HIP), a                 sensitivity. The interrupt priorities for each ADSP-21xx
parallel I/O port that allows easy connection to a host processor.    processor are shown in Table III.
Through the HIP, the ADSP-2111 can be accessed by the host
processor as a memory-mapped peripheral. The host interface           The ADSP-21xx uses a vectored interrupt scheme: when an
port can be thought of as an area of dual-ported memory, or           interrupt is acknowledged, the processor shifts program control
mailbox registers, that allows communication between the              to the interrupt vector address corresponding to the interrupt
computational core of the ADSP-2111 and the host computer.            received. Interrupts can be optionally nested so that a higher
The host interface port is completely asynchronous. The host          priority interrupt can preempt the currently executing interrupt
processor can write data into the HIP while the ADSP-2111 is          service routine. Each interrupt vector location is four instruc-
operating at full speed.                                              tions in length so that simple service routines can be coded
                                                                      entirely in this space. Longer service routines require an
Three pins configure the HIP for operation with different types       additional JUMP or CALL instruction.
of host processors. The HSIZE pin configures HIP for 8- or 16-
bit communication with the host processor. HMD0 configures            Individual interrupt requests are logically ANDed with the bits
the bus strobes, selecting either separate read and write strobes     in the IMASK register; the highest-priority unmasked interrupt
or a single read/write select and a host data strobe. HMD1            is then selected.
selects either separate address (3-bit) and data (16-bit) buses or
a multiplexed 16-bit address/data bus with address latch enable.      The interrupt control register, ICNTL, allows the external
Tying these pins to appropriate values configures the ADSP-           interrupts to be set as either edge- or level-sensitive. Depending
2111 for straight-wire interface to a variety of industry-standard    on bit 4 in ICNTL, interrupt service routines can either be
microprocessors and microcomputers.                                   nested (with higher priority interrupts taking precedence) or be
                                                                      processed sequentially (with only one interrupt service active at
The HIP contains six data registers (HDR5-0) and two status           a time).
registers (HSR7-6) with an associated HMASK register for
masking interrupts from individual HIP data registers. The HIP
data registers are memory-mapped in the internal data memory

                                                                      6  REV. B
The interrupt force and clear register, IFC, is a write-only                                    ADSP-21xx
register that contains a force bit and a clear bit for each inter-
rupt (except for level-sensitive interrupts and the ADSP-2111       SYSTEM INTERFACE
HIP interrupts--these cannot be forced or cleared in software).     Figure 3 shows a typical system for the ADSP-2101, ADSP-
                                                                    2115, or ADSP-2103, with two serial I/O devices, a boot
When responding to an interrupt, the ASTAT, MSTAT, and              EPROM, and optional external program and data memory. A
IMASK status registers are pushed onto the status stack and         total of 15K words of data memory and 16K words of program
the PC counter is loaded with the appropriate vector address.       memory is addressable for the ADSP-2101 and ADSP-2103. A
The status stack is seven levels deep (nine levels deep on the      total of 14.5K words of data memory and 15K words of
ADSP-2111) to allow interrupt nesting. The stack is automati-       program memory is addressable for the ADSP-2115.
cally popped when a return from the interrupt instruction is
executed.                                                           Figure 4 shows a system diagram for the ADSP-2105, with one
                                                                    serial I/O device, a boot EPROM, and optional external
Pin Definitions                                                     program and data memory. A total of 14.5K words of data
Table IV (on next page) shows pin definitions for the ADSP-         memory and 15K words of program memory is addressable for
21xx processors. Any inputs not used must be tied to VDD.           the ADSP-2105.

Table III. Interrupt Vector Addresses & Priority                    Figure 5 shows a system diagram for the ADSP-2111, with two
                                                                    serial I/O devices, a host processor, a boot EPROM, and
ADSP-2105                 Interrupt                                 optional external program and data memory. A total of 15K
Interrupt                 Vector Address                            words of data memory and 16K words of program memory is
Source                                                              addressable.

RESET Startup             0x0000                                    Programmable wait-state generation allows the processors to
IRQ2                      0x0004 (High Priority)                    easily interface to slow external memories.
SPORT1 Transmit or IRQ1   0x0010
SPORT1 Receive or IRQ0    0x0014                                    The ADSP-2101, ADSP-2103, ADSP-2115, and ADSP-2111
Timer                     0x0018 (Low Priority)                     processors also provide either: one external interrupt (IRQ2)
                                                                    and two serial ports (SPORT0, SPORT1), or three external
ADSP-2101/2103/2115/216x  Interrupt                                 interrupts (IRQ2, IRQ1, IRQ0) and one serial port (SPORT0).
Interrupt                 Vector Address
Source                                                              The ADSP-2105 provides either: one external interrupt (IRQ2)
                          0x0000                                    and one serial port (SPORT1), or three external interrupts
RESET Startup             0x0004 (High Priority)                    (IRQ2, IRQ1, IRQ0) with no serial port.
IRQ2                      0x0008
SPORT0 Transmit           0x000C                                    Clock Signals
SPORT0 Receive            0x0010                                    The ADSP-21xx processors' CLKIN input may be driven by a
SPORT1 Transmit or IRQ1   0x0014                                    crystal or by a TTL-compatible external clock signal. The
SPORT1 Receive or IRQ0    0x0018 (Low Priority)                     CLKIN input may not be halted or changed in frequency during
Timer                                                               operation, nor operated below the specified low frequency limit.

ADSP-2111                 Interrupt                                 If an external clock is used, it should be a TTL-compatible
Interrupt                 Vector Address                            signal running at the instruction rate. The signal should be
Source                                                              connected to the processor's CLKIN input; in this case, the
                          0x0000                                    XTAL input must be left unconnected.
RESET Startup             0x0004 (High Priority)
IRQ2                      0x0008                                    Because the ADSP-21xx processors include an on-chip oscilla-
HIP Write from Host       0x000C                                    tor circuit, an external crystal may also be used. The crystal
HIP Read to Host          0x0010                                    should be connected across the CLKIN and XTAL pins, with
SPORT0 Transmit           0x0014                                    two capacitors connected as shown in Figure 2. A parallel-
SPORT0 Receive            0x0018                                    resonant, fundamental frequency, microprocessor-grade crystal
SPORT1 Transmit or IRQ1   0x001C                                    should be used.
SPORT1 Receive or IRQ0    0x0020 (Low Priority)
Timer                                                                    CLKIN  XTAL  CLKOUT

                                                                         ADSP-21xx

                                                                         Figure 2. External Crystal Connections

REV. B                                                              7
ADSP-21xx

A clock output signal (CLKOUT) is generated by the processor,       The power-up sequence is defined as the total time required for
synchronized to the processor's internal cycles.                    the crystal oscillator circuit to stabilize after a valid VDD is
                                                                    applied to the processor and for the internal phase-locked loop
Reset                                                               (PLL) to lock onto the specific crystal frequency. A minimum of
The RESET signal initiates a complete reset of the ADSP-21xx.       2000 tCK cycles will ensure that the PLL has locked (this does
The RESET signal must be asserted when the chip is powered          not, however, include the crystal oscillator start-up time).
up to assure proper initialization. If the RESET signal is applied  During this power-up sequence the RESET signal should be
during initial power-up, it must be held long enough to allow       held low. On any subsequent resets, the RESET signal must
the processor's internal clock to stabilize. If RESET is activated  meet the minimum pulse width specification, tRSP.
at any time after power-up and the input clock frequency does
not change, the processor's internal clock continues and does       To generate the RESET signal, use either an RC circuit with an
not require this stabilization time.                                external Schmidt trigger or a commercially available reset IC.
                                                                    (Do not use only an RC circuit.)

                              Table IV. ADSP-21xx Pin Definitions

Pin                     # of  Input /                               Function
Name(s)                 Pins  Output

Address                 14    O                                     Address outputs for program, data and boot memory.
Data1                                                               Data I/O pins for program and data memories. Input only for
                        24    I/O                                   boot memory, with two MSBs used for boot memory addresses.
                                                                    Unused data lines may be left floating.
RESET                   1     I                                     Processor Reset Input
                                                                    External Interrupt Request #2
IRQ2                    1     I                                     External Bus Request Input
                                                                    External Bus Grant Output
BR2                     1     I                                     External Program Memory Select
                                                                    External Data Memory Select
BG                      1     O                                     Boot Memory Select
                                                                    External Memory Read Enable
PMS                     1     O                                     External Memory Write Enable
                                                                    Memory Map Select Input
DMS                     1     O                                     External Clock or Quartz Crystal Input
                                                                    Processor Clock Output
BMS                     1     O                                     Power Supply Pins
                                                                    Ground Pins
RD                      1     O                                     Serial Port 0 Pins (TFS0, RFS0, DT0, DR0, SCLK0)
                                                                    Serial Port 1 Pins (TFS1, RFS1, DT1, DR1, SCLK1)
WR                      1     O
                                                                    External Interrupt Request #0
MMAP                    1     I                                     External Interrupt Request #1
                                                                    Flag Input Pin
CLKIN, XTAL             2     I                                     Flag Output Pin
                                                                    General Purpose Flag Output Pins
CLKOUT                  1     O
                                                                    HIP Select Input
VDD                                                                 HIP Acknowledge Output
GND                                                                 8/16-Bit Host Select (0 = 16-Bit, 1 = 8-Bit)
                                                                    Boot Mode Select (0 = Standard EPROM Booting, 1 = HIP Booting)
SPORT03                 5     I/O                                   Bus Strobe Select (0 = RD/WR, 1 = RW/DS)
                                                                    HIP Address/Data Mode Select (0 = Separate, 1 = Multiplexed)
SPORT1                  5     I/O                                   HIP Read Strobe or Read/Write Select
                                                                    HIP Write Strobe or Host Data Strobe Select
or Interrupts & Flags:                                              HIP Data or HIP Data and Address
                                                                    Host Address 2 Input or Address Latch Enable Input
IRQ0 (RFS1)             1     I                                     Host Address 1 and 0 Inputs

IRQ1 (TFS1)             1     I

FI (DR1)                1     I

FO (DT1)                1     O

FL20 (ADSP-2111 Only)  3     O

Host Interface Port

(ADSP-2111 Only)        1     I
HSEL
HACK                    1     O
HSIZE
BMODE                   1     I
HMD0
HMD1                    1     I
HRD/HRW
HWR/HDS                 1     I
HD150/HAD15-0
HA2/ALE                 1     I
HA10/Unused
                        1     I

                        1     I

                        16    I/O

                        1     I

                        2     I

NOTES

1Unused data bus lines may be left floating.

2BR must be tied high (to VDD) if not used.
3ADSP-2105 does not have SPORT0. (SPORT0 pins are No Connects on the ADSP-2105.)

                                                                    8           REV. B
                                                                                                                                 ADSP-21xx

        1x CLOCK                 ADSP-2101                                               A13-0       ADDR    BOOT
              or                                                                                           MEMORY
                               or ADSP-2103                                              D23-22      DATA
        CRYSTAL                                                                                      OE         e.g. EPROM
                               or ADSP-2115                                                  D15-8   CS                    2764
                  SERIAL                                                             14
                  DEVICE                              ADDR13-0                                A13-0                       27128
                                                                                              D23-0                       27256
                 (OPTIONAL)  CLKIN                                                                                        27512
                                                                                             A13-0
                  SERIAL     XTAL                                    24                      D23-8
                  DEVICE
                             CLKOUT        DATA23-0
                 (OPTIONAL)  RESET

                             IRQ2          BMS

                             BR

                             BG                                                                      ADDR

                             MMAP                                                                    DATA  PROGRAM
                                                                                                     OE     MEMORY
                                SPORT 1      RD                                                      WE
                             SCLK1          WR                                                       CS      (OPTIONAL)
                             RFS1 or IRQ0
                             TFS1 or IRQ1  PMS                                                       ADDR  DATA
                             DT1 or FO     DMS
                             DR1 or FI                                                                     MEMORY

                                SPORT 0                                                              DATA  &
                             SCLK0
                             RFS0                                                                    OE PERIPHERALS
                             TFS0
                             DT0                                                                     WE
                             DR0
                                                                                                     CS    (OPTIONAL)

        THE TWO MSBs OF THE DATA BUS (D23-22 ) ARE USED TO SUPPLY THE TWO MSBs OF THE
        BOOT MEMORY EPROM ADDRESS. THIS IS ONLY REQUIRED FOR THE 27256 AND 27512.

                             Figure 3. ADSP-2101/ADSP-2103/ADSP-2115 System

                                   ADSP-2105

        1x CLOCK                                                    14                   A13-0               BOOT
              or                                                                                           MEMORY
                                           ADDR13-0                                      D23-22
        CRYSTAL                                                                                                 e.g. EPROM
                             CLKIN                                                           D15-8   ADDR                  2764
                  SERIAL
                  DEVICE     XTAL                                    24                       A13-0  DATA                 27128
                                                                                              D23-0  OE                   27256
                 (OPTIONAL)  CLKOUT        DATA23-0                                                  CS                   27512
                             RESET                                                           A13-0
                             IRQ2                BMS                                         D23-8
                             BR

                             BG                                                                      ADDR

                             MMAP                                                                    DATA  PROGRAM
                                                                                                     OE     MEMORY
                             SPORT 1          RD                                                     WE
                                                                                                     CS      (OPTIONAL)
                             SCLK1            WR

                             RFS1 or IRQ0

                             TFS1 or IRQ1

                             DT1 or FO

                             DR1 or FI                                                               ADDR  DATA

                                                                                                     DATA  MEMORY
                                                                                                                &

                                           PMS                                                       OE PERIPHERALS
                                           DMS
                                                                                                     WE

                                                                                                     CS    (OPTIONAL)

        THE TWO MSBs OF THE DATA BUS (D23-22 ) ARE USED TO SUPPLY THE TWO MSBs OF THE
        BOOT MEMORY EPROM ADDRESS. THIS IS ONLY REQUIRED FOR THE 27256 AND 27512.

                                    Figure 4. ADSP-2105 System

REV. B                                                                  9
ADSP-21xx

                                      ADSP-2111                                   A13-0

                                                        14                        D23-22               BOOT
                                                                                                     MEMORY
           1x CLOCK                           ADDR13-0                                D15-8
                 or                                                                                  (OPTIONAL)
                                CLKIN                                                  A13-0   ADDR
           CRYSTAL                                                                     D23-0              e.g. EPROM
                                XTAL                                    24                     DATA                  2764
                     SERIAL     CLKOUT                                                A13-0    OE
                     DEVICE     RESET         DATA 23-0                                D23-8   CS                  27128
                                                                                                                   27256
                    (OPTIONAL)  IRQ2          BMS                                                                  27512

                     SERIAL     BR
                     DEVICE
                                BG                                                             ADDR  PROGRAM
                    (OPTIONAL)  MMAP                                                                  MEMORY
                                                                                               DATA
                                SPORT 1          RD                                            OE      (OPTIONAL)
                                                                                               WE
                                SCLK1            WR                                            CS

                                RFS1 or IRQ0

                                TFS1 or IRQ1

                                DT1 or FO

                                DR1 or FI                                                      ADDR  DATA

                                                                                                     MEMORY

                                   SPORT 0                                                     DATA  &
                                SCLK0
                                RFS0             PMS                                           OE PERIPHERALS
                                TFS0             DMS
                                DT0                                                            WE
                                DR0
                                                                                               CS    (OPTIONAL)

                                FL0                                                    HOST
                                FL1                                               PROCESSOR
                                FL2
                                                                                   (OPTIONAL)
                                HOST INTERFACE PORT
                                                                               7

                                                     CONTROL

                                                                            16
                                                DATA / ADDR

           THE TWO MSBs OF THE DATA BUS (D23-22 ) ARE USED TO SUPPLY THE TWO MSBs OF THE
           BOOT MEMORY EPROM ADDRESS. THIS IS ONLY REQUIRED FOR THE 27256 AND 27512.

                                     Figure 5. ADSP-2111 System

The RESET input resets all internal stack pointers to the empty                   The data lines are bidirectional. The program memory select
stack condition, masks all interrupts, and clears the MSTAT                       (PMS) signal indicates accesses to program memory and can be
register. When RESET is released, the boot loading sequence is                    used as a chip select signal. The write (WR) signal indicates a
performed (provided there is no pending bus request and the                       write operation and is used as a write strobe. The read (RD)
chip is configured for booting, with MMAP = 0). The first                         signal indicates a read operation and is used as a read strobe or
instruction is then fetched from internal program memory                          output enable signal.
location 0x0000.
                                                                                  The ADSP-21xx processors write data from their 16-bit
Program Memory Interface                                                          registers to 24-bit program memory using the PX register to
The on-chip program memory address bus (PMA) and on-chip                          provide the lower eight bits. When the processor reads 16-bit
program memory data bus (PMD) are multiplexed with the on-                        data from 24-bit program memory to a 16-bit data register, the
chip data memory buses (DMA, DMD), creating a single                              lower eight bits are placed in the PX register.
external data bus and a single external address bus. The external
data bus is bidirectional and is 24 bits wide to allow instruction                The program memory interface can generate 0 to 7 wait states
fetches from external program memory. Program memory may                          for external memory devices; default is to 7 wait states after
contain code and data.                                                            RESET.

The external address bus is 14 bits wide. For the ADSP-2101,                      Program Memory Maps
ADSP-2103, and ADSP-2111, these lines can directly address                        Program memory can be mapped in two ways, depending on the
up to 16K words, of which 2K are on-chip. For the ADSP-2105                       state of the MMAP pin. Figure 6 shows the two program
and ADSP-2115, the address lines can directly address up to                       memory maps for the ADSP-2101, ADSP-2103, and
15K words, of which 1K is on-chip.                                                ADSP-2111. Figure 8 shows the program memory maps for the
                                                                                  ADSP-2105 and ADSP-2115. Figures 7 and 9 show the
                                                                                  program memory maps for the ADSP-2161/62 and ADSP-2163/
                                                                                  64, respectively.

                                                        10                                                               REV. B
                                                                                                        ADSP-21xx

ADSP-2101/ADSP-2103/ADSP-2111                                               ADSP-2105/ADSP-2115
When MMAP = 0, on-chip program memory RAM occupies                          When MMAP = 0, on-chip program memory RAM occupies
2K words beginning at address 0x0000. Off-chip program                      1K words beginning at address 0x0000. Off-chip program
memory uses the remaining 14K words beginning at address                    memory uses the remaining 14K words beginning at address
0x0800. In this configurationwhen MMAP = 0the boot                        0x0800. In this configurationwhen MMAP = 0the boot
loading sequence (described below in "Boot Memory Inter-                    loading sequence (described below in "Boot Memory Inter-
face") is automatically initiated when RESET is released.                   face") is automatically initiated when RESET is released.

When MMAP = 1, 14K words of off-chip program memory                         When MMAP = 1, 14K words of off-chip program memory
begin at address 0x0000 and on-chip program memory RAM is                   begin at address 0x0000 and on-chip program memory RAM is
located in the upper 2K words, beginning at address 0x3800. In              located in the 1K words between addresses 0x38000x3BFF. In
this configuration, program memory is not booted although it                this configuration, program memory is not booted although it
can be written to and read under program control.                           can be written to and read under program control.

                     0x0000                                         0x0000        INTERNAL RAM  0x0000                0x0000
                                                                                           1K
          INTERNAL   0x07FF              EXTERNAL                                               0x03FF  EXTERNAL
              RAM    0x0800                    14K                                LOADED FROM   0x0400      14K
                                                                                     EXTERNAL
                 2K                                                                             0x07FF
                                                                                  BOOT MEMORY   0x0800
        LOADED FROM
           EXTERNAL                                                                  RESERVED
                                                                                           1K
        BOOT MEMORY

                                                                                                                      0x37FF
                                                                                                                      0x3800

        EXTERNAL                                     0x37FF                       EXTERNAL              INTERNAL RAM
              14K                                    0x3800                            14K                       1K

                                         INTERNAL    0x3FFF                                                           0x3BFF
                                             RAM                                                                      0x3C00
                                               2K
                                                                                                        RESERVED
                                            MMAP=1                                                           1K
                                         No Booting
                     0x3FFF                                                                     0x3FFF                0x3FFF

        MMAP=0                                                                    MMAP=0                  MMAP=1
                                                                                                        No Booting

Figure 6. ADSP-2101/ADSP-2103/ADSP-2111 Program                             Figure 8. ADSP-2105/ADSP-2115 Program Memory Maps
Memory Maps

                                 0x0000              0x0000                                     0x0000                0x0000

             8K                                2K    0x07FF                            4K                     2K      0x07FF
        INTERNAL                         EXTERNAL    0x0800                       INTERNAL              EXTERNAL      0x0800

            ROM                                6K    0x1FF0                           ROM                     2K      0x0FF0
                                         INTERNAL    0x1FFF                                             INTERNAL      0x0FFF
                     0x1FF0                          0x2000                       RESERVED      0x0FF0                0x1000
                                             ROM                                                            ROM
                     0x1FFF                                                                     0x0FFF
                     0x2000              RESERVED                                               0x1000  RESERVED

        RESERVED                               6K
                                         EXTERNAL
                                                                                       12K                   10K
                                                                                  EXTERNAL              EXTERNAL

              8K
        EXTERNAL

                     0x3FFF                   2K     0x37FF                                     0x3FFF       2K       0x37FF
                                         INTERNAL    0x3800                                             INTERNAL      0x3800

                                             ROM     0x3FFF                                                 ROM       0x3FFF

        MMAP=0                             MMAP=1                                 MMAP=0                  MMAP=1

Figure 7. ADSP-2161/62 Program Memory Maps                                        Figure 9. ADSP-2163/64 Program Memory Maps

REV. B                                                                      11
ADSP-21xx

Data Memory Interface                                                All Processors
The data memory address bus (DMA) is 14 bits wide. The               The remaining 14K of data memory is located off-chip. This
bidirectional external data bus is 24 bits wide, with the upper 16   external data memory is divided into five zones, each associated
bits used for data memory data (DMD) transfers.                      with its own wait-state generator. This allows slower peripherals
                                                                     to be memory-mapped into data memory for which wait states
The data memory select (DMS) signal indicates access to data         are specified. By mapping peripherals into different zones, you
memory and can be used as a chip select signal. The write (WR)       can accommodate peripherals with different wait-state require-
signal indicates a write operation and can be used as a write        ments. All zones default to seven wait states after RESET.
strobe. The read (RD) signal indicates a read operation and can
be used as a read strobe or output enable signal.                    Boot Memory Interface
                                                                     On the ADSP-2101, ADSP-2103, and ADSP-2111, boot
The ADSP-21xx processors support memory-mapped I/O, with             memory is an external 64K by 8 space, divided into eight
the peripherals memory-mapped into the data memory address           separate 8K by 8 pages. On the ADSP-2105 and ADSP-2115,
space and accessed by the processor in the same manner as data       boot memory is a 32K by 8 space, divided into eight separate
memory.                                                              4K by 8 pages. The 8-bit bytes are automatically packed into
                                                                     24-bit instruction words by each processor, for loading into on-
Data Memory Map                                                      chip program memory.
ADSP-2101/ADSP-2103/ADSP-2111
For the ADSP-2101, ADSP-2103, and ADSP-2111, on-chip                 Three bits in the processors' System Control Register select
data memory RAM resides in the 1K words beginning at                 which page is loaded by the boot memory interface. Another bit
address 0x3800, as shown in Figure 10. Data memory locations         in the System Control Register allows the forcing of a boot
from 0x3C00 to the end of data memory at 0x3FFF are                  loading sequence under software control. Boot loading from
reserved. Control and status registers for the system, timer,        Page 0 after RESET is initiated automatically if MMAP = 0.
wait-state configuration, and serial port operations are located in
this region of memory.                                               The boot memory interface can generate zero to seven wait
                                                                     states; it defaults to three wait states after RESET. This allows
ADSP-2105/ADSP-2115                                                  the ADSP-21xx to boot from a single low cost EPROM such as
For the ADSP-2105 and ADSP-2115, on-chip data memory                 a 27C256. Program memory is booted one byte at a time and
RAM resides in the 512 words beginning at address 0x3800,            converted to 24-bit program memory words.
also shown in Figure 10. Data memory locations from 0x3A00
to the end of data memory at 0x3FFF are reserved. Control and        The BMS and RD signals are used to select and to strobe the
status registers for the system, timer, wait-state configuration,    boot memory interface. Only 8-bit data is read over the data
and serial port operations are located in this region of memory.     bus, on pins D8-D15. To accommodate up to eight pages of
                                                                     boot memory, the two MSBs of the data bus are used in the
                    1K EXTERNAL             0x0000                   boot memory interface as the two MSBs of the boot memory
                         DWAIT0                                      address: D23, D22, and A13 supply the boot page number.
                                            0x0400
                    1K EXTERNAL                                      The ADSP-2100 Family Assembler and Linker allow the
                         DWAIT1             0x0800                   creation of programs and data structures requiring multiple boot
                                                                     pages during execution.
                    10K EXTERNAL                     EXTERNAL
                         DWAIT2                           RAM        The BR signal is recognized during the booting sequence. The
                                                                     bus is granted after loading the current byte is completed. BR
                           1K EXTERNAL      0x3000                   during booting may be used to implement booting under control
                                DWAIT3      0x3400                   of a host processor.

                           1K EXTERNAL      0x3800                   Bus Interface
                                DWAIT4                               The ADSP-21xx processors can relinquish control of their data
1K for ADSP-2101                            0x3A00                   and address buses to an external device. When the external
         ADSP-2103     512 for ADSP-2105                             device requires control of the buses, it asserts the bus request
         ADSP-2111               ADSP-2115                           signal (BR). If the ADSP-21xx is not performing an external
                                 ADSP-216x                           memory access, it responds to the active BR input in the next
                                                    INTERNAL         cycle by:
                      MEMORY-MAPPED
                    CONTROL REGISTERS       0x3C00  RAM               Three-stating the data and address buses and the PMS,

                          & RESERVED                                    DMS, BMS, RD, WR output drivers,

                                                                      Asserting the bus grant (BG) signal,
                                                                      and halting program execution.

                                                                     If the Go mode is set, however, the ADSP-21xx will not halt
                                                                     program execution until it encounters an instruction that
                                                                     requires an external memory access.

                                            0x3FFF

Figure 10. Data Memory Map (All Processors)

                                                               12  REV. B
                                                                    ADSP-21xx

If the ADSP-21xx is performing an external memory access            Devices for conversion into a ADSP-216x ROM product.
when the external device asserts the BR signal, it will not three-
state the memory interfaces or assert the BG signal until the       The ADSP-2101 EZ-ICE emulator can be used for develop-
cycle after the access completes (up to eight cycles later depend-  ment of ADSP-216x systems. For the 3.3 V ADSP-2162 and
ing on the number of wait states). The instruction does not need    ADSP-2164, a voltage converter interface board provides 3.3 V
to be completed when the bus is granted; the ADSP-21xx will         emulation.
grant the bus in between two memory accesses if an instruction
requires more than one external memory access.                      Additional overlay memory is used for emulation of ADSP-
                                                                    2161/62 systems. It should be noted that due to the use of off-
When the BR signal is released, the processor releases the BG       chip overlay memory to emulate the ADSP-2161/62, a perfor-
signal, re-enables the output drivers and continues program         mance loss may be experienced when both executing instruc-
execution from the point where it stopped.                          tions and fetching program memory data from the off-chip
                                                                    overlay memory in the same cycle. This can be overcome by
The bus request feature operates at all times, including when       locating program memory data in on-chip memory.
the processor is booting and when RESET is active. If this
feature is not used, the BR input should be tied high (to VDD).     Ordering Procedure for ADSP-216x ROM Processors
                                                                    To place an order for a custom ROM-coded ADSP-2161,
Low Power IDLE Instruction                                          ADSP-2162, ADSP-2163, or ADSP-2164 processor, you must:
The IDLE instruction places the ADSP-21xx processor in low
power state in which it waits for an interrupt. When an interrupt   1. Complete the following forms contained in the ADSP ROM
occurs, it is serviced and execution continues with instruction       Ordering Package, available from your Analog Devices sales
following IDLE. Typically this next instruction will be a JUMP        representative:
back to the IDLE instruction. This implements a low-power
standby loop.                                                         ADSP-216x ROM Specification Form
                                                                      ROM Release Agreement
The IDLE n instruction is a special version of IDLE that slows        ROM NRE Agreement & Minimum Quantity Order (MQO)
the processor's internal clock signal to further reduce power         Acceptance Agreement for Pre-Production ROM Products
consumption. The reduced clock frequency, a programmable
fraction of the normal clock rate, is specified by a selectable     2. Return the forms to Analog Devices along with two copies of
divisor, n, given in the IDLE instruction. The syntax of the          the Memory Image File (.EXE file) of your ROM code. The
instruction is:                                                       files must be supplied on two 3.5" or 5.25" floppy disks for
                                                                      the IBM PC (DOS 2.01 or higher).
                                   IDLE n;
                                                                    3. Place a purchase order with Analog Devices for non-recurring
where n = 16, 32, 64, or 128.                                         engineering changes (NRE) associated with ROM product
                                                                      development.
The instruction leaves the chip in an idle state, operating at the
slower rate. While it is in this state, the processor's other       After this information is received, it is entered into Analog
internal clock signals, such as SCLK, CLKOUT, and the timer         Devices' ROM Manager System which assigns a custom ROM
clock, are reduced by the same ratio. Upon receipt of an            model number to the product. This model number will be
enabled interrupt, the processor will stay in the IDLE state for    branded on all prototype and production units manufactured to
up to a maximum of n CLKIN cycles, where n is the divisor           these specifications.
specified in the instruction, before resuming normal operation.
                                                                    To minimize the risk of code being altered during this process,
When the IDLE n instruction is used, it slows the processor's       Analog Devices verifies that the .EXE files on both floppy disks
internal clock and thus its response time to incoming interrupts   are identical, and recalculates the checksums for the .EXE file
the 1-cycle response time of the standard IDLE state is in-         entered into the ROM Manager System. The checksum data, in
creased by n, the clock divisor. When an enabled interrupt is       the form of a ROM Memory Map, a hard copy of the .EXE file,
received, the ADSP-21xx will remain in the IDLE state for up        and a ROM Data Verification form are returned to you for
to a maximum of n CLKIN cycles (where n = 16, 32, 64, or            inspection.
128) before resuming normal operation.

When the IDLE n instruction is used in systems that have an
externally generated serial clock (SCLK), the serial clock rate
may be faster than the processor's reduced internal clock rate.
Under these conditions, interrupts must not be generated at a
faster rate than can be serviced, due to the additional time the
processor takes to come out of the IDLE state (a maximum of n
CLKIN cycles).

ADSP-216x Prototyping
You can prototype your ADSP-216x system with either the
ADSP-2101 or ADSP-2103 RAM-based processors. When code
is fully developed and debugged, it can be submitted to Analog

REV. B  13
ADSP-21xx                                                         Functional Differences for Older Revision Devices
                                                                  Older revisions of the ADSP-21xx processors have slight
A signed ROM Verification Form and a purchase order for           differences in functionality. The two differences are as follows:
production units are required prior to any product being
manufactured. Prototype units may be applied toward the            Bus Grant (BG) is asserted in the same cycle that Bus
minimum order quantity.
                                                                    Request (BR) is recognized (i.e. when setup and hold time
Upon completion of prototype manufacture, Analog Devices            requirements are met for the BR input). Bus Request input is
will ship prototype units and a delivery schedule update for        a synchronous input rather than asynchronous. (In newer
production units. An invoice against your purchase order for the    revision devices, BG is asserted in the cycle after BR is
NRE charges is issued at this time.                                 recognized.)

There is a charge for each ROM mask generated and a mini-          Only the standard IDLE instruction is available, not the
mum order quantity. Consult your sales representative for
details. A separate order must be placed for parts of a specific    clock-reducing IDLE n instruction.
package type, temperature range, and speed grade.
                                                                  To determine the revision of a particular ADSP-21xx device,
                                                                  inspect the marking on the device. For example, an ADSP-2101
                                                                  of revision 6.0 will have the following marking:

                                                                               a                   Package & Speed
                                                                                                   Lot # & Revision Code
                                                                                ADSP-2101          Date Code

                                                                                       KS-66

                                                                             EE/A12345-6.0
                                                                                       9234

                                                                  The revision codes for the older versions of each ADSP-21xx
                                                                  device are as follows:

                                                                  Processor  Old Functionality    New Functionality

                                                                  ADSP-2101  Revision Code  5.0   Revision Code  6.0
                                                                  ADSP-2105  No Revision Code     Revision Code  1.0
                                                                  ADSP-2115  Revision Code < 1.0  Revision Code  1.0
                                                                  ADSP-2111  RevisionCode < 2.0   Revision Code  2.0
                                                                  ADSP-2103  Revision code  5.0   Revision code  6.0

14                                                                                              REV. B
                                                                                                ADSP-21xx

Instruction Set                                                  operational parallelism. There are five basic categories of
The ADSP-21xx assembly language uses an algebraic syntax for     instructions: data move instructions, computational instruc-
ease of coding and readability. The sources and destinations of  tions, multifunction instructions, program flow control instruc-
computations and data movements are written explicitly in each   tions and miscellaneous instructions. Multifunction instructions
assembly statement, eliminating cryptic assembler mnemonics.     perform one or two data moves and a computation.

Every instruction assembles into a single 24-bit word and        The instruction set is summarized below. The ADSP-2100
executes in a single cycle. The instructions encompass a wide    Family Users Manual contains a complete reference to the
variety of instruction types along with a high degree of         instruction set.

ALU Instructions               xop + yop [+ C] ;     Add/Add with Carry
                               xop yop [+ C 1] ;  Subtract X Y/Subtract X Y with Borrow
[IF cond] AR|AF =              yop xop [+ C 1] ;  Subtract Y X/Subtract Y X with Borrow
                            =  xop AND yop ;         AND
                            =  xop OR yop ;          OR
                            =  xop XOR yop ;         XOR
                            =  PASS xop ;            Pass, Clear
                            =   xop ;               Negate
                            =  NOT xop ;             NOT
                            =  ABS xop ;             Absolute Value
                            =  yop + 1 ;             Increment
                            =  yop 1 ;             Decrement
                            =  DIVS yop, xop ;       Divide
                            =  DIVQ xop ;
                            =
                            =

MAC Instructions               xop * yop ;           Multiply
                               MR + xop * yop ;      Multiply/Accumulate
[IF cond] MR|MF =              MR xop * yop ;      Multiply/Subtract
                            =  MR ;                  Transfer MR
                            =  0;                    Clear
                            =                        Conditional MR Saturation
                            =

IF MV SAT MR ;

Shifter Instructions                                 Arithmetic Shift
                                                     Logical Shift
[IF cond] SR = [SR OR] ASHIFT xop ;                  Arithmetic Shift Immediate
[IF cond] SR = [SR OR] LSHIFT xop ;                  Logical Shift Immediate
                                                     Derive Exponent
               SR = [SR OR] ASHIFT xop BY ;     Block Exponent Adjust
               SR = [SR OR] LSHIFT xop BY ;     Normalize
[IF cond] SE = EXP xop ;
[IF cond] SB = EXPADJ xop ;
[IF cond] SR = [SR OR] NORM xop ;

Data Move Instructions                               Register-to-Register Move
                                                     Load Register Immediate
reg = reg ;                                          Data Memory Read (Direct Address)
reg = ;                                       Data Memory Read (Indirect Address)
reg = DM () ;                                  Program Memory Read (Indirect Address)
dreg = DM (Ix , My) ;                                Data Memory Write (Direct Address)
dreg = PM (Ix , My) ;                                Data Memory Write (Indirect Address)
DM () = reg ;                                  Program Memory Write (Indirect Address)
DM (Ix , My) = dreg ;
PM (Ix , My) = dreg ;

Multifunction Instructions                                       Computation with Register-to-Register Move
                                                                 Computation with Memory Read
|| , dreg = dreg ;                              Computation with Memory Read
|| , dreg = DM (Ix , My) ;                      Computation with Memory Write
|| , dreg = PM (Ix , My) ;                      Computation with Memory Write
DM (Ix , My) = dreg , || ;                      Data & Program Memory Read
PM (Ix , My) = dreg , || ;                      ALU/MAC with Data & Program Memory Read
dreg = DM (Ix , My) , dreg = PM (Ix , My) ;
| , dreg = DM (Ix , My) , dreg = PM (Ix , My) ;

REV. B                                                           15
ADSP-21xx

Program Flow Instructions                                 Do Until Loop
                                                          Jump
DO [UNTIL term] ;
[IF cond] JUMP (Ix) ;                                     Call Subroutine
[IF cond] JUMP ;
[IF cond] CALL (Ix) ;                                     Jump/Call on Flag In Pin
[IF cond] CALL ;
IF [NOT ] FLAG_IN JUMP ;                            Modify Flag Out Pin
IF [NOT ] FLAG_IN CALL ;                            Return from Subroutine
[IF cond] SET|RESET|TOGGLE FLAG_OUT [, ...] ;             Return from Interrupt Service Routine
[IF cond] RTS ;                                           Idle
[IF cond] RTI ;
IDLE [(n)] ;

Miscellaneous Instructions                                No Operation
                                                          Modify Address Register
NOP ;                                                     Stack Control
MODIFY (Ix , My);                                         Mode Control
[PUSH STS] [, POP CNTR] [, POP PC] [, POP LOOP] ;
ENA|DIS SEC_REG [, ...] ;

                  BIT_REV
                  AV_LATCH
                  AR_SAT
                  M_MODE
                  TIMER
                  G_MODE

Notation Conventions

Ix       Index registers for indirect addressing

My       Modify registers for indirect addressing

   Immediate data value

   Immediate address value

    Exponent (shift value) in shift immediate instructions (8-bit signed number)

    Any ALU instruction (except divide)

    Any multiply-accumulate instruction

  Any shift instruction (except shift immediate)

cond     Condition code for conditional instruction

term     Termination code for DO UNTIL loop

dreg     Data register (of ALU, MAC, or Shifter)

reg      Any register (including dregs)

;        A semicolon terminates the instruction

,        Commas separate multiple operations of a single instruction

[]       Optional part of instruction

[, ...]  Optional, multiple operations of an instruction

option1 | option2 List of options; choose one.

Assembly Code Example

The following example is a code fragment that performs the filter tap update for an adaptive filter based on a least-mean-squared
algorithm. Notice that the computations in the instructions are written like algebraic equations.

         MF=MX0* MY1 ( RND), MX0=DM(I2,M1);                           {MF=error * b eta}
         MR=MX0* MF ( RND), AY0=PM(I6,M5);

         DO adapt UNTIL CE;

         AR=MR1+AY0, MX0=DM(I2,M1), AY0=PM(I6,M7);

adapt:   PM(I6,M6)= A R, MR=MX0* MF ( RND);

         MODIFY(I2,M3);                                               {Point to oldest data}
         MODIFY(I6,M7);                                               {Point to start of data}

                                                                      16                       REV. B
ADSP-2101/2105/2115/2161/2163SPECIFICATIONS ADSP-21xx

RECOMMENDED OPERATING CONDITIONS

Parameter                                              K Grade                                 B Grade         T Grade  Unit
                                                    Min Max                                  Min Max         Min Max

VDD     Supply Voltage                              4.50 5.50                                4.50 5.50       4.50 5.50  V
TAMB    Ambient Operating Temperature
                                                    0                                   +70  40 +85         55 +125   C

See "Environmental Conditions" for information on thermal specifications.

ELECTRICAL CHARACTERISTICS

Parameter                              Test Conditions                                                  Min        Max  Unit

VIH Hi-Level Input Voltage3, 5         @ VDD = max                                                      2.0             V

VIH Hi-Level CLKIN Voltage             @ VDD = max                                                      2.2             V

VIL Lo-Level Input Voltage1, 3         @ VDD = min                                                                 0.8  V

VOH Hi-Level Output Voltage2, 3, 7     @ VDD = min, IOH = 0.5 mA                                       2.4             V

                                       @ VDD = min, IOH = 100 A8                                      VDD 0.3       V

VOL Lo-Level Output Voltage2, 3, 7     @ VDD = min, IOL = 2 mA                                                     0.4  V

IIH Hi-Level Input Current1            @ VDD = max, VIN = VDD max                                                  10   A

IIL Lo-Level Input Current1            @ VDD = max, VIN = 0 V                                                      10   A

IOZH Tristate Leakage Current4         @ VDD = max, VIN = VDD max6                                                 10   A

IOZL Tristate Leakage Current4         @ VDD = max, VIN = 0 V6                                                     10   A

CI      Input Pin Capacitance1, 8, 9   @ VIN = 2.5 V, fIN = 1.0 MHz, TAMB = 25C                                   8    pF

CO Output Pin Capacitance4, 8, 9, 10 @ VIN = 2.5 V, fIN = 1.0 MHz, TAMB = 25C                                     8    pF

NOTES
1Input-only pins: CLKIN, RESET, IRQ2, BR, MMAP, DR1, DR0 (not on ADSP-2105).
2Output pins: BG, PMS, DMS, BMS, RD, WR, A0A13, CLKOUT, DT1, DT0 (not on ADSP-2105).
3Bidirectional pins: D0D23, SCLK1, RFS1, TFS1, SCLK0 (not on ADSP-2105), RFS0 (not on ADSP-2105), TFS0 (not on ADSP-2105).
4Tristatable pins: A0A13, D0D23, PMS, DMS, BMS, RD, WR, DT1, SCLK1, RSF1, TFS1, DT0 (not on ADSP-2105), SCLK0 (not on ADSP-2105),

  RFS0 (not on ADSP-2105), TFS0 (not on ADSP-2105).
5Input-only pins: RESET, IRQ2, BR, MMAP, DR1, DR0 (not on ADSP-2105).
60 V on BR, CLKIN Active (to force tristate condition).
7Although specified for TTL outputs, all ADSP-21xx outputs are CMOS-compatible and will drive to V DD and GND, assuming no dc loads.
8Guaranteed but not tested.
9Applies to PGA, PLCC, PQFP package types.
10Output pin capacitance is the capacitive load for any three-stated output pin.

Specifications subject to change without notice.

ABSOLUTE MAXIMUM RATINGS*

Supply Voltage . . . . . . . . . . . . . . . . . . . . . . . . . . 0.3 V to +7 V
Input Voltage . . . . . . . . . . . . . . . . . . . . . 0.3 V to VDD + 0.3 V
Output Voltage Swing . . . . . . . . . . . . . . 0.3 V to VDD + 0.3 V
Operating Temperature Range (Ambient) . . . 55C to +125C
Storage Temperature Range . . . . . . . . . . . . . 65C to +150C
Lead Temperature (10 sec) PGA . . . . . . . . . . . . . . . . . +300C
Lead Temperature (5 sec) PLCC, PQFP, TQFP . . . . +280C

*Stresses greater than those listed above may cause permanent damage to the

device. These are stress ratings only, and functional operation of the device at these
or any other conditions greater than those indicated in the operational sections of
this specification is not implied. Exposure to absolute maximum rating conditions
for extended periods may affect device reliability.

CAUTION                                                                                                      WARNING!
ESD (electrostatic discharge) sensitive device. Electrostatic charges as high as 4000 V readily
accumulate on the human body and test equipment and can discharge without detection. Although                                     ESD SENSITIVE DEVICE
the ADSP-21xx processors feature proprietary ESD protection circuitry to dissipate high energy
electrostatic discharges (Human Body Model), permanent damage may occur to devices subjected
to such discharges. Therefore, proper ESD precautions are recommended to avoid performance
degradation or loss of functionality. Unused devices must be stored in conductive foam or shunts,
and the foam should be discharged to the destination socket before the devices are removed. Per
method 3015 of MIL-STD-883, the ADSP-21xx processors have been classified as Class 1 devices.

REV. B                                                                     17
ADSP-21xx

SPECIFICATIONS (ADSP-2101/2105/2115/2161/2163)

SUPPLY CURRENT & POWER (ADSP-2101/2105/2115/2161/2163)

Parameter                                            Test Conditions                                                                               Min              Max       Unit

IDD Supply Current (Dynamic)1                        @ VDD = max, tCK = 40 ns2                                                                                      38        mA
                                                                                                                                                                              mA
                                                     @ VDD = max, tCK = 50 ns2                                                                                      31        mA
                                                                                                                                                                              mA
                                                     @ VDD = max, tCK = 72.3 ns2                                                                                    24        mA
                                                                                                                                                                              mA
IDD Supply Current (Idle)1, 3                        @ VDD = max, tCK = 40 ns4                                                                                      12

                                                     @ VDD = max, tCK = 50 ns                                                                                       11

                                                     @ VDD = max, tCK = 72.3 ns                                                                                     10

NOTES
1Current reflects device operating with no output loads.
2VIN = 0.4 V and 2.4 V.
3Idle refers to ADSP-21xx state of operation during execution of IDLE instruction. Deasserted pins are driven to either V DD or GND.
4ADSP-2105 is not available in a 25 MHz speed grade.

For typical supply current (internal power dissipation) figures, see Figure 11.

                                                                                    IDD DYNAMIC
                                                     220

                                                                                                                           1

                                                                                                                  205mW
                                                     200

                                                     180

                                         POWER mW  160                 VDD = 5.5V                                                157mW

                                                     140                 VDD = 5.0V                                                118mW
                                                                129mW

                                                     120

                                                     100 100mW

                                                     80                  VDD = 4.5V
                                                                74mW

                                                     60           13.83  20.00                                                 25.00        30.00
                                                      10.00

                                                                         FREQUENCY MHz

           70                  IDD IDLE                                                                                                      IDD IDLE n MODES 3

           60                                        1,2                                                                   65                                    64mW
                      51mW
                                                            64mW
           50
                               VDD = 5.5V                                                                                  60                      IDD IDLE
           40                  VDD = 5.0V
                      38mWPOWER mWVDD = 4.5V            49mW                                                             55
                                                                                                               POWER mW35mW         51mW
           30
                      28mW                                                                                                 50

           20                                                                                                              45                      IDLE 16
                                                                                                                                                   IDLE 128
           10                                                                                                                      41mW                          43mW
                                                                                                                                                                 42mW
                                                                                                                           40
                                                                                                                                   40mW

                                                                                                                           35

           0      13.83        20.00                 25.00        30.00                                                    30         13.83        20.00     25.00     30.00
           10.00                                                                                                            10.00

                               FREQUENCY MHz                                                                                              FREQUENCY MHz

                               VALID FOR ALL TEMPERATURE GRADES.
                               1 POWER REFLECTS DEVICE OPERATING WITH NO OUTPUT LOADS.
                               2 IDLE REFERS TO ADSP-21xx OPERATION DURING EXECUTION OF IDLE INSTRUCTION.

                                 DEASSERTED PINS ARE DRIVEN TO EITHER VDD OR GND.
                               3 MAXIMUM POWER DISSIPATION AT VDD = 5.5V DURING EXECUTION OF IDLE n INSTRUCTION.

                               Figure 11. ADSP-2101 Power (Typical) vs. Frequency

                                                                         18                                                                                                 REV. B
                                                                                                                        ADSP-21xx

SPECIFICATIONS (ADSP-2101/2105/2115/2161/2163)

POWER DISSIPATION EXAMPLE                                        CAPACITIVE LOADINGRISE TIME (0.8V - 2.0V) ns
To determine total power dissipation in a specific application,  Figures 12 and 13 show capacitive loading characteristics for the
the following equation should be applied for each output:        ADSP-2101, ADSP-2105, ADSP-2115, and ADSP-2161/2163.

                                C VDD2 f                                        8

C = load capacitance, f = output switching frequency.                               7
                                                                                                                    VDD = 4.5V
Example:
In an ADSP-2101 application where external data memory is                           6
used and no other outputs are active, power dissipation is
calculated as follows:                                                              5

Assumptions:                                                                                            4

External data memory is accessed every cycle with 50% of the                                          3

  address pins switching.                                                                               2

External data memory writes occur every other cycle with                                              1

  50% of the data pins switching.                                                                       0
                                                                                                          0 25 50 75 100 125 150 175
Each address and data pin has a 10 pF total load at the pin.                                                                       CL pF
The application operates at VDD = 5.0 V and tCK = 50 ns.

          Total Power Dissipation = PINT + (C VDD2 f )

PINT = internal power dissipation (from Figure 11).                    Figure 12. Typical Output Rise Time vs. Load Capacitance, CL
(C VDD2 f ) is calculated for each output:                         (at Maximum Ambient Operating Temperature)

              # of                                                                                      5
              Pins C
Output                     VDD2 f                                   VALID OUTPUT DELAY OR HOLD ns  4

Address, DMS 8    10 pF   52 V   20 MHz = 40.0 mW                                                    3   VDD = 4.5V
                  10 pF   52 V   10 MHz = 22.5 mW
Data, WR      9   10 pF          10 MHz = 2.5 mW
                  10 pF   52 V   20 MHz = 5.0 mW
RD            1                                                                                         2
                           52 V
CLKOUT 1

                                                                                                        1

                                                     70.0 mW

Total power dissipation for this example = PINT + 70.0 mW.                                              0

                                                                                                        1

ENVIRONMENTAL CONDITIONS                                                                                2

Ambient Temperature Rating:                                                                             3
                                                                                                           0 25 50 75 100 125 150 175
  TAMB = TCASE (PD CA)
  TCASE = Case Temperature in C                                                                                                      CL pF
  PD = Power Dissipation in W
  CA = Thermal Resistance (Case-to-Ambient)                      Figure 13. Typical Output Valid Delay or Hold vs. Load
  JA = Thermal Resistance (Junction-to-Ambient)                  Capacitance, CL (at Maximum Ambient Operating Temperature)
  JC = Thermal Resistance (Junction-to-Case)

Package       JA          JC                         CA

PGA           18C/W      9C/W                      9C/W
PLCC          27C/W      16C/W                     11C/W
PQFP          60C/W      18C/W                     42C/W
TQFP          60C/W      18C/W                     42C/W

REV. B                                                           19
ADSP-21xx

SPECIFICATIONS (ADSP-2101/2105/2115/2161/2163)

TEST CONDITIONS                                                  The decay time, tDECAY, is dependent on the capacitative load,
Figure 14 shows voltage reference levels for ac measurements.    CL, and the current load, iL, on the output pin. It can be
                                                                 approximated by the following equation:

   INPUT                   3.0V                                                      tDECAY              =  CL 0.5 V
OUTPUT                     1.5V                                                                                  iL
                           0.0V
                                                                 from which
                           2.0V
                           1.5V                                                           tDIS = tMEASURED tDECAY
                           0.8V
                                                                 is calculated. If multiple pins (such as the data bus) are dis-
                                                                 abled, the measurement value is that of the last pin to stop
                                                                 driving.

Figure 14. Voltage Reference Levels for AC Measurements          Output Enable Time
(Except Output Enable/Disable)                                   Output pins are considered to be enabled when they have made
                                                                 a transition from a high-impedance state to when they start
Output Disable Time                                              driving. The output enable time (t ENA) is the interval from
Output pins are considered to be disabled when they have         when a reference signal reaches a high or low voltage level to
stopped driving and started a transition from the measured       when the output has reached a specified high or low trip point,
output high or low voltage to a high impedance state. The        as shown in Figure 15. If multiple pins (such as the data bus)
output disable time (tDIS) is the difference of tMEASURED and    are enabled, the measurement value is that of the first pin to
tDECAY, as shown in Figure 15. The time tMEASURED is the         start driving.
interval from when a reference signal reaches a high or low
voltage level to when the output voltages have changed by 0.5 V
from the measured output high or low voltage.

           REFERENCE
                 SIGNAL

                           tMEASURED

                                   tDIS                                        tENA
                                                                             2.0V
           VOH (MEASURED)                      VOH (MEASURED) 0.5V         1.0V                        VOH (MEASURED)
                                               VOL (MEASURED) +0.5V                                      VOL (MEASURED)
                           OUTPUT

           VOL (MEASURED)

                           tDECAY

                           OUTPUT STOPS                                                   OUTPUT STARTS
                               DRIVING                                                          DRIVING

                                                                      HIGH-IMPEDANCE STATE.
                                                                      TEST CONDITIONS CAUSE
                                                                      THIS VOLTAGE LEVEL TO BE
                                                                      APPROXIMATELY 1.5V.

                                         Figure 15. Output Enable/Disable

                                                                          IOL

                                   TO                                        +1.5V
                           OUTPUT

                                  PIN

                                         50pF

                                                                   IOH                                                   REV. B

           Figure 16. Equivalent Device Loading for AC Measurements
           (Except Output Enable/Disable)

                                             20
ADSP-2111SPECIFICATIONS                                                                                                ADSP-21xx

RECOMMENDED OPERATING CONDITIONS

Parameter                                           K Grade                                    B Grade         T Grade    Unit
                                                    Min Max                                    Min Max         Min Max

VDD     Supply Voltage                              4.50 5.50                                  4.50 5.50       4.50 5.50  V
TAMB    Ambient Operating Temperature
                                                    0                                    +70   40 +85         55 +125   C

See "Environmental Conditions" for information on thermal specifications.

ELECTRICAL CHARACTERISTICS

Parameter                              Test Conditions                                                    Min        Max Unit

VIH Hi-Level Input Voltage3, 5         @ VDD = max                                                        2.0             V

VIH Hi-Level CLKIN Voltage             @ VDD = max                                                        2.2             V

VIL Lo-Level Input Voltage1, 3         @ VDD = min                                                                   0.8  V

VOH Hi-Level Output Voltage2, 3, 7     @ VDD = min, IOH = 0.5 mA                                         2.4             V

                                       @ VDD = min, IOH = 100 A8                                        VDD 0.3       V

VOL Lo-Level Output Voltage2, 3, 7     @ VDD = min, IOL = 2 mA                                                       0.4  V

IIH Hi-Level Input Current1            @ VDD = max, VIN = VDD max                                                    10   A

IIL Lo-Level Input Current1            @ VDD = max, VIN = 0V                                                         10   A

IOZH Tristate Leakage Curren4          @ VDD = max, VIN = VDD max6                                                   10   A

IOZL Tristate Leakage Current4         @ VDD = max, VIN = 0V6                                                        10   A

CI      Input Pin Capacitance1, 8, 9   @ VIN = 2.5 V, fIN = 1.0 MHz, TAMB = 25C                                     8    pF

CO Output Pin Capacitance4, 8, 9, 10   @ VIN = 2.5 V, fIN = 1.0 MHz, TAMB = 25C                                     8    pF

NOTES
1Input-only pins: CLKIN, RESET, IRQ2, BR, MMAP, DR1, DR0, HSEL, HSIZE, BMODE, HMD0, HMD1, HRD/HRW, HWR/HDS, HA2/ALE, HA1-0.
2Output pins: BG, PMS, DMS, BMS, RD, WR, A0A13, CLKOUT, DT1, DT0, HACK, FL2-0.
3Bidirectional pins: D0D23, SCLK1, RFS1, TFS1, SCLK0, RFS0, TFS0, HD0HD15/HAD0HAD15.
4Tristatable pins: A0A13, D0D23, PMS, DMS, BMS, RD, WR, DT1, SCLK1, RSF1, TFS1, DT0, SCLK0, RFS0, TFS0, HD0HD15/HAD0HAD15.
5Input-only pins: RESET, IRQ2, BR, MMAP, DR1, DR0, HSEL, HSIZE, BMODE, HMD0, HMD1, HRD/HRW, HWR/HDS, HA2/ALE, HA1-0.
6 0 V on BR, CLKIN Active (to force tristate condition).
7Although specified for TTL outputs, all ADSP-2111 outputs are CMOS-compatible and will drive to V DD and GND, assuming no dc loads.
8Guaranteed but not tested.
9Applies to ADSP-2111 PGA and PQFP packages.
10Output pin capacitance is the capacitive load for any three-stated output pin.

Specifications subject to change without notice.

ABSOLUTE MAXIMUM RATINGS*
Supply Voltage . . . . . . . . . . . . . . . . . . . . . . . . . . 0.3 V to +7 V
Input Voltage . . . . . . . . . . . . . . . . . . . . . 0.3 V to VDD + 0.3 V
Output Voltage Swing . . . . . . . . . . . . . . 0.3 V to VDD + 0.3 V
Operating Temperature Range (Ambient) . . . 55C to +125C
Storage Temperature Range . . . . . . . . . . . . . 65C to +150C
Lead Temperature (10 sec) PGA . . . . . . . . . . . . . . . . . +300C
Lead Temperature (5 sec) PQFP . . . . . . . . . . . . . . . . . +280C

*Stresses greater than those listed above may cause permanent damage to the
device. These are stress ratings only, and functional operation of the device at these
or any other conditions greater than those indicated in the operational sections of
this specification is not implied. Exposure to absolute maximum rating conditions
for extended periods may affect device reliability.

REV. B                                                                                   21
ADSP-21xx

SPECIFICATIONS (ADSP-2111)

SUPPLY CURRENT & POWER (ADSP-2111)

Parameter                                         Test Conditions                                                                                         Min                    Max                 Unit

IDD Supply Current (Dynamic)1                     @ VDD = max, tCK = 50 ns2                                                                                                      60                  mA
                                                                                                                                                                                                     mA
                                                  @ VDD = max, tCK = 60 ns2                                                                                                      52                  mA
                                                                                                                                                                                                     mA
                                                  @ VDD = max, tCK = 76.9 ns2                                                                                                    46                  mA
                                                                                                                                                                                                     mA
IDD Supply Current (Idle)1, 3                     @ VDD = max, tCK = 50 ns                                                                                                       18

                                                  @ VDD = max, tCK = 60 ns                                                                                                       16

                                                  @ VDD = max, tCK = 76.9 ns                                                                                                     14

NOTES
1Current reflects device operating with no output loads.
2VIN = 0.4 V and 2.4 V.
3Idle refers to ADSP-21xx state of operation during execution of IDLE instruction. Deasserted pins are driven to either V DD or GND.

For typical supply current (internal power dissipation) figures, see Figure 17.

                                                                       POWER, INTERNAL 1

                                                  330
                                                                                                                  330mW

                                                  310

                               POWER (PINT) mW  290            VDD = 5.5V                                                                 260mW
                                                  270
                                                                 VDD = 5.0V
                                                          250mW
                                                  250                                                                                       200mW
                                                  230

                                                  210
                                                          200mW

                                                  190

                                                  170            VDD = 4.5V
                                                  150 155mW

                                                                 14 15 16 17 18 19 20
                                                                             1/ tCK MHz

                          POWER, IDLE 1,2                                                                                                                 POWER, IDLE n MODES 3

           100POWER (PIDLE ) mWVDD = 5.5V         100mW                                                                                   70                                       70mW IDLE;
                                                                                                                     POWER (PIDLE n ) mW70mW65
            90                 VDD = 5.0V           50mW                                                                                    60            VDD = 5.0V
                               VDD = 4.5V                                                                                                   55 55mW                                  38mW IDLE 16;
            80 80mW                                                                                                                         50                                       36mW IDLE 128;
                                                                                                                                            45
            70                                                                                                                              40
                                                                                                                                            35 34mW
            60
                    55mW                                                                                                                            32mW
                                                                                                                                            30
            50

            40 40mW
            30

                          14 15 16 17 18 19 20                                                                                              14 15 16 17 18 19 20
                                      1/ tCK MHz                                                                                                      1/ tCK MHz

                          VALID FOR ALL TEMPERATURE GRADES.

                          1 POWER REFLECTS DEVICE OPERATING WITH NO OUTPUT LOADS.

                          2 IDLE REFERS TO ADSP-21xx OPERATION DURING EXECUTION OF IDLE INSTRUCTION.

                            DEASSERTED PINS ARE DRIVEN TO EITHER VDD OR GND.
                          3 MAXIMUM POWER DISSIPATION AT VDD = 5.0V DURING EXECUTION OF IDLE n INSTRUCTION.

                               Figure 17. ADSP-2111 Power (Typical) vs. Frequency

                                                                 22                                                                                                                                REV. B
                                                                                                                                      ADSP-21xx

SPECIFICATIONS (ADSP-2111)                                       CAPACITIVE LOADING                     RISE TIME (0.8V - 2.0V) ns
                                                                 Figures 18 and 19 show capacitive loading characteristics for the
POWER DISSIPATION EXAMPLE                                        ADSP-2111.
To determine total power dissipation in a specific application,
the following equation should be applied for each output:                                   14
                                                                                                                             VDD = 4.5V
                                C VDD2 f
                                                                                            12
C = load capacitance, f = output switching frequency.                                       10

Example:                                                                                      8
In an ADSP-2111 application where external data memory is                                     6
used and no other outputs are active, power dissipation is                                    4
calculated as follows:                                                                        2

Assumptions:                                                                                            25 50 75 100 125 150
                                                                                                                            CL pF
External data memory is accessed every cycle with 50% of the
                                                                   Figure 18. Typical Output Rise Time vs. Load Capacitance, CL
  address pins switching.                                          (at Maximum Ambient Operating Temperature)

External data memory writes occur every other cycle with

  50% of the data pins switching.

Each address and data pin has a 10 pF total load at the pin.
The application operates at VDD = 5.0 V and tCK = 50 ns.

          Total Power Dissipation = PINT + (C VDD2 f )

PINT = internal power dissipation (from Figure 17).
(C VDD2 f ) is calculated for each output:

Output    # of            VDD2 f                                    VALID OUTPUT DELAY OR HOLD ns          +12
          Pins C                                                                                              +10
                                                                                                                                                       VDD = 4.5V
Address, DMS 8   10 pF   52 V   20 MHz = 40.0 mW                                                               +8
                10 pF   52 V   10 MHz = 22.5 mW                                                               +6                  25 50 75 100 125 150
Data, WR  9      10 pF          10 MHz = 2.5 mW                                                                +4                                     CL pF
                10 pF   52 V   20 MHz = 5.0 mW                                                                +2
RD        1                                                                                             NOMINAL
                         52 V                                                                                   2
CLKOUT 1                                                                                                          4
                                                                                                                  6
                                                 70.0 mW

Total power dissipation for this example = PINT + 70.0 mW.

ENVIRONMENTAL CONDITIONS                                         Figure 19. Typical Output Valid Delay or Hold vs. Load
                                                                 Capacitance, CL (at Maximum Ambient Operating Temperature)
Ambient Temperature Rating:

  TAMB = TCASE (PD CA)
  TCASE = Case Temperature in C
  PD = Power Dissipation in W
  CA = Thermal Resistance (Case-to-Ambient)
  JA = Thermal Resistance (Junction-to-Ambient)
  JC = Thermal Resistance (Junction-to-Case)

Package   JA             JC                      CA

PGA       35C/W         18C/W                  17C/W
PQFP      42C/W         18C/W                  23C/W

REV. B                                                           23
ADSP-21xx

SPECIFICATIONS (ADSP-2111)                                       The decay time, tDECAY, is dependent on the capacitative load,
                                                                 CL, and the current load, iL, on the output pin. It can be
TEST CONDITIONS                                                  approximated by the following equation:
Figure 20 shows voltage reference levels for ac measurements.

                           3.0V                                                      tDECAY              =  CL 0.5 V
                           1.5V                                                                                  iL
   INPUT                   0.0V
OUTPUT                                                           from which
                           2.0V
                           1.5V                                                           tDIS = tMEASURED tDECAY
                           0.8V
                                                                 is calculated. If multiple pins (such as the data bus) are dis-
                                                                 abled, the measurement value is that of the last pin to stop
                                                                 driving.

Figure 20. Voltage Reference Levels for AC Measurements          Output Enable Time
(Except Output Enable/Disable)                                   Output pins are considered to be enabled when they have made
                                                                 a transition from a high-impedance state to when they start
Output Disable Time                                              driving. The output enable time (t ENA) is the interval from
Output pins are considered to be disabled when they have         when a reference signal reaches a high or low voltage level to
stopped driving and started a transition from the measured       when the output has reached a specified high or low trip point,
output high or low voltage to a high impedance state. The        as shown in Figure 21. If multiple pins (such as the data bus)
output disable time (tDIS) is the difference of tMEASURED and    are enabled, the measurement value is that of the first pin to
tDECAY, as shown in Figure 21. The time tMEASURED is the         start driving.
interval from when a reference signal reaches a high or low
voltage level to when the output voltages have changed by 0.5 V
from the measured output high or low voltage.

           REFERENCE
                 SIGNAL

                           tMEASURED

                                   tDIS                                        tENA
                                                                             2.0V
           VOH (MEASURED)                      VOH (MEASURED) 0.5V         1.0V                        VOH (MEASURED)
                                               VOL (MEASURED) +0.5V                                      VOL (MEASURED)
                           OUTPUT

           VOL (MEASURED)

                           tDECAY

                           OUTPUT STOPS                                                   OUTPUT STARTS
                               DRIVING                                                          DRIVING

                                                                      HIGH-IMPEDANCE STATE.
                                                                      TEST CONDITIONS CAUSE
                                                                      THIS VOLTAGE LEVEL TO BE
                                                                      APPROXIMATELY 1.5V.

                                         Figure 21. Output Enable/Disable

                                                                          IOL

                                   TO                                        +1.5V
                           OUTPUT

                                  PIN

                                         50pF

                                                                                 IOH                                     REV. B

                           Figure 22. Equivalent Device Loading for AC Measurements
                           (Except Output Enable/Disable)

                                                           24
ADSP-2103/2162/2164SPECIFICATIONS                                                                                 ADSP-21xx

RECOMMENDED OPERATING CONDITIONS

                                                                                           K Grade        B Grade

Parameter                                                                               Min         Max   Min   Max   Unit

VDD        Supply Voltage                                                               3.00        3.60  3.00  3.60  V
TAMB       Ambient Operating Temperature                                                                              C
                                                                                        0           +70   40   +85

See "Environmental Conditions" for information on thermal specifications.

ELECTRICAL CHARACTERISTICS

Parameter                                 Test Conditions                                                 Min   Max   Unit

VIH     Hi-Level Input Voltage1, 3        @ VDD = max                                                     2.0   0.4   V
                                                                                                                      V
VIL     Lo-Level Input Voltage1, 3        @ VDD = min                                                           0.4   V
                                                                                                                10    V
VOH     Hi-Level Output Voltage2, 3, 6    @ VDD = min, IOH = 0.5 mA6                                     2.4   10    A
                                                                                                                10    A
VOL     Lo-Level Output Voltage2, 3, 6    @ VDD = min, IOL = 2 mA6                                              10    A
                                                                                                                8     A
IIH     Hi-Level Input Current1           @ VDD = max, VIN = VDD max                                            8     pF
                                                                                                                      pF
IIL     Lo-Level Input Current1           @ VDD = max, VIN = 0 V

IOZH Tristate Leakage Current4            @ VDD = max, VIN = VDD max5

IOZL    Tristate Leakage Current4         @ VDD = max, VIN = 0 V5

CI      Input Pin Capacitance1, 7, 8      @ VIN = 2.5 V, fIN = 1.0 MHz, TAMB = 25C

CO      Output Pin Capacitance4, 7, 8, 9  @ VIN = 2.5 V, fIN = 1.0 MHz, TAMB = 25C

NOTES
1Input-only pins: CLKIN, RESET, IRQ2, BR, MMAP, DR1, DR0.
2 Output pins: BG, PMS, DMS, BMS, RD, WR, A0A13, CLKOUT, DT1, DT0.
3 Bidirectional pins: D0D23, SCLK1, RFS1, TFS1, SCLK0, RFS0, TFS0.
4 Tristatable pins: A0A13, D0D23, PMS, DMS, BMS, RD, WR, DT1, SCLK1, RSF1, TFS1, DT0, SCLK0, RFS0, TFS0.
5 0 V on BR, CLKIN Active (to force tristate condition).
6 All ADSP-2103, ADSP-2162, and ADSP-2164 outputs are CMOS and will drive to V DD and GND with no dc loads.
7 Guaranteed but not tested.
8 Applies to PLCC and PQFP package types.
9Output pin capacitance is the capacitive load for any three-stated output pin.

Specifications subject to change without notice.

ABSOLUTE MAXIMUM RATINGS*
Supply Voltage . . . . . . . . . . . . . . . . . . . . . . . . 0.3 V to +4.5 V
Input Voltage . . . . . . . . . . . . . . . . . . . . . 0.3 V to VDD + 0.3 V
Output Voltage Swing . . . . . . . . . . . . . . 0.3 V to VDD + 0.3 V
Operating Temperature Range (Ambient) . . . . 40C to +85C
Storage Temperature Range . . . . . . . . . . . . . 65C to +150C
Lead Temperature (5 sec) PLCC, PQFP . . . . . . . . . . . +280C

*Stresses greater than those listed above may cause permanent damage to the
device. These are stress ratings only, and functional operation of the device at these
or any other conditions greater than those indicated in the operational sections of
this specification is not implied. Exposure to absolute maximum rating conditions
for extended periods may affect device reliability.

REV. B                                                                     25
ADSP-21xx

SPECIFICATIONS (ADSP-2103/2162/2164)

SUPPLY CURRENT & POWER (ADSP-2103/2162/2164)

Parameter                                   Test Conditions                                                                   Min                 Max  Unit

IDD Supply Current (Dynamic)1               @ VDD = max, tCK = 72.3 ns2                                                                           14   mA
                                                                                                                                                       mA
IDD Supply Current (Idle)1, 3               @ VDD = max, tCK = 72.3 ns                                                                            4

NOTES
1Current reflects device operating with no output loads.
2VIN = 0.4 V and 2.4 V.
3Idle refers to ADSP-21xx state of operation during execution of IDLE instruction. Deasserted pins are driven to either V DD or GND.

For typical supply current (internal power dissipation) figures, see Figure 23.

                                                                        IDLE DYNAMIC 1,2

                                                            50
                                                                                                             48mW

                                                            45          VDD = 3.6V

                                                            40                      VDD = 3.30V

                                                POWER mW  35                                                      37mW

                                                            30                        29mW
                                                                         VDD = 3.0V
                                                            25 24mW
                                                            20 19mW
                                                            15 15mW
                                                            10

                                                            5

                                                            0

                                                            5.00  7.00   10.00 13.83 15.00

                                                                        FREQUENCY MHz

                                    IDD IDLE1                                                                             IDD IDLE n MODES 3

           14                                                                                                   14

                                                                  13mW                                                                      13mW

           12                       VDD = 3.6V                                                                  12            IDD IDLE

           10                                                   10mW                                            10
           POWER mW                                           8mW                                                     9mW
                                                                                                    POWER mW9mW
                                                                                                                 8
           8                   VDD = 3.30V
                                                                                                                 6
           6 6mW                                                                                                         5mW  IDLE 16       7mW
                                                                                                                                  IDLE 128  6mW
                  5mW                                                                                            4 4mW
           4                                VDD = 3.0V

           2                                                                                                    2

           0                   7.00 10.00 13.83                   15.00                                         0         7.00 10.00 13.83    15.00
           5.00                   FREQUENCY MHz                                                               5.00         FREQUENCY MHz

                               VALID FOR ALL TEMPERATURE GRADES.
                               1 POWER REFLECTS DEVICE OPERATING WITH NO OUTPUT LOADS.
                               2 IDLE REFERS TO ADSP-21xx OPERATION DURING EXECUTION OF IDLE INSTRUCTION.

                                 DEASSERTED PINS ARE DRIVEN TO EITHER VDD OR GND.
                               3 MAXIMUM POWER DISSIPATION AT VDD = 3.6V DURING EXECUTION OF IDLE n INSTRUCTION.

                               Figure 23. ADSP-2103 Power (Typical) vs. Frequency

                                                                         26                                                                                REV. B
                                                                                                                                                ADSP-21xx

SPECIFICATIONS (ADSP-2103/2162/2164)                             CAPACITIVE LOADING                     RISE TIME (0.8V-2.0V) ns
                                                                 Figures 24 and 25 show capacitive loading characteristics for the
POWER DISSIPATION EXAMPLE                                        ADSP-2103, ADSP-2162, and ADSP-2164.
To determine total power dissipation in a specific application,
the following equation should be applied for each output:                                      30
                                                                                               25
                                C VDD2 f
                                                                                                                       VDD = 3.0V
C = load capacitance, f = output switching frequency.                                          20
                                                                                               15
Example:                                                                                       10
In an ADSP-2103 application where external data memory is
used and no other outputs are active, power dissipation is                                      5
calculated as follows:
                                                                                                          25 50 75 100 125 150
Assumptions:                                                                                                                 CL pF

External data memory is accessed every cycle with 50% of the     Figure 24. Typical Output Rise Time vs. Load Capacitance, CL
                                                                   (at Maximum Ambient Operating Temperature)
  address pins switching.

External data memory writes occur every other cycle with

  50% of the data pins switching.

Each address and data pin has a 10 pF total load at the pin.
The application operates at VDD = 3.3 V and tCK = 100 ns.

          Total Power Dissipation = PINT + (C VDD2 f )

PINT = internal power dissipation (from Figure 23).
(C VDD2 f ) is calculated for each output:

Output   # of            VDD2 f                                     VALID OUTPUT DELAY OR HOLD ns            +8
         Pins C                                                                                                 +6
                                                                                                                  +4
Address, DMS 8   10 pF 3.32 V 10 MHz = 8.71 mW                                                               +2
                10 pF 3.32 V 5 MHz = 4.90 mW                                                      NOMINAL
Data, WR 9       10 pF 3.32 V 5 MHz = 0.55 mW                                                                2                VDD = 3.0V
                10 pF 3.32 V 10 MHz = 1.09 mW
RD       1

CLKOUT 1

                                                 15.25 mW

Total power dissipation for this example = PINT + 15.25 mW.

ENVIRONMENTAL CONDITIONS                                                                                                            25 50 75 100 125 150
Ambient Temperature Rating:                                                                                                                        C L pF

  TAMB = TCASE (PD CA)                                       Figure 25. Typical Output Valid Delay or Hold vs. Load
  TCASE = Case Temperature in C                                 Capacitance, CL (at Maximum Ambient Operating Temperature)
  PD = Power Dissipation in W
  CA = Thermal Resistance (Case-to-Ambient)
  JA = Thermal Resistance (Junction-to-Ambient)
  JC = Thermal Resistance (Junction-to-Case)

Package         JA      JC                       CA

PGA             27C/W  16C/W                   11C/W
PQFP            60C/W  18C/W                   42C/W

REV. B                                                           27
ADSP-21xx                                                             The decay time, tDECAY, is dependent on the capacitative load,
SPECIFICATIONS (ADSP-2103/2162/2164)                                  CL, and the current load, iL, on the output pin. It can be
                                                                      approximated by the following equation:
TEST CONDITIONS
Figure 26 shows voltage reference levels for ac measurements.

   INPUT                           VDD                                                                 tDECAY  =  CL 0.5 V
OUTPUT                               2                                                                                 iL

                                  VDD                                 from which
                                    2
                                                                                               tDIS = tMEASURED tDECAY
Figure 26. Voltage Reference Levels for AC Measurements
(Except Output Enable/Disable)                                        is calculated. If multiple pins (such as the data bus) are dis-
                                                                      abled, the measurement value is that of the last pin to stop
Output Disable Time                                                   driving.
Output pins are considered to be disabled when they have
stopped driving and started a transition from the measured            Output Enable Time
output high or low voltage to a high impedance state. The             Output pins are considered to be enabled when they have made
output disable time (tDIS) is the difference of tMEASURED and         a transition from a high-impedance state to when they start
tDECAY, as shown in Figure 27. The time tMEASURED is the              driving. The output enable time (t ENA) is the interval from
interval from when a reference signal reaches a high or low           when a reference signal reaches a high or low voltage level to
voltage level to when the output voltages have changed by 0.5 V       when the output has reached a specified high or low trip point,
from the measured output high or low voltage.                         as shown in Figure 27. If multiple pins (such as the data bus)
                                                                      are enabled, the measurement value is that of the first pin to
                                                                      start driving.

          REFERENCE
                SIGNAL

                          tMEASURED

                                  tDIS                                  tENA
                                                                      2.0V
          VOH (MEASURED)                     VOH (MEASURED) 0.5V    1.0V                             VOH (MEASURED)
                                             VOL (MEASURED) +0.5V                                      VOL (MEASURED)
                          OUTPUT

          VOL (MEASURED)

                          tDECAY

                          OUTPUT STOPS                                                  OUTPUT STARTS
                              DRIVING                                                         DRIVING

                                                                    HIGH-IMPEDANCE STATE.
                                                                    TEST CONDITIONS CAUSE
                                                                    THIS VOLTAGE LEVEL TO BE
                                                                    APPROXIMATELY 1.5V.

                                             Figure 27. Output Enable/Disable

                                                                 IOL

                                  TO                                              VDD
                          OUTPUT
                                                                                  2
                                        PIN

                                             50pF

                                                                                     IOH                                      REV. B

                          Figure 28. Equivalent Device Loading for AC Measurements
                          (Except Output Enable/Disable)

                                                              28
                                                                           ADSP-21xx

TIMING PARAMETERS (ADSP-2101/2105/2111/2115/2161/2163)

GENERAL NOTES                                                        switching characteristics to ensure that any timing requirement
Use the exact timing information given. Do not attempt to            of a device connected to the processor (such as memory) is
derive parameters from the addition or subtraction of others.        satisfied.
While addition or subtraction would yield meaningful results for     Timing requirements apply to signals that are controlled by
an individual device, the values given in this data sheet reflect    circuitry external to the processor, such as the data input for a
statistical variations and worst cases. Consequently, you cannot     read operation. Timing requirements guarantee that the
meaningfully add parameters to derive longer times.                  processor operates correctly with other devices.

TIMING NOTES                                                         MEMORY REQUIREMENTS
Switching characteristics specify how the processor changes its      The table below shows common memory device specifications
signals. You have no control over this timing--circuitry external    and the corresponding ADSP-21xx timing parameters, for your
to the processor must be designed for compatibility with these       convenience.
signal characteristics. Switching characteristics tell you what the
processor will do in a given circumstance. You can also use

Memory                        ADSP-21xx                                    Timing
Device                        Timing                                       Parameter
Specification                 Parameter                                    Definition

Address Setup to Write Start  tASW                                         A0A13, DMS, PMS Setup before WR Low
Address Setup to Write End    tAW                                          A0A13, DMS, PMS Setup before WR Deasserted
Address Hold Time             tWRA                                         A0A13, DMS, PMS Hold after WR Deasserted
Data Setup Time               tDW                                          Data Setup before WR High
Data Hold Time                tDH                                          Data Hold after WR High
OE to Data Valid              tRDD                                         RD Low to Data Valid
Address Access Time           tAA                                          A0A13, DMS, PMS, BMS to Data Valid

REV. B                                                               29
ADSP-21xx

TIMING PARAMETERS (ADSP-2101/2105/2111/2115/2161/2163)

CLOCK SIGNALS & RESET

                                                                                                    Frequency

                                     13 MHz 13.824 MHz 16.67 MHz                  20 MHz   25 MHz   Dependency
                                     Min Max Min Max Min Max                      Min Max  Min Max
Parameter                                                                                           Min    Max Unit

Timing Requirement:

tCK   CLKIN Period                   76.9 150 72.3 150 60 150 50 150 40 150                                      ns

tCKL CLKIN Width Low                 20     20                20                  20       15       20           ns

tCKH CLKIN Width High                20     20                20                  20       15       20           ns

tRSP  RESET Width Low                384.5  361.5             300                 250      200      5tCK1        ns

Switching Characteristic:

tCPL CLKOUT Width Low                28.5   26.2              20                  15       10       0.5tCK 10  ns

tCPH CLKOUT Width High               28.5   26.2              20                  15       10       0.5tCK 10  ns

tCKOH CLKIN High to CLKOUT 0                20 0   20 0                    20 0        20 0 15                   ns

      High

NOTES
1Applies after powerup sequence is complete. Internal phase lock loop requires no more than 2000 CLKIN cycles, assuming stable CLKIN (not including crystal

oscillator startup time).

                                                   tCK
                                                                     tCKH

                              CLKIN               tCKL                     tCKOH
                           CLKOUT                       tCPL               tCPH

                                                  Figure 29. Clock Signals

                                                              30                                               REV. B
                                                                                                               ADSP-21xx

TIMING PARAMETERS (ADSP-2101/2105/2111/2115/2161/2163)

INTERRUPTS & FLAGS

                                                                                                            Frequency

                                           13 MHz 13.824 MHz 16.67 MHz 20 MHz 25 MHz Dependency

Parameter                                  Min Max Min Max Min Max Min Max Min Max Min                                 Max Unit

Timing Requirement:

tIFS IRQx1 or FI Setup before              34.2      33.1      30                         27.5      25      0.25tCK + 154                                     ns

CLKOUT Low2, 3

tIFS IRQx1 or FI Setup before              37.2      36.1      33                         30.5      28      0.25tCK + 184                                     ns

CLKOUT Low (ADSP-2111)2, 3

tIFH IRQx1 or FI Hold after CLKOUT 19.2              18.1      15                         12.5      10      0.25tCK                                           ns

High2, 3

Switching Characteristic:

tFOH FO Hold after CLKOUT High5 0                    0         0                          0         0       0                                                 ns

tFOD FO Delay from CLKOUT High                   15        15                         15        15      12                                                    ns

NOTES
1IRQx=IRQ0, IRQ1, and IRQ2.
2If IRQx and FI inputs meet tIFS and tIFH setup/hold requirements, they will be recognized during the current clock cycle; otherwise they will be recognized
during the following cycle. (Refer to the "Interrupt Controller" section in Chapter 3, Program Control, of the ADSP-2100 Family User's Manual for further

information on interrupt servicing.)
3Edge-sensitive interrupts require pulse widths greater than 10 ns. Level-sensitive interrupts must be held low until serviced.
4tIFS (min) = 0.25tCK + 20 ns for ADSP-2101TG-50, ADSP-2101TG/883B-50, ADSP-2111TG-52, and ADSP-2111TG/883B-52 ( Extended Temperature Range
devices).
5tFOH (min) = 5 ns for ADSP-2111TG-52 and ADSP-2111TG/883B-52 (Extended Temperature Range devices).

                           CLKOUT                    tFOD

                                   FLAG          tFOH
                           OUTPUT(S)                                tIFH
                                                                                tIFS
                                   IRQ x
                                       FI

                                                     Figure 30. Interrupts & Flags

REV. B                                                         31
ADSP-21xx

TIMING PARAMETERS (ADSP-2101/2105/2111/2115/2161/2163)

BUS REQUEST/GRANT

                                                                                                      Frequency

                                         13 MHz 13.824 MHz 16.67 MHz 20 MHz 25 MHz Dependency

Parameter                                Min Max Min Max Min Max Min Max Min Max Min                                 Max  Unit

Timing Requirement:

tBH BR Hold after CLKOUT High1 24.2                 23.1           20        17.5        15           0.25tCK + 5         ns

tBS BR Setup before CLKOUT Low1 39.2                38.1           35        32.5        30           0.25tCK + 20        ns

Switching Characteristic:

tSD CLKOUT High to DMS,                       39.2           38.1        35        32.5        30                    0.25tCK + 20 ns
       PMS, BMS, RD, WR Disable

tSDB DMS, PMS, BMS, RD, WR               0          0              0         0           0            0                   ns

Disable to BG Low

tSE BG High to DMS, PMS,                 0          0              0         0           0            0                   ns

BMS, RD, WR Enable

tSEC DMS, PMS, BMS, RD, WR               9.2        8.1            5         2.5         1.52         0.25tCK 102       ns

Enable to CLKOUT High

NOTES
1If BR meets the tBS and tBH setup/hold requirements, it will be recognized in the current processor cycle; otherwise it is recognized in the following cycle. BR requires
a pulse width greater than 10 ns.
2For 25 MHz only the minimum frequency dependency formula for tSEC = (0.25tCK 8.5).

Section 10.2.4, "Bus Request/Grant," on page 212 of the ADSP-2100 Family User's Manual (1st Edition, 1993) states that "When BR is recognized, the processor
responds immediately by asserting BG during the same cycle." This is incorrect for the current versions of all ADSP-21xx processors: BG is asserted in the cycle after
BR is recognized. No external synchronization circuit is needed when BR is generated as an asynchronous signal.

                             CLKOUT            tBH                                              tSEC
                                                      tBS                                tSE
                                     BR
                                              tSD
                             CLKOUT                    tSDB
                           PMS, DMS

                             BMS, RD
                                    WR
                                     BG

                                                    Figure 31. Bus Request/Grant

                                                                   32                                                   REV. B
                                                                                                                                     ADSP-21xx

TIMING PARAMETERS (ADSP-2101/2105/2111/2115/2161/2163)

MEMORY READ

Parameter                                 13 MHz 13.824 MHz 16.67 MHz 20 MHz 25 MHz
                                          Min Max Min Max Min Max Min Max Min Max Unit
Timing Requirement:
tRDD RD Low to Data Valid                       23.5                                          23.2        17                     12          7 ns
tAA A0A13, PMS, DMS, BMS to Data Valid                                                       36.2
tRDH Data Hold from RD High                     37.7                                                      27                     19.5        12 ns
Switching Characteristic:                                                                              0
tRP RD Pulse Width                        0                                        0                                        0          0     ns
tCRD CLKOUT High to RD Low
tASR A0A13, PMS, DMS, BMS Setup before   33.5                                     28.2       22                            17         12    ns

        RD Low                            14.2 29.2 13.1 28.1 10 25 7.5 22.5 5 20 ns
tRDA A0A13, PMS, DMS, BMS Hold after RD
                                          9.2                                      8.1        5                             2.5        1.51  ns
        Deasserted
tRWR RD High to RD or WR Low              10.2                                     9.1        6                             3.5        1     ns

                                          33.5                                     31.2       25                            20         15    ns

Parameter                                       Frequency Dependency                                      Max                                Unit
                                                (CLKIN  25 MHz)                                           0.5tCK 13 + w
                                                Min                                                       0.75tCK 18 + w                   ns
                                                                                                                                             ns
Timing Requirement:                             0                                                         0.25tCK + 10
                                                                                                                                             ns
tRDD RD Low to Data Valid                       0.5tCK 8 + w                                                                               ns
tAA A0A13, PMS, DMS, BMS to Data Valid         0.25tCK 5                                                                                  ns
tRDH Data Hold from RD High                                                                                                                  ns
Switching Characteristic:                       0.25tCK 101                                                                                ns

tRP RD Pulse Width                              0.25tCK 9
tCRD CLKOUT High to RD Low                      0.5tCK 5
tASR A0A13, PMS, DMS, BMS Setup before

        RD Low

tRDA A0A13, PMS, DMS, BMS Hold after RD
        Deasserted

tRWR RD High to RD or WR Low

NOTES
1For 25 MHz only minimum frequency dependency formula for tASR = (0.25tCK 8.5).
w = wait states tCK.

           CLKOUT

             A0 A13                           tASR                                     tRP              tRDA
           DMS, PMS                                                                                                   tRWR
                                                tCRD
                   BMS                                                                                            tRDH
                     RD                                            tRDD
                                                      tAA
                        D

                     WR

                                          Figure 32. Memory Read

REV. B                                                33
ADSP-21xx

TIMING PARAMETERS (ADSP-2101/2105/2111/2115/2161/2163)

MEMORY WRITE

Parameter                                  13 MHz 13.824 MHz 16.67 MHz 20 MHz 25 MHz
                                           Min Max Min Max Min Max Min Max Min Max Unit

Switching Characteristic:

tDW    Data Setup before WR High           25.5             23.2                                 17               12      7     ns
tDH    Data Hold after WR High
tWP    WR Pulse Width                      9.2              8.1                                  5                2.5     0     ns
tWDE   WR Low to Data Enabled
tASW   A0A13, DMS, PMS Setup before       30.5             28.2                                 22               17      12    ns
       WR Low
                                           0                0                                    0                0       0     ns

                                           9.2              8.1                                  5                2.5     1.51  ns

tDDR Data Disable before WR or RD Low      9.2              8.1                                  5                2.5     1.51  ns
tCWR CLKOUT High to WR Low
tAW A0A13, DMS, PMS, Setup before WR      14.2 29.2 13.1 28.1 10                                           25 7.5 22.5 5 20 ns

         Deasserted                        35.7             32.2                                 23               15.5    8     ns

tWRA A0A13, DMS, PMS Hold after WR        10.2             9.1                                  6                3.5     1     ns
         Deasserted

tWWR WR High to RD or WR Low               33.5             31.2                                 25               20      15    ns

                                                                  Frequency Dependency

                                                                  (CLKIN  25 MHz)

Parameter                                                         Min                                       Max                  Unit
                                                                                                                                 ns
Switching Characteristic:                                         0.5tCK 13 + w                           0.25tCK + 10         ns
                                                                  0.25tCK 10                                                   ns
tDW Data Setup before WR High                                     0.5tCK 8 + w                                                 ns
tDH Data Hold after WR High                                       0                                                              ns
tWP WR Pulse Width                                                0.25tCK 101                                                  ns
tWDE WR Low to Data Enabled                                       0.25tCK 101                                                  ns
tASW A0A13, DMS, PMS Setup before WR Low                         0.25tCK 5                                                    ns
tDDR Data Disable before WR or RD Low                                                                                            ns
tCWR CLKOUT High to WR Low                                        0.75tCK 22 + w
tAW A0A13, DMS, PMS, Setup before WR                                                                                           REV. B
                                                                  0.25tCK 9
        Deasserted                                                0.5tCK 5

tWRA A0A13, DMS, PMS Hold after WR
        Deasserted

tWWR WR High to RD or WR Low

NOTES

1For 25 MHz only the minimum frequency dependency formula for t ASW and tDDR = (0.25tCK 8.5).

w = wait states tCK.     CLKOUT

                           A0 A13

                           DMS, PMS                                                                  tWR A
                                     WR
                                        D            tAS W           tWP                                    tWWR
                                     RD    tCWR                tAW
                                                                                                     tDH          tDD R

                                                                            tDW
                                                            tWDE

                                           Figure 33. Memory Write
                                                         34
                                                                                                                     ADSP-21xx

TIMING PARAMETERS (ADSP-2101/2105/2111/2115/2161/2163)

SERIAL PORTS

Parameter                                              12.5 MHz 13.0 MHz              13.824 MHz*  Frequency                                 Unit
                                                       Min Max Min Max                Min Max      Dependency
                                                                                                   Min Max

Timing Requirement:

tSCK SCLK Period                                       80         76.9                72.3                                                   ns
                                                                  8                   8                                                      ns
tSCS DR/TFS/RFS Setup before SCLK Low 8                           10                  10                                                     ns
                                                                  28                  28                                                     ns
tSCH DR/TFS/RFS Hold after SCLK Low 10
                                                                  19.2 34.2           18.1 33.1
tSCP SCLKIN Width                                      30         0                   0

Switching Characteristic:                                                20                   20
                                                                  0                   0
tCC CLKOUT High to SCLKOUT                             20 35                                       0.25tCK           0.25tCK + 15ns
tSCDE SCLK High to DT Enable                           0                 20                   20                                         ns
                                                                  0                   0                                                  ns
tSCDV SCLK High to DT Valid                                   20  0                   0                                                  ns
tRH TFS/RFSOUT Hold after SCLK High                    0                                                                                 ns
                                                                         18                   18                                         ns
tRD TFS/RFSOUT Delay from SCLK High                          20          25                   25                                         ns
                                                                         20                   20                                         ns
tSCDH DT Hold after SCLK High                          0                                                                                 ns
                                                                                                                                         ns
tTDE TFS (Alt) to DT Enable                            0

tTDV TFS (Alt) to DT Valid                                   18

tSCDD SCLK High to DT Disable                                25

tRDV RFS (Multichannel, Frame Delay Zero)                    20

to DT Valid

*Maximum serial port operating frequency is 13.824 MHz for all processor speed grades except the 12.5 MHz ADSP-2101 and 13.0 MHz ADSP-2111.

                                CLKOUT        tCC            tCC                      tSCP        tSCK
                                                             tSCS tSCH                                         tSCP
                                     SCLK        tRD
                                                 tRH                                  tSCDD
                                         DR
                                    RFSIN     tSCDV                     tSCDH
                                     TFSIN    tSCDE

                                 RFSOUT          tTDE
                                  TFSOUT         tTDV

                                          DT           tRDV

                                 TFS
                      ( ALTERNATE
                    FRAME MODE )

                                 RFS
     ( MULTICHANNEL MODE,
FRAME DELAY 0 {MFD = 0} )

                                                             Figure 34. Serial Ports

REV. B                                                            35
ADSP-21xx

TIMING PARAMETERS (ADSP-2111)

HOST INTERFACE PORT
Separate Data & Address (HMD1 = 0 )
Read Strobe & Write Strobe (HMD0 = 0)

                                                    13.0 MHz 16.67 MHz                           20 MHz  No Frequency
                                                    Min Max Min Max
Parameter                                                                                        Min Max Dependency Unit

Timing Requirement:                                 8                                8           8                     ns
                                                    8                                8
tHSU HA2-0 Setup before Start of Write or Read1, 2  3                                3           8                     ns
tHDSU Data Setup before End of Write3               3                                3
tHWDH Data Hold after End of Write3                 30                               30          3                     ns
tHH HA2-0 Hold after End of Write or Read3, 4
tHRWP Read or Write Pulse Width5                    0 20                             0 20        3                     ns
                                                    0 20                             0 20
Switching Characteristic:                           0                                0           30                    ns

tHSHK HACK Low after Start of Write or Read1, 2             23                               23  0 20                  ns
tHKH HACK Hold after End of Write or Read3, 4       0                                0
tHDE Data Enabled after Start of Read2                                                           0 20                  ns
tHDD Data Valid after Start of Read2                        10                               10
tHRDH Data Hold after End of Read4                                                               0                     ns
tHRDD Data Disabled after End of Read4
                                                                                                     23                ns

                                                                                                 0                     ns

                                                                                                     10                ns

NOTES
1Start of Write = HWR Low and HSEL Low.
2Start of Read = HRD Low and HSEL Low.
3End of Write = HWR High or HSEL High.
4End of Read = HRD High or HSEL High.
5Read Pulse Width = HRD Low and HSEL Low, Write Pulse Width = HWR Low and HSEL Low.

                                                    36                                                               REV. B
                                                                                   ADSP-21xx

                  HA20                ADDRESS

                                       tHRWP

                  HSEL    tHSU
                   HWR
Host Write Cycle

                                                                             tHH

                  HACK

                                tHSHK                          tHKH
                                                                            tHWDH
                  HD150                                 DATA
                                                    tHDSU

                  HA20                ADDRESS
                   HSEL                tHRWP

                          tHSU                                          tHH

Host Read Cycle     HRD
                  HACK

                  HD150                     tHSHK  DATA       tHKH

                                tHDE                           tHRDH
                                   tHDD                           tHRDD

                          Figure 35. Host Interface Port (HMD1 = 0, HMD0 = 0)

REV. B                                 37
ADSP-21xx                                             13.0 MHz 16.67 MHz 20 MHz  No Frequency

TIMING PARAMETERS (ADSP-2111)                         Min Max Min Max Min Max Dependency Unit

HOST INTERFACE PORT                                   8         8       8                      ns
Separate Data & Address (HMD1 = 0)
Read/Write Strobe & Data Strobe (HMD0 = 1)            8         8       8                      ns

Parameter                                             3         3       3                      ns

Timing Requirement:                                   3         3       3                      ns
tHSU HA2-0, HRW Setup before Start of Write or Read1
tHDSU Data Setup before End of Write2                 30        30      30                     ns
tHWDH Data Hold after End of Write2
tHH HA2-0, HRW Hold after End of Write or Read2       0 20      0 20    0 20                   ns
tHRWP Read or Write Pulse Width3
Switching Characteristic:                             0 20      0 20    0 20                   ns
tHSHK HACK Low after Start of Write or Read1
tHKH HACK Hold after End of Write or Read2            0         0       0                      ns
tHDE Data Enabled after Start of Read1
tHDD Data Valid after Start of Read1                        23      23      23                 ns
tHRDH Data Hold after End of Read2
tHRDD Data Disabled after End of Read2                0         0       0                      ns

NOTES                                                       10      10      10                 ns
1Start of Write or Read = HDS Low and HSEL Low.
2End of Write or Read = HDS High or HSEL High.
3Read or Write Pulse Width = HDS Low and HSEL Low.

                                                      38                                     REV. B
                                                                                      ADSP-21xx

                          HA20         ADDRESS
                                        tHRWP

                          HSEL    tHSU
                          HRW
        Host Write Cycle  HDS

                                                                   tHH

                          HACK

                                        tHSHK                      tHKH
                                                                               tHWDH
                          HD150                            DATA

                                                            tHDSU

                          HA20         ADDRESS
                           HSEL           tHRWP

                                  tHSU

        Host Read Cycle    HRW
                           HDS
                          HACK                                     tHH

                          HD150                     tHSHK  DATA   tHKH
                                        tHDE
                                                                   tHRDH
                                          tHDD                        tHRDD

                                  Figure 36. Host Interface Port (HMD1 = 0, HMD0 =1)

REV. B                                  39
ADSP-21xx

TIMING PARAMETERS (ADSP-2111)

HOST INTERFACE PORT
Multiplexed Data & Address (HMD1 = 1)
Read Strobe & Write Strobe (HMD0 = 0)

                                                 13.0 MHz 16.67 MHz                              20 MHz  No Frequency
                                                 Min Max Min Max
Parameter                                                                                        Min Max Dependency Unit

Timing Requirement:                              15                                  15          15                    ns
                                                 5                                   5
tHALP ALE Pulse Width                            2                                   2           5                     ns
                                                 15                                  15
tHASU HAD15-0 Address Setup before ALE Low       8                                   8           2                     ns
                                                 3                                   3
tHAH HAD15-0 Address Hold after ALE Low          30                                  30          15                    ns
tHALS Start of Write or Read after ALE Low1, 2
tHDSU HAD15-0 Data Setup before End of Write3    0 20                                0 20        8                     ns
tHWDH HAD15-0 Data Hold after End of Write3      0 20                                0 20
tHRWP Read or Write Pulse Width5                 0                                   0           3                     ns

Switching Characteristic:                                23                                  23  30                    ns
                                                 0                                   0
tHSHK HACK Low after Start of Write or Read1, 2                                                  0 20                  ns
tHKH HACK Hold after End of Write or Read3, 4            10                                  10
tHDE HAD15-0 Data Enabled after Start of Read2                                                   0 20                  ns
tHDD HAD15-0 Data Valid after Start of Read2
tHRDH HAD15-0 Data Hold after End of Read4                                                       0                     ns
tHRDD HAD15-0 Data Disabled after End of Read4
                                                                                                     23                ns

                                                                                                 0                     ns

                                                                                                     10                ns

NOTES
1Start of Write = HWR Low and HSEL Low.
2Start of Read = HRD Low and HSEL Low.
3End of Write = HWR High or HSEL High.
4End of Read = HRD High or HSEL High.
5Read Pulse Width = HRD Low and HSEL Low, Write Pulse Width = HWR Low and HSEL Low.

                                                 40                                                                  REV. B
                                                                                                ADSP-21xx

                          ALE

                                    tHALP                        tHRWP
                                                    tHALS
        Host Write Cycle  HSEL
                          HWR       tHASU tHAH
                                      ADDRESS
                                                                 tHSHK           tHKH

                             HACK                                          DATA
                          HD150                                         tHDSU

                                                                                         tHWDH

                          ALE

                                    tHALP

                                                                         tHRWP

                          HSEL                  tHALS
                           HRD
        Host Read Cycle

                                                                 tHSHK                   tHKH
                                                                 tHDE
                              HACK  tHASU tHAH                                   DATA
                          HAD150      ADDRESS                     tHDD

                                                                                         tHRDH

                                                                                         tHRDD

                                    Figure 37. Host Interface Port (HMD1 = 1, HMD0 = 0)

REV. B                                                     41
ADSP-21xx                                           13.0 MHz 16.67 MHz 20 MHz  No Frequency

TIMING PARAMETERS (ADSP-2111)                       Min Max Min Max Min Max Dependency Unit

HOST INTERFACE PORT                                 15        15      15                     ns
Multiplexed Data & Address (HMD1 = 1)
Read/Write Strobe & Data Strobe (HMD0 = 1 )         5         5       5                      ns

Parameter                                           2         2       2                      ns

Timing Requirement:                                 15        15      15                     ns
tHALP ALE Pulse Width
tHASU HAD15-0 Address Setup before ALE Low          8         8       8                      ns
tHAH HAD15-0 Address Hold after ALE Low
tHALS Start of Write or Read after ALE Low1         5         5       5                      ns
tHSU HRW Setup before Start of Write or Read1
tHDSU HAD15-0 Data Setup before End of Write2       3         3       3                      ns
tHWDH HAD15-0 Data Hold after End of Write2
tHH HRW Hold after End of Write or Read2            3         3       3                      ns
tHRWP Read or Write Pulse Width3
Switching Characteristic:                           30        30      30                     ns
tHSHK HACK Low after Start of Write or Read1
tHKH HACK Hold after End of Write or Read2          0 20      0 20    0 20                   ns
tHDE HAD15-0 Data Enabled after Start of Read1
tHDD HAD15-0 Data Valid after Start of Read1        0 20      0 20    0 20                   ns
tHRDH HAD15-0 Data Hold after End of Read2
tHRDD HAD15-0 Data Disabled after End of Read2      0         0       0                      ns

NOTES                                                     23      23      23                 ns
1Start of Write or Read = HDS Low and HSEL Low.
2End of Write or Read = HDS High or HSEL High.      0         0       0                      ns
3Read or Write Pulse Width = HDS Low and HSEL Low.
                                                          10      10      10                 ns

                                                    42                                     REV. B
                                                                                                                   ADSP-21xx

                          ALE

                                    tHALP                              tHRWP

                          HSEL                               tHSU                   tHH
                                                                      tHSHK         tHKH
                                                tHALS

        Host Write Cycle      HRW
                               HDS
                             HACK   tHASU tHAH                              DATA
                          HD150      ADDRESS                        tHDSU

                                                                                    tHWDH

                          ALE

                                    tHALP       tHALS                tHRWP

                             HSEL                                                                             tHH
                              HRW                      tHSU
                              HDS
        Host Read Cycle      HACK
                          HD150
                                                                     tHSHK          tHKH

                                    tHASU tHAH               tHDE             DATA
                                      ADDRESS                  tHDD

                                                                                    tHRDH
                                                                                      tHRDD

                          Figure 38. Host Interface Port (HMD1 = 1, HMD0 = 1)

REV. B                                                 43
ADSP-21xx

TIMING PARAMETERS (ADSP-2103/2162/2164)                              Timing requirements apply to signals that are controlled by
                                                                     circuitry external to the processor, such as the data input for a
GENERAL NOTES                                                        read operation. Timing requirements guarantee that the
Use the exact timing information given. Do not attempt to            processor operates correctly with other devices.
derive parameters from the addition or subtraction of others.
While addition or subtraction would yield meaningful results for     MEMORY REQUIREMENTS
an individual device, the values given in this data sheet reflect    The table below shows common memory device specifications
statistical variations and worst cases. Consequently, you cannot     and the corresponding ADSP-21xx timing parameters, for your
meaningfully add parameters to derive longer times.                  convenience.

TIMING NOTES
Switching characteristics specify how the processor changes its
signals. You have no control over this timing--circuitry external
to the processor must be designed for compatibility with these
signal characteristics. Switching characteristics tell you what the
processor will do in a given circumstance. You can also use
switching characteristics to ensure that any timing requirement
of a device connected to the processor (such as memory) is
satisfied.

Memory Specification          ADSP-21xx                              Timing Parameter Definition
                              Timing Parameter
Address Setup to Write Start                                         A0A13, DMS, PMS Setup before WR Low
Address Setup to Write End    tASW                                   A0A13, DMS, PMS Setup before WR Deasserted
Address Hold Time             tAW                                    A0A13, DMS, PMS Hold after WR Deasserted
Data Setup Time               tWRA                                   Data Setup before WR High
Data Hold Time                tDW                                    Data Hold after WR High
OE to Data Valid              tDH                                    RD Low to Data Valid
Address Access Time           tRDD                                   A0A13, DMS, PMS, BMS to Data Valid
                              tAA

                              44                                   REV. B
                                                                                               ADSP-21xx

TIMING PARAMETERS (ADSP-2103/2162/2164)

CLOCK SIGNALS & RESET

                                                                             Frequency

                                     10.24 MHz                               Dependency
                                     Min Max
Parameter                                                                    Min          Max  Unit

Timing Requirement:

tCK     CLKIN Period                 97.6 150                                                  ns

tCKL CLKIN Width Low                 20                                                        ns

tCKH CLKIN Width High                20                                                        ns

tRSP RESET Width Low                 488                                     5tCK1             ns

Switching Characteristic:

tCPL CLKOUT Width Low                38.8                                    0.5tCK 10       ns

tCPH CLKOUT Width High               38.8                                    0.5tCK 10       ns

tCKOH CLKIN High to CLKOUT High      0        20                                               ns

NOTES
1Applies after powerup sequence is complete. Internal phase lock loop requires no more than 2000 CLKIN cycles assuming stable CLKIN (not including crystal

oscillator startup time).

                                              tCK
                                                                tCKH

                              CLKIN     tCKL
                           CLKOUT
                                                                      tCKOH
                                                                      tCPH

                                                 tCPL

                                     Figure 39. Clock Signals

REV. B                                        45
ADSP-21xx

TIMING PARAMETERS (ADSP-2103/2162/2164)

INTERRUPTS & FLAGS

                                                                                    Frequency

                                               10.24 MHz                            Dependency
                                               Min Max
Parameter                                                                           Min           Max  Unit

Timing Requirement:

tIFS  IRQx1 or FI Setup before CLKOUT Low2, 3  44.4                                 0.25tCK + 20       ns
                                               24.4
tIFH IRQx1 or FI Hold after CLKOUT High2, 3                                         0.25tCK            ns
                                               0
Switching Characteristic:                                15

tFOH FO Hold after CLKOUT High                                                                         ns
tFOD FO Delay from CLKOUT High                                                                         ns

NOTES
1IRQx=IRQ0, IRQ1, and IRQ2.
2If IRQx and FI inputs meet tIFS and tIFH setup/hold requirements, they will be recognized during the current clock cycle; otherwise they will be recognized during the
following cycle. (Refer to the "Interrupt Controller" section in Chapter 3, Program Control, of the ADSP-2100 Family User's Manual for further information on

interrupt servicing.)
3Edge-sensitive interrupts require pulse widths greater than 10 ns. Level-sensitive interrupts must be held low until serviced.

                              CLKOUT                     tFOD
                                               tFOH
                                   FLAG
                           OUTPUT(S)                              tIFH

                                   IRQ x                                      tIFS
                                       FI

                                           Figure 40. Interrupts & Flags

                                               46                                                    REV. B
                                                                                                           ADSP-21xx

TIMING PARAMETERS (ADSP-2103/2162/2164)

BUS REQUEST/GRANT

                                                                                             Frequency

                                                               10.24 MHz                     Dependency
                                                               Min Max
Parameter                                                                                    Min           Max                                                     Unit

Timing Requirement:

tBH     BR Hold after CLKOUT High1                             29.4                          0.25tCK + 5                                                           ns

tBS     BR Setup before CLKOUT Low1                            44.4                          0.25tCK + 20                                                          ns

Switching Characteristic:

tSD     CLKOUT High to DMS, PMS, BMS, RD, WR Disable                 44.4                                  0.25tCK + 20 ns
                                                                                                                                ns
tSDB DMS, PMS, BMS, RD, WR Disable to BG Low                   0

tSE     BG High to DMS, PMS, BMS, RD, WR Enable                0                                                                                                   ns

tSEC DMS, PMS, BMS, RD, WR Enable to CLKOUT High 14.4                                        0.25tCK 10                                                          ns

NOTES
1If BR meets the tBS and tBH setup/hold requirements, it will be recognized in the current processor cycle; otherwise it is recognized in the following cycle. BR
requires a pulse width greater than 10 ns.

Section 10.2.4, "Bus Request/Grant," of the ADSP-2100 Family User's Manual (1st Edition, 1993) states that "When BR is recognized, the processor
responds immediately by asserting BG during the same cycle." This is incorrect for the current versions of all ADSP-21xx processors: BG is asserted in the
cycle after BR is recognized. No external synchronization circuit is needed when BR is generated as an asynchronous signal.

                                                     tBH
                     CLKOUT

                           BR
                                                          tBS

                       CLKOUT      tSD                                      tSEC
                                            tSDB                     tSE
                     PMS, DMS
                       BMS, RD
                              WR

                               BG

                                                               Figure 41. Bus Request/Grant

REV. B                                                         47
ADSP-21xx

TIMING PARAMETERS (ADSP-2103/2162/2164)

MEMORY READ

                                                                            Frequency

                                                           10.24 MHz        Dependency
                                                           Min Max
Parameter                                                                   Min               Max     Unit
                                                                      33.8
Timing Requirement:                                                   49.2
                                                           0
tRDD RD Low to Data Valid                                                                     0.5tCK 15 + w ns
                                                           43.8                               0.75tCK 24 + w ns
tAA  A0A13, PMS, DMS, BMS to Data Valid                   19.4 34.4
                                                           12.4                                                         ns
tRDH Data Hold from RD High                                14.4
                                                           38.8
Switching Characteristic:

tRP  RD Pulse Width                                                         0.5tCK 5 + w            ns

tCRD CLKOUT High to RD Low                                                  0.25tCK 5 0.25tCK + 10  ns

tASR A0A13, PMS, DMS, BMS Setup before RD Low                              0.25tCK 12              ns

tRDA A0A13, PMS, DMS, BMS Hold after RD Deasserted                         0.25tCK 10              ns

tRWR RD High to RD or WR Low                                                0.5tCK 10               ns

w = wait states tCK.

                             CLKOUT                  tASR  tRP              tRDA
                             A0 A13                                                   tRWR
                           DMS, PMS             tCRD
                                                                                   tRDH
                                   BMS                             tRDD
                                     RD               tAA

                                        D

                                      WR

                                           Figure 42. Memory Read

                                                48                                                  REV. B
                                                                                                       ADSP-21xx

TIMING PARAMETERS (ADSP-2103/2162/2164)

MEMORY WRITE

                                                                                     Frequency

                                                         10.24 MHz                   Dependency
                                                         Min Max
Parameter                                                                            Min               Max  Unit
                                                         38.8
Switching Characteristic:                                14.4
                                                         43.8
tDW Data Setup before WR High                            0                           0.5tCK 10 + w        ns
                                                         12.4
tDH     Data Hold after WR High                          14.4                        0.25tCK 10           ns
tWP     WR Pulse Width                                   19.4 34.4
tWDE    WR Low to Data Enabled                           58.2                        0.5tCK 5 + w         ns
                                                         14.4
tASW A0A13, DMS, PMS Setup before WR Low                38.8                        0.25tCK 12           ns
tDDR Data Disable before WR or RD Low
                                                                                     0.25tCK 10           ns

tCWR CLKOUT High to WR Low                                                           0.25tCK 5       0.25tCK + 10 ns

tAW A0A13, DMS, PMS, Setup before WR Deasserted                                     0.75tCK 15 + w       ns
tWRA A0A13, DMS, PMS Hold After WR Deasserted
                                                                                     0.25tCK 10           ns

tWWR WR High to RD or WR Low                                                         0.5tCK 10            ns

w = wait states tCK.

                          CLKOUT                                              tWR A
                          A0 A13
                        DMS, PMS                  tAS W        tWP                   tWWR
                                        tCWR             tAW
                                  WR                                          tDH          tDD R

                                     D                                   tDW
                                  RD                     tWDE

                                        Figure 43. Memory Write

REV. B                                                   49
ADSP-21xx

TIMING PARAMETERS (ADSP-2103/2162/2164)

SERIAL PORTS

                                                                                              Frequency

                                                                      10.24 MHz               Dependency
                                                                      Min Max
Parameter                                                                                     Min         Max           Unit
                                                                      97.6
Timing Requirement:                                                   8                                                 ns
                                                                      10                                                ns
tSCK SCLK Period                                                      28                      tCK                       ns
tSCS DR/TFS/RFS Setup before SCLK Low                                                                                   ns
tSCH DR/TFS/RFS Hold after SCLK Low                                   24.4 39.4
tSCP SCLKin Width                                                     0                                                 ns
Switching Characteristic:                                                                                               ns
                                                                                   28                                   ns
tCC    CLKOUT High to SCLKout                                         0                       0.25tCK     0.25tCK + 15  ns
tSCDE  SCLK High to DT Enable                                                                                           ns
tSCDV  SCLK High to DT Valid                                                       28                                   ns
tRH    TFS/RFSout Hold after SCLK High                                0                                                 ns
tRD    TFS/RFSout Delay from SCLK High                                0                                                 ns
tSCDH  DT Hold after SCLK High                                                                                          ns
tTDE   TFS (alt) to DT Enable                                                      18                                   ns
tTDV   TFS (alt) to DT Valid                                                       30
tSCDD  SCLK High to DT Disable                                                     20
tRDV   RFS (Multichannel, Frame Delay Zero)
       to DT Valid

                                                 CLKOUT       tCC           tCC               tSCP     tSCK
                                                                            tSCS tSCH                             tSCP
                                                      SCLK      tRD
                                                                tRH                           tSCDD
                                                          DR
                                                     RFSIN    tSCDV                    tSCDH
                                                      TFSIN   tSCDE

                                                   RFSOUT       tTDE
                                                   TFSOUT       tTDV

                                                          DT          tRDV

                                                   TFS
                                        ( ALTERNATE
                                       FRAME MODE )

                                                  RFS
                          ( MULTICHANNEL MODE,
                     FRAME DELAY 0 {MFD = 0} )

                                                              Figure 44. Serial Ports

                                                                      50                                              REV. B
                                                                                                                                                  ADSP-21xx

                                                                             PIN CONFIGURATIONS
                                                                                      68-Pin PGA

    L         K          J       H   G    F              E      D    C       B    A                    A   B        C   D    E    F       G   H   J      K    L
                                                                                           1
1             VDD        A3      A1 RESET BR             VDD    D22  D20 GND                        1      GND D20      D22  VDD  BR RESET A1     A3     VDD      1

2 A5          A6         A4      A2  A0 IRQ2 MMAP D23 D21 D19 D18 2                                 2 D18  D19 D21 D23 MMAP IRQ2          A0  A2  A4     A6   A5  2

3 GND A7                                                             INDEX D17    D16 3             3 D16  D17  INDEX                                    A7 GND 3
                                                                      (NC)                                       (NC)

4 A8          A9                                                             D15 D14 4              4 D14 D15                                            A9   A8  4
                                                                                                    5 D12 D13
5 A10 A11                            PGA PACKAGE                             D13 D12 5              6 D11 GND              PGA PACKAGE                   A11 A10 5
                                         ADSP-2101                                                                             ADSP-2101

6 A12 A13                                                                GND D11 6                                                                       A13 A12 6

7 PMS DMS                              TOP VIEW                              D10  D9 7              7 D9   D10               BOTTOM VIEW                 DMS PMS 7
8 BMS BG                             (PINS DOWN)                                                                                (PINS UP)                 BG BMS 8
                                                                             D8   D7 8              8 D7
                                                                                                           D8

9 XTAL CLK                                                                   D6   D5 9              9 D5   D6                                            CLK XTAL 9
                     IN                                                                                                                                   IN

10 CLK        RD         TFS0  GND                 IRQ1     FI  VDD  D1      D4   D3 10       10 D3        D4       D1               FI IRQ1             RD   CLK 10
         OUT                         SCLK0 (TFS1)        (DR1)                                                          VDD (DR1) (TFS1) SCLK0 GND TFS0       OUT

                                        FO IRQ0                              D2      11       11                             IRQ0 FO                              11
11            WR DT0 RFS0 DR0 (DT1) (RFS1) SCLK1 D0                                                        D2       D0 SCLK1 (RFS1) (DT1) DR0 RFS0 DT0   WR

    L         K          J       H   G    F              E      D    C       B    A                    A   B         C  D    E    F       G   H       J  K    L

                                                                                                                                                         NC = NO CONNECT

        PGA Pin                                          PGA Pin                              PGA Pin                                 PGA Pin
        Number Name                                      Number Name                          Number Name                             Number Name

        K11                  WR                          A10             D3                   B1                GND                   L2          A5

        K10                  RD                          B10             D4                   B2                D19                   K2          A6

        J11                  DT0                         A9              D5                   C1                D20                   L3          GND

        J10                  TFS0                        B9              D6                   C2                D21                   K3          A7

        H11                  RFS0                        A8              D7                   D1                D22                   L4          A8

        H10                  GND                         B8              D8                   D2                D23                   K4          A9

        G11                  DR0                         A7              D9                   E1                VDD                   L5          A10

        G10                  SCLK0                       B7              D10                  E2                MMAP                  K5          A11

        F11                  FO (DT1)                    A6              D11                  F1                BR                    L6          A12

        F10                  IRQ1 (TFS1)                 B6              GND                  F2                IRQ2                  K6          A13

        E11                  IRQ0 (RFS1)                 A5              D12                  G1                RESET                 L7          PMS

        E10                  FI (DR1)                    B5              D13                  G2                A0                    K7          DMS

        D11                  SCLK1                       A4              D14                  H1                A1                    L8          BMS

        D10                  VDD                         B4              D15                  H2                A2                    K8          BG

        C11                  D0                          A3              D16                  J1                A3                    L9          XTAL

        C10                  D1                          B3              D17                  J2                A4                    K9          CLKIN

        B11                  D2                          A2              D18                  K1                VDD                   L10         CLKOUT

                                                                                                                                      C3          Index (NC)

REV. B                                                                                        51
ADSP-21xx

                                 PIN CONFIGURATIONS
                                        68-Lead PLCC

                          9 D18
                                8 D17
                                       7 D16
                                             6 D15
                                                    5 D14
                                                          4 D13
                                                                 3 D12
                                                                       2 GND
                                                                              1 D11
                                                                                     68 D10
                                                                                           67 D9
                                                                                                  66 D8
                                                                                                        65 D7
                                                                                                               64 D6
                                                                                                                     63 D5
                                                                                                                            62 D4
                                                                                                                                   61 D3

                GND 10                           PIN 1                                                                                       60 D2
                 D19 11                      IDENTIFIER                                                                                      59 D1
                 D20 12                                                                                                                      58 D0
                 D21 13          PLCC PACKAGE                                                                                                57 VDD
                 D22 14                ADSP-2101                                                                                             56 SCLK1
                 D23 15                ADSP-2103                                                                                             55 FI (DR1)
                 VDD 16                ADSP-2105                                                                                             54 IRQ0 (RFS1)
             MMAP 17                   ADSP-2115                                                                                             53 IRQ1 (TFS1)
                  BR 18                                                                                                                      52 FO (DT1)
                IRQ2 19          ADSP-2161/62/63/64                                                                                          51 SCLK0 (NC on ADSP-2105)
             RESET 20                                                                                                                        50 DR0 (NC on ADSP-2105)
                                            TOP VIEW                                                                                         49 GND
                   A0 21                 (PINS DOWN)                                                                                         48 RFS0 (NC on ADSP-2105)
                   A1 22                                                                                                                     47 TFS0 (NC on ADSP-2105)
                   A2 23                                                                                                                     46 DT0 (NC on ADSP-2105)
                   A3 24                                                                                                                     45 RD
                   A4 25                                                                                                                     44 WR
                 VDD 26
                                                                                                                                                    NC = NO CONNECT
                          A5 27
                                A6 28
                                       GND 29
                                             A7 30
                                                    A8 31
                                                          A9 32
                                                                 A10 33
                                                                       A11 34
                                                                              A12 35
                                                                                     A13 36
                                                                                           PMS 37
                                                                                                  DMS 38
                                                                                                        BMS 39
                                                                                                               BG 40
                                                                                                                     XTAL 41
                                                                                                                            CLKIN 42
                                                                                                                                  CLKOUT 43

PLCC Pin     PLCC Pin            PLCC Pin                                                                                                    PLCC Pin
Number Name  Number Name         Number Name                                                                                                 Number Name

1   D11      18           BR     35        A12                                                                                               52  FO (DT1)

2   GND      19           IRQ2   36        A13                                                                                               53  IRQ1 (TFS1)

3   D12      20           RESET  37        PMS                                                                                               54  IRQ0 (RFS1)

4   D13      21           A0     38        DMS                                                                                               55  FI (DR1)

5   D14      22           A1     39        BMS                                                                                               56  SCLK1

6   D15      23           A2     40        BG                                                                                                57  VDD

7   D16      24           A3     41        XTAL                                                                                              58  D0

8   D17      25           A4     42        CLKIN                                                                                             59  D1

9   D18      26           VDD    43        CLKOUT                                                                                            60  D2

10  GND      27           A5     44        WR                                                                                                61  D3

11  D19      28           A6     45        RD                                                                                                62  D4

12  D20      29           GND    46        DT0 (NC on ADSP-2105)                                                                             63  D5

13  D21      30           A7     47        TFS0 (NC on ADSP-2105)                                                                            64  D6

14  D22      31           A8     48        RFS0 (NC on ADSP-2105)                                                                            65  D7

15  D23      32           A9     49        GND                                                                                               66  D8

16  VDD      33           A10    50        DR0 (NC on ADSP-2105)                                                                             67  D9

17  MMAP     34           A11    51        SCLK0 (NC on ADSP-2105)                                                                           68  D10

                                     52                                                                                                                                REV. B
                                                                                                                                                                                    ADSP-21xx

                                                      PIN CONFIGURATIONS

                                                             80-Lead PQFP
                                                             80-Lead TQFP

                          VDD     VDD  A4  A3   A2    A1    A0   RESET  IRQ2  BR     MMAP      VDD          VDD          D23       D22    D21  D20  D19  GND  GND

                          80      79   78  77   76    75    74   73     72    71     70        69           68           67        66     65   64   63   62   61

               A5     1                                                                                                                                            60  D18

               A6     2                                                                                                                                            59  D17

               GND    3                                                                                                                                            58  D16

               GND    4                                                                                                                                            57  D15

               A7     5                                                                                                                                            56  D14

               A8     6                                     PQFP PACKAGE                                                                                           55  D13

               A9     7                                           ADSP-2101                                                                                        54  D12
                                                                  ADSP-2103
               A10    8                                           ADSP-2115                                                                                        53  GND
                                                            ADSP-2161/62/63/64
               A11    9                                                                                                                                            52  GND
                                                                       TOP VIEW
               A12    10                                            (PINS DOWN)                                                                                    51  D11

               A13    11                                                                                                                                           50  D10

               PMS    12                                                                                                                                           49  D9

               DMS    13                                                                                                                                           48  D8

               BMS    14                                                                                                                                           47  D7

               BG     15                                                                                                                                           46  D6

               XTAL   16                                                                                                                                           45  D5

               CLKIN  17                                                                                                                                           44  D4

               NC     18                                                                                                                                           43  NC

               NC     19                                                                                                                                           42  NC

               NC     20                                                                                                                                           41  NC

                          21      22   23  24   25    26    27   28     29    30     31        32           33           34        35     36   37   38   39   40

                          CLKOUT  WR   RD  DT0  TFS0  RFS0  GND  GND    DR0   SCLK0  FO (DT1)  IRQ1 (TFS1)  IRQ0 (RFS1)  F1 (DR1)  SCLK1  VDD  D0   D1   D2   D3

                                                                                                                                                                   NC = NO CONNECT

PQFP/                 PQFP/                                                                    PQFP/                                                                   PQFP/
TQFP Pin              TQFP Pin                                                                 TQFP Pin                                                                TQFP Pin
Number Name           Number Name                                                              Number Name                                                             Number Name

1       A5            21                   CLKOUT                                              41                                         NC                           61           GND

2       A6            22                   WR                                                  42                                         NC                           62           GND

3       GND           23                   RD                                                  43                                         NC                           63           D19

4       GND           24                   DT0                                                 44                                         D4                           64           D20

5       A7            25                   TFS0                                                45                                         D5                           65           D21

6       A8            26                   RFS0                                                46                                         D6                           66           D22

7       A9            27                   GND                                                 47                                         D7                           67           D23

8       A10           28                   GND                                                 48                                         D8                           68           VDD

9       A11           29                   DR0                                                 49                                         D9                           69           VDD

10      A12           30                   SCLK0                                               50                                         D10                          70           MMAP

11      A13           31                   FO (DT1)                                            51                                         D11                          71           BR

12      PMS           32                   IRQ1 (TFS1)                                         52                                         GND                          72           IRQ2

13      DMS           33                   IRQ0 (RFS1)                                         53                                         GND                          73           RESET

14      BMS           34                   FI (DR1)                                            54                                         D12                          74           A0

15      BG            35                   SCLK1                                               55                                         D13                          75           A1

16      XTAL          36                   VDD                                                 56                                         D14                          76           A2

17      CLKIN         37                   D0                                                  57                                         D15                          77           A3

18      NC            38                   D1                                                  58                                         D16                          78           A4

19      NC            39                   D2                                                  59                                         D17                          79           VDD

20      NC            40                   D3                                                  60                                         D18                          80           VDD

REV. B                                                                  53
ADSP-21xx

                                                           PIN CONFIGURATIONS
                                                                   100-Pin PGA

   13 12 11 10 9 8 7 6 5 4 3 2 1                                                 1 2 3 4 5 6 7 8 9 10 11 12 13

N D23 D21 D20 D18 D16 D13 D12 D10 D7           D5   D3     D1       VDD N     N VDD     D1       D3      D5   D7 D10 D12 D13 D16 D18 D20 D21 D23 N

M MMAP GND D22 D19 D17 D14 D11 D9         D6   D4   D2     D0 FL1 M           M FL1     D0       D2      D4   D6   D9   D11 D14 D17 D19 D22 GND MMAP M

L  BR RESET                   D15 GND D8                   FL2 FL0 L          L FL0 FL2                                 D8 GND D15        RESET BR L
                                                                                                                                           VDD PMS K
K PMS VDD           PGA PACKAGE                                         F1    K    F1 SCLK1                   PGA PACKAGE
                        ADSP-21 11                                               (DR1)                            ADSP-21 11
                                                           SCLK1 (DR1) K
                            TOP VIEW                                                                               BOTTOM VIEW
J BMS DMS                 (PINS DOWN)                       IRQ0 IRQ1      J          IRQ1 IRQ0                        (PINS UP)          DMS BMS J
                                                           (RFS1) (TFS1)
                                                                              J (TFS1) (RFS1)

H BG WR RD                                            FO                      H  SCLK0  GND       FO                                  RD WR BG H
                                                                                                 (D T1)
                                                    (DT1) GND SCLK0 H

G A2    A0   A1                                     RFSO TFS0 DR0 G           G DR0 TFS0 RFSO                                         A1  A0         A2 G

F  A3   A4   A5                                                CLK  DT0 F                        CLK                                  A5  A4         A3 F
                                                    HACK OUT
                                                                              F DT0 OUT HACK

E GND A6                                                   BMODE IRQ2 E       E IRQ2 BMODE                                                A6 GND E

D A7    A8                                                 HMD1 HMD0 D        D HMD0 HMD1                                                 A8         A7 D

C A9 A11            HD9 HD7 XTAL                    INDEX  HRD /           C  C  HSIZE  HRD/     INDEX             XTAL HD7 HD9           A11        A9 C
                                                     PIN   HRW HSIZE                              PIN
                                                     (NC)
                                                                                        HRW (NC)

B  A10  A12 HD15 HD13 HD11 HD8  VDD  HD4  HD3 HD1   HA1              HWR/  B  B HWR/ HSEL HA1            HD1  HD3  HD4  VDD  HD8 HD11 HD13 HD15 A12  A10  B
                                                           HSEL
                                                                    HDS               HDS

A  VDD  A13 HD14 HD12 HD10 GND HD6   HD5  CLK  HD2            HA2 /           A  HA0    HA2 /    HD0     HD2  CLK  HD5  HD6 GND HD10 HD12 HD14 A13   VDD  A
                                           IN                                           ALE                    IN
                                                    HD0 ALE HA0 A

   13 12 11 10 9 8 7 6 5 4 3 2 1                                                 1 2 3 4 5 6 7 8 9 10 11 12 13

                                                                                                                                                                                                    NC = NO CONNECT

PGA Pin                              PGA Pin                                     PGA Pin                                         PGA Pin
Number Name                          Number Name                                 Number Name                                     Number Name

N13          D23                     B13       A10                               C3              Index (NC)                      L2       FL2
N12          D21                                                                                                                 M1       FL1
M13          MMAP                    A13       VDD                               A2              HA2/ALE                         N1       VDD
M12          GND                                                                                                                 N2       D1
L13          BR                      A12       A13                               A1              HA0                             M2       D0
L12          RESET                                                                                                               N3       D3
K13          PMS                     B12       A12                               B1              HWR/HDS                         M3       D2
K12          VDD                                                                                                                 N4       D5
J13          BMS                     A11       HD14                              B2              HSEL                            M4       D4
J12          DMS                                                                                                                 N5       D7
H13          BG                      B11       HD15                              C1              HSIZE                           M5       D6
H12          WR                                                                                                                  N6       D10
H11          RD                      A10       HD12                              C2              HRD/HRW                         M6       D9
G13          A2                                                                                                                  L6       D8
G12          A0                      B10       HD13                              D1              HMD0                            N7       D12
G11          A1                                                                                                                  M7       D11
F13          A3                      A9        HD10                              D2              HMD1                            L7       GND
F12          A4                                                                                                                  N8       D13
F11          A5                      B9        HD11                              E1              IRQ2                            M8       D14
E13          GND                                                                                                                 L8       D15
E12          A6                      A8        GND                               E2              BMODE                           N9       D16
D13          A7                                                                                                                  M9       D17
D12          A8                      B8        HD8                               F1              DT0                             N10      D18
C13          A9                                                                                                                  M10      D19
C12          A11                     C8        HD9                               F2              CLKOUT                          N11      D20
                                                                                                                                 M11      D22
                                     A7        HD6                               F3              HACK

                                     B7        VDD                               G1              DR0

                                     C7        HD7                               G2              TFS0

                                     A6        HD5                               G3              RFS0

                                     B6        HD4                               H1              SCLK0

                                     C6        XTAL                              H2              GND

                                     A5        CLKIN                             H3              FO (DT1)

                                     B5        HD3                               J1              IRQ1 (TFS1)

                                     A4        HD2                               J2              IRQ0 (RFS1)

                                     B4        HD1                               K1              FI (DR1)

                                     A3        HD0                               K2              SCLK1

                                     B3        HA1                               L1              FL0

                                                                           54                                                                      REV. B
                                                                                                                                                                                        ADSP-21xx

                                                   PIN CONFIGURATIONS
                                                   100-Lead Bumpered PQFP

                             D23  D22  D21   D20   D19   D18   D17   D16   D15  D14  D13  D12  GND  D11  D10  D9   D8    D7     D6   D5   D4   D3   D2       D1   D0

                             13   12   11    10    9     8     7     6     5    4    3    2    1    100  99   98   97    96     95   94   93   92   91       90   89

                  GND    14                                                                                                                                            88  VDD
               MMAP
               RESET     15                                                                                                                                            87  FL2

                    BR   16                                                                                                                                            86  FL1
                   VDD
                  PMS    17            BEVELED EDGE                                                                                                                    85  FL0
                  DMS
                  BMS    18                                                                                                                                            84  SCLK1
                    RD
                    WR   19                                                                                                                                            83  FI (DR1)
                    BG
                         20                                                                                                                                            82  IRQ0 (RFS1)
                     A0
                     A1  21                                                                                                                                            81  IRQ1 (TFS1)
                     A2
                     A3  22                                                                                                                                            80  FO (DT1)
                     A4
                     A5  23                                          PQFP PACKAGE                                                                                      79  GND
                  GND
                     A6  24                                                                                                                                            78  SCLK0
                     A7
                     A8  25                                                     ADSP-2111                                                                              77  DR0
                     A9
                   A10   26                                                                                                                                            76  RFS0
                   A11
                  VDD    27                                                                                                                                            75  TFS0

                         28                                                                                                                                            74  DT0

                         29                                                          TOP VIEW                                                                          73  CLKOUT

                         30                                                     (PINS DOWN)                                                                            72  HACK

                         31                                                                                                                                            71  IRQ2

                         32                                                                                                                                            70  BMODE

                         33                                                                                                                                            69  HMD0

                         34                                                                                                                                            68  HMD1

                         35                                                                                                                                            67  HSIZE

                         36                                                                                                                                            66  HRD /HRW

                         37                                                                                                                                            65  HWR/HDS

                         38                                                                                                                                            64  HSEL

                             39   40   41    42    43    44    45    46    47   48   49   50   51   52   53   54   55    56     57   58   59   60   61       62   63

                             A12  A13  HD15  HD14  HD13  HD12  HD11  HD10  HD9  HD8  GND  VDD  HD7  HD6  HD5  HD4  XTAL  CLKIN  HD3  HD2  HD1  HD0  HA2/ALE  HA1  HA0

               NOTE: PIN 1 IS LOCATED AT THE CENTER OF THE BEVELED-EDGE SIDE OF THE PACKAGE.

PQFP Pin       PQFP Pin                                                                                  PQFP Pin                                                                 PQFP Pin
Number Name    Number Name                                                                               Number Name                                                              Number Name

1       GND    26            A1                                                                          51                          HD7                                          76    RFS0

2       D12    27            A2                                                                          52                          HD6                                          77    DR0

3       D13    28            A3                                                                          53                          HD5                                          78    SCLK0

4       D14    29            A4                                                                          54                          HD4                                          79    GND

5       D15    30            A5                                                                          55                          XTAL                                         80    FO (DT1)

6       D16    31            GND                                                                         56                          CLKIN                                        81    IRQ1 (TFS1)

7       D17    32            A6                                                                          57                          HD3                                          82    IRQ0 (RFS1)

8       D18    33            A7                                                                          58                          HD2                                          83    FI (DR1)

9       D19    34            A8                                                                          59                          HD1                                          84    SCLK1

10      D20    35            A9                                                                          60                          HD0                                          85    FL0

11      D21    36            A10                                                                         61                          HA2/ALE                                      86    FL1

12      D22    37            A11                                                                         62                          HA1                                          87    FL2

13      D23    38            VDD                                                                         63                          HA0                                          88    VDD

14      GND    39            A12                                                                         64                          HSEL                                         89    D0

15      MMAP   40            A13                                                                         65                          HWR/HDS                                      90    D1

16      RESET  41            HD15                                                                        66                          HRD/HRW                                      91    D2

17      BR     42            HD14                                                                        67                          HSIZE                                        92    D3

18      VDD    43            HD13                                                                        68                          HMD1                                         93    D4

19      PMS    44            HD12                                                                        69                          HMD0                                         94    D5

20      DMS    45            HD11                                                                        70                          BMODE                                        95    D6

21      BMS    46            HD10                                                                        71                          IRQ2                                         96    D7

22      RD     47            HD9                                                                         72                          HACK                                         97    D8

23      WR     48            HD8                                                                         73                          CLKOUT                                       98    D9

24      BG     49            GND                                                                         74                          DT0                                          99    D10

25      A0     50            VDD                                                                         75                          TFS0                                         100   D11

REV. B                                                                               55
ADSP-21xx

                                   OUTLINE DIMENSIONS

                                            ADSP-2101
                                   68-Pin Grid Array (PGA)

           PGA LOCATION A1 QUADRANT MARKING                     e1
                                                                e2

                                                                                1
                                                                                2

                                                            GUIDE               3

                                                            PIN ONLY            4

                                              e1 e2                             5

                      D                                     TOP VIEW            6

                                                                                7

                                                                                8

                                                                                9

                                                                                10
                                                                                11

                                D                           L KJ H G F E DC BA
                                              A1
           SEATING A
              PLANE                                  L3
                                              b1
           b                 e

                                                INCHES      MILLIMETERS
                         SYMBOL MIN TYP MAX              MIN TYP MAX

                         A      0.123         0.164      3.12         4.17

                         A1            0.50                     1.27

                         b      0.016 0.018 0.020               0.46

                         b1            0.050                    1.27

                         D      1.086         1.110      27.58        28.19

                         e1     0.988         1.012      25.10        25.70

                         e2     0.788         0.812      20.02        20.62

                         e             0.100                    2.54

                         L3            0.180                    4.57

                                              56                                  REV. B
                                                                                                        ADSP-21xx

                                           OUTLINE DIMENSIONS

                                                    ADSP-21xx
                             68-Lead Plastic Leaded Chip Carrier (PLCC)

        9                    61

           PIN 1 IDENTIFIER             e
                                           D2
               TOP VIEW                                                      BOTTOM VIEW
             (PINS DOWN)                b                                       (PINS UP)

                                        b1

             D      D1             A1
             D                   A
                                                                          D
                                 INCHES                                          MILLIMETERS
           SYMBOL MIN TYP MAX                                                MIN TYP MAX

           A                 0.169 0.172 0.175                                4.29 14.37 4.45
                                                                                       12.64
           A1                    0.104
                                                                              0.43 10.46 0.48
           b                 0.017 0.018 0.019                                0.69 10.71 0.74
                                                                             25.02 25.15 25.27
           b1                0.027 0.028 0.029                               24.13 24.18 24.23
                                                                             22.73 23.11 23.50
           D                 0.985 0.990 0.995
                                                                                       11.27
           D1                0.950 0.952 0.954                                                   10.10

           D2                0.895 0.910 0.925

           e                     0.050

                                        0.004

REV. B                                  57
ADSP-21xx

                                                                           OUTLINE DIMENSIONS

                                                                                     ADSP-21xx
                                                             80-Lead Metric Plastic Quad Flatpack (PQFP)
                                                              80-Lead Metric Thin Quad Flatpack (TQFP)

           SEATING                                                                                 D
              PLANE                                                                                D1
                                        A                                                         D3

                              L                                        80
                                                                   1
                                                                                                             61
                                                                                                                  60

                                                                              TOP VIEW                                E3 E1 E
                                                                            (PINS DOWN)

      D                                                            20                                            41
                                                                        21                                   40
                                                    D
              A2                                                                                       B

                                                                                        e

              A1

                                                             PQFP                                                     TQFP

                     MILLIMETERS                                     INCHES                                  MILLIMETERS           INCHES
SYMBOL MIN TYP MAX                                           MIN TYP MAX                               MIN TYP MAX          MIN TYP MAX

A                                                      2.45                      0.096                                1.60         0.063
                                                             0.010
A1      0.25                                                 0.075 0.079 0.083                         0.05           0.15  0.002  0.006
                                                             0.667 0.678 0.690
A2      1.90 2.00 2.10                                       0.547 0.551 0.555                         1.35 1.40 1.45       0.053 0.055 0.057

D, E    16.95 17.20 17.45                                              0.486 0.490                     15.75 16.00 16.25    0.620 0.630 0.640
                                                             0.026 0.031 0.037
D1, E1  13.90 14.00 14.10                                    0.023 0.026 0.029                         13.95 14.00 14.05    0.549 0.551 0.553
D3, E3            12.35 12.43                                0.009 0.012 0.015
L                                                                                                            12.35 12.43           0.486 0.490
        0.65 0.80 0.95                                                           0.004
                                                                                                       0.50 0.60 0.75       0.020 0.024 0.030

e       0.57 0.65 0.73                                                                                 0.57 0.65 0.73       0.022 0.026 0.029

B       0.22 0.30 0.38                                                                                 0.25 0.30 0.35       0.010 0.012 0.014

                                                       0.10                                                           0.10         0.004

                                                                            58                                                   REV. B
                                                                                                     ADSP-21xx

                                                        OUTLINE DIMENSIONS

                                                                  ADSP-2111
                                                        100-Pin Grid Array (PGA)

           PGA LOCATION A1 QUADRANT MARKING                                       e1

                                                                                  e2

                                                                                                 1

                                                                                                 2

                                                                                                 3

                                                                                        INDEX    4

                                                                                        PIN      5

                                                                                        ONLY

                                                               e1 e2                             6

        D                                                                         TOP VIEW       7

                                                                                                 8

                                                                                                 9

                                                                                                 10

                                                                                                 11

                                                                                                 12

                                                                                                 13

                                              D                           NML K J H GF E DC B A
        A
                                                                A1
        SEATING                                  e                    L3
         PLANE
                    b                                    b1

                                        INCHES                               MILLIMETERS
                 SYMBOL MIN TYP MAX                                       MIN TYP MAX

                 A                               0.123         0.169      3.12          4.29

                 A1                                     0.050                     1.27

                 b                               0.016 0.018 0.020        0.41 0.46 0.51

                 b1                                     0.050                     1.27

                 D                               1.308 1.32 1.342         33.22 33.53 34.09

                 e1                              1.188 1.20 1.212         30.18 30.48 30.78

                 e2                              0.988 1.00 1.012         25.10 25.4 25.70

                 e                                      0.100                     2.54

                 L3                                     0.180                     4.57

REV. B                                                         59
ADSP-21xx

                                                           OUTLINE DIMENSIONS

                                                                     ADSP-2111
                                          100-Lead Bumpered Plastic Quad Flatpack (PQFP)

                                                                     D2

SEATING                                                              D
   PLANE
                                                                     D1
                              A
           L                                     13                                                     89

                                                                                                  1                 88
                                          14                                                                               E1 E E2

                                                 Beveled
                                                   Edge

           D3 , E 3                                                 TOP VIEW
                                                                  (PINS DOWN)

                                          38                                                                        64

           D                                     39                                                     63

                            D          2A                         e                                  B
                             A1
                                          NOTE: PIN 1 IS THE CENTER PIN ON THE BEVELED-EDGE SIDE OF THE PACKAGE.

                                                      INCHES             MILLIMETERS
                             SYMBOL MIN TYP MAX                      MIN TYP MAX

                             A                       0.180                                              4.572

                             A1           0.020 0.030 0.040          0.508 0.762 1.016

                             A2           0.130 0.140 0.150          3.302 3.556 3.810

                             D, E         0.875 0.880 0.885          22.225 22.352 22.479

                             D1, E1       0.747  0.750 0.753         18.974 19.050 19.126
                             D2, E2       0.897  0.900 0.903
                             D3, E3              0.600 0.603         22.784 22.860 22.936
                             L            0.036
                                                           0.046                                     15.240 15.316

                                                                     0.914                              1.168

                             e            0.022 0.025 0.028          0.559 0.635 0.711

                             B            0.008      0.012           0.203                              0.305

                                                     0.004                                              0.102

                                                     60                                                                           REV. B
                                                                                   ADSP-21xx

                                                     ORDERING GUIDE

Part Number1            Ambient                      Instruction     Package       Package
                        Temperature                  Rate (MHz)      Description   Option
                        Range
                                                                     68-Pin PGA    G-68A
ADSP-2101KG-66          0C to +70C                 16.67 MHz       68-Pin PGA    G-68A
ADSP-2101BG-66          40C to +85C               16.67 MHz       68-Lead PLCC  P-68A
ADSP-2101KP-66          0C to +70C                 16.67 MHz       68-Lead PLCC  P-68A
ADSP-2101BP-66          40C to +85C               16.67 MHz       80-Lead PQFP  S-80
ADSP-2101KS-66          0C to +70C                 16.67 MHz       80-Lead PQFP  S-80
ADSP-2101BS-66          40C to +85C               16.67 MHz
                                                                     68-Pin PGA    G-68A
ADSP-2101KG-80          0C to +70C                 20.0 MHz        68-Pin PGA    G-68A
ADSP-2101BG-80          40C to +85C               20.0 MHz        68-Lead PLCC  P-68A
ADSP-2101KP-80          0C to +70C                 20.0 MHz        68-Lead PLCC  P-68A
ADSP-2101BP-80          40C to +85C               20.0 MHz        80-Lead PQFP  S-80
ADSP-2101KS-80          0C to +70C                 20.0 MHz        80-Lead PQFP  S-80
ADSP-2101BS-80          40C to +85C               20.0 MHz
                                                                     68-Pin PLCC   P-68A
ADSP-2101KP-100         0C to +70C                 25.0 MHz        68-Pin PLCC   P-68A
ADSP-2101BP-100         40C to +85C               25.0 MHz        80-Lead PQFP  S-80
ADSP-2101KS-100         0C to +70C                 25.0 MHz        80-Lead PQFP  S-80
ADSP-2101BS-100         40C to +85C               25.0 MHz        68-Lead PGA   G-68A
ADSP-2101KG-100         0C to +70C                 25.0 MHz        68-Lead PGA   G-68A
ADSP-2101BG-100         40C to +85C               25.0 MHz
                                                                     68-Pin PGA    G-68A
ADSP-2101TG-50          55C to +125C              12.5 MHz
                                                                     68-Lead PLCC  P-68A
ADSP-2103KP-40 (3.3 V)  0C to +70C                 10.24 MHz       68-Lead PLCC  P-68A
ADSP-2103BP-40 (3.3 V)  40C to +85C               10.24 MHz       80-Lead PQFP  S-80
ADSP-2103KS-40 (3.3 V)  0C to +70C                 10.24 MHz       80-Lead PQFP  S-80
ADSP-2103BS-40 (3.3 V)  40C to +85C               10.24 MHz
                                                                     68-Lead PLCC  P-68A
ADSP-2105KP-55          0C to +70C                 13.824 MHz      68-Lead PLCC  P-68A
ADSP-2105BP-55          40C to +85C               13.824 MHz      68-Lead PLCC  P-68A
ADSP-2105KP-80          0C to +70C                 20.0 MHz        68-Lead PLCC  P-68A
ADSP-2105BP-80          40C to +85C               20.0 MHz
                                                                     68-Lead PLCC  P-68A
ADSP-2115KP-66          0C to +70C                 16.67 MHz       68-Lead PLCC  P-68A
ADSP-2115BP-66          40C to +85C               16.67 MHz       80-Lead PQFP  S-80
ADSP-2115KS-66          0C to +70C                 16.67 MHz       80-Lead PQFP  S-80
ADSP-2115BS-66          40C to +85C               16.67 MHz       80-Lead TQFP  ST-80
ADSP-2115KST-66         0C to +70C                 16.67 MHz       80-Lead TQFP  ST-80
ADSP-2115BST-66         40C to +85C               16.67 MHz
                                                                     68-Lead PLCC  P-68A
ADSP-2115KP-80          0C to +70C                 20.0 MHz        68-Lead PLCC  P-68A
ADSP-2115BP-80          40C to +85C               20.0 MHz        80-Lead PQFP  S-80
ADSP-2115KS-80          0C to +70C                 20.0 MHz        80-Lead PQFP  S-80
ADSP-2115BS-80          40C to +85C               20.0 MHz        80-Lead TQFP  ST-80
ADSP-2115KST-80         0C to +70C                 20.0 MHz        80-Lead TQFP  ST-80
ADSP-2115BST-80                                      20.0 MHz        68-Lead PLCC  P-68A
ADSP-2115KP-100         40C to +85C               25.0 MHz        68-Lead PLCC  P-68A
ADSP-2115BP-100         0C to +70C                 25.0 MHz
                        40C to +85C

NOTES
1K = Commercial Temperature Range (0C to +70C).
B = Industrial Temperature Range (40C to +85C).
T = Extended Temperature Range (55C to +125C).
G = Ceramic PGA (Pin Grid Array).

P = PLCC (Plastic Leaded Chip Carrier).

S = PQFP (Plastic Quad Flatpack).

ST = TQFP (Thin Quad Flatpack)

REV. B                                               61
ADSP-21xx                ORDERING GUIDE

Part Number1             Ambient                                                    Instruction  Package        Package
                         Temperature                                                Rate (MHz)   Description    Option
ADSP-2111KG-52           Range
ADSP-2111BG-52                                                                      13.0 MHz     100-Pin PGA    G-100A
ADSP-2111KS-52           0C to +70C                                               13.0 MHz     100-Pin PGA    G-100A
ADSP-2111BS-52           40C to +85C                                             13.0 MHz     100-Lead PQFP  S-100A
                         0C to +70C                                               13.0 MHz     100-Lead PQFP  S-100A
ADSP-2111KG-66           40C to +85C
ADSP-2111BG-66                                                                      16.67 MHz    100-Pin PGA    G-100A
ADSP-2111KS-66           0C to +70C                                               16.67 MHz    100-Pin PGA    G-100A
ADSP-2111BS-66           40C to +85C                                             16.67 MHz    100-Lead PQFP  S-100A
                         0C to +70C                                               16.67 MHz    100-Lead PQFP  S-100A
ADSP-2111KG-80           40C to +85C
ADSP-2111BG-80                                                                      20.0 MHz     100-Pin PGA    G-100A
ADSP-2111KS-80           0C to +70C                                               20.0 MHz     100-Pin PGA    G-100A
ADSP-2111BS-80           40C to +85C                                             20.0 MHz     100-Lead PQFP  S-100A
                         0C to +70C                                               20.0 MHz     100-Lead PQFP  S-100A
ADSP-2111TG-52           40C to +85C
                                                                                    13.0 MHz     100-Pin PGA    G-100A
ADSP-2161KP-662          55C to +125C
ADSP-2161BP-662                                                                     16.67 MHz    68-Lead PLCC   P-68A
ADSP-2161KS-662          0C to +70C                                               16.67 MHz    68-Lead PLCC   P-68A
ADSP-2161BS-662          40C to +85C                                             16.67 MHz    80-Lead PQFP   S-80
                         0C to +70C                                               16.67 MHz    80-Lead PQFP   S-80
ADSP-2162KP-40 (3.3 V)2  40C to +85C
ADSP-2162BP-40 (3.3 V)2                                                             10.24 MHz    68-Lead PLCC   P-68A
ADSP-2162KS-40 (3.3 V)2  0C to +70C                                               10.24 MHz    68-Lead PLCC   P-68A
ADSP-2162BS-40 (3.3 V)2  40C to +85C                                             10.24 MHz    80-Lead PQFP   S-80
                         0C to +70C                                               10.24 MHz    80-Lead PQFP   S-80
ADSP-2163KP-662          40C to +85C
ADSP-2163BP-662                                                                     16.67 MHz    68-Lead PLCC   P-68A
ADSP-2163KS-662          0C to +70C                                               16.67 MHz    68-Lead PLCC   P-68A
ADSP-2163BS-662          40C to +85C                                             16.67 MHz    80-Lead PQFP   S-80
                         0C to +70C                                               16.67 MHz    80-Lead PQFP   S-80
ADSP-2163KP-1002         40C to +85C
ADSP-2163BP-1002                                                                    25 MHz       68-Lead PLCC   P-68A
ADSP-2163KS-1002         0C to +70C                                               25 MHz       68-Lead PLCC   P-68A
ADSP-2163BS-1002         40C to +85C                                             25 MHz       80-Lead PQFP   S-80
                         0C to +70C                                               25 MHz       80-Lead PQFP   S-80
ADSP-2164KP-40 (3.3 V)2  40C to +85C
ADSP-2164BP-40 (3.3 V)2                                                             10.24 MHz    68-Lead PLCC   P-68A
ADSP-2164KS-40 (3.3 V)2  0C to +70C                                               10.24 MHz    68-Lead PLCC   P-68A
ADSP-2164BS-40 (3.3 V)2  40C to +85C                                             10.24 MHz    80-Lead PQFP   S-80
                         0C to +70C                                               10.24 MHz    80-Lead PQFP   S-80
                         40C to +85C

NOTES
1K = Commercial Temperature Range (0C to +70C).
B = Industrial Temperature Range (40C to +85C).
T = Extended Temperature Range (55C to +125C).
G = Ceramic PGA (Pin Grid Array).

P = PLCC (Plastic Leaded Chip Carrier).

S = PQFP (Plastic Quad Flatpack).
2Minimum order quantities required. Contact factory for further information.

                                                                              62                              REV. B
63
64

      PRINTED IN U.S.A.  C1891b102/96
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