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ADP5589CP-EVALZ

器件型号:ADP5589CP-EVALZ
器件类别:热门应用    无线/射频/通信   
厂商名称:ADI [Analog Devices Inc]
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器件描述

SPECIALTY TELECOM CIRCUIT, QCC24

专业电信电路, QCC24

参数
ADP5589CP-EVALZ功能数量 1
ADP5589CP-EVALZ端子数量 24
ADP5589CP-EVALZ最大工作温度 85 Cel
ADP5589CP-EVALZ最小工作温度 -40 Cel
ADP5589CP-EVALZ额定供电电压 1.8 V
ADP5589CP-EVALZ加工封装描述 3.50 X 3.50 MM, ROHS COMPLIANT, MO-220WFFE, LFCSP-24
ADP5589CP-EVALZ状态 ACTIVE
ADP5589CP-EVALZ包装形状 SQUARE
ADP5589CP-EVALZ包装尺寸 CHIP CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
ADP5589CP-EVALZ表面贴装 Yes
ADP5589CP-EVALZ端子形式 NO LEAD
ADP5589CP-EVALZ端子间距 0.4000 mm
ADP5589CP-EVALZ端子位置 QUAD
ADP5589CP-EVALZ包装材料 UNSPECIFIED
ADP5589CP-EVALZ温度等级 INDUSTRIAL
ADP5589CP-EVALZ通信类型 TELECOM CIRCUIT

ADP5589CP-EVALZ器件文档内容

Data Sheet                                                                         Keypad Decoder and I/O Expansion
                                                                                                              ADP5589

FEATURES                                                                                                        FUNCTIONAL BLOCK DIAGRAM

16-element FIFO for event recording                                                                                           VDD                        GND
19 configurable I/Os allowing functions such as
                                                                                                                ADP5589
   Keypad decoding for matrix up to 11 8
   Key press/release interrupts                                                                            RST                UVLO           OSCILLATOR
   Key pad lock/unlock                                                                                                        POR
   GPIO functions
   GPI with selectable interrupt level                                                                     SDA                I2C INTERFACE
   100 k or 300 k pull-up resistors                                                                        SCL
   300 k pull-down resistors
   GPO with push-pull or open drain                                                                                                                           INT
   Dual programmable logic blocks
   PWM generator                                                                                           R0

      Internal PWM generation                                                                              R1
      External PWM with internal PWM AND function
   Clock divider                                                                                           R2                      KEY SCAN
   Reset generators                                                                                                                    AND
I2C interface with fast-mode plus (Fm+) support up to 1 MHz                                                R3
Open-drain interrupt output                                                                                                         DECODE
24-lead LFCSP 3.5 mm 3.5 mm                                                                              R4
25-ball WLCSP 1.99 mm 1.99 mm                                                                                                    GPI SCAN
                                                                                                           R5                          AND
APPLICATIONS
                                                                                                           R6                       DECODE
Devices requiring keypad entry and I/O expansion
   capabilities                                                                                            R7                       LOGIC 1    REGISTERS

                                                                                                           C0   I/O                 LOGIC 2

                                                                                                           C1   CONFIG              CLK DIV

                                                                                                           C2                          PWM
                                                                                                                                    RESET 1
                                                                                                           C3
                                                                                                                                       GEN
                                                                                                           C4                       RESET 2

                                                                                                           C5                          GEN

                                                                                                           C6

                                                                                                           C7

                                                                                                           C8

                                                                                                           C9

                                                                                                           C10                                                     09714-001

                                                                                                                                    Figure 1.

GENERAL DESCRIPTION                                                                                        need to monitor different registers for event changes. The
                                                                                                           ADP5589 is equipped with a FIFO to store up to 16 events.
The ADP5589 is a 19 I/O port expander with built-in keypad                                                 Events can be read back by the processor via an I2C compatible
matrix decoder, programmable logic, reset generator, and                                                   interface.
PWM generator. I/O expander ICs are used in portable devices
(phones, remote controls, and cameras) and nonportable                                                     The ADP5589 frees up the main processor from having to
applications (healthcare, industrial, and instrumentation). I/O                                            monitor the keypad, thereby reducing power consumption
expanders can be used to increase the number of I/Os available                                             and/or increasing processor bandwidth for performing other
to a processor or to reduce the number of I/Os required                                                    functions.
through interface connectors for front panel designs.
                                                                                                           The programmable logic functions allow common logic
The ADP5589, which handles all key scanning and decoding,                                                  requirements to be integrated as part of the GPIO expander,
can flag the main processor via an interrupt line when new key                                             saving board area and cost.
events have occurred. In addition, GPI changes and logic
changes can be tracked as events via the FIFO, eliminating the

Rev. B      Document Feedback

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ADP5589                                                                                                                                   Data Sheet

TABLE OF CONTENTS                                                                                            Event FIFO .....................................................................................9
                                                                                                             Key Scan Control...........................................................................9
Features .............................................................................................. 1    GPO Output ................................................................................ 15
Applications....................................................................................... 1        Logic Blocks ................................................................................ 16
Functional Block Diagram .............................................................. 1                    PWM Block ................................................................................. 17
General Description ......................................................................... 1              Clock Divider Block................................................................... 17
Revision History ............................................................................... 2           Reset Blocks ................................................................................ 17
Specifications..................................................................................... 3        Interrupts..................................................................................... 18
Absolute Maximum Ratings............................................................ 5                     Register Interface ............................................................................ 19
                                                                                                           Register Map ................................................................................... 21
  Thermal Resistance ...................................................................... 5                Detailed Register Descriptions ................................................. 23
  ESD Caution.................................................................................. 5          Application Diagram...................................................................... 48
Pin Configuration and Function Descriptions............................. 6                                 Outline Dimensions ....................................................................... 49
Quick Device Overview................................................................... 7                   Ordering Guide .......................................................................... 49
  Device Enable................................................................................ 8
  Device Overview .......................................................................... 8
Detailed Description ........................................................................ 9

REVISION HISTORY

1/13--Rev. A to Rev. B
Changes to Detailed Register Descriptions Section and
Table 7 .............................................................................................. 22
Changes to Table 33 and Table 34 ................................................ 29
Changes to Table 36........................................................................ 30
Changes to Table 37........................................................................ 31
Changes to Table 69........................................................................ 41
Changes to Table 84........................................................................ 46
Changes to Figure 31...................................................................... 48

8/11--Revision A: Initial Version

Rev. B | Page 2 of 52
Data Sheet                                                                                                                     ADP5589

SPECIFICATIONS

VDD = 1.8 V to 3.3 V, TA = -40C to +85C, unless otherwise noted.1

Table 1.                                                     Symbol         Test Conditions/Comments          Min        Typ   Max   Unit
Parameter
SUPPLY VOLTAGE                                               VDD                                              1.65       1.3   3.6   V
                                                             UVLOVDD                                                     1.4
   VDD Input Voltage Range                                                  UVLO active, VDD falling          1.2        1           V
   Undervoltage Lockout Threshold                                                                                        1
                                                                                                                         30
                                                                            UVLO inactive, VDD rising                    35    1.6   V
                                                                                                                         75
SUPPLY CURRENT                                                                                                           80

Standby Current                                              ISTNBY         VDD = 1.65 V                                 100   4     A
                                                                                                                         300
                                                                            VDD = 3.3 V                                  300   10    A

Operating Current (One Key Press)                            ISCAN = 10 ms  CORE_FREQ = 50 kHz, scan active,             0.1   40    A
                                                                            300 k pull-up, VDD = 1.65 V
                                                             ISCAN = 10 ms                                               0.1   45    A
                                                                            CORE_FREQ = 50 kHz, scan active,
                                                             ISCAN = 10 ms  100 k pull-up, VDD = 1.65 V                  0.1   85    A
                                                                                                                         125
                                                             ISCAN = 10 ms  CORE_FREQ = 50 kHz, scan active,             0     90    A
                                                                            300 k pull-up, VDD = 3.3 V                   175
                                                                                                                         0
                                                                            CORE_FREQ = 50 kHz, scan active,             175
                                                                            100 k pull-up, VDD = 3.3 V                   1000

PULL-UP, PULL-DOWN RESISTANCE                                                                                 50               150   k
   Pull-Up Option 1                                                                                           150
   Pull-Up Option 2                                                                                           150              450   k
   Pull-Down
                                                                                                                               450   k
INPUT LOGIC LEVEL (RST, SCL, SDA, R0, R1, R2, R3, R4,
   R5, R6, R7, C0, C1, C2, C3, C4, C5, C6, C7, C8, C9, C10)  VIL                                                               0.3 VDD V
   Logic Low Input Voltage                                   VIH
   Logic High Input Voltage                                  VI-Leak                                          0.7 VDD              V
   Input Leakage Current (Per Pin)
                                                             VOL                                                               1     A
PUSH-PULL OUTPUT LOGIC LEVEL (R0, R1, R2, R3, R4,            VOL
   R5, R6, R7, C0, C1, C2, C3, C4, C5, C6, C7, C8, C9, C10)  VOH            Sink current = 10 mA                               0.4   V
   Logic Low Output Voltage2                                 VOH-Leak       Sink current = 10 mA
   Logic Low Output Voltage3                                                Source current = 5 mA                              0.5   V
   Logic High Output Voltage                                 VOL
   Logic High Leakage Current (Per Pin)                      VOL            ISINK = 10 mA                     0.7 VDD              V
                                                             VOH-Leak       ISINK = 20 mA
OPEN-DRAIN OUTPUT LOGIC LEVEL (INT, SDA)                                                                                       1     A
                                                             OSCFREQ
   Logic Low Output Voltage (INT)                                                                                              0.4   V
                                                             fSCL
   Logic Low Output Voltage (SDA)                            tHIGH                                                             0.4   V
   Logic High Leakage Current (Per Pin)                      tLOW
   Logic Propagation Delay                                   tSU; DAT                                                          1     A
   FF1 Hold Time4                                            tHD; DAT
   FF1 Setup Time4                                           tSU; STA                                                          300   ns
   FF2 Hold Time4
   FF2 Setup Time4                                                                                                                   ns
   GPIO Debounce4
   Internal Oscillator Frequency5                                                                                                    ns
I2C TIMING SPECIFICATIONS
   Delay from UVLO/Reset Inactive to I2C Access                                                                                      ns
   SCL Clock Frequency
   SCL High Time                                                                                                                     ns
   SCL Low Time
   Data Setup Time                                                                                                             70    s
   Data Hold Time
   Setup Time for Repeated Start                                                                              900              1100  kHz

                                                                                                              0                60    s
                                                                                                              0.26
                                                                                                              0.5              1000  kHz
                                                                                                              50
                                                                                                              0                      s
                                                                                                              0.26
                                                                                                                                     s

                                                                                                                                     ns

                                                                                                                                     s

                                                                                                                                     s

                                                                       Rev. B | Page 3 of 52
ADP5589                                                                                                                                Data Sheet

Parameter                                                      Symbol         Test Conditions/Comments              Min   Typ Max                                    Unit
   Hold Time for Start/Repeated Start                          tHD; STA                                             0.26                                             s
   Bus Free Time for Stop and Start Condition                  tBUF                                                 0.5              0.45                            s
   Setup Time for Stop Condition                               tSU; STO                                             0.26             0.45                            s
   Data Valid Time                                             tVD; DAT                                                              120                             s
   Data Valid Acknowledge                                      tVD; ACK                                             0                120                             s
   Rise Time for SCL and SDA                                   tR                                                                    50                              ns
   Fall Time for SCL and SDA                                   tF                                                                    550                             ns
   Pulse Width of Suppressed Spike                             tSP                                                                                                   ns
   Capacitive Load for Each Bus Line                           CB 6                                                                                                  pF

1 All limits at temperature extremes are guaranteed via correlation using standard statistical quality control (SQC). Typical values are at TA = 25C, VDD = 1.8 V.
2 Maximum of five GPIOs active simultaneously.
3 All GPIOs active simultaneously.
4 Guaranteed by design.
5 All timers are referenced from the base oscillator and have the same 10% accuracy.
6 CB is the total capacitance of one bus line in picofarads.

                        tF                   tR             tSU; DAT

                   70%                                 70%
         SDA 30%                                       30%

         SCL                tF               tHD; DAT                                                     tVD; DAT
                        S
                                                                         tR                  tHIGH
         SDA
                                70%                    70%                    70%                   70%
               tSU; STA          30%                    30%                    30%                   30%

                                tHD; STA                                             tLOW                                 NINTH CLOCK

                                     1/fSCL

                            FIRST CLOCK CYCLE

                                                                                                             tBUF

                                                 tHD; STA tSP                 tVD; ACK tSU; STO

        SCL                                                              70%

                                         Sr                              30%
VIL = 0.3VDD
VIH = 0.7VDD                                                                                              P         S

                                                                              NINTH CLOCK                                              09714-002

                                                            Figure 2. I2C Interface Timing Diagram

                                                                      Rev. B | Page 4 of 52
Data Sheet                                                                                                      ADP5589

ABSOLUTE MAXIMUM RATINGS

Table 2.                            Rating                                    THERMAL RESISTANCE
Parameter                           0.3 V to 4 V
                                    0.3 V to (VDD + 0.3 V)                   JA is specified for the worst-case conditions, that is, a device
VDD to Ground                                                                 soldered in a circuit board for surface-mount packages.
                                    -40C to +85C1
SCL, SDA, RST, INT, R0, R1, R2,     -40C to +125C                           Table 3.                   JA     Unit
   R3, R4, R5, R6, R7, C0, C1, C2,  -65C to +150C                           Thermal Resistance
   C3, C4, C5, C6, C7, C8, C9, C10  JEDEC J-STD-020                           24-Lead LFCSP              43.83  C/W
   to Ground                                                                  Maximum Power Dissipation
                                                                              25-Ball WLCSP              120    mW
Operating Ambient                                                             Maximum Power Dissipation
   Temperature Range                                                                                     43     C/W

Operating Junction                                                                                       120    mW
   Temperature Range
                                                                              ESD CAUTION
Storage Temperature Range
Soldering Conditions

1 In applications where high power dissipation and poor thermal resistance
are present, the maximum ambient temperature may have to be derated.
Maximum ambient temperature (TA(MAX)) is dependent on the maximum
operating junction temperature (TJ(MAXOP) = 125C), the maximum power
dissipation of the device (PD(MAX)), and the junction-to-ambient thermal
resistance of the part/package in the application (JA), using the following
equation: TA(MAX) = TJ(MAXOP) - (JA PD(MAX)).

Stresses above those listed under Absolute Maximum Ratings
may cause permanent damage to the device. This is a stress
rating only; functional operation of the device at these or any
other conditions above those indicated in the operational
section of this specification is not implied. Exposure to absolute
maximum rating conditions for extended periods may affect
device reliability.

Absolute maximum ratings apply individually only, not in
combination. Unless otherwise specified, all other voltages are
referenced to ground.

                                                             Rev. B | Page 5 of 52
ADP5589                                                                                                                                                           Data Sheet

PIN CONFIGURATION AND FUNCTION DESCRIPTIONS

                                                                                                                               BALLA1
                                                                                                                               CORNER

                                                                                                                               1       2   3  4   5

                       24 INT                                                                                               A VDD SDA SCL GND C10
                           23 SCL
                                22 SDA
                                     21 C10
                                          20 C9
                                               19 C8

             R7 1                                     18 VDD                                                                B R0 INT RST C0 C9
             R6 2                                     17 RST
             R5 3       ADP5589                       16 C7                                                                 C R2 R1 C1 C2 C8
             R4 4                                     15 C6
             R3 5         TOP VIEW                    14 C5
             R2 6                                     13 C4
                        (Not to Scale)

                                                                                                                            D  R4      R3  C3 C4 C7

                       R1 7                                                                                                 E  R5      R6  R7 C5  C6
                           R0 8
                                C0 9                                                                                                              TOP VIEW        09714-104
                                     C1 10                                                                                                  (BALL SIDE DOWN)
                                          C2 11
                                               C3 12                                                                                             Not to Scale

                                                                                          09714-003                            Figure 4. WLCSP Pin Configuration

    NOTES
    1. THE EXPOSED PAD MUST BE CONNECTED TO GROUND.

                Figure 3. LFCSP Pin Configuration

Table 4. Pin Function Descriptions

Pin No. Pin No.
(LFCSP) (WLCSP) Mnemonic Description

1   E3             R7               GPIO 8. This pin functions as Row 7 if used as keypad.

2   E2             R6               GPIO 7. This pin functions as Row 6 if used as keypad.

3   E1             R5               GPIO 6. This pin functions as Row 5 if used as keypad.

4   D1             R4               GPIO 5 (GPIO alternate function: RESET1). This pin functions as Row 4 if used as keypad.

5   D2             R3               GPIO 4 (GPIO alternate function: LC1, PWM_OUT, or CLK_OUT. This pin functions as Row 3 if used as keypad.

6   C1             R2               GPIO 3 (GPIO alternate function: LB1). This pin functions as Row 2 if used as a keypad.

7   C2             R1               GPIO 2 (GPIO alternate function: LA1). This pin functions as Row 1 if used as a keypad.

8   B1             R0               GPIO 1 (GPIO alternate function: LY1). This pin functions as Row 0 if used as a keypad.

9   B4             C0               GPIO 9. This pin functions as Column 0 if used as keypad.

10  C3             C1               GPIO 10. This pin functions as Column 1 if used as keypad.

11  C4             C2               GPIO 11. This pin functions as Column 2 if used as keypad.

12  D3             C3               GPIO 12. This pin functions as Column 3 if used as keypad.

13  D4             C4               GPIO 13 (GPIO alternate function: RESET2). This pin functions as Column 4 if used as keypad.

14  E4             C5               GPIO 14. This pin functions as Column 5 if used as keypad.

15  E5             C6               GPIO 15 (GPIO alternate function: LC2, PWM_IN, or CLK_IN). This pin functions as Column 6 if used as keypad.

16  D5             C7               GPIO 16 (GPIO alternate function: LB2). This pin functions as Column 7 if used as keypad.

17  B3             RST              Input Reset Signal.

18  A1             VDD              Supply Voltage Input.

19  C5             C8               GPIO 17 (GPIO alternate function: LA2). This pin functions as Column 8 if used as keypad.

20  B5             C9               GPIO 18 (GPIO alternate function: LY2). This pin functions as Column 9 if used as keypad.

21  A5             C10              GPIO 19. This pin functions as Column 10 if used as keypad.
                                    I2C Data Input/Output.
22  A2             SDA              I2C Clock Input.

23  A3             SCL

24  B2             INT              Open-Drain Interrupt Output.

EP (pad) A4        GND              Ground. The exposed pad of the LFCSP package must be connected to ground.

                                                                                                     Rev. B | Page 6 of 52
Data Sheet                                                                                          ADP5589

QUICK DEVICE OVERVIEW                                                                            INT

                           VDD                                                GND

            ADP5589

RST                        UVLO             OSCILLATOR
                           POR

SDA                                       I2C INTERFACE
SCL

                           (R0)     ROW 0                    I2C BUSY?          FIFO
                           (R1)     ROW 1                   KEY EVENT         UPDATE
                           (R2)     ROW 2                    GPI EVENT
                           (R3)     ROW 3                LOGIC EVENT
                           (R4)     ROW 4
R0                        (R5)     ROW 5   KEY SCAN                                  REGISTERS
R1                        (R6)     ROW 6       AND
R2                   I/O  (R7)     ROW 7
R3         CONFIGURATION  (C0)      COL 0   DECODE
R4                        (C1)      COL 1  GPI SCAN
R5                        (C2)      COL 2
R6                        (C3)      COL 3      AND
R7                        (C4)      COL 4   DECODE
C0                        (C5)      COL 5   LOGIC 1
C1                        (C6)      COL 6
C2                        (C7)      COL 7
C3                        (C8)      COL 8
C4                        (C9)      COL 9
C5                        (C10)    COL 10
C6
C7                        (R0)     GPIO 1
C8                        (R1)     GPIO 2
C9                        (R2)     GPIO 3
C10                        (R3)     GPIO 4
                           (R4)     GPIO 5
                           (R5)     GPIO 6
                           (R6)     GPIO 7
                           (R7)     GPIO 8
                           (C0)     GPIO 9
                           (C1)   GPIO 10
                           (C2)   GPIO 11
                           (C3)   GPIO 12
                           (C4)   GPIO 13
                           (C5)   GPIO 14
                           (C6)   GPIO 15
                           (C7)   GPIO 16
                           (C8)   GPIO 17
                           (C9)   GPIO 18
                           (C10)  GPIO 19

                           (R1)   LA1
                           (R2)   LB1
                           (R3)   LC1

                           (R0)   LY1

                           (C8)   LA2

                           (C7)   LB2       LOGIC 2
                                            CLK DIV
                           (C6)   LC2

                           (C9)   LY2

                           (C6)   CLK_IN

                           (R3)   CLK_OUT

                           (C6)   PWM_IN

                           (R3)   PWM_OUT   PWM

                           (R4)   RESET1    RESET1
                                              GEN
                                                         RST

                           (C4)   RESET2    RESET2
                                              GEN

                                                                                                 09714-004

                                            Figure 5. Internal Block Diagram
                                                    Rev. B | Page 7 of 52
ADP5589                                                                                                  Data Sheet

DEVICE ENABLE                                                     Each I/O can be pulled up with a 100 k or 300 k resistor or
                                                                  pulled down with a 300 k resistor. For logic output drive, each
When sufficient voltage is applied to VDD and the RST pin is      I/O has a 5 mA PMOS source and a 10 mA NMOS sink for
driven with a logic high level, the ADP5589 starts up in standby  push-pull type output. For open-drain output situations, the
mode with all settings at default. The user can configure the     5 mA PMOS source is not enabled. For logic input applications,
device via the I2C interface. When the RST pin is low, the        each I/O can be sampled directly or, alternatively, sampled
ADP5589 enters a reset state and all settings return to default.  through a debounce filter.
The RST pin features a debounce filter.
                                                                  The I/O structure shown in Figure 6 allows for all GPI and GPO
DEVICE OVERVIEW                                                   functions, as well as PWM and clock divide functions. For key
                                                                  matrix scan and decode, the scanning circuit uses the 100 k or
The ADP5589 contains 19 multiconfigurable input/output pins.      300 k resistor for pulling up keypad row pins and the 10 mA
Each pin can be programmed to enable the device to carry out      NMOS sinks for grounding keypad column pins (see the Key
its various functions, as follows:                                Scan Control section for details about key decoding).

Keypad matrix decoding (11-column by 8-row matrix               Configuration of the device is carried out by programming an
     maximum).                                                    array of internal registers via the I2C interface. Feedback of
                                                                  device status and pending interrupts can be flagged to an
General-purpose I/O expansion (up to 19 inputs/outputs).        external processor via the INT pin.
PWM generation.
Clock division of externally supplied source.                   The ADP5589 is offered with three feature sets. Table 5 lists the
Dual logic function building blocks (up to three inputs,        options that are available for each model of the ADP5589.

     one output).                                                 Table 5. Available Options
Two reset generators.
                                                                  Models             Description
All 19 input/output pins have an I/O structure, as shown in
Figure 6.                                                         ADP5589ACPZ-00-R7 All GPIOs pulled up (default option)

                                    VDD                           ADP5589ACBZ-00-R7

                                                 100k 300k        ADP5589ACPZ-01-R7 Reset pass-through1

                                                                  ADP5589ACBZ-01-R7

                                                                  ADP5589ACPZ-02-R7 Pull-down on special function pins2

                                                                  ADP5589ACBZ-02-R7

  I/O                              I/O                            1 Reset pass-through implies that the RESET1 output (R4) follows the logic
DRIVE  300k                                                        level of the reset input pin, RST, after the oscillator has been enabled.

                                                                  2 Special function pins are defined as R0 (Row 0), R3 (Row 3), R4 (Row 4), C4
                                                                   (Column 4), C6 (Column 6), and C9 (Column 9).

            DEBOUNCE                    09714-005

       Figure 6. I/O Structure

                                                   Rev. B | Page 8 of 52
Data Sheet                                                                                                                       ADP5589

DETAILED DESCRIPTION                                                          FIRST               EC = 3
                                                                              READ         KEY 3 PRESSED
EVENT FIFO                                                                                KEY 3 RELEASED

It is important to understand the function of the event FIFO.                                GPI 7 ACTIVE
The ADP5589 features an event FIFO that can record as many
as 16 events. By default, the FIFO primarily records key events,                          SECOND          EC = 2
such as key press and key release. However, it is possible to                               READ  KEY 3 RELEASED
configure the general-purpose input (GPI) and logic activity
to generate event information on the FIFO as well. An event                                          GPI 7 ACTIVE
count, EC[4:0], is composed of five bits and works in tandem
with the FIFO so that the user knows how much of the FIFO                                                  THIRD        EC = 1
must be read back at any given time.                                                                       READ    GPI 7 ACTIVE

The FIFO is composed of 16 eight-bit sections that the user                                                                      EC = 0
accesses by reading the FIFO_x registers. The actual FIFO
is not in user accessible registers until a read occurs. The                                                                             09714-007
FIFO can be thought of as a "first in, first out" buffer used
to fill Register 0x03 to Register 0x12.                                                                      Figure 8. FIFO Operation

The event FIFO is made up of 16 eight-bit registers. In each                  The FIFO registers (0x03 to 0x12) always point to the top of the
register, Bits[6:0] hold the event identifier, and Bit 7 holds the            FIFO (that is, the location of EVENT1[7:0]). If the user tries to
event state. With seven bits, 127 different events can be identified.         read back from any location in a FIFO, data is always obtained
See Table 11 for event decoding.                                              from the top of that FIFO. This ensures that events can only be
                                                                              read back in the order in which they occurred, thus ensuring
KEY EVENTS      FIFO        OVRFLOW_INT                                       the integrity of the FIFO system.
GPI EVENTS    UPDATE           EC[4:0]
LOGIC EVENTS                                                                  Some of the onboard functions of ADP5589 can be program-
                                                                              med to generate events on the FIFO. A FIFO update control
              EVENT1[7:0]             76543210                                block manages updates to the FIFO. If an I2C transaction is
              EVENT2[7:0]                  EVENT8_IDENTIFIER[6:0]             accessing any of the FIFO address locations, updates are paused
              EVENT3[7:0]                                                     until the I2C transaction has completed.
              EVENT4[7:0]   EVENT8_STATE
              EVENT5[7:0]                                                     A FIFO overflow event occurs when more than 16 events are
              EVENT6[7:0]                                          09714-006  generated prior to an external processor reading a FIFO and
              EVENT7[7:0]                                                     clearing it.
              EVENT8[7:0]
              EVENT9[7:0]                                                     If an overflow condition occurs, the overflow status bit is set.
              EVENT10[7:0]                                                    An interrupt is generated if overflow interrupt is enabled,
              EVENT11[7:0]                                                    signaling to the processor that more than 16 events have
              EVENT12[7:0]                                                    occurred.
              EVENT13[7:0]
              EVENT14[7:0]                                                    KEY SCAN CONTROL
              EVENT15[7:0]
              EVENT16[7:0]                                                    General

              Figure 7. Breakdown of Eventx[7:0] Bits                         The 19 input/output pins can be configured to decode a keypad
                                                                              matrix up to a maximum size of 88 switches (11 8 matrix).
When events are available on the FIFO, the user should first                  Smaller matrices can also be configured, freeing up the unused
read back the event count, EC[4:0], to determine how many                     row and column pins for other I/O functions.
events must be read back. Events can be read from the top of
the FIFO only. When an event is read back, all remaining events               The R0 through R7 I/O pins comprise the rows of the keypad
in the FIFO are shifted up one location, and the EC[4:0] count                matrix. The C0 through C10 I/O pins comprise the columns of
is decremented.                                                               the keypad matrix. Pins used as rows are pulled up via the internal
                                                                              300 k (or 100 k) resistors. Pins used as columns are driven
                                                                              low via the internal NMOS current sink.

                                                                   Rev. B | Page 9 of 52
ADP5589                                                                                                Data Sheet

                                                                VDD            scanned; therefore, if multiple keys are pressed, they are
                                                                               detected.
                         KEY
                        SCAN                                                   To prevent glitches or narrow press times being registered as a
                     CONTROL                                                   valid key press, the key scanner requires the key be pressed for
                                                                               two scan cycles. The key scanner has a wait time between each
C0     C1     C2                                                     R0 R1 R2  scan cycle; therefore, the key must be pressed and held for at
                                                                               least this wait time to register as being pressed. If the key is
    1      2      3                                                            continuously pressed, the key scanner continues to scan, wait,
                                                                               scan, wait, and so forth.
    4      5      6
                                                                               If Switch 6 is released, the connection between R1 and C2
    7      8      9                                                            breaks, and R1 is pulled up high. The key scanner requires that
                                                                               the key be released for two scan cycles because the release of a
                                                                               key is not necessarily in sync with the key scanner, it may take
                                                                               up to two full wait/scan cycles for a key to register as released.
                                                                               When the key is registered as released, and no other keys are
                                                                               pressed, the key scanner returns to idle mode.

                                                                               For the remainder of this document, the press/release status of a
                                                                               key is represented as simply a logic signal in the figures. A logic
                                                                               high level represents the key status as pressed, and a logic low
                                                                               represents released. This eliminates the need to draw individual
                                                                               row/column signals when describing key events.

                                                                                                                             KEY PRESSED
                                                 3 3 KEYPAD MATRIX           09714-008
                                                                                                                                                                                                                                                                                      09714-009
                         Figure 9. Simplified Key Scan Block                   KEY x KEY RELEASED      KEY RELEASED

Figure 9 shows a simplified representation of the key scan block                                       Figure 10. Logic Low: Released; Logic High: Pressed
using three row and three column pins connected to a small
3 3, nine-switch keypad matrix. When the key scanner is idle,                Figure 11 shows a detailed representation of the key scan block
the row pins are pulled high and the column pins are driven                    and its associated control and status signals. When all row and
low. The key scanner operates by checking the row pins to see                  column pins are used, a matrix of 88 unique keys can be
if they are low.                                                               scanned.

If Switch 6 in the matrix is pressed, R1 connects to C2. The key
scan circuit senses that one of the row pins is pulled low, and a
key scan cycle begins. Key scanning involves driving all column
pins high, then driving each column pin, one at a time, low and
sensing whether a row pin is low or not. All row/column pairs are

                                                                               Rev. B | Page 10 of 52
Data Sheet                                                                                                                                 ADP5589

                        PIN_CONFIG_A[7:0]                                      RESET 1_INITIATE
                        PIN_CONFIG_B[7:0]                                      RESET 2_INITIATE
                        PIN_CONFIG_C[2:0]
            RESET_TRIGGER_TIME[2:0]                            KEY SCAN          LOCK_STAT          OVRFLOW_INT
                   RESET1_EVENT_A[7:0]                         CONTROL           LOCK_INT           EC[4:0]
                   RESET1_EVENT_B[7:0]                                           EVENT_INT
                   RESET1_EVENT_C[7:0]                                                                FIFO
                   RESET2_EVENT_A[7:0]                                         I2C BUSY?
                   RESET2_EVENT_B[7:0]
                                                                            KEY EVENT         FIFO
                                      LOCK_EN                                GPI EVENT      UPDATE
                  EXT_LOCK_EVENT[7:0]                                    LOGIC EVENT

                               UNLOCK1[7:0]
                               UNLOCK2[7:0]
                      UNLOCK_TIMER[2:0]
                   INT_MASK_TIMER[4:0]

                                            COLUMN                       ROW
                                         SINK ON/OFF                    SENSE

                                                        I/O CONFIGURATION
                C0 C1 C2 C3 C4 C5 C6 C7 C8 C9 C10 R0 R1 R2 R3 R4 R5 R6 R7

            89  1 2 3 4 5 6 7 8 9 10 11

            90 12 13 14 15 16 17 18 19 20 21 22

            91 23 24 25 26 27 28 29 30 31 32 33

            92 34 35 36 37 38 39 40 41 42 43 44

            93 45 46 47 48 49 50 51 52 53 54 55

            94 56 57 58 59 60 61 62 63 64 65 66

            95 67 68 69 70 71 72 73 74 75 76 77                                                                  09714-010

            96 78 79 80 81 82 83 84 85 86 87 88

                                         Figure 11. Detailed Key Scan Block

Use Registers PIN_CONFIG_A[7:0] (0x49),                                                KEY 32

PIN_CONFIG_B[7:0] (0x4A), and PIN_CONFIG_C[2:0]                                KEY SCAN
(0x4B) to configure I/Os for keypad decoding. The number

label on each key switch represents the event identifier that

is recorded if that switch is pressed. If all row/column pins                  EVENT_INT

are configured, it is possible to observe all 88 key identifiers on

the FIFO.                                                                              EC[4:0]      1                                      2

If a smaller 3 3 matrix is configured, for example, using the                                                              FIFO             09714-011
C5, C6, and C7 column pins and the R1, R2, and R3 row pins,                                          KEY 32 PRESS 1 32
only the nine event identifiers (17, 18, 19, 28, 29, 30, 39, 40,                                 KEY 32 RELEASE 0 32
and 41) can possibly be observed on the FIFO, as shown in
Figure 11.                                                                                                                  00
                                                                                                                            00

                                                                                                       Figure 12. Press and Release Event

By default, the ADP5589 records key presses and releases on the                The key scanner continues the scan/wait cycles while the key
FIFO. Figure 12 illustrates what happens when a single key is                  remains pressed. If the scanner detects that the key has been
pressed and released. Initially, the key scanner is idle. When                 released for two consecutive scan cycles, the event counter
Key 32 is pressed, the scanner begins scanning through all                     EC[4:0] is incremented to 2, and EVENT2[7:0] of the FIFO is
configured row/column pairs. After the scan wait time, the                     updated with its event identifier set to 32. Its Event2_State bit is
scanner again scans through all configured row/column pairs                    set to 0, indicating a release. The key scanner goes back to idle
and detects that Key 32 has remained pressed, which sets the                   mode because no other keys are pressed.
EVENT_INT interrupt. The event counter, EC[4:0], is incre-
mented to 1, EVENT1[7:0] of the FIFO is updated with its event                 The EVENT_INT interrupt can be triggered by both press and
identifier set to 32, and its Event1_State bit is set to 1, indicating         release key events. As shown in Figure 13, if Key 32 is pressed,
a press.                                                                       EVENT_INT is asserted, EC[4:0] is updated, and the FIFO is
                                                                               updated. During the time that the key is still pressed, it is
                                                                               possible for the FIFO to be read, the event counter decremented
                                                                               to 0, and EVENT_INT cleared. When the key is finally released,
                                                                               EVENT_INT is asserted, the event counter incremented, and
                                                                               the FIFO updated with the release event information.

                                                               Rev. B | Page 11 of 52
ADP5589                                                                                                                  Data Sheet

KEY 32                                                                                                       COL0  COL1  COL2
                                                                                                    PRESS
KEY SCAN                                                                                                                 PRESS
EVENT_INT
                                                                                              ROW0
      EC[4:0]
                              EVENT_INT CLEARED

                     1              0                              1                          ROW1

KEY 32 PRESS   FIFO           FIFO  KEY 32 RELEASE           FIFO                             ROW2
               1 32           00                             0 32
               00             00                             00                                     GHOST                PRESS
               00             00                             00       09714-012
               00       FIFO  00                             00                                                                                                                                                                                               09714-013
                        READ                                                         ROW3

               Figure 13. Asserting the EVENT_INT Interrupt           Figure 14. COL0-ROW3 is a Ghost Key Due to Short Between ROW0, COL0,
                                                                                             COL2 and ROW3 During Key Press
Key Pad Extension

As shown in Figure 11, the keypad can be extended if each row         FIFO Lock/Unlock
is connected directly to ground by a switch. If the switch placed
between R0 and ground is pressed, the whole row is grounded.          The ADP5589 features a lock mode, whereby events are pre-
When the key scanner completes scanning, it normally detects          vented from updating the FIFO or the event counter or from
Key 1 to Key 11 as being pressed; however, this unique condi-         generating EVENT_INT interrupts until an unlock event is
tion is decoded by the ADP5589, and Key Event 89 is assigned          detected.
to it. Up to eight more key event assignments are possible, allowing
the keypad size to extend up to 96. However, if one of the            The lock feature is enabled by setting the LOCK_EN (0x37[0])
extended keys is pressed, none of the keys on that row is             bit or, alternatively, by a user programmable key or GPI event
detectable. Activation of a ground key causes all other keys          (set via EXT_LOCK_EVENT[7:0], Address 0x35). If the lock
sharing that row to be undetectable.                                  feature is enabled by the LOCK_EN bit, the LOCK_STAT
                                                                      (0x02[5]) bit is set. If the lock feature is enabled by an external
Ghosting                                                              event, then the LOCK_STAT bit is set, and a LOCK_INT
                                                                      interrupt is generated.

Ghosting is an occurrence where, given certain key press com-         Unlock events are programmed via the UNLOCK1[7:0] (0x33)
binations on a keypad matrix, a false positive reading of an          and UNLOCK2[7:0] (0x34) registers. Bits[6:0] comprise the
additional key is detected. Ghosting is created when three or         even number. Bit 7 determines the active/inactive event (see the
more keys are pressed simultaneously on multiple rows or              UNLOCK1 Register 0x33 (Table 59) and the UNLOCK2
columns (see Figure 14). Key combinations that form a right           Register 0x34 (Table 60).
angle on the keypad matrix can cause ghosting.
                                                                      If the user chooses to use only one unlock event, only the
The solution to ghosting is to select a keypad matrix layout that     UNLOCK1[7:0] register should be programmed. Unlock events
takes into account three key combinations that are most likely        can be key press events (Event 1 to Event 88). Key release events
to be pressed together. Multiple keys pressed across one row or       are ignored when the keypad is locked and should not be used as
across one column do not cause ghosting. Staggering keys so that      unlock events.
they do not share a column also avoids ghosting. The most
common practice is to place keys that are likely to be pressed        GPIs configured to generate FIFO updates can also be used as
together in the same row or column. Some examples of keys             unlock events (Event 97 to Event 115, either active or inactive).
that are likely to be pressed together are as follows:                If either UNLOCKx register is programmed with Value 127
                                                                      (Event 127), this means that any allowable event (key or
The navigation keys in combination with Select.                      GPI) is the unlock event. For example, if UNLOCK1[6:0] is
The navigation keys in combination with the space bar.               programmed with 17, and UNLOCK2[6:0] is programmed with
The reset combination keys, such as CTRL + ALT + DEL.                127, the unlock sequence is Key 17 press followed by any other
                                                                      allowable event.

                                                                      If the first unlock event is detected, partial unlock has occurred.
                                                                      If the next event after the first unlock event is not the second
                                                                      unlock event, then a full lock state is entered again. If the next
                                                                      event after the first unlock event is the second unlock event,
                                                                      then LOCK_STAT is cleared, and a LOCK_INT interrupt is
                                                                      generated. The user can at any stage clear LOCK_EN. This
                                                                      clears the LOCK_STAT bit but does not cause a LOCK_INT
                                                                      interrupt to be generated.

                                                                      Rev. B | Page 12 of 52
Data Sheet                                                                                        ADP5589

When full unlock is achieved, FIFO and event count updates       When lock mode is enabled, no EVENT_INT interrupts can be
resume. Note that if a key press is used as the second unlock    generated until the unlock events occur.
event, the release of that key is captured on the FIFO after
unlocking is completed.                                          The ADP5589 features an interrupt mask timer, INT_MASK_
                                                                 TIMER[4:0] (0x36[7:3]). When this timer and lock mode are
The ADP5589 features an unlock timer, UNLOCK_TIMER[2:0]          enabled, a single EVENT_INT is generated if any key is pressed
(0x36[2:0]). When enabled, after the first unlock event occurs,  or any GPI (programmed to update the FIFO) is active. When
the unlock timer begins counting, and the second unlock event    the EVENT_INT is generated, the mask timer begins counting.
must occur before the unlock timer expires. If the unlock timer  No additional EVENT_INT interrupts are generated until
expires, the first unlock event must occur again to restart the  the mask timer expires and a new key is pressed or any GPI
unlock process. Figure 15 shows a simple state diagram of the    (programmed to update the FIFO) is active, unless the unlock
unlocking process.                                               events occur, in which case, normal operation is resumed.

                               LOCKED                            Allowing a single EVENT_INT interrupt is useful to alert the
                                                                 processor to turn on its screen and display an unlock message
            LOCK_STAT = 1                                        to the user. Blanking out additional key presses ensures that the
                                                                 processor is not unnecessarily interrupted until the unlock
                               EVENT          NO                 events occur. Figure 16 shows the unlock sequence when the
                                                                 interrupt mask timer is enabled.
                               DETECTED?

                               YES

                               FIRST          NO

                               UNLOCK

                               EVENT?

            LOCK_STAT = 1      YES

                           NO  SECOND

                               UNLOCK EVENT

                               REQUIRED?

                               YES

                           NO  UNLOCK

                               TIMER

                               ENABLED?

                               YES

EVENT       NO

DETECTED?                  START UNLOCK TIMER

YES

                               EVENT          NO

                               DETECTED?

                               YES

                               UNLOCK         YES

                               TIMER

                               EXPIRED?

                               NO

                               SECOND             NO

                               UNLOCK EVENT?

                               YES

                               UNLOCK                 09714-014

            LOCK_STAT = 0

Figure 15. State Diagram of Unlocking Process

                                                                 Rev. B | Page 13 of 52
ADP5589                                                                                                                                       Data Sheet

                                                                                                           LOCKED

                                                                       LOCK_STAT = 1

                                                                                                           EVENT           NO

                                                                                                           DETECTED?

                                                                                                               YES

                                                                                                       MASK
                                                                                               TIMER ENABLED?
                                                                            YES

                                                               SET     YES  MASK                           NO  NO
                                                        EVENT_INT = 1
                                                                            TIMER EXPIRED?

                                                 START MASK TIMER

                                                                                                           FIRST           NO

                                                                                                           UNLOCK

                                                                                                           EVENT?

                                                                       LOCK_STAT = 1                           YES

                                                                                                       NO  SECOND

                                                                                                           UNLOCK EVENT

                                                                                                           REQUIRED?

                                                                                                               YES

                                                                                                       NO  UNLOCK

                                                                                                           TIMER

                                                                                                           ENABLED?

                                                                                                               YES

                                             EVENT      NO

                                             DETECTED?                                                 START UNLOCK TIMER

                                                 YES

                                          MASK                                                             EVENT           NO
                                  TIMER ENABLED?
                                                                                                           DETECTED?

                             YES

                        YES          MASK    NO  NO                                                            YES
                             TIMER EXPIRED?
                SET
         EVENT_INT = 1

                                                                            YES                            MASK

                                                                                                           TIMER ENABLED?

         START MASK TIMER

                                                             SET       YES  MASK                           NO  NO
                                                      EVENT_INT = 1
                                                                            TIMER EXPIRED?

                                                 START MASK TIMER

                                                                                                           UNLOCK          YES

                                                                                                           TIMER

                                                                                                           EXPIRED?

                                                                                                               NO

                                                                                                           SECOND              NO

                                                                                                           UNLOCK EVENT?

                                                                                                               YES

                                                                                                           UNLOCK                  09714-015

                                                                                        LOCK_STAT = 0

                                             Figure 16. Unlock Sequence

                                             Rev. B | Page 14 of 52
Data Sheet                                                                                                                              ADP5589

GPI Input                                                                                                        GPI 6
                                                                                          GPI_INT_LEVEL_A[5]
Each of the 19 I/O lines can be configured as a general-purpose
logic input line. Figure 17 shows a detailed representation of the                        GPI_INTERRUPT_EN_A[5]
GPI scan and detect block and all its associated control and
status signals.                                                                             GPI_STATUS_A[5]                                                                     CLEARED
                                                                                          GPI_INT_STAT_A[5]                                                                     BY READ
            PIN_CONFIG_A[7:0]                                                                                                                                                                                09714-017
            PIN_CONFIG_B[7:0]                                                                              GPI_INT                                                                          CLEARED
            PIN_CONFIG_C[2:0]                                                                                                                                                               BY WRITE `1'

                          LOCK_EN                                                                                           Figure 18. Single GPI Example
      EXT_LOCK_EVENT[7:0]
                                             LOCK_STAT                                    GPIs can be programmed to generate FIFO events via the
                   UNLOCK1[7:0]              LOCK_INT                                     GPI_EVENT_EN_x registers. GPIs in this mode do not gener-
                   UNLOCK2[7:0]                                                           ate GPI_INT interrupts and instead generate EVENT_INT
          UNLOCK_TIMER[2:0]                  EVENT_INT                                    interrupts. Figure 19 shows several GPI lines and their effects
       INT_MASK_TIMER[4:0]                   GPI_INT                                      on the FIFO and event count, EC[4:0].
    GPIO_DIRECTION_A[7:0]                    GPI_INT_STAT_A[7:0]
    GPIO_DIRECTION_B[7:0]                    GPI_INT_STAT_B[7:0]                          GPI 6
    GPIO_DIRECTION_C[2:0]                    GPI_INT_STAT_C[2:0]
       GPI_INT_LEVEL_A[7:0]                  GPI_STATUS_A[7:0]                            GPI 14
       GPI_INT_LEVEL_B[7:0]                  GPI_STATUS_B[7:0]
       GPI_INT_LEVEL_C[2:0]                  GPI_STATUS_C[2:0]                            GPI 2
GPI_INTERRUPT_EN_A[7:0]
GPI_INTERRUPT_EN_B[7:0]                                                                   GPI SCAN
GPI_INTERRUPT_EN_C[2:0]
       GPI_EVENT_EN_A[7:0]         GPI SCAN
       GPI_EVENT_EN_B[7:0]         CONTROL
       GPI_EVENT_EN_C[2:0]
                   LCK_TRK_GPI                                                            EVENT_INT                         2  3  4  5                                                                    6
RESET_TRIGGER_TIME[2:0]
       RESET1_EVENT_A[7:0]                                                                EC[4:0]
       RESET1_EVENT_B[7:0]                                                                                               1
       RESET1_EVENT_C[7:0]
       RESET2_EVENT_A[7:0]                                        OVRFLOW_INT                                           FIFO
       RESET2_EVENT_B[7:0]                                                                       GPI 2 ACTIVE 1 101
                                             I2C BUSY?      FIFO  EC[4:0]                        GPI 6 ACTIVE 1 105
                     (R0) GPIO 1             KEY EVENT    UPDATE                               GPI 14 ACTIVE 1 113
                     (R1) GPIO 2             GPI EVENT                                      GPI 14 INACTIVE 0 113
                     (R2) GPIO 3             LOGIC EVENT                                         GPI 6 ACTIVE 0 105                                                                                          09714-018
                     (R3) GPIO 4                                                                 GPI 2 ACTIVE 0 101
                     (R4) GPIO 5                                  FIFO
                     (R5) GPIO 6                                                                                 Figure 19. Multiple GPI Lines Example
                     (R6) GPIO 7                                               09714-016
                     (R7) GPIO 8                                                          The GPI scanner is idle until it detects a level transition. It scans
                     (C0) GPIO 9                                                          the GPI inputs and updates accordingly. It then returns to idle
                     (C1) GPIO 10                                                         immediately; it does not scan/wait, like the key scanner. As
                     (C2) GPIO 11                                                         such, the GPI scanner can detect narrow pulses once they get
                     (C3) GPIO 12                                                         past the 50 s input debounce filter.
                     (C4) GPIO 13
                     (C5) GPIO 14                                                         GPIs (programmed for FIFO updating) can be used as keypad
                     (C6) GPIO 15                                                         unlock events via the UNLOCKx registers (see the FIFO
                     (C7) GPIO 16                                                         Lock/Unlock section). The LCK_TRK_GPI bit can be used to
                     (C8) GPIO 17                                                         allow GPIs (programmed for FIFO updating) to be tracked
                     (C9) GPIO 18                                                         when the keypad is locked.
                   (C10) GPIO 19
                                                                                          GPO OUTPUT
Figure 17. GPI Scan and Detect Block
                                                                                          Each of the 19 I/O lines can be configured as a general-purpose
The current input state of each GPI can be read back using the                            output (GPO) line. Figure 6 shows a detailed diagram of the I/O
GPI_STATUS_x registers. Each GPI can be programmed to                                     structure. See the Detailed Register Descriptions section for
generate an interrupt via the GPI_INTERRUPT_EN_x registers.                               GPO configuration and usage.
The interrupt status is stored in the GPI_INT_STAT_x registers.
GPI interrupts can be programmed to trigger on inputs being
high or on inputs being low via the GPI_INT_LEVEL_x
registers. If any of the GPI interrupts is triggered, the master
GPI_INT interrupt is also triggered.

Figure 18 demonstrates a single GPI and how it affects its
corresponding status and interrupt status bits.

                                                                               Rev. B | Page 15 of 52
ADP5589                                                                                                                                               Data Sheet

LOGIC BLOCKS                                                                 The outputs from the logic blocks can be configured to generate
                                                                             interrupts. They can also be configured to generate events on
Several of the ADP5589 I/O lines can be used as inputs and                   the FIFO. The LCK_TRK_LOGIC (0x4D[4]) bit can be used
outputs for implementing some common logic functions.                        to allow logic events (programmed for FIFO updating) to be
                                                                             tracked when the keypad is locked.
The R1, R2, and R3 I/O pins can be used as inputs, and the R0
I/O pin can be used as an output for Logic Block 1.                          Figure 21 and Figure 22 show detailed diagrams of the internal
                                                                             make-up of each logic block, illustrating the possible logic
The C8, C7, and C6 I/O pins can be used as inputs, and the C9                functions that can be implemented.
I/O pin can be used as an output, for Logic Block 2. It is also
possible to cascade the output of Logic Block 1 as an alternate
input for Logic Block 2 (LY1 is used instead of LA2).

                                            LOGIC BLOCK1                                 LOGIC BLOCK2

                                (R1) LA1                                       (C8) LA2                  LY2 (C9)
                                (R2) LB1                                       (C7) LB2
                                (R3) LC1       SET                             (C6) LC2   SET
                                              DQ                                         DQ
                                  LA1_INV                                       LA2_INV
                                  LB1_INV      CLR                              LB2_INV   CLR
                                  LC1_INV                        LY1 (R0) LC2_INV
                                   LY1_INV                                      LY2_INV
                                  FF1_SET                                      FF2_SET
                                  FF1_CLR                                      FF2_CLR
                      LOGIC1_SEL[2:0]                              LOGIC2_SEL[2:0]
               R3_EXTEND_CFG[1:0]                                 C6_EXTEND_CFG

                                             LCK_TRK_LOGIC                   I2C BUSY?                   OVRFLOW_INT
                                         LOGIC1_INT_LEVEL                                                     EC[4:0]
                                         LOGIC2_INT_LEVEL                    KEY EVENT             FIFO
                                         LOGIC1_EVENT_EN                                         UPDATE         FIFO
                                         LOGIC2_EVENT_EN                     GPI EVENT
                              RESET_TRIGGER_TIME[2:0]
                                     RESET1_EVENT_A[7:0]                     LOGIC EVENT
                                     RESET1_EVENT_B[7:0]
                                     RESET1_EVENT_C[7:0]        LOGIC
                                     RESET2_EVENT_A[7:0]     EVENT/INT
                                     RESET2_EVENT_B[7:0]    GENERATOR

                                                                             EVENT_INT
                                                                             LOGIC1_INT
                                                                             LOGIC2_INT

                                                                                                                           09714-019

                                              Figure 20. Logic Blocks Overview

               LA1  0         IN_LA1

          LA1  LA1 OUT
         LB1        1
         LC1             SEL
                                      IN_LA1
                                              AND                    0 OUT AND1
                    LA1_INV           IN_LB1  OR                     1

               LB1                    IN_LC1                AND        SEL                          MUX
                                                            OR
                      0  OUT IN_LB1   IN_LA1                                             GND     000
               LB1                    IN_LB1                                                     001
                    1                                                                    AND1    010
                         SEL                                         0                     OR1   011
                                                                        OUT  OR1
                                                                                         XOR1            OUT
                    LB1_INV           IN_LC1                         1  SEL                      100
                                                                                                 101
                                                                                                 110               LY1  0             LY1
                                                                                                 111
               LC1                                                                       FF1                       LY1 OUT
                      0  OUT IN_LC1                                                                                     1
               LC1                    IN_LA1                                                                               SEL
                                      IN_LB1  XOR                    0       XOR1        IN_LA1
                                                                                         IN_LB1
                    1    SEL          IN_LC1                            OUT              IN_LC1

                                                            XOR      1  SEL                                             LY1_INV

                    LC1_INV

                                                   FF1_SET                                             SEL[2:0]
                                                                                                 LOGIC1_SEL[2:0]
                                      IN_LA1                           SET
                                      IN_LB1                         D Q FF1

                                          FF1_CLR                       CLR
                                      IN_LC1
                                                            0                                                                              09714-020
                                                                OUT

                                                            1
                                                              SEL

         R3_EXTEND_CFG[1:0] = 01

                                                    Figure 21. Logic Block 1

                                                            Rev. B | Page 16 of 52
Data Sheet                                                                                                                                                     ADP5589

                               (LY1)           (IN_LY1)
                                LA2
            LA2 0                     0        IN_LA2
                          OUT
                               LA2 OUT
            LY1 1                       1
                        SEL    (LY1) SEL                 (IN_LY1)
                                                          IN_LA2
               LY1_CASCADE                                         AND
                                      LA2_INV            IN_LB2    OR            0 OUT AND2
                                                                                 1
                                                         IN_LC2          AND                             MUX
                                                                          OR       SEL
                               LB2                                       XOR                          000
                                      0  OUT IN_LB2                                          GND      001
                               LB2                       (IN_LY1)                                     010
            LB2                                                                                       011
                                      1                  IN_LA2
                                         SEL                                     0 OUT OR2   AND2             OUT
                                                         IN_LB2                  1             OR2    100
                                                                                                      101
                                    LB2_INV              IN_LC2                    SEL       XOR2     110
                                                                                                      111
                                                                                                                   LY2  0        LY2

                               LC2            IN_LC2 (IN_LY1)                                FF2                   LY2 OUT
                                      0                                                                                 1
                               LC2 OUT                   IN_LA2                                                            SEL
            LC2                                          IN_LB2    XOR                       IN_LA2
                                      1                                          0 OUT XOR2  IN_LB2
                                         SEL                                     1           IN_LC2
                                                                                                                        LY2_INV
                                                                                   SEL
                               LC2_INV                   IN_LC2

                                                                      FF2_SET                            SEL[2:0]
                                                                                                      LOGIC2_SEL
                                                         IN_LA2                    SET
                                                         IN_LB2                  D Q FF2

                                                             FF2_CLR             CLR
                                                         IN_LC2
                                                                        0
                                                                            OUT                                                             09714-021

                                                                        1
                                                                          SEL

                 C6_EXTEND_CFG = 1

                                                                   Figure 22. Logic Block 2

            PWM_EN                                       OFF TIME[15:0]                PWM                0 OUT    (R3)
                                                         ON TIME[15:0]           GENERATOR                1        PWM_OUT
            PWM_MODE
                                                                                                            SEL
            PWM_OFFT_LOW_BYTE[7:0]
            PWM_OFFT_HIGH_BYTE[7:0]                                                          AND                                 09714-022
            PWM_ONT_LOW_BYTE[7:0]
            PWM_ONT_HIGH_BYTE[7:0]
            (C6) PWM_IN
            PWM_IN_AND

                                                         Figure 23. PWM Block Diagram

PWM BLOCK                                                                        CLOCK DIVIDER BLOCK

The ADP5589 features a PWM generator whose output can be                         The ADP5589 features a clock divider block that divides down
configured to drive out on I/O Pin R3. PWM on/off times are                      the frequency of an externally supplied source via I/O Pin C6.
programmed via four 8-bit registers.                                             The output of the divider is driven out on I/O Pin R3.

Newly programmed values are not latched until the final byte,                                CLK_DIV_EN
PWM_ONT_HIGH_BYTE (Address 0x41, Bits[7:0]), is written
to (see Figure 23).                                                                         CLK_DIV[4:0]     CLK                                       0       CLK_OUT (R3)
                                                                                      (C6) CLK_IN         DIVIDER
The highest frequency obtainable from the PWM is performed                                                                                                OUT
by setting the least significant bit (LSB) of both the on and off                                                                                      1                     09714-023
bit patterns, resulting in a 500 kHz signal with a 50% duty cycle.
Each LSB respresents 1 s of on or off time.                                                                                                            SEL

The PWM block provides support for continuous PWM                                            CLK_INV
mode as well as a one-shot mode (see Table 74). Additionally,
an external signal can be AND'ed with the internal PWM signal.                                               Figure 24. Clock Divider Block
This option can be selected by writing a 1 to PWM_IN_AND,
PWM_CFG[2]. The input to the external AND is the C6 I/O                          RESET BLOCKS
pin. C6 should be set to GPI (GPIO15). Note that the debounce
for C6 will result in a delay of the AND'ing, and can be                         The ADP5589 features two reset blocks that can generate reset
controlled using register GPI_15_DEB_DIS (Address 0x28,                          conditions if certain events are detected at the same time. Up to
Bit[6]).                                                                         three reset trigger events can be programmed for RESET1. Up
                                                                                 to two reset trigger events can be programmed for RESET2. The
Newly programmed values are not latched until the final byte,                    event scan control blocks monitor whether these events are present
PWM_ONT_HIGH_BYTE (Address 0x41, Bits[7:0]), is written.                         for the duration of RESET_TRIGGER_TIME[2:0] (0x3D[4:2]).
                                                                                 If they are, reset-initiate signals are sent to the reset generator
                                                                                 blocks. The generated reset signal pulse width is programmable.

                                                                   Rev. B | Page 17 of 52
ADP5589                                                                                                              Data Sheet

                                                RST                        INTERRUPTS
                         RST_PASSTHRU_EN

                                   RESET1_                  (R4)           The INT pin can be asserted low if any of the internal interrupt
                                                                           sources is active. The user can select which internal interrupts
RESET_TRIGGER_TIME[2:0]            INITIATE RESET RESET1                   interact with the external interrupt pin in register INT_EN
RESET1_EVENT_A[7:0]                                                        (Address 0x4E, Bits[7:0]) (refer to Table 86). allows the user to
RESET1_EVENT_B[7:0]          KEY                     GEN 1                 choose whether the external interrupt pin remains asserted, or
RESET1_EVENT_C[7:0]         SCAN                                           deasserts for 50 s, then reasserts, in the case that there are
RESET2_EVENT_A[7:0]      CONTROL                                           multiple internal interrupts asserted, and one is cleared (refer
RESET2_EVENT_B[7:0]                                                        to Table 85).

                              GPI  RESET_PULSE_WIDTH[1:0]
                            SCAN
                         CONTROL

                                                                     (C4)           EVENT_INT
                                                  RESET RESET2
                           LOGIC                   GEN 2                               EVENT_IEN
                           BLOCK
                         CONTROL   RESET2_                                          GPI_INT
                                   INITIATE
                                                                           09714-024   GPI_IEN
                                                                                                                                                                                                                                                     09714-025
                         Figure 25. Reset Blocks                                    LOGIC1_INT

The RESET1 signal uses I/O Pin R4 as its output. A pass-                              LOGIC1_IEN   INT DRIVE         INT
through mode allows the main RST pin to be output on the                            LOGIC2_INT
R4 pin also.
                                                                                       LOGIC2_IEN
The RESET2 signal uses I/O Pin C4 as its output.
                                                                                    OVRFLOW_INT
The reset generation signals are useful in situations where the
system processor has locked up and the system is unresponsive                       OVRFLOW_IEN
to input events. The user can press one of the reset event combina-
tions and initiate a system-wide reset. This alleviates the need                    LOCK_INT
for removing the battery from the system and performing a                                LOCK_IEN
hard reset.
                                                                                               INT_CFG
It is not recommended to use the immediate trigger time (see
the details of the RESET_CFG Register, 0x3D, in Table 69)                              Figure 26. Asserting INT Low
because this setting may cause false triggering.

                                                            Rev. B | Page 18 of 52
Data Sheet                                                                                             ADP5589

REGISTER INTERFACE                                                    R/W bit set to 0 for a write cycle. The ADP5589 acknowledges
                                                                      the address byte by pulling the data line low. The address of the
Register access of the ADP5589 is acquired via its I2C-compatible     register to which data is to be written is sent next. The ADP5589
serial interface. The interface can support clock frequencies of      acknowledges the register pointer byte by pulling the data line
up to 1 MHz. If the user is accessing the FIFO or key event           low. The data byte to be written is sent next. The ADP5589
counter (KEC), FIFO/KEC updates are paused. If the clock              acknowledges the data byte by pulling the data line low. The
frequency is very low, events may not be recorded in a timely         pointer address is then incremented to write the next data byte,
manner. FIFO or KEC updates can happen up to 23 s after an            until it finishes writing the n data byte. The ADP5589 pulls the
interrupt is asserted because of the number of I2C cycles required    data line low after every byte, and a stop condition completes
to perform an I2C read or write. This delay should not present        the sequence.
an issue to the user.
                                                                      Figure 29 shows a typical byte read sequence for reading internal
Figure 27 shows a typical write sequence for programming an           registers. The cycle begins with a start condition followed by the
internal register. The cycle begins with a start condition, followed  7-bit device address (0x34), followed by the R/W bit set to 0 for
by the hard coded 7-bit device address, which for the ADP5589         a write cycle. The ADP5589 acknowledges the address byte by
is 0x34, followed by the R/W bit set to 0 for a write cycle. The      pulling the data line low. The address of the register from which
ADP5589 acknowledges the address byte by pulling the data line        data is to be read is sent next. The ADP5589 acknowledges the
low. The address of the register to which data is to be written is    register pointer byte by pulling the data line low. A start condi-
sent next. The ADP5589 acknowledges the register pointer byte         tion is repeated, followed by the 7-bit device address (0x34),
by pulling the data line low. The data byte to be written is sent     followed by the R/W bit set to 1 for a read cycle. The ADP5589
next. The ADP5589 acknowledges the data byte by pulling the           acknowledges the address byte by pulling the data line low. The
data line low. A stop condition completes the sequence.               8-bit data is then read. The host pulls the data line high (no
                                                                      acknowledge), and a stop condition completes the sequence.
Figure 28 shows a typical multibyte write sequence for program-
ming internal registers. The cycle begins with a start condition
followed by the 7-bit device address (0x34), followed by the

       START               0 = WRITE                                                                    STOP

       7-BIT DEVICE ADDRESS 0 0 8-BIT REGISTER POINTER 0                           8-BIT WRITE DATA  0

                           ADP5589 ACK                                ADP5589 ACK                    ADP5589 ACK  09714-026

                           Figure 27. I2C Single-Byte Write Sequence

START  0 = WRITE                                                                                                                     STOP

7-BIT DEVICE ADDRESS 0 0 8-BIT REGISTER POINTER 0 WRITE BYTE 1 0 WRITE BYTE 2 0                      0 WRITE BYTE n 0

       ADP5589 ACK                    ADP5589 ACK                     ADP5589 ACK  ADP5589 ACK ADP5589 ACK                   ADP5589 ACK         09714-028

                           Figure 28. I2C Multibyte Write Sequence

START         0 = WRITE                 REPEAT START                               1 = READ                                     STOP

       7-BIT DEVICE ADDRESS 0 0 8-BIT REGISTER POINTER 0              7-BIT DEVICE ADDRESS 1 0       8-BIT READ DATA         1

              ADP5589 ACK                ADP5589 ACK                               ADP5589 ACK                               NO ACK   09714-027

                           Figure 29. I2C Single-Byte Read Sequence

                                        Rev. B | Page 19 of 52
ADP5589                                                                                                                              Data Sheet

Figure 30 shows a typical multibyte read sequence for reading          followed by the R/W bit set to 1 for a read cycle. The ADP5589
internal registers. The cycle begins with a start condition, followed  acknowledges the address byte by pulling the data line low. The
by the 7-bit device address (0x34), followed by the R/W bit set        8-bit data is then read. The address pointer is then incremented
to 0 for a write cycle. The ADP5589 acknowledges the address           to read the next data byte, and the host continues to pull the data
byte by pulling the data line low. The address of the register         line low for each byte (master acknowledge) until the n data
from which data is to be read is sent next. The ADP5589 acknowl-       byte is read. The host pulls the data line high (no acknowledge)
edges the register pointer byte by pulling the data line low. A start  after the last byte is read, and a stop condition completes the
condition is repeated, followed by the 7-bit device address (0x34),    sequence.

START    0 = WRITE    REPEAT START                                     1 = READ                                                      STOP

       7-BIT DEVICE ADDRESS 0 0 8-BIT REGISTER POINTER 0  7-BIT DEVICE ADDRESS 1 0 READ BYTE 1 0 READ BYTE 2 0  0 READ BYTE n 1

         ADP5589 ACK  ADP5589 ACK                                      ADP5589 ACK                MASTER ACK  MASTER ACK MASTER ACK  NO ACK  09714-029

                                                          Figure 30. I2C Multibyte Read Sequence

                                                          Rev. B | Page 20 of 52
Data Sheet                                                                                                        ADP5589

REGISTER MAP

Table 6.   Bit 7          Bit 6          Bit 5       Bit 4                   Bit 3     Bit 2             Bit 1              Bit 0
           Reserved              MAN_ID
Addr. R/W                                                                                                REV_ID
0x00 R                                   LOGIC2_INT
0x01 R/W                                             LOGIC1_                 LOCK_INT  OVRFLOW_          GPI_INT            EVENT_INT
                                                     INT                               INT

0x02  R    LOGIC2_STAT LOGIC1_STAT LOCK_STAT                                                  EC[4:0]
0x03
0x04  R    Event1_State                                       EVENT1_IDENTIFIER[6:0]
0x05
0x06  R    Event2_State                                       EVENT2_IDENTIFIER[6:0]
0x07
0x08  R    Event3_State                                       EVENT3_IDENTIFIER[6:0]
0x09
0x0A  R    Event4_State                                       EVENT4_IDENTIFIER[6:0]
0x0B
0x0C  R    Event5_State                                       EVENT5_IDENTIFIER[6:0]
0x0D
0x0E  R    Event6_State                                       EVENT6_IDENTIFIER[6:0]
0x0F
0x10  R    Event7_State                                       EVENT7_IDENTIFIER[6:0]
0x11
0x12  R    Event8_State                                       EVENT8_IDENTIFIER[6:0]
0x13
0x14  R    Event9_State                                       EVENT9_IDENTIFIER[6:0]
0x15
0x16  R    Event10_State                                      EVENT10_IDENTIFIER[6:0]
0x17
0x18  R    Event11_State                                      EVENT11_IDENTIFIER[6:0]
0x19
0x1A  R    Event12_State                                      EVENT12_IDENTIFIER[6:0]
0x1B
0x1C  R    Event13_State                                      EVENT13_IDENTIFIER[6:0]
0x1D
0x1E  R    Event14_State                                      EVENT14_IDENTIFIER[6:0]
0x1F
0x20  R    Event15_State                                      EVENT15_IDENTIFIER[6:0]
0x21
0x22  R    Event16_State                                      EVENT16_IDENTIFIER[6:0]
0x23
0x24  R                                              GPI_INT_STAT_A[7:0]
0x25
0x26  R                                              GPI_INT_STAT_B[7:0]
0x27
0x28  R                          Reserved                                                                GPI_INT_STAT_C[2:0]
0x29
0x2A  R                                              GPI_STATUS_A[7:0]
0x2B
0x2C  R                                              GPI_STATUS_B[7:0]
0x2D
0x2E  R                          Reserved                                                                GPI_STATUS_C[2:0]
0x2F
0x30  R/W                                            RPULL_CONFIG_A[7:0]
0x31
0x32  R/W                                            RPULL_CONFIG_B[7:0]

      R/W                                            RPULL_CONFIG_C[7:0]

      R/W                                            RPULL_CONFIG_D[7:0]

      R/W            Reserved                                                       RPULL_CONFIG_E[5:0]

      R/W                                            GPI_INT_LEVEL_A[7:0]

      R/W                                            GPI_INT_LEVEL_B[7:0]

      R/W                        Reserved                                                                GPI_INT_LEVEL_C[2:0]

      R/W                                            GPI_EVENT_EN_A[7:0]

      R/W                                            GPI_EVENT_EN_B[7:0]

      R/W                        Reserved                                                                GPI_EVENT_EN_C[2:0]

      R/W                                            GPI_INTERRUPT_EN_A[7:0]

      R/W                                            GPI_INTERRUPT_EN_B[7:0]

      R/W                        Reserved                                                                GPI_INTERRUPT_EN_C[2:0]

      R/W                                            DEBOUNCE_DIS_A[7:0]

      R/W                                            DEBOUNCE_DIS_B[7:0]

      R/W                        Reserved                                                                DEBOUNCE_DIS_C[2:0]

      R/W                                            GPO_DATA_OUT_A[7:0]

      R/W                                            GPO_DATA_OUT_B[7:0]

      R/W                        Reserved                                                                GPO_DATA_OUT_C[2:0]

      R/W                                            GPO_OUT_MODE_A[7:0]

      R/W                                            GPO_OUT_MODE_B[7:0]

      R/W                        Reserved                                                                GPO_OUT_MODE_C[2:0]

      R/W                                            GPIO_DIRECTION_A[7:0]

      R/W                                            GPIO_DIRECTION_B[7:0]

      R/W                        Reserved                                                                GPIO_DIRECTION_C[2:0]

                                                     Rev. B | Page 21 of 52
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Addr. R/W Bit 7                      Bit 6    Bit 5                     Bit 4         Bit 3         Bit 2        Bit 1              Bit 0

0x33  R/W UNLOCK1_                                                                    UNLOCK1[6:0]
               STATE

0x34  R/W UNLOCK2_                                                                    UNLOCK2[6:0]
               STATE

0x35  R/W EXT_LOCK_                                                               EXT_LOCK_EVENT[6:0]
               STATE

0x36 R/W                                      INT_MASK_TIMER[4:0]                                                UNLOCK_TIMER[2:0]

0x37 R/W                                                                Reserved                                                    LOCK_EN

0x38  R/W RESET1_                                                                 RESET1_EVENT_A[6:0]
               EVENT_A Level

0x39  R/W RESET2_                                                                 RESET1_EVENT_B[6:0]
               EVENT_B Level

0x3A R/W RESET1_                                                                  RESET1_EVENT_C[6:0]
                      EVENT_B Level

0x3B  R/W RESET1_                                                                 RESET2_EVENT_A[6:0]
               EVENT_B Level

0x3C R/W RESET1_                                                                  RESET2_EVENT_B[6:0]
                      EVENT_B Level

0x3D R/W RESET2_POL RESET1_POL RST_                                               RESET_TRIGGER_TIME[2:0]        RESET_PULSE_WIDTH[1:0]

                                              PASSTHRU_EN

0x3E R/W                                                           PWM_OFFT_LOW_BYTE[7:0]

0x3F R/W                                                           PWM_OFFT_HIGH_BYTE[7:0]

0x40 R/W                                                                PWM_ONT_LOW_BYTE[7:0]

0x41 R/W                                                           PWM_ONT_HIGH_BYTE[7:0]

0x42 R/W                                      Reserved                                              PWM_IN_AND PWM_MODE PWM_EN

0x43 R/W  Reserved                   CLK_INV                                          CLK_DIV[4:0]                                  CLK_DIV_EN

0x44 R/W  Reserved                   LY1_INV  LC1_INV                   LB1_INV       LA1_INV                    LOGIC1_SEL[2:0]

0x45 R/W LY1_CASCADE LY2_INV                  LC2_INV                   LB2_INV       LA2_INV                    LOGIC2_SEL[2:0]

0x46 R/W                                      Reserved                                FF2_SET       FF2_CLR      FF1_SET            FF1_CLR

0x47 R/W              Reserved                LY2_DBNC_DIS LOGIC2_                    LOGIC2_INT_   LY1_DBNC_    LOGIC1_            LOGIC1_INT_
                                                                      EVENT_EN        LEVEL         DIS          EVENT_EN           LEVEL

0x48 R/W                                                      Reserved                                           KEY_POLL_TIME[1:0]

0x49 R/W                                                                PIN_CONFIG_A[7:0]

0x4A R/W                                                                PIN_CONFIG_B[7:0]

0x4B R/W                                      Reserved                                                           PIN_CONFIG_C[2:0]

0x4C R/W PULL_SELECT                 C4_EXTEND_ R4_EXTEND_         C6_                       R3_EXTEND_CFG[1:0]  C9_EXTEND_         R0_EXTEND_
                                                                   EXTEND_CFG                                    CFG                CFG
                                     CFG      CFG

0x4D R/W OSC_EN                               CORE_FREQ[1:0]            LCK_TRK_      LCK_TRK_GPI                INT_CFG            RST_CFG
                                                                        LOGIC

0x4E R/W              Reserved                LOGIC2_IEN                LOGIC1_       LOCK_IEN      OVRFLOW_     GPI_IEN            EVENT_IEN
                                                                        IEN                         IEN

                                                              Rev. B | Page 22 of 52
Data Sheet                                                                                                             ADP5589

DETAILED REGISTER DESCRIPTIONS

Note: N/A throughout this section means not applicable.

Note: All registers default to 0000 0000 unless otherwise specified.

ID Register 0x00

Table 7. ID Bit Descriptions

Bits    Name                      R/W Description

[7: 4]  MAN_ID                    R    Manufacturer ID, default = 0001.

[3:0]   REV_ID                    R    Rev ID.

Default = 0001 XXXX

INT_STATUS Register 0x01

Table 8. INT_STATUS Bit Descriptions

Bits    Name                      R/W Description

[7: 6]  N/A                            Reserved.

5       LOGIC2_INT                R/W 0 = no interrupt.

                                       1 = interrupt due to a general Logic 2 condition.

                                       Write a 1 to this bit to clear it.

4       LOGIC1_INT                R/W 0 = no interrupt.

                                       1 = interrupt due to a general Logic 1 condition.

                                       Write a 1 to this bit to clear it.

3       LOCK_INT                  R/W 0 = no interrupt.

                                       1 = interrupt due to a lock/unlock condition.

                                       The user can read LOCK_STAT (0x02[5]) to determine if LOCK_INT is due to a lock or unlock event.

                                       If LOCK_STAT = 1, LOCK_INT is due to a lock event.

                                       If LOCK_STAT = 0, LOCK_INT is due to an unlock event.

                                       Write a 1 to this bit to clear it.

                                       If lock mode is enabled via the software bit LOCK_EN (0x37[0]), a LOCK_INT is not generated
                                       because the processor knows it just enabled lock mode.

                                       If lock mode is disabled (while locked) via the software bit LOCK_EN, a LOCK_INT is not generated
                                       because the processor knows it just disabled lock mode.

2       OVRFLOW_INT R/W 0 = no interrupt.

                                       1 = interrupt due to an overflow condition.

                                       Write a 1 to this bit to clear it.

1       GPI_INT                   R/W 0 = no interrupt.

                                       1 = interrupt due to a general GPI condition.

                                       This bit is not set by a GPI that has been configured to update the FIFO and event count.

                                       Write a 1 to this bit to clear it.

                                       This bit cannot be cleared until all GPI_x_INT bits are cleared.

0       EVENT_INT                 R/W 0 = no interrupt.

                                       1 = interrupt due to key event (press/release), GPI event (GPI programmed for FIFO updates), or
                                       Logic 1/Logic 2 event (programmed for FIFO updates).Write a 1 to this bit to clear it.

Status Register 0x02

Table 9. Status Bit Descriptions

Bits    Name                      R/W  Description
                                       0 = output from Logic Block 2. (LY2) is low.
7       LOGIC2_STAT               R    1 = output from Logic Block 2. (LY2) is high.
                                       0 = output from Logic Block 1 (LY1) is low.
6       LOGIC1_STAT               R    1 = output from Logic Block 1 (LY1) is high.
                                       0 = unlocked.
5       LOCK_STAT                 R    1 = locked.
                                       Event count value. Indicates how many events are currently stored on the FIFO.
[4:0]   EC[4:0]                   R

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FIFO_1 Register 0x03

Table 10. FIFO_1 Bit Descriptions

Bits   Name                        R/W  Description

7      Event1_State                R    The seven lower bits of each FIFO location contain the event identifier, which can be
                                        decoded to reveal the event recorded.
[6:0]  EVENT1_IDENTIFIER[6:0]           Table 11 outlines each event number, what it represents, and the I/O pins associated with it.
                                        Bit 7 is the Event 1 state.

                                        This bit represents the state of the event that is recorded in EVENT1_IDENTIFIER[6:0].
                                        For key events (Event 1 to Event 96).
                                        1 = key is pressed.
                                        0 = key is released.
                                        For GPI and logic events (Event 97 to Event 117).
                                        1 = GPI/logic is active.
                                        0 = GPI/logic is inactive.
                                        Active and inactive states are programmable.

Table 11. Event Decoding

Event No. Meaning         Event No.     Meaning           Event No.  Meaning           Event No.  Meaning
                          32            Key 32 (R2, C9)   64         Key 64 (R5, C8)   96         Key 96 (R7, GND)
0      No event           33            Key 33 (R2, C10)  65         Key 65 (R5, C9)   97         GPI 1 (R0)
                          34            Key 34 (R3, C0)   66         Key 66 (R5, C10)  98         GPI 2 (R1)
1      Key 1 (R0, C0)     35            Key 35 (R3, C1)   67         Key 67 (R6, C0)   99         GPI 3 (R2)
                          36            Key 36 (R3, C2)   68         Key 68 (R6, C1)   100        GPI 4 (R3)
2      Key 2 (R0, C1)     37            Key 37 (R3, C3)   69         Key 69 (R6, C2)   101        GPI 5 (R4)
                          38            Key 38 (R3, C4)   70         Key 70 (R6, C3)   102        GPI 6 (R5)
3      Key 3 (R0, C2)     39            Key 39 (R3, C5)   71         Key 71 (R6, C4)   103        GPI 7 (R6)
                          40            Key 40 (R3, C6)   72         Key 72 (R6, C5)   104        GPI 8 (R7)
4      Key 4 (R0, C3)     41            Key 41 (R3, C7)   73         Key 73 (R6, C6)   105        GPI 9 (C0)
                          42            Key 42 (R3, C8)   74         Key 74 (R6, C7)   106        GPI 10 (C1)
5      Key 5 (R0, C4)     43            Key 43 (R3, C9)   75         Key 75 (R6, C8)   107        GPI 11 (C2)
                          44            Key 44 (R3, C10)  76         Key 76 (R6, C9)   108        GPI 12 (C3)
6      Key 6 (R0, C5)     45            Key 45 (R4, C0)   77         Key 77 (R6, C10)  109        GPI 13 (C4)
                          46            Key 46 (R4, C1)   78         Key 78 (R7, C0)   110        GPI 14 (C5)
7      Key 7 (R0, C6)     47            Key 47 (R4, C2)   79         Key 79 (R7, C1)   111        GPI 15 (C6)
                          48            Key 48 (R4, C3)   80         Key 80 (R7, C2)   112        GPI 16 (C7)
8      Key 8 (R0, C7)     49            Key 49 (R4, C4)   81         Key 81 (R7, C3)   113        GPI 17 (C8)
                          50            Key 50 (R4, C5)   82         Key 82 (R7, C4)   114        GPI 18 (C9)
9      Key 9 (R0, C8)     51            Key 51 (R4, C6)   83         Key 83 (R7, C5)   115        GPI 19 (C10)
                          52            Key 52 (R4, C7)   84         Key 84 (R7, C6)   116        Logic 1
10     Key 10 (R0, C9)    53            Key 53 (R4, C8)   85         Key 85 (R7, C7)   117        Logic 2
                          54            Key 54 (R4, C9)   86         Key 86 (R7, C8)   118        Unused
11     Key 11 (R0, C10)   55            Key 55 (R4, C10)  87         Key 87 (R7, C9)   119        Unused
                          56            Key 56 (R5, C0)   88         Key 88 (R7, C10)  120        Unused
12     Key 12 (R1, C0)    57            Key 57 (R5, C1)   89         Key 89 (R0, GND)  121        Unused
                          58            Key 58 (R5, C2)   90         Key 90 (R1, GND)  122        Unused
13     Key 13 (R1, C1)    59            Key 59 (R5, C3)   91         Key 91 (R2, GND)  123        Unused
                          60            Key 60 (R5, C4)   92         Key 92 (R3, GND)  124        Unused
14     Key 14 (R1, C2)    61            Key 61 (R5, C5)   93         Key 93 (R4, GND)  125        Unused
                          62            Key 62 (R5, C6)   94         Key 94 (R5, GND)  126        Unused
15     Key 15 (R1, C3)    63            Key 63 (R5, C7)   95         Key 95 (R6, GND)  127        Wildcard for unlock

16     Key 16 (R1, C4)

17     Key 17 (R1, C5)

18     Key 18 (R1, C6)

19     Key 19 (R1, C7)

20     Key 20 (R1, C8)

21     Key 21 (R1, C9)

22     Key 22 (R1, C10)

23     Key 23 (R2, C0)

24     Key 24 (R2, C1)

25     Key 25 (R2, C2)

26     Key 26 (R2, C3)

27     Key 27 (R2, C4)

28     Key 28 (R2, C5)

29     Key 29 (R2, C6)

30     Key 30 (R2, C7)

31     Key 31 (R2, C8)

                                        Rev. B | Page 24 of 52
Data Sheet                                                      ADP5589

FIFO_2 Register 0x04

Table 12. FIFO_2 Bit Descriptions

Bits    Name                       R/W  Description
                                        Refer to Table 10.
7       Event2_State               R    Refer to Table 10.

[6:0]   EVENT2_IDENTIFIER[6:0] R

FIFO_3 Register 0x05

Table 13. FIFO_3 Bit Descriptions

Bits    Name                       R/W  Description
                                        Refer to Table 10.
7       Event3_State               R    Refer to Table 10.

[6: 0]  EVENT3_IDENTIFIER[6:0] R

FIFO_4 Register 0x06

Table 14. FIFO_4 Bit Descriptions

Bits    Name                       R/W  Description
                                        Refer to Table 10.
7       Event4_State               R    Refer to Table 10.

[6:0]   EVENT4_IDENTIFIER[6:0] R

FIFO_5 Register 0x07

Table 15. FIFO_5 Bit Descriptions

Bits    Name                       R/W  Description
                                        Refer to Table 10.
7       Event5_State               R    Refer to Table 10.

[6:0]   EVENT5_IDENTIFIER[6:0] R

FIFO_6 Register 0x08

Table 16. FIFO_6 Bit Descriptions

Bits    Name                       R/W  Description
                                        Refer to Table 10.
7       Event6_State               R    Refer to Table 10.

[6:0]   EVENT6_IDENTIFIER[6:0] R

FIFO_7 Register 0x09

Table 17. FIFO_7 Bit Descriptions

Bits    Name                       R/W  Description
                                        Refer to Table 10.
7       Event7_State               R    Refer to Table 10.

[6:0]   EVENT7_IDENTIFIER[6:0] R

FIFO_8 Register 0x0A

Table 18. FIFO_8 Bit Descriptions

Bits    Name                       R/W  Description
                                        Refer to Table 10.
7       Event8_State               R    Refer to Table 10.

[6:0]   EVENT8_IDENTIFIER[6:0] R

FIFO_9 Register 0x0B

Table 19. FIFO_9 Bit Descriptions

Bits    Name                       R/W  Description
                                        Refer to Table 10.
7       Event9_State               R    Refer to Table 10.

[6:0]   EVENT9_IDENTIFIER[6:0] R

                                        Rev. B | Page 25 of 52
ADP5589                                                          Data Sheet

FIFO_10 Register 0x0C

Table 20. FIFO_10 Bit Descriptions

Bits   Name                         R/W  Description
                                         Refer to Table 10.
7      Event10_State                R    Refer to Table 10.

[6:0]  EVENT10_IDENTIFIER[6:0] R

FIFO_11 Register 0x0D

Table 21. FIFO_11 Bit Descriptions

Bits   Name                         R/W  Description
                                         Refer to Table 10.
7      Event11_State                R    Refer to Table 10.

[6:0]  EVENT11_IDENTIFIER[6:0] R

FIFO_12 Register 0x0E

Table 22. FIFO_12 Bit Descriptions

Bits   Name                         R/W  Description
                                         Refer to Table 10.
7      Event12_State                R    Refer to Table 10.

[6:0]  EVENT12_IDENTIFIER[6:0] R

FIFO_13 Register 0x0F

Table 23. FIFO_13 Bit Descriptions

Bits   Name                         R/W  Description
                                         Refer to Table 10.
7      Event13_State                R    Refer to Table 10.

[6:0]  EVENT13_IDENTIFIER[6:0] R

FIFO_14 Register 0x10

Table 24. FIFO_14 Bit Descriptions

Bits   Name                         R/W  Description
                                         Refer to Table 10.
7      Event14_State                R    Refer to Table 10.

[6: 0] EVENT14_IDENTIFIER[6:0] R

FIFO_15 Register 0x11

Table 25. FIFO_15 Bit Descriptions

Bits   Name                         R/W  Description
                                         Refer to Table 10.
7      Event15_State                R    Refer to Table 10.

[6: 0] EVENT15_IDENTIFIER[6:0] R

FIFO_16 Register 0x12

Table 26. FIFO_16 Bit Descriptions

Bits   Name                         R/W  Description
                                         Refer to Table 10.
7      Event16_State                R    Refer to Table 10.

[6: 0] EVENT16_IDENTIFIER[6:0] R

                                         Rev. B | Page 26 of 52
Data Sheet                                                                                ADP5589

GPI_INT_STAT_A Register 0x13

Table 27. GPI_INT_STAT_A Bit Descriptions

Bits    Name                  R/W Description

7       GPI_8_INT             R  0 = no interrupt.

                                 1 = interrupt due to GPI_8 (R7 pin). Cleared on read.

6       GPI_7_INT             R  0 = no interrupt.

                                 1 = interrupt due to GPI_7 (R6 pin). Cleared on read.

5       GPI_6_INT             R  0 = no interrupt.

                                 1 = interrupt due to GPI_6 (R5 pin). Cleared on read.

4       GPI_5_INT             R  0 = no interrupt.

                                 1 = interrupt due to GPI_5 (R4 pin). Cleared on read.

3       GPI_4_INT             R  0 = no interrupt.

                                 1 = interrupt due to GPI_4 (R3 pin). Cleared on read.

2       GPI_3_INT             R  0 = no interrupt.

                                 1 = interrupt due to GPI_3 (R2 pin). Cleared on read.

1       GPI_2_INT             R  0 = no interrupt.

                                 1 = interrupt due to GPI_2 (R1 pin). Cleared on read.

0       GPI_1_INT             R  0 = no interrupt.

                                 1 = interrupt due to GPI_1 (R0 pin). Cleared on read.

GPI_INT_STAT_B Register 0x14

Table 28. GPI_INT_STAT_B Bit Descriptions

Bits    Name                  R/W Description

7       GPI_16_INT            R  0 = no interrupt.

                                 1 = interrupt due to GPI_16 (C7 pin). Cleared on read.

6       GPI_15_INT            R  0 = no interrupt.

                                 1 = interrupt due to GPI_15 (C6 pin). Cleared on read.

5       GPI_14_INT            R  0 = no interrupt.

                                 1 = interrupt due to GPI_14 (C5 pin). Cleared on read.

4       GPI_13_INT            R  0 = no interrupt.

                                 1 = interrupt due to GPI_13 (C4 pin). Cleared on read.

3       GPI_12_INT            R  0 = no interrupt.

                                 1 = interrupt due to GPI_12 (C3 pin). Cleared on read.

2       GPI_11_INT            R  0 = no interrupt.

                                 1 = interrupt due to GPI_11 (C2 pin). Cleared on read.

1       GPI_10_INT            R  0 = no interrupt.

                                 1 = interrupt due to GPI_10 (C1 pin). Cleared on read.

0       GPI_9_INT             R  0 = no interrupt.

                                 1 = interrupt due to GPI_9 (C0 pin). Cleared on read.

GPI_INT_STAT_C Register 0x15

Table 29. GPI_INT_STAT_C Bit Descriptions

Bits    Name                  R/W Description

[7: 3]                           Reserved.

2       GPI_19_INT            R  0 = no interrupt.

                                 1 = interrupt due to GPI_19 (C10 pin). Cleared on read.

1       GPI_18_INT            R  0 = no interrupt.

                                 1 = interrupt due to GPI_18 (C9 pin). Cleared on read.

0       GPI_17_INT            R  0 = no interrupt.

                                 1 = interrupt due to GPI_17 (C8 pin). Cleared on read.

                                               Rev. B | Page 27 of 52
ADP5589                                                              Data Sheet

GPI_STATUS_A Register 0x16

Table 30. GPI_STATUS_A Bit Descriptions

Bits    Name                R/W Description

7       GPI_8_STAT          R  0 = GPI_8 (R7 pin) is low.

                               1 = GPI_8 (R7 pin) is high.

6       GPI_7_STAT          R  0 = GPI_7 (R6 pin) is low.

                               1 = GPI_7 (R6 pin) is high.

5       GPI_6_STAT          R  0 = GPI_6 (R5 pin) is low.

                               1 = GPI_6 (R5 pin) is high.

4       GPI_5_STAT          R  0 = GPI_5 (R4 pin) is low.

                               1 = GPI_5 (R4 pin) is high.

3       GPI_4_STAT          R  0 = GPI_4 (R3 pin) is low.

                               1 = GPI_4 (R3 pin) is high.

2       GPI_3_STAT          R  0 = GPI_3 (R2 pin) is low.

                               1 = GPI_3 (R2 pin) is high.

1       GPI_2_STAT          R  0 = GPI_2 (R1 pin) is low.

                               1 = GPI_2 (R1 pin) is high.

0       GPI_1_STAT          R  0 = GPI_1 (R0 pin) is low.

                               1 = GPI_1 (R0 pin) is high.

GPI_STATUS_B Register 0x17

Table 31. GPI_STATUS_B Bit Descriptions

Bits    Name                R/W Description

7       GPI_16_STAT         R  0 = GPI_16 (C7 pin) is low.

                               1 = GPI_16 (C7 pin) is high.

6       GPI_15_STAT         R  0 = GPI_15 (C6 pin) is low.

                               1 = GPI_15 (C6 pin) is high.

5       GPI_14_STAT         R  0 = GPI_14 (C5 pin) is low.

                               1 = GPI_14 (C5 pin) is high.

4       GPI_13_STAT         R  0 = GPI_13 (C4 pin) is low.

                               1 = GPI_13 (C4 pin) is high.

3       GPI_12_STAT         R  0 = GPI_12 (C3 pin) is low.

                               1 = GPI_12 (C3 pin) is high.

2       GPI_11_STAT         R  0 = GPI_11 (C2 pin) is low.

                               1 = GPI_11 (C2 pin) is high.

1       GPI_10_STAT         R  0 = GPI_10 (C1 pin) is low.

                               1 = GPI_10 (C1 pin) is high.

0       GPI_9_STAT          R  0 = GPI_9 (C0 pin) is low.

                               1 = GPI_9 (C0 pin) is high.

GPI_STATUS_C Register 0x18

Table 32. GPI_STATUS_C Bit Descriptions

Bits    Name                R/W Description

[7: 3]                         Reserved.

2       GPI_19_STAT         R  0 = GPI_19 (C10 pin) is low.

                               1 = GPI_19 (C10 pin) is high.

1       GPI_18_STAT         R  0 = GPI_18 (C9 pin) is low.

                               1 = GPI_18 (C9 pin) is high.

0       GPI_17_STAT         R  0 = GPI_17 (C8 pin) is low.

                               1 = GPI_17 (C8 pin) is high.

                                             Rev. B | Page 28 of 52
Data Sheet                                                                   ADP5589

RPULL_CONFIG_A Register 0x19

Table 33. RPULL_CONFIG_A Bit Descriptions

Bits    Name  R/W Description

[7:6]   R3_PULL_CFG R/W 00 = enable 300 k pull-up.

                              01 = enable 300 k pull-down.

                              10 = enable 100 k pull-up.

                              11 = disable all pull-up/pull-down resistors.

[5:4]   R2_PULL_CFG R/W 00 = enable 300 k pull-up.

                              01 = enable 300 k pull-down.

                              10 = enable 100 k pull-up.

                              11 = disable all pull-up/pull-down resistors.

[3:2]   R1_PULL_CFG R/W 00 = enable 300 k pull-up.

                              01 = enable 300 k pull-down.

                              10 = enable 100 k pull-up.

                              11 = disable all pull-up/pull-down resistors.

[1: 0]  R0_PULL_CFG R/W 00 = enable 300 k pull-up.

                              01 = enable 300 k pull-down.

                              10 = enable 100 k pull-up.

                              11 = disable all pull-up/pull-down resistors.

ADP5589AC_Z-00-R7, ADP5589AC_Z-01-R7 Default = 0000 0000

ADP5589AC_Z-02-R7 Default = 0100 0001

RPULL_CONFIG_B Register 0x1A

Table 34. RPULL_CONFIG_B Bit Descriptions

Bits    Name  R/W Description

[7 :6]  R7_PULL_CFG R/W 00 = enable 300 k pull-up.

                              01 = enable 300 k pull-down.

                              10 = enable 100 k pull-up.

                              11 = disable all pull-up/pull-down resistors.

[5: 4]  R6_PULL_CFG R/W 00 = enable 300 k pull-up.

                              01 = enable 300 k pull-down.

                              10 = enable 100 k pull-up.

                              11 = disable all pull-up/pull-down resistors.

[3: 2]  R5_PULL_CFG R/W 00 = enable 300 k pull-up.

                              01 = enable 300 k pull-down.

                              10 = enable 100 k pull-up.

                              11 = disable all pull-up/pull-down resistors.

[1: 0]  R4_PULL_CFG R/W 00 = enable 300 k pull-up.

                              01 = enable 300 k pull-down.

                              10 = enable 100 k pull-up.

                              11 = disable all pull-up/pull-down resistors.

ADP5589AC_Z-00-R7, ADP5589AC_Z-01-R7 Default = 0000 0000

ADP5589AC_Z-02-R7 Default = 0000 0001

                                           Rev. B | Page 29 of 52
ADP5589                                                                               Data Sheet

RPULL_CONFIG_C Register 0x1B

Table 35. RPULL_CONFIG_C Bit Descriptions

Bits    Name         R/W Description

[7 :6]  C3_PULL_CFG  R/W 00 = enable 300 k pull-up.

                                       01 = enable 300 k pull-down.

                                       10 = enable 100 k pull-up.

                                       11 = disable all pull-up/pull-down resistors.

[5: 4]  C2_PULL_CFG  R/W 00 = enable 300 k pull-up.

                                       01 = enable 300 k pull-down.

                                       10 = enable 100 k pull-up.

                                       11 = disable all pull-up/pull-down resistors.

[3: 2]  C1_PULL_CFG  R/W 00 = enable 300 k pull-up.

                                       01 = enable 300 k pull-down.

                                       10 = enable 100 k pull-up.

                                       11 = disable all pull-up/pull-down resistors.

[1: 0]  C0_PULL_CFG  R/W 00 = enable 300 k pull-up.

                                       01 = enable 300 k pull-down.

                                       10 = enable 100 k pull-up.

                                       11 = disable all pull-up/pull-down resistors.

RPULL_CONFIG_D Register 0x1C

Table 36. RPULL_CONFIG_D Bit Descriptions

Bits    Name         R/W Description

[7: 6]  C7_PULL_CFG  R/W 00 = enable 300 k pull-up.

                                       01 = enable 300 k pull-down.

                                       10 = enable 100 k pull-up.

                                       11 = disable all pull-up/pull-down resistors.

[5:4]   C6_PULL_CFG  R/W 00 = enable 300 k pull-up.

                                       01 = enable 300 k pull-down.

                                       10 = enable 100 k pull-up.

                                       11 = disable all pull-up/pull-down resistors.

[3: 2]  C5_PULL_CFG  R/W 00 = enable 300 k pull-up.

                                       01 = enable 300 k pull-down.

                                       10 = enable 100 k pull-up.

                                       11 = disable all pull-up/pull-down resistors.

[1: 0]  C4_PULL_CFG  R/W 00 = enable 300 k pull-up.

                                       01 = enable 300 k pull-down.

                                       10 = enable 100 k pull-up.

                                       11 = disable all pull-up/pull-down resistors.

ADP5589AC_Z-00-R7, ADP5589AC_Z-01-R7 Default = 0000 0000

ADP5589AC_Z-02-R7 Default = 0001 0001

                                           Rev. B | Page 30 of 52
Data Sheet                                                                                                 ADP5589

RPULL_CONFIG_E Register 0x1D

Table 37. RPULL_CONFIG_E Bit Descriptions

Bits    Name          R/W Description

[7: 6]                                 Reserved.

[5:4]   C10_PULL_CFG  R/W 00 = enable 300 k pull-up.

                                       01 = enable 300 k pull-down.

                                       10 = enable 100 k pull-up.

                                       11 = disable all pull-up/pull-down resistors.

[3: 2]  C9_PULL_CFG   R/W 00 = enable 300 k pull-up.

                                       01 = enable 300 k pull-down.

                                       10 = enable 100 k pull-up.

                                       11 = disable all pull-up/pull-down resistors.

[1: 0]  C8_PULL_CFG   R/W 00 = enable 300 k pull-up.

                                       01 = enable 300 k pull-down.

                                       10 = enable 100 k pull-up.

                                       11 = disable all pull-up/pull-down resistors.

ADP5589AC_Z-00-R7, ADP5589AC_Z-01-R7 Default = 0000 0000

ADP5589AC_Z-02-R7 Default = 0000 0100

GPI_INT_LEVEL_A Register 0x1E

Table 38. GPI_INT_LEVEL_A Bit Descriptions

Bits    Name          R/W Description

7       GPI_8_INT_LEVEL R/W 0 = GPI_8 interrupt is active low.

                               1 = GPI_8 interrupt is active high.

6       GPI_7_INT_LEVEL R/W 0 = GPI_7 interrupt is active low.

                               1 = GPI_7 interrupt is active high.

5       GPI_6_INT_LEVEL R/W 0 = GPI_6 interrupt is active low.

                               1 = GPI_6 interrupt is active high.

4       GPI_5_INT_LEVEL R/W 0 = GPI_5 interrupt is active low.

                               1 = GPI_5 interrupt is active high.

3       GPI_4_INT_LEVEL R/W 0 = GPI_4 interrupt is active low.

                               1 = GPI_4 interrupt is active high.

2       GPI_3_INT_LEVEL R/W 0 = GPI_3 interrupt is active low.

                               1 = GPI_3 interrupt is active high.

1       GPI_2_INT_LEVEL R/W 0 = GPI_2 interrupt is active low.

                               1 = GPI_2 interrupt is active high.

0       GPI_1_INT_LEVEL R/W 0 = GPI_1 interrupt is active low (GPI_1_INT is set whenever R0 is low).

                               1 = GPI_1 interrupt is active high (GPI_1_INT is set whenever R0 is high).

                                                  Rev. B | Page 31 of 52
ADP5589                                                                                  Data Sheet

GPI_INT_LEVEL_B Register 0x1F

Table 39. GPI_INT_LEVEL_B Bit Descriptions

Bits    Name  R/W Description

7       GPI_16_INT_LEVEL R/W 0 = GPI_16 interrupt is active low.

                               1 = GPI_16 interrupt is active high.

6       GPI_15_INT_LEVEL R/W 0 = GPI_15 interrupt is active low.

                               1 = GPI_15 interrupt is active high.

5       GPI_14_INT_LEVEL R/W 0 = GPI_14 interrupt is active low.

                               1 = GPI_14 interrupt is active high.

4       GPI_13_INT_LEVEL R/W 0 = GPI_13 interrupt is active low.

                               1 = GPI_13 interrupt is active high.

3       GPI_12_INT_LEVEL R/W 0 = GPI_12 interrupt is active low.

                               1 = GPI_12 interrupt is active high.

2       GPI_11_INT_LEVEL R/W 0 = GPI_11 interrupt is active low.

                               1 = GPI_11 interrupt is active high.

1       GPI_10_INT_LEVEL R/W 0 = GPI_10 interrupt is active low.

                               1 = GPI_10 interrupt is active high.

0       GPI_9_INT_LEVEL R/W 0 = GPI_9 interrupt is active low.

                               1 = GPI_9 interrupt is active high.

GPI_INT_LEVEL_C Register 0x20

Table 40. GPI_INT_LEVEL_C Bit Descriptions

Bits    Name  R/W Description

[7: 3]                         Reserved.

2       GPI_19_INT_LEVEL R/W 0 = GPI_19 interrupt is active low.

                               1 = GPI_19 interrupt is active high.

1       GPI_18_INT_LEVEL R/W 0 = GPI_18 interrupt is active low.

                               1 = GPI_18 interrupt is active high.

0       GPI_17_INT_LEVEL R/W 0 = GPI_17 interrupt is active low.

                               1 = GPI_17 interrupt is active high.

GPI_EVENT_EN_A Register 0x21

Table 41. GPI_EVENT_EN_A Bit Descriptions

Bits    Name  R/W Description

7       GPI_8_EVENT_EN R/W 0 = disable GPI events.

                               1 = allow GPI 8 activity to generate events on the FIFO.

6       GPI_7_EVENT_EN R/W 0 = disable GPI events.

                               1 = allow GPI 7 activity to generate events on the FIFO.

5       GPI_6_EVENT_EN R/W 0 = disable GPI events.

                               1 = allow GPI 6 activity to generate events on the FIFO.

4       GPI_5_EVENT_EN R/W 0 = disable GPI events.

                               1 = allow GPI 5 activity to generate events on the FIFO.

3       GPI_4_EVENT_EN R/W 0 = disable GPI events.

                               1 = allow GPI 4 activity to generate events on the FIFO.

2       GPI_3_EVENT_EN R/W 0 = disable GPI events.

                               1 = allow GPI 3 activity to generate events on the FIFO.

1       GPI_2_EVENT_EN R/W 0 =disable GPI events.

                               1 = allow GPI 2 activity to generate events on the FIFO.

0       GPI_1_EVENT_EN R/W 0 = disable GPI events.

                               1 = allow GPI 1 activity to generate events on the FIFO.

                               GPIs in this mode are considered FIFO events and can be used for unlock purposes.

                               GPI activity in this mode causes EVENT_INT interrupts.

                               GPIs in this mode do not generate GPI_INT interrupts.

                                            Rev. B | Page 32 of 52
Data Sheet                                                                               ADP5589

GPI_EVENT_EN_B Register 0x22

Table 42. GPI_EVENT_EN_B Bit Descriptions

Bits    Name          R/W Description

7       GPI_16_EVENT_EN R/W 0 = disable GPI events.

                              1 = allow GPI 16 activity to generate events on the FIFO.

6       GPI_15_EVENT_EN R/W 0 = disable GPI events.

                              1 = allow GPI 15 activity to generate events on the FIFO.

5       GPI_14_EVENT_EN R/W 0 = disable GPI events.

                              1 = allow GPI 14 activity to generate events on the FIFO.

4       GPI_13_EVENT_EN R/W 0 = disable GPI events.

                              1 = allow GPI 13 activity to generate events on the FIFO.

3       GPI_12_EVENT_EN R/W 0 = disable GPI events.

                              1 = allow GPI 12 activity to generate events on the FIFO.

2       GPI_11_EVENT_EN R/W 0 = disable GPI events.

                              1 = allow GPI 11 activity to generate events on the FIFO.

1       GPI_10_EVENT_EN R/W 0 = disable GPI events.

                              1 = allow GPI 10 activity to generate events on the FIFO.

0       GPI_9_EVENT_EN R/W 0 = disable GPI events.

                              1 = allow GPI 9 activity to generate events on the FIFO.

GPI_EVENT_EN_C Register 0x23

Table 43. GPI_EVENT_EN_C Bit Descriptions

Bits    Name          R/W Description

[7: 3]                        Reserved.

2       GPI_19_EVENT_EN R/W 0 = disable GPI events.

                              1 = allow GPI 19 activity to generate events on the FIFO.

1       GPI_18_EVENT_EN R/W 0 = disable GPI events.

                              1 = allow GPI 18 activity to generate events on the FIFO.

0       GPI_17_EVENT_EN R/W 0 = disable GPI events.

                              1 = allow GPI 17 activity to generate events on the FIFO.

GPI_INTERRUPT_EN_A Register 0x24

Table 44. GPI_INTERRUPT_EN_A Bit Descriptions

Bits    Name          R/W Description

7       GPI_8_INT_EN  R/W 0 = GPI_8_INT is disable.

                              1 = GPI_8_INT enable. Assert the GPI_INT bit (Register 0x01, Bit 1) if GPI_8_INT is set and the GPI
                              interrupt condition is met.

6       GPI_7_INT_EN  R/W 0 = GPI_7_INT is disable.

                              1 = GPI_7_INT enable. Assert the GPI_INT bit (Register 0x01, Bit 1) if GPI_7_INT is set and the GPI
                              interrupt condition is met.

5       GPI_6_INT_EN  R/W 0 = GPI_6_INT is disable.

                              1 = GPI_6_INT enable. Assert the GPI_INT bit (Register 0x01, Bit 1) if GPI_6_INT is set and the GPI
                              interrupt condition is met.

4       GPI_5_INT_EN  R/W 0 = GPI_5_INT is disable.

                              1 = GPI_5_INT enable. Assert the GPI_INT bit (Register 0x01, Bit 1) if GPI_5_INT is set and the GPI

                              interrupt condition is met.

3       GPI_4_INT_EN  R/W 0 = GPI_4_INT is disable.

                              1 = GPI_4_INT enable. Assert the GPI_INT bit (Register 0x01, Bit 1) if GPI_4_INT is set and the GPI
                              interrupt condition is met.

2       GPI_3_INT_EN  R/W 0 = GPI_3_INT is disable.

                              1 = GPI_3_INT enable. Assert the GPI_INT bit (Register 0x01, Bit 1) if GPI_3_INT is set and the GPI
                              interrupt condition is met.

1       GPI_2_INT_EN  R/W 0 = GPI_2_INT is disable.

                              1 = GPI_2_INT enable. Assert the GPI_INT bit (Register 0x01, Bit 1) if GPI_2_INT is set and the GPI
                              interrupt condition is met.

                                               Rev. B | Page 33 of 52
ADP5589                                                                Data Sheet

0       GPI_1_INT_EN  R/W 0 = GPI_1_INT is disable.

                      1 = GPI_1_INT enable. Assert the GPI_INT bit (Register 0x01, Bit 1) if GPI_2_INT is set and the GPI

                      interrupt condition is met.

GPI_INTERRUPT_EN_B Register 0x25

Table 45. GPI_INTERRUPT_EN_B Bit Descriptions

Bits    Name          R/W Description

7       GPI_16_INT_EN R/W 0 = GPI_16_INT is disabled.

                      1 = GPI_16_INT enable. Assert the GPI_INT bit (Register 0x01, Bit 1) if GPI_16_INT is set and the GPI
                      interrupt condition is met.

6       GPI_15_INT_EN R/W 0 = GPI_15_INT is disabled.

                      1 = GPI_15_INT enable. Assert the GPI_INT bit (Register 0x01, Bit 1) if GPI_15_INT is set and the GPI
                      interrupt condition is met.

5       GPI_14_INT_EN R/W 0 = GPI_14_INT is disabled.

                      1 = GPI_14_INT enable. Assert the GPI_INT bit (Register 0x01, Bit 1) if GPI_14_INT is set and the GPI
                      interrupt condition is met.

4       GPI_13_INT_EN R/W 0 = GPI_13_INT is disabled.

                      1 = GPI_13_INT enable. Assert the GPI_INT bit (Register 0x01, Bit 1) if GPI_13_INT is set and the GPI
                      interrupt condition is met.

3       GPI_12_INT_EN R/W 0 = GPI_12_INT is disabled.

                      1 = GPI_12_INT enable. Assert the GPI_INT bit (Register 0x01, Bit 1) if GPI_12_INT is set and the GPI
                      interrupt condition is met.

2       GPI_11_INT_EN R/W 0 = GPI_11_INT is disabled.

                      1 = GPI_11_INT enable. Assert the GPI_INT bit (Register 0x01, Bit 1) if GPI_11_INT is set and the GPI

                      interrupt condition is met.

1       GPI_10_INT_EN R/W 0 = GPI_10_INT is disabled.

                      1 = GPI_10_INT enable. Assert the GPI_INT bit (Register 0x01, Bit 1) if GPI_10_INT is set and the GPI
                      interrupt condition is met.

0       GPI_9_INT_EN R/W 0 = GPI_9_INT is disabled.

                      1 = GPI_9_INT enable. Assert the GPI_INT bit (Register 0x01, Bit 1) if GPI_9_INT is set and the GPI
                      interrupt condition is met.

GPI_INTERRUPT_EN_C Register 0x26

Table 46. GPI_INTERRUPT_EN_C Bit Descriptions

Bits    Name          R/W Description

[7: 3]                Reserved.

2       GPI_19_INT_EN R/W 0 = GPI_19_INT is disabled.

                      1 = GPI_19_INT enable. Assert the GPI_INT bit (Register 0x01, Bit 1) if GPI_19_INT is set and the GPI
                      interrupt condition is met.

1       GPI_18_INT_EN R/W 0 = GPI_18_INT is disabled.

                      1 = GPI_18_INT enable. Assert the GPI_INT bit (Register 0x01, Bit 1) if GPI_18_INT is set and the GPI
                      interrupt condition is met.

0       GPI_17_INT_EN R/W 0 = GPI_17_INT is disabled.

                      1 = GPI_17_INT enable. Assert the GPI_INT bit (Register 0x01, Bit 1) if GPI_17_INT is set and the GPI
                      interrupt condition is met.

                                               Rev. B | Page 34 of 52
Data Sheet                                                         ADP5589

DEBOUNCE_DIS_A Register 0x27

Table 47. DEBOUNCE_DIS_A Bit Descriptions

Bits  Name  R/W Description

7     GPI_8_DEB_DIS R/W 0 = debounce enabled on GPI 8.

                              1 = debounce disabled on GPI 8.

6     GPI_7_DEB_DIS R/W 0 = debounce enabled on GPI 7.

                              1 = debounce disabled on GPI 7.

5     GPI_6_DEB_DIS R/W 0 = debounce enabled on GPI 6.

                              1 = debounce disabled on GPI 6.

4     GPI_5_DEB_DIS R/W 0 = debounce enabled on GPI 5.

                              1 = debounce disabled on GPI 5.

3     GPI_4_DEB_DIS R/W 0 = debounce enabled on GPI 4.

                              1 = debounce disabled on GPI 4.

2     GPI_3_DEB_DIS R/W 0 = debounce enabled on GPI 3.

                              1 = debounce disabled on GPI 3.

1     GPI_2_DEB_DIS R/W 0 = debounce enabled on GPI 2.

                              1 = debounce disabled on GPI 2.

0     GPI_1_DEB_DIS R/W 0 = debounce enabled on GPI 1.

                              1 = debounce disabled on GPI 1.

DEBOUNCE_DIS_B Register 0x28

Table 48. DEBOUNCE_DIS_B Bit Descriptions

Bits  Name  R/W Description

7     GPI_16_DEB_DIS R/W 0 = debounce enabled on GPI 16.

                              1 = debounce disabled on GPI 16.

6     GPI_15_DEB_DIS R/W 0 = debounce enabled on GPI 15.

                              1 = debounce disabled on GPI 15.

5     GPI_14_DEB_DIS R/W 0 = debounce enabled on GPI 14.

                              1 = debounce disabled on GPI 14.

4     GPI_13_DEB_DIS R/W 0 = debounce enabled on GPI 13.

                              1 = debounce disabled on GPI 13.

3     GPI_12_DEB_DIS R/W 0 = debounce enabled on GPI 12.

                              1 = debounce disabled on GPI 12.

2     GPI_11_DEB_DIS R/W 0 = debounce enabled on GPI 11.

                              1 = debounce disabled on GPI 11.

1     GPI_10_DEB_DIS R/W 0 = debounce enabled on GPI 10.

                              1 = debounce disabled on GPI 10.

0     GPI_9_DEB_DIS R/W 0 = debounce enabled on GPI 9.

                              1 = debounce disabled on GPI 9.

                                           Rev. B | Page 35 of 52
ADP5589                                                            Data Sheet

DEBOUNCE_DIS_C Register 0x29

Table 49. DEBOUNCE_DIS_C Bit Descriptions

Bits   Name        R/W Description

[7:3]                         Reserved.

2      GPI_19_DEB_DIS R/W 0 = debounce enabled on GPI 19.

                              1 = debounce disabled on GPI 19.

1      GPI_18_DEB_DIS R/W 0 = debounce enabled on GPI 18.

                              1 = debounce disabled on GPI 18.

0      GPI_17_DEB_DIS R/W 0 = debounce enabled on GPI 17.

                              1 = debounce disabled on GPI 17.

GPO_DATA_OUT_A Register 0x2A

Table 50. GPO_DATA_OUT_A Bit Descriptions

Bits   Name        R/W Description

7      GPO_8_DATA  R/W 0 = low.

                              1 = high.

6      GPO_7_DATA  R/W 0 = low.

                              1 = high.

5      GPO_6_DATA  R/W 0 = low.

                              1 = high.

4      GPO_5_DATA  R/W 0 = low.

                              1 = high.

3      GPO_4_DATA  R/W 0 = low.

                              1 = high.

2      GPO_3_DATA  R/W 0 = low.

                              1 = high.

1      GPO_2_DATA  R/W 0 = low.

                              1 = high.

0      GPO_1_DATA  R/W 0 = low.

                              1 = high.

GPO_DATA_OUT_B Register 0x2B

Table 51. GPO_DATA_OUT_B Bit Descriptions

Bits   Name        R/W Description

7      GPO_16_DATA R/W 0 = low.

                              1 = high.

6      GPO_15_DATA R/W 0 = low.

                              1 = high.

5      GPO_14_DATA R/W 0 = low.

                              1 = high.

4      GPO_13_DATA R/W 0 = low.

                              1 = high.

3      GPO_12_DATA R/W 0 = low.

                              1 = high.

2      GPO_11_DATA R/W 0 = low.

                              1 = high.

1      GPO_10_DATA R/W 0 = low.

                              1 = high.

0      GPO_9_DATA  R/W 0 = low.

                              1 = high.

                                           Rev. B | Page 36 of 52
Data Sheet                                                             ADP5589

GPO_DATA_OUT_C Register 0x2C

Table 52. GPO_DATA_OUT_C Bit Descriptions

Bits    Name  R/W Description

[7: 3]                        Reserved.

2       GPO_19_DATA R/W 0 = low.

                              1 = high.

1       GPO_18_DATA R/W 0 = low.

                              1 = high.

0       GPO_17_DATA R/W 0 = low.

                              1 = high.

GPO_OUT_MODE_A Register 0x2D

Table 53. GPO_OUT_MODE_A Bit Descriptions

Bits    Name  R/W Description

7       GPO_8_OUT_MODE R/W 0 = push/pull.

                              1 = open drain.

6       GPO_7_OUT_MODE R/W 0 = push/pull.

                              1 = open drain.

5       GPO_6_OUT_MODE R/W 0 = push/pull.

                              1 = open drain.

4       GPO_5_OUT_MODE R/W 0 = push/pull.

                              1 = open drain.

3       GPO_4_OUT_MODE R/W 0 = push/pull.

                              1 = open drain.

2       GPO_3_OUT_MODE R/W 0 = push/pull.

                              1 = open drain.

1       GPO_2_OUT_MODE R/W 0 = push/pull.

                              1 = open drain.

0       GPO_1_OUT_MODE R/W 0 = push/pull.

                              1 = open drain.

GPO_OUT_MODE_B Register 0x2E

Table 54. GPO_OUT_MODE_B Bit Descriptions

Bits    Name  R/W Description

7       GPO_16_OUT_MODE R/W 0 = push/pull.

                              1 = open drain.

6       GPO_15_OUT_MODE R/W 0 = push/pull.

                              1 = open drain.

5       GPO_14_OUT_MODE R/W 0 = push/pull.

                              1 = open drain.

4       GPO_13_OUT_MODE R/W 0 = push/pull.

                              1 = open drain.

3       GPO_12_OUT_MODE R/W 0 = push/pull.

                              1 = open drain.

2       GPO_11_OUT_MODE R/W 0 = push/pull.

                              1 = open drain.

1       GPO_10_OUT_MODE R/W 0 = push/pull.

                              1 = open drain.

0       GPO_9_OUT_MODE R/W 0 = push/pull.

                              1 = open drain.

                                               Rev. B | Page 37 of 52
ADP5589                                                                  Data Sheet

GPO_OUT_MODE_C Register 0x2F

Table 55. GPO_OUT_MODE_C Bit Descriptions

Bits    Name         R/W Description

[7: 3]                          Reserved.

2       GPO_19_DIR   R/W 0 = push/pull.

                                1 = open drain.

1       GPO_18_DIR   R/W 0 = push/pull.

                                1 = open drain.

0       GPO_17_DIR   R/W 0 = push/pull.

                                1 = open drain.

GPIO_DIRECTION_A Register 0x30

Table 56. GPIO_DIRECTION_A Bit Descriptions

Bits    Name         R/W Description

7       GPIO_8_DIR   R/W 0 = GPIO 8 is an input.

                                1 = GPIO 8 is an output.

6       GPIO_7_DIR   R/W 0 = GPIO 7 is an input.

                                1 = GPIO 7 is an output.

5       GPIO_6_DIR   R/W 0 = GPIO 6 is an input.

                                1 = GPIO 6 is an output.

4       GPIO_5_DIR   R/W 0 = GPIO 5 is an input.

                                1 = GPIO 5 is an output.

3       GPIO_4_DIR   R/W 0 = GPIO 4 is an input.

                                1 = GPIO 4 is an output.

2       GPIO_3_DIR   R/W 0 = GPIO 3 is an input.

                                1 = GPIO 3 is an output.

1       GPIO_2_DIR   R/W 0 = GPIO 2 is an input.

                                1 = GPIO 2 is an output.

0       GPIO_1_DIR   R/W 0 = GPIO 1 is an input.

                                1 = GPIO 1 is an output.

GPIO_DIRECTION_B Register 0x31

Table 57. GPIO_DIRECTION_B Bit Descriptions

Bits    Name         R/W Description

7       GPIO_16_DIR  R/W 0 = GPIO 16 is an input.

                                1 = GPIO 16 is an output.

6       GPIO_15_DIR  R/W 0 = GPIO 15 is an input.

                                1 = GPIO 15 is an output.

5       GPIO_14_DIR  R/W 0 = GPIO 14 is an input.

                                1 = GPIO 14 is an output.

4       GPIO_13_DIR  R/W 0 = GPIO 13 is an input.

                                1 = GPIO 13 is an output.

3       GPIO_12_DIR  R/W 0 = GPIO 12 is an input.

                                1 = GPIO 12 is an output.

2       GPIO_11_DIR  R/W 0 = GPIO 11 is an input.

                                1 = GPIO 11 is an output.

1       GPIO_10_DIR  R/W 0 = GPIO 10 is an input.

                                1 = GPIO 10 is an output.

0       GPIO_9_DIR   R/W 0 = GPIO 9 is an input.

                                1 = GPIO 9 is an output.

                                                 Rev. B | Page 38 of 52
Data Sheet                                                                                   ADP5589

GPIO_DIRECTION_C Register 0x32

Table 58. GPIO_DIRECTION_C Bit Descriptions

Bits   Name                   R/W Description

[7:3]                               Reserved.

2      GPIO_19_DIR            R/W 0 = GPIO 19 is an input.

                                    1 = GPIO 19 is an output.

1      GPIO_18_DIR            R/W 0 = GPIO 18 is an input.

                                    1 = GPIO 18 is an output.

0      GPIO_17_DIR            R/W 0 = GPIO 17 is an input.

                                    1 = GPIO 17 is an output.

UNLOCK1 Register 0x33

Table 59. UNLOCK1 Bit Descriptions

Bits   Name                   R/W   Description

7      UNLOCK1_STATE          R/W   Defines which state the first unlock event should be
                                    For key events:
[6:0]  UNLOCK1[6:0]           R/W   0 = not applicable; releases not used for unlock.
                                    1 = press is used as unlock event.
                                    For GPIs and logic outputs configured for FIFO updates:
                                    0 = inactive event used as reset condition.
                                    1 = active event used as reset condition.

                                    Defines the first event that must be detected to unlock the keypad after LOCK_EN has been set.

UNLOCK2 Register 0x34

Table 60. UNLOCK2 Bit Descriptions

Bits   Name                   R/W   Description

7      UNLOCK2_STATE          R/W   Defines which state the second unlock event should be.
                                    For key events:
[6:0]  UNLOCK2[6:0]           R/W   0 = not applicable; releases not used for unlock.
                                    1 = press is used as unlock event.
                                    For GPIs and logic outputs configured for FIFO updates:
                                    0 = inactive event used as reset condition.
                                    1 = active event used as reset condition.

                                    Defines the second event that must be detected to unlock the keypad after LOCK_EN has been set.

EXT_LOCK_EVENT Register 0x35

Table 61. EXT_LOCK_EVENT Bit Descriptions

Bits   Name                   R/W Description

7      EXT_LOCK_STATE         R/W Defines which state the lock event should be.

                                    For key events:

                                    0 = not applicable; releases not used for unlock.

                                    1 = press is used as unlock event.

                                    For GPIs and logic outputs configured for FIFO updates:

                                    0 = inactive event used as reset condition.

                                    1 = active event used as reset condition.

[6:0]  EXT_LOCK_EVENT[6:0] R/W Defines an event that can lock the keypad.

                                    When this event is detected, LOCK_INT is set.

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UNLOCK_TIMERS Register 0x36

Table 62. UNLOCK_TIMERS Bit Descriptions

Bits    Name                         R/W   Description

[7: 3]  INT_MASK_TIMER[4:0]          R/W   If the keypad is locked and this timer is set, any key event (or GPI/logic event
                                           programmed to FIFO update) is allowed to generate an EVENT_INT interrupt. This timer
[2: 0]  UNLOCK_TIMER[2:0]            R/W   then begins counting, and no further events generate an interrupt until this timer has
                                           expired (or both unlock events have occurred).
                                           00000 = disabled.
                                           00001 = 1 sec.
                                           00010 = 2 sec.
                                           11110 = 30 sec.
                                           11111 = 31 sec.

                                           Defines the time in which the second unlock event must occur after the first unlock
                                           event has occurred. If the second unlock event does not occur within this time (or any
                                           other event occurs), the keypad goes back to full lock mode.
                                           000 = disabled.
                                           001 = 1 sec.
                                           010 = 2 sec.
                                           011 = 3 sec.
                                           100 = 4 sec.
                                           101 = 5 sec.
                                           110 = 6 sec.
                                           111 = 7 sec.

LOCK_CFG Register 0x37

Table 63. LOCK_CFG Bit Descriptions

Bits    Name                         R/W   Description
                                           Reserved.
[7:1]                                      Enable the lock function.

0       LOCK_EN                      R/W

RESET1_EVENT_A Register 0x38

Table 64. RESET1_EVENT_A Bit Descriptions

Bits    Name                         R/W   Description

7       RESET1_EVENT_A Level         R/W   Defines which level the first reset event should be.
                                           For key events:
[6:0]   RESET1_EVENT_A[6:0]          R/W   0 = not applicable; releases not used for reset generation.
                                           1 = press is used as reset event.
                                           For GPIs and logic outputs configured for FIFO updates:
                                           0 = inactive event used as reset condition.
                                           1 = active event used as reset condition.

                                           Defines an event that can be used to generate the RESET1 signal.
                                           Up to three events can be defined for generating the RESET1 signal, using
                                           RESET1_EVENT_A[6:0], RESET1_EVENT_B[6:0], and RESET1_EVENT_C[6:0].
                                           If one of the registers is 0, that register is not used for reset generation.
                                           All reset events must be detected at the same time to trigger the reset.

RESET1_EVENT_B Register 0x39

Table 65. RESET1_EVENT_B Bit Descriptions

Bits    Name                         R/W   Description
                                           Defines which level the second reset event should be.
7       RESET1_EVENT_B Level         R/W   Defines an event that can be used to generate the RESET1 signal.

[6: 0]  RESET1_EVENT_B[6:0]          R/W

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Data Sheet                                                                                                   ADP5589

RESET1_EVENT_C Register 0x3A

Table 66. RESET1_EVENT_C Bit Descriptions

Bits    Name                          R/W  Description
                                           Defines which level the third reset event should be.
7       RESET1_EVENT_B Level          R/W  Defines an event that can be used to generate the RESET1 signal.

[6: 0]  RESET1_EVENT_C[6:0]           R/W

RESET2_EVENT_A Register 0x3B

Table 67. RESET2_EVENT_A Bit Descriptions

Bits    Name                          R/W  Description

7       RESET1_EVENT_B Level          R/W  Defines which level the first reset event should be.
                                           For key events:
[6:0]   RESET2_EVENT_A[6:0]           R/W  0 = not applicable; releases not used for reset generation.
                                           1 = press is used as reset event.
                                           For GPIs and logic outputs configured for FIFO updates:
                                           0 = inactive event used as reset condition.
                                           1 = active event used as reset condition.

                                           Defines an event that can be used to generate the RESET2 signal.
                                           Up to two events can be defined for generating the RESET2 signal, using
                                           RESET2_EVENT_A[6:0] and RESET2_EVENT_B[6:0].
                                           If one of the registers is 0, that register is not used for reset generation. All reset events
                                           must be detected at the same time to trigger the reset.

RESET2_EVENT_B Register 0x3C

Table 68. RESET2_EVENT_B Bit Descriptions

Bits    Name                          R/W  Description
                                           Defines which level the second reset event should be.
7       RESET1_EVENT_B Level          R/W  Defines an event that can be used to generate the RESET2 signal.

[6:0]   RESET2_EVENT_B[6:0]           R/W

RESET_CFG Register 0x3D

Table 69. RESET_CFG Bit Descriptions

Bits    Name                          R/W  Description

7       RESET2_POL                    R/W  Sets the polarity of RESET2.
                                           0 = RESET2 is active low.
6       RESET1_POL                    R/W  1 = RESET2 is active high.

5       RST_PASSTHRU_EN               R/W  Sets the polarity of RESET1.
                                           0 = RESET1 is active low.
[4:2] RESET_TRIGGER_TIME[2:0] R/W          1 = RESET1 is active high.

                                           Allows the RST pin to override (OR with) the RESET1signal.
                                           Function not applicable to RESET2.

                                           Defines the length of time that the reset events must be active before a reset signal is
                                           generated.
                                           All events must be active at the same time for the same duration. Parameter common
                                           to both RESET1 and RESET2.
                                           000 = immediate.
                                           001 = 1.0 sec.
                                           010 = 1.5 sec.
                                           011 = 2.0 sec.
                                           100 = 2.5 sec.
                                           101 = 3.0 sec.
                                           110 = 3.5 sec.
                                           111 = 4.0 sec.

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ADP5589                                                                                         Data Sheet

Bits   Name                            R/W Description

[1:0] RESET_PULSE_WIDTH[1:0] R/W Defines the pulse width of the reset signals.

                                          Parameter common to both RESET1 and RESET2.
                                          00 = 500 s.

                                          01 = 1 ms.

                                          10 = 2 ms.

                                          11 = 10 ms.

ADP5589AC_Z-00-R7, ADP5589AC_Z-02-R7 Default = 0000 0000

ADP5589AC_Z-01-R7 Default = 0010 0000

PWM_OFFT_LOW Register 0x3E

Table 70. PWM_OFFT_LOW Bit Descriptions

Bits Name                              R/W Description

[7: 0] PWM_OFFT_LOW_BYTE[7:0] R/W Lower eight bits of PWM off time.

PWM_OFFT_HIGH Register 0x3F

Table 71. PWM_OFFT_HIGH Bit Descriptions

Bits Name                              R/W Description

[7: 0] PWM_OFFT_HIGH_BYTE[7:0] R/W Upper eight bits of PWM off time.

PWM_ONT_LOW Register 0x40

Table 72. PWM_ONT_LOW Bit Descriptions

Bits Name                    R/W Description

[7:0] PWM_ONT_LOW_BYTE[7:0] R/W Lower eight bits of PWM on time.

PWM_ONT_HIGH Register 0x41

Table 73. PWM_ONT_HIGH Bit Descriptions

Bits Name                    R/W Description

[7:0] PWM_ONT_HIGH_BYTE[7:0] R/W Upper eight bits of PWM on time. Note that updated PWM times are not latched until this
                                                           byte is written to. PWM count times are referenced from the internal oscillator. The fastest
                                                           oscillator setting is 500 kHz (1 s increments). Therefore, maximum on/off time is
                                                               1 s (216 -1) = 65.5 ms

                                       This gives PWM frequencies from 500 kHz down to 7.6 Hz.

PWM_CFG Register 0x42

Table 74. PWM_CFG Bit Descriptions

Bits   Name                  R/W       Description
                                       Reserved.
[7:3]                                  AND the internally generated PWM signal with an externally supplied PWM signal (C6).
                                       Defines PWM mode.
2      PWM_IN_AND            R/W       0 = continuous.
                                       1 = one shot.
1      PWM_MODE              R/W       If a one-shot is performed, the PWM_EN bit is automatically cleared.
                                       If a second one-shot must be performed, the user must set PWM_EN again.
0      PWM_EN                R/W       Enable PWM generator.

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Data Sheet                                                                                              ADP5589

CLOCK_DIV_CFG Register 0x43

Table 75. CLOCK_DIV_CFG Bit Descriptions

Bits    Name                 R/W Description

7                                       Reserved.

6       CLK_INV              R/W Inverts the divided down clock signal.

[5: 1]  CLK_DIV[4:0]         R/W Defines the divide down scale of the externally supplied clock.
                                      00000 = divide by 1 (pass-through).

                                        00001 = divide by 2.

                                        00010 = divide by 3.

                                        00011 = divide by 4.

                                        11111 = divide by 32.

0       CLK_DIV_EN           R/W Enables the clock divider circuit to divide down the externally supplied clock signal.

LOGIC_1_CFG Register 0x44

Table 76. LOGIC_1_CFG Bit Descriptions

Bits    Name                 R/W        Description

7                                       Reserved.

6       LY1_INV              R/W        0 = LY1 output not inverted before passing into Logic Block 1.
                                        1 = inverts output LY1 from Logic Block 1.
5       LC1_INV              R/W
                                        0 = LC1 input not inverted before passing into Logic Block 1.
4       LB1_INV              R/W        1 = inverts input LC1 before passing it into Logic Block 1.

3       LA1_INV              R/W        0 = LB1 input not inverted before passing into Logic Block 1.
                                        1 = inverts input LB1 before passing it into Logic Block 1.
[2: 0]  LOGIC1_SEL[2:0]      R/W
                                        0 = LA1 input not inverted before passing into Logic Block 1.
                                        1 = inverts input LA1 before passing it into Logic Block 1.

                                        Configures the digital mux for Logic Block 1.
                                        000 = off/disable.
                                        001 = AND1.
                                        010 = OR1.
                                        011 = XOR1.
                                        100 = FF1.
                                        101 = IN_LA1.
                                        110 = IN_LB1.
                                        111 = IN_LC1.

LOGIC_2_CFG Register 0x45

Table 77. LOGIC_2_CFG Bit Descriptions

Bits    Name                 R/W Description

7       LY1_CASCADE          R/W 0 = use Input LA2 for Logic Block 2.

                                        1 = use Output LY1 from Logic Block 1 instead of LA2 as the input for Logic Block 2.

                                        The R0 pin can be used as GPIO or key when cascade is in use.

6       LY2_INV              R/W 0 = LY2 input not inverted before passing into Logic Block 2.

                                        1 = inverts Output LY2 from Logic Block 2.

5       LC2_INV              R/W 0 = LC2 input not inverted before passing into Logic Block 2.

                                        1 = inverts Input LC2 before passing it into Logic Block 2.

4       LB2_INV              R/W 0 = LB2 input not inverted before passing into Logic Block 2.

                                        1 = inverts Input LB2 before passing it into Logic Block 2.

3       LA2_INV              R/W 0 = LA2 input not inverted before passing into Logic Block 2.

                                        1 = inverts Input LA2 before passing it into Logic Block 2.

                                                   Rev. B | Page 43 of 52
ADP5589                                                                                          Data Sheet

Bits    Name                 R/W Description
[2: 0]  LOGIC2_SEL[2:0]
                             R/W Configures the digital mux for Logic Block 2.
                                      000 = off/disable.
                                      001 = AND2.
                                      010 = OR2.
                                      011 = XOR2.
                                      100 = FF2.
                                      101 = IN_LA2.
                                      110 = IN_LB2.
                                      111 = IN_LC2.

LOGIC_FF_CFG Register 0x46

Table 78. LOGIC_FF_CFG Bit Descriptions

Bits    Name                 R/W Description

[7: 4]                       R/W Reserved.

3       FF2_SET              R/W 0 = FF2 not set in Logic Block 2.

                                         1 = set FF2 in Logic Block 2.

2       FF2_CLR              R/W 0 = FF2 not cleared in Logic Block 2.

                                         1 = clear FF2 in Logic Block 2.

1       FF1_SET              R/W 0 = FF1 not set in Logic Block 1.

                                         1 = set FF1 in Logic Block 1.

0       FF1_CLR              R/W 0 = FF1 not cleared in Logic Block 1.

                                         1 = clear FF1 in Logic Block 1.

LOGIC_INT_EVENT_EN Register 0x47

Table 79. LOGIC_INT_EVENT_EN Bit Descriptions

Bits    Name                 R/W Description

[7: 6]                       R/W Reserved.

5       LY2_DBNC_DIS         R/W 0 = output of Logic Block 2 is debounced before entering the event/interrupt block.

                                         1 = output of Logic Block 2 is not debounced before entering the event/interrupt block. Use
                                         with caution because glitches may generate interrupts prematurely.

4       LOGIC2_EVENT_EN      R/W 0 = LY2 cannot generate interrupt.

                                         1 = allow LY2 activity to generate events on the FIFO.

3       LOGIC2_INT_LEVEL     R/W Configure the logic level of LY2 that generates an interrupt.

                                         0 = LY2 is active low.
                                         1 = LY2 is active high.

2       LY1_DBNC_DIS         R/W 0 = output of Logic Block 1 is debounced before entering the event/interrupt block.
                                      1 = output of Logic Block 1 is not debounced before entering the event/interrupt block. Use
                                      with caution because glitches may generate interrupts prematurely.

1       LOGIC1_EVENT_EN      R/W 0 = LY1 cannot generate interrupt.

                                         1 = allow LY1 activity to generate events on the FIFO.

0       LOGIC1_INT_LEVEL     R/W Configure the logic level of LY1 that generates an interrupt.

                                         0 = LY1 is active low.

                                         1 = LY1 is active high.

POLL_TIME_CFG Register 0x48

Table 80. POLL_TIME_CFG Bit Descriptions

Bits    Name                R/W Description

[7: 2]                            Reserved.

[1: 0]  KEY_POLL_TIME[1:0] R/W Configure time between consecutive scan cycles.

                                  00 = 10 ms.

                                  01 = 20 ms.

                                  10 = 30 ms.

                                  11 = 40 ms.

                                               Rev. B | Page 44 of 52
Data Sheet                                                                                        ADP5589

PIN_CONFIG_A Register 0x49

Table 81. PIN_CONFIG_A Bit Descriptions

Bits    Name                R/W Description

7       R7_CONFIG           R/W 0 = GPIO 8.

                            1 = Row 7.

6       R6_CONFIG           R/W 0 = GPIO 7.

                            1 = Row 6.

5       R5_CONFIG           R/W 0 = GPIO 6.

                            1 = Row 5.

4       R4_CONFIG           R/W 0 = GPIO 5 (see R4_EXTEND_CFG in PIN_CONFIG_D Register 0x4C

                            Table 84 for alternate configuration, RESET1).

                            1 = Row 4.

3       R3_CONFIG           R/W 0 = GPIO 4 (see R3_EXTEND_CFG[1:0] in PIN_CONFIG_D Register 0x4C

                            Table 84 for alternate configuration, LC1/PWM_OUT/CLK_OUT).

                            1 = Row 3.

2       R2_CONFIG           R/W 0 = GPIO 3.

                            1 = Row 2.

1       R1_CONFIG           R/W 0 = GPIO 2.

                            1 = Row 1.

0       R0_CONFIG           R/W 0 = GPIO 1 (see R0_EXTEND_CFG in PIN_CONFIG_D Register 0x4C

                            Table 84 for alternate configuration, LY1).

                            1 = Row 0.

PIN_CONFIG_B Register 0x4A

Table 82. PIN_CONFIG_B Bit Descriptions

Bits    Name                R/W Description

7       C7_CONFIG           R/W 0 = GPIO 16.

                            1 = Column 7.

6       C6_CONFIG           R/W 0 = GPIO 15 (see C6_EXTEND_CFG in PIN_CONFIG_D Register 0x4C

                            Table 84 for alternate configuration, LC2).

                            1 = Column 6.

5       C5_CONFIG           R/W 0 = GPIO 14.

                            1 = Column 5.

4       C4_CONFIG           R/W 0 = GPIO 13 (see C4_EXTEND_CFG in PIN_CONFIG_D Register 0x4C

                            Table 84 for alternate configuration, RESET2).

                            1 = Column 4.

3       C3_CONFIG           R/W 0 = GPIO 12.

                            1 = Column 3.

2       C2_CONFIG           R/W 0 = GPIO 11.

                            1 = Column 2.

1       C1_CONFIG           R/W 0 = GPIO 10.

                            1 = Column 1.

0       C0_CONFIG           R/W 0 = GPIO 9.

                            1 = Column 0.

PIN_CONFIG_C Register 0x4B

Table 83. PIN_CONFIG_C Bit Descriptions

Bits    Name                R/W Description

[7: 3]                      Reserved.

2       C10_CONFIG          R/W 0 = GPIO 19.

                            1 = Column 10.

1       C9_CONFIG           R/W 0 = GPIO 18 (see C9_EXTEND_CFG in PIN_CONFIG_D Register 0x4C

                            Table 84 for alternate configuration, LY2).

                            1 = Column 9.

0       C8_CONFIG           R/W 0 = GPIO 17.

                            1 = Column 8.

                                              Rev. B | Page 45 of 52
ADP5589                                                                                                           Data Sheet

PIN_CONFIG_D Register 0x4C

Table 84. PIN_CONFIG_D Bit Descriptions

Bits   Name                  R/W Description

7      PULL_SELECT           R/W 0 = 300 k used for row pull-up during key scanning.

                                       1 = 100 k used for row pull-up during key scanning.

6      C4_EXTEND_CFG         R/W 0 = C4 remains configured as GPIO 13.

                                       1 = C4 reconfigured as RESET2 output.

5      R4_EXTEND_CFG         R/W 0 = R4 remains configured as GPIO 5.

                                       1 = R4 reconfigured as RESET1 output.

4      C6_EXTEND_CFG         R/W 0 = C6 remains configured as GPIO 15.

                                       1 = C6 reconfigured as LC2 input for Logic Block 2.

[3:2]  R3_EXTEND_CFG[1:0] R/W 00 = R3 remains configured as GPIO 4.

                                       01 = R3 reconfigured as LC1 input for Logic Block 1.

                                       10 = R3 reconfigured as PWM_OUT/CLK_OUT outputs from PWM and clock divider blocks.

                                       11 = unused.

1      C9_EXTEND_CFG         R/W 0 = C9 remains configured as GPIO 18.

                                       1 = C9 reconfigured as LY2 output from Logic Block 2.

0      R0_EXTEND_CFG         R/W 0 = R0 remains configured as GPIO 1.

                                       1 = R0 reconfigured as LY1 output from Logic Block 1.

ADP5589AC_Z-00-R7, ADP5589AC_Z-02-R7 Default = 0000 0000

ADP5589AC_Z-01-R7 Default = 0010 0000

GENERAL_CFG_B Register 0x4D

Table 85. GENERAL_CFG_B Bit Descriptions

Bits   Name                  R/W Description

7      OSC_EN                R/W 0 = disable internal 1 MHz oscillator.
                                      1 = enable internal 1 MHz oscillator.

[6:5]  CORE_FREQ[1:0]        R/W Sets the input clock frequency fed from the base 1 MHz oscillator to the digital core. Slower
                                      frequencies result in less IDD. However, key and GPI scan times increase.
                                      00 = 50 kHz.
                                      01 = 100 kHz.
                                      10 = 200 kHz.
                                      11 = 500 kHz.

4      LCK_TRK_LOGIC         R/W 0 = allow logic outputs (programmed for FIFO updates) to be tracked on the FIFO if the keypad is

                                       locked.

                                       1 = do not track.

3      LCK_TRK_GPI           R/W 0 = allow GPIs (programmed for FIFO updates) to be tracked on the FIFO if the keypad is locked.
                                      1 = do not track.

2                                      Unused

1      INT_CFG               R/W Configure the behavior of the INT pin if the user tries to clear it while an interrupt is pending.

                                       0 = INT pin remains asserted if an interrupt is pending.

                                       1 = INT pin deasserts for 50 s and reasserts if an interrupt is pending.

0      RST_CFG               R/W Configure the response ADP5589 has to the RST pin.

                                       0 = ADP5589 resets if RST is low.

                                       1 = ADP5589 does not reset if RST is low.

                                                          Rev. B | Page 46 of 52
Data Sheet                                                                        ADP5589

INT_EN Register 0x4E

Table 86. INT_EN Bit Descriptions

Bits    Name          R/W          Description
                                   Reserved.
[7: 6]                             0 = Logic 2 interrupt is disabled.
                                   1 = assert the INT pin if LOGIC2_INT is set.
5       LOGIC2_IEN    R/W
                                   0 = Logic 1 interrupt is disabled.
4       LOGIC1_IEN    R/W          1 = assert the INT pin if LOGIC1_INT is set.

3       LOCK_IEN      R/W          0 = lock interrupt is disabled.
                                   1 = assert the INT pin if LOCK_INT is set.
2       OVRFLOW_IEN   R/W
                                   0 = overflow interrupt is disabled.
1       GPI_IEN       R/W          1 = assert the INT pin if OVRFLOW_INT is set.

0       EVENT_IEN     R/W          0 = GPI interrupt is disabled.
                                   1 = assert the INT pin if GPI_INT is set.

                                   0 = event interrupt is disabled.
                                   1 = assert the INT pin if EVENT_INT is set.

                                   Rev. B | Page 47 of 52
ADP5589                                                                                                                                   Data Sheet
APPLICATION DIAGRAM

                                                                                  VDD

                     HOST PROCESSOR          INT
                                             RST
                                             SCL
                                             SDA

VDD

            KP/LOGIC1 OUTPUT/GPI/GPO                                 SDA       SCL RST VDD
            KP/LOGIC1 INPUT/GPI/GPO
                                                                                                                               ADP5589
            KP/LOGIC1 INPUT/GPI/GPO
            KP/LOGIC1 INPUT/GPI/GPO/PWM/CLK                                I2C    UVLO                                         OSCILLATOR
            KP/RESET1 OUTPUT/GPI/GPO                                 INTERFACE    POR

      1 2 3 4 5 6 7 8 9 10 11                     R0
     12 13 14 15 16 17 18 19 20 21 22
     23 24 25 26 27 28 29 30 31 32 33             R1                              KEY SCAN
     34 35 36 37 38 39 40 41 42 43 44
     45 46 47 48 49 50 51 52 53 54 55             R2                              AND
     56 57 58 59 60 61 62 63 64 65 66                                             DECODE
     67 68 69 70 71 72 73 74 75 76 77             R3
     78 79 80 81 82 83 84 85 86 87 88                                                                                            INT
                                                  R4                              GPI SCAN

                                                  R5                              AND
                                                                                  DECODE
                                                  R6

                                                  R7                              LOGIC1
                                                                                  LOGIC2
                                                  C10

                                                  C9                      I/O                                                  REGISTERS

                                                  C8                      CONFIG

                                                  C7                              CLK DIV

                                                  C6

                                                  C5                              PWM

                                                  C4

                                                  C3                              RESET1
                                                                                  GEN
                                                  C2

                                                  C1                              RESET2
                                                                                  GEN
                                                  C0

                                                                                                                          GND              09714-030

                                     Figure 31. Typical Configuration

                                             Rev. B | Page 48 of 52
Data Sheet                                                                                                                                                                      ADP5589

OUTLINE DIMENSIONS                                                           3.60                                   0.25                   PIN 1                            Package Option
                                                                             3.50 SQ                                0.20                   INDICATOR                        CP-24-11
                                                                     PIN 1   3.40                                   0.15                                                    CP-24-11
                                                            INDICATOR                                                                           2.30                        CP-24-11
                                                                            TOP VIEW              0.40          19                 24           2.20 SQ                     CB-25-5
                                                                     0.80                         BSC        18                         1       2.10                        CB-25-5
                                                                     0.75                                                                                                   CB-25-5
                                                                     0.70                                                 EXPOSED
                                                            SEATING                                                          PAD
                                                               PLANE
                                                                                                             13                       6

                                                                                                  0.50              12             7       0.20 MIN

                                                                                                  0.40              BOTTOM VIEW

                                                                                                  0.30                    FOR PROPER CONNECTION OF
                                                                                                                          THE EXPOSED PAD, REFER TO
                                                                                                   0.05 MAX               THE PIN CONFIGURATION AND
                                                                                                   0.02 NOM               FUNCTION DESCRIPTIONS
                                                                                                                          SECTION OF THIS DATA SHEET.

                                                                                                  COPLANARITY
                                                                                                         0.08

                                                                                                  0.203 REF

                                                                                      COMPLIANT TO JEDEC STANDARDS MO-220-WFFE.                               04-13-2012-A

                                                                            Figure 32. 24-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
                                                                                       3.5 mm 3.5 mm Body, Very Very Thin Quad
                                                                                                           (CP-24-11)
                                                                                              Dimensions shown in millimeters

                                                                            2.030                                         54 32 1
                                                                            1.990 SQ
                                                                            1.950

                                BALL A1                                                                       1.60                                         A
                            IDENTIFIER                                                                        REF                                          B
                                                                                                             0.40                                          C
                                                              TOP VIEW                                       REF                                           D
                                                                (BALL SIDE DOWN)                                                                           E

                                                                                                                          BOTTOM VIEW
                                                                                                                           (BALL SIDE UP)

                             0.560                                          SIDE VIEW                   COPLANARITY
                             0.500                                                                      0.05
                             0.440                                                         0.300
                                                                                           0.260        0.230
                            SEATING                                                        0.220        0.200
                              PLANE                                                                     0.170

                                                                                                                                                              11-02-2012-A

                                                                            Figure 33. 25-Ball Wafer Level Chip Scale Package [WLCSP]
                                                                                                         (CB-25-5)

                                                                                           Dimensions shown in millimeters

ORDERING GUIDE

Model1                      Temperature Range                               Package Description
                                                                            24-Lead Lead Frame Chip Scale Package[LFCSP_WQ]
ADP5589ACPZ-00-R7 -40C to +85C                                            24-Lead Lead Frame Chip Scale Package[LFCSP_WQ]
                                                                            24-Lead Lead Frame Chip Scale Package[LFCSP_WQ]
ADP5589ACPZ-01-R7 -40C to +85C                                            25-Ball Wafer Level Chip Scale Package[WLCSP]
                                                                            25-Ball Wafer Level Chip Scale Package[WLCSP]
ADP5589ACPZ-02-R7 -40C to +85C                                            25-Ball Wafer Level Chip Scale Package[WLCSP]
                                                                            Evaluation Board
ADP5589ACBZ-00-R7 -40C to +85C

ADP5589ACBZ-01-R7 -40C to +85C

ADP5589ACBZ-02-R7 -40C to +85C

ADP5589CP-EVALZ

1 Z = RoHS Compliant Part.

                                                                                                  Rev. B | Page 49 of 52
ADP5589                          Data Sheet
NOTES

         Rev. B | Page 50 of 52
Data Sheet                          ADP5589
NOTES

            Rev. B | Page 51 of 52
ADP5589                                                                                                           Data Sheet
NOTES

I2C refers to a communications protocol originally developed by Philips Semiconductors (now NXP Semiconductors).

20112013 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.

                                                                      D09714-0-1/13(B)

                                                                                        Rev. B | Page 52 of 52
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