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ADN4600ACPZ

器件型号:ADN4600ACPZ
器件类别:热门应用    无线/射频/通信   
厂商名称:Analog Devices Inc.
标准:
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器件描述

Analog & Digital Crosspoint ICs 4.25 Gbps 8 x 8

参数
产品属性属性值
Product AttributeAttribute Value
制造商:
Manufacturer:
Analog Devices Inc.
产品种类:
Product Category:
Analog & Digital Crosspoint ICs
RoHS:YES
系列:
Series:
ADN4600
产品:
Product:
Digital Crosspoint Switches
Configuration:16 x 16
数据速率:
Data Rate:
4.25 Gb/s
Input Type:CML
输出类型:
Output Type:
CML
工作电源电压:
Operating Supply Voltage:
1.8 V to 3.3 V
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 85 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
LFCSP-64
封装:
Packaging:
Tray
高度:
Height:
0.83 mm
长度:
Length:
9 mm
Supply Type:Dual
宽度:
Width:
9 mm
商标:
Brand:
Analog Devices
Development Kit:ADN4600-EVALZ
Maximum Dual Supply Voltage:3.6 V
Minimum Dual Supply Voltage:1.7 V, 3 V
Moisture Sensitive:Yes
产品类型:
Product Type:
Analog & Digital Crosspoint ICs
工厂包装数量:
Factory Pack Quantity:
260
子类别:
Subcategory:
Communication & Networking ICs
电源电压-最大:
Supply Voltage - Max:
3.3 V
电源电压-最小:
Supply Voltage - Min:
1.8 V
单位重量:
Unit Weight:
2.717330 oz

ADN4600ACPZ器件文档内容

                                                                                                                                    4.25 Gbps, 8 × 8,

                                                                                                           Asynchronous Crosspoint Switch

Data Sheet                                                                                                                                            ADN4600

FEATURES                                                                                                              FUNCTIONAL BLOCK DIAGRAM

Full 8 × 8 crossbar connectivity                                                                                                                   ADN4600

Fully buffered signal path supports multicast and broadcast

operation                                                                                                             RECEIVE       CROSSPOINT        TRANSMIT

                                                                                                                      EQUALIZATION  ARRAY          PRE-EMPHASIS

Optimized for dc to 4.25 Gbps data                                                                         IP[7:0]                                                    OP[7:0]

Programmable receive equalization                                                                                             EQ                      PE

                                                                                                           IN[7:0]                                                    ON[7:0]

Compensates for up to 30 in. of FR4 @ 4.25 Gbps

Programmable transmit pre-emphasis/de-emphasis                                                             ADDR[1:0]

Compensates for up to 30 in. of FR4 @ 4.25 Gbps                                                            SCL

                                                                                                           SDA                      CONTROL LOGIC

Flexible 1.8 V to 3.3 V core supply                                                                        RESETB                                                                   07061-001

Per lane positive/negative (P/N) pair inversion for routing ease

Low power: 125 mW/channel at 4.25 Gbps                                                                                              Figure 1.

DC- or ac-coupled differential CML inputs

Programmable CML output levels

50 Ω on-chip termination

−40°C to +85°C temperature range operation

Supports 8b10b, scrambled or uncoded nonreturn-to-zero

(NRZ) data

I2C control interface

Package: 64-lead LFCSP

APPLICATIONS

1×, 2×, 4× FibreChannel

XAUI

Gigabit Ethernet over backplane

10GBase-CX4

InfiniBand®

50 Ω cables

GENERAL DESCRIPTION                                                                                        The ADN4600 nonblocking switch core implements an 8 × 8

The ADN4600 is an asynchronous, nonblocking crosspoint                                                     crossbar and supports independent channel switching through the

switch with eight differential PECL-/CML-compatible inputs                                                 I2C control interface. Every channel implements an asynchronous

with programmable equalization and eight differential CML                                                  path supporting NRZ data rates from dc to 4.25 Gbps. Each

outputs with programmable output levels and pre-emphasis or                                                channel is fully independent of other channels. The ADN4600

de-emphasis. The operation of this device is optimized for NRZ                                             has low latency and very low channel-to-channel skew.

data at rates up to 4.25 Gbps.                                                                             The main application for the ADN4600 is to support switching

The receive inputs provide programmable equalization with                                                  on the backplane, line card, or cable interface sides of serial links.

nine settings to compensate for up to 30 in. of FR4 and                                                    The ADN4600 is packaged in a 9 mm × 9 mm, 64-lead LFCSP

programmable pre-emphasis with seven settings to compensate                                                package and operates from −40°C to +85°C.

for up to 30 in. of FR4 at 4.25 Gbps.

Rev. B                                      Document Feedback

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Trademarks and registered trademarks are the property of their respective owners.                          Technical Support                              www.analog.com
ADN4600                                                                                                    Data Sheet

TABLE OF CONTENTS

Features .............................................................................................. 1  Typical Performance Characteristics ..............................................8

Applications....................................................................................... 1      Theory of Operation ...................................................................... 13

Functional Block Diagram .............................................................. 1                  Introduction ................................................................................ 13

General Description ......................................................................... 1            Receivers ...................................................................................... 13

Revision History ............................................................................... 2         Switch Core ................................................................................. 15

Specifications..................................................................................... 3      Transmitters ................................................................................ 16

Electrical Specifications ............................................................... 3                I2C Control Interface.................................................................. 22

Timing Specifications .................................................................. 5                 PCB Design Guidelines ............................................................. 24

Absolute Maximum Ratings............................................................ 6                     Control Register Map..................................................................... 25

ESD Caution.................................................................................. 6            Package Outline Dimensions ........................................................ 28

Pin Configuration and Function Descriptions............................. 7                                 Ordering Guide .......................................................................... 28

REVISION HISTORY

4/15—Rev. A to Rev. B

Changes to Table 4............................................................................ 7

Updated Outline Dimensions ....................................................... 28

12/12—Rev. 0 to Rev. A

Changes to Table 16........................................................................ 25

Changes to Ordering Guide .......................................................... 28

6/08—Revision 0: Initial Version

                                  Rev. B | Page 2 of 28
Data Sheet                                                                                                                    ADN4600

SPECIFICATIONS

ELECTRICAL SPECIFICATIONS

VCC = 1.8 V, VEE = 0 V, VTTI = VTTO = VCC, RL = 50 Ω, differential output swing = 800 mV p-p differential,  4.25 Gbps,  PRBS 27  −  1,

TA = 25°C, unless otherwise noted.

Table 1.

Parameter                           Conditions                                                  Min         Typ         Max             Unit

DYNAMIC PERFORMANCE

Maximum Data Rate per Channel       In NRZ format                                               4.25                                    Gbps

Deterministic Jitter                Data rate < 4.25 Gbps; BER = 1e − 12                                    30                          ps p-p

Random Jitter                       VCC = 1.8 V                                                             1.5                         ps rms

Residual Deterministic Jitter with  Data rate < 3.25 Gbps; 0 in. to 30 in. FR4                              0.16                        UI

Receive Equalization                Data rate < 4.25 Gbps; 0 in. to 30 in. FR4                              0.20                        UI

Residual Deterministic Jitter with  Data rate < 3.25 Gbps; 0 in. to 30 in. FR4                              0.13                        UI

Transmit Pre-Emphasis               Data rate < 4.25 Gbps; 0 in. to 30 in. FR4                              0.18                        UI

Output Rise/Fall Time               20% to 80%                                                              75                          ps

Channel-to-Channel Skew                                                                                     50                          ps

Propagation Delay                                                                                           1                           ns

OUTPUT PRE-EMPHASIS

Equalization Method                 One-tap programmable pre-emphasis

Maximum Boost                       800 mV p-p output swing                                                 6                           dB

                                    200 mV p-p output swing                                                 12                          dB

Pre-Emphasis Tap Range              Minimum                                                                 2                           mA

                                    Maximum                                                                 12                          mA

INPUT EQUALIZATION

Minimum Boost                       EQBY = 1                                                                1.5                         dB

Maximum Boost                       Maximum boost occurs @ 2.125 GHz                                        22                          dB

Number of Equalization Steps                                                                                8                           Steps

Gain Step Size                                                                                              2.5                         dB

INPUT CHARACTERISTICS

Input Voltage Swing                 Differential, VICM1 = VCC − 0.6 V; VCC = 3.3 V              300                     2000            mV p-p

Input Voltage Range                 Single-ended absolute voltage level, VL minimum                         VEE + 0.4                   V p-p

                                    Single-ended absolute voltage level, VH maximum                         VCC + 0.5                   V p-p

Input Resistance                    Single-ended                                                45          50          55              Ω

Input Return Loss                   Measured at 2.5 GHz                                                     5                           dB

OUTPUT CHARACTERISTICS

Output Voltage Swing                @ dc, differential, PE = 0, default, VCC = 1.8 V            635         740         870             mV p-p

                                    @ dc, differential, PE = 0, default, VCC = 3.3 V                        800                         mV p-p

                                    @ dc, differential, PE = 0, min output level2, VCC = 1.8 V              100                         mV p-p

                                    @ dc, differential, PE = 0, min output level2, VCC = 3.3 V              100                         mV p-p

                                    @ dc, differential, PE = 0, max output level2, VCC = 1.8 V              1300                        mV p-p

                                    @ dc, differential, PE = 0, max output level2, VCC = 3.3 V              1800                        mV p-p

Output Voltage Range                Single-ended absolute voltage level,                                    VCC − 1.1                   V

                                    TxHeadroom = 0; VL min

                                    Single-ended absolute voltage level,                                    VCC + 0.6                   V

                                    TxHeadroom = 0; VH max

                                    Single-ended absolute voltage level,                                    VCC − 1.2                   V

                                    TxHeadroom = 1; VL min

                                    Single-ended absolute voltage level,                                    VCC + 0.6                   V

                                    TxHeadroom = 1; VH max

Output Current                      Minimum output current per channel                                      2                           mA

                                    Maximum output current per channel, VCC = 1.8 V                         21

Output Resistance                   Single ended                                                45          50          55              Ω

Output Return Loss                  Measured at 2.5 GHz                                                     5                           dB

                                                         Rev. B | Page 3 of 28
ADN4600                                                                                                 Data  Sheet

Parameter                                 Conditions                                        Min    Typ  Max   Unit

POWER SUPPLY

Operating Range

VCC                                       VEE = 0 V                                         1.7    1.8  3.6   V

DVCC                                      VEE = 0 V, DVCC ≤ (VCC + 1.3 V)                   3.0    3.3  3.6   V

VTTI                                      (VEE + 0.4 V + 0.5 × VID) < VTTI < (VCC + 0.5 V)  VEE +  1.8  3.6   V

                                                                                            0.4

VTTO                                      (VCC − 1.1 V + 0.5 × VOD) < VTTO < (VCC + 0.5 V)  VCC −  1.8  3.6   V

                                                                                            1.1

Supply Current3

ITTO                                      All outputs enabled                                      63   69    mA

ICC                                       All outputs enabled                                      460  565   mA

IEE                                       All outputs enabled                                      586        mA

ITTO                                      Single channel enabled                                   16   18    mA

ICC                                       Single channel enabled                                   173  214   mA

IEE                                       Single channel enabled                                   205        mA

LOGIC CHARACTERISTICS

Input High (VIH)                          DVCC = 3.3 V                                      2.5               V

Input Low (VIL)                                                                                         1.0   V

Output High (VOH)                                                                           2.5               V

Output Low (VOL)                                                                                        1.0   V

THERMAL CHARACTERISTICS

Operating Temperature Range                                                                 −40         +85   °C

θJA                                                                                                22         °C/W

1 VICM is the input common-mode voltage.

2 Programmable via I2C.

3 Assumes dc-coupled outputs. For ac-coupled outputs, ITTO currents will double.

                                                               Rev. B | Page 4 of 28
Data Sheet                                                                                                                        ADN4600

TIMING SPECIFICATIONS

Table 2. I2C      Timing Parameters

Parameter            Min          Max               Unit         Description

fSCL                 0            400               kHz          SCL clock frequency

tHD;STA              0.6          N/A               s           Hold time for a start condition

tSU;STA              0.6          N/A               s           Setup time for a repeated start condition

tLOW                 1.3          N/A               s           Low period of the SCL clock

tHIGH                0.6          N/A               s           High period of the SCL clock

tHD;DAT              0            N/A               s           Data hold time

tSU;DAT              10           N/A               ns           Data setup time

tr                   1            300               ns           Rise time for both SDA and SCL

tf                   1            300               ns           Fall time for both SDA and SCL

tSU;STO              0.6          N/A               s           Setup time for a stop condition

tBUF                 1            N/A               ns           Bus-free time between a stop and a start condition

CIO                  5            7                 Pf           Capacitance for each I/O pin

I2C Timing Specifications

         SDA

              tf                           tSU:DAT                                                 tHD:STA           tf     tBUF

                          tLOW             tf                    tf

         SCL

                         tHD:STA                          tHIGH      tSU:STA                                tSU:STO                  07061-010

                  S               tHD:DAT                                             Sr                                 P        S

                                                                     Figure 2. I2C Timing Diagram

                                                                     Rev. B | Page 5 of 28
ADN4600                                                                                   Data Sheet

ABSOLUTE MAXIMUM            RATINGS

Table 3.                                                     Stresses at or above those listed under Absolute Maximum

Parameter                   Rating                           Ratings may cause permanent damage to the product. This is a

VCC to VEE                  3.7 V                            stress rating only; functional operation of the product at these

VTTI                        VCC + 0.6 V                      or any other conditions above those indicated in the operational

VTTO                        VCC + 0.6 V                      section of this specification is not implied. Operation beyond

Internal Power Dissipation  4.26 W                           the maximum operating conditions for extended periods may

Differential Input Voltage  2.0 V                            affect product reliability.

Logic Input Voltage         VEE − 0.3 V < VIN < VCC + 0.6 V

Storage Temperature Range   −65°C to +125°C                  ESD CAUTION

Lead Temperature            300°C

                                             Rev. B | Page 6 of 28
Data Sheet                                                                                                                                                 ADN4600

PIN CONFIGURATION AND FUNCTION DESCRIPTIONS

                                                VEE  VCC  VEE  OP0  ON0  VCC  OP1  ON1   VTTO  OP2  ON2  VEE  OP3  ON3  ADDR1  ADDR0

                                                64   63   62   61   60   59   58   57    56    55   54   53   52   51   50     49

                                    RESETB  1   PIN 1                                                                                 48  SCL

                                    VEE     2   INDICATOR                                                                             47  SDA

                                    IN0     3                                                                                         46  VEE

                                    IP0     4                                                                                         45  IP7

                                    VCC     5                                                                                         44  IN7

                                    IN1     6                                                                                         43  VCC

                                    IP1     7                            ADN4600                                                      42  IP6

                                    VTTI    8                            TOP VIEW                                                     41  IN6

                                    IN2     9                            (Not to Scale)                                               40  VTTI

                                    IP2     10                                                                                        39  IP5

                                    VEE     11                                                                                        38  IN5

                                    IN3     12                                                                                        37  VEE

                                    IP3     13                                                                                        36  IP4

                                    DVCC    14                                                                                        35  IN4

                                    VCC     15                                                                                        34  VCC

                                    VEE     16                                                                                        33  VEE

                                                17   18   19   20   21   22   23   24    25    26   27   28   29   30   31     32               07061-002

                                                VEE  VCC  ON7  OP7  VCC  ON6  OP6  VTTO  ON5   OP5  VEE  ON4  OP4  VEE  VCC    VEE

                                    NOTES

                                    1. PAD ON BOTTOM OF PACKAGE MUST BE CONNECTED TO VEE.

                                                     Figure 3. Pin Configuration

Table 4. Pin Function Descriptions

Pin No.             Mnemonic        Type                                 Description

1                   RESETB          Control                              Reset Input (Active Low)

2, 11, 16, 17, 27,  VEE             Power                                Negative Supply

30, 32, 33, 37,

46, 53, 62, 64

3, 6, 9, 12, 35,    IN0 to IN7      I/O                                  High Speed Inputs Complement

38, 41, 44

4, 7, 10, 13, 36,   IP0 to IP7      I/O                                  High Speed Inputs

39, 42, 45

5, 15, 18, 21, 31,  VCC             Power                                Positive Supply

34, 43, 59, 63

8, 40               VTTI            Power                                Input Termination Supply

14                  DVCC            Power                                Digital Positive Supply (3.3 V)

19, 22, 25, 28,     ON7 to ON0      I/O                                  High Speed Outputs Complement

51, 54, 57, 60

20, 23, 26, 29,     OP7 to OP0      I/O                                  High Speed Outputs

52, 55, 58, 61

24, 56              VTTO            Power                                Output Termination Supply

47                  SDA             Control                              I2C Control Interface Data Input/Output

48                  SCL             Control                              I2C Control Interface Clock Input

49                  ADDR0           Control                              I2C Control Interface Address LSB

50                  ADDR1           Control                              I2C Control Interface Address MSB

                    EPAD            Power                                Connect to VEE

                                                               Rev. B | Page 7 of 28
ADN4600                                                                                                                                Data          Sheet

TYPICAL PERFORMANCE CHARACTERISTICS

Figure 5 to Figure 8 were obtained using the standard test circuit shown in Figure 4.

                                2         50Ω CABLES  2                                2     50Ω CABLES  2

           DATA OUT                                        INPUT      OUTPUT

                                                           PIN                    PIN                        50Ω

           PATTERN                                                    ADN4600                                HIGH SPEED

           GENERATOR                                  TP1             AC-COUPLED                        TP2  SAMPLING

                                                                      EVALUATION                             OSCILLOSCOPE

                                                                      BOARD                                                 07061-011

                                          Figure 4. Standard Test Circuit (No Channel)

200mV/DIV                                                                                    200mV/DIV

           50ps/DIV                                        07061-012                                              50ps/DIV                           07061-014

           Figure 5. 3.25 Gbps Input Eye                                                                 Figure 7. 3.25 Gbps Output Eye, No Channel

           (TP1 from Figure 4)                                                                                    (TP2 from Figure 4)

200mV/DIV                                                                                    200mV/DIV

           50ps/DIV                                        07061-013                                              50ps/DIV                           07061-015

           Figure 6. 4.25 Gbps Input Eye                                                                 Figure 8. 4.25 Gbps Output Eye, No Channel

           (TP1 from Figure 4)                                                                                    (TP2 from Figure 4)

                                                                      Rev. B | Page 8 of 28
Data Sheet                                                                                                                                                         ADN4600

Figure 10 to Figure 13 were obtained using     the standard test circuit                 shown in Figure 9.

                          50Ω CABLES                                                50Ω  CABLES                               50Ω CABLES

            DATA OUT   2                    2  FR4 TEST BACKPLANE                2       2       INPUT             OUTPUT  2  2

                                                                                                 PIN               PIN                    50Ω

            PATTERN                            DIFFERENTIAL                                             ADN4600                           HIGH SPEED

            GENERATOR            TP1           STRIPLINE TRACES                          TP2            AC-COUPLED            TP3         SAMPLING

                                               8mils WIDE, 8mils SPACE,                                 EVALUATION                        OSCILLOSCOPE

                                               8mils DIELECTRIC HEIGHT                                  BOARD

                                               TRACE LENGTHS = 30''

                                                                                                                                                        07061-016

            Figure 9. Input Equalization Test Circuit, FR4 (See Figure 5 and Figure 6 for the Reference Eye Diagrams at TP1)

200mV/DIV                                                                                               200mV/DIV

                       50ps/DIV                                       07061-017                                                           50ps/DIV                 07061-019

           Figure 10. 3.25 Gbps Input Eye, 30 Inch FR4 Input Channel                             Figure 12. 3.25 Gbps Output Eye, 30 Inch FR4 Input Channel, Best EQ Setting

            (TP2 from Figure 9)                                                                                               (TP3 from Figure 9)

200mV/DIV                                                                                               200mV/DIV

                       50ps/DIV                                       07061-018                                                           50ps/DIV                 07061-020

           Figure 11. 4.25 Gbps Input Eye, 30 Inch FR4 Input Channel                             Figure 13. 4.25 Gbps Output Eye, 30 Inch FR4 Input Channel, Best EQ Setting

            (TP2 from Figure 9)                                                                                               (TP3 from Figure 9)

                                                                                 Rev. B | Page 9 of 28
ADN4600                                                                                                                                     Data Sheet

Figure 15 to Figure 18 were obtained using     the standard test circuit shown in Figure 14.

                         50Ω CABLES                                  50Ω CABLES                                  50Ω  CABLES

           DATA OUT   2                     2  INPUT  OUTPUT    2                2  FR4 TEST BACKPLANE        2       2

                                               PIN         PIN                                                                50Ω

           PATTERN                             ADN4600                              DIFFERENTIAL                              HIGH SPEED

           GENERATOR            TP1            AC-COUPLED                  TP2      STRIPLINE TRACES                  TP3

                                               EVALUATION                           8mils WIDE, 8mils SPACE,                  SAMPLING

                                                    BOARD                           8mils DIELECTRIC HEIGHT                   OSCILLOSCOPE

                                                                                    TRACE LENGTHS = 30''

                                                                                                                                            07061-021

                                                      Figure 14. Output Pre-Emphasis Test Circuit, FR4

200mV/DIV                                                                                          200mV/DIV

                      50ps/DIV                                  07061-022                                                     50ps/DIV                 07061-024

Figure 15. 3.25 Gbps Output Eye, 30 Inch FR4 Output Channel, PE = 0                 Figure 17. 3.25 Gbps Output Eye, 30 Inch FR4 Output Channel, PE = Best Setting

           (TP3 from Figure 14)                                                                                       (TP3 from Figure 14)

200mV/DIV                                                                                          200mV/DIV

                      50ps/DIV                                  07061-023                                                     50ps/DIV                 07061-025

Figure 16. 4.25 Gbps Output Eye, 30 Inch FR4 Output Channel, PE = 0                 Figure 18. 4.25 Gbps Output Eye, 30 Inch FR4 Output Channel, PE = Best Setting

           (TP3 from Figure 14)                                                                                       (TP3 from Figure 14)

                                                                           Rev. B | Page 10 of 28
Data Sheet                                                                                                                                                                                                ADN4600

Test conditions: VCC = 1.8 V, VEE = 0 V, VTTI = VTTO                                =   VCC, RL         =  50   Ω,  differential                            output swing = 800 mV p-p differential, TA = 25°C,

unless otherwise noted.

                           80                                                                                                                               100

                           70

DETERMINISTIC JITTER (ps)                                                                                                        DETERMINISTIC JITTER (ps)  80

                           60

                           50                                                                                                                               60

                           40

                                                                                                                                                            40                    VCC = 3.3V

                           30

                           20                                                                                                                                         VCC = 1.8V

                                                                                                                                                            20

                           10

                           0                                                                 07061-026                                                      0                                                                    07061-029

                                0                 20                  40                60                                                                  1.0  1.5  2.0         2.5         3.0         3.5               4.0

                                                      DATA RATE (Hz)                                                                                                  INPUT COMMON MODE (V)

                                   Figure 19. Deterministic Jitter vs. Data Rate                                                                                 Figure 22. Deterministic Jitter vs. Input Common Mode

                           100                                                                                                                              100

                           90

(ps)                       80                                                                                                    (ps)                       80

JITTER                     70                                                                                                    JITTER

                           60                                                                                                                               60

DETERMINISTIC              50                                                                                                    DETERMINISTIC

                           40                                                                                                                               40

                           30

                           20                                                                                                                               20

                           10

                           0                                                                 07061-027                                                      0                                                                    07061-030

                                0       0.5           1.0      1.5            2.0       2.5                                                                 1.0  1.5  2.0         2.5         3.0         3.5               4.0

                                             DIFFERENTIAL INPUT SWING (V)                                                                                                         VCC (V)

                                   Figure 20. Deterministic Jitter vs. Input Swing                                                                               Figure 23. Deterministic Jitter vs. Supply Voltage

                           100                                                                                                                              100

DETERMINISTIC JITTER (ps)  80                                                                                                    DETERMINISTIC JITTER (ps)  80

                           60                                                                                                                               60

                                                                                                                                                                                       VCC = 1.8V

                           40                                                                                                                               40

                                                                                                                                                                                              VCC = 3.3V

                           20                                                                                                                               20

                           0                                                                 07061-028                                                      0                                                                    07061-031

                           –60     –40       –20      0    20  40         60        80  100                                                                 1.0  1.5  2.0         2.5         3.0         3.5               4.0

                                                  TEMPERATURE (°C)                                                                                                                VTTO (V)

                                   Figure 21. Deterministic Jitter vs. Temperature                                                                          Figure 24. Deterministic Jitter vs. Output Termination Voltage

                                                                                                        Rev. B  | Page 11 of 28
ADN4600                                                                                                                                               Data                Sheet

                   450000                                                                                        100

                   400000

                   350000                                                                                        90

NUMBER OF SAMPLES  300000

                                                                                                     tR/tF (ps)  80

                   250000                                                                                                          tR/tF

                   200000

                                                                                                                 70

                   150000

                   100000                                                                                        60

                   50000

                   0                                                         07061-032                           50                                                            07061-033

                           –8  –6  –4  –2  0  2         4          6  8  10                                      –60  –40  –20  0         20  40  60                  80  100

                                           JITTER (ps)                                                                          TEMPERATURE (°C)

                               Figure 25. Random Jitter Histogram                                                     Figure 26. Rise Time/Fall Time vs. Temperature

                                                                             Rev. B | Page 12 of 28
Data Sheet                                                                                                                         ADN4600

THEORY OF OPERATION

INTRODUCTION                                                                           inversion function, which allows the user to swap the sign of the

The ADN4600 is an 8 × 8, buffered, asynchronous, 8-channel                             input signal path to eliminate the need for board-level

crosspoint switch that allows fully nonblocking connectivity                           crossovers in the receiver channel.

between its transmitters and receivers. The switch supports                            Table 5 illustrates some, but not all, possible combinations of

multicast and broadcast operation, allowing the ADN4600 to                             input supply voltages.

work in redundancy and port-replication applications.                                  Equalization Settings

                                             ADN4600                                   The ADN4600 receiver incorporates a multizero transfer

                                                                                       function with a continuous time equalizer, providing up to

           RECEIVE           CROSSPOINT      TRANSMIT                                  22 dB of high-frequency boost at 2.25 GHz to compensate for

           EQUALIZATION      ARRAY           PRE-EMPHASIS

IP[7:0]                                                            OP[7:0]             up to 30 in. of FR4 at 4.25 Gbps. The ADN4600 also allows

           EQ                                     PE                                   independent control of the equalizer transfer function on each

IN[7:0]                                                            ON[7:0]

                                                                                       channel through the I2C control interface.

ADDR[1:0]                                                                              In the basic mode of operation, the equalizer transfer function

      SCL                                                                              allows independent control of the boost in two frequency ranges

      SDA                    CONTROL LOGIC

RESETB                                                                      07061-003  for optimal matching with the loss shape of the channel (for

                                                                                       example, the shape due primarily to skin effect or to dielectric

           Figure 27. Simplified Functional Block Diagram                              loss). The total equalizer shape space is reduced to two independent

The ADN4600 offers extensively programmable output levels                              frequency response groups—one optimized for cable and the

and pre-emphasis, as well as a squelch function and the ability                        other optimized for FR4 material. The RX EQ bits of the

to fully disable the device. The receivers integrate a programmable,                   RX[7:0] configuration registers provide eight settings for each

multizero transfer function that has been optimized to compensate                      frequency response group to ease programming for typical

either typical backplane or typical cable losses. The ADN4600                          channels.

provides a balanced, high speed switch core that maintains low                         Table 6 summarizes the high-frequency boost for the frequency

channel-to-channel skew and preserves edge rates.                                      response grouping optimized for the FR4 material; it lists the basic

The I/O on-chip termination resistors are tied to user-settable                        control settings and the typical length of FR4 trace compensated

supplies to support dc coupling in various logic styles. The                           for by each setting. All eight channels of the ADN4600 use the

ADN4600 supports a wide core supply range; VCC can be set                              FR4-optimized frequency response grouping by default. The

from 1.8 V to 3.3 V. These features together with programmable                         user can override this default by setting the respective RX LUT

transmitter output levels allow for several dc- and ac-coupled                         select bit high and then selecting the frequency response grouping

I/O configurations.                                                                    by setting the RX LUT FR4/CX4 bit high for FR4 and low for

RECEIVERS                                                                              cable. Setting the RX EQBY bit of the RX[7:0] configuration

                                                                                       registers high sets the equalization to 1.5 dB of boost, which

Input Structure and Input Levels                                                       compensates for 0 m to 2 m of CX4 or 0 in. to 10 in. of FR4.

VCC                  SIMPLIFIED RECEIVER INPUT CIRCUIT                                 In the advanced mode of operation, full control of the equalizer is

VTTI                                                                                   available through the I2C control interface. The user can specify

                                                 RLN               RLP                 the boost in the midfrequency range and the boost in the high

                                                   RL              RL                  frequency range independently. This is accomplished by

                         RP  RN

                     52Ω     52Ω         R1                                            circumventing the frequency response groupings shown in

                                    750Ω         Q1

IPx                                                                                    Table 6 by setting the EQ CTL SRC bit (Bit 6 of the RX[7:0]

                                             R3

                                             1kΩ           Q2                          EQ1 control registers) high and writing directly to the equalizer

INx

                                         R2                                            control bits on a per channel basis. Therefore, write values to

                                    750Ω                                               Bits[5:0] of the RX[7:0] EQ1 control registers and to Bits[5:0]

                                                               I1           07061-004  of the RX[7:0] EQ3 control registers for the channel of interest.

VEE                                                                                    The bits of these registers are ordered such that Bit 5 is a sign

            Figure 28. Simplified Input Structure                                      bit, and midlevel boost is centered around 0x00. Setting Bit 5

                                                                                       low and increasing the LSBs decreases the boost, whereas

The ADN4600 receiver inputs incorporate 50 Ω termination                               setting Bit 5 high and increasing the LSBs increases the boost.

resistors, ESD protection, and a multizero transfer function

equalizer that can be optimized for backplane and cable operation.

Each receive channel also provides a positive/negative (P/N)

                                                                        Rev. B | Page 13 of 28
ADN4600                                                                                                                            Data  Sheet

Table 5. Common Input Voltage Levels

Configuration                                                                                         VCC (V)               VTTI (V)

Low VTTI, AC-Coupled Input                                                                            1.8                   1.6

Single 1.8 V Supply                                                                                   1.8                   1.8

3.3 V Core                                                                                            3.3                   1.8

Single 3.3 V Supply                                                                                   3.3                   3.3

Table 6. Receive Equalizer Boost vs. Setting

RX EQ Bit Settings     Boost (dB)                                Typical FR4 Trace Length (Inches)

0                      3.5                                       5 to 10

1                      3.9                                       10 to 15

2                      4.25                                      15 to 20

3                      4.5                                       20 to 25

4                      4.75                                      25 to 30

5                      5.0                                       30 to 35

6                      5.3                                       35 to 40

7                      5.5                                       35 to 40

Table 7. Equalization Control Registers

Name                   Addr         Bit 7     Bit 6          Bit 5         Bit 4         Bit 3        Bit 2      Bit 1      Bit 0      Default

RX[7:0] Configuration  0xB8, 0xB0,            RX PNSWAP      RX EQBY       RX EN                      RX EQ[2]   RX EQ[1]   RX EQ[0]   0x30

                       0xA8, 0xA0,

                       0x98, 0x90,

                       0x88, 0x80

RX[7:0] EQ1 Control    0xBB, 0xB3,            EQ CTL SRC     RX EQ1[5]     RX EQ1[4]     RX EQ1[3]    RX EQ1[2]  RX EQ1[1]  RX EQ1[0]  0x00

                       0xAB, 0xA3,

                       0x9B, 0x93,

                       0x8B, 0x83

RX[7:0] EQ3 Control    0xBC, 0xB4,                           RX EQ3[5]     RX EQ3[4]     RX EQ3[3]    RX EQ3[2]  RX EQ3[1]  RX EQ3[0]  0x00

                       0xAC, 0xA4,

                       0x9C, 0x94,

                       0x8C, 0x84

RX[7:0] FR4 Control    0xBD, 0xB5,                                                                               RX LUT     RX LUT     0x00

                       0xAD, 0xA5,                                                                               select     FR4/CX4

                       0x9D, 0x95,

                       0x8D, 0x85

Lane Inversion                                                                    for each of the eight channels and is controlled through the I2C

The receiver P/N inversion feature is a convenience intended to                   control interface.

allow the user to implement the equivalent of a board-level                       Warning

crossover in a much smaller area and without additional via                       Using the lane inversion feature to account for signal inversions

impedance discontinuities that degrade the high-frequency                         downstream of the receiver requires additional attention when

integrity of the signal path. The P/N inversion is independent                    switching connectivity.

                                                                 Rev. B | Page 14 of 28
Data Sheet                                                                                                               ADN4600

SWITCH CORE                                                                  desired output changes has been preprogrammed. Bit 3 of the

The ADN4600 switch core is a fully nonblocking 8 × 8 array                   XPT configuration register (Address 0x40) signals whether a

that allows multicast and broadcast configurations. The                      broadcast condition is desired. If this bit is set high, the input

configuration of the switch core is controlled through the I2C               selected by Bits[6:4] is sent to all outputs. All output connections

control interface. The control interface receives and stores the             can then be programmed simultaneously by passing the data

desired connection matrix for the eight input and eight output               from the first rank of latches into the second rank by writing

signal pairs. The interface consists of eight rows of double-rank            0x01 to the XPT update register (Address 0x41). This is a self-

latches, one for each output. The 2-bit data-word stored in these            clearing register and therefore always reads back as 0x00. The

latches indicates to which (if any) of the eight inputs the output           output connections always reflect the data programmed into the

will be connected.                                                           second rank of latches and do not change until the first rank of data

One output at a time can be preprogrammed by addressing the                  is passed into the second rank by strobing the XPT update register.

output and writing the desired connection data into the first rank           If necessary for system verification, the data in the first rank of

of latches. This is done by writing to the XPT configuration                 latches can be read back from the control interface. This is done

register (Address 0x40). The output being addressed is written               by reading from the XPT Temp[3:0] registers, which show the

into Bits[2:0], and the input being sent to this output is written           status of the input data programmed in the first rank of latches

into Bits[6:4]. This process can be repeated until each of the               for each output.

Table 8. Switch Core Control and Status Registers

Name                Addr  Bit 7  Bit 6             Bit 5            Bit 4    Bit 3          Bit 2     Bit 1     Bit 0     Default

XPT Configuration   0x40         IN PORT           IN PORT          IN PORT  Broadcast      OUT PORT  OUT PORT  OUT PORT  0x00

                                 [2]               [1]              [0]                     [2]       [1]       [0]

XPT Update          0x41                                                                                        Update    0x00

XPT Status 0        0x50                                                                    OUT0[2]   OUT0[1]   OUT0[0]   N/A

XPT Status 1        0x51                                                                    OUT1[2]   OUT1[1]   OUT1[0]   N/A

XPT Status 2        0x52                                                                    OUT2[2]   OUT2[1]   OUT2[0]   N/A

XPT Status 3        0x53                                                                    OUT3[2]   OUT3[1]   OUT3[0]   N/A

XPT Status 4        0x54                                                                    OUT4[2]   OUT4[1]   OUT4[0]   N/A

XPT Status 5        0x55                                                                    OUT5[2]   OUT5[1]   OUT5[0]   N/A

XPT Status 6        0x56                                                                    OUT6[2]   OUT6[1]   OUT6[0]   N/A

XPT Status 7        0x57                                                                    OUT7[2]   OUT7[1]   OUT7[0]   N/A

Table 9. Switch Core Temporary Registers

Name                Addr  Bit 7  Bit 6             Bit 5            Bit 4    Bit 3          Bit 2     Bit 1     Bit 0     Default

XPT Temp 0          0x58         OUT1[2]           OUT1[1]          OUT1[0]                 OUT0[2]   OUT0[1]   OUT0[0]   N/A

XPT Temp 1          0x59         OUT3[2]           OUT3[1]          OUT3[0]                 OUT2[2]   OUT2[1]   OUT2[0]   N/A

XPT Temp 2          0x5A         OUT5[2]           OUT5[1]          OUT5[0]                 OUT4[2]   OUT4[1]   OUT4[0]   N/A

XPT Temp 3          0x5B         OUT7[2]           OUT7[1]          OUT7[0]                 OUT6[2]   OUT6[1]   OUT6[0]   N/A

                                                                    Rev. B | Page 15 of 28
ADN4600                                                                                                                                          Data Sheet

TRANSMITTERS                                                                 The output equalization is optimized for less than 2.5 Gbps

Output Structure and Output Levels                                           operation, but can be optimized for higher speed applications

The ADN4600 transmitter outputs incorporate 50 Ω termination                 up to 4.25 Gbps through the I2C control interface by writing to

resistors, ESD protection, and output current switch. Each                   the TX DATA RATE bit (Bit 4) of the TX[7:0] configuration

channel provides independent control of both the absolute                    register, with high representing 4.25 Gbps and low representing

output level and the pre-emphasis output level. It should be                 2.5 Gbps. The TX[7:0] CTL SRC bit (Bit 7) in the TX[7:0]

noted that the choice of output level affects the output common-             Output Level Control 1 register determines whether the pre-

mode level. A 600 mV p-p differential output level with full                 emphasis and output current controls for the channel of interest

pre-emphasis range requires an output termination voltage                    are selected from the optimized map or directly from the

of 2.5 V or greater; therefore, for the VTTO pin, VCC must be                TX[7:0] Output Level Control[1:0] registers (per channel).

equal to or greater than 2.5 V.                                              Setting this bit high selects pre-emphasis control directly from

                                                                             the TX[7:0] Output Level Control[1:0] registers, and setting it

Pre-Emphasis                                                                 low selects pre-emphasis control from the optimized map.

The total output amplitude and pre-emphasis setting space is                                  TX SIMPLIFIED DIAGRAM                                        VCC

reduced to a single map of basic settings that provides seven                                                        ON-CHIP

                                                                                                                  TERMINATION                    ESD

settings of output equalization to ease programming for typical                                                                                            VTTO

                                                                                                  V3

channels. The full resolution of seven settings is available through                              VC                 RP           RN

the I2C interface by writing to Bits[2:0] (the TX PE[2:0] bits) of                                                   52Ω          52Ω

                                                                                              V2                                                           OPx

the TX[7:0] configuration registers. Table 10 summarizes the                                  VP         V1

absolute output level, pre-emphasis level, and high frequency                                            VN                                                ONx

boost for each of the control settings and the typical length of                                                  Q1

                                                                                                                              Q2

FR4 trace compensated for by each setting.

Full control of the transmit output levels is available through the                                          IDC + TPE    IT                                     07061-006

I2C control interface. This full control is achieved by writing to                                                                                         VEE

the TX[7:0] Output Level Control[1:0] registers for the channel                                          Figure 29. Simplified Output Structure

of interest. The supported output levels are shown in Table 12.

The TX[7:0] Output Level Control[1:0] registers must be

programmed to one of the supported settings listed in this table;

other settings are not supported.

Table 10. Transmit Pre-Emphasis Boost and Overshoot vs. Setting

TX PE           Boost (dB)         Overshoot                      DC Swing (mV p-p Differential)             Typical FR4 Trace Length (Inches)

0               0                  0%                             800                                        0 to 5

1               2                  25%                            800                                        0 to 5

2               3.5                50%                            800                                        10 to 15

3               4.9                75%                            800                                        15 to 20

4               6                  100%                           800                                        25 to 30

5               7.4                133%                           600                                        30 to 35

6               9.5                200%                           400                                        35 to 40

Table 11. Transmitters Control Registers

Name                 Addr          Bit 7      Bit 6                   Bit 5  Bit 4                Bit 3           Bit 2           Bit 1          Bit 0     Def.

TX[7:0]              0xE0, 0xE8,                                      TX EN  TX data                              TX PE[2]        TX PE[1]       TX PE[0]  0x20

   Configuration     0xF0, 0xF8,                                             rate

                     0xD8, 0xD0,

                     0xC8, 0xC0

TX[7:0] Output       0xE1, 0xE9,   TX[7:0]                                                    TX[7:0]_OLEV1[6:0]                                           0x40

   Level Control 1   0xF1, 0xF9,   CTL SRC

                     0xD9, 0xD1,

                     0xC9, 0xC1

TX[7:0] Output       0xE2, 0xEA,                                                              TX[7:0]_OLEV0[6:0]                                           0x40

   Level Control 0   0xF2, 0xFA,

                     0xDA, 0xD2,

                     0xCA, 0xC2

                                                                      Rev. B | Page 16 of 28
Data Sheet                                                                            ADN4600

Table 12.  Output Level Programming

VOD (mV)   VD Peak (mV)  PE (dB)     ITOT (mA)  Tx[7:0] Output Level Control 0  Tx[7:0] Output Level Control 1

50         50            0.00        2          0x00                            0x81

50         150           9.54        6          0x11                            0x81

50         250           13.98       10         0x22                            0x81

50         350           16.90       14         0x33                            0x81

50         450           19.08       18         0x44                            0x81

50         550           20.83       22         0x55                            0x81

50         650           22.28       26         0x66                            0x81

100        100           0.00        4          0x00                            0x91

100        200           6.02        8          0x11                            0x91

100        300           9.54        12         0x22                            0x91

100        400           12.04       16         0x33                            0x91

100        500           13.98       20         0x44                            0x91

100        600           15.56       24         0x55                            0x91

100        700           16.90       28         0x66                            0x91

150        150           0.00        6          0x00                            0x92

150        250           4.44        10         0x11                            0x92

150        350           7.36        14         0x22                            0x92

150        450           9.54        18         0x33                            0x92

150        550           11.29       22         0x44                            0x92

150        650           12.74       26         0x55                            0x92

150        750           13.98       30         0x66                            0x92

200        200           0.00        8          0x00                            0xA2

200        300           3.52        12         0x11                            0xA2

200        400           6.02        16         0x22                            0xA2

200        500           7.96        20         0x33                            0xA2

200        600           9.54        24         0x44                            0xA2

200        700           10.88       28         0x55                            0xA2

200        800           12.04       32         0x66                            0xA2

250        250           0.00        10         0x00                            0xA3

250        350           2.92        14         0x11                            0xA3

250        450           5.11        18         0x22                            0xA3

250        550           6.85        22         0x33                            0xA3

250        650           8.30        26         0x44                            0xA3

250        750           9.54        30         0x55                            0xA3

250        850           10.63       34         0x66                            0xA3

300        300           0.00        12         0x00                            0xB3

300        400           2.50        16         0x11                            0xB3

300        500           4.44        20         0x22                            0xB3

300        600           6.02        24         0x33                            0xB3

300        700           7.36        28         0x44                            0xB3

300        800           8.52        32         0x55                            0xB3

300        900           9.54        36         0x66                            0xB3

350        350           0.00        14         0x00                            0xB4

350        450           2.18        18         0x11                            0xB4

350        550           3.93        22         0x22                            0xB4

350        650           5.38        26         0x33                            0xB4

350        750           6.62        30         0x44                            0xB4

350        850           7.71        34         0x55                            0xB4

350        950           8.67        38         0x66                            0xB4

400        400           0.00        16         0x00                            0xC4

400        500           1.94        20         0x11                            0xC4

400        600           3.52        24         0x22                            0xC4

                                                Rev. B | Page 17 of 28
ADN4600                                                                            Data Sheet

VOD (mV)  VD Peak  (mV)  PE (dB)  ITOT (mA)  Tx[7:0] Output Level Control 0  Tx[7:0] Output Level Control 1

400       700            4.86     28         0x33                            0xC4

400       800            6.02     32         0x44                            0xC4

400       900            7.04     36         0x55                            0xC4

400       1000           7.96     40         0x66                            0xC4

450       450            0.00     18         0x00                            0xC5

450       550            1.74     22         0x11                            0xC5

450       650            3.19     26         0x22                            0xC5

450       750            4.44     30         0x33                            0xC5

450       850            5.52     34         0x44                            0xC5

450       950            6.49     38         0x55                            0xC5

450       1050           7.36     42         0x66                            0xC5

500       500            0.00     20         0x00                            0xD5

500       600            1.58     24         0x11                            0xD5

500       700            2.92     28         0x22                            0xD5

500       800            4.08     32         0x33                            0xD5

500       900            5.11     36         0x44                            0xD5

500       1000           6.02     40         0x55                            0xD5

500       1100           6.85     44         0x66                            0xD5

550       550            0.00     22         0x00                            0xD6

550       650            1.45     26         0x11                            0xD6

550       750            2.69     30         0x22                            0xD6

550       850            3.78     34         0x33                            0xD6

550       950            4.75     38         0x44                            0xD6

550       1050           5.62     42         0x55                            0xD6

550       1150           6.41     46         0x66                            0xD6

600       600            0.00     24         0x00                            0xE6

600       700            1.34     28         0x11                            0xE6

600       800            2.50     32         0x22                            0xE6

600       900            3.52     36         0x33                            0xE6

600       1000           4.44     40         0x44                            0xE6

600       1100           5.26     44         0x55                            0xE6

600       1200           6.02     48         0x66                            0xE6

650       650            0.00     26         0x01                            0xE6

650       750            1.24     30         0x12                            0xE6

650       850            2.33     34         0x23                            0xE6

650       950            3.30     38         0x34                            0xE6

650       1050           4.17     42         0x45                            0xE6

650       1150           4.96     46         0x56                            0xE6

700       700            0.00     28         0x02                            0xE6

700       800            1.16     32         0x13                            0xE6

700       900            2.18     36         0x24                            0xE6

700       1000           3.10     40         0x35                            0xE6

700       1100           3.93     44         0x46                            0xE6

750       750            0.00     30         0x03                            0xE6

750       850            1.09     34         0x14                            0xE6

750       950            2.05     38         0x25                            0xE6

750       1050           2.92     42         0x36                            0xE6

800       800            0.00     32         0x04                            0xE6

800       900            1.02     36         0x15                            0xE6

800       1000           1.94     40         0x26                            0xE6

850       850            0.00     34         0x05                            0xE6

850       950            0.97     38         0x16                            0xE6

900       900            0.00     36         0x06                            0xE6

                                             Rev. B | Page 18 of 28
Data Sheet                                                                                                                                       ADN4600

High Current Setting and Output Level Shift                                                                                                      VTTO

In low voltage applications, users must pay careful attention to                                     dVOCM

both the differential and common-mode signal levels (see Figure 30                                                                         VH

and Table 13). Failure to understand the implications of signal                                                 VOD

level and choice of ac or dc coupling will almost certainly lead                                                                           VOCM

to transistor saturation and poor transmitter performance.

TxHeadroom                                                                                                                                 VL

There is a TxHeadroom register (I2C Register Address 0x23)                                                                                               07061-007

that allows configuration of the individual transmitters for                                         VODPP = 2 × VOD                             VEE

extra headroom at the output for high current applications. The                                     Figure 30. Simplified Output Voltage Levels Diagram

bits in this register are active high (default). There is one bit for

each transmitter of the device (see Table 17). Setting this bit

high puts the respective transmitter in a configuration for extra

headroom, and setting this bit low does not provide extra

headroom.

Signal Levels and Common-Mode Shift for DC- and AC-Coupled Outputs

Table 13. Signal Levels and Common-Mode Shift for DC- and AC-Coupled Outputs

Output Levels and Output Compliance             AC-Coupled Transmitter             DC-Coupled Transmitter                  TxHeadroom = 0        TxHeadroom = 1

            VD                                         VH     VL                               VH    VL     Min       Max       Min  Min         Max

VOD   ITOT  Peak      PE     PE     dVOCM  VH    VL    Peak   Peak     dVOCM  VH    VL         Peak  Peak   VL        VCC − VL  VCC  VL          VCC − VL           Min

(mV)  (mA)  (mV)      Boost  (dB)   (mV)   (V)   (V)   (V)    (V)      (mV)   (V)   (V)        (V)   (V)    (V)       (V)       (V)  (V)         (V)                VCC (V)

VTTO and VCC = 3.3 V

200   8     200       1.00   0.00   200    3.2   3     3.2    3        100    3.3   3.1        3.3   3.1    2.225     1.1       1.8  2         1.2                  2

200   12    300       1.50   3.52   300    3.1   2.9   3.15   2.85     150    3.25  3.05       3.3   3      2.225     1.1       1.8  2         1.2                  2

200   16    400       2.00   6.02   400    3     2.8   3.1    2.7      200    3.2   3          3.3   2.9    2.225     1.1       1.8  2         1.2                  2

200   20    500       2.50   7.96   500    2.9   2.7   3.05   2.55     250    3.15  2.95       3.3   2.8    2.225     1.1       1.8  2         1.2                  2

200   24    600       3.00   9.54   600    2.8   2.6   3      2.4      300    3.1   2.9        3.3   2.7    2.225     1.1       1.8  2         1.2                  2

200   28    700       3.50   10.88  700    2.7   2.5   2.95   2.25     350    3.05  2.85       3.3   2.6    2.225     1.1       1.9  2         1.2                  2.2

200   32    800       4.00   12.04  800    2.6   2.4   2.9    2.1      400    3     2.8        3.3   2.5    2.225     1.1       1.9  2         1.2                  2.2

300   12    300       1.00   0.00   300    3.15  2.85  3.15   2.85     150    3.3   3          3.3   3      2.225     1.1       1.8  2         1.2                  2

300   16    400       1.33   2.50   400    3.05  2.75  3.1    2.7      200    3.25  2.95       3.3   2.9    2.225     1.1       1.8  2         1.2                  2

300   20    500       1.67   4.44   500    2.95  2.65  3.05   2.55     250    3.2   2.9        3.3   2.8    2.225     1.1       1.8  2         1.2                  2

300   24    600       2.00   6.02   600    2.85  2.55  3      2.4      300    3.15  2.85       3.3   2.7    2.225     1.1       1.8  2         1.2                  2

300   28    700       2.33   7.36   700    2.75  2.45  2.95   2.25     350    3.1   2.8        3.3   2.6    2.225     1.1       1.8  2         1.2                  2

300   32    800       2.67   8.52   800    2.65  2.35  2.9    2.1      400    3.05  2.75       3.3   2.5    2.225     1.1       1.9  2         1.2                  2.2

300   36    900       3.00   9.54   900    2.55  2.25  2.85   1.95     450    3     2.7        3.3   2.4    2.225     1.1       1.9  2         1.2                  2.2

400   16    400       1.00   0.00   400    3.1   2.7   3.1    2.7      200    3.3   2.9        3.3   2.9    2.225     1.1       1.8  2         1.2                  2

400   20    500       1.25   1.94   500    3     2.6   3.05   2.55     250    3.25  2.85       3.3   2.8    2.225     1.1       1.8  2         1.2                  2

400   24    600       1.50   3.52   600    2.9   2.5   3      2.4      300    3.2   2.8        3.3   2.7    2.225     1.1       1.8  2         1.2                  2

400   28    700       1.75   4.86   700    2.8   2.4   2.95   2.25     350    3.15  2.75       3.3   2.6    2.225     1.1       1.8  2         1.2                  2

400   32    800       2.00   6.02   800    2.7   2.3   2.9    2.1      400    3.1   2.7        3.3   2.5    2.225     1.1       1.8  2         1.2                  2

400   36    900       2.25   7.04   900    2.6   2.2   2.85   1.95     450    3.05  2.65       3.3   2.4    2.225     1.1       1.9  2         1.2                  2.2

400   40    1000      2.50   7.96   1000   2.5   2.1   2.8    1.8      500    3     2.6        3.3   2.3    2.225     1.1       1.9  2         1.2                  2.2

600   24    600       1.00   0.00   600    3     2.4   3      2.4      300    3.3   2.7        3.3   2.7    2.1       1.1       1.9  2         1.2                  2.2

600   28    700       1.17   1.34   700    2.9   2.3   2.95   2.25     350    3.25  2.65       3.3   2.6    2.225     1.1       1.9  2         1.2                  2.2

600   32    800       1.33   2.50   800    2.8   2.2   2.9    2.1      400    3.2   2.6        3.3   2.5    2.225     1.1       1.9  2         1.2                  2.2

600   36    900       1.50   3.52   900    2.7   2.1   2.85   1.95     450    3.15  2.55       3.3   2.4    2.225     1.1       1.9  2         1.2                  2.2

600   40    1000      1.67   4.44   1000   2.6   2     2.8    1.8      500    3.1   2.5        3.3   2.3    2.225     1.1       1.9  2         1.2                  2.2

600   44    1200      1.83   5.26   1100   2.5   1.9   2.75   1.65     550    3.05  2.45       3.3   2.2    2.1       1.1       1.9  2         1.2                  2.2

600   48    1400      2.00   6.02   1200   2.4   1.8   2.7    1.5      600    3     2.4        3.3   2.1    2.1       1.1       1.9  2         1.2                  2.2

                                                                       Rev. B | Page 19 of 28
ADN4600                                                                                                                                        Data Sheet

Output Levels and Output Compliance              AC-Coupled Transmitter             DC-Coupled Transmitter                  TxHeadroom = 0     TxHeadroom = 1

             VD                                            VH     VL                            VH    VL    Min    Max            Min     Min  Max

VOD    ITOT  Peak  PE     PE         dVOCM  VH      VL     Peak   Peak  dVOCM  VH    VL         Peak  Peak  VL     VCC − VL       VCC     VL   VCC − VL  Min

(mV)   (mA)  (mV)  Boost  (dB)       (mV)   (V)     (V)    (V)    (V)   (mV)   (V)   (V)        (V)   (V)   (V)    (V)            (V)     (V)  (V)       VCC (V)

VTTO and VCC = 1.8 V1

200    8     200   1.00   0.00       200    1.7     1.5    1.7    1.5   100    1.8   1.6        1.8   1.6   0.725  1.1            1.8     0.5  NA        NA

200    12    300   1.50   3.52       300    1.6     1.4    1.65   1.35  150    1.75  1.55       1.8   1.5   0.725  1.1            1.8     0.5  NA        NA

200    16    400   2.00   6.02       400    1.5     1.3    1.6    1.2   200    1.7   1.5        1.8   1.4   0.725  1.1            1.8     0.5  NA        NA

200    20    500   2.50   7.96       500    1.4     1.2    1.55   1.05  250    1.65  1.45       1.8   1.3   0.725  1.1            1.8     0.5  NA        NA

200    24    600   3.00   9.54       600    1.3     1.1    1.5    0.9   300    1.6   1.4        1.8   1.2   0.725  1.1            1.8     0.5  NA        NA

300    12    300   1.00   0.00       300    1.65    1.35   1.65   1.35  150    1.8   1.5        1.8   1.5   0.725  1.1            1.8     0.5  NA        NA

300    16    400   1.33   2.50       400    1.55    1.25   1.6    1.2   200    1.75  1.45       1.8   1.4   0.725  1.1            1.8     0.5  NA        NA

300    20    500   1.67   4.44       500    1.45    1.15   1.55   1.05  250    1.7   1.4        1.8   1.3   0.725  1.1            1.8     0.5  NA        NA

300    24    600   2.00   6.02       600    1.35    1.05   1.5    0.9   300    1.65  1.35       1.8   1.2   0.725  1.1            1.8     0.5  NA        NA

300    28    700   2.33   7.36       700    1.25    0.95   1.45   0.75  350    1.6   1.3        1.8   1.1   0.725  1.1            1.8     0.5  NA        NA

400    16    400   1.00   0.00       400    1.6     1.2    1.6    1.2   200    1.8   1.4        1.8   1.4   0.725  1.1            1.8     0.5  NA        NA

400    20    500   1.25   1.94       500    1.5     1.1    1.55   1.05  250    1.75  1.35       1.8   1.3   0.725  1.1            1.8     0.5  NA        NA

400    24    600   1.50   3.52       600    1.4     1      1.5    0.9   300    1.7   1.3        1.8   1.2   0.725  1.1            1.8     0.5  NA        NA

400    28    700   1.75   4.86       700    1.3     0.9    1.45   0.75  350    1.65  1.25       1.8   1.1   0.725  1.1            1.8     0.5  NA        NA

400    32    800   2.00   6.02       800    1.2     0.8    1.4    0.6   400    1.6   1.2        1.8   1     0.725  1.1            1.8     0.5  NA        NA

600    24    600   1.00   0.00       600    1.5     0.9    1.5    0.9   300    1.8   1.2        1.8   1.2   0.6    1.1            1.9     0.5  NA        NA

1 TxHeadroom = 1 is not an option at VTTO and VCC = 1.8 V.

Table 14. Symbol       Definitions for Output Levels       vs. Setting

Symbol                    Formula                                                               Definition

VOD                       25 Ω × IDC                                                            Peak differential output voltage

VODPP                     25 Ω × IDC × 2 = 2 × VOD                                              Peak-to-peak differential output voltage

dVOCM_DC-COUPLED          25 Ω × ITX/2 = VODPP/4 + (IPE/2  × 25)                                Output common-mode shift

dVOCM_AC-COUPLED          50 Ω × ITX/2 = VODPP/2 + (IPE/2  × 50)                                Output common-mode shift

IDC                       VOD/RTERM                                                             Output current that sets output level

IPE                       –                                                                     Output current used for PE

ITX                       IDC + IPE                                                             Total transmitter output current

VH                        VTTO − dVOCM + VOD/2                                                  Maximum single-ended output voltage

VL                        VTTO − dVOCM − VOD/2                                                  Minimum single-ended output voltage

                                                                        Rev. B | Page 20 of 28
Data Sheet                                                                                                                  ADN4600

Selective Squelch and Disable                                                the output termination resistors. The transmitter recovers from

Each transmitter is equipped with disable and squelch controls.              squelch in less than 100 ns.

Disable is a full power-down state: all transmitter current,                 The output squelch and the output disable control can both be

including output current, is reduced to 0 mA and the output                  accessed through the TX[7:0] squelch control registers, with the

pins are pulled up to VTTO, but there is a delay of                          top nibble representing the squelch control and the bottom nibble

approximately 1 µs associated with re-enabling the transmitter.              representing the output disable for one channel. The channels

The output disable control is accessed through the TX EN bit                 are disabled or squelched by writing 0s to the corresponding

(Bit 5) of the TX[7:0] configuration registers through the I2C               nibbles. The channels are enabled by writing all 1s, which is the

control interface.                                                           default setting. For example, to squelch channel TX0, Register

Squelch simply reduces the output current to submicroamp                     0xC3 must be set to 0x0F. The entire nibble must be written to

levels, allowing both output pins to pull up to VTTO through                 all 0s for this functionality.

Table 15. Transmitters Squelch Control Registers

Name                     Addr         Bit 7          Bit 6       Bit 5                   Bit 4  Bit 3        Bit 2  Bit 1   Bit 0  Default

TX[7:0] Squelch Control  0xE3, 0xEB,                          SQUELCHb[3:0]                                  DISABLEb[3:0]         0xFF

                         0xF3, 0xFB,

                         0xDB, 0xD3,

                         0xCB, 0xC3

                                                                 Rev. B | Page 21 of 28
ADN4600                                                                                                                   Data Sheet

I2C CONTROL INTERFACE                                                   7.                   Send the data (eight bits) to be written to the register

Serial Interface General Functionality                                                       whose address was set in Step 5. This transfer should be

The ADN4600 register set is controlled through a 2-wire I2C                                  MSB first.

interface. The ADN4600 acts only as an I2C slave device. Therefore,     8.                   Wait for the ADN4600 to acknowledge the request.

the I2C bus in the system needs to include an I2C master to             9.                   Send a stop condition (that is, while holding the SCL line

configure the ADN4600 and other I2C devices that may be on                                   high, pull the SDA line high) and release control of the bus.

the bus. Data transfers are controlled by the two I2C wires: the        10.                  Send a repeated start condition (that is, while holding the

SCL input clock pin and the SDA bidirectional data pin.                                      SCL line high, pull the SDA line low) and continue with

                                                                                             Step 2 in this procedure to perform another write.

The ADN4600 I2C interface can be run in the standard (100 kHz)          11.                  Send a repeated start condition (that is, while holding the

and fast (400 kHz) modes. The SDA line only changes value                                    SCL line high, pull the SDA line low) and continue with

when the SCL pin is low, with two exceptions: the SDA pin is                                 Step 2 of the read procedure (see the I2C Interface Data

driven low while the SCL pin is high to indicate the beginning                               Transfers: Data Read section) to perform a read from

or continuation of a transfer, and the SDA line is driven high                               another address.

while the SCL line is high to indicate the end of a transfer.           12.                  Send a repeated start condition (that is, while holding the

Therefore, it is important to control the SCL clock to toggle                                SCL line high, pull the SDA line low) and continue with

only when the SDA line is stable, unless indicating a start,                                 Step 8 of the read procedure (in the I2C Interface Data

repeated start, or stop condition.                                                           Transfers: Data Read section) to perform a read from the

I2C Interface Data Transfers: Data Write                                                     same address set in Step 5 of the write procedure.

To write data to the ADN4600 register set, a microcontroller            In Figure 31, the ADN4600 write process is shown. The SCL

(or any other I2C master) needs to send the appropriate control         signal is shown, along with a general write operation and a

signals to the ADN4600 slave device. Use the following steps,           specific example. In the example, Data 0x92 is written to Register

where the signals are controlled by the I2C master unless otherwise     Address 0x6D of an ADN4600 part with a slave address of 0x4B.

specified. A diagram of the procedure is shown in Figure 31.            The slave address is seven bits wide. The upper five bits of the

1.  Send a start condition (that is, while holding the SCL line         slave address are internally set to b10010. The lower two bits

    high, pull the SDA line low).                                       are controlled by the ADDR[1:0] pins. In this example, the bits

2.  Send the ADN4600 part address (seven bits), whose upper             controlled by the ADDR[1:0] pins are set to b11. In the figure,

    five bits are the static value b10010 and whose lower two           the corresponding step number is visible in the circle under the

    bits are controlled by the ADDR1 and ADDR0 input pins.              waveform. The SCL line is driven by the I2C master, not by the

    This transfer should be MSB first.                                  ADN4600 slave. As for the SDA line, the data in the shaded

3.  Send the write indicator bit (0).                                   polygons of Figure 31 is driven by the ADN4600, whereas the

4.  Wait for the ADN4600 to acknowledge the request.                    data in the nonshaded polygons is driven by the I2C master. The

5.  Send the register address (eight bits) to which data is to be       end phase case shown corresponds with Step 9.

    written. This transfer should be MSB first.                         It is important to note that the SDA line only changes when

6.  Wait for the ADN4600 to acknowledge the request.                    the SCL line is low, except when a start, stop, or repeated start

                                                                        condition is being sent, as is the case in Step 1 and Step 9.

    SCL

    GENERAL CASE

    SDA      START  FIXED PART ADDR       ADDR      R/W  ACK         REGISTER ADDR              ACK            DATA  ACK  STOP

                                          [1:0]

    EXAMPLE

    SDA

             1                      2            2  3          4     5                          6              7     8    9                            07061-008

                                                                  Figure 31. I2C Write Diagram

                                                                     Rev. B | Page 22 of 28
Data Sheet                                                                                                                             ADN4600

I2C Interface Data Transfers: Data Read                                                14.   Send a repeated start condition (that is, while holding the

To read data from the ADN4600 register set, a microcontroller                                SCL line high, pull the SDA line low) and continue with

(or any other I2C master) needs to send the appropriate control                              Step 2 of the write procedure (see the I2C Interface Data

signals to the ADN4600 slave device. Use the following steps,                                Transfers: Data Write section) to perform a write.

where the signals are controlled by the I2C master unless otherwise                    15.   Send a repeated start condition (that is, while holding the

specified. A diagram of the procedure is shown in Figure 32.                                 SCL line high, pull the SDA line low) and continue with

1.   Send a start condition (that is, while holding the SCL line                             Step 2 of the read procedure to perform a read from a

     high, pull the SDA line low).                                                           another address.

2.   Send the ADN4600 part address (seven bits), whose upper                           16.   Send a repeated start condition (that is, while holding the

     five bits are the static value b10010 and whose lower two                               SCL line high, pull the SDA line low) and continue with

     bits are controlled by the ADDR1 and ADDR0 input pins.                                  Step 8 of the read procedure to perform a read from the

     This transfer should be MSB first.                                                      same address.

3.   Send the write indicator bit (0).                                                 In Figure 32, the ADN4600 read process is shown. The SCL

4.   Wait for the ADN4600 to acknowledge the request.                                  signal is shown, along with a general read operation and a

5.   Send the register address (eight bits) from which data is to                      specific example. In the example, Data 0x49 is read from Register

     be read. This transfer should be MSB first. The register                          Address 0x6D of an ADN4600 part with a slave address of 0x4B.

     address is kept in the ADN4600 memory until the part is                           The part address is seven bits wide. The upper five bits of the

     reset or the register address is written over with the same                       slave address are internally set to b10010. The lower two bits

     procedure (Step 1 to Step 6 of the write procedure; see the                       are controlled by the ADDR[1:0] pins. In this example, the bits

     I2C Interface Data Transfers: Data Write section).                                controlled by the ADDR[1:0] pins are set to b11. In Figure 32,

6.   Wait for the ADN4600 to acknowledge the request.                                  the corresponding step number is visible in the circle under the

7.   Send a repeated start condition (that is, while holding the                       waveform. The SCL line is driven by the I2C master, not by the

     SCL line high, pull the SDA line low).                                            ADN4600 slave. As for the SDA line, the data in the shaded

8.   Send the ADN4600 part address (seven bits), whose upper                           polygons of Figure 32 is driven by the ADN4600, whereas the

     five bits are the static value b10010 and whose lower two                         data in the nonshaded polygons is driven by the I2C master. The

     bits are controlled by the ADDR1 and ADDR0 input pins.                            end phase case shown corresponds with Step 13.

     This transfer should be MSB first.                                                It is important to note that the SDA line only changes when

9.   Send the read indicator bit (1).                                                  the SCL line is low, except when a start, stop, or repeated start

10.  Wait for the ADN4600 to acknowledge the request.                                  condition is being sent, as is the case in Step 1, Step 7, and Step 13.

11.  The ADN4600 then serially transfers the data (eight bits) held                    In Figure 32, Sr represents a repeated start where the SDA line

     in the register indicated by the address set in Step 5.                           is brought high before SCL is raised. SDA is then dropped while

12.  Acknowledge the data.                                                             SCL is still high.

13.  Send a stop condition (that is, while holding the SCL line

     high, pull the SDA line high) and release control of the bus.

     SCL

     GENERAL CASE

     SDA  START    FIXED PART           ADDR   R/   A      REGISTER ADDR     A  Sr     FIXED PART  ADDR     R/  A        DATA     A    STOP

                   ADDR                 [1:0]  W                                             ADDR  [1:0]    W

     EXAMPLE

     SDA

              1             2            2     3    4         5              6  7            8     8        9   10       11       12   13

                                       NOTES                                                                                                        07061-009

                                       1. A = ACK.

                                       2. Sr = A REPEATED  START WHERE THE   SDA LINE  IS BROUGHT HIGH BEFORE   SCL  IS  RAISED.

                                                                 Figure 32.  I2C Read  Diagram

                                                                     Rev. B | Page 23 of 28
ADN4600                                                                                   Data Sheet

PCB DESIGN GUIDELINES                                             Transmission Lines

Proper RF PCB design techniques must be used for optimal          Use of 50 Ω transmission lines is required for all high frequency

performance.                                                      input and output signals to minimize reflections. It is also necessary

Power Supply Connections and Ground Planes                        for the high speed pairs of differential input traces, as well as the

Use of one low impedance ground plane is recommended. The         high speed pairs of differential output traces, to be matched in

VEE pins should be soldered directly to the ground plane to       length to avoid skew between the differential traces.

reduce series inductance. If the ground plane is an internal      Soldering Guidelines for Chip Scale Package

plane and connections to the ground plane are made through        The lands on the LFCSP are rectangular. The printed circuit

vias, multiple vias can be used in parallel to reduce the series  board pad for these should be 0.1 mm longer than the package

inductance. The exposed pad should be connected to the VEE        land length and 0.05 mm wider than the package land width.

plane using plugged vias so that solder does not leak through     The land should be centered on the pad. This ensures that the

the vias during reflow.                                           solder joint size is maximized. The bottom of the chip scale

Use of a 10 µF electrolytic capacitor between VCC and VEE is      package has a central exposed pad. The pad on the printed

recommended at the location where the 3.3 V supply enters the     circuit board should be at least as large as this exposed pad. The

PCB. It is recommended that 0.1 µF and 1 nF ceramic chip          user must connect the exposed pad to VEE using plugged vias

capacitors be placed in parallel at each supply pin for high      so that solder does not leak through the vias during reflow. This

frequency power supply decoupling. When using 0.1 µF and 1 nF     ensures a solid connection from the exposed pad to VEE.

ceramic chip capacitors, they should be placed between the IC

power supply pins (VCC, VTTI, VTTO) and VEE, as close as

possible to the supply pins.

By using adjacent power supply and GND planes, excellent high

frequency decoupling can be attained by using close spacing

between the planes. This capacitance is given by

CPLANE = 0.88εr A/d (pF)

where:

εr is the dielectric constant of the PCB material.

A is the area of the overlap of power and GND planes (cm2).

d is the separation between planes (mm).

For FR4, εr = 4.4 and 0.25 mm spacing, C ~15 pF/cm2.

                                                                  Rev. B | Page 24 of 28
Data Sheet                                                                                                              ADN4600

CONTROL REGISTER MAP

Table  16. Basic Mode  I2C Register Definitions

Addr

(Hex)  Name            Bit 7  Bit 6              Bit 5       Bit 4         Bit 3      Bit 2        Bit 1        Bit 0        Default

0x00   Reset                                                                                                    Reset

0x40   XPT                    IN PORT[2]         IN PORT[1]  IN PORT[0]    Broadcast  OUT PORT[2]  OUT PORT[1]  OUT PORT[0]  0x00

       Configuration

0x41   XPT Update                                                                                               Update       0x00

0x50   XPT Status 0                                                                   OUT0[2]      OUT0[1]      OUT0[0]

0x51   XPT Status 1                                                                   OUT1[2]      OUT1[1]      OUT1[0]

0x52   XPT Status 2                                                                   OUT2[2]      OUT2[1]      OUT2[0]

0x53   XPT Status 3                                                                   OUT3[2]      OUT3[1]      OUT3[0]

0x54   XPT Status 4                                                                   OUT4[2]      OUT4[1]      OUT4[0]

0x55   XPT Status 5                                                                   OUT5[2]      OUT5[1]      OUT5[0]

0x56   XPT Status 6                                                                   OUT6[2]      OUT6[1]      OUT6[0]

0x57   XPT Status 7                                                                   OUT7[2]      OUT7[1]      OUT7[0]

0x58   XPT Temp 0             OUT1[2]            OUT1[1]     OUT1[0]                  OUT0[2]      OUT0[1]      OUT0[0]

0x59   XPT Temp 1             OUT3[2]            OUT3[1]     OUT3[0]                  OUT2[2]      OUT2[1]      OUT2[0]

0x5A   XPT Temp 2             OUT5[2]            OUT5[1]     OUT5[0]                  OUT4[2]      OUT4[1]      OUT4[0]

0x5B   XPT Temp 3             OUT7[2]            OUT7[1]     OUT7[0]                  OUT6[2]      OUT6[1]      OUT6[0]

0x80   RX0                    RX                 RX EQBY     RX EN                    RX EQ[2]     RX EQ[1]     RX EQ[0]     0x30

       Configuration          PNSWAP

0x88   RX1                    RX                 RX EQBY     RX EN                    RX EQ[2]     RX EQ[1]     RX EQ[0]     0x30

       Configuration          PNSWAP

0x90   RX2                    RX                 RX EQBY     RX EN                    RX EQ[2]     RX EQ[1]     RX EQ[0]     0x30

       Configuration          PNSWAP

0x98   RX3                    RX                 RX EQBY     RX EN                    RX EQ[2]     RX EQ[1]     RX EQ[0]     0x30

       Configuration          PNSWAP

0xA0   RX4                    RX                 RX EQBY     RX EN                    RX EQ[2]     RX EQ[1]     RX EQ[0]     0x30

       Configuration          PNSWAP

0xA8   RX5                    RX                 RX EQBY     RX EN                    RX EQ[2]     RX EQ[1]     RX EQ[0]     0x30

       Configuration          PNSWAP

0xB0   RX6                    RX                 RX EQBY     RX EN                    RX EQ[2]     RX EQ[1]     RX EQ[0]     0x30

       Configuration          PNSWAP

0xB8   RX7                    RX                 RX EQBY     RX EN                    RX EQ[2]     RX EQ[1]     RX EQ[0]     0x30

       Configuration          PNSWAP

0xC0   TX0                                       TX EN       TX data rate             TX PE[2]     TX PE[1]     TX PE[0]     0x20

       Configuration

0xC8   TX1                                       TX EN       TX data rate             TX PE[2]     TX PE[1]     TX PE[0]     0x20

       Configuration

0xD0   TX2                                       TX EN       TX data rate             TX PE[2]     TX PE[1]     TX PE[0]     0x20

       Configuration

0xD8   TX3                                       TX EN       TX data rate             TX PE[2]     TX PE[1]     TX PE[0]     0x20

       Configuration

0xE0   TX4                                       TX EN       TX data rate             TX PE[2]     TX PE[1]     TX PE[0]     0x20

       Configuration

0xE8   TX5                                       TX EN       TX data rate             TX PE[2]     TX PE[1]     TX PE[0]     0x20

       Configuration

0xF0   TX6                                       TX EN       TX data rate             TX PE[2]     TX PE[1]     TX PE[0]     0x20

       Configuration

0xF8   TX7                                       TX EN       TX data rate             TX PE[2]     TX PE[1]     TX PE[0]     0x20

       Configuration

                                                             Rev. B | Page 25 of 28
ADN4600                                                                                                          Data       Sheet

Table 17. Advanced      Mode I2C  Register Definitions

Addr

(Hex)  Name             Bit 7     Bit 6       Bit 5      Bit 4             Bit 3           Bit 2      Bit 1      Bit 0      Default

0x23   TxHeadroom       TxH_B3    TxH_B2      TxH_B1     TxH_B0            TxH_A3          TxH_A2     TxH_A1     TxH_A0     0x00

0x83   RX0 EQ1                    EQ CTL SRC  RX EQ1[5]  RX EQ1[4]         RX EQ1[3]       RX EQ1[2]  RX EQ1[1]  RX EQ1[0]  0x00

       Control

0x84   RX0 EQ3                                RX EQ3[5]  RX EQ3[4]         RX EQ3[3]       RX EQ3[2]  RX EQ3[1]  RX EQ3[0]  0x00

       Control

0x85   RX0 FR4                                                                                        RX LUT     RX LUT     0x00

       Control                                                                                        select     FR4/CX4

0x8B   RX1 EQ1                    EQ CTL SRC  RX EQ1[5]  RX EQ1[4]         RX EQ1[3]       RX EQ1[2]  RX EQ1[1]  RX EQ1[0]  0x00

       Control

0x8C   RX1 EQ3                                RX EQ3[5]  RX EQ3[4]         RX EQ3[3]       RX EQ3[2]  RX EQ3[1]  RX EQ3[0]  0x00

       Control

0x8D   RX1 FR4                                                                                        RX LUT     RX LUT     0x00

       Control                                                                                        select     FR4/CX4

0x93   RX2 EQ1                    EQ CTL SRC  RX EQ1[5]  RX EQ1[4]         RX EQ1[3]       RX EQ1[2]  RX EQ1[1]  RX EQ1[0]  0x00

       Control

0x94   RX2 EQ3                                RX EQ3[5]  RX EQ3[4]         RX EQ3[3]       RX EQ3[2]  RX EQ3[1]  RX EQ3[0]  0x00

       Control

0x95   RX2 FR4                                                                                        RX LUT     RX LUT     0x00

       Control                                                                                        select     FR4/CX4

0x9B   RX3 EQ1                    EQ CTL SRC  RX EQ1[5]  RX EQ1[4]         RX EQ1[3]       RX EQ1[2]  RX EQ1[1]  RX EQ1[0]  0x00

       Control

0x9C   RX3 EQ3                                RX EQ3[5]  RX EQ3[4]         RX EQ3[3]       RX EQ3[2]  RX EQ3[1]  RX EQ3[0]  0x00

       Control

0x9D   RX3 FR4                                                                                        RX LUT     RX LUT     0x00

       Control                                                                                        select     FR4/CX4

0xA3   RX4 EQ1                    EQ CTL SRC  RX EQ1[5]  RX EQ1[4]         RX EQ1[3]       RX EQ1[2]  RX EQ1[1]  RX EQ1[0]  0x00

       Control

0xA4   RX4 EQ3                                RX EQ3[5]  RX EQ3[4]         RX EQ3[3]       RX EQ3[2]  RX EQ3[1]  RX EQ3[0]  0x00

       Control

0xA5   RX4 FR4                                                                                        RX LUT     RX LUT     0x00

       Control                                                                                        select     FR4/CX4

0xAB   RX5 EQ1                    EQ CTL SRC  RX EQ1[5]  RX EQ1[4]         RX EQ1[3]       RX EQ1[2]  RX EQ1[1]  RX EQ1[0]  0x00

       Control

0xAC   RX5 EQ3                                RX EQ3[5]  RX EQ3[4]         RX EQ3[3]       RX EQ3[2]  RX EQ3[1]  RX EQ3[0]  0x00

       Control

0xAD   RX5 FR4                                                                                        RX LUT     RX LUT     0x00

       Control                                                                                        select     FR4/CX4

0xB3   RX6 EQ1                    EQ CTL SRC  RX EQ1[5]  RX EQ1[4]         RX EQ1[3]       RX EQ1[2]  RX EQ1[1]  RX EQ1[0]  0x00

       Control

0xB4   RX6 EQ3                                RX EQ3[5]  RX EQ3[4]         RX EQ3[3]       RX EQ3[2]  RX EQ3[1]  RX EQ3[0]  0x00

       Control

0xB5   RX6 FR4                                                                                        RX LUT     RX LUT     0x00

       Control                                                                                        select     FR4/CX4

0xBB   RX7 EQ1                    EQ CTL SRC  RX EQ1[5]  RX EQ1[4]         RX EQ1[3]       RX EQ1[2]  RX EQ1[1]  RX EQ1[0]  0x00

       Control

0xBC   RX7 EQ3                                RX EQ3[5]  RX EQ3[4]         RX EQ3[3]       RX EQ3[2]  RX EQ3[1]  RX EQ3[0]  0x00

       Control

0xBD   RX7 FR4                                                                                        RX LUT     RX LUT     0x00

       Control                                                                                        select     FR4/CX4

0xC1   TX0 Output       TX0 CTL                                            TX0_OLEV1[6:0]                                   0x40

       Level Control 1  SRC

0xC2   TX0 Output                                                          TX0_OLEV0[6:0]                                   0x40

       Level Control 0

0xC3   TX0 Squelch                       SQUELCHb[3:0]                                            DISABLEb[3:0]             0xFF

       Control

0xC9   TX1 Output       TX1 CTL                                            TX1_OLEV1[6:0]                                   0x40

       Level Control 1  SRC

0xCA   TX1 Output                                                          TX1_OLEV0[6:0]                                   0x40

       Level Control 0

0xCB   TX1 Squelch                       SQUELCHb[3:0]                                            DISABLEb[3:0]             0xFF

       Control

                                                         Rev. B | Page 26  of 28
Data Sheet                                                                                                               ADN4600

Addr

(Hex)  Name             Bit 7    Bit 6  Bit 5          Bit     4           Bit 3           Bit  2  Bit 1          Bit 0  Default

0xD1   TX2 Output       TX2 CTL                                            TX2_OLEV1[6:0]                                0x40

       Level Control 1  SRC

0xD2   TX2 Output                                                          TX2_OLEV0[6:0]                                0x40

       Level Control 0

0xD3   TX2 Squelch                      SQUELCHb[3:0]                                              DISABLEb[3:0]         0xFF

       Control

0xD9   TX3 Output       TX3 CTL                                            TX3_OLEV1[6:0]                                0x40

       Level Control 1  SRC

0xDA   TX3 Output                                                          TX3_OLEV0[6:0]                                0x40

       Level Control 0

0xDB   TX3 Squelch                      SQUELCHb[3:0]                                              DISABLEb[3:0]         0xFF

       Control

0xE1   TX7 Output       TX7 CTL                                            TX7_OLEV1[6:0]                                0x40

       Level Control 1  SRC

0xE2   TX7 Output                                                          TX7_OLEV0[6:0]                                0x40

       Level Control 0

0xE3   TX7 Squelch                      SQUELCHb[3:0]                                              DISABLEb[3:0]         0xFF

       Control

0xE9   TX6 Output       TX6 CTL                                            TX6_OLEV1[6:0]                                0x40

       Level Control 1  SRC

0xEA   TX6 Output                                                          TX6_OLEV0[6:0]                                0x40

       Level Control 0

0xEB   TX6 Squelch                      SQUELCHb[3:0]                                              DISABLEb[3:0]         0xFF

       Control

0xF1   TX5 Output       TX5 CTL                                            TX5_OLEV1[6:0]                                0x40

       Level Control 1  SRC

0xF2   TX5 Output                                                          TX5_OLEV0[6:0]                                0x40

       Level Control 0

0xF3   TX5 Squelch                      SQUELCHb[3:0]                                              DISABLEb[3:0]         0xFF

       Control

0xF9   TX4 Output       TX4 CTL                                            TX4_OLEV1[6:0]                                0x40

       Level Control 1  SRC

0xFA   TX4 Output                                                          TX4_OLEV0[6:0]                                0x40

       Level Control 0

0xFB   TX4 Squelch                      SQUELCHb[3:0]                                              DISABLEb[3:0]         0xFF

       Control

                                                       Rev. B  | Page  27  of 28
ADN4600                                                                                                                                                          Data Sheet

PACKAGE        OUTLINE                 DIMENSIONS

                                                  9.10                                                0.60               0.30

                                                  9.00 SQ                         0.60                0.42               0.25

                                                  8.90                            0.42                0.24               0.18

                                                                                  0.24                                             PIN 1

                                                                                                  49                     64    1   INDICATOR

                                                                                              48

                            PIN 1

                            INDICATOR

                                                                      8.85        0.50                      EXPOSED                6.15

                                                                      8.75  SQ    BSC                       PAD                    6.00 SQ

                                                                      8.65                                                         5.85

                                                                                  0.50

                                                                                  0.40        33                         17    16
                                                                                              32
                                                                                  0.30
                                                                                                                                   0.25 MIN
                                                  TOP VIEW                                                  BOTTOM VIEW

                                       12° MAX              0.80 MAX                                        7.50 REF

                            1.00                            0.65 NOM

                            0.85                                            0.05  MAX                                 FOR PROPER CONNECTION OF

                            0.80                                            0.02  NOM                                 THE EXPOSED PAD, REFER TO

                                                                                                                      THE PIN CONFIGURATION AND

                            SEATING                                   0.20  REF                                       FUNCTION DESCRIPTIONS

                            PLANE                                                                                     SECTION OF THIS DATA SHEET.

                PKG-001184                                  COMPLIANT TO JEDEC STANDARDS MO-220-VMMD-4                                             01-22-2015-C

                                                  Figure 33. 64-Lead Lead Frame Chip Scale Package [LFCSP_VQ]

                                                                     9 mm × 9 mm Body, Very Thin Quad

                                                                            (CP-64-2)

                                                                     Dimensions shown in millimeters

ORDERING GUIDE

Model1                            Temperature Range                  Package Description                                                           Package Option

ADN4600ACPZ                       −40°C to +85°C                     64-Lead Lead Frame Chip Scale Package [LFCSP_VQ]                              CP-64-2

ADN4600ACPZ-R7                    −40oC to +85oC                     64-Lead Lead Frame Chip Scale Package [LFCSP_VQ]                              CP-64-2

ADN4600-EVALZ                                                        Evaluation Board

1 Z = RoHS Compliant Part.

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registered trademarks are the property of their respective owners.

                                                D07061-0-4/15(B)

                                                                      Rev. B | Page 28 of 28
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