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ADF4360-9BCPZRL

器件型号:ADF4360-9BCPZRL
器件类别:热门应用    无线/射频/通信   
厂商名称:ADI [Analog Devices Inc]
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器件描述

TELECOM, CELLULAR, BASEBAND CIRCUIT, QCC24

电信, 蜂窝式, 基带电路, QCC24

参数
ADF4360-9BCPZRL功能数量 1
ADF4360-9BCPZRL端子数量 24
ADF4360-9BCPZRL最大工作温度 85 Cel
ADF4360-9BCPZRL最小工作温度 -40 Cel
ADF4360-9BCPZRL额定供电电压 3.3 V
ADF4360-9BCPZRL加工封装描述 4 × 4 MM, ROHS COMPLIANT, MO-220-VGGD-2, LFCSP-24
ADF4360-9BCPZRL无铅 Yes
ADF4360-9BCPZRL欧盟RoHS规范 Yes
ADF4360-9BCPZRL中国RoHS规范 Yes
ADF4360-9BCPZRL状态 ACTIVE
ADF4360-9BCPZRL包装形状 SQUARE
ADF4360-9BCPZRL包装尺寸 芯片 CARRIER, HEAT SINK/SLUG, VERY THIN PROFILE
ADF4360-9BCPZRL表面贴装 Yes
ADF4360-9BCPZRL端子形式 NO 铅
ADF4360-9BCPZRL端子间距 0.5000 mm
ADF4360-9BCPZRL端子涂层 MATTE 锡
ADF4360-9BCPZRL端子位置
ADF4360-9BCPZRL包装材料 UNSPECIFIED
ADF4360-9BCPZRL温度等级 INDUSTRIAL
ADF4360-9BCPZRL通信类型 基带电路

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ADF4360-9BCPZRL器件文档内容

Data Sheet                    Clock Generator PLL with Integrated VCO
                                                              ADF4360-9

FEATURES                                                                                                              GENERAL DESCRIPTION

Primary output frequency range: 65 MHz to 400 MHz                                                                     The ADF4360-9 is an integrated integer-N synthesizer and
Auxiliary divider from 2 to 31, output from 1.1 MHz to 200 MHz                                                        voltage-controlled oscillator (VCO). External inductors set the
3.0 V to 3.6 V power supply                                                                                           ADF4360-9 center frequency. This allows a VCO frequency
1.8 V logic compatibility                                                                                             range of between 65 MHz and 400 MHz.
Integer-N synthesizer
Programmable output power level                                                                                       An additional divider stage allows division of the VCO signal.
3-wire serial interface                                                                                               The CMOS level output is equivalent to the VCO signal divided
Digital lock detect                                                                                                   by the integer value between 2 and 31. This divided signal can
Software power-down mode                                                                                              be further divided by 2, if desired.

APPLICATIONS                                                                                                          Control of all the on-chip registers is through a simple 3-wire
                                                                                                                      interface. The device operates with a power supply ranging
System clock generation                                                                                               from 3.0 V to 3.6 V and can be powered down when not in use.
Test equipment
Wireless LANs
CATV equipment

                              FUNCTIONAL BLOCK DIAGRAM

                                           AVDD                                                            DVDD       RSET

                   ADF4360-9

            REFIN              14-BIT R                                                                                                                  LD
                              COUNTER
                                                                                                                       LOCK                              CP
                                                                                                                      DETECT             MUTE            VVCO
                                                                                                                                                         VTUNE
             CLK              24-BIT DATA     24-BIT                                                                                     CHARGE          L1
            DATA               REGISTER    FUNCTION                                                                                                      L2
                                                                                                                                         PUMP            CC
               LE                            LATCH                                                                    PHASE                              CN

                                                                                                                      COMPARATOR

                               13-BIT B                                                                                        VCO               OUTPUT  RFOUTA
                              COUNTER                                                                                         CORE                STAGE  RFOUTB

                                 N=B

                                                                                                                      DIVIDE-BY-A
                                                                                                                         (2 TO 31)

                                                                                                                      DIVIDE-BY-2

                                                                                                                                         MULTIPLEXER     DIVOUT

                                           AGND                                                            DGND       CPGND                                     07139-001

                                                                                                           Figure 1.

Rev. B                                                                                                                One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

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ADF4360-9                                                                                                                                 Data Sheet

TABLE OF CONTENTS                                                                                            Input Shift Register .................................................................... 10
                                                                                                             VCO ............................................................................................. 11
Features .............................................................................................. 1    Output Stage................................................................................ 12
Applications....................................................................................... 1        DIVOUT Stage............................................................................ 12
General Description ......................................................................... 1              Latch Structure ........................................................................... 13
Functional Block Diagram .............................................................. 1                    Power-Up..................................................................................... 17
Revision History ............................................................................... 2           Control Latch .............................................................................. 18
Specifications..................................................................................... 3        N Counter Latch......................................................................... 19
                                                                                                             R Counter Latch ......................................................................... 19
  Timing Characteristics ................................................................ 5                Applications..................................................................................... 20
Absolute Maximum Ratings............................................................ 6                       Choosing the Correct Inductance Value................................. 20
                                                                                                             Encode Clock for ADC.............................................................. 20
  Transistor Count........................................................................... 6              GSM Test Clock .......................................................................... 21
  ESD Caution.................................................................................. 6            Interfacing ................................................................................... 22
Pin Configuration and Function Descriptions............................. 7                                   PCB Design Guidelines for Chip Scale Package .................... 22
Typical Performance Characteristics ............................................. 8                          Output Matching ........................................................................ 23
Circuit Description......................................................................... 10            Outline Dimensions ....................................................................... 24
  Reference Input Section............................................................. 10                    Ordering Guide .......................................................................... 24
  N Counter.................................................................................... 10
  R Counter .................................................................................... 10
  PFD and Charge Pump.............................................................. 10
  Lock Detect ................................................................................. 10

REVISION HISTORY

2/12--Rev. A to Rev. B
Added EPAD Note............................................................................ 7
Updated Outline Dimensions ....................................................... 24
Changes to Ordering Guide .......................................................... 24
3/08--Rev. 0 to Rev. A
Changes to Table 1 ........................................................................... 3
Changes to Figure 23...................................................................... 14
Changes to Output Matching Section.......................................... 23
1/08--Revision 0: Initial Version

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Data Sheet                                                                                                ADF4360-9

SPECIFICATIONS

AVDD = DVDD = VVCO = 3.3 V 10%; AGND = DGND = 0 V; TA = TMIN to TMAX, unless otherwise noted.1

Table 1.                             B Version Unit                      Conditions/Comments
Parameter
REFIN CHARACTERISTICS                10/250       MHz min/MHz max        For f < 10 MHz, use a dc-coupled, CMOS-compatible
                                                                         square wave, slew rate > 21 V/s
   REFIN Input Frequency             0.7/AVDD     V p-p min/V p-p max    AC-coupled
                                     0 to AVDD    V max                  CMOS-compatible
   REFIN Input Sensitivity           5.0          pF max
                                     60          A max
   REFIN Input Capacitance
   REFIN Input Current               8            MHz max
PHASE DETECTOR
   Phase Detector Frequency2         2.5          mA typ                 With RSET = 4.7 k
CHARGE PUMP                          0.312        mA typ
   ICP Sink/Source3                  2.7/10       k min/k max            1.25 V  VCP  2.5 V
                                     0.2          nA typ                 1.25 V  VCP  2.5 V
      High Value                     2            % typ                  VCP = 2.0 V
      Low Value                      1.5          % typ
      RSET Range                     2            % typ
   ICP Three-State Leakage Current
   Sink and Source Current Matching  1.5          V min
   ICP vs. VCP
   ICP vs. Temperature               0.6          V max
LOGIC INPUTS
   Input High Voltage, VINH          1           A max
   Input Low Voltage, VINL
   Input Current, IINH/IINL          3.0          pF max
   Input Capacitance, CIN
LOGIC OUTPUTS                        DVDD - 0.4   V min                  CMOS output chosen
   Output High Voltage, VOH          500          A max                  IOL = 500 A
   Output High Current, IOH          0.4          V max
   Output Low Voltage, VOL
POWER SUPPLIES                       3.0/3.6      V min/V max            ICORE = 5 mA
   AVDD                              AVDD                                RF output stage is programmable
   DVDD                              AVDD         mA typ
   VVCO                              5            mA typ
   AIDD 4                            2.5          mA typ
   DIDD4                             12.0         mA typ
   IVCO4, 5                          3.5 to 11.0  A typ
   IRFOUT4                           7
   Low Power Sleep Mode4
RF OUTPUT CHARACTERISTICS5           400          MHz                    ICORE = 5 mA; depending on L1 and L2; see the
   Maximum VCO Output Frequency                                          Choosing the Correct Inductance Value section
                                     65           MHz
   Minimum VCO Output Frequency      90/108       MHz min/MHz max        L1, L2 = 270 nH; see the Choosing the Correct
   VCO Output Frequency                                                  Inductance Value section for other frequency values
                                     1.2          Ratio                  fMAX/fMIN
   VCO Frequency Range               2            MHz/V typ              L1, L2 = 270 nH; see the Choosing the Correct
   VCO Sensitivity                                                       Inductance Value section for other sensitivity values
                                     400          s typ                  To within 10 Hz of final frequency
   Lock Time6

                                                  Rev. B | Page 3 of 24
ADF4360-9                                                                     Data Sheet

Parameter                                   B Version  Unit                   Conditions/Comments
   Frequency Pushing (Open Loop)            0.24       MHz/V typ
   Frequency Pulling (Open Loop)            10         Hz typ                 Into 2.00 VSWR load
   Harmonic Content (Second)                -16        dBc typ
   Harmonic Content (Third)                 -21        dBc typ                Using tuned load, programmable in 3 dB steps;
   Output Power5, 7                         -9/0       dBm typ                see Figure 35
                                                                              Using 50  resistors to VVCO, programmable in
   Output Power5, 8                         -14/-9     dBm typ                3 dB steps; see Figure 33

   Output Power Variation                   3         dB typ                 @ 10 kHz offset from carrier
   VCO Tuning Range                         1.25/2.5   V min/V max            @ 100 kHz offset from carrier
VCO NOISE CHARACTERISTICS                                                     @ 1 MHz offset from carrier
   VCO Phase Noise Performance9,10          -91        dBc/Hz typ             @ 3 MHz offset from carrier
                                            -117       dBc/Hz typ             @ 10 MHz offset from carrier
                                            -139       dBc/Hz typ
                                            -140       dBc/Hz typ
                                            -147       dBc/Hz typ

   Normalized In-Band Phase Noise 10, 11    -218       dBc/Hz typ             @ 1 kHz offset from carrier
   In-Band Phase Noise10, 11                -110       dBc/Hz typ             Measured at RFOUTA
   RMS Integrated Jitter12                  1.4        ps typ
   Spurious Signals Due to PFD Frequency13  -75        dBc typ                VCO frequency = 320 MHz to 380 MHz
DIVOUT CHARACTERISTICS12
   Integrated Jitter Performance            1.4        ps rms                 A = 2, A output selected
   (Integrated from 100 Hz to 1 GHz)        1.4        ps rms                 A = 2, A/2 output selected
                                            1.4        ps rms                 A = 2, A/2 output selected
      DIVOUT = 180 MHz                      1.4        ps rms                 A = 3, A/2 output selected (VCO = 312 MHz,
      DIVOUT = 95 MHz                                                         PFD = 1.6 MHz)
      DIVOUT = 80 MHz                                                         A = 4, A/2 output selected
      DIVOUT = 52 MHz                                                         A = 18, A/2 output selected (VCO = 360 MHz,
                                                                              PFD = 1.6 MHz)
DIVOUT = 45 MHz                             1.4        ps rms
DIVOUT = 10 MHz                                                               Divide-by-A selected
                                            1.6        ps rms                 Divide-by-A/2 selected

DIVOUT Duty Cycle                           1/A 100 % typ
   A Output
   A/2 Output                               50         % typ

1 Operating temperature range is -40C to +85C.
2 Guaranteed by design. Sample tested to ensure compliance.
3 ICP is internally modified to maintain constant loop gain over the frequency range.
4 TA = 25C; AVDD = DVDD = VVCO = 3.3 V.
5 Unless otherwise stated, these characteristics are guaranteed for VCO core power = 5 mA. L1, L2 = 270 nH, 470  resistors to GND in parallel with L1, L2.
6 Jumping from 90 MHz to 108 MHz. PFD frequency = 200 kHz; loop bandwidth = 10 kHz.
7 For more detail on using tuned loads, see the Output Matching section.
8 Using 50  resistors to VVCO into a 50  load.
9 The noise of the VCO is measured in open-loop conditions. L1, L2 = 56 nH.
10 The phase noise is measured with the EV-ADF4360-9EB1Z evaluation board and the Agilent E5052A signal source analyzer.
11 fREFIN = 10 MHz; fPFD = 1 MHz; N = 360; loop B/W = 40 kHz. The normalized phase noise floor is estimated by measuring the in-band phase noise at the output of the

  VCO and subtracting 20logN (where N is the N divider value) and 10logfPFD. PNSYNTH = PNTOT - 10logfPFD - 20logN.
12 The jitter is measured with the EV-ADF4360-9EB1Z evaluation board and the Agilent E5052A signal source analyzer. A low noise TCXO provides the REFIN for the

  synthesizer, and the jitter is measured over the instrument's jitter measurement bandwidth. fREFIN = 10 MHz; fPFD = 1 MHz; N = 360; loop BW = 40 kHz, unless otherwise

  noted.
13 The spurious signals are measured with the EV-ADF4360-9EB1Z evaluation board and the Agilent E5052A signal source analyzer. The spectrum analyzer provides

  the REFIN for the synthesizer; fREFIN = 10 MHz @ 0 dBm. fREFIN = 10 MHz; fPFD = 1 MHz; N = 360; loop BW = 40 kHz.

                                                       Rev. B | Page 4 of 24
Data Sheet                                                                                                                           ADF4360-9

TIMING CHARACTERISTICS1

AVDD = DVDD = VVCO = 3.3 V 10%; AGND = DGND = 0 V; 1.8 V and 3 V logic levels used; TA = TMIN to TMAX, unless otherwise noted.

Table 2.         Limit at TMIN to TMAX (B Version)                                           Unit          Test Conditions/Comments
Parameter        20                                                                          ns min        LE setup time
t1               10                                                                          ns min        DATA to CLK setup time
t2               10                                                                          ns min        DATA to CLK hold time
t3               25                                                                          ns min        CLK high duration
t4               25                                                                          ns min        CLK low duration
t5               10                                                                          ns min        CLK to LE setup time
t6               20                                                                          ns min        LE pulse width
t7

1 Refer to the Power-Up section for the recommended power-up procedure for this device.

                                                    t4                                   t5

           CLK

                              t2        t3

           DATA  DB23 (MSB)       DB22              DB2                                            DB1           DB0 (LSB)
                                                                                         (CONTROL BIT C2)  (CONTROL BIT C1)

           LE                                                                                                                   t7
                          t1
                                                                                                                      t6
           LE
                                                                                                                                     07139-002

                                                    Figure 2. Timing Diagram

                                                    Rev. B | Page 5 of 24
ADF4360-9                                                                                  Data Sheet

ABSOLUTE MAXIMUM RATINGS                                    Stresses above those listed under Absolute Maximum Ratings
                                                            may cause permanent damage to the device. This is a stress
TA = 25C, unless otherwise noted.                          rating only; functional operation of the device at these or any
                                                            other conditions above those indicated in the operational
Table 3.                             Rating                 section of this specification is not implied. Exposure to absolute
Parameter                            -0.3 V to +3.9 V       maximum rating conditions for extended periods may affect
AVDD to GND1                         -0.3 V to +0.3 V       device reliability.
AVDD to DVDD                         -0.3 V to +3.9 V       This device is a high performance RF integrated circuit with an
VVCO to GND                          -0.3 V to +0.3 V       ESD rating of <1 kV, and it is ESD sensitive. Proper precautions
VVCO to AVDD                         -0.3 V to VDD + 0.3 V  should be taken for handling and assembly.
Digital Input/Output Voltage to GND  -0.3 V to VDD + 0.3 V
Analog Input/Output Voltage to GND   -0.3 V to VDD + 0.3 V  TRANSISTOR COUNT
REFIN to GND                         -40C to + 85C
Operating Temperature Range          -65C to +150C        The transistor count is 12,543 (CMOS) and 700 (bipolar).
Storage Temperature Range            150C
Maximum Junction Temperature                                ESD CAUTION
LFCSP JA Thermal Impedance           50C/W
                                     88C/W
   Paddle Soldered
   Paddle Not Soldered               215C
Lead Temperature, Soldering          220C
   Vapor Phase (60 sec)
   Infrared (15 sec)

1 GND = CPGND = AGND = DGND = 0 V.

                                     Rev. B | Page 6 of 24
Data Sheet                                                                                                    ADF4360-9
PIN CONFIGURATION AND FUNCTION DESCRIPTIONS

                                                24 CP
                                                   23 LD
                                                       22 AGND
                                                          21 DVDD
                                                              20 DIVOUT
                                                                  19 LE

                                    CPGND 1         PIN 1                18 DATA
                                                    INDICATOR
                                       AVDD 2                            17 CLK
                                      AGND 3    ADF4360-9
                                                                         16 REFIN
                                    RFOUTA 4       TOP VIEW              15 DGND
                                    RFOUTB 5    (Not to Scale)
                                                                         14 CN
                                        VVCO 6                           13 RSET

                                                VTUNE 7
                                                   AGND 8

                                                       L1 9
                                                          L2 10
                                                              AGND 11
                                                                  CC 12

                                    NOTE                                             07139-003
                                    THE EXPOSED PADDLE MUST BE CONNECTED TO AGND.

                                                      Figure 3. Pin Configuration

Table 4. Pin Function Descriptions

Pin No.  Mnemonic Description

1        CPGND     Charge Pump Ground. This is the ground return path for the charge pump.
                   Analog Power Supply. This ranges from 3.0 V to 3.6 V. Decoupling capacitors to the analog ground plane
2        AVDD      should be placed as close as possible to this pin. AVDD must have the same value as DVDD.
                   Analog Ground. This is the ground return path of the prescaler and VCO.
3, 8, 11, 22 AGND

4        RFOUTA    VCO Output. The output level is programmable from 0 dBm to -9 dBm. See the Output Matching section for a

                   description of the various output stages.

5        RFOUTB    VCO Complementary Output. The output level is programmable from 0 dBm to -9 dBm. See the Output

                   Matching section for a description of the various output stages.

6        VVCO      Power Supply for the VCO. This ranges from 3.0 V to 3.6 V. Decoupling capacitors to the analog ground plane

                   should be placed as close as possible to this pin. VVCO must have the same value as AVDD.

7        VTUNE     Control Input to the VCO. This voltage determines the output frequency and is derived from filtering the CP

                   output voltage.

9        L1        An external inductor to AGND should be connected to this pin to set the ADF4360-9 output frequency. L1 and

                   L2 need to be the same value. A 470  resistor should be added in parallel to AGND.

10       L2        An external inductor to AGND should be connected to this pin to set the ADF4360-9 output frequency. L1 and

                   L2 need to be the same value. A 470  resistor should be added in parallel to AGND.

12       CC        Internal Compensation Node. This pin must be decoupled to ground with a 10 nF capacitor.

13       RSET      Connecting a resistor between this pin and CPGND sets the maximum charge pump output current for the

                   synthesizer. The nominal voltage potential at the RSET pin is 0.6 V. The relationship between ICP and RSET is

                   ICPmax = 11.75/RSET

                   For example, RSET = 4.7 k and ICPmax = 2.5 mA.

14       CN        Internal Compensation Node. This pin must be decoupled to VVCO with a 10 F capacitor.

15       DGND      Digital Ground.

16       REFIN     Reference Input. This is a CMOS input with a nominal threshold of VDD/2 and a dc equivalent input resistance of

                   100 k (see Figure 16). This input can be driven from a TTL or CMOS crystal oscillator, or it can be ac-coupled.

17       CLK       Serial Clock Input. This serial clock is used to clock in the serial data to the registers. The data is latched into the

                   24-bit shift register on the CLK rising edge. This input is a high impedance CMOS input.

18       DATA      Serial Data Input. The serial data is loaded MSB first with the two LSBs being the control bits. This input is a

                   high impedance CMOS input.

19       LE        Load Enable, CMOS Input. When LE goes high, the data stored in the shift registers is loaded into one of the

                   four latches, and the relevant latch is selected using the control bits.

20       DIVOUT    This output allows the user to select VCO frequency divided by A or VCO frequency divided by 2A.

                   Alternatively, the scaled RF, or the scaled reference frequency, can be accessed externally through this output.

21       DVDD      Digital Power Supply. This ranges from 3.0 V to 3.6 V. Decoupling capacitors to the digital ground plane should

                   be placed as close as possible to this pin. DVDD must have the same value as AVDD.

23       LD        Lock Detect. The output on this pin is logic high to indicate that the part is in lock. Logic low indicates loss of lock.

24       CP        Charge Pump Output. When enabled, this provides ICP to the external loop filter, which in turn drives the

                   internal VCO.

         EP        Exposed Pad. The exposed pad must be connected to AGND.

                                                Rev. B | Page 7 of 24
ADF4360-9                                                                                                                                                                Data Sheet

TYPICAL PERFORMANCE CHARACTERISTICS                                                                                             60

              20

                                                                                                                                70

                      40

                                                                                                                                80

PHASE NOISE (dBc/Hz)  60                                               07139-004                                               90

                      80                                                                                 PHASE NOISE (dBc/Hz)  100

                                                                                                                                110

                      100                                                                                                      120

                      120                                                                                                      130

                                                                                                                                140

                      140                                                                                                      150                                         07139-007

                      160          10k       100k              1M      10M                                                     160      1k      10k       100k         1M  10M
                            1k                                                                                                       100

                                         FREQUENCY (Hz)                                                                                           FREQUENCY (Hz)

Figure 4. Open-Loop VCO Phase Noise at 218 MHz, L1, L2 = 56 nH                                           Figure 7. DIVOUT Phase Noise, 95 MHz, VCO = 380 MHz,
                                                                                                    PFD Frequency = 1 MHz, Loop Bandwidth = 40 kHz, Jitter = 1.3 ps,

                                                                                                                         Divide-by-A/2 Selected, A = 2

                      60                                                                                                       60

                      70                                                                                                       70

                      80                                                                                                       80

PHASE NOISE (dBc/Hz)  90                                               07139-005                                               90

                      100                                                                                PHASE NOISE (dBc/Hz)  100

                      110                                                                                                      110

                      120                                                                                                      120

                      130                                                                                                      130

                      140                                                                                                      140

                      150                                                                                                      150                                         07139-008

                      160                                                                                                      160
                                                                                                                                     100
                      100       1k       10k        100k            1k  10M                                                               1k      10k       100k         1M  10M

                                         FREQUENCY OFFSET (Hz)                                                                                    FREQUENCY OFFSET (Hz)

Figure 5. VCO Phase Noise, 360 MHz, 1 MHz PFD, 40 kHz Loop Bandwidth,                                    Figure 8. DIVOUT Phase Noise, 80 MHz, VCO = 320 MHz,
                                 RMS Jitter = 1.4 ps                                                PFD Frequency = 1 MHz, Loop Bandwidth = 40 kHz, Jitter = 1.3 ps,

                                                                                                                         Divide-by-A/2 Selected, A = 2

                      60                                                                                                       60

                      70                                                                                                       70

                      80                                                                                                       80

PHASE NOISE (dBc/Hz)  90                                               07139-006                                               90

                      100                                                                                PHASE NOISE (dBc/Hz)  100

                      110                                                                                                      110

                      120                                                                                                      120

                      130                                                                                                      130

                      140                                                                                                      140

                      150                                                                                                      150                                         07139-009

                      160      1k       10k        100k            1M  10M                                                     160          1k       10k        100k       1M
                           100                                                                                                       100

                                         FREQUENCY OFFSET (Hz)                                                                                    FREQUENCY OFFSET (Hz)

     Figure 6. DIVOUT Phase Noise, 180 MHz, VCO = 360 MHz,                                                 Figure 9. DIVOUT Phase Noise, 52 MHz, VCO = 312 MHz,
PFD Frequency = 1 MHz, Loop Bandwidth = 40 kHz, Jitter = 1.3 ps,                                    PFD Frequency = 1.6 MHz, Loop Bandwidth = 40 kHz, Jitter = 1.4 ps,

                       Divide-by-A Selected, A = 2                                                                        Divide-by-A/2 Selected, A = 3

                                                                             Rev. B | Page 8 of 24
Data Sheet                                                                                                                                         ADF4360-9

                         60

                         70

                         80

PHASE NOISE (dBc/Hz)     90

                      100

                      110                                                                                                 1

                      120                                                                                                                                                      C1 FREQUENCY: 90MHz
                                                                                                                                                                                C1 + DUTY: 28.98%
                      130                                                                                                                                                      C1 PEAK TO PEAK: 1.55V

                      140

                      150                                                               07139-010                                                                                                      07139-013

                      160          1k       10k        100k            1M    10M                                             CH1 500mV  M 2.00ns  A CH1 20mV
                           100

                                             FREQUENCY OFFSET (Hz)

      Figure 10. DIVOUT Phase Noise, 45 MHz, VCO = 360 MHz,                                         Figure 13. DIVOUT 90 MHz Waveform, VCO = 360 MHz, Divide-by-A Selected,
PFD Frequency = 1.6 MHz, Loop Bandwidth = 60 kHz, Jitter = 1.4 ps,                                                                A = 4, Duty Cycle = ~25%

                      Divide-by-A/2 Selected, A = 2

                      100      +25C
                      110      40C
                      120      +85C

PHASE NOISE (dBc/Hz)  130                                                                                                 1

                      140

                      150                                                                                                               C1 FREQUENCY: 36.01MHz
                                                                                                                                         C1 + DUTY: 13.13%
                                                                                                                                         C1 PEAK TO PEAK 1.28V

                      160                                                               07139-011                                                                                                      07139-014
                            1k
                                        10k       100k              1M        10M                                             CH1 500mV  M 5.00ns  A CH1 920mV

                                             FREQUENCY OFFSET (Hz)

Figure 11. DIVOUT Phase Noise over Temperature, 52 MHz, VCO = 312 MHz,                              Figure 14. DIVOUT 36 MHz Waveform, VCO = 360 MHz, Divide-by-A Selected,
              PFD Frequency = 1 MHz, Loop Bandwidth = 60 kHz,                                                                     A = 10, Duty Cycle = ~10%
                           Divide-by-A/2 Selected, A = 3

                                                  C1 FREQUENCY: 180MHz
                                                  C1 + DUTY: 45.32%

                      1                                                                                                    1

                                                                              07139-012                                                  C1 FREQUENCY: 36MHz                                            07139-015
                                                                                                                                         C1 + DUTY: 49.41%

                         CH1 500mV                M 2.00ns    A CH1 20mV                                                      CH1 500mV  M 12.5ns  A CH1 920mV

                         Figure 12. DIVOUT 180 MHz Waveform, VCO = 360 MHz,                                                   Figure 15. DIVOUT 36 MHz Waveform, VCO = 360 MHz,
                              Divide-by-A Selected, A = 2, Duty Cycle = ~50%                                                     Divide-by-A/2 Selected, A = 5, Duty Cycle = ~50%

                                                                                                    Rev. B | Page 9 of 24
ADF4360-9                                                                                                           Data Sheet

CIRCUIT DESCRIPTION                                                             HI    D1        Q1  UP                 VP CHARGE
                                                                        R DIVIDER                                              PUMP
REFERENCE INPUT SECTION                                                                   U1
                                                                                                                                       CP
The reference input stage is shown in Figure 16. SW1 and SW2                              CLR1
are normally closed switches, and SW3 is normally open. When                                                        CPGND
power-down is initiated, SW3 is closed, and SW1 and SW2 are                                     PROGRAMMABLE
opened. This ensures that there is no loading of the REFIN pin at
power-down.

                                   POWER-DOWN
                                       CONTROL

                                                                                                    DELAY       U3

           NC 100k

           SW2                              TO R COUNTER                                        ABP1      ABP2
                              BUFFER
REFIN NC

           SW1                                                                            CLR2      DOWN
                         SW3                                  07139-016
                                                                                                                                                                                                                                                                                                       07139-017HID2Q2
                 NO                                                     N DIVIDER

                                                                                          U2

           Figure 16. Reference Input Stage

N COUNTER

The CMOS N counter allows a wide division ratio in the PLL                R DIVIDER
feedback counter. The counters are specified to work when the
VCO output is 400 MHz or less. To avoid confusion, this is                N DIVIDER
referred to as the B counter. It makes it possible to generate
output frequencies that are spaced only by the reference                CP OUTPUT
frequency divided by R. The VCO frequency equation is
                                                                                   Figure 17. PFD Simplified Schematic and Timing (In Lock)
     fVCO = B fREFIN/R
                                                                        LOCK DETECT
where:
fVCO is the output frequency of the VCO.                                The LD pin outputs a lock detect signal. Digital lock detect is
B is the preset divide ratio of the binary 13-bit counter (3 to 8191).  active high. When lock detect precision (LDP) in the R counter
fREFIN is the external reference frequency oscillator.                  latch is set to 0, digital lock detect is set high when the phase error
                                                                        on three consecutive phase detector cycles is <15 ns.
R COUNTER                                                               When LDP is set to 1, five consecutive cycles of <15 ns phase
                                                                        error are required to set the lock detect. It stays set high until a
The 14-bit R counter allows the input reference frequency               phase error of >25 ns is detected on any subsequent PD cycle.
to be divided down to produce the reference clock to the phase
frequency detector (PFD). Division ratios from 1 to 16,383 are          INPUT SHIFT REGISTER
allowed.
                                                                        The digital section of the ADF4360 family includes a 24-bit
PFD AND CHARGE PUMP                                                     input shift register, a 14-bit R counter, and an 18-bit N counter,
                                                                        comprising a 5-bit A counter and a 13-bit B counter. Data is
The PFD takes inputs from the R counter and N counter (N = B)           clocked into the 24-bit shift register on each rising edge of CLK.
and produces an output proportional to the phase and frequency          The data is clocked in MSB first. Data is transferred from the
difference between them. Figure 17 is a simplified schematic.           shift register to one of four latches on the rising edge of LE. The
The PFD includes a programmable delay element that controls             destination latch is determined by the state of the two control
the width of the antibacklash pulse. This pulse ensures that            bits (C2, C1) in the shift register. The two LSBs, DB1 and DB0,
there is no dead zone in the PFD transfer function and                  are shown in Figure 2.
minimizes phase noise and reference spurs. Two bits in the R
counter latch, ABP2 and ABP1, control the width of the pulse
(see Figure 25).

                                                              Rev. B | Page 10 of 24
Data Sheet                                                                                           ADF4360-9

The truth table for these bits is shown in Table 5. Figure 22     3.5
shows a summary of how the latches are programmed. Note
that the test modes latch is used for factory testing and should  3.0
not be programmed by the user.
                                                                  2.5

Table 5. C2 and C1 Truth Table                                    VTUNE (V)2.0

    Control Bits                                                                                                                                                                                                                  07139-019

C2  C1            Data Latch                                      1.5

0   0             Control                                         1.0

0   1             R Counter

1   0             N Counter (B)                                   0.5

1   1             Test Modes

                                                                  0
                                                                  80   85  90  95  100          105  110  115

VCO                                                                            FREQUENCY (MHz)

The VCO core in the ADF4360 family uses eight overlapping         Figure 18. VTUNE, ADF4360-9, L1 and L2 = 270 nH vs. Frequency
bands, as shown in Figure 18, to allow a wide frequency range
to be covered without a large VCO sensitivity (KV) and resultant  The R counter output is used as the clock for the band select
poor phase noise and spurious performance.                        logic and should not exceed 1 MHz. A programmable divider is
                                                                  provided at the R counter input to allow division by 1, 2, 4, or 8
The correct band is chosen automatically by the band select       and is controlled by the BSC1 bit and the BSC2 bit in the R counter
logic at power-up or whenever the N counter latch is updated.     latch. Where the required PFD frequency exceeds 1 MHz, the
It is important that the correct write sequence be followed at    divide ratio should be set to allow enough time for correct band
power-up. The correct write sequence is as follows:               selection. For many applications, it is usually best to set this to 8.

1. R Counter Latch                                                After band selection, normal PLL action resumes. The value of
                                                                  KV is determined by the value of the inductors used (see the
2. Control Latch                                                  Choosing the Correct Inductance Value section). The ADF4360
                                                                  family contains linearization circuitry to minimize any variation
3. N Counter Latch                                                of the product of ICP and KV.

During band selection, which takes five PFD cycles, the VCO       The operating current in the VCO core is programmable in four
VTUNE is disconnected from the output of the loop filter and      steps: 2.5 mA, 5 mA, 7.5 mA, and 10 mA. This is controlled by
connected to an internal reference voltage.                       the PC1 bit and the PC2 bit in the control latch.

                                                                  It is strongly recommended that only the 5 mA setting be used.
                                                                  However, in applications requiring a low VCO frequency, the
                                                                  high temperature coefficient of some inductors may lead to the
                                                                  VCO tuning voltage varying as temperature changes. The 7.5 mA
                                                                  VCO core power setting shows less tuning voltage variation over
                                                                  temperature in these applications and can be used, provided that
                                                                  240  resistors are used in parallel with Pin 9 and Pin 10, instead of
                                                                  the default 470 .

                                 Rev. B | Page 11 of 24
ADF4360-9                                                                                                               Data Sheet

OUTPUT STAGE                                                                                                                  DVDD

The RFOUTA and RFOUTB pins of the ADF4360 family are                A COUNTER/2 OUTPUT  MUX  CONTROL                          DIVOUT
connected to the collectors of an NPN differential pair driven        A COUNTER OUTPUT
by buffered outputs of the VCO, as shown in Figure 19. To             R COUNTER OUTPUT
allow the user to optimize the power dissipation vs. the output       N COUNTER OUTPUT
power requirements, the tail current of the differential pair is
programmable via Bit PL1 and Bit PL2 in the control latch.                                                              DGND  07139-018
Four current levels can be set: 3.5 mA, 5 mA, 7.5 mA, and 11 mA.
These levels give output power levels of -9 dBm, -6 dBm,                                Figure 20. DIVOUT Circuit
-3 dBm, and 0 dBm, respectively, using the correct shunt inductor
to VDD and ac coupling into a 50  load. Alternatively, both         The primary use of this pin is to derive the lower frequencies
outputs can be combined in a 1 + 1:1 transformer or a 180          from the VCO by programming various divider values to the
microstrip coupler (see the Output Matching section).               auxiliary A divider. Values ranging from 2 to 31 are possible.
                                                                    The duty cycle of this output is 1/A times 100%, with the logic
Another feature of the ADF4360 family is that the supply            high pulse width equal to the inverse of the VCO frequency.
current to the RF output stage is shut down until the part          That is,
achieves lock, as measured by the digital lock detect circuitry.
This is enabled by the mute-till-lock detect (MTLD) bit in the           Pulse Width [seconds] = 1/fVCO (Frequency [Hz])
control latch.

                      RFOUTA  RFOUTB                                See Figure 21 for a graphical description. By selecting the
                                                                    divide-by-2 function, this divided down frequency can in turn
VCO           BUFFER                                                be divided by 2 again. This provides a 50% duty cycle in contrast to
                                                                    the A counter output, which may be more suitable for some
                                                                    applications (see Figure 21).

                                                                    fVCO

                                      07139-020

                              Figure 19. RF Output Stage            fVCO/A (A = 4)

DIVOUT STAGE                                                        fVCO/2A (A = 4)                                           07139-021
                                                                                           Figure 21. DIVOUT Waveforms
The output multiplexer on the ADF4360 family allows the user
to access various internal points on the chip. The state of DIVOUT
is controlled by D3, D2, and D1 in the control latch. The full
truth table is shown in Figure 23. Figure 20 shows the DIVOUT
section in block diagram form.

                                                 Rev. B | Page 12 of 24
Data Sheet                                                                                                                                                                      ADF4360-9

LATCH STRUCTURE

Figure 22 shows the three on-chip latches for the ADF4360-9. The two LSBs decide which latch is programmed.

                                                                                                            CONTROL LATCH

RESERVED                                  CURRENT                    CURRENT      OUTPUT  MUTE-TILL-                                                                             CORE
           RESERVED                       SETTING 2                  SETTING 1    POWER      LD                                                                                 POWER
                    POWER-                                                         LEVEL                                                                                        LEVEL
                       DOWN 2                                                                          CP GAIN
                              POWER-                                                                          CP
                                  DOWN 1
                                                                                                                 THREE-
                                                                                                                     STATE
                                                                                                                         PHASE
                                                                                                                            DETECTOR
                                                                                                                               POLARITY
                                                                                                                                                                      COUNTER
                                                                                                                                                                         RESET
                                                                                                                             DIVOUT                                                    CONTROL
                                                                                                                            CONTROL                                                        BITS

DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
RSV RSV PD2 PD1 CPI6 CPI5 CPI4 CPI3 CPI2 CPI1 PL2 PL1 MTLD CPG CP PDP D3 D2 D1 CR PC2 PC1 C2 (0) C1 (0)

RESERVED                                                                                         N COUNTER LATCH  RESERVED                  5-BIT DIVOUT                               CONTROL
           RESERVED                                                               13-BIT B COUNTER                                                                                         BITS
                      CP GAIN

DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
RSV RSV CPG B13 B12 B11 B10 B9 B8 B7 B6 B5 B4 B3 B2 B1 RSV A5 A4 A3 A2 A1 C2 (1) C1 (0)

                                                                                  R COUNTER LATCH

RESERVEDBAND                                                               ANTI-                                  14-BIT REFERENCE COUNTER                                             CONTROL
           RESERVEDSELECT                                             BACKLASH                                                                                                             BITS
                                         TEST MODECLOCK              PULSE WIDTH

                                             BIT
                                                   LOCK
                                                      DETECT
                                                          PRECISION

DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0                                                                                    07139-034
RSV RSV BSC2 BSC1 TMB LDP ABP2 ABP1 R14 R13 R12 R11 R10 R9 R8 R7 R6 R5 R4 R3 R2 R1 C2 (0) C1 (1)

                                                                                  Figure 22. Latch Structure

                                                                                  Rev. B | Page 13 of 24
ADF4360-9                                                                                                                                                                                                      Data Sheet

RESERVED                                               OUTPUT                                                                                                                                            CORE
          RESERVED                                     POWER                                                                                                                                            POWER
                  POWER-                                LEVEL                                                                                                                                           LEVEL
                     DOWN 2
                            POWER-
                               DOWN 1
                                                                                                                        MUTE-TILL-

                                                                                                                           LD
                                                                                                                                    CP GAIN

                                                                                                                                          CP
                                                                                                                                             THREE-
                                                                                                                                                STATE
                                                                                                                                                    PHASE
                                                                                                                                                       DETECTOR
                                                                                                                                                          POLARITY
                                                                                                                                                                                              COUNTER
                                                                                                                                                                                                 RESET
                     CURRENT           CURRENT                                             DIVOUT                                                                                                               CONTROL
                     SETTING 2         SETTING 1                                          CONTROL                                                                                                                  BITS

DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
RSV RSV PD2 PD1 CPI6 CPI5 CPI4 CPI3 CPI2 CPI1 PL2 PL1 MTLD CPG CP PDP D3 D2 D1 CR PC2 PC1 C2 (0) C1 (0)

                                                                                                       PC2 PC1 CORE POWER LEVEL
                                                                                                       0 0 2.5mA
                                                                                                       0 1 5mA (RECOMMENDED)
                                                                                                       1 0 7.5mA
                                                                                                       1 1 10mA

                     CPI6     CPI5     CPI4  ICP (mA)                            PDP  PHASE DETECTOR           COUNTER
                                             4.7k                                0    POLARITY         CR OPERATION
                     CPI3     CPI2     CPI1                                      1
                                             0.31                                     NEGATIVE         0 NORMAL
                     0        0        0     0.62                                     POSITIVE         1 R, A, B COUNTERS
                     0        0        1     0.93
                     0        1        0     1.25                                    CHARGE PUMP               HELD IN RESET
                     0        1        1     1.56                            CP OUTPUT
                     1        0        0     1.87                            0 NORMAL
                     1        0        1     2.18                            1 THREE-STATE
                     1        1        0     2.50
                     1        1        1                          CPG CP GAIN
                                                                  0 CURRENT SETTING 1
                                                                  1 CURRENT SETTING 2

                                                               MTLD MUTE-TIL-LOCK DETECT

                                                               0  DISABLED

                                                               1  ENABLED

                              PL2 PL1 OUTPUT POWER LEVEL                                  D3       D2  D1                                                                                               MUXOUT

                                       CURRENT USING TUNED LOAD USING 50 TO VVCO          0        0   0                                                                                                DVDD

                              0     0  3.5mA 9dBm                19dBm                  0        0   1                                                                                                DIGITAL LOCK DETECT

                              0     1  5.0mA 6dBm                15dBm                                                                                                                                (ACTIVE HIGH)

                              1     0  7.5mA 3dBm                12dBm                  0        1   0                                                                                                N DIVIDER OUTPUT

                              1     1  11.0mA 0dBm                9dBm                   0        1   1                                                                                                DVDD

                                                                                          1        0   0                                                                                                R DIVIDER OUTPUT

                                                                                          1        0   1                                                                                                A CNTR/2 OUT

                                                                                          1        1   0                                                                                                A CNTR OUT

                                                                                          1        1   1                                                                                                DGND

CE PIN PD2                 PD1 MODE

0                 X        X     ASYNCHRONOUS POWER-DOWN

1                 X        0     NORMAL OPERATION

1                 0        1     ASYNCHRONOUS POWER-DOWN

1                 1        1     SYNCHRONOUS POWER-DOWN

THESE BITS ARE                                                                                                                                                                                                            07139-022
NOT USED BY THE
DEVICE AND ARE
DON'T CARE BITS.

                                                       Figure 23. Control Latch

                                                       Rev. B | Page 14 of 24
Data Sheet                                                                                                                                                                          ADF4360-9

            CP GAIN                                                                                                                                                                 CONTROL
                                                                                                                                                         RESERVED                      BITS
RESERVED                            13-BIT B COUNTER                                                                                                                  5-BIT DIVOUT

DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
RSV RSV CPG B13 B12 B11 B10 B9 B8 B7 B6 B5 B4 B3 B2 B1 RSV A5 A4 A3 A2 A1 C2 (1) C1 (0)

                                                                                    THIS BIT IS NOT
                                                                                    USED BY THE
                                                                                    DEVICE AND IS A
                                                                                    DON'T CARE BIT.

                                                                                 A5 A4                                                                             A2 A1  OUTPUT DIVIDE RATIO
                                                                                                                                                                          NOT ALLOWED
                                                                                 00     ............                                                               00     NOT ALLOWED
                                                                                        ............                                                                      2
                                                                                 00     ............                                                               01     3
                                                                                        ............                                                                      .
                                                                                 00     ............                                                               10     .
                                                                                        ............                                                                      .
                                                                                 00     ............                                                               11     28
                                                                                        ............                                                                      29
                                                                                 .  .   ............                                                               .  .   30
                                                                                        ............                                                                      31
                                                                                 .  .   ............                                                               .  .

                                                                                 .  .                                                                              .  .

                                                                                 11                                                                                00

                                                                                 11                                                                                01

                                                                                 11                                                                                10

                                                                                 11                                                                                11

                   B13 B12 B11                    B3 B2 B1  B COUNTER DIVIDE RATIO
                                                            NOT ALLOWED
                   0 0 0 ............             000       NOT ALLOWED
                                                            NOT ALLOWED
                   0 0 0 ............             001       3
                                                            .
                   0 0 0 ............             010       .
                                                            .
                   0 0 0 ............             111       8188
                                                            8189
                   .  .          .  ............  .  .  .   8190
                                                            8191
                   .  .          .  ............  .  .  .

                   .  .          .  ............  .  .  .

                   1 1 1 ............             100

                   1 1 1 ............             101

                   1 1 1 ............             110

                   1 1 1 ............             111

CP GAIN OPERATION

0           CHARGE PUMP CURRENT SETTING 1

            IS PERMANENTLY USED

1           CHARGE PUMP CURRENT SETTING 2

            IS PERMANENTLY USED

THESE BITS ARE                                                                                                                                                                      07139-023
NOT USED BY THE
DEVICE AND ARE
DON'T CARE BITS.

                                                     Figure 24. N Counter Latch

                                                     Rev. B | Page 15 of 24
ADF4360-9                                                                                                Data Sheet

    RESERVED BAND                 ANTI-              14-BIT REFERENCE COUNTER                                                                                                                                                                                                                                                                                                 CONTROL
             RESERVEDSELECT   BACKLASH                                                                                                                                                                                                                                                                                                                                           BITS
            CLOCK
                                         TESTPULSE
                                            MODEWIDTH

                                               BIT
                                                   LOCK
                                                      DETECT
                                                         PRECISION

                                                                                                                                                                                                                                                                                                                                                                     07139-024
DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
RSV RSV BSC2 BSC1 TMB LDP ABP2 ABP1 R14 R13 R12 R11 R10 R9 R8 R7 R6 R5 R4 R3 R2 R1 C2 (0) C1 (1)

                                           R14  R13  R12                                     R3  R2  R1                                                                                                                                                                                                                                                                       DIVIDE RATIO
                                                                                                                                                                                                                                                                                                                                                                              1
                                           0    0                  0             ..........  0   0   1                                                                                                                                                                                                                                                                        2
                                                                                                                                                                                                                                                                                                                                                                              3
                                           0    0                  0             ..........  0   1   0                                                                                                                                                                                                                                                                        4
                                                                                                                                                                                                                                                                                                                                                                              .
                                           0    0                  0             ..........  0   1   1                                                                                                                                                                                                                                                                        .
                                                                                                                                                                                                                                                                                                                                                                              .
                 TEST MODE                 0    0                  0             ..........  1   0   0                                                                                                                                                                                                                                                                        16380
                 BIT SHOULD                                                                                                                                                                                                                                                                                                                                                   16381
                 BE SET TO 0               .    .                  .             ..........  .   .   .                                                                                                                                                                                                                                                                        16382
                FOR NORMAL                                                                                                                                                                                                                                                                                                                                                    16383
                OPERATION.                 .    .                  .             ..........  .   .   .

THESE BITS ARE                             .    .                  .             ..........  .   .   .
NOT USED BY
THE DEVICE                                 1    1                  1             ..........  1   0   0
AND ARE DON'T
CARE BITS.                                 1    1                  1             ..........  1   0   1

                                           1    1                  1             ..........  1   1   0

                                           1    1                  1             ..........  1   1   1

                              ABP2  ABP1   ANTIBACKLASH PULSE WIDTH
                              0     0      3.0ns
                              0     1      1.3ns
                              1     0      6.0ns
                              1     1      3.0ns

                    LDP       LOCK DETECT PRECISION
                    0         THREE CONSECUTIVE CYCLES OF PHASE DELAY LESS THAN
                              15ns MUST OCCUR BEFORE LOCK DETECT IS SET.
                    1
                              FIVE CONSECUTIVE CYCLES OF PHASE DELAY LESS THAN
                              15ns MUST OCCUR BEFORE LOCK DETECT IS SET.

BSC2  BSC1      BAND SELECT CLOCK DIVIDER
0     0         1
0     1         2
1     0         4
1     1         8

                                           Figure 25. R Counter Latch

                                           Rev. B | Page 16 of 24
Data Sheet                                                                                       ADF4360-9

POWER-UP                                                          During initial power-up, a write to the control latch powers up
Power-Up Sequence                                                 the part, and the bias currents of the VCO begin to settle. If
                                                                  these currents have not settled to within 10% of their steady-
The correct programming sequence for the ADF4360-9 after          state value, and if the N counter latch is then programmed, the
power-up is as follows:                                           VCO may not oscillate at the desired frequency, which does not
1. R Counter Latch                                                allow the band select logic to choose the correct frequency
2. Control Latch                                                  band, and the ADF4360-9 may not achieve lock. If the
3. N Counter Latch                                                recommended interval is inserted, and the N counter latch is
Initial Power-Up                                                  programmed, the band select logic can choose the correct
Initial power-up refers to programming the part after the         frequency band, and the part locks to the correct frequency.
application of voltage to the AVDD, DVDD, and VVCO pins. On
initial power-up, an interval is required between programming     The duration of this interval is affected by the value of the
the control latch and programming the N counter latch. This       capacitor on the CN pin (Pin 14). This capacitor is used to
interval is necessary to allow the transient behavior of the      reduce the close-in noise of the ADF4360-9 VCO. The
ADF4360-9 during initial power-up to settle.                      recommended value of this capacitor is 10 F. Using this
                                                                  value requires an interval of 15 ms between the latching in
                                                                  of the control latch bits and latching in of the N counter latch
                                                                  bits. If a shorter delay is required, the capacitor can be reduced.
                                                                  A slight phase noise penalty is incurred by this change, which is
                                                                  further explained in Table 6.

Table 6. CN Capacitance vs. Interval and Phase Noise

          Recommended Interval Between                            Open-Loop Phase Noise @ 10 kHz Offset
          Control Latch and N Counter Latch
CN Value                                     L1 and L2 = 18.0 nH                  L1 and L2 = 110.0 nH    L1 and L2 = 560.0 nH

10 F      15 ms                              -100 dBc/Hz                          -97 dBc/Hz              -99 dBc/Hz

440 nF    600 s                              -99 dBc/Hz                           -96 dBc/Hz              -98 dBc/Hz

                 POWER-UP

                 CLK

                 DATA      R COUNTER                   CONTROL                                N COUNTER
                    LE     LATCH DATA                 LATCH DATA                              LATCH DATA

                                                                                       REQUIRED INTERVAL  07139-033
                                                                                  CONTROL LATCH WRITE TO
                                                                                   N COUNTER LATCH WRITE

                                                      Figure 26. Power-Up Timing

                                                      Rev. B | Page 17 of 24
ADF4360-9                                                                                          Data Sheet

Software Power-Up/Power-Down                                        Charge Pump Currents
                                                                    CPI3, CPI2, and CPI1 in the ADF4360 family determine
If the part is powered down via the software (using the control     Current Setting 1. CPI6, CPI5, and CPI4 determine Current
latch) and powered up again without any change to the N counter     Setting 2 (see the truth table in Figure 23).
latch during power-down, the part locks at the correct frequency
because the part is already in the correct frequency band. The      Output Power Level
lock time depends on the value of capacitance on the CN pin,        Bit PL1 and Bit PL2 set the output power level of the VCO (see
which is <15 ms for 10 F capacitance. The smaller capacitance       the truth table in Figure 23).
of 440 nF on this pin enables lock times of <600 s.
                                                                    Mute-Till-Lock Detect
The N counter value cannot be changed while the part is in          DB11 of the control latch in the ADF4360 family is the mute-
power-down because the part may not lock to the correct             till-lock detect bit. This function, when enabled, ensures that
frequency on power-up. If it is updated, the correct program-       the RF outputs are not switched on until the PLL is locked.
ming sequence for the part after power-up is to the R counter
latch, followed by the control latch, and finally the N counter     CP Gain
latch, with the required interval between the control latch and     DB10 of the control latch in the ADF4360 family is the charge
N counter latch, as described in the Initial Power-Up section.      pump gain bit. When it is programmed to 1, Current Setting 2
                                                                    is used. When programmed to 0, Current Setting 1 is used.
CONTROL LATCH
                                                                    Charge Pump Three-State
With (C2, C1) = (0, 0), the control latch is programmed. Figure 23  This bit (DB9) puts the charge pump into three-state mode
shows the input data format for programming the control latch.      when programmed to a 1. For normal operation, it should be
                                                                    set to 0.
Power-Down
                                                                    Phase Detector Polarity
DB21 (PD2) and DB20 (PD1) provide programmable power-               The PDP bit in the ADF4360 family sets the phase detector
down modes.                                                         polarity. The positive setting enabled by programming a 1 is
                                                                    used when using the on-chip VCO with a passive loop filter or
In the programmed asynchronous power-down, the device               with an active noninverting filter. It can also be set to 0, which
powers down immediately after latching a 1 into Bit PD1, with       is required if an active inverting loop filter is used.
the condition that PD2 is loaded with a 0. In the programmed
synchronous power-down, the device power-down is gated by           DIVOUT Control
the charge pump to prevent unwanted frequency jumps. Once           The on-chip multiplexer is controlled by D3, D2, and D1 (see
the power-down is enabled by writing a 1 into Bit PD1 (on the       the truth table in Figure 23).
condition that a 1 is also loaded in PD2), the device goes into
power-down on the second rising edge of the R counter output,       Counter Reset
after LE goes high. When a power-down is activated (either          DB4 is the counter reset bit for the ADF4360 family. When this
synchronous or asynchronous mode), the following events occur:      is 1, the R counter and the A, B counters are reset. For normal
                                                                    operation, this bit should be 0.
All active dc current paths are removed.
                                                                    Core Power Level
The R, N, and timeout counters are forced to their load           PC1 and PC2 set the power level in the VCO core. The
     state conditions.                                              recommended setting is 5 mA. The 7.5 mA setting is
                                                                    permissible in some applications (see the truth table in Figure 23).
The charge pump is forced into three-state mode.

The digital lock detect circuitry is reset.

The RF outputs are debiased to a high impedance state.

The reference input buffer circuitry is disabled.

The input register remains active and capable of loading
     and latching data.

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Data Sheet                                                                                             ADF4360-9

N COUNTER LATCH                                                         R COUNTER LATCH

Figure 24 shows the input data format for programming the               With (C2, C1) = (0, 1), the R counter latch is programmed.
N counter latch.                                                        Figure 25 shows the input data format for programming the
5-Bit Divider                                                           R counter latch.
A5 to A1 program the output divider. The divide range is 2 (00010)
to 31 (11111). If unused, this divider should be set to 0. The output   R Counter
or the output divided by 2 is available at the DIVOUT pin.
Reserved Bits                                                           R1 to R14 set the counter divide ratio. The divide range is
DB23, DB22, and DB7 are spare bits and are designated as                1 (00 ... 001) to 16,383 (111 ... 111).
reserved. They should be programmed to 0.
B Counter Latch                                                         Antibacklash Pulse Width
B13 to B1 program the B counter. The divide range is 3
(00 ... 0011) to 8191 (11 ... 111).                                     DB16 and DB17 set the antibacklash pulse width.
Overall Divide Range
The overall VCO feedback divide range is defined by B.                  Lock Detect Precision
CP Gain
DB21 of the N counter latch in the ADF4360 family is the                DB18 is the lock detect precision bit. This bit sets the number of
charge pump gain bit. When it is programmed to 1, Current               reference cycles with <15 ns phase error for entering the locked
Setting 2 is used. When programmed to 0, Current Setting 1 is           state. With LDP at 1, five cycles are taken; with LDP at 0, three
used. This bit can also be programmed through DB10 of the               cycles are taken.
control latch. The bit always reflects the latest value written to it,
whether this is through the control latch or the N counter latch.       Test Mode Bit

                                                                        DB19 is the test mode bit (TMB) and should be set to 0. With
                                                                        TMB = 0, the contents of the test mode latch are ignored and
                                                                        normal operation occurs, as determined by the contents of the
                                                                        control latch, R counter latch, and N counter latch. Note that
                                                                        test modes are for factory testing only and should not be
                                                                        programmed by the user.

                                                                        Band Select Clock

                                                                        These bits (DB20 and DB21) set a divider for the band select
                                                                        logic clock input. The output of the R counter is, by default, the
                                                                        value used to clock the band select logic; if this value is too high
                                                                        (>1 MHz), a divider can be switched on to divide the R counter
                                                                        output to a smaller value (see Figure 25). A value of 8 is
                                                                        recommended.

                                                                        Reserved Bits

                                                                        DB23 to DB22 are spare bits that are designated as reserved.
                                                                        They should be programmed to 0.

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ADF4360-9                                                                                                                                                 Data Sheet

APPLICATIONS                                                                                                     12

CHOOSING THE CORRECT INDUCTANCE VALUE

The ADF4360-9 can be used at many different frequencies                                                          10
simply by choosing the external inductors to give the correct
output frequency. Figure 27 shows a graph of both minimum                                   SENSITIVITY (MHz/V)  8
and maximum frequency vs. the external inductor value. The
correct inductor should cover the maximum and minimum                                                            6
frequencies desired. The inductors used are 0603 CS or 0805 CS
type from Coilcraft. To reduce mutual coupling, the inductors                                                    4
should be placed at right angles to one another.

The lowest center frequency of oscillation possible is approximately                                             2
65 MHz, which is achieved using 560 nH inductors. This
relationship can be expressed by                                                                                 0                                                            07139-026

                                                                                                                     0         100   200  300  400        500         600

                                   1                                                                                                 INDUCTANCE (nH)
                         9.3 pF 0.9 nH + LEXT
                 =
                   2
                 ( ) fO                                                                                                 Figure 28. Tuning Sensitivity vs. Inductance

where:                                                                                      ENCODE CLOCK FOR ADC
fO is the center frequency.
LEXT is the external inductance.                                                            Analog-to-digital converters (ADCs) require a sampling clock
                                                                                            for their operation. Generally, this is provided by TCXO or VCXOs,
             450                                                                            which can be large and expensive. The frequency range is usually
                                                                                            quite limited. An alternative solution is the ADF4360-9, which can
                 400                                                                        be used to generate a CMOS clock signal suitable for use in all
                                                                                            but the most demanding converter applications.
                 350

FREQUENCY (MHz)  300                                                                        Figure 29 shows an ADF4360-9 with a VCO frequency of
                                                                                            320 MHz and a DIVOUT frequency of 80 MHz. Because a 50%
                 250                                                                        duty cycle is preferred by most sampling clock circuitry, the A/2
                                                                                            mode is selected. Therefore, A is programmed to 2, giving an
                 200                                                                        overall divide value of 4. The AD9215-80 is a 10-bit, 80 MSPS
                                                                                            ADC that requires an encode clock jitter of 6 ps or less. The
                 150                                                                        ADF4360-9 takes a 10 MHz TCXO frequency and divides this to
                                                                                            1 MHz; therefore, R = 10 is programmed and N = 320 is
                 100                                                                        programmed
                                                                                            to achieve a VCO frequency of 320 MHz. The resultant 80 MHz
                 50                                                              07139-025  CMOS signal has a jitter of <1.5 ps, which is more than adequate
                                                                                            for the application.
                 0    0  100  200  300         400  500  600
                                                                                                                                                             SPI
                              INDUCTANCE (nH)

                 Figure 27. Output Center Frequency vs. External Inductor Value

The approximate value of capacitance at the midpoint of the                                 TCXO ADF4360-9
center band of the VCO is 9.3 pF, and the approximate value of                              10MHz
internal inductance due to the bond wires is 0.9 nH. The VCO                                                            80MHz
sensitivity is a measure of the frequency change vs. the tuning
voltage. It is a very important parameter for the low-pass filter.                          470 21nH                           21nH                                   PC
Figure 28 shows a graph of the tuning sensitivity (in MHz/V)                                                                    470                                      USB
vs. the inductance (nH). It can be seen that as the inductance
increases, the sensitivity decreases. This relationship can be
derived from the previous equation; that is, because the
inductance increased, the change in capacitance from the
varactor has less of an effect on the frequency.

                                                                                                                    SIGNAL
                                                                                                                 GENERATOR

                                                                                                                                               ENCODE                  HC-ADC-
                                                                                                                                          AIN CLOCK                   EVALA-SC
                                                                                                                                     LPF
                                                                                                                                               AD9215-80                                 07139-036

                                                                                                                 Figure 29. The ADF4360-9 Used as an Encode Clock for an ADC

                                                                                 Rev. B | Page 20 of 24
Data Sheet                                                                                                                                                                                                                                       ADF4360-9

GSM TEST CLOCK                                                          Two 21 nH inductors are required for the specified frequency
                                                                        range. The reference frequency is from a 20 MHz TCXO from
Figure 30 shows the ADF4360-9 used to generate three different          Fox; therefore, an R value of 20 is programmed. Taking into
frequencies at DIVOUT. The frequencies required are 45 MHz,             account the high PFD frequency and its effect on the band
80 MHz, and 95 MHz. This is achieved by generating 360 MHz,             select logic, the band select clock divider is enabled. In this case,
320 MHz, and 380 MHz and programming the correct A divider              a value of 8 is chosen. A very simple shunt resistor and dc-blocking
ratio. Because a 50% duty cycle is required, the A/2 DIVOUT             capacitor complete the RF output stage. Because these outputs
mode is selected. This means that A values of 4, 2, and 2 are           are not used, they are terminated in 50  resistors. This is
selected, respectively, for each of the output frequencies              recommended for circuit stability. Leaving the RF outputs
previously mentioned.                                                   open is not recommended.

The low-pass filter was designed using ADIsimPLLTM for a                The CMOS level output frequency is available at DIVOUT. If
channel spacing of 1 MHz and an open-loop bandwidth of                  the frequency has to drive a low impedance load, a buffer is
40 kHz. Larger PFD frequencies can be used to reduce in-band            recommended.
noise and, therefore, rms jitter. However, for the purposes of
this example, 1 MHz is used. The measured rms jitter from this
circuit at each frequency is less than 1.5 ps.

                                          VVCO      VVDD             LOCK
                                                                    DETECT

                       10F                   6  2              21  23

                                          VVCO AVDD DVDD LD                  VTUNE 7                           12k
                                                                                 CP 24
                                                                                                              2.2nF
                FOX                   14  CN                                                     150pF
            801BE-160  1nF 1nF
                                                                                                             5.6k    56pF
              20MHz          16 REFIN

                             51

                             17 CLK                 ADF4360-9               DIVOUT 20
                             18 DATA                                                       VVCO
                             19 LE
            SPI-COMPATIBLE SERIAL BUS1nF12 CC                                                    51  51 100pF 51
                     4.7k    13 RSET                                                                          100pF 51
                                                                                                                                                                                                                                      07139-027
                               CPGND                                                   RFOUTA 4
                                   13
                                                  AGND DGND L1 L2 RFOUTB 5
                                                 8 11 22 15 9 10

                                                                                  21nH

                                                                        470

                                                    470             21nH

                                                 Figure 30.GSM Test Clock

                                                    Rev. B | Page 21 of 24
ADF4360-9                                                                                                         Data Sheet

INTERFACING                                                          ADSP-21xx Interface

The ADF4360 family has a simple SPI-compatible serial interface      Figure 32 shows the interface between the ADF4360 family and
for writing to the device. CLK, DATA, and LE control the data        the ADSP-21xx digital signal processor. The ADF4360 family
transfer. When LE goes high, the 24 bits that are clocked into       needs a 24-bit serial word for each latch write. The easiest way
the appropriate register on each rising edge of CLK are transferred  to accomplish this using the ADSP-21xx family is to use the
to the appropriate latch. See Figure 2 for the timing diagram        autobuffered transmit mode of operation with alternate framing.
and Table 5 for the latch truth table.                               This provides a means for transmitting an entire block of serial
                                                                     data before an interrupt is generated.
The maximum allowable serial clock rate is 20 MHz. This
means that the maximum update rate possible is 833 kHz, or                                            SCLOCK      SCLK
one update every 1.2 s. This is more than adequate for systems                                                    SDATA
that have typical lock times in hundreds of microseconds.                                                  MOSI
                                                                                                             TFS  LE ADF4360-x
ADuC812 Interface
                                                                                           ADSP-21xx              CE
Figure 31 shows the interface between the ADF4360 family and                                   I/O PORTS
the ADuC812 MicroConverter. Because the ADuC812 is based                                                         MUXOUT
on an 8051 core, this interface can be used with any 8051-based                                                   (LOCK DETECT)
microcontrollers. The MicroConverter is set up for SPI master      07139-028
mode with CPHA = 0. To initiate the operation, the I/O port                                                                                                                                                                                                                           07139-029
driving LE is brought low. Each latch of the ADF4360 family                             Figure 32. ADSP-21xx to ADF4360-x Interface
needs a 24-bit word, which is accomplished by writing three
8-bit bytes from the MicroConverter to the device. After the         Set up the word length for 8 bits and use three memory
third byte is written, the LE input should be brought high to        locations for each 24-bit word. To program each 24-bit latch,
complete the transfer.                                               store the 8-bit bytes, enable the autobuffered mode, and write to
                                                                     the transmit register of the DSP. This last operation initiates the
          SCLOCK     SCLK                                            autobuffer transfer.
               MOSI  SDATA
                                                                     PCB DESIGN GUIDELINES FOR CHIP SCALE
ADuC812              LE ADF4360-x                                    PACKAGE
   I/O PORTS
                     CE                                              The leads on the chip scale package (CP-24-2) are rectangular.
                                                                     The PCB pad for these should be 0.1 mm longer than the
                     MUXOUT                                          package lead length and 0.05 mm wider than the package lead
                     (LOCK DETECT)                                   width. The lead should be centered on the pad to ensure that
                                                                     the solder joint size is maximized.
                    Figure 31. ADuC812 to ADF4360-x Interface
                                                                     The bottom of the chip scale package has a central thermal pad.
I/O port lines on the ADuC812 are used to detect lock (MUXOUT        The thermal pad on the PCB should be at least as large as this
configured as lock detect and polled by the port input). When        exposed pad. On the PCB, there should be a clearance of at least
operating in the described mode, the maximum SCLOCK rate             0.25 mm between the thermal pad and the inner edges of the
of the ADuC812 is 4 MHz. This means that the maximum rate            pad pattern to ensure that shorting is avoided.
at which the output frequency can be changed is 166 kHz.
                                                                     Thermal vias can be used on the PCB thermal pad to improve
                                                                     thermal performance of the package. If vias are used, they should
                                                                     be incorporated into the thermal pad at 1.2 mm pitch grid. The
                                                                     via diameter should be between 0.3 mm and 0.33 mm, and the
                                                                     via barrel should be plated with 1 ounce of copper to plug the via.

                                                                     The user should connect the printed circuit thermal pad to AGND.
                                                                     This is internally connected to AGND.

                                                                   Rev. B | Page 22 of 24
Data Sheet                                                                                                                                                ADF4360-9

OUTPUT MATCHING                                                                    The recommended value of this inductor changes with the VCO
                                                                                   center frequency. Figure 35 shows a graph of the optimum
There are a number of ways to match the VCO output of the                          inductor value vs. center frequency.
ADF4360-9 for optimum operation; the most basic is to use a
51  resistor to VVCO. A dc bypass capacitor of 100 pF is connected                               300
in series, as shown in Figure 33. Because the resistor is not
frequency dependent, this provides a good broadband match.                                                           250
The output power in the circuit in Figure 33 typically gives
-9 dBm output power into a 50  load.

                                   VVCO
                                       07139-030                                                                     200
                                                                                                                     150
                                                                                                    INDUCTANCE (nH)
            51

                100pF                                                                                                100
                                   50
RFOUT

                                                                                                                     50

                           Figure 33. Simple Output Stage                                                            0                                                       07139-032

A better solution is to use a shunt inductor (acting as an RF                                                             0  100  200  300                400                500
choke) to VVCO. This gives a better match and, therefore, more
output power.                                                                                                                     CENTER FREQUENCY (MHz)

Experiments have shown that the circuit shown in Figure 34                                                           Figure 35. Optimum Shunt Inductor vs. Center Frequency
provides an excellent match to 50  over the operating range of
the ADF4360-9. This gives approximately 0 dBm output power                         Both complementary architectures can be examined using the
across the specific frequency range of the ADF4360-9 using the                     EV-ADF4360-9EB1Z evaluation board. If the user does not
recommended shunt inductor, followed by a 100 pF dc-blocking                       need the differential outputs available on the ADF4360-9, the
capacitor.                                                                         user should either terminate the unused output with the same
                                                                                   circuitry as much as possible or combine both outputs using a
                                   VVCO                                            balun. Alternatively, instead of the LC balun, both outputs can
                                                                                   be combined using a 180 rat-race coupler.
                                                    L
                                       07139-031                                   If the user is only using DIVOUT and does not use the RF
                                                    100pF                          outputs, it is still necessary to terminate both RF output pins
                                 RFOUT                                             with a shunt inductor/resistor to VVCO and also a dc bypass
                                                                                   capacitor and a 50  load. The circuit in Figure 33 is probably
                                                                               50  the simplest and most cost-effective solution. It is important
                                                                                   that the load on each pin be balanced because an unbalanced
            Figure 34. Optimum Output Stage                                        load is likely to cause stability problems. Terminations should
                                                                                   be identical as much as possible.

                                                  Rev. B | Page 23 of 24
ADF4360-9                                                                                                                                                            Data Sheet
OUTLINE DIMENSIONS
                                                                                                                                                                   Package Option
                                                 4.10                                                       0.60 MAX                                               CP-24-2
                                                 4.00 SQ                                                                                                           CP-24-2
                                                 3.90                                             0.60 MAX                                                         CP-24-2

                                                                                                             18 19                 24 1   PIN 1
                                                                                                                                          INDICATOR
                                    PIN 1                                               3.75 BSC  0.50               EXPOSED
                            INDICATOR                                                       SQ    BSC                    PAD              2.45
                                                                                                                                          2.30 SQ
                                                                                                                    (BOTTOM VIEW)         2.15

                                                                                                                13                 6     0.20 MIN

                                                                                                  0.50          12                 7
                                                                                                  0.40
                                                 TOP VIEW                                         0.30

                                                                                                                      2.50 BCS

                                   1.00 12 MAX  0.70 MAX                                      0.05 MAX               FOR PROPER CONNECTION OF
                                   0.85          0.65 TYP                                                             THE EXPOSED PAD, REFER TO
                                   0.80                                                        0.02 NOM               THE PIN CONFIGURATION AND
                                                 0.30                                                                 FUNCTION DESCRIPTIONS
                            SEATING              0.23                                          COPLANARITY            SECTION OF THIS DATA SHEET.
                              PLANE              0.18                                                  0.08

                                                                                        0.20 REF                                                     08-18-2010-A

                                                    COMPLIANT TO JEDEC STANDARDS MO-220-VGGD-2

                                           Figure 36. 24-Lead Lead Frame Chip Scale Package [LFCSP_VQ]
                                                           4 mm 4 mm Body, Very Thin Quad
                                                                           (CP-24-2)
                                                            Dimensions shown in millimeters

ORDERING GUIDE              Temperature Range                                           Package Description                        Frequency Range
                            -40C to +85C                                              24-Lead LFCSP_VQ                           65 MHz to 400 MHz
Model1                      -40C to +85C                                              24-Lead LFCSP_VQ                           65 MHz to 400 MHz
ADF4360-9BCPZ               -40C to +85C                                              24-Lead LFCSP_VQ                           65 MHz to 400 MHz
ADF4360-9BCPZRL                                                                         Evaluation Board
ADF4360-9BCPZRL7
EV-ADF4360-9EB1Z

1 Z = RoHS Compliant Part.

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                                                                      D07139-0-2/12(B)

                                                                                        Rev. B | Page 24 of 24
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