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ADF4153YRUZ-RL7

器件型号:ADF4153YRUZ-RL7
器件类别:热门应用    无线_射频_通信   
厂商名称:ADI [Analog Devices Inc]
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器件描述

Phase Locked Loops - PLL Fractional-N Freq Synthesizer

参数

产品属性属性值
产品种类:
Product Category:
Phase Locked Loops - PLL
制造商:
Manufacturer:
Analog Devices Inc.
RoHS:YES
类型:
Type:
Fractional-N
Number of Circuits:1
Maximum Input Frequency:4 GHz
Minimum Input Frequency:10 MHz
电源电压-最大:
Supply Voltage - Max:
3.3 V
电源电压-最小:
Supply Voltage - Min:
2.7 V
最小工作温度:
Minimum Operating Temperature:
- 40 C
最大工作温度:
Maximum Operating Temperature:
+ 125 C
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
TSSOP-16
封装:
Packaging:
Reel
商标:
Brand:
Analog Devices
Development Kit:EV-ADF4153SD1Z
高度:
Height:
1.05 mm (Max)
长度:
Length:
5 mm
工作电源电流:
Operating Supply Current:
20 mA
工作电源电压:
Operating Supply Voltage:
5 V
系列:
Series:
ADF4153
工厂包装数量:
Factory Pack Quantity:
1000
宽度:
Width:
4.4 mm
单位重量:
Unit Weight:
0.006102 oz

ADF4153YRUZ-RL7器件文档内容

                                                                                         Fractional-N Frequency Synthesizer

Data Sheet                                                                                                                                                              ADF4153

FEATURES                                                                                                              GENERAL DESCRIPTION

RF bandwidth to 4 GHz                                                                                                 The ADF4153 is a fractional-N frequency synthesizer

2.7 V to 3.3 V power supply                                                                                           that implements local oscillators in the upconversion

Separate VP allows extended tuning voltage                                                                            and downconversion sections of wireless receivers and

Y version available: −40°C to +125°C                                                                                  transmitters. It consists of a low noise digital phase

Programmable fractional modulus                                                                                       frequency detector (PFD), a precision charge pump, and

Programmable charge pump currents                                                                                     a programmable reference divider. There is a Σ-Δ based

3-wire serial interface                                                                                               fractional interpolator to allow programmable fractional-N

Analog and digital lock detect                                                                                        division. The INT, FRAC, and MOD registers define an

Power-down mode                                                                                                       overall N divider (N = (INT + (FRAC/MOD))). In addition,

Pin-compatible with ADF4110/ADF4111/ADF4112/ADF4113                                                                   the 4-bit reference counter (R counter) allows selectable

and ADF4106                                                                                                           REFIN frequencies at the PFD input. A complete phase-

Consistent RF output phase                                                                                            locked loop (PLL) can be implemented if the synthesizer is

Loop filter design possible with ADIsimPLL                                                                            used with an external loop filter and a voltage controlled

Qualified for automotive applications                                                                                 oscillator (VCO).

APPLICATIONS                                                                                                          A simple 3-wire interface controls all on-chip registers.

CATV equipment                                                                                                        The device operates with a power supply ranging from

Base stations for mobile radio (GSM, PCS, DCS, WiMAX,                                                                 2.7 V to 3.3 V and can be powered down when not in use.

SuperCell 3G, CDMA, W-CDMA)

Wireless handsets (GSM, PCS, DCS, CDMA, W-CDMA)

Wireless LANs, PMR

Communications test equipment

                                                    FUNCTIONAL BLOCK DIAGRAM

                                                                                                           AVDD     DVDD  VP  SDVDD              RSET

                                  ADF4153

                                                                                                           4-BIT                                 REFERENCE

                         REFIN              ×2                                           R                 COUNTER

                                            DOUBLER

                                                                                                                              +  PHASE

                                                                                                                              FREQUENCY          CHARGE      CP

                                                                                   VDD                                        – DETECTOR         PUMP

                                  HIGH-Z                                           DGND

                                                                                                           LOCK                                  CURRENT

                                                                                                           DETECT                                SETTING

                         MUXOUT            OUTPUT                                  VDD

                                            MUX

                                                                                   RDIV                                                   RFCP3 RFCP2 RFCP1

                                                                                   NDIV                                                                      RFINA

                                                                                                                                     N-COUNTER

                                                                                                                                                             RFINB

                                                                                                           THIRD ORDER

                                                                                                           FRACTIONAL

                                                                                                           INTERPOLATOR

                             CLK           24-BIT                                        FRACTION                   MODULUS             INTEGER

                         DATA               DATA                                                           REG        REG                 REG

                             LE           REGISTER

                                                                                                                                                             03685-001

                                                                                   AGND  DGND                                    CPGND

                                                                                                           Figure 1.

Rev. G                                      Document Feedback

Information furnished by Analog Devices is believed to be accurate and reliable. However, no

responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other                One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

rights of third parties that may result from its use. Specifications subject to change without notice. No             Tel: 781.329.4700   ©2003–2016 Analog Devices, Inc. All rights reserved.

license is granted by implication or otherwise under any patent or patent rights of Analog Devices.

Trademarks and registered trademarks are the property of their respective owners.                                     Technical Support                                       www.analog.com
ADF4153* PRODUCT PAGE QUICK LINKS

Last Content Update: 02/23/2017

COMPARABLE PARTS                                            REFERENCE MATERIALS

View a parametric search of comparable parts.               Product Selection Guide

                                                            •  RF Source Booklet

EVALUATION KITS                                             Technical Articles

•  ADF4153 Evaluation Board                                 •  Phase Locked Loops for High-Frequency Receivers and

                                                               Transmitters – Part 1

DOCUMENTATION                                               •  Phase Locked Loops for High-Frequency Receivers and

Application Notes                                              Transmitters – Part 3

•  AN-30: Ask the Applications Engineer - PLL Synthesizers  •  Phase-Locked Loops for High-Frequency Receivers and

•  AN-826: A 2.4 GHz WiMAX Direct Conversion Transmitter       Transmitters - Part 2

•  AN-873: Lock Detect on the ADF4xxx Family of PLL         DESIGN RESOURCES

   Synthesizers

Data Sheet                                                  •  ADF4153 Material Declaration

•  ADF4153: Fractional-N Frequency Synthesizer Data Sheet   •  PCN-PDN Information

User Guides                                                 •  Quality And Reliability

•  UG-161: PLL Frequency Synthesizer Evaluation Board       •  Symbols and Footprints

•  UG-167: Evaluation Board for the ADF4153 Fractional-N    DISCUSSIONS

   PLL Frequency Synthesizer

•  UG-476: PLL Software Installation Guide                  View all ADF4153 EngineerZone Discussions.

SOFTWARE AND SYSTEMS REQUIREMENTS                           SAMPLE AND BUY

•  ADF4153 FMC-SDP Interposer & Evaluation Board / Xilinx   Visit the product page to see pricing options.

   KC705 Reference Design (Wiki Link)

•  Fractional-N Software                                    TECHNICAL SUPPORT

                                                            Submit a technical question or find your regional support

TOOLS AND SIMULATIONS                                       number.

•  ADIsimPLL™                                               DOCUMENT FEEDBACK

•  ADIsimRF

•  dt_ADF4x5x_Register_Configuration                        Submit feedback for this data sheet.

REFERENCE DESIGNS

•  CN0232

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ADF4153                                                                                                    Data Sheet

TABLE OF CONTENTS

Features .............................................................................................. 1  R Divider Register, R1................................................................ 17

Applications....................................................................................... 1      Control Register, R2 ................................................................... 17

General Description ......................................................................... 1            Noise and Spur Register, R3...................................................... 18

Functional Block Diagram .............................................................. 1                  Reserved Bits............................................................................... 18

Revision History ............................................................................... 3         Initialization Sequence .............................................................. 19

Specifications..................................................................................... 4      RF Synthesizer: A Worked Example ........................................ 19

Timing Specifications .................................................................. 5                 Modulus....................................................................................... 19

Absolute Maximum Ratings............................................................ 6                     Reference Doubler and Reference Divider ............................. 19

ESD Caution.................................................................................. 6            12-Bit Programmable Modulus ................................................ 19

Pin Configurations and Function Descriptions ........................... 7                                 Fastlock with Spurious Optimization ...................................... 20

Typical Performance Characteristics ............................................. 9                        Spur Mechanisms ....................................................................... 20

Circuit Description......................................................................... 10            Spur Consistency........................................................................ 21

Reference Input Section............................................................. 10                    Phase Resync............................................................................... 21

RF Input Stage ............................................................................. 10            Filter Design—ADIsimPLL....................................................... 21

RF INT Divider........................................................................... 10               Interfacing ................................................................................... 21

INT, FRAC, MOD, and R Relationship ................................... 10                                  PCB Design Guidelines for Chip Scale Package .................... 22

RF R Counter .............................................................................. 10             Applications Information .............................................................. 23

Phase Frequency Detector (PFD) and Charge Pump............ 11                                              Local Oscillator for a GSM Base Station Transmitter ........... 23

MUXOUT and Lock Detect...................................................... 11                            Outline Dimensions ....................................................................... 24

Input Shift Registers ................................................................... 11               Ordering Guide .......................................................................... 25

Program Modes .......................................................................... 11                Automotive Products ................................................................. 25

N Divider Register, R0 ............................................................... 17

                   Rev. G | Page 2 of 25
Data Sheet                                                                                                                                         ADF4153

REVISION HISTORY

12/2016—Rev. F to Rev. G                                                                          Changes to Figure 7 to Figure 9 ...................................................... 7

Added CP-20-6 Package .................................................... Universal              Deleted Figure 8 to Figure 10; Renumbered Sequentially ...........8

Changes to Table 4 ............................................................................7  Deleted Figure 11 and Figure 14; Renumbered Sequentially ...... 9

Added Figure 5 and Table 5; Renumbered Sequentially ..............8                               Changes to Table 9 ..........................................................................13

Added Figure 23 ..............................................................................25  Added Initialization Sequence Section ........................................17

Updated Outline Dimensions........................................................25              Changes to Fastlock with Spurious Optimization Section ........18

Changes to Ordering Guide...........................................................25            Inserted Figure 16; Renumbered Sequentially ............................18

                                                                                                  Added Spur Mechanisms Section .................................................18

11/2013—Rev. E to Rev. F                                                                          Added Table 11; Renumbered Sequentially.................................18

Change to ICP Sink/Source Parameter, Table 1 ..............................4                      Added Spur Consistency Section..................................................19

Changes to Ordering Guide...........................................................24            Changes to Phase Resync Section.................................................19

                                                                                                  Inserted Figure 17; Renumbered Sequentially ............................19

7/2012—Rev. D to Rev. E                                                                           Deleted Spurious Signals—

Updated Outline Dimensions........................................................23              Predicting Where They Will Appear Section..............................20

Changes to Ordering Guide...........................................................24            Changes to Figure 19 ......................................................................20

                                                                                                  Changes to Figure 20 ......................................................................21

8/2010—Rev. C to Rev. D                                                                           Added Applications Section ..........................................................21

Changes to Features Section ............................................................1         Changes to Figure 22 Caption .......................................................22

Changes to Noise Characteristics Parameter, Table 1 ..................5                           Changes to Ordering Guide...........................................................22

Changes to Figure 4...........................................................................7

Changes to Ordering Guide...........................................................24            1/2004—Rev. 0 to Rev. A

Added Automotive Products Section ...........................................24                   Renumbered Figures and Tables ...................................... Universal

                                                                                                  Changes to Specifications.................................................................3

10/2008—Rev. B to Rev. C                                                                          Changes to Pin Function Description ............................................7

Added Y Version (Throughout) ......................................................1              Changes to RF Power-Down Section ...........................................17

Changes to Ordering Guide...........................................................23            Changes to PCB Design Guidelines for Chip Scale

                                                                                                  Package Section ...............................................................................21

8/2005—Rev. A to Rev. B                                                                           Updated Outline Dimensions........................................................22

Changes to Features ..........................................................................1   Updated Ordering Guide ...............................................................22

Changes to Applications...................................................................1

Changes to Specifications.................................................................3       7/2003—Revision 0: Initial Version

Changes to Absolute Maximum Ratings........................................5

                          Rev. G | Page 3 of 25
ADF4153                                                                                                            Data Sheet

SPECIFICATIONS

AVDD = DVDD = SDVDD = 2.7 V to   3.3 V; VP = AVDD to 5.5 V; AGND = DGND =     0  V; TA = TMIN to TMAX, unless otherwise noted;

dBm referred to 50 Ω.

Table 1.

Parameter                        B Version1  Y Version2  Unit                    Test Conditions/Comments

RF CHARACTERISTICS (3 V)                                                         See Figure 13 for input circuit

RF Input Frequency (RFIN)        0.5/4.0     0.5/4.0     GHz min/max             B Version: −8 dBm minimum/0 dBm maximum

                                 0.5/4.0     0.5/4.0     GHz min/max             Y Version: −6.5 dBm minimum/0 dBm maximum

                                                                                 For lower frequencies, ensure slew rate (SR) > 400 V/µs

                                 1.0/4.0     1.0/4.0     GHz min/max             −10 dBm/0 dBm minimum/maximum

REFERENCE CHARACTERISTICS                                                        See Figure 12 for input circuit

REFIN Input Frequency            10/250      10/250      MHz min/max             For f < 10 MHz, use a dc-coupled, CMOS-compatible

                                                                                 square wave; slew rate > 25 V/µs

REFIN Input Sensitivity          0.7/AVDD    0.7/AVDD    V p-p min/max           Biased at AVDD/23

REFIN Input Capacitance          10          10          pF max

REFIN Input Current              ±100        ±100        µA max

PHASE DETECTOR

Phase Detector Frequency4        32          32          MHz max

CHARGE PUMP

ICP Sink/Source                                                                  Programmable; see Table 10

    High Value                   5           5           mA typ                  With RSET = 5.1 kΩ

    Low Value                    312.5       312.5       µA typ

    Absolute Accuracy            2.5         2.5         % typ                   With RSET = 5.1 kΩ

    RSET Range                   1.5/10      1.5/10      kΩ min/max

ICP Three-State Leakage Current  1           4.5         nA typ                  Sink and source current

Matching                         2           2           % typ                   0.5 V < VCP < VP – 0.5

ICP vs. VCP                      2           2           % typ                   0.5 V < VCP < VP – 0.5

ICP vs. Temperature              2           2           % typ                   VCP = VP/2

LOGIC INPUTS

VINH, Input High Voltage         1.4         1.4         V min

VINL, Input Low Voltage          0.6         0.6         V max

IINH/IINL, Input Current         ±1          ±1          µA max

CIN, Input Capacitance           10          10          pF max

LOGIC OUTPUTS

VOH, Output High Voltage         1.4         1.4         V min                   Open-drain 1 kΩ pull-up to 1.8 V

VOL, Output Low Voltage          0.4         0.4         V max                   IOL = 500 µA

POWER SUPPLIES

AVDD                             2.7/3.3     2.7/3.3     V min/V max

DVDD, SDVDD                      AVDD        AVDD

VP                               AVDD/5.5    AVDD/5.5    V min/V max

IDD                              24          24          mA max                  20 mA typical

Low Power Sleep Mode             1           1           µA typ

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Data Sheet                                                                                                                                                        ADF4153

Parameter                                B Version1                   Y Version2    Unit                       Test Conditions/Comments

NOISE CHARACTERISTICS

    Normalized Phase Noise Floor         −220                         −220          dBc/Hz typ                 PLL loop BW = 500 kHz

    (PNSYNTH)5

    Normalized 1/f Noise (PN1_f)6        −114                         −114          dBc/Hz typ                 Measured at 10 kHz offset, normalized to 1 GHz

    Phase Noise Performance7                                                                                   @ VCO output

    1750 MHz Output8                     −102                         −102          dBc/Hz typ                 @ 5 kHz offset, 25 MHz PFD frequency

1 Operating temperature for B version is −40°C to +85°C.

2 Operating temperature for Y version is −40°C to +125°C.

3 AC coupling ensures AVDD/2 bias.

4 Guaranteed by design. Sample tested to ensure compliance.

5 The synthesizer phase noise floor is estimated by measuring the in-band phase noise at the output of the VCO and subtracting 20 log(N) (where N is the N divider

value) and 10 log(FPFD). PNSYNTH = PNTOT − 10 log(FPFD) − 20 log(N).

6 The PLL phase noise is composed of 1/f (flicker) noise plus the normalized PLL noise floor. The formula for calculating the 1/f noise contribution at an RF frequency, FRF,

and at an offset frequency, f, is given by PN = P1_f + 10 log(10 kHz/f) + 20 log(FRF/1 GHz). Both the normalized phase noise floor and flicker noise are modeled in ADIsimPLL.

7 The phase noise is measured with the EV-ADF4153SD1Z and the Agilent E5500 phase noise system.

8 fREFIN = 100 MHz; FPFD = 25 MHz; offset frequency = 5 kHz; RFOUT = 1750 MHz; N = 70; loop BW = 20 kHz; lowest noise mode.

TIMING SPECIFICATIONS

AVDD = DVDD = SDVDD = 2.7 V to 3.3       V; VP = AVDD to              5.5   V;  AGND     =   DGND = 0 V;       TA   =  TMIN to TMAX, unless otherwise  noted;

dBm referred to 50 Ω.

Table 2.

Parameter              Limit at TMIN to  TMAX (B Version)                                              Unit            Test Conditions/Comments

t1                     20                                                                              ns min          LE setup time

t2                     10                                                                              ns min          DATA to CLK setup time

t3                     10                                                                              ns min          DATA to CLK hold time

t4                     25                                                                              ns min          CLK high duration

t5                     25                                                                              ns min          CLK low duration

t6                     10                                                                              ns min          CLK to LE setup time

t7                     20                                                                              ns min          LE pulse width

                                                                                         t4     t5

                CLK

                                         t2                      t3

                DATA       DB23 (MSB)                      DB22                     DB2                        DB1                    DB0 (LSB)

                                                                                                       (CONTROL BIT    C2)       (CONTROL BIT    C1)

                                                                                                                                       t7

                LE

                           t1                                                                                                t6

                LE                                                                                                                                     03685-026

                                                                            Figure  2. Timing  Diagram

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ABSOLUTE MAXIMUM RATINGS

TA = 25°C, GND = AGND = DGND = 0 V,                         Stresses at or above those listed under Absolute Maximum

VDD = AVDD = DVDD = SDVDD, unless otherwise noted.          Ratings may cause permanent damage to the product. This is a

Table 3.                                                    stress rating only; functional operation of the product at these

Parameter                            Rating                 or any other conditions above those indicated in the operational

VDD to GND                           −0.3 V to +4 V         section of this specification is not implied. Operation beyond

VDD to VDD                           −0.3 V to +0.3 V       the maximum operating conditions for extended periods may

VP to GND                            −0.3 V to +5.8 V       affect product reliability.

VP to VDD                            −0.3 V to +5.8 V       This device is a high performance RF integrated circuit with an

Digital I/O Voltage to GND           −0.3 V to VDD + 0.3 V  ESD rating of <2 kV, and it is ESD sensitive. Proper precautions

Analog I/O Voltage to GND            −0.3 V to VDD + 0.3 V  should be taken for handling and assembly.

REFIN, RFIN to GND                   −0.3 V to VDD + 0.3 V

Operating Temperature Range                                 ESD CAUTION

Industrial (B Version)               −40°C to +85°C

Extended (Y Version)                 −40°C to +125°C

Storage Temperature Range            −65°C to +125°C

Maximum Junction Temperature         150°C

TSSOP θJA Thermal Impedance          112°C/W

LFCSP θJA Thermal Impedance          30.4°C/W

(Paddle Soldered)

Reflow Soldering

Peak Temperature                     260°C

Time at Peak Temperature             40 sec

Maximum Junction Temperature         150°C

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Data Sheet                                                                                                                          ADF4153

PIN CONFIGURATIONS                AND    FUNCTION DESCRIPTIONS

                                                  RSET     1                  16     VP

                                                  CP       2                  15     DVDD

                                                  CPGND    3                  14     MUXOUT

                                                  AGND     4     ADF4153      13     LE

                                                  RFINB    5      TOP VIEW    12     DATA

                                                              (Not to Scale)

                                                  RFINA    6                  11     CLK

                                                  AVDD     7                  10     SDVDD

                                                  REFIN    8                  9      DGND   03685-002

                                            Figure 3. 16-Lead TSSOP Pin Configuration (RU-16)

Table 4. 16-Lead TSSOP Pin Function Descriptions

Pin No.  Mnemonic  Description

1        RSET      Connecting a resistor between RSET and ground sets the maximum charge pump output current. The relationship

                   between ICP and RSET is

                         I CPMAX  =  25.5

                                     RSET

                   where RSET = 5.1 kΩ and ICPMAX = 5 mA.

2        CP        Charge Pump Output. When enabled, CP provides ±ICP to the external loop filter, which in turn drives the external

                   VCO.

3        CPGND     Charge Pump Ground. This is the ground return path for the charge pump.

4        AGND      Analog Ground. This is the ground return path of the prescaler.

5        RFINB     Complementary Input to the RF Prescaler. This pin should be decoupled to the ground plane with a small bypass

                   capacitor, typically 100 pF (see Figure 13).

6        RFINA     Input to the RF Prescaler. This small signal input is normally ac-coupled from the VCO.

7        AVDD      Positive Power Supply for the RF Section. Decoupling capacitors to the digital ground plane should be placed as

                   close as possible to this pin. AVDD has a value of 3 V ± 10%. AVDD must have the same voltage as DVDD.

8        REFIN     Reference Input. This is a CMOS input with a nominal threshold of VDD/2 and an equivalent input resistance of

                   100 kΩ (see Figure 12). This input can be driven from a TTL or CMOS crystal oscillator, or it can be ac-coupled.

9        DGND      Digital Ground.

10       SDVDD     Σ-Δ Power. Decoupling capacitors to the digital ground plane should be placed as close as possible to this pin.

                   SDVDD has a value of 3 V ± 10%. SDVDD must have the same voltage as DVDD.

11       CLK       Serial Clock Input. The serial clock is used to clock in the serial data to the registers. The data is latched into the shift

                   register on the CLK rising edge. This input is a high impedance CMOS input.

12       DATA      Serial Data Input. The serial data is loaded MSB first; the two LSBs are the control bits. This input is a high

                   impedance CMOS input.

13       LE        Load Enable, CMOS Input. When LE is high, the data stored in the shift registers is loaded into one of four latches;

                   the latch is selected using the control bits.

14       MUXOUT    This multiplexer output allows either the RF lock detect, the scaled RF, or the scaled reference frequency to be

                   externally accessed.

15       DVDD      Positive Power Supply for the Digital Section. Decoupling capacitors to the digital ground plane should be placed

                   as close as possible to this pin. DVDD has a value of 3 V ± 10%. DVDD must have the same voltage as AVDD.

16       VP        Charge Pump Power Supply. This should be greater than or equal to VDD. In systems where VDD is 3 V, it can be set to

                   5.5 V and used to drive a VCO with a tuning range of up to 5.5 V.

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                           CP    RSET  VP     DVDD  DVDD                                                            CP    RSET  VP     DVDD  DVDD

                           20    19    18     17    16                                                              20    19    18     17    16

                                 PIN 1

                CPGND   1        INDICATOR                   15 MUXOUT                                    CPGND  1                                 15  MUXOUT

                 AGND   2  ADF4153                           14 LE                                        AGND   2  ADF4153                        14  LE

                 AGND   3  TOP VIEW                          13 DATA                                      AGND   3  TOP VIEW                       13  DATA

                 RFINB  4  (Not to Scale)                    12 CLK                                       RFINB  4  (Not to Scale)                 12  CLK

                 RFINA  5                                    11 SDVDD                                     RFINA  5                                 11  SDVDD

                           6     7     8      9     10                                                              6     7     8      9     10

                           AVDD  AVDD  REFIN  DGND  DGND                                                            AVDD  AVDD  REFIN  DGND  DGND

                NOTES                                                                                     NOTES                                                03685-104

                1. THE LFCSP HAS AN EXPOSED PADDLE                      03685-003                         1. THE LFCSP HAS AN EXPOSED PADDLE

                 THAT MUST BE CONNECTED TO GND.                                                           THAT MUST BE CONNECTED TO GND.

          Figure 4. 20-Lead LFCSP Pin Configuration (CP-20-1)                                             Figure 5. 20-Lead LFCSP Pin Configuration (CP-20-6)

Table 5.  20-Lead LFCSP Pin Function Descriptions

Pin No.   Mnemonic         Description

1         CPGND            Charge Pump Ground. This is the ground return path for the charge pump.

2, 3      AGND             Analog Ground. This is the ground return path of the prescaler.

4         RFINB            Complementary Input to the RF Prescaler. This pin should be decoupled to the ground plane with a small bypass

                           capacitor, typically 100 pF (see Figure 13).

5         RFINA            Input to the RF Prescaler. This small signal input is normally ac-coupled from the VCO.

6, 7      AVDD             Positive Power Supply for the RF Section. Decoupling capacitors to the digital ground plane should be placed as

                           close as possible to this pin. AVDD has a value of 3 V ± 10%. AVDD must have the same voltage as DVDD.

8         REFIN            Reference Input. This is a CMOS input with a nominal threshold of VDD/2 and an equivalent input resistance of

                           100 kΩ (see Figure 12). This input can be driven from a TTL or CMOS crystal oscillator, or it can be ac-coupled.

9, 10     DGND             Digital Ground.

11        SDVDD            Σ-Δ Power. Decoupling capacitors to the digital ground plane should be placed as close as possible to this pin.

                           SDVDD has a value of 3 V ± 10%. SDVDD must have the same voltage as DVDD.

12        CLK              Serial Clock Input. The serial clock is used to clock in the serial data to the registers. The data is latched into the shift

                           register on the CLK rising edge. This input is a high impedance CMOS input.

13        DATA             Serial Data Input. The serial data is loaded MSB first; the two LSBs are the control bits. This input is a high

                           impedance CMOS input.

14        LE               Load Enable, CMOS Input. When LE is high, the data stored in the shift registers is loaded into one of four latches;

                           the latch is selected using the control bits.

15        MUXOUT           This multiplexer output allows either the RF lock detect, the scaled RF, or the scaled reference frequency to be

                           externally accessed.

16, 17    DVDD             Positive Power Supply for the Digital Section. Decoupling capacitors to the digital ground plane should be placed

                           as close as possible to this pin. DVDD has a value of 3 V ± 10%. DVDD must have the same voltage as AVDD.

18        VP               Charge Pump Power Supply. This should be greater than or equal to VDD. In systems where VDD is 3 V, it can be set to

                           5.5 V and used to drive a VCO with a tuning range of up to 5.5 V.

19        RSET             Connecting a resistor between RSET and ground sets the maximum charge pump output current. The relationship

                           between ICP and RSET is

                                       I CPMAX            =  25.5

                                                             RSET

                           where RSET = 5.1 kΩ and ICPMAX = 5 mA.

20        CP               Charge Pump Output. When enabled, CP provides ±ICP to the external loop filter, which in turn drives the external

                           VCO.

21        EP               Exposed Pad. The exposed paddle must be connected to GND.

                                                                                   Rev. G | Page 8 of 25
Data Sheet                                                                                                                                                                                         ADF4153

TYPICAL PERFORMANCE CHARACTERISTICS

Loop bandwidth = 20 kHz, reference = 250 MHz, VCO = Sirenza 1750T VCO, evaluation board = EV-ADF4153SD1Z, measurements taken on

the Agilent E5500 phase noise system.

                      –30                                                                                                                 5

                      –40       20kHz LOOP BW, LOWEST NOISE MODE

                                RF = 1.7202MHz, PFD = 25MHz, N = 68,                                                                      0

                      –50       FRAC = 101, MOD = 125, ICP = 625µA, DSB

                      –60       INTEGRATED PHASE ERROR = 0.23° RMS

                                SIRENZA 1750T VCO                                                                                         –5

PHASE NOISE (dBc/Hz)  –70                                                                                           AMPLITUDE (dBm)

                      –80                                                                                                                 –10                                      P = 4/5

                      –90

                      –100                                                                                                                –15

                      –110                                                                                                                –20

                      –120

                      –130                                                                                                                –25

                      –140

                      –150                                                                                                                –30                                         P = 8/9                03685-011

                      –160                                                        03685-004                                               –35

                      –170                                                                                                                     0    0.5  1.0     1.5     2.0  2.5     3.0   3.5    4.0  4.5

                            1k  10k                100k       1M         10M      100M                                                                           FREQUENCY (GHz)

                                                   FREQUENCY (Hz)

Figure 6. Single-Sideband Phase Noise Plot (Lowest Noise Mode)                                                                                              Figure 9. RF Input Sensitivity

                      –30                                                                                                                 6

                      –40       20kHz LOOP BW, LOW NOISE AND SPUR MODE                                                                    5

                      –50       RF = 1.7202MHz, PFD = 25MHz, N = 68,

                                FRAC = 101, MOD = 125, ICP = 625µA, DSB                                                                   4

                      –60       INTEGRATED PHASE ERROR = 0.33° RMS

PHASE NOISE (dBc/Hz)            SIRENZA 1750T VCO                                                                                         3

                      –70

                      –80                                                                                                                 2

                      –90                                                                                           ICP (mA)              1

                      –100                                                                                                                0

                      –110                                                                                                                –1

                      –120                                                                                                                –2

                      –130                                                                                                                –3

                      –140

                      –150                                                                                                                –4

                      –160                                                        03685-005                                               –5                                                                 03685-012

                      –170                                                                                                                –6

                            1k  10k                100k       1M         10M      100M                                                         0         1            2            3           4        5

                                                   FREQUENCY (Hz)                                                                                                        VCP (V)

Figure 7. Single-Sideband Phase Noise Plot (Low Noise and Spur Mode)                                                                                Figure 10. Charge Pump Output Characteristics

                      –30                                                                                                                 –90

                      –40       20kHz LOOP BW, LOW SPUR MODE

                                RF = 1.7202MHz, PFD = 25MHz, N = 68,

                      –50       FRAC = 101, MOD = 125, ICP = 625µA, DSB                                                                   –92

                      –60       INTEGRATED PHASE ERROR = 0.36° RMS

PHASE NOISE (dBc/Hz)            SIRENZA 1750T VCO                                                                   PHASE NOISE (dBc/Hz)

                      –70                                                                                                                 –94

                      –80

                      –90                                                                                                                 –96

                      –100

                      –110                                                                                                                –98

                      –120

                      –130                                                                                                                –100

                      –140

                      –150                                                        03685-006                                               –102                                                                          03685-014

                      –160

                      –170                                                                                                                –104

                            1k  10k                100k       1M         10M      100M                                                         –60  –40     –20       0       20      40    60     80   100

                                                   FREQUENCY (Hz)                                                                                                     TEMPERATURE (°C)

                      Figure 8. Single-Sideband Phase Noise Plot (Low Spur Mode)                                                                    Figure 11. Phase Noise vs. Temperature

                                                                                             Rev. G | Page 9 of 25
ADF4153                                                                                                                                            Data Sheet

CIRCUIT DESCRIPTION

REFERENCE INPUT SECTION                                                              RF INT DIVIDER

The reference input stage is shown in Figure 12. SW1 and SW2                         The RF INT CMOS counter allows a division ratio in the PLL

are normally closed switches. SW3 is normally open. When                             feedback counter. Division ratios from 31 to 511 are allowed.

power-down is initiated, SW3 is closed and SW1 and SW2 are                           INT, FRAC, MOD, AND R RELATIONSHIP

opened. This ensures that there is no loading of the REFIN pin                       The INT, FRAC, and MOD values, in conjunction with the

on power-down.

                POWER-DOWN                                                           R counter, make it possible to generate output frequencies that

                    CONTROL                                                          are spaced by fractions of the phase frequency detector (PFD).

                                   100kΩ                                             See the RF Synthesizer: A Worked Example section for more

                          NC                                                         information. The RF VCO frequency (RFOUT) equation is

       REFIN                  SW2                 TO R COUNTER

                NC                        BUFFER                                                             RFOUT = FPFD × (INT + (FRAC/MOD))                         (1)

                SW1                                                                  where:

                           SW3                                 03685-027

                    NO                                                               RFOUT is the output frequency of the external voltage controlled

                Figure 12. Reference Input Stage                                     oscillator (VCO).

RF INPUT STAGE                                                                       INT is the preset divide ratio of the binary 9-bit counter (31

                                                                                     to 511).

The RF input stage is shown in Figure 13. It is followed by a                        MOD is the preset fractional modulus (2 to 4095).

2-stage limiting amplifier to generate the current-mode logic                        FRAC is the numerator of the fractional division (0 to MOD − 1).

(CML) clock levels needed for the prescaler.                                         The PFD frequency is given by:

                    BIAS           1.6V                                                                      FPFD = REFIN × (1 + D)/R                                  (2)

                GENERATOR

                                                  AVDD                               where:

                              2kΩ         2kΩ                                        REFIN is the reference input frequency.

                                                                                     D is the REFIN doubler bit.

                                                                                     R is the preset divide ratio of the binary 4-bit programmable

RFINA                                                                                reference counter (1 to 15).

                                                                                     RF R COUNTER

RFINB                                                                                The 4-bit RF R counter allows the input reference frequency

                                                                                     (REFIN) to be divided down to produce the reference clock to

                                                                                     the PFD. Division ratios from 1 to 15 are allowed.

                                                                          03685-015                                       RF N DIVIDER  N = INT + FRAC/MOD

                                                  AGND                                                       FROM RF

                    Figure 13. RF Input Stage                                                                INPUT STAGE                                    TO PFD

                                                                                                                          N-COUNTER

                                                                                                                                        THIRD-ORDER

                                                                                                                                        FRACTIONAL

                                                                                                                                        INTERPOLATOR

                                                                                                                          INT           MOD        FRAC

                                                                                                                          REG           REG        VALUE

                                                                                                                                                            03685-016

                                                                                                                          Figure 14. RF N Divider

                                                                                     Rev. G | Page 10 of 25
Data Sheet                                                                                                                              ADF4153

PHASE FREQUENCY DETECTOR (PFD) AND                                                     INPUT SHIFT REGISTERS

CHARGE PUMP                                                                            The ADF4153 digital section includes a 4-bit RF R counter,

The PFD takes inputs from the R counter and N counter and                              a 9-bit RF N counter, a 12-bit FRAC counter, and a 12-bit

produces an output proportional to the phase and frequency                             modulus counter. Data is clocked into the 24-bit shift register

difference between them. Figure 15 is a simplified schematic of                        on each rising edge of CLK. The data is clocked in MSB first.

the phase frequency detector. The PFD includes a fixed delay                           Data is transferred from the shift register to one of four latches

element that sets the width of the antibacklash pulse, which is                        on the rising edge of LE. The destination latch is determined by

typically 3 ns. This pulse ensures that there is no dead zone in the                   the state of the two control bits (C2 and C1) in the shift register.

PFD transfer function and gives a consistent reference spur level.                     These are the 2 LSBs, DB1 and DB0, as shown in Figure 2. The

     HI  D1          Q1  UP                                                            truth table for these bits is shown in Table 6. Table 7 shows a

             U1                                                                        summary of how the registers are programmed.

+IN      CLR1                                                                          PROGRAM MODES

                                                  CHARGE                               Table 6 through Table 11 show how to set up the program

                         DELAY    U3              PUMP    CP                           modes in the ADF4153.

                                                                                       The ADF4153 programmable modulus is double buffered. This

                                                                                       means that two events have to occur before the part uses a new

             CLR2        DOWN                                                          modulus value. First, the new modulus value is latched into the

     HI  D2          Q2                                                                device by writing to the R divider register. Second, a new write

             U2                                               03685-017

–IN                                                                                    must be performed on the N divider register. Therefore, to

             Figure 15. PFD Simplified Schematic                                       ensure that the modulus value is loaded correctly, the N divider

                                                                                       register must be written to any time that the modulus value is

MUXOUT AND LOCK DETECT                                                                 updated.

The output multiplexer on the ADF4153 allows the user to                               Table 6. C2 and C1 Truth Table

access various internal points on the chip. The state of MUXOUT                                  Control Bits

is controlled by M3, M2, and M1 (see Table 9). Figure 16 shows                         C2        C1            Register

the MUXOUT section in block diagram form.                                              0         0             N Divider Register

                                                  DVDD                                 0         1             R Divider Register

THREE-STATE OUTPUT                                                                     1         0             Control Register

         LOGIC LOW                                                                     1         1             Noise and Spur Register

DIGITAL LOCK DETECT

R COUNTER DIVIDER            MUX      CONTROL             MUXOUT

N COUNTER DIVIDER

ANALOG LOCK DETECT

         LOGIC HIGH

                                                  DGND                   03685-018  s

                     Figure 16. MUXOUT Schematic

                                                                         Rev. G | Page 11 of 25
ADF4153                                                                                                                                                                                                       Data Sheet

Table 7. Register Summary

                                                                                                                                                                                                              N DIVIDER REG (R0)

FASTLOCK                     9-BIT INTEGER VALUE (INT)                                                                    12-BIT FRACTIONAL VALUE               (FRAC)                                                        CONTROL

                                                                                                                                                                                                                              BITS

DB23           DB22  DB21    DB20  DB19      DB18       DB17  DB16  DB15  DB14  DB13  DB12  DB11                DB10      DB9  DB8      DB7        DB6          DB5     DB4           DB3              DB2                    DB1     DB0

FL1            N9    N8      N7    N6        N5         N4    N3     N2   N1    F12   F11   F10                 F9        F8   F7       F6         F5           F4      F3            F2               F1                     C2 (0)  C1 (0)

                                                                                                                                                                                                              R DIVIDER REG (R1)

LOAD  CONTROL        MUXOUT        RESERVED  PRESCALER        4-BIT                                    12-BIT INTERPOLATOR          MODULUS VALUE (MOD)                                                                       CONTROL

                                                              R COUNTER                                                                                                                                                       BITS

DB23           DB22  DB21    DB20  DB19      DB18       DB17  DB16  DB15  DB14  DB13  DB12  DB11                DB10      DB9  DB8      DB7        DB6          DB5     DB4           DB3              DB2                    DB1     DB0

P3             M3    M2      M1    0         P1         R4    R3     R2   R1    M12   M11   M10                 M9        M8   M7       M6         M5              M4   M3            M2                      M1              C2 (0)  C1 (1)

                                                                                                                                                                                                              CONTROL REG (R2)

                                                                          RESYNC            REFERENCE  DOUBLER  CP/2      CP CURRENT               PD POLARITY  LDP     POWER-  DOWN  CP  THREE-STATE  COUNTER  RESET         CONTROL

                                                                                                                               SETTING                                                                                        BITS

                                                                    DB15  DB14  DB13  DB12  DB11                DB10      DB9  DB8      DB7   DB6               DB5     DB4           DB3              DB2                    DB1     DB0

                                                                    S4    S3    S2    S1    U6                  CP3       CP2  CP1      CP0   U5                U4      U3            U2                      U1              C2 (1)  C1 (0)

                                                                                                                                                                                      NOISE AND SPUR REG (R3)

                                                                                                                RESERVED      NOISE AND SPUR                            RESERVED                       NOISE  AND SPUR  MODE  CONTROL

                                                                                                                               MODE                                                                                           BITS

                                                                                                                DB10      DB9  DB8      DB7   DB6               DB5     DB4           DB3              DB2                    DB1     DB0     03685-019

                                                                                                                0         T8   T7       T6    T5                0       0             0                       T1              C2 (1)  C1 (1)

                                                                                     Rev. G | Page 12 of 25
Data Sheet                                                                                                                                                            ADF4153

Table 8. N Divider Register Map (R0)

   FASTLOCK                   9-BIT INTEGER VALUE (INT)                                                    12-BIT FRACTIONAL VALUE     (FRAC)                             CONTROL

                                                                                                                                                                          BITS

DB23         DB22    DB21  DB20   DB19   DB18  DB17      DB16   DB15        DB14  DB13   DB12     DB11     DB10   DB9      DB8  DB7     DB6       DB5  DB4  DB3   DB2     DB1     DB0

   FL1       N9      N8       N7  N6     N5       N4     N3     N2            N1  F12    F11       F10     F9     F8        F7      F6  F5        F4   F3   F2    F1      C2 (0)  C1 (0)

                                                         F12          F11         F10                         F3       F2           F1         FRACTIONAL  VALUE  (FRAC)

                                                         0            0           0            ..........     0        0            0          0

                                                         0            0           0            ..........     0        0            1          1

                                                         0            0           0            ..........     0        1            0          2

                                                         0            0           0            ..........     0        1            1          3

                                                         .            .           .            ..........     .        .            .          .

                                                         .            .           .            ..........     .        .            .          .

                                                         .            .           .            ..........     .        .            .          .

                                                         1            1           1            ..........     1        0            0          4092

                                                         1            1           1            ..........     1        0            1          4093

                                                         1            1           1            ..........     1        1            0          4094

                                                         1            1           1            ..........     1        1            1          4095

                 N9        N8     N7           N6           N5           N4          N3        N2          N1          INTEGER  VALUE   (INT)

                 0         0          0        0            1            1           1         1           1           31

                 0         0          0        1            0            0           0         0           0           32

                 0         0          0        1            0            0           0         0           1           33

                 0         0          0        1            0            0           0         1           0           34

                 .         .          .        .            .            .           .         .           .           .

                 .         .          .        .            .            .           .         .           .           .

                 .         .          .        .            .            ...         .         .           .           .

                 1         1          1        1            1            1           1         0           1           509

                 1         1          1        1            1            1           1         1           0           510

                 1         1          1        1            1            1           1         1           1           511

FL1          FASTLOCK

0            NORMAL OPERATION                                                                                                                                                          03685-020

1            FASTLOCK ENABLED

                                                                                     Rev. G | Page 13 of 25
ADF4153                                                                                                                                                                    Data Sheet

Table 9. R Divider Register Map                      (R1)

    LOAD  CONTROL        MUXOUT            RESERVED  PRESCALER      4-BIT R COUNTER                           12-BIT INTERPOLATOR          MODULUS VALUE (MOD)                   CONTROL

                                                                                                                                                                                    BITS

    DB23           DB22  DB21    DB20     DB19       DB18       DB17  DB16    DB15  DB14       DB13  DB12     DB11  DB10  DB9  DB8         DB7     DB6  DB5  DB4      DB3   DB2  DB1     DB0

    P3             M3    M2      M1        0         P1         R4    R3      R2        R1     M12   M11      M10   M9    M8   M7          M6      M5   M4   M3       M2    M1   C2 (0)  C1 (1)

P3  LOAD CONTROL                       P1            PRESCALER                                                                                                        INTERPOLATOR

0   NORMAL OPERATION                   0             4/5                                    M12      M11            M10                        M3       M2        M1  MODULUS VALUE      (MOD)

1   LOAD RESYNC                        1             8/9                                    0        0              0          ..........      0        1         0   2

                                                                                            0        0              0          ..........      0        1         1   3

                                                                                            0        0              0          ..........      1        0         0   4

                                                                                            .        .              .          ..........      .        .         .   .

                                                                                            .        .              .          ..........      .        .         .   .

                                                                                            .        .              .          ..........      .        .         .   .

                                                                                            1        1              1          ..........      1        0         0   4092

                                                                                            1        1              1          ..........      1        0         1   4093

                                                                                            1        1              1          ..........      1        1         0   4094

                                                                                            1        1              1          ..........      1        1         1   4095

                                                                                                          RF R COUNTER

                                                                R4        R3         R2          R1       DIVIDE RATIO

                                                                0         0          0           1        1

                                                                0         0          1           0        2

                                                                0         0          1           1        3

                                                                0         1          0           0        4

                                                                .         .          .           .        .

                                                                .         .          .           .        .

                                                                .         .          .           .        .

                                                                1         1          0           0        12

                                                                1         1          0           1        13

                                                                1         1          1           0        14

                                                                1         1          1           1        15

                   M3    M2            M1            MUXOUT

                   0     0             0             THREE-STATE OUTPUT

                   0     0             1             DIGITAL LOCK DETECT

                   0     1             0             N DIVIDER OUTPUT

                   0     1             1             LOGIC HIGH

                   1     0             0             R DIVIDER OUTPUT

                   1     0             1             ANALOG LOCK DETECT                                                                                                                         03685-021

                   1     1             0             FASTLOCK SWITCH

                   1     1             1             LOGIC LOW

                                                                                            Rev. G | Page 14 of 25
Data Sheet                                                                                                                                                                                                   ADF4153

Table 10. Control  Register Map (R2)

                                     RESYNC               REFERENCE  DOUBLER       CP/2  CP CURRENT              PD POLARITY  LDP  POWER-  DOWN  CP  THREE-STATE  COUNTER  RESET  CONTROL

                                                                                              SETTING                                                                             BITS

                        DB15     DB14     DB13    DB12    DB11                DB10       DB9    DB8    DB7       DB6          DB5  DB4           DB3              DB2             DB1      DB0

                        S4       S3       S2      S1      U6                  CP3        CP2    CP1    CP0       U5           U4   U3            U2               U1              C2 (1)  C1 (0)

                                              U6      REFERENCE

                                                      DOUBLER

                                              0       DISABLED
                                              1       ENABLED

                                                                                                                                                                  U1              COUNTER RESET

                                                                                                                                                                  0               DISABLED
                                                                                                                                                                  1               ENABLED
                   S4       S3         S2             S1             RESYNC

                   0        0          0              1              1
                   0        0          1              0              2
                   0        0          1              1              3
                   .        .          .              .              .                                                                           U2               CP THREE-STATE

                   .        .          .              .              .                                                                           0                DISABLED
                   .        .          .              .              .
                   1        1          0              1              13                                                                          1                THREE-STATE

                   1        1          1              0              14
                   1        1          1              1              15

                                                                                                                                   U3            POWER-DOWN

                                                                                                                                   0             NORMAL OPERATION

                                                                                                                                   1             POWER-DOWN

                                                                                         ICP (mA)

                   CP3      CP2        CP1        CP0                         2.7kΩ      5.1kΩ       10kΩ

                   0        0          0          0                           1.18       0.63        0.32                     U4   LDP

                   0        0          0          1                           2.46       1.25        0.64                     0    24 PFD CYCLES

                   0        0          1          0                           3.54       1.88        0.96                     1    40 PFD CYCLES

                   0        0          1          1                           4.72       2.50        1.28

                   0        1          0          0                           5.9        3.13        1.59

                   0        1          0          1                           7.08       3.75        1.92

                   0        1          1          0                           8.26       4.38        2.23

                   0        1          1          1                           9.45       5.00        2.55        U5           PD POLARITY

                   1        0          0          0                           0.59       0.31        0.16        0            NEGATIVE

                   1        0          0          1                           1.23       0.63        0.32        1            POSITIVE

                   1        0          1          0                           1.77       0.94        0.48

                   1        0          1          1                           2.36       1.25        0.64

                   1        1          0          0                           2.95       1.57        0.8                                                                                          03685-022

                   1        1          0          1                           3.54       1.88        0.96

                   1        1          1          0                           4.13       2.19        1.12

                   1        1          1          1                           4.73       2.50        1.28

                                                                                         Rev. G | Page 15 of 25
ADF4153                                                                                                                                        Data Sheet

Table 11. Noise  and  Spur  Register (R3)

                            RESERVED            NOISE AND SPUR            RESERVED           NOISE  AND SPUR  MODE  CONTROL

                                                MODE                                                                BITS

                            DB10           DB9  DB8   DB7       DB6  DB5     DB4        DB3  DB2                    DB1       DB0

                            0              T8   T7    T6        T5   0       0          0           T1              C2 (1)  C1 (1)

                                                                          DB10, DB5, DB4, DB3                       RESERVED

                                                                          0                                         RESERVED

                                                                          THESE BITS MUST BE SET TO 0

                                                                          FOR NORMAL OPERATION.

                            DB9, DB8, DB7, DB6, DB2   NOISE AND SPUR SETTING

                            00000                     LOW SPUR MODE

                            11100                     LOW NOISE AND SPUR MODE                                                       03685-023

                            11111                     LOWEST NOISE MODE

                                                                Rev. G | Page 16 of 25
Data Sheet                                                                                                           ADF4153

N DIVIDER REGISTER, R0                                                Prescaler (P/P + 1)

With R0[1, 0] set to [0, 0], the on-chip N divider register           The dual-modulus prescaler (P/P + 1), along with the INT,

is programmed. Table 8 shows the input data format for                FRAC, and MOD counters, determines the overall division ratio

programming this register.                                            from the RFIN to the PFD input.

9-Bit INT Value                                                       Operating at CML levels, it takes the clock from the RF input

These nine bits control what is loaded as the INT value. This is      stage and divides it down for the counters. It is based on a

used to determine the overall feedback division factor. It is used    synchronous 4/5 core. When set to 4/5, the maximum RF

in Equation 1 (see the INT, FRAC, MOD, and R Relationship             frequency allowed is 2 GHz. Therefore, when operating the

section).                                                             ADF4153 above 2 GHz, this must be set to 8/9. The prescaler

12-Bit FRAC Value                                                     limits the INT value.

These 12 bits control what is loaded as the FRAC value into the                            With P = 4/5, NMIN = 31.

fractional interpolator. This is part of what determines the                               With P = 8/9, NMIN = 91.

overall feedback division factor. It is also used in Equation 1.      4-Bit R Counter

The FRAC value must be less than or equal to the value loaded         The 4-bit R counter allows the input reference frequency

into the MOD register.                                                (REFIN) to be divided down to produce the reference clock to

Fastlock                                                              the phase frequency detector (PFD). Division ratios from 1 to

When set to logic high, fastlock is enabled. This sets the charge     15 are allowed.

pump current to its maximum value. When set to logic low, the         12-Bit Interpolator MOD Value

charge pump current is equal to the value programmed into the         These programmable bits set the fractional modulus. This is the

function register. Also, if MUXOUT is programmed to setting           ratio of the PFD frequency to the channel step resolution on the

the fastlock switch, MUXOUT is shorted to ground when the             RF output. Refer to the RF Synthesizer: A Worked Example

fastlock bit is 1 and is high impedance when this bit is 0.           section for more information.

R DIVIDER REGISTER, R1                                                The ADF4153 programmable modulus is double buffered. This

With R1[1, 0] set to [0, 1], the on-chip R divider register is        means that two events have to occur before the part uses a new

programmed. Table 9 shows the input data format for                   modulus value. First, the new modulus value is latched into the

programming this register.                                            device by writing to the R divider register. Second, a new write

Load Control                                                          must be performed on the N divider register. Therefore, any

                                                                      time that the modulus value has been updated, the N divider

When set to logic high, the value being programmed in the             register must then be written to in order to ensure that the

modulus is not loaded into the modulus. Instead, it sets the          modulus value is loaded correctly.

resync delay of the Σ-Δ. This is done to ensure phase resync          CONTROL REGISTER, R2

when changing frequencies. See the Phase Resync section for

more information and a worked example.                                With R2[1, 0] set to [1, 0], the on-chip control register

MUXOUT                                                                is programmed. Table 10 shows the input data format for

The on-chip multiplexer is controlled by DB22, DB21, and              programming this register.

DB20 on the ADF4153. See Table 9 for the truth table.                 RF Counter Reset

Digital Lock Detect                                                   DB2 is the RF counter reset bit for the ADF4153. When this

The digital lock detect output goes high if there are 24 succes-      is 1, the RF synthesizer counters are held in reset. For normal

sive PFD cycles with an input error of less than 15 ns (for LDP       operation, this bit should be 0.

is 0, see the Control Register, R2 section for a more thorough        RF Charge Pump Three-State

explanation of the LDP bit). It stays high until a new channel is     DB3 puts the charge pump into three-state mode when

programmed or until the error at the PFD input exceeds 30 ns          programmed to 1. It should be set to 0 for normal operation.

for one or more cycles. If the loop bandwidth is narrow compared      RF Power-Down

to the PFD frequency, the error at the PFD inputs may drop            DB4 on the ADF4153 provides the programmable power-down

below 15 ns for 24 cycles around a cycle slip. Therefore, the         mode. Setting this bit to 1 performs a power-down. Setting this

digital lock detect may go falsely high for a short period until      bit to 0 returns the synthesizer to normal operation. While in

the error again exceeds 30 ns. In this case, the digital lock detect  software power-down mode, the part retains all information in

is reliable only as a loss-of-lock detector.                          its registers. Only when supplies are removed are the register

                                                                      contents lost.

                                                                   Rev. G | Page 17 of 25
ADF4153                                                                                          Data Sheet

When a power-down is activated, the following events occur:         NOISE AND SPUR REGISTER, R3

1.  All active dc current paths are removed.                        With R3[1, 0] set to [1, 1], the on-chip noise and spur register

2.  The synthesizer counters are forced to their load state         is programmed. Table 11 shows the input data format for

    conditions.                                                     programming this register.

3.  The charge pump is forced into three-state mode.                Noise and Spur Mode

4.  The digital lock detect circuitry is reset.                     Noise and spur mode allows the user to optimize a design either

5.  The RFIN input is debiased.                                     for improved spurious performance or for improved phase

6.  The input register remains active and capable of loading        noise performance. When the low spur setting is chosen, dither

    and latching data.                                              is enabled. This randomizes the fractional quantization noise so

Lock Detect Precision (LDP)                                         that it resembles white noise rather than spurious noise. As a

                                                                    result, the part is optimized for improved spurious

When DB5 is programmed to 0, 24 consecutive PFD cycles of           performance. This operation would normally be used when the

15 ns must occur before digital lock detect is set. When this bit   PLL closed-loop bandwidth is wide, for fast-locking applica-

is programmed to 1, 40 consecutive reference cycles of 15 ns        tions. (Wide-loop bandwidth is seen as a loop bandwidth

must occur before digital lock detect is set.                       greater than 1/10 of the RFOUT channel step resolution (fRES).) A

Phase Detector Polarity                                             wide-loop filter does not attenuate the spurs to the same level as

DB6 in the ADF4153 sets the phase detector polarity. When the       a narrow-loop bandwidth.

VCO characteristics are positive, this should be set to 1. When     When the low noise and spur setting is enabled, dither is

they are negative, it should be set to 0.                           disabled. This optimizes the synthesizer to operate with

Charge Pump Current Setting                                         improved noise performance. However, the spurious

DB7, DB8, DB9, and DB10 set the charge pump current setting.        performance is degraded in this mode compared to the low

This should be set to the charge pump current that the loop         spur setting.

filter is designed with (see Table 10).                             To further improve noise performance, the lowest noise setting

REFIN Doubler                                                       option can be used, which reduces the phase noise. As well as

                                                                    disabling the dither, it also ensures that the charge pump is

Setting DB11 to 0 feeds the REFIN signal directly to the 4-bit RF   operating in an optimum region for noise performance. This

R counter, disabling the doubler. Setting this bit to 1 multiplies  setting is extremely useful where a narrow-loop filter band-

the REFIN frequency by a factor of 2 before feeding into the 4-bit  width is available. The synthesizer ensures extremely low noise

R counter. When the doubler is disabled, the REFIN falling edge     and the filter attenuates the spurs. The typical performance

is the active edge at the PFD input to the fractional synthesizer.  characteristics give the user an idea of the trade-off in a typical

When the doubler is enabled, both the rising and falling edges      W-CDMA setup for the different noise and spur settings.

of REFIN become active edges at the PFD input.                      RESERVED BITS

When the doubler is enabled and the lowest spur mode is chosen,

the in-band phase noise performance is sensitive to the REFIN       These bits should be set to 0 for normal operation.

duty cycle. The phase noise degradation can be as much as 5 dB

for the REFIN duty cycles outside a 45% to 55% range. The phase

noise is insensitive to the REFIN duty cycle in the lowest noise

mode and in the lowest noise and spur mode. The phase noise

is insensitive to REFIN duty cycle when the doubler is disabled.

The maximum allowed REFIN frequency when the doubler is

enabled is 30 MHz.

                                                                    Rev. G | Page 18 of 25
Data Sheet                                                                                                                       ADF4153

INITIALIZATION SEQUENCE                                                 For example, in a GSM 1800 system, where 1.8 GHz RF

The following initialization sequence should be followed upon           frequency output (RFOUT) is required, a 13 MHz reference

powering up the part:                                                   frequency input (REFIN) is available and a 200 kHz channel

                                                                        resolution (fRES) is required on the RF output.

1.  Write all zeros to the noise and spur register. This ensures                           MOD = REFIN/fRES

    that all test modes are cleared.                                                       MOD = 13 MHz/200 kHz = 65

2.  Write again to the noise and spur register, this time               From Equation 4:

    selecting which noise and spur mode is required. For

    example, writing Hexadecimal 0003C7 to the part selects                                FPFD = [13 MHz × (1 + 0)/1] = 13 MHz             (5)

    lowest noise mode.                                                                     1.8 G = 13 MHz × (INT + FRAC/65)

3.  Enable the counter reset in the control register by writing a                          where INT = 138; FRAC = 30                       (6)

    1 to DB2; also select the required settings in the control

    register. If using the phase resync function, set the resync        MODULUS

    bits to the required settings.                                      The choice of modulus (MOD) depends on the reference signal

4.  Load the R divider register (with load control DB23                 (REFIN) available and the channel resolution (fRES) required at

    set to 0).                                                          the RF output. For example, a GSM system with 13 MHz REFIN sets

5.  Load the N divider register.                                        the modulus to 65. This means that the RF output resolution (fRES)

6.  Disable the counter reset by writing a 0 to DB2 in the              is the 200 kHz (13 MHz/65) necessary for GSM. With dither off,

    control register.                                                   the fractional spur interval depends on the modulus values chosen.

The part now locks to the set frequency.                                See Table 12 for more information.

If using the phase resync function, an extra step is needed after       REFERENCE DOUBLER AND REFERENCE DIVIDER

Step 3. This involves loading the R divider register with load          The reference doubler on-chip allows the input reference signal

control = 1 and the required delay interval in place of the MOD         to be doubled. This is useful for increasing the PFD comparison

value. The previous sequence can then be followed ensuring              frequency. Making the PFD frequency higher improves the

that in Step 4 the value of MOD is written to the R divider             noise performance of the system. Doubling the PFD frequency

register with load control = 0.                                         usually improves noise performance by 3 dB. It is important to

See the Spur Consistency and Phase Resync sections for more             note that the PFD cannot be operated above 32 MHz due to a

information on the phase resync feature.                                limitation in the speed of the Σ-Δ circuit of the N divider.

RF SYNTHESIZER: A WORKED EXAMPLE                                        12-BIT PROGRAMMABLE MODULUS

The following equation governs how the synthesizer  is                  Unlike most other fractional-N PLLs, the ADF4153 allows the

programmed:                                                             user to program the modulus over a 12-bit range. This means

    RFOUT = [INT + (FRAC/MOD)] × [FPFD]                            (3)  that the user can set up the part in many different configu-

                                                                        rations for the application, when combined with the reference

where:                                                                  doubler and the 4-bit R counter.

RFOUT is the RF frequency output.                                       The following is an example of an application that requires

INT is the integer division factor.                                     1.75 GHz RF and 200 kHz channel step resolution. The system

FRAC is the fractionality.                                              has a 13 MHz reference signal.

MOD is the modulus.

The PFD frequency is given by:                                          One possible setup is feeding the 13 MHz directly to the PFD

                                                                        and programming the modulus to divide by 65. This results in

    FPFD = [REFIN × (1 + D)/R]                                     (4)  the required 200 kHz resolution.

where:                                                                  Another possible setup is using the reference doubler to create

REFIN is the reference frequency input.                                 26 MHz from the 13 MHz input signal. This 26 MHz is then fed

D is the RF REFIN doubler bit.                                          into the PFD. The modulus is now programmed to divide by

R is the RF reference division factor.                                  130. This also results in 200 kHz resolution and offers superior

                                                                        phase noise performance over the previous setup.

                                                                   Rev. G | Page 19 of 25
ADF4153                                                                                                           Data Sheet

The programmable modulus is also very useful for multi-             When the PLL has locked to the new frequency, the charge

standard applications. If a dual-mode phone requires PDC            pump is again programmed to the lowest charge pump current

and GSM 1800 standards, the programmable modulus is of              setting by setting the fastlock bit to 0. The internal switch opens

great benefit. PDC requires 25 kHz channel step resolution,         and the damping resistor reverts to its original value. This

whereas GSM 1800 requires 200 kHz channel step resolution.          narrows the loop bandwidth to its original cutoff frequency

A 13 MHz reference signal can be fed directly to the PFD.           to allow better attenuation of the spurs than the wide-loop

The modulus is programmed to 520 when in PDC mode                   bandwidth.

(13 MHz/520 = 25 kHz). The modulus is reprogrammed to               SPUR MECHANISMS

65for GSM 1800 operation (13 MHz/65 = 200 kHz). It is

important that the PFD frequency remains constant (13 MHz).         The following section describes the three different spur mechan-

This allows the user to design one loop filter that can be used in  isms that arise with a fractional-N synthesizer and how to

both setups without running into stability issues. It is the ratio  minimize them in the ADF4153.

of the RF frequency to the PFD frequency that affects the loop      Fractional Spurs

design. By keeping this relationship constant, the same loop        The fractional interpolator in the ADF4153 is a third-order Σ-Δ

filter can be used in both applications.                            modulator (SDM) with a modulus (MOD) that is programmable

FASTLOCK WITH SPURIOUS OPTIMIZATION                                 to any integer value from 2 to 4095. In low spur mode (dither

As mentioned in the Noise and Spur Mode section, the part can       enabled), the minimum allowed value of MOD is 50. The SDM

be optimized for spurious performance. However, in fastlocking      is clocked at the PFD reference rate (FPFD) that allows PLL

applications, the loop bandwidth needs to be wide, and              output frequencies to be synthesized at a channel step

therefore the filter does not provide much attenuation of the       resolution of FPFD/MOD.

spurs. The programmable charge pump can be used to get              In lowest noise mode and low noise and spur mode (dither off),

around this issue. The filter is designed for a narrow-loop         the quantization noise from the Σ-Δ modulator appears as frac-

bandwidth so that steady-state spurious specifications are met.     tional spurs. The interval between spurs is FPFD/L, where L is the

This is designed using the lowest charge pump current setting.      repeat length of the code sequence in the digital Σ-Δ modulator.

To implement fastlock during a frequency jump, the charge           For the third-order modulator used in the ADF4153, the repeat

pump current is set to the maximum setting for the duration of      length depends on the value of MOD, as shown in Table 12.

the jump by asserting the fastlock bit in the N divider register.   Table 12. Fractional Spurs with Dither Off

This widens the loop bandwidth, which improves lock time. To                                             Repeat

maintain loop stability while in wide bandwidth mode, the loop      Condition (Dither Off)               Length       Spur Interval

filter needs to be modified. This is achieved by switching in a     If MOD is divisible by 2, but not 3  2 × MOD      Channel step/2

resistor (R1A) in parallel with the damping resistor in the loop    If MOD is divisible by 3, but not 2  3 × MOD      Channel step/3

filter (see Figure 17). MUXOUT needs to be set to the fastlock      If MOD is divisible by 6             6 × MOD      Channel step/6

switch to use the internal switch. For example, if the charge       Otherwise                            MOD          Channel step

pump current is increased by 16, the damping resistor, R1,          In low spur mode (dither enabled), the repeat length is

needs to be decreased by ¼ while in wide bandwidth mode.            extended to 221 cycles, regardless of the value of MOD, which

             CP                                   VCO               makes the quantization error spectrum look like broadband

ADF4153                                   C2  C1                    noise. This can degrade the in-band phase noise at the PLL

         MUXOUT                                                     output by as much as 10 dB. Therefore, for lowest noise, dither

         FL      R1A                                                off is a better choice, particularly when the final loop BW is low

                                          R1                        enough to attenuate even the lowest frequency fractional spur.

                                                       03685-029    Integer Boundary Spurs

             Figure 17. ADF4153 with Fastlock                       Another mechanism for fractional spur creation is interactions

                                                                    between the RF VCO frequency and the reference frequency.

The value of R1A is then chosen so that the total parallel          When these frequencies are not integer related (which is the

resistance of R1 and R1A equals 1/4 of R1 alone. This gives         point of a fractional-N synthesizer), spur sidebands appear on

an overall 4× increase in loop bandwidth, while maintaining         the VCO output spectrum at an offset frequency that corresponds

stability in wide bandwidth mode.                                   to the beat note or difference frequency between an integer

                                                                    multiple of the reference and the VCO frequency.

                                                                    These spurs are attenuated by the loop filter and are more

                                                                    noticeable on channels close to integer multiples of the

                                                                    reference where the difference frequency can be inside the

                                                                    loop bandwidth, therefore, the name integer boundary spurs.

                                                                    Rev. G | Page 20 of 25
Data Sheet                                                                                                                                    ADF4153

Reference Spurs                                                                             LE                        tSYNC

Reference spurs are generally not a problem in fractional-N

synthesizers because the reference offset is far outside the                                SYNC

loop bandwidth. However, any reference feedthrough mechan-           (INTERNAL)                    LAST  CYCLE  SLIP

ism that bypasses the loop can cause a problem. One such             FREQUENCY

mechanism is feedthrough of low levels of on-chip reference                                                           PLL SETTLES TO

switching noise out through the RFIN pin back to the VCO,                                                          INCORRECT PHASE

resulting in reference spur levels as high as –90 dBc. Care                                                                              PLL SETTLES TO

should be taken in the PCB layout to ensure that the VCO                                                                                 CORRECT PHASE

                                                                                            PHASE                                        AFTER RESYNC

is well separated from the input reference to avoid a possible

feed-through path on the board.                                                                                                                                     03685-030

SPUR CONSISTENCY                                                                            –100   0     100  200  300  400  500   600   700  800  900   1000

                                                                                                                        TIME (µs)

When jumping from Frequency A to Frequency B and then                                                 Figure 18. Phase Resync Example

back again using some fractional-N synthesizers, the spur levels     FILTER DESIGN—ADIsimPLL

often differ each time Frequency A is programmed. However,

in the ADF4153, the spur levels on any particular channel are        A filter design and analysis program is available to help the user

always consistent.                                                   implement PLL design. Visit www.analog.com/pll for a free

PHASE RESYNC                                                         download of the ADIsimPLL software. The software designs,

                                                                     simulates, and analyzes the entire PLL frequency domain and

The output of a fractional-N PLL can settle to any one of MOD        time domain response. Various passive and active filter

phase offsets with respect to the input reference, where MOD         architectures are allowed.

is the fractional modulus. The phase resync feature in the           INTERFACING

ADF4153 can be used to produce a consistent output phase

offset with respect to the input reference. This is necessary        The ADF4153 has a simple SPI®-compatible serial interface

in applications where the output phase and frequency are             for writing to the device. CLK, DATA, and LE control the data

important, such as digital beam-forming.                             transfer. When latch enable (LE) is high, the 22 bits that are

When phase resync is enabled, an internal timer generates sync       clocked into the input register on each rising edge of SCLK are

signals at intervals of tSYNC given by the following formula:        transferred to the appropriate latch. See Figure 2 for the timing

tSYNC = RESYNC × RESYNC_DELAY × tPFD                                 diagram and Table 6 for the register truth table.

where tPFD is the PFD reference period.                              The maximum allowable serial clock rate is 20 MHz.

RESYNC is the decimal value programmed in Bits DB[15…12]             ADuC812 Interface

of Register R2 and can be any integer in the range of 1 to 15. If    Figure 19 shows the interface between the ADF4153 and the

RESYNC is programmed to its default value of all zeros, then         ADuC812 MicroConverter®. Because the ADuC812 is based on

the phase resync feature is disabled.                                an 8051 core, this interface can be used with any 8051-based

If phase resync is enabled, then RESYNC_DELAY must be                micro-controller. The MicroConverter is set up for SPI master

programmed to a value that is an integer multiple of the value       mode with CPHA = 0. To initiate the operation, the I/O port

of MOD. RESYNC_DELAY is the decimal value programmed                 driving LE is brought low. Each latch of the ADF4153 needs a 24-

into the MOD bits (DB[13…3] of Register R1 when load                 bit word, which is accomplished by writing three 8-bit bytes from

control (Bit DB23 of Register R1) = 1.                               the MicroConverter to the device. After the third byte is written,

                                                                     the LE input should be brought high to complete the transfer.

When a new frequency is programmed, the second next sync                                    ADuC812                                     ADF4153

pulse after the LE rising edge is used to resynchronize the output                                 SCLOCK                          CLK

phase to the reference. The tSYNC time should be programmed to

a value that is at least as long as the worst-case lock time. Doing                                   MOSI                         DATA

so guarantees that the phase resync occurs after the last cycle                                                                    LE

slip in the PLL settling transient.                                                         I/O PORTS

In the example shown in Figure 18, the PFD reference is                                                                            MUXOUT

25 MHz and MOD = 125 for a 200 kHz channel spacing.                                                                                (LOCK DETECT)

tSYNC is set to 400 µs by programming RESYNC = 10 and                                                                                                    03685-024

RESYNC_DELAY = 1000.                                                                               Figure 19. ADuC812 to ADF4153 Interface

                                                                    Rev. G | Page 21 of 25
ADF4153                                                                                            Data Sheet

When operating in this mode, the maximum SCLOCK rate of                    PCB DESIGN GUIDELINES FOR CHIP SCALE

the ADuC812 is 4 MHz. This means that the maximum rate at                  PACKAGE

which the output frequency can be changed is 180 kHz.                      The lands on the chip scale package (CP-20) are rectangular.

ADSP-21xx Interface                                                        The printed circuit board (PCB) pad for these should be 0.1 mm

Figure 20 shows the interface between the ADF4153 and the                  longer than the package land length and 0.05 mm wider than

ADSP-21xx digital signal processor. As discussed previously,               the package land width. The land should be centered on the

the ADF4153 needs a 24-bit serial word for each latch write.               pad. This ensures that the solder joint size is maximized.

The easiest way to accomplish this using the ADSP-21xx family              The bottom of the chip scale package has a central thermal pad.

is to use the autobuffered transmit mode of operation with                 The thermal pad on the PCB should be at least as large as this

alternate framing. This provides a means for transmitting an               exposed pad. On the PCB, there should be a clearance of at least

entire block of serial data before an interrupt is generated.              0.25 mm between the thermal pad and the inner edges of the

Set up the word length for eight bits and use three memory                 pad pattern. This ensures that shorting is avoided.

locations for each 24-bit word. To program each 24-bit latch,              Thermal vias can be used on the PCB thermal pad to improve

store the three 8-bit bytes, enable the autobuffered mode, and             thermal performance of the package. If vias are used, they should

write to the transmit register of the DSP. This last operation             be incorporated in the thermal pad at 1.2 mm pitch grid. The

initiates the autobuffer transfer.                                         via diameter should be between 0.3 mm and 0.33 mm, and the

ADSP-21xx                                ADF4153                           via barrel should be plated with one ounce of copper to plug the

         SCLK                       CLK                                    via. The user should connect the PDB thermal pad to AGND.

           DT                       DATA

         TFS                        LE

I/O FLAGS                           MUXOUT

                                    (LOCK DETECT)

                                                                03685-025

         Figure 20. ADSP-21xx to ADF4153 Interface

                                                                           Rev. G | Page 22 of 25
Data Sheet                                                                                                                                                                 ADF4153

APPLICATIONS INFORMATION

LOCAL OSCILLATOR FOR A GSM BASE STATION                                                                 The charge pump current is ICP = 5 mA. ADIsimPLL is used to

TRANSMITTER                                                                                             calculate the loop filter. It is designed for a loop bandwidth of

Figure 21 shows the ADF4153 being used with a VCO to                                                    20 kHz and a phase margin of 45 degrees.

produce the local oscillator (LO) for a GSM base station                                                The loop filter output drives the VCO, which in turn is fed back

transmitter.                                                                                            to the RF input of the PLL synthesizer. It also drives the RF output

The reference input signal is applied to the circuit at REFIN and,                                      terminal. A T-circuit configuration provides 50 Ω matching

in this case, is terminated in 50 Ω. A 25 MHz reference is used,                                        between the VCO output, the RF output, and the RFIN terminal

which is fed directly to the PFD. To achieve 200 kHz channel                                            of the synthesizer.

spacing, a modulus of 125 is necessary. Note that with a modulus                                        In a PLL system, it is important to know when the loop is in

of 125, which is not divisible by 2, 3 or 6, subfractional spurs are                                    lock. This is achieved by using the MUXOUT signal from the

avoided. See the Spur Mechanisms section for more information.                                          synthesizer. The MUXOUT pin can be programmed to monitor

The charge pump output of the ADF4153 drives the loop filter.                                           various internal signals in the synthesizer. One of these is the

                                                                                                        lock detect signal.

                                                                   VDD             VP

                                                                                                                                  10pF    100nF

                                             10µF    100nF                             100nF      10µF                                                   RFOUT

                                                                7        15    16                                                                   100pF

                                                                                                                             14

                                                     10      AVDD        DVDD  VP                                            VCC          10 100pF  18Ω    18Ω

                                                         SVDD                          2                160Ω          2

                                                                               CP                                            VCO190-902T

                      1000pF                 1000pF  8                                                                                                     18Ω

              FREFIN                                     REFIN                             22nF         82Ω    8.2nF

                                             51Ω                   ADF4153

                                                                                                        270nF

                                                                                       14  LOCK

                                                                               MUXOUT      DETECT

                                                         CLK

                                                         DATA

                      BUS                                LE                            6 100pF

                                                         RSET                  RFINA

                      SPI-COMPATIBLE SERIAL  5.1kΩ       CPGND     AGND  DGND          5           51Ω

                                                                               RFINB

                                                                                           100pF

                                                             3     4     9

                                                                                                   DECOUPLING CAPACITORS SHOULD BE PLACED

                                                                                                   AS CLOSE AS POSSIBLE TO THE PINS.                            03685-028

                                                         Figure 21. Local Oscillator for a GSM Base Station Transmitter

                                                                                       Rev. G | Page 23 of 25
ADF4153                                                                                                                                 Data Sheet

OUTLINE DIMENSIONS

                                                   5.10

                                                   5.00

                                                   4.90

                                       16                      9

                                4.50                              6.40

                                4.40                              BSC

                                4.30

                                            1                  8

                                PIN 1

                                                               1.20

                           0.15                                MAX

                                                                         0.20

                           0.05                                          0.09                                  0.75

                                                         0.30                              8°                  0.60

                                      0.65               0.19     SEATING                  0°                  0.45

                                      BSC                         PLANE

                                               COPLANARITY

                                                   0.10

                                                COMPLIANT TO JEDEC STANDARDS MO-153-AB

                                 Figure 22. 16-Lead Thin Shrink Small Outline Package [TSSOP]

                                                                     (RU-16)

                                                         Dimensions shown in millimeters

                                       4.10                                      0.60 MAX

                                       4.00 SQ

                                       3.90                          0.60 MAX

                                                                                                               PIN 1

                                                                                       15  16           20     INDICATOR

                                                                                                            1

                    PIN 1                                   3.75           0.50                EXPOSED         2.25

         INDICATOR                                       BCS SQ            BSC                 PAD             2.10 SQ

                                                                                                               1.95

                                                                                                            5

                                                                                           10           6

                                                                           0.75        11                      0.25 MIN

                                      TOP VIEW                             0.60            BOTTOM VIEW

                                                                           0.50

         1.00              12°  MAX         0.80 MAX                                       FOR PROPER CONNECTION OF

         0.85                               0.65 TYP                                       THE EXPOSED PAD, REFER TO

         0.80                                                     0.05 MAX                 THE PIN CONFIGURATION AND

                                                                  0.02 NOM                 FUNCTION DESCRIPTIONS

                                                                     COPLANARITY           SECTION OF THIS DATA SHEET.

         SEATING                             0.30                        0.08

         PLANE                               0.23           0.20 REF                                                      04-09-2012-B

                                             0.18

                                             COMPLIANT TO JEDEC STANDARDS MO-220-VGGD-1

                                      Figure 23. 20-Lead Lead Frame Chip Scale Package [LFCSP]

                                               4 mm × 4 mm Body and 0.85 mm Package Height

                                                                     (CP-20-1)

                                                         Dimensions shown in millimeters

                                                               Rev. G | Page 24 of 25
Data Sheet                                                                                                                                  ADF4153

                                              4.10                                           0.30

                                              4.00 SQ                                        0.25

                            PIN 1             3.90                                           0.18

                            INDICATOR                                                                              PIN 1

                                                                       0.50                16               20     INDICATOR

                                                                       BSC             15                       1

                                                                                               EXPOSED             2.30

                                                                                                   PAD             2.10 SQ

                                                                                                                   2.00

                                                                                       11                       5

                                                                       0.65                10               6      0.20 MIN

                                              TOP VIEW                 0.60                    BOTTOM VIEW

                                                                       0.55

                            0.80

                            0.75                                       0.05 MAX

                            0.70                                       0.02 NOM

                                                                       COPLANARITY

                            SEATING                                                    0.08

                            PLANE                                    0.20 REF                                                 08-16-2010-B

                                               COMPLIANT TO JEDEC STANDARDS MO-220-WGGD-1.

                                              Figure 24. 20-Lead Lead Frame Chip Scale Package [LFCSP]

                                               4 mm × 4 mm Body and 0.75 mm Package Height

                                                                       (CP-20-6)

                                                                     Dimensions shown in millimeters

ORDERING GUIDE

Model1, 2                   Temperature Range                        Package Description                                                    Package Option

ADF4153BRU                  −40°C to +85°C                           16-Lead Thin Shrink Small Outline Package [TSSOP]                      RU-16

ADF4153BRU-REEL7            −40°C to +85°C                           16-Lead Thin Shrink Small Outline Package [TSSOP]                      RU-16

ADF4153BRUZ                 −40°C to +85°C                           16-Lead Thin Shrink Small Outline Package [TSSOP]                      RU-16

ADF4153BRUZ-RL              −40°C to +85°C                           16-Lead Thin Shrink Small Outline Package [TSSOP]                      RU-16

ADF4153BRUZ-RL7             −40°C to +85°C                           16-Lead Thin Shrink Small Outline Package [TSSOP]                      RU-16

ADF4153YRUZ                 −40°C to +125°C                          16-Lead Thin Shrink Small Outline Package [TSSOP]                      RU-16

ADF4153YRUZ-RL7             −40°C to +125°C                          16-Lead Thin Shrink Small Outline Package [TSSOP]                      RU-16

ADF4153BCPZ                 −40°C to +85°C                           20-Lead Lead Frame Chip Scale Package [LFCSP]                          CP-20-6

ADF4153BCPZ-RL              −40°C to +85°C                           20-Lead Lead Frame Chip Scale Package [LFCSP]                          CP-20-6

ADF4153BCPZ-RL7             −40°C to +85°C                           20-Lead Lead Frame Chip Scale Package [LFCSP]                          CP-20-6

ADF4153YCPZ                 −40°C to +125°C                          20-Lead Lead Frame Chip Scale Package [LFCSP]                          CP-20-1

ADF4153YCPZ-RL7             −40°C to +125°C                          20-Lead Lead Frame Chip Scale Package [LFCSP]                          CP-20-1

ADF4153WYRUZ-RL7            −40°C to +125°C                          16-Lead Thin Shrink Small Outline Package [TSSOP]                      RU-16

EV-ADF4153SD1Z                                                       Evaluation Board

1 Z = RoHS Compliant Part.

2 W = Qualified for Automotive Applications.

AUTOMOTIVE PRODUCTS

The ADF4153WYRUZ-RL7 model is available with controlled manufacturing to support the quality and reliability requirements of

automotive applications. Note that this automotive model may have specifications that differ from the commercial models; therefore,

designers should review the Specifications section of this data sheet carefully. Only the automotive grade products shown are available for

use in automotive applications. Contact your local Analog Devices account representative for specific product ordering information and

to obtain the specific Automotive Reliability reports for this model.

I2C refers to a communications protocol originally developed by Philips Semiconductors (now NXP Semiconductors).

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