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ADF4150BCPZ

器件型号:ADF4150BCPZ
器件类别:热门应用    无线/射频/通信   
厂商名称:AnalogicTech
厂商官网:http://www.analogictech.com/
标准:  
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ADF4150BCPZ ¥37.59 1 点击查看 点击购买

器件描述

phase locked loops - pll fractional-N/ integer-N

参数
Manufacturer: Analog Devices Inc.
Product Category: Phase Locked Loops - PLL
RoHS: Yes
Type: Inter N
Number of Circuits: 1
Maximum Input Frequency: 5 GHz
Minimum Input Frequency: 500 MHz
Supply Voltage - Max: 3.6 V
Supply Voltage - Min: 3 V
Maximum Operating Temperature: + 85 C
Mounting Style: SMD/SMT
Package / Case: LFCSP-24
Packaging: Tray
Brand: Analog Devices
Development Kit: EVAL-ADF4150EB1Z
Minimum Operating Temperature: - 40 C
Operating Supply Voltage: 3.3 V
Series: ADF4150
Factory Pack Quantity: 490
Supply Current: 50 mA

ADF4150BCPZ器件文档内容

                                                                                   Fractional-N/Integer-N PLL Synthesizer

Data Sheet                                                                                                                                                              ADF4150

FEATURES                                                                                                              GENERAL DESCRIPTION

Fractional-N synthesizer and integer-N synthesizer                                                                    The ADF4150 allows implementation of fractional-N or

Programmable divide-by-1/-2/-4/-8/-16 output                                                                          integer-N phase-locked loop (PLL) frequency synthesizers

5.0 GHz RF bandwidth                                                                                                  if used with an external voltage-controlled oscillator (VCO),

3.0 V to 3.6 V power supply                                                                                           loop filter, and external reference frequency.

1.8 V logic compatibility                                                                                             The ADF4150 is for use with external VCO parts and is

Separate charge pump supply (VP) allows extended tuning                                                               software compatible with the ADF4350. The VCO frequency

voltage in 3 V systems                                                                                                can be divided by 1/2/4/8/16 to allow the user to generate RF

Programmable dual-modulus prescaler of 4/5 or 8/9                                                                     output frequencies as low as 31.25 MHz. For applications that

Programmable output power level                                                                                       require isolation the RF output stage can be muted. The mute

RF output mute function                                                                                               function is both pin and software controllable.

3-wire serial interface

Analog and digital lock detect                                                                                        Control of all the on-chip registers is through a simple 3-wire

Switched bandwidth fast-lock mode                                                                                     interface. The device operates with a power supply ranging

Cycle slip reduction                                                                                                  from 3.0 V to 3.6 V and can be powered down when not in use.

APPLICATIONS                                                                                                          The ADF4150 is available in a 4 mm × 4 mm package.

Wireless infrastructure (W-CDMA, TD-SCDMA, WiMax, GSM,

PCS, DCS, DECT)

Test equipment

Wireless LANs, CATV equipment

Clock generation

                                                  FUNCTIONAL                                               BLOCK DIAGRAM

                                  SDVDD     AVDD                                   DVDD                        VP          RSET

                                        10-BIT R  ÷2                                                                       MULTIPLEXER                                  MUXOUT

REFIN                    ×2             COUNTER   DIVIDER

                  DOUBLER                                                                                      LOCK

                                                                                                           DETECT                         FLO           SWITCH          SW

        CLK                                                                                                                                                             LD

DATA                         DATA REGISTER               FUNCTION                                                          CHARGE

        LE                                                                         LATCH                                   PUMP                                         CPOUT

                                                                                                                   PHASE

                                                                                                               COMPARATOR

                                                                                                                                                                        RFOUT+

                                                                                                                                         DIVIDE-BY-1/           OUTPUT

                             INTEGER    FRACTION  MODULUS                                                                                 -2/-4/-8/-16          STAGE   RFOUT–

                             REG            REG   REG

                                            THIRD-ORDER                                                                                                                 PDBRF

                                            FRACTIONAL                                                                                                          RF      RFIN+

                                            INTERPOLATOR                                                                   MULTIPLEXER                          INPUT

                                                                                                                                                                        RFIN–

                             N COUNTER

                                                                                                                                                        ADF4150                      08226-001

                                                                                                           CE        AGND  CPGND   SDGND

                                                                                                           Figure 1.

Rev. A                                            Document Feedback

Information furnished by Analog Devices is believed to be accurate and reliable. However, no

responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other                One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

rights of third parties that may result from its use. Specifications subject to change without notice. No             Tel: 781.329.4700  ©2011–2013 Analog Devices, Inc. All rights reserved.

license is granted by implication or otherwise under any patent or patent rights of Analog Devices.

Trademarks and registered trademarks are the property of their respective owners.                                     Technical Support                                 www.analog.com
ADF4150                                                                                                    Data Sheet

TABLE OF CONTENTS

Features .............................................................................................. 1  Register 1 ..................................................................................... 18

Applications....................................................................................... 1      Register 2 ..................................................................................... 18

General Description ......................................................................... 1            Register 3 ..................................................................................... 20

Functional Block Diagram .............................................................. 1                  Register 4 ..................................................................................... 20

Revision History ............................................................................... 2         Register 5 ..................................................................................... 20

Specifications..................................................................................... 3      Initialization Sequence .............................................................. 20

Timing Characteristics ................................................................ 5                  RF Synthesizer—A Worked Example ...................................... 21

Absolute Maximum Ratings............................................................ 6                     Modulus....................................................................................... 21

Transistor Count........................................................................... 6              Reference Doubler and Reference Divider ............................. 21

ESD Caution.................................................................................. 6            12-Bit Programmable Modulus ................................................ 21

Pin Configuration and Function Descriptions............................. 7                                 Cycle Slip Reduction for Faster Lock Times........................... 22

Typical Performance Characteristics ............................................. 9                        Spurious Optimization and Fast lock ...................................... 22

Circuit Description......................................................................... 11            Fast Lock Timer and Register Sequences................................ 22

Reference Input Section............................................................. 11                    Fast Lock—An Example ............................................................ 23

RF N Divider ............................................................................... 11            Fast Lock—Loop Filter Topology............................................. 23

INT, FRAC, MOD, and R Counter Relationship.................... 11                                          Spur Mechanisms ....................................................................... 23

INT N Mode................................................................................ 11              Spur Consistency and Fractional Spur Optimization ........... 24

R Counter .................................................................................... 11          Phase Resync............................................................................... 24

Phase Frequency Detector (PFD) and Charge Pump............ 11                                              Applications Information .............................................................. 25

MUXOUT and Lock Detect...................................................... 12                            Direct Conversion Modulator .................................................. 25

Input Shift Registers ................................................................... 12               Interfacing ................................................................................... 26

Program Modes .......................................................................... 12                PCB Design Guidelines for Chip Scale Package .................... 26

Output Stage................................................................................ 12            Output Matching ........................................................................ 27

Register Maps .................................................................................. 13        Outline Dimensions ....................................................................... 28

Register 0 ..................................................................................... 18        Ordering Guide .......................................................................... 28

REVISION HISTORY

11/13—Rev. 0 to Rev. A

Changes to Pin 24, Table 4................................................................8

7/11—Revision 0: Initial Version

                                  Rev. A | Page 2 of 28
Data Sheet                                                                                                                    ADF4150

SPECIFICATIONS

AVDD = DVDD = SDVDD = 3.3 V ± 10%; VP = AVDD to 5.5 V; AGND          = DGND = 0 V;   TA  =  TMIN to TMAX, unless otherwise noted. The

operating temperature range is −40°C to +85°C.

Table 1.

                                                   B Version

Parameter                             Min               Typ          Max   Unit             Conditions/Comments

REFIN CHARACTERISTICS

Input Frequency                       10                             250   MHz              For f < 10 MHz ensure slew rate > 21 V/µs

Input Sensitivity                     0.7                            AVDD  V p-p            Biased at AVDD/21

Input Capacitance                                                    5.0   pF

Input Current                                                        ±60   µA

RF INPUT CHARACTERISTICS

RF Input Frequency (RFIN), RF Output  0.5                            4.0   GHz              −10 dBm ≤ RF input power ≤ +5 dBm

    Buffer Disabled

RF Input Frequency (RFIN), RF Output  0.5                            5.0   GHz              −5 dBm ≤ RF input power ≤ +5 dBm

    Buffer Disabled

RF Input Frequency (RFIN) RF Output   0.5                            3.5   GHz              −10 dBm ≤ RF input power ≤ +5 dBm

    Buffer Enabled

RF Input Frequency (RFIN) RF Output   0.5                            3.0   GHz              −10 dBm ≤ RF input power ≤ +5 dBm

    Buffer and Dividers Enabled

Prescaler Output Frequency                                           750   MHz

MAXIMUM PFD FREQUENCY

Fractional-N (Low Spur Mode)                                         26    MHz

Fractional-N Mode (Low Noise Mode)                                   32    MHz

Integer-N Mode                                                       32    MHz

CHARGE PUMP

ICP Sink/Source                                                                             RSET = 5.1 kΩ

    High Value                                          4.65               mA

    Low Value                                           0.29               mA

    RSET Range                        2.7                            10    kΩ

ICP Leakage                                             1                  nA               VCP = VP/2

Sink and Source Current Matching                        2                  %                0.5 V ≤ VCP ≤ VP − 0.5 V

ICP vs. VCP                                             1                  %                0.5 V ≤ VCP ≤ VP − 0.5 V

ICP vs. Temperature                                     2                  %                VCP = VP/2

LOGIC INPUTS

Input High Voltage, VINH              1.5                                  V

Input Low Voltage, VINL                                              0.6   V

Input Current, IINH/IINL                                             ±1    µA

Input Capacitance, CIN                                               3.0   pF

LOGIC OUTPUTS

Output High Voltage, VOH              DVDD      −  0.4                     V                CMOS output chosen

Output High Current, IOH                                             500   µA

Output Low Voltage, VO                                               0.4   V                IOL = 500 µA

POWER SUPPLIES

AVDD                                  3.0                            3.6   V

DVDD, SDVDD                                             AVDD

VP                                    AVDD                           5.5   V

DIDD + AIDD2                                            50           60    mA

Output Dividers                                         6 to 24            mA               Each output divide by two consumes 6 mA

IRFOUT2                                                 24           32    mA               RF output stage is programmable

Low Power Sleep Mode                                    1                  µA

                                                             Rev. A  | Page 3 of 28
ADF4150                                                                                                                                 Data Sheet

                                                               B Version

Parameter                             Min                      Typ        Max                          Unit    Conditions/Comments

RF OUTPUT CHARACTERISTICS

Minimum Output Frequency Using RF     31.25                                                            MHz     500 MHz VCO input and divide-by-16 selected

Output Dividers

Maximum RFIN Frequency Using RF                                           4400                         MHz

Output Dividers

Harmonic Content (Second)                                      −19                                     dBc     Fundamental VCO output

Harmonic Content (Third)                                       −13                                     dBc     Fundamental VCO output

Harmonic Content (Second)                                      −20                                     dBc     Divided VCO output

Harmonic Content (Third)                                       −10                                     dBc     Divided VCO output

Output Power 3                                                 −4                                      dBm     Maximum setting

                                                               +5                                      dBm     Minimum setting

Output Power Variation                                         ±1                                      dB

Level of Signal With RF Mute Enabled                           −40                                     dBm

NOISE CHARACTERISTICS

Normalized Phase Noise Floor                                   −223                                    dBc/Hz  PLL loop BW = 500 kHz (ABP = 3 ns)

(PNSYNTH)4

Normalized 1/f Noise (PN1_f)5                                  −123                                    dBc/Hz  10 kHz offset. Normalized to 1 GHz. (ABP = 3 ns)

Normalized Phase Noise Floor                                   −222                                    dBc/Hz  PLL loop BW = 500 kHz (ABP = 6 ns); low noise

(PNSYNTH)4                                                                                                     mode selected

Normalized 1/f Noise (PN1_f)5                                  −119                                    dBc/Hz  10 kHz offset; normalized to 1 GHz; (ABP = 6 ns);

                                                                                                               low noise mode selected

Spurious Signals Due to PFD                                    −90                                     dBc     VCO output

Frequency6

                                                               −75                                     dBc     RF output buffers

1 AC coupling ensures AVDD/2 bias.

2 TA = 25°C; AVDD = DVDD = 3.3 V; prescaler = 8/9; fREFIN = 100 MHz; fPFD = 26 MHz; fRF = 1.7422 GHz.

3 Using a tuned load.

4 The synthesizer phase noise floor is estimated by measuring the in-band phase noise at the output of the VCO and subtracting 20 log N (where N is the N divider

value) and 10 log FPFD. PNSYNTH = PNTOT − 10logFPFD − 20logN.

5 The PLL phase noise is composed of 1/f (flicker) noise plus the normalized PLL noise floor. The formula for calculating the 1/f noise contribution at an RF frequency (FRF)

and at a frequency offset (f) is given by PN = P1_f + 10log(10 kHz/f) + 20log(FRF/1 GHz). Both the normalized phase noise floor and flicker noise are modeled in ADIsimPLL.

6 Spurious measured on EVAL-ADF4150EB1Z, using a Rohde & Schwarz FSUP signal source analyzer.

                                                                    Rev. A | Page 4 of 28
Data Sheet                                                                                                                        ADF4150

TIMING CHARACTERISTICS

AVDD = DVDD = SDVDD = 3.3 V ± 10%; VP      = AVDD to  5.5  V;  AGND =   DGND         = 0 V; TA  =  TMIN to TMAX, unless otherwise noted. Operating

temperature range is −40°C to +85°C.

Table 2.

Parameter        Limit (B Version)                                                    Unit              Test Conditions/Comments

t1               20                                                                   ns min            LE setup time

t2               10                                                                   ns min            DATA to CLK setup time

t3               10                                                                   ns min            DATA to CLK hold time

t4               25                                                                   ns min            CLK high duration

t5               25                                                                   ns min            CLK low duration

t6               10                                                                   ns min            CLK to LE setup time

t7               20                                                                   ns min            LE pulse width

                                                                    t4           t5

           CLK

                                       t2        t3

           DATA  DB31 (MSB)                DB30                DB2                        DB1           DB0 (LSB)

                                                           (CONTROL BIT C3)          (CONTROL BIT  C2)  (CONTROL BIT C1)

                                                                                                                              t7

           LE

                 t1                                                                                                     t6

           LE                                                                                                                     08226-002

                                                               Figure 2. Timing  Diagram

                                                               Rev. A | Page 5 of 28
ADF4150                                                                                    Data Sheet

ABSOLUTE MAXIMUM RATINGS

TA = 25°C, unless otherwise noted.                         Stresses above those listed under Absolute Maximum Ratings

Table 3.                                                   may cause permanent damage to the device. This is a stress

Parameter                           Rating                 rating only; functional operation of the device at these or any

AVDD to GND1                        −0.3 V to +3.9 V       other conditions above those indicated in the operational

AVDD to DVDD                        −0.3 V to +0.3 V       section of this specification is not implied. Exposure to absolute

VP to AVDD                          −0.3 V to +5.8 V       maximum rating conditions for extended periods may affect

Digital I/O Voltage to GND1         −0.3 V to VDD + 0.3 V  device reliability.

Analog I/O Voltage to GND1          −0.3 V to VDD + 0.3 V  TRANSISTOR COUNT

REFIN to GND1                       −0.3 V to VDD + 0.3 V

Operating Temperature Range         −40°C to +85°C         23380 (CMOS) and 809 (bipolar)

Storage Temperature Range           −65°C to +125°C

Maximum Junction Temperature        150°C                  ESD CAUTION

LFCSP θJA Thermal Impedance

(Paddle-Soldered)                   27.3°C/W

Reflow Soldering

Peak Temperature                    260°C

Time at Peak Temperature            40 sec

1 GND = AGND = DGND = 0 V.

                                                           Rev. A | Page 6 of 28
Data Sheet                                                                                                                                       ADF4150

PIN CONFIGURATION AND FUNCTION DESCRIPTIONS

                                                              24 RSET  23 SDGND  22 SDVDD  21 MUXOUT  20 LD     19 REFIN

                                                                       PIN 1

                                                CLK      1             INDICATOR                                          18  DVDD

                                      DATA               2    ADF4150                                                     17  PDBRF

                                                     LE  3                                                                16  AVDD2

                                                     CE  4       TOP VIEW                                                 15  RFOUT+

                                                SW       5    (Not to Scale)                                              14  RFOUT−

                                                     VP  6                                                                13  AGND

                                                              7        8         9         RFIN+ 10   RFIN– 11  AGND 12

                                                              CPOUT    CPGND     AVDD1

                                      NOTES                                                                                           08226-003

                                      1. THE LFCSP HAS AN EXPOSED PADDLE

                                                THAT MUST BE CONNECTED TO GND.

                                                            Figure 3. Pin Configuration

Table 4.  Pin  Function Descriptions

Pin No.        Mnemonic  Description

1              CLK       Serial Clock Input. Data is clocked into the 32-bit shift register on the CLK rising edge. This input is a high

                         impedance CMOS input.

2              DATA      Serial Data Input. The serial data is loaded MSB first with the three LSBs as the control bits. This input is a high

                         impedance CMOS input.

3              LE        Load Enable, CMOS Input. When LE goes high, the data stored in the shift register is loaded into the register

                         that is selected by the three LSBs.

4              CE        Chip Enable. A logic low on this pin powers down the device and puts the charge pump into three-state

                         mode. Taking the pin high powers up the device depending on the status of the power-down bits.

5              SW        Fastlock Switch. Make a connection to this pin from the loop filter when using the fastlock mode.

6              VP        Charge Pump Power Supply. This pin should be greater than or equal to AVDD. In systems where AVDD is 3 V, it

                         can be set to 5.5 V and used to drive a VCO with a tuning range of up to 5.5 V.

7              CPOUT     Charge Pump Output. When enabled, this provides ±ICP to the external loop filter. The output of the loop filter

                         is connected to VTUNE to drive the external VCO.

8              CPGND     Charge Pump Ground. This is the ground return pin for CPOUT.

9              AVDD1     Analog Power Supply. This pin ranges from 3.0 V to 3.6 V. Decoupling capacitors to the analog ground plane

                         are to be placed as close as possible to this pin. AVDD must have the same value as DVDD.

10             RFIN+     Input to the RF Input. This small signal input is ac-coupled to the external VCO.

11             RFIN−     Complementary Input to the RF Input. This point must be decoupled to the ground plane with a small bypass

                         capacitor, typically 100 pF.

12, 13         AGND      Analog Ground. This is a ground return pin for AVDD1 and AVDD2.

14             RFOUT−    Complementary RF Output. The output level is programmable. The VCO fundamental output or a divided

                         down version is available.

15             RFOUT+    RF Output. The output level is programmable. The VCO fundamental output or a divided down version is

                         available.

16             AVDD2     Analog Power Supply. This pin ranges from 3.0 V to 3.6 V. Decoupling capacitors to the analog ground plane

                         are to be placed as close as possible to this pin. AVDD2 must have the same value as DVDD.

17             PDBRF     RF Power-Down. A logic low on this pin mutes the RF outputs. This function is also software controllable.

18             DVDD      Digital Power Supply. This pin should be the same voltage as AVDD. Place decoupling capacitors to the ground

                         plane as close as possible to this pin.

19             REFIN     Reference Input. This is a CMOS input with a nominal threshold of VDD/2 and a dc equivalent input resistance

                         of 100 kΩ. This input can be driven from a TTL or CMOS crystal oscillator, or it can be ac-coupled.

20             LD        Lock Detect Output Pin. This pin outputs a logic high to indicate PLL lock; a logic low output indicates loss of

                         PLL lock.

21             MUXOUT    Multiplexer Output. This multiplexer output allows either the lock detect, the scaled RF, or the scaled reference

                         frequency to be accessed externally.

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ADF4150                                                                                                          Data Sheet

Pin No.  Mnemonic  Description

22       SDVDD     Power Supply Pin for the Digital Sigma-Delta (Σ-Δ) Modulator. This pin should be the same voltage as AVDD.

                   Decoupling capacitors to the ground plane are to be placed as close as possible to this pin.

23       SDGND     Digital Σ-Δ Modulator Ground. Ground return path for the Σ-Δ modulator.

24       RSET      Connecting a resistor between this pin and GND sets the charge pump output current. The nominal voltage

                   bias at the RSET pin is 0.48 V. The relationship between ICP and RSET is

                   I CP    = 23.7

                                   R SET

                   where:

                   RSET = 5.1 kΩ.

                   ICP = 4.65 mA.

25       EP        The exposed pad must be connected to GND.

                                          Rev. A | Page 8 of 28
Data Sheet                                                                                                                                                     ADF4150

TYPICAL PERFORMANCE CHARACTERISTICS

             0                                                                                                           –60

             –5

             –10                                                                                                         –80

             –15

POWER (dBm)                                                                                                              –100

             –20                                                                                            POWER (dBc)

             –25                                                                                                         –120

             –30

             –35                                                                                                         –140

             –40

                                                                         +25°C                                           –160

             –45                                                         +85°C

                                                                         –40°C                                           –180

             –50                                                                     08226-042                                                                             08226-045

                  0  0.5  1.0  1.5     2.0  2.5  3.0    3.5  4.0         4.5    5.0                                            1k  10k  100k               1M  10M

                                    FREQUENCY (GHz)                                                                                     FREQUENCY (Hz)

Figure 4. RF Input Sensitivity; RF Output Enabled; Output Divide-by-1                           Figure 7. Integer-N Phase Noise and Spur Performance; Low Noise Mode;

                                       Selected                                                             VCOOUT = 1750 MHz, REFIN = 100 MHz, PFD = 25 MHz, Loop Filter

                                                                                                                                        Bandwidth= 50 kHz

             10                                                                                                          –60

             0                                                                                                           –80

             –10                                                                                                         –100

(dBm)                                                                                                       (dBc)

POWER        –20                                                                                            POWER        –120

             –30                                                                                                         –140

             –40                                                         +25°C                                           –160

                                                                         +85°C

             –50                                                         –40°C                                           –180

                  0       1         2       3           4         5             6    08226-043                                 1M  10M  100M               1G  10G         08226-046

                                       FREQUENCY (MHz)                                                                                  FREQUENCY (Hz)

                     Figure 5. RF Input Sensitivity; RF Output Disabled                         Figure 8. Fractional-N Phase Noise and Spur Performance; Low Noise Mode;

                                                                                                            VCOOUT = 1750 MHz, REFIN = 100 MHz, PFD = 25 MHz, Loop Filter

                                                                                                Bandwidth= 15 kHz, Channel Spacing = 200 kHz. FRAC = 26, MOD = 125

             0                                                                                                           –60

             –5                                                                                                          –80

             –10

                                                                                                                         –100

POWER (dBm)  –15                                                                                            POWER (dBc)

             –20                                                                                                         –120

             –25                                                                                                         –140

             –30

                                                                         +25°C                                           –160

             –35                                                         +85°C

                                                                         –40°C

             –40                                                                                                         –180                                              08226-047

                  0  0.5       1.0     1.5  2.0  2.5         3.0         3.5    4.0  08226-044                                 1k  10k  100k               1M  10M

                                       FREQUENCY (GHz)                                                                                  FREQUENCY (Hz)

Figure 6. RF Sensitivity; RF Output Enabled (RF Dividers-by-2/-4/-8/-16                         Figure 9. Fractional-N Phase Noise and Spur Performance; Low Spur Mode;

                                       Enabled)                                                             VCOOUT = 1750 MHz, REFIN = 100 MHz, PFD = 25 MHz, Loop Filter

                                                                                                Bandwidth= 50 kHz, Channel Spacing = 200 kHz. FRAC = 26, MOD = 125

                                                                                     Rev. A | Page 9 of 28
ADF4150                                                                                                                                                   Data Sheet

       –60                                                                                                         –60

       –80                                                                                                         –80

       –100                                                                                                        –100

(dBc)                                                                                                       (dBc)

POWER  –120                                                                                                 POWER  –120

       –140                                                                                                        –140

       –160                                                                                                        –160

       –180                                                           08226-038                                    –180                                        08226-040

             1k  10k  100k                1M  10M                                                                        1k  10k  100k            1M      10M

                      FREQUENCY (Hz)                                                                                              FREQUENCY (Hz)

Figure 10. RF Output Phase Noise RF Dividers Used; Integer-N; Low Noise             Figure 12. RF Buffer Output Fractional-N Phase Noise and Spur Performance;

Mode; VCOOUT = 1750 MHz, REFIN = 100 MHz, PFD = 25 MHz, Loop Filter                 Low Noise Mode; VCOOUT = 1750 MHz, REFIN = 100 MHz, PFD = 25 MHz,

                      Bandwidth = 50 kHz                                            Loop Filter Bandwidth = 15 kHz, Channel Spacing = 200 kHz; FRAC = 1,

                                                                                                                             MOD = 5; Output Divider = 2

       –60                                                                                                         –60

       –80                                                                                                         –80

       –100                                                                                                        –100

(dBc)                                                                                                       (dBc)

POWER  –120                                                                                                 POWER  –120

       –140                                                                                                        –140

       –160                                                                                                        –160

       –180                                                              08226-039                                 –180                                        08226-041

             1k  10k  100k                1M  10M                                                                        1k  10k  100k            1M      10M

                      FREQUENCY (Hz)                                                                                              FREQUENCY (Hz)

Figure 11. RF Buffer Output Fractional-N Phase Noise and Spur Performance;          Figure 13. RF Buffer Output Fractional-N Phase Noise and Spur Performance;

Low Noise Mode; VCOOUT = 1750 MHz, REFIN = 100 MHz, PFD = 25 MHz,                   Low Noise Mode; VCOOUT = 1750 MHz, REFIN = 100 MHz, PFD = 25 MHz,

Loop Filter Bandwidth = 15 kHz, Channel Spacing = 200 kHz; FRAC = 1,                Loop Filter Bandwidth = 15 kHz, Channel Spacing = 200 kHz. FRAC = 1,

                 MOD = 5; Output Divider = 1                                                                                 MOD = 5. Output divider = 4

                                                                                    Rev. A | Page 10 of 28
Data Sheet                                                                                                                                                  ADF4150

CIRCUIT DESCRIPTION

REFERENCE INPUT SECTION                                                                                          RF N DIVIDER       N = INT + FRAC/MOD

                                                                                                          FROM

The reference input stage is shown in Figure 14. SW1 and SW2                                        VCO OUTPUT/

                                                                                 OUTPUT DIVIDERS                                                             TO PFD

are normally closed switches. SW3 is normally open. When                                                             N COUNTER

power-down is initiated, SW3 is closed and SW1 and SW2 are                                                                          THIRD ORDER

opened. This ensures that there is no loading of the REFIN pin                                                                      FRACTIONAL

                                                                                                                                    INTERPOLATOR

on power-down.

                   POWER-DOWN                                                                                            INT        MOD               FRAC

                    CONTROL                                                                                              REG        REG               VALUE

                        NC        100kΩ                                                                                                                                     08226-011

                             SW2

        REFIN   NC                                TO R COUNTER                                                           Figure 15. RF INT Divider

                                          BUFFER

                   SW1                                                           INT N MODE

                             SW3                                 08226-010

                    NO

                                                                                 If the FRAC = 0 and DB8 in Register 2 (LDF) is set to 1, the

                    Figure 14. Reference Input Stage                             synthesizer operates in integer-N mode. The DB8 in Register 2

RF N DIVIDER                                                                     (LDF) should be set to 1 to get integer-N digital lock detect.

The RF N divider allows a division ratio in the PLL feedback                     Additionally, lower phase noise is possible if the anti-backlash

path. Division ratio is determined by INT, FRAC, and MOD                         pulse width is reduced to 3 ns. This mode is not valid for

values, which build up this divider.                                             fractional-N applications.

INT, FRAC, MOD, AND R COUNTER RELATIONSHIP                                       R COUNTER

The INT, FRAC, and MOD values, in conjunction with the R                         The 10–bit R counter allows the input reference frequency

counter, make it possible to generate output frequencies that                    (REFIN) to be divided down to produce the reference clock

are spaced by fractions of the PFD frequency. See the RF                         to the PFD. Division ratios from 1 to 1023 are allowed.

Synthesizer—A Worked Example section for more informa-                           PHASE FREQUENCY DETECTOR (PFD) AND

tion. The RF VCO frequency (RFOUT) equation is                                   CHARGE PUMP

RFOUT = fPFD × (INT + (FRAC/MOD))                                           (1)  The phase frequency detector (PFD) takes inputs from the R

where:                                                                           counter and N counter and produces an output proportional to

RFOUT is the output frequency of external voltage controlled                     the phase and frequency difference between them. Figure 16 is

oscillator (VCO).                                                                a simplified schematic of the phase frequency detector. The

INT is the preset divide ratio of the binary 16–bit counter                      PFD includes a programmable delay element that sets the width

(23 to 65535 for 4/5 prescaler, 75 to 65535 for 8/9 prescaler).                  of the antibacklash pulse, which can be either 6 ns (default, for

MOD is the preset fractional modulus (2 to 4095).                                fractional-N applications) or 3 ns (for integer-N mode). This

FRAC is the numerator of the fractional division (0 to MOD − 1).                 pulse ensures there is no dead zone in the PFD transfer function,

fPFD = REFIN × [(1 + D)/(R × (1 + T))]                                      (2)  and gives a consistent reference spur level.

                                                                                                    HIGH  D1         Q1  UP

where:                                                                                                           U1

REFIN is the reference input frequency.                                                             +IN   CLR1

D is the REFIN doubler bit.

T is the REFIN divide-by-2 bit (0 or 1).                                                                                                            CHARGE

R is the preset divide ratio of the binary 10-bit programmable                                                           DELAY  U3                  PUMP     CP

reference counter (1 to 1023).

                                                                                                          CLR2           DOWN

                                                                                                    HIGH  D2         Q2

                                                                                                                 U2                                              08226-012

                                                                                                    –IN

                                                                                                                 Figure 16. PFD Simplified Schematic

                                                                            Rev. A | Page 11 of 28
ADF4150                                                                                                                  Data Sheet

MUXOUT AND LOCK DETECT                                                        PROGRAM MODES

The output multiplexer on the ADF4150 allows the user                         Figure 20 through Figure 25 show how the program modes are

to access various internal points on the chip. The state of                   to be set up in the ADF4150.

MUXOUT is controlled by M3, M2, and M1 (for details, see                      A number of settings in the ADF4150 are double buffered.

Figure 22). Figure 17 shows the MUXOUT section in block                       These include the modulus value, phase value, R counter

diagram form.                                                                 value, reference doubler, reference divide-by-2, and current

                        R COUNTER INPUT                                       setting. This means that two events have to occur before the

                                                     DVDD                     part uses a new value of any of the double-buffered settings.

                                                                              First, the new value is latched into the device by writing to the

   THREE-STATE-OUTPUT                                                         appropriate register. Second, a new write must be performed

               DVDD                                                           on Register R0. For example, any time the modulus value is

               DGND                                                           updated, Register R0 must be written to, thus ensuring the

    R COUNTER OUTPUT       MUX  CONTROL                                       modulus value is loaded correctly. Divider select in Register 4

    N COUNTER OUTPUT                                       MUXOUT             (R4) is also double buffered, but only if DB13 of Register 2 (R2)

   ANALOG LOCK DETECT                                                         is high.

   DIGITAL LOCK DETECT                                                        OUTPUT STAGE

    RESERVED

                                                                   08226-013  The RFOUT+ and RFOUT− pins of the ADF4150 are connected

                                                     DGND                     to the collectors of an NPN differential pair driven by buffered

                        Figure 17. MUXOUT Schematic                           outputs of the VCO, as shown in Figure 18. To allow the user

                                                                              to optimize the power dissipation vs. the output power require-

INPUT SHIFT REGISTERS                                                         ments, the tail current of the differential pair is programmable

The ADF4150 digital section includes a 10-bit RF R counter,                   by Bit D2 and Bit D1 in Register 4 (R4). Four current levels may

a 16-bit RF N counter, a 12-bit FRAC counter, and a 12-bit                    be set. These levels give output power levels of −4 dBm, −1 dBm,

modulus counter. Data is clocked into the 32-bit shift register               +2 dBm, and +5 dBm, respectively, using a 50 Ω resistor to

on each rising edge of CLK. The data is clocked in MSB first.                 AVDD and ac coupling into a 50 Ω load. Alternatively, both

Data is transferred from the shift register to one of six latches             outputs can be combined in a 1 + 1:1 transformer or a 180°

on the rising edge of LE. The destination latch is determined                 microstrip coupler (see the Output Matching section). If the

by the state of the three control bits (C3, C2, and C1) in the                outputs are used individually, the optimum output stage

shift register. These are the 3 LSBs, DB2, DB1, and DB0, as                   consists of a shunt inductor to AVDD.

shown in Figure 2. The truth table for these bits is shown in                 Another feature of the ADF4150 is that the supply current

Table 5. Figure 19 shows a summary of how the latches are                     to the RF output stage can be shut down until the part

programmed.                                                                   achieves lock as measured by the digital lock detect circuitry.

Table 5. C3, C2, and C1 Truth Table                                           This is enabled by the mute-till-lock detect (MTLD) bit in

                                                                              Register 4 (R4).

    Control Bits                                                                                              RFOUT+     RFOUT–

C3  C2                  C1           Register

0   0                   0            Register 0 (R0)

0   0                   1            Register 1 (R1)

0   1                   0            Register 2 (R2)                                       VCO  BUFFER/

                                                                                                DIVIDE-BY-1/

0   1                   1            Register 3 (R3)                                            -2/-4/-8/-16

1   0                   0            Register 4 (R4)

1   0                   1            Register 5 (R5)                                                                                   08226-014

                                                                                                Figure 18. Output Stage

                                                                   Rev. A | Page 12 of 28
Data Sheet                                                                                                                                                                                                                                                                              ADF4150

REGISTER MAPS

                                                                                                                                        REGISTER 0

RESERVED                                     16-BIT INTEGER VALUE (INT)                                                                                                         12-BIT FRACTIONAL VALUE (FRAC)                                                                          CONTROL

                                                                                                                                                                                                                                                                                               BITS

DB31      DB30  DB29  DB28  DB27       DB26  DB25                DB24   DB23              DB22  DB21            DB20  DB19  DB18  DB17      DB16  DB15    DB14  DB13         DB12  DB11    DB10   DB9   DB8   DB7    DB6           DB5                DB4               DB3             DB2    DB1    DB0

0         N16   N15   N14   N13        N12   N11                 N10    N9                N8    N7              N6    N5    N4    N3        N2       N1   F12   F11          F10   F9       F8    F7     F6   F5     F4            F3                 F2                F1              C3(0)  C2(0)  C1(0)

                                                                                                                                        REGISTER 1

          RESERVED          PRESCALER                                   12-BIT PHASE VALUE (PHASE)                                DBR1                                             12-BIT  MODULUS VALUE      (MOD)                DBR 1                                                CONTROL

                                                                                                                                                                                                                                                                                               BITS

DB31      DB30  DB29  DB28  DB27       DB26  DB25                DB24   DB23              DB22  DB21            DB20  DB19  DB18  DB17      DB16  DB15    DB14  DB13         DB12  DB11    DB10   DB9   DB8   DB7    DB6           DB5                DB4               DB3             DB2    DB1    DB0

0         0       0   0     PR1        P12   P11                 P10    P9                P8    P7              P6    P5    P4    P3        P2       P1   M12   M11          M10   M9       M8    M7     M6   M5     M4            M3                 M2                M1              C3(0)  C2(0)  C1(1)

                                                                                                                                        REGISTER 2

RESERVED                                     REFERENCE  DBR1     DBR1                                                                                           DOUBLE BUFF                                                        POWER-DOWN

             LOW                                        DOUBLER                                                                                                                    CHARGE                                POLARITY                     CP THREE-         COUNTER

          NOISE AND                                              RDIV2                                                                                                             PUMP                                                                          STATE           RESET

          LOW SPUR                                                                                                                                                                 CURRENT               LDF  LDP                                                                       CONTROL

          MODES           MUXOUT                                                                                      10-BIT R COUNTER      DBR1                                   SETTING        DBR1               PD

                                                                                                                                                                                                                                                                                               BITS

DB31      DB30  DB29  DB28  DB27       DB26  DB25                DB24   DB23              DB22  DB21            DB20  DB19  DB18  DB17      DB16  DB15    DB14  DB13         DB12  DB11    DB10   DB9   DB8   DB7    DB6           DB5                DB4               DB3             DB2    DB1    DB0

0         L2    L1    M3    M2         M1    RD2                 RD1    R10               R9    R8              R7    R6    R5    R4        R3       R2   R1    D1           CP4   CP3      CP2   CP1    U6   U5     U4            U3                 U2                U1              C3(0)  C2(1)  C1(0)

                                                                                                                                        REGISTER 3

                                                                                                CHARGE  CANCEL                    RESERVED     CLK

                            RESERVED                                                      ABP                   RESERVED    CSR                 DIV

                                                                                                                                            MODE                                   12-BIT CLOCK DIVIDER VALUE                                                                           CONTROL

                                                                                                                                                                                                                                                                                               BITS

DB31      DB30  DB29  DB28  DB27       DB26  DB25                DB24   DB23              DB22  DB21            DB20  DB19  DB18  DB17      DB16  DB15    DB14  DB13         DB12  DB11    DB10   DB9   DB8   DB7    DB6           DB5                DB4               DB3             DB2    DB1    DB0

0         0       0   0     0          0     0                   0      0                 F3    F2              0     0     F1    0         C2       C1   D12   D11          D10   D9       D8    D7     D6   D5     D4            D3                 D2                D1              C3(0)  C2(1)  C1(1)

                                                                                                                                            REGISTER 4

                                                                        FEEDBACK  SELECT        DBB 2                                                                                                                              RF OUTPUT  ENABLE

                      RESERVED                                                                 DIVIDER                                         RESERVED                                     MTLD        RESERVED                                      OUTPUT                            CONTROL

                                                                                               SELECT                                                                                                                                                 POWER                                    BITS

DB31      DB30  DB29  DB28  DB27       DB26  DB25                DB24   DB23              DB22  DB21            DB20  DB19  DB18  DB17      DB16  DB15    DB14  DB13         DB12  DB11    DB10   DB9   DB8   DB7    DB6           DB5                DB4               DB3             DB2    DB1    DB0

0         0       0   0     0          0     0                   0      D13               D12   D11             D10   BS8   BS7   BS6       BS5      BS4  BS3   BS2          BS1   D9       D8    D7     D6   D5     D4            D3                 D2                D1              C3(1)  C2(0)  C1(0)

                                                                                                                                        REGISTER 5

                                                                        LD PIN                  RESERVED                                                                                                                                                                                CONTROL

                      RESERVED                                          MODE                                    RESERVED                                                        RESERVED                                                                                                       BITS

DB31      DB30  DB29  DB28  DB27       DB26  DB25                DB24   DB23              DB22  DB21            DB20  DB19  DB18  DB17      DB16  DB15    DB14  DB13         DB12  DB11    DB10   DB9   DB8   DB7  DB6             DB5                DB4               DB3             DB2    DB1    DB0

0         0       0   0     0          0     0                   0      D15               D14   0               1     1     0     0         0        0    0     0            0     0        0     0      0    0      0             0                  0                 0               C3(1)  C2(0)  C1(1)

1 DBR = DOUBLE BUFFERED REGISTER—BUFFERED BY THE WRITE TO REGISTER 0.                                                                                                                                                                                                                                        08226-015
2 DBB = DOUBLE BUFFERED BITS—BUFFERED BY THE WRITE TO REGISTER 0, IF AND ONLY IF DB13 OF REGISTER 2 IS
                                                                                                                                                                                                  HIGH.

                                                                                                                            Figure 19. Register Summary

                                                                                                                                  Rev. A | Page 13 of 28
ADF4150                                                                                                                                                                                                                Data Sheet

RESERVED                                                                                                                                                                                                                       CONTROL

                                                     16-BIT  INTEGER VALUE (INT)                                                                             12-BIT FRACTIONAL VALUE        (FRAC)                               BITS

DB31      DB30  DB29     DB28  DB27            DB26  DB25    DB24    DB23   DB22        DB21  DB20  DB19    DB18   DB17  DB16  DB15    DB14  DB13    DB12    DB11   DB10        DB9    DB8  DB7       DB6  DB5  DB4  DB3  DB2    DB1    DB0

0         N16   N15      N14   N13             N12   N11        N10     N9  N8          N7    N6    N5        N4     N3  N2    N1      F12      F11     F10     F9  F8          F7     F6   F5        F4   F3   F2   F1   C3(0)  C2(0)  C1(0)

                                               N16   N15        ...     N5  N4          N3    N2    N1        INTEGER VALUE    (INT)                 F12     F11    ..........     F2  F1          FRACTIONAL   VALUE  (FRAC)

                                               0     0          ...     0   0           0     0     0         NOT ALLOWED                            0       0      ..........     0   0           0

                                               0     0          ...     0   0           0     0     1         NOT ALLOWED                            0       0      ..........     0   1           1

                                               0     0          ...     0   0           0     1     0         NOT ALLOWED                            0       0      ..........     1   0           2

                                               .     .          ...     .   .           .     .     .         ...                                    0       0      ..........     1   1           3

                                               0     0          ...     1   0           1     1     0         NOT ALLOWED                            .       .      ..........     .   .           .

                                               0     0          ...     1   0           1     1     1         23                                     .       .      ..........     .   .           .

                                               0     0          ...     1   1           0     0     0         24                                     .       .      ..........     .   .           .

                                               .     .          ...     .   .           .     .     .         ...                                    1       1      ..........     0   0           4092

                                               1     1          ...     1   1           1     0     1         65533                                  1       1      ..........     0   1           4093

                                               1     1          ...     1   1           1     1     0         65534                                  1       1      ..........     1   0           4094

                                               1     1          ...     1   1           1     1     1         65535                                  1       1      .........      1   1           4095                                        08226-016

                                                                                                    INTmin  = 75 with prescaler = 8/9

                                                                                                              Figure 20. Register      0  (R0)

                                    PRESCALER                                                                                                                                                                                  CONTROL

          RESERVED                                                      12-BIT PHASE VALUE (PHASE)            DBR                                            12-BIT MODULUS VALUE           (MOD)          DBR                   BITS

DB31      DB30  DB29     DB28  DB27            DB26  DB25    DB24    DB23   DB22        DB21  DB20  DB19    DB18   DB17  DB16  DB15    DB14  DB13    DB12    DB11   DB10        DB9    DB8  DB7       DB6  DB5  DB4  DB3  DB2    DB1    DB0

0         0     0         0    PR1             P12   P11        P10     P9  P8          P7    P6    P5        P4     P3  P2    P1      M12      M11  M10        M9  M8          M7     M6   M5        M4   M3   M2   M1   C3(0)  C2(0)  C1(1)

                      P1       PRESCALER                     P12     P11    ..........  P2    P1        PHASE VALUE (PHASE)                  M12        M11     ..........      M2     M1   INTERPOLATOR        MODULUS   (MOD)

                      0        4/5                           0       0      ..........  0     0         0                                    0          0       ..........      1      0    2

                      1        8/9                           0       0      ..........  0     1         1 (RECOMMENDED)                      0          0       ..........      1      1    3

                                                             0       0      ..........  1     0         2                                    .          .       ..........      .      .    .

                                                             0       0      ..........  1     1         3                                    .          .       ..........      .      .    .

                                                                                                                                             .          .       ..........      .      .    .

                                                             .       .      ..........  .     .         .                                    1          1       ..........      0      0    4092

                                                             .       .      ..........  .     .         .                                    1          1       ..........      0      1    4093

                                                             .       .      ..........  .     .         .                                    1          1       ..........      1      0    4094

                                                             1       1      ..........  0     0         4092                                 1          1       ..........      1      1    4095

                                                             1       1      ..........  0     1         4093

                                                             1       1      ..........  1     0         4094                                                                                                                                   08226-017

                                                             1       1      ..........  1     1         4095

                                                                                                              Figure 21. Register      1  (R1)

                                                                                                                   Rev. A | Page 14 of 28
Data Sheet                                                                                                                                                                                                                                                                     ADF4150

                                                     REFERENCE  DBR         DBR                                                                          DOUBLE BUFF                                                             POWER-DOWN

          RESERVED     LOW                                      DOUBLER                                                                                                     CHARGE                                     POLARITY              CP THREE-         COUNTER

                    NOISE AND                                               RDIV2                                                                                                PUMP                                                                   STATE           RESET

                    LOW SPUR                                                                                                                                                CURRENT                   LDF     LDP  PD                                                          CONTROL

                    MODES           MUXOUT                                                                 10-BIT R COUNTER         DBR                                     SETTING                                                                                                   BITS

    DB31            DB30  DB29  DB28  DB27     DB26  DB25                DB24      DB23  DB22   DB21    DB20   DB19  DB18     DB17  DB16   DB15  DB14   DB13          DB12  DB11     DB10  DB9    DB8      DB7     DB6           DB5         DB4               DB3             DB2    DB1    DB0

       0            L2      L1  M3    M2       M1    RD2                    RD1    R10      R9     R8      R7  R6         R5  R4    R3     R2       R1   D1           CP4   CP3      CP2   CP1    U6         U5    U4            U3          U2                U1              C3(0)  C2(1)  C1(0)

                                                 RD2            REFERENCE                                                                  DOUBLE BUFFER                                                                                                                       COUNTER

L1  L2              NOISE MODE                                  DOUBLER                                                             D1     R4 DB22:DB20                                U6        LDF                                                           U1              RESET

0   0               LOW NOISE MODE               0              DISABLED                                                            0      DISABLED                                    0         FRAC-N                                                        0               DISABLED

0   1               RESERVED                     1              ENABLED                                                             1      ENABLED                                     1         INT-N                                                         1               ENABLED

1   0               RESERVED

1   1               LOW SPUR MODE                                        RD1       REFERENCE    DIVIDE  BY 2                                                               ICP (mA)                                                                            CP

                                                                         0         DISABLED                                   CP4       CP3      CP2     CP1               4.7kΩ              U5        LDP                                  U2                THREE-STATE

                                                                         1         ENABLED                                    0         0        0       0                 0.31               0         10ns                                 0                 DISABLED

                                                                                                                              0         0        0       1                 0.63               1         6ns                                  1                 ENABLED

                                                                                                                              0         0        1       0                 0.94

                                            R10      R9                     ..........   R2     R1      R DIVIDER    (R)      0         0        1       1                 1.25            U4     PD POLARITY                    U3                     POWER-DOWN

                                            0         0                     ..........   0      1       1                     0         1        0       0                 1.56            0      NEGATIVE                       0                      DISABLED

                                            0         0                     ..........   1      0       2                     0         1        0       1                 1.88                                                  1                      ENABLED

                                            .         .                     ..........   .      .       .                     0         1        1       0                 2.19            1      POSITIVE

                                            .         .                     ..........   .      .       .                     0         1        1       1                 2.50

                                            .         .                     ..........   .      .       .                     1         0        0       0                 2.81

                                            1         1                     ..........   0      0       1020                  1         0        0       1                 3.13

                                                                                                                              1         0        1       0                 3.44

                                            1         1                     ..........   0      1       1021                  1         0        1       1                 3.75

                                            1         1                     ..........   1      0       1022                  1         1        0       0                 4.06

                                            1         1                     ..........   1      1       1023                  1         1        0       1                 4.38

                                                                                                                              1         1        1       0                 4.69

M3     M2           M1    OUTPUT                                                                                              1         1        1       1                 5.00

0      0            0     THREE-STATE OUTPUT

0      0            1     DVDD

0      1            0     DGND

0      1            1     R DIVIDER OUTPUT

1      0            0     N DIVIDER OUTPUT

1      0            1     ANALOG LOCK DETECT                                                                                                                                                                                                                                                        08226-018

1      1            0     DIGITAL LOCK DETECT

1      1            1     RESERVED

                                                                                                                     Figure 22. Register 2 (R2)

                                                                                                                     Rev. A | Page 15 of 28
ADF4150                                                                                                                                                                                                                                                          Data Sheet

                                                                                   CHARGE  CANCEL        RESERVED               RESERVED        CLK

                                                                              ABP                                         CSR                   DIV                                                                                                                     CONTROL

                            RESERVED                                                                                                           MODE                                 12-BIT CLOCK DIVIDER VALUE                                                              BITS

DB31  DB30  DB29  DB28  DB27   DB26   DB25  DB24     DB23                 DB22     DB21            DB20  DB19             DB18  DB17      DB16  DB15     DB14  DB13     DB12    DB11    DB10           DB9   DB8     DB7         DB6        DB5         DB4     DB3   DB2    DB1    DB0

0     0     0     0         0  0         0     0               0           F3      F2                 0            0      F1    0          C2        C1  D12      D11   D10         D9        D8         D7      D6      D5      D4         D3           D2      D1  C3(0)  C2(1)  C1(1)

                                                                                                                      F1       CYCLE SLIP                            D12     D11        ..........  D2       D1          CLOCK        DIVIDER            VALUE

                                                                                                                               REDUCTION                             0       0          ..........  0        0           0

                                                                                                                      0        DISABLED                              0       0          ..........  0        1           1

                                                                                                                      1        ENABLED                               0       0          ..........  1        0           2

                                                                                                                                                                     0       0          ..........  1        1           3

                                                                                                                                                                     .       .          ..........  .        .           .

                                                                                                                                                                     .       .          ..........  .        .           .

                                                                                                   C2    C1               CLOCK DIVIDER MODE                         .       .          ..........  .        .           .

                                                                                                   0     0                CLOCK DIVIDER OFF                          1       1          ..........  0        0           4092

                                                                                                   0     1                FAST LOCK ENABLE                           1       1          ..........  0        1           4093

                                                                                                   1     0                RESYNC ENABLE                              1       1          ..........  1        0           4094

                                                                                                   1     1                RESERVED                                   1       1          ..........  1        1           4095

                                                                                   F2              CHARGE

                                                                                                   CANCELLATION

                                                                                   0               DISABLED

                                                                                   1               ENABLED

                                                                       F3          ANTIBACKLASH

                                                                                   PULSE WIDTH

                                                                       0           6ns (FRAC-N)                                                                                                                                                                                           08226-019

                                                                       1           3ns (INT_N)

                                                                                                                              Figure 23. Register 3 (R3)

                                                     FEEDBACK  SELECT              DBB 2                                                                                                                                         RF OUTPUT  ENABLE

                  RESERVED                                                     DIVIDER                                                     RESERVED                                     MTLD             RESERVED                                   OUTPUT           CONTROL

                                                                               SELECT                                                                                                                                                               POWER               BITS

DB31  DB30  DB29  DB28  DB27   DB26  DB25   DB24  DB23                 DB22        DB21            DB20  DB19            DB18  DB17       DB16  DB15     DB14  DB13  DB12    DB11       DB10        DB9  DB8     DB7     DB6     DB5                DB4     DB3  DB2    DB1    DB0

0     0     0     0     0      0      0        0     D13                  D12      D11             D10   BS8             BS7    BS6       BS5   BS4      BS3   BS2      BS1     D9      D8          D7       D6      D5      D4      D3             D2      D1   C3(1)  C2(0)  C1(0)

                                      D13   FEEDBACK

                                            SELECT                                                                                                                                                                                                       D2      D1     OUTPUT POWER

                                      0     DIVIDED                                                                                                                                                                                                      0       0      –4

                                      1     FUNDAMENTAL                                                                                                                                                                                                  0       1      –1

                                                                                                                                                                                                                                                         1       0      +2

                                            D12     D11                    D10     RF DIVIDER SELECT                                                           D8       MUTE TILL                                                                        1       1      +5

                                            0       0                      0       ÷1                                                                                   LOCK DETECT

                                                                                                                                                               0        MUTE DISABLED                                                 D3            RF OUT

                                            0       0                      1       ÷2                                                                          1        MUTE ENABLED

                                            0       1                      0       ÷4                                                                                                                                                 0             DISABLED

                                            0       1                      1       ÷8                                                                                                                                                 1             ENABLED                               08226-020

                                            1       0                      0       ÷16

                                                                                                                              Figure 24. Register 4 (R4)

                                                                                                                                Rev. A | Page 16 of 28
Data Sheet                                                                                                                                                                 ADF4150

                                                LD PIN      RESERVED                                                                                                       CONTROL

                  RESERVED                      MODE                  RESERVED                                  RESERVED                                                          BITS

DB31  DB30  DB29  DB28  DB27  DB26  DB25  DB24  DB23  DB22  DB21      DB20  DB19  DB18  DB17  DB16  DB15  DB14  DB13  DB12  DB11  DB10  DB9  DB8  DB7  DB6  DB5  DB4  DB3  DB2    DB1    DB0

0     0     0     0     0     0     0     0     D15   D14   0         0     0     0     0     0     0     0     0     0     0     0     0    0    0    0    0    0    0    C3(1)  C2(0)  C1(1)

                              D1 5  D1 4  LOCK DETECT PIN OPERATION

                              0     0     LOW

                              0     1     DIGITAL LOCK DETECT

                              1     0     LOW                                                                                                                                                   08226-021

                              1     1     HIGH

                                                                                  Figure 25. Register 5 (R5)

                                                                                        Rev. A | Page 17 of 28
ADF4150                                                                                             Data Sheet

REGISTER 0                                                           12-Bit Phase Value (Phase)

Control Bits                                                         These bits control what is loaded as the phase word. The word

With Bits[C3:C1] set to 0, 0, 0, Register 0 is programmed.           must be less than the MOD value programmed in Register 1.

Figure 20 shows the input data format for programming this           The word is used to program the RF output phase from 0° to

register.                                                            360° with a resolution of 360°/MOD. See the Phase Resync

16-Bit Integer Value (INT)                                           section for more information. In most applications, the phase

                                                                     relationship between the RF signal and the reference is not

These 16 bits set the INT value, which determines the integer        important. In such applications, the PHASE value can be used

part of the feedback division factor. They are used in Equation 1    to optimize the fractional and subfractional spur levels. See the

(see the INT, FRAC, MOD, and R Counter Relationship section).        Spur Consistency and Fractional Spur Optimization section for

All integer values from 23 to 65,535 are allowed for 4/5 prescaler.  more information.

For 8/9 prescaler, the minimum integer value is 75.                  If neither the PHASE resync nor the spurious optimization

12-Bit Fractional Value(FRAC)                                        functions are being used, it is recommended that the PHASE

The 12 FRAC bits set the numerator of the fraction that is input     word be set to 1.

to the Σ-Δ modulator. This, along with INT, specifies the new        12-Bit Modulus Value (MOD)

frequency channel that the synthesizer locks to, as shown in the     This programmable register sets the fractional modulus. This

RF Synthesizer—A Worked Example section. FRAC values from            is the ratio of the PFD frequency to the channel step resolution

0 to MOD − 1 cover channels over a frequency range equal to          on the RF output. See the RF Synthesizer—A Worked Example

the PFD reference frequency.                                         section for more information.

REGISTER 1                                                           REGISTER 2

Control Bits                                                         Control Bits

With Bits[C3:C1] set to 0, 0, 1, Register 1 is programmed.           With Bits[C3:C1] set to 0, 1, 0, Register 2 is programmed.

Figure 21 shows the input data format for programming                Figure 22 shows the input data format for programming

this register.                                                       this register.

Prescaler Value                                                      Low Noise and Spur Modes

The dual modulus prescaler (P/P + 1), along with the INT,            The noise modes on the ADF4150 are controlled by DB30 and

FRAC, and MOD counters, determines the overall division              DB29 in Register 2 (see Figure 22). The noise modes allow the

ratio from the VCO output to the PFD input.                          user to optimize a design either for improved spurious perfor-

Operating at CML levels, it takes the clock from the VCO             mance or for improved phase noise performance.

output and divides it down for the counters. It is based on a        When the lowest spur setting is chosen, dither is enabled. This

synchronous 4/5 core. When set to 4/5, the maximum RF                randomizes the fractional quantization noise so it resembles

frequency allowed is 3 GHz. Therefore, when operating the            white noise rather than spurious noise. As a result, the part is

ADF4150 above 3 GHz, this must be set to 8/9. The prescaler          optimized for improved spurious performance. This operation

limits the INT value, where:                                         would normally be used when the PLL closed-loop bandwidth

P = 4/5, NMIN = 23                                                   is wide, for fast-locking applications. (Wide loop bandwidth is

P = 8/9, NMIN = 75                                                   seen as a loop bandwidth greater than 1/10 of the RFOUT channel

In the ADF4150, P1 in Register 1 sets the prescaler values.          step resolution (fRES)). A wide loop filter does not attenuate the

                                                                     spurs to the same level as a narrow loop bandwidth.

                                                                     For best noise performance, use the lowest noise setting option.

                                                                     As well as disabling the dither, it also ensures that the charge

                                                                     pump is operating in an optimum region for noise performance.

                                                                     This setting is extremely useful where a narrow loop filter band-

                                                                     width is available. The synthesizer ensures extremely low noise

                                                                     and the filter attenuates the spurs. The typical performance

                                                                     characteristics give the user an idea of the trade-off in a typical

                                                                     W-CDMA setup for the different noise and spur settings.

                                                                     Rev. A | Page 18 of 28
Data Sheet                                                                                                                               ADF4150

MUXOUT                                                              Lock Detect Precision (LDP)

The on-chip multiplexer is controlled by Bits[DB28:DB26] (see       When DB7 is set to 0, the fractional-N digital lock detect is

Figure 22).                                                         activated. In this case after setting DB7 to 0, 40 consecutive PFD

Reference Doubler                                                   cycles of 10 ns must occur before digital lock detect is set. When

Setting DB25 to 0 feeds the REFIN signal directly to the 10-bit     DB7 is programmed to 1, 40 consecutive reference cycles of 6 ns

R counter, disabling the doubler. Setting this bit to 1 multiplies  must occur before digital lock detect goes high. Setting DB8 to 1

the REFIN frequency by a factor of 2 before feeding into the        causes the activation of the integer-N digital lock detect. In this

10-bit R counter. When the doubler is disabled, the REFIN           case, after setting DB7 to 0, 5 consecutive cycles of 10 ns must

falling edge is the active edge at the PFD input to the fractional  occur before digital lock detect is set. When DB7 is set to 1, five

synthesizer. When the doubler is enabled, both the rising and       consecutive cycles of 6 ns must occur.

falling edges of REFIN become active edges at the PFD input.        Phase Detector Polarity

When the doubler is enabled and the lowest spur mode is             DB6 sets the phase detector polarity. When a passive loop filter,

chosen, the in-band phase noise performance is sensitive to the     or noninverting active loop filter is used, set this bit to 1. If an

REFIN duty cycle. The phase noise degradation can be as much        active filter with an inverting characteristic is used, this bit

as 5 dB for the REFIN duty cycles outside a 45% to 55% range.       should be set to 0.

The phase noise is insensitive to the REFIN duty cycle in the       Power-Down (PD)

lowest noise mode. The phase noise is insensitive to the REFIN      DB5 provides the programmable power-down mode. Setting this

duty cycle when the doubler is disabled.                            bit to 1 performs a power-down. Setting this bit to 0 returns the

The maximum allowable REFIN frequency when the doubler is           synthesizer to normal operation. When in software power-down

enabled is 30 MHz.                                                  mode, the part retains all information in its registers. Only if the

RDIV2                                                               supply voltages are removed are the register contents lost.

Setting the DB24 bit to 1 inserts a divide-by-2 toggle flip-flop    When a power-down is activated, the following events occur:

between the R counter and PFD, which extends the maximum            •                       The synthesizer counters are forced to their load state

REFIN input rate. This function allows a 50% duty cycle signal                              conditions.

to appear at the PFD input, which is necessary for cycle slip       •                       The charge pump is forced into three-state mode.

reduction.                                                          •                       The digital lock detect circuitry is reset.

10-Bit R Counter                                                    •                       The RFOUT buffers are disabled.

The 10-bit R counter allows the input reference frequency           •                       The input register remains active and capable of loading

(REFIN) to be divided down to produce the reference clock to                                and latching data.

the PFD. Division ratios from 1 to 1023 are allowed.                Charge Pump (CP) Three-State

Double Buffer                                                       DB4 puts the charge pump into three-state mode when

DB13 enables or disables double buffering of Bits[DB22:DB20]        programmed to 1. It should be set to 0 for normal operation.

in Register 4. The Divider Select section explains how double       Counter Reset

buffering works.

Current Setting                                                     DB3 is the R counter and N counter reset bit for the ADF4150.

Bits[DB12:DB9] set the charge pump current setting. This            When this bit is 1, the RF synthesizer N counter and R counter

should be set to the charge pump current that the loop filter       are held in reset. For normal operation, this bit should be set to 0.

is designed with (see Figure 22).

LDF

Setting DB8 to 1 enables integer-N digital lock detect, when

the FRAC part of the divider is zero; setting DB8 to 0 enables

fractional-N digital lock detect.

                                                                    Rev. A | Page 19 of 28
ADF4150                                                                                                 Data Sheet

REGISTER 3                                                          REGISTER 4

Control Bits                                                        Control Bits

With Bits[C3:C1] set to 0, 1, 1, Register 3 is programmed.          With Bits[C3: C1] set to 1, 0, 0, Register 4 is programmed.

Figure 23 shows the input data format for programming               Figure 24 shows the input data format for programming this

this register.                                                      register.

Antibacklash Pulse Width                                            Feedback Select

Setting DB22 to 0 sets the PFD antibacklash pulse width to 6 ns.    DB23 selects the feedback from VCO output to the N-counter.

This is the recommended mode for fractional-N use. By setting       When this bit is set to 1, the signal is taken from the VCO directly.

this bit to 1, the 3 ns pulse width is used and results in a phase  When this bit is set to 0, it is taken from the output of the output

noise and spur improvement in integer-N operation. For              dividers. The dividers enable covering of the wide frequency band

fractional-N mode it is not recommended to use this smaller         (137.5 MHz to 4.4 GHz). When the divider is enabled and the

setting.                                                            feedback signal is taken from the output, the RF output signals

Charge Cancellation Mode Pulse Width                                of two separately configured PLLs are in phase. This is useful in

Setting DB21 to 1 enables charge pump charge cancellation.          some applications where the positive interference of signals is

This has the effect of reducing PFD spurs in integer-N mode.        required to increase the power.

In fractional-N mode, this bit should not be used and the           Divider Select

relevant result in a phase noise and spur improvement. For          Bits[DB22:DB20] select the value of the output divider (see

fractional-N mode, it is not recommended to use this smaller        Figure 24).

setting.                                                            Mute-Till-Lock Detect

Cycle Slip Reduction (CSR) Enable                                   If DB10 is set to 1, the supply current to the RF output stage is shut

Setting DB18 to 1 enables cycle slip reduction. This is a method    down until the part achieves lock as measured by the digital lock

for improving lock times. Note that the signal at the phase fre-    detect circuitry.

quency detector (PFD) must have a 50% duty cycle for cycle slip     RF Output Enable

reduction to work. The charge pump current setting must also        DB5 enables or disables primary RF output, depending on the

be set to a minimum. See the Cycle Slip Reduction for Faster        chosen value.

Lock Times section for more information.

Clock Divider Mode                                                  Output Power

Bits[DB16:DB15] must be set to 1, 0 to activate PHASE resync        DB4 and DB3 set the value of the primary RF output power

or 0, 1 to activate fast lock. Setting Bits[DB16:DB15] to 0, 0      level (see Figure 24).

disables the clock divider. See Figure 23.                          REGISTER 5

12-Bit Clock Divider Value                                          Control Bits

The 12-bit clock divider value sets the timeout counter for         With Bits[C3:C1] set to 1, 0, 1, Register 5 is programmed.

activation of PHASE resync. See the Phase Resync section for        Figure 25 shows the input data form for programming this

more information. It also sets the timeout counter for fast lock.   register.

See the Fast Lock Timer and Register Sequences section for          Lock Detect PIN Operation

more information.                                                   Bits[DB23:DB22] set the operation of the lock detect pin (see

                                                                    Figure 25).

                                                                    INITIALIZATION SEQUENCE

                                                                    The following sequence of registers is the correct sequence for

                                                                    initial power up of the ADF4150 after the correct application

                                                                    of voltages to the supply pins:

                                                                    •                       Register 5

                                                                    •                       Register 4

                                                                    •                       Register 3

                                                                    •                       Register 2

                                                                    •                       Register 1

                                                                    •                       Register 0

                                                                    Rev. A | Page 20 of 28
Data Sheet                                                                                                                 ADF4150

RF SYNTHESIZER—A WORKED EXAMPLE                                                MODULUS

The following is an example how to program the ADF4150                         The choice of modulus (MOD) depends on the reference signal

synthesizer:                                                                   (REFIN) available and the channel resolution (fRES) required at

RFOUT = [INT + (FRAC/MOD)] × [fPFD]/RF Divider                            (3)  the RF output. For example, a GSM system with 13 MHz REFIN

where:                                                                         sets the modulus to 65. This means the RF output resolution (fRES)

RFOUT is the RF frequency output.                                              is the 200 kHz (13 MHz/65) necessary for GSM. With dither off,

                                                                               the fractional spur interval depends on the modulus values chosen

INT is the integer division factor.                                            (see Table 6).

FRAC is the fractionality.                                                     REFERENCE DOUBLER AND REFERENCE DIVIDER

MOD is the modulus.

RF Divider is the output divider that divides down the VCO                     The reference doubler on-chip allows the input reference signal

frequency.                                                                     to be doubled. This is useful for increasing the PFD comparison

fPFD = REFIN × [(1 + D)/(R × (1 + T))]                                    (4)  frequency. Making the PFD frequency higher improves the

                                                                               noise performance of the system. Doubling the PFD frequency

where:                                                                         usually improves noise performance by 3 dB. It is important

REFIN is the reference frequency input.                                        to note that the PFD cannot operate above 32 MHz due to a

D is the RF REFIN doubler bit.                                                 limitation in the speed of the Σ-Δ circuit of the N-divider.

T is the reference divide-by-2 bit (0 or 1).                                   The reference divide-by-2 divides the reference signal by 2,

R is the RF reference division factor.                                         resulting in a 50% duty cycle PFD frequency. This is necessary

For example, in a UMTS system, where 2112.6 MHz RF                             for the correct operation of the cycle slip reduction (CSR)

frequency output (RFOUT) is required, a 10 MHz reference                       function. See the Cycle Slip Reduction for Faster Lock Times

frequency input (REFIN) is available, and a 200 kHz channel                    section for more information.

resolution (fRESOUT) is required, on the RF output. A 2.1 GHz                  12-BIT PROGRAMMABLE MODULUS

VCO would be suitable, but a 4.2 GHz VCO would also be                         Unlike most other fractional-N PLLs, the ADF4150 allows the

suitable. In the second case, the RF divider of 2 should be used               user to program the modulus over a 12-bit range. This means

(VCO frequency = 4225.2 MHz, RFOUT = VCO frequency/RF                          the user can set up the part in many different configurations for

divider = 4225.2 MHz/2 = 2112.6 MHz).                                          the application, when combined with the reference doubler and

It is also important where the loop is closed. In this example, the            the 10-bit R counter.

loop is closed as depicted in Figure 26 (from the out divider).                For example, consider an application that requires 1.75 GHz RF

        fPFD                                      RFOUT                        and 200 kHz channel step resolution. The system has a 13 MHz

                 PFD        VCO               ÷2

                                                                               reference signal.

                      N                                        08226-022       One possible setup is feeding the 13 MHz directly to the PFD

                      DIVIDER                                                  and programming the modulus to divide by 65. This results in

              Figure 26. Loop Closed Before Output Divider                     the required 200 kHz resolution.

A channel resolution (fRESOUT) of 200 kHz is required at the                   Another possible setup is using the reference doubler to create

output of the RF divider. Therefore, channel resolution at                     26 MHz from the 13 MHz input signal. The 26 MHz is then fed

the output of the VCO (fRES) is to be twice the fRESOUT, that                  into the PFD programming the modulus to divide by 130. This

is, 400 kHz.                                                                   also results in 200 kHz resolution and offers superior phase

MOD = REFIN/fRES                                                               noise performance over the previous setup.

MOD = 10 MHz/400 kHz = 25                                                      The programmable modulus is also very useful for multi-

From Equation 4                                                                standard applications. If a dual-mode phone requires PDC

                                                                               and GSM 1800 standards, the programmable modulus is a

fPFD = [10 MHz × (1 + 0)/1] = 10 MHz                                      (5)  great benefit. PDC requires 25 kHz channel step resolution,

2112.6 MHz = 10 MHz × (INT + FRAC/25)/2                                   (6)  whereas GSM 1800 requires 200 kHz channel step resolution.

where:

INT = 422

FRAC = 13

                                                                          Rev. A | Page 21 of 28
ADF4150                                                                                                                   Data Sheet

A 13 MHz reference signal can be fed directly to the PFD, and       If the phase error increases again to a point where another cycle

the modulus can be programmed to 520 when in PDC mode               slip is likely, the ADF4150 turns on another charge pump cell.

(13 MHz/520 = 25 kHz).                                              This continues until the ADF4150 detects the VCO frequency

The modulus needs to be reprogrammed to 65 for GSM 1800             has gone past the desired frequency. The extra charge pump

operation (13 MHz/65 = 200 kHz).                                    cells are turned off one by one until all the extra charge pump

It is important that the PFD frequency remain constant (13 MHz).    cells have been disabled and the frequency is settled with the

This allows the user to design one loop filter for both setups      original loop filter bandwidth.

without running into stability issues. It is important to remem-    Up to seven extra charge pump cells can be turned on. In most

ber that the ratio of the RF frequency to the PFD frequency         applications, it is enough to eliminate cycle slips altogether,

principally affects the loop filter design, not the actual channel  giving much faster lock times.

spacing.                                                            Setting Bit DB18 in Register 3 to 1 enables cycle slip reduction.

CYCLE SLIP REDUCTION FOR FASTER LOCK TIMES                          Note that the PFD requires a 45% to 55% duty

As outlined in the Low Noise and Spur Mode section, the             cycle for CSR to operate correctly.

ADF4150 contains a number of features that allow optimization       SPURIOUS OPTIMIZATION AND FAST LOCK

for noise performance. However, in fast locking applications,       Narrow loop bandwidths can filter unwanted spurious signals,

the loop bandwidth generally needs to be wide, and therefore,       but these usually have a long lock time. A wider loop bandwidth

the filter does not provide much attenuation of the spurs. If       achieves faster lock times, but a wider loop bandwidth may lead

the cycle slip reduction feature is enabled, the narrow loop        to increased spurious signals inside the loop bandwidth.

bandwidth is maintained for spur attenuation but faster lock        The fast lock feature can achieve the same fast lock time as the

times are still possible.                                           wider bandwidth, but with the advantage of a narrow final loop

Cycle Slips                                                         bandwidth to keep spurs low.

Cycle slips occur in integer-N/fractional-N synthesizers when       FAST LOCK TIMER AND REGISTER SEQUENCES

the loop bandwidth is narrow compared to the PFD frequency.         If the fast lock mode is used, a timer value is to be loaded into

The phase error at the PFD inputs accumulates too fast for the      the PLL to determine the duration of the wide bandwidth mode.

PLL to correct, and the charge pump temporarily pumps in the

wrong direction. This slows down the lock time dramatically.        When Bits[DB16:DB15] in Register 3 are set to 0, 1 (fast

The ADF4150 contains a cycle slip reduction feature that            lock enable), the timer value is loaded by the 12-bit clock

extends the linear range of the PFD, allowing faster lock           divider value. The following sequence must be programmed

times without modifications to the loop filter circuitry.           to use fast lock:

When the circuitry detects that a cycle slip is about to occur,     1.                      Initialization sequence (see the Initialization Sequence

it turns on an extra charge pump current cell. This outputs a                               section); occurs only once after powering up the part.

constant current to the loop filter, or removes a constant          2.                      Load Register 3 by setting Bits[DB16:DB15] to 0, 1 and

current from the loop filter (depending on whether the VCO                                  the chosen fast lock timer value [DB14:DB3]. Note that

tuning voltage needs to increase or decrease to acquire the                                 the duration the PLL remains in wide bandwidth is equal

new frequency). The effect is that the linear range of the PFD                              to the fast lock timer/fPFD.

is increased. Loop stability is maintained because the current

is constant and is not a pulsed current.

                                                                    Rev. A | Page 22 of 28
Data Sheet                                                                                                                     ADF4150

FAST LOCK—AN EXAMPLE                                                     SPUR MECHANISMS

If a PLL has a reference frequency of 13 MHz, fPFD of 13 MHz             This section describes the three different spur mechanisms that

and a required lock time of 50 µs, the PLL is set to wide bandwidth      arise with a fractional-N synthesizer and how to minimize them

for 40 µs. This example assumes a modulus of 65 for channel              in the ADF4150.

spacing of 200 kHz.                                                      Fractional Spurs

If the time period set for the wide bandwidth is 40 µs, then             The fractional interpolator in the ADF4150 is a third-order Σ-Δ

Fast Lock Timer Value = Time In Wide Bandwidth × fPFD/MOD                modulator (SDM) with a modulus (MOD) that is programmable

Fast Lock Timer Value = 40 µs × 13 MHz/65 = 8                            to any integer value from 2 to 4095. In low spur mode (dither

Therefore, 8 must be loaded into the clock divider value in              enabled), the minimum allowable value of MOD is 50. The

Register 3 in Step 1 of the sequence described in the Fast Lock          SDM is clocked at the PFD reference rate (fPFD) that allows PLL

Timer and Register Sequences section.                                    output frequencies to be synthesized at a channel step resolution

                                                                         of fPFD/MOD.

FAST LOCK—LOOP FILTER TOPOLOGY                                           In low noise mode (dither off), the quantization noise from the

To use fast lock mode, the damping resistor in the loop filter           Σ-Δ modulator appears as fractional spurs. The interval between

is reduced to ¼ of its value while in wide bandwidth mode. To            spurs is fPFD/L, where L is the repeat length of the code sequence

achieve the wider loop filter bandwidth, the charge pump                 in the digital Σ-Δ modulator. For the third-order modulator

current increases by a factor of 16. To maintain loop stability,         used in the ADF4150, the repeat length depends on the value

the damping resistor must be reduced a factor of ¼. To enable            of MOD, as listed in Table 6.

fast lock, the SW pin is shorted to the GND pin by settings              Table 6. Fractional Spurs with Dither Off

Bits[DB16:DB15] in Register 3 to 0, 1. The following two                                                     Repeat

topologies are available:                                                Condition (Dither Off)              Length   Spur Interval

•  The damping resistor (R1) is divided into two values (R1              If MOD is divisible by 2 but not 3  2 × MOD  Channel step/2

   and R1A) that have a ratio of 1:3 (see Figure 27).                    If MOD is divisible by 3 but not 2  3 × MOD  Channel step/3

•  An extra resistor (R1A) is connected directly from SW,                If MOD is divisible by 6            6 × MOD  Channel step/6

   as shown in Figure 28. The extra resistor is calculated               Otherwise                           MOD      Channel step

   such that the parallel combination of an extra resistor

   and the damping resistor (R1) is reduced to ¼ of the                  In low spur mode (dither on), the repeat length is extended to

   original value of R1 (see Figure 28).                                 221 cycles, regardless of the value of MOD, which makes the

                                                                         quantization error spectrum look like broadband noise. This

   ADF4150                               R2                              may degrade the in-band phase noise at the PLL output by as

                     CP                            VCO                   much as 10 dB. For lowest noise, dither off is a better choice,

                               C1   C2         C3

                                    R1                                   particularly when the final loop bandwidth is low enough to

                                                                         attenuate even the lowest frequency fractional spur.

                     SW                                                  Integer Boundary Spurs

                                    R1A

                                                              08226-023  Another mechanism for fractional spur creation is the inte-

                                                                         ractions between the RF VCO frequency and the reference

   Figure 27. Fast Lock Loop Filter Topology—Topology 1                  frequency. When these frequencies are not integer related (the

                                                                         point of a fractional-N synthesizer) spur sidebands appear on

                                                                         the VCO output spectrum at an offset frequency that corres-

   ADF4150                                R2                             ponds to the beat note or difference frequency between an

                           CP                          VCO               integer multiple of the reference and the VCO frequency. These

                               C1   C2         C3

                                                                         spurs are attenuated by the loop filter and are more noticeable

                                                                         on channels close to integer multiples of the reference where

                               R1A  R1                                   the difference frequency can be inside the loop bandwidth,

                     SW                                                  therefore the name integer boundary spurs.

                                                            08226-024

   Figure 28. Fast Lock Loop Filter Topology—Topology 2

                                                                         Rev. A | Page 23 of 28
ADF4150                                                                                                                                   Data Sheet

Reference Spurs                                                      Phase resync is enabled by setting Bit DB16, Bit DB15 in

Reference spurs are generally not a problem in fractional-N          Register 3 to 1, 0. When PHASE resync is enabled, an internal

synthesizers because the reference offset is far outside the loop    timer generates sync signals at intervals of tSYNC given by the

bandwidth. However, any reference feedthrough mechanism              following formula:

that bypasses the loop can cause a problem. Feedthrough of low                               tSYNC = CLK_DIV_VALUE × MOD × tPFD

levels of on-chip reference switching noise, through the RFIN        where:

pin back to the VCO, can result in reference spur levels as high     tPFD is the PFD reference period.

as −90 dBc. PCB layout needs to ensure adequate isolation            CLK_DIV_VALUE is the decimal value programmed in

between VCO traces and the input reference to avoid a possible       Bits[DB14:DB3] of Register 3 and can be any integer in the

feedthrough path on the board.                                       range of 1 to 4095.

SPUR CONSISTENCY AND FRACTIONAL SPUR                                 MOD is the modulus value programmed in Bits[DB14:DB3] of

OPTIMIZATION                                                         Register 1 (R1).

With dither off, the fractional spur pattern due to the quanti-      When a new frequency is programmed, the second sync pulse

zation noise of the SDM also depends on the particular phase         after the LE rising edge is used to resynchronize the output

word with which the modulator is seeded.                             phase to the reference. The tSYNC time is to be programmed to

The phase word can be varied to optimize the fractional and          a value that is at least as long as the worst-case lock time. This

subfractional spur levels on any particular frequency. Thus, a       guarantees that the PHASE resync occurs after the last cycle slip

look-up table of phase values corresponding to each frequency        in the PLL settling transient.

can be constructed for use when programming the ADF4150.             In the example shown in Figure 29, the PFD reference is 25 MHz

If a look-up table is not used, keep the phase word at a constant    and MOD is 125 for a 200 kHz channel spacing. tSYNC is set to

value to ensure consistent spur levels on any particular frequency.  400 µs by programming CLK_DIV_VALUE to 80.

PHASE RESYNC                                                                                 LE             tSYNC

The output of a fractional-N PLL can settle to any one of the                                SYNC

MOD phase offsets with respect to the input reference, where         (INTERNAL)                     LAST CYCLE SLIP

MOD is the fractional modulus. The phase resync feature in the

ADF4150 produces a consistent output phase offset with respect       FREQUENCY

to the input reference. This is necessary in applications where the                                                  PLL SETTLES TO

output phase and frequency are important, such as digital beam                                                   INCORRECT PHASE

forming. See the Phase Programmability section for how to                                                                                 PLL SETTLES TO

                                                                                                                                          CORRECT PHASE

program a specific RF output phase when using phase resync.                                                                               AFTER RESYNC

                                                                                             PHASE

                                                                                             –100   0  100  200      300  400  500   600  700  800  900   1000  08226-025

                                                                                                                          TIME (µs)

                                                                                                       Figure 29. Phase Resync Example

                                                                     Phase Programmability

                                                                     The phase word in Register 1 controls the RF output phase. As

                                                                     this word is swept from 0 to MOD, the RF output phase sweeps

                                                                     over a 360° range in steps of 360°/MOD.

                                                                     Rev. A | Page 24 of 28
Data Sheet                                                                                                                                                                    ADF4150

APPLICATIONS INFORMATION

DIRECT CONVERSION MODULATOR                                                                                               The LO ports of the ADL5375 can be driven differentially from

Direct conversion architectures are increasingly being used to                                                            the RFOUT+ and RFOUT− outputs of the ADF4150. This gives

implement base station transmitters. Figure 30 shows how Analog                                                           better performance than a single-ended LO driver and

Devices, Inc., parts can be used to implement such a system.                                                              eliminates the use of a balun to convert from a single-ended LO

The circuit block diagram shows the AD9788 TxDAC® being                                                                   input to the more desirable differential LO inputs for the

used with the ADL5375. The use of dual integrated DACs, such                                                              ADL5375. The typical rms phase noise (100 Hz to 5 MHz) of

as the AD9788 with its specified ±0.02 dB and ±0.004 dB gain                                                              the LO in this configuration is 0.61°rms.

and offset matching characteristics, ensures minimum error                                                                The ADL5375 accepts LO drive levels from −10 dBm to 0 dBm.

contribution (over temperature) from this portion of the                                                                  The optimum LO power can be software programmed on the

signal chain.                                                                                                             ADF4150, which allows levels from −4 dBm to +5 dBm from

The local oscillator (LO) is implemented using the ADF4150.                                                               each output.

The low-pass filter was designed using ADIsimPLL™ for a channel                                                           The RF output is designed to drive a 50 Ω load but must be

spacing of 200 kHz and a closed-loop bandwidth of 35 kHz.                                                                 ac-coupled, as shown in Figure 30. If the I and Q inputs are

                                                                                                                          driven in quadrature by 2 V p-p signals, the resulting output

                                                                                                                          power from the modulator is approximately 2 dBm.

                                                      REFIO                                   51Ω          51Ω

                                                                                   IOUTA                        LOW-PASS

                                                                                   IOUTB                        FILTER

                                       MODULATED                      AD9788

                                       DIGITAL                         TxDAC

                                       DATA

                                                                                  QOUTA                         LOW-PASS

                                                                                  QOUTB                         FILTER

                                                      FSADJ                                   51Ω          51Ω

                                                      2kΩ

                                                                                                   LOCK                                    IBBP                      ADL5375

                                                             VDD                              DETECT

                                                                                                                VVCO                       IBBN

                                           9      18  16     4    17     6    22          21       20

                                           AVDD DVDD  AVDD   CE   PDBRF  VP SDVDD    MUXOUT        LD           3.9nH     3.9nH

                           1nF  1nF                                                                                                1nF     LOIP

FREFIN                                 19  REFIN                                              RFOUT+       15                                    QUADRATURE

                                  51Ω                                                                                                      LOIN  PHASE                                RFOUT

                                                                                              RFOUT–       14                                    SPLITTER

                                       1   CLK                                                                                     1nF

                                       2   DATA                                                                           VVCO

                                       3   LE                                                                                                                                         DSOP

SPI-COMPATIBLE SERIAL BUS                                                                                       100pF     VCC     VCO      QBBP

                                                                  ADF4150                          RFIN+   10             VCOOUT

                                                                                                                                 VTUNE     QBBN

                                       24  RSET                                                    RFIN–   11

                           4.7kΩ                                                                                100pF

                                                                                                                          680Ω

                                                                                                       CP  7

                                                                                                                          39nF

                                                                                                                2700pF             1200pF

                                                                                                   SW      5              360Ω

                                                      CPGND      AGND  AGND   SDGND

                                                          8       12     13   23

                                                                                                                                                                                             08226-026

                                                                                              Figure 30. Direct Conversion Modulator

                                                                                                           Rev. A | Page 25 of 28
ADF4150                                                                                                                  Data Sheet

INTERFACING                                                              ADSP-21xx Interface

The ADF4150 has a simple SPI-compatible serial interface                 Figure 32 shows the interface between the ADF4150 and a

for writing to the device. CLK, DATA, and LE control the data            ADSP-21xx digital signal processor. The ADF4150 needs a

transfer. When LE goes high, the 32 bits that have been clocked          32-bit serial word for each latch write. The easiest way to

into the appropriate register on each rising edge of CLK are             accomplish this using the ADSP-21xx family is to use the

transferred to the appropriate latch. See Figure 2 for the timing        autobuffered transmit mode of operation with alternate

diagram and Table 5 for the register address table.                      framing. This provides a means for transmitting an entire

ADuC812 Interface                                                        block of serial data before an interrupt is generated.

Figure 31 shows the interface between the ADF4150 and the

ADuC812 MicroConverter®. Because the ADuC812 is based                                            SCLK            CLK

on an 8051 core, this interface can be used with any 8051-based                                  MOSI            SDATA

microcontroller. The MicroConverter is set up for SPI master                                                TFS  LE   ADF4150

                                                                                                 ADSP-21xx       CE

mode with CPHA = 0. To initiate the operation, the I/O port                                      I/O PORTS

driving LE is brought low. Each latch of the ADF4150 needs a                                                     MUXOUT

                                                                                                                 (LOCK DETECT)

32-bit word, which is accomplished by writing four 8-bit bytes                                                                              08226-028

from the MicroConverter to the device. When the fourth byte                                      Figure 32. ADSP-21xx to ADF4150 Interface

has been written, the LE input should be brought high to

complete the transfer.                                                   Set up the word length for 8 bits and use four memory locations

                                                                         for each 32-bit word. To program each 32-bit latch, store the 8-bit

SCLOCK                  CLK                                              bytes, enable the autobuffered mode, and write to the transmit

         MOSI           SDATA                                            register of the DSP. This last operation initiates the autobuffer

ADuC812                 LE   ADF4150                                     transfer.

I/O PORTS               CE                                               PCB DESIGN GUIDELINES FOR CHIP SCALE

                        MUXOUT                                           PACKAGE

                        (LOCK DETECT)

                                                              08226-027  The lands on the chip scale package (CP-24-7) are rectangular.

         Figure 31. ADuC812 to ADF4150 Interface                         The PCB pad for these is to be 0.1 mm longer than the package

                                                                         land length and 0.05 mm wider than the package land width.

I/O port lines on the ADuC812 are also used to control power-            The land is to be centered on the pad. This ensures the solder

down (CE input) and detect lock (MUXOUT configured as                    joint size is maximized. The bottom of the chip scale package

lock detect and polled by the port input). When operating in             has a central thermal pad.

the described mode, the maximum SCLOCK rate of the                       The thermal pad on the PCB is to be at least as large as the

ADuC812 is 4 MHz. This means that the maximum rate at                    exposed pad. On the PCB, there is to be a minimum clearance

which the output frequency can be changed is 125 kHz.                    of 0.25 mm between the thermal pad and the inner edges of the

                                                                         pad pattern. This ensures that shorting is avoided.

                                                                         Thermal vias can be used on the PCB thermal pad to improve

                                                                         the thermal performance of the package. If vias are used, they

                                                                         are to be incorporated in the thermal pad at 1.2 mm pitch grid.

                                                                         The via diameter is to be between 0.3 mm and 0.33 mm, and the

                                                                         via barrel is to be plated with one ounce copper to plug the via.

                                                                         Rev. A | Page 26 of 28
Data Sheet                                                                                                                           ADF4150

OUTPUT MATCHING                                                     Experiments indicate that the circuit shown in Figure 34

There are a number of ways to match the output of the ADF4150       provides an excellent match to 50 Ω for the W-CDMA UMTS

for optimum operation; the most basic is to use a 50 Ω resistor to  Band 1 (2110 MHz to 2170 MHz). The maximum output power

AVDD. A dc bypass capacitor of 100 pF is connected in series as     in that case is about 7 dBm. Both single-ended architectures can

shown in Figure 33. Because the resistor is not frequency           be examined using the EVAL-ADF4150EB1Z evaluation board.

dependent, this provides a good broadband match. The output                                 AVDD

power in this circuit into a 50 Ω load typically gives values                                      3.9nH

chosen by Bits[DB4:DB3] in Register 4 (R4).                                                        1nF

                                                                                            RFOUT

               AVDD                                                                                       50Ω  08226-030

                      50Ω

                      100pF                                                                 Figure 34. Optimum ADF4150 Output Stage

               RFOUT                                                If differential outputs are not needed, the unused output can be

                             50Ω             08226-029

                                                                    terminated or combined with both outputs using a balun.

               Figure 33. Simple ADF4150 Output Stage

A better solution is to use a shunt inductor (acting as an RF

choke) to AVDD. This gives a better match and, therefore, more

output power.

                                                                    Rev. A | Page 27 of 28
ADF4150                                                                                                                                       Data Sheet

OUTLINE DIMENSIONS

                                               4.10                                          0.30

                                               4.00 SQ                                       0.25

                            PIN 1              3.90                                          0.18

                            INDICATOR                                                                              PIN 1

                                                                                             19             24     INDICATOR

                                                                     0.50              18                       1

                                                                     BSC

                                                                                                   EXPOSED         2.65

                                                                                                   PAD             2.50 SQ

                                                                                                                   2.45

                                                                                       13                       6

                                                                     0.50                    12             7      0.25 MIN

                                            TOP VIEW                 0.40                    BOTTOM VIEW

                                                                     0.30                          FOR PROPER CONNECTION OF

                            0.80                                                                   THE EXPOSED PAD, REFER TO

                            0.75                                     0.05 MAX                      THE PIN CONFIGURATION AND

                            0.70                                     0.02 NOM                      FUNCTION DESCRIPTIONS

                                                                                                   SECTION OF THIS DATA SHEET.

                                                                     COPLANARITY

                            SEATING                                                    0.08

                            PLANE                                    0.20 REF                                                   04-12-2012-A

                                               COMPLIANT TO JEDEC STANDARDS MO-220-WGGD.

                                            Figure 35. 24-Lead Lead Frame Chip Scale Package [LFCSP_WQ]

                                                                     4 mm ×4 mm Body, Very Very Thin Quad

                                                                     (CP-24-7)

                                                                     Dimensions shown in millimeters

ORDERING GUIDE

Model1                      Temperature Range                        Package Description                                                      Package Option

ADF4150BCPZ                 −40°C to +85°C                           24-Lead Lead Frame Chip Scale Package [LFCSP_WQ]                         CP-24-7

ADF4150BCPZ-RL7             −40°C to +85°C                           24-Lead Lead Frame Chip Scale Package [LFCSP_WQ]                         CP-24-7

EVAL-ADF4150EB1Z                                                     Evaluation Board

1 Z = RoHS Compliant Part.

©2011–2013 Analog Devices, Inc. All rights reserved. Trademarks and

registered trademarks are the property of their respective owners.

                                       D08226-0-11/13(A)

                                                                     Rev. A | Page 28 of 28
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