电子工程世界电子工程世界电子工程世界

产品描述

搜索

ADF4113BRUZ-REEL7

器件型号:ADF4113BRUZ-REEL7
器件类别:热门应用    无线/射频/通信   
厂商名称:AnalogicTech
厂商官网:http://www.analogictech.com/
标准:  
下载文档

器件描述

phase locked loops - pll sgl integer-N 4.0 ghz

参数
Manufacturer: Analog Devices Inc.
Product Category: Phase Locked Loops - PLL
RoHS: Yes
Type: Inter N
Number of Circuits: 1
Maximum Input Frequency: 4 GHz
Minimum Input Frequency: 200 MHz
Supply Voltage - Max: 5.5 V
Supply Voltage - Min: 2.7 V
Maximum Operating Temperature: + 85 C
Mounting Style: SMD/SMT
Package / Case: TSSOP-16
Packaging: Reel
Brand: Analog Devices
Minimum Operating Temperature: - 40 C
Operating Supply Voltage: 5 V
Series: ADF4113
Factory Pack Quantity: 1000
Supply Current: 8.5 mA

ADF4113BRUZ-REEL7器件文档内容

Data Sheet                                                                                RF PLL Frequency Synthesizers
                                                                                   ADF4110/ADF4111/ADF4112/ADF4113

FEATURES                                                                                                   GENERAL DESCRIPTION

ADF4110: 550 MHz; ADF4111: 1.2 GHz; ADF4112: 3.0 GHz;                                                      The ADF4110 family of frequency synthesizers can be used to
   ADF4113: 4.0 GHz                                                                                        implement local oscillators in the upconversion and downcon-
                                                                                                           version sections of wireless receivers and transmitters. They
2.7 V to 5.5 V power supply                                                                                consist of a low noise digital PFD (phase frequency detector), a
Separate charge pump supply (VP) allows extended tuning                                                    precision charge pump, a programmable reference divider,
                                                                                                           programmable A and B counters, and a dual-modulus prescaler
   voltage in 3 V systems
Programmable dual-modulus prescaler 8/9, 16/17, 32/33,

   64/65

Programmable charge pump currents                                                                          (P/P + 1). The A (6-bit) and B (13-bit) counters, in conjunction

Programmable antibacklash pulse width                                                                      with the dual-modulus prescaler (P/P + 1), implement an N

3-wire serial interface                                                                                    divider (N = BP + A). In addition, the 14-bit reference counter
Analog and digital lock detect                                                                             (R counter) allows selectable REFIN frequencies at the PFD
Hardware and software power-down mode                                                                      input. A complete phase-locked loop (PLL) can be implemented

APPLICATIONS                                                                                               if the synthesizer is used with an external loop filter and voltage
                                                                                                           controlled oscillator (VCO).
Base stations for wireless radio (GSM, PCS, DCS, CDMA,

   WCDMA)                                                                                                  Control of all the on-chip registers is via a simple 3-wire
Wireless handsets (GSM, PCS, DCS, CDMA, WCDMA)                                                             interface. The devices operate with a power supply ranging
Wireless LANS                                                                                              from 2.7 V to 5.5 V and can be powered down when not in use.
Communications test equipment

CATV equipment

                                                   FUNCTIONAL BLOCK DIAGRAM

                                   AVDD  DVDD                                                              VP  CPGND                     RSET

                                                                                                                              REFERENCE

                REFIN                                    14-BIT                                                    PHASE      CHARGE                     CP
                                                    R COUNTER                                                  FREQUENCY        PUMP                     MUXOUT
                  CLK                                                                                           DETECTOR
                DATA                                           14
                                    24-BIT          R COUNTER                                                   LOCK          CURRENT CURRENT
                    LE      INPUT REGISTER 22                                                                  DETECT         SETTING 1 SETTING 2
                                                        LATCH
                RFINA                       SDOUT                                                                         CPI3 CPI2 CPI1 CPI6 CPI5 CPI4
                RFINB                                 FUNCTION
                                                         LATCH

                                                   A, B COUNTER
                                                        LATCH
                                                                               19

                               FROM                                                                                                     HIGH Z
                            FUNCTION
                                                                                                                 AVDD
                              LATCH                                                                            SDOUT
                                                                  13

                                       N = BP + A                                                                             MUX
                                                              13-BIT

                                                         B COUNTER

                            PRESCALER              LOAD
                                P/P +1             LOAD

                                                        6-BIT                                                                 M3 M2 M1
                                                   A COUNTER

                                                                                   6                       ADF4110/ADF4111                               03496-0-001

                                                                                                           ADF4112/ADF4113

                        CE  AGND         DGND

                                                                                   Figure 1. Functional Block Diagram

Rev. F                                   Document Feedback

Information furnished by Analog Devices is believed to be accurate and reliable. However, no

responsibility is assumed by Analog Devices for its use, nor for any infringements of patents or other     One Technology Way, P.O. Box 9106, Norwood, MA 02062-9106, U.S.A.

rights of third parties that may result from its use. Specifications subject to change without notice. No  Tel: 781.329.4700       2013 Analog Devices, Inc. All rights reserved.

license is granted by implication or otherwise under any patent or patent rights of Analog Devices.

Trademarks and registered trademarks are the property of their respective owners.                          Technical Support                                          www.analog.com
ADF4110/ADF4111/ADF4112/ADF4113                                                                                                           Data Sheet

TABLE OF CONTENTS                                                                                            Phase Frequency Detector (PFD) and Charge Pump............ 13
                                                                                                             Muxout and Lock Detect........................................................... 13
Features .............................................................................................. 1    Input Shift Register .................................................................... 13
Applications....................................................................................... 1        Function Latch............................................................................ 19
General Description ......................................................................... 1              Initialization Latch ..................................................................... 20
Functional Block Diagram .............................................................. 1                    Device Programming after Initial Power-Up ......................... 20
Revision History ............................................................................... 2           Resynchronizing the Prescaler Output.................................... 21
Specifications..................................................................................... 3      Applications..................................................................................... 22
Timing Characteristics..................................................................... 5                Local Oscillator for GSM Base Station Transmitter .............. 22
Absolute Maximum Ratings............................................................ 6                       Using a D/A Converter to Drive the RSET Pin......................... 23
                                                                                                             Shutdown Circuit ....................................................................... 23
  Transistor Count........................................................................... 6              Wideband PLL ............................................................................ 23
  ESD Caution.................................................................................. 6            Direct Conversion Modulator .................................................. 25
Pin Configurations and Function Descriptions ........................... 7                                   Interfacing ................................................................................... 26
Typical Performance Characteristics ............................................. 8                          PCB Design Guidelines for Chip Scale Package .................... 26
Circuit Description......................................................................... 12            Outline Dimensions ....................................................................... 27
  Reference Input Section............................................................. 12                  Ordering Guide............................................................................... 28
  RF Input Stage ............................................................................. 12
  Prescaler (P/P + 1)...................................................................... 12
  A and B Counters ....................................................................... 12
  R Counter .................................................................................... 12

REVISION HISTORY                                                                                           3/03--Data sheet changed from Rev. A to Rev. B.
                                                                                                           Edits to Specifications .......................................................................2
1/13--Rev. E to Rev. F                                                                                     Updated OUTLINE DIMENSIONS .............................................24
Changes to Table 1.............................................................................4
Changes to Ordering Guide ...........................................................28                    1/01--Data sheet changed from Rev. 0 to Rev. A.
                                                                                                           Changes to DC Specifications in B Version, B Chips,
8/12--Rev. D to Rev. E
Changed CP-20-1 to CP-20-6 ........................................... Universal                              Unit, and Test Conditions/Comments Columns .....................2
Updated Outline Dimensions ........................................................28                      Changes to Absolute Maximum Rating .........................................4
Changes to Ordering Guide ...........................................................28                    Changes to FRINA Function Test ..................................................... 5
                                                                                                           Changes to Figure 8...........................................................................7
5/12--Rev. C to Rev. D                                                                                     New Graph Added--TPC 22 ...........................................................9
Changes to Figure 2...........................................................................5            Change to PD Polarity Box in Table V .........................................15
Changes to Figure 4 and Table 4......................................................7                     Change to PD Polarity Box in Table VI........................................16
Updated Outline Dimensions ........................................................28                      Change to PD Polarity Paragraph .................................................17
Changes to Ordering Guide ...........................................................28                    Addition of New Material

3/04--Data sheet changed from Rev. B to Rev. C.                                                               (PCB Design Guidelines for ChipScale package) ................23
Updated Format .................................................................. Universal                Replacement of CP-20 Outline with CP-20 [2] Outline ............24
Changes to Specifications .................................................................2
Changes to Figure 32.......................................................................22
Changes to the Ordering Guide.....................................................28

Rev. F | Page 2 of 28
Data Sheet                                                                     ADF4110/ADF4111/ADF4112/ADF4113

SPECIFICATIONS

AVDD = DVDD = 3 V 10%, 5 V 10%; AVDD VP  6.0 V; AGND = DGND = CPGND = 0 V; RSET = 4.7 k; dBm referred to 50 ;
TA = TMIN to TMAX, unless otherwise noted. Operating temperature range is as follows: B Version: -40C to +85C.

Table 1.                               B Version B Chips1      Unit            Test Conditions/Comments
Parameter                                                      dBm min/max     See Figure 29 for input circuit.
RF CHARACTERISTICS (3 V)
                                       -15/0       -15/0
   RF Input Sensitivity
   RF Input Frequency                  80/550      80/550      MHz min/max     For lower frequencies, ensure slew rate
                                                                               (SR) > 30 V/s.
      ADF4110                          50/550      50/550      MHz min/max     Input level = -10 dBm.
                                       0.08/1.2    0.08/1.2    GHz min/max     For lower frequencies, ensure SR > 30 V/s.
      ADF4110                          0.2/3.0     0.2/3.0     GHz min/max     For lower frequencies, ensure SR > 75 V/s.
      ADF4111                          0.1/3.0     0.1/3.0     GHz min/max     Input level = -10 dBm.
      ADF4112                          0.2/3.7     0.2/3.7     GHz min/max     Input level = -10 dBm. For lower frequencies,
      ADF4112                                                                  ensure SR > 130 V/s.
      ADF4113                          165         165
                                                               MHz max
   Maximum Allowable Prescaler Output
   Frequency2                          -10/0       -10/0       dBm min/max
RF CHARACTERISTICS (5 V)
   RF Input Sensitivity                80/550      80/550      MHz min/max     For lower frequencies, ensure SR > 50 V/s.
   RF Input Frequency                  0.08/1.4    0.08/1.4    GHz min/max     For lower frequencies, ensure SR > 50 V/s.
                                       0.1/3.0     0.1/3.0     GHz min/max     For lower frequencies, ensure SR > 75 V/s.
      ADF4110                          0.2/3.7     0.2/3.7     GHz min/max     For lower frequencies, ensure SR > 130 V/s.
      ADF4111                          0.2/4.0     0.2/4.0     GHz min/max     Input level = -5 dBm.
      ADF4112
      ADF4113                          200         200         MHz max
      ADF4113
   Maximum Allowable Prescaler Output  5/104       5/104       MHz min/max     For f < 5 MHz, ensure SR > 100 V/s.
   Frequency2                          0.4/AVDD    0.4/AVDD    V p-p min/max   AVDD = 3.3 V, biased at AVDD/2. See Note 3.
REFIN CHARACTERISTICS                  3.0/AVDD    3.0/AVDD    V p-p min/max   AVDD = 5 V, biased at AVDD/2. See Note 3.
   REFIN Input Frequency               10          10          pF max
   Reference Input Sensitivity         100        100        A max
                                       55          55          MHz max
   REFIN Input Capacitance
   REFIN Input Current                 5           5           mA typ          Programmable (see Table 9).
PHASE DETECTOR FREQUENCY4              625         625         A typ          With RSET = 4.7 k.
CHARGE PUMP                            2.5         2.5         % typ
   ICP Sink/Source                     2.7/10      2.7/10      k typ           With RSET = 4.7 k.
                                       1           1           nA typ          See Table 9.
      High Value                       2           2           % typ
      Low Value                        1.5         1.5         % typ           0.5 V  VCP  VP 0.5 V.
      Absolute Accuracy                2           2           % typ           0.5 V  VCP  VP 0.5 V.
      RSET Range                                                               VCP = VP/2.
   ICP 3-State Leakage Current
   Sink and Source Current Matching    0.8 DVDD  0.8 DVDD  V min
   ICP vs. VCP                         0.2 DVDD  0.2 DVDD  V max
   ICP vs. Temperature                 1          1          A max
LOGIC INPUTS                           10          10          pF max
   VINH, Input High Voltage
   VINL, Input Low Voltage             DVDD 0.4 DVDD 0.4 V min             IOH = 500 A.
   IINH/IINL, Input Current                                                    IOL = 500 A.
   CIN, Input Capacitance              0.4         0.4         V max
LOGIC OUTPUTS
   VOH, Output High Voltage
   VOL, Output Low Voltage

                                                        Rev. F | Page 3 of 28
ADF4110/ADF4111/ADF4112/ADF4113                                                  Data Sheet

Parameter                                 B Version B Chips1 Unit                Test Conditions/Comments

POWER SUPPLIES                            2.7/5.5    2.7/5.5    V min/V max      AVDD  VP  6.0 V. See Figure 25 and Figure 26.
   AVDD                                   AVDD       AVDD       V min/V max
   DVDD                                   AVDD/6.0   AVDD/6.0                    4.5 mA typical.
   VP                                                                            4.5 mA typical.
   IDD5 (AIDD + DIDD)                     5.5        4.5        mA max           6.5 mA typical.
      ADF4110                                                                    8.5 mA typical.
      ADF4111                             5.5        4.5        mA max           TA = 25C.
      ADF4112
      ADF4113                             7.5        6.5        mA max           @ VCO output.
      IP                                                                         @ 1 kHz offset and 200 kHz PFD frequency.
   Low Power Sleep Mode                   11         8.5        mA max           @ 1 kHz offset and 200 kHz PFD frequency.
                                                                                 @ 1 kHz offset and 200 kHz PFD frequency.
NOISE CHARACTERISTICS                     0.5        0.5        mA max           @ 1 kHz offset and 200 kHz PFD frequency.
   ADF4113 Normalized Phase Noise Floor6                                         @ 300 Hz offset and 30 kHz PFD frequency.
   Phase Noise Performance7               1          1          A typ           @ 1 kHz offset and 200 kHz PFD frequency.
      ADF4110: 540 MHz Output8                                                   @ 200 Hz offset and 10 kHz PFD frequency.
      ADF4111: 900 MHz Output9            -215       -215       dBc/Hz typ       @ 1 kHz offset and 200 kHz PFD frequency.
      ADF4112: 900 MHz Output9                                                   @ 1 kHz offset and 200 kHz PFD frequency.
      ADF4113: 900 MHz Output9            -91        -91        dBc/Hz typ       @ 1 kHz offset and 1 MHz PFD frequency.
      ADF4111: 836 MHz Output10
      ADF4112: 1750 MHz Output11          -87        -87        dBc/Hz typ       @ 200 kHz/400 kHz and 200 kHz PFD frequency.
      ADF4112: 1750 MHz Output12                                                 @ 200 kHz/400 kHz and 200 kHz PFD frequency.
      ADF4112: 1960 MHz Output13          -90        -90        dBc/Hz typ       @ 200 kHz/400 kHz and 200 kHz PFD frequency.
      ADF4113: 1960 MHz Output13                                                 @ 200 kHz/400 kHz and 200 kHz PFD frequency.
      ADF4113: 3100 MHz Output14          -91        -91        dBc/Hz typ       @ 30 kHz/60 kHz and 30 kHz PFD frequency.
   Spurious Signals                                                              @ 200 kHz/400 kHz and 200 kHz PFD frequency.
      ADF4110: 540 MHz Output9            -78        -78        dBc/Hz typ       @ 10 kHz/20 kHz and 10 kHz PFD frequency.
      ADF4111: 900 MHz Output9                                                   @ 200 kHz/400 kHz and 200 kHz PFD frequency.
      ADF4112: 900 MHz Output9            -86        -86        dBc/Hz typ       @ 200 kHz/400 kHz and 200 kHz PFD frequency.
      ADF4113: 900 MHz Output9                                                   @ 1 MHz/2 MHz and 1 MHz PFD frequency.
      ADF4111: 836 MHz Output10           -66        -66        dBc/Hz typ
      ADF4112: 1750 MHz Output11
      ADF4112: 1750 MHz Output12          -84        -84        dBc/Hz typ
      ADF4112: 1960 MHz Output13
      ADF4113: 1960 MHz Output13          -85        -85        dBc/Hz typ
      ADF4113: 3100 MHz Output14
                                          -86        -86        dBc/Hz typ

                                          -97/-106   -97/-106   dBc typ
                                          -98/-110   -98/-110   dBc typ
                                          -91/-100   -91/-100   dBc typ
                                          -100/-110  -100/-110  dBc typ
                                          -81/-84    -81/-84    dBc typ
                                          -88/-90    -88/-90    dBc typ
                                          -65/-73    -65/-73    dBc typ
                                          -80/-84    -80/-84    dBc typ
                                          -80/-84    -80/-84    dBc typ
                                          -80/-82    -82/-82    dBc typ

1The B chip specifications are given as typical values.
2This is the maximum operating frequency of the CMOS counters. The prescaler value should be chosen to ensure that the RF input is divided down to a frequency that

is less than this value.
3AC coupling ensures AVDD/2 bias. See Figure 33 for a typical circuit.
4Guaranteed by design.
5 TA = 25C; AVDD = DVDD = 3 V; P = 16; SYNC = 0; DLY = 0; RFIN for ADF4110 = 540 MHz; RFIN for ADF4111, ADF4112, ADF4113 = 900 MHz.
6 The synthesizer phase noise floor is estimated by measuring the in-band phase noise at the output of the VCO, PNTOT, and subtracting 20logN (where N is the N divider

value) and 10logFPFD: PNSYNTH = PNTOT 10logFPFD 20logN.
7 The phase noise is measured with the EV-ADF411XSD1Z evaluation board and the HP8562E spectrum analyzer. The spectrum analyzer provides the REFIN for the

synthesizer (fREFOUT = 10 MHz @ 0 dBm). SYNC = 0; DLY = 0 (Table 7).
8 fREFIN = 10 MHz; fPFD = 200 kHz; offset frequency = 1 kHz; fRF = 540 MHz; N = 2700; loop B/W = 20 kHz.
9 fREFIN = 10 MHz; fPFD = 200 kHz; offset frequency = 1 kHz; fRF = 900 MHz; N = 4500; loop B/W = 20 kHz.
10 fREFIN = 10 MHz; fPFD = 30 kHz; offset frequency = 300 Hz; fRF = 836 MHz; N = 27867; loop B/W = 3 kHz.
11 fREFIN = 10 MHz; fPFD = 200 kHz; offset frequency = 1 kHz; fRF = 1750 MHz; N = 8750; loop B/W = 20 kHz
12 fREFIN = 10 MHz; fPFD = 10 kHz; offset frequency = 200 Hz; fRF = 1750 MHz; N = 175000; loop B/W = 1 kHz.
13 fREFIN = 10 MHz; fPFD = 200 kHz; offset frequency = 1 kHz; fRF = 1960 MHz; N = 9800; loop B/W = 20 kHz.
14 fREFIN = 10 MHz; fPFD = 1 MHz; offset frequency = 1 kHz; fRF = 3100 MHz; N = 3100; loop B/W = 20 kHz.

                                                          Rev. F | Page 4 of 28
Data Sheet                                                                  ADF4110/ADF4111/ADF4112/ADF4113

TIMING CHARACTERISTICS

Guaranteed by design but not production tested. AVDD = DVDD = 3 V 10%, 5 V 10%; AVDD  VP  6 V;
AGND = DGND = CPGND = 0 V; RSET = 4.7 k; TA = TMIN to TMAX, unless otherwise noted.

Table 2.          Limit at TMIN to TMAX (B Version)       Unit                                   Test Conditions/Comments
Parameter         10                                      ns min                                 DATA to CLOCK setup time
t1                10                                      ns min                                 DATA to CLOCK hold time
t2                25                                      ns min                                 CLOCK high duration
t3                25                                      ns min                                 CLOCK low duration
t4                10                                      ns min                                 CLOCK to LE setup time
t5                20                                      ns min                                 LE pulse width
t6

                                                     t3   t4

           CLOCK

                              t1        t2

           DATA   DB23 (MSB)      DB22               DB2                    DB1                        DB0 (LSB)
                                                                  (CONTROL BIT C2)               (CONTROL BIT C1)

           LE                                                                                                        t6

                                                                                                           t5

           LE                                                                                                              03496-002

                                                                       Figure 2. Timing Diagram

                                                     Rev. F | Page 5 of 28
ADF4110/ADF4111/ADF4112/ADF4113                                                     Data Sheet

ABSOLUTE MAXIMUM RATINGS                             Stresses above those listed under Absolute Maximum Ratings
                                                     may cause permanent damage to the device. This is a stress
TA = 25C, unless otherwise noted                    rating only; functional operation of the device at these or any
                                                     other conditions above those listed in the operational sections
Table 3.                      Rating                 of this specification is not implied. Exposure to absolute
Parameter                     -0.3 V to +7 V         maximum rating conditions for extended periods may affect
AVDD to GND1                  -0.3 V to +0.3 V       device reliability.
AVDD to DVDD                  -0.3 V to +7 V
VP to GND                     -0.3 V to +5.5 V       This device is a high performance RF integrated circuit with an
VP to AVDD                    -0.3 V to VDD + 0.3 V  ESD rating of <2 kV, and it is ESD sensitive. Proper precautions
Digital I/O Voltage to GND    -0.3 V to VP + 0.3 V   should be taken for handling and assembly.
Analog I/O Voltage to GND     -0.3 V to VDD + 0.3 V
REFIN, RFINA, RFINB to GND    320 mV                TRANSISTOR COUNT
RFINA to RFINB
Operating Temperature Range   -40C to +85C         6425 (CMOS) and 303 (Bipolar).
                              -65C to +150C
   Industrial (B Version)     150C
Storage Temperature Range     150.4C/W
Maximum Junction Temperature  122C/W
TSSOP JA Thermal Impedance
LFCSP JA Thermal Impedance    216C/W

   (Paddle Soldered)          215C
LFCSP JA Thermal Impedance    220C

   (Paddle Not Soldered)
Lead Temperature, Soldering

   Vapor Phase (60 sec)
   Infrared (15 sec)

1 GND = AGND = DGND = 0 V.

ESD CAUTION

ESD (electrostatic discharge) sensitive device. Electrostatic charges as high as 4000 V readily accumulate on the
human body and test equipment and can discharge without detection. Although this product features
proprietary ESD protection circuitry, permanent damage may occur on devices subjected to high energy
electrostatic discharges. Therefore, proper ESD precautions are recommended to avoid performance
degradation or loss of functionality.

                                                     Rev. F | Page 6 of 28
Data Sheet                                                                              ADF4110/ADF4111/ADF4112/ADF4113

PIN CONFIGURATIONS AND FUNCTION DESCRIPTIONS

                                                                                                   20 CP
                                                                                                        19 RSET
                                                                                                             18 VP
                                                                                                                  17 DVDD
                                                                                                                       16 DVDD

                 RSET 1             16 VP

                 CP 2 ADF4110 15 DVDD                                                   CPGND 1    ADF4110                      15 MUXOUT
                                                                                          AGND 2   ADF4111                      14 LE
                CPGND 3 ADF4111 14 MUXOUT                                                 AGND 3   ADF4112                      13 DATA
                                                                                          RFINB 4  ADF4113                      12 CLK
                 AGND 4 ADF4112 13 LE                                                     RFINA 5                               11 CE
                          ADF4113                                                                    TOP VIEW
                 RFINB 5            12 DATA                                                        (Not to Scale)

                 RFINA 6 TOP VIEW 11 CLK      03496-0-003                                          AVDD 6
                 AVDD 7 (Not to Scale) 10 CE                                                            AVDD 7
                                                                                                             REFIN 8
                 REFIN 8            9 DGND                                                                        DGND 9
                                                                                                                       DGND 10

                                                                                                                                                                                               03496-0-004
                                                                                        NOTES
                 Figure 3. TSSOP Pin Configuration                                      1. THE EXPOSED PADDLE SHOULD BE CONNECTED TO AGND.

                                                                                                        Figure 4. LFCSP Pin Configuration

Table 4. Pin Function Descriptions

TSSOP    LFCSP                      Function
Pin No.  Pin No. Mnemonic

1        19      RSET               Connecting a resistor between this pin and CPGND sets the maximum charge pump output current.

                                    The nominal voltage potential at the RSET pin is 0.56 V. The relationship between ICP and RSET is

                                    I CPmax   =            23.5
                                                           RSET

                                    So, with RSET = 4.7 k, ICPmax = 5 mA.

2        20      CP                 Charge Pump Output. When enabled, this provides ICP to the external loop filter, which in turn
                                    drives the external VCO.

3        1       CPGND              Charge Pump Ground. This is the ground return path for the charge pump.

4        2, 3    AGND               Analog Ground. This is the ground return path of the prescaler.

5        4       RFINB              Complementary Input to the RF Prescaler. This point should be decoupled to the ground plane with
                                    a small bypass capacitor, typically 100 pF. See Figure 29.

6        5       RFINA              Input to the RF Prescaler. This small-signal input is ac-coupled from the VCO.

7        6, 7    AVDD               Analog Power Supply. This may range from 2.7 V to 5.5 V. Decoupling capacitors to the analog ground
                                    plane should be placed as close as possible to this pin. AVDD must be the same value as DVDD.

8        8       REFIN              Reference Input. This is a CMOS input with a nominal threshold of VDD/2, and an equivalent input
                                    resistance of 100 k. See Figure 28. This input can be driven from a TTL or CMOS crystal oscillator, or
                                    can be ac-coupled.

9        9, 10   DGND               Digital Ground.

10       11      CE                 Chip Enable. A logic low on this pin powers down the device and puts the charge pump output into
                                    three-state mode. Taking the pin high powers up the device depending on the status of the power-
                                    down Bit F2.

11       12      CLK                Serial Clock Input. This serial clock is used to clock in the serial data to the registers. The data is
                                    latched into the 24-bit shift register on the CLK rising edge. This input is a high impedance CMOS
                                    input.

12       13      DATA               Serial Data Input. The serial data is loaded MSB first with the two LSBs being the control bits. This
                                    input is a high impedance CMOS input.

13       14      LE                 Load Enable, CMOS Input. When LE goes high, the data stored in the shift registers is loaded into
                                    one of the four latches; the latch is selected using the control bits.

14       15      MUXOUT             This multiplexer output allows either the lock detect, the scaled RF, or the scaled reference
                                    frequency to be accessed externally.

15       16, 17  DVDD               Digital Power Supply. This may range from 2.7 V to 5.5 V. Decoupling capacitors to the digital ground
                                    plane should be placed as close as possible to this pin. DVDD must be the same value as AVDD.

16       18      VP                 Charge Pump Power Supply. This should be greater than or equal to VDD. In systems where VDD is 3 V,
                                    VP can be set to 6 V and used to drive a VCO with a tuning range of up to 6 V. 1

                 EPAD               Exposed Pad (LFCSP Only). The exposed paddle should be connected to AGND.

                                                                 Rev. F | Page 7 of 28
ADF4110/ADF4111/ADF4112/ADF4113                                                                                                                                                                                        Data Sheet

TYPICAL PERFORMANCE CHARACTERISTICS

                           FREQ    PARAM     DATA          KEYWORD IMPEDANCE                                                                                  0
                            UNIT    TYPE
                                             FORMAT                                         OHMS                                                            10                 REFERENCE             VDD = 3V, VP = 5V
                            GHz         S                                                                                                                                         LEVEL = 4.2dBm       ICP = 5mA
                                             MA              R                               50
                           FREQ    MAGS11
                           0.05    0.89207   ANGS11        FREQ  MAGS11                      ANGS11                                                           20                                       PFD FREQUENCY = 200kHz
                           0.10    0.8886    2.0571       1.05  0.9512                      40.134
                           0.15    0.89022   4.4427       1.10  0.93458                     43.747                                                                                                    LOOP BANDWIDTH = 20kHz
                           0.20    0.96323   6.3212       1.15  0.94782                     44.393
                           0.25    0.90566   2.1393       1.20  0.96875                     46.937  03496-0-005                                             30                                       RES. BANDWIDTH = 10Hz
                           0.30    0.90307   12.13        1.25  0.92216                     49.6
                           0.35    0.89318   13.52        1.30  0.93755                     51.884                                       OUTPUT POWER (dB)                                            VIDEO BANDWIDTH = 10Hz
                           0.40    0.89806   15.746       1.35  0.96178                     51.21
                           0.45    0.89565   18.056       1.40  0.94354                     53.55                                                           40                                       SWEEP = 1.9 s
                           0.50    0.88538   19.693       1.45  0.95189                     56.786
                           0.55    0.89699   22.246       1.50  0.97647                     58.781                                                                                                    AVERAGES = 19
                           0.60    0.89927   24.336       1.55  0.98619                     60.545
                           0.65    0.87797   25.948       1.60  0.95459                     61.43                                                           50
                           0.70    0.90765   28.457       1.65  0.97945                     61.241
                           0.75    0.88526   29.735       1.70  0.98864                     64.051                                                          60
                           0.80    0.81267   31.879       1.75  0.97399                     66.19
                           0.85    0.90357   32.681       1.80  0.97216                     63.775                                                          70                                       92.5dBc/Hz
                           0.90    0.92954   31.522
                           0.95    0.92087   34.222                                                                                                          80
                           1.00    0.93788   36.961
                                             39.343                                                                                                          90

                                                                                                                                                              100                1.0kHz 900MHz        1.0kHz             2.0kHz      03496-0-008
                                                                                                                                                                         2.0kHz

                                                                                                                                                                                      FREQUENCY

                      Figure 5. S-Parameter Data for the ADF4113 RF Input (up to 1.8 GHz)                                                                                         Figure 8. ADF4113 Phase Noise
                                                                                                                                                                    (900 MHz, 200kHz, 20 kHz) with DLY and SYNC Enabled

                      0                                                                                                                                       40

                      5                                                                  VDD = 3V                                                            50

                                                                                          VP = 3V

RF INPUT POWER (dBm)                                                                                                                                          60

                      10                                                                                03496-0-006                                                                                    RMS NOISE = 0.52

                                                                                                                                   PHASE NOISE (dBc/Hz)       70                                       RL = 40dBc/Hz

                      15                                                                                                                                     80
                                                                              TA = +25C

                      20                    TA = +85C                                                                                                       90

                                                                                                                                                              100

                      25                                                                                                                                     110

                      30                                                                                                                                     120

                                             TA = 40C                                                                                                       130

                      35                                                                                                                                     140

                           0              1  2               3                            4           5                                                       100                 1k               10k  100k                       1M  03496-0-009

                                             RF INPUT FREQUENCY (GHz)

                                                                                                                                                                    FREQUENCY OFFSET FROM 900MHz CARRIER (Hz)

                                          Figure 6. Input Sensitivity (ADF4113)                                                                                           Figure 9. ADF4113 Integrated Phase Noise
                                                                                                                                                                    (900 MHz, 200 kHz, 20 kHz, Typical Lock Time: 400 s)

                      0                                                                                                                                       40

                      10                 REFERENCE        VDD = 3V, VP = 5V                                                                                  50
                                          LEVEL = 4.2dBm  ICP = 5mA

                      20                                  PFD FREQUENCY = 200kHz                                                                             60

                                                           LOOP BANDWIDTH = 20kHz                                                                                                                       RMS NOISE = 0.62

OUTPUT POWER (dB)     30                                  RES. BANDWIDTH = 10Hz                         03496-0-007                                          70                                       RL = 40dBc/Hz

                                                           VIDEO BANDWIDTH = 10Hz                                                  PHASE NOISE (dBc/Hz)

                      40                                  SWEEP = 1.9 s                                                                                      80

                                                           AVERAGES = 19

                      50                                                                                                                                     90

                      60                                                                                                                                     100

                      70                                        91.0dBc/Hz                                                                                  110

                      80                                                                                                                                     120

                      90                                                                                                                                     130

                      100                   1.0kHz 900MHz      1.0kHz                      2.0kHz                                                           140                                                                     03496-0-010
                                 2.0kHz
                                                                                                                                                              100                 1k               10k  100k                       1M

                                             FREQUENCY                                                                                                              FREQUENCY OFFSET FROM 900MHz CARRIER (Hz)

                           Figure 7. ADF4113 Phase Noise (900 MHz, 200 kHz, 20 kHz)                                                                                       Figure 10. ADF4113 Integrated Phase Noise
                                                                                                                                                                    (900 MHz, 200 kHz, 35 kHz, Typical Lock Time: 200 s)

                                                                                                         Rev. F | Page 8 of 28
Data Sheet                                                                                                                           ADF4110/ADF4111/ADF4112/ADF4113

                   0                                                                                                                 40

                   10                 REFERENCE        VDD = 3V, VP = 5V                                                            50
                                       LEVEL = 4.2dBm  ICP = 5mA

                   20                                  PFD FREQUENCY = 200kHz                                                       60

                                                        LOOP BANDWIDTH = 20kHz       03496-0-011                                                                               RMS NOISE = 1.6

OUTPUT POWER (dB)  30                                  RES. BANDWIDTH = 1kHz                                  PHASE NOISE (dBc/Hz)  70                                       RL = 40dBc/Hz

                                                        VIDEO BANDWIDTH = 1kHz

                   40                                  SWEEP = 2.5s                                                                 80

                                                        AVERAGES = 30

                   50                                                                                                               90

                   60                                                                                                               100

                   70                                                                                                               110

                   80                                  90.2dBc/Hz                                                                  120

                   90                                                                                                               130

                   100                                                                                                              140                                                                                03496-0-014
                              400kHz
                                       200kHz 900MHz 200kHz               400kHz                                                    100                 1k               10k        100k                            1M
                                                     FREQUENCY
                                                                                                                                           FREQUENCY OFFSET FROM 1750MHz CARRIER (Hz)

                   Figure 11. ADF4113 Reference Spurs (900 MHz, 200 kHz, 20 kHz)                                                           Figure 14. ADF4113 Integrated Phase Noise
                                                                                                                                                     (1750 MHz, 30 kHz, 3 kHz)

                   0                                                                                                                 0

                   10                 REFERENCE        VDD = 3V, VP = 5V                                                            10                 REFERENCE             VDD = 3V, VP = 5V
                                       LEVEL = 4.2dBm  ICP = 5mA                                                                                        LEVEL = 5.7dBm       ICP = 5mA

                   20                                  PFD FREQUENCY = 200kHz                                                       20                                       PFD FREQUENCY = 30kHz

                                                        LOOP BANDWIDTH = 35kHz                                                                                                 LOOP BANDWIDTH = 3kHz

OUTPUT POWER (dB)  30                                  RES. BANDWIDTH = 1kHz        03496-0-012                                     30                                       RES. BANDWIDTH = 3Hz

                                                        VIDEO BANDWIDTH = 1kHz                                 OUTPUT POWER (dB)                                               VIDEO BANDWIDTH = 3Hz

                   40                                  SWEEP = 2.5s                                                                 40                                       SWEEP = 255s

                                                        AVERAGES = 30                                                                                                          POSITIVE PEEK DETECT

                   50                                                                                                               50                                       MODE

                   60                                                                                                               60

                   70                                                                                                               70                                             79.6dBc/Hz

                   80                                  89.3dBc/Hz                                                                  80

                   90                                                                                                               90

                   100                200kHz 900MHz 200kHz               400kHz                                                    100                40kHz 1750MHz 40kHz                     80kHz                  03496-0-015
                              400kHz                FREQUENCY                                                                                   80kHz                FREQUENCY

                           Figure 12. ADF4113 (900 MHz, 200 kHz, 35 kHz)                                                             Figure 15. ADF4113 Reference Spurs (1750 MHz, 30 kHz, 3 kHz)

                        0                                                                                                            0
                    10
                    20                REFERENCE        VDD = 3V, VP = 5V                                                            10                 REFERENCE             VDD = 3V, VP = 5V
                    30                LEVEL = 8.0dBm  ICP = 5mA                                                                                        LEVEL = 4.2dBm       ICP = 5mA
                    40                                 PFD FREQUENCY = 30kHz
                    50                                                                                                              20                                       PFD FREQUENCY = 1MHz
                    60                                 LOOP BANDWIDTH = 3kHz
                    70                                                                                                                                                        LOOP BANDWIDTH = 100kHz
                    80                                 RES. BANDWIDTH = 10kHz
OUTPUT POWER (dB)   90                                                              03496-0-013                                     30                                       RES. BANDWIDTH = 10Hz
                   100                                 VIDEO BANDWIDTH = 10kHz
                                                                                                               OUTPUT POWER (dB)                                               VIDEO BANDWIDTH = 10Hz
                                                        SWEEP = 477ms
                                                                                                                                     40                                       SWEEP = 1.9s
                                                        AVERAGES = 10
                                                                                                                                                                               AVERAGES = 45

                                                                                                                                     50

                                                                                                                                     60

                                                                                                                                                                                                        86.6dBc/Hz
                                                                                                                                     70

                                                        75.2dBc/Hz                                                                  80

                                                                                                                                     90

                           400Hz      200Hz 1750MHz 200Hz                400Hz                                                     100                1.0kHz 3100MHz 1.0kHz                   2.0kHz                 03496-0-016
                                                     FREQUENCY                                                                                  2.0kHz                FREQUENCY

                           Figure 13. ADF4113 Phase Noise (1750 MHz, 30 kHz, 3 kHz)                                                  Figure 16. ADF4113 Phase Noise (3100 MHz, 1 MHz, 100 kHz)

                                                                                     Rev. F | Page 9 of 28
ADF4110/ADF4111/ADF4112/ADF4113                                                                                                                                                    Data Sheet

                      40                                                                                                                              60

                      50                                                                                                                                                                                                        VDD = 3V
                                                                                                                                                                                                                                 VP = 3V
                      60                                                                                                                              70

PHASE NOISE (dBc/Hz)                                             RMS NOISE = 1.7                03496-0-017

                      70                                        RL = 40dBc/Hz                                             PHASE NOISE (dBc/Hz)

                      80

                      90                                                                                                                              80

                      100

                      110

                                                                                                                                                       90

                      120

                      130

                      140                                                                                                                             100                                                                                     03496-0-020

                      102                 103               104  105                        106                                                        40       20     0     20  40           60     80                                  100

                                FREQUENCY OFFSET FROM 3100MHz CARRIER (Hz)                                                                                                  TEMPERATURE (C)

                                Figure 17. ADF4113 Integrated Phase Noise                                                                                        Figure 20. ADF4113 Phase Noise vs. Temperature
                                         (3100 MHz, 1 MHz, 100 kHz)                                                                                                           (900 MHz, 200 kHz, 20 kHz)

                      0                                                                                                                                60

                      10                 REFERENCE              VDD = 3V, VP = 5V                                                                                                                                               VDD = 3V
                                          LEVEL = 17.2dBm       ICP = 5mA                                                                                                                                                       VP = 5V
                                                                                                                                                       70
                      20                                        PFD FREQUENCY = 1MHz            03496-0-018

                                                                 LOOP BANDWIDTH = 100kHz                                   FIRST REFERENCE SPUR (dBc)

OUTPUT POWER (dB)     30                                        RES. BANDWIDTH = 1kHz

                                                                 VIDEO BANDWIDTH = 1kHz

                      40                                        SWEEP = 13s

                                                                 AVERAGES = 1

                      50                                                                                                                              80

                      60

                      70                                        80.6dBc/Hz

                                                                                                                                                       90

                      80

                      90

                      100                                                                                                                             100                                                                                     03496-0-021
                                 2.0MHz
                                          1.0MHz 3100MHz 1.0MHz                    2.0MHz                                                             40       20     0     20  40           60     80                                  100
                                                        FREQUENCY
                                                                                                                                                                            TEMPERATURE (C)

                                Figure 18. Reference Spurs (3100 MHz, 1 MHz, 100 kHz)                                                                            Figure 21. ADF4113 Reference Spurs vs. Temperature
                                                                                                                                                                                (900 MHz, 200 kHz, 20 kHz)

                      120                                       VDD = 3V                        03496-0-019                                              5                                        VDD = 3V
                      130                                       VP = 5V                                                                                15                                         VP = 5V
                      140                                                                                                 FIRST REFERENCE SPUR (dBc)   25
PHASE NOISE (dBc/Hz)                                                                                                                                    35
                      150                                                                                                                              45
                                                                                                                                                        55
                      160                                                                                                                              65
                                                                                                                                                        75
                      170                                                                                                                              85
                                                                                                                                                        95
                      180                10                100  1000                   10000                                                          105           1     2          3            4                                      5    03496-0-022
                             1
                                                                                                                                                              0

                                          PHASE DETECTOR FREQUENCY (kHz)                                                                                                    TUNING VOLTAGE (V)

                                Figure 19. ADF4113 Phase Noise (Referred to CP Output)                                                                           Figure 22. ADF4113 Reference Spurs (200 kHz) vs. VTUNE
                                               vs. Phase Detector Frequency                                                                                                      (900 MHz, 200 kHz, 20 kHz)

                                                                                                 Rev. F | Page 10 of 28
Data Sheet                                                                                                                                     ADF4110/ADF4111/ADF4112/ADF4113

        60                                                                                  VDD = 3V                                          3.0
        70                                                                                  VP = 5V
                                                                                                                                                         VDD = 3V
                                                                                                                                                         VP = 3V
                                                                                                                                               2.5

PHASE NOISE (dBc/Hz)                                                                                                                           2.0

                            80                                                                                                     DIDD (mA)  1.5

                                                                                                                                               1.0

                            90

                                                                                                                                               0.5

                            100                                                                                       03496-0-023             0                                                                        03496-0-026

                            40      20        0  20                    40              60     80              100                                 0              50  100  150                        200

                                                   TEMPERATURE (C)                                                                                    PRESCALER OUTPUT FREQUENCY (MHz)

                                      Figure 23. ADF4113 Phase Noise vs. Temperature                                                                   Figure 26. DIDD vs. Prescaler Output Frequency
                                                    (836 MHz, 30 kHz, 3 kHz)                                                                             (ADF4110, ADF4111, ADF4112, ADF4113)

FIRST REFERENCE SPUR (dBc)  60                                                                                                                 6                                                            VPP = 5V
                                                                                                                                                5                                                            ICP = 5mA
                                                                                                      VDD = 3V                                  4
                                                                                                      VP = 5V                                   3      0.5 1.0 1.5 2.0 2.5 3.0 3.5 4.0 4.5 5.0
                            70                                                                                                                 2                                      VCP (V)
                                                                                                                                                1
                            80                                                                                                     ICP (mA)    0
                                                                                                                                               1
                            90                                                                                                                2
                                                                                                                                               3
                            100                                                                                       03496-0-024             4                                                                       03496-0-027
                                                                                                                                               5
                            40      20        0  20                    40              60     80              100                            6

                                                                                                                                                   0

                                                   TEMPERATURE (C)

                                     Figure 24. ADF4113 Reference Spurs vs. Temperature                                                        Figure 27. Charge Pump Output Characteristics for ADF4110 Family
                                                     (836 MHz, 30 kHz, 3 kHz)

                            10

                            9

                            8
                                                                                ADF4113

                            7

AIDD (mA)                   6

                            5
                                                         ADF4112

                            4

                            3

                            2
                                  ADF4110

                            1 ADF4111

                            0                                                                                          03496-0-025

                                  0        8/9                    16/17                  32/33                  64/65

                                                   PRESCALER VALUE

                                           Figure 25. AIDD vs. Prescaler Value

                                                                                                                       Rev. F | Page 11 of 28
ADF4110/ADF4111/ADF4112/ADF4113                                                                                                      Data Sheet

CIRCUIT DESCRIPTION                                                                   A AND B COUNTERS

REFERENCE INPUT SECTION                                                               The A and B CMOS counters combine with the dual-modulus
                                                                                      prescaler to allow a wide ranging division ratio in the PLL
The reference input stage is shown in Figure 28. SW1 and SW2                          feedback counter. The counters are specified to work when the
are normally closed switches. SW3 is normally open. When                              prescaler output is 200 MHz or less. Thus, with an RF input
power-down is initiated, SW3 is closed and SW1 and SW2 are                            frequency of 2.5 GHz, a prescaler value of 16/17 is valid but a
opened. This ensures that there is no loading of the REFIN pin                        value of 8/9 is not.
on power-down.
                                                                                      Pulse Swallow Function
       POWER-DOWN
          CONTROL                                                                     The A and B counters, in conjunction with the dual-modulus
                                                                                      prescaler, make it possible to generate output frequencies that
            NC 100k                                                                   are spaced only by the reference frequency divided by R. The
                                                                                      equation for the VCO frequency is
                   SW2                 TO R COUNTER
                         BUFFER                                                                             fVCO = [(P B) + A]fREFIN/R
REFIN NC
                                                                                      where:
       SW1
                                                                                      fVCO = output frequency of external voltage controlled oscillator
                   SW3                                03496-0-028                     (VCO)
                                                                                      P = preset modulus of dual-modulus prescaler
            NO                                                                        B = preset divide ratio of binary 13-bit counter(3 to 8191)
                                                                                      A = preset divide ratio of binary 6-bit swallow counter (0 to 63)
       Figure 28. Reference Input Stage                                               fREFIN = output frequency of the external reference frequency
                                                                                      oscillator
RF INPUT STAGE                                                                        R = preset divide ratio of binary 14-bit programmable reference
                                                                                      counter (1 to 16383)
The RF input stage is shown in Figure 29. It is followed by a
two-stage limiting amplifier to generate the current mode logic                       R COUNTER
(CML) clock levels needed for the prescaler.
                                                                                      The 14-bit R counter allows the input reference frequency to be
             BIAS  1.6V                                                               divided down to produce the reference clock to the phase
       GENERATOR                                                                      frequency detector (PFD). Division ratios from 1 to 16,383 are
                              AVDD                                                    allowed.

            500          500

RFINA

RFINB

                                                                                AGND03496-0-029

                               Figure 29. RF Input Stage                                                N = BP + A

PRESCALER (P/P + 1)                                                                                                      13-BIT B    TO PFD
                                                                                                                       COUNTER
Along with the A and B counters, the dual-modulus prescaler                                   FROM RF   PRESCALER
(P/P + 1) enables the large division ratio, N, to be realized (N =                         INPUT STAGE      P/P + 1  LOAD
BP + A). The dual-modulus prescaler, operating at CML levels,
takes the clock from the RF input stage and divides it down to a                                        MODULUS      LOAD            03496-0-030
manageable frequency for the CMOS A and B counters. The                                                 CONTROL
prescaler is programmable; it can be set in software to 8/9,                                                              6-BIT A
16/17, 32/33, or 64/65. It is based on a synchronous 4/5 core.                                                         COUNTER

                                                                                                        Figure 30. A and B Counters

                                                                   Rev. F | Page 12 of 28
Data Sheet                                                             ADF4110/ADF4111/ADF4112/ADF4113

PHASE FREQUENCY DETECTOR (PFD) AND                                   Lock Detect
CHARGE PUMP                                                          MUXOUT can be programmed for two types of lock detect:
                                                                     digital lock detect and analog lock detect.
The PFD takes inputs from the R counter and N counter (N =
BP + A) and produces an output proportional to the phase and         Digital lock detect is active high. When LDP in the R counter
frequency difference between them. Figure 31 is a simplified         latch is set to 0, digital lock detect is set high when the phase
schematic. The PFD includes a programmable delay element             error on three consecutive phase detector (PD) cycles is less
that controls the width of the antibacklash pulse. This pulse        than 15 ns. With LDP set to 1, five consecutive cycles of less
ensures that there is no dead zone in the PFD transfer function      than 15 ns are required to set the lock detect. It stays high until
and minimizes phase noise and reference spurs. Two bits in the       a phase error greater than 25 ns is detected on any subsequent
reference counter latch, ABP2 and ABP1, control the width of         PD cycle.
the pulse. See Table 7.
                                                                     The N-channel open-drain analog lock detect should be
                                          VP CHARGE                  operated with a 10 k nominal external pull-up resistor. When
                                                   PUMP              lock has been detected, this output is high with narrow low-
                                                                     going pulses.
        HI  D1        Q1  UP
R DIVIDER                                                                                                                                                              DVDD
                U1

                CLR1

                      PROGRAMMABLE    U3                       CP    ANALOG LOCK DETECT
                              DELAY       CPGND                      DIGITAL LOCK DETECT

                                                                        R COUNTER OUTPUT            MUX         CONTROL                   MUXOUT
                                                                        N COUNTER OUTPUT
                      ABP1      ABP2
                                                                                             SDOUT

                CLR2      DOWN                                     03496-0-031
                                                                                                                                                                                                                                                                                             03496-0-032
        HI  D2        Q2
N DIVIDER
                U2                                                                                                             DGND

                                                                                                    Figure 32. MUXOUT Circuit

  R DIVIDER                                                          INPUT SHIFT REGISTER

  N DIVIDER                                                          The ADF4110 family digital section includes a 24-bit input shift
                                                                     register, a 14-bit R counter, and a 19-bit N counter comprised of
CP OUTPUT                                                            a 6-bit A counter and a 13-bit B counter. Data is clocked into
                                                                     the 24-bit shift register on each rising edge of CLK MSB first.
           Figure 31. PFD Simplified Schematic and Timing (In Lock)  Data is transferred from the shift register to one of four latches
                                                                     on the rising edge of LE. The destination latch is determined by
MUXOUT AND LOCK DETECT                                               the state of the two control bits (C2, C1) in the shift register.
                                                                     These are the two LSBs, DB1 and DB0, as shown in Figure 2.
The output multiplexer on the ADF4110 family allows the user         The truth table for these bits is shown in Table 5.
to access various internal points on the chip. The state of
MUXOUT is controlled by M3, M2, and M1 in the function               Table 6 shows a summary of how the latches are programmed.
latch. Table 9 shows the full truth table. Figure 32 shows the
MUXOUT section in block diagram form.                                Table 5. C2, C1 Truth Table

                                                                        Control Bits

                                                                     C2  C1                         Data Latch

                                                                     0   0                          R Counter

                                                                     0   1                          N Counter (A and B)

                                                                     1   0                          Function Latch (Including Prescaler)

                                                                     1   1                          Initialization Latch

                                          Rev. F | Page 13 of 28
ADF4110/ADF4111/ADF4112/ADF4113                                                                                                     Data Sheet

Table 6. ADF4110 Family Latch Summary

                                                                    REFERENCE COUNTER LATCH

RESERVED                                          TEST       ANTI-                                                                                                                   CONTROL
                            LOCK              MODE BITS  BACKLASH                                                                                                                        BITS

                               DETECT                       WIDTH
                                   PRECISION
   DLY SYNC                                                                           14-BIT REFERENCE COUNTER, R

DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0

X DLY SYNC LDP T2                             T1 ABP2 ABP1 R14 R13 R12 R11 R10 R9 R8 R7 R6 R5 R4                            R3 R2   R1 C2 (0) C1 (0)

X = DON'T CARE

                                                                    N COUNTER LATCH

RESERVED   CP GAIN                                                  13-BIT B COUNTER                               6-BIT A COUNTER                                                   CONTROL
                                                                                                                                                                                         BITS

DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0

X  X G1 B13 B12 B11 B10 B9 B8 B7 B6 B5 B4 B3 B2 B1 A6 A5 A4 A3 A2 A1 C2 (0) C1 (1)

X = DON'T CARE

                                                                    FUNCTION LATCH

           POWER-     CURRENT                            CURRENT                      FASTLOCK
              DOWN 2  SETTING                            SETTING                         MODE

                            2                                  1                                FASTLOCK
                                                                                                    ENABLE
                                                                                                         CP
                                                                                                            THREE-
                                                                                                                STATE
                                                                                                                     PD
                                                                                                                         POLARITY
                                                                                                                                                                POWER-
                                                                                                                                                                   DOWN 1
                                                                                                                                                                          COUNTER
                                                                                                                                                                              RESET
PRESCALER                                                           TIMER COUNTER                                  MUXOUT                                                            CONTROL
    VALUE                                                                CONTROL                                   CONTROL                                                               BITS

DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0

P2 P1 PD2 CPI6 CPI5 CPI4 CPI3 CPI2 CPI1 TC4 TC3 TC2 TC1 F5                                  F4 F3  F2 M3 M2 M1 PD1 F1 C2 (1) C1 (0)

                                                                    INITIALIZATION LATCH

PRESCALER  POWER-     CURRENT                            CURRENT    TIMER COUNTER     FASTLOCK                     MUXOUT                                                            CONTROL
    VALUE     DOWN 2  SETTING                            SETTING         CONTROL         MODE                      CONTROL                                                               BITS

                            2                                  1                                FASTLOCK
                                                                                                    ENABLE
                                                                                                         CP

                                                                                                            THREE-STATE
                                                                                                                     PD

                                                                                                                         POLARITY
                                                                                                                                                                POWER-
                                                                                                                                                                   DOWN 1
                                                                                                                                                                          COUNTER
                                                                                                                                                                              RESET

                                                                                                                                                                                                                                                               03496-0-033
DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
P2 P1 PD2 CPI6 CPI5 CPI4 CPI3 CPI2 CPI1 TC4 TC3 TC2 TC1 F5 F4 F3 F2 M3 M2 M1 PD1 F1 C2 (1) C1 (1)

                                                                    Rev. F | Page 14 of 28
Data Sheet                                                                                   ADF4110/ADF4111/ADF4112/ADF4113

Table 7. Reference Counter Latch Map

RESERVED                                          TEST          ANTI-                                                              CONTROL
                            LOCK              MODE BITS     BACKLASH                                                                   BITS

                               DETECT                          WIDTH
                                   PRECISION
   DLY SYNC                                                                                  14-BIT REFERENCE COUNTER

DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0

  X DLY SYNC LDP T2 T1 ABP2 ABP1 R14 R13 R12 R11 R10 R9 R8 R7 R6 R5 R4 R3 R2 R1 C2 (0) C1 (0)

  X = DON'T
        CARE

                                                                              R14            R13      R12    R3  R2  R1  DIVIDE RATIO
                                                                                                                                            1
                                                                              0              0        0      0   0   1            2
                                                                                                                                            3
                                                                              0              0        0      0   1   0            4
                                                                                                                                            
                                                                              0              0        0      0   1   1            
                                                                                                                                            
                                                                              0              0        0      1   0   0
                                                                                                                                        16380
                                                                                                                        16381
                                                                                                                                        16382
                                                                                                                        16383

                                                                                                                

                                                                              1              1        1      1   0   0

                                                                              1              1        1      1   0   1

                                                                              1              1        1      1   1   0

                                                                              1              1        1      1   1   1

                                                         ABP2 ABP1 ANTIBACKLASH PULSE WIDTH

                                                         0  0          3.0ns
                                                                       1.5ns
                                                         0  1          6.0ns
                                                                       3.0ns
                                                         1  0

                                                         1  1

                                              TEST MODE BITS SHOULD
                                              BE SET TO 00 FOR NORMAL
                                              OPERATION

      LDP    OPERATION
       0
             THREE CONSECUTIVE CYCLES OF PHASE DELAY LESS THAN
       1     15ns MUST OCCUR BEFORE LOCK DETECT IS SET.

             FIVE CONSECUTIVE CYCLES OF PHASE DELAY LESS THAN
             15ns MUST OCCUR BEFORE LOCK DETECT IS SET.

DLY SYNC OPERATION

0  0        NORMAL OPERATION

0  1        OUTPUT OF PRESCALER IS RESYNCHRONIZED

            WITH NONDELAYED VERSION OF RF INPUT

1  0        NORMAL OPERATION

1  1        OUTPUT OF PRESCALER IS RESYNCHRONIZED                                                                                                03496-0-034

            WITH DELAYED VERSION OF RF INPUT

                                                                              Rev. F | Page 15 of 28
ADF4110/ADF4111/ADF4112/ADF4113                                                                                               Data Sheet

Table 8. AB Counter Latch Map

RESERVED  CP GAIN                                  13-BIT B COUNTER                                          6-BIT A COUNTER  CONTROL
                                                                                                                                  BITS

DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0

X  X G1 B13 B12 B11 B10 B9 B8 B7 B6 B5 B4 B3 B2 B1 A6 A5 A4 A3 A2 A1 C2 (0) C1 (1)

                   X = DON'T CARE

                                                                             A6             A5     A2     A1         A COUNTER
                                                                                                                              DIVIDE RATIO

                                                                             0              0      0      0         0

                                                                             0              0      0      1         1

                                                                             0              0      1      0         2

                                                                             0              0      1      1         3

                                                                                                                

                                                                                                                

                                                                                                                

                                                                             1              1      0      0         60

                                                                             1              1      0      1         61

                                                                             1              1      1      0         62

                                                                             1              1      1      1         63

                   B13                 B12      B11       B3  B2              B1 B COUNTER DIVIDE RATIO

                   0                   0        0          0   0               0      NOT ALLOWED

                   0                   0        0          0   0               1      NOT ALLOWED

                   0                   0        0          0   1               0      NOT ALLOWED

                   0                   0        0          0   1               1      3

                   0                   0        0          1   0               0      4

                                                                                

                                                                                

                                                                                

                   1                   1        1          1   0               0      8188

                   1                   1        1          1   0               1      8189

                   1                   1        1          1   1               0      8190

                   1                   1        1          1   1               1      8191

                  F4 (FUNCTION LATCH)  CP GAIN                      OPERATION
                   FASTLOCK ENABLE*        0
                                           1       CHARGE PUMP CURRENT SETTING 1
                               0           0       IS PERMANENTLY USED.
                               0           1
                               1                   CHARGE PUMP CURRENT SETTING 2
                               1                   IS PERMANENTLY USED.                     N = BP + A, P IS PRESCALER VALUE SET IN THE
                                                                                            FUNCTION LATCH, B MUST BE GREATER THAN OR
                 *SEE TABLE 9                      CHARGE PUMP CURRENT SETTING 1            EQUAL TO A. FOR CONTINUOUSLY ADJACENT VALUES
                                                   IS USED.                                 OF (NX FREF), AT THE OUTPUT, NMIN IS (P2P).
THESE BITS ARE NOT USED
BY THE DEVICE AND ARE                              CHARGE PUMP CURRENT IS SWITCHED
DON'T CARE BITS                                    TO SETTING 2. THE TIME SPENT IN
                                                   SETTING 2 IS DEPENDENT UPON WHICH
                                                   FASTLOCK MODE IS USED. SEE FUNCTION
                                                   LATCH DESCRIPTION.

                                                                                                                                            03496-0-035

                                                                 Rev. F | Page 16 of 28
Data Sheet                                                                     ADF4110/ADF4111/ADF4112/ADF4113

Table 9. Function Latch Map

            POWER-
               DOWN 2
                                                                                                                                  FASTLOCK

                                                                                                                                      MODE
                                                                                                                                             FASTLOCK

                                                                                                                                                ENABLE
                                                                                                                                                       CP

                                                                                                                                                          THREE-STATE
                                                                                                                                                                  PD

                                                                                                                                                                      POLARITY
                                                                                                                                                                                                             POWER-
                                                                                                                                                                                                                 DOWN 1
                                                                                                                                                                                                                        COUNTER
                                                                                                                                                                                                                            RESET
PRESCALER      CURRENT             CURRENT               TIMER COUNTER                            MUXOUT                                                                                                                           CONTROL
    VALUE      SETTING             SETTING                    CONTROL                             CONTROL                                                                                                                              BITS

                     2                   1

DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
  P2 P1 PD2 CPI6 CPI5 CPI4 CPI3 CPI2 CPI1 TC4 TC3 TC2 TC1 F5 F4 F3 F2 M3 M2 M1 PD1 F1 C2(1) C1(0)

                                                                                                                      F1   COUNTER
                                                                                                                          OPERATION

                                                                                          F2 PHASE DETECTOR           0 NORMAL
                                                                                                        POLARITY
                                                                                                                      1 R, A, B COUNTERS
                                                                                          0       NEGATIVE                   HELD IN RESET

                                                                                          1       POSITIVE

                                                                                   F3 CHARGE PUMP OUTPUT

                                                                                   0      NORMAL

                                                                                   1      THREE-STATE

                                                                        F4     F5 FASTLOCK MODE

                                                                        0      X FASTLOCK DISABLED

                                                                        1      0 FASTLOCK MODE 1

                                                                        1      1 FASTLOCK MODE 2

                                                                                   TIMEOUT

                                         TC4          TC3         TC2   TC1        (PFD CYCLES)

                                         0            0           0         0         3

                                         0            0           0         1         7

                                         0            0           1         0         11

                                         0            0           1         1         15

                                         0            1           0         0         19

                                         0            1           0         1         23

                                         0            1           1         0         27

                                         0            1           1         1         31

                                         1            0           0         0         35          M3 M2           M1                 OUTPUT
                                                                                                                          THREE-STATE OUTPUT
                                         1            0           0         1         39            0       0     0
                                                                                                                          DIGITAL LOCK DETECT
                                         1            0           1         0         43            0       0     1       (ACTIVE HIGH)

                                         1            0           1         1         47                                  N DIVIDER OUTPUT

                                         1            1           0         0         51            0       1     0       DVDD
                                                                                                                          R DIVIDER OUTPUT
                                         1            1           0         1         55            0       1     1
                                                                                                                          ANALOG LOCK DETECT
                                         1            1           1         0         59                                  (N-CHANNEL OPEN-DRAIN)

                                         1            1           1         1         63            1       0     0       SERIAL DATA OUTPUT

                                                                        SEE FUNCTION LATCH,         1       0     1       DGND
                                                                        TIMER COUNTER CONTROL
               CPI6          CPI5  CPI4     2.7k      ICP (mA)          SECTION                     1       1     0
               CPI3          CPI2  CPI1     1.09      4.7k 10k
                                            2.18                                                    1       1     1
                  0             0     0     3.26       0.63 0.29
                  0             0     1     4.35       1.25 0.59
                  0             1     0     5.44       1.88 0.88
                  0             1     1     6.53       2.50 1.76
                  1             0     0     7.62       3.13 1.47
                  1             0     1     8.70       3.75 1.76
                  1             1     0                4.38 2.06
                  1             1     1                5.00 2.35

   CE PIN PD2 PD1                             MODE
                             ASYNCHRONOUS POWER-DOWN
            0  XX            NORMAL OPERATION
                             ASYNCHRONOUS POWER-DOWN
            1  X0            SYNCHRONOUS POWER-DOWN

            1  01

            1  11

P2 P1 PRESCALER VALUE

0  0 8/9

0  1 16/17                                                                                                                                                                                                                                   03496-0-036

1  0 32/33

1  1 64/65

                                                           Rev. F | Page 17 of 28
ADF4110/ADF4111/ADF4112/ADF4113                                                                                                                                                                                                   Data Sheet

Table 10. Initialization Latch Map

           POWER-
              DOWN 2
                                                                                                                                 FASTLOCK
                                                                                                                                     MODE
                                                                                                                                            FASTLOCK
                                                                                                                                                ENABLE

                                                                                                                                                      CP
                                                                                                                                                          THREE-STATE

                                                                                                                                                                  PD
                                                                                                                                                                     POLARITY
                                                                                                                                                                                                             POWER-
                                                                                                                                                                                                                DOWN 1
                                                                                                                                                                                                                        COUNTER

                                                                                                                                                                                                                           RESET
PRESCALER        CURRENT         CURRENT       TIMER COUNTER                                     MUXOUT                                                                                                                           CONTROL
    VALUE        SETTING         SETTING            CONTROL                                     CONTROL                                                                                                                               BITS

                        2               1

DB23 DB22 DB21 DB20 DB19 DB18 DB17 DB16 DB15 DB14 DB13 DB12 DB11 DB10 DB9 DB8 DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0

P2 P1 PD2 CPI6 CPI5 CPI4 CPI3 CPI2 CPI1 TC4 TC3 TC2 TC1 F5 F4                    F3 F2         M3 M2 M1 PD1 F1 C2 (1) C1 (1)

                                                                                                                    COUNTER

                                                                                                                F1  OPERATION

                                                                                    F2   PHASE DETECTOR         0 NORMAL
                                                                                                POLARITY

                                                                                     0         NEGATIVE         1 R, A, B COUNTERS
                                                                                                                       HELD IN RESET

                                                                                     1         POSITIVE

                                                                                 F3 CHARGE PUMP
                                                                                  0 OUTPUT NORMAL
                                                                                  1 THREE-STATE

                                                                    F4       F5  FASTLOCK MODE

                                                                    0        X FASTLOCK DISABLED

                                                                    1        0 FASTLOCK MODE 1

                                                                    1        1 FASTLOCK MODE 2

                                       TC4     TC3             TC2      TC1          TIMEOUT
                                        0       0               0                (PFD CYCLES)
                                        0       0               0
                                        0       0               1       0        3
                                        0       0               1
                                        0       1               0       1        7
                                        0       1               0
                                        0       1               1       0        11
                                        0       1               1
                                        1       0               0       1        15
                                        1       0               0
                                        1       0               1       0        19
                                        1       0               1
                                        1       1               0       1        23
                                        1       1               0
                                        1       1               1       0        27
                                        1       1               1
                                                                        1        31

                                                                        0        35                M3    M2  M1                   OUTPUT
                                                                                                                    THREE-STATE OUTPUT
                                                                        1        39                0     0   0      DIGITAL LOCK DETECT
                                                                                                                    (ACTIVE HIGH)
                                                                        0        43                                 N DIVIDER OUTPUT
                                                                                                                    DVDD
                                                                        1        47                0     0   1      R DIVIDER OUTPUT
                                                                                                                    ANALOG LOCK DETECT
                                                                        0        51                0     1   0      (N-CHANNEL OPEN-DRAIN)
                                                                                                                    SERIAL DATA OUTPUT
                                                                        1        55                                 DGND

                                                                        0        59                0     1   1

                                                                        1        63                1     0   0

                                                                    SEE FUNCTION LATCH,            1     0   1

                 CPI6      CPI5  CPI4          ICP (mA)             TIMER COUNTER CONTROL
                 CPI3      CPI2  CPI1
                                       2.7k    4.7k 10k             SECTION                        1     1   0
                   0          0    0     1.09
                   0          0    1     2.18  0.63      0.29                                      1     1   1
                   0          1    0     3.27
                   0          1    1     4.35  1.25      0.59
                   1          0    0     5.44
                   1          0    1     6.53  1.88      0.88
                   1          1    0     7.62
                   1          1    1     8.70  2.50      1.76

                                               3.13      1.47

                                               3.75      1.76

                                               4.38      2.06

                                               5.00      2.35

    CE PIN PD2 PD1               MODE

           0  X  X ASYNCHRONOUS POWER-DOWN

           1  X  0 NORMAL OPERATION

           1  0  1 ASYNCHRONOUS POWER-DOWN

           1  1  1 SYNCHRONOUS POWER-DOWN

P2  P1 PRESCALER VALUE

0   0 8/9

0   1 16/17

1   0 32/33                                                                                                                                                                                                                                 03496-0-037

1   1 64/65

                                                         Rev. F | Page 18 of 28
Data Sheet                                                         ADF4110/ADF4111/ADF4112/ADF4113

FUNCTION LATCH                                                     Fastlock Mode Bit

The on-chip function latch is programmed with C2, C1 set to 1.     DB10 of the function latch is the fastlock enable bit. When
Table 9 shows the input data format for programming the            fastlock is enabled, this bit determines which fastlock mode is
function latch.                                                    used. If the fastlock mode bit is 0, fastlock mode 1 is selected; if
                                                                   the fastlock mode bit is 1, fastlock mode 2 is selected.
Counter Reset
DB2 (F1) is the counter reset bit. When DB2 is 1, the R counter    Fastlock Mode 1
and the AB counters are reset. For normal operation, this bit
should be 0. Upon powering up, the F1 bit must be disabled,        The charge pump current is switched to the contents of Current
and the N counter resumes counting in "close" alignment with       Setting 2.
the R counter. (The maximum error is one prescaler cycle.)
                                                                   The device enters fastlock by having a 1 written to the CP gain
Power-Down                                                         bit in the AB counter latch. The device exits fastlock by having a
DB3 (PD1) and DB21 (PD2) on the ADF411x provide                    0 written to the CP gain bit in the AB counter latch.
program-mable power-down modes. They are enabled by the
CE pin.                                                            Fastlock Mode 2

When the CE pin is low, the device is immediately disabled         The charge pump current is switched to the contents of Current
regardless of the states of PD2, PD1.                              Setting 2. The device enters fastlock by having a 1 written to the
                                                                   CP gain bit in the AB counter latch. The device exits fastlock
In the programmed asynchronous power-down, the device              under the control of the timer counter. After the timeout period
powers down immediately after latching a 1 into Bit PD1,           determined by the value in TC4 through TC1, the CP gain bit in
provided PD2 has been loaded with a 0.                             the AB counter latch is automatically reset to 0 and the device
                                                                   reverts to normal mode instead of fastlock. See Table 9 for the
In the programmed synchronous power-down, the device               timeout periods.
power-down is gated by the charge pump to prevent unwanted
frequency jumps. Once power-down is enabled by writing a 1         Timer Counter Control
into Bit PD1 (provided a 1 has also been loaded to PD2), the
device goes into power-down on the next charge pump event.         The user has the option of programming two charge pump cur-
                                                                   rents. Current Setting 1 is meant to be used when the RF output
When a power-down is activated (either synchronous or              is stable and the system is in a static state. Current Setting 2 is
asynchronous mode including CE pin activated power-down),          meant to be used when the system is dynamic and in a state of
the following events occur:                                        change (i.e., when a new output frequency is programmed).

All active dc current paths are removed.                         The normal sequence of events is as follows:

The R, N, and timeout counters are forced to their load          The user initially decides what the preferred charge pump
     state conditions.                                             currents are going to be. For example, they may choose 2.5 mA
                                                                   as Current Setting 1 and 5 mA as Current Setting 2.
The charge pump is forced into three-state mode.
                                                                   At the same time, they must also decide how long they want the
The digital clock detect circuitry is reset.                     secondary current to stay active before reverting to the primary
                                                                   current. This is controlled by the timer counter control bits,
The RFIN input is debiased.                                      DB14 through DB11 (TC4 through TC1) in the function latch.
                                                                   The truth table is given in Table 10.
The reference input buffer circuitry is disabled.
                                                                   A user can program a new output frequency simply by pro-
The input register remains active and capable of loading         gramming the AB counter latch with new values for A and B. At
     and latching data.                                            the same time, the CP gain bit can be set to 1, which sets the
                                                                   charge pump with the value in CPI6CPI4 for a period deter-
MUXOUT Control                                                     mined by TC4 through TC1. When this time is up, the charge
The on-chip multiplexer is controlled by M3, M2, and M1 on         pump current reverts to the value set by CPI3CPI1. At the
the ADF4110 family. Table 9 shows the truth table.                 same time, the CP gain bit in the AB counter latch is reset to 0
                                                                   and is ready for the next time the user wishes to change the
Fastlock Enable Bit                                                frequency.
DB9 of the function latch is the fastlock enable bit. Fastlock is
enables only when this is 1.

            Rev. F | Page 19 of 28
ADF4110/ADF4111/ADF4112/ADF4113                                                                     Data Sheet

Note that there is an enable feature on the timer counter. It is     When the initialization latch is loaded, the following occurs:
enabled when Fastlock Mode 2 is chosen by setting the fastlock
mode bit (DB10) in the function latch to 1.                          1. The function latch contents are loaded.

Charge Pump Currents                                                 2. An internal pulse resets the R, A, B, and timeout counters
CPI3, CPI2, and CPI1 program Current Setting 1 for the charge             to load state conditions and three-states the charge pump.
pump. CPI6, CPI5, and CPI4 program Current Setting 2 for the              Note that the prescaler band gap reference and the oscil-
charge pump. The truth table is given in Table 10.                        lator input buffer are unaffected by the internal reset pulse,
                                                                          allowing close phase alignment when counting resumes.
Prescaler Value
                                                                     3. Latching the first AB counter data after the initialization
P2 and P1 in the function latch set the prescaler values. The             word activates the same internal reset pulse. Successive AB
prescaler value should be chosen so that the prescaler output             loads do not trigger the internal reset pulse unless there is
frequency is always less than or equal to 200 MHz. Thus, with             another initialization.
an RF frequency of 2 GHz, a prescaler value of 16/17 is valid but
a value of 8/9 is not.                                               CE Pin Method
                                                                     1. Apply VDD.
PD Polarity
                                                                     2. Bring CE low to put the device into power-down. This is an
This bit sets the phase detector polarity bit. See Table 10.              asynchronous power-down in that it happens immediately.

CP Three-State                                                       3. Program the function latch (10). Program the R counter
                                                                          latch (00). Program the AB counter latch (01).
This bit controls the CP output pin. With the bit set high, the
CP output is put into three-state. With the bit set low, the CP      4. Bring CE high to take the device out of power-down. The R
output is enabled.                                                        and AB counters now resume counting in close alignment.

INITIALIZATION LATCH                                                 After CE goes high, a duration of 1 s may be required for the
                                                                     prescaler band gap voltage and oscillator input buffer bias to
When C2, C1 = 1, 1, the initialization latch is programmed.          reach steady state.
This is essentially the same as the function latch (programmed
when C2, C1 = 1, 0).                                                 CE can be used to power the device up and down in order to
                                                                     check for channel activity. The input register does not need to
However, when the initialization latch is programmed, an addi-       be reprogrammed each time the device is disabled and enabled
tional internal reset pulse is applied to the R and AB counters.     as long as it has been programmed at least once after VDD was
This pulse ensures that the AB counter is at load point when the     initially applied.
AB counter data is latched, and the device begins counting in
close phase alignment.                                               Counter Reset Method
                                                                     1. Apply VDD.
If the latch is programmed for synchronous power-down (CE
pin high; PD1 bit high; PD2 bit low), the internal pulse also        2. Do a function latch load (10 in 2 LSBs). As part of this,
triggers this power-down. The prescaler reference and the                 load 1 to the F1 bit. This enables the counter reset.
oscillator input buffer are unaffected by the internal reset pulse,
so close phase alignment is maintained when counting resumes.        3. Do an R counter load (00 in 2 LSBs). Do an AB counter
                                                                          load (01 in 2 LSBs). Do a function latch load (10 in 2
When the first AB counter data is latched after initialization, the       LSBs). As part of this, load 0 to the F1 bit. This disables the
internal reset pulse is again activated. However, successive AB           counter reset.
counter loads after this will not trigger the internal reset pulse.
                                                                     This sequence provides the same close alignment as the initiali-
DEVICE PROGRAMMING AFTER INITIAL                                     zation method. It offers direct control over the internal reset.
POWER-UP                                                             Note that counter reset holds the counters at load point and
                                                                     three states the charge pump but does not trigger synchronous
After initial power-up of the device, there are three ways to        power-down. The counter reset method requires an extra
program the device.                                                  function latch load compared to the initialization latch method.

Initialization Latch Method

Apply VDD. Program the initialization latch (11 in 2 LSBs of
input word). Make sure the F1 bit is programmed to 0. Then, do
an R load (00 in 2 LSBs). Then do an AB load (01 in 2 LSBs).

Rev. F | Page 20 of 28
Data Sheet                                                         ADF4110/ADF4111/ADF4112/ADF4113

RESYNCHRONIZING THE PRESCALER OUTPUT                             If the SYNC feature is used on the synthesizer, some care must
                                                                 be taken. At some point, (at certain temperatures and output
Table 7 (the Reference Counter Latch Map) shows two bits,        frequencies), the delay through the prescaler coincides with the
DB22 and DB21, which are labeled DLY and SYNC,                   active edge on RF input; this causes the SYNC feature to break
respectively. These bits affect the operation of the prescaler.  down. It is important to be aware of this when using the SYNC
                                                                 feature. Adding a delay to the RF signal, by programming
With SYNC = 1, the prescaler output is resynchronized with the   DLY = 1, extends the operating frequency and temperature
RF input. This has the effect of reducing jitter due to the      somewhat. Using the SYNC feature also increases the value of
prescaler and can lead to an overall improvement in synthesizer  the AIDD for the device. With a 900 MHz output, the ADF4113
phase noise performance. Typically, a 1 dB to 2 dB               AIDD increases by about 1.3 mA when SYNC is enabled and by
improvement is seen in the ADF4113. The lower bandwidth          an additional 0.3 mA if DLY is enabled.
devices can show an even greater improvement. For example,
the ADF4110 phase noise is typically improved by 3 dB when       All the typical performance plots in this data sheet, except for
SYNC is enabled.                                                 Figure 8, apply for DLY and SYNC = 0, i.e., no resynchroniza-
                                                                 tion or delay enabled.
With DLY = 1, the prescaler output is resynchronized with a
delayed version of the RF input.

Rev. F | Page 21 of 28
ADF4110/ADF4111/ADF4112/ADF4113                                                                        Data Sheet

APPLICATIONS

LOCAL OSCILLATOR FOR GSM BASE STATION TRANSMITTER

Figure 33 shows the ADF4111/ADF4112/ADF4113 being used                    All of these specifications are needed and used to come up with
with a VCO to produce the LO for a GSM base station                       the loop filter component values shown in Figure 33.
transmitter.
                                                                          The loop filter output drives the VCO, which in turn is fed back
The reference input signal is applied to the circuit at FREFIN            to the RF input of the PLL synthesizer. It also drives the RF out-
and, in this case, is terminated in 50 . A typical GSM system             put terminal. A T-circuit configuration provides 50  matching
would have a 13 MHz TCXO driving the reference input with-                between the VCO output, the RF output, and the RFIN terminal
out any 50  termination. In order to have channel spacing of              of the synthesizer.
200 kHz (GSM standard), the reference input must be divided
by 65, using the on-chip reference divider of the ADF4111/                In a PLL system, it is important to know when the system is in
ADF4112/ADF4113.                                                          lock. In Figure 33, this is accomplished by using the MUXOUT
                                                                          signal from the synthesizer. The MUXOUT pin can be pro-
The charge pump output of the ADF4111/ADF4112/ADF4113                     grammed to monitor various internal signals in the synthesizer.
(Pin 2) drives the loop filter. In calculating the loop filter            One of these is the LD or lock-detect signal.
component values, a number of items need to be considered. In
this example, the loop filter was designed so that the overall
phase margin for the system would be 45 degrees. Other PLL
system specifications are

KD = 5 mA
KV = 12 MHz/V
Loop Bandwidth = 20 kHz
FREF = 200 kHz
N = 4500
Extra Reference Spur Attenuation = 10 dB

                                          VDD      VP                                                  RFOUT

                                          7    15  16                                                                 100pF

              1000pF  1000pF  AVDD DVDD VP                                   3.3k           B                                      18
                                                                          5.6k      C VCC                 100pF 18
                                                   CP 2                                                P

FREFIN                        8 REFIN                                                                  18

              511                                           1nF                     620pF VCO190-902T

                                          ADF4111

                                          ADF4112

                                          ADF4113                         8.2nF

                              CE                                  LOCK
                              CLK MUXOUT 14                       DETECT
                              DATA
                              LE                            100pF
        SPI COMPATIBLE SERIAL BUS
                                                 CPGND1 RSETRFINA 6       512
                                                       AGNDRFINB 5
                                                             DGND
                      4.7k
                                                                                                                                                                                                                                                                                                           03496-0-038
                                                            100pF

                                          34 9

                                                                   1TO BE USED WHEN GENERATOR SOURCE IMPEDANCE IS 50.
                                                                   2OPTIONAL MATCHING RESISTOR DEPENDING ON RFOUT FREQUENCY.

                                                                   DECOUPLING CAPACITORS ON AVDD, DVDD, AND VP OF THE ADF411x
                                                                   AND ON THE POSITIVE SUPPLY OF THE VCO190-902T HAVE BEEN
                                                                   OMITTED FROM THE DIAGRAM TO INCREASE CLARITY.

                                               Figure 33. Local Oscillator for GSM Base Station

                                                            Rev. F | Page 22 of 28
Data Sheet                                                               ADF4110/ADF4111/ADF4112/ADF4113

                                                                                                        RFOUT

                                                                                              100pF

                                                                                         VCO  100pF 18  18

            FREFIN                          CP 2                  LOOP
                           2.7k                                  FILTER
                                 8 REFIN                                                 INPUT OUTPUT
                                                                                                                                                18

                                 ADF4111                                                 GND

                                 ADF4112

                                 ADF4113

                                 CE       MUXOUT 14  LOCK
                                 CLK                 DETECT
                                 DATA
                                 LE

                                 1 RSET                   100pF
                                          RFINA 6
                                                                 51
                                          RFINB 5

                                                     100pF

                                   AD5320            POWER SUPPLY CONNECTIONS AND DECOUPLING
                                    12-BIT           CAPACITORS ARE OMITTED FOR CLARITY.
                                 V-OUT DAC

            SPI COMPATIBLE SERIAL BUS                                                                                                               03496-0-039

                                      Figure 34. Driving the RSET Pin with a D/A Converter

USING A D/A CONVERTER TO DRIVE THE RSET PIN                              a tuning range as wide as an octave. For example, cable TV
                                                                         tuners have a total range of about 400 MHz. Figure 36 shows an
A D/A converter can be used to drive the RSET pin of the                 application where the ADF4113 is used to control and program
ADF4110 family, thus increasing the level of control over the            the Micronetics M3500-2235. The loop filter was designed for
charge pump current, ICP. This can be advantageous in wide-              an RF output of 2900 MHz, a loop bandwidth of 40 kHz, a PFD
band applications where the sensitivity of the VCO varies over           frequency of 1 MHz, ICP of 10 mA (2.5 mA synthesizer ICP
the tuning range. To compensate for this, the ICP may be varied          multiplied by the gain factor of 4), VCO KD of 90 MHz/V
to maintain good phase margin and ensure loop stability. See             (sensitivity of the M3500-2235 at an output of 2900 MHz), and
Figure 34.                                                               a phase margin of 45C.

SHUTDOWN CIRCUIT                                                         In narrow-band applications, there is generally a small variation
                                                                         in output frequency (generally less than 10%) and a small
The attached circuit in Figure 35 shows how to shut down both            variation in VCO sensitivity over the range (typically 10% to
the ADF4110 family and the accompanying VCO. The ADG701                  15%). However, in wideband applications, both of these
switch goes closed circuit when a Logic 1 is applied to the IN           parameters have a much greater variation. In Figure 36, for
input. The low cost switch is available in both SOT-23 and               example, there is a -25% and +17% variation in the RF output
MSOP packages.                                                           from the nominal 2.9 GHz. The sensitivity of the VCO can vary
                                                                         from 120 MHz/V at 2750 MHz to 75 MHz/V at 3400 MHz
WIDEBAND PLL                                                             (+33%, -17%). Variations in these parameters change the loop
                                                                         bandwidth. This in turn can affect stability and lock time. By
Many of the wireless applications for synthesizers and VCOs in           changing the programmable ICP, it is possible to get compensa-
PLLs are narrow band in nature. These applications include the           tion for these varying loop conditions and ensure that the loop
various wireless standards like GSM, DSC1800, CDMA, and                  is always operating close to optimal conditions.
WCDMA. In each of these cases, the total tuning range for the
local oscillator is less than 100 MHz. However, there are also
wideband applications for which the local oscillator could have

                                                                 Rev. F | Page 23 of 28
ADF4110/ADF4111/ADF4112/ADF4113                                                                                                                                               Data Sheet

                                        VP                                                                                  S      VDD

                                           POWER-DOWN CONTROL                                                  IN ADG701                            RFOUT
                       VDD

                                                                                                                            D      GND       100pF

                       7                                  15 16 10                                                                      100pF 18 18
                                                                                                                                                             18
                       AVDD DVDD VP CE                                                      LOOP                            VCC
                                                                                           FILTER                             VCO
        FREFIN      8                                              CP 2
                                                                                       51                                   GND
                       REFIN                                       RSET 1

                                                                               4.7k

                       ADF4110
                       ADF4111
                       ADF4112
                       ADF4113

                       CPGND                                                    100pF
                             AGND                                RFINA 6
                                  DGND
                                                                 RFINB 5

                       3 49                                                    100pF

                                                                                       DECOUPLING CAPACITORS AND INTERFACE SIGNALS HAVE                          03496-0-040
                                                                                       BEEN OMITTED FROM THE DIAGRAM TO INCREASE CLARITY.

                                                                   Figure 35. Local Oscillator Shutdown Circuit

                VDD                                          VP                                                   20V                                                             RFOUT
                                                                                                                        3k              12V

                                                                                                   1k                                                             100pF
                                                                                                               AD820
                                                                                                                                        VCC OUT 100pF 18                      18
                                                                                                    130pF
                7         15 16                                                                                                    V_TUNE

FREFIN  1000pF               AVDD DVDD                    VP 2                             3.3k                                                                                  18
           51   1000pF                                     CP                           19nF                                       M3500-2235
                                                                                       680
                           8 REFIN                                  2.8nF                                                               GND
                                                                   4.7k
                                                          RSET 1

                ADF4113

                CE                                                         LOCK
                CLK MUXOUT 14                                              DETECT
                DATA

                LE
        SPI-COMPATIBLE SERIAL BUS
                                      CPGND                             100pF
                                              AGND        RFINA 6
                                                      DGND
                                                          RFINB 5              51

                3      4                                  9        100pF

                                                                            DECOUPLING CAPACITORS ON AVDD, DVDD, VP OF THE ADF4113                                                   03496-0-041
                                                                            AND ON VCC OF THE M3500-2250 HAVE BEEN OMITTED FROM
                                                                            THE DIAGRAM TO AID CLARITY.

                                                                   Figure 36. Wideband Phase-Locked Loop

                                                                                       Rev. F | Page 24 of 28
Data Sheet                                                         ADF4110/ADF4111/ADF4112/ADF4113

DIRECT CONVERSION MODULATOR                                      Typical phase noise performance from this LO is -85 dBc/Hz at
                                                                 a 1 kHz offset.
In some applications, a direct conversion architecture can be
used in base station transmitters. Figure 37 shows the combina-  The LO port of the AD8346 is driven in single-ended fashion.
tion available from ADI to implement this solution.              LOIN is ac-coupled to ground with the 100 pF capacitor; LOIP
                                                                 is driven through the ac coupling capacitor from a 50  source.
The circuit diagram shows the AD9761 being used with the         An LO drive level of between -6 dBm and -12 dBm is required.
AD8346. The use of dual integrated DACs such as the AD9761       The circuit of Figure 37 gives a typical level of -8 dBm.
with specified 0.02 dB and 0.004 dB gain and offset matching
characteristics ensures minimum error contribution (over         The RF output is designed to drive a 50  load but must be ac-
temperature) from this portion of the signal chain.              coupled as shown in Figure 37. If the I and Q inputs are driven
                                                                 in quadrature by 2 V p-p signals, the resulting output power is
The local oscillator (LO) is implemented using the ADF4113. In   around -10 dBm.
this case, the OSC 3B1-13M0 provides the stable 13 MHz
reference frequency. The system is designed for a 200 kHz
channel spacing and an output center frequency of 1960 MHz.
The target application is a WCDMA base station transmitter.

                    REFIO IOUTA           LOW-PASS                IBBP                                100pF
                                            FILTER                IBBN                    VOUT
                                   IOUTB                                                                             RFOUT
                    AD9761                LOW-PASS                QBBP   AD8346
MODULATED           TxDAC                   FILTER
       DIGITAL
          DATA                   QOUTA

                    FS ADJ QOUTB                                  QBBN

                    2k                                            LOIN LOIP

                                 4.7k                             100pF                  100pF

OSC 3B1-13M0        REFIN  RSET               3.3k                                                               18
                                                                                         100pF 18
     TCXO                        CP       3.9k                   VCO190-1960T
                                                   620pF
            SERIAL      ADF4113 910pF                                                                            18
           DIGITAL                         9.1nF
     INTERFACE

                    RFINB RFINA

100pF                            100pF

                                 51                                                                                  03496-0-042

                                    POWER SUPPLY CONNECTIONS AND DECOUPLING CAPACITORS
                                    ARE OMITTED FROM DIAGRAM TO INCREASE CLARITY.

                                      Figure 37. Direct Conversion Transmitter Solution

                                          Rev. F | Page 25 of 28
ADF4110/ADF4111/ADF4112/ADF4113                                                                              Data Sheet

INTERFACING                                                        ADSP-2181 Interface

The ADF4110 family has a simple SPI compatible serial inter-      Figure 39 shows the interface between the ADF4110 family and
face for writing to the device. SCLK, SDATA, and LE control the    the ADSP-21xx digital signal processor. The ADF4110 family
data transfer. When latch enable (LE) goes high, the 24 bits that  needs a 24-bit serial word for each latch write. The easiest way
have been clocked into the input register on each rising edge of   to accomplish this using the ADSP-21xx family is to use the
SCLK get transferred to the appropriate latch. See Figure 2 for    auto buffered transmit mode of operation with alternate
the timing diagram and Table 5 for the latch truth table.          framing. This provides a means for transmitting an entire block
                                                                   of serial data before an interrupt is generated.
The maximum allowable serial clock rate is 20 MHz. This
means that the maximum update rate possible for the device is                                   SCLK  SCLK
833 kHz, or one update every 1.2 s. This is certainly more than
adequate for systems that have typical lock times in the                             ADSP-21xx  DT    SDATA
hundreds of microseconds.                                                                             LE
                                                                                                TFS   CE     ADF4110
ADuC812 Interface                                                                                            ADF4111
                                                                                     I/O FLAGS               ADF4112
Figure 38 shows the interface between the ADF4110 family and                                                 ADF4113
the ADuC812 MicroConverter. Since the ADuC812 is based
on an 8051 core, this interface can be used with any 8051 based                                       MUXOUT                           03496-0-044
microcontroller. The MicroConverter is set up for SPI master                                          (LOCK DETECT)
mode with CPHA = 0. To initiate the operation, the I/O port
driving LE is brought low. Each latch of the ADF4110 family                          Figure 39. ADSP-21xx to ADF4110 Family Interface
needs a 24-bit word. This is accomplished by writing three 8-bit
bytes from the MicroConverter to the device. When the third        Set up the word length for 8 bits and use three memory
byte has been written, the LE input should be brought high to      locations for each 24-bit word. To program each 24-bit latch,
complete the transfer.                                             store the three 8-bit bytes, enable the auto buffered mode, and
                                                                   then write to the transmit register of the DSP. This last opera-
When power is first applied to the ADF4110 family, three writes    tion initiates the autobuffer transfer.
are needed (one each to the R counter latch, N counter latch,
and initialization latch) for the output to become active.         PCB DESIGN GUIDELINES FOR CHIP SCALE
                                                                   PACKAGE
I/O port lines on the ADuC812 are also used to control power-
down (CE input), and to detect lock (MUXOUT configured as          The lands on the chip scale package (CP-20) are rectangular.
lock detect and polled by the port input).                         The printed circuit board pad for these should be 0.1 mm
                                                                   longer than the package land length and 0.05 mm wider than
When the ADuC812 is operating in the mode described above,         the package land width. The land should be centered on the
the maximum SCLOCK rate of the ADuC812 is 4 MHz. This              pad. This ensures that the solder joint size is maximized.
means that the maximum rate at which the output frequency
can be changed is 166 kHz.                                         The bottom of the chip scale package has a central thermal pad.
                                                                   The thermal pad on the printed circuit board should be at least
         SCLOCK  SCLK                                              as large as this exposed pad. On the printed circuit board, there
                                                                   should be a clearance of at least 0.25 mm between the thermal
ADuC812  MOSI    SDATA                                             pad and the inner edges of the pad pattern. This ensures that
                 LE                                                shorting is avoided.
I/O PORTS        CE     ADF4110
                        ADF4111                                    Thermal vias may be used on the printed circuit board thermal
                        ADF4112                                    pad to improve thermal performance of the package. If vias are
                        ADF4113                                    used, they should be incorporated in the thermal pad at 1.2 mm
                                                                   pitch grid. The via diameter should be between 0.3 mm and
                 MUXOUT                         03496-0-043        0.33 mm, and the via barrel should be plated with 1 oz. copper
                 (LOCK DETECT)                                     to plug the via.

Figure 38. ADuC812 to ADF4110 Family Interface                     The user should connect the printed circuit board thermal pad
                                                                   to AGND.

                                                             Rev. F | Page 26 of 28
Data Sheet                                                                                                                      ADF4110/ADF4111/ADF4112/ADF4113

OUTLINE DIMENSIONS                                                           4.10                                           0.30                 PIN 1
                                                                             4.00 SQ                                        0.25                 INDICATOR
                                                             PIN 1           3.90                                           0.18
                                                    INDICATOR                                                                                         2.30
                                                                           TOP VIEW                      0.50             16             20           2.10 SQ
                                                             0.80                                        BSC            15                    1       2.00
                                                             0.75
                                                             0.70                                                               EXPOSED
                                                    SEATING                                                                        PAD
                                                       PLANE
                                                                                                                        11                  5

                                                                                                         0.65               10           6       0.20 MIN
                                                                                                         0.60
                                                                                                                            BOTTOM VIEW

                                                                                                         0.55

                                                                                                         0.05 MAX                     FOR PROPER CONNECTION OF
                                                                                                                                      THE EXPOSED PAD, REFER TO
                                                                                                         0.02 NOM                     THE PIN CONFIGURATION AND
                                                                                                            COPLANARITY               FUNCTION DESCRIPTIONS
                                                                                                                    0.08              SECTION OF THIS DATA SHEET.

                                                                                                      0.20 REF                                                     08-16-2010-B

                                                                                  COMPLIANT TO JEDEC STANDARDS MO-220-WGGD-1.

                                                                          Figure 40. 20-Lead Lead Frame Chip Scale Package [LFCSP_WQ]
                                                                                       4 mm 4 mm Body, Very Very Thin Quad
                                                                                                          (CP-20-6)
                                                                                            Dimensions shown in millimeters

                                                                                      5.10
                                                                                      5.00
                                                                                      4.90

                                                                           16                      9

                                                                    4.50                                6.40
                                                                    4.40                                BSC
                                                                    4.30
                                                                                                   8
                                                                                   1

                                                                    PIN 1

                                                                                                   1.20

                                                                    0.15                           MAX
                                                                                                                  0.20
                                                                    0.05
                                                                                                                0.09                             0.75

                                                                                            0.30                                  8             0.60

                                                                          0.65              0.19 SEATING                          0             0.45
                                                                          BSC                         PLANE

                                                                                      COPLANARITY

                                                                                      0.10

                                                                                      COMPLIANT TO JEDEC STANDARDS MO-153-AB

                                                                          Figure 41. 16-Lead Thin Shrink Small Outline Package [TSSOP]
                                                                                                          (RU-16)

                                                                                           Dimensions shown in millimeters

                                                                                                   Rev. F | Page 27 of 28
ADF4110/ADF4111/ADF4112/ADF4113                                                                                                            Data Sheet

ORDERING GUIDE     Temperature Range                                                    Package Description                                Package Option2
                   40C to +85C                                                       20-Lead Frame Chip Scale Package [LFCSP_WQ]        CP-20-6
Model1             40C to +85C                                                       20-Lead Frame Chip Scale Package [LFCSP_WQ]        CP-20-6
ADF4110BCPZ        40C to +85C                                                       20-Lead Frame Chip Scale Package [LFCSP_WQ]        CP-20-6
ADF4110BCPZ-RL     40C to +85C                                                       16-Lead Thin Shrink Small Outline Package [TSSOP]  RU-16
ADF4110BCPZ-RL7    40C to +85C                                                       16-Lead Thin Shrink Small Outline Package [TSSOP]  RU-16
ADF4110BRU         -40C to +85C                                                       16-Lead Thin Shrink Small Outline Package [TSSOP]  RU-16
ADF4110BRU-REEL    40C to +85C                                                       16-Lead Thin Shrink Small Outline Package [TSSOP]  RU-16
ADF4110BRU-REEL7   40C to +85C                                                       16-Lead Thin Shrink Small Outline Package [TSSOP]  RU-16
ADF4110BRUZ        40C to +85C                                                       16-Lead Thin Shrink Small Outline Package [TSSOP]  RU-16
ADF4110BRUZ-RL     40C to +85C                                                       20-Lead Frame Chip Scale Package [LFCSP_WQ]        CP-20-6
ADF4110BRUZ-RL7    40C to +85C                                                       20-Lead Frame Chip Scale Package [LFCSP_WQ]        CP-20-6
ADF4111BCPZ        40C to +85C                                                       20-Lead Frame Chip Scale Package [LFCSP_WQ]        CP-20-6
ADF4111BCPZ-RL     40C to +85C                                                       16-Lead Thin Shrink Small Outline Package [TSSOP]  RU-16
ADF4111BCPZ-RL7    40C to +85C                                                       16-Lead Thin Shrink Small Outline Package [TSSOP]  RU-16
ADF4111BRU         40C to +85C                                                       16-Lead Thin Shrink Small Outline Package [TSSOP]  RU-16
ADF4111BRUZ        40C to +85C                                                       16-Lead Thin Shrink Small Outline Package [TSSOP]  RU-16
ADF4111BRUZ-RL     40C to +85C                                                       20-Lead Frame Chip Scale Package [LFCSP_WQ]        CP-20-6
ADF4111BRUZ-RL7    40C to +85C                                                       20-Lead Frame Chip Scale Package [LFCSP_WQ]        CP-20-6
ADF4112BCPZ        40C to +85C                                                       20-Lead Frame Chip Scale Package [LFCSP_WQ]        CP-20-6
ADF4112BCPZ-RL     40C to +85C                                                       16-Lead Thin Shrink Small Outline Package [TSSOP]  RU-16
ADF4112BCPZ-RL7    40C to +85C                                                       16-Lead Thin Shrink Small Outline Package [TSSOP]  RU-16
ADF4112BRU         40C to +85C                                                       16-Lead Thin Shrink Small Outline Package [TSSOP]  RU-16
ADF4112BRU-REEL7   40C to +85C                                                       16-Lead Thin Shrink Small Outline Package [TSSOP]  RU-16
ADF4112BRUZ        40C to +85C                                                       16-Lead Thin Shrink Small Outline Package [TSSOP]  RU-16
ADF4112BRUZ-REEL   40C to +85C                                                       20-Lead Frame Chip Scale Package [LFCSP_WQ]        CP-20-6
ADF4112BRUZ-REEL7  40C to +85C                                                       20-Lead Frame Chip Scale Package [LFCSP_WQ]        CP-20-6
ADF4113BCPZ        40C to +85C                                                       20-Lead Frame Chip Scale Package [LFCSP_WQ]        CP-20-6
ADF4113BCPZ-RL     40C to +85C                                                       16-Lead Thin Shrink Small Outline Package [TSSOP]  RU-16
ADF4113BCPZ-RL7    40C to +85C                                                       16-Lead Thin Shrink Small Outline Package [TSSOP]  RU-16
ADF4113BRU         40C to +85C                                                       16-Lead Thin Shrink Small Outline Package [TSSOP]  RU-16
ADF4113BRU-REEL7   40C to +85C                                                       16-Lead Thin Shrink Small Outline Package [TSSOP]  RU-16
ADF4113BRUZ        40C to +85C                                                       16-Lead Thin Shrink Small Outline Package [TSSOP]  RU-16
ADF4113BRUZ-REEL   40C to +85C                                                       DIE
ADF4113BRUZ-REEL7                                                                       Evaluation Board
ADF4113BCHIPS                                                                           Evaluation Board
EVAL-ADF4113EBZ1                                                                        Evaluation Board
EVAL-ADF4113EBZ2
EV-ADF411XSD1Z

1 Z = RoHS Compliant Part.
2 CP-20-6 package was formerly CP-20-1 package.

Purchase of licensed I2C components of Analog Devices or one of its sublicensed Associated Companies conveys a license for the purchaser under the Philips I2C Patent
Rights to use these components in an I2C system, provided that the system conforms to the I2C Standard Specification as defined by Philips.

2013 Analog Devices, Inc. All rights reserved. Trademarks and
registered trademarks are the property of their respective owners.

                                                                      D03496-0-1/13(F)

                                                                                        Rev. F | Page 28 of 28
This datasheet has been downloaded from:
            datasheet.eeworld.com.cn

                 Free Download
           Daily Updated Database
      100% Free Datasheet Search Site
  100% Free IC Replacement Search Site
     Convenient Electronic Dictionary

               Fast Search System
             www.EEworld.com.cn

                                                 All Datasheets Cannot Be Modified Without Permission
                                                                Copyright Each Manufacturing Company
小广播

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 大学堂 TI培训 Datasheet 电子工程

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved