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ADE7169ASTZF16

器件型号:ADE7169ASTZF16
器件类别:半导体    嵌入式处理器和控制器   
厂商名称:ADI [Analog Devices Inc]
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器件描述

Metering Systems on a Chip - SoC SGL-Phase IC w/ 8052 MCU RTC u0026 LCD Dvr

参数
产品属性属性值
产品种类:
Product Category:
Metering Systems on a Chip - SoC
制造商:
Manufacturer:
Analog Devices Inc.
RoHS:YES
安装风格:
Mounting Style:
SMD/SMT
封装 / 箱体:
Package / Case:
LQFP-64
系列:
Series:
ADE7169
Core:8052
Data Bus Width:8 bit
Maximum Clock Frequency:4 MHz
Program Memory Size:16 kB
Data RAM Size:512 B
ADC Resolution:8 bit
Number of I/Os:20 I/O
工作电源电压:
Operating Supply Voltage:
3.3 V
最大工作温度:
Maximum Operating Temperature:
+ 85 C
封装:
Packaging:
Tray
商标:
Brand:
Analog Devices
Data RAM Type:RAM
Development Kit:EVAL-ADE7169EBZ-2
高度:
Height:
1.6 mm
接口类型:
Interface Type:
I2C, SPI, UART
长度:
Length:
10.2 mm
最小工作温度:
Minimum Operating Temperature:
- 40 C
Moisture Sensitive:Yes
Number of Timers/Counters:3 x 16 bit
Processor Series:8052
Program Memory Type:Flash
工厂包装数量:
Factory Pack Quantity:
160
宽度:
Width:
10.2 mm
单位重量:
Unit Weight:
0.012088 oz

ADE7169ASTZF16器件文档内容

                                                                                   Single-Phase Energy Measurement IC

                                                                                   with 8052 MCU, RTC, and LCD Driver

Data Sheet                                                                         ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

GENERAL FEATURES                                                                                           MICROPROCESSOR FEATURES

Wide supply voltage operation: 2.4 V to 3.7 V                                                              8052-based core

Internal bipolar switch between regulated and battery inputs                                               Single-cycle 4 MIPS 8052 core

Ultralow power operation with power saving modes (PSM)                                                     8052-compatible instruction set

Full operation: 4 mA to 1.6 mA (PLL clock dependent)                                                       32.768 kHz external crystal with on-chip PLL

Battery mode: 3.2 mA to 400 µA (PLL clock dependent)                                                       2 external interrupt sources

Sleep mode                                                                                                 External reset pin

     Real-time clock (RTC) mode: 1.5 µA                                                                    Low power battery mode

     RTC and LCD mode: 38 µA (LCD charge pump enabled)                                                     Wake up from input/output (I/O), temperature change1,

Reference: 1.2 V ± 0.1% (10 ppm/°C drift)                                                                  alarm, and universal asynchronous receiver/transmitter

64-lead RoHS package option                                                                                (UART)

Low profile quad flat package (LQFP)                                                                       LCD driver operation

Operating temperature range: −40°C to +85°C                                                                Temperature measurement

ENERGY MEASUREMENT FEATURES                                                                                Real-time clock (RTC)

                                                                                                           Counter for seconds, minutes, and hours

Proprietary analog-to-digital converters (ADCs) and digital                                                Automatic battery switchover for RTC backup

signal processing (DSP) provide high accuracy active                                                       Operation down to 2.4 V

(watt), reactive (var), and apparent energy (volt ampere                                                   Ultralow battery supply current: 1.5 µA

(VA)) measurement                                                                                          Selectable output frequency: 1 Hz to 16 kHz

<0.1% error on active energy over a dynamic range of                                                       Embedded digital crystal frequency compensation for

     1000 to 1 at 25°C                                                                                     calibration and temperature variation of 2 ppm resolution

<0.5% error on reactive energy over a dynamic range of                                                     Integrated LCD driver

     1000 to 1 at 25°C (ADE7169 and ADE7569 only)                                                          108-segment driver for the ADE7566/ADE7569 and

<0.5% error on root mean square (rms) measurements                                                         104-segment driver for the ADE7116/ADE7166/ADE7169

     over a dynamic range of 500 to 1 for current (Irms) and                                               2×, 3×, or 4× multiplexing

     100 to 1 for voltage (Vrms) at 25°C                                                                   LCD voltages generated internally1 or with external resistors

Supports IEC 62053-21, IEC 62053-22, and IEC 62053-23;                                                     Internal adjustable drive voltages up to 5 V independent

     EN 50470-3 Class A, Class B, and Class C; and ANSI C12-16                                             of power supply level1

Differential input with programmable gain amplifiers (PGAs)                                                On-chip peripherals

supports shunts, current transformers, and di/dt current                                                   UART interface

sensors (ADE7169 and ADE7569 only)                                                                         SPI or I2C

2 current inputs for antitamper detection in the ADE7116/                                                  Watchdog timer

ADE7166/ADE7169                                                                                            Power supply management with user selectable levels

High frequency outputs proportional to Irms, active, reactive,                                             Memory: 16 kB flash memory, 512 bytes RAM

or apparent power (AP)                                                                                     Development tools

Table 1. Features Available on Each Device                                                                 Single pin emulation

Feature               Part No.                                                                             IDE based assembly and C-source debugging

Antitamper            ADE7116, ADE7166, ADE7169                                                            1 Not available in the ADE7116.

Watt, VA, Irms, Vrms  ADE7116, ADE7166, ADE7169, ADE7566,

                      ADE7569

Var                   ADE7169, ADE7569

di/dt Sensor          ADE7169, ADE7569

Rev. C                                         Document Feedback

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ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                Data Sheet

TABLE OF CONTENTS

General Features ............................................................................... 1     Fault Detection ........................................................................... 55

Energy Measurement Features........................................................ 1                  di/dt Current Sensor and Digital Integrator for the

Microprocessor Features.................................................................. 1            ADE7169/ADE7569 ................................................................... 56

Revision History ............................................................................... 3     Power Quality Measurements................................................... 58

General Description ......................................................................... 4        Phase Compensation ................................................................. 60

Functional Block Diagrams............................................................. 4               RMS Calculation ........................................................................ 60

Specifications..................................................................................... 6  Active Power Calculation .......................................................... 63

Energy Metering ........................................................................... 6          Active Energy Calculation ........................................................ 65

Analog Peripherals ....................................................................... 7           Reactive Power Calculation (ADE7169/ADE7569) ............... 68

Digital Interface ............................................................................ 8       Reactive Energy Calculation (ADE7169/ADE7569).............. 69

Timing Specifications ................................................................ 10              Apparent Power Calculation..................................................... 73

Absolute Maximum Ratings.......................................................... 15                  Apparent Energy Calculation ................................................... 74

Thermal Resistance .................................................................... 15             Ampere Hour Accumulation .................................................... 75

ESD Caution................................................................................ 15         Energy to Frequency Conversion............................................. 76

Pin Configurations and Function Descriptions ......................... 16                              Energy Register Scaling ............................................................. 77

Typical Performance Characteristics ........................................... 22                     Energy Measurement Interrupts .............................................. 77

Performance Curves for the ADE7169 and ADE7569 Only. 25                                                Temperature, Battery, and Supply Voltage Measurements........ 78

Terminology .................................................................................... 26    Temperature Measurement ....................................................... 80

Special Function Register (SFR) Mapping .................................. 27                          Battery Measurement................................................................. 80

Power Management........................................................................ 30            External Voltage Measurement ................................................ 81

Power Management Register Details ....................................... 30                           8052 MCU Core Architecture....................................................... 83

Power Supply Architecture........................................................ 33                   MCU Registers............................................................................ 83

Battery Switchover...................................................................... 33            Basic 8052 Registers ................................................................... 85

Power Supply Management (PSM) Interrupt ......................... 34                                   Standard 8052 SFRs.................................................................... 86

Using the Power Supply Features ............................................. 36                       Memory Overview ..................................................................... 86

Operating Modes ............................................................................ 38        Addressing Modes...................................................................... 87

PSM0 (Normal Mode) ............................................................... 38                  Instruction Set ............................................................................ 89

PSM1 (Battery Mode) ................................................................ 38                Read-Modify-Write Instructions ............................................. 91

PSM2 (Sleep Mode).................................................................... 38               Instructions That Affect Flags .................................................. 91

3.3 V Peripherals and Wake-Up Events................................... 39                             Dual Data Pointers ......................................................................... 93

Transitioning Between Operating Modes ............................... 40                               Interrupt System ............................................................................. 94

Using the Power Management Features .................................. 40                              Standard 8052 Interrupt Architecture ..................................... 94

Energy Measurement ..................................................................... 41            Interrupt Architecture ............................................................... 94

Access to Energy Measurement SFRs ...................................... 41                            Interrupt Registers...................................................................... 94

Access to Internal Energy Measurement Registers................ 41                                     Interrupt Priority........................................................................ 95

Energy Measurement Registers ................................................ 44                       Interrupt Flags ............................................................................ 96

Energy Measurement Internal Register Details ..................... 45                                  Interrupt Vectors ........................................................................ 98

Interrupt Status/Enable SFRs .................................................... 48                   Interrupt Latency........................................................................ 98

Analog Inputs.............................................................................. 50         Context Saving............................................................................ 98

Analog-to-Digital Conversion.................................................. 51                      Watchdog Timer ............................................................................. 99

                   Rev. C | Page 2 of 152
Data Sheet                                                                                               ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

Writing to the Watchdog Timer SFR (WDCON,                                                                RTC Interrupts ..........................................................................125

Address 0xC0) .......................................................................... 100             RTC Calibration ........................................................................126

Watchdog Timer Interrupt...................................................... 100                       UART Serial Interface...................................................................127

LCD Driver ................................................................................... 101       UART SFRs ................................................................................127

LCD Registers ........................................................................... 101            UART Operation Modes ..........................................................130

LCD Setup ................................................................................. 104          UART Baud Rate Generation ..................................................131

LCD Timing and Waveforms ................................................. 104                           UART Additional Features ......................................................133

Blink Mode................................................................................ 105           Serial Peripheral Interface (SPI)..................................................134

Display Element Control......................................................... 105                     SPI Registers ..............................................................................134

Voltage Generation .................................................................. 106                SPI Pins.......................................................................................137

LCD External Circuitry........................................................... 107                    SPI Master Operating Modes ..................................................138

LCD Function in PSM2 Mode ............................................... 107                            SPI Interrupt and Status Flags .................................................139

Flash Memory ............................................................................... 109         I2C-Compatible Interface .............................................................140

Flash Memory Overview......................................................... 109                       Serial Clock Generation ...........................................................140

Flash Memory Organization................................................... 110                         Slave Addresses..........................................................................140

Using the Flash Memory ......................................................... 110                     I2C Registers...............................................................................140

Protecting the Flash Memory ................................................. 114                        Read and Write Operations .....................................................141

In Circuit Programming ......................................................... 115                     I2C Receive and Transmit FIFOs.............................................142

Timers ............................................................................................ 116  I/O Ports .........................................................................................143

Timer Registers......................................................................... 116             Parallel I/O.................................................................................143

Timer 0 and Timer 1................................................................ 118                  I/O Registers ..............................................................................144

Timer 2 ...................................................................................... 119       Port 0...........................................................................................147

Phase-Locked Loop (PLL) .......................................................... 121                   Port 1...........................................................................................147

PLL Registers ............................................................................ 121           Port 2...........................................................................................147

Real-Time Clock (RTC) .............................................................. 122                 Determining the Version of the Device .....................................148

RTC SFRs .................................................................................. 122          Outline Dimensions......................................................................149

Read and Write Operations .................................................... 125                       Ordering Guide .........................................................................149

RTC Modes ............................................................................... 125

REVISION HISTORY

10/15—Rev. B to Rev. C                                                                                   12/07—Rev. 0 to Rev. A

Deleted ADE7156 and 64-Lead LFCSP_VQ Package ... Universal                                               Added ADE7166/ADE7169.............................................. Universal

Changes to Figure 46 ......................................................................53            Changes to Table 1 ............................................................................ 1

Updated Outline Dimensions......................................................150                      Changes to Ordering Guide.........................................................144

Changes to Ordering Guide.........................................................151

                                                                                                         11/07—Revision 0: Initial Version

11/08—Rev. A to Rev. B

Added ADE7116/ADE7156 .............................................. Universal

Changes to Table 1 ............................................................................1

Added Figure 2 ..................................................................................5

Changes to Table 13 ........................................................................16

Added Figure 10 and Table 14; Renumbered Sequentially........19

Added Exposed Pad Notation to Outline Dimensions ............148

Changes to Ordering Guide.........................................................149

                                           Rev. C | Page 3 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                                                                                                                                                                                                                                                     Data Sheet

GENERAL DESCRIPTION

The ADE7116/ADE7166/ADE7169/ADE7566/ADE75691                                                                                                    The microprocessor functionality includes a single cycle 8052

integrate the Analog Devices, Inc., energy (ADE) metering IC                                                                                    core, a real-time clock with a power supply backup pin, an SPI

analog front end and fixed function DSP solution with an                                                                                        or I2C interface, and a UART interface. The ready to use infor-

enhanced 8052 MCU core, an RTC, an LCD driver, and all the                                                                                      mation from the ADE core reduces the program memory size

peripherals to make an electronic energy meter with an LCD                                                                                      requirement, making it easy to integrate complicated design

display in a single device.                                                                                                                     into 16 kB of flash memory.

The ADE measurement core includes active, reactive, and apparent                                                                                The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 also

energy calculations, as well as voltage and current rms measure-                                                                                include a 108-/104-segment LCD driver. In the ADE7166/

ments. This information is accessible for energy billing by using                                                                               ADE7169/ADE7566/ADE7569, this driver generates voltages

the built in energy scalars. Many power line supervisory features                                                                               capable of driving LCDs up to 5 V.

such as SAG, peak, and zero crossing are included in the energy

measurement DSP to simplify energy meter design.                                                                                                1 Patents pending.

                                                                     FUNCTIONAL                                     BLOCK DIAGRAMS

                                    REFIN/OUT  CF1  CF2          SS  SCLK   MISO  MOSI/SDATA  T0     T1  T2  T2EX   P0.0 (BCTRL/INT1/P0.0)  P0.1/FP19  P0.2/CF1/RTCCAL  P0.3/CF2  P0.4/MOSI/SDATA  P0.5/MISO  P0.6/SCLK/T0  P0.7/SS/T1       P1.0/RxD  P1.1/TxD  P1.2/FP25  P1.3/T2EX/FP24  P1.4/T2/FP23  P1.5/FP22  P1.6/FP21  P1.7/FP20

                                    57         43   42           38  39     40    41          39     38  7   6      45                      11         43               42        41               40         39            38               37        36        5          6               7             8          9          10

                                                                                                                                                                                                                                                                                                                                                 12   P2.0/FP18

                                                                                                                                                                                                                                                                                                                                                 13   P2.1/FP17

                                                                     SPI/I2C                  3 × 16-BIT                                                                                                      ADE7566/ADE7569                                                                                                                    14   P2.2/FP16

                                                                     SERIAL                   COUNTER                                                                                                                                                                                                                                            44   P2.3 (SDEN/P2.3)

             1.20V                                               INTERFACE                           TIMERS                                                                                                                                                                                                                                      16   LCDVP2

             REF                                                                                                                                                                                                                                                                                                                                      LCDVA

                                                                                                                                                                                                                                                                                                                                                 18

          +                                                                                                                                                                                                                                                      3V/5V LCD                                                                       17   LCDVB

IP    52  PGA1                      ADC                                                                                                                                                                                                                CHARGE PUMP

IN    53  –                                                                                                                                                                                                                                                                                                                                      15   LCDVC

                                                                                                                                                                                                                                                                                                                                                 4    COM0

                                                    ENERGY                                                                                                                                                                                                                                                                                       ...  ...

          +                                    MEASUREMENT                                                                                                                                                                                             108-SEGMENT                                                                               1    COM3

VP    49  PGA2                      ADC                     DSP

VN    50  –                                                                                                                                                                                                                                            LCD DRIVER                                                                                35   FP0

                                                                                                                                                                                                                                                                                                                                                 ...  ...

                                                                                                                    SINGLE                                                                                                                                                                                                                       20   FP15

                                                                 PROGRAM MEMORY                                     CYCLE                                                                                                                                                                                                                        14   FP16

DGND  63                                                         16kB FLASH                                         8052                                                          WATCHDOG                                                                                                                                                            FP17

                                                                                                                    MCU                                                                            TIMER                                                                                                                                         13

                                                                           USER RAM                                                                                                                                                                                                                                                              12   FP18

AGND  54                                                                   256 BYTES                                                                                                                                                                                                                                                                  FP19

          TEMP                      TEMP                                                                                                                                                                                                                                                                                                         11

          SENSOR                    ADC                               USER XRAM                                                                                                                                                                                                                                                                  10   FP20

                                                                           256 BYTES                                                                                    DOWNLOADER                                                                                                                                                               9    FP21

VBAT  58     BATTERY                                                                                                                                                        DEBUGGER                                                                                                                                                             8    FP22

                             ADC

                                                                 VDCIN                                                                                                                                                                                                                      PLL                                                  7    FP23

                                                                 ADC                                                       EMULATOR                                                                                                                                                                                                              6    FP24

                             POWER SUPPLY                                                            POR            1-PIN                                                                                     UART

                             CONTROL AND                                                                                                               UART                                                   SERIAL                                                                                                                             5    FP25

                             MONITORING                                                                                                                TIMER                                                  PORT                                     RTC                                  OSC                                                  55   FP26

                                                                     LDO                      LDO

                                                                                                                                                                                                                                                                                                                                                 1    FP27

                                                                                                                                                                                                                                                                                                                                                 2    FP28

                             64     60                  61           62                       59             56     51                                 44                                                     36                        37                                     47                         46                    48         45

                             VDCIN      VDD              VSWOUT      VINTD                    VINTA          RESET  EA                                 SDEN                                                   TxD                       RxD                                                 XTAL1         XTAL2                 INT0       INT1                  06353-001

                                                                 Figure 1. ADE7566/ADE7569 Functional Block Diagram

                                                                                                     Rev. C | Page 4 of 152
Data  Sheet                                                                                       ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

                             REFIN/OUT  CF1  CF2          SS  SCLK   MISO  MOSI/SDATA  T0     T1  T2  T2EX   P0.0 (BCTRL/INT1/P0.0)  P0.1/FP19  P0.2/CF1/RTCCAL  P0.3/CF2  P0.4/MOSI/SDATA  P0.5/MISO  P0.6/SCLK/T0  P0.7/SS/T1       P1.0/RxD  P1.1/TxD  P1.2/FP25  P1.3/T2EX/FP24  P1.4/T2/FP23  P1.5/FP22  P1.6/FP21  P1.7/FP20

                             57         43   42           38  39     40    41          39     38  7   6      45                      11         43               42        41               40         39            38               37        36        5          6               7             8          9          10

                                                                                                                                                                                                                                                                                                                                          12   P2.0/FP18

                   1.20V                                                                                                                                                                                                                                                                                                                  13   P2.1/FP17

                   REF                                        SPI/I2C                  3 × 16-BIT                                                                                                                                                                                                                                         14   P2.2/FP16

                                                              SERIAL                   COUNTER                                                  ADE7116/ADE7166/ADE7169                                                                                                                                                                        P2.3 (SDEN/P2.3)

                                                          INTERFACE                           TIMERS                                                                                                                                                                                                                                      44

                                                                                                                                                                                                                                                                                                                                          19   LCDVP1

                +                                                                                                                                                                                                                                                                                                                         16   LCDVP2

      IPA   52  PGA1         ADC                                                                                                                                                                                                                                                                                                          18   LCDVA

      IN    53  –                                                                                                                                                                                                                                         3V/5V LCD                                                                       17   LCDVB

                                                                                                                                                                                                                                                CHARGE PUMP

                –                            ENERGY                                                                                                                                                                                                                                                                                       15   LCDVC

      IPB       PGA1         ADC        MEASUREMENT                                                                                                                                                                                                                                                                                       4    COM0

            55  +                                    DSP                                                                                                                                                                                                                                                                                  ...  ...

      VP        +                                                                                                                                                                                                                               104-SEGMENT                                                                               1    COM3

            49               ADC                                                                                                                                                                                                                LCD DRIVER                                                                                     FP0

                PGA2                                                                                                                                                                                                                                                                                                                      35

      VN    50  –                                                                                            SINGLE                                                                                                                                                                                                                       ...  ...

                                                          PROGRAM MEMORY                                     CYCLE                                                         WATCHDOG                                                                                                                                                       20   FP15

                                                          16kB FLASH                                         8052                                                                           TIMER                                                                                                                                              FP16

      DGND  63                                                                                               MCU                                                                                                                                                                                                                          14

                                                                    USER RAM                                                                                                                                                                                                                                                              13   FP17

      AGND  54  TEMP         TEMP                                   256 BYTES                                                                                                                                                                                                                                                             12   FP18

                SENSOR       ADC                               USER XRAM                                                                                                                                                                                                                                                                  11   FP19

                                                                    256 BYTES                                                                                    DOWNLOADER                                                                                                                                                               10   FP20

      VBAT  58     BATTERY                                                                                                                                           DEBUGGER                                                                                                                                                             9    FP21

                   ADC

                                                          VDCIN                                                                                                                                                                                                                      PLL                                                  8    FP22

                                                          ADC                                                       EMULATOR                                                                                                                                                                                                                   FP23

                      POWER SUPPLY                                                            POR                                                                                                      UART                                                                                                                               7

                      CONTROL AND                                                                            1-PIN                              UART                                                   SERIAL                                                                                                                             6    FP24

                          MONITORING                                                                                                            TIMER                                                  PORT                                     RTC                                  OSC

                                                              LDO                      LDO                                                                                                                                                                                                                                                5    FP25

                                                                                                                                                                                                                                                                                                                                          1    FP27

                                                                                                                                                                                                                                                                                                                                          2    FP28

                      64     60                  61           62                       59             56     51                                 44                                                     36                        37                                     47                         46                    48         45

                      VDCIN      VDD              VSWOUT      VINTD                    VINTA          RESET  EA                                 SDEN                                                   TxD                       RxD                                                 XTAL1         XTAL2                 INT0       INT1                  06353-119

                                                  Figure 2. ADE7116/ADE7166/ADE7169                                                             Functional Block Diagram

                                                                                              Rev. C | Page 5 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                            Data Sheet

SPECIFICATIONS

VDD = 3.3 V ± 5%, AGND = DGND = 0 V, on-chip reference XTALx = 32.768 kHz, TMIN to TMAX = −40°C to +85°C, unless otherwise noted.

ENERGY METERING

Table 2.

Parameter                                                    Min  Typ    Max   Unit             Test Conditions/Comments

MEASUREMENT ACCURACY1

Phase Error Between Channels2

PF = 0.8 Capacitive                                               ±0.05        Degrees          Phase lead: 37°

PF = 0.5 Inductive                                                ±0.05        Degrees          Phase lag: 60°

Active Energy Measurement Error2                                  0.1          % of reading     Over a dynamic range of 1000 to 1 at 25°C

AC Power Supply Rejection2                                                                      VDD = 3.3 V + 100 mV rms/120 Hz

Output Frequency Variation                                        0.01         %                IPx = VP = ±100 mV rms

DC Power Supply Rejection2                                                                      VDD = 3.3 V ± 117 mV dc

Output Frequency Variation                                        0.01         %

Active Energy Measurement Bandwidth1                              8            kHz

Reactive Energy Measurement Error2, 3                             0.5          % of reading     Over a dynamic range of 1000 to 1 at 25°C

Vrms Measurement Error2                                           0.5          % of reading     Over a dynamic range of 100 to 1 at 25°C

Vrms Measurement Bandwidth1                                       3.9          kHz

Irms Measurement Error2                                           0.5          % of reading     Over a dynamic range of 500 to 1 at 25°C

Irms Measurement Bandwidth1                                       3.9          kHz

ANALOG INPUTS

Maximum Signal Levels                                                    ±400  mV peak          VP − VN differential input

ADE7566/ADE7569                                                          ±400  mV peak          IP − IN differential input

ADE7116/ADE7166/ADE7169                                                  ±250  mV peak          IPA − IN and IPB − IN differential inputs

Input Impedance (DC)                                              770          kΩ

ADC Offset Error2                                                 ±10          mV               PGA1 = PGA2 = 1

                                                                  ±1           mV               PGA1 = 16

Gain Error2

Current Channel                                                   ±3           %                IPA = IPB = 0.4 V dc or IP = 0.4 V dc

Voltage Channel                                                   ±3     +3    %                VP − VN = 0.4 V dc

Gain Error Match                                                  ±0.2         %

CF1 AND CF2 PULSE OUTPUT

Maximum Output Frequency                                          13.5         kHz              VP − VN = 400 mV peak, IPA − IN = 250 mV,

                                                                                                PGA1 = 2 sine wave

Duty Cycle                                                        50           %                If CF1 or CF2 frequency, >5.55 Hz

Active High Pulse Width                                           90           ms               If CF1 or CF2 frequency, <5.55 Hz

FAULT DETECTION4

Fault Detection Threshold

Inactive Input ≠ Active Input                                     6.25         % of active      IPA or IPB active

Input Swap Threshold

Inactive Input > Active Input                                     6.25         % of active      IPA or IPB active

Accuracy Fault Mode Operation

IPA Active, IPB = AGND                                            0.1          % of reading     Over a dynamic range of 500 to 1

IPB Active, IPA = AGND                                            0.1          % of reading     Over a dynamic range of 500 to 1

Fault Detection Delay                                             3            Seconds

Swap Delay                                                        3            Seconds

1 These specifications are not production tested but are guaranteed by design and/or characterization data on production release.

2 See the Terminology section for definition.

3 This function is not available in the ADE7166 or ADE7566.

4 This function is not available in the ADE7566 or ADE7569.

                                                                        Rev. C | Page 6 of 152
Data Sheet                                          ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

ANALOG PERIPHERALS

Table 3.

Parameter                                     Min          Typ           Max    Unit    Test Conditions/Comments

INTERNAL ADCs (BATTERY, TEMPERATURE, VDCIN)1

Power Supply Operating Range                  2.4                        3.7    V       Measured on VSWOUT

No Missing Codes2                             8                                 Bits

Conversion Delay3                                          38                   µs

ADC Gain

VDCIN Measurement                                          15.3                 mV/LSB

VBAT Measurement                                           14.6                 mV/LSB

Temperature Measurement                                    0.78                 °C/LSB

ADC Offset

VDCIN Measurement at 3 V                                   206                  LSB

VBAT Measurement at 3.7 V                                  205                  LSB

Temperature Measurement at 25°C                            129                  LSB

VDCIN Analog Input

Maximum Signal Levels                         0                          3.3    V

Input Impedance (DC)                          1                                 MΩ

Low VDCIN Detection Threshold                 1.09         1.2           1.27   V

POWER-ON RESET (POR)

VDD POR

Detection Threshold                           2.5                        2.95   V

POR Active Timeout Period                                  33                   ms

VSWOUT POR

Detection Threshold                           1.8                        2.2    V

POR Active Timeout Period                                  20                   ms

VINTD POR

Detection Threshold                           2.0                        2.25   V

POR Active Timeout Period                                  16                   ms

VINTA POR

Detection Threshold                           2.05                       2.25   V

POR Active Timeout Period                                  120                  ms

BATTERY SWITCHOVER

Voltage Operating Range (VSWOUT)              2.4                        3.7    V

VDD to VBAT Switching

Switching Threshold (VDD)                     2.5                        2.95   V

Switching Delay                                            10                   ns      When VDD to VBAT switch activated by VDD

                                                           30                   ms      When VDD to VBAT switch activated by VDCIN

VBAT to VDD Switching

Switching Threshold (VDD)                     2.5                        2.95   V

Switching Delay                                            30                   ms      Based on VDD > 2.75 V

VSWOUT to VBAT Leakage Current                             10                   nA      VBAT = 0 V, VSWOUT = 3.43 V, TA = 25°C

LCD, CHARGE PUMP ACTIVE4

Charge Pump Capacitance Between LCDVP1 and    100                               nF

LCDVP2

LCDVA, LCDVB, LCDVC Decoupling Capacitance    470                               nF

LCDVA                                         0                          1.75   V

LCDVB                                         0                          3.5    V       1/3 bias mode

LCDVC                                         0                          5.3    V       1/3 bias mode

V1 Segment Line Voltage                       LCDVA − 0.1                LCDVA  V       Current on segment line = −2 µA

V2 Segment Line Voltage                       LCDVB − 0.1                LCDVB  V       Current on segment line = −2 µA

V3 Segment Line Voltage                       LCDVC − 0.1                LCDVC  V       Current on segment line = −2 µA

DC Voltage Across Segment and COMx Pin                                   50     mV      LCDVC − LCDVB, LCDVC − LCDVA, or

                                                                                        LCDVB − LCDVA

                                                 Rev. C | Page 7 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                                      Data Sheet

Parameter                                                          Min           Typ           Max    Unit      Test Conditions/Comments

LCD, RESISTOR LADDER ACTIVE

Leakage Current                                                                  ±20                  nA        1/2 and 1/3 bias modes, no load

V1 Segment Line Voltage                                            LCDVA − 0.1                 LCDVA  V         Current on segment line = −2 µA

V2 Segment Line Voltage                                            LCDVB − 0.1                 LCDVB  V         Current on segment line = −2 µA

V3 Segment Line Voltage                                            LCDVC − 0.1                 LCDVC  V         Current on segment line = −2 µA

ON-CHIP REFERENCE

Reference Error                                                                                ±0.9   mV        TA = 25°C

Power Supply Rejection                                                           80                   dB

Temperature Coefficient2                                                         10            50     ppm/°C

1 This function is not available in the ADE7116.

2 These specifications are not production tested but are guaranteed by design and/or characterization data on production release.

3 Delay between ADC conversion request and interrupt set.

4 This function is not available in the ADE7116.

DIGITAL INTERFACE

Table 4.

Parameter                                                  Min     Typ     Max       Unit            Test Conditions/Comments

LOGIC INPUTS1

All Inputs Except XTAL1, XTAL2, BCTRL,

INT0, INT1, RESET

Input High Voltage, VINH                                   2.0                       V

Input Low Voltage, VINL                                                    0.8       V

BCTRL, INT0, INT1, RESET

Input High Voltage, VINH                                   1.3                       V

Input Low Voltage, VINL                                                    0.8       V

Input Currents

RESET                                                                      100       nA              RESET = VSWOUT = 3.3 V

Port 0, Port 1, Port 2                                                     ±100      nA              Internal pull-up disabled, input = 0 V or VSWOUT

                                                           −3.75           −8.5      µA              Internal pull-up enabled, input = 0 V, VSWOUT = 3.3 V

Input Capacitance                                                  10                pF              All digital inputs

FLASH MEMORY

Endurance2                                                 20,000                    Cycles

Data Retention3                                            20                        Years           TJ = 85°C

CRYSTAL OSCILLATOR4

Crystal Equivalent Series Resistance                       30              50        kΩ

Crystal Frequency                                          32      32.768  33.5      kHz

XTAL1 Input Capacitance                                            12                pF

XTAL2 Output Capacitance                                           12                pF

MCU CLOCK RATE (fCORE)                                             4.096             MHz             Crystal = 32.768 kHz and CD bits = 000

                                                                   32                kHz             Crystal = 32.768 kHz and CD bits = 111

LOGIC OUTPUTS

Output High Voltage, VOH                                   2.4                       V               VDD = 3.3 V ± 5%

ISOURCE                                                                    80        µA

Output Low Voltage, VOL5                                                   0.4       V               VDD = 3.3 V ± 5%

ISINK                                                                      2         mA

START-UP TIME6

PSM0 Power-On Time                                                 880               ms              VDD at 2.75 V to PSM0 code execution

From Power Saving Mode 1 (PSM1)

PSM1 to PSM0                                                       130               ms              VDD at 2.75 V to PSM0 code execution

From Power Saving Mode 2 (PSM2)

PSM2 to PSM1                                                       48                ms              Wake-up event to PSM1 code execution

PSM2 to PSM0                                                       186               ms              VDD at 2.75 V to PSM0 code execution

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Data Sheet                                                                  ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

Parameter                                                        Min   Typ           Max   Unit    Test Conditions/Comments

POWER SUPPLY INPUTS

VDD                                                              3.13  3.3           3.46  V

VBAT                                                             2.4   3.3           3.7   V

INTERNAL POWER SUPPLY SWITCH (VSWOUT)

VBAT to VSWOUT On Resistance                                                         22    Ω       VBAT = 2.4 V

VDD to VSWOUT On Resistance                                                          10.2  Ω       VDD = 3.13 V

VBAT to/from VDD Switching Open Time                                   40                  ns

BCTRL State Change and Switch Delay                                    18                  µs

VSWOUT Output Current Drive                                                          6     mA

POWER SUPPLY OUTPUTS

VINTA                                                            2.3                 2.70  V

VINTD                                                            2.3                 2.70  V

VINTA Power Supply Rejection                                           60                  dB

VINTD Power Supply Rejection                                           50                  dB

POWER SUPPLY CURRENTS

Current in Normal Mode (PSM0)                                          4             5.3   mA      fCORE = 4.096 MHz, LCD and meter active

                                                                       2.1                 mA      fCORE = 1.024 MHz, LCD and meter active

                                                                       1.6                 mA      fCORE = 32.768 kHz, LCD and meter active

                                                                       3             3.9   mA      fCORE = 4.096 MHz, metering ADC and DSP powered down

Current in PSM1                                                        3.2           5.05  mA      fCORE = 4.096 MHz, LCD active, VBAT = 3.7 V

                                                                       880                 µA      fCORE = 1.024 MHz, LCD active

Current in PSM2                                                        38                  µA      LCD active with charge pump at 3.3 V + RTC, VBAT = 3.3 V

                                                                       1.5                 µA      RTC only, TA = 25°C, VBAT = 3.3 V

1 Specifications guaranteed by design.

2 Endurance is qualified as per JEDEC Standard 22 Method A117 and measured at −40°C, +25°C, +85°C, and +125°C.

3 Retention lifetime equivalent at junction temperature (TJ) = 85°C as per JEDEC Standard 22 Method A117. Retention lifetime derates with junction temperature.

4 Recommended crystal specifications.

5 Test carried out with all the I/Os set to a low output level.

6 Delay between power supply valid and execution of first instruction by 8052 core.

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ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                                                        Data Sheet

TIMING SPECIFICATIONS

AC inputs during testing were driven at VSWOUT − 0.5 V for Logic 1                           For timing purposes, a port pin is no longer floating when a

and at 0.45 V for Logic 0. Timing measurements were made at VIH                              100 mV change from load voltage occurs. A port pin begins to

minimum for Logic 1 and at VIL maximum for Logic 0, as shown in                              float when a 100 mV change from the loaded VOH/VOL level

Figure 3.                                                                                    occurs, as shown in Figure 3.

                                                                                             CLOAD for all outputs is equal to 80 pF, unless otherwise noted.

                                                                                             VDD = 2.7 V to 3.6 V; all specifications TMIN to TMAX, unless

                                                                                             otherwise noted.

              VSWOUT    – 0.5V                0.2VSWOUT + 0.9V                          VLOAD – 0.1V                                     VLOAD – 0.1V

                                                                        VLOAD                                   TIMING                                 VLOAD

                                               TEST POINTS                                                 REFERENCE                                           06353-002

                                              0.2VSWOUT – 0.1V                          VLOAD + 0.1V           POINTS                    VLOAD – 0.1V

                        0.45V

                                                              Figure 3. Timing Waveform Characteristics

Table 5. Clock Input (External Clock Driven XTAL1) Parameter

                                                                                                           32.768 kHz External Crystal

Parameter               Description                                                     Min                     Typ                      Max                              Unit

tCK                     XTAL1 period                                                                            30.52                                                     µs

tCKL                    XTAL1 width low                                                                         6.26                                                      µs

tCKH                    XTAL1 width high                                                                        6.26                                                      µs

tCKR                    XTAL1 rise time                                                                         9                                                         ns

tCKF                    XTAL1 fall time                                                                         9                                                         ns

1/tCORE                 Core clock frequency1                                                                   1.024                                                     MHz

1 The internal PLL locks onto a multiple (512×) of the 32.768 kHz external crystal frequency to provide a stable 4.096 MHz internal clock for the system. The core can

operate at this frequency or at a binary submultiple defined by the CD bits of the POWCON SFR, Address 0xC5[2:0] (see Table 26).

Table 6. I2C  Compatible Interface Timing Parameters (400             kHz)

Parameter               Description                                                                                                      Typ                              Unit

tBUF                    Bus free time between stop condition and      start condition                                                    1.3                              µs

tL                      SCLK low pulse width                                                                                             1.36                             µs

tH                      SCLK high pulse width                                                                                            1.14                             µs

tSHD                    Start condition hold time                                                                                        251.35                           µs

tDSU                    Data setup time                                                                                                  740                              ns

tDHD                    Data hold time                                                                                                   400                              ns

tRSU                    Setup time for repeated start                                                                                    12.5                             ns

tPSU                    Stop condition setup time                                                                                        400                              ns

tR                      Rise time of both SCLK and SDATA                                                                                 200                              ns

tF                      Fall time of both SCLK and SDATA                                                                                 300                              ns

tSUP1                   Pulse width of spike suppressed                                                                                  50                               ns

1 Input filtering on both the SCLK and SDATA inputs suppresses noise spikes of <50 ns.

                                tBUF                                                       tSUP                                                        tR

           SDATA (I/O)                                   MSB                            LSB                ACK                                MSB

                                             tDSU                                                    tDSU               tDHD                  tF

                                                                tDHD

              tPSU                                 tSHD                                          tH             tRSU                                       tR

              SCLK (I)                                   1      2 TO 7                  8                  9                                           1

                        PS                                              tL                 tSUP                                   S(R)   tF                               06353-003

                        STOP          START                                                                                   REPEATED

                        CONDITION  CONDITION                                                                                      START

                                                                Figure 4. I2C Compatible Interface Timing

                                                                      Rev. C | Page 10 of 152
Data Sheet                                                ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

Table 7. SPI Master Mode Timing (SPICPHA = 1) Parameters

Parameter   Description                                        Min                                                           Typ               Max             Unit

tSL         SCLK low pulse width                               2SPIR × tCORE1                                                                                  ns

tSH         SCLK high pulse width                              2SPIR × tCORE1                                                                                  ns

tDAV        Data output valid after SCLK edge                                                                                                  3 × tCORE1      ns

tDSU        Data input setup time before SCLK edge             0                                                                                               ns

tDHD        Data input hold time after SCLK edge               tCORE1                                                                                          ns

tDF         Data output fall time                                                                                            19                                ns

tDR         Data output rise time                                                                                            19                                ns

tSR         SCLK rise time                                                                                                   19                                ns

tSF         SCLK fall time                                                                                                   19                                ns

1 tCORE depends on the clock divider or CD[2:0] bits of the POWCON SFR, Address 0xC5 (see Table 26); tCORE = 2CD/4.096 MHz.

            SCLK

           (SPICPOL = 0)           tSH            tSL

            SCLK                                                                            tSR                                  tSF

           (SPICPOL = 1)

                                   tDAV                   tDF  tDR

            MOSI

                                                  MSB                           BITS [6:1]                                                LSB

            MISO                               MSB IN          BITS [6:1]                                                         LSB IN

                                         tDSU     tDHD                                                                                              06353-004

                                         Figure 5. SPI Master Mode Timing (SPICPHA = 1)

                                                       Rev. C | Page 11 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                                                  Data        Sheet

Table 8. SPI  Master Mode Timing (SPICPHA = 0) Parameters

Parameter     Description                                                                  Min                             Typ                       Max             Unit

tSL           SCLK low pulse width                                                         2SPIR × tCORE1                  (SPIR +    1)  ×  tCORE1                  ns

tSH           SCLK high pulse width                                                        2SPIR × tCORE1                  (SPIR +    1)  ×  tCORE1                  ns

tDAV          Data output valid after SCLK edge                                                                                                      3 × tCORE1      ns

tDOSU         Data output setup before SCLK edge                                                                                                     75              ns

tDSU          Data input setup time before SCLK edge                                       0                                                                         ns

tDHD          Data input hold time after SCLK edge                                         tCORE1                                                                    ns

tDF           Data output fall time                                                                                        19                                        ns

tDR           Data output rise time                                                                                        19                                        ns

tSR           SCLK rise time                                                                                               19                                        ns

tSF           SCLK fall time                                                                                               19                                        ns

1 tCORE depends on the clock divider or CD[2:0] bits of the POWCON SFR, Address 0xC5 (see  Table 26); tCORE  =  2CD/4.096  MHz.

              SCLK

              (SPICPOL = 0)                  tSH             tSL

              SCLK                                                                                              tSR              tSF

              (SPICPOL = 1)

                                                       tDAV

                              tDOSU               tDF             tDR

              MOSI

                                     MSB                               BITS [6:1]                                    LSB

              MISO                   MSB IN                       BITS [6:1]                                 LSB IN

                              tDSU   tDHD                                                                                                                 06353-005

                                                  Figure 6. SPI Master Mode Timing (SPICPHA = 0)

                                                             Rev. C | Page 12 of 152
Data Sheet                                                    ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

Table 9. SPI  Slave  Mode Timing (SPICPHA = 1) Parameters

Parameter            Description                                                       Min                                       Typ           Max        Unit

t  SS                SS to SCLK edge                                                   145                                                                ns

tSL                  SCLK low pulse width                                              6 × tCORE1                                                         ns

tSH                  SCLK high pulse width                                             6 × tCORE1                                                         ns

tDAV                 Data output valid after SCLK edge                                                                                         25         ns

tDSU                 Data input setup time before SCLK edge                            0                                                                  ns

tDHD                 Data input hold time after SCLK edge                              2 × tCORE1       +  0.5               µs                           µs

tDF                  Data output fall time                                                                                       19                       ns

tDR                  Data output rise time                                                                                       19                       ns

tSR                  SCLK rise time                                                                                              19                       ns

tSF                  SCLK fall time                                                                                              19                       ns

tSFS                 SS high after SCLK edge                                           0                                                                  ns

1 tCORE depends on the clock divider or CD[2:0] bits of the POWCON SFR, Address 0xC5 (see Table 26); tCORE = 2CD/4.096 MHz.

                     SS

                                      tSS                                                                                                tSFS

                     SCLK

              (SPICPOL = 0)

                                              tSH                  tSL

                     SCLK                                                                               tSR                      tSF

              (SPICPOL = 1)

                                              tDAV                      tDF            tDR

                     MISO                                     MSB                           BITS [6:1]                           LSB

                     MOSI                                  MSB IN                      BITS [6:1]                                LSB IN

                                                        tDSU  tDHD                                                                             06353-006

                                              Figure 7. SPI Slave Mode Timing (SPICPHA = 1)

                                                              Rev. C | Page 13 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                                                 Data  Sheet

Table 10. SPI Slave Mode Timing (SPICPHA = 0) Parameters

Parameter  Description                                                            Min                                             Typ                   Max   Unit

t  SS      SS to SCLK edge                                                        145                                                                         ns

tSL        SCLK low pulse width                                                   6 × tCORE1                                                                  ns

tSH        SCLK high pulse width                                                  6 × tCORE1                                                                  ns

tDAV       Data output valid after SCLK edge                                                                                                            25    ns

tDSU       Data input setup time before SCLK edge                                 0                                                                           ns

tDHD       Data input hold time after SCLK edge                                   2 × tCORE1+  0.5                           µs                               µs

tDF        Data output fall time                                                                                                  19                          ns

tDR        Data output rise time                                                                                                  19                          ns

tSR        SCLK rise time                                                                                                         19                          ns

tSF        SCLK fall time                                                                                                         19                          ns

tDOSS      Data output valid after SS edge                                        0                                                                           ns

tSFS       SS high after SCLK edge                                                0                                                                           ns

1 tCORE depends on the clock divider or CD[2:0] bits of the POWCON SFR, Address 0xC5 (see Table 26); tCORE = 2CD/4.096 MHz.

           SS

                            tSS                                                                                                        tSFS

           SCLK

           (SPICPOL = 0)

                                            tSH             tSL

           SCLK                                                                               tSR                                 tSF

           (SPICPOL = 1)

                                                      tDAV

                           tDOSS                 tDF             tDR

           MISO                         MSB                           BITS [6:1]                                             LSB

           MOSI                     MSB IN                       BITS [6:1]                LSB IN

                                  tDSU  tDHD                                                                                                 06353-007

                                            Figure 8. SPI Slave Mode Timing (SPICPHA = 0)

                                                      Rev. C | Page 14 of 152
Data Sheet                                                            ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

ABSOLUTE MAXIMUM RATINGS

TA = 25°C, unless otherwise noted.                                       Stresses at or above those listed under Absolute Maximum

Table 11.                                                                Ratings may cause permanent damage to the product. This is a

Parameter                                    Rating                      stress rating only; functional operation of the product at these

VDD to DGND                                  −0.3 V to +3.7 V            or any other conditions above those indicated in the operational

VBAT to DGND                                 −0.3 V to +3.7 V            section of this specification is not implied. Operation beyond

VDCIN to DGND                                −0.3 V to VSWOUT +  0.3  V  the maximum operating conditions for extended periods may

Input LCD Voltage to AGND, LCDVA,            −0.3 V to VSWOUT +  0.3  V  affect product reliability.

LCDVB, LCDVC1                                                            THERMAL RESISTANCE

Analog Input Voltage to AGND, VP, VN,        −2 V to +2 V                θJA is specified for the worst case conditions, that is, a device

IP, IPA, IPB, and IN                                                     soldered in a circuit board for surface-mount packages.

Digital Input Voltage to DGND                −0.3 V to VSWOUT +  0.3  V

Digital Output Voltage to DGND               −0.3 V to VSWOUT +  0.3  V  Table 12. Thermal Resistance

Operating Temperature Range                  −40°C to +85°C              Package Type                  θJA  θJC                   Unit

(Industrial)                                                             64-Lead LQFP                  60   20.5                  °C/W

Storage Temperature Range                    −65°C to +150°C

64-Lead LQFP, Power Dissipation                                          ESD CAUTION

Lead Temperature (Soldering, 30 sec)         300°C

1 When used with external resistor divider.

                                                                 Rev. C | Page 15 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                                                                                Data Sheet

PIN CONFIGURATIONS AND FUNCTION DESCRIPTIONS

                                               VDCIN  DGND   VINTD   VSWOUT  VDD   VINTA  VBAT  REFIN/OUT  RESET  FP26  AGND  IN   IP   EA   VN   VP

                                               64     63     62      61      60    59     58    57         56     55    54    53   52   51   50   49

                           COM3/FP27       1                                                                                                           48  INT0

                           COM2/FP28       2                                                                                                           47  XTAL1

                           COM1            3                                                                                                           46  XTAL2

                           COM0            4                                                                                                           45  BCTRL/INT1/P0.0

                           P1.2/FP25       5                                                                                                           44  SDEN/P2.3

                           P1.3/T2EX/FP24  6                                                                                                           43  P0.2/CF1/RTCCAL

                           P1.4/T2/FP23    7                                 ADE7566/ADE7569                                                           42  P0.3/CF2

                           P1.5/FP22       8                                              TOP VIEW                                                     41  P0.4/MOSI/SDATA

                           P1.6/FP21       9                                              (Not to Scale)                                               40  P0.5/MISO

                           P1.7/FP20       10                                                                                                          39  P0.6/SCLK/T0

                           P0.1/FP19       11                                                                                                          38  P0.7/SS/T1

                           P2.0/FP18       12                                                                                                          37  P1.0/RxD

                           P2.1/FP17       13                                                                                                          36  P1.1/TxD

                           P2.2/FP16       14                                                                                                          35  FP0

                           LCDVC           15                                                                                                          34  FP1

                           LCDVP2          16                                                                                                          33  FP2

                                               17     18     19      20      21    22     23    24         25     26    27    28   29   30   31   32

                                               LCDVB  LCDVA  LCDVP1  FP15    FP14  FP13   FP12  FP11       FP10   FP9   FP8   FP7  FP6  FP5  FP4  FP3                       06353-121

                                               Figure 9. Pin Configuration for the ADE7566/ADE7569

Table 13.  Pin Function Descriptions

Pin No.    Mnemonic        Description

1          COM3/FP27       Common Output 3/LCD Segment Output 27. COM3 is used for the LCD backplane.

2          COM2/FP28       Common Output 2/LCD Segment Output 28. COM2 is used for the LCD backplane.

3          COM1            Common Output 1. COM1 is used for the LCD backplane.

4          COM0            Common Output 0. COM0 is used for the LCD backplane.

5          P1.2/FP25       General-Purpose Digital I/O Port 1.2/LCD Segment Output 25.

6          P1.3/T2EX/FP24  General-Purpose Digital I/O Port 1.3/Timer 2 Control Input/LCD Segment Output 24.

7          P1.4/T2/FP23    General-Purpose Digital I/O Port 1.4/Timer 2 Input/LCD Segment Output 23.

8          P1.5/FP22       General-Purpose Digital I/O Port 1.5/LCD Segment Output 22.

9          P1.6/FP21       General-Purpose Digital I/O Port 1.6/LCD Segment Output 21.

10         P1.7/FP20       General-Purpose Digital I/O Port 1.7/LCD Segment Output 20.

11         P0.1/FP19       General-Purpose Digital I/O Port 0.1/LCD Segment Output 19.

12         P2.0/FP18       General-Purpose Digital I/O Port 2.0/LCD Segment Output 18.

13         P2.1/FP17       General-Purpose Digital I/O Port 2.1/LCD Segment Output 17.

14         P2.2/FP16       General-Purpose Digital I/O Port 2.2/LCD Segment Output 16.

15         LCDVC           This pin can be either an analog input when the LCD resistor driver is enabled or an analog output when

                           the LCD charge pump is enabled. When this pin is an analog output, it should be decoupled with a 470 nF

                           capacitor. When this pin is an analog input, it is internally connected to VDD. A resistor should be connected

                           between this pin and LCDVB to generate the two highest voltages for the LCD waveforms (see the LCD

                           Driver section).

16         LCDVP2          This pin can be either an analog input when the LCD resistor driver is enabled or an analog output when the

                           LCD charge pump is enabled. When this pin is an analog output, a 100 nF capacitor should be connected between

                           this pin and LCDVP1. When this pin is an analog input, it is internally connected to LCDVP1 (see the LCD

                           Driver section).

17         LCDVB           This pin can be either an analog input when the LCD resistor driver is enabled or an analog output when the

                           LCD charge pump is enabled. When this pin is an analog output, it should be decoupled with a 470 nF capacitor.

                           When this pin is an analog input, a resistor should be connected between this pin and LCDVC to generate an

                           intermediate voltage for the LCD driver. In 1/3 bias LCD mode, another resistor must be connected between this

                           pin and LCDVA to generate another intermediate voltage. In 1/2 bias LCD mode, LCDVB and LCDVA are internally

                           connected (see the LCD Driver section).

                                                                                   Rev. C | Page 16 of 152
Data      Sheet                                          ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

Pin No.   Mnemonic         Description

18        LCDVA            This pin can be either an analog input when the LCD resistor driver is enabled or an analog output when the

                           LCD charge pump is enabled. When this pin is an analog output, it should be decoupled with a 470 nF capacitor.

                           When this pin is an analog input, a resistor should be connected between this pin and LCDVP1 to generate

                           an intermediate voltage for the LCD driver. In 1/3 bias LCD mode, another resistor must be connected between

                           this pin and LCDVB to generate another intermediate voltage. In 1/2 bias LCD mode, LCDVA and LCDVB are

                           internally connected (see the LCD Driver section).

19        LCDVP1           This pin can be either an analog input when the LCD resistor driver is enabled or an analog output when the

                           LCD charge pump is enabled. When this pin is an analog output, a 100 nF capacitor should be connected between

                           this pin and LCDVP2. When this pin is an analog input, a resistor should be connected between this pin and

                           LCDVA to generate an intermediate voltage for the LCD driver. Another resistor must be connected between

                           LCDVP1 and DGND to generate another intermediate voltage (see the LCD Driver section).

20 to 35  FP15 to FP0      LCD Segment Output 15 to LCD Segment Output 0.

36        P1.1/TxD         General-Purpose Digital I/O Port 1.1/Transmitter Data Output (Asynchronous).

37        P1.0/RxD         General-Purpose Digital I/O Port 1.0/Receiver Data Input (Asynchronous).

38        P0.7/SS/T1       General-Purpose Digital I/O Port 0.7/Slave Select When SPI Is in Slave Mode/Timer 1 Input.

39        P0.6/SCLK/T0     General-Purpose Digital I/O Port 0.6/Clock Output for I2C or SPI Port/Timer 0 Input.

40        P0.5/MISO        General-Purpose Digital I/O Port 0.5/Data Input for SPI Port.

41        P0.4/MOSI/SDATA  General-Purpose Digital I/O Port 0.4/Data Output for SPI Port/I2C-Compatible Data Line.

42        P0.3/CF2         General-Purpose Digital I/O Port 0.3/Calibration Frequency Logic Output 2. The CF2 logic output gives

                           instantaneous active, reactive, Irms, or apparent power information.

43        P0.2/CF1/RTCCAL  General-Purpose Digital I/O Port 0.2/Calibration Frequency Logic Output 1/RTC Calibration Frequency Logic

                           Output. The CF1 logic output gives instantaneous active, reactive, Irms, or apparent information. The RTCCAL

                           logic output gives access to the calibrated RTC output.

44        SDEN/P2.3        Serial Download Mode Enable/General-Purpose Digital I/O Port 2.3. This pin is used to enable serial download

                           mode through a resistor when pulled low on power-up or reset. On reset, this pin momentarily becomes an

                           input, and the status of the pin is sampled. If there is no pull-down resistor in place, the pin momentarily

                           goes high and then user code is executed. If the pin is pulled down on reset, the embedded serial download/

                           debug kernel executes, and this pin remains low during the internal program execution. After reset, this pin

                           can be used as a digital output port pin (P2.3).

45        BCTRL/INT1/P0.0  Digital Input for Battery Control/External Interrupt Input 1/General-Purpose Digital I/O Port 0.0. This logic

                           input connects VDD or VBAT to VSWOUT internally when set to logic high or logic low, respectively. When left

                           open, the connection between VDD or VBAT and VSWOUT is selected internally.

46        XTAL2            A crystal can be connected across this pin and XTAL1 to provide a clock source for the ADE7566/ADE7569.

                           The XTAL2 pin can drive one CMOS load when an external clock is supplied at XTAL1 or by the gate oscillator

                           circuit. An internal 6 pF capacitor is connected to this pin.

47        XTAL1            An external clock can be provided at this logic input. Alternatively, a tuning fork crystal can be connected

                           across XTAL1 and XTAL2 to provide a clock source for the ADE7566/ADE7569. The clock frequency for specified

                           operation is 32.768 kHz. An internal 6 pF capacitor is connected to this pin.

48        INT0             External Interrupt Input 0.

49, 50    VP, VN           Analog Inputs for Voltage Channel. These inputs are fully differential voltage inputs with a maximum differential

                           level of ±400 mV for specified operation. This channel also has an internal PGA.

51        EA               This pin is used as an input for emulation. When held high, this input enables the device to fetch code from

                           internal program memory locations. The ADE7566/ADE7569 do not support external code memory. This pin

                           should not be left floating.

52, 53    IP, IN           Analog Inputs for Current Channel. These inputs are fully differential voltage inputs with a maximum differential

                           level of ±400 mV for specified operation. This channel also has an internal PGA.

54        AGND             This pin provides the ground reference for the analog circuitry.

55        FP26             LCD Segment Output 26.

56        RESET            Reset Input, Active Low.

57        REFIN/OUT        This pin provides access to the on-chip voltage reference. The on-chip reference has a nominal value of

                           1.2 V ± 0.1% and a maximum temperature coefficient of 50 ppm/°C. This pin should be decoupled with a 1 µF

                           capacitor in parallel with a ceramic 100 nF capacitor.

58        VBAT             Power Supply Input from the Battery with a 2.4 V to 3.7 V Range. This pin is connected internally to VDD when

                           the battery is selected as the power supply for the ADE7566/ADE7569.

59        VINTA            This pin provides access to the on-chip 2.5 V analog LDO. No external active circuitry should be connected to

                           this pin. This pin should be decoupled with a 10 µF capacitor in parallel with a ceramic 100 nF capacitor.

                                                         Rev. C | Page 17 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                            Data Sheet

Pin No.  Mnemonic  Description

60       VDD       3.3 V Power Supply Input from the Regulator. This pin is connected internally to VSWOUT when the regulator is

                   selected as the power supply for the ADE7566/ADE7569. This pin should be decoupled with a 10 µF capacitor in

                   parallel with a ceramic 100 nF capacitor.

61       VSWOUT    3.3 V Power Supply Output. This pin provides the supply voltage for the LDOs and internal circuitry of the

                   ADE7566/ADE7569. This pin should be decoupled with a 10 µF capacitor in parallel with a ceramic 100 nF

                   capacitor.

62       VINTD     This pin provides access to the on-chip 2.5 V digital LDO. No external active circuitry should be connected to

                   this pin. This pin should be decoupled with a 10 µF capacitor in parallel with a ceramic 100 nF capacitor.

63       DGND      Ground Reference for Digital Circuitry.

64       VDCIN     Analog Input for DC Voltage Monitoring. The maximum input voltage on this pin is VSWOUT with respect to

                   AGND. This pin is used to monitor the preregulated dc voltage.

                                Rev. C | Page 18 of 152
Data Sheet                                                                               ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

                                               VDCIN  DGND   VINTD   VSWOUT  VDD   VINTA  VBAT  REFIN/OUT  RESET  IPB  AGND  IN   IPA  EA   VN   VP

                                               64     63     62      61      60    59     58    57         56     55   54    53   52   51   50   49

                           COM3/FP27       1                                                                                                          48  INT0

                           COM2/FP28       2                                                                                                          47  XTAL1

                           COM1            3                                                                                                          46  XTAL2

                           COM0            4                                                                                                          45  BCTRL/INT1/P0.0

                           P1.2/FP25       5                                                                                                          44  SDEN/P2.3

                           P1.3/T2EX/FP24  6                                                                                                          43  P0.2/CF1/RTCCAL

                           P1.4/T2/FP23    7                 ADE7116/ADE7166/ADE7169                                                                  42  P0.3/CF2

                           P1.5/FP22       8                                              TOP VIEW                                                    41  P0.4/MOSI/SDATA

                           P1.6/FP21       9                                              (Not to Scale)                                              40  P0.5/MISO

                           P1.7/FP20       10                                                                                                         39  P0.6/SCLK/T0

                           P0.1/FP19       11                                                                                                         38  P0.7/SS/T1

                           P2.0/FP18       12                                                                                                         37  P1.0/RxD

                           P2.1/FP17       13                                                                                                         36  P1.1/TxD

                           P2.2/FP16       14                                                                                                         35  FP0

                           LCDVC           15                                                                                                         34  FP1

                           LCDVP2          16                                                                                                         33  FP2

                                               17     18     19      20      21    22     23    24         25     26   27    28   29   30   31   32

                                               LCDVB  LCDVA  LCDVP1  FP15    FP14  FP13   FP12  FP11       FP10   FP9  FP8   FP7  FP6  FP5  FP4  FP3                       06353-120

                                           Figure 10. Pin Configuration for the ADE7116/ADE7166/ADE7169

Table 14.  Pin Function Descriptions

Pin No.    Mnemonic        Description

1          COM3/FP27       Common Output 3/LCD Segment Output 27. COM3 is used for the LCD backplane.

2          COM2/FP28       Common Output 2/LCD Segment Output 28. COM2 is used for the LCD backplane.

3          COM1            Common Output 1. COM1 is used for the LCD backplane.

4          COM0            Common Output 0. COM0 is used for the LCD backplane.

5          P1.2/FP25       General-Purpose Digital I/O Port 1.2/LCD Segment Output 25.

6          P1.3/T2EX/FP24  General-Purpose Digital I/O Port 1.3/Timer 2 Control Input/LCD Segment Output 24.

7          P1.4/T2/FP23    General-Purpose Digital I/O Port 1.4/Timer 2 Input/LCD Segment Output 23.

8          P1.5/FP22       General-Purpose Digital I/O Port 1.5/LCD Segment Output 22.

9          P1.6/FP21       General-Purpose Digital I/O Port 1.6/LCD Segment Output 21.

10         P1.7/FP20       General-Purpose Digital I/O Port 1.7/LCD Segment Output 20.

11         P0.1/FP19       General-Purpose Digital I/O Port 0.1/LCD Segment Output 19.

12         P2.0/FP18       General-Purpose Digital I/O Port 2.0/LCD Segment Output 18.

13         P2.1/FP17       General-Purpose Digital I/O Port 2.1/LCD Segment Output 17.

14         P2.2/FP16       General-Purpose Digital I/O Port 2.2/LCD Segment Output 16.

15         LCDVC           In the ADE7166/ADE7169, this pin can be either an analog input when the LCD resistor driver is enabled or

                           an analog output when the LCD charge pump is enabled. In the ADE7116, this pin is always an analog input.

                           When this pin is an analog output, it should be decoupled with a 470 nF capacitor. When this pin is an

                           analog input, it is internally connected to VDD. A resistor should be connected between this pin and LCDVB to

                           generate the two highest voltages for the LCD waveforms (see the LCD Driver section).

16         LCDVP2          In the ADE7166/ADE7169, this pin can be either an analog input when the LCD resistor driver is enabled or

                           an analog output when the LCD charge pump is enabled. In the ADE7116, this pin is always an analog input.

                           When this pin is an analog output, a 100 nF capacitor should be connected between this pin and LCDVP1. When

                           this pin is an analog input, it is internally connected to LCDVP1 (see the LCD Driver section).

17         LCDVB           In the ADE7166/ADE7169, this pin can be either an analog input when the LCD resistor driver is enabled or

                           an analog output when the LCD charge pump is enabled. In the ADE7116, this pin is always an analog input.

                           When this pin is an analog output, it should be decoupled with a 470 nF capacitor. When this pin is an analog

                           input, a resistor should be connected between this pin and LCDVC to generate an intermediate voltage for

                           the LCD driver. In 1/3 bias LCD mode, another resistor must be connected between this pin and LCDVA to

                           generate another intermediate voltage. In 1/2 bias LCD mode, LCDVB and LCDVA are internally connected

                           (see the LCD Driver section).

                                                                                   Rev. C | Page 19 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                      Data Sheet

Pin No.   Mnemonic         Description

18        LCDVA            In the ADE7166/ADE7169, this pin can be either an analog input when the LCD resistor driver is enabled or

                           an analog output when the LCD charge pump is enabled. In the ADE7116, this pin is always an analog input.

                           When this pin is an analog output, it should be decoupled with a 470 nF capacitor. When this pin is an analog

                           input, a resistor should be connected between this pin and LCDVP1 to generate an intermediate voltage for the

                           LCD driver. In 1/3 bias LCD mode, another resistor must be connected between this pin and LCDVB to generate

                           another intermediate voltage. In 1/2 bias LCD mode, LCDVA and LCDVB are internally connected (see the

                           LCD Driver section).

19        LCDVP1           In the ADE7166/ADE7169, this pin can be either an analog input when the LCD resistor driver is enabled or

                           an analog output when the LCD charge pump is enabled. In the ADE7116, this pin is always an analog input.

                           When this pin is an analog output, a 100 nF capacitor should be connected between this pin and LCDVP2.

                           When this pin is an analog input, a resistor should be connected between this pin and LCDVA to generate an

                           intermediate voltage for the LCD driver. Another resistor must be connected between LCDVP1 and DGND to

                           generate another intermediate voltage (see the LCD Driver section).

20 to 35  FP15 to FP0      LCD Segment Output 0 to LCD Segment Output 15.

36        P1.1/TxD         General-Purpose Digital I/O Port 1.1/Transmitter Data Output (Asynchronous).

37        P1.0/RxD         General-Purpose Digital I/O Port 1.0/Receiver Data Input (Asynchronous).

38        P0.7/SS/T1       General-Purpose Digital I/O Port 0.7/Slave Select When SPI Is in Slave Mode/Timer 1 Input.

39        P0.6/SCLK/T0     General-Purpose Digital I/O Port 0.6/Clock Output for I2C or SPI Port/Timer 0 Input.

40        P0.5/MISO        General-Purpose Digital I/O Port 0.5/Data Input for SPI Port.

41        P0.4/MOSI/SDATA  General-Purpose Digital I/O Port 0.4/Data Output for SPI Port/I2C-Compatible Data Line.

42        P0.3/CF2         General-Purpose Digital I/O Port 0.3/Calibration Frequency Logic Output 2. The CF2 logic output gives

                           instantaneous active, reactive, Irms, or apparent power information.

43        P0.2/CF1/RTCCAL  General-Purpose Digital I/O Port 0.2/Calibration Frequency Logic Output 1/RTC Calibration Frequency Logic

                           Output. The CF1 logic output gives instantaneous active, reactive, Irms, or apparent power information. The

                           RTCCAL logic output gives access to the calibrated RTC output.

44        SDEN/P2.3        Serial Download Mode Enable/General-Purpose Digital I/O Port 2.3. This pin is used to enable serial

                           download mode through a resistor when pulled low on power-up or reset. On reset, this pin momentarily

                           becomes an input, and the status of the pin is sampled. If there is no pull-down resistor in place, the pin

                           momentarily goes high and then user code is executed. If the pin is pulled down on reset, the embedded

                           serial download/debug kernel executes, and this pin remains low during the internal program execution.

                           After reset, this pin can be used as a digital output port pin (P2.3).

45        BCTRL/INT1/P0.0  Digital Input for Battery Control/External Interrupt Input 1/General-Purpose Digital I/O Port 0.0. This logic

                           input connects VDD or VBAT to VSWOUT internally when set to logic high or logic low, respectively. When left

                           open, the connection between VDD or VBAT and VSWOUT is selected internally.

46        XTAL2            A crystal can be connected across this pin and XTAL1 to provide a clock source for the ADE7116/ADE7166/

                           ADE7169. The XTAL2 pin can drive one CMOS load when an external clock is supplied at XTAL1 or by the

                           gate oscillator circuit. An internal 6 pF capacitor is connected to this pin.

47        XTAL1            An external clock can be provided at this logic input. Alternatively, a tuning fork crystal can be connected

                           across XTAL1 and XTAL2 to provide a clock source for the ADE7116/ADE7166/ADE7169. The clock frequency

                           for specified operation is 32.768 kHz. An internal 6 pF capacitor is connected to this pin.

48        INT0             External Interrupt Input 0.

49, 50    VP, VN           Analog Inputs for Voltage Channel. These inputs are fully differential voltage inputs with a maximum

                           differential level of ±400 mV for specified operation. This channel also has an internal PGA.

51        EA               This pin is used as an input for emulation. When held high, this input enables the device to fetch code from

                           internal program memory locations. The ADE7116/ADE7166/ADE7169 do not support external code

                           memory. This pin should not be left floating.

52, 53    IPA, IN          Analog Inputs for Current Channel. These inputs are fully differential voltage inputs with a maximum

                           differential level of ±400 mV for specified operation. This channel also has an internal PGA.

54        AGND             This pin provides the ground reference for the analog circuitry.

55        IPB              Analog Input for Second Current Channel (IPB). This input is fully differential with a maximum differential

                           level of ±400 mV, referred to IN for specified operation. This channel also has an internal PGA.

56        RESET            Reset Input, Active Low.

57        REFIN/OUT        This pin provides access to the on-chip voltage reference. The on-chip reference has a nominal value of

                           1.2 V ± 0.1% and a maximum temperature coefficient of 50 ppm/°C. This pin should be decoupled with a

                           1 µF capacitor in parallel with a ceramic 100 nF capacitor.

58        VBAT             Power Supply Input from the Battery with a 2.4 V to 3.7 V Range. This pin is connected internally to VDD when

                           the battery is selected as the power supply for the ADE7116/ADE7166/ADE7169.

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Data     Sheet                        ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

Pin No.  Mnemonic  Description

59       VINTA     This pin provides access to the on-chip 2.5 V analog LDO. No external active circuitry should be connected to

                   this pin. This pin should be decoupled with a 10 µF capacitor in parallel with a ceramic 100 nF capacitor.

60       VDD       3.3 V Power Supply Input from the Regulator. This pin is connected internally to VSWOUT when the regulator is

                   selected as the power supply for the ADE7116/ADE7166/ADE7169. This pin should be decoupled with a 10 µF

                   capacitor in parallel with a ceramic 100 nF capacitor.

61       VSWOUT    3.3 V Power Supply Output. This pin provides the supply voltage for the LDOs and internal circuitry of the

                   ADE7116/ADE7166/ADE7169. This pin should be decoupled with a 10 µF capacitor in parallel with a ceramic

                   100 nF capacitor.

62       VINTD     This pin provides access to the on-chip 2.5 V digital LDO. No external active circuitry should be connected to

                   this pin. This pin should be decoupled with a 10 µF capacitor in parallel with a ceramic 100 nF capacitor.

63       DGND      Ground Reference for Digital Circuitry.

64       VDCIN     Analog Input for DC Voltage Monitoring. The maximum input voltage on this pin is VSWOUT with respect to

                   AGND. This pin is used to monitor the preregulated dc voltage.

                                      Rev. C | Page 21 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                                                                                  Data Sheet

TYPICAL PERFORMANCE CHARACTERISTICS

                      2.0                                                                                                            2.0   GAIN = 1

                            GAIN = 1                 MID CLASS C                                                                           INTEGRATOR OFF

                      1.5   INTEGRATOR OFF                                                                                           1.5   INTERNAL REFERENCE

                            INTERNAL REFERENCE

                      1.0                                                                                                            1.0

Reading)                                                                                                       Reading)                              +85°C; PF = 0.866

                      0.5                                                                                                            0.5             +25°C; PF = 0.866

                            +25°C; PF = 1            +85°C; PF = 1                                                                                   –40°C; PF = 0.866

of                    0                                                                                        of                    0

(%                                                                                                             (%                                    +85°C; PF = 0

ERRO R                –0.5                           –40°C; PF = 1                                             ERRO R                –0.5            +25°C; PF = 0

                                                                                                                                                     –40°C; PF = 0

                      –1.0                                                                                                           –1.0

                      –1.5                                                                                                           –1.5

                                                     MID CLASS C

                      –2.0                                                            06353-107                                      –2.0                                                            06353-115

                      0.1                   1                       10           100                                                 0.1                   1             10                     100

                                      CURRENT CHANNEL (% of Full Scale)                                                                              CURRENT CHANNEL (% of Full Scale)

Figure 11. Active Energy Error as a Percentage of Reading (Gain = 1)                             Figure 14. Reactive Energy Error as a Percentage of Reading (Gain = 1)

                      over Temperature with Internal Reference, Integrator Off                                                       over Power Factor with Internal Reference, Integrator Off

                      1.5                                                                                                            2.0

                            GAIN = 1                                                                                                                                     MID CLASS C

                            INTEGRATOR OFF                                                                                                 GAIN = 1

                            INTERNAL REFERENCE                                                                                       1.5   INTEGRATOR OFF

                      1.0                                                                                                                  INTERNAL REFERENCE

                                                                                                                                     1.0

ERROR (% of Reading)        +25°C; PF = 1            MID CLASS C                                               ERROR (% of Reading)

                      0.5   +85°C; PF = 1

                            –40°C; PF = 1                                                                                            0.5                  +85°C; PF = 1

                                                                                                                                           +25°C; PF = 1

                      0                                                                                                              0

                            +25°C; PF = 0.5                                                                                          –0.5  –40°C; PF = 1

                      –0.5  +85°C; PF = 0.5

                            –40°C; PF = 0.5          MID CLASS C

                                                                                                                                     –1.0

                      –1.0

                                                                                                                                     –1.5

                                                                                                                                                                         MID CLASS C

                      –1.5                                                            06353-108                                      –2.0                                                            06353-109

                      0.1                   1                       10           100                                                 0.1                   1             10                     100

                                      CURRENT CHANNEL (% of Full Scale)                                                                              CURRENT CHANNEL (% of Full Scale)

Figure 12. Active Energy Error as a Percentage of Reading (Gain = 1)                                           Figure 15. Current RMS Error as a Percentage of Reading (Gain = 1)

                      over Power Factor with Internal Reference, Integrator Off                                                      over Temperature with Internal Reference, Integrator Off

                      2.0   GAIN = 1                                                                                                 2.0

                            INTEGRATOR OFF                                                                                                 GAIN = 1                      MID CLASS C

                      1.5   INTERNAL REFERENCE                                                                                       1.5   INTEGRATOR OFF

                                                                                                                                           INTERNAL REFERENCE

                      1.0                                                                                                            1.0

ERROR (% of Reading)  0.5                                                                                      ERROR (% of Reading)  0.5   +25°C; PF = 1                +85°C; PF = 1

                                                                                                                                           +25°C; PF = 0.5              +85°C; PF = 0.5

                      0                                                                                                              0

                                      +85°C; PF = 0

                      –0.5            +25°C; PF = 0                                                                                  –0.5  –40°C; PF = 1

                                      –40°C; PF = 0                                                                                        –40°C; PF = 0.5

                      –1.0                                                                                                           –1.0

                      –1.5                                                                                                           –1.5

                                                                                                                                                                         MID CLASS C

                      –2.0                                                            06353-114                                      –2.0                                                            06353-110

                      0.1                   1                       10           100                                                 0.1                   1             10                     100

                                      CURRENT CHANNEL (% of Full Scale)                                                                              CURRENT CHANNEL (% of Full Scale)

Figure 13. Reactive Energy Error as a Percentage of Reading (Gain = 1)                                         Figure 16. Current RMS Error as a Percentage of Reading (Gain = 1)

                      over Temperature with Internal Reference, Integrator Off                                                       over Power Factor with Internal Reference, Integrator Off

                                                                                      Rev. C | Page 22 of 152
Data Sheet                                                                                                  ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

                      0.5                                                                                                                       1.5

                                GAIN = 1                                                                                                              GAIN = 8

                      0.4       INTEGRATOR OFF                                                                                                        INTEGRATOR OFF

                                INTERNAL REFERENCE                                                                                                    INTERNAL REFERENCE

                      0.3                                                                                                                       1.0

ERROR (% of Reading)  0.2                                 Vrms; 3.3V                                                      ERROR (% of Reading)                                           MID CLASS C

                                              Irms; 3.3V                   Vrms; 3.43V                                                          0.5

                      0.1        Irms; 3.43V                                   Vrms; 3.13V                                                                 PF = 1             PF = –0.5

                      0                                                                                                                         0

                      –0.1       Irms; 3.13V                                                                                                                                  PF = +0.5

                      –0.2                                                                                                                      –0.5

                                                                                                                                                                                         MID CLASS C

                      –0.3                                                                                                                      –1.0

                      –0.4

                      –0.5                                                                       06353-111                                      –1.5                                                            06353-094

                            0.1                 1                          10               100                                                 0.1                           1          10                100

                                              CURRENT CHANNEL (% of        Full Scale)                                                                             CURRENT CHANNEL (% of Full Scale)

Figure 17. Voltage and Current RMS Error as a Percentage of Reading (Gain = 1)                                            Figure 20. Active Energy Error as a Percentage of Reading (Gain = 8)

                      over Power Supply with Internal Reference, Integrator Off                                                                 over Power Factor with Internal Reference, Integrator Off

                      1.0   GAIN = 1                                                                                                            1.0

                            INTEGRATOR OFF                                                                                                            GAIN = 8

                      0.8   INTERNAL REFERENCE                                                                                                  0.8   INTEGRATOR OFF

                                                                                                                                                      INTERNAL REFERENCE

                      0.6                                                                                                                       0.6

ERROR (% of Reading)                          MID CLASS B                                                                 ERROR (% of Reading)

                      0.4                                                                                                                       0.4

                                 PF = 1                                                                                                                    PF = 1

                      0.2                                                                                                                       0.2        PF = +0.5

                                 PF = 0.5

                      0                                                                                                                         0

                                              MID CLASS B

                      –0.2                                                                                                                      –0.2

                                                                                                                                                                   PF = –0.5

                      –0.4                                                                                                                      –0.4

                      –0.6                                                                                                                      –0.6

                      –0.8                                                                                                                      –0.8

                      –1.0                                                                       06353-112                                      –1.0                                                            06353-095

                            40   45             50         55              60           65  70                                                        0.1                     1          10                100

                                                LINE FREQUENCY (Hz)                                                                                                CURRENT CHANNEL (% of Full Scale)

Figure 18. Active Energy Error as a Percentage of Reading (Gain = 1)                                        Figure 21. Reactive Energy Error as a Percentage of Reading (Gain = 8)

                            over Frequency with Internal Reference, Integrator Off                                                              over Power Factor with Internal Reference, Integrator Off

                      0.5                                                                                                                       1.5

                                GAIN = 1                                                                                                              GAIN = 8

                      0.4       INTEGRATOR OFF                                                                                                        INTEGRATOR OFF

                                INTERNAL REFERENCE                                                                                                    INTERNAL REFERENCE

                      0.3                                                                                                                       1.0

Reading)              0.2                     VAR; 3.43V                                                                  Reading)                                                       MID CLASS C

                                                          W; 3.3V                                                                               0.5

                      0.1        VAR; 3.3V                                                                                                                 PF = 1             PF = +0.5

of                    0                                                                                                   of                    0

(%                                            VAR; 3.13V                                                                  (%

ERROR                 –0.1       W; 3.13V                                  W; 3.43V                                       ERRO R                                   PF = –0.5

                      –0.2                                                                                                                      –0.5

                                                                                                                                                                                         MID CLASS C

                      –0.3                                                                                                                      –1.0

                      –0.4

                      –0.5                                                                       06353-113                                      –1.5                                                            06353-096

                      0.1                       1                          10               100                                                 0.1                           1          10                100

                                              CURRENT CHANNEL      (%  of  Full Scale)                                                                             CURRENT CHANNEL (% of Full Scale)

Figure 19. Active and Reactive Energy Error as a Percentage of Reading                                                    Figure 22. Current RMS Error as a Percentage of Reading (Gain = 8)

(Gain = 1) over Power Supply with Internal Reference, Integrator Off                                                                            over Power Factor with Internal Reference, Integrator Off

                                                                                                 Rev. C | Page 23 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                                                                                  Data Sheet

                      2.0                                                                                                            1.0

                            GAIN = 16                          MID CLASS C                                                                 GAIN = 16

                            INTEGRATOR OFF                                                                                           0.8   INTEGRATOR OFF

                      1.5   INTERNAL REFERENCE                                                                                             INTERNAL REFERENCE

                                                                                                                                     0.6                             –40°C; PF = 0

                      1.0                                                                                                                                            +85°C; PF = 0

Reading)                                                                                                       Reading)              0.4                             +85°C; PF = 0.866

                                                                                                                                                                     –40°C; PF = 0.866

                      0.5        +25°C; PF = 1                                                                                       0.2

of                    0                                                                                        of                    0

(%                                                                                                             (%                                                    +25°C; PF = 0.866

ERRO R                           –40°C; PF = 1                                                                 ERRO R                –0.2                            +25°C; PF = 0

                      –0.5

                                 +85°C; PF = 1                                                                                       –0.4

                      –1.0

                                                                                                                                     –0.6

                      –1.5                                                                                                           –0.8

                                                               MID CLASS C

                      –2.0                                                            06353-097                                      –1.0                                                            06353-100

                      0.1                       1                  10            100                                                 0.1                   1                        10          100

                                       CURRENT CHANNEL (% of Full Scale)                                                                              CURRENT CHANNEL (% of Full Scale)

Figure 23. Active Energy Error as a Percentage of Reading (Gain = 16)                            Figure 26. Reactive Energy Error as a Percentage of Reading (Gain = 16)

                      over Temperature with Internal Reference, Integrator Off                                                       over Power Factor with Internal Reference, Integrator Off

                      2.0                                                                                                            2.0

                            GAIN = 16                          MID CLASS C                                                                 GAIN = 16                        MID CLASS C

                      1.5   INTEGRATOR OFF                                                                                           1.5   INTEGRATOR OFF

                            INTERNAL REFERENCE                                                                                             INTERNAL REFERENCE

                      1.0                                                                                                            1.0

ERROR (% of Reading)             +85°C; PF = 0.5                                                               ERROR (% of Reading)

                      0.5        +25°C; PF = 1                                                                                       0.5   –40°C; PF = 1

                                 +25°C; PF = 0.5

                      0                                                                                                              0

                                 +85°C; PF = 1                                                                                                        +25°C; PF = 1

                      –0.5       –40°C; PF = 1                                                                                       –0.5

                                 –40°C; PF = 0.5                                                                                           +85°C; PF = 1

                      –1.0                                                                                                           –1.0

                      –1.5                                                                                                           –1.5

                                                               MID CLASS C                                                                                                  MID CLASS C

                      –2.0                                                            06353-098                                      –2.0                                                            06353-101

                      0.1                       1                  10            100                                                 0.1                   1                        10          100

                                       CURRENT CHANNEL (% of Full Scale)                                                                              CURRENT CHANNEL (% of Full Scale)

Figure 24. Active Energy Error as a Percentage of Reading (Gain = 16)                                          Figure 27. Current RMS Error as a Percentage of Reading (Gain = 16)

                      over Power Factor with Internal Reference, Integrator Off                                                      over Temperature with Internal Reference, Integrator Off

                      1.0   GAIN = 16                                                                                                2.0

                      0.8   INTEGRATOR OFF                                                                                                 GAIN = 16                        MID CLASS C

                            INTERNAL REFERENCE                                                                                       1.5   INTEGRATOR OFF

                                                                                                                                           INTERNAL REFERENCE

                      0.6

ERROR (% of Reading)                                                                                                                 1.0

                      0.4              +85°C; PF = 0                                                           ERROR (% of Reading)                        –40°C; PF = 1

                                                                                                                                     0.5                   +25°C; PF = 1

                      0.2                                                                                                                                  –40°C; PF = 0.5

                                                –40°C; PF = 0

                      0                                                                                                              0

                      –0.2       +25°C; PF = 0                                                                                       –0.5                 +85°C; PF = 0.5

                                                                                                                                                          +25°C; PF = 0.5

                      –0.4                                                                                                                                +85°C; PF = 1

                                                                                                                                     –1.0

                      –0.6

                      –0.8                                                                                                           –1.5

                                                                                                                                                                            MID CLASS C

                      –1.0                                                            06353-099                                      –2.0

                            0.1                 1                  10            100                                                 0.1                   1                        10          100  06353-102

                                       CURRENT CHANNEL (%      of  Full  Scale)                                                                       CURRENT CHANNEL (% of Full Scale)

Figure 25. Reactive Energy Error as a Percentage of Reading (Gain = 16)                                        Figure 28. Current RMS Error as a Percentage of Reading (Gain = 16)

                      over Temperature with Internal Reference, Integrator Off                                                       over Power Factor with Internal Reference, Integrator Off

                                                                                      Rev. C | Page 24 of 152
Data Sheet                                                                                      ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

PERFORMANCE CURVES FOR THE ADE7169 AND                                                          ADE7569  ONLY

                      2.0                                                                                                           2.0

                            GAIN = 16                         MID CLASS C                                                                 GAIN = 16                 MID CLASS C

                      1.5   INTEGRATOR ON                                                                                           1.5   INTEGRATOR ON

                            INTERNAL REFERENCE                                                                                            INTERNAL REFERENCE

                      1.0              –40°C; PF = 1                                                                                1.0   +25°C; PF = 1

ERROR (% of Reading)                   +85°C; PF = 0.5                                                        ERROR (% of Reading)        +25°C; PF = 0.5

                                       +25°C; PF = 0.5                                                                                    +85°C; PF = 0.5

                      0.5              –40°C; PF = 0.5                                                                              0.5   +85°C; PF = 1

                                                                                                                                          –40°C; PF = 0.5

                      0                                                                                                             0

                            +25°C; PF = 1

                      –0.5  +85°C; PF = 1                                                                                           –0.5

                                                                                                                                                     –40°C; PF = 1

                      –1.0                                                                                                          –1.0

                      –1.5                                                                                                          –1.5

                                                              MID CLASS C                                                                                           MID CLASS C

                      –2.0                                                           06353-103                                      –2.0                                                           06353-105

                      0.1                  1                  10                100                                                 0.1                    1        10                        100

                                       CURRENT CHANNEL (% of Full Scale)                                                                             CURRENT CHANNEL (% of Full Scale)

Figure 29. Active Energy Error as a Percentage of Reading (Gain = 16)                                         Figure 31. Current RMS Error as a Percentage of Reading (Gain                   = 16)

                      over Power Factor with Internal Reference, Integrator On                                                      over Power Factor with Internal Reference, Integrator On

                      1.0   GAIN = 16

                      0.8   INTEGRATOR ON

                            INTERNAL REFERENCE

                      0.6

ERROR (% of Reading)  0.4                  +25°C; PF = 0

                      0.2                  +85°C; PF = 0.866

                                           –40°C; PF = 0

                                           +25°C; PF = 0.866

                      0

                      –0.2

                                       +85°C; PF = 0

                      –0.4  –40°C; PF = 0.866

                      –0.6

                      –0.8

                      –1.0                                                           06353-104

                      0.1                  1                  10                100

                                       CURRENT CHANNEL (% of Full Scale)

Figure 30. Reactive Energy Error as a Percentage of Reading (Gain = 16)

                      over Power Factor with Internal Reference, Integrator On

                                                                                     Rev. C | Page 25 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                       Data Sheet

TERMINOLOGY

Measurement Error                                                           For the dc PSR measurement, a reading at nominal supplies

The error associated with the energy measurement made by the                (3.3 V) is taken. A second reading is obtained with the same

ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 is defined                          input signal levels when the supplies are varied ±5%. Any error

by the following formula:                                                   introduced is again expressed as a percentage of the reading.

Percentage Error =                                                          ADC Offset Error

  Energy  Register − True  Energy   ×100%                      (1)  ADC offset error is the dc offset associated with the analog inputs

                 True Energy                                                to the ADCs. It means that, with the analog inputs connected to

Phase Error Between Channels                                                AGND, the ADCs still see a dc analog input signal. The magnitude

The digital integrator and the high-pass filter (HPF) in the                of the offset depends on the gain and input range selection (see

current channel have a nonideal phase response. To offset this              the Typical Performance Characteristics section). However, when

phase response and equalize the phase response between channels,            HPF1 is switched on, the offset is removed from the current

two phase correction networks are placed in the current channel:            channel, and the power calculation is not affected by this offset.

one for the digital integrator and the other for the HPF. The               The offsets can be removed by performing an offset calibration

phase correction networks correct the phase response of the                 (see the Analog Inputs section).

corresponding component and ensure a phase match between                    Gain Error

current channel and voltage channel to within ±0.1° over a range of         Gain error is the difference between the measured ADC output

45 Hz to 65 Hz with the digital integrator off. With the digital            code (minus the offset) and the ideal output code (see the Current

integrator on, the phase is corrected to within ±0.4° over a range of       Channel ADC section and Voltage Channel ADC section). It is

45 Hz to 65 Hz.                                                             measured for each of the gain settings on the current channel

Power Supply Rejection (PSR)                                                (1, 2, 4, 8, and 16). The difference is expressed as a percentage

PSR quantifies the ADE7116/ADE7166/ADE7169/ADE7566/                         of the ideal code.

ADE7569 measurement error as a percentage of reading when

the power supplies are varied. For the ac PSR measurement, a

reading at nominal supplies (3.3 V) is taken. A second reading

is obtained with the same input signal levels when an ac (100 mV

rms/120 Hz) signal is introduced onto the supplies. Any error

introduced by this ac signal is expressed as a percentage of reading

(see the Measurement Error definition).

                                                                      Rev. C | Page 26 of 152
Data Sheet                     ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

SPECIAL    FUNCTION  REGISTER  (SFR) MAPPING

Table 15

Mnemonic             Address   Description

INTPR                0xFF      Interrupt pins configuration (see Table 17).

SCRATCH4             0xFE      Scratch Pad 4 (see Table 25).

SCRATCH3             0xFD      Scratch Pad 3 (see Table 24).

SCRATCH2             0xFC      Scratch Pad 2 (see Table 23).

SCRATCH1             0xFB      Scratch Pad 1 (see Table 22).

BATVTH               0xFA      Battery detection threshold (see Table 52).

STRBPER              0xF9      Peripheral ADC strobe period (see Table 49).

IPSMF                0xF8      Power management interrupt flag (see Table 18).

TEMPCAL              0xF7      RTC temperature compensation (see Table 135).

RTCCOMP              0xF6      RTC nominal compensation (see Table 134).

BATPR                0xF5      Battery switchover configuration (see Table 19).

PERIPH               0xF4      Peripheral configuration (see Table 20).

DIFFPROG             0xF3      Temperature and supply delta (see Table 50).

B                    0xF0      Auxiliary math (see Table 56).

VDCINADC             0xEF      VDCIN ADC value (see Table 53).

LCDSEGE2             0xED      LCD Segment Enable 2 (see Table 98).

IPSME                0xEC      Power management interrupt enable (see Table 21).

SPISTAT              0xEA      SPI interrupt status (see Table 150).

SPI2CSTAT            0xEA      I2C interrupt status (see Table 154).

SPIMOD2              0xE9      SPI Configuration SFR 2 (see Table 149).

I2CADR               0xE9      I2C slave address (see Table 153).

SPIMOD1              0xE8      SPI Configuration SFR 1 (see Table 148).

I2CMOD               0xE8      I2C mode (see Table 152).

WAV2H                0xE7      Selection 2 sample MSB (see Table 31).

WAV2M                0xE6      Selection 2 sample middle byte (see Table 31).

WAV2L                0xE5      Selection 2 sample LSB (see Table 31).

WAV1H                0xE4      Selection 1 sample MSB (see Table 31).

WAV1M                0xE3      Selection 1 sample middle byte (see Table 31).

WAV1L                0xE2      Selection 1 sample LSB (see Table 31).

ACC                  0xE0      Accumulator (see Table 56).

BATADC               0xDF      Battery ADC value (see Table 54).

MIRQSTH              0xDE      Interrupt Status 3 (see Table 42).

MIRQSTM              0xDD      Interrupt Status 2 (see Table 41).

MIRQSTL              0xDC      Interrupt Status 1 (see Table 40).

MIRQENH              0xDB      Interrupt Enable 3 (see Table 45).

MIRQENM              0xDA      Interrupt Enable 2 (see Table 44).

MIRQENL              0xD9      Interrupt Enable 1 (see Table 43).

ADCGO                0xD8      Start ADC measurement (see Table 51).

TEMPADC              0xD7      Temperature ADC value (see Table 55).

IRMSH                0xD6      Irms measurement MSB (see Table 31).

IRMSM                0xD5      Irms measurement middle byte (see Table 31).

IRMSL                0xD4      Irms measurement LSB (see Table 31).

VRMSH                0xD3      Vrms measurement MSB (see Table 31).

VRMSM                0xD2      Vrms measurement middle byte (see Table 31).

VRMSL                0xD1      Vrms measurement LSB (see Table 31).

PSW                  0xD0      Program status word (see Table 57).

TH2                  0xCD      Timer 2 high byte (see Table 120).

TL2                  0xCC      Timer 2 low byte (see Table 121).

RCAP2H               0xCB      Timer 2 reload/capture high byte (see Table 122).

RCAP2L               0xCA      Timer 2 reload/capture low byte (see Table 123).

                               Rev. C | Page 27 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                          Data Sheet

Mnemonic  Address  Description

T2CON     0xC8     Timer/Counter 2 control (see Table 115).

EADRH     0xC7     Flash high byte address (see Table 110).

EADRL     0xC6     Flash low byte address (see Table 109).

POWCON    0xC5     Power control (see Table 26).

KYREG     0xC1     Key (see Table 126).

WDCON     0xC0     Watchdog timer (see Table 85).

PROTR     0xBF     Flash read protection (see Table 108).

PROTB1    0xBE     Flash Write/Erase Protection 1 (see Table 107).

PROTB0    0xBD     Flash Write/Erase Protection 0 (see Table 106).

EDATA     0xBC     Flash data (see Table 105).

PROTKY    0xBB     Flash protection key (see Table 104).

FLSHKY    0xBA     Flash key (see Table 103).

ECON      0xB9     Flash control (see Table 102).

IP        0xB8     Interrupt priority (see Table 79).

PINMAP2   0xB4     Port 2 weak pull-up enable (see Table 159).

PINMAP1   0xB3     Port 1 weak pull-up enable (see Table 158).

PINMAP0   0xB2     Port 0 weak pull-up enable (see Table 157).

LCDCONY   0xB1     LCD Configuration Y (see Table 91).

CFG       0xAF     Configuration (see Table 63).

LCDDAT    0xAE     LCD data (see Table 97).

LCDPTR    0xAC     LCD pointer (see Table 96).

IEIP2     0xA9     Interrupt Enable and Priority 2 (see Table 80).

IE        0xA8     Interrupt enable (see Table 78).

DPCON     0xA7     Data pointer control (see Table 76).

INTVAL    0xA6     RTC alarm interval (see Table 133).

HOUR      0xA5     RTC hours counter (see Table 132).

MIN       0xA4     RTC minutes counter (see Table 131).

SEC       0xA3     RTC seconds counter (see Table 130).

HTHSEC    0xA2     RTC hundredths of a second counter (see Table 129).

TIMECON   0xA1     RTC configuration (see Table 128).

P2        0xA0     Port 2 (see Table 162).

EPCFG     0x9F     Extended port configuration (see Table 156).

SBAUDT    0x9E     Enhanced serial baud rate control (see Table 142).

SBAUDF    0x9D     UART timer fractional divider (see Table 143).

LCDCONX   0x9C     LCD Configuration X (see Table 89).

SPI2CRx   0x9B     SPI/I2C receive buffer (see Table 147).

SPI2CTx   0x9A     SPI/I2C transmit buffer (see Table 146).

SBUF      0x99     Serial port buffer (see Table 141).

SCON      0x98     Serial communications control (see Table 140).

LCDSEGE   0x97     LCD segment enable (see Table 95).

LCDCLK    0x96     LCD clock (see Table 92).

LCDCON    0x95     LCD configuration (see Table 88).

MDATH     0x94     Energy measurement pointer data MSB (see Table 31).

MDATM     0x93     Energy measurement pointer data middle byte (see Table 31).

MDATL     0x92     Energy measurement pointer data LSB (see Table 31).

MADDPT    0x91     Energy measurement pointer address (see Table 30).

P1        0x90     Port 1 (see Table 161).

TH1       0x8D     Timer 1 high byte (see Table 118).

TH0       0x8C     Timer 0 high byte (see Table 116).

TL1       0x8B     Timer 1 low byte (see Table 119).

TL0       0x8A     Timer 0 low byte (see Table 117).

TMOD      0x89     Timer/Counter 0 and Timer/Counter 1 mode (see Table 113).

TCON      0x88     Timer/Counter 0 and Timer/Counter 1 control (see Table 114).

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Data Sheet           ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

Mnemonic    Address  Description

PCON        0x87     Program control (see Table 58).

DPH         0x83     Data pointer high (see Table 60).

DPL         0x82     Data pointer low (see Table 59).

SP          0x81     Stack pointer (see Table 62).

P0          0x80     Port 0 (see Table 160).

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ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                    Data Sheet

POWER MANAGEMENT

The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                               power supply failures. The power management functionalities

have elaborate power management circuitry that manages the                can be accessed directly through the 8052 SFRs (see Table 16).

switchover from regular power supply to battery and manages

Table 16. Power Management SFRs

SFR Address      R/W             Mnemonic               Description

0xEC             R/W             IPSME                  Power management interrupt enable (see Table 21).

0xF5             R/W             BATPR                  Battery switchover configuration (see Table 19).

0xF8             R/W             IPSMF                  Power management interrupt flag (see Table 18).

0xFF             R/W             INTPR                  Interrupt pins configuration (see Table 17).

0xF4             R/W             PERIPH                 Peripheral configuration (see Table 20).

0xC5             R/W             POWCON                 Power control (see Table 26).

0xFB             R/W             SCRATCH1               Scratch Pad 1 (see Table 22).

0xFC             R/W             SCRATCH2               Scratch Pad 2 (see Table 23).

0xFD             R/W             SCRATCH3               Scratch Pad 3 (see Table 24).

0xFE             R/W             SCRATCH4               Scratch Pad 4 (see Table 25).

POWER MANAGEMENT REGISTER DETAILS

Table 17. Interrupt Pins Configuration SFR (INTPR, Address 0xFF)

Bit    Mnemonic  Default                Description

7      RTCCAL    0                      Controls RTC calibration output. When set, the RTC calibration frequency selected by the

                                        FSEL bits is output on the P0.2/CF1/RTCCAL pin.

[6:5]  FSEL      00                     Sets RTC calibration output frequency and calibration window.

                                        FSEL         Result (Calibration Window, Frequency)

                                        00           30.5 sec, 1 Hz

                                        01           30.5 sec, 512 Hz

                                        10           0.244 sec, 500 Hz

                                        11           0.244 sec, 16 kHz

4      Reserved  Not applicable         Not applicable

[3:1]  INT1PRG   000                    Controls the function of INT1.

                                        INT1PRG      Result

                                        X00          GPIO enabled

                                        X01          BCTRL enabled

                                        01X          INT1 input disabled

                                        11X          INT1 input enabled

0      INT0PRG   0                      Controls the function of INT0.

                                        INT0PRG      Result

                                        0            INT0 input disabled

                                        1            INT0 input enabled

Writing to the Interrupt Pins Configuration SFR (INTPR, Address 0xFF)

To protect the RTC from runaway code, a key must be written to the key SFR (KYREG, Address 0xC1) to obtain write access to INTPR.

KYREG (see Table 126) should be set to 0xEA to unlock this SFR and reset to 0 after a timekeeping register is written to. The RTC

registers can be written using the following 8052 assembly code:

MOV    KYREG,    #0EAh

MOV    INTPR,    #080h

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Data Sheet                                                                   ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

Table 18. Power Management Interrupt Flag SFR (IPSMF, Address 0xF8)

Bit    Bit Address     Mnemonic                  Default    Description

7      0xFF            FPSR                      0          Power supply restored interrupt flag. Set when the VDD power supply has been restored. This

                                                            occurs when the source of VSWOUT changes from VBAT to VDD.

6      0xFE            FPSM                      0          PSM interrupt flag. Set when an enabled PSM interrupt condition occurs.

5      0xFD            FSAG                      0          Voltage SAG interrupt flag. Set when an ADE energy measurement SAG condition occurs.

4      0xFC            Reserved                  0          This bit must be kept at 0 for proper operation.

3      0xFB            FVADC1                    0          VDCINADC monitor interrupt flag. Set when VDCIN changes by VDCIN_DIFF or when VDCIN

                                                            measurement is ready.

2      0xFA            FBAT1                     0          VBAT monitor interrupt flag. Set when VBAT falls below BATVTH or when VBAT measurement is ready.

1      0xF9            FBSO                      0          Battery switchover interrupt flag. Set when VSWOUT switches from VDD to VBAT.

0      0xF8            FVDCIN1                   0          VDCIN monitor interrupt flag. Set when VDCIN falls below 1.2 V.

1 This feature is not available in the ADE7116.

Table 19. Battery Switchover Configuration SFR (BATPR, Address 0xF5)

Bit          Mnemonic            Default                     Description

[7:2]        Reserved            00                          These bits must be kept at 0 for proper operation.

[1:0]        BATPRG              00                          Control bits for battery switchover.

                                                             BATPRG            Result

                                                             00                Battery switchover enabled on low VDD

                                                             01                Battery switchover enabled on low VDD and low VDCIN

                                                             1X                Battery switchover disabled

Table  20. Peripheral  Configuration                SFR (PERIPH, Address 0xF4)

Bit    Mnemonic        Default                      Description

7      RXFLAG          0                            If set, indicates that an Rx edge event triggered wake-up from PSM2.

6      VSWSOURCE       1                            Indicates the power supply that is internally connected to VSWOUT (0: VSWOUT = VBAT; 1: VSWOUT = VDD).

5      VDD_OK          1                            If set, indicates that VDD power supply is ready for operation.

4      PLL_FLT         0                            If set, indicates that a PLL fault occurred where the PLL lost lock. Set the PLLACK bit (see Table 51) in

                                                    the start ADC measurement SFR (ADCGO, Address 0xD8) to acknowledge the fault and clear the

                                                    PLL_FLT bit.

3      REF_BAT_EN      0                            Set this bit to enable internal voltage reference in PSM2 mode. This bit should be set if LCD is on in

                                                    PSM1 and PSM2 mode.

2      Reserved        0                            This bit must be kept at 0 for proper operation.

[1:0]  RXPROG          00                           Controls the function of the P1.0/RxD pin.

                                                    RXPROG           Result

                                                    00               GPIO

                                                    01               RxD with wake-up disabled

                                                    11               RxD with wake-up enabled

Table 21. Power Management Interrupt Enable                       SFR (IPSME, Address 0xEC)

Bit          Mnemonic                               Default       Description

7            EPSR                                   0             Enables a PSM interrupt when the power supply restored interrupt flag (FPSR) is set.

6            Reserved                               0             Reserved.

5            ESAG                                   0             Enables a PSM interrupt when the voltage SAG interrupt flag (FSAG) is set.

4            Reserved                               0             This bit must be kept at 0 for proper operation.

3            EVADC1                                 0             Enables a PSM interrupt when the VDCINADC monitor interrupt flag (FVADC) is set.

2            EBAT1                                  0             Enables a PSM interrupt when the VBAT monitor interrupt flag (FBAT) is set.

1            EBSO                                   0             Enables a PSM interrupt when the battery switchover interrupt flag (FBSO) is set.

0            EVDCIN1                                0             Enables a PSM interrupt when the VDCIN monitor interrupt flag (FVDCIN) is set.

1 This feature is not available in the ADE7116.

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ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                Data Sheet

Table 22. Scratch Pad 1 SFR (SCRATCH1, Address 0xFB)

Bit         Mnemonic  Default      Description

[7:0]       SCRATCH1  0            Value can be written/read in this register. This value is maintained in all the power saving modes.

Table 23. Scratch Pad 2 SFR (SCRATCH2, Address 0xFC)

Bit         Mnemonic  Default      Description

[7:0]       SCRATCH2  0            Value can be written/read in this register. This value is maintained in all the power saving modes.

Table 24. Scratch Pad 3 SFR (SCRATCH3, Address 0xFD)

Bit         Mnemonic  Default      Description

[7:0]       SCRATCH3  0            Value can be written/read in this register. This value is maintained in all the power saving modes.

Table 25. Scratch Pad 4 SFR (SCRATCH4, Address 0xFE)

Bit         Mnemonic  Default      Description

[7:0]       SCRATCH4  0            Value can be written/read in this register. This value is maintained in all the power saving modes.

Clearing the Scratch Pad Registers (SCRATCH1, Address 0xFB to SCRATCH4, Address 0xFE)

Note that these scratch pad registers are cleared only when the device loses VDD and VBAT.

Table  26.  Power Control  SFR  (POWCON,   Address 0xC5)

Bit         Mnemonic            Default         Description

7           Reserved            1               Reserved.

6           METER_OFF           0               Set this bit to turn off the modulators and energy metering DSP circuitry to reduce power  if

                                                metering functions are not needed in PSM0 mode.

5           Reserved            0               This bit should be kept at 0 for proper operation.

4           COREOFF             0               Set this bit to shut down the core and enter PSM2 mode if in the PSM1 operating mode.

3           Reserved            0               Reserved.

[2:0]       CD                  010             Controls the core clock frequency, fCORE. fCORE = 4.096 MHz/2CD.

                                                CD             Result (fCORE in MHz)

                                                000            4.096

                                                001            2.048

                                                010            1.024

                                                011            0.512

                                                100            0.256

                                                101            0.128

                                                110            0.064

                                                111            0.032

Writing to the Power Control SFR (POWCON, Address 0xC5)

Writing data to the POWCON SFR involves writing 0xA7 into the key SFR (KYREG, Address 0xC1), which is described in Table 126,

followed by a write to the POWCON SFR. For example,

MOV    KYREG,#0A7h         ;Write    KYREG      to  0xA7   to  get    write  access         to  the  POWCON       SFR

MOV    POWCON,#10h         ;Shut     down  the      core

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Data Sheet                                                             ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

POWER SUPPLY ARCHITECTURE                                                         The battery switchover functionality provided by the ADE7116/

Each ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 has                                  ADE7166/ADE7169/ADE7566/ADE7569 allows a seamless

two power supply inputs, VDD and VBAT, which require only a single                transition from VDD to VBAT. An automatic battery switchover

3.3 V power supply at VDD for full operation. A battery backup,                   option ensures a stable power supply to the device, as long as the

or secondary power supply, with a maximum of 3.7 V can be                         external battery voltage is above 2.75 V. It allows continuous code

connected to the VBAT input. Internally, the ADE7116/ADE7166/                     execution even while the internal power supply is switching from

ADE7169/ADE7566/ADE7569 connect VDD or VBAT to VSWOUT,                            VDD to VBAT and back. Note that the energy metering ADCs are

which is used to derive power for the device circuitry. The VSWOUT                not available when VBAT is being used for VSWOUT.

output pin reflects the voltage at the internal power supply (VSWOUT)             Power supply monitor (PSM) interrupts can be enabled to

and has a maximum output current of 6 mA. This pin can also                       indicate when battery switchover occurs and when the VDD

be used to power a limited number of peripheral components. The                   power supply is restored (see the Power Supply Management

2.5 V analog supply (VINTA) and the 2.5 V supply for the core logic               (PSM) Interrupt section.)

(VINTD) are derived by on-chip linear regulators from VSWOUT.                     VDD to VBAT

Figure 32 shows the power supply architecture of the ADE7116/                     The following three events switch the internal power supply

ADE7166/ADE7169/ADE7566/ADE7569.                                                  (VSWOUT) from VDD to VBAT:

The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 provide                                          VDCIN < 1.2 V. When VDCIN falls below 1.2 V, VSWOUT

automatic battery switchover between VDD and VBAT based on                                    switches from VDD to VBAT. This event is enabled when the

the voltage level detected at VDD or VDCIN. In addition, the BCTRL                            BATPRG[1:0] bits in the battery switchover configuration

input can be used to trigger a battery switchover. The conditions                             SFR (BATPR, Address 0xF5) = 0b01. Setting these bits disables

for switching VSWOUT from VDD to VBAT and back to VDD are                                     switchover based on VDCIN. Battery switchover on low VDCIN

described in the Battery Switchover section. VDCIN is an input pin                            is disabled by default.

that can be connected to a 0 V to 3.3 V dc signal. This input is                  

intended for power supply supervisory purposes and does not                                   VDD < 2.75 V. When VDD falls below 2.75 V, VSWOUT switches

provide power to the ADE7116/ADE7166/ADE7169/ADE7566/                                         from VDD to VBAT. This event is enabled when the

ADE7569 circuitry.                                                                            BATPRG[1:0] bits in the BATPR SFR are cleared.

          VDCIN  VDD  VBAT       VSWOUT                                                      Falling edge on BCTRL. When the battery control pin,

                                                                                              BCTRL, goes low, VSWOUT switches from VDD to VBAT. This

                            ADC  *                       MCU                                  external switchover signal can trigger a switchover to VBAT

                                             LDO  VINTD                                       at any time. Setting the INT1PRG bits to X01 in the interrupt

          POWER SUPPLY                                   ADE                                  pins configuration SFR (INTPR, Address 0xFF) enables the

BCTRL     MANAGEMENT        VSW                   VINTA                                       battery control pin (see Table 17).

                                             LDO

                                 ADC   *                                          Switching from VBAT to VDD

                                                         SPI/I2C                  To switch VSWOUT from VBAT to VDD, all of the following events

          SCRATCH PAD            LCD         RTC                                  must be true:

                                                         UART

                      TEMPERATURE ADC     *

                                                  3.3V   2.5V          06353-011             VDD > 2.75 V. VSWOUT switches back to VDD after VDD remains

*NOT AVAILABLE IN THE ADE7116.                                                                above 2.75 V.

                 Figure 32. Power Supply Architecture                                        VDCIN > 1.2 V and VDD > 2.75 V. If the low VDCIN condition

BATTERY SWITCHOVER                                                                            is enabled, VSWOUT switches to VDD after VDCIN remains above

                                                                                              1.2 V and VDD remains above 2.75 V.

The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 monitor                                          Rising edge on BCTRL. If the battery control pin is enabled,

VDD, VBAT, and VDCIN. Automatic battery switch over from VDD to                               VSWOUT switches back to VDD after BCTRL is high, and the

VBAT can be configured based on the status of the VDD, VDCIN, or                              first or second bullet point is satisfied.

BCTRL pin. Battery switchover is enabled by default. Setting                      

Bit 1 in the Battery Switchover Configuration SFR (BATPR,

Address 0xF5) disables battery switchover so that VDD is always

connected to VSWOUT (see Table 19). The source of VSWOUT is

indicated by Bit 6 in the Peripheral Configuration SFR (PERIPH,

Address 0xF4), which is described in Table 20. Bit 6 is set when

VSWOUT is connected to VDD and cleared when VSWOUT is connected

to VBAT.

                                                                     Rev. C | Page 33 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                   Data Sheet

POWER SUPPLY MANAGEMENT (PSM) INTERRUPT                                         The power management interrupt enable SFR (IPSME,

The power supply monitor interrupt alerts the 8052 core of                      Address 0xEC) controls the events that result in a PSM interrupt

power supply events. The PSM interrupt is disabled by default.                  (see Table 21). Figure 33 illustrates how the PSM interrupt vector is

Setting the EPSM bit in the interrupt enable and Priority 2 SFR                 shared among the PSM interrupt sources. The PSM interrupt flags

(IEIP2, Address 0xA9) enables the PSM interrupt (see Table 80).                 are latched and must be cleared by writing to the IPSMF power

                                                                                management interrupt flag SFR, Address 0xF8 (see Table 18).

EPSR

FPSR

ESAG

FSAG

EVADC                                                           FPSM

FVADC                                                                                     TRUE?   PENDING PSM

                                                                EPSM                              INTERRUPT

EBAT

FBAT

EBSO

FBSO

EVDCIN

FVDCIN

IPSME ADDR. 0xEC  EPSR          RESERVED     ESAG                     RESERVED            EVADC*  EBAT*        EBSO  EVDCIN*

IPSMF ADDR. 0xF8  FPSR          FPSM         FSAG                     RESERVED            FVADC*  FBAT*        FBSO  FVDCIN*

IEIP2 ADDR. 0xA9  RESERVED      PTI          RESERVED                 PSI                 EADE    ETI          EPSM  ESI

NOT INVOLVED IN PSM INTERRUPT SIGNAL CHAIN.                                                                                        06353-012

*NOT AVAILABLE IN THE ADE7116.

                                Figure 33. Power Supply Management Interrupt Sources

                                                                 Rev. C | Page 34 of 152
Data Sheet                                                            ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

Battery Switchover and Power Supply Restored                          VBAT Monitor PSM Interrupt

PSM Interrupt                                                         The VBAT voltage is measured using a dedicated ADC. These

The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 can be                    measurements take place in the background at intervals to

configured to generate a PSM interrupt when the source of VSWOUT      check the change in VBAT. The FBAT bit is set when the battery

changes from VDD to VBAT, indicating battery switchover. Setting      level is lower than the threshold set in the battery detection

the EBSO bit in the power management interrupt enable SFR             threshold SFR (BATVTH, Address 0xFA), described in Table 52,

(IPSME, Address 0xEC) enables this event to generate a PSM            or when a new measurement is ready in the battery ADC value

interrupt (see Table 21).                                             SFR (BATADC, Address 0xDF), described in Table 54. See the

The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 can                       Battery Measurement section for more information. Setting the

also be configured to generate an interrupt when the source of        EBAT bit in the power management interrupt enable SFR (IPSME,

VSWOUT changes from VBAT to VDD, indicating that the VDD power        Address 0xEC) enables this event to generate a PSM interrupt.

supply has been restored. Setting the EPSR bit in the power man-      Note that this feature is not available in the ADE7116.

agement interrupt enable SFR (IPSME, Address 0xEC) enables this       VDCIN Monitor PSM Interrupt

event to generate a PSM interrupt.                                    The VDCIN voltage is monitored by a comparator. The FVDCIN

The flags in the IPSMF SFR for these interrupts, FBSO and FPSR,       bit in the power management interrupt flag SFR (IPSMF,

are set regardless of whether the respective enable bits have been    Address 0xF8) is set when the VDCIN input level is lower than 1.2 V.

set. The battery switchover and power supply restore event flags,     Setting the EVDCIN bit in the IPSME SFR enables this event to

FBSO and FPSR, are latched. These events must be cleared by           generate a PSM interrupt. This event, which is associated with the

writing a 0 to these bits. Bit 6 (VSWSOURCE) in the peripheral        SAG monitoring, can be used to detect that a power supply (VDD) is

configuration SFR (PERIPH, Address 0xF4) tracks the source of         compromised and to trigger further actions prior to initiating a

VSWOUT. The bit is set when VSWOUT is connected to VDD and cleared    switch from VDD to VBAT. Note that this feature is not available in

when VSWOUT is connected to VBAT.                                     the ADE7116.

VDCIN ADC PSM Interrupt                                               SAG Monitor PSM Interrupt

The ADE7166/ADE7169/ADE7566/ADE7569 can be configured                 The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 energy

to generate a PSM interrupt when VDCIN changes magnitude by           measurement DSP monitors the ac voltage input at the VP and

more than a configurable threshold. This threshold is set in the      VN input pins. The SAGLVL register (Address 0x14) is used to

temperature and supply delta SFR (DIFFPROG, Address 0xF3),            set the threshold for a line voltage SAG event. The FSAG bit in

which is described in Table 50. See the External Voltage              the power management interrupt flag SFR (IPSMF, Address 0xF8)

Measurement section for more information. Setting the EVADC           is set if the line voltage stays below the level set in the SAGLVL

bit in the power management interrupt enable SFR (IPSME,              register for the number of line cycles set in the SAGCYC register

Address 0xEC) enables this event to generate a PSM interrupt.         (Address 0x13). See the Line Voltage SAG Detection section for

Note that this feature is not available in the ADE7116.               more information. Setting the ESAG bit in the power management

The VDCIN voltage is measured using a dedicated ADC. These            interrupt enable SFR (IPSME, Address 0xEC) enables this event

measurements take place in the background at intervals to check       to generate a PSM interrupt.

the change in VDCIN. Conversions can also be initiated by writing to

the start ADC measurement SFR (ADCGO, Address 0xD8), as

described in Table 51. The FVADC flag in the power management

interrupt flag SFR (IPSMF, Address 0xF8) indicates when a VDCIN

measurement is ready. See the External Voltage Measurement

section for details on how VDCIN is measured.

                                                                    Rev. C | Page 35 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                                 Data Sheet

USING THE POWER SUPPLY FEATURES                                                     When a SAG event occurs, user code can be configured to back up

In an energy meter application, the 3.3 V power supply (VDD) is                     data and prepare for battery switchover if desired. The relative

typically generated from the ac line voltage and regulated to 3.3 V                 spacing of these interrupts depends on the design of the

by a voltage regulator IC. The preregulated dc voltage, typically                   power supply.

5 V to 12 V, can be connected to VDCIN through a resistor divider.                  Figure 36 shows the sequence of events that occurs if the main

A 3.6 V battery can be connected to VBAT. Figure 34 shows how                       power supply starts to fail in the power meter application shown

the ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 power                                   in Figure 34, with battery switchover on low VDCIN or low

supply inputs are set up in this application.                                       VDD enabled.

Figure 35 shows the sequence of events that occurs if the main                      Finally, the transition between VDD and VBAT and the different

power supply generated by the PSU starts to fail in the power                       power supply modes (see the Operating Modes section) are

meter application shown in Figure 34. The SAG detection can                         represented in Figure 37 and Figure 38.

provide the earliest warning of a potential problem on VDD.

     (240V, 220V, 110V TYPICAL)                                  BCTRL   45

     AC INPUT                                                       VP

                                                                         49

                                                                                    SAG

                                                                    VN       DETECTION

                                                                         50

                       5V        TO  12V  DC                     VDCIN

                                                                         64              VOLTAGE

                                                                                    SUPERVISORY

                                                                                         VOLTAGE        POWER SUPPLY         IPSMF SFR

                                                                                    SUPERVISORY         MANAGEMENT           (ADDR. 0xF8)

                                               3.3V              VDD

                       PSU                     REGULATOR                 60

                                                                                                                      VSW

                                                                 VSWOUT  61

                                                                 VBAT    58                                                                   06353-013

                                               Figure 34. Power  Supply Management  for Energy Meter    Application

     VP – VN

SAG  LEVEL TRIP POINT

     SAGCYC = 1

     VDCIN

     1.2V

     VDD                                                                                          t1

     2.75V

                                                                                                        t2

                                                                 SAG EVENT               VDCIN EVENT    IF SWITCHOVER ON LOW VDD IS ENABLED,

                                                                 (FSAG = 1)               (FVDCIN = 1)  AUTOMATIC BATTERY SWITCHOVER

                                                                                                        OCCURS. VSWOUT IS CONNECTED TO VBAT.

                                                                                                                      BSO EVENT                          06353-014

                                                                                                                      (FBSO = 1)

     Figure 35.        Power Supply Management Interrupts and Battery Switchover with Only VDD Enabled for Battery Switchover

                                                                 Rev. C | Page 36 of 152
Data Sheet                                                 ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

Table 27. Power Supply Event Timing Operating Modes

Parameter  Time           Description

t1         10 ns min      Time between when VDCIN goes below 1.2 V and when FVDCIN is raised.

t2         10 ns min      Time between when VDD falls below 2.75 V and when battery switchover occurs.

t3         30 ms typ      Time between when VDCIN falls below 1.2 V and when battery switchover occurs if VDCIN is enabled to cause

                          battery switchover.

t4         130 ms typ     Time between when power supply restore conditions are met (VDCIN > 1.2 V and VDD > 2.75 V if BATPRG[1:0] =

                          0b01 or VDD > 2.75 V if BATPRG[1:0] = 0b00) and when VSWOUT switches to VDD.

                 VP – VN

    SAG LEVEL TRIP POINT

    SAGCYC = 1

                 VDCIN

                 1.2V

                                                                                            t3

                 VDD                                                          t1

                 2.75V

                                                     SAG EVENT                VDCIN EVENT                  IF SWITCHOVER ON LOW VDCIN IS

                                                     (FSAG = 1)               (FVDCIN = 1)                 ENABLED, AUTOMATIC BATTERY

                                                                                                           SWITCHOVER OCCURS. VSWOUT
                                                                                                           IS CONNECTED TO VBAT.

                                                                                                           BSO EVENT                      06353-015

                                                                                                           (FBSO = 1)

                Figure 36. Power Supply Management Interrupts and Battery Switchover with VDD or VDCIN Enabled for Battery Switchover

                          VP − VN

                          SAG LEVEL
                          TRIP POINT

                                   VDCIN             SAG EVENT   VDCIN EVENT                VDCIN EVENT

                                      1.2V

                                                                 30ms MIN.                  130ms MIN.

                                      VBAT

                                      VDD

                                      2.75V

                                      VSW            PSM0                                                  PSM0

                      BATTERY SWITCH                                          PSM1 OR PSM2
                          ENABLED ON
                          LOW VDCIN

                                      VSW

                      BATTERY SWITCH                 PSM0                                                  PSM0

                          ENABLED ON
                          LOW VDD
                                                                                                                 06353-016
                                                                              PSM1 OR PSM2

                                             Figure 37. Power Supply Management Transitions Between Modes

                                                     Rev. C | Page 37 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                            Data Sheet

OPERATING MODES

PSM0 (NORMAL MODE)                                                                                 The program counter for the 8052, also held in volatile

In PSM0, or normal operating mode, VSWOUT is connected to VDD.                                      memory, becomes invalid when the 2.5 V supply is shut

All of the analog circuitry and the digital circuitry powered by                                    down. Therefore, the program does not resume from where it

VINTD and VINTA are enabled by default. In normal mode, the default                                 left off but always starts from the power-on reset vector when

clock frequency, fCORE, which is established during a power-on                                      the ADE7116/ADE7166/ADE7169/ ADE7566/ADE7569

reset or software reset, is 1.024 MHz.                                                              exit PSM2.

PSM1 (BATTERY MODE)                                                                The 3.3 V peripherals (temperature ADC1, VDCIN ADC1, RTC,

In PSM1, or battery mode, VSWOUT is connected to VBAT. In this                     and LCD) are active in PSM2. They can be enabled or disabled

operating mode, the 8052 core and all of the digital circuitry are                 to reduce power consumption and are configured for PSM2

enabled by default. The analog circuitry for the ADE energy                        operation when the MCU core is active (see Table 29 for more

metering DSP powered by VINTA is disabled. This analog circuitry                   information about the peripherals and their PSM2 configuration).

automatically restarts, and the switch to the VDD power supply                     The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 remain

occurs, when the VDD supply is >2.75 V and the PWRDN bit in                        in PSM2 until an event occurs to wake them up.

the MODE1 register (Address 0x0B) is cleared (see Table 33). The                   In PSM2 mode, the ADE7116/ADE7166/ADE7169/ADE7566/

default fCORE for PSM1, established during a power-on reset or                     ADE7569 provide four scratch pad RAM SFRs that are maintained

software reset, is 1.024 MHz.                                                      during this mode. These SFRs can be used to save data from PSM0

PSM2 (SLEEP MODE)                                                                  or PSM1 mode when entering PSM2 mode (see Table 22 to

                                                                                   Table 25).

PSM2 is a low power consumption sleep mode for use in battery                      In PSM2, the ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

operation. In this mode, VSWOUT is connected to VBAT. All of the                   maintain some SFRs (see Table 28). The SFRs that are not listed

2.5 V digital and analog circuitry powered through VINTA and VINTD                 in this table should be restored when the device enters PSM0 or

is disabled, including the MCU core, resulting in the following:                   PSM1 mode from PSM2 mode.

  The RAM in the MCU is no longer valid.

Table 28. SFRs Maintained in PSM2 Mode

I/O Configuration                                Power Supply Management           RTC Peripherals                     LCD Peripherals

Interrupt pins configuration SFR                 Battery detection threshold SFR   RTC nominal compensation SFR        LCD Segment Enable 2 SFR

(INTPR, Address 0xFF); see Table 17              (BATVTH, Address 0xFA); see       (RTCCOMP, Address 0xF6); see        (LCDSEGE2, Address 0xED); see

                                                 Table 52                          Table 134                           Table 98

Peripheral configuration SFR                     Battery switchover configuration  RTC temperature compensation        LCD Configuration Y SFR

(PERIPH, Address 0xF4); see Table 20             SFR (BATPR, Address 0xF5); see    SFR (TEMPCAL, Address 0xF7);        (LCDCONY, Address 0xB1); see

                                                 Table 19                          see Table 135                       Table 91

Port 0 weak pull-up enable SFR                   Battery ADC value SFR             RTC configuration SFR (TIMECON,     LCD Configuration X SFR

(PINMAP0, Address 0xB2); see                     (BATADC, Address 0xDF); see       Address 0xA1); see Table 128        (LCDCONX, Address 0x9C); see

Table 157                                        Table 541                                                             Table 89

Port 1 weak pull-up enable SFR                   Peripheral ADC strobe period SFR  Hundredths of a second counter      LCD configuration SFR

(PINMAP1, Address 0xB3); see                     (STRBPER, Address 0xF9);          SFR (HTHSEC, 0xA2); see Table 129   (LCDCON, Address 0x95); see

Table 158                                        see Table 491                                                         Table 88

Port 2 weak pull-up enable SFR                   Temperature and supply delta SFR  Seconds counter SFR (SEC, 0xA3);    LCD clock SFR (LCDCLK,

(PINMAP2, Address 0xB4); see                     (DIFFPROG, Address 0xF3); see     see Table 130                       Address 0x96); see Table 92

Table 159                                        Table 501

Scratch Pad 1 SFR (SCRATCH1,                     VDCIN ADC value SFR (VDCINADC,    Minutes counter SFR (MIN, 0xA4);    LCD segment enable SFR

Address 0xFB); see Table 22                      Address 0xEF); see Table 531      see Table 131                       (LCDSEGE, Address 0x97); see

                                                                                                                       Table 95

Scratch Pad 2 SFR (SCRATCH2,                     Temperature ADC value SFR         Hours counter SFR (HOUR, 0xA5);     LCD pointer SFR (LCDPTR,

Address 0xFC); see Table 23                      (TEMPADC, Address 0xD7); see      see Table 132                       Address 0xAC); see Table 96

                                                 Table 551

Scratch Pad 3 SFR (SCRATCH3,                     Not applicable                    Alarm interval SFR (INTVAL, 0xA6);  LCD data SFR (LCDDAT,

Address 0xFD); see Table 24                                                        see Table 133                       Address 0xAE); see Table 97

Scratch Pad 4 SFR (SCRATCH4,                     Not applicable                    Not applicable                      Not applicable

Address 0xFE); see Table 25

1 This feature is not available in the ADE7116.

                                                                           Rev. C | Page 38 of 152
Data Sheet                                                        ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

3.3 V PERIPHERALS AND WAKE-UP EVENTS

Some of the 3.3 V peripherals are capable of waking the ADE7116/  The interrupt flag associated with these events must be cleared

ADE7166/ADE7169/ADE7566/ADE7569 from PSM2 mode. The               prior to executing instructions that put the ADE7116/ADE7166

events that can cause the devices to wake up from PSM2 mode       ADE7169/ADE7566/ADE7569 in PSM2 mode after wake-up.

are listed in the Wake-Up Event column in Table 29.

Table 29. 3.3  V  Peripherals and Wake-Up   Events1

                  Wake-

3.3 V             Up         Wake-Up                   Interrupt

Peripheral        Event      Enable Bits    Flag       Vector     Comments

Temperature       ∆T         Maskable       N/A        N/A        The temperature ADC can wake up the ADE7166/ADE7169/ADE7566/

ADC                                                               ADE7569. A pending interrupt is generated according to the description

                                                                  in the Temperature Measurement section. This wake-up event can be

                                                                  disabled by disabling temperature measurements in the temperature

                                                                  and supply delta SFR (DIFFPROG, Address 0xF3) in PSM2 mode. The

                                                                  temperature interrupt needs to be serviced and acknowledged prior

                                                                  to entering PSM2 mode.

VDCIN ADC         ΔV         Maskable       FVADC      IPSM       The VDCIN measurement can wake up the ADE7166/ADE7169/

                                                                  ADE7566/ADE7569. FVADC is set according to the description in the

                                                                  External Voltage Measurement section. This wake-up event can be

                                                                  disabled by clearing EVADC in the power management interrupt enable

                                                                  SFR (IPSME, Address 0xEC); see Table 21. The FVADC flag needs to be

                                                                  cleared prior to entering PSM2 mode.

Power Supply      PSR        Nonmaskable    PSR        IPSM       The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 wake up if the

Management                                                        power supply is restored (if VSWOUT switches to be connected to VDD).

                                                                  The VSWSOURCE flag, Bit 6 of the peripheral configuration SFR (PERIPH,

                                                                  Address 0xF4), is set to indicate that VSWOUT is connected to VDD.

RTC               Midnight   Nonmaskable    Midnight   IRTC       The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 wake up at

                                                                  midnight every day to update their calendars. The RTC interrupt

                                                                  needs to be serviced and acknowledged prior to entering PSM2 mode.

                  Alarm      Maskable       ALARM      IRTC       An alarm can be set to wake the ADE7116/ADE7166/ADE7169/

                                                                  ADE7566/ADE7569 after the desired amount of time. The RTC alarm

                                                                  is enabled by setting the ALARM bit in the RTC configur-ation SFR

                                                                  (TIMECON, 0xA1). The RTC interrupt needs to be serviced and

                                                                  acknowledged prior to entering PSM2 mode.

I/O Ports2        INT0       INT0PRG = 1    N/A        IE0        The edge of the interrupt is selected by the IT0 bit in the TCON SFR

                                                                  (TCON, Address 0x88). The IE0 flag bit in the TCON SFR is not affected.

                                                                  The Interrupt 0 interrupt needs to be serviced and acknowledged

                                                                  prior to entering PSM2 mode.

                  INT1       INT1PRG = 11x  N/A        IE1        The edge of the interrupt is selected by the IT1 bit in the TCON SFR

                                                                  (TCON, Address 0x88). The IE1 flag bit in the TCON SFR is not affected.

                                                                  The Interrupt 1 interrupt needs to be serviced and acknowledged

                                                                  prior to entering PSM2 mode.

                  Rx Edge    RXPROG[1:0] =  PERIPH[7]  N/A        An Rx edge event occurs if a rising or falling edge is detected on the

                             11             (RXFG)                Rx line. The UART RxD flag needs to be cleared prior to entering

                                                                  PSM2 mode.

External          RESET      Nonmaskable    N/A        N/A        If the RESET pin is brought low while the ADE7116/ADE7166/ADE7169/

Reset                                                             ADE7566/ADE7569 are in PSM2 mode, they wake up to PSM1 mode.

LCD               N/A        N/A            N/A        N/A        The LCD can be enabled/disabled in PSM2 mode. The LCD data

                                                                  memory remains intact.

Scratch Pad       N/A        N/A            N/A        N/A        The four SCRATCHx registers remain intact in PSM2 mode.

1 N/A means not applicable.

2 All I/O pins are treated as inputs. The weak pull-up on each I/O pin can be disabled individually in the Port 0 weak pull-up enable SFR (PINMAP0, Address 0xB2), Port 1

weak pull-up enable SFR (PINMAP1, Address 0xB3), and Port 2 weak pull-up enable SFR (PINMAP2, Address 0xB4) to decrease current consumption. The interrupts can

be enabled or disabled.

                                                             Rev. C | Page 39 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                                Data Sheet

TRANSITIONING BETWEEN OPERATING MODES                                           Automatic Switch to VDD (PSM2 to PSM0)

The operating mode of the ADE7116/ADE7166/ADE7169/                              If the conditions to switch VSWOUT from VBAT to VDD occur (see the

ADE7566/ADE7569 is determined by the power supply connected                     Battery Switchover section), the operating mode switches to PSM0.

to VSWOUT. Therefore, changes in the power supply, such as when                 When this switch occurs, the analog circuitry used in the ADE

VSWOUT switches from VDD to VBAT or when VSWOUT switches to VDD,                energy measurement DSP automatically restarts. Note that code

alter the operating mode. This section describes events that change             execution continues normally. A software reset can be performed

the operating mode.                                                             to start PSM0 code execution at the power-on reset vector.

Automatic Battery Switchover (PSM0 to PSM1)                                     USING THE POWER MANAGEMENT FEATURES

If any of the enabled battery switchover events occurs (see the                 Because program flow is different for each operating mode, the

Battery Switchover section), VSWOUT switches to VBAT. This                      status of VSWOUT must be known at all times. The VSWSOURCE

switchover results in a transition from PSM0 to PSM1 operating                  bit in the peripheral configuration SFR (PERIPH, Address 0xF4)

mode. When battery switchover occurs, the analog circuitry                      indicates the power supply to which VSWOUT is connected (see

used in the ADE energy measurement DSP is disabled. To                          Table 20). This bit can be used to control program flow on wake-

reduce power consumption, the user code can initiate a                          up. Because code execution always starts at the power-on reset

transition to PSM2.                                                             vector, Bit 6 of the PERIPH SFR can be tested to determine which

Entering Sleep Mode (PSM1 to PSM2)                                              power supply is being used and to branch to normal code execution

To reduce power consumption when VSWOUT is connected to                         or to wake up event code execution. Power supply events can also

VBAT, user code can initiate sleep mode, PSM2, by setting Bit 4                 occur when the MCU core is active. To be aware of the events that

in the power control SFR (POWCON, Address 0xC5) to shut down                    change what VSWOUT is connected to, use the following guidelines:

the MCU core. Events capable of waking the MCU can be enabled                               Enable the battery switchover interrupt (EBSO) if VSWOUT =

(see the 3.3 V Peripherals and Wake-Up Events section).                                      VDD at power-up.

Servicing Wake-Up Events (PSM2 to PSM1)                                                     Enable the power supply restored interrupt (EPSR) if

                                                                                             VSWOUT = VBAT at power-up.

The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 may

need to wake up from PSM2 mode to service wake-up events                        An early warning that battery switchover is about to occur is

(see the 3.3 V Peripherals and Wake-Up Events). PSM1 code                       provided by SAG detection and, possibly, by low VDCIN detection

execution begins at the power-on reset vector. After servicing the              (see the Battery Switchover section).

wake-up event, the ADE7116/ADE7166/ADE7169/ADE7566/                             For a user controlled battery switchover, enable automatic battery

ADE7569 can return to PSM2 mode by setting Bit 4 in the                         switchover on low VDD only. Next, enable the low VDCIN event to

power control SFR (POWCON, Address 0xC5) to shut down                           generate the PSM interrupt. When a low VDCIN event occurs, start

the MCU core.                                                                   data backup. Upon completion of the data backup, enable battery

                                                                                switchover on low VDCIN. Battery switchover occurs 30 ms later.

                                                            POWER SUPPLY

                                                            RESTORED

                     PSM0                     AUTOMATIC BATTERY                              PSM1

                     NORMAL MODE                            SWITCHOVER                       BATTERY MODE

                     VSWOUT CONNECTED TO VDD                                    VSWOUT CONNECTED TO VBAT

                                    POWER SUPPLY                          WAKE-UP

                                    RESTORED                              EVENT

                                                                                                   USER CODE DIRECTS MCU

                                                                                                   TO SHUT DOWN CORE AFTER

                                                                                                   SERVICING WAKE-UP EVENT

                                                            PSM2

                                                            SLEEP MODE                                                      06353-017

                                              VSWOUT CONNECTED TO         VBAT

                                         Figure 38. Transitioning Between Operating Modes

                                                                    Rev. C | Page 40 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                      Data Sheet

ENERGY MEASUREMENT

The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 offer a                   in the MADDPT SFR. If the internal register is one byte long,

fixed function, energy measurement, digital processing core that      only the MDATL SFR content is copied to the internal register,

provides all the information needed to measure energy in single       and the MDATM SFR and MDATH SFR contents are ignored.

phase energy meters. The device provides two ways to access the       The energy measurement core functions with an internal clock

energy measurements: direct access through SFRs for time sensitive    of 4.096 MHz/5 or 819.2 kHz. Because the 8052 core functions

information and indirect access through address and data SFRs         with another clock, 4.096 MHz∕2CD, synchronization between the

for the majority of energy measurements. The Irms, Vrms, interrupts,  two clock environments when CD = 0 or 1 is an issue. When data is

and waveform registers are readily available through the SFRs,        written to the internal energy measurement registers, a small wait

as shown in Table 31. Other energy measure-ment information is        period needs to be implemented before another read or write to

mapped to a page of memory that is accessed indirectly through        these registers can take place.

the MADDPT, MDATL, MDATM, and MDATH SFRs. The                         Sample code to write 0x0155 to the 2-byte SAGLVL register

address and data SFRs act as pointers to the energy measurement       located at Address 0x14 in the energy measurement memory

internal registers.                                                   space is as follows:

ACCESS TO ENERGY MEASUREMENT SFRs                                     MOV                      MDATM,#01h

Access to the energy measurement SFRs is achieved by reading          MOV                      MDATL,#55h

or writing to the SFR addresses provided in Table 31. The internal    MOV                      MADDPT,#SAGLVL_W    (Address  0x94)

data for the MIRQx SFRs is latched byte by byte into the SFR

when the SFR is read.                                                 MOV                      A,#05h

The WAV1x, WAV2x, VRMSx, and IRMSx registers are all 3-byte           DJNZ                     ACC,$

SFRs. The 24-bit data is latched into these SFRs when the high                                 ;Next   write  or   read  to  energy

byte is read. Reading the low or medium byte before the high                                   measurement    SFR  can   be  done  after

byte results in reading the data from the previous latched sample.                             this.

Sample code to read the VRMSx register is as follows:                 Reading the Internal Energy Measurement Registers

MOV    R1,  VRMSH        //latches       data  in      VRMSH,         When Bit 7 of the energy measurement pointer address SFR

                         VRMSM,     and  VRMSL         SFRs           (MADDPT, Address 0x91) is cleared, the content of the internal

MOV    R2,  VRMSM                                                     energy measurement register designated by the address in

                                                                      MADDPT is transferred to the MDATx SFRs. If the internal

MOV    R3,  VRMSL                                                     register is one byte long, only the MDATL SFR content is updated

ACCESS TO INTERNAL ENERGY MEASUREMENT                                 with a new value, and the MDATM SFR and MDATH SFR

REGISTERS                                                             contents are reset to 0x00.

Access to the internal energy measurement registers is achieved       The energy measurement core functions with an internal clock

by writing to the energy measurement pointer address SFR              of 4.096 MHz/5 or 819.2 kHz. Because the 8052 core functions

(MADDPT, Address 0x91). This SFR selects the energy measure-          with another clock, 4.096 MHz∕2CD, synchronization between the

ment register to be accessed and determines whether a read or a       two clock environments when CD = 0 or 1 is an issue. When data is

write is performed (see Table 30).                                    read from the internal energy measurement registers, a small wait

                                                                      period needs to be implemented before the MDATx SFRs are

Table 30. Energy Measurement Pointer Address SFR                      transferred to another SFR.

(MADDPT, Address 0x91)                                                Sample code to read the peak voltage in the 2-byte VPKLVL

Bit         Description                                               register located at 0x16 into the data pointer is as follows:

7           1 = write, 0 = read

[6:0]       Energy measurement internal register address              MOV                      MADDPT,#VPKLVL_R    (Address  0x16)

                                                                      MOV                      A,#05h

Writing to the Internal Energy Measurement Registers                  DJNZ                     ACC,$

When Bit 7 of the energy measurement pointer address SFR              MOV                      DPH,MDATM

(MADDPT, Address 0x91) is set, the content of the MDATx               MOV                      DPL,MDATL

SFRs (MDATL, MDATM, and MDATH) is transferred to the

internal energy measurement register designated by the address

                                                                      Rev. C | Page 41 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                                                   Data Sheet

Table 31. Energy Measurement SFRs

Address                   R/W          Mnemonic                   Description

0x91                      R/W          MADDPT                     Energy measurement pointer address.

0x92                      R/W          MDATL                      Energy measurement pointer data LSB.

0x93                      R/W          MDATM                      Energy measurement pointer data middle byte.

0x94                      R/W          MDATH                      Energy measurement pointer data MSB.

0xD1                      R            VRMSL                      Vrms measurement LSB.

0xD2                      R            VRMSM                      Vrms measurement middle byte.

0xD3                      R            VRMSH                      Vrms measurement MSB.

0xD4                      R            IRMSL                      Irms measurement LSB.

0xD5                      R            IRMSM                      Irms measurement middle byte.

0xD6                      R            IRMSH                      Irms measurement MSB.

0xD9                      R/W          MIRQENL                    Energy measurement interrupt enable LSB.

0xDA                      R/W          MIRQENM                    Energy measurement interrupt enable middle byte.

0xDB                      R/W          MIRQENH                    Energy measurement interrupt enable MSB.

0xDC                      R/W          MIRQSTL                    Energy measurement interrupt status LSB.

0xDD                      R/W          MIRQSTM                    Energy measurement interrupt status middle byte.

0xDE                      R/W          MIRQSTH                    Energy measurement interrupt status MSB.

0xE2                      R            WAV1L                      Selection 1 sample LSB.

0xE3                      R            WAV1M                      Selection 1 sample middle byte.

0xE4                      R            WAV1H                      Selection 1 sample MSB.

0xE5                      R            WAV2L                      Selection 2 sample LSB.

0xE6                      R            WAV2M                      Selection 2 sample middle byte.

0xE7                      R            WAV2H                      Selection 2 sample MSB.

             ×1, ×2, ×4,

             ×8, ×16                            INTEGRATOR

             {GAIN[2:0]}                                                                    WGAIN[11:0]

         IP                                                       MULTIPLIER

      I      PGA1            ADC                          dt

                                       HPF                                      LPF2

         IN                                                                                                                                               CF1NUM[15:0]

                                                                       π              WATTOS[15:0]  VARGAIN[11:0]

                                              PHCAL[7:0]               2                                                                             DFC                CF1

                                                Ф                                     LPF2

                                                                                                                                                          CF1DEN[15:0]

                                                                  IRMSOS[11:0]              VAROS[15:0]                                                   CF2NUM[15:0]

                                                                                                         VAGAIN[11:0]

                                                              ×2  LPF                                                                                DFC                CF2

                                                                  VRMSOS[11:0]                                            VARDIV[7:0]

         VP                                                                                                                                               CF2DEN[15:0]

             PGA2                 ADC                         ×2  LPF                               VADIV[7:0]     %   %               %  WDIV[7:0]

         VN                                     HPF

                                                                                                                          METERING SFRs                                      06353-092

                                                 Figure 39. ADE7566 and ADE7569 Energy Metering Block Diagram

                                                                              Rev. C | Page 42 of 152
Data Sheet                                                               ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

        ×1, ×2, ×4,

        ×8, ×16

   IPA  {GAIN[2:0]}

                                               INTEGRATOR                            WGAIN[11:0]

I       PGA1           ADC

                            HPF                            MULTIPLIER

   IN                                             dt

                                                                         LPF2

        PGA1           ADC                                                     WATTOS[15:0]

                            HPF                                 π

   IPB                                                          2                                                                                  CF1NUM[15:0]

                                 IBGAIN[11:0]

                                                                                             VARGAIN[11:0]

                                 PHCAL[7:0]                                                                                                   DFC                CF1

                                               Ф                               LPF2

                                                                                                                                                   CF1DEN[15:0]

                                                           IRMSOS[11:0]              VAROS[15:0]                                                   CF2NUM[15:0]

                                                                                                  VAGAIN[11:0]

                                                      ×2   LPF                                                                                DFC                CF2

                                                           VRMSOS[11:0]                                            VARDIV[7:0]

        V2P                                                                                                                                        CF2DEN[15:0]

                 PGA2       ADC                       ×2   LPF                               VADIV[7:0]     %   %               %  WDIV[7:0]

        V2N                      HPF

                                                                                                                   METERING SFRs                                      06353-118

                                 Figure 40. ADE7116, ADE7166, and ADE7169 Energy Metering Block Diagram

                                                                Rev. C | Page 43 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                           Data Sheet

ENERGY MEASUREMENT REGISTERS

Table 32. Energy Measurement Register List

Address                     Length          Signed/

MADDPT[6:0]  Mnemonic  R/W  (Bits)          Unsigned  Default  Description

0x01         WATTHR    R    24              S         0        Reads Wh accumulator without reset.

0x02         RWATTHR   R    24              S         0        Reads Wh accumulator with reset.

0x03         LWATTHR   R    24              S         0        Reads Wh accumulator synchronous to line cycle.

0x04         VARHR1    R    24              S         0        Reads VARh accumulator without reset.

0x05         RVARHR1   R    24              S         0        Reads VARh accumulator with reset.

0x06         LVARHR1   R    24              S         0        Reads VARh accumulator synchronous to line cycle.

0x07         VAHR      R    24              S         0        Reads VAh accumulator without reset. If the VARMSCFCON bit in the

                                                               MODE2 register (Address 0x0C) is set, this register accumulates Irms.

0x08         RVAHR     R    24              S         0        Reads VAh accumulator with reset. If the VARMSCFCON bit in the

                                                               MODE2 register (Address 0x0C) is set, this register accumulates Irms.

0x09         LVAHR     R    24              S         0        Reads VAh accumulator synchronous to line cycle. If the VARMSCFCON

                                                               bit in the MODE2 register (Address 0x0C) is set, this register

                                                               accumulates Irms.

0x0A         PER_FREQ  R    16              U         0        Reads line period or frequency register depending on MODE2 register.

0x0B         MODE1     R/W  8               U         0x06     Sets basic configuration of energy measurement (see Table 33).

0x0C         MODE2     R/W  8               U         0x40     Sets basic configuration of energy measurement (see Table 34).

0x0D         WAVMODE   R/W  8               U         0        Sets configuration of Waveform Sample 1 and Waveform Sample 2

                                                               (see Table 35).

0x0E         NLMODE    R/W  8               U         0        Sets level of energy no load thresholds (see Table 36).

0x0F         ACCMODE   R/W  8               U         0        Sets configuration of watt and var accumulation and various tamper

                                                               alarms (see Table 37).

0x10         PHCAL     R/W  8               S         0x40     Sets phase calibration register (see the Phase Compensation section).

0x11         ZXTOUT    R/W  12                        0x0FFF   Sets timeout for zero-crossing timeout detection (see the Zero-

                                                               Crossing Timeout section).

0x12         LINCYC    R/W  16              U         0xFFFF   Sets number of half line cycles for LWATTHR, LVARHR, and LVAHR

                                                               accumulators.

0x13         SAGCYC    R/W  8               U         0xFF     Sets number of half line cycles for SAG detection (see the Line Voltage

                                                               SAG Detection section).

0x14         SAGLVL    R/W  16              U         0        Sets detection level for SAG detection (see the Line Voltage SAG

                                                               Detection section).

0x15         IPKLVL    R/W  16              U         0xFFFF   Sets peak detection level for current peak detection (see the Peak

                                                               Detection section).

0x16         VPKLVL    R/W  16              U         0xFFFF   Sets peak detection level for voltage peak detection (see the Peak

                                                               Detection section).

0x17         IPEAK     R    24              U         0        Reads current peak level without reset (see the Peak Detection section).

0x18         RSTIPEAK  R    24              U         0        Reads current peak level with reset (see the Peak Detection section).

0x19         VPEAK     R    24              U         0        Reads voltage peak level without reset (see the Peak Detection

                                                               section).

0x1A         RSTVPEAK  R    24              U         0        Reads voltage peak level with reset (see the Peak Detection section).

0x1B         GAIN      R/W  8               U         0        Sets PGA gain of analog inputs (see Table 38).

0x1C         IBGAIN2   R/W  12              S         0        Sets matching gain for IPB current input.

0x1D         WGAIN     R/W  12              S         0        Sets watt gain register.

0x1E         VARGAIN1  R/W  12              S         0        Sets var gain register.

0x1F         VAGAIN    R/W  12              S         0        Sets VA gain register.

0x20         WATTOS    R/W  16              S         0        Sets watt offset register.

0x21         VAROS1    R/W  16              S         0        Sets var offset register.

0x22         IRMSOS    R/W  12              S         0        Sets current rms offset register.

0x23         VRMSOS    R/W  12              S         0        Sets voltage rms offset register.

0x24         WDIV      R/W  8               U         0        Sets watt energy scaling register.

                                                      Rev. C | Page 44 of 152
Data Sheet                                                                   ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

Address                             Length                   Signed/

MADDPT[6:0]      Mnemonic  R/W      (Bits)                   Unsigned     Default   Description

0x25             VARDIV    R/W      8                        U            0         Sets var energy scaling register.

0x26             VADIV     R/W      8                        U            0         Sets VA energy scaling register.

0x27             CF1NUM    R/W      16                       U            0         Sets CF1 numerator register.

0x28             CF1DEN    R/W      16                       U            0x003F    Sets CF1 denominator register.

0x29             CF2NUM    R/W      16                       U            0         Sets CF2 numerator register.

0x2A             CF2DEN    R/W      16                       U            0x003F    Sets CF2 denominator register.

0x3B             Reserved                                                 0         This register must be set to its default value for proper  operation.

0x3C             Reserved                                                 0x0300    This register must be set to its default value for proper  operation.

0x3D             CALMODE2  R/W      8                        U            0         Set calibration mode.

0x3E             Reserved                                                 0         This register must be set to its default value for proper  operation.

0x3F             Reserved                                                 0         This register must be set to its default value for proper  operation.

1 This function is not available in the ADE7116, ADE7166, or ADE7566.

2 This function is not available in the ADE7566 or ADE7569.

ENERGY MEASUREMENT INTERNAL REGISTER DETAILS

Table 33. MODE1 Register (MODE1, Address 0x0B)

Bit    Mnemonic         Default  Description

7      SWRST            0        Setting this bit resets all of the energy measurement registers to their default values.

6      DISZXLPF         0        Setting this bit disables the zero-crossing low-pass filter.

5      INTE             0        Setting this bit enables the digital integrator for use with a di/dt sensor.

4      SWAPBITS         0        Setting this bit swaps CH1 ADC and CH2 ADC.

3      PWRDN            0        Setting this bit powers down voltage and current ADCs.

2      DISCF2           1        Setting this bit disables Frequency Output CF2.

1      DISCF1           1        Setting this bit disables Frequency Output CF1.

0      DISHPF           0        Setting this bit disables the HPFs in voltage and current channels.

Table  34. MODE2 Register  (MODE2, Address 0x0C)

Bit      Mnemonic                Default                     Description

[7:6]    CF2SEL                  01                          Configuration bits for CF2 output.

                                                             CF2SEL                 Result

                                                             00                     CF2 frequency is proportional to active power.

                                                             01                     CF2 frequency is proportional to reactive power.1

                                                             1X                     CF2 frequency is proportional to apparent power or Irms.

[5:4]    CF1SEL                  00                          Configuration bits for CF1 output.

                                                             CF1SEL                 Result

                                                             00                     CF1 frequency is proportional to active power.

                                                             01                     CF1 frequency is proportional to reactive power.1

                                                             1X                     CF1 frequency is proportional to apparent power or Irms.

3        VARMSCFCON              0                           Configuration bits for apparent power or Irms for CF1, CF2 outputs and VA accumulation registers

                                                             (VAHR, RVAHR, and LVAHR). Note that CF1 cannot be proportional to VA if CF2 is proportional to

                                                             Irms, and vice versa.

                                                             VARMSCFCON             Result

                                                             0                      If CF1SEL[1:0] = 1X, CF1 is proportional to VA.

                                                                                    If CF2SEL[1:0] = 1X, CF2 is proportional to VA.

                                                             1                      If CF1SEL[1:0] = 1X, CF1 is proportional to Irms.

                                                                                    If CF2SEL[1:0] = 1X, CF2 is proportional to Irms.

2        ZXRMS                   0                           Logic 1 enables update of rms values synchronously to Voltage ZX.

                                                                          Rev. C | Page 45 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                      Data Sheet

Bit          Mnemonic             Default       Description

1            FREQSEL              0             Configuration bits to select period or frequency measurement for PER_FREQ register

                                                (Address 0x0A).

                                                FREQSEL                Result

                                                0                      PER_FREQ register holds a period measurement.

                                                1                      PER_FREQ register holds a frequency measurement.

0            WAVEN                0             When this bit is set, waveform sampling mode is enabled.

1 This function is not available in the ADE7116, ADE7166, or ADE7566.

Table   35.  Waveform  Mode  Register (WAVMODE, Address 0x0D)

Bit          Mnemonic        Default       Description

[7:5]        WAV2SEL         000           Waveform Sample 2 selection for samples mode.

                                           WAV2SEL                     Source

                                           000                         Current

                                           001                         Voltage

                                           010                         Active power multiplier output

                                           011                         Reactive power multiplier output1

                                           100                         VA multiplier output

                                           101                         Irms LPF output

                                           Others                      Reserved

[4:2]        WAV1SEL         000           Waveform Sample 1 selection for samples mode.

                                           WAV1SEL                     Source

                                           000                         Current

                                           001                         Voltage

                                           010                         Active power multiplier output

                                           011                         Reactive power multiplier output1

                                           100                         VA multiplier output

                                           101                         Irms LPF output (low 24-bit)

                                           Others                      Reserved

[1: 0]       DTRT            00            Waveform samples output data rate.

                                           DTRT                        Update Rate (Clock = fCORE/5 = 819.2  kHz)

                                           00                          25.6 kSPS (clock/32)

                                           01                          12.8 kSPS (clock/64)

                                           10                          6.4 kSPS (clock/128)

                                           11                          3.2 kSPS (clock/256)

1 This function is not available in the ADE7116, ADE7166, or ADE7566.

Table   36. No Load Configuration Register (NLMODE, Address 0x0E)

Bit     Mnemonic             Default       Description

7       DISVARCMP1           0             Setting this bit disables fundamental var gain compensation over line frequency.

6       IRMSNOLOAD           0             Logic 1 enables Irms no load threshold detection. The level is defined by the setting of the

                                           VANOLOAD bits.

[5:4]   VANOLOAD             00            Apparent power no load threshold.

                                           VANOLOAD                    Result

                                           00                          No load detection disabled

                                           01                          No load detection enabled with threshold = 0.030% of full scale

                                           10                          No load detection enabled with threshold = 0.015% of full scale

                                           11                          No load detection enabled with threshold = 0.0075% of full scale

                                                                       Rev. C | Page 46 of 152
Data Sheet                                                                ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

Bit    Mnemonic          Default        Description

[3:2]  VARNOLOAD1        00             Reactive power no load threshold.

                                        VARNOLOAD                         Result

                                        00                                No load detection disabled

                                        01                                No load detection enabled with threshold = 0.015% of full scale

                                        10                                No load detection enabled with threshold = 0.0075% of full scale

                                        11                                No load detection enabled with threshold = 0.0037% of full scale

[1:0]  APNOLOAD          00             Active power no load threshold.

                                        APNOLOAD                          Result

                                        00                                No load detection disabled

                                        01                                No load detection enabled with threshold = 0.015% of full scale

                                        10                                No load detection enabled with threshold = 0.0075% of full scale

                                        11                                No load detection enabled with threshold = 0.0037% of full scale

1 This function is not available in the ADE7116, ADE7166, or ADE7566.

Table  37. Accumulation  Mode Register  (ACCMODE, Address 0x0F)

Bit    Mnemonic          Default        Description

7      ICHANNEL1         0              This bit indicates the current channel used to measure energy in antitampering mode.

                                        0 = Channel A (IPA)

                                        1 = Channel B (IPB)

6      FAULTSIGN1        0              Configuration bit to select the event that triggers a fault interrupt.

                                        0 = FAULT interrupt occurs when device enters fault mode

                                        1 = FAULT interrupt occurs when device enters normal mode

5      VARSIGN2          0              Configuration bit to select the event that triggers a reactive power sign interrupt. If cleared to 0,

                                        a VARSIGN interrupt occurs when reactive power changes from positive to negative. If set to 1, a

                                        VARSIGN interrupt occurs when reactive power changes from negative to positive.

4      APSIGN            0              Configuration bit to select event that triggers an active power sign interrupt. If cleared to 0, an

                                        APSIGN interrupt occurs when active power changes from positive to negative. If set to 1, an

                                        APSIGN interrupt occurs when active power changes from negative to positive.

3      ABSVARM2          0              Logic 1 enables absolute value accumulation of reactive power in energy register and pulse output.

2      SAVARM2           0              Logic 1 enables reactive power accumulation depending on the sign of the active power. If active

                                        power is positive, var is accumulated as it is. If active power is negative, the sign of the var is

                                        reversed for the accumulation. This accumulation mode affects both the var registers (VARHR,

                                        RVARHR, LVARHR) and the pulse output when connected to var.2

1      POAM              0              Logic 1 enables positive only accumulation of active power in energy register and pulse output.

0      ABSAM             0              Logic 1 enables absolute value accumulation of active power in energy register and pulse output.

1 This function is not available in the ADE7566 or ADE7569.

2 This function is not available in the ADE7116, ADE7166, or ADE7566.

Table 38. Gain Register (GAIN, Address 0x1B)

Bit    Mnemonic          Default                             Description

[7:5]  PGA2              000                                 These bits define the voltage channel input gain.

                                                             PGA2                                  Result

                                                             000                                   Gain = 1

                                                             001                                   Gain = 2

                                                             010                                   Gain = 4

                                                             011                                   Gain = 8

                                                             100                                   Gain = 16

4      Reserved          0                                   Reserved.

                                                                          Rev. C | Page 47 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                            Data Sheet

Bit    Mnemonic                  Default                     Description

3      CFSIGN_OPT                0                           This bit defines where the CF change of sign detection (APSIGN or VARSIGN) is implemented.

                                                             CFSIGN_OPT                            Result

                                                             0                                     Filtered power signal

                                                             1                                     On a per-CF basis

[2:0]  PGA1                      000                         These bits define the current channel input gain.

                                                             PGA1                                  Result

                                                             000                                   Gain = 11

                                                             001                                   Gain = 2

                                                             010                                   Gain = 4

                                                             011                                   Gain = 8

                                                             100                                   Gain = 16

1 This gain is not recommended in the ADE7166 or ADE7169 because it can create an overranging of the ADC when both current inputs are in opposite phase.

Table  39. Calibration  Mode     Register (CALMODE, Address 0x3D)1

Bit    Mnemonic                  Default      Description

[7:6]  Reserved                  0            These bits must be kept at 0 for proper operation.

[5:4]  SEL_I_CH                  0            These bits define the current channel used for energy measurements.

                                              SEL_I_CH                    Result

                                              00                          Current channel automatically selected by the tampering  condition

                                              01                          Current channel connected to IPA

                                              10                          Current channel connected to IPB

                                              11                          Current channel automatically selected by the tampering  condition

3      V_CH_SHORT                0            Logic 1 shorts the voltage channel to ground.

2      I_CH_SHORT                0            Logic 1 shorts the current channel to ground.

[1:0]  Reserved                               These bits must be kept at 0 for proper operation.

1 This register is not available in the ADE7566 or ADE7569.

INTERRUPT STATUS/ENABLE SFRs

Table  40.  Interrupt Status  1  SFR (MIRQSTL, Address 0xDC)

Bit         Interrupt Flag       Description

7           ADEIRQFLAG           This bit is set if any of the ADE status flags that are enabled to generate an ADE interrupt is set. This bit is

                                 automatically cleared when all of the enabled ADE status flags are cleared.

6           Reserved             Reserved.

5           FAULTSIGN1           Logic 1 indicates that the fault mode has changed according to the configuration of the ACCMODE register.

4           VARSIGN2             Logic 1 indicates that the reactive power sign has changed according to the configuration of the

                                 ACCMODE register.

3           APSIGN               Logic 1 indicates that the active power sign has changed according to the configuration of the ACCMODE register.

2           VANOLOAD             Logic 1 indicates that an interrupt has been caused by apparent power no load detection. This interrupt is

                                 also used to reflect that the device is entering the Irms no load mode.

1           RNOLOAD2             Logic 1 indicates that an interrupt has been caused by reactive power no load detection.

0           APNOLOAD             Logic 1 indicates that an interrupt has been caused by active power no load detection.

1 This function is not available in the ADE7566 or ADE7569.

2 This function is not available in the ADE7116, ADE7166, or ADE7566.

                                                                          Rev. C | Page 48 of 152
Data Sheet                                                             ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

Table  41.  Interrupt  Status  2  SFR (MIRQSTM, Address 0xDD)

Bit         Interrupt  Flag       Description

7           CF2                   Logic 1 indicates that a pulse on CF2 has been issued. The flag  is   set  even  if  the  CF2  pulse  output  is  not

                                  enabled by clearing Bit 2 of the MODE1 register.

6           CF1                   Logic 1 indicates that a pulse on CF1 has been issued. The flag  is   set  even  if  the  CF1  pulse  output  is  not

                                  enabled by clearing Bit 1 of the MODE1 register.

5           VAEOF                 Logic 1 indicates that the VAHR register has overflowed.

4           REOF1                 Logic 1 indicates that the VARHR register has overflowed.

3           AEOF                  Logic 1 indicates that the WATTHR register has overflowed.

2           VAEHF                 Logic 1 indicates that the VAHR register is half full.

1           REHF1                 Logic 1 indicates that the VARHR register is half full.

0           AEHF                  Logic 1 indicates that the WATTHR register is half full.

1 This function is not available in the ADE7116, ADE7166, or ADE7566.

Table 42. Interrupt Status 3 SFR (MIRQSTH, Address 0xDE)

Bit         Interrupt Flag        Description

7           RESET                 Indicates the end of a reset (for both software and hardware reset).

6           Reserved              Reserved.

5           WFSM                  Logic 1 indicates that new data is present in the waveform registers (Address 0xE2 to Address 0xE7).

4           PKI                   Logic 1 indicates that the current channel has exceeded the IPKLVL value.

3           PKV                   Logic 1 indicates that the voltage channel has exceeded the VPKLVL value.

2           CYCEND                Logic 1 indicates the end of the energy accumulation over an integer number of half line cycles.

1           ZXTO                  Logic 1 indicates that no zero crossing on the line voltage happened for the last ZXTOUT half line cycles.

0           ZX                    Logic 1 indicates detection of a zero crossing in the voltage channel.

Table 43. Interrupt Enable 1 SFR (MIRQENL, Address 0xD9)

Bit         Interrupt Enable Bit  Description

[7:6]       Reserved              Reserved.

5           FAULTSIGN1            When this bit is set to Logic 1, the FAULTSIGN bit set creates a pending ADE interrupt to the 8052 core.

4           VARSIGN2              When this bit is set to Logic 1, the VARSIGN flag set creates a pending ADE interrupt to the 8052 core.

3           APSIGN                When this bit is set to Logic 1, the APSIGN flag set creates a pending ADE interrupt to the 8052 core.

2           VANOLOAD              When this bit is set to Logic 1, the VANOLOAD flag set creates a pending ADE interrupt to the 8052 core.

1           RNOLOAD2              When this bit is set to Logic 1, the RNOLOAD flag set creates a pending ADE interrupt to the 8052 core.

0           APNOLOAD              When this bit is set to Logic 1, the APNOLOAD flag set creates a pending ADE interrupt to the 8052 core.

1 This function is not available in the ADE7566 or ADE7569.

2 This function is not available in the ADE7116 or ADE7566.

Table 44. Interrupt Enable 2 SFR (MIRQENM, Address 0xDA)

Bit         Interrupt Enable Bit  Description

7           CF2                   When this bit is set to Logic 1, a CF2 pulse creates a pending ADE interrupt to the 8052 core.

6           CF1                   When this bit is set to Logic 1, a CF1 pulse creates a pending ADE interrupt to the 8052 core.

5           VAEOF                 When this bit is set to Logic 1, the VAEOF flag set creates a pending ADE interrupt to the 8052 core.

4           REOF1                 When this bit is set to Logic 1, the REOF flag set creates a pending ADE interrupt to the 8052 core.

3           AEOF                  When this bit is set to Logic 1, the AEOF flag set creates a pending ADE interrupt to the 8052 core.

2           VAEHF                 When this bit is set to Logic 1, the VAEHF flag set creates a pending ADE interrupt to the 8052 core.

1           REHF1                 When this bit is set to Logic 1, the REHF flag set creates a pending ADE interrupt to the 8052 core.

0           AEHF                  When this bit is set to Logic 1, the AEHF flag set creates a pending ADE interrupt to the 8052 core.

1 This function is not available in the ADE7116, ADE7166, or ADE7566.

                                                                       Rev. C | Page 49 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                                                             Data Sheet

Table 45. Interrupt Enable 3 SFR (MIRQENH, Address 0xDB)

Bit         Interrupt Enable Bit  Description

[7:6]       Reserved              Reserved.

5           WFSM                  When this bit is set to Logic      1,  the  WFSM flag set creates a pending ADE interrupt to the 8052 core.

4           PKI                   When this bit is set to Logic      1,  the  PKI flag set creates a pending ADE interrupt to the 8052 core.

3           PKV                   When this bit is set to Logic      1,  the  PKV flag set creates a pending ADE interrupt to the 8052 core.

2           CYCEND                When this bit is set to Logic      1,  the  CYCEND flag set creates a pending ADE interrupt to the 8052 core.

1           ZXTO                  When this bit is set to Logic      1,  the  ZXTO flag set creates a pending ADE interrupt to the 8052 core.

0           ZX                    When this bit is set to Logic      1,  the  ZX flag set creates a pending ADE interrupt to the 8052 core.

ANALOG INPUTS                                                                                                              GAIN REGISTER*

                                                                                              CURRENT AND VOLTAGE CHANNELS PGA CONTROL

Each ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 has                                                                  7     6     5     4     3     2     1     0

                                                                                                                  0     0     0     0     0     0     0     0  ADDR:

two fully differential voltage input channels. The maximum                                                                                                     0x1B

differential input voltage for the VP/VN and IP/IN input pairs                                PGA2 GAIN   SELECT                                         PGA1 GAIN    SELECT

is ±0.4 V.                                                                                    000 = × 1                                                  000 = × 1

                                                                                              001 = × 2                                                  001 = × 2

                                                                                              010 = × 4                                                  010 = × 4

For the ADE7116/ADE7166/ADE7169, PGA1 = 1 is not                                              011 = × 8                                                  011 = × 8

                                                                                              100 = × 16                                                 100 = × 16

recommended because, at full scale, when both IPA and IPB are 180°                                                                           CFSIGN_OPT                          06353-019

out of phase, the ADC can be overranged. It is recommended, for                                                                              RESERVED

these products, that PGA1 = 2, 4, 8, or 16 be used.                                           *REGISTER   CONTENTS         SHOW     POWER-ON DEFAULTS.

Each analog input channel has a programmable gain amplifier                                                    Figure 41. Analog Gain Register

(PGA) with possible gain selections of 1, 2, 4, 8, and 16. The gain                                                           GAIN[7:0]

                                                                                                               7     6     5     4     3     2     1     0

selections are made by writing to the GAIN register (see Table 38                                              0     0     0     0     0     0     0     0

and Figure 41). Bit 2 to Bit 0 select the gain for the PGA in the

current channel, and Bit 7 to Bit 5 select the gain for the PGA in                                                                                    GAIN (K)

the voltage channel. Figure 42 shows how a gain selection for the                                                                                     SELECTION

current channel is made using the gain register.

                                                                                                          IP

                                                                                                          VIN                    K × VIN

                                                                                                          IN                                                          06353-018

                                                                                                               Figure 42. PGA in Current Channel

                                                                     Rev. C | Page 50 of 152
Data Sheet                                                            ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

ANALOG-TO-DIGITAL CONVERSION                                                      Oversampling has the effect of spreading the quantization noise

Each ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 has                                  (noise due to sampling) over a wider bandwidth. With the noise

two Σ-Δ analog-to-digital converters (ADCs). The outputs of these                 spread more thinly over a wider bandwidth, the quantization

ADCs are mapped directly to waveform sampling SFRs                                noise in the band of interest is lowered (see Figure 43).

(Address 0xE2 to Address 0xE7) and are used for energy measure-                   However, oversampling alone is not efficient enough to improve

ment internal digital signal processing. In PSM1 (battery mode)                   the signal-to-noise ratio (SNR) in the band of interest. For example,

and PSM2 (sleep mode), the ADCs are powered down to minimize                      an oversampling ratio of four is required to increase the SNR by

power consumption.                                                                only 6 dB (1 bit). To keep the oversampling ratio at a reasonable

For simplicity, the block diagram in Figure 44 shows a first-order                level, it is possible to shape the quantization noise so that the

-Δ ADC. The converter is made up of the -Δ modulator and                        majority of the noise lies at the higher frequencies. In the -Δ

the digital low-pass filter (LPF).                                                modulator, the noise is shaped by the integrator, which has a

                                                                                  high-pass type response for the quantization noise. The result is

A -Δ modulator converts the input signal into a continuous                       that most of the noise is at the higher frequencies where it can

serial stream of 1s and 0s at a rate determined by the sampling                   be removed by the digital LPF. This noise shaping is shown in

clock. In the ADE7116/ADE7166/ADE7169/ADE7566/ADE7569,                            Figure 43.

the sampling clock is equal to 4.096 MHz/5. The 1-bit DAC in                                                          ANTIALIAS

the feedback loop is driven by the serial data stream. The DAC                                                DIGITAL FILTER (RC)              SAMPLING

output is subtracted from the input signal. If the loop gain is high              SIGNAL                      FILTER                           FREQUENCY

                                                                                                                                    SHAPED

enough, the average value of the DAC output (and, therefore, the                                                                    NOISE

bit stream) can approach that of the input signal level.                                       NOISE

For any given input value in a single sampling interval, the data

from the 1-bit ADC is virtually meaningless. Only when a large                                        0    2          409.6                       819.2

number of samples are averaged is a meaningful result obtained.                                                    FREQUENCY (kHz)

This averaging is carried into the second part of the ADC, the                                                HIGH RESOLUTION

digital LPF. By averaging a large number of bits from the mod-                    SIGNAL                   OUTPUT FROM DIGITAL

                                                                                                              LPF

ulator, the low-pass filter can produce 24-bit data-words that

are proportional to the input signal level.                                                    NOISE

The -Δ converter uses two techniques to achieve high resolution                                      0    2          409.6                       819.2      06353-021

from what is essentially a 1-bit conversion technique. The first is                                                FREQUENCY (kHz)

oversampling. Oversampling means that the signal is sampled at a                                         Figure 43. Noise Reduction Due to Oversampling and

rate (frequency) that is many times higher than the bandwidth of                                           Noise Shaping in the Analog Modulator

interest. For example, the sampling rate in the ADE7116/ADE7166/

ADE7169/ADE7566/ADE7569 is 4.096 MHz/5 (819.2 kHz), and

the band of interest is 40 Hz to 2 kHz.

                                                                                  MCLK/5

                    ANALOG

                    LOW-PASS FILTER                                   INTEGRATOR                              DIGITAL

                                                                                                              LOW-PASS

                    R                                     +                                    LATCHED        FILTER

                                                                                               COMPARATOR

                                    C                        –

                                                                                                                                24

                                                                      VREF

                                                                                  ... 10100101 ...                                  06353-020

                                                                            1-BIT DAC

                                                             Figure 44. First Order -∆ ADC

                                                                      Rev. C | Page 51 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                    Data Sheet

Antialiasing Filter                                                                                    ALIASING EFFECTS

Figure 44 also shows an analog LPF (RC) on the input to the

modulator. This filter is present to prevent aliasing, an artifact of all                                                         SAMPLING

sampled systems. Aliasing means that frequency components in                                    IMAGE                             FREQUENCY

                                                                                             FREQUENCIES

the input signal to the ADC that are higher than half the sampling

rate of the ADC appear in the sampled signal at a frequency below

half the sampling rate. Figure 45 illustrates the effect. Frequency        0                 2            409.6            819.2                       06353-022

components (the black arrows) above half the sampling frequency                                           FREQUENCY (kHz)

(also known as the Nyquist frequency, that is, 409.6 kHz) are              Figure 45. ADC and Signal Processing in Current Channel Outline Dimensions

imaged or folded back down below 409.6 kHz. This happens with              ADC Transfer Function

all ADCs, regardless of the architecture. In the example shown,

only frequencies near the sampling frequency (819.2 kHz) move              Both ADCs in the ADE7116/ADE7166/ADE7169/ADE7566/

into the band of interest for metering (40 Hz to 2 kHz). This allows       ADE7569 are designed to produce the same output code for the

the use of a very simple LPF (low-pass filter) to attenuate high           same input signal level. With a full-scale signal on the input of

frequency (at approximately 819.2 kHz) noise and prevents                  0.4 V and an internal reference of 1.2 V, the ADC output code is

distortion in the band of interest.                                        nominally 2,147,483 or 0x20C49B. The maximum code from the

For conventional current sensors, a simple RC filter (single-pole          ADC is ±4,194,304; this is equivalent to an input signal level of

LPF) with a corner frequency of 10 kHz produces an attenuation             ±0.794 V. However, for specified performance, it is recommended

of approximately 40 dB at 819.2 kHz (see Figure 45). The 20 dB             that the full-scale input signal level of 0.4 V not be exceeded.

per decade attenuation is usually sufficient to eliminate the effects      Current Channel ADC

of aliasing for conventional current sensors. However, for a di/dt         Figure 46 and Figure 47 show the ADC and signal processing

sensor such as a Rogowski coil, the sensor has a 20 dB per decade          chain for the current channel. In waveform sampling mode, the

gain. This neutralizes the −20 dB per decade attenuation produced          ADC outputs a signed, twos complement, 24-bit data-word at a

by one simple LPF. Therefore, when using a di/dt sensor, care              maximum of 25.6 kSPS (4.096 MHz/160).

should be taken to offset the 20 dB per decade gain. One simple            With the specified full-scale analog input signal of 0.4 V and

approach is to cascade two RC filters to produce the −40 dB per            PGA1 = 1, the ADC produces an output code that is approximately

decade attenuation needed.                                                 between 0x20C49B (+2,147,483d) and 0xDF3B65 (−2,147,483d).

                                                                           For inputs of 0.25 V, 0.125 V, 62.5 mV, and 31.3 mV with PGA1 = 2,

                                                                           4, 8, and 16, respectively, the ADC produces an output code that

                                                                           is approximately between 0x28F5C2 (+2,684,354d) and 0xD70A3E

                                                                           (−2,684,354d).

                                                                    Rev. C | Page 52 of 152
Data Sheet                                                                   ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

                                  ×1, ×2, ×4                                             MODE1[5]                                  CURRENT RMS (Irms)

                                  ×8, ×16           REFERENCE                                                                      CALCULATION

                                  {GAIN[2:0]}                                            DIGITAL                                   WAVEFORM SAMPLE

                          IP                                                           INTEGRATOR*                                 REGISTER

                                     PGA1               ADC                                                                        ACTIVE AND REACTIVE

                      I                                                                          dt                                POWER CALCULATION

                                                                   HPF

                          IN

                                                                                                                                                       CURRENT CHANNEL

                                                                                                                                         50Hz          WAVEFORM

                                                                                                                                                       DATA RANGE AFTER

                              V1                                                                                                                       INTEGRATOR (50Hz)

                                                                                                                                         0x342CD0

         0.25V,  0.125V,                                                     CURRENT CHANNEL

62.5mV,          31.3mV                                                      WAVEFORM

                                                                             DATA RANGE                                                  0x000000

                          0V                                       0x28F5C2

                                                                                                                             60Hz

                                                                                                                                         0xCBD330

                                  ANALOG                           0x000000                                     CURRENT CHANNEL

                                  INPUT                                                                         WAVEFORM

                                  RANGE                            0xD70A3E                                     DATA RANGE AFTER

                                                                                                                INTEGRATOR (60Hz)

                                                                                                      0x2B7850

                                                                                                      0x000000

                                                                                                      0xD487B0

*WHEN DIGITAL INTEGRATOR IS ENABLED, FULL-SCALE OUTPUT DATA IS ATTENUATED

DEPENDING ON THE SIGNAL FREQUENCY BECAUSE THE INTEGRATOR HAS A –20dB/DECADE                                                                                               06353-023

FREQUENCY RESPONSE. WHEN DISABLED, THE OUTPUT IS NOT FURTHER ATTENUATED.

NOT AVAILABLE IN THE ADE7566.

                                  Figure 46. ADC and Signal Processing in Current Channel with PGA1 = 1, 2, 4, 8, or 16 for  the ADE7566 and ADE7569

                                           ×1, ×2, ×4                                                 MODE1[5]                           CURRENT RMS (Irms)

                                           ×8, ×16      REFERENCE                                                                        CALCULATION

                                           {GAIN[2:0]}                                                DIGITAL                            WAVEFORM SAMPLE

                                  IPA                                                    INTEGRATOR*                                     REGISTER

                                           PGA1              ADC                                                                         ACTIVE AND REACTIVE

                                  I                                                                   dt                                 POWER CALCULATION

                                                                        HPF

                                     IN

                                                                                                                                                             CURRENT CHANNEL

                                           PGA1              ADC                                                                               50Hz          WAVEFORM

                                                                        HPF                                                                                  DATA RANGE AFTER

                  V1              IPB                                                                                                                        INTEGRATOR (50Hz)

                                                                                                                                                0x342CD0

0.25V,   0.125V,                                                             IBGAIN

62.5mV,  31.3mV                                                                                                                                 0x000000

                  0V                                                                                                               60Hz

                                                                                       CURRENT CHANNEL                                          0xCBD330

                                                                                       WAVEFORM

                      ANALOG                                                           DATA RANGE                            CURRENT CHANNEL

                      INPUT                                                  0x28F5C2                                        WAVEFORM

                      RANGE                                                                                                  DATA RANGE AFTER

                                                                             0x000000                                        INTEGRATOR (60Hz)

                                                                                                                0x2B7850

                                                                             0xD70A3E                           0x000000

                                                                                                               0xD487B0

         *WHEN DIGITAL INTEGRATOR IS ENABLED, FULL-SCALE OUTPUT DATA IS ATTENUATED

         DEPENDING ON THE SIGNAL FREQUENCY BECAUSE THE INTEGRATOR HAS A –20dB/DECADE

         FREQUENCY RESPONSE. WHEN DISABLED, THE OUTPUT IS NOT FURTHER ATTENUATED.                                                                                                    06353-117

         NOT AVAILABLE IN THE ADE7116 OR ADE7166.

                          Figure 47. ADC and Signal Processing in Current Channel with PGA1 = 2, 4, 8, or 16 for the ADE7116, ADE7166, and ADE7169

                                                                             Rev. C | Page 53 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                                 Data Sheet

Voltage Channel ADC                                                      When in waveform sampling mode, one of four output sample

Figure 48 shows the ADC and signal processing chain for the              rates can be chosen by using the DTRT[1:0] bits of the WAVMODE

voltage channel. In waveform sampling mode, the ADC outputs              register (see Table 35). The output sample rate can be 25.6 kSPS,

a signed, twos complement, 24-bit data-word at a maximum of              12.8 kSPS, 6.4 kSPS, or 3.2 kSPS. If the WFSM enable bit is set in

25.6 kSPS (MCLK/160). The ADC produces an output code that               the Interrupt Enable 3 SFR (MIRQENH, Address 0xDB), the 8052

is approximately between 0x28F5 (+10,485d) and 0xD70B                    core has a pending ADE interrupt. The sampled signals selected in

(−10,485d).                                                              the WAVMODE register are latched into the waveform SFRs

Channel Sampling                                                         when the waveform high byte (WAV1H or WAV2H) is read.

The waveform samples of the current ADC and voltage ADC                  The ADE interrupt stays active until the WFSM status bit is

can also be routed to the waveform registers to be read by the           cleared (see the Energy Measurement Interrupts section).

MCU core. The active, reactive, and apparent power and energy

calculation remain uninterrupted during waveform sampling.

                                   ×1, ×2, ×4,  REFERENCE           ACTIVE AND REACTIVE

                                   ×8, ×16                          POWER CALCULATION

                               VP  {GAIN[7:5]}                           VOLTAGE RMS (Vrms)

                                                                HPF      CALCULATION

                           V2      PGA2         ADC                      WAVEFORM SAMPLE

                                                                         REGISTER

                               VN                                        VOLTAGE PEAK DETECT

                               V2

             0.5V, 0.25V,                                                                  ZX DETECTION

             0.125V, 62.5mV,

             31.3mV                                                      LPF1

                           0V                           VOLTAGE CHANNEL  f–3dB = 63.7Hz

                                                        WAVEFORM                                         ZX SIGNAL

                                                        DATA RANGE                                       DATA RANGE  FOR  60Hz  SIGNAL

                                   ANALOG                                MODE 1[6]         0x1DD0

                                   INPUT        0x28F5

                                   RANGE                                                   0x0000

                                                0x0000

                                                                                           0xE230

                                                0xD70B

                                                                                                         ZX SIGNAL

                                                                                                         DATA RANGE FOR 50Hz SIGNAL

                                                                                           0x2037

                                                                                           0x0000

                                                                                           0xDFC9                                       06353-024

                                                Figure 48. ADC and Signal Processing in Voltage Channel

                                                                  Rev. C | Page 54 of 152
Data Sheet                                                             ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

FAULT DETECTION                                                        Fault Indication

The ADE7116/ADE7166/ADE7169 incorporate a fault detection              The ADE7116/ADE7166/ADE7169 provide an indication of the

scheme that warns of fault conditions and allows the device to         device going in or out of a fault condition. The new fault condition

continue accurate measurement during a fault event. (This function     is indicated by the FAULTSIGN flag (Bit 5) in the Interrupt Status

is not available in the ADE7566/ADE7569.) The ADE7116                  1 SFR (MIRQSTL, Address 0xDC).

ADE7166/ADE7169 do this by continuously monitoring both                When the FAULTSIGN bit (Bit 6) of the ACCMODE register

current inputs (IPA and IPB). For ease of understanding, these         (Address 0x0F) is cleared, the FAULTSIGN flag in the Interrupt

currents are referred to as phase and neutral (return) currents. A     Status 1 SFR (MIRQSTL, Address 0xDC) is set when the device

fault condition is defined when the difference between IPA and IPB     is entering a fault condition or a normal condition.

is greater than 6.25% of the active channel. If a fault condition is   When the FAULTSIGN bit (Bit 5) is set in the Interrupt Enable

detected and the inactive channel is larger than the active channel,   1 SFR (MIRQENL, Address 0xD9), and the FAULTSIGN flag

the ADE7116/ADE7166/ ADE7169 automatically switch current              (Bit 5) in the Interrupt Status 1 SFR (MIRQSTL, Address 0xDC)

measurement to the inactive channel. During a fault, the active,       is set, the 8052 core has a pending ADE interrupt.

reactive, and apparent power and the Irms are generated using the

larger of the two currents. On power-up, IPA is the current input      Fault with Active Input Greater Than Inactive Input

selected for active, reactive, and apparent power and Irms             If IPA is the active current input (that is, being used for billing),

calculations.                                                          and the voltage signal on IPB (the inactive input) falls below

To prevent a false alarm, averaging is done for the fault detection,   93.75% of IPA, and the FAULTSIGN bit (Bit 6) of the ACCMODE

and a fault condition is detected approximately 1 second after         register (Address 0x0F) is cleared, the FAULTSIGN flag (Bit 5)

the event. Fault detection is automatically disabled when the          in the Interrupt Status 1 SFR (MIRQSTL, Address 0xDC) is set.

voltage signal is less than 0.3% of the full-scale input range. This   Both analog inputs are filtered and averaged to prevent false

eliminates false detection of a fault due to noise at light loads.     triggering of this logic output. As a consequence of the filtering,

Because the ADE7116/ADE7166/ADE7169 look for a difference              there is a time delay of approximately 3 seconds on the logic output

between the voltage signals on IPA and IPB, it is important that both  after the fault event. The FAULTSIGN flag is independent of any

current transducers be closely matched.                                activity. Because IPA is the active input and it is still greater than

Channel Selection Indication                                           IPB, billing is maintained on IPA; that is, no swap to the IPB input

                                                                       occurs. IPA remains the active input.

The current channel selected for measurement is indicated by

Bit 7 (ICHANNEL) in the ACCMODE register (Address 0x0F).

When this bit is cleared, IPA is selected and, when it is set, IPB is

selected. The ADE7166/ADE7169 automatically switch from

one channel to the other and report the channel configuration

in the ACCMODE register (Address 0x0F).

The current channel selected for measurement can also be forced.

Setting the SEL_I_CH[1:0] bits in the CALMODE register

(Address 0x3D) selects IPA and IPB, respectively. When both bits

are cleared or set, the current channel used for measurement is

selected automatically based on the fault detection.

                                                                       Rev. C | Page 55 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                                          Data Sheet

Fault with Inactive Input Greater Than Active Input                                                  IPB                                 RF          IPA

                                                                                                                             CT

If the difference between IPB, the inactive input, and IPA, the                                                      0

active input (that is, being used for billing), becomes greater than                                                             RB     VA       CF

6.25% of IPB, and the FAULTSIGN bit (Bit 6) of the ACCMODE                                                           AGND

register (Address 0x0F) is cleared, the FAULTSIGN flag (Bit 5) in                                                                                           IN

the Interrupt Status 1 SFR (MIRQSTL, Address 0xDC) is set. The                                              NEUTRAL              RB  0V          CF

                                                                                               TEST

IPB analog input becomes the active input. Again, a time constant of          CURRENT                PHASE

                                                                                                                             CT

about 3 seconds is associated with this swap. IPA does not become                                                    RA                  RF  VP      IPB

the active channel again until IPA is greater than IPB and the                                                                   CF     RF   VN

difference between IPA and IPB—in this order—becomes greater                                                             RF             CT

than 6.25% of IPB. However, if the FAULTSIGN bit (Bit 6) of the

ACCMODE register (Address 0x0F) is set, the FAULTSIGN flag                                                  V                                                          06353-025

(Bit 5) in the Interrupt Status 1 SFR (MIRQSTL, Address 0xDC)                                        240V rms

is set as soon as IPA is within 6.25% of IPB. This threshold eliminates       Figure 49. Fault Conditions for Inactive Input Greater Than Active Input

potential chatter between IPA and IPB.

Calibration Concerns                                                          di/dt CURRENT SENSOR AND DIGITAL INTEGRATOR

Typically, when a meter is calibrated, the voltage and current                FOR THE ADE7169/ADE7569

circuits are separated, as shown in Figure 49. Current passes                 A di/dt sensor, a feature available for the ADE7169/ADE7569 but

through only the phase circuit or the neutral circuit. Figure 49              not for the ADE7116/ADE7166/ADE7169, detects changes in the

shows current being passed through the phase circuit. This is                 magnetic field caused by ac currents. Figure 50 shows the principle

the preferred option because the ADE7116/ADE7166/ADE7169                      of a di/dt current sensor.

start billing on the IPA input on power-up. The phase circuit CT

is connected to IPA in the diagram. Because the current sensors                                                              MAGNETIC FIELD CREATED BY CURRENT

are not perfectly matched, it is important to match current inputs.                                                          (DIRECTLY PROPORTIONAL TO CURRENT)

The ADE7116/ADE7166/ADE7169 provide a gain calibration

register for IPB, IBGAIN (Address 0x1C). IBGAIN is a 12-bit,

signed, twos complement register that provides a gain resolution of

0.0244%/LSB.                                                                                                                         +  EMF (ELECTROMOTIVE FORCE)      06353-026

                                                                                                                                     –  INDUCED BY CHANGES IN

For calibration, a first measurement should be done on IPA by                                                                           MAGNETIC FLUX DENSITY (di/dt)

setting the SEL_I_CH bits to 0b01 in the CALMODE register                                                   Figure 50. Principle of a di/dt Current Sensor

(Address 0x3D). This measurement should be compared to the                    The flux density of a magnetic field induced by a current is directly

measurement on IPB. Measuring IPB can be forced by setting the                proportional to the magnitude of the current. The changes in

SEL_I_CH bits to 0b10 in the CALMODE register (Address 0x3D).                 the magnetic flux density passing through a conductor loop

The gain error between these two measurements can be evaluated                generate an electromotive force (EMF) between the two ends of

using the following equation:                                                 the loop. The EMF is a voltage signal that is proportional to the

Error(%) = Measurement(IB) − Measurement(IA)                             (2)  di/dt of the current. The voltage output from the di/dt current

                               Measurement (I A )                             sensor is determined by the mutual inductance between the current

The two channels, IPA and IPB, can then be matched by                         carrying conductor and the di/dt sensor. The current signal needs

writing−Error(%)/(1 + Error (%)) × 212 to the IBGAIN register                 to be recovered from the di/dt signal before it can be used. An

(Address 0x1C). This matching adjustment is valid for all energy              integrator is, therefore, necessary to restore the signal to its

measurements made by the ADE7116/ADE7166/ADE7169,                             original form.

including active power, reactive power (ADE7169 only), apparent

power, and Irms.

                                                                      Rev. C | Page 56 of 152
Data Sheet                                                                   ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

The ADE7169/ADE7569 have a built in digital integrator to                                                        –1.0

recover the current signal from the di/dt sensor. The digital                                                    –1.5

integrator on the current channel is switched off by default when                                                –2.0

the ADE7169/ADE7569 are powered up. Setting the INTE bit                                                         –2.5

(Bit 5) in the MODE1 register (Address 0x0B) turns on the                                             GAIN (dB)  –3.0

integrator. Figure 51 to Figure 54 show the gain and phase

response of the digital integrator.                                                                              –3.5

           10                                                                                                    –4.0

                                                                                                                 –4.5

           0                                                                                                     –5.0

                                                                                                                 –5.5

           –10

GAIN (dB)                                                                                                        –6.0  40  45  50  55              60          65  70   06353-029

           –20                                                                                                                     FREQUENCY (Hz)

                                                                                                      Figure 53. Combined Gain Response of the Digital Integrator and

           –30                                                                                                             Phase Compensator (40 Hz to 70 Hz)

                                                                                                      –89.70

           –40                                                                                        –89.75

           –50                                                                                        –89.80

                  100                  1000                       06353-027  (Degrees)

                       FREQUENCY (Hz)                                                                 –89.85

Figure 51. Combined Gain Response of the Digital Integrator and                                       –89.90

                  Phase Compensator                                          PHASE

           –88.0                                                                                      –89.95

                                                                                                      –90.00

           –88.5

                                                                                                      –90.05

(Degrees)  –89.0                                                                                                       40  45  50  55              60          65       70         06353-030

                                                                                                                                   FREQUENCY (Hz)

PHASE      –89.5                                                                                      Figure 54. Combined Phase Response of the Digital Integrator and

                                                                                                                           Phase Compensator (40 Hz to 70 Hz)

           –90.0                                                             Note that the integrator has a −20 dB/dec attenuation and an

                                                                             approximately −90° phase shift. When combined with a di/dt

                                                                             sensor, the resulting magnitude and phase response should be a

           –90.5                                                  06353-106  flat gain over the frequency band of interest. The di/dt sensor

                  102                  103                                   has a 20 dB/dec gain associated with it. It also generates significant

                       FREQUENCY (Hz)

Figure 52. Combined Phase Response of the Digital Integrator and             high frequency noise. Therefore, a more effective antialiasing

                  Phase Compensator                                          filter is needed to avoid noise due to aliasing (see the Antialiasing

                                                                             Filter section).

                                                                             When the digital integrator is switched off, the ADE7169/ADE7569

                                                                             can be used directly with a conventional current sensor, such as a

                                                                             current transformer (CT), or with a low resistance current shunt.

                                                                             Rev. C | Page 57 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                    Data Sheet

POWER QUALITY MEASUREMENTS                                                     crossing is detected on the voltage channel. The default power-on

Zero-Crossing Detection                                                        value in this register is 0xFFF. If the internal register decrements

Each ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 has a                             to 0 before a zero crossing is detected in the Interrupt Status 3

zero-crossing detection circuit on the voltage channel. This zero              SFR (MIRQSTH, Address 0xDE), and the ZXTO bit (Bit 1) in

crossing is used to produce a zero-crossing internal signal (ZX)               the Interrupt Enable 3 SFR (MIRQENH, Address 0xDB) is set,

and is used in calibration mode.                                               the 8052 core has a pending ADE interrupt.

The zero crossing is generated by default from the output of                   The ADE interrupt stays active until the ZXTO status bit is

LPF1. This filter has a low cutoff frequency and is intended for               cleared (see the Energy Measurement Interrupts section). The

50 Hz and 60 Hz systems. If needed, this filter can be disabled                ZXTOUT register (Address 0x11) can be written to or read by

to allow a higher frequency signal to be detected or to limit the              the user (see the Energy Measurement Register List section).

group delay of the detection. If the voltage input fundamental                 The resolution of the register is 160/MCLK seconds per LSB.

frequency is below 60 Hz, and a time delay in ZX detection is                  Thus, the maximum delay for an interrupt is 0.16 seconds

acceptable, it is recommended that LPF1 be enabled. Enabling                   (1/MCLK × 212) when MCLK = 4.096 MHz.

LPF1 limits the variability in the ZX detection by eliminating                 Figure 56 shows the mechanism of the zero-crossing timeout

the high frequency components. Figure 55 shows how the zero-                   detection when the line voltage stays at a fixed dc level for more

crossing signal is generated.                                                  than MCLK/160 × ZXTOUT seconds.

    ×1, ×2, ×4,      REFERENCE                                                 12-BIT INTERNAL

    ×8, ×16                                                                    REGISTER VALUE

VP  {GAIN [7:5]}                     HPF                                                                ZXTOUT

    PGA2             ADC 2

VN

                                                  ZERO         ZX

                                                  CROSSING                                              VOLTAGE

                                     LPF1                                                               CHANNEL

                                  f–3dB = 63.7Hz

                                  MODE 1[6]

                                                                                                        ZXTO                                              06353-032

                     43.24° @ 60Hz                                                                      FLAG

    1.0                                                                                                 BIT

    0.73                                   ZX

                                                                                                        Figure 56. Zero-Crossing Timeout Detection

                                                                    06353-031  Period or Frequency Measurements

                 V2            LPF1                                            The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 provide

    Figure 55. Zero-Crossing Detection on the Voltage Channel                  the period or frequency measurement of the line. The period or

The zero-crossing signal, ZX, is generated from the output of                  frequency measurement is selected by clearing or setting the

LPF1 (bypassed or not). LPF1 has a single pole at 63.7 Hz (at                  FREQSEL bit (Bit 1) in the MODE2 register (Address 0x0C). The

MCLK = 4.096 MHz). As a result, there is a phase lag between                   period/frequency register, PER_FREQ (Address 0x0A), is an

the analog input signal V2 and the output of LPF1. The phase                   unsigned 16-bit register that is updated every period. If LPF1 is

lag response of LPF1 results in a time delay of approximately                  enabled, a settling time of 1.8 sec is associated with this filter before

2 ms (at 60 Hz) between the zero crossing on the analog inputs                 the measurement is stable.

of the voltage channel and ZX detection.                                       When the period measurement is selected, the measurement has a

The zero-crossing detection also drives the ZX flag in the                     2.44 μs/LSB (4.096 MHz/10) resolution, which represents 0.014%

Interrupt Status 3 SFR (MIRQSTH, Address 0xDE). If the ZX                      when the line frequency is 60 Hz. When the line frequency is

bit in the Interrupt Enable 3 SFR (MIRQENH, Address 0xDB)                      60 Hz, the value of the period register is approximately 0d6827.

is set, the 8052 core has a pending ADE interrupt. The ADE                     The length of the register enables the measurement of line

interrupt stays active until the ZX status bit is cleared (see the             frequencies as low as 12.5 Hz. The period register is stable at

Energy Measurement Interrupts section).                                        ±1 LSB when the line is established, and the measurement does

                                                                               not change.

Zero-Crossing Timeout                                                          When the frequency measurement is selected, the measurement

The zero-crossing detection also has an associated timeout                     has a 0.0625 Hz/LSB resolution when MCLK = 4.096 MHz, which

register, ZXTOUT (Address 0x11). This unsigned, 12-bit register is             represents 0.104% when the line frequency is 60 Hz. When the line

decremented (1 LSB) every 160/MCLK seconds. The register is                    frequency is 60 Hz, the value of the frequency register is 0d960. The

reset to its user programmed, full-scale value every time a zero               frequency register is stable at ±4 LSB when the line is established,

                                                                               and the measurement does not change.

                                                                               Rev. C | Page 58 of 152
Data Sheet                                                                 ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

Line Voltage SAG Detection                                                                     V2

In addition to detection of the loss of the line voltage signal                                VPKLVL[15:0]

(zero crossing), the ADE7116/ADE7166/ADE7169/ADE7566/

ADE7569 can also be programmed to detect when the absolute

value of the line voltage drops below a certain peak value for a

number of line cycles. This condition is illustrated in Figure 57.                                                                            PKV RESET

                                                                                                                                              LOW WHEN

                     VOLTAGE CHANNEL                                                                                                          MIRQSTH SFR

FULL SCALE                                                                                                                                    IS READ

                                                                                      PKV INTERRUPT

SAGLVL [15:0]                                                                                  FLAG

                                                                                      RESET BIT PKV                                                          06353-034

                                                                                      IN MIRQSTH SFR

                                               SAG RESET LOW                                                 Figure 58. Peak Level Detection

                                               WHEN VOLTAGE

                                               CHANNEL EXCEEDS                        Figure 58 shows a line voltage exceeding a threshold that is set

                  SAGCYC [7:0] = 0x04          SAGLVL [15:0] AND

                     3 LINE CYCLES             SAG FLAG RESET                         in the voltage peak register (VPKLVL, Address 0x16). The voltage

SAG FLAG                                                                   06353-033

                                                                                      peak event is recorded by setting the PKV flag in the Interrupt

                     Figure 57. SAG Detection                                         Status 3 SFR (MIRQSTH, Address 0xDE). If the PKV enable bit

                                                                                      (Bit 3) is set in the Interrupt Enable 3 SFR (MIRQENH,

Figure 57 shows the line voltage falling below a threshold that is set                Address 0xDB), the 8052 core has a pending ADE interrupt.

in the SAG level register (SAGLVL[15:0], Address 0x14) for three                      Similarly, the current peak event is recorded by setting the PKI flag

line cycles. The quantities 0 and 1 are not valid for the SAGCYC                      (Bit 4) in the Interrupt Status 3 SFR (MIRQSTH, Address 0xDE).

register, and the contents represent one more than the desired                        The ADE interrupt stays active until the PKV or PKI status bit is

number of full line cycles. For example, when the SAG cycle                           cleared (see the Energy Measurement Interrupts section).

(SAGCYC[7:0], Address 0x13) contains 0x04, FSAG (Bit 5) in the                        Peak Level Set

power management interrupt flag SFR (IPSMF, Address 0xF8) is

set at the end of the third line cycle after the line voltage falls below             The contents of the VPKLVL (Address 0x16) and IPKLVL

the threshold. If the SAG enable bit (ESAG, Bit 5) in the power                       (Address 0x15) registers are compared to the absolute value of the

management interrupt enable SFR (IPSME, Address 0xEC) is set,                         voltage and 2 MSBs of the current channel, respectively. Thus, for

the 8052 core has a pending power supply management interrupt.                        example, the nominal maximum code from the current channel

The PSM interrupt stays active until the ESAG bit is cleared (see                     ADC with a full-scale signal is 0x28F5C2 (see the Current Channel

the Power Supply Management (PSM) Interrupt section).                                 ADC section). Therefore, writing 0x28F5 to the IPKLVL register

In Figure 57, the SAG flag (FSAG) is set on the fifth line cycle                      puts the current channel peak detection level at full scale and

after the signal on the voltage channel first dropped below the                       sets the current peak detection to its least sensitive value. Writing

threshold level.                                                                      0x00 puts the current channel detection level at 0. The detection

                                                                                      is done by comparing the contents of the IPKLVL register to the

SAG Level Set                                                                         incoming current channel sample. The PKI flag indicates that the

The 2-byte contents of the SAG level register (SAGLVL,                                peak level is exceeded. If the PKI or PKV bit is set in the Interrupt

Address 0x14) are compared to the absolute value of the output                        Enable 3 SFR (MIRQENH, Address 0xDB), the 8052 core has a

from LPF1.                                                                            pending ADE interrupt.

Therefore, when LPF1 is enabled, writing 0x2038 to the SAG level                      Peak Level Record

register puts the SAG detection level at full scale (see Figure 57).                  Each ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

Writing 0x00 or 0x01 puts the SAG detection level at 0. The SAG                       records the maximum absolute value reached by the current and

level register is compared to the input of the ZX detection, and                      voltage channels in two different registers, IPEAK (Address 0x17)

detection is made when the ZX input falls below the contents of the                   and VPEAK (Address 0x19), respectively. Each register is a 24-bit

SAG level register.                                                                   unsigned register that is updated each time the absolute value of

Peak Detection                                                                        the waveform sample from the corresponding channel is above

The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 can                                       the value stored in the IPEAK or VPEAK register. The contents

also be programmed to detect when the absolute value of the                           of the VPEAK register correspond to the maximum absolute value

voltage or current channel exceeds a specified peak value. Figure 58                  observed on the voltage channel input. The contents of IPEAK

illustrates the behavior of the peak detection for the voltage                        and VPEAK represent the maximum absolute value observed on

channel. Both voltage and current channels are monitored at                           the current and voltage input, respectively. Reading the RSTIPEAK

the same time.                                                                        (Address 0x18) and RSTVPEAK (Address 0x1A) registers clears

                                                                                      their respective contents after the read operation.

                                                                      Rev. C | Page 59 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                                                          Data Sheet

PHASE COMPENSATION                                                                       RMS CALCULATION

The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 must                                         The root mean square (rms) value of a continuous signal V(t) is

work with transducers that can have inherent phase errors. For                           defined as

example, a phase error of 0.1° to 0.3° is not uncommon for a                                                       T

current transformer (CT). These phase errors can vary from device                                      Vrms =    ∫1 ×  V 2 (t)dt

to device, and they must be corrected to perform accurate power                                                 T                                                                           (3)

calculations. The errors associated with phase mismatch are                                                        0

particularly noticeable at low power factors. The ADE7116/                               For time sampling signals, rms calculation involves squaring the

ADE7166/ADE7169/ADE7566/ADE7569 provide a means of                                       signal, taking the average, and obtaining the square root. The

digitally calibrating these small phase errors. The device allows                        ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 implement

a small time delay or time advance to be introduced into the                             this method by serially squaring the inputs, averaging them, and

signal processing chain to compensate for small phase errors.                            then taking the square root of the average. The averaging part of

Because the compensation is in time, this technique should be                            this signal processing is done by implementing a low-pass filter

used only for small phase errors in the range of 0.1° to 0.5°.                           (LPF3 in Figure 60, Figure 62, and Figure 63). This LPF has a

Correcting large phase errors using a time shift technique can                           −3 dB cutoff frequency of 2 Hz when MCLK = 4.096 MHz.

introduce significant phase errors at higher harmonics.                                                V (t) =  2 ×V sin(ωt)                                                                (4)

The phase calibration register (PHCAL[7:0], Address 0x10) is a                           where V is the rms voltage.

twos complement, signed, single byte register that has values

ranging from 0x82 (−126d) to 0x68 (+104d).                                                             V 2 (t) = V 2 −V 2 cos(2ωt )                                                         (5)

The PHCAL register is centered at 0x40, meaning that writing                             When this signal goes through LPF3, the cos(2ωt) term is

0x40 to the register gives 0 delay. By changing this register, the                       attenuated    and       only  the  dc   term,  V2   (shown          as  V2  in  Figure        60)
                                                                                                                                        rms
time delay in the voltage channel signal path can change from
                                                                                         goes through.

−231.93 µs to +48.83 µs (MCLK = 4.096 MHz). One LSB is                                                                 V 2 (t ) = V 2 – V 2 cos (2ωt )

equivalent to a 1.22 µs (4.096 MHz/5) time delay or advance. A

line frequency of 60 Hz gives a phase resolution of 0.026° at the                                      V (t ) = √2 × V sin(ωt )

fundamental (that is, 360° × 1.22 µs × 60 Hz).                                                                                          LPF3

Figure 59 illustrates how the phase compensation is used to remove                                     INPUT                                                             V

a 0.1° phase lead in the current channel due to the external                                                                                                                06353-036

transducer. To cancel the lead (0.1°) in the current channel, a                                                                              V 2 (t ) = V 2

phase lead must also be introduced into the voltage channel. The                                                   Figure 60. RMS Signal Processing

resolution of the phase adjustment allows the introduction of a

phase lead in increments of 0.026°. The phase lead is achieved by                        The Irms signal can be read from the waveform register by setting

introducing a time advance into the voltage channel. A time                              the WAVMODE register (Address 0x0D) and setting the WFSM bit

advance of 4.88 µs is made by writing −4 (0x3C) to the time delay                        (Bit 5) in the Interrupt Enable 3 SFR (MIRQENH, Address 0xDB).

block, thus reducing the amount of time delay by 4.88 µs or,                             Like the current and voltage channel waveform sampling modes,

equivalently, a phase lead of approximately 0.1° at a line frequency                     the waveform data is available at sample rates of 25.6 kSPS,

of 60 Hz (0x3C represents −4 because the register is centered with                       12.8 kSPS, 6.4 kSPS, and 3.2 kSPS.

0 at 0x40).                                                                              It is important to note that when the current input is larger than

   IPA                                       HPF      24                                 40% of full scale, the Irms waveform sample register does not

I          PGA1        ADC 1                                                             represent the true processed rms value. The rms value processed

   IN                                                            LPF2                    with this level of input is larger than the 24-bit read by the wave-

                                                          24                             form register, making the value read truncated on the high end.

   VP                                                                                    Current Channel RMS Calculation

                              1     DELAY BLOCK           CHANNEL 2 DELAY

V          PGA2        ADC 2           1.22µs/LSB         REDUCED BY 4.88µs              Each ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

                                                          (0.1°LEAD AT 60Hz)

   VN                                                     0x0B IN PHCAL[7:0]             simultaneously calculates the rms values for the current and voltage

                                 7                    0   V

             V                   1  0  0  1  0  1  1  1       I                          channels in different registers. Figure 61 and Figure 62 show the

                       0.1°            PHCAL[7:0]                                        details of the signal processing chain for the rms calculation on

        I                        –231.93µs TO +48.83µs

                                                                                         the current channel. The current channel rms value is processed

                                                              60Hz                       from the samples used in the current channel waveform sampling

                 60Hz                                                         06353-035  mode and is stored in an unsigned 24-bit register (Irms). One LSB of

                                                                                         the current channel rms register is equivalent to 1 LSB of a current

                       Figure 59. Phase Calibration                                      channel waveform sample.

                                                                              Rev. C | Page 60 of 152
Data Sheet                                                             ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

The update rate of the current channel rms measurement is                    Current Channel RMS Offset Compensation

4.096 MHz/5. To minimize noise in the reading of the register,               The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

the Irms register can also be configured to update only with the zero        incorporate a current channel rms offset compensation register

crossing of the voltage input. This configuration is done by setting         (IRMSOS). This is a 12-bit signed register that can be used to

the ZXRMS bit (Bit 2) in the MODE2 register (Address 0x0C).                  remove offset in the current channel rms calculation. An offset

With the different specified full-scale analog input signal PGA1             can exist in the rms calculation due to input noises that are

values, the ADC produces an output code that is approximately                integrated into the dc component of V2(t).

±0d2,147,483 (PGA1 = 1) or ±0d2,684,354 (PGA1 = 2, 4, 8, or 16);             One LSB of the current channel rms offset is equivalent to

see the Current Channel ADC section. Similarly, the equivalent               16,384 LSBs of the square of the current channel rms register.

rms value of a full-scale ac signal is 0d1,518,499 (0x172BA3) when           Assuming that the maximum value from the current channel

PGA = 1 and 0d1,898,124 (0x1CF68C) when PGA1 = 2, 4, 8, or 16.               rms calculation is 0d1,898,124 with full-scale ac inputs, then

The current rms measurement provided in the ADE7116/                         1 LSB of the current channel rms offset represents 0.23% of

ADE7166/ADE7169/ADE7566/ADE7569 is accurate to within                        measurement error at −60 dB down from full scale.

0.5% for signal inputs between full scale and full scale/500. The                              Irms =  Irms     2  +  IRMSOS         × 32,768                           (6)

conversion from the register value to amps must be done externally                                           0

in the microprocessor using an amps/LSB constant.                            where Irms0 is the rms measurement without offset correction.

                                                                       60Hz  CURRENT CHANNEL

                                                                             WAVEFORM

                                                                             DATA RANGE WITH

                                                                             INTEGRATOR ON (60Hz)

                                                           0x2B7850

                                                           0x000000

                                                           0xD487B0

                                                                                                       IRMSOS[11:0]                              Irms(t)

                               MODE1[5]

            HPF                                                                                sgn 225 226 227        218 217 216

IP                                       DIGITAL                                                                                             0x00

                               INTEGRATOR*                 HPF1                                LPF3                +

                                                                       24                                                            24          Irms[23:0]

                                         dt

                                                                             CURRENT CHANNEL

                                                                             WAVEFORM

                                                                             DATA RANGE WITH

                                                                             INTEGRATOR OFF

                                                           0x28F5C2

                                                           0x000000

                                                           0xD70A3E                                                                                          06353-037

*NOT        AVAILABLE  IN THE  ADE7566.

                       Figure  61. ADE7566/ADE7569  Current Channel          RMS Signal Processing     with  PGA1     =  1,  2,  4,  8,  or  16

                                                                      Rev. C | Page 61 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                                      Data Sheet

                                                    60Hz  CURRENT CHANNEL

                                                          WAVEFORM

                                                          DATA RANGE WITH

                                                          INTEGRATOR ON (60Hz)

                                            0x2B7850

                                            0x000000

                                            0xD487B0

                                                                                      IRMSOS[11:0]                               Irms(t)

                   MODE1[5]

      HPF                                                                    sgn 225 226 227         218 217 216

IPA                DIGITAL                                                                                            0x00

                   INTEGRATOR*              HPF1                             LPF3             +

                                                    24                                                            24             Irms[23:0]

      HPF                   dt

IPB

                                                          CURRENT CHANNEL

           IBGAIN                                         WAVEFORM

                                                          DATA RANGE WITH

                                                          INTEGRATOR OFF

                                            0x28F5C2

                                            0x000000

                                            0xD70A3E

*NOT  AVAILABLE IN THE ADE7116 OR ADE7166.                                                                                                   06353-116

      Figure 62. ADE7116/ADE7166/ADE7169 Current Channel RMS Signal Processing with PGA1 = 2, 4, 8,                   or         16

                                            VOLTAGE SIGNAL (V(t))

                                            0x28F5                           VRMSOS[11:0]

                                            0x0                    sgn 216 215        28  27     26  Vrmsx(t)

                                            0xD70B                                         0x28F5C2

                                LPF1                      LPF3                        +

           VOLTAGE CHANNEL                          |X|                            +                 0x00             06353-038

                                                                                                     Vrmsx[23:0]

                                Figure 63. Voltage Channel RMS Signal Processing

                                                    Rev. C | Page 62 of 152
Data Sheet                                                            ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

Voltage Channel RMS Calculation                                            The unit of power is the watt or joules/second. Equation 8 gives

Figure 63 shows details of the signal processing chain for the rms         an expression for the instantaneous power signal in an ac system.

calculation on the voltage channel. This voltage rms estimation is                           i(t) =     2 ×V sin(ωt)                                              (8)

done in the ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                          i(t) =     2 × I sin(ωt)                                             (9)

using the mean absolute value calculation, as shown in Figure 63.

The voltage channel rms value is processed from the samples used           where:

in the voltage channel waveform sampling mode and is stored in             v is the rms voltage.

the unsigned 24-bit Vrms register.                                         i is the rms current.

The update rate of the voltage channel rms measurement is                                    p(t) = v(t) × i(t)

MCLK/5. To minimize noise in the reading of the register, the                                p(t) = VI − VI cos(2ωt)                                              (10)

Vrms register can also be configured to update only with the zero

crossing of the voltage input. This configuration is done by setting       The average power over an integral number of line cycles (n) is

the ZXRMS bit (Bit 2) in the MODE2 register (Address 0x0C).                given by the expression in Equation 11.

With the specified full-scale ac analog input signal of 0.4 V, the                           P  =    1  ∫ nT  p(t )dt  =  VI                                      (11)

output from LPF1 in Figure 63 swings between 0x28F5 and                                             nT  0

0xD70B at 60 Hz (see the Voltage Channel ADC section). The                 where:

equivalent rms value of this full-scale ac signal is approximately         T is the line cycle period.

0d1,898,124 (0x1CF68C) in the Vrms register. The voltage rms               P is referred to as the active or real power.

measurement provided in the ADE7116/ADE7166/ADE7169/                       Note that the active power is equal to the dc component of the

ADE7566/ADE7569 is accurate to within ±0.5% for signal input               instantaneous power signal p(t) in Equation 11, that is, VI. This

between full scale and full scale/20. The conversion from the              is the relationship used to calculate active power in the ADE7116/

register value to volts must be done externally in the micro-              ADE7166/ADE7169/ADE7566/ADE7569. The instantaneous

processor using a V/LSB constant.                                          power signal p(t) is generated by multiplying the current and

Voltage Channel RMS Offset Compensation                                    voltage signals. The dc component of the instantaneous power

The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                signal is then extracted by LPF2 (low-pass filter) to obtain the

incorporate a voltage channel rms offset compensation register             active power information. This process is illustrated in Figure 64.

(VRMSOS). This is a 12-bit signed register that can be used to                                       INSTANTANEOUS               p(t) = v × i – v × i × cos(2ωt)

                                                                                                     POWER SIGNAL

remove offset in the voltage channel rms calculation. An offset            0x19999A

can exist in the rms calculation due to input noises and dc offset                                                                     ACTIVE REAL POWER

in the input samples. One LSB of the voltage channel rms offset                                                                        SIGNAL = v × i

is equivalent to 64 LSBs of the rms register. Assuming that the

maximum value from the voltage channel rms calculation is                                       VI

                                                                           0xCCCCD

0d1,898,124 with full-scale ac inputs, then 1 LSB of the voltage

channel rms offset represents 3.37% of measurement error at

−60 dB down from full scale.

                                                                           0x00000

Vrms = Vrms0 + 64 × VRMSOS                                            (7)

                                                                                                        CURRENT

where Vrms0 is the rms measurement without offset correction.                                           i(t) = √2 × i × sin(ωt)

ACTIVE POWER CALCULATION                                                                                      VOLTAGE                                             06353-039

                                                                                                              v(t) = √2 × v × sin(ωt)

Active power is defined as the rate of energy flow from source                                                Figure 64. Active Power Calculation

to load. It is the product of the voltage and current waveforms.

The resulting waveform is called the instantaneous power signal            Because LPF2 does not have an ideal brick wall frequency response

and is equal to the rate of energy flow at every instant of time.          (see Figure 65), the active power signal has some ripple due to the

                                                                           instantaneous power signal. This ripple is sinusoidal and has a

                                                                           frequency equal to twice the line frequency. Because of its

                                                                           sinusoidal nature, the ripple is removed when the active power

                                                                           signal is integrated to calculate energy (see the Active Energy

                                                                           Calculation section).

                                                                    Rev. C | Page 63 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                         Data Sheet

           0                                                                         Assuming the average value, output from LPF2 is 0xCCCCD

                                                                                     (838,861d) when inputs on the voltage and current channels are

      –4                                                                             both at full scale. At −60 dB down on the current channel (1/1000

      –8                                                                             of the current channel full-scale input), the average word value

                                                                                     output from LPF2 is 838.861 (838,861/1000). One LSB in the LPF2

(dB)  –12                                                                            output has a measurement error of 1/838.861 × 100% = 0.119%

                                                                                     of the average value. The active power offset register has a

      –16                                                                            resolution equal to 1/256 LSB of the waveform register. Therefore,

                                                                                     the power offset correction resolution is 0.000464%/LSB

      –20                                                                            (0.119%/256) at −60 dB.

                                                                                     Active Power Sign Detection

      –24                                                                 06353-040  The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 detect

              1         3                10           30            100

                                 FREQUENCY (Hz)                                      a change of sign in the active power. The APSIGN flag (Bit 3) in

                 Figure 65. Frequency Response of LPF2                               the Interrupt Status 1 SFR (MIRQSTL, Address 0xDC) records

Active Power Gain Calibration                                                        when a change of sign has occurred according to the APSIGN bit

                                                                                     (Bit 4) in the ACCMODE register (Address 0x0F). If the APSIGN

Figure 66 shows the signal processing chain for the active power                     flag (Bit 3) is set in the Interrupt Enable 1 SFR (MIRQENL,

calculation in the ADE7116/ADE7166/ADE7169/ADE7566/                                  Address 0xD9), the 8052 core has a pending ADE interrupt.

ADE7569. The active power is calculated by filtering the output                      The ADE interrupt stays active until the APSIGN status bit is

of the multiplier with a low-pass filter. Note that, when reading                    cleared (see the Energy Measurement Interrupts section).

the waveform samples from the output of LPF2, the gain of the                        When APSIGN (Bit 4) in the ACCMODE register (Address 0x0F)

active energy can be adjusted by using the multiplier and watt gain                  is cleared (default), the APSIGN flag (Bit 3) in the Interrupt Status 1

register (WGAIN[11:0], Address 0x1D). The gain is adjusted by                        SFR (MIRQSTL, Address 0xDC) is set when a transition from

writing a twos complement 12-bit word to the watt gain register.                     positive to negative active power occurs.

Equation 12 shows how the gain adjustment is related to the

contents of the watt gain register.                                                  When the APSIGN bit (Bit 4) in the ACCMODE register

                                               1 +  WGAIN                 (Address 0x0F) is set, the APSIGN flag (Bit 3) in the MIRQSTL

      Output     WGAIN  =        Active  Power  ×         212            (12)       SFR (Address 0xDC) is set when a transition from negative to

                                                                                   positive active power occurs.

For example, when 0x7FF is written to the watt gain register, the                    Active Power No Load Detection

power output is scaled up by 50% (0x7FF = 2047d, 2047/212 = 0.5).                    The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 include

Similarly, 0x800 = −2048d (signed, twos complement) and power                        a no load threshold feature on the active energy that eliminates

output is scaled by −50%. Each LSB scales the power output by                        any creep effects in the meter. The device accomplishes this by not

0.0244%. The minimum output range is given when the watt gain                        accumulating energy if the multiplier output is below the no load

register contents are equal to 0x800, and the maximum range is                       threshold. When the active power is below the no load threshold,

given by writing 0x7FF to the watt gain register. This can be used to                the APNOLOAD flag (Bit 0) in the Interrupt Status 1 SFR

calibrate the active power (or energy) calculation in the ADE7116/                   (MIRQSTL, Address 0xDC) is set. If the APNOLOAD bit (Bit 0) is

ADE7166/ADE7169/ADE7566/ADE7569.                                                     set in the Interrupt Enable 1 SFR (MIRQENL, Address 0xD9), the

Active Power Offset Calibration                                                      8052 core has a pending ADE interrupt. The ADE interrupt stays

The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 also                                     active until the APNOLOAD status bit is cleared (see the Energy

incorporate an active power offset register (WATTOS[15:0],                           Measurement Interrupts section).

Address 0x20). It is a signed, twos complement, 16-bit register                      The no load threshold level is selectable by setting the

that can be used to remove offsets in the active power calculation                   APNOLOAD bits (Bits[1:0]) in the NLMODE register

(see Figure 64). An offset can exist in the power calculation due                    (Address 0x0E). Setting these bits to 0b00 disables the no load

to crosstalk between channels on the PCB or in the IC itself. The                    detection, and setting them to 0b01, 0b10, or 0b11 sets the no

offset calibration allows the contents of the active power register                  load detection threshold to 0.015%, 0.0075%, or 0.0037% of the

to be maintained at 0 when no power is being consumed.                               multiplier’s full-scale output frequency, respectively. The IEC

The 256 LSBs (WATTOS = 0x0100) written to the active power                           62053-21 specification states that the meter must start up with a

offset register are equivalent to 1 LSB in the waveform sample                       load of ≤0.4% IPB, which translates to 0.0167% of the full-scale

register.                                                                            output frequency of the multiplier.

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Data Sheet                                                                      ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

ACTIVE ENERGY CALCULATION                                                                        The active energy accumulation depends on the setting of

As stated in the Active Power Calculation section, power is                                      POAM (Bit 1) and ABSAM (Bit 0) in the ACCMODE register

defined as the rate of energy flow. This relationship can be                                     (Address 0x0F). When both bits are cleared, the addition is signed

expressed mathematically, as shown in Equation 13.                                               and, therefore, negative energy is subtracted from the active energy

                                                                                                 contents. When both bits are set, the ADE7166/ADE7169/

P  dE                                                                          (13)             ADE7566/ADE7569 are set to be in the more restrictive mode, the

           dt                                                                                    positive only accumulation mode.

where:                                                                                           When POAM (Bit 1) in the ACCMODE register (Address 0x0F)

P is power.                                                                                      is set, only positive power contributes to the active energy

E is energy.                                                                                     accumulation. When ABSAM (Bit 0) in the ACCMODE register

Conversely, energy is given as the integral of power.                                            (Address 0x0F) is set, the absolute active power is used for the

E   P(t)dt                                                                    (14)             active energy accumulation (see the Watt Absolute Accumulation

                                                                                                 Mode section).

The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 achieve                                              The output of the multiplier is divided by the value in the WDIV

the integration of the active power signal by continuously                                       register (Address 0x24). If the value in the WDIV register is equal

accumulating the active power signal in an internal, nonreadable,                                to 0, the internal active energy register is divided by 1. WDIV is

49-bit energy register. The register (WATTHR[23:0], Address 0x01)                                an 8-bit, unsigned register. After dividing by WDIV, the active

represents the upper 24 bits of this internal register. This discrete                            energy is accumulated in a 49-bit internal energy accumulation

time accumulation or summation is equivalent to integration in                                   register. The upper 24 bits of this register are accessible

continuous time. Equation 15 expresses the relationship.                                         through a read to the active energy register (WATTHR[23:0],

                          lim                                                               Address 0x01). A read to the RWATTHR register (Address 0x02)

E           p(t)dt               p(nT )  T                                 (15)             returns the contents of the WATTHR register, and the upper 24

                          t0 n1                                                              bits of the internal register are cleared. As shown in Figure 66,

where:                                                                                           the active power signal is accumulated in an internal 49-bit signed

n is the discrete time sample number.                                                            register. The active power signal can be read from the waveform

T is the sample period.                                                                          register by setting the WAVMODE register (Address 0x0D) and

The discrete time sample period (T) for the accumulation                                         setting the WFSM bit (Bit 5) in the Interrupt Enable 3 SFR

register in the ADE7116/ADE7166/ADE7169/ADE7566/                                                 (MIRQENH, Address 0xDB). Like the current and voltage

ADE7569 is 1.22 μs (5/MCLK). In addition to calculating the                                      channels waveform sampling modes, the waveform data is available

energy, this integration removes any sinusoidal components                                       at sample rates of 25.6 kSPS, 12.8 kSPS, 6.4 kSPS, and 3.2 kSPS.

that may be in the active power signal. Figure 66 shows this

discrete time integration or accumulation. The active power

signal in the waveform register is continuously added to the

internal active energy register.

                                                                                                                                  UPPER 24 BITS ARE

                                                                                FOR WAVEFORM                                      ACCESSIBLE THROUGH

                                                                                SAMPLING                         WATTHR[23:0]     WATTHR[23:0] REGISTER

                                                                                                           23                  0

                                                   WATTOS[15:0]

                                       sgn         26   25       2–6  2–7  2–8               WDIV[7:0]

               CURRENT

               CHANNEL                 LPF2                                                                48                                 0

                                                        +     +                                  +

                                                                                              %

                                                                                                        +

               VOLTAGE

               CHANNEL                                                          WGAIN[11:0]

                                       ACTIVE POWER                                                              OUTPUTS FROM THE LPF2 ARE

                                                SIGNAL                                                           ACCUMULATED (INTEGRATED) IN

                                                                                                 TO              THE INTERNAL ACTIVE ENERGY REGISTER

                                                                                                 DIGITAL-TO-FREQUENCY

                                                                                                 CONVERTER

                                    T           5

                                       CLKIN                  WAVEFORM

               LPF2                                              REGISTER

                                                                 VALUES

               OUTPUT                                                                                                                                    06353-041

                                                   TIME (nT)

                                                                           Figure 66. Active Energy Calculation

                                                                                Rev. C | Page 65 of 152
Data Sheet                                                                ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

Figure 67 shows this energy accumulation for full-scale signals                       When WDIV is set to a value other than 0, the integration time

(sinusoidal) on the analog inputs. The three displayed curves                         varies, as shown in Equation 17.

illustrate the minimum period of time it takes the energy register                               Time = TimeWDIV = 0 × WDIV                                         (17)

to roll over when the active power gain register contents are 0x7FF,                  Active Energy Accumulation Modes

0x000, and 0x800. The watt gain register is used to carry out power                   Watt Signed Accumulation Mode

calibration in the ADE7116/ADE7166/ADE7169/ADE7566/

ADE7569. As shown, the fastest integration time occurs when                           The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 active

the watt gain register is set to maximum full scale, that is, 0x7FF.                  energy default accumulation mode is a watt signed accumulation

WATTHR[23:0]                                                                          based on the active power information.

0x7F,FFFF                                                  WGAIN = 0x7FF              Watt Positive Only Accumulation Mode

                                                           WGAIN = 0x000              The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 are

                                                           WGAIN = 0x800              placed in watt positive only accumulation mode by setting the

0x3F,FFFF

                                                                                      POAM bit (Bit 1) in the ACCMODE register (Address 0x0F). In

                                                                                      this mode, the energy accumulation is done only for positive

0x00,0000                                13.7           TIME (Minutes)                power, ignoring any occurrence of negative power above or below

           3.41  6.82  10.2

                                                                                      the no load threshold (see Figure 68). The CF pulse also reflects

                                                                                      this accumulation method when in this mode. The default setting

0x40,0000                                                                             for this mode is off. Detection of the transitions in the direction

                                                                                      of power flow and detection of no load threshold are active in

0x80,0000                                                                 06353-04 2  this mode.

Figure 67. Energy Register Rollover Time for Full-Scale Power

                 (Minimum and Maximum Power Gain)

Note that the energy register contents roll over to full-scale negative

(0x800000) and continue to increase in value when the power or

energy flow is positive (see Figure 67). Conversely, if the power is                             ACTIVE ENERGY

negative, the energy register underflows to full-scale positive

(0x7FFFFF) and continues to decrease in value.

Using the interrupt enable register (MIRQENM, Address 0xDA),                                      NO-LOAD

                                                                                                 THRESHOLD

the ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 can be

configured to issue an ADE interrupt to the 8052 core when the                                   ACTIVE POWER

active energy register is half full (positive or negative) or when                                NO-LOAD

an overflow or underflow occurs.                                                                 THRESHOLD

Integration Time Under Steady Load: Active Energy

As mentioned in the Active Energy Calculation section, the                                       APSIGN FLAG

                                                                                                                             POS  NEG  POS               06353-043

discrete time sample period (T) for the accumulation register is                                                INTERRUPT STATUS REGISTERS

1.22 μs (5/MCLK). With full-scale sinusoidal signals on the analog                    Figure 68. Energy Accumulation in Positive Only Accumulation Mode

inputs and the WGAIN register (Address 0x1D) set to 0x000, the                        Watt Absolute Accumulation Mode

average word value from each LPF2 is 0xCCCCD (see Figure 64).

The maximum positive value that can be stored in the internal                         The ADE7116/ADE7166/ADE7169/ADE7566/ADE7569 are

49-bit register is 248 (or 0xFFFF,FFFF,FFFF) before it overflows.                     placed in watt absolute accumulation mode by setting the ABSAM

The integration time under these conditions when WDIV = 0 is                          bit (Bit 0) in the ACCMODE register (Address 0x0F). In this mode,

calculated in the following equation:                                                 the energy accumulation is done using the absolute active power,

Time =                                                                                ignoring any occurrence of power below the no load threshold

0 xFFFF,      FFFF,    FFFF                                                           (see Figure 69). The CF pulse also reflects this accumulation

                              1.22  s    409 .6 sec    6 . 82  min  (16)          method when in this mode. The default setting for this mode is

           0 xCCCCD                                                                   off. Detection of the transitions in the direction of power flow,

                                                                                      and detection of no load threshold are active in this mode.

                                                                        Rev. C | Page 66 of 152
Data Sheet                                                           ADE7116/ADE7166/ADE7169/ADE7566/ADE7569

                                                                                      Line Cycle Active Energy Accumulation Mode

                                                                                      In line cycle active energy accumulation mode, the energy

                                                                                      accumulation of the ADE7116/ADE7166/ADE7169/ADE7566/

                                                                                      ADE7569 can be synchronized to the voltage channel zero crossing

                                                                                      so that active energy can be accumulated over an integral number

ACTIVE ENERGY                                                                         of half line cycles. The advantage of summing the active energy

                                                                                      over an integer number of line cycles is that the sinusoidal

                                                                                      component in the active energy is reduced to 0. This eliminates

NO-LOAD                                                                               any ripple in the energy calculation. Energy is calculated more

THRESHOLD                                                                             accurately and more quickly because the integration period can

                                                                                      be shortened. By using this mode, the energy calibration can be

ACTIVE POWER                                                                          greatly simplified, and the time required to calibrate the meter

NO-LOAD                                                                               can be significantly reduced.

THRESHOLD

                                                                                      In the line cycle active energy accumulation mode, the ADE7116/

                                                                                      ADE7166/ADE7169/ADE7566/ADE7569 accumulate the active

APSIGN FLAG                                                                           power signal in the LWATTHR register (Address 0x03) for an

               APNOLOAD      POS   NEG     POS  APNOLOAD             06353-044        integral number of line cycles, as shown in Figure 70. The number

               INTERRUPT STATUS REGISTERS                                             of half line cycles is specified in the LINCYC register.

Figure 69. Energy Accumulation in Absolute Accumulation Mode                          The ADE7116/ ADE7166/ADE7169/ADE7566/ADE7569 can

Active Energy Pulse Output                                                            accumulate active power for up to 65,535 half line cycles. Because

All of the ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                    the active power is integrated on an integral number of line cycles,

circuitry has a pulse output whose frequency is proportional to                       the CYCEND flag (Bit 2) in the Interrupt Status 3 SFR (MIRQSTH,

active power (see the Active Power Calculation section). This                         Address 0xDE) is set at the end of an active energy accumulation

pulse frequency output uses the calibrated signal from the WGAIN                      line cycle. If the CYCEND enable bit (Bit 2) in the Interrupt

register (Address 0x1D) output, and its behavior is consistent                        Enable 3 SFR (MIRQENH, Address 0xDB) is set, the 8052 core

with the setting of the active energy accumulation mode in the                        has a pending ADE interrupt. The ADE interrupt stays active until

ACCMODE register (Address 0x0F). The pulse output is active                           the CYCEND status bit is cleared (see the Energy Measurement

low and should preferably be connected to an LED, as shown in                         Interrupts section). Another calibration cycle starts as soon as the

Figure 80.                                                                            CYCEND flag is set. If the LWATTHR register (Address 0x03) is

                                                                                      not read before a new CYCEND flag is set, the LWATTHR register

                                                                                      is overwritten by a new value.

                                                                 TO

                                                DIGITAL-TO-FREQUENCY

                                                          CONVERTER

                                   WGAIN[11:0]

               OUTPUT                                                           +  +  48                              0

               FROM                                              %

               LPF2

                             WATTOS[15:0]                 WDIV[7:0]

                                                                                                                   ACTIVE ENERGY

                             LPF1                                                            23                 0  IS ACCUMULATED IN

                                                                                                 LWATTHR[23:0]     THE INTERNAL REGISTER,

               FROM VOLTAGE                ZERO-CROSSING            CALIBRATION                                    AND THE LWATTHR

               CHANNEL                     DETECTION                 CONTROL                                       REGISTER IS UPDATED

               ADC                                                                                                 AT THE END OF THE LINCYC

                                                                                                                   HALF-LINE CYCLES

                                                                    LINCYC[15:0]                                                             06353-046

                                                Figure 70. Line Cycle Active Energy Accumulation

                                                                    Rev. C | Page 67 of 152
ADE7116/ADE7166/ADE7169/ADE7566/ADE7569                                                                                             Data Sheet

When a new half line cycle is written in the LINCYC register                               v(t)       2V sin(t  )                                    (21)

(Address 0x12), the LWATTHR register (Address 0x03) is reset,                              i(t)       2I sin(t)

and a new accumulation starts at the next zero crossing. The

number of half line cycles is then counted until LINCYC is reached.                        i(t)      2I  sin t                                (22)

This implementation provides a valid measurement at the first                                                            2

CYCEND interrupt after writing to the LINCYC register (see                      where:

Figure 71). The line active energy accumulation uses the same                   θ is the phase difference between the voltage and current channel.

signal path as the active energy accumulation. The LSB size of                  v is the rms voltage.

these two registers is equivalent.                                              i is the rms current.

                                                                                           q(t) = v(t) × i’(t)                                           (23)

LWATTHR REGISTER                                                                           q(t) = VI sin (θ) + VI sin (2t )

                                                                                The average reactive power over an integral number of lines (n)

                                                                                is given in Equation 24.

        CYCEND IRQ

                                                                                                    1  nT

                                                                     06353-045             Q    nT     q(t  )dt    VI    sin()                       (24)

            LINCYC                                                                                     0

            VALUE

        Figure 71. Energy Accumulation When LINCYC Changes                      where:

Using the information from Equation 10 and Equation 11,                         T is the line cycle period.

                                                                                q is referred to as the reactive power.

                                                                              Note that the reactive power is equal to the dc component of the

        nT                                                                    instantaneous reactive power signal q(t) in Equation 23.
                                        2 nTcos(2ft)dt
E(t)       VIdt           VI                                   (18)
                     
                                                                                The instantaneous reactive power signal q(t) is generated by
        0              1     f    0

                             8.9                                            multiplying the voltage and current channels. In this case, the phase

                                                                              of the current channel is shifted by 90°. The dc component of the

where:                                                                          instantaneous reactive power signal is then extracted by a low-pass

n is an integer.                                                                filter to obtain the reactive power information (see Figure 72).

T is the line cycle period.                                                     In addition, the phase shifting filter has a nonunity magnitude

Because the sinusoidal component is integrated over an integer                  response. Because the phase shifted filter has a large attenuation

number of line cycles, its value is always 0. Therefore,